(57)【要約】【課題】配線端子部におけるアルミニウム系金属製の配線層と透明アノード電極との接触部において、透明アノード電極にピンホールが開いていても歩留まり良く発光素子を用いたディスプレイパネルを形成できるようにすること。【解決手段】発光素子として有機ＥＬ素子を使用したトップエミッション型の有機ＥＬディスプレイパネルの配線端子部において、ドレイン配線層４２上に、このドレイン配線層４２が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成することにより、透明アノード電極２０ａにピンホールが開いていても、透明アノード電極２０ａと反射層５０の組み合わせは、レジスト剥離液中での電池反応は進まないので、歩留まり良く配線端子部を形成できる。【選択図】図３
2008041277.tif 000002
【特許請求の範囲】
【請求項１】
透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルであって、
基板と、
前記基板上において、前記発光素子毎に設けられた、前記発光素子を駆動するための複数のトランジスタと、
前記基板上において、前記複数のトランジスタに信号又は電源電圧を供給するための配線層と、
前記複数のトランジスタ及び前記配線層を被覆するように形成された絶縁膜と、
前記発光素子の配列に対応して前記絶縁膜上に形成された導電性の反射層と、
前記反射層上に形成された前記発光素子の画素電極と、
前記配線層を外部と接続するための、前記配線層に達するまで前記絶縁膜に開口部が形成された配線端子部と、
を具備し、
前記配線端子部では、前記画素電極及び前記反射層の積層構造が前記絶縁膜に形成された開口部の内部にまで延在形成されて、前記画素電極及び前記反射層の積層構造を介して外部との導通がなされることを特徴とする発光素子を用いたディスプレイパネル。
【請求項２】
前記反射層は、前記配線端子部の前記絶縁膜に形成された前記開口部の内部での前記画素電極と前記配線層との間の電池反応を防止する電池反応防止層としても機能することを特徴とする請求項１に記載のディスプレイパネル。
【請求項３】
前記反射層は、クロム、銀、銀合金の少なくともいずれかの材料で構成されることを特徴とする請求項２に記載のディスプレイパネル。
【請求項４】
前記画素電極は、前記反射層の全面を覆い、且つ、前記反射層は前記配線端子部の前記絶縁膜に形成された前記開口部内部で露出している前記配線層の全面を覆っていることを特徴とする請求項１に記載のディスプレイパネル。
【請求項５】
透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルであって、
基板と、
前記基板上において、前記発光素子毎に設けられた、前記発光素子を駆動するための複数のトランジスタと、
前記基板上において、前記複数のトランジスタに信号又は電源電圧を供給するための配線層と、
前記複数のトランジスタ及び前記配線層を被覆するように形成された絶縁膜と、
前記発光素子の配列に対応して前記絶縁膜上に形成された導電性の反射層と、
前記反射膜上に形成された前記発光素子の画素電極と、
前記配線層を外部と接続するための、前記配線層に達するまで前記絶縁膜に開口部が形成された配線端子部と、
前記配線端子部の前記絶縁膜に形成された前記開口部の内部で露出している前記配線層の全面を覆って形成された導電性の補助層と、
を具備し、
前記配線端子部では、前記画素電極及び前記反射層の積層構造が前記絶縁膜に形成された開口部内の前記補助層上まで延在形成されて、前記画素電極及び前記反射層の積層構造を介して外部との導通がなされることを特徴とする発光素子を用いたディスプレイパネル。
【請求項６】
前記反射層は、前記配線端子部の前記絶縁膜に形成された前記開口部の内部での前記画素電極と前記配線層との間の電池反応を防止する電池反応防止層としても機能することを特徴とする請求項５に記載のディスプレイパネル。
【請求項７】
前記反射層は、クロム、銀、銀合金の少なくともいずれかの材料で構成されることを特徴とする請求項６に記載のディスプレイパネル。
【請求項８】
前記画素電極は、前記反射層の全面を覆い、且つ、前記反射層は前記配線端子部の前記絶縁膜に形成された前記開口部内部で露出している前記補助層の全面を覆っていることを特徴とする請求項５に記載のディスプレイパネル。
【請求項９】
前記発光素子は有機ＥＬ素子であることを特徴とする請求項１乃至８の何れかに記載のディスプレイパネル。
【請求項１０】
透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルの製造方法であって、
基板上に、前記発光素子を駆動するための複数のトランジスタを形成する工程と、
前記基板上に、前記複数のトランジスタに信号又は電源電圧を供給するための配線層を形成する工程と、
前記複数のトランジスタ及び前記配線層を被覆する絶縁膜を形成する工程と、
前記絶縁膜に、前記配線層を外部と接続するための配線端子部において、前記配線層に達するまでの開口部を形成する工程と、
前記発光素子の配列に対応して、前記絶縁膜上に、導電性の反射層を形成する工程と、
前記反射膜上に、前記発光素子の画素電極を形成する工程と、
前記発光素子の画素電極上に、前記発光素子の発光層を形成する工程と、
前記発光素子の発光層上に、前記発光素子の対向電極を形成する工程と、
を具備し、
前記反射層を形成する工程及び前記画素電極を形成する工程は、前記配線端子部において、前記反射層と前記画素電極の積層構造が前記絶縁膜に形成された開口部の内部にまで延在して前記画素電極及び前記反射層の積層構造を介して外部との導通がなされるように、前記反射層及び前記画素電極を形成することを特徴とする発光素子を用いたディスプレイパネルの製造方法。
【請求項１１】
透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルの製造方法であって、
基板上に、前記発光素子を駆動するための複数のトランジスタを形成する工程と、
前記基板上に、前記複数のトランジスタに信号又は電源電圧を供給するための配線層を形成する工程と、
前記複数のトランジスタ及び前記配線層を被覆する絶縁膜を形成する工程と、
前記絶縁膜に、前記配線層を外部と接続するための配線端子部において、前記配線層に達するまでの開口部を形成する工程と、
前記配線端子部の前記絶縁膜に形成された前記開口部の内部で露出している前記配線層の全面を覆うように導電性の補助層を形成する工程と、
前記発光素子の配列に対応して、前記絶縁膜上に、導電性の反射層を形成する工程と、
前記反射膜上に、前記発光素子の画素電極を形成する工程と、
前記発光素子の画素電極上に、前記発光素子の発光層を形成する工程と、
前記発光素子の発光層上に、前記発光素子の対向電極を形成する工程と、
を具備し、
前記反射層を形成する工程及び前記画素電極を形成する工程は、前記配線端子部において、前記反射層と前記画素電極の積層構造が前記絶縁膜に形成された開口部内の前記補助層上まで延在して前記画素電極及び前記反射層の積層構造を介して外部との導通がなされるように、前記反射層及び前記画素電極を形成することを特徴とする発光素子を用いたディスプレイパネルの製造方法。
【請求項１２】
前記発光素子は有機ＥＬ素子であることを特徴とする請求項１０又は１１に記載のディスプレイパネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発光素子を用いたディスプレイパネル及びその製造方法に関し、特に、発光素子として有機エレクトロルミネッセンス素子を用いたディスプレイパネル、及び、そのようなディスプレイパネルの製造方法に関する。
【背景技術】
【０００２】
従来、有機エレクトロルミネッセンス素子（以下、「有機ＥＬ素子」と略記する）や発光ダイオード（ＬＥＤ）等のように、供給される電流の電流値に応じた輝度で発光動作する電流制御型の発光素子を備えた表示画素を、２次元配列した表示パネルを備える自己発光型のディスプレイ（表示装置）が知られている。
【０００３】
発光素子である有機ＥＬ素子は、基板上にアノード、ＥＬ層、カソードの順に積層した積層構造となっており、アノードとカソードとの間に電圧が印加されるとＥＬ層に正孔及び電子が注入され、ＥＬ層で電界発光する。ＥＬ層の発光が有機ＥＬ素子の設けられている基板を光透過して表示するように設計したＥＬ素子をボトムエミッション型といい、一方、有機ＥＬ素子が設けられている基板と反対側から外部に出射するように設計したＥＬ素子をトップエミッション型という。
【０００４】
有機ＥＬ素子を用いた有機ＥＬディスプレイパネルは、大きく分けて、パッシブ駆動方式のものと、アクティブマトリクス駆動方式のものに分類することができる。アクティブマトリクス駆動方式の有機ＥＬディスプレイパネルの方が、高コントラスト、高精細といった点で、パッシブ駆動方式のものよりも優れている。
【０００５】
アクティブマトリクス駆動方式の有機ＥＬディスプレイパネルでは、一画素につき一又は複数の薄膜トランジスタが設けられており、薄膜トランジスタによって有機ＥＬ素子を発光させる。例えば特許文献１に記載されたディスプレイパネルにおいては、画像データに応じた電圧信号がゲートに印加されて有機ＥＬ素子に電流を流す駆動トランジスタと、この駆動トランジスタのゲートに画像データに応じた電圧信号を供給するためのスイッチングを行うスイッチ用トランジスタとの、２つの薄膜トランジスタが画素ごとに設けられている。アクティブマトリクス駆動方式のディスプレイを製造するに際しては、薄膜トランジスタを画素ごとにパターニングしたトランジスタアレイ基板を作製した後にそのトランジスタアレイ基板の表面に有機ＥＬ素子を画素ごとにパターニングする。薄膜トランジスタの後に有機ＥＬ素子をパターニングするのは、薄膜トランジスタをパターニングする際の温度が有機ＥＬ素子の耐熱温度を越えてしまうためである。
【０００６】
画素ごとに薄膜トランジスタがパターニングされているから、複数の有機ＥＬ素子をマトリクス状にパターニングするに際して薄膜トランジスタに接続する下層側のアノード電極（画素電極）を画素ごとに独立するようパターニングする。一方、カソード電極（対向電極）は全ての有機ＥＬ素子に共通電極としてべた一面に成膜する。
【０００７】
複数の有機ＥＬ素子をマトリクス状にパターニングする方法としては、低分子型ＥＬ層を、所望のパターンを有するマスクを介して蒸着法で形成する方法や、高分子型有機ＥＬ層を、有機溶媒等に溶解させ、インクジェットプリンタやノズルコータで塗布する方法がある。
【特許文献１】特開平８−３３０６００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
トップエミッション構造の有機ＥＬディスプレイパネルにおいて、ドレイン電極（配線）材料にアルミニウム系金属を用い、透明アノード電極材料に錫ドープ酸化インジウム（以下、ＩＴＯと略記する。）を用いる場合、ドレイン電極（配線）を形成後、ＩＴＯ電極を形成する工程がある。
【０００９】
この場合、ＩＴＯ電極は５００Å以下の非常に薄い膜厚となっているため、ピンホールが生じ易い。アルミニウム系金属を用いた電極上のＩＴＯ電極に、そのようなピンホールが開いていると、ＩＴＯ電極のパターニング時のエッチング工程で、以下に示す電池反応が起こる。ここで、電池反応とは、一般に、異種金属が接触していて、かつ、各々の金属が同じ電解液に接触している場合、片側の金属が陽極となり、他方が陰極となって化学反応が起こる現象のことである。即ち、陽極では還元反応、陰極では酸化反応が起こる。
【００１０】
図４３は、絶縁下地層１上に形成されたアルミニウム系電極２にＩＴＯ電極３が積層されていて、ＩＴＯ電極３にピンホール４が開いている状態で、レジスト剥離液５に接触している場合を示している。なお、参照番号６は、絶縁膜である。
【００１１】
このような場合においては、図４４（Ａ）に示すように、そのピンホール４の箇所では、レジスト剥離液５が電解液として作用し、ＩＴＯ電極３は還元され、アルミニウム系電極２は酸化されるため、アルミニウム系電極２のエッチングが進み、図４４（Ｂ）に示すように、断線に至ることがある。
【００１２】
有機ＥＬディスプレイパネルにおいては、このようなドレイン電極と透明アノード電極との接触構造がゲートやドレインの配線層とＣＯＦ（Chip on Film）やＣＯＧ（Chip on Grass）との接続を行うゲート配線端子部やドレイン配線端子部に存在する。即ち、それら端子部では、アルミニウム系合金性の配線層の露出部が存在し、ＩＴＯ電極のエッチング時に激しく電池反応を起こすため、それらゲート配線端子部、ドレイン配線端子部における配線層の露出部をＩＴＯ電極で完全に被覆する必要があるが、ＩＴＯ電極にピンホールが開いていると、上記のような電池反応が起こり、歩留まりが著しく低下する問題があった。
【００１３】
本発明は、上記の点に鑑みてなされたもので、配線端子部におけるアルミニウム系金属製の配線層と透明アノード電極との接触部において、透明アノード電極にピンホールが開いていても歩留まり良く形成することの可能な、発光素子を用いたディスプレイパネル及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の発光素子を用いたディスプレイパネルの一態様は、透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルであって、基板と、前記基板上において、前記発光素子毎に設けられた、前記発光素子を駆動するための複数のトランジスタと、前記基板上において、前記複数のトランジスタに信号又は電源電圧を供給するための配線層と、前記複数のトランジスタ及び前記配線層を被覆するように形成された絶縁膜と、前記発光素子の配列に対応して前記絶縁膜上に形成され、その上に前記発光素子の画素電極が形成される導電性の反射層と、前記配線層を外部と接続するための、前記配線層に達するまで前記絶縁膜に開口部が形成された配線端子部と、を具備し、前記配線端子部では、前記画素電極及び前記反射層の積層構造が前記絶縁膜に形成された開口部の内部にまで延在形成されて、前記画素電極及び前記反射層の積層構造を介して外部との導通がなされることを特徴とする。
【００１５】
また、本発明の発光素子を用いたディスプレイパネルの別の態様は、透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルであって、基板と、前記基板上において、前記発光素子毎に設けられた、前記発光素子を駆動するための複数のトランジスタと、前記基板上において、前記複数のトランジスタに信号又は電源電圧を供給するための配線層と、前記複数のトランジスタ及び前記配線層を被覆するように形成された絶縁膜と、前記発光素子の配列に対応して前記絶縁膜上に形成され、その上に前記発光素子の画素電極が形成される導電性の反射層と、前記配線層を外部と接続するための、前記配線層に達するまで前記絶縁膜に開口部が形成された配線端子部と、前記配線端子部の前記絶縁膜に形成された前記開口部の内部で露出している前記配線層の全面を覆って形成された導電性の補助層と、を具備し、前記配線端子部では、前記画素電極及び前記反射層の積層構造が前記絶縁膜に形成された開口部内の前記補助層上まで延在形成されて、前記画素電極及び前記反射層の積層構造を介して外部との導通がなされることを特徴とする。
【００１６】
本発明の発光素子を用いたディスプレイパネルの製造方法の一態様は、透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルの製造方法であって、基板上に、前記発光素子を駆動するための複数のトランジスタを形成する工程と、前記基板上に、前記複数のトランジスタに信号又は電源電圧を供給するための配線層を形成する工程と、前記複数のトランジスタ及び前記配線層を被覆する絶縁膜を形成する工程と、前記絶縁膜に、前記配線層を外部と接続するための配線端子部において、前記配線層に達するまでの開口部を形成する工程と、前記発光素子の配列に対応して、前記絶縁膜上に、導電性の反射層を形成する工程と、前記反射膜上に、前記発光素子の画素電極を形成する工程と、前記発光素子の画素電極上に、前記発光素子の発光層を形成する工程と、前記発光素子の発光層上に、前記発光素子の対向電極を形成する工程と、を具備し、前記反射層を形成する工程及び前記画素電極を形成する工程は、前記配線端子部において、前記反射層と前記画素電極の積層構造が前記絶縁膜に形成された開口部の内部にまで延在して前記画素電極及び前記反射層の積層構造を介して外部との導通がなされるように、前記反射層及び前記画素電極を形成することを特徴とする。
【００１７】
また、本発明の発光素子を用いたディスプレイパネルの製造方法の別の態様は、透明な画素電極と発光層と透明な対向電極との積層構造からなる発光素子をマトリクス状に配列したディスプレイパネルの製造方法であって、基板上に、前記発光素子を駆動するための複数のトランジスタを形成する工程と、前記基板上に、前記複数のトランジスタに信号又は電源電圧を供給するための配線層を形成する工程と、前記複数のトランジスタ及び前記配線層を被覆する絶縁膜を形成する工程と、前記絶縁膜に、前記配線層を外部と接続するための配線端子部において、前記配線層に達するまでの開口部を形成する工程と、前記配線端子部の前記絶縁膜に形成された前記開口部の内部で露出している前記配線層の全面を覆うように導電性の補助層を形成する工程と、前記発光素子の配列に対応して、前記絶縁膜上に、導電性の反射層を形成する工程と、前記反射膜上に、前記発光素子の画素電極を形成する工程と、前記発光素子の画素電極上に、前記発光素子の発光層を形成する工程と、前記発光素子の発光層上に、前記発光素子の対向電極を形成する工程と、を具備し、前記反射層を形成する工程及び前記画素電極を形成する工程は、前記配線端子部において、前記反射層と前記画素電極の積層構造が前記絶縁膜に形成された開口部内の前記補助層上まで延在して前記画素電極及び前記反射層の積層構造を介して外部との導通がなされるように、前記反射層及び前記画素電極を形成することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、配線端子部におけるアルミニウム系金属製の配線層と画素電極である透明アノード電極とを直接接触させるのではなく、それらの間にトップエミッション用の導電性の反射層を設けたので、透明アノード電極にピンホールが開いていても、電池反応は起こらず、歩留まり良く形成することが可能となる、発光素子を用いたディスプレイパネル及びその製造方法を提供することができる。
【００１９】
また、本発明によれば、配線端子部におけるアルミニウム系金属製の配線層上に成膜された導電性の補助層であるアノード補助層と画素電極である透明アノード電極とを直接接触させるのではなく、それらアノード補助層と透明アノード電極との間にトップエミッション用の導電性の反射層を設けたので、透明アノード電極にピンホールが開いていても、電池反応は起こらず、歩留まり良く形成することが可能となる、発光素子を用いたディスプレイパネル及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下に、本発明を実施するための最良の形態について図面を用いて説明する。但し、以下に述べる実施形態には、本発明を実施するために技術的に好ましい種々の限定が付されているが、発明の範囲を以下の実施形態及び図示例に限定するものではない。
【００２１】
［第１実施形態］
図１は、本発明の発光素子を用いたディスプレイパネルの第１実施形態に係るアクティブマトリクス駆動方式の有機ＥＬディスプレイパネル１０の概略図であり、図２は、該有機ＥＬディスプレイパネル１０の平面図である。本実施形態は、発光素子として有機ＥＬ素子を使用したトップエミッション型のディスプレイパネルである。
【００２２】
図１及び図２に示すように、この有機ＥＬディスプレイパネル１０は、シート状又は板状の絶縁基板１２と、互いに平行となるよう絶縁基板１２上に配列されたｎ本（複数本）の信号線Ｙ１〜Ｙｎと、絶縁基板１２を平面視して信号線Ｙ１〜Ｙｎに対して直交するよう絶縁基板１２上に配列されたｍ本（複数本）の走査線Ｘ１〜Ｘｍと、走査線Ｘ１〜Ｘｍのそれぞれの間において走査線Ｘ１〜Ｘｍと平行且つ互い違いとなるよう絶縁基板１２上に配列されたｍ本（複数本）の給電配線１４と、信号線Ｙ１〜Ｙｎ及び走査線Ｘ１〜Ｘｍに沿ってマトリクス状となるよう絶縁基板１２上に配列された（ｍ×ｎ）群の画素回路Ｐ１，１〜Ｐｍ，ｎと、平面視して信号線Ｙ１〜Ｙｎに対して平行方向に設けられた共通配線１６と、を備える。
【００２３】
以下では、信号線Ｙ１〜Ｙｎの延在した方向を垂直方向（列方向）といい、走査線Ｘ１〜Ｘｍの延在した方向を水平方向（行方向）という。また、ｍ，ｎは２以上の自然数であり、走査線Ｘに下付けした数字は図１及び図２において上からの配列順を表し、信号線Ｙに下付けした数字は図１及び図２において左からの配列順を表し、画素回路Ｐに下付けした数字の前側が上からの配列順を表し、後ろ側が左からの配列順を表す。即ち、１〜ｍのうちの任意の自然数をｉとし、１からｎのうちの任意の自然数をｊとした場合に、走査線Ｘｉは上からｉ行目であり、信号線Ｙｊは左からｊ列目であり、画素回路Ｐｉ，ｊは上からｉ行目、左からｊ列目であり、画素回路Ｐｉ，ｊは走査線Ｘｉ、給電配線１４及び信号線Ｙｊに接続されている。
【００２４】
給電配線１４は、例えば絶縁基板１２の左側の端子１８Ｌから給電電圧が印加され、走査線Ｘ１〜Ｘｍは、例えば絶縁基板１２の右側の端子１８Ｒから走査電圧が印加される。また、信号線Ｙ１〜Ｙｎは、例えば絶縁基板１２の上側の端子１８Ｕから信号電圧が印加される。
【００２５】
共通配線１６の総数は、ｎ＋１本であり、行方向に隣接する共通配線１６はそれらの間に介在する発光素子である有機ＥＬ素子２０の有機ＥＬ層を成膜時に仕切る隔壁としても機能している。共通配線１６は、一端部側で、引き回し配線２２Ｆと接続され、他端部側で、引き回し配線２２Ｂと接続されている。それら引き回し配線２２Ｆ，２２Ｂは、共通配線１６と同じ膜厚であり、前後方向に有機ＥＬ層を成膜時に仕切る隔壁としても機能している。共通配線１６は、配線端子２４によって外部と接続され、コモン電位Ｖｃｏｍが印加されている。
【００２６】
このＥＬディスプレイパネル１０においては、走査線Ｘ１〜Ｘｍと信号線Ｙ１〜Ｙｎとでマトリクス状に区画されたそれぞれの領域が表示画素を構成し、画素回路Ｐ１，１〜Ｐｍ，ｎが各領域に設けられている。
【００２７】
何れの画素回路Ｐ１，１〜Ｐｍ，ｎも同一に構成されているので、画素回路Ｐ１，１〜画素回路Ｐｍ，ｎのうち任意の画素回路Ｐｉ，ｊについて説明する。図３は、画素回路Ｐｉ，ｊの等価回路図であり、図４及び図５は主に画素回路Ｐｉ，ｊの電極を示した平面図である。なお、図面を見やすくするために、図４においては画素回路Ｐｉ，ｊの透明アノード電極２０ａの図示を省略し、図５においては画素回路Ｐｉ，ｊの下層側の電極の図示を省略する。
【００２８】
画素回路Ｐｉ，ｊは、発光素子としての有機ＥＬ素子２０と、有機ＥＬ素子２０の周囲に配置された三つのＮチャネル型のアモルファスシリコン薄膜トランジスタ（以下単にトランジスタと記述する。）２６，２８，３０と、キャパシタ３２と、を備える。以下では、トランジスタ２６をスイッチトランジスタ２６と、トランジスタ２８を保持トランジスタ２８と、トランジスタ３０を駆動トランジスタ３０と称する。なお、キャパシタ３２として個別のキャパシタ素子を有するものであってもよく、また、駆動トランジスタ３０のゲート・ソース電極間の寄生容量をキャパシタ３２とするものであってもよい。
【００２９】
図３に示すように、画素回路Ｐｉ，ｊでは、スイッチトランジスタ２６においては、そのソース電極２６ｓが信号線Ｙｊに接続され、ドレイン電極２６ｄが有機ＥＬ素子２０の透明アノード電極２０ａ、駆動トランジスタ３０のソース電極３０ｓ及びキャパシタ３２の電極３２Ｂに接続され、ゲート電極２６ｇが保持トランジスタ２８のゲート電極２８ｇ及び走査線Ｘｉに接続されている。
【００３０】
保持トランジスタ２８においては、そのソース電極２８ｓが駆動トランジスタ３０のゲート電極３０ｇ及びキャパシタ３２の電極３２Ａに接続され、ドレイン電極２８ｄが駆動トランジスタ３０のドレイン電極３０ｄ及び給電配線１４に接続され、ゲート電極２８ｇがスイッチトランジスタ２６のゲート電極２６ｇ及び走査線Ｘｉに接続されている。
【００３１】
駆動トランジスタ３０においては、そのソース電極３０ｓが有機ＥＬ素子２０の透明アノード電極２０ａ、スイッチトランジスタ２６のドレイン電極２６ｄ及びキャパシタ３２の電極３２Ｂに接続され、ドレイン電極３０ｄが保持トランジスタ２８のドレイン電極２８ｄ及び給電配線１４に接続され、ゲート電極３０ｇが保持トランジスタ２８のソース電極２８ｓ及びキャパシタ３２の電極３２Ａに接続されている。
【００３２】
有機ＥＬ素子２０においては、その透明アノード電極２０ａがスイッチトランジスタ２６のドレイン２６ｄ、駆動トランジスタ３０のソース３０ｓ及びキャパシタ３２の電極３２Ｂに接続され、透明カソード電極２０ｃが共通配線１６に接続されている。
【００３３】
図１乃至図５に示すように、ＥＬディスプレイパネル１０全体を平面視した場合、走査線Ｘ１〜Ｘｍと給電配線１４とは交互に配列され、また、信号線Ｙ１〜Ｙｎと共通配線１６とは交互に配列されている。
【００３４】
図４及び図５に示すように、画素回路Ｐ１，１〜Ｐｍ，ｎのうち任意の画素回路Ｐｉ，ｊに着目した場合、平面視して、信号線Ｙｊと共通配線１６との間であって、走査線Ｘｉと給電配線１４との間には、これらによって囲繞された矩形領域が形成され、この矩形領域内に有機ＥＬ素子２０の透明アノード電極２０ａが配置されている。従って、ＥＬディスプレイパネル１０全体を平面視した場合、複数の透明アノード電極２０ａがマトリクス状に配列されている。なお、透明アノード電極２０ａは、平面視した場合に図面上下方向に長尺な矩形状に設けられている。
【００３５】
平面視して、スイッチトランジスタ２６及び保持トランジスタ２８が信号線Ｙｊに沿うように配置され、それらスイッチトランジスタ２６及び保持トランジスタ２８が上記透明アノード電極２０ａの縁部に重なっている。これに対して、平面視して、駆動トランジスタ３０が共通配線１６に重なるよう配置されている。また、平面視して、キャパシタ３２が上記透明アノード電極２０ａに重なっている。
【００３６】
次に、本実施形態におけるＥＬディスプレイパネル１０の層構造について説明する。図６（Ａ）は図４及び図５に示した画素回路部分のＡ−Ａ線の矢視断面図であり、図６（Ｂ）は図２に示した端子１８Ｕであるゲート配線端子部のＢ−Ｂ線の矢視断面図、図６（Ｃ）は図２に示した端子１８Ｌ又は端子１８Ｒであるドレイン配線端子部のＣ−Ｃ線の矢視断面図である。また、図７は、図４及び図５に示した画素回路部分のＤ−Ｄ線の矢視断面図である。
【００３７】
図６（Ａ）に示すように、駆動トランジスタ３０は、絶縁基板１２上に形成されたゲート電極３０ｇと、ゲート電極３０ｇ上に形成されたゲート絶縁膜３４と、ゲート絶縁膜３４を挟んでゲート電極３０ｇに対向した半導体膜３０Ａと、半導体膜３０Ａの中央部上に形成されたチャネル保護膜３０Ｂと、半導体膜３０Ａの両端部上において互いに離間するよう形成され、チャネル保護膜３０Ｂに一部重なった不純物半導体膜３０Ｃと、不純物半導体膜３０Ｃ上に形成されたクロム等からなる密着層３６と、密着層３６上に形成されたドレイン電極３０ｄ及びソース電極３０ｓと、から構成されている。平面視した場合、駆動トランジスタ３０のソース電極３０ｓがコ字状に設けられていることで、駆動トランジスタ３０のチャネル幅が広くなっている。
【００３８】
なお、他のトランジスタ２６，２８は、この図６（Ａ）の断面には示されていないが、同様の構造を有している。この場合、トランジスタ２６〜３０の各ドレイン２６ｄ〜３０ｄ及びソース２６ｓ〜３０ｓはアルミニウム系金属の同じ材料層をパターニングして形成されている。
【００３９】
また、キャパシタ３２は、図６（Ａ）及び図７に示すように、絶縁基板１２上に形成された下層側の電極３２Ａと、電極３２Ａ上に形成されたゲート絶縁膜３４と、ゲート絶縁膜３４及び密着層３６を挟んで電極３２Ａに対向した上層側の電極３２Ｂと、から構成されている。
【００４０】
画素回路Ｐ１，１〜Ｐｍ，ｎのスイッチトランジスタ２６のゲート２６ｇ、保持トランジスタ２８のゲート２８ｇ、駆動トランジスタ３０のゲート３０ｇ及びキャパシタ３２の電極３２Ａ並びに信号線Ｙ１〜Ｙｎは、絶縁基板１２上にべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、スイッチトランジスタ２６のゲート２６ｇ、保持トランジスタ２８のゲート２８ｇ、駆動トランジスタ３０のゲート３０ｇ及びキャパシタ３２の電極３２Ａ並びに信号線Ｙ１〜Ｙｎの元となる導電性膜をゲート配線層４０と称する。
【００４１】
また、ゲート絶縁膜３４は、画素回路Ｐ１，１〜Ｐｍ，ｎのスイッチトランジスタ２６、保持トランジスタ２８、駆動トランジスタ３０及びキャパシタ３２全てに共通した膜であり、面内にべた一面に成膜されている。従って、ゲート絶縁膜３４は、スイッチトランジスタ２６のゲート２６ｇ、保持トランジスタ２８のゲート２８ｇ、駆動トランジスタ３０のゲート３０ｇ及びキャパシタ３２の電極３２Ａ並びに信号線Ｙ１〜Ｙｎを被覆している。
【００４２】
画素回路Ｐ１，１〜Ｐｍ，ｎのスイッチトランジスタ２６のドレイン２６ｄ及びソース２６ｓ、保持トランジスタ２８のドレイン２８ｄ及びソース２８ｓ、駆動トランジスタ３０のドレイン３０ｄ及びソース３０ｓ、及びキャパシタ３２の電極３２Ｂ、並びに、走査線Ｘ１〜Ｘｍ及び給電配線１４は、ゲート絶縁膜３４上に密着層３６を介してべた一面に成膜された同じ導電性膜をフォトリソグラフィー法・エッチング法によってパターニングしたものである。以下では、これらトランジスタ２６〜３０の各ドレイン２６ｄ〜３０ｄ及びソース２６ｓ〜３０ｓ及びキャパシタ３２の電極３２Ｂ並びに走査線Ｘ１〜Ｘｍ及び給電配線１４の元となる導電性膜をドレイン配線層４２と称する。なお、図４に示すように、スイッチトランジスタ２６のドレイン２６ｄと駆動トランジスタ３０のソース３０ｓとキャパシタ３２の電極３２Ｂとは、一体的な形状となるようにパターニングして形成されている。
【００４３】
また、図４に示すように、走査線Ｘｉは、ゲート絶縁膜３４に形成されたコンタクトホール３８を介してスイッチトランジスタ２６のゲート２６ｇ及び保持トランジスタ２８のゲート２８ｇに導通し、信号線Ｙｊは、ゲート絶縁膜３４に形成されたコンタクトホール４１を介してスイッチトランジスタ２６のソース２６ｓに導通し、保持トランジスタ２８のソース２８ｓは、ゲート絶縁膜３４に形成されたコンタクトホール４３を介して駆動トランジスタ３０のゲート３０ｇに導通している。
【００４４】
上記スイッチトランジスタ２６、保持トランジスタ２８及び駆動トランジスタ３０並びに走査線Ｘ１〜Ｘｍ及び給電配線１４は、べた一面に成膜された層間絶縁膜４４によって被覆されている。
【００４５】
層間絶縁膜４４には有機平坦化膜４６が積層されており、スイッチトランジスタ２６、保持トランジスタ２８及び駆動トランジスタ３０並びに走査線Ｘ１〜Ｘｍ及び給電配線１４による凹凸が、この有機平坦化膜４６によって解消されている。
【００４６】
絶縁基板１２から有機平坦化膜４６までの積層構造をトランジスタアレイ基板４８という。このトランジスタアレイ基板４８においては、平面視して、スイッチトランジスタ２６、保持トランジスタ２８及び駆動トランジスタ３０がマトリクス状に配列されている。
【００４７】
次に、トランジスタアレイ基板４８の表面に積層された層構造について説明する。トランジスタアレイ基板４８の表面上、即ち、有機平坦化膜４６の表面上には、複数の透明アノード電極２０ａが、導電性且つ可視光反射性の高い反射層５０を介して、マトリクス状に配列されている。この反射層５０としては、クロムや銀、または銀合金を用いる。また、有機平坦化膜４６（及び層間絶縁膜４４）には、少なくとも一つの有機平坦化膜開口４６’が設けられ、そこにコンタクトホール５２が形成されている。このコンタクトホール５２内には、上記反射層５０及び透明アノード電極２０ａが延在されている。従って、透明アノード電極２０ａは、有機平坦化膜４６及び層間絶縁膜４４に形成されたコンタクトホール５２を介して、キャパシタ３２の電極３２Ｂ及び駆動トランジスタ３０のソース３０ｓ（及びスイッチトランジスタ２６のドレイン２６ｄ）に導通している。有機平坦化膜４６上に形成された層間絶縁膜５４によって、コンタクトホール５２の内部が、反射層５０及び透明アノード電極２０ａを介して埋められている。
【００４８】
透明アノード電極２０ａは、有機ＥＬ素子２０の画素電極である。即ち、透明アノード電極２０ａの仕事関数が比較的高く、後述する発光層２０ｅへ正孔を効率よく注入するものが好ましい。また、透明アノード電極２０ａは、可視光に対して透過性を有している。透明アノード電極２０ａとしては、例えば、ＩＴＯ、亜鉛ドープ酸化インジウム、酸化インジウム（Ｉｎ２０３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）又はカドミウム−錫酸化物（ＣＴＯ）を主成分としたものがある。本実施形態では、ＩＴＯとする。
【００４９】
隣接する透明アノード電極２０ａ間には、クロム（Ｃｒ）、チタン（Ｔｉ）等からなる密着層５６がパターニングされている。具体的には、密着層５６は、共通配線１６の下地層として列方向に延在する格子状に形成されている。水平方向に隣り合う透明アノード電極２０ａ間の密着層５６の上には、列方向に沿って共通配線１６がそれぞれ積層されている。
【００５０】
共通配線１６は、信号線Ｙ１〜Ｙｎ、走査線Ｘ１〜Ｘｍ及び給電配線１４並びにトランジスタ２６〜３０のゲート電極やソース、ドレイン電極よりも十分に厚い。共通配線１６は銅、アルミニウム、金、ニッケルのうちの少なくともいずれかを含む。
【００５１】
共通配線１６の表面には、撥水性・撥油性を有した撥液性導電膜５８が成膜されている。撥液性導電膜５８は、トリアジルトリチオールのチオール基（−ＳＨ）の水素原子（Ｈ）が還元離脱し、硫黄原子（Ｓ）が共通配線１６の表面に酸化吸着したものである。
【００５２】
撥液性導電膜５８はトリアジルトリチオール分子が共通配線１６の表面に規則正しく並んだ分子一層からなる膜であるから、撥液性導電膜５８が非常に低抵抗であって導電性を有する。なお、撥水性・撥油性を顕著にするためにトリアジルトリチオールに代えて、トリアジルトリチオールの１又は２のチオール基がフツ化アルキル基に置換されたものでも良い。
【００５３】
透明アノード電極２０ａ上には、有機ＥＬ素子２０の有機ＥＬ層が成膜されている。有機ＥＬ層は広義の発光層であり、有機ＥＬ層には、有機化合物である発光材料（蛍光体）が含有されている。有機ＥＬ層は、透明アノード電極２０ａから順に正孔注入層２０ｈ、狭義の発光層２０ｅの順に積層した多層構造である。正孔注入層２０ｈは、導電性高分子であるＰＥＤＯＴ（ポリチオフェン）及びドーパントであるＰＳＳ（ポリスチレンスルホン酸）からなり、狭義の発光層２０ｅは、ポリフルオレン系発光材料からなる。
【００５４】
有機ＥＬ層は、撥液性導電膜５８のコーティング後に湿式塗布法（例えば、インクジェット法）によって成膜される。この場合、透明アノード電極２０ａに有機ＥＬ層となる有機化合物を含有する有機化合物含有液を塗布するが、この有機化合物含有液の液面は、層間絶縁膜５４の頭頂部よりも高い。水平方向に隣り合う透明アノード電極２０ａ間に頭頂部が層間絶縁膜５４の頭頂部よりも十分高い厚膜の共通配線１６が設けられているから、透明アノード電極２０ａに塗布された有機化合物含有液が水平方向に隣り合う透明アノード電極２０ａに漏れることがないように堰き止めている。また、共通配線１６には撥水性・撥油性の撥液性導電膜５８がコーティングされているから、透明アノード電極２０ａに塗布された有機化合物含有液をはじくので、透明アノード電極２０ａに塗布された有機化合物含有液が透明アノード電極２０ａの中央に対して絶縁膜５６の角部付近で極端に厚く堆積されなくなるので、有機化合物含有液が乾燥してなる有機ＥＬ層を均一な膜厚で成膜することができる。
【００５５】
このように共通配線１６間に有機ＥＬ層を成膜することによって、赤色に発光する有機ＥＬ層が成膜された領域、緑色に発光する有機ＥＬ層が成膜された領域、青色に発光する有機ＥＬ層が成膜された領域がこの順に配列したストライプ構造を構成し、同列の複数の画素は同色に発光する。
【００５６】
平面視した場合、塗布された有機化合物含有液は、水平方向の左右側をそれぞれ共通配線１６のいずれかに仕切られているため垂直方向に各列毎に一様に分布するので、垂直方向に配列された複数の有機ＥＬ層は何れも同じ層構造であり、同じ色に発光する。なお、透明アノード電極２０ａ及び有機ＥＬ層は図面上下方向に沿って帯状に長尺であるとしたが、図面左右方向に長尺であってもよい。
【００５７】
なお、有機ＥＬ層は、上記層構造の他に、透明アノード電極２０ａから順に正孔注入層２０ｈ、狭義の発光層２０ｅ、電子注入層となる三層構造であっても良いし、狭義の発光層２０ｅからなる一層構造であっても良いし、これらの層構造において更に電子或いは正孔の輸送層が介在した積層構造であっても良いし、電子或いは正孔の注入層に代えて電子或いは正孔の輸送層を介在しても良いし、その他の積層構造であっても良い。
【００５８】
有機ＥＬ層上には、有機ＥＬ素子２０の対向電極である透明カソード電極２０ｃが成膜されている。透明カソード電極２０ｃは、全ての画素に共通して形成された共通電極であり、べた一面に成膜されている。透明カソード電極２０ｃがべた一面に成膜されることで、透明カソード電極２０ｃが撥液性導電膜５８を挟んで共通配線１６を被覆している。そのため、図３の回路図に示すように、透明カソード電極２０ｃは共通配線１６に対して導通している。
【００５９】
透明カソード電極２０ｃは、透明アノード電極２０ａよりも仕事関数の低い材料で形成されており、例えば、マグネシウム、カルシウム、リチウム、バリウム、インジウム、希土類金属の少なくとも一種を含む単体又は合金で形成されていることが好ましい。また、透明カソード電極２０ｃは、上記各種材料の層が積層された積層構造となっていても良いし、以上の各種材料の層に加えてシート抵抗を低くするために酸化されにくい金属層が堆積した積層構造となっていても良く、具体的には、有機ＥＬ層と接する界面側に設けられた低仕事関数の高純度のバリウム層と、バリウム層を被覆するように設けられたアルミニウム層との積層構造や、下層にリチウム層、上層にアルミニウム層が設けられた積層構造が挙げられる。また、透明カソード電極２０ｃを上述のような低仕事関数の薄膜とその上にＩＴＯ等の透明導電膜を積層した透明電極としてもよい。
【００６０】
透明カソード電極２０ｃ上には、封止絶縁薄膜６０が成膜されている。この封止絶縁薄膜６０は、透明カソード電極２０ｃ全体を被覆し、透明カソード電極２０ｃの劣化を防止するために設けられている透明な無機膜又は有機膜である。
【００６１】
なお、従来、トップエミッション型構造のＥＬディスプレイパネルでは、透明カソード電極２０ｃの少なくとも一部に金属酸化物のように抵抗値が比較的高い透明電極が用いられていた。このような材料は十分に厚くしなければシート抵抗が十分に低くならないが、厚くすることによって必然的に有機ＥＬ素子の透過率が下がってしまい、大画面になるほど面内で均一の電位になりにくく表示特性が低くなってしまっていた。しかしながら、本実施形態では、垂直方向に十分に厚くして低抵抗とした複数の共通配線１６を設けているので、透明カソード電極２０ｃと合わせて有機ＥＬ素子２０のカソード電極全体の抵抗値を下げ、十分且つ面内で均一に大電流を流すことが可能となる。さらにこのような構造では、共通配線１６がカソード電極の抵抗を下げているので、透明カソード電極２０ｃを薄膜にして透過率を向上させることが可能である。
【００６２】
また、従来のＥＬディスプレイパネルでは透明アノード電極２０ａをドレイン配線層４２上に成膜していたが、本実施形態では、透明アノード電極２０ａを、クロムや銀または銀合金でなる反射層５０を完全に覆う形で形成し、その反射層５０は、コンタクトホール５２の部分においてドレイン配線層４２が露出している領域を完全に覆う形で形成されている。従って、従来は、コンタクトホール５２の部分において透明アノード電極２０ａにピンホールが開いていると、透明アノード電極２０ａ（例えばＩＴＯ）とドレイン配線層４２（例えばアルミニウム系金属）との組み合わせにより、レジスト剥離液中での電池反応によってドレイン配線層４２が断線してしまうことがあったが、本実施形態では、そのようなピンホールが開いていても、透明アノード電極２０ａ（例えばＩＴＯ）と反射層５０（例えばクロム）の組み合わせは、従来の組み合わせに比べ、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層５０の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
【００６３】
一方、信号線Ｙ１〜Ｙｎを該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子１８Ｕであるゲート配線端子部については、図６（Ｂ）に示すように、信号線Ｙ１〜Ｙｎの元となる導電性膜であるゲート配線層４０上に、密着層３６を介して、ドレイン配線層４２が成膜されている。このドレイン配線層４２は、上述したように、トランジスタ２６〜３０の各ドレイン２６ｄ〜３０ｄ及びソース２６ｓ〜３０ｓ及びキャパシタ３２の電極３２Ｂ並びに走査線Ｘ１〜Ｘｍ及び給電配線１４を形成する際に形成される。そして、このドレイン配線層４２の上に、上記コンタクトホール５２の部分と同様に、ドレイン配線層４２が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成している。従って、このゲート配線端子部においても、上記コンタクトホール５２の部分と同様に、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【００６４】
また、走査線Ｘ１〜Ｘｍや給電配線１４を該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子１８Ｌ，１８Ｒであるドレイン配線端子部については、図６（Ｃ）に示すように、走査線Ｘ１〜Ｘｍや給電配線１４の元となる導電性膜であるドレイン配線層４２上に、上記コンタクトホール５２の部分と同様に、このドレイン配線層４２が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成している。従って、このドレイン配線端子部においても、上記コンタクトホール５２の部分と同様に、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【００６５】
次に、本実施形態におけるＥＬディスプレイパネル１０の製造方法について説明する。図８（Ａ）乃至図２２（Ａ）は、図６（Ａ）に示したような画素回路部分における各工程での断面図を示しており、同じく、図８（Ｂ）乃至図２２（Ｂ）は図６（Ｂ）に示したようなゲート配線端子部、図８（Ｃ）乃至図２２（Ｃ）は図６（Ｃ）に示したようなドレイン配線端子部における各工程での断面図を示している。
【００６６】
まず、第１の工程としてゲート形成工程を実施する。即ち、このゲート形成工程においては、まず、絶縁基板１２上に、ＣＶＤ、ＰＶＤ、スパッタリングといった気相成長法によってゲート配線層４０をべた一面に成膜する。次に、そのゲート配線層４０に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのゲート２６ｇ，２８ｇ，３０ｇ及び電極３２Ａ並びに信号線Ｙ１〜Ｙｎをパターニングする。この工程の終了時点においては、画素回路部分及びゲート配線端子部では、図８（Ａ）及び（Ｂ）に示すように、絶縁基板１２上にゲート配線層４０のパターンが残され、ドレイン配線端子部では、図８（Ｃ）に示すように絶縁基板１２上からはゲート配線層４０が除去されることとなる。
【００６７】
次に、第２の工程としてチャネル保護膜形成工程を実施する。即ち、このチャネル保護膜形成工程においては、まず、気相成長法によってゲート絶縁膜３４をべた一面に成膜する。更にその上に、気相成長法によって半導体膜３０Ａをべた一面に成膜する。次に、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのチャネル保護膜３０Ｂをパターニングする。この工程の終了時点においては、画素回路部分では、図９（Ａ）に示すように、半導体膜３０Ａ上にチャネル保護膜３０Ｂのパターンが残され、ゲート配線端子部及びドレイン配線端子部では、図９（Ｂ）及び（Ｃ）に示すように、半導体膜３０Ａ上からはチャネル保護膜３０Ｂが除去されることとなる。
【００６８】
次に、第３の工程としてソース・ドレイン形成工程を実施する。即ち、このソース・ドレイン形成工程においては、まず、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって各画素回路Ｐ１，１〜Ｐｍ，ｎのドレイン２６ｄ，２８ｄ，３０ｄ及びソース２６ｓ，２８ｓ，３０ｓをパターニングする。そして更に、フォトリソグラフィー法・エッチング法を順に施すことによって半導体膜３０Ａをパターニングする。この工程の終了時点においては、画素回路部分では、図１０（Ａ）に示すように、ゲート絶縁膜３４上に、各画素回路Ｐ１，１〜Ｐｍ，ｎのドレイン２６ｄ，２８ｄ，３０ｄ及びソース２６ｓ，２８ｓ，３０ｓのパターンが半導体膜３０Ａ及びチャネル保護膜３０Ｂを介して残され、それら半導体膜３０Ａ及びチャネル保護膜３０Ｂは、上記ドレイン２６ｄ，２８ｄ，３０ｄ及びソース２６ｓ，２８ｓ，３０ｓのパターン部を除いては除去される。また、ゲート配線端子部及びドレイン配線端子部では、図１０（Ｂ）及び（Ｃ）に示すように、ゲート絶縁膜３４上から半導体膜３０Ａが除去されることとなる。
【００６９】
次に、第４の工程としてゲート絶縁膜コンタクト形成工程を実施する。即ち、このゲート絶縁膜コンタクト形成工程においては、フォトリソグラフィー法・エッチング法を順に施すことによって、図１１（Ｂ）に示すように、ゲート配線端子部からゲート絶縁膜３４を除去してコンタクト部を形成する。なお、この工程の終了時点において、画素回路部分及びドレイン配線端子部については、図１１（Ａ）及び（Ｃ）に示すように、先の第３の工程終了時の上記図１０（Ａ）及び（Ｃ）に示す状態と変化はない。
【００７０】
次に、第５の工程としてドレイン配線層形成工程を実施する。即ち、このドレイン配線層形成工程においては、まず、気相成長法によってクロム等の密着層３６をゲート絶縁膜３４上にべた一面に成膜する。次に、その密着層３６に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのドレイン２６ｄ，２８ｄ，３０ｄ、ソース２６ｓ，２８ｓ，３０ｓ上、及び電極３２Ｂ並びに走査線Ｘ１〜Ｘｍ及び給電配線１４となる部分をパターニングする。そして更に、その上に、気相成長法によってドレイン配線層４２をべた一面に成膜する。次に、そのドレイン配線層４２に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのドレイン２６ｄ，２８ｄ，３０ｄ、ソース２６ｓ，２８ｓ，３０ｓ上、及び電極３２Ｂ並びに走査線Ｘ１〜Ｘｍ及び給電配線１４となる部分をパターニングする。この工程の終了時点においては、図１２（Ａ）乃至（Ｃ）に示すように、密着層３６及びドレイン配線層４２の層構造がパターニングされることとなる。
【００７１】
次に、第６の工程として層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、まず、気相成長法によって層間絶縁膜４４をべた一面に成膜する。その後、その層間絶縁膜４４に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図１３（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎのコンタクトホール５２となる部分、並びに、ゲート配線端子部及びドレイン配線端子部から、その層間絶縁膜４４を除去する。
【００７２】
次に、第７の工程として有機平坦化膜形成工程を実施する。即ち、この有機平坦化膜形成工程においては、まず、層間絶縁膜４４全体に樹脂を塗布し、その樹脂を乾燥させることで、２μｍ程度の有機平坦化膜４６をべた一面に成膜する。勿論、この膜厚は一例であり、有機ＥＬディスプレイパネル１０のサイズが大きいものであれば厚く、小さいものであれば薄く形成する。そして、図１４（Ａ）乃至（Ｃ）に示すように、露光現像法により各画素回路Ｐ１，１〜Ｐｍ，ｎのコンタクトホール５２となる部分、ゲート配線端子部及びドレイン配線端子部から、その有機平坦化膜４６に溝状の開口部（有機平坦化膜開口４６'）をそれぞれ形成した後、ポストベーク（熱処理）法により有機平坦化膜４６を硬化させる。
【００７３】
以上によってトランジスタアレイ基板４８が完成する。
【００７４】
次に、第８の工程として反射層形成工程を実施する。即ち、この反射層形成工程においては、まず、気相成長法によってクロムや銀合金等の金属層を成膜する。そして、その金属層に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図１５（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置及びコンタクトホール５２の内部、並びに、ゲート配線端子部及びドレイン配線端子部に、反射層５０を積層させる。
【００７５】
次に、第９の工程として透明アノード電極形成工程を実施する。即ち、この透明アノード電極形成工程においては、まず、スパッタリング等の気相成長法によって、ＩＴＯ等の透明導電性膜をトランジスタアレイ基板４８の表面べた一面に成膜する。そして、その透明導電性膜に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図１６（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置及びコンタクトホール５２の内部、並びに、ゲート配線端子部及びドレイン配線端子部に形成された反射層５０上に、透明アノード電極２０ａを積層させる。この場合、透明アノード電極２０ａは、それら反射層５０よりも広い範囲にはみ出して形成される。
【００７６】
なお、透明アノード電極２０ａは例えば５００Å以下の非常に薄い膜厚となっているため、ピンホールが生じ易い。アルミニウム系金属を用いたドレイン配線層４２上に透明アノード電極２０ａを成膜してしまうと、そのようなピンホールによって、透明アノード電極２０ａのパターニング時のエッチング工程で電池反応が起こって、ドレイン配線層４２の断線を引き起こす虞がある。しかしながら、本実施形態では、反射層５０を透明アノード電極２０ａとドレイン配線層４２との間に介在させているため、レジスト剥離液中での電池反応は進まないので、歩留まり良くコンタクトホール５２における接触部やゲート配線端子部及びドレイン配線端子部を形成できる。
【００７７】
次に、第１０の工程として層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、まず、気相成長法によって層間絶縁膜５４をべた一面に成膜する。これにより、コンタクトホール５２の内部は、層間絶縁膜５４によって埋められる。そして、その層間絶縁膜５４に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図１７（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置、並びに、ゲート配線端子部及びドレイン配線端子部から、その層間絶縁膜５４を除去する。これにより、各画素の発光部が規定される。
【００７８】
次に、第１１の工程として共通配線形成工程を実施する。即ち、この共通配線形成工程においては、まず、気相成長法によって密着層５６を成膜する。そして、その密着層５６に対してフォトリソグラフィー法・エッチング法を順に施すことによって、水平方向に隣り合う透明アノード電極２０ａの間であって、層間絶縁膜５４の上に密着層５６がパターニングされる。次に、その上に、共通配線１６をメッキ法によって成長させる。その後、その共通配線１６に対してフォトリソグラフィー法・エッチング法を順に施すことによって、図１８（Ａ）に示すように、上記密着層５６上に共通配線１６をパターニングする。また、図１８（Ｂ）及び（Ｃ）に示すように、ゲート配線端子部及びドレイン配線端子部からは、それら密着層５６及び共通配線１６は除去される。
【００７９】
次に、第１２の工程として親撥水化工程を実施する。即ち、この親撥水化形成工程においては、まず、共通配線１６の表面全体にトリアジルトリチオール溶液を塗布することによって、或いは、このパネルをトリアジルトリチオール溶液に浸漬することによって、共通配線１６の表面を選択的に撥液化、即ち、選択的に撥液性導電膜５８を形成する。なお、トリアジルトリチオールの性質により、共通配線１６や透明アノード電極２０ａの表面には撥液性導電膜５８が形成されるが、層間絶縁膜５４の表面には撥液性導電膜が形成されない。そして、透明アノード電極２０ａの表面の撥液化を相殺するために、透明アノード電極２０ａ上に親水化処理を施す。これにより、図１９（Ａ）乃至（Ｃ）に示すように、共通配線１６の表面にのみ撥液性導電膜５８が残る。
【００８０】
次に、第１３の工程として正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図２０（Ａ）に示すように、ＰＥＤＯＴを塗布し乾燥させる湿式塗布法によって正孔注入層２０ｈとしてパターニングする。水平方向に隣り合う透明アノード電極２０ａ間に厚膜の共通配線１６が設けられているから、更には共通配線１６には撥水性・撥油性の撥液性導電膜５８がコーティングされているから、透明アノード電極２０ａに塗布されたＰＥＤＯＴ含有液が隣の透明アノード電極２０ａに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図２０（Ｂ）及び（Ｃ）に示すように、正孔注入層２０ｈは形成されない。
【００８１】
次に、第１４の工程として発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図２１（Ａ）に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層２０ｅをパターニングする。上述したように、水平方向に隣り合う透明アノード電極２０ａ間に厚膜の共通配線１６が設けられているから、更には共通配線１６には撥水性・撥油性の撥液性導電膜５８がコーティングされているから、透明アノード電極２０ａに塗布された有機化合物含有液が隣の透明アノード電極２０ａに漏れることがない。更に、撥液性導電膜５８の撥水性・撥油性によって、透明アノード電極２０ａに塗布された有機化合物含有液が透明アノード電極２０ａの周囲で厚くならないので、発光層２０ｅを均一な膜厚で成膜することができる。ゲート配線端子部及びドレイン配線端子部については、図２１（Ｂ）及び（Ｃ）に示すように、発光層２０ｅは形成されない。
【００８２】
次に、第１５の工程としてカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層２０ｅ上に蒸着した後、図２２（Ａ）に示すように、スパッタリングによって透明カソード電極２０ｃをメタルマスクを介し一面に成膜する。なお、発光層２０ｅは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極２０ｃのスパッタリングは、発光層２０ｅにダメージを与えないような温度の上がらない（１００℃程度）方法で実施することが必要である。そして、こうして成膜された透明カソード電極２０ｃに対してメタルマスクを用いてパターニングすることで、図２２（Ｂ）及び（Ｃ）に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極２０ｃは除去される。
【００８３】
次に、第１６の工程として封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、まず、気相成長法によって封止絶縁薄膜６０をメタルマスクを介し一面に成膜することによって、図６（Ａ）乃至（Ｃ）に示すように、封止絶縁薄膜６０をパターニングする。
【００８４】
以上の工程により、有機ＥＬディスプレイパネル１０が完成する。
【００８５】
このような本第１実施形態によれば、発光素子として有機ＥＬ素子を使用したトップエミッション型の有機ＥＬディスプレイパネル１０において、透明アノード電極２０ａを、クロムや銀または銀合金でなる反射層５０を完全に覆う形で形成し、その反射層５０は、コンタクトホール５２の部分においてドレイン配線層４２が露出している領域を完全に覆う形で形成しているので、コンタクトホール５２の部分において透明アノード電極２０ａにピンホールが開いていても、透明アノード電極２０ａ（例えばＩＴＯ）と反射層５０（例えばクロム）の組み合わせは、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層５０の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
【００８６】
また、信号線Ｙ１〜Ｙｎを該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子であるゲート配線端子部では、信号線Ｙ１〜Ｙｎの元となる導電性膜であるゲート配線層４０上に、密着層３６を介して、ドレイン配線層４２が成膜され、このドレイン配線層４２の上に、該ドレイン配線層４２が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成しているので、このゲート配線端子部においても、上記コンタクトホール５２の部分と同様に、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【００８７】
同様に、走査線Ｘ１〜Ｘｍや給電配線１４を該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子であるドレイン配線端子部に関しても、走査線Ｘ１〜Ｘｍや給電配線１４の元となる導電性膜であるドレイン配線層４２上に、このドレイン配線層４２が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成しているので、このドレイン配線端子部においても、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【００８８】
また、画素回路Ｐ１，１〜Ｐｍ，ｎの反射層５０形成、該反射層５０上へのＩＴＯ等の透明アノード電極２０ａ形成後に、ＳｉＮ膜等の層間絶縁膜５４形成、共通配線１６形成の工程を経て、有機ＥＬ層（正孔注入層２０ｈ及び発光層２０ｅ）成膜工程がある。ここで、反射層５０上に透明アノード電極２０ａによる保護層が無い場合、層間絶縁膜５４のエッチングの際に、ドライエッチングでもウェットエッチングでも、反射層５０がダメージ（エッチングされる）を受けてしまう。即ち、ドライエッチングの場合には、Ｏ２プラズマで酸化される。また、ウェットエッチングの場合には、フッ酸系のエッチング液を使用することになるため、このエッチング液で反射層５０がエッチングされてしまう。しかしながら、本第１実施形態では、反射層５０上に透明アノード電極２０ａによる保護層を設けているので、そのようなダメージを防止することができる。
【００８９】
更に、隔壁を兼ねた共通配線１６を形成するときにも、エッチングの際に、反射層５０がエッチングされる可能性があるが、本実施形態では、これを防止することができる。また、有機ＥＬ層（正孔注入層２０ｈ及び発光層２０ｅ）を形成する際も、一般的な正孔注入層２０は強酸なので、反射層５０がエッチングされるが、本実施形態によれば、これを防止することができる。
【００９０】
また、端子１８Ｌ，１８Ｒ，１８Ｕ部も、画素回路Ｐ１，１〜Ｐｍ，ｎ部と同様に、透明アノード電極２０ａ（ＩＴＯ）で保護しているので、同様である。
【００９１】
コンタクトホール５２部についても、絶縁膜５０に覆われる構造になっているので、上記のようなエッチングの影響は受けない。
【００９２】
また、本実施形態では、反射層５０の端面を透明アノード電極２０ａ（ＩＴＯ）で全面カバーする構成にしている。反射層５０上に透明アノード電極２０ａを形成し、透明アノード電極２０ａをウェットエッチングする際、仮に反射層５０の端面が露出していると、反射層５０の端面がサイドエッチされ、反射層５０が後退し、透明アノード電極２０ａ端面下部に空洞が生じる可能性があり、この空洞部に液の乾燥不良等が発生し、素子の信頼性に影響を与える可能性がある。本実施形態では、反射層５０端面を透明アノード電極２０ａで全面カバーすることにより、透明アノード電極２０ａのウェットエッチング時に反射層５０のサイドエッチが生じることを防止することができる。
【００９３】
また、層間絶縁膜開口５４’の部分のように、層間絶縁膜５４のエッチングは透明アノード電極２０ａ上でしか行わないので、反射層５０端面が透明アノード電極２０ａで覆われていても、覆われていなくても、層間絶縁膜５４のエッチングの影響は無い。但し、層間絶縁膜５４成膜時のダメージは、反射層５０端面が透明アノード電極２０ａで覆われているか否かに関係する。即ち、反射層５０端面が透明アノード電極２０ａで覆われていない場合、層間絶縁膜５４成膜時の成膜温度やプラズマ粒子により、反射層５０にダメージが発生する場合がある。反射層５０端面が透明アノード電極２０ａで覆われている場合、このようなダメージが生じることを防ぐことができる。
【００９４】
［第２実施形態］
次に、本発明の発光素子を用いたディスプレイパネルの第２実施形態を説明する。なお、本実施形態における有機ＥＬディスプレイパネル１０も、上記第１実施形態と同様に、発光素子として有機ＥＬ素子を使用したトップエミッション型のディスプレイパネルである。ここで、上記第１実施形態と同様の部分については、同じ参照番号を付すことで、その説明は省略する。
【００９５】
図２３及び図２４は、本実施形態に係るアクティブマトリクス駆動方式の有機ＥＬディスプレイパネル１０における主に画素回路Ｐｉ，ｊの電極を示した平面図である。なお、図面を見やすくするために、図２３においては画素回路Ｐｉ，ｊの透明アノード電極２０ａの図示を省略し、図２４においては画素回路Ｐｉ，ｊの下層側の電極の図示を省略する。また、図２５（Ａ）は図２３及び図２４に示した画素回路部分のＡ−Ａ線の矢視断面図であり、図２５（Ｂ）は端子１８Ｕであるゲート配線端子部の断面図、図２５（Ｃ）は端子１８Ｌ又は端子１８Ｒであるドレイン配線端子部の断面図である。また、図２６は、図２３及び図２４に示した画素回路部分のＤ−Ｄ線の矢視断面図である。
【００９６】
即ち、本実施形態では、図２３、図２４及び図２６に示すように、走査線Ｘ１〜Ｘｍ及び給電配線１４上に、それら走査線Ｘ１〜Ｘｍ及び給電配線１４に沿って、密着層６２を介してそれら走査線Ｘ１〜Ｘｍ及び給電配線１４と電気的に接続しているアノード給電配線６３がパターニングされている。また、図２５（Ａ）乃至（Ｃ）に示すように、コンタクトホール５２の部分において、並びに、ゲート配線端子部及びドレイン配線端子部において、ドレイン配線層４２と反射層５０との間に、密着層６２を介してアノード補助層６４を形成している。
【００９７】
これらアノード給電配線６３及びアノード補助層６４は、バスラインの電圧降下を防ぐ目的で、バスラインの抵抗を下げるため、走査線Ｘｉ、給電配線１４及びドレイン３０ｄとして同時に形成されるドレイン配線層４２上に積層するものである。このアノード給電配線６３及びアノード補助層６４の材料としてはアルミニウムやアルミニウム系合金等が使用され、密着層６２の材料としてはクロム等が使用される。
【００９８】
そして、透明アノード電極２０ａは、反射層５０を完全に覆う形で形成され、反射層５０は、コンタクトホール５２の部分でアノード補助層６４が露出している部分、並びに、ゲート配線端子部及びドレイン配線端子部で透明アノード電極２０ａが露出している部分を完全に覆う形で形成されている。
【００９９】
次に、本実施形態におけるＥＬディスプレイパネル１０の製造方法について説明する。図２７（Ａ）乃至図３６（Ａ）は、図２５（Ａ）に示したような画素回路部分における各工程での断面図を示しており、同じく、図２７（Ｂ）乃至図３６（Ｂ）は図２５（Ｂ）に示したようなゲート配線端子部、図２７（Ｃ）乃至図３６（Ｃ）は図２５（Ｃ）に示したようなドレイン配線端子部における各工程での断面図を示している。
【０１００】
本実施形態においては、上記第１実施形態において図８（Ａ），（Ｂ），（Ｃ）乃至図１３（Ａ），（Ｂ），（Ｃ）を参照して説明したような第１の工程（ゲート形成工程）乃至第６の工程（層間絶縁膜形成工程）を実施する。但し、第６の工程においては、層間絶縁膜４４の除去を、走査線Ｘ１〜Ｘｍ及び給電配線１４の部分についても行うものである。
【０１０１】
その後、本実施の形態では、第７の工程としてアノード補助層形成工程を実施する。即ち、このアノード補助層形成工程においては、まず、気相成長法によってクロム等の密着層６２を層間絶縁膜４４上にべた一面に成膜する。次に、その密着層６２に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのコンタクトホール５２の部分、並びに、ゲート配線端子部及びドレイン配線端子部の部分（及び走査線Ｘ１〜Ｘｍ及び給電配線１４の部分）をパターニングする。そして更に、その上に、気相成長法によってアルミニウムやアルミニウム系合金等のアノード補助層６４（及びアノード給電配線６３）をべた一面に成膜する。次に、そのアノード補助層６４（及びアノード給電配線６３）に対してフォトリソグラフィー法・エッチング法を順に施すことによって、各画素回路Ｐ１，１〜Ｐｍ，ｎのコンタクトホール５２の部分、並びに、ゲート配線端子部及びドレイン配線端子部の部分（及び走査線Ｘ１〜Ｘｍ及び給電配線１４の部分）をパターニングする。この工程の終了時点においては、図２７（Ａ）乃至（Ｃ）に示すように、密着層６２及びアノード補助層６４（及びアノード給電配線６３）の層構造がパターニングされることとなる。
【０１０２】
次に、第８の工程として、上記第１実施形態における第７の工程に相当する有機平坦化膜形成工程を実施する。即ち、この有機平坦化膜形成工程においては、まず、層間絶縁膜４４全体に樹脂を塗布し、その樹脂を乾燥させることで、有機平坦化膜４６をべた一面に成膜する。そして、図２８（Ａ）乃至（Ｃ）に示すように、露光現像法により各画素回路Ｐ１，１〜Ｐｍ，ｎのコンタクトホール５２となる部分、ゲート配線端子部及びドレイン配線端子部から、その有機平坦化膜４６に溝状の開口部をそれぞれ形成した後、ポストベーク（熱処理）法により有機平坦化膜４６を硬化させる。
【０１０３】
以上によってトランジスタアレイ基板４８が完成する。
【０１０４】
次に、第９の工程として、上記第１実施形態における第８の工程に相当する反射層形成工程を実施する。即ち、この反射層形成工程においては、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図２９（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置及びコンタクトホール５２の内部、並びに、ゲート配線端子部及びドレイン配線端子部に、クロムや銀合金等の反射層５０を積層させる。即ち、アノード補助層６４の露出部分を完全に覆うように反射層５０を形成する。
【０１０５】
次に、第１０の工程として、上記第１実施形態における第９の工程に相当する透明アノード電極形成工程を実施する。即ち、この透明アノード電極形成工程においては、スパッタリング等の気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図３０（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置及びコンタクトホール５２の内部、並びに、ゲート配線端子部及びドレイン配線端子部に形成された反射層５０上に、ＩＴＯ等の透明導電性膜である透明アノード電極２０ａを積層させる。この場合、透明アノード電極２０ａは、それら反射層５０よりも広い範囲にはみ出して形成される。
【０１０６】
このように、反射層５０を透明アノード電極２０ａとアノード補助層６４との間に介在させているため、レジスト剥離液中での電池反応は進まないので、歩留まり良くコンタクトホール５２における接触部やゲート配線端子部及びドレイン配線端子部を形成できる。
【０１０７】
次に、第１１の工程として、上記第１実施形態における第１０の工程に相当する層間絶縁膜形成工程を実施する。即ち、この層間絶縁膜形成工程においては、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、図３１（Ａ）乃至（Ｃ）に示すように、各画素回路Ｐ１，１〜Ｐｍ，ｎの有機ＥＬ素子２０の位置、並びに、ゲート配線端子部及びドレイン配線端子部を除いて、層間絶縁膜５４を形成する。これにより、各画素の発光部が規定される。また、コンタクトホール５２の内部は、層間絶縁膜５４によって埋められる。
【０１０８】
次に、第１２の工程として、上記第１実施形態における第１１の工程に相当する共通配線形成工程を実施する。即ち、この共通配線形成工程においては、まず、気相成長法・フォトリソグラフィー法・エッチング法を順に施すことによって、水平方向に隣り合う透明アノード電極２０ａの間であって、層間絶縁膜５４の上に密着層５６がパターニングされる。更に、その密着層５６上に、メッキ法・フォトリソグラフィー法・エッチング法を順に施すことによって、図３２（Ａ）に示すように、共通配線１６をパターニングする。また、図３２（Ｂ）及び（Ｃ）に示すように、ゲート配線端子部及びドレイン配線端子部からは、それら絶縁膜５６及び共通配線１６は除去される。
【０１０９】
次に、第１３の工程として、上記第１実施形態における第１２の工程に相当する親撥水化工程を実施する。即ち、この親撥水化工程においては、まず、共通配線１６の表面を選択的に撥液化、即ち、選択的に撥液性導電膜５８を形成する。そして、透明アノード電極２０ａの表面の撥液化を相殺するために、透明アノード電極２０ａ上に親水化処理を施す。これにより、図３３（Ａ）乃至（Ｃ）に示すように、共通配線１６の表面にのみ撥液性導電膜５８が残る。
【０１１０】
次に、第１４の工程として、上記第１実施形態における第１３の工程に相当する正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図３４（Ａ）に示すように、ＰＥＤＯＴを塗布し乾燥させる湿式塗布法によって正孔注入層２０ｈとしてパターニングする。水平方向に隣り合う透明アノード電極２０ａ間に厚膜の共通配線１６が設けられているから、更には共通配線１６には撥水性・撥油性の撥液性導電膜５８がコーティングされているから、透明アノード電極２０ａに塗布されたＰＥＤＯＴ含有液が隣の透明アノード電極２０ａに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図３４（Ｂ）及び（Ｃ）に示すように、正孔注入層２０ｈは形成されない。
【０１１１】
次に、第１５の工程として、上記第１実施形態における第１４の工程に相当する発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図３５（Ａ）に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層２０ｅをパターニングする。上述したように、水平方向に隣り合う透明アノード電極２０ａ間に厚膜の共通配線１６が設けられているから、更には共通配線１６には撥水性・撥油性の撥液性導電膜５８がコーティングされているから、透明アノード電極２０ａに塗布された有機化合物含有液が隣の透明アノード電極２０ａに漏れることがない。更に、撥液性導電膜５８の撥水性・撥油性によって、透明アノード電極２０ａに塗布された有機化合物含有液が透明アノード電極２０ａの周囲で厚くならないので、発光層２０ｅを均一な膜厚で成膜することができる。ゲート配線端子部及びドレイン配線端子部については、図３５（Ｂ）及び（Ｃ）に示すように、発光層２０ｅは形成されない。
【０１１２】
次に、第１６の工程として、上記第１実施形態における第１５の工程に相当するカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層２０ｅ上に蒸着した後、図３６（Ａ）に示すように、スパッタリングによって透明カソード電極２０ｃをメタルマスクを介し一面に成膜する。なお、発光層２０ｅは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極２０ｃのスパッタリングは、発光層２０ｅにダメージを与えないような温度の上がらない（１００度程度）方法で実施することが必要である。そして、こうして成膜された透明カソード電極２０ｃに対してメタルマスクを用いてパターニングすることで、図３６（Ｂ）及び（Ｃ）に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極２０ｃは除去される。
【０１１３】
次に、第１７の工程として、上記第１実施形態における第１６の工程に相当する封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、気相成長法によって封止絶縁薄膜６０をメタルマスクを介して一面に形成することによって、図２５（Ａ）乃至（Ｃ）に示すように、封止絶縁薄膜６０をパターニングする。
【０１１４】
以上の工程により、有機ＥＬディスプレイパネル１０が完成する。
【０１１５】
このような本第２実施形態によれば、発光素子として有機ＥＬ素子を使用したトップエミッション型の有機ＥＬディスプレイパネル１０において、透明アノード電極２０ａを、クロムや銀または銀合金でなる反射層５０を完全に覆う形で形成し、その反射層５０は、コンタクトホール５２の部分においてアノード補助層６４が露出している領域を完全に覆う形で形成しているので、コンタクトホール５２の部分において透明アノード電極２０ａにピンホールが開いていても、透明アノード電極２０ａ（例えばＩＴＯ）と反射層５０（例えばクロム）の組み合わせは、レジスト剥離液中での電池反応は進まないので、歩留まり良く接触部を形成できる。更に、反射層５０の材料として銀や銀合金を選択すれば、同様にレジスト剥離液中での電池反応は抑えられ、かつ、クロムに比べて反射率も高いので、良好な反射層を形成できる。
【０１１６】
また、信号線Ｙ１〜Ｙｎを該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子であるゲート配線端子部では、信号線Ｙ１〜Ｙｎの元となる導電性膜であるゲート配線層４０上に、密着層３６を介してドレイン配線層４２が成膜され、このドレイン配線層４２の上に、密着層６２を介してアノード補助層６４が成膜されて、該アノード補助層６４が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成しているので、このゲート配線端子部においても、上記コンタクトホール５２の部分と同様に、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【０１１７】
同様に、走査線Ｘ１〜Ｘｍや給電配線１４を該有機ＥＬディスプレイパネル１０の外部回路に接続するための端子であるドレイン配線端子部に関しても、走査線Ｘ１〜Ｘｍや給電配線１４の元となる導電性膜であるドレイン配線層４２上に、密着層６２を介してアノード補助層６４が成膜されて、該アノード補助層６４が露出している領域を完全に覆う形で反射層５０を形成し、更に、透明アノード電極２０ａを、その反射層５０を完全に覆う形で形成しているので、このドレイン配線端子部においても、透明アノード電極２０ａにピンホールが開いていても、レジスト剥離液中での電池反応は進まないので、歩留まり良く端子部を形成できる。
【０１１８】
また、反射層５０上に透明アノード電極２０ａによる保護層を設けているので、上記第１実施形態と同様の効果を奏することができる。更に、反射層５０の端面をＩＴＯ等の透明アノード電極２０ａで全面カバーする構成による効果も、上記第１実施形態と同様である。
【０１１９】
［第３実施形態］
次に、本発明の発光素子を用いたディスプレイパネルの第３実施形態を説明する。なお、本実施形態における有機ＥＬディスプレイパネル１０も、上記第２実施形態と同様に、発光素子として有機ＥＬ素子を使用したトップエミッション型のディスプレイパネルである。ここで、上記第２実施形態と同様の部分については、同じ参照番号を付すことで、その説明は省略する。
【０１２０】
図３７は、本実施形態に係るアクティブマトリクス駆動方式の有機ＥＬディスプレイパネル１０における主に画素回路Ｐｉ，ｊの電極を示した平面図である。なお、図面を見やすくするために、図３７においては画素回路Ｐｉ，ｊの下層側の電極の図示を省略する。また、図３８（Ａ）は図３７に示した画素回路部分のＡ−Ａ線の矢視断面図であり、図３８（Ｂ）は端子１８Ｕであるゲート配線端子部の断面図、図３８（Ｃ）は端子１８Ｌ，１８Ｒであるドレイン配線端子部の断面図である。なお、図３７に示した画素回路部分のＤ−Ｄ線の矢視断面図は図２６と同一である。
【０１２１】
即ち、本実施形態では、図３７及び図３８（Ａ）乃至（Ｃ）に示すように、有機ＥＬ素子２０を仕切る隔壁としても機能している共通配線１６の代わりに、単なる隔壁６６を形成するようにしたものである。この場合、層間絶縁膜５４の上に直接、隔壁６６が形成され、該隔壁６６の表面に透明カソード電極２０ｃが形成される。
【０１２２】
次に、本実施形態におけるＥＬディスプレイパネル１０の製造方法について説明する。図３９（Ａ）乃至図４２（Ａ）は、図３８（Ａ）に示したような画素回路部分における各工程での断面図を示しており、同じく、図３９（Ｂ）乃至図４２（Ｂ）は図３８（Ｂ）に示したようなゲート配線端子部、図３９（Ｃ）乃至図４２（Ｃ）は図３８（Ｃ）に示したようなドレイン配線端子部における各工程での断面図を示している。
【０１２３】
本実施形態においては、上記第１実施形態における図８（Ａ），（Ｂ），（Ｃ）乃至図１３（Ａ），（Ｂ），（Ｃ）を参照して説明したような第１の工程（ゲート形成工程）乃至第６の工程（層間絶縁膜形成工程）、及び、その後の、上記第２実施形態における図２７（Ａ），（Ｂ），（Ｃ）乃至図３１（Ａ），（Ｂ），（Ｃ）を参照して説明したような第７の工程（アノード補助層形成工程）乃至第１１の工程（層間絶縁膜形成工程）を実施する。
【０１２４】
その後、本実施の形態では、第１２の工程として、隔壁形成工程を実施する。即ち、この隔壁形成工程においては、まず、隔壁材料を塗布し、その隔壁材料を乾燥させることで、隔壁材料をべた一面に成膜する。そして、図３９（Ａ）乃至（Ｃ）に示すように、露光現像法により水平方向に隣り合う透明アノード電極２０ａの間にのみ該隔壁材料を残した後、ポストベーク（熱処理）法により該隔壁材料を硬化させて、隔壁６６を形成する。
【０１２５】
次に、第１３の工程として、親水化工程を実施する。即ち、本実施形態においては、透明アノード電極２０ａ上に親水化処理を施す。
【０１２６】
その後、第１４の工程として、上記第２実施形態における第１４の工程に相当する正孔注入層形成工程を実施する。即ち、この正孔注入層形成工程においては、図４０（Ａ）に示すように、ＰＥＤＯＴを塗布し乾燥させる湿式塗布法によって正孔注入層２０ｈとしてパターニングする。水平方向に隣り合う透明アノード電極２０ａ間に厚膜の隔壁６６が設けられているので、透明アノード電極２０ａに塗布されたＰＥＤＯＴ含有液が隣の透明アノード電極２０ａに漏れることがない。なお、ゲート配線端子部及びドレイン配線端子部については、図４０（Ｂ）及び（Ｃ）に示すように、正孔注入層２０ｈは形成されない。
【０１２７】
次に、第１５の工程として、上記第２実施形態における第１５の工程に相当する発光層形成工程を実施する。即ち、この発光層形成工程においては、必要に応じて湿式塗布法によってインターレイヤーを塗布・乾燥させた後、図４１（Ａ）に示すように、ポリフルオレン系発光材の有機化合物を塗布し乾燥させる湿式塗布法によって発光層２０ｅをパターニングする。上述したように、水平方向に隣り合う透明アノード電極２０ａ間に厚膜の隔壁６６が設けられているので、透明アノード電極２０ａに塗布された有機化合物含有液が隣の透明アノード電極２０ａに漏れることがない。ゲート配線端子部及びドレイン配線端子部については、図４１（Ｂ）及び（Ｃ）に示すように、発光層２０ｅは形成されない。
【０１２８】
次に、第１６の工程として、上記第２実施形態における第１６の工程に相当するカソード電極形成工程を実施する。即ち、このカソード電極形成工程においては、まず、必要に応じてバリウムやカルシウム等の電子注入層を上記発光層２０ｅ上に蒸着した後、図４２（Ａ）に示すように、スパッタリングによって透明カソード電極２０ｃをメタルマスクを介し一面に成膜する。なお、発光層２０ｅは温度に非常に敏感であるため、上記電子注入層の蒸着や透明カソード電極２０ｃのスパッタリングは、発光層２０ｅにダメージを与えないような温度の上がらない（１００度程度）方法で実施することが必要である。そして、こうして成膜された透明カソード電極２０ｃに対してメタルマスクを用いてパターニングすることで、図４２（Ｂ）及び（Ｃ）に示すように、ゲート配線端子部及びドレイン配線端子部から透明カソード電極２０ｃは除去される。
【０１２９】
次に、第１７の工程として、上記第２実施形態における第１７の工程に相当する封止絶縁膜形成工程を実施する。即ち、この封止絶縁膜形成工程においては、気相成長法によってメタルマスクを介して封止絶縁薄膜６０を一面に形成することによって、図３８（Ａ）乃至（Ｃ）に示すように、封止絶縁薄膜６０をパターニングする。
【０１３０】
以上の工程により、有機ＥＬディスプレイパネル１０が完成する。
【０１３１】
このような本第３実施形態によっても、上記第２実施形態と同様の効果を得ることができる。
【０１３２】
なお、上記第１実施形態においても、本第３実施形態のように共通配線１６の代わりに隔壁６６を形成することも可能である。
【０１３３】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【０１３４】
例えば、上記実施形態では、発光素子として有機ＥＬ素子を例に説明したが、その他の発光素子を用いても構わない。
【０１３５】
また、画素回路の回路構成は、図３に示した例に限定されるものではない。
【０１３６】
更に、ゲート配線端子部及びドレイン配線端子部の周辺は、有機平坦化膜４６が無くても良い。
【０１３７】
また、コンタクトホール５２は穴が開いているため、画素部と同一平面とはならない。そのため、コンタクトホール５２が、平面視して、共通配線１６又は隔壁６６の外に出ている場合、有機ＥＬ層（正孔注入層２０ｈ及び発光層２０ｅ）を均一に形成し難い。よって、コンタクトホール５２は、平面視して、共通配線１６又は隔壁６６の下に隠すように形成する方がより有効である。
【図面の簡単な説明】
【０１３８】
【図１】図１は、本発明の発光素子を用いたディスプレイパネルの第１実施形態に係るアクティブマトリクス駆動方式の有機ＥＬディスプレイパネルの概略図である。
【図２】図２は、第１実施形態に係る有機ＥＬディスプレイパネルの平面図である。
【図３】図３は、第１実施形態に係る有機ＥＬディスプレイパネルにおける画素回路の等価回路図である。
【図４】図４は、第１実施形態に係る有機ＥＬディスプレイパネルの画素回路の電極を示した平面図である。
【図５】図５は、第１実施形態に係る有機ＥＬディスプレイパネルの画素回路の電極を示した平面図である。
【図６】図６（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルにおける図４及び図５に示された画素回路部分のＡ−Ａ線の矢視断面図、図６（Ｂ）は、同じく図２に示されたゲート配線端子部のＢ−Ｂ線の矢視断面図であり、図６（Ｃ）は、同じく図２に示されたドレイン配線端子部のＣ−Ｃ線の矢視断面図である。
【図７】図７は、第１実施形態に係る有機ＥＬディスプレイパネルにおける図４及び図５に示された画素回路部分のＤ−Ｄ線の矢視断面図である。
【図８】図８（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１の工程としてのゲート形成工程での画素回路部分の断面図、図８（Ｂ）は、同じくゲート配線端子部の断面図であり、図８（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図９】図９（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第２の工程としてのチャネル保護膜形成工程での画素回路部分の断面図、図９（Ｂ）は、同じくゲート配線端子部の断面図であり、図９（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１０】図１０（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第３の工程としてのソース・ドレイン形成工程での画素回路部分の断面図、図１０（Ｂ）は、同じくゲート配線端子部の断面図であり、図１０（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１１】図１１（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第４の工程としてのゲート絶縁膜コンタクト形成工程での画素回路部分の断面図、図１１（Ｂ）は、同じくゲート配線端子部の断面図であり、図１１（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１２】図１２（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第５の工程としてのドレイン配線層形成工程での画素回路部分の断面図、図１２（Ｂ）は、同じくゲート配線端子部の断面図であり、図１２（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１３】図１３（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第６の工程としての層間絶縁膜形成工程での画素回路部分の断面図、図１３（Ｂ）は、同じくゲート配線端子部の断面図であり、図１３（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１４】図１４（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第７の工程としての有機平坦化膜形成工程での画素回路部分の断面図、図１４（Ｂ）は、同じくゲート配線端子部の断面図であり、図１４（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１５】図１５（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第８の工程としての反射層形成工程での画素回路部分の断面図、図１５（Ｂ）は、同じくゲート配線端子部の断面図であり、図１５（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１６】図１６（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第９の工程としての透明アノード電極形成工程での画素回路部分の断面図、図１６（Ｂ）は、同じくゲート配線端子部の断面図であり、図１６（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１７】図１７（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１０の工程としての層間絶縁膜形成工程での画素回路部分の断面図、図１７（Ｂ）は、同じくゲート配線端子部の断面図であり、図１７（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１８】図１８（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１１の工程としての共通配線形成工程での画素回路部分の断面図、図１８（Ｂ）は、同じくゲート配線端子部の断面図であり、図１８（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図１９】図１９（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１２の工程としての親撥水化工程での画素回路部分の断面図、図１９（Ｂ）は、同じくゲート配線端子部の断面図であり、図１９（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２０】図２０（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１３の工程としての正孔注入層形成工程での画素回路部分の断面図、図２０（Ｂ）は、同じくゲート配線端子部の断面図であり、図２０（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２１】図２１（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１４の工程としての発光層形成工程での画素回路部分の断面図、図２１（Ｂ）は、同じくゲート配線端子部の断面図であり、図２１（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２２】図２２（Ａ）は、第１実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１５の工程としてのカソード電極形成工程での画素回路部分の断面図、図２２（Ｂ）は、同じくゲート配線端子部の断面図であり、図２２（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２３】図２３は、本発明の発光素子を用いたディスプレイパネルの第２実施形態に係る有機ＥＬディスプレイパネルの画素回路の電極を示した平面図である。
【図２４】図２４は、第２実施形態に係る有機ＥＬディスプレイパネルの画素回路の電極を示した平面図である。
【図２５】図２５（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルにおける図２３及び図２４に示された画素回路部分のＡ−Ａ線の矢視断面図、図２５（Ｂ）は、同じくゲート配線端子部の断面図であり、図２５（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２６】図２６は、第２実施形態に係る有機ＥＬディスプレイパネルにおける図２３及び図２４に示された画素回路部分のＤ−Ｄ線の矢視断面図である。
【図２７】図２７（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第７の工程としてのアノード補助層形成工程での画素回路部分の断面図、図２７（Ｂ）は、同じくゲート配線端子部の断面図であり、図２７（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２８】図２８（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第８の工程としての有機平坦化膜形成工程での画素回路部分の断面図、図２８（Ｂ）は、同じくゲート配線端子部の断面図であり、図２８（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図２９】図２９（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第９の工程としての反射層形成工程での画素回路部分の断面図、図２９（Ｂ）は、同じくゲート配線端子部の断面図であり、図２９（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３０】図３０（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１０の工程としての透明アノード電極形成工程での画素回路部分の断面図、図３０（Ｂ）は、同じくゲート配線端子部の断面図であり、図３０（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３１】図３１（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１１の工程としての層間絶縁膜形成工程での画素回路部分の断面図、図３１（Ｂ）は、同じくゲート配線端子部の断面図であり、図３１（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３２】図３２（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１２の工程としての共通配線形成工程での画素回路部分の断面図、図３２（Ｂ）は、同じくゲート配線端子部の断面図であり、図３２（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３３】図３３（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１３の工程としての親撥水化工程での画素回路部分の断面図、図３３（Ｂ）は、同じくゲート配線端子部の断面図であり、図３３（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３４】図３４（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１４の工程としての正孔注入層形成工程での画素回路部分の断面図、図３４（Ｂ）は、同じくゲート配線端子部の断面図であり、図３４（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３５】図３５（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１５の工程としての発光層形成工程での画素回路部分の断面図、図３５（Ｂ）は、同じくゲート配線端子部の断面図であり、図３５（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３６】図３６（Ａ）は、第２実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１６の工程としてのカソード電極形成工程での画素回路部分の断面図、図３６（Ｂ）は、同じくゲート配線端子部の断面図であり、図３６（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３７】図３７は、本発明の発光素子を用いたディスプレイパネルの第３実施形態に係る有機ＥＬディスプレイパネルの画素回路の電極を示した平面図である。
【図３８】図３８（Ａ）は、第３実施形態に係る有機ＥＬディスプレイパネルにおける図３７に示された画素回路部分のＡ−Ａ線の矢視断面図、図３８（Ｂ）は、同じくゲート配線端子部の断面図であり、図３８（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図３９】図３９（Ａ）は、第３実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１２の工程としての隔壁形成工程での画素回路部分の断面図、図３９（Ｂ）は、同じくゲート配線端子部の断面図であり、図３９（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図４０】図４０（Ａ）は、第３実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１４の工程としての正孔注入層形成工程での画素回路部分の断面図、図４０（Ｂ）は、同じくゲート配線端子部の断面図であり、図４０（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図４１】図４１（Ａ）は、第３実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１５の工程としての発光層形成工程での画素回路部分の断面図、図４１（Ｂ）は、同じくゲート配線端子部の断面図であり、図４１（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図４２】図４２（Ａ）は、第３実施形態に係る有機ＥＬディスプレイパネルの製造方法における第１６の工程としてのカソード電極形成工程での画素回路部分の断面図、図４２（Ｂ）は、同じくゲート配線端子部の断面図であり、図４２（Ｃ）は、同じくドレイン配線端子部の断面図である。
【図４３】図４３は、絶縁下地層上に形成されたアルミニウム系電極にＩＴＯ電極が積層されていて、ＩＴＯ電極にピンホールが開いている状態で、レジスト剥離液に接触している場合を示す図である。
【図４４】図４４（Ａ）は、ピンホール箇所における電池反応を説明する図であり、図４４（Ｂ）は、電池反応の結果としてアルミニウム系電極が断線した状態を示す図である。
【符号の説明】
【０１３９】
１０…ＥＬディスプレイパネル、  １２…絶縁基板、  １４…給電配線、  １６…共通配線、  １８Ｌ，１８Ｒ，１８Ｕ…端子、  ２０…ＥＬ素子、  ２０ａ…透明アノード電極、  ２０ｃ…透明カソード電極、  ２０ｅ…発光層、  ２０ｈ…正孔注入層、  ２２Ｆ，２２Ｂ…引き回し配線、  ２４…配線端子、  ２６…スイッチトランジスタ、  ２８…保持トランジスタ、  ３０…駆動トランジスタ、  ３０ｓ…ソース、  ３０ｇ…ゲート、  ３０ｄ…ドレイン、  ３０Ａ…半導体膜、  ３０Ｂ…チャネル保護膜、  ３０Ｃ…不純物半導体膜、  ３２…キャパシタ、  ３２Ａ…電極、  ３２Ｂ…電極、  ３４…ゲート絶縁膜、  ３６，６２…密着層、  ３８，４１，４３，５２…コンタクトホール、  ４０…ゲート配線層、  ４２…ドレイン配線層、  ４４，４６…有機平坦化膜、  ４６’…有機平坦化膜開口、  ４８…トランジスタアレイ基板、  ５０…反射層、  ５４…層間絶縁膜、  ５４’…絶縁膜開口、  ５６…密着層、  ５８…撥液性導電膜、  ６０…封止絶縁薄膜、  ６３…アノード給電配線、  ６４…アノード補助層、  ６６…隔壁。
【図１】
2008041277.tif 000003
【図２】
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【図３】
2008041277.tif 000005
【図４】
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【図５】
2008041277.tif 000007
【図６】
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【図７】
2008041277.tif 000009
【図８】
2008041277.tif 000010
【図９】
2008041277.tif 000011
【図１０】
2008041277.tif 000012
【図１１】
2008041277.tif 000013
【図１２】
2008041277.tif 000014
【図１３】
2008041277.tif 000015
【図１４】
2008041277.tif 000016
【図１５】
2008041277.tif 000017
【図１６】
2008041277.tif 000018
【図１７】
2008041277.tif 000019
【図１８】
2008041277.tif 000020
【図１９】
2008041277.tif 000021
【図２０】
2008041277.tif 000022
【図２１】
2008041277.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2008041277.tif 000028
【図２７】
2008041277.tif 000029
【図２８】
2008041277.tif 000030
【図２９】
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【図３０】
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【図３１】
2008041277.tif 000033
【図３２】
2008041277.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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