(57)【要約】【課題】従来のＦＥＴにおいては、電流駆動能力が低下してしまう。【解決手段】ＦＥＴ２０は、半導体基板１０上に設けられた電極膜２４ａと、電極膜２４ａ上に設けられ、当該電極膜２４ａと共にゲート電極２４を構成する応力膜２４ｂと、を備えている。電極膜２４ａおよび応力膜２４ｂの各々は、金属、窒化金属または金属シリサイドからなる。応力膜２４ｂは、半導体基板１０に対して圧縮応力を有している。【選択図】図１
2008117963.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル型の電界効果トランジスタであって、
半導体基板上に設けられた第１の電極膜と、
前記第１の電極膜上に設けられ、当該第１の電極膜と共にゲート電極を構成する第２の電極膜と、を備え、
前記第１または第２の電極膜の少なくとも一方は、前記半導体基板に対して圧縮応力を持つ応力膜であり、
前記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴とする電界効果トランジスタ。
【請求項２】
Ｐチャネル型の電界効果トランジスタであって、
半導体基板上に設けられた第１の電極膜と、
前記第１の電極膜上に設けられ、当該第１の電極膜と共にゲート電極を構成する第２の電極膜と、を備え、
前記第１または第２の電極膜の少なくとも一方は、前記半導体基板に対して引張応力を持つ応力膜であり、
前記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴とする電界効果トランジスタ。
【請求項３】
請求項１または２に記載の電界効果トランジスタにおいて、
前記第１または第２の電極膜のうち第２の電極膜が、前記応力膜である電界効果トランジスタ。
【請求項４】
請求項１乃至３いずれかに記載の電界効果トランジスタにおいて、
前記第２の電極膜は、タングステン、モリブデン、チタン、タンタルもしくはルテニウム、またはその窒化物からなる電界効果トランジスタ。
【請求項５】
請求項１乃至４いずれかに記載の電界効果トランジスタを備える半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
複数の前記電界効果トランジスタを備える半導体装置。
【請求項７】
請求項５または６に記載の半導体装置において、
相異なる厚みの前記第２の電極膜を有する複数の前記電界効果トランジスタを備える半導体装置。
【請求項８】
請求項１に記載の電界効果トランジスタと、請求項２に記載の電界効果トランジスタとを備える半導体装置。
【請求項９】
Ｎチャネル型の電界効果トランジスタを製造する方法であって、
半導体基板上に第１の電極膜を形成する工程と、
前記第１の電極膜上に、当該第１の電極膜と共にゲート電極を構成する第２の電極膜を形成する工程と、を含み、
前記第１または第２の電極膜の少なくとも一方は、前記半導体基板に対して圧縮応力を持つ応力膜であり、
前記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴とする電界効果トランジスタの製造方法。
【請求項１０】
請求項９に記載の電界効果トランジスタの製造方法において、
前記応力膜は、室温よりも高い温度でスパッタ法により成膜される電界効果トランジスタの製造方法。
【請求項１１】
Ｐチャネル型の電界効果トランジスタを製造する方法であって、
半導体基板上に第１の電極膜を形成する工程と、
前記第１の電極膜上に、当該第１の電極膜と共にゲート電極を構成する第２の電極膜を形成する工程と、を含み、
前記第１または第２の電極膜の少なくとも一方は、前記半導体基板に対して引張応力を持つ応力膜であり、
前記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴とする電界効果トランジスタの製造方法。
【請求項１２】
請求項１１に記載の電界効果トランジスタの製造方法において、
前記応力膜は、室温よりも高い温度で化学気相成長法により成膜される電界効果トランジスタの製造方法。
【請求項１３】
請求項９または１０に記載の方法により前記Ｎチャネル型の電界効果トランジスタを製造する工程と、
請求項１１または１２に記載の方法により前記Ｐチャネル型の電界効果トランジスタを製造する工程と、を含み、
前記Ｎチャネル型および前記Ｐチャネル型の電界効果トランジスタは、同一の前記半導体基板に形成される半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。
【背景技術】
【０００２】
シリコンおよび多結晶シリコンをそれぞれ半導体基板およびゲート電極の材料として用いた金属−絶縁膜−半導体電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）は、素子の微細加工技術、各種の成膜技術および不純物制御技術により、その性能を向上させてきた。そして、異なる閾値電圧特性を示す複数のＭＩＳＦＥＴを組み合わせることで、種々の機能をもつ半導体装置が構成されてきた。特に、素子の微細化に伴う電流駆動能力の向上は、著しい。なお、シリコン酸化膜等の酸化膜がゲート絶縁膜として用いられている場合、ＭＩＳＦＥＴは、特に金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）とも呼ばれる。
【０００３】
本発明に関連する先行技術文献としては、特許文献１〜３および非特許文献１〜４が挙げられる。
【特許文献１】特開２００２−９３９２１号公報
【特許文献２】特開２００５−５７３０１号公報
【特許文献３】特開２００５−３０３２６１号公報
【非特許文献１】" Electron Mobility Enhancement in Strained-Si N-type Metal-Oxide- Semiconductor Field-Effect Transistors", J. Welser, J. L. Hoyt, and J. F. Gibbons, IEEE Electron Device Letters, Vol.15, No.3 (1994), p.100-102
【非特許文献２】"Mechanical Stress Effect of Etch-Stop Nitride and its Impact on Deep Submicron Transistor Design", S. Itoh et al., Technical Digest of 2000 International Electron Device Meeting (2000), p.247-250
【非特許文献３】"A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors", T. Ghani et al., Technical Digest of 2003 International Electron Device Meeting (2003), p.978-980
【非特許文献４】"The Effects of TaN Thickness and Strained Substrate on the Performance and PBTI Characteristics of Poly-Si/TaN/HfSiON MOSFETs", H. -J. Cho et al., Technical Digest of 2004 International Electron Device Meeting (2004), p.503-506
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、素子の微細化に伴いＦＥＴのチャネル長が短くなり、ゲート電圧によるチャネル領域の電流制御（電荷制御）が困難になっている。この点、半導体基板のチャネル領域の不純物濃度を上昇させることで、制御性が向上することが知られている。ところが、この方法では、不純物による電荷担体（電子・正孔）の散乱が大きくなり、電流駆動能力が低下してしまう。
【課題を解決するための手段】
【０００５】
本発明によるＦＥＴは、Ｎチャネル型のＦＥＴであって、半導体基板上に設けられた第１の電極膜と、上記第１の電極膜上に設けられ、当該第１の電極膜と共にゲート電極を構成する第２の電極膜と、を備え、上記第１または第２の電極膜の少なくとも一方は、上記半導体基板に対して圧縮応力を持つ応力膜であり、上記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴とする。
【０００６】
このＮチャネル型のＦＥＴにおいては、第１または第２の電極膜の少なくとも一方が圧縮応力を持つ応力膜である。この応力膜によりチャネル領域が外方向に引っ張られ、それにより電子移動度が向上する。
【０００７】
また、本発明によるＦＥＴは、Ｐチャネル型のＦＥＴであって、半導体基板上に設けられた第１の電極膜と、上記第１の電極膜上に設けられ、当該第１の電極膜と共にゲート電極を構成する第２の電極膜と、を備え、上記第１または第２の電極膜の少なくとも一方は、上記半導体基板に対して引張応力を持つ応力膜であり、上記第１および第２の電極膜の各々は、金属、窒化金属または金属シリサイドからなることを特徴としてもよい。
【０００８】
このＰチャネル型のＦＥＴにおいては、第１または第２の電極膜の少なくとも一方が引張応力を持つ応力膜である。この応力膜によりチャネル領域が圧縮され、それにより正孔移動度が向上する。
【０００９】
なお、本明細書において引張応力および圧縮応力は、次のように定義される。すなわち、基板上に膜を形成し、その基板面に垂直な単位断面積を通して、断面の一方の側が他の側に及ぼす力が互いに引っ張り合う状態のときの応力が引張応力、その反対の状態の内部応力が圧縮応力である。例えば、膜が縮まろうとしているとき、膜は引張応力を受け、その結果として基板表面には圧縮歪が生じる。膜が広がろうとするとき、膜は圧縮応力を受け、その結果として基板表面には引張歪が生じる。
【発明の効果】
【００１０】
本発明によれば、電荷担体の移動度が高いＦＥＴおよびそれを備える半導体装置、ならびにそれらの製造方法が実現される。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ、本発明によるＦＥＴおよび半導体装置ならびにそれらの製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１２】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、Ｎチャネル型のＦＥＴ２０と、Ｐチャネル型のＦＥＴ３０とを備えている。これらのＦＥＴ２０，３０は、同一の半導体基板１０に形成されている。本実施形態において半導体基板１０は、シリコン基板である。半導体基板１０には、Ｐウエル領域１２、Ｎウエル領域１３、および素子分離領域１４が形成されている。ＦＥＴ２０およびＦＥＴ３０は、素子分離領域１４によって互いに分離されている。素子分離領域１４は、例えばＳＴＩ（Shallow Trench Isolation）である。
【００１３】
ＦＥＴ２０は、半導体基板１０上に設けられた電極膜２４ａ（第１の電極膜）と、電極膜２４ａ上に設けられ、当該電極膜２４ａと共にゲート電極２４を構成する応力膜２４ｂ（第２の電極膜）と、を備えている。電極膜２４ａおよび応力膜２４ｂの各々は、金属、窒化金属または金属シリサイドからなる。電極膜２４ａは、半導体基板１０のチャネル領域上にゲート絶縁膜２５を介して設けられている。応力膜２４ｂは、半導体基板１０に対して圧縮応力を有している。この応力膜２４ｂは、スパッタ法によって成膜されることが好ましい。応力膜２４ｂの材料としては、Ｗ、Ｍｏ、Ｔｉ、ＴａもしくはＲｕ、またはその窒化物等が挙げられる。中でも、スパッタ法によって成膜された、ＷまたはＭｏが特に好ましい。
【００１４】
これらのゲート電極２４およびゲート絶縁膜２５、ならびにＰウエル領域１２中に形成されたソース・ドレイン領域２２等によって、ＦＥＴ２０が構成されている。また、ゲート電極２４の側壁上には、側壁膜２６が設けられている。
【００１５】
ＦＥＴ３０は、半導体基板１０上に設けられた電極膜３４ａ（第１の電極膜）と、電極膜３４ａ上に設けられ、当該電極膜３４ａと共にゲート電極３４を構成する応力膜３４ｂ（第２の電極膜）と、を備えている。電極膜３４ａおよび応力膜３４ｂの各々は、金属、窒化金属または金属シリサイドからなる。電極膜３４ａは、半導体基板１０のチャネル領域上にゲート絶縁膜３５を介して設けられている。応力膜３４ｂは、半導体基板１０に対して引張応力を有している。この応力膜３４ｂは、化学気相成長（ＣＶＤ）法によって成膜されることが好ましい。応力膜３４ｂの材料としては、Ｗ、Ｍｏ、Ｔｉ、ＴａもしくはＲｕ、またはその窒化物等が挙げられる。中でも、ＣＶＤ法によって成膜されたＷ膜が特に好ましい。
【００１６】
これらのゲート電極３４およびゲート絶縁膜３５、ならびにＮウエル領域１３中に形成されたソース・ドレイン領域３２等によって、ＦＥＴ３０が構成されている。また、ゲート電極３４の側壁上には、側壁膜３６が設けられている。
【００１７】
このように、ＦＥＴ２０ではゲート絶縁膜２５に接して電極膜２４ａが、ＦＥＴ３０ではゲート絶縁膜３５に接して電極膜３４ａが設けられている。ここで、例えばＦＥＴ２０の閾値電圧を０．５Ｖ以下にしたい場合、電極膜２４ａの材料は、仕事関数が３．９〜４．３ｅＶであることが好適である。かかる材料としては、ＴａＮ、ＴａＳｉＮ、Ａｌ、ＴａおよびＭｏ等が挙げられる。なお、当該仕事関数は、ゲート絶縁膜２５との界面での反応や電荷の平衡を考慮した、実効的な仕事関数であってもよい。より大きな閾値電圧を得たい場合、仕事関数が４．５ｅＶ前後になる金属シリサイド等を用いてもよい。
【００１８】
同様に、ＦＥＴ３０の閾値電圧を０．５Ｖ以下にしたい場合、電極膜３４ａの材料は、仕事関数が４．７〜５．１ｅＶであることが好適である。かかる材料としては、ＴｉＮ、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅ、Ｎｉ３ＳｉおよびＮｉ３１Ｓｉ１２等が挙げられる。
【００１９】
ここで、各電極膜２４ａ，３４ａの膜厚は、例えば１〜２０ｎｍである。各応力膜２４ｂ，３４ｂの膜厚は、例えば２０〜５０ｎｍである。応力膜２４ｂの膜厚と応力膜３４ｂの膜厚とは、互いに等しくてもよいし、相異なっていてもよい。
【００２０】
図２〜図７を参照しつつ、本発明による半導体装置の製造方法の一実施形態として、半導体装置１の製造方法の一例を説明する。この製造方法は、ＦＥＴ２０を製造する工程と、ＦＥＴ３０を製造する工程とを含む。また、ＦＥＴ２０を製造する方法は、半導体基板１０上に電極膜２４ａを形成する工程と、電極膜２４ａ上に応力膜２４ｂを形成する工程とを含む。同様に、ＦＥＴ３０を製造する方法は、半導体基板１０上に電極膜３４ａを形成する工程と、電極膜３４ａ上に応力膜３４ｂを形成する工程とを含む。
【００２１】
より詳細には、まず、半導体基板１０中に、Ｐウエル領域１２、Ｎウエル領域１３および素子分離領域１４を形成する（図２（ａ））。続いて、半導体基板１０上に、ゲート絶縁膜２５，３５となる絶縁膜４２を形成する。絶縁膜４２としては、シリコン窒化酸化膜、またはそれよりも高い比誘電率を有する、酸化ハフニウム膜、ハフニウムシリコン酸化膜もしくは窒化ハフニウムシリコン酸化膜等を用いることが好適である（図２（ｂ））。
【００２２】
次に、絶縁膜４２上に、電極膜２４ａとなる電極膜４４ａを形成する。その後、Ｐウエル領域１２上の電極膜４４ａを覆うように、マスクＭ１を選択的に配置する。マスクＭ１としては、例えばシリコン酸化膜を用いることができる（図３（ａ））。続いて、マスクＭ１を利用して電極膜４４ａを選択的に除去することにより、Ｎウエル領域１３上の絶縁膜４２を露出させる。ここで、電極膜４４ａを除去するプロセス中にマスクＭ１が消滅するように、それぞれの膜厚を調整しておくことが好ましい（図３（ｂ））。
【００２３】
次に、絶縁膜４２および電極膜４４ａ上に、電極膜３４ａとなる電極膜４５ａを形成する（図４（ａ））。続いて、電極膜４５ａ上に、応力膜２４ｂとなる応力膜４４ｂを形成する。この応力膜４４ｂは、室温よりも高い温度でスパッタ法により成膜されることが好ましい。さらに、応力膜４４ｂ上にエッチストップ膜４６を形成する。ここで、エッチストップ膜４６は、後述する応力膜４５ｂに対する選択性を有する膜であることが好ましい。例えば、応力膜４５ｂがＣＶＤ法によって成膜されたＷ膜である場合、エッチストップ膜４６として窒化チタン膜を好適に用いることができる（図４（ｂ））。
【００２４】
次に、Ｎウエル領域１３上の、応力膜４４ｂおよびエッチストップ膜４６を選択的に除去する（図５（ａ））。続いて、電極膜４５ａおよびエッチストップ膜４６上に、応力膜３４ｂとなる応力膜４５ｂを形成する。この応力膜４５ｂは、室温よりも高い温度でＣＶＤ法により成膜されることが好ましい。さらに、応力膜４５ｂ上にエッチストップ膜４７を形成する。このエッチストップ膜４７の材料および厚みは、上述のエッチストップ膜４６と同じであることが好ましい（図５（ｂ））。
【００２５】
次に、Ｐウエル領域１２上の、応力膜４５ｂおよびエッチストップ膜４７を選択的に除去する（図６（ａ））。続いて、エッチストップ膜４６，４７上に、それぞれハードマスクＭ２，Ｍ３を選択的に配置する。これらのハードマスクＭ２，Ｍ３としては、例えばシリコン窒化膜を用いることができる（図６（ｂ））。なお、同図において電極膜４４ａ上に電極膜４５ａが残っているが、電極膜４４ａ上の電極膜４５ａは応力膜４４ｂを形成する工程（図４（ｂ）参照）の前に除去されてもよい。以下では、当該電極膜４５ａが除去された態様を図示する。
【００２６】
次に、ハードマスクＭ２を利用して、Ｐウエル領域１２上の、エッチストップ膜４６、応力膜４４ｂ、電極膜４４ａおよび絶縁膜４２を選択的に除去する。また、それと同時に、ハードマスクＭ３を利用して、Ｎウエル領域１３上の、エッチストップ膜４７、応力膜４５ｂ、電極膜４５ａおよび絶縁膜４２を選択的に除去する。これにより、ゲート電極２４，３４およびゲート絶縁膜２５，３５が形成される。ゲート電極２４，３４上には、エッチストップ膜４６，４７、またはエッチストップ膜４６，４７とハードマスクＭ２，Ｍ３との積層膜が残存している（図７（ａ））。続いて、側壁膜２６，３６およびソース・ドレイン領域２２，３２を形成した後、ソース・ドレイン領域２２，３２の表面にシリサイドを形成する。以上により、ＦＥＴ２０，３０、およびそれらを備える半導体装置１が得られる（図７（ｂ））。
【００２７】
本実施形態の効果を説明する。Ｎチャネル型のＦＥＴ２０においては、応力膜２４ｂが圧縮応力を有している。この応力膜２４ｂによりＦＥＴ２０のチャネル領域は外方向に引っ張られ、それにより電子移動度が向上する。一方、Ｐチャネル型のＦＥＴ３０においては、応力膜３４ｂが引張応力を有している。この応力膜３４ｂによりＦＥＴ３０のチャネル領域は圧縮され、それにより正孔移動度が向上する。よって、電荷担体の移動度が高いＦＥＴ２０，３０およびそれを備える半導体装置１、ならびにそれらの製造方法が実現されている。
【００２８】
さらに、本実施形態の製造方法によれば、相異なる仕事関数の電極膜２４ａ，３４ａを形成するとともに、半導体基板１０に対して相異なる応力を有する応力膜２４ｂ，３４ｂを形成することが可能である。特に、応力膜上に配置するエッチストップ膜をＦＥＴ２０およびＦＥＴ３０の双方に適用することで、微細なゲート電極２４，３４に加工をすることが容易になる。エッチストップ膜を選択的に除去する工程において、その下地になる応力膜と選択性のある条件を使用することで、ゲート絶縁膜が露出するまでの加工工程のマージンが広がるためである。また、このように相異なる応力膜を形成し分ける手法を利用して、相異なる膜厚の応力膜を形成することも可能である。これにより、非特許文献４において指摘されるゲート電極膜の膜厚による界面特性劣化も抑制される。
【００２９】
ところで、特許文献１には、シリコン膜もしくは金属膜からなる単層のゲート電極、またはシリコンおよび金属からなる積層のゲート電極において、Ｎチャネル型のＭＯＳＦＥＴとＰチャネル型のＭＯＳＦＥＴとで応力を異ならせることが開示されている。しかしながら、この積層構造では、下層が多結晶シリコンであるため、ゲート空乏化の問題を解決できない。また、単層の場合、使用したい仕事関数を持つ材料および成膜方法を適用できない場合が生じる可能性が強い。これに対して、本実施形態においては、ゲート電極の積層構造を構成する第１および第２の電極膜の材料として、金属、窒化金属または金属シリサイドを用いている。特に、仕事関数を決定する下層電極と、ゲート電極全体の応力設計を行う上層電極の構成にすることにより、仕事関数の決定とゲート電極全体の応力設計との独立性を図ることができる。
【００３０】
図８は、非特許文献１に開示された半導体装置を示す断面図である。半導体装置１００は、Ｎチャネル型のＭＯＳＦＥＴ１２０、およびＰチャネル型のＭＯＳＦＥＴ１３０を備えている。これらのＭＯＳＦＥＴ１２０，１３０は、歪みシリコン基板１１０に形成されている。歪みシリコン基板１１０は、シリコンとゲルマニウムとの混晶膜（ＳｉＧｅ膜）１０１と、その上に形成されたシリコン膜１０２とを有している。ＳｉＧｅ膜１０１は、シリコン膜１０２のシリコンよりも実効的な格子定数が大きくなるように格子緩和されている。シリコン膜１０２上には、シリコン酸化膜からなるゲート絶縁膜１０３を介して、多結晶シリコンからなるゲート電極１０４が設けられている。さらに、シリコン膜１０２中には、ソース・ドレイン領域１０５が形成されている。
【００３１】
シリコン膜１０２は、格子定数がより大きいＳｉＧｅ膜１０１の上にエピタキシャル成長させられているため、歪まされている。この例では、実効電界移動度により性能比較し、通常のシリコン基板に形成したＭＯＳＦＥＴと比べて＋８０％の性能向上が見られている。しかしながら、このような歪みシリコン基板１１０は、通常のシリコン基板よりもコストが高いという問題がある。
【００３２】
図９は、非特許文献２に開示された半導体装置を示す断面図である。半導体装置２００は、Ｎチャネル型のＭＯＳＦＥＴ２２０、およびＰチャネル型のＭＯＳＦＥＴ２３０を備えている。シリコン基板２１０上には、ゲート絶縁膜２０３を介してゲート電極２０４が設けられている。さらに、シリコン基板２１０中には、ソース・ドレイン領域２０５が形成されている。
【００３３】
さらに、ゲート電極２０４およびソース・ドレイン領域２０５を覆うように、プラズマシリコン窒化膜２０６が形成されている。このプラズマシリコン窒化膜２０６は、シリコン基板２１０に対して引張応力を有している。それにより、ＭＯＳＦＥＴ２２０の電子電流駆動能力を向上させている。しかしながら、その一方で、ＭＯＳＦＥＴ２３０の正孔移動度は低下してしまっている。
【００３４】
図１０は、非特許文献３に開示された半導体装置を示す断面図である。半導体装置３００は、Ｎチャネル型のＭＯＳＦＥＴ３２０、およびＰチャネル型のＭＯＳＦＥＴ３３０を備えている。シリコン基板３１０上には、ゲート絶縁膜３０３を介してゲート電極３０４が設けられている。さらに、シリコン基板３１０中には、ソース・ドレイン領域３０５が形成されている。ゲート電極３０４およびソース・ドレイン領域３０５を覆うように、シリコン基板３１０に対して引張応力を持つプラズマシリコン窒化膜３０６が形成されている。このプラズマシリコン窒化膜３０６は、ＭＯＳＦＥＴ３２０にのみ設けられている。
【００３５】
さらに、ＭＯＳＦＥＴ３３０のソース・ドレイン領域３０５には、シリコンよりも格子定数が大きいＳｉＧｅが埋め込まれている（点線Ｌ１で囲まれた領域）。それによりＭＯＳＦＥＴ３３０のチャネル領域を圧縮させて、正孔移動度を向上させている。しかしながら、かかる構造では、製造工程が複雑になり、コストが上昇するという問題がある。
【００３６】
また、非特許文献４には、多結晶シリコンをゲート電極にした場合に生じるゲート容量を低下させるために、金属膜をゲート絶縁膜上に配置することが開示されている。その例として、多結晶シリコンとＴａＮとの積層膜からなるゲート電極が挙げられている。この例では、３ｎｍのＴａＮ膜に多結晶シリコンを積層し、ソース・ドレインの不純物活性化の熱処理をすることで、ＴａＮが多結晶シリコンと反応して界面準位密度が増加するという問題が提示されている。また、ＴａＮ膜厚を５ｎｍ、１０ｎｍとした場合、ゲート容量、フラットバンド電圧が変化し、厚い膜厚であるほど、素子寿命（Positive bias temperature instability）も向上することが報告されている。しかしながら、同文献に記載の金属をゲート電極とした場合、その金属膜の厚みの揺らぎが素子特性に影響しやすいという問題がある。
【００３７】
また、特許文献２には、ｎＭＯＳＦＥＴのゲート電極の圧縮応力をｐＭＯＳＦＥＴのそれより大きくすることが開示されている。しかし、同文献においては、ｐＭＯＳＥＦＴにも圧縮応力を持つゲート電極膜を適用することになる。これに対して、本実施形態では、ｐＭＯＳＥＦＴには、引張応力を持つゲート電極膜を設けている。さらに、複数の膜でゲート電極を構成し、そのうち１つ以上の膜応力を圧縮応力または引張応力として、ゲート電極全体がその応力を持つようにする点について、同文献には開示されていない。ゲート絶縁膜との相性を考慮すると、ゲート絶縁膜に接する膜応力を目的の応力にできない場合があるが、かかる場合であっても、本実施形態によれば、その上の層で全体の応力を決定することが可能となる。
【００３８】
また、特許文献３には、ｎＭＯＳＥＦＴに圧縮応力を持つゲート電極を、ｐＭＯＳＦＥＴに引張応力を持つゲート電極を設けることが開示されている。しかし、圧縮応力膜をシリサイドとしている点およびゲート電極膜が単層である点で、本実施形態と相違している。
【００３９】
図１１〜図１５を参照しつつ、本発明による半導体装置の製造方法の他の実施形態を説明する。まず、半導体基板１０中に、Ｐウエル領域１２、Ｎウエル領域１３および素子分離領域１４を形成する。その後、半導体基板１０上に、熱酸化またはＣＶＤ法等により、犠牲ゲート絶縁膜５２を形成する。犠牲ゲート絶縁膜５２の材料は、好ましくは、例えばシリコン酸化膜である。また、犠牲ゲート絶縁膜５２の膜厚は、１〜５ｎｍ程度が好ましく、例えば２ｎｍとする（図１１（ａ））。
【００４０】
次に、犠牲ゲート絶縁膜５２上に、犠牲ゲート電極膜５４およびハードマスク膜５６を堆積する。犠牲ゲート電極膜５４の材料は、好ましくは、多結晶シリコンまたは非晶質シリコンである。シリコンを用いた場合、犠牲ゲート絶縁膜５２との間で高いエッチング選択性を得られるので、後の工程で犠牲ゲート電極膜５４をエッチングで除去し易くなる。犠牲ゲート電極膜５４の成膜には、ＣＶＤ法を好適に用いることができる。また、非晶質シリコンを用いた場合、この犠牲ゲート電極膜５４の加工時に、結晶面方位の影響を抑制し、加工端部の直線性劣化を抑制することが可能になる。これにより、多量の素子を集積する場合、素子特性の統計ばらつきを抑制する効果が期待できる。犠牲ゲート電極膜５４の膜厚は、素子寸法によるが、例えば５０ｎｍ程度が好ましい。一方、ハードマスク膜５６は、シリコン窒化膜またはシリコン酸化膜であることが好ましい。ここでは、シリコン窒化膜を用いる。ハードマスク膜５６の膜厚は、例えば３０ｎｍ程度が好ましい(図１１（ｂ）)。
【００４１】
次に、公知のリソグラフィ技術と加工技術によって、ハードマスク膜５６および犠牲ゲート電極膜５４とを選択的に除去する。続いて、ソース・ドレインエクステンション５８を形成する。必要に応じて、いわゆる短チャネル効果抑制のためにウエルと同じ導電型を得る不純物を、"Halo"、"pocket"注入として導入してもよい。ソース・ドレインエクステンション５８の形成には、低エネルギーのイオン注入を好適に用いることができる。ｎＭＯＳＦＥＴ（図中左側のＭＯＳＦＥＴ）では、Ａｓを１ｋＶ以下の加速エネルギーで注入することが好ましい。一方、ｐＭＯＳＦＥＴ（図中右側のＭＯＳＦＥＴ）では、ＢＦ２やＩｎを同様に低加速エネルギーで注入することが好ましい。その後、ゲート側壁膜６０を形成する（図１２（ａ））。ゲート側壁膜６０は、例えば、シリコン窒化膜を４０ｎｍ形成し、その下地であるシリコン、シリコン酸化膜との選択性が高い条件にて、エッチバックすることで得られる。
【００４２】
次に、ソース・ドレイン領域６２を形成する。さらに、そのソース・ドレイン領域６２の表面に、シリサイド層６４を形成する（図１２（ｂ））。ソース・ドレイン領域６２は、イオン注入により形成することができる。ｎＭＯＳＦＥＴにはＡｓイオン、ｐＭＯＳＦＥＴにはＢまたはＢＦ２イオンを好適に用いることができる。イオン注入後、１０００℃程度の高温でアニールすることで、注入した不純物を電気的に活性化させる。シリサイド層６４は、好ましくは、例えばＮｉＳｉ層である。ＮｉＳｉ層は、例えば、Ｎｉをスパッタ法で成膜し、４５０℃程度の温度で熱処理することで得られる。Ｓｉとの反応に寄与しないＮｉは、硫酸、または塩酸と過酸化水素水との混合水溶液によって除去する。
【００４３】
次に、プラズマＣＶＤ法等により、層間絶縁膜６６を成膜する。その後、ＣＭＰ（Chemical Mechanical Polishing）により平坦化し、ハードマスク膜５６の上面を露出させる（図１３（ａ））。続いて、選択的に配置されたレジストマスクＭ４を用いて、ｐＭＯＳＦＥＴのハードマスク膜５６、犠牲ゲート電極膜５４、犠牲ゲート絶縁膜５２を除去する。これにより、ゲート絶縁膜およびゲート電極膜用の溝６８が形成される（図１３（ｂ））。
【００４４】
次に、レジストマスクＭ４を除去した後、ｐＭＯＳＦＥＴのゲート絶縁膜７０とゲート電極膜７２を成膜する。ここでゲート電極膜７２は少なくとも２層以上の層からなり、そのうち少なくとも１層が引張応力を持ち、ゲート電極膜７２全体で引張応力を示すものとする（図１４（ａ））。続いて、ＣＭＰまたはエッチバック等の技術を適用して、ゲート電極として必要な領域以外にあるゲート絶縁膜７０およびゲート電極膜７２を選択的に除去する（図１４（ｂ））。
【００４５】
次に、ｐＭＯＳＦＥＴのゲート電極膜７２を覆うように保護膜７４を形成する（図１５（ａ））。保護膜７４は、シリコン酸化膜であることが好ましい。この保護膜７４をマスクとして用い、ｎＭＯＳＦＥＴのハードマスク膜５６、犠牲ゲート電極膜５４および犠牲ゲート絶縁膜５２を、ｐＭＯＳＦＥＴの場合と同様に除去する。さらに、ゲート絶縁膜８０、ゲート電極膜８２および保護膜８４を形成する。以上により、半導体装置が得られる（図１５（ｂ））。
【００４６】
本発明によるＦＥＴおよび半導体装置ならびにそれらの製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においてはＮチャネル型のＦＥＴおよびＰチャネル型のＦＥＴが１つずつ設けられた半導体装置を示したが、Ｎチャネル型のＦＥＴおよびＰチャネル型のＦＥＴが複数ずつ設けられていてもよい。また、Ｎチャネル型のＦＥＴおよびＰチャネル型のＦＥＴの双方が半導体装置に設けられていることは必須ではなく、何れか一方のみが設けられていてもよい。
【００４７】
また、上記実施形態においてはゲート電極が２つの膜からなる例を示したが、ゲート電極は３つ以上の膜からなっていてもよい。例えば、図１において各応力膜２４ｂ，３４ｂ上に、ＴｉＮ膜等が形成されていてもよい。そうすることにより、リソグラフィにおけるレジストの密着性を向上させることができる。このようにゲート電極が３つ以上の膜からなる場合、それらの膜のうち少なくとも１つが応力膜であればよい。
【図面の簡単な説明】
【００４８】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図５】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図６】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図７】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の一実施形態を示す工程図である。
【図８】従来の半導体装置を示す断面図である。
【図９】従来の半導体装置を示す断面図である。
【図１０】従来の半導体装置を示す断面図である。
【図１１】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。
【図１２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。
【図１３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。
【図１４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。
【図１５】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の他の実施形態を示す工程図である。
【符号の説明】
【００４９】
１    半導体装置
１０    半導体基板
１２    Ｐウエル領域
１３    Ｎウエル領域
１４    素子分離領域
２０    ＦＥＴ
２２    ソース・ドレイン領域
２４    ゲート電極
２４ａ    電極膜
２４ｂ    応力膜
２５    ゲート絶縁膜
２６    側壁膜
３０    ＦＥＴ
３２    ソース・ドレイン領域
３４    ゲート電極
３４ａ    電極膜
３４ｂ    応力膜
３５    ゲート絶縁膜
３６    側壁膜
４２    絶縁膜
４４ａ    電極膜
４４ｂ    応力膜
４５ａ    電極膜
４５ｂ    応力膜
４６    エッチストップ膜
４７    エッチストップ膜
５２    犠牲ゲート絶縁膜
５４    犠牲ゲート電極膜
５６    ハードマスク膜
５８    ソース・ドレインエクステンション
６０    ゲート側壁膜
６２    ソース・ドレイン領域
６４    シリサイド層
６６    層間絶縁膜
６８    溝
７０    ゲート絶縁膜
７２    ゲート電極膜
７４    保護膜
８０    ゲート絶縁膜
８２    ゲート電極膜
８４    保護膜
Ｍ１    マスク
Ｍ２    ハードマスク
Ｍ３    ハードマスク
Ｍ４    レジストマスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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