(57)【要約】【課題】本発明は、半導体パターンレイアウトの検証方法において、パターンレイアウトによらず、クリティカルエリアを正確に計算できるようにする。【解決手段】たとえば、ステップＳＴ０１において、ＭＯＳトランジスタのＡＡパターンデータとゲートパターンデータとを重ね合わせる。ステップＳＴ０２，ＳＴ０３において、ゲートパターンデータにより分断されたＡＡパターンデータに対し、電位情報を付加する。ステップＳＴ０４において、異電位パターン間のショートに対する第１のクリティカルエリア、および、ゲートパターンを跨いだ異電位パターン間のショートに対する第２のクリティカルエリアを発生させる。ステップＳＴ０５において、第１，第２のクリティカルエリアを組み合わせて、最終的なクリティカルエリアを抽出する。【選択図】      図２
2008091480.tif 000002
【特許請求の範囲】
【請求項１】
第１の層の第１のパターンレイアウトデータと、その下地層となる第２の層の第２のパターンレイアウトデータとを重ね合わせる工程と、
前記第１のパターンレイアウトデータによって分断された、前記第２のパターンレイアウトデータの各パターンデータに電位情報を付加する工程と、
異電位となっている、前記パターンデータ間がショートする場合の第１のクリティカルエリアを算出する工程と
を具備したことを特徴とするパターンレイアウト方法。
【請求項２】
第１の層の第１のパターンレイアウトデータと、その下地層となる第２の層の第２のパターンレイアウトデータとを重ね合わせる工程と、
前記第１のパターンレイアウトデータによって分断された、前記第２のパターンレイアウトデータの各パターンデータに電位情報を付加する工程と、
異電位となっている、前記パターンデータ間がショートする場合の第１のクリティカルエリアを算出する工程と、
前記パターンデータ間が、前記第１のパターンレイアウトデータを回り込むようにしてショートする場合の第２のクリティカルエリアを算出する工程と、
前記第１のクリティカルエリアと前記第２のクリティカルエリアとを組み合わせて、第３のクリティカルエリアを抽出する工程と
を具備したことを特徴とするパターンレイアウト方法。
【請求項３】
前記クリティカルエリアは、加工中の所定の大きさのダストによってショートする可能性がある危険エリアであることを特徴とする請求項１または２に記載のパターンレイアウト方法。
【請求項４】
前記第１のパターンレイアウトデータは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート電極を形成するためのゲートパターンデータであり、前記第２のパターンレイアウトデータは、前記ＭＯＳトランジスタのアクティブエリアを形成するためのアクティブエリアパターンデータであることを特徴とする請求項１または２に記載のパターンレイアウト方法。
【請求項５】
前記第１のパターンレイアウトデータは、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルを形成するためのゲートパターンデータであり、前記第２のパターンレイアウトデータは、前記メモリセルを形成するためのアクティブエリアパターンデータであることを特徴とする請求項１または２に記載のパターンレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターンレイアウト方法に関するもので、たとえば、レイアウトパターン（パターンデータ）の電位を考慮して、同層／他層間でのクリティカルエリアの計算といったデザインルール検査を行う、半導体パターンレイアウトの検証方法に関する。
【背景技術】
【０００２】
従来、回路または素子などの半導体装置のパターンレイアウトを検証する場合においては、パターンレイアウトデータを単層ごとに図形処理することによって、クリティカルエリア（たとえば、パターンレイアウト上で、製造工程でのダストの付着により短絡不良となる可能性がある危険なエリア）の計算が行われている。このように、パターンレイアウトをもとに半導体装置の歩留まりを予測する手段として、現在では、クリティカルエリアの算出が不可欠となっている。
【０００３】
しかしながら、上記した従来の方法では、たとえばトランジスタ部を含んだ下地層（Ａｃｔｉｖｅ  Ａｒｅａ（以下、ＡＡと略記する）パターン）のような複雑なパターンの場合、不良となるようなショートに対して、本来はクリティカルエリアとなるべき部分にも十分なクリティカルエリアが発生されず、結果として、小さなクリティカルエリア値（見積もり不足）となってしまう。この見積もり不足は、実際に製造される半導体装置の歩留まりを見誤らせる要因となる。
【０００４】
一方、逆に単純なパターンの場合には、ノード間および基板−ソース領域間のように、同電位で、かつ、ショートしても不良とはならないような部分にまでクリティカルエリアが発生してしまい、過剰見積もりとなっている。
【０００５】
なお、等電位パターンを認識し、そこから短絡クリティカルエリアを求める方法が、すでに提案されている（たとえば、特許文献１参照）。
【特許文献１】特開２００５−２７６８６３号公報（第８頁、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、パターンレイアウトによらず、クリティカルエリアを正確に計算でき、半導体パターンレイアウトにおける検証の精度を向上させることが可能なパターンレイアウト方法を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、第１の層の第１のパターンレイアウトデータと、その下地層となる第２の層の第２のパターンレイアウトデータとを重ね合わせる工程と、前記第１のパターンレイアウトデータによって分断された、前記第２のパターンレイアウトデータの各パターンデータに電位情報を付加する工程と、異電位となっている、前記パターンデータ間がショートする場合の第１のクリティカルエリアを算出する工程とを具備したことを特徴とするパターンレイアウト方法が提供される。
【０００８】
また、本願発明の一態様によれば、第１の層の第１のパターンレイアウトデータと、その下地層となる第２の層の第２のパターンレイアウトデータとを重ね合わせる工程と、前記第１のパターンレイアウトデータによって分断された、前記第２のパターンレイアウトデータの各パターンデータに電位情報を付加する工程と、異電位となっている、前記パターンデータ間がショートする場合の第１のクリティカルエリアを算出する工程と、前記パターンデータ間が、前記第１のパターンレイアウトデータを回り込むようにしてショートする場合の第２のクリティカルエリアを算出する工程と、前記第１のクリティカルエリアと前記第２のクリティカルエリアとを組み合わせて、第３のクリティカルエリアを抽出する工程とを具備したことを特徴とするパターンレイアウト方法が提供される。
【発明の効果】
【０００９】
上記の構成により、パターンレイアウトによらず、クリティカルエリアを正確に計算でき、半導体パターンレイアウトにおける検証の精度を向上させることが可能なパターンレイアウト方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、パターンレイアウト方法（半導体パターンレイアウトの検証方法）を説明するために示すものである。ここでは、単純なパターンとして、ＭＯＳトランジスタのパターンレイアウトを検証する場合を例に説明する。なお、本実施形態のパターンレイアウト方法は、ＭＯＳトランジスタのＡＡレイヤー（場合によっては、基板（Ｓｕｂ）レイヤーを含む）とゲート（Ｐｏｌｙ）レイヤーとの二層のパターンレイアウトデータ、および、電位（ネット）情報を使用し、同電位となっているＡＡ−ＡＡパターン間（同電位のＡＡ−Ｓｕｂパターン間を含む）ショートを対象外とし、単純な異電位のＡＡ−ＡＡパターン間ショートとともに、ゲートパターンにより分断され、異電位となっているＡＡ−ＡＡパターン間がゲートパターンを越えてショートするような部分（ゲートパターンを跨いだ異電位のＡＡ−ＡＡパターン間ショート）をも対象として、クリティカルエリアを計算（算出）する方法を提案するものである。また、このパターンレイアウト方法は、レイヤーパターン間のデザインルール検査を行う検査機能、および、各レイヤーパターンを図形処理する図形処理機能などを備える、半導体パターンレイアウト装置（図示していない）によって実行される。
【００１２】
より具体的には、ＭＯＳトランジスタの場合、たとえば図１中に矢印で示すように、異電位となる、ドレイン領域のパターンデータ１１ａ-2と基板領域のパターンデータ１１ａ-3との間、および、ゲートパターンデータ１２ａにより分断された、異電位となる、ソース領域のパターンデータ１１ａ-1とドレイン領域のパターンデータ１１ａ-2との間の、ゲートパターンデータ１２ａの両端側を、それぞれショートの対象とするとともに、同電位となる、ソース領域のパターンデータ１１ａ-1と基板領域のパターンデータ１１ａ-3との間をショートの対象外として、クリティカルエリアの計算が行われる。
【００１３】
図２は、半導体パターンレイアウト装置による、クリティカルエリアの計算にかかる処理の流れを示すものである。すなわち、半導体パターンレイアウト装置は、まず、ステップＳＴ０１において、たとえば図３に示すように、ＭＯＳトランジスタのソース／ドレイン領域および基板領域を形成するためのＡＡレイヤー１１のパターンレイアウトデータであるＡＡパターンデータ（第２のパターンレイアウトデータ）１１ａと、ＭＯＳトランジスタのゲート電極を形成するためのゲートレイヤー１２のパターンレイアウトデータであるゲートパターンデータ（第１のパターンレイアウトデータ）１２ａとを重ね合わせ、ＭＯＳトランジスタを形成するためのレイアウトデータ１３を得る。なお、本実施形態の場合においては、上記ＡＡレイヤー１１が基板領域を形成するためのＳｕｂレイヤーを含んでいる。
【００１４】
次いで、ステップＳＴ０２，ＳＴ０３において、たとえば図４に示すように、得られたレイアウトデータ１３の、ゲートレイヤー１２のゲートパターンデータ１２ａにより分断されたＡＡパターンデータ１１ａの、ソース領域に対応するパターンデータ１１ａ-1、ドレイン領域に対応するパターンデータ１１ａ-2、および、基板領域に対応するパターンデータ１１ａ-3に対し、それぞれ、電位情報Ａ，Ｂを付加する。この例の場合、ソース領域に対応するパターンデータ１１ａ-1および基板領域に対応するパターンデータ１１ａ-3には同電位である電位Ａが、ドレイン領域のためのパターンデータ１１ａ-2には異電位である電位Ｂが、それぞれ付加される。
【００１５】
次いで、ステップＳＴ０４において、異電位となっているパターンデータ（異電位のＡＡ−ＡＡパターン）間の、ショートに対するクリティカルエリアを計算する。
【００１６】
具体的には、単純異電位パターン間ショートの対象として、たとえば図５に示すように、ＡＡ−ＡＡパターン間（基板領域が基板レイヤーの場合には、ＡＡ−Ｓｕｂパターン間）で異電位となっているパターンデータ１１ａ-2，１１ａ-3間に、その部分へのダストの付着により短絡不良（Ｄｅｆｅｃｔ）エリア２０となる可能性を考慮して、クリティカルエリア（第１のクリティカルエリア）２１ａを発生させる。
【００１７】
また、ゲートパターンを跨いだ異電位パターン間ショートの対象として、たとえば図６に示すように、ゲートパターンデータ１２ａにより分断され、異電位となっているパターンデータ１１ａ-1，１１ａ-2に対しては、ゲートパターンデータ１２ａの端部を越えて回り込む部分に、その部分へのダストの付着により短絡不良エリア２０となる可能性を考慮して、クリティカルエリア（第２のクリティカルエリア）２１ｂを発生させる。
【００１８】
最後に、ステップＳＴ０５において、たとえば図７に示すように、上記のステップＳＴ０４にて算出された各クリティカルエリア２１ａ，２１ｂを組み合わせて、実際のＭＯＳトランジスタのレイアウトパターン上でのショートに対する最終的なクリティカルエリア（第３のクリティカルエリア）２１を抽出する。
【００１９】
以上のようにして、同電位で、かつ、ショートしても不良とはならないような部分にまでクリティカルエリアが発生するのを阻止でき、過剰見積もりとなるのを防止することが可能となるのみでなく、本来、クリティカルエリアとなるべき部分に対しては十分にクリティカルエリアを発生させることが可能となり、見積もり不足による、実際に製造されるＭＯＳトランジスタの歩留まりを見誤るといった不具合を解消できる。
【００２０】
次に、異電位となっているパターンデータ間の、ショートに対するクリティカルエリアの計算方法（ステップＳＴ０４）について、さらに詳しく説明する。
【００２１】
図８は、単純異電位パターン間ショートの場合の、処理の流れを示すものである。すなわち、ゲートパターンデータ１２ａにより分断されていないＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）のショートに対しては、まず、ステップＳＴ４１ａにおいて、パターンデータ１１ａ-2，１１ａ-3を、それぞれ、予想される最大のダストのサイズ（ｄ）の半分だけ四方に拡大する。そして、その拡大したパターンデータ１１ａ-2’，１１ａ-3’のコーナー部分を、それぞれ丸く円形状に変換する（たとえば、図９参照）。
【００２２】
次いで、ステップＳＴ４１ｂにおいて、電位情報をもとに、拡大したパターンデータ１１ａ-2’，１１ａ-3’の異電位の重なり領域（図示斜線部分）２２ａを抽出する（たとえば、図１０参照）。
【００２３】
最後に、ステップＳＴ４１ｃにおいて、同様にしてＡＡ−ＡＡパターン間より抽出された異電位の重なり領域２２ａのすべてを、ゲートパターンを跨がない（単純）異電位パターン間ショートに対する第１のクリティカルエリア２１ａとする（たとえば、図１１参照）。
【００２４】
こうして、たとえば図５に示したように、ＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）で異電位となっているパターンデータ１１ａ-2，１１ａ-3間に、確実にクリティカルエリア２１ａを発生させることができる。
【００２５】
図１２は、ゲートパターンを跨いだ異電位パターン間ショートの場合の、処理の流れを示すものである。すなわち、ゲートパターンデータ１２ａにより分断されたＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）のショートに対しては、まず、ゲートパターンデータ１２ａの端部（ｇａｔｅ端）１２ｂと、パターンデータ１１ａ-2，１１ａ-3に接する端部（ＡＡ端）１２ｃとを、それぞれ検出する（たとえば、図１３参照）。
【００２６】
次いで、ステップＳＴ４２ａにおいて、ゲートパターンデータ１２ａの端部１２ｂを、それぞれ、予想される最大のダストのサイズ（ｄ）の半分だけ四方に拡大する。そして、その拡大したゲートパターンデータ１２ｂ’のコーナー部分を、それぞれ丸く円形状に変換する（たとえば、図１４参照）。この処理は、特に、ダストを球状として扱う場合に行われ、たとえば、ダストのサイズの半径の分だけ丸みを付けるような方法がとられる（以下、同様）。
【００２７】
次いで、ステップＳＴ４２ｂにおいて、ゲートパターンデータ１２ａの端部１２ｃを、それぞれ、予想される最大のダストのサイズ（ｄ）の半分だけ四方に拡大する。そして、その拡大したゲートパターンデータ１２ｃ’のコーナー部分を、それぞれ丸く円形状に変換する（たとえば、図１５参照）。
【００２８】
次いで、ステップＳＴ４２ｃにおいて、拡大したゲートパターンデータ１２ｂ’，１２ｃ’の重なり領域（図示斜線部分）２２ｂを抽出する（たとえば、図１６参照）。
【００２９】
次いで、ステップＳＴ４２ｄにおいて、パターンデータ１１ａ-1，１１ａ-2を、それぞれ、予想される最大のダストのサイズ（ｄ）の半分だけ四方に拡大する。そして、その拡大したパターンデータ１１ａ-1’，１１ａ-2’のコーナー部分を、それぞれ丸く円形状に変換する（たとえば、図１７参照）。
【００３０】
次いで、ステップＳＴ４２ｅにおいて、電位情報をもとに、拡大したパターンデータ１１ａ-1’，１１ａ-2’の異電位の重なり領域（図示斜線部分）２２ｃを抽出する（たとえば、図１８参照）。
【００３１】
次いで、ステップＳＴ４２ｆにおいて、発生したすべての重なり領域２２ｂ，２２ｃを抽出する。
【００３２】
最後に、ステップＳＴ４２ｇにおいて、重なり領域２２ｂと重なり領域２２ｃとの重なり領域（図示網掛け部分）２２ｄを抽出（たとえば、図１９参照）し、それを、ゲートパターンを跨いだ異電位パターン間ショートに対する第２のクリティカルエリア２１ｂとする（たとえば、図２０参照）。
【００３３】
こうして、たとえば図６に示したように、ゲートパターンデータ１２ａにより分断され、ＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）で異電位となっているパターンデータ１１ａ-1，１１ａ-2間に対しては、ゲートパターンデータ１２ａの端部を回り込むようにしてショートする部分にも、確実にクリティカルエリア２１ｂを発生させることができる。
【００３４】
本実施形態によれば、同電位で、かつ、ショートしても不良とはならないような部分についてはクリティカルエリア発生の対象外とするとともに、ＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）で異電位となっているパターンデータ間、および、異電位となっているＡＡ−ＡＡパターン間がゲートパターンを越えてショートするような部分を対象として、クリティカルエリアを発生させることが可能となる。したがって、たとえＭＯＳトランジスタのような単純なパターンであっても、クリティカルエリアを正確に計算でき、ＭＯＳトランジスタのパターンレイアウトにおける検証の精度を向上させることが可能となる。
【００３５】
［第２の実施形態］
図２１は、本発明の第２の実施形態にしたがった、パターンレイアウト方法（半導体パターンレイアウトの検証方法）を説明するために示すものである。ここでは、複雑なパターンとして、ＳＲＡＭのパターンレイアウトを検証する場合を例に説明する。なお、本実施形態のパターンレイアウト方法は、上述した第１の実施形態の場合と同様に、ＳＲＡＭのＡＡレイヤー（場合によっては、Ｓｕｂレイヤーを含む）とゲート（Ｐｏｌｙ）レイヤーとの二層のパターンレイアウトデータ、および、電位（ネット）情報を使用し、同電位となっているＡＡ−ＡＡパターン間（同電位のＡＡ−Ｓｕｂパターン間を含む）ショートを対象外とし、図中に矢印で示すように、単純な異電位のＡＡ−ＡＡパターン間ショートとともに、ゲートパターンにより分断され、異電位となっているＡＡ−ＡＡパターン間がゲートパターンを越えてショートするような部分（ゲートパターンを跨いだ異電位のＡＡ−ＡＡパターン間ショート）をも対象として、クリティカルエリアを計算する方法を提案するものである。
【００３６】
以下に、ＳＲＡＭのパターンレイアウトを検証する場合の一例について、詳細に説明する。
【００３７】
図２２は、６トランジスタ構造のＳＲＡＭセル（１ビット分のメモリセル）の構成例を示すものである。このＳＲＡＭセルの場合、ｎＭＯＳトランジスタＮＭ１およびｐＭＯＳトランジスタＰＭ１によって第１のインバータが構成され、ｎＭＯＳトランジスタＮＭ２およびｐＭＯＳトランジスタＰＭ２によって第２のインバータが構成され、これら第１，第２のインバータによってフリップ・フロップが構成されている。
【００３８】
すなわち、フリップ・フロップを構成する第１のインバータの、ｎＭＯＳトランジスタＮＭ１およびｐＭＯＳトランジスタＰＭ１の各ゲート電極は、第２のインバータのｎＭＯＳトランジスタＮＭ２およびｐＭＯＳトランジスタＰＭ２の各ドレイン領域とｎＭＯＳトランジスタＮＭ３のドレイン領域とに接続されている。これに対し、フリップ・フロップを構成する第２のインバータの、ｎＭＯＳトランジスタＮＭ２およびｐＭＯＳトランジスタＰＭ２の各ゲート電極は、第１のインバータのｎＭＯＳトランジスタＮＭ１およびｐＭＯＳトランジスタＰＭ１の各ドレイン領域とｎＭＯＳトランジスタＮＭ４のドレイン領域とに接続されている。ｎＭＯＳトランジスタＮＭ１，ＮＭ２の各ソース領域には、接地電圧Ｖｓｓが共通に接続されている。ｐＭＯＳトランジスタＰＭ１，ＰＭ２の各ソース領域には、電源電圧Ｖｄｄが共通に接続されている。ｎＭＯＳトランジスタＮＭ３，ＮＭ４の各ゲート電極は、ワード線ＷＬにそれぞれ接続されている。ｎＭＯＳトランジスタＮＭ３のソース領域はビット線ＢＬａに接続され、ｎＭＯＳトランジスタＮＭ４のソース領域はビット線ＢＬｂに接続されている。
【００３９】
図２３は、ＳＲＡＭセルのレイアウトデータを示すものである。この例では、２セル分のレイアウトデータを示している。つまり、この１つのレイアウトデータによって、２つ（一方／他方）のＳＲＡＭセルが構成される。
【００４０】
すなわち、このレイアウトデータ１１３は、たとえば図２３に示すように、ｎＭＯＳおよびｐＭＯＳトランジスタのソース／ドレイン領域を形成するための、ＡＡレイヤーのパターンレイアウトデータであるＡＡパターンデータ（第２のパターンレイアウトデータ）１１１ａ，１１１ｂ，１１１ｃと、ｎＭＯＳおよびｐＭＯＳトランジスタのゲート電極を形成するための、ゲートレイヤーのパターンレイアウトデータであるゲートパターンデータ（第１のパターンレイアウトデータ）１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆとからなっている。
【００４１】
上記レイアウトデータ１１３において、たとえば、ゲートパターンデータ１１２ａと、このゲートパターンデータ１１２ａによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となるパターンデータ１１１ａ-1、および、ソース領域となるパターンデータ１１１ａ-2とによって、一方のＳＲＡＭセルの、上記ｎＭＯＳトランジスタＮＭ１が構成されている。また、たとえば、ゲートパターンデータ１１２ｂと、このゲートパターンデータ１１２ｂによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となるパターンデータ１１１ａ-3、および、ソース領域となる上記パターンデータ１１１ａ-2とによって、一方のＳＲＡＭセルの、上記ｎＭＯＳトランジスタＮＭ２が構成されている。
【００４２】
また、たとえば、ゲートパターンデータ１１２ａと、このゲートパターンデータ１１２ａによって分断された、その下地層の、ＡＡパターンデータ１１１ｂの、ドレイン領域となるパターンデータ１１１ｂ-1、および、ソース領域となるパターンデータ１１１ｂ-2とによって、一方のＳＲＡＭセルの、上記ｐＭＯＳトランジスタＰＭ１が構成されている。また、たとえば、ゲートパターンデータ１１２ｂと、このゲートパターンデータ１１２ｂによって分断された、その下地層の、ＡＡパターンデータ１１１ｂの、ドレイン領域となるパターンデータ１１１ｂ-3、および、ソース領域となる上記パターンデータ１１１ｂ-2とによって、一方のＳＲＡＭセルの、上記ｐＭＯＳトランジスタＰＭ２が構成されている。
【００４３】
また、たとえば、ワード線ＷＬとなるゲートパターンデータ１１２ｃと、このゲートパターンデータ１１２ｃによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となる上記パターンデータ１１１ａ-3、および、ソース領域となるパターンデータ１１１ａ-4とによって、一方のＳＲＡＭセルの、上記ｎＭＯＳトランジスタＮＭ３が構成されている。また、たとえば、ゲートパターンデータ１１２ｃと、このゲートパターンデータ１１２ｃによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となる上記パターンデータ１１１ａ-1、および、ソース領域となるパターンデータ１１１ａ-5とによって、一方のＳＲＡＭセルの、上記ｎＭＯＳトランジスタＮＭ４が構成されている。
【００４４】
なお、上記パターンデータ１１１ａ-1，１１１ｂ-1は、破線で示すＭ１層を介して、ゲートパターンデータ１１２ｂに接続されている。また、上記パターンデータ１１１ａ-3，１１１ｂ-3は、破線で示すＭ１層を介して、ゲートパターンデータ１１２ａに接続されている。また、上記パターンデータ１１１ａ-2には接地電圧Ｖｓｓが、上記パターンデータ１１１ｂ-2には電源電圧Ｖｄｄが、それぞれ接続されている。そして、上記パターンデータ１１１ａ-4にはビット線ＢＬａが、上記パターンデータ１１１ａ-5にはビット線ＢＬｂが、それぞれ接続されるようになっている。
【００４５】
同様に、たとえば、ゲートパターンデータ１１２ｄと、このゲートパターンデータ１１２ｄによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となるパターンデータ１１１ａ-6、および、ソース領域となるパターンデータ１１１ａ-7とによって、他方のＳＲＡＭセルの、ｎＭＯＳトランジスタＮＭ２が構成されている。また、たとえば、ゲートパターンデータ１１２ｅと、このゲートパターンデータ１１２ｅによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となるパターンデータ１１１ａ-8、および、ソース領域となる上記パターンデータ１１１ａ-7とによって、他方のＳＲＡＭセルの、ｎＭＯＳトランジスタＮＭ１が構成されている。
【００４６】
また、たとえば、ゲートパターンデータ１１２ｄと、このゲートパターンデータ１１２ｄによって分断された、その下地層の、ＡＡパターンデータ１１１ｃの、ドレイン領域となるパターンデータ１１１ｃ-1、および、ソース領域となるパターンデータ１１１ｃ-2とによって、他方のＳＲＡＭセルの、ｐＭＯＳトランジスタＰＭ２が構成されている。また、たとえば、ゲートパターンデータ１１２ｅと、このゲートパターンデータ１１２ｅによって分断された、その下地層の、ＡＡパターンデータ１１１ｃの、ドレイン領域となるパターンデータ１１１ｃ-3、および、ソース領域となる上記パターンデータ１１１ｃ-2とによって、他方のＳＲＡＭセルの、ｐＭＯＳトランジスタＰＭ１が構成されている。
【００４７】
また、たとえば、ワード線ＷＬとなるゲートパターンデータ１１２ｆと、このゲートパターンデータ１１２ｆによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となる上記パターンデータ１１１ａ-6、および、ソース領域となる上記パターンデータ１１１ａ-4とによって、他方のＳＲＡＭセルの、ｎＭＯＳトランジスタＮＭ３が構成されている。また、たとえば、ゲートパターンデータ１１２ｆと、このゲートパターンデータ１１２ｆによって分断された、その下地層の、ＡＡパターンデータ１１１ａの、ドレイン領域となる上記パターンデータ１１１ａ-8、および、ソース領域となる上記パターンデータ１１１ａ-5とによって、他方のＳＲＡＭセルの、ｎＭＯＳトランジスタＮＭ４が構成されている。
【００４８】
なお、上記パターンデータ１１１ａ-6，１１１ｃ-1は、図示していないＭ１層を介して、ゲートパターンデータ１１２ｅに接続されている。また、上記パターンデータ１１１ａ-8，１１１ｃ-3は、図示していないＭ１層を介して、ゲートパターンデータ１１２ｄに接続されている。また、上記パターンデータ１１１ａ-7には接地電圧Ｖｓｓが、上記パターンデータ１１１ｃ-2には電源電圧Ｖｄｄが、それぞれ接続されている。
【００４９】
実際には、上記したような構成のＳＲＡＭセルが、たとえば図２１に示したように、行および列方向にそれぞれ所定個ずつ配置されて、１つのＳＲＡＭセルアレイが実現されている。
【００５０】
次に、上述したＳＲＡＭセルを例に、ＳＲＡＭのパターンレイアウトを検証する場合の方法について、具体的に説明する。ＳＲＡＭの場合、たとえば図２１中に矢印で示したように、ＳＲＡＭセルごとに、異電位となる、ドレイン領域のパターンデータとソース領域のパターンデータとの間、および、ゲートパターンデータにより分断された、異電位となる、ソース領域のパターンデータとドレイン領域のパターンデータとの間の、ゲートパターンデータの両端側を、それぞれショートの対象として、クリティカルエリアの計算が行われる。
【００５１】
すなわち、半導体パターンレイアウト装置は、たとえば図２４に示すように、ＳＲＡＭセルを構成する、各ＭＯＳトランジスタのソース／ドレイン領域を形成するためのＡＡレイヤー１１１のパターンレイアウトデータであるＡＡパターンデータ１１１ａ，１１１ｂ，１１１ｃと、各ＭＯＳトランジスタのゲート電極を形成するためのゲートレイヤー１１２のパターンレイアウトデータであるゲートパターンデータ１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆとを重ね合わせ、ＳＲＡＭセルを形成するためのレイアウトデータ１１３を得る（図２のステップＳＴ０１参照）。
【００５２】
次いで、たとえば図２５に示すように、得られたレイアウトデータ１１３の、ゲートレイヤー１１２のゲートパターンデータ１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ，１１２ｆにより分断された、ＡＡパターンデータ１１１ａ，１１１ｂ，１１１ｃの、各パターンデータ１１１ａ-1，１１１ａ-2，１１１ａ-3，１１１ａ-4，１１１ａ-5，１１１ａ-6，１１１ａ-7，１１１ａ-8，１１１ｂ-1，１１１ｂ-2，１１１ｂ-3，１１１ｃ-1，１１１ｃ-2，１１１ｃ-3に対して、電位情報をそれぞれ付加する（図２のステップＳＴ０２，ＳＴ０３参照）。この例の場合、ドレイン領域に対応するパターンデータ１１１ａ-1，１１１ｂ-1に対しては同電位である電位Ａが、ドレイン領域に対応するパターンデータ１１１ａ-3，１１１ｂ-3に対しては同電位である電位Ｂ（電位Ａとは異電位）が、ドレイン領域に対応するパターンデータ１１１ａ-6，１１１ｃ-1に対しては同電位である電位Ｃ（電位Ａ，Ｂとは異電位）が、ドレイン領域に対応するパターンデータ１１１ａ-8，１１１ｃ-3に対しては同電位である電位Ｄ（電位Ａ，Ｂ，Ｃとは異電位）が、ソース領域に対応するパターンデータ１１１ａ-2，１１１ａ-7に対しては同電位である電位Ｅ（電位Ａ，Ｂ，Ｃ，Ｄとは異電位）が、ソース領域に対応するパターンデータ１１１ｂ-2，１１１ｃ-2に対しては同電位である電位Ｆ（電位Ａ，Ｂ，Ｃ，Ｄ，Ｅとは異電位）が、ソース領域に対応するパターンデータ１１１ａ-4に対しては電位Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆとは異電位の電位Ｇが、ソース領域に対応するパターンデータ１１１ａ-5に対しては電位Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇとは異電位の電位Ｈが、それぞれ与えられる。
【００５３】
次いで、図８および図１２に示したフローチャートにしたがって、異電位となっているパターンデータ（異電位のＡＡ−ＡＡパターン）間の、ショートに対するクリティカルエリアを計算する（図２のステップＳＴ０４参照）。
【００５４】
具体的には、単純異電位パターン間ショートの対象として、たとえば図２６に示すように、ＡＡ−ＡＡパターン間で異電位となっているパターンデータ１１１ａ-2，１１１ｂ-2間に、その部分へのダストの付着により短絡不良（Ｄｅｆｅｃｔ）エリア２０となる可能性を考慮して、クリティカルエリア（第１のクリティカルエリア）２１ａを発生させる。同様にして、異電位となっているパターンデータ１１１ａ-4，１１１ａ-5間、および、パターンデータ１１１ａ-7，１１１ｃ-2間に対しても、それぞれ、クリティカルエリア（第１のクリティカルエリア）２１ａが発生される。
【００５５】
こうして、ＡＡ−ＡＡパターン間で異電位となっているパターンデータ１１１ａ-2，１１１ｂ-2間、１１１ａ-4，１１１ａ-5間、および、１１１ａ-7，１１１ｃ-2間に、それぞれ、確実にクリティカルエリア２１ａを発生させることができる（たとえば、図２８（ａ）参照）。
【００５６】
また、ゲートパターンを跨いだ異電位パターン間ショートの対象として、たとえば図２７に示すように、ゲートパターンデータ１１２ｄにより分断され、異電位となっているパターンデータ１１１ａ-6，１１１ａ-7間に対しては、ゲートパターンデータ１１２ｄの端部を越えて回り込む部分に、その部分へのダストの付着により短絡不良エリア２０となる可能性を考慮して、クリティカルエリア（第２のクリティカルエリア）２１ｂを発生させる。同様にして、ゲートパターンデータ１１２ａにより分断されて異電位となっているパターンデータ１１１ａ-1，１１１ａ-2間およびパターンデータ１１１ｂ-1，１１１ｂ-2間、ゲートパターンデータ１１２ｂにより分断されて異電位となっているパターンデータ１１１ａ-2，１１１ａ-3間およびパターンデータ１１１ｂ-2，１１１ｂ-3間、ゲートパターンデータ１１２ｄにより分断されて異電位となっているパターンデータ１１１ｃ-1，１１１ｃ-2間、および、ゲートパターンデータ１１２ｅにより分断されて異電位となっているパターンデータ１１１ａ-7，１１１ａ-8間およびパターンデータ１１１ｃ-2，１１１ｃ-3間に対しては、それぞれ、ゲートパターンデータ１１２ａ，１１２ｂ，１１２ｄ，１１２ｅの端部を越えて回り込む部分に、クリティカルエリア（第２のクリティカルエリア）２１ｂが発生される。
【００５７】
こうして、ゲートパターンデータ１１２ａ，１１２ｂ，１１２ｄ，１１２ｅにより分断され、ＡＡ−ＡＡパターン間で異電位となっているパターンデータ１１１ａ-1，１１１ａ-2間、１１１ａ-2，１１１ａ-3間、１１１ａ-6，１１１ａ-7間、１１１ａ-7，１１１ａ-8間、および、１１１ｂ-1，１１１ｂ-2間、１１１ｂ-2，１１１ｂ-3間、１１１ｃ-1，１１１ｃ-2間、１１１ｃ-2，１１１ｃ-3間に対しては、それぞれ、ゲートパターンデータ１１２ａ，１１２ｂ，１１２ｄ，１１２ｅの端部を回り込むようにしてショートする部分にも、確実にクリティカルエリア２１ｂを発生させることができる（たとえば、図２８（ｂ）参照）。
【００５８】
最後に、たとえば図２８に示すように、単純異電位パターン間ショートおよびゲートパターンを跨いだ異電位パターン間ショートを対象として、それぞれ算出された各クリティカルエリア２１ａ，２１ｂを組み合わせて、実際のＳＲＡＭセルのレイアウトパターン上でのショートに対する最終的なクリティカルエリア（第３のクリティカルエリア）２１を抽出する（図２のステップＳＴ０５参照）。
【００５９】
以上のようにして、同電位で、かつ、ショートしても不良とはならないような部分にまでクリティカルエリアが発生するのを阻止でき、過剰見積もりとなるのを防止することが可能となるのみでなく、本来、クリティカルエリアとなるべき部分に対しては十分にクリティカルエリアを発生させることが可能となり、見積もり不足による、実際に製造されるＳＲＡＭの歩留まりを見誤るといった不具合を解消できる。
【００６０】
本実施形態によれば、同電位で、かつ、ショートしても不良とはならないような部分についてはクリティカルエリア発生の対象外とするとともに、ＡＡ−ＡＡパターン間で異電位となっているパターンデータ間、および、異電位となっているＡＡ−ＡＡパターン間がゲートパターンを越えてショートするような部分を対象として、クリティカルエリアを発生させることが可能となる。したがって、たとえＳＲＡＭのような複雑なパターンであっても、クリティカルエリアを正確に計算でき、ＳＲＡＭのパターンレイアウトにおける検証の精度を向上させることが可能となる。
【００６１】
上記したように、ＡＡ−ＡＡパターン間（または、ＡＡ−Ｓｕｂパターン間）で異電位となっているパターンデータ間、および、異電位となっているＡＡ−ＡＡパターン間がゲートパターンを越えてショートするような部分を対象として、クリティカルエリアを発生させるようにしている。すなわち、ＡＡパターンデータとゲートパターンデータとを重ね合わせ、ゲートパターンデータにより分断されたＡＡパターンデータの電位を考慮して、同層／他層間でのクリティカルエリアの計算を行うようにしている。これにより、本来、クリティカルエリアとなるべき部分に対してのみ、十分にクリティカルエリアを発生させることが可能となる。したがって、単純なパターンか複雑なパターンかによらず、クリティカルエリアを正確に計算でき、半導体パターンレイアウトにおける検証の精度を格段に向上させることが可能となるものである。
【００６２】
なお、上記した各実施形態においては、ＭＯＳトランジスタもしくはＳＲＡＭを例に説明したが、たとえばＭＯＳトランジスタもしくはＳＲＡＭ以外の各種のロジック回路などにも同様に適用できることは勿論である。
【００６３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１の実施形態にしたがった、パターンレイアウト方法を説明するために示すＭＯＳトランジスタのレイアウトパターン図。
【図２】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示すフローチャート。
【図３】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図４】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図５】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図６】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図７】図１に示したＭＯＳトランジスタを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図８】図１に示したＭＯＳトランジスタを例に、単純異電位パターン間ショートの場合の処理の流れを説明するために示すフローチャート。
【図９】図１に示したＭＯＳトランジスタを例に、単純異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１０】図１に示したＭＯＳトランジスタを例に、単純異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１１】図１に示したＭＯＳトランジスタを例に、単純異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１２】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示すフローチャート。
【図１３】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１４】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１５】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１６】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１７】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１８】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図１９】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図２０】図１に示したＭＯＳトランジスタを例に、ゲートパターンを跨いだ異電位パターン間ショートの場合の処理の流れを説明するために示す図。
【図２１】本発明の第２の実施形態にしたがった、パターンレイアウト方法を説明するために示すＳＲＡＭのレイアウトパターン図。
【図２２】図２１に示したＳＲＡＭのセルの構成例を示す回路図。
【図２３】図２２に示したＳＲＡＭセルのレイアウトパターン図。
【図２４】図２２に示したＳＲＡＭセルを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図２５】図２２に示したＳＲＡＭセルを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図２６】図２２に示したＳＲＡＭセルを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図２７】図２２に示したＳＲＡＭセルを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【図２８】図２２に示したＳＲＡＭセルを例に、クリティカルエリアの計算にかかる処理の流れを説明するために示す図。
【符号の説明】
【００６５】
１１，１１１…ＡＡレイヤー、１１ａ，１１１ａ〜１１１ｃ…ＡＡパターンデータ、１１ａ-1，１１ａ-2，１１ａ-3，１１１ａ-1〜１１１ａ-8，１１１ｂ-1〜１１１ｂ-3，１１１ｃ-1〜１１１ｃ-3…パターンデータ、１２，１１２…ゲートレイヤー、１２ａ，１１２ａ〜１１２ｆ…ゲートパターンデータ、１３，１１３…レイアウトデータ、２０…短絡不良エリア、２１，２１ａ，２１ｂ…クリティカルエリア。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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