(57)【要約】      （修正有）【課題】ＴＤＭ網とパケット網との間でＴＤＭ信号をパケット化すると共にクロスコネクト機能を実現するパケット化バッファ回路を提供する。【解決手段】ＴＤＭ信号を取り込み、該ＴＤＭ信号のバッファリングを行う共に該ＴＤＭ信号をパケット化して出力するパケット化バッファ回路であり、該ＴＤＭ信号を構成する複数のフレームのバッファリングを行うと共に、該フレームの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を任意の数、任意の順序で抽出し、これを含むパケットを生成するパケット化メモリを含む。【選択図】図２
2008022407.tif 000002
【特許請求の範囲】
【請求項１】
ＴＤＭ信号を取り込み、前記ＴＤＭ信号のバッファリングを行うと共に前記ＴＤＭ信号をパケット化して出力するパケット化バッファ回路であって、
前記ＴＤＭ信号を構成する複数のフレームのバッファリングを行うと共に、前記フレームの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を任意の数、任意の順序で抽出し、これを含むパケットを生成するパケット化メモリを含むことを特徴とするパケット化バッファ回路。
【請求項２】
前記パケット毎に、前記チャネル区分データ片群をなすデータ片の数を指定するパケット制御情報と前記データ片の配列を指定するアドレス制御情報とを保持する制御メモリと、
前記データ片の受信順序に従って書込アドレスを生成し、生成した書込アドレスを前記パケット化メモリに供給し、前記パケット化メモリをして前記データ片の書込をなさしめる書込制御部と、
前記パケット制御情報及びアドレス制御情報に従って読出アドレスを生成し、生成した読出アドレスを前記パケット化メモリに供給し、前記パケット化メモリをして前記チャネル区分データ片群の読出をなさしめる読出制御部と、
を含むことを特徴とする請求項１記載のパケット化バッファ回路。
【請求項３】
前記読出制御部は、前記アドレス制御情報に従って、前記複数のフレーム毎に繰り返し前記読出アドレスを生成し、生成した読出アドレスを前記パケット化メモリに供給し、前記パケット化メモリをして前記チャネル区分データ片群の読出をなさしめることを特徴とする請求項２記載のパケット化バッファ回路。
【請求項４】
前記チャネル区分データ片群の各々をタイムスロットの順序に従って識別することを特徴とする請求項１記載のパケット化バッファ回路。
【請求項５】
前記パケット化メモリは、前記複数のパケットの各々を所定時間間隔を空けて生成することを特徴とする請求項１記載のパケット化バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＴＭ（Synchronous Transport Mode）信号の如き時分割多重方式（ＴＤＭ：Time Division Multiplex）のＴＤＭ信号が伝送されるＴＤＭ網と、ＩＰネットワークの如きパケット伝送方式のパケット信号が伝送されるパケット網との間で信号中継をなす信号中継装置、並びにかかるＴＤＭ信号を構成するフレームをパケット信号にパケット化するパケット化バッファ回路に関する。
【背景技術】
【０００２】
従来、ＴＤＭ信号を中継する信号中継装置においては、ＴＤＭ信号を構成する各フレームに含まれる複数のタイムスロット毎のバイトデータを、各フレームの各々に振り分けてタイムスロットの時間軸上の入れ換えを行うクロスコネクト機能が備えられる。かかるクロスコネクト機能は、例えば、回線設定状態を任意に変更可能とするために用いられる。クロスコネクト機能を実現する技術としては、特許文献１及び特許文献２に開示された技術がある。
【特許文献１】特開平１０−２７１５８２号公報
【特許文献２】特許第３４６０１１５号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の２つの何れの技術も連続したＴＤＭ信号間のフレーム同士のタイムスロットを入れ換えるものであって、時間的に連続したデータ列であるＳＴＭ信号と不連続なデータ例であるパケットとのクロスコネクト機能を実現するものではない。
【０００４】
本発明の目的は、ＴＤＭ網とパケット網との間でＴＤＭ信号をパケット化すると共にクロスコネクト機能を実現するパケット化バッファ回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明によるパケット化バッファ回路は、ＴＤＭ信号を取り込み、該ＴＤＭ信号のバッファリングを行うと共に該ＴＤＭ信号をパケット化して出力するパケット化バッファ回路であり、該ＴＤＭ信号を構成する複数のフレームのバッファリングを行うと共に、該フレームの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を任意の数、任意の順序で抽出し、これを含むパケットを生成するパケット化メモリを含むことを特徴とする。
【発明の効果】
【０００６】
本発明によるパケット化バッファ回路によれば、ＴＤＭ網とパケット網との間でＴＤＭ信号のパケット化が可能となると共にクロスコネクト機能が実現される。
【発明を実施するための最良の形態】
【０００７】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
【０００８】
図１は、本発明による実施例を示し、信号中継装置の構成を示している。信号中継装置１は、ＣＰＵ４と、メモリ（ＭＥＭ）５と、ＴＤＭ網インタフェース５と、パケット網インタフェース６と、パケット化バッファ回路１００と、ジッタバッファ回路２００とを含み、これら各部はバス８により相互に接続されている。
【０００９】
ＣＰＵ４は、信号中継装置１の全体制御を司る中央処理演算装置であり、メモリ５にロードされる基本制御プログラムや応用プログラムの実行により、ＴＤＭ網インタフェース６、パケット網インタフェース７、パケット化バッファ回路１００及びジッタバッファ回路２００からなる各部の動作を制御する。
【００１０】
ＴＤＭ網インタフェース６は、ＴＤＭ網２との間でＴＤＭ信号を送受信し、該ＴＤＭ信号を信号線９ａを介してパケット化バッファ回路１００及びジッタバッファ回路２００との間で入出力する。ＴＤＭ網２は、通常の公衆加入者電話網や専用線網の如き電話通信やデータ通信を可能とする通常のネットワークであり得る。尚、本実施例では、ＴＤＭ信号はＳＴＭ信号であるとして以下説明する。従って、ＴＤＭ信号を構成する各フレームをＳＴＭフレームと称して以下説明する。
【００１１】
パケット網インタフェース７は、パケット網３との間でパケットペイロードを担うパケット信号（以下、パケットと略称する）を送受信し、該パケットを信号線９ｂを介してパケット化バッファ回路１００及びジッタバッファ回路２００との間で入出力する。パケット網３は、イーサネット（登録商標）等のＬＡＮ網であっても、さらにイーサネット網を基礎としたＩＰネットワークであり得る。
【００１２】
パケット化バッファ回路１００は、本発明によるパケット化バッファ回路であり、バッファリング機能と共に、連続するＳＴＭ信号と不連続なパケットとのクロスコネクトを実現するクロスコネクト機能を備える回路である。
【００１３】
パケット化バッファ回路１００に入力されるＳＴＭ信号は、Ｎ個（Ｎは正数）のチャネルが時分割多重されたＳＴＭフレームであり、Ｆ個のＳＴＭフレームが１つのマルチフレームパルス毎に繰り返される連続した信号である。１つのＳＴＭフレームは、タイムスロット番号（例えば＃１〜＃８）により識別される複数のタイムスロットからなる。１つのタイムスロットには１バイトのデータ（以下、バイトデータと称する）が格納される。一方、パケット化バッファ回路１００が出力するパケットは、各ＳＴＭフレーム毎にその少なくとも１つのバイトデータが格納される複数のパケットであり、各パケットは時間的に不連続に生成される。１つのパケットはパケット番号（例えばＡ〜Ｄ）により識別される。あるパケットに幾つのバイトデータ（チャネル）を格納するかは「パケット長」により任意に設定され得る。パケット長とは、１つのパケットにおいて各フレームに等しく確保されるタイムスロット数であり、パケット毎に異なるタイムスロット数とすることができる。例えば、パケット番号「Ａ」のパケットについては、各ＳＴＭフレームから５つのバイトデータが抽出され、これらがパケット番号「Ａ」のパケットに任意の順番に配列され得る。パケット生成周期はＳＴＭフレーム周期×Ｆにより定まる。Ｆはパケット化するフレーム数である。また、ＳＴＭフレーム周期は一般的に１２５μｓｅｃである。
【００１４】
従って、本発明によるパケット化バッファ回路１００は、パケット毎のパケット長が全て同じで且つＳＴＭ信号のバイトデータを順番に配列する場合のみならず、パケット長やバイトデータの順番を任意に設定することができる。
【００１５】
尚、１つのＳＴＭフレームから抽出されるバイトデータはチャネル区分データ片群を構成し、各バイトデータがどのチャネルに属するかは、タイムスロットの順番により識別される。
【００１６】
ジッタバッファ回路２００は、バッファリング機能と共に、パケット化バッファ回路１００におけるパケット化処理とは逆のパケット化を解く処理を行い、不連続なパケットデータと連続するＳＴＭ信号とのクロスコネクトを実現するクロスコネクト機能を備える回路である。
【００１７】
図２は、図１に示したパケット化バッファ回路１００の構成を示している。パケット化バッファ回路１００は、書込制御部１０と、パケット化メモリ２０と、読出制御部３０と、パケット制御情報が設定されるパケット制御メモリ４０と、アドレス制御情報が設定されるアドレス制御メモリ５０と、パケット長カウンタ６０と、パケットヘッダ生成部７０とを含む。
【００１８】
パケット化メモリ２０は、Ｎバイト×Ｆ個×２面の容量を有する。Ｎは１つのＳＴＭフレームに含まれるバイトデータの数により定まる正数である。パケット化メモリ２０が２面構成を採る理由は、ＳＴＭフレームの書込とパケットデータの読み出しが常時連続して行われるため、パケットデータの読み出し中に次のＳＴＭフレームによりデータが上書きされないようにするためである（図７参照）。パケット化メモリ２０は、読出制御部３０により生成された読出アドレス（ＲＡＤＤ）に従ってデータを読み出し、これをパケットペイロートとして出力する。パケット化メモリ２０からのパケットペイロートは、パケットヘッダ生成部７０に入力される。
【００１９】
パケットヘッダ生成部７０は、読出制御部３０から入力されるパケット番号に基づいてパケットヘッダを生成し、該パケットヘッダをパケット化メモリ２０から出力されるパケットペイロートに挿入する機能を備える。
【００２０】
書込制御部１０は、パケット化メモリ２０の書込アドレス（ＷＡＤＤ）をマルチフレームパルス信号に同期して生成し、生成された書込アドレスをＳＴＭフレームと共にパケット化メモリ２０に入力する機能を備える。
【００２１】
書込制御部１０の動作について説明すると、書込制御部１０は、ＴＤＭ網インタフェース６からのマルチフレームパルス信号を監視し、マルチフレームパルス信号が検知された場合に、Ｆ個のＳＴＭフレームの先頭位置（マルチフレームの先頭位置）を認識する。この先頭位置の認識に応じて、書込制御部１０は、書込アドレスをリセットし、パケット化メモリ２０に対する書込アドレスを生成する。書込アドレスは、Ｆ個のＳＴＭフレーム分の書込アドレスが生成される。その詳細な生成手順については図３を参照して以降で説明する。次いで、書込制御部１０は、生成した書込アドレスをパケット化メモリ２０に入力し、パケット化メモリ２０をして入力された書込アドレスに基づいてＦ個のＳＴＭフレーム分のバイトデータの書込をなさしめる。書込アドレスはＳＴＭフレームの先頭から１ずつカウントされるため、各ＳＴＭフレームに含まれる各バイトデータがそのタイムスロット番号の順にシーケンシャルにパケット化メモリ２０に書き込まれる。また、書込制御部１０は、パケット化メモリ２０の１面及び２面を適宜切り替えることで、読込制御部の読込動作と並行して動作することができる。
【００２２】
読出制御部３０は、パケット制御メモリ４０、アドレス制御メモリ５０、パケット長カウンタ６０の各ブロックと接続され、各ブロックからの情報にもとづいて読出アドレスを生成する機能を備える。
【００２３】
読出制御部３０の動作について説明すると、読込制御部３０は、やはり、ＴＤＭ網インタフェース６からのマルチフレームパルス信号を監視することで、書込制御部１０によるパケット化メモリ２０への書込動作と同期をとる。すなわち、読込制御部３０は、マルチフレームパルス信号によりＦ個のＳＴＭフレームの先頭位置を認識し、読込アドレスをリセットし、パケット化メモリ２０に対する読込アドレスを生成する。読出アドレスの生成手順の詳細については以降において図５及び図６を参照して説明する。読出制御部３０は、次いで、生成した読出アドレスをパケット化メモリ２０に入力することにより、パケット化メモリ２０をして該読出アドレスに基づいてパケットペイロードの読込動作をなさしめる。
【００２４】
パケット制御メモリ４０及びアドレス制御メモリ５０の各々は、ＣＰＵ４（図１参照）からの設定情報が書き込まれるメモリであり、各々運用面及び非運用面の２面構成をとる。これら各面の切り替えは、対応するセレクタ４１及びセレクタ５１の各々によりなされる。
【００２５】
パケット長カウンタ６０は、読出制御部３０により用いられカウンタであり、読出アドレス生成時においてアドレス制御メモリ５０から順番にデータを読み出す時に、読出回数をカウントするために用いられる。
【００２６】
図３は、ＳＴＭフレームの書込の詳細を説明している。書込アドレスは、ＳＴＭフレームのマルチフレーム番号を示す上位アドレスと、１つのＳＴＭフレーム内の複数のタイムスロットの各タイムスロット番号を示す下位アドレスとに区別される。上位アドレスは、複数のＳＴＭフレームをＳＴＭフレーム単位にカウントするマルチフレームカウンタで生成され、１〜Ｆまでカウントされる。本図の例ではＦ＝２である。下位アドレスは、フレームカウンタにより生成され、１つのＳＴＭフレームのタイムスロット毎に１ずつカウントアップされる。
【００２７】
上位アドレス及び下位アドレスは、Ｆ個のＳＴＭフレームの始めを示すマルチフレームパルスによりリセットされる。本図の例では初期値として“１”にリセットされる。リセットの後に上位アドレスは、１つのＳＴＭフレーム毎に１ずつカウントアップされる。リセットの後に下位アドレスは、フレームカウンタにより１つのＳＴＭフレームのタイムスロット毎に１ずつカウントアップされ、次の１つのＳＴＭフレームの最初のタイムスロットにより再び１からカウントアップされる。
【００２８】
パケット化メモリ２０への書込は、Ｆ個のＳＴＭフレームがそのまま順次入力される。前述のとおり書込アドレスは、ＳＴＭフレームの先頭から１つずつカウントされるため、各ＳＴＭフレームに含まれる各バイトデータが、そのタイムスロット番号の順にシーケンシャルに書き込みされる。
【００２９】
図４は、パケット制御メモリ４０及びアドレス制御メモリ５０の設定例を示している。パケット制御メモリ４０には、「メモリアドレス」毎に、「パケット番号」及び「パケット長」の２個のパケット制御情報があらかじめＣＰＵ４から設定されており、これらの情報はパケットの生成順に、パケット制御メモリ４０のアドレスの若番から格納される。一方、アドレス制御メモリ５０には、「メモリアドレス」毎に、ＳＴＭフレームの「タイムスロット番号」すなわちパケット化メモリ２０の下位読出アドレスがパケット生成順且つパケットペイロードへの格納配列順にアドレス制御情報として設定される。アドレス制御メモリ５０において、１つのパケットと他のパケットとの境界には何らデリミタ（delimiter）を含まず、該境界はパケット制御メモリ５０のパケット長の値で区分される。
【００３０】
図５及び図６は、パケットの読出の詳細を説明している。
【００３１】
図５を参照すると読出制御部３０が実行する処理手順が示されている。かかる処理手順について、図１及び図２に示された構成要素を適宜参照して説明する。
【００３２】
先ず、読出制御部３０は、パケット制御メモリからパケット番号及びパケット長を読み出す（ステップＳ３１）。ここで、パケット番号はＣＰＵによりパケット制御メモリに設定されるが、パケット番号の順番は任意に設定され得る。本実施例では、例として、Ａ、Ｂ、Ｃ及びＤの順番とする。従って、先ず生成する最初のパケットとして先頭のパケットＡについて読出アドレスの生成が開始される。次いで、読出制御部３０は、パケット番号が無効であるか否かを判定する（ステップＳ３２）。無効と判定されるのは、例えば、パケット番号が範囲外の値に設定されていた場合である。パケット番号が無効な場合には、読出制御部３０は、読出アドレスの生成が完了したとして処理を終了する。一方、パケット番号が無効ではない場合は、読出制御部３０は、読込アドレスのうちの上位アドレスを１にセットする（ステップＳ３４）。すなわち、Ｆ個のＳＴＭフレームのうちの最初のフレームに含まれるバイトデータの読出アドレスの生成が開始される。
【００３３】
次に、読出制御部３０は、アドレス制御メモリから当該パケット番号に対応するパケット長の個数のタイムスロット番号を読み出す（ステップＳ３５）。例えば、パケットＡについて見ると、パケット長“５”に対応する５つのタイムスロット番号“＃１，＃２，＃４，＃５及び＃６”が読み出される。アドレス制御メモリ５０から複数のタイムスロット番号を読み出す方法は、パケット長カウンタ６０を用いて、１つのタイムスロット番号を読み出す度にパケット長カウンタ６０をカウントアップしてパケット長に達するまで読み出することにより行う。
【００３４】
次に、読出制御部３０は、タイムスロット番号を下位アドレスとして、少なくとも１つの読出アドレスを生成する（ステップＳ３６）。例えば、上位アドレスを１としてパケットＡについて見ると、読出アドレス“１−１”、“１−２”、“１−４”、“１−５”及び“１−６”が生成保持される。
【００３５】
次に、読出制御部３０は、上位アドレスがＦに等しいか否かを判定する（ステップＳ３７）。もし上位アドレスがＦに等しくない場合は、全てのＳＴＭフレームについて処理が未了として上位アドレスを１増やして（ステップＳ３８）、ステップＳ３５及びＳ３６の処理を繰り返す。一方、もし上位アドレスがＦに等しい場合は、１つのパケットについて全てのＳＴＭフレームについて処理が完了して読出アドレスが生成されたことなる。次いで、パケット間のギャップとしてＸ（Ｘは正数）バイトを挿入する（ステップＳ３９）。これは、パケットとパケットの間に所定時間間隔のギャップを挿入するためである。次いで、読出制御部３０は、ステップＳ３１に戻り、次のパケットの処理を繰り返す。例えば、パケットＡについて終わった場合は、次のパケットとしてパケットＢの処理を実行する。  図６を参照するとパケットの読出の詳細が説明されている。パケット長カウンタ７０は、１つのバイトデータ毎に１ずつカウントアップされ、ＳＴＭフレームのフレーム切替毎に１にセットされて再び１つのバイトデータ毎に１ずつカウントアップされている。パケット長カウンタ７０のカウント値に対応して、読出アドレスの下位アドレスには、アドレス制御メモリに設定されていたタイムスロット番号が与えられ、読出アドレスの上位アドレスは、フレーム切替に応じて１から２が与えられている。
【００３６】
パケット番号Ａについて読出アドレスが生成されると、ギャップとしてＸバイトが挿入されて、次のパケット番号Ｂの読出アドレスが生成され、以下、パケット番号Ｃ及びパケット番号Ｄと続いている。パケット番号Ａ〜Ｄの読出アドレスに従って、図示されるようにパケット化メモリ出力が得られる。パケット化メモリ出力の各パケットは、パケットヘッダ生成部によりパケット番号を含むパケットヘッダが付与されてパケットＡ〜Ｄが出力される。
【００３７】
図８及び図９はパケット削除の運用例を説明している。
【００３８】
図８を参照すると、パケット削除を行う場合のパケット制御メモリ及びアドレス制御メモリの設定例が示されている。本図は、図４に示された通常の設定例の状態からパケットＢを削除した設定例が示されている。
【００３９】
パケットＢを削除する場合、パケット制御メモリ４０及びアドレス制御メモリ５０からパケットＢの情報を単純に削除することにより、パケットＢの生成が停止される。ここで、パケット制御メモリ４０及びアドレス制御メモリ５０はパケット生成時にも常時読み出されることから、設定変更はパケットを生成していないタイミングで実行しなければならない。前述のように、パケット制御メモリ４０及びアドレス制御メモリ５０は運用面及び非運用面の２面で構成されている。そこで、設定を変更する場合は、ＣＰＵ４から非運用面に新しい設定をあらかじめ書き込んでおき、書込終了後に運用面と非運用面の切り替え情報が読出制御部３０に通知されるようにする。
【００４０】
図９を参照すると、図８に示されたパケットの削除の設定がなされた場合におけるパケット読出の詳細が説明されている。読出制御部３０では、切り替え情報を受信するとパケット化周期の先頭において切り替え動作を行う。この動作により既存パケットＡ、Ｃ及びＤの読出アドレス自体は変更されないので、設定変更による運用中パケットのサービス断は発生しない。
【００４１】
以上の運用例ではパケットの削除を行う場合が示されたが、パケット制御メモリ及びアドレス制御メモリに新たなパケットに関する情報を設定することで新規のパケットを新設することもできる。従って、本発明によるパケット化バッファ回路によれば、パケットの新設又は削除が容易に可能である。
【００４２】
以上の実施例から明らかなように、本発明によるパケット化バッファ回路によれば、ＳＴＭフレーム内の任意のチャネルのタイムスロットを任意のパケットにパケット化するクロスコネクト機能を提供される。また、１個のパケットにパケット化するチャネル数も任意に設定でき、可変長パケットに対応可能である。
【００４３】
また、パケット化バッファ回路は、データを分離及び蓄積するための大容量のバッファメモリをパケット毎に確保する必要がなくコスト的に有利である。例えば、パケット化バッファをパケット毎に備えた場合に必要なバッファ容量は「Ｎバイト×Ｆ×Ｐ×２」である。ＮはＳＴＭフレーム内のチャネル容量であり、Ｆはパケット化するフレーム数であり、Ｐは最大パケット数である。これに対して本発明では「Ｎバイト×Ｆ×２」となる。仮にＳＴＭフレームをＳＴＭ−１形式（１５５．５２Ｍｂｐｓ）とし、Ｆ＝２とすると、従来方式ではＮ＝２０１６バイト、Ｆ＝２フレーム、Ｐ＝２０１６個であり、「２０１６×２×２０１６×２≒１６Ｍバイト」となるのに対し、本発明では「２０１６×２×２≒８Ｋバイト」となる。
【産業上の利用可能性】
【００４４】
本発明によるパケット化バッファ回路は、実施例の如くＳＴＭ信号をパケット化するサーキットエミュレーションに適応可能であるのみならず、ＳＴＭフレーム内の任意のタイムスロットを任意のパケットにパケット化する場合に有効である。また、特定タイムスロットを特定パケットにパケット化することも可能であり、同じ装置で異なるサービスを提供することが可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明による実施例を示し、信号中継装置の構成を示すブロック図である。
【図２】図１に示したパケット化バッファ回路の構成を示すブロック図である。
【図３】ＳＴＭフレームの書込の詳細を説明する説明図である。
【図４】パケット制御メモリ及びアドレス制御メモリの設定例を示すブロック図である。
【図５】読出制御部が実行する処理手順を示すフローチャートである。
【図６】パケットの読出の詳細を説明する説明図である。
【図７】パケット化メモリの面切り替え制御を説明する説明図である。
【図８】パケットの削除を行う場合のパケット制御メモリ及びアドレス制御メモリの設定例を示すブロック図である。
【図９】図８に示されたパケットの削除の設定がなされた場合におけるパケット読出の詳細を説明する説明図である。
【符号の説明】
【００４６】
１  信号中継装置
２  ＴＤＭ網
３  パケット網
４  ＣＰＵ
５  メモリ（ＭＥＭ）
６  ＴＤＭ網インタフェース
７  パケット網インタフェース
８  バス
９ａ、９ｂ  信号線
１０  書込制御部
２０  パケット化メモリ
３０  読出制御部
４０  パケット制御メモリ
４１、５１  セレクタ
５０  アドレス制御メモリ
６０  パケット長カウンタ
７０  パケットヘッダ生成部
１００  パケット化バッファ回路
２００  ジッタバッファ回路
【図１】
2008022407.tif 000003
【図２】
2008022407.tif 000004
【図３】
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【図４】
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【図５】
2008022407.tif 000007
【図６】
2008022407.tif 000008
【図７】
2008022407.tif 000009
【図８】
2008022407.tif 000010
【図９】
2008022407.tif 000011