(57)【要約】【課題】マスクパターンを除去処理するときに当該マスクパターン成分を制御ゲート電極の基層部分の露出面上に残留させることなく、しかもＲＩＥ法適用時のダメージを抑制できるようにする。【解決手段】シリコン窒化膜１０をＲＩＥ法によりエッチング処理した後、シリコン窒化膜１０よりも薄いシリコン酸化膜９をウェットエッチング処理によって剥離することで多結晶シリコン層６の上面を露出させることができ、多結晶シリコン層６の露出面のダメージを抑制できる。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極の基層を順次形成する工程と、
前記制御ゲート電極の基層上にダメージ緩衝層を形成する工程と、
前記ダメージ緩衝層とは異なる材質を含んで当該ダメージ緩衝層上に形成されたマスクパターンをマスクとして前記ダメージ緩衝層、制御ゲート電極の基層、ゲート間絶縁膜および浮遊ゲート電極を複数に分断し分断領域を構成する工程と、
前記分断領域に対して電極間絶縁膜を形成する工程と、
前記ダメージ緩衝層が露出するまでＲＩＥ(Reactive Ion Etching)法によりマスクパターンを除去する工程と、
前記制御ゲート電極の基層が露出するまで前記ダメージ緩衝層をウェットエッチングにより除去する工程と、
前記制御ゲート電極の基層上に金属材料を合金化して合金層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記分断領域に電極間絶縁膜を形成する工程では、前記ダメージ緩衝層の下面より下方に前記電極間絶縁膜の上面が位置するように形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダメージ緩衝層を、前記マスクパターンよりも薄く形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記ダメージ緩衝層としてシリコン酸化物を、前記マスクパターンとしてシリコン窒化物を含んで適用することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
前記ダメージ緩衝層として窒化チタン（ＴｉＮ）を含んで適用し、当該窒化チタンの下層に位置してチタン（Ｔｉ）を制御ゲート電極の基層上に形成し前記チタンを前記合金層の金属材料として併用することを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層ゲート電極を備え高集積化を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
例えば、マルチメディアカード用メモリなどに用いられているフラッシュメモリ装置は、半導体基板上にゲート絶縁膜を介して積層ゲート電極を行列状に配列してメモリセルを多数構成することで高集積化が図られている。このフラッシュメモリ装置は、半導体基板上にゲート絶縁膜を挟んで多結晶シリコン膜からなる浮遊ゲート電極および制御ゲート電極を順次積層して構成するが、メモリセルの書込消去処理の高速化のために、制御ゲート電極の上部をシリサイド化している（例えば、特許文献１参照）。
【０００３】
このシリサイド化処理では、制御ゲート電極の基層である多結晶シリコン層上にマスクパターンを形成し、当該マスクパターンをマスクとして積層ゲート電極（制御ゲート電極の基層、浮遊ゲート電極）を分断した後、当該分断領域内に電極間絶縁膜を埋込み、ＲＩＥ(Reactive Ion Etching)法によってマスクパターンを除去し、その後制御ゲート電極の基層上に金属材料を形成し合金化している。
【０００４】
ここで、マスクパターンをＲＩＥ(Reactive Ion Etching)法によって除去した際、制御ゲート電極の基層部分上にマスクパターン成分が残留すると、基層部分と金属材料との接触性が悪化し制御ゲート電極が高抵抗化してしまうという不具合を生じてしまう。また、ＲＩＥ法によってマスクパターンを完全に除去処理した場合には、制御ゲート電極の基層部分や電極間絶縁膜に対するダメージが大きくなる。この場合、例えば電極間絶縁膜が除去処理されてしまうと本来絶縁膜を形成すべき領域に対して金属材料が侵入してしまう懸念も生じる。
【特許文献１】特開２００７−７３８８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、制御ゲート電極のシリサイド化時に制御ゲート電極が高抵抗化することを防ぎ、かつ制御ゲート電極の基層部分へのダメージを抑制できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様は、半導体基板上にゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極の基層を順次形成する工程と、前記制御ゲート電極の基層上にダメージ緩衝層を形成する工程と、前記ダメージ緩衝層とは異なる材質を含んで当該ダメージ緩衝層上に形成されたマスクパターンをマスクとして前記ダメージ緩衝層、制御ゲート電極の基層、ゲート間絶縁膜および浮遊ゲート電極を複数に分断し分断領域を構成する工程と、前記分断領域に対して電極間絶縁膜を形成する工程と、前記ダメージ緩衝層が露出するまでＲＩＥ(Reactive Ion Etching)法によりマスクパターンを除去する工程と、前記制御ゲート電極の基層が露出するまで前記ダメージ緩衝層をウェットエッチングにより除去する工程と、前記制御ゲート電極の基層上に金属材料を合金化して合金層を形成する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、制御ゲート電極のシリサイド化時に制御ゲート電極が高抵抗化することなく、しかもＲＩＥ法適用時のダメージを抑制できるようになる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の半導体装置を、ＮＡＮＤ型のフラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域内のメモリセルセルアレイの一部の等価回路図を示している。図２は、メモリセル領域の構造を模式的な平面図によって示している。また、図３は、図２のＡ−Ａ線に沿う縦断面図を模式的に示している。
【００１０】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域（図示せず）の両領域に区画されている。図１に示すように、メモリセル領域ＭにはメモリセルアレイＡｒが構成されている。
【００１１】
メモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（ストリング）Ｓｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは、隣接するもの同士でソース／ドレイン領域（図示せず）を共用して形成されている。
【００１２】
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は、選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図を示している。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子形成領域（活性領域）Ｓａが図２中Ｘ方向に離間して構成されている。ワード線ＷＬと交差する素子形成領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍのゲート電極ＭＧが構成されている。このゲート電極ＭＧは、Ｘ方向およびＹ方向に並設されている。
【００１５】
ワード線ＷＬは、各メモリセルトランジスタＴｒｍのゲート電極ＭＧ（制御ゲート電極ＣＧ（図３参照））を連結して構成されている。ワード線ＷＬは、図２中のＹ方向に複数本離間して形成されており、これらのワード線ＷＬはシリコン酸化膜８（電極間絶縁膜に相当：図３参照）によって互いに電気的に分離されている。
【００１６】
また、選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って形成されている。選択ゲート線ＳＧＬ１と交差する素子形成領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており、選択ゲート線ＳＧＬ１は選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧを連結している。図２に示すように、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを挟んでＹ方向に一対形成されており、一対の選択ゲート線ＳＧＬ１間の素子形成領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１７】
図３に示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのｐ型のシリコン基板２上にシリコン酸化膜３、多結晶シリコン層４、ＯＮＯ膜５、多結晶シリコン層６、コバルトシリサイド（ＣｏＳｉ２）膜７を積層したゲート電極ＭＧと、当該ゲート電極ＭＧのＹ方向両脇に対しシリコン基板２の表層に形成されたソース／ドレイン領域２ａとからなる。
【００１８】
シリコン酸化膜３は、シリコン基板２の表面が熱酸化処理されることにより形成されゲート絶縁膜、トンネル絶縁膜として構成される。多結晶シリコン層４は、例えばリンなどの不純物がドープされており浮遊ゲート電極ＦＧとして機能する。ＯＮＯ膜５は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜による酸化膜層と窒化膜層との積層構造で形成された構造をなし、多結晶シリコン層４の上面を覆うようにゲート間絶縁膜、インターポリ絶縁膜として構成されている。
【００１９】
多結晶シリコン層６は、例えばリン等の不純物がドープされており、制御ゲート電極ＣＧの基層として機能する。この多結晶シリコン層６は、その上部に形成されたコバルトシリサイド膜７と共に制御ゲート電極ＣＧを構成する。これらのメモリセルトランジスタのゲート電極ＭＧはＹ方向に離間して複数構成されている。
【００２０】
メモリセルトランジスタのゲート電極ＭＧ−ＭＧ間のシリコン基板２上にはシリコン酸化膜８が形成されている。このシリコン酸化膜８はその上面がコバルトシリサイド膜７の上面の高さよりも低く且つコバルトシリサイド膜７の下面の高さよりも高い位置に構成され、電極間絶縁膜として構成されている。
【００２１】
尚、保護用のシリコン酸化膜がＬＰ−ＣＶＤ法によるＨＴＯ(High Temperature Oxidation)によってゲート電極ＭＧの側壁面に沿って薄く形成され、当該シリコン酸化膜の内側に他のシリコン酸化膜が埋め込まれた構造に適用しても良い。また、シリコン酸化膜８がシリコン基板２上にシリコン酸化膜３を介して形成された構造に適用しても良い。
【００２２】
次に、製造工程について説明する。尚、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の部分を構成するのに必要な工程があれば付加したものにも適用可能である。
【００２３】
図４ないし図８は、図２のＡ−Ａ線に沿う断面に対応した製造工程の各段階を模式的に示している。まず、図４に示すように、シリコン基板２の熱酸化処理を施すことでシリコン基板２の表面にシリコン酸化膜３を形成し、次に、多結晶シリコン層４、ＯＮＯ膜、多結晶シリコン層６を順次積層形成する。
【００２４】
次に、多結晶シリコン層６の上にダメージ緩衝層としてシリコン酸化膜９を積層形成する。次に、シリコン酸化膜９の上にドライエッチング加工のハードマスクとなるシリコン窒化膜１０を積層形成する。尚、シリコン酸化膜９は、その膜厚がシリコン窒化膜１０の膜厚よりも薄く、また、多結晶シリコン層４、６よりも薄い。また、シリコン酸化膜９は、シリコン窒化膜１０に対してエッチング時の高選択性を備えた材料膜であれば、酸化材料膜に代えて他の材料膜を適用しても良い。次に、シリコン窒化膜１０の上にレジスト１１を塗布しゲート電極ＭＧ用のゲート電極形成領域Ｇのレジスト１１をパターンニングする。尚、ゲート電極ＭＧ用のゲート電極形成領域Ｇは、図２に示すゲート電極形成領域ＧＣに対応しており、その領域Ｇ−Ｇ間が図２に示すゲート電極分離領域ＧＶ（分断領域に相当）に対応する。
【００２５】
続いて、図５に示すように、シリコン窒化膜１０をＲＩＥ法によりエッチング処理し、シリコン窒化膜１０を残留させる。次に、シリコン窒化膜１０をハードマスクとしてドライエッチング技術（例えばＲＩＥ法）によりシリコン酸化膜９、多結晶シリコン層６、ＯＮＯ膜５、多結晶シリコン層４、シリコン酸化膜３を順次除去する。次にアッシング処理によりレジスト１１を除去する。尚、レジスト１１の除去処理はシリコン窒化膜１０の加工処理後であれば何れのタイミングで除去しても良い。次に、不純物イオンの注入処理を実施しシリコン基板２の表層にソース／ドレイン領域２ａを形成する。
【００２６】
次に、図６に示すように、６００℃〜８００℃の条件にてＬＰ−ＣＶＤ法によりゲート電極ＭＧ−ＭＧのゲート電極形成領域Ｇ−Ｇ間の領域にＴＥＯＳによるシリコン酸化膜８を埋込む。このとき、ゲート電極形成領域Ｇ−Ｇ間の間隔は狭いため、当該分断領域のアスペクト比が高く、シリコン酸化膜８の中央上部にシーム（図示せず）が生じやすい。
【００２７】
次に、シリコン酸化膜８の上部をドライエッチング処理によってエッチバック処理することで、ゲート電極ＭＧ−ＭＧのゲート電極形成領域Ｇ−Ｇ間のシリコン酸化膜８を多結晶シリコン層６の上面より下方位置で且つ多結晶シリコン層６の下面より上方位置まで残留させる。すると、多結晶シリコン層６の上側面の一部が露出する。尚、このときのドライエッチング処理には、ＲＩＥ法を適用すると良い。
【００２８】
次に、図７に示すように、シリコン酸化膜９の上面が露出するまでシリコン窒化膜１０をＲＩＥ法によりエッチング処理する。次に、図８に示すように、溶液を用いたウェットエッチング処理によってシリコン酸化膜９を剥離し多結晶シリコン層６の上面を清浄化する。
【００２９】
シリコン酸化膜９は、その膜厚がシリコン窒化膜１０等に比較して薄いためウェットエッチング処理時間を短くすることができる。したがって、多結晶シリコン層６の上面および上側面にダメージが入りにくい。また、たとえシリコン酸化膜８の中央上部にシームが形成されていたとしても、ウェットエッチング処理を施すことでシームが拡大することはない。
【００３０】
次に、図３に示すように、コバルト（Ｃｏ）／チタン（Ｔｉ）／窒化チタン（ＴｉＮ）の連続スパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層６上にコバルトシリサイド（ＣｏＳｉ２）膜７を形成する。
【００３１】
例えば、シリコン酸化膜８の中央上部にシームが形成され、その後ウェットエッチング処理を施すことによりシームが拡大すると、コバルトなどの金属が当該拡大領域内に侵入する虞があるが、前述のようにウェットエッチング処理を施したとしてもシームが拡大しないため、金属材料がシリコン酸化膜８の中央上部に侵入する虞もなくなる。
【００３２】
この後、コバルトシリサイド膜７やシリコン酸化膜８の上に層間絶縁膜などを形成し、上層配線などを形成するが、当該工程については本実施形態の特徴には関連しないためその説明を省略する。
【００３３】
本実施形態によれば、シリコン窒化膜１０をＲＩＥ法によりエッチング処理した後、シリコン酸化膜９をウェットエッチング処理によって剥離することで多結晶シリコン層６を露出させているため、多結晶シリコン層６の露出面のダメージを抑制できる。
【００３４】
シリコン酸化膜９の膜厚をシリコン窒化膜１０に比較して薄く形成しているため、シリコン酸化膜９のウェットエッチング処理時間を少なくすることができ、当該ウェットエッチング処理時における多結晶シリコン層６の露出面のダメージを抑制することができる。
【００３５】
また、コバルトなどの金属をスパッタ処理するときには、多結晶シリコン層６の上側面が露出しているため、多結晶シリコン層６の上側面にもコバルトを付着させることができ、コバルトシリサイド膜７を形成する場合の金属材料の反応を促進することができる。
【００３６】
また、シリコン窒化膜１０やシリコン酸化膜９をエッチング処理するときには、従来よりも短時間で処理できるため、ＲＩＥ法適用時のイオン残留成分やその他の不要物の量を従来よりも減少させることができる。
【００３７】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
シリコン酸化膜９やシリコン窒化膜１０の膜厚は必要に応じて調整すれば良い。
ゲート間絶縁膜としてＯＮＯ膜５を適用したが、アルミナなどの高誘電体材料を適用しても良い。
【００３８】
前述実施形態においては、金属材料としてコバルト（Ｃｏ）を適用したが、タングステン（Ｗ）やニッケル（Ｎｉ）、チタン（Ｔｉ）などの他の金属材料を適用しても良い。
ダメージ緩衝層としてシリコン酸化膜９に代えて窒化チタン（ＴｉＮ）／チタン（Ｔｉ）の積層膜を適用しても良い。この場合のダメージ緩衝層の形成方法としては、多結晶シリコン層６の上にチタン（Ｔｉ）、窒化チタン（ＴｉＮ）をスパッタ法により順次成膜し、窒化チタンの上にシリコン窒化膜１０を形成した後に、ＲＩＥ法によりチタン、窒化チタン、および積層膜４〜８を分断し、ＲＩＥ法によりシリコン窒化膜１０を除去し、窒化チタンをウェットエッチング処理によって除去処理する。このウェットエッチング処理時には、Ｈ２ＳＯ４およびＨ２Ｏ２の混合薬液を使用すると良い。すると、シリコン酸化膜８に比較して窒化チタンを選択的に除去処理できるようになり、シリコン酸化膜８の上部の膜厚の減少を抑制することができる。
【００３９】
また、チタンを窒化チタンの下層に形成しているため、その後に熱処理を行うことによって多結晶シリコン層６の上部にチタンを合金化することができ、先に成膜したチタンを制御ゲート電極ＣＧの上部の低抵抗化金属として併用することができる。これにより、工程数を削減できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係るメモリセル領域の一部の電気的構成図
【図２】模式的な平面図
【図３】模式的に示す要部の縦断側面図（図２のＡ−Ａ線に沿う縦断側面図）
【図４】製造工程の一段階を模式的に示す縦断側面図（その１）
【図５】製造工程の一段階を模式的に示す縦断側面図（その２）
【図６】製造工程の一段階を模式的に示す縦断側面図（その３）
【図７】製造工程の一段階を模式的に示す縦断側面図（その４）
【図８】製造工程の一段階を模式的に示す縦断側面図（その５）
【符号の説明】
【００４１】
図面中、３はシリコン酸化膜、４は多結晶シリコン層（浮遊ゲート電極）、５はＯＮＯ膜（ゲート間絶縁膜）、６は多結晶シリコン層（制御ゲート電極の基層）、８はシリコン酸化膜（電極間絶縁膜）、９はシリコン酸化膜（ダメージ緩衝層）、１０はシリコン窒化膜（マスクパターン）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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