(57)【要約】【課題】ＳＯＩ基板上に形成された半導体素子の特性を向上させることができる半導体装置の製造方法を提供する。【解決手段】シリコン基板１と、埋め込み酸化膜３と、シリコン膜５とを有するＳＯＩ基板１０のシリコン膜５の素子形成領域Ａｃを取り囲む素子分離領域Ｉｓを熱酸化することにより熱酸化膜１５を形成し、素子形成領域Ａｃに形成された酸化膜を除去した後、堆積膜１７を堆積し、素子形成領域Ａｃに位置するシリコン膜５が露出するまで堆積膜１７をエッチバックし、露出したシリコン膜５上にＭＩＳＦＥＴを形成する。その結果、酸化膜の除去の際、熱酸化膜が侵食され素子形成領域と素子分離領域との境界に凹部１６が生じても、堆積膜１７で埋め込むことができる。【選択図】図１４
2008117940.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に設けられた半導体膜とを有する多層基板を準備する工程と、
（ｂ）前記半導体膜の素子形成領域を取り囲む素子分離領域を熱酸化することにより熱酸化膜を形成する工程と、
（ｃ）前記素子形成領域に形成された酸化膜を除去する工程と、
（ｄ）前記除去工程の後、前記素子形成領域および素子分離領域上に第２絶縁膜を堆積する工程と、
（ｅ）前記素子形成領域に位置する前記半導体膜が露出するまで前記第２絶縁膜を除去する工程と、
を有し、
前記（ａ）〜（ｅ）の工程を、絶縁ゲート電界効果型トランジスタのゲート絶縁膜の形成工程の前に行う事を特徴とする半導体装置の製造方法。
【請求項２】
前記熱酸化する工程は、
前記素子形成領域に形成された窒化膜をマスクに行なわれることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記窒化膜はテーパー形状であることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記（ａ）〜（ｅ）の工程の後に、（ｆ）前記絶縁ゲート電界効果型トランジスタを形成する工程であって、
（ｆ１）前記半導体膜上に前記ゲート絶縁膜を形成する工程と、
（ｆ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｆ３）前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、
を有することを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記（ｂ）工程と（ｃ）工程との間に、前記素子形成領域に第１不純物を注入する工程を有することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１不純物は、前記素子形成領域に形成された第３絶縁膜を介して注入されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記（ｂ）工程の前に、前記素子分離領域に第２不純物を注入する工程を有することを特徴とする請求項４乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記窒化膜は、前記素子形成領域上に形成された第４絶縁膜上に形成され、
前記（ｃ）工程の、前記素子形成領域に形成された酸化膜を除去する工程は、前記第４絶縁膜を除去する工程であることを特徴とする請求項２又は３記載の半導体装置の製造方法。
【請求項９】
前記（ｃ）工程の、前記素子形成領域に形成された酸化膜を除去する工程は、前記第３絶縁膜を除去する工程であることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１０】
（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に設けられた半導体膜とを有する多層基板を準備する工程と、
（ｂ）前記半導体膜の素子形成領域上にテーパー形状の窒化膜を形成する工程と、
（ｃ）前記窒化膜をマスクに前記素子形成領域を取り囲む素子分離領域を熱酸化する工程と、
（ｄ）前記半導体膜上に半導体素子を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記（ｂ）工程は、
（ｂ１）前記半導体膜上に窒化膜を形成する工程と、
（ｂ２）前記窒化膜を等方的にエッチングする工程と、
を有することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
請求項１乃至１１のいずれか一項記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
【請求項１３】
（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に設けられた半導体膜とを有する多層基板と、
（ｂ）前記半導体膜の素子形成領域を取り囲む素子分離領域上に形成された熱酸化膜と、
（ｃ）前記素子形成領域に形成された半導体素子と、
を有する半導体装置であって、
（ｄ）前記素子形成領域と素子分離領域との境界部に前記熱酸化膜の窪み部を有し、前記窪み部内に堆積絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１３記載の半導体装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、特に、ＳＯＩ（silicon on insulator）基板上に形成される絶縁ゲート電界効果型トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置の製造方法等に関するものである。
【背景技術】
【０００２】
ＳＯＩ基板上に絶縁ゲート電界効果型トランジスタ（以下トランジスタと記す）を形成した場合、いわゆるバルク基板上にトランジスタを形成する場合と比較し、基板容量が小さいため低電圧、高速駆動が可能となるなどの利点があり、その開発が注目されている。
【０００３】
かかるトランジスタの特性を向上させるべく、寄生ＭＯＳ（Metal Oxide Semiconductor）対策が検討されている。例えば、下記特許文献１（特開平８−１８６２６５号公報）には、寄生ＭＯＳの影響を防止するため、ＳＯＩ層（３）の側面上部が丸型形状を有しているとともに、ＳＯＩ層の側面下端近傍に位置する埋込酸化膜（２）の領域にＵ字状の凹部（２ａ）を形成する技術が開示されている。
【０００４】
また、下記特許文献２（特開平１１−１３５６１８号公報）には、ＳＯＩ基板（１０）上に形成されたフィールド酸化膜（１５）のバーズビーク部分（１５ａ）の縁部を、パッド酸化膜のエッチング処理に引き続くエッチング処理により後退させる技術が開示されている。なお、括弧内は、当該公報中の符号番号である。
【特許文献１】特開平８−１８６２６５号公報
【特許文献２】特開平１１−１３５６１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＳＯＩ基板上に形成される半導体素子の特性の向上を図るべく、その製造方法や構成を検討している。特に、ＳＯＩ基板上に形成されるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の寄生ＭＯＳ対策について鋭意検討している。
【０００６】
この寄生ＭＯＳ対策の一つとして素子分離の端部に不純物領域を形成（いわゆる、フィールドインプラ）することにより寄生ＭＯＳの閾値を上昇させ、リーク電流を低減する方法がある。しかしながら、かかる対策だけではリーク電流を十分に低減できないといった課題が生じた。
【０００７】
特に、閾値の調整のため、チャネル部の不純物濃度を高めたり、その動作の高速化のため、ゲート絶縁膜を薄くしたりする場合には、上記フィールドインプラだけでは、寄生ＭＯＳ対策が不十分な場合が生じる。
【０００８】
そこで、本発明は、ＳＯＩ基板上に形成された半導体素子の特性を向上させることができる半導体装置の製造方法等を提供することを目的とする。
【課題を解決するための手段】
【０００９】
（１）本発明に係る半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記絶縁膜上に設けられた半導体膜とを有する多層基板を準備する工程と、（ｂ）前記半導体膜の素子形成領域を取り囲む素子分離領域を熱酸化することにより熱酸化膜を形成する工程と、（ｃ）前記素子形成領域に形成された酸化膜を除去する工程と、（ｄ）前記除去工程の後、前記素子形成領域および素子分離領域上に第２絶縁膜を堆積る工程と、（ｅ）前記素子形成領域に位置する前記半導体膜が露出するまで前記第２絶縁膜を除去する工程と、を有し、前記（ａ）〜（ｅ）の工程を絶縁ゲート電界効果型トランジスタのゲート絶縁膜の形成工程の前に行う事を特徴とする。
【００１０】
かかる方法によれば、（ｃ）工程の酸化膜の除去の際、熱酸化膜が侵食され素子形成領域と素子分離領域との境界に窪みが生じても、第２絶縁膜で埋め込むことができる。よって、当該境界を横切る配線（ゲート配線）が配置されても、当該境界部に形成される寄生ＭＯＳのゲート絶縁膜を見かけ上厚くすることができ、寄生ＭＯＳによるリーク電流を低減することができる。
【００１１】
例えば、前記熱酸化する工程は、前記素子形成領域に形成された窒化膜をマスクに行なわれる。かかる方法によれば、窒化膜の形状が熱酸化膜の端部に反映し、熱酸化膜端部に窪みが生じても第２絶縁膜で埋め込むことができる。
【００１２】
例えば、前記窒化膜はテーパー形状である。かかる方法によれば、窒化膜の形状が熱酸化膜の端部に反映し難くなり、熱酸化膜端部の窪みを低減することができる。
【００１３】
前記（ａ）〜（ｅ）の工程の後に、（ｆ）前記絶縁ゲート電界効果型トランジスタを形成する工程であって、（ｆ１）前記半導体膜上に前記ゲート絶縁膜を形成する工程と、（ｆ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｆ３）前記ゲート電極の両側の前記半導体膜中にソース、ドレイン領域を形成する工程と、を有する。かかる方法によれば、ゲート電極が、素子形成領域と素子分離領域との境界を横切っても、当該境界部に形成される寄生ＭＯＳによるリーク電流を低減することができる。
【００１４】
例えば、前記（ｂ）工程と（ｃ）工程との間に、前記素子形成領域に第１不純物を注入する工程を有する。かかる方法によれば、第１不純物の注入によりＭＩＳＦＥＴの閾値を調整することができる。また、この第１不純物濃度が、素子形成領域と素子分離領域との境界部において低減しても、予め当該境界部の分離酸化膜の膜厚が確保されているため、当該境界部に形成される寄生ＭＯＳによるリーク電流を低減することができる。
【００１５】
例えば、前記第１不純物は、前記素子形成領域に形成された第３絶縁膜を介して注入される。かかる方法によれば、不純物の注入の際の半導体膜に対するダメージを低減することができる。
【００１６】
例えば、前記（ｂ）工程の前に、前記素子分離領域に第２不純物を注入する工程を有する。かかる方法によれば、素子形成領域と素子分離領域との境界部において不純物濃度が高くなり、寄生ＭＯＳの閾値が上昇するため、リーク電流のさらなる低減を図ることができる。
【００１７】
例えば、前記窒化膜は、前記素子形成領域上に形成された第４絶縁膜上に形成され、前記（ｃ）工程の、前記素子形成領域に形成された酸化膜を除去する工程は、前記第４絶縁膜を除去する工程である。このように、第４絶縁膜の除去の際、熱酸化膜が侵食され素子形成領域と素子分離領域との境界に窪みが生じても、第２絶縁膜で埋め込むことができる。
【００１８】
例えば、前記（ｃ）工程の、前記素子形成領域に形成された酸化膜を除去する工程は、前記第３絶縁膜を除去する工程である。このように、第３絶縁膜の除去の際、熱酸化膜が侵食され素子形成領域と素子分離領域との境界に窪みが生じても、第２絶縁膜で埋め込むことができる。
【００１９】
（２）本発明の半導体装置の製造方法によれば、（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に設けられた半導体膜とを有する多層基板を準備する工程と、（ｂ）前記半導体膜の素子形成領域上にテーパー形状の窒化膜を形成する工程と、（ｃ）前記窒化膜をマスクに前記素子形成領域を取り囲む素子分離領域を熱酸化する工程と、（ｄ）前記半導体膜上に半導体素子を形成する工程と、と有する。
【００２０】
かかる方法によれば、窒化膜の形状が熱酸化膜の端部に反映し難くなり、素子形成領域と素子分離領域との境界の窪みを低減することができる。よって、当該境界を横切る配線（ゲート配線）が配置されても、当該境界部に形成される寄生ＭＯＳのゲート絶縁膜を見かけ上厚くすることができ、寄生ＭＯＳによるリーク電流を低減することができる。
【００２１】
例えば、前記（ｂ）工程は、（ｂ１）前記半導体膜上に窒化膜を形成する工程と、（ｂ２）前記窒化膜を等方的にエッチングする工程と、を有する。かかる方法によれば、容易に窒化膜をテーパー状にすることができる。
【００２２】
（３）本発明の電子機器の製造方法は、上記半導体装置の製造方法を有する。かかる方法によれば、電子機器の特性を向上させることができる。ここで「電子機器」とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、半導体装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ（Personal Handy phone System）、ＰＤＡ（Personal Digital Assistant）、電子手帳、ＩＣ(integrated circuit)カードなど種々の機器が含まれる。
【００２３】
（４）本発明に係る半導体装置は、（ａ）半導体基板と、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に設けられた半導体膜とを有する多層基板と、（ｂ）前記半導体膜の素子形成領域を取り囲む素子分離領域上に形成された熱酸化膜と、（ｃ）前記素子形成領域に形成された半導体素子と、を有する半導体装置であって、（ｄ）前記素子形成領域と素子分離領域との境界部に前記熱酸化膜の窪み部を有し、前記窪み部内に堆積絶縁膜が形成されている。
【００２４】
かかる構成によれば、堆積絶縁膜により素子形成領域と素子分離領域との境界に生じる窪みが緩和されているため、当該境界部に形成される寄生ＭＯＳのリーク電流を低減することができる。
【００２５】
（５）本発明に係る電子機器は、上記半導体装置を有する。かかる構成によれば、電子機器の特性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（実施の形態１）
図１〜図１４（図７〜９、図１２を除く）は、本実施の形態の半導体装置の製造方法を示す工程断面図および平面図である。図中（Ａ）および（Ｂ）は、断面図、（Ｃ）は、平面図を示す。また、（Ａ）は、（Ｃ）のＡ−Ａ断面に対応し、（Ｂ）は、（Ｃ）のＢ−Ｂ断面に対応する。ここでは、半導体素子の一例として、ＬＤＤ（lightly doped drain）構造のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程を説明する。
【００２７】
まず、図１に示すように、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜上に設けられた半導体膜とを有する多層基板として、単結晶シリコン基板１、埋め込み酸化膜（絶縁膜、ＢＯＸ層）３および単結晶のシリコン膜５が積層されたＳＯＩ基板１０を準備する。埋め込み酸化膜３は、例えば、酸化シリコン膜である。シリコン膜５の膜厚は、例えば０．１〜０．２μｍ程度であり、埋め込み酸化膜３の膜厚は０．２〜０．４μｍ程度である。但し、以下に示す種々の工程により半導体素子形成後、単結晶シリコン膜５の膜厚は、０．００１〜０．２μｍ程度となる。
【００２８】
上記ＳＯＩ基板１０は、ＳＩＭＯＸ（separation by implanted oxygen）法や貼り合わせ法などにより得ることができる。ＳＩＭＯＸ法は、単結晶シリコン基板中に酸素を高濃度にイオン打ち込みすることにより埋め込み酸化膜３を形成する方法であり、また、貼り合わせ法は、表面に酸化膜を形成した単結晶シリコン基板ともう一枚の単結晶シリコン基板とを熱圧着などにより張り合わせた後、一方の基板を研磨する方法である。
【００２９】
次いで、単結晶シリコン膜５上にパッド絶縁膜１１として例えば薄い酸化シリコン膜を形成する。この酸化シリコン膜は、例えば、単結晶シリコン膜５の表面を熱酸化することにより形成する。このパッド絶縁膜１１により、後述するＬＯＣＯＳ酸化時の半導体膜（ＳＯＩ基板１０）５に対する応力を緩和することができる。
【００３０】
次いで、図２に示すように、パッド絶縁膜１１上に、ＬＯＣＯＳ酸化の際のマスク膜として、例えば窒化シリコン膜１３をＣＶＤ（Chemical vapor deposition）法により形成する。次いで、窒化シリコン膜１３上にフォトレジスト膜（図示せず）を形成し、露光・現像（フォトリソグラフィー）することにより素子形成領域Ａｃ上にフォトレジスト膜を残存させる。次いで、このフォトレジスト膜をマスクに、窒化シリコン膜１３をエッチングすることにより、素子形成領域Ａｃに窒化シリコン膜１３を残存させる。次いで、フォトレジスト膜を例えばアッシングにより除去する。なお、このフォトレジスト膜の形成、露光・現像、エッチングおよびフォトレジスト膜の除去の一連の工程を「パターニング」という。
【００３１】
次いで、素子形成領域Ａｃ上の窒化シリコン膜１３をマスクにシリコン膜５（ＳＯＩ基板１０）の表面に不純物イオンを注入する。この不純物イオン注入は、「フィールドインプラ」、「チャネルストッパー」などと呼ばれ、寄生ＭＯＳのチャネルの発生を防止するために行われる。この不純物イオンとして、例えば、Ｂ（ホウ素）もしくはＢＦ2（フッ化ホウ素）を、例えば注入エネルギー１０〜６０ｋｅＶ、ドーズ量１×１０13〜１０14ｃｍ-2程度で注入する。この不純物イオンは、後述のＬＯＣＯＳ工程によって、素子形成領域Ａｃ方向へ拡散し、素子形成領域Ａｃの端部の不純物領域となる。
【００３２】
なお、上記不純物イオンの注入を斜めインプラとしてもよい。即ち、垂線（ＳＯＩ基板１０の表面と垂直に交わる直線）に対し、７〜１１°程度、斜めから不純物を注入する。この斜めインプラによって、素子形成領域Ａｃの端部への不純物の注入を効率的に行うことができる。
【００３３】
次いで、図３に示すように、素子形成領域Ａｃ上の窒化シリコン膜１３をマスクにシリコン膜５（ＳＯＩ基板１０）を熱酸化（ＬＯＣＯＳ酸化）することにより、熱酸化膜（ＬＯＣＯＳ膜、ＬＯＣＯＳ酸化膜）１５を形成する。この工程により、素子形成領域Ａｃを囲む素子分離領域Ｉｓに熱酸化膜１５が形成される（図３（Ｃ））。この熱酸化膜１５の底部は、埋め込み酸化膜３まで達している。よって、１の素子形成領域Ａｃのシリコン膜５は、その側壁が熱酸化膜１５によって、その底部が埋め込み酸化膜３によって覆われ、他の素子形成領域Ａｃと分離される。なお、熱酸化膜１５の表面のパッド絶縁膜１１の表示を省略する場合がある。
【００３４】
次いで、窒化シリコン膜１３をエッチングにより除去する。エッチング液としては、例えば熱燐酸を用いる。次いで、パッド絶縁膜１１をＢＨＦ（バッファード弗酸）などのウエットエッチングにより除去する。この際、シリコン膜５表面をウエハ全体に渡って均一に露出させる必要がある。よって、パッド絶縁膜１１を完全に除去した上に、更にオーバーエッチングする必要がある。このエッチングによって、図４に示すように熱酸化膜１５もエッチング（侵食）され、素子形成領域Ａｃと素子分離領域Ｉｓとの境界に凹部（溝、窪み、リセス）１６が生じる。即ち、図示するように、素子形成領域Ａｃの端部においては、膜厚Ｔ１の熱酸化膜１５が膜減りし、膜厚Ｔ２となっている。この場合、凹部１６の深さは「Ｔ１−Ｔ２」となる。この凹部１６の形成領域を図４（Ｃ）において、斜線で示す。
【００３５】
次いで、図５に示すように、シリコン膜５の表面に不純物イオン注入用の保護膜として酸化シリコン膜５Ａを例えば熱酸化により形成する。次いで、この酸化シリコン膜５Ａを介してＭＩＳＦＥＴの閾値調整用の不純物を注入する。この不純物イオンとして、例えば、ＢもしくはＢＦ2を、例えばドーズ量１×１０11〜５×１０12ｃｍ-2程度で注入する。次いで、図６に示すように、酸化シリコン膜５ＡをＢＨＦ（バッファード弗酸）などのウエットエッチングにより除去する。このエッチングによっても、熱酸化膜１５もエッチングされ凹部１６がさらに深くなる。この場合の凹部１６の深さは「Ｔ１−Ｔ３」となる（素子形成領域Ａｃ端部の熱酸化膜１５の膜厚をＴ３（＜Ｔ２＜Ｔ１）とする）。
【００３６】
このように、ＭＩＳＦＥＴの形成工程においては、後述するゲート絶縁膜１８の形成工程の前に、シリコン膜５の表面の酸化、この酸化膜除去の工程が多く存在する。また、シリコン膜５の表面の洗浄（例えばフッ酸による洗浄）や自然酸化膜の除去の工程なども存在する。これらの工程、即ち、「素子形成領域に形成された酸化膜を除去する工程」によって、凹部１６が形成され、また、その深さが深くなってしまう。
【００３７】
次いで、凹部１６上に、ＭＩＳＦＥＴ、即ち、ゲート絶縁膜１８およびゲート電極Ｇを形成した場合について図７〜図９を参照しながら説明する。この場合、素子形成領域Ａｃと素子分離領域Ｉｓとの境界部における熱酸化膜１５をゲート絶縁膜とする寄生ＭＯＳ（寄生ＭＯＳＦＥＴ、寄生トランジスタ）のゲート絶縁膜の膜厚が薄く（Ｔ２＜Ｔ１）なり、この寄生ＭＯＳがオンし易くなる（図９）。もちろん、その膜厚がＴ３（＜Ｔ２＜Ｔ１）となれば、さらに、オンしやすくなる。図７は、凹部１６上にゲート絶縁膜１８およびゲート電極Ｇを直接形成した場合の断面形状を表すシュミュレーション結果を示す図である。図８は、凹部１６上にゲート絶縁膜１８およびゲート電極Ｇを形成した場合の工程断面図および平面図である。図９は、膜厚Ｔ１およびＴ２の熱酸化膜をゲート絶縁膜とする寄生ＭＯＳを示す断面図である。なお、符号１９は低濃度不純物領域、２１は、サイドウォール膜、２３は、高濃度不純物領域を示す。
【００３８】
そこで、本実施の形態においては、ゲート絶縁膜１８の形成前において、シリコン膜５および熱酸化膜１５上に堆積膜（デポ膜）を形成し、エッチバックすることにより凹部１６を堆積膜で埋め込むこととした。以下、詳細に説明する。
【００３９】
まず、図１０に示すように、シリコン膜５および熱酸化膜１５上に堆積膜（堆積絶縁膜）１７として酸化シリコン膜を例えばＣＶＤ法により形成する。次いで、堆積膜１７をシリコン膜５の表面が露出するまでエッチング（エッチバック、除去）する。その結果、図１１に示すように、凹部１６内に、堆積膜１７が残存する。即ち、素子形成領域と素子分離領域との境界部に位置する凹部１６内に堆積膜１７が形成される。なお、エッチングは、ウエットエッチングでもドライエッチングでもよく、また、等方性エッチングでも異方性エッチングでもよい。
【００４０】
このように、本実施の形態においては、堆積膜１７をエッチバックすることにより凹部１６内に堆積膜１７を残存させたので、素子形成領域Ａｃ端部の絶縁膜（熱酸化膜１５＋堆積膜１７）の膜厚を厚くすることができる。よって、寄生ＭＯＳがオンし難くなり、リーク電流（特に、スタンバイ時のリーク電流）の低減を図ることができる。また、素子形成領域Ａｃ端部の段差が軽減されるため、かかる領域をゲート電極などの配線が横断しても、断線や電界集中を低減することができる。よって、半導体素子の特性を向上させることができる。
【００４１】
図１２に上記工程を施した断面形状のシュミュレーション結果を示す。図１２（Ｂ）、（Ｃ）。（Ｄ）は、それぞれ堆積膜を２００Å、３００Å、５００Å堆積した後エッチバック（Ｅｔｃｈ  Ｂａｃｋ）を行った場合の素子形成領域Ａｃ端部の断面の図である。なお、図１２（Ａ）は、比較のために掲載した前述の図７である。図示するように、堆積膜厚が大きくなるに従って凹部１６の深さが軽減されている。なお、今回のシュミュレーションによる熱酸化膜１５の膜厚は、１６００Å程度であるため、熱酸化膜１５の膜厚の１／８、より好ましくは１／３以上の堆積膜を堆積することが好ましいと考えられる。また、堆積膜１７の形成の工程は、素子形成領域Ａｃに形成された酸化膜の除去や洗浄工程が終了した、ゲート絶縁膜１８の形成前が好ましい。
【００４２】
次いで、図１３に示すように、シリコン膜５上にゲート絶縁膜１８として例えば酸化シリコン膜をその膜厚が例えば７ｎｍ程度となるよう形成する。この酸化シリコン膜は例えばシリコン膜５の表面の熱酸化によって形成する。なお、ＣＶＤ法により形成してもよい。また、ゲート絶縁膜としては、酸化シリコン膜の他、酸窒化シリコン膜や高誘電体絶縁膜を用いてもよい。次いで、酸化シリコン膜上に導電性膜として例えば多結晶シリコン膜をＣＶＤ法により形成する。次いで、導電性膜および酸化シリコン膜をパターニングすることにより、素子形成領域Ａｃ上にｙ方向に延在するゲート電極Ｇおよびゲート絶縁膜１８を形成する。
【００４３】
次いで、図１４に示すように、ゲート電極Ｇをマスクとしてシリコン膜５中に不純物イオンを打ち込むことにより低濃度不純物領域１９を形成する。次いで、ゲート電極Ｇ上を含むシリコン膜５上に絶縁膜として酸化シリコン膜を形成し、異方性エッチングによりエッチバックを行い、ゲート電極２３の側壁にサイドウォール膜２１を形成する。次いで、ゲート電極Ｇおよびサイドウォール膜２１をマスクとして不純物イオンを打ち込むことにより高濃度不純物領域２３を形成する。次いで、熱処理を施し、打ち込まれた不純物を活性化する。その結果、低濃度および高濃度不純物領域よりなるＬＤＤ構造のソース、ドレイン領域が形成される。なお、不純物領域に用いられる不純物原子は、ｎ型半導体領域を形成する場合には、例えば、Ｐ（リン）もしくはＡｓ（砒素）をイオン打ち込みする。
【００４４】
以上の工程により、ＬＤＤ型のＭＩＳＦＥＴが略完成する。なお、後述するコンタクト部Ｃ１との接続抵抗の低減を図るため、ソース、ドレイン領域上及びゲート電極上にシリサイド膜を形成してもよい。このシリサイド膜は、例えば、ソース、ドレイン領域上にＣｏ（コバルト）等の金属膜を堆積し、熱処理を施すことによりソース、ドレイン領域（シリコン膜５）の表面のシリコンとＣｏとを反応（シリサイド化）させることにより形成する。
【００４５】
次いで、ＭＩＳＦＥＴ上に層間絶縁膜２５として例えば酸化シリコン膜をＣＶＤ法で形成し、ソース、ドレイン領域（２３）上にコンタクトホールを形成する。次いで、コンタクトホール内を含む層間絶縁膜３１上に導電性膜を形成し、パターニングすることにより第１層配線（図示せず）およびコンタクト部Ｃ１を形成する。この後、さらに層間絶縁膜、コンタクト部、上層配線を形成してもよい。これらの配線を介してＭＩＳＦＥＴが接続され、例えば、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が構成される。
【００４６】
このようにＳＯＩ基板上にＭＩＳＦＥＴを形成した場合、いわゆるバルク基板上に形成する場合と比較し、高速動作が可能で、また、低消費電力となる。さらに、ＭＩＳＦＥＴを完全空乏型とした場合には、低消費電力化や高速化がさらに向上する。ここで、完全空乏型とは、チャネル部のシリコン膜５がすべて空乏化する構造の素子をいい、これに対し、部分的に中性領域が残存するものを「部分空乏型」という。
【００４７】
ここで、本実施の形態においては、ＬＯＣＯＳ分離を用いたが、分離方法には、トレンチ分離法もある。しかしながら、ＳＯＩ基板においては、シリコン膜５が極めて薄いため、トレンチ分離溝を形成する際にシリコン膜５にエッチングダメージが生じ易い。一方、ＳＯＩ基板においては、シリコン膜５が極めて薄いため、僅かな酸化でＬＯＣＯＳ分離が行える。バルク基板におけるＬＯＣＯＳ分離技術では高集積性の観点で問題視されるバーズビークの影響もＳＯＩ基板においては少ない。従って、ＳＯＩ基板およびＬＯＣＯＳ分離の組み合わせ技術は有用である。よって、本実施の形態によれば、有用な上記技術をさらに改善することができる。
【００４８】
このように、本実施の形態においては、堆積膜１７により凹部１６を埋め込むことで、寄生ＭＯＳの影響を緩和することができる。さらに、上記実施の形態においては、フィールドインプラを行ったので、素子形成領域Ａｃ端部の不純物濃度が高くなり、寄生ＭＯＳの閾値電位を高くすることができる。よって、さらに寄生ＭＯＳをオンし難くすることができる。
（実施の形態２）
実施の形態１においては、堆積膜１７のエッチングを等方性エッチングもしくは異方性エッチングで行ったが、本実施の形態においては、これらのエッチングの優位性について検討する。
【００４９】
図１５は、本発明者の検討によるシュミュレーション結果を示す図である。図１５（Ａ）および（Ｂ）は、それぞれ堆積膜を３００Å堆積した後エッチバックを行った場合の素子形成領域Ａｃ端部の断面の図であり、図１５（Ａ）は、等方性エッチングを行った場合、（Ｂ）は異方性エッチングを行った場合である。これらの図からわかるように、凹部１６に残存する堆積膜の厚さは同程度であった。但し、異方性エッチングにおいては、凹部１６の当初形状が反映されやすく、窪みがシャープになっている。これに対し、等方性エッチングでは、凹部が比較的なだらかである。よって、電界集中の緩和や、局所的な膜減りの生じ難さ等の観点から、異方性エッチングを行うより等方性エッチングにより堆積膜１７をエッチングする方がより好ましいと考えられる。等方性エッチングはウエットエッチングにより行うことができる。また、ドライエッチングであっても、基板と対向電極との間の印加電圧、エッチングガス流量やチャンバ内の圧力などの条件を調整することにより等方性エッチングを行うことができる。
【００５０】
なお、堆積膜１７のエッチング工程以外は、実施の形態１と同様であるため、その詳細な説明を省略する。
（実施の形態３）
実施の形態１においては、窒化シリコン膜１３をマスクにＬＯＣＯＳ酸化を行ったが、この窒化シリコン膜１３の形状を工夫することにより凹部１６の低減を図ることができる。
【００５１】
図１６に、ＬＯＣＯＳ酸化の様子を模式的に示す。断面形状のシミュレーション結果によれば、窒化シリコン膜１３をマスクにシリコン膜５を熱酸化した場合、図１６（Ｂ）に示したように熱酸化膜１５が窒化シリコン膜１３を押し上げる形状となる。この後に窒化シリコン１３等を除去すると、窒化シリコン膜の端部がその形状のまま残る（図１６（Ｃ）の１６Ａ）。この窒化シリコン膜１３の端部の形状は、例えばパッド酸化膜１１の除去工程や、酸化シリコン膜（保護膜）５Ａの除去工程での弗酸を主成分としたエッチング液により、図１６（Ｃ）中の矢印に示したように浸食される。即ち、この窒化シリコン膜端部の形状１６Ａが凹部１６の起点となる。この傾向は、ＬＯＣＯＳ酸化による熱酸化膜１５の膜厚が大きくなればなるほど、窒化シリコン膜端部の形状１６Ａが顕著になり、凹部１６の深さが増す。このように一度、窪み（窒化シリコン膜端部の形状）ができると、後の工程に於いてもその形状は引き継がれてしまい、形状を解消する事は難しい。また、かかる形状１６Ａが生じると、その表面積が大きくなることからエッチング量が大きくなり易く、ますます凹部１６が深くなってしまう。
【００５２】
そこで、前述の実施の形態１においては、この形状１６Ａ（凹部１６）を解消する為に堆積膜を形成してからエッチバックを行い、堆積膜を凹部内に埋め込んだ。これに対し、本実施の形態では、この凹部１６の起源を窒化シリコン膜の端部の形状１６Ａだと考え、窒化シリコン膜１３をテーパー状（台形状、端部において膜厚が小さくなる形状）にパターニングすることによって、上記形状１６Ａ（凹部１６）を押さえることとした。
【００５３】
図１７および図１８は、本実施の形態の半導体装置の製造方法を示す工程断面図である。
【００５４】
図１７に示すように、パッド絶縁膜１１上に窒化シリコン膜（マスク膜）１３を例えばＣＶＤ法により形成する。次いで、窒化シリコン膜１３上にフォトレジスト膜Ｒを形成し、露光・現像（フォトリソグラフィー）することにより素子形成領域Ａｃ上にフォトレジスト膜Ｒを残存させる。次いで、このフォトレジスト膜をマスクに、窒化シリコン膜１３を等方的にエッチングすることにより、素子形成領域Ａｃに窒化シリコン膜１３を残存させる。その結果、図１８に示すように、窒化シリコン膜１３がテーパー形状となる。次いで、フォトレジスト膜を例えばアッシングにより除去する。
【００５５】
窒化シリコン膜１３の形成工程以外は、実施の形態１と同様であるため、その詳細な説明を省略する。
【００５６】
このように、本実施の形態によれば、凹部１６の起因となる窒化シリコン膜１３の熱酸化膜１５への食い込みを低減することができるため、凹部１６の深さを低減することができる。
【００５７】
なお、本実施の形態においては、実施の形態１で詳細に説明した堆積膜１７による凹部１６の埋め込み工程を省略してもよい。但し、凹部１６の埋め込み工程によりさらに凹部１６の深さが低減され、効果的であることは言うまでもない。
【００５８】
また、上記実施の形態１〜３においては、ｎチャネル型ＭＩＳＦＥＴを例に説明したが、ｐチャネル型ＭＩＳＦＥＴを形成してもよい。この場合、注入する不純物の導電型をｐ型とする。また、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴによる相補型ＭＩＳＦＥＴを形成してもよい。もちろん、他の半導体素子（例えば、抵抗素子やキャパシタなど）を形成してもよい。他の半導体素子を形成する場合においても、凹部１６を横断するような導電性膜が存在する場合には、寄生ＭＯＳによるリーク電流が生じ易い。よって、種々の半導体装置に本発明を適用して効果的であり、寄生ＭＯＳの影響を低減でき、また、凹部１６上の平坦化を図ることができる。
【図面の簡単な説明】
【００５９】
【図１】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図２】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図３】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図４】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図５】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図６】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図７】凹部上にゲート絶縁膜およびゲート電極を形成した場合のシュミュレーション結果を示す図である。
【図８】凹部上にゲート絶縁膜およびゲート電極を形成した場合の工程断面図および平面図である。
【図９】膜厚Ｔ１およびＴ２の熱酸化膜をゲート絶縁膜とする寄生ＭＯＳを示す断面図である。
【図１０】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図１１】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図１２】本発明者の検討によるシュミュレーション結果を示す図である。
【図１３】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図１４】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図１５】本発明者の検討によるシュミュレーション結果を示す図である。
【図１６】ＬＯＣＯＳ酸化の様子を模式的に示す図である。
【図１７】実施の形態３の半導体装置の製造方法を示す工程断面図である。
【図１８】実施の形態３の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００６０】
１…シリコン基板、３…埋め込み酸化膜、５…シリコン膜、５Ａ…酸化シリコン膜（保護膜）、１０…ＳＯＩ基板、１１…パッド絶縁膜、１３…窒化シリコン膜、１５…熱酸化膜、１６…凹部、１６Ａ…窒化シリコン膜端部の形状、１７…堆積膜、１８…ゲート絶縁膜、１９…低濃度不純物領域、２１…サイドウォール膜、２３…高濃度不純物領域、２５…層間絶縁膜、Ａｃ…素子形成領域、Ｇ…ゲート電極、Ｉｓ…素子分離領域、Ｒ…フォトレジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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