(57)【要約】【課題】特定のセルに対する上位ビットプログラムをさらに効率よく行うためのページバッファを備えたマルチレベルセル不揮発性メモリ装置およびそのプログラム方法を提供する。【解決手段】ページバッファが以下のように構成されている。特定のビットラインＢＬｅと感知ノードＳＯとを選択的に接続させるビットライン選択部１００を有している。データ比較部１３０は第１レジスタ１１０に格納されたデータと第２レジスタ１２０に格納されたデータとを比較し、その比較結果を感知ノードＳＯに伝達する。第１ビットライン電圧制御部１６０は第１レジスタ１１０に格納されたデータの電圧レベルに応じてビットラインに低レベルの電圧を印加する。第２ビットライン電圧制御部１７０は第２レジスタ１２０に格納されたデータの電圧レベルに応じて、ビットラインに選定された第１高レベルの電圧を印加する。【選択図】  図２
2008165953.tif 000002
【特許請求の範囲】
【請求項１】
特定のビットラインと感知ノードとを選択的に接続させるビットライン選択部と、
特定のデータを格納する第１レジスタおよび第２レジスタと、
前記第１レジスタに格納されたデータと第２レジスタに格納されたデータとを比較し、その比較結果を前記感知ノードに伝達するデータ比較部と、
前記第１レジスタに格納されたデータの電圧レベルに応じて前記ビットラインに低レベルの電圧を印加する第１ビットライン電圧制御部と、
前記第２レジスタに格納されたデータの電圧レベルに応じて、前記ビットラインに選定された第１高レベルの電圧を印加する第２ビットライン電圧制御部とを含むページバッファを備えたことを特徴とする不揮発性メモリ装置。
【請求項２】
前記第１ビットライン電圧制御部は、
第１レジスタに格納されたデータに応答して接地電圧を前記感知ノードに供給する第１トランジスタと、
前記第１トランジスタと前記感知ノードとの間に接続され、第１ビットライン電圧制御信号に応答して前記接地電圧を前記感知ノードに供給する第２トランジスタとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第２ビットライン電圧制御部は、
第２レジスタに格納されたデータに応答して電源電圧を前記感知ノードに供給する第１トランジスタと、
前記第１トランジスタと前記感知ノードとの間に接続され、第２ビットライン電圧制御信号に応答して前記電源電圧を前記感知ノードに供給する第２トランジスタとを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記第１ビットライン電圧制御信号電圧レベルは、前記第２トランジスタのしきい電圧より大きいことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項５】
前記電源電圧としては、下位ビットプログラムの際には接地電圧が供給され、上位ビットプログラムの際には高レベル電圧が供給されることを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項６】
前記第２ビットライン電圧制御信号の電圧レベルは、下位ビットプログラムの際には前記第２トランジスタのしきい電圧より大きい電圧であり、上位ビットプログラムの際には前記第２トランジスタのしきい電圧と前記第１高レベル電圧との和より大きい電圧であることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記第１高レベル電圧の大きさは１．５Ｖ〜２．０Ｖであることを特徴とする請求項１または６に記載の不揮発性メモリ装置。
【請求項８】
前記データ比較部は、上位ビットプログラム信号に応答して、前記第１レジスタに格納されたデータと第２レジスタに格納されたデータとの論理積データを前記感知ノードに伝達することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記データ比較部は、第１レジスタに格納されたデータが「０」であり且つ第２レジスタに格納されたデータが「０」の場合には、前記論理積データの伝送を中断することを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
特定のセルに対して下位ビットデータをプログラムし検証する段階と、
特定のセルに対して上位ビットにプログラムするデータの入力をページバッファの第１レジスタに受ける段階と、
下位ビットプログラムによって、特定のセルに格納されたデータを読み出してページバッファの第２レジスタに格納する段階と、
前記第１レジスタに格納されたデータに応じて、前記第２レジスタに格納されたデータを再設定し、上位ビットおよび下位ビットをプログラムするセルを特定する段階と、
前記第２レジスタに再設定されて格納されたデータと前記第１レジスタに格納されたデータとを比較し、上位ビットのみをプログラムするセルを特定する段階と、
前記上位ビットおよび下位ビットをプログラムするセルに対してビットラインを低レベルにプリチャージさせる段階と、
前記上位ビットのみをプログラムするセルに対して、ビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階と、
下位ビットプログラム時より一定のレベルさらに大きい電圧を初期電圧とするＩＳＰＰプログラム動作を行う段階とを含むことを特徴とする不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１１】
前記上位ビットおよび下位ビットをプログラムするセルを特定する段階は、第１レジスタに「０」データを格納させ、第２レジスタに「１」データを格納させることを特徴とする、請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１２】
前記上位ビットのみをプログラムするセルを特定する段階は、第１レジスタに「１」データを格納させ、第２レジスタに「０」データを格納させることを特徴とする請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１３】
前記ビットラインを低レベルにプリチャージさせる段階は、第１レジスタに格納されたデータの電圧レベルに応じて接地電圧をビットラインに印加させることを特徴とする請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１４】
前記ビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階は、第２レジスタに格納されたデータの電圧レベルに応じて、選定されたレベルの電圧をビットラインに印加させることを特徴とする請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１５】
前記選定されたレベルの電圧は１．５〜２．０Ｖであることを特徴とする請求項１０または１４に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１６】
前記下位ビットに対するＩＳＰＰによるプログラムの際に、初期電圧は１３Ｖであり、ステップ電圧は０．２Ｖであることを特徴とする請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１７】
前記上位ビットに対するＩＳＰＰによるプログラムの際に、初期電圧は１６．５Ｖであり、ステップ電圧は０．２Ｖであることを特徴とする請求項１０に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１８】
下位ビットをプログラムしていながら上位ビットもプログラムしようとする第１セルグループおよび下位ビットは、プログラムしていないながら上位ビットをプログラムしようとする第２セルグループを特定する段階と、
前記第１セルグループに接続されたビットラインを低レベルにプリチャージさせる段階と、
前記第２セルグループに接続されたビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階と、
下位ビットプログラム時より３〜４Ｖさらに大きい電圧を初期電圧とするＩＳＰＰ(Incremental step pulse program)プログラム動作を行う段階とを含むことを特徴とする不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項１９】
前記第１セルグループに対するページバッファの第１レジスタには「０」データが格納され、第２レジスタには「１」データが格納されることを特徴とする請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２０】
前記第２セルグループに対するページバッファの第１レジスタには「１」データが格納され、第２レジスタには「０」データが格納されることを特徴とする請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２１】
前記ビットラインを低レベルにプリチャージさせる段階は、ページバッファの第１レジスタに格納されたデータの電圧レベルに応じて接地電圧をビットラインに印加させることを特徴とする、請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２２】
前記ビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階は、ページバッファの第２レジスタに格納されたデータの電圧レベルに応じて、選定されたレベルの電圧をビットラインに印加させることを特徴とする請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２３】
前記選定されたレベルの電圧は１．５〜２．０Ｖであることを特徴とする請求項１８または２２に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２４】
前記下位ビットに対するＩＳＰＰによるプログラムの際に、初期電圧は１３Ｖであり、ステップ電圧は０．２Ｖであることを特徴とする請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【請求項２５】
前記上位ビットに対するＩＳＰＰによるプログラムの際に、初期電圧は１６．５Ｖであり、ステップ電圧は０．２Ｖであることを特徴とする請求項１８に記載の不揮発性メモリ装置のマルチレベルセルプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特定のセルに対する上位ビットプログラムをさらに効率よく行うためのページバッファを備えたマルチレベルセル不揮発性メモリ装置およびそのプログラム方法に関する。
【背景技術】
【０００２】
近年、電気的にプログラムと消去が可能であり、一定の周期でもってデータを再作成するリフレッシュ機能を必要としない不揮発性メモリ素子に対する需要が増加している。そうした不揮発性メモリ素子の集積度を高めるための方法として、１つのセルに１ビット以上のデータを格納する技術の試みが進んでいる。
【０００３】
多数ビットのデータ格納が可能な不揮発性メモリ装置をマルチレベルセル(Multi-level cell、ＭＬＣ)不揮発性メモリ装置といっている。たとえば、２ビットを格納するマルチレベルセル不揮発性メモリ装置は、１つのセルに「１１、１０、０１、００」の合計４つのデータを格納でき、その集積度を論理的な側面で増加させることができる。
【０００４】
一方、上記のようなメモリセルに対するプログラム動作は、単一ビットを格納するシングルレベルセル(Single-level cell、ＳＬＣ)不揮発性メモリ装置とは異なり、既にプログラムされたセルをもう１回プログラムさせる動作を含んでおり、このような動作によって上記のごとき様々な状態のデータを格納することができる。
【０００５】
この際、同一のページに含まれた特定のセルに対するプログラム動作の際に、あるセルは最初にプログラム動作が行われるセルであり、別のセルは以前段階で１回のプログラム動作があったもので別のプログラム動作を必要とする場合に、１回のプログラム動作があったセルはある程度以上のプログラム電圧が印加されなければ当該セルのしきい電圧が高くならないという現象が発生する。これにより、同一のページに含まれた最初にプログラム動作が行われるセルとの関係において、２番目のプログラム動作を行うセルのプログラムにかかる時間が増加することになり、プログラム妨害現象が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明は、上述した問題点を解決するためのもので、その目的とするところは、上位ビットプログラム動作の際に下位ビットプログラムに比べてさらに高い電圧を印加し、下位ビットはプログラムしていないながら上位ビットをプログラムしようとするセルグループに対しては、ビットラインに低レベルよりさらに高い電圧を印加することが可能なページバッファを備えた不揮発性メモリ装置を提供することにある。
【０００７】
また、本発明の他の目的は、上位ビットプログラム動作の際に下位ビットプログラムに比べてさらに高い電圧を印加し、下位ビットはプログラムしていないながら上位ビットをプログラムしようとするセルグループに対しては、ビットラインに低レベルよりさらに高い電圧を印加する、不揮発性メモリ装置のマルチレベルセルプログラム方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の不揮発性メモリ装置は、特定のビットラインと感知ノードとを選択的に接続させるビットライン選択部と、特定のデータを格納する第１レジスタおよび第２レジスタと、前記第１レジスタに格納されたデータと第２レジスタに格納されたデータとを比較し、その比較結果を前記感知ノードへ伝達するデータ比較部と、前記第１レジスタに格納されたデータの電圧レベルに応じて前記ビットラインに低レベルの電圧を印加する第１ビットライン電圧制御部と、前記第２レジスタに格納されたデータの電圧レベルに応じて、前記ビットラインに、選定された第１高レベルの電圧を印加する第２ビットライン電圧制御部とを含む、ページバッファを備えたことを特徴とする。
【０００９】
また、本発明の不揮発性メモリ装置のマルチレベルセルプログラム方法は、特定のセルに対して下位ビットデータをプログラムし検証する段階と、特定のセルに対して上位ビットにプログラムするデータの入力をページバッファの第１レジスタに受ける段階と、下位ビットプログラムによって、特定のセルに格納されたデータを読み出してページバッファの第２レジスタに格納する段階と、前記第１レジスタに格納されたデータに応じて、前記第２レジスタに格納されたデータを再設定し、上位ビットおよび下位ビットをプログラムするセルを特定する段階と、前記第２レジスタに再設定されて格納されたデータと前記第１レジスタに格納されたデータとを比較し、上位ビットのみをプログラムするセルを特定する段階と、前記上位ビットおよび下位ビットをプログラムするセルに対してビットラインを低レベルにプリチャージさせる段階と、前記上位ビットのみをプログラムするセルに対して、ビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階と、下位ビットプログラム時より一定のレベルさらに大きい電圧を初期電圧とするＩＳＰＰ(Incremental step pulse program)プログラム動作を行う段階とを含むことを特徴とする。
【００１０】
また、本発明の不揮発性メモリ装置のマルチレベルセルプログラム方法は、下位ビットをプログラムしていながら上位ビットもプログラムしようとする第１セルグループ、および下位ビットはプログラムしていないながら上位ビットをプログラムしようとする第２セルグループを特定する段階と、前記第１セルグループに接続されたビットラインを低レベルにプリチャージさせる段階と、前記第２セルグループに接続されたビットラインを、選定されたレベルを持つ高レベルにプリチャージさせる段階と、下位ビットプログラム時より３〜４Ｖさらに大きい電圧を初期電圧とするＩＳＰＰプログラム動作を行う段階とを含むことを特徴とする。
【発明の効果】
【００１１】
上述した本発明の構成によって、上位ビットプログラムの際にプログラム時間を短縮させることができる。すなわち、下位ビットがプログラムされていないながら上位ビットをプログラムしようとするセルと、下位ビットおよび上位ビットを全てプログラムしようとするセルがあるならば、後者の場合、下位ビットセルが既にプログラムされていて、プログラム動作の間にしきい電圧がゆっくり上昇するという問題点がある。これを解消するために、ＩＳＰＰプログラム電圧印加時の初期プログラム電圧を通常の場合よりさらに高く印加するが、下位ビットがプログラムされていないながら上位ビットをプログラムしようとするセルに対してオーバープログラムがなされるおそれがあるので、これを防止するために、第２電圧制御部を介してビットライン電圧レベルを一定の部分上昇させることにより、安定的で迅速なプログラム動作を行うことができる。
【００１２】
実験結果、ＩＳＰＰプログラム動作の際に通常の場合に比べて８パルス程度プログラム時間が減少することが分かった。
【発明を実施するための最良の形態】
【００１３】
以下、本発明に係る不揮発性メモリ装置とマルチレベルセルプログラム方法の好適な実施形態について図面を参照して詳細に説明する。
【００１４】
図１Ａ〜図１Ｃは、本実施形態による不揮発性メモリ装置を用いたプログラム方法を順に示す図である。
【００１５】
まず、図１Ａに示すように、各セルのしきい電圧の分布別に当該セルに格納されるデータを特定付けしている。それら全てのセルは消去動作によって初期化される。この状態はしきい電圧が最も低い分布を有するセルグループであって、ＬＳＢ(Least Significant Bit)とＭＳＢ(Most Significant Bit)はいずれも「１」に設定される。
【００１６】
しきい電圧が２番目に低い分布を有するセルグループＳ２はＬＳＢが「１」、ＭＳＢが「０」にそれぞれ設定される。しきい電圧が３番目に大きい分布を有するセルグループＳ３はＬＳＢが「０」、ＭＳＢが「１」にそれぞれ設定される。しきい電圧が最も大きい分布を有するセルグループＳ４はＬＳＢが「０」、ＭＳＢが「０」にそれぞれ設定される。
【００１７】
また、図１Ｂは、下位ビットプログラムによって、しきい電圧が２番目に大きい分布を有するセルグループＳ３を記録などプログラムする状況Ｓ５を示している。そのプログラムは、しきい電圧が最も低い分布を有するセルグループＳ１の特定のセルに対してＬＳＢを「０」にプログラムするもので、プログラムされていないセルはその分布（Ｓ１）をそのまま維持する。
【００１８】
また、図１Ｃは、上位ビットプログラムによって、しきい電圧が３番目に大きい分布を有するセルグループ（Ｓ２）をプログラムする状況（Ｓ６）と、しきい電圧が最も大きい分布を有するセルグループ（Ｓ４）をプログラムする状況（Ｓ７）を示している。かかるセルグループ（Ｓ２）をプログラムする状況（Ｓ６）は、しきい電圧が最も低い分布を有するセルグループ（Ｓ１）の特定のセルに対してＭＳＢを「０」にプログラムするもので、プログラムされていないセルはその分布（Ｓ１）をそのまま維持する。また、セルグループ（Ｓ４）をプログラムする状況（Ｓ７）は、前述の下位ビットプログラムによって、しきい電圧が一部上昇したセルグループ（Ｓ３）の特定のセルに対してＭＳＢを「０」にプログラムするもので、プログラムされていないセルはその分布（Ｓ３）をそのまま維持する。
【００１９】
その際、上位ビットプログラムの対象となるセルグループ（Ｓ１、Ｓ３）は、それぞれ互いに異なるしきい電圧を有している。よって、同一のプログラム電圧を印加してプログラムする場合、１回のプログラム動作があったセルはある程度以上のプログラム電圧が印加されなければ当該セルのしきい電圧が高くならないという現象が発生する。これにより、同一のページに含まれた、最初にプログラム動作が行われるセル（Ｓ１）との関係において、２番目のプログラム動作を行うセル（Ｓ３）のプログラムにかかる時間が増加することになり、プログラム妨害現象が発生する。
【００２０】
図２は、本実施形態による不揮発性メモリ装置の回路を示す。不揮発性メモリ装置は、データが格納されるメモリセルアレイとページバッファを含む。
【００２１】
ページバッファは次の各部からなっている。特定のビットラインＢＬｅまたはＢＬｏと感知ノードＳＯとを選択的に接続させるビットライン選択部１００を有する。また、特定のデータを格納する第１レジスタ１１０および第２レジスタ１２０を有する。その第１レジスタ１１０に格納されたデータと第２レジスタ１２０に格納されたデータとを比較し、その比較結果を感知ノードＳＯに伝達するデータ比較部１３０を有する。また、データ入力回路１５０と第１レジスタ１１０に格納されたデータの電圧レベルに応じてビットラインに低レベルの電圧を印加する第１ビットライン電圧制御部１６０を有する。また、第２レジスタ１２０に格納されたデータの電圧レベルに応じて、ビットラインに選定された高レベルの電圧を印加する第２ビットライン電圧制御部１７０を有している。
【００２２】
そこで、上記ビットライン選択部１００は、多少のＮＭＯＳトランジスタＮ１０２〜Ｎ１０８を含む。ＮＭＯＳトランジスタＮ１０２は、偶数ビットラインＢＬｅとバイアス電圧ＶＩＲＰＷＲとの間に接続され、偶数ディスチャージ信号ＤＩＳＣＨｅに応答してターンオンされる。ＮＭＯＳトランジスタＮ１０２がターンオンされるとき、バイアス電圧ＶＩＲＰＷＲが偶数ビットラインＢＬｅに印加される。ＮＭＯＳトランジスタＮ１０４は、奇数ビットラインＢＬｏとバイアス電圧ＶＩＲＰＷＲとの間に接続され、奇数ディスチャージ信号ＤＩＳＣＨｏに応答してターンオンされる。ＮＭＯＳトランジスタＮ１０４がターンオンされるとき、バイアス電圧ＶＩＲＰＷＲが奇数ビットラインＢＬｏに印加される。ＮＭＯＳトランジスタＮ１０６は、偶数ビットラインＢＬｅと感知ノードＳＯとの間に接続され、偶数ビットライン選択信号ＢＳＬｅに応答してターンオンされる。ＮＭＯＳトランジスタＮ１０６がターンオンされるとき、偶数ビットラインＢＬｅと前記感知ノードＳＯとが接続される。ＮＭＯＳトランジスタＮ１０８は、奇数ビットラインＢＬｏと感知ノードＳＯとの間に接続され、奇数ビットライン選択信号ＢＳＬｏに応答してターンオンされる。ＮＭＯＳトランジスタＮ１０８がターンオンされるとき、奇数ビットラインＢＬｏと感知ノードＳＯとが接続される。
【００２３】
第１レジスタ１１０は、２つのインバータＩＶ１１４、ＩＶ１１６からなるラッチ１１２と、このラッチ１１の第１ノードＱＡに接続されたＮＭＯＳトランジスタＮ１１４と、ラッチ１１の第２ノードＱＡｂに接続されたＮＭＯＳトランジスタＮ１１２と、そしてインバータＩＶ１１２を含んでいる。また、第１レジスタ１１０はＮＭＯＳトランジスタＮ１１２、Ｎ１１３の接続ノードＮ１と接地との間に接続されたＮＭＯＳトランジスタＮ１１６を含む。
【００２４】
ＮＭＯＳトランジスタＮ１１２は、第２ノードＱＡｂと接続ノードＮ１との間に接続されて上位ビット読み出し信号ＭＲＥＡＤに応答してターンオンされる。ＮＭＯＳトランジスタＮ１１４は第１ノードＱＡと接続ノードＮ１との間に接続されて上位ビットセット信号ＭＳＥＴに応答してターンオンされる。
【００２５】
ＮＭＯＳトランジスタＮ１１６は、接続ノードＮ１と接地との間に接続され、感知ノードＳＯの電圧レベルに応じてターンオンされて接続ノードＮ１に接地電圧を供給する。
【００２６】
一方、第２レジスタ１２０は２つのインバータＩＶ１２４、ＩＶ１２６からなるラッチ１２２を有し、上記ラッチ１１の第１のノードＱＢに接続されたＮＭＯＳトランジスタＮ１２４を有し、そのラッチ１１の第２ノードＱＢｂに接続されたＮＭＯＳトランジスタＮ１２２、およびインバータＩＶ１２２を含んでいる。さらに、第２レジスタ１２０はＮＭＯＳトランジスタＮ１２２、Ｎ１２４の接続ノードＮ２と接地との間に接続されたＮＭＯＳトランジスタＮ１２６を含む。
【００２７】
ＮＭＯＳトランジスタＮ１２２は、第２ノードＱＢｂと接続ノードＮ２との間に接続されて下位ビットリセット信号ＬＲＳＴに応答してターンオンされる。ＮＭＯＳトランジスタＮ１２４は、第１ノードＱＢと接続ノードＮ２との間に接続されて下位ビットセット信号ＬＳＥＴに応答してターンオンされる。
【００２８】
ＮＭＯＳトランジスタＮ１２６は、接続ノードＮ２と接地との間に接続され、感知ノードＳＯの電圧レベルに応じてターンオンされて前記接続ノードＮ２に接地電圧を供給する。
【００２９】
データ比較部１３０は、上位ビットプログラム信号ＭＰＧに応答して、前記第１レジスタ１１０に格納されたデータと第２レジスタ１２０に格納されたデータとの論理積データを前記感知ノードＳＯに伝達する。また、データ比較部１３０は、第１比較回路１３２と第２比較回路１３４を含んでいる。
【００３０】
第１比較回路１３２は、ＮＭＯＳトランジスタＮ１３２、Ｎ１３６を含む。ＮＭＯＳトランジスタＮ１３２、Ｎ１３６は感知ノードＳＯとノードＮ３との間に直列接続される。ＮＭＯＳトランジスタＮ１３２は上位ビットプログラム信号ＭＰＧに応答してターンオンされ、ＮＭＯＳトランジスタＮ１３６はノードＮ４の電位に応答してターンオンされることにより、感知ノードＳＯとノードＮ３とを接続または分離する。
【００３１】
第２比較回路１３４は、ＮＭＯＳトランジスタＮ１３４、Ｎ１３８を含む。前記ＮＭＯＳトランジスタＮ１３４、Ｎ１３８は、感知ノードＳＯとノードＮ４との間に直列接続される。ＮＭＯＳトランジスタＮ１３４は上位ビットプログラム信号ＭＰＧに応答してターンオンされ、ＮＭＯＳトランジスタＮ１３８はノードＮ３の電位に応答してターンオンされることにより、感知ノードＳＯとノードＮ４とを接続または分離する。
【００３２】
データ比較部１３０の動作時、プリチャージ用トランジスタＰ１４０を一定の期間ターンオンさせて感知ノードＳＯを高レベルにプリチャージさせた状態で、高レベルの上位ビットプログラム信号ＭＰＧを印加する。この際、第１比較回路１３２のノードＮ３と第２比較回路１３４のノードＮ４の電圧レベルによって、感知ノードＳＯの電圧レベルが異なるが、その状態は表１の通りである。
【００３３】
【表１】
2008165953.tif 000003
表１に示すように、第１比較回路１３２のノードＮ３と第２比較回路１３４のノードＮ４の電圧レベルに応じてＮＭＯＳトランジスタＮ１３６、Ｎ１３８のターンオンが決定され、それにより各ノードの電位が感知ノードＳＯに影響を与えるかが決定される。但し、２つのノードの電位が全て低レベルの場合は、２つのトランジスタがターンオフされて論理積データの伝送を中断し、この際には感知ノードＳＯの電位はプリチャージされたレベルに応じて決定される。
【００３４】
データ入力回路１５０は、ＮＭＯＳトランジスタＮ１５２、Ｎ１５４を含む。ＮＭＯＳトランジスタＮ１５２は第２ノードＱＡｂと入出力端子ＹＡとの間に接続され、データ入力信号ＤＩに応答してターンオンされる。ＮＭＯＳトランジスタＮ１５２がターンオンされるとき、入出力端子ＹＡのデータを第１レジスタ１１０の第２ノードＱＡｂに伝達する。ＮＭＯＳトランジスタＮ１５４は第１ノードＱＡと入出力端子ＹＡとの間に接続され、反転データ入力信号DI_Nに応答してターンオンされる。ＮＭＯＳトランジスタＮ１５４がターンオンされるとき、入出力端子ＹＡのデータを第１ノードＱＡに伝達する。
【００３５】
したがって、入出力端子ＹＡを接地させた状態で高レベルの入力信号ＤＩが印加されると、ＮＭＯＳトランジスタＮ１５２がターンオンされて第２ノードＱＡｂが低レベルとなり、これとは逆に高レベルの入力信号DI_Nが印加されると、ＮＭＯＳトランジスタＮ１５４がターンオンされて第１ノードＱＡが低レベルになってデータが入力される。
【００３６】
一方、第１ビットライン電圧制御部１６０は、第１レジスタ１１０の第２ノードＱＡｂと感知ノードＳＯとの間に接続される。第１ビットライン電圧制御部１６０は第１レジスタに格納されたデータに応答して接地電圧を前記感知ノードに供給するＮＭＯＳトランジスタＮ１６４と、ＮＭＯＳトランジスタＮ１６４と感知ノードとの間に接続され、第１ビットライン電圧制御信号ＭＲＥＧに応答して接地電圧を前記感知ノードに供給するＮＭＯＳトランジスタＮ１６２とを含む。
【００３７】
第２ビットライン電圧制御部１７０は、第２レジスタ１２０の第２ノードＱＢｂと感知ノードＳＯとの間に接続される。第２ビットライン電圧制御部１７０は、第２レジスタ１２０に格納されたデータに応答して電源電圧Ｖｃｃを前記感知ノードに供給するＮＭＯＳトランジスタＮ１７４と、ＮＭＯＳトランジスタＮ１７４と感知ノードとの間に接続され、第２ビットライン電圧制御信号ＬＲＥＧに応答して電源電圧を前記感知ノードに供給するＮＭＯＳトランジスタＮ１７２とを含む。但し、感知ノードＳＯに印加される電圧の値は、下位ビットプログラム時と上位ビットプログラム時にお互い異なる値に設定されるようにする。すなわち、下位ビットプログラムの際には接地電圧を印加するようにし、上位ビットプログラムの際には高レベル電圧を印加するようにする。具体的な内容については後述する。
【００３８】
本実施形態の構成によって、第１ビットライン電圧制御信号ＭＲＥＧの電圧レベルは、第２ビットライン電圧制御信号ＬＲＥＧの電圧レベルより低いことを特徴とし、好ましくは第２ビットライン電圧制御信号は第１ビットライン電圧制御信号より１．５Ｖ〜２．０Ｖさらに大きい信号であることを特徴とする。
【００３９】
また、好ましくは、第１ビットライン電圧制御信号ＭＲＥＧはＮＭＯＳトランジスタＮ１６２をターンオンすることが可能なしきい電圧レベル以上であることを特徴とする。第２ビットライン電圧制御信号ＬＲＥＧは、下位ビットプログラムの際にはＮＳＭＯトランジスタＮ１７２のしきい電圧より大きい電圧であり、上位ビットプログラムの際にはＮＭＯＳトランジスタＮ１７２のしきい電圧と選定された高レベル電圧との和より大きい電圧であることを特徴とする。この際、選定された高レベルの電圧は１．５Ｖ〜２．０Ｖであることを特徴とする。
【００４０】
一方、各ビットレジスタのノードＮ３、Ｎ４と感知ノードＳＯとの間にはデータ伝送用トランジスタＮ１４２、Ｎ１４４が接続されている。ＮＭＯＳトランジスタＮ１４２は感知ノードＳＯとノードＮ３との間に接続され、データ伝送信号ＤＴＲＮに応答してターンオンされる。したがって、ＮＭＯＳトランジスタＮ１４２のターンオンの際にはノードＮ３のデータを感知ノードＳＯに伝達する。
【００４１】
ＮＭＯＳトランジスタＮ１４４は、感知ノードＳＯと前記ノードＮ４との間に接続され、下位ビットプログラム信号ＬＰＧに応答してターンオンされる。したがって、ＮＭＯＳトランジスタＮ１４４のターンオンの際にはノードＮ４のデータを感知ノードＳＯに伝達する。
【００４２】
また、電源電圧ＶＤＤと前記感知ノードＳＯとの間に接続されたプリチャージ用ＰＭＯＳトランジスタＰ１４０は、低レベルのプリチャージ信号ＰＲＥ＿Ｎに応答してターンオンされる。ＰＭＯＳトランジスタ１４０がターンオンされるとき、電源電圧ＶＤＤが前記感知ノードＳＯに印加されて感知ノードＳＯが電源電圧ＶＤＤレベルにプリチャージされる。
【００４３】
図３は、本実施形態のページバッファの各レジスタを初期化する動作を示すタイミング図である。
【００４４】
プリチャージ信号ＰＲＥ＿ＮがＰＭＯＳトランジスタＰ１４０に所定の時間低レベルに印加されると、ＰＭＯＳトランジスタＰ１４０がターンオンされて電源電圧ＶＤＤを前記感知ノードＳＯに印加する。したがって、感知ノードＳＯが電源電圧ＶＤＤレベルにプリチャージされ、感知ノードＳＯの電位が高レベルとなる。感知ノードＳＯの電位に応答して、第１レジスタ１１０に含まれたＮＭＯＳトランジスタＮ１１６がターンオンされる。この際、高レベルの上位ビット読み出し信号ＭＲＥＡＤがＮＭＯＳトランジスタＮ１１２に印加されて前記ＮＭＯＳトランジスタＮ１１２がターンオンされる。これにより、接地電圧Ｖｓｓと第２ノードＱＡｂとが接続されて接地電圧Ｖｓｓが第２ノードＱＡｂに印加される。したがって、第２ノードＱＡｂの電位は低レベルに、第１ノードＱＡの電位は高レベルに初期化される。
【００４５】
また、感知ノードＳＯの電位に応答して、第２レジスタ１２０に含まれたＮＭＯＳトランジスタＮ１２６がターンオンされる。この際、高レベルの下位ビットセット信号ＬＳＥＴがＮＭＯＳトランジスタＮ１２４に印加されて前記ＮＭＯＳトランジスタＮ１２４がターンオンされる。これにより、接地電圧Ｖｓｓと第１ノードＱＢとが接続されて接地電圧Ｖｓｓが前記ノードＱＢに印加される。したがって、第１ノードＱＢの電位は低レベルに初期化される。このような初期化動作は、後述する下位ビットプログラム動作および上位ビットプログラム動作に先立って、各ページバッファを初期化させるのに共通的に採用される。要するに、第１レジスタ１０の第１ノードＱＡは高レベルに初期化され、第２レジスタ１２０の第１ノードＱＢは低レベルに初期化される。
【００４６】
図４は、本実施形態に係る下位ビットプログラム動作を示す波形図である。
【００４７】
まず、プログラム動作に先立ち、特定のセルに入力するデータの入力を前記データ入出力部１５０から受け、第１レジスタ１１０を経て第２レジスタ１２０に伝達する（図４のデータ入力区間）。
【００４８】
具体的に考察すると、入力されるデータが「１」（消去セル）」であれば、前記データ入出力部１５０を介して第１レジスタ１１０の第１ノードＱＳに高レベルのデータが格納される。この状態で、データ伝送用トランジスタＮ１４２に高レベルの信号ＤＴＲＮが印加されると、第１ノードＱＡに格納されたデータがラッチとインバータＩＶ１１２を介して感知ノードＳＯに印加され、高レベルのデータが第２レジスタ１２０のＮＭＯＳトランジスタＮ１２６をターンオンさせる。この際、第２レジスタ１２０のＮＭＯＳトランジスタＮ１２２には高レベルの下位ビットリセット信号ＬＲＳＴが印加され、ＮＭＯＳトランジスタＮ１２２がターンオンされるので、第２ノードＱＢｂには接地電圧が印加され、第１ノードＱＢには高レベルのデータが格納される。
【００４９】
一方、入力されるデータが「０（プログラムセル）」であれば、前記データ入出力部１５０を介して第１レジスタ１１０の第１ノードＱＡに低レベルのデータが格納される。この状態で、データ伝送用トランジスタＮ１４２に高レベルの信号ＤＴＲＮが印加されると、第１ノードＱＡに格納されたデータがラッチとインバータＩＶ１１２を介して感知ノードＳＯに印加され、低レベルのデータが第２レジスタ１２０のＮＭＯＳトランジスタＮ１２６に伝達されてＮＭＯＳトランジスタＮ１２６をターンオフさせる。この際、第２レジスタ１２０のＮＭＯＳトランジスタＮ１２２には高レベルの下位ビットリセット信号ＬＲＳＴが印加されてＮＭＯＳトランジスタＮ１２２がターンオンされるが、前記ＮＭＯＳトランジスタＮ１２６がターンオフされている状態なので、初期に第２レジスタ１２０に格納されたデータがそのまま維持される。したがって、第１ノードＱＢに初期に格納された低レベルのデータがそのまま維持される。
【００５０】
次に、プログラム動作について説明する。
【００５１】
まず、偶数ディスチャージ信号ＤＩＳＣＨｅがイネーブルされてＮＭＯＳトランジスタＮ１０２がターンオンされる。よって、バイアス電圧ＶＩＲＰＷＲが偶数ビットラインＢＬｅに印加され、偶数ビットラインＢＬｅが高レベル電位にプリチャージされる。また、奇数ディスチャージ信号ＤＩＳＣＨｏがイネーブルされてＮＭＯＳトランジスタＮ１０４がターンオンされる。よって、バイアス電圧ＶＩＲＰＷＲが奇数ビットラインＢＬｏに印加され、奇数ビットラインＢＬｏが高レベル電位にプリチャージされる。
【００５２】
一定の時間後に、偶数ディスチャージ信号ＤＩＳＣＨｅがディスエーブルされて前記ＮＭＯＳトランジスタＮ１０２がターンオフされる。したがって、偶数ビットラインＢＬｅに印加されている前記バイアス電圧ＶＩＲＰＷＲが遮断される。一方、奇数ディスチャージ信号ＤＩＳＣＨｏは前記プログラム区間の間にイネーブル状態に維持されるので、奇数ビットラインＢＬｏは高レベル電位を維持する。
【００５３】
次に、下位ビットプログラム信号ＬＰＧがデータ伝送用トランジスタＮ１４４に印加され、感知ノードＳＯと前記ノードＮ４とが接続される。下位ビットデータの値が「１」の場合、第２レジスタ１２０の第１ノードＱＢには前述したように高レベルのデータが格納されるので、ラッチ１２２とインバータＩＶ１２２を経てノードＮ４と感知ノードＳＯに高レベルのデータが伝達される。下位ビットデータの値が「１」の場合、第１レジスタ１２０の第１ノードＱＢには前述したように低レベルのデータが格納されるので、ラッチ１２２とインバータＩＶ１２２を経てノードＮ４と感知ノードＳＯに低レベルのデータが伝達される。
【００５４】
また、偶数ビットライン選択信号ＢＳＬｅがビットライン選択部１００に印加されてＮＭＯＳトランジスタＮ１０６がターンオンされる。これにより、偶数ビットラインＢＬｅと感知ノードＳＯとが接続される。この際、感知ノードＳＯの伝達レベルによって偶数ビットラインＢＬｅの電位が異なるが、下位ビットデータの値が「１」の場合には感知ノードＳＯに高レベルのデータが伝達されるので、偶数ビットラインＢＬｅの電位は高レベルになり、反対の場合には低レベルになる（図面では、下位ビットデータの値が「０」の場合を示す）
【００５５】
一方、第２ビットライン電圧制御部１７０に第２ビットライン電圧制御信号ＬＲＥＧが印加されるが、この際には前記ＮＭＯＳトランジスタＮ１７２のしきい電圧レベルに該当する電圧信号が印加される。また、下位ビットデータが「０」の場合には、インバータＩＶ１２６によって電圧レベルが反転されてＮＭＯＳトランジスタＮ１７４がターンオンされる。
【００５６】
一方、前述したように、下位ビットプログラムの際にはＮＭＯＳトランジスタＮ１７４の一端に接地電圧が供給されるようにする。したがって、ＮＭＯＳトランジスタＮ１７２、Ｎ１７４が全てターンオンされることにより、感知ノードＳＯに接地電圧が印加され、ビットラインの電圧レベルが低レベルとなるようにする。
【００５７】
また、ドレイン選択トランジスタＤＳＬに高レベルの電圧を印加して、メモリセルアレイの特定のセルが含まれたセルストリングと特定のビットラインとを接続させる。
【００５８】
また、選択されたワードラインに対してはＩＳＰＰ(Incremental step pulse program)方式によってプログラム電圧を印加する。
【００５９】
好ましくは、約１３．０Ｖから始まって０．２Ｖのステップでプログラム電圧を印加する。
【００６０】
次いで、検証動作について説明する。
【００６１】
まず、偶数ディスチャージ信号ＤＩＳＣＨｅが一定の期間イネーブルされてＮＭＯＳトランジスタＮ１０２がターンオンされるが、バイアス電圧ＶＩＲＰＷＲが低レベルに遷移するので、偶数ビットラインＢＬｅが低レベル電位にディスチャージされる。また、奇数ディスチャージ信号ＤＩＳＣＨｏがイネーブルされてＮＭＯＳトランジスタＮ１０４がターンオンされるので、奇数ビットラインＢＬｏも低レベル電位にディスチャージされる。
【００６２】
次に、偶数ビットライン選択トランジスタＮ１０６に高レベルＶ１の電圧を一定の期間印加して偶数ビットラインＢＬｅと感知ノードＳＯとを接続させる。この際、図示してはいないが、感知ノードＳＯは、プリチャージ用トランジスタＰ１４０を一定の期間ターンオンさせて高レベルにプリチャージされた状態である。
【００６３】
また、ドレイン選択トランジスタＤＳＬに高レベルの電圧を印加して、メモリセルアレイの特定のセルが含まれたセルストリングと特定のビットラインとを接続させる。
【００６４】
また、選択されたワードラインに対しては検証基準電圧ＰＶ２を印加する。
【００６５】
その後、偶数ビットライン選択トランジスタＮ１０６に高レベルＶ２の電圧を一定の期間印加して偶数ビットラインＢＬｅと感知ノードＳＯとを接続させる。
【００６６】
また、ソース選択トランジスタＳＳＬに高レベルの電圧を印加して、メモリセルアレイの特定のセルが含まれたセルストリングと共通ソースラインとを接続させ、ビットラインから共通ソースラインに繋がる電流経路を形成させる。したがって、特定のセルがプログラムされた場合には、しきい電圧が高くなり、形成された電流経路を介して電流が流れなくてビットラインの電圧レベルがそのまま維持される。これに対し、特定のセルがプログラムされていない場合、すなわち消去されたセルの場合には、形成された電流経路を介して電流が流れてビットラインの電圧レベルが低レベルに下降する。
【００６７】
ビットラインの電圧レベルに応じて感知ノードＳＯの電圧レベルが決定され、当該セルがプログラムされた場合には高レベルを維持するので、第２レジスタのＮＭＯＳトランジスタＮ１２６がターンオンされる。この際、第２レジスタのＮＭＯＳトランジスタＮ１２２に高レベルの信号が印加されるので、プログラムされた場合には第２ノードＱＢに高レベルデータが格納される。ところが、プログラムされていない場合には初期に格納された低レベルデータを維持する。
【００６８】
このような過程によって、該当セルがプログラムされたか否かを検証する。この際、プログラムされたセルは図１の「１０」データを格納するセルとなる。
【００６９】
次に、上位ビットプログラム動作について説明する。
【００７０】
上位ビットプログラム動作を行う前に、まず、図３で説明した各レジスタの初期化動作を行う。
【００７１】
初期化動作によって、第１レジスタの第１ノードＱＡは高レベルに、第２レジスタの第１ノードＱＢは低レベルにそれぞれ初期化されるのは同様である。
【００７２】
次に、上位ビットにプログラムするデータの入力をページバッファの第１レジスタに受ける。
【００７３】
この動作は、図４のデータ入力区間と同様に行われ、データ入力回路１５０を介して「１」または「０」データの入力を受ける。
【００７４】
次に、下位ビットプログラムによって、特定のセルに格納されたデータを読み出してページバッファの第２レジスタに格納する。
【００７５】
動作は図４のプログラム検証動作とほぼ類似であり、但し、選択されたワードラインに検証基準電圧ＰＶ２を印加せず、０Ｖの電圧を印加することにより、プログラムされたか否かを判断する。判断結果、特定のセルの下位ビットがプログラムされた場合には感知ノードＳＯの電圧レベルが高レベルを維持し、消去された場合には低レベルを維持するのは、前述と同様である。
【００７６】
この際、感知ノードＳＯが高レベルの場合には、第２レジスタのＮＭＯＳトランジスタＮ１２６がターンオンされる。この際、高レベルの信号ＬＲＳＴによってＮＭＯＳトランジスタＮ１２２がターンオンされるので、第２ノードＱＢｂには低レベルの信号が格納され、第１ノードＱＢには高レベルのデータが格納される。
【００７７】
これに対し、感知ノードＳＯが低レベルの場合には、第２レジスタのＮＭＯＳトランジスタＮ１２６がターンオフされるので、前述の初期化動作で格納された低レベルデータがそのまま維持される。
【００７８】
したがって、読み出し結果、下位ビットがプログラムされたセルに対しては第２レジスタの第１ノードＱＢに高レベルのデータが格納され、消去されたセルに対しては低レベルのデータが格納される。
【００７９】
以上説明した動作の結果として各レジスタに格納されたデータを考察すると、次の通りである。第１レジスタには、データ入力部１５０を介して、プログラムしようとするデータ「１」または「０」が格納されており、第２レジスタには、特定のセルがプログラムされたか否かに応じて「１」または「０」が格納されている。
【００８０】
次に、第１レジスタに格納されたデータに応じて、前記第２レジスタに格納されたデータを再設定し、上位ビットおよび下位ビットをプログラムするセルを特定する。このような動作は、下位ビットがプログラムされていないセルでありながら上位ビットをプログラムする場合（図１の「０１」データ）に対してのみ第２レジスタに「０」データを格納するためである。また、それ以上プログラムが必要ではないセルの場合（図１の「１１」、「１０」データ）に対しては第１レジスタおよび第２レジスタに「１」データを格納するためである。また、下位ビットがプログラムされているセルでありながら上位ビットもプログラムする場合（図１の「００」データ）に対してのみ第１レジスタに「０」データを格納するためである。
【００８１】
データ伝送動作は、図４で説明したデータ伝送動作と同様に行われる。すなわち、入力されるデータが「１（消去セル）」であれば、前記データ入出力部１５０を介して第１レジスタ１１０の第１ノードＱＡに高レベルのデータが格納される。この状態で、データ伝送用トランジスタＮ１４２に高レベルの信号ＤＴＲＮが印加されると、第１ノードＱＡに格納されたデータがラッチとインバータＩＶ１１２を介して感知ノードＳＯに印加され、高レベルのデータが第２レジスタ１２０のＮＭＯＳトランジスタＮ１２６をターンオンさせる。この際、第２レジスタ１２０のＮＭＯＳトランジスタＮ１２２には高レベルの下位ビットリセット信号ＬＲＳＴが印加されてＮＭＯＳトランジスタＮ１２２がターンオンされるので、第２ノードＱＢｂには接地電圧が印加され、第１ノードＱＢには高レベルのデータが格納される。
【００８２】
一方、入力されるデータが「０（プログラムセル）」であれば、データ入出力部１５０を介して第１レジスタ１１０の第１ノードＱＡに低レベルのデータが格納される。この状態で、データ伝送用トランジスタＮ１４２に高レベルの信号ＤＴＲＮが印加されると、第１ノードＱＡに格納されたデータがラッチとインバータＩＶ１１２を介して感知ノードＳＯに印加され、低レベルのデータが第２レジスタ１２０のＮＭＯＳトランジスタＮ１２６に伝達されてＮＭＯＳトランジスタＮ１２６をターンオフさせる。この際に、第２レジスタ１２０のＮＭＯＳトランジスタＮ１２２には高レベルの下位ビットリセット信号ＬＲＳＴが印加されてＮＭＯＳトランジスタＮ１２２がターンオンされるが、ＮＭＯＳトランジスタＮ１２６がターンオフされている状態なので、初期に第２レジスタ１２０に格納されたデータがそのまま維持される。したがって、第１ノードＱＢに初期に格納されていた低レベルのデータがそのまま維持される。
【００８３】
すなわち、第２レジスタに格納されていたデータの種類とは関係なく、第１レジスタに入力されたデータが「１」の場合には第２レジスタに「１」データが格納され、第１レジスタに入力されたデータが「０」の場合には第２レジスタに格納されていたデータがそのまま維持される。
【００８４】
表２を参照すると、さらに明確に理解することができる。
【００８５】
【表２】
2008165953.tif 000004
結果的に、下位ビットがプログラムされていないセルでありながら上位ビットをプログラムする場合、すなわち特定のセルに「０１」データを格納する場合に限って第２レジスタに「０」が格納され、残りの場合には全て「１」が入力される。但し、第２レジスタに「０」が格納された状態であれば、第１レジスタにも「０」が格納されている状態であって、下位ビットがプログラムされたセルでありながら上位ビットもプログラムする場合とは区別がつかない。これを区別するために、データ比較動作によって、第１レジスタに格納された「０」を「１」に変換する。
【００８６】
次に、第２レジスタに再設定されて格納されたデータと第１レジスタに格納されたデータとを比較し、上位ビットのみをプログラムするセルを特定する。データ比較動作のために、第１レジスタに格納されたデータと第２レジスタに格納されたデータとをデータ比較部１３０を介して比較し、第１レジスタに格納されたデータを再設定する。これは下位ビットがプログラムされたセルでありながら上位ビットもプログラムする場合に対してのみ、第１レジスタに「０」データを格納するためである。
【００８７】
前述したデータ再設定動作による表を考察すると、下位ビットがプログラムされたセルでありながら上位ビットもプログラムする場合には、既に第１レジスタに「０」データが格納され、第２レジスタに「１」データが格納されているため、別途の比較動作が不要である。ところが、下位ビットがプログラムされていないセルでありながら上位ビットをプログラムする場合には、第１レジスタにも「０」データが格納されているため、これを「１」に変換する動作が必要である。
【００８８】
データ比較部１３０を介してのデータ比較動作は、前述したように行われる。
【００８９】
まず、プリチャージ用ＰＭＯＳトランジスタＰ１４０をターンオンさせて感知ノードＳＯを高レベルにプリチャージさせる。
【００９０】
次に、高レベルの上位ビットプログラム信号ＭＰＧを印加してデータ比較部１３０のＮＭＯＳトランジスタＮ１３２、Ｎ１３４をターンオンさせる。
【００９１】
この際、第１比較回路１３２のノードＮ３と第２比較回路１３４のノードＮ４の電圧レベルによって、感知ノードＳＯの電圧レベルが異なるが、その状態は表３の通りである。
【００９２】
【表３】
2008165953.tif 000005
Ｎ３ノードの電位は第１レジスタに格納されたデータのレベルと同一であり、Ｎ４ノードの電位は第２レジスタに格納されたデータのレベルと同一である。表３のように、第１比較回路１３２のノードＮ３と第２比較回路１３４のノードＮ４の電圧レベルに応じてＮＭＯＳトランジスタＮ１３６、Ｎ１３８のターンオンが決定され、それにより各ノードの電位が感知ノードＳＯに影響を与えるかが決定される。
【００９３】
次に、ＮＭＯＳトランジスタＮ１１２に高レベルの信号ＭＲＥＡＤを印加し、感知ノードＳＯの電位に応じて第２ノードＱＡｂに接地電圧を印加する。
【００９４】
第１レジスタおよび第２レジスタのデータレベルに応じて感知ノードＳＯの電位が高レベルに決定された場合には、ＮＭＯＳトランジスタＮ１１６に高レベルの信号が印加されるので、第２ノードＱＡｂに接地電圧が印加され、よって、第１ノードＱＡに高レベルのデータ、すなわち「１」データが格納される。したがって、表３においては、第１レジスタに格納されたデータには変化がない。
【００９５】
第１レジスタおよび第２レジスタのデータレベルに応じて感知ノードＳＯの電位が低レベルに決定された場合には、ＮＭＯＳトランジスタＮ１１６に低レベルの信号が印加されるので、やはり第１レジスタに格納されたデータがそのまま維持される。
【００９６】
一方、２ノードの電位がいずれも低レベルの場合、すなわち第１レジスタおよび第２レジスタに格納されたデータがいずれも「０」の場合には、２つのトランジスタが全てターンオフされる。この際には、感知ノードＳＯの電位はプリチャージされたレベルに応じて決定される。ところが、これに先立ち、感知ノードＳＯの電位は高レベルにプリチャージされた状態なので、第１レジスタのＮＭＯＳトランジスタＮ１１６がターンオンされる。したがって、第２ノードＱＡｂに接地電圧が印加され、第１ノードＱＡに高レベルのデータ、すなわち「１」データが格納される。
【００９７】
まとめると、下位ビットがプログラムされていないセルでありながら上位ビットをプログラムする場合には、第１レジスタおよび第２レジスタに「０」データが格納されていたが、データ比較動作によって第１レジスタのデータが「１」に変換されることにより、第２レジスタにのみ「０」データが格納される。
【００９８】
データ再設定動作およびデータ比較動作を済ませた後の各レジスタに格納されたデータ状態は、次の通りである。
【００９９】
2008165953.tif 000006
このように各レジスタにデータが格納されると、プログラム準備段階が完了する。次に、添付図面を参照して上位ビットプログラム動作について説明する。
【０１００】
図５は、本実施形態に係る上位ビットプログラム動作を示す波形図である。
【０１０１】
まず、偶数ディスチャージ信号ＤＩＳＣＨｅがイネーブルされてＮＭＯＳトランジスタＮ１０２がターンオンされる。したがって、バイアス電圧ＶＩＲＰＷＲが偶数ビットラインＢＬｅに印加され、偶数ビットラインＢＬｅが高レベル電位にプリチャージされる。また、奇数ディスチャージ信号ＤＩＳＣＨｏがイネーブルされ、ＮＭＯＳトランジスタＮ１０４がターンオンされる。したがって、バイアス電圧ＶＩＲＰＷＲが前記奇数ビットラインＢＬｏに印加され、奇数ビットラインＢＬｏが高レベル電位にプリチャージされる。
【０１０２】
一定の時間後、偶数ディスチャージ信号ＤＩＳＣＨｅがディスエーブルされ、ＮＭＯＳトランジスタＮ１０２がターンオフされる。したがって、偶数ビットラインＢＬｅに印加されているバイアス電圧ＶＩＲＰＷＲが遮断される。一方、奇数ディスチャージ信号ＤＩＳＣＨｏはプログラム区間の間にイネーブル状態に維持されるので、奇数ビットラインＢＬｏは高レベル電位を維持する。
【０１０３】
次に、高レベルの上位ビットプログラム信号ＭＰＧがデータ比較部１３０のＮＭＯＳトランジスタＮ１３２、Ｎ１３４に印加されて、感知ノードＳＯに第１レジスタおよび第２レジスタのデータが印加される。
【０１０４】
データ比較部１３０の具体的な動作は、前述したとおりであり、第１レジスタおよび第２レジスタに全て「１」データが格納された場合に限って感知ノードＳＯに高レベル電圧が印加され、その他の場合には低レベル電圧が印加される。
【０１０５】
したがって、第１レジスタおよび第２レジスタの両方ともに「１」データを格納した場合（入力されたデータが「１１」、「１０」の場合）は、感知ノードＳＯが高レベルになるので、プログラムの対象とならず、第１レジスタおよび第２レジスタのいずれか一つに「０」データを格納した場合（入力されたデータが「０１」、「００」の場合）は、感知ノードＳＯが低レベルになるので、プログラムの対象となる。
【０１０６】
また、偶数ビットライン選択信号ＢＳＬｅがビットライン選択部１００に印加されて前記ＮＭＯＳトランジスタＮ１０６がターンオンされる。これにより、偶数ビットラインＢＬｅと感知ノードＳＯとが接続される。この際、感知ノードＳＯの電圧レベルによって偶数ビットラインＢＬｅの電位が異なるが、下位ビットデータの値が「１」の場合には感知ノードＳＯに高レベルのデータが伝達されるので、偶数ビットラインＢＬｅの電位は高レベルになり、反対の場合には低レベルになる。
【０１０７】
一方、第１ビットライン電圧制御部１６０に第１ビットライン電圧制御信号ＭＲＥＧが印加されるが、ＮＭＯＳトランジスタＮ１６２のしきい電圧レベルに該当する電圧信号が印加される。この際、第１レジスタの第１ノードＱＡに格納されたデータが「０」の場合には、インバータＩＶ１１６によって電圧レベルが反転されてＮＭＯＳトランジスタＮ１６４がターンオンされる。したがって、ＮＭＯＳトランジスタＮ１６２、Ｎ１６４が両方ともターンオンされ、感知ノードＳＯに接地電圧が印加され、ビットラインの電圧レベルが低レベルとなるようにする。
【０１０８】
また、第２ビットライン電圧制御部１７０に第２ビットライン電圧制御信号ＬＲＥＧが印加されるが、ＮＭＯＳトランジスタＮ１７２のしきい電圧レベルに該当する電圧信号より一定のレベルＶａ以上大きい電圧が印加される。この際、第２レジスタの第１ノードＱＢに格納されたデータが「０」の場合には、インバータＩＶ１２６によって電圧レベルが反転されてＮＭＯＳトランジスタＮ１７４がターンオンされる。
【０１０９】
一方、ＮＭＯＳトランジスタＮ１７４に接続された電源電圧Ｖｃｃは前記一定のレベルＶａよりさらに大きい電圧レベルを持つようにする。下位ビットプログラム時とは異なり、上位ビットプログラム時には本発明の目的によってビットラインの電圧レベルを一定の部分上昇させる必要があって、上位ビットプログラム時には高レベルの電圧を印加するようにする。さらに詳しくは、電源電圧Ｖｃｃは、内部電源による場合には１．５Ｖ〜２．３Ｖ程度の値を有し、外部電源による場合には２．７Ｖ〜３．６Ｖ程度の値を有する。
【０１１０】
ＮＭＯＳトランジスタＮ１７４がターンオンされた場合、ＮＭＯＳトランジスタＮ１７２とＮＭＯＳトランジスタＮ１７４との接続点にかかる電圧レベルはＶｃｃ−Ｖｔｈとなる。
【０１１１】
一方、第２ビットライン電圧制御信号ＬＲＥＧのレベルはＶａ＋Ｖｔｈなので、第２ビットライン電圧制御信号ＬＲＥＧの印加によってＶｃｃ−Ｖｔｈ値のうちＶａだけの電圧が感知ノードＳＯに印加され、ビットラインの電圧レベルが低レベルより一定のレベルＶａ以上大きくなる。この際、好ましくは、一定のレベルＶａの電圧は１．５〜２．０Ｖであることを特徴とする。
【０１１２】
前述したように、第１ビットライン電圧制御部１６０と第２ビットライン電圧制御部１７０の制御によって、プログラムしようとするデータ別に、ビットラインの電圧レベルを調節することができる。
【０１１３】
すなわち、プログラムしようとするデータが「００」の場合は、第１レジスタにのみ「０」データが格納された場合であって、ビットラインの電圧レベルに変化がない。これに対し、プログラムしようとするデータが「０１」の場合は、第２レジスタにのみ「０」データが格納された場合であって、ビットラインの電圧レベルが一定のレベルＶａ以上に上昇する。これは本発明の目的による構成であって、前述したような構成を選んだ理由を図面を参照して説明する。
【０１１４】
図６Ａは、通常のマルチレベルセルプログラム動作中の上位ビットプログラムによる特定のセルの電圧状態を示し、図６Ｂは本実施形態に係るマルチレベルセルプログラム動作中の上位ビットプログラムによる特定のセルの電圧状態を示す。
【０１１５】
図６Ａに示すように、下位ビットはプログラムされていないながら上位ビットはプログラムしようとする場合（「０１」プログラムセル）は、ＩＳＰＰプログラム電圧が上昇するにつれて、しきい電圧も倦まず弛まず上昇する傾向があるが、下位ビットおよび上位ビットを全てプログラムしようとする場合（「００」プログラムセル）は、ＩＳＰＰプログラム電圧の上昇にもかかわらず、一定時間の経過後にしきい電圧が上昇する。これにより全体的なプログラム時間が増加してしまうという問題点がある。これは、下位ビットが既にプログラムされたセルの場合に、しきい電圧が一定のレベル以上上昇している状態なので、特定の電圧以下ではプログラムが行われないためである。
【０１１６】
このため、本実施形態においては、上位ビットプログラム動作の際にはＩＳＰＰ電圧印加時に最初電圧のレベルを一定のレベル以上上昇させ、下位ビットおよび上位ビットを全てプログラムしようとする場合（「００」プログラムセル）に対しても短時間にしきい電圧を上昇させようとするのである。
【０１１７】
次に、図６Ｂを参照すると、ＩＳＰＰ電圧印加の際に最初電圧のレベルが一定のレベル以上上昇しており、それにより下位ビットおよび上位ビットをすべてプログラムしようとする場合（「００」プログラムセル）に対しても図６Ａに比べて短時間内にしきい電圧が上昇することが分かる。
【０１１８】
但し、下位ビットはプログラムされていないながらも上位ビットはプログラムしようとする場合（「０１」プログラムセル）に、前述したようなプログラム電圧を印加すると、プログラム電圧の急上昇によってオーバープログラムが発生するおそれがあるので、これを防止するために、ビットラインの電圧レベルを前述のように一定のレベルＶａだけ上昇させる。
【０１１９】
ビットラインの電圧レベルを一定のレベルＶａだけ上昇させると、ワードラインに印加されるプログラム電圧より一定のレベルＶａ減少した電圧（すなわち、Ｖｐｇｍ−Ｖａ）がフローティングゲートに印加され、オーバープログラムを防止することができる。
【０１２０】
まとめると、第１ビットライン電圧制御部１６０と第２ビットライン電圧制御部１７０の動作によって、「０１」データをプログラムしようとする場合にはビットラインの電圧レベルが一定のレベルＶａだけ上昇し、「００」データをプログラムしようとする場合にはビットラインの電圧レベルが０Ｖになる。
【０１２１】
次に、図５を参照してプログラム動作について説明し続ける。
【０１２２】
ドレイン選択トランジスタＤＳＬに高レベルの電圧を印加してメモリセルアレイの特定のセルが含まれたセルストリングと特定のビットラインとを接続させる。
【０１２３】
また、選択されたワードラインに対してはＩＳＰＰ(Incremental step pulse program)方式によってプログラム電圧を印加する。この際、前述したようにプログラム電圧の開始電圧を通常の方法とは異なるように印加する。
【０１２４】
通常、下位ビットプログラム電圧と上位ビットプログラム電圧は、互いに異なるように印加される。すなわち、下位ビットプログラム電圧に比べて約２．０Ｖ程度さらに大きい開始電圧から上位ビットプログラム電圧を印加し始める。
【０１２５】
ところが、本発明においては、下位ビットプログラム電圧に比べて約３．５Ｖ程度さらに大きい開始電圧から上位ビットプログラム電圧を印加し始める。
【０１２６】
すなわち、約１６．５Ｖから始まって０．２Ｖのステップでプログラム電圧を印加する。
【０１２７】
次に、検証動作について説明する。
【０１２８】
データの格納状態に応じて、１回のプログラムによって２つの互いに異なるしきい電圧を持つセルが形成されるので、互いに異なる２つの検証基準電圧ＰＶ１、ＰＶ３を基準として２回の検証段階を経る。
【０１２９】
まず、「０１」データに対してまともにプログラムされたかを検証基準電圧ＰＶ１を基準として検証する。全体的な検証動作は、図４の場合と類似である。
【０１３０】
まず、偶数ディスチャージ信号ＤＩＳＣＨｅが一定の期間イネーブルされて前記ＮＭＯＳトランジスタＮ１０２がターンオンされるが、前記バイアス電圧ＶＩＲＰＷＲが低レベルに遷移するので、前記偶数ビットラインＢＬｅが低レベル電位にディスチャージされる。また、前記奇数ディスチャージ信号ＤＩＳＣＨｏがイネーブルされて前記ＮＭＯＳトランジスタＮ１０４がターンオンされるので、前記奇数ビットラインＢＬｏも低レベル電位にディスチャージされる。
【０１３１】
次に、偶数ビットライン選択トランジスタＮ１０６に高レベルＶ１の電圧を一定の期間印加して偶数ビットラインＢＬｅと感知ノードＳＯとを接続させる。この際、図面には示していないが、感知ノードＳＯは、プリチャージ用トランジスタＰ１４０を一定の期間ターンオンさせて高レベルにプリチャージされた状態である。
【０１３２】
また、ドレイン選択トランジスタＤＳＬに高レベルの電圧を印加して、メモリセルアレイの特定のセルが含まれたセルストリングと特定のビットラインとを接続させる。
【０１３３】
また、選択されたワードラインに対しては検証基準電圧ＰＶ１を印加する。
【０１３４】
次に、偶数ビットライン選択トランジスタＮ１０６に高レベルＶ２の電圧を一定の期間印加して偶数ビットラインＢＬｅと感知ノードＳＯとを接続させる。
【０１３５】
また、ソース選択トランジスタＳＳＬに高レベルの電圧を印加して、メモリセルアレイの特定のセルが含まれたセルストリングと共通ソースラインとを接続させ、ビットラインから共通ソースラインに繋がる電流経路を形成させる。したがって、特定のセルがプログラムされた場合には、しきい電圧が高くなり、前記形成された電流経路を介して電流が流れなくてビットラインの電圧レベルがそのまま維持される。特定のセルがプログラムされていない場合、すなわち消去されたセルの場合には、前記形成された電流経路を介して電流が流れてビットラインの電圧レベルが低レベルに下降する。
【０１３６】
ビットラインの電圧レベルに応じて感知ノードＳＯの電圧レベルが決定され、当該セルがプログラムされた場合には高レベルを維持するので、第２レジスタのＮＭＯＳトランジスタＮ１２６がターンオンされる。この際、第２レジスタのＮＭＯＳトランジスタＮ１２２に高レベルの信号ＬＲＳＴが印加されるので、プログラムされた場合には、第１ノードＱＢに高レベルデータが格納される。ところが、プログラムされていない場合には、初期に格納された低レベルデータを維持する。
【０１３７】
このような過程によって、当該セルがプログラムされたか否かを検証し、この際、プログラムされたセルは図１の「０１」データを格納するセルになる。
【０１３８】
次に、「００」データに対してまともにプログラムされたかを検証基準電圧ＰＶ３を基準として検証する。
【０１３９】
全体的な検証動作は、データをセンシングする区間で若干の差異がある以外は前記の場合と同様である。
【０１４０】
ビットラインの電圧レベルに応じて感知ノードＳＯの電圧レベルが決定され、当該セルがプログラムされた場合には高レベルを維持するので、第２レジスタのＮＭＯＳトランジスタＮ１２６だけでなく、第１レジスタのＮＭＯＳトランジスタＮ１１６もターンオンされる。「０１」に対する検証動作とは異なり、第１レジスタのＮＭＯＳトランジスタＮ１１２に高レベルの信号ＭＲＥＡＤが印加されるので、当該セルがプログラムされた場合には、第１ノードＱＡに高レベルデータが格納される。ところが、該当セルがプログラムされていない場合には、初期に格納された低レベルデータを維持する。
【０１４１】
このような過程によって、当該セルがプログラムされたか否かを検証し、この際、プログラムされたセルは図１の「００」データを格納するセルとなる。
【０１４２】
以上、２ビットを格納するマルチレベルセルプログラム方法について述べたが、３ビットおよび４ビットを格納するマルチレベルセルプログラム方法に対しても適用可能である。すなわち、各ビット別にプログラム電圧を異にする構成を必須的に含むようにする。また、前段階でプログラムされたセルグループと最初にプログラムされるセルグループに特定し、最初にプログラムされるセルに対しては、ビットライン電圧レベルを、そうではないセルに比べて高める段階を含んで行うことができる。
【図面の簡単な説明】
【０１４３】
【図１Ａ】本発明に係るマルチレベルセル不揮発性メモリ装置の実施形態においてそのプログラム方法を順次示す図。
【図１Ｂ】同実施形態におけるプログラム方法の次順を示す図。
【図１Ｃ】同実施形態におけるプログラム方法の次順を示す図。
【図２】本実施形態の不揮発性メモリ装置の回路図。
【図３】本実施形態のページバッファの各レジスタを初期化する動作を示すタイミング図。
【図４】本実施形態に係る下位ビットプログラム動作を示す波形図。
【図５】本実施形態に係る上位ビットプログラム動作を示す波形図。
【図６Ａ】通常のマルチレベルセルプログラム動作中の上位ビットプログラムによる特定のセルの電圧状態を示す図。
【図６Ｂ】本実施形態に係るマルチレベルセルプログラム動作中の上位ビットプログラムによる特定のセルの電圧状態を示す図。
【符号の説明】
【０１４４】
ＢＬｅ      ビットライン
ＳＯ        感知ノード
１００      ビットライン選択部
１１０      第１レジスタ
１２０      第２レジスタ
１３０      データ比較部
１６０      第１ビットライン電圧制御部
１７０      第２ビットライン電圧制御部
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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