(57)【要約】      （修正有）【課題】工程ステップ数を減少させて生産コストを低減可能なフラッシュメモリ素子のコンタクト形成方法を提供する。【解決手段】第１，第２コンタクトホール１０２，１０４を形成後、それらコンタクトホールに第１，第２コンタクト物質として金属物質１０３ａと、コンタクト物質１０５ａを蒸着してそこに残るように、第１コンタクトプラグ１０２と、第２コンタクトプラグ〔ドレインコンタクト(１０４)〕を形成する。CMP工程は全ての物質に対する研磨率が同一の低選択比スラリを用いて実施する。その際、CMP工程によってコンタクト物質の上部にボーイングにより発生したシームが除去される。【選択図】図２Ｃ
2008091869.tif 000002
【特許請求の範囲】
【請求項１】
セル領域と周辺回路領域とに区分される半導体基板上に多数のセル、セレクトトランジスタおよびトランジスタを形成する工程と、
前記工程で形成された全体構造上に層間絶縁膜を形成する工程と、
前記周辺回路領域上に形成された前記トランジスタに隣接する接合領域が露出されるように前記層間絶縁膜を部分エッチングして第１コンタクトホールを形成する工程と、
前記第１コンタクトホールが埋め込まれるように第１コンタクト物質を形成する工程と、
前記セル領域上に形成された前記セレクトトランジスタに隣接するドレイン領域が露出されるように前記第１コンタクト物質および前記層間絶縁膜を部分エッチングして第２コンタクトホールを形成する工程と、
前記第２コンタクトホールが埋め込まれるように第２コンタクト物質を形成する工程と、
前記層間絶縁膜の上部が露出されるように化学的機械的研磨工程によって前記第１，第２コンタクト物質による第１，第２コンタクトを同時形成する工程と、
を含むことを特徴とするフラッシュメモリ素子のコンタクト形成方法。
【請求項２】
前記第１コンタクトが金属コンタクトであり、前記第２コンタクトがドレインコンタクトであることを特徴とする請求項１に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項３】
前記第１コンタクトがタングステンで形成されることを特徴とする請求項１に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項４】
前記第２コンタクトがポリシリコンで形成されることを特徴とする請求項１に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項５】
前記化学的機械的研磨工程は、全ての物質に対する研磨率が同一の低選択比スラリを用いて実施されることを特徴とする請求項１に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項６】
セル領域と周辺回路領域とに区分される半導体基板上に多数のセル、セレクトトランジスタおよびトランジスタを形成する工程と、
前記工程で形成された全体構造上に層間絶縁膜を形成する工程と、
前記セル領域上に形成された前記セレクトトランジスタに隣接するドレイン領域が露出されるように前記層間絶縁膜を部分エッチングして第１コンタクトホールを形成する工程と、
前記第１コンタクトホールが埋め込まれるように第１コンタクト物質を形成する工程と、
前記周辺回路領域上に形成された前記トランジスタに隣接する接合領域が露出されるように前記第１コンタクト物質および前記層間絶縁膜を部分エッチングして第２コンタクトホールを形成する工程と、
前記第２コンタクトホールが埋め込まれるように第２コンタクト物質を形成する工程と、
前記層間絶縁膜の上部が露出されるように化学的機械的研磨工程によって前記第１，第２コンタクト物質による第１，第２コンタクトを同時形成する工程と、
を含むことを特徴とするフラッシュメモリ素子のコンタクト形成方法。
【請求項７】
前記第１コンタクトがドレインコンタクトであり、前記第２コンタクトが金属コンタクトであることを特徴とする請求項６に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項８】
前記第１コンタクトがポリシリコンで形成されることを特徴とする請求項６に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項９】
前記第２コンタクトがタングステンで形成されることを特徴とする請求項６に記載のフラッシュメモリ素子のコンタクト形成方法。
【請求項１０】
前記化学的機械的研磨工程は、全ての物質に対する研磨率が同一の低選択比スラリを用いて実施されることを特徴とする請求項６に記載のフラッシュメモリ素子のコンタクト形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子のコンタクト形成方法に関するものであり、特に、工程ステップ数を減少させることができるフラッシュメモリ素子のコンタクト形成方法に関するものである。
【背景技術】
【０００２】
はじめに、フラッシュメモリ素子のコンタクト形成方法について、図１Ａ〜図１Ｄの図を参照して従来技術を概略的に説明する。まず、図１Ａに示すように、半導体基板(10)上に所定の工程を通じてセル領域には多数のメモリセルとセレクトトランジスタを形成する。半導体基板(10)の周辺回路領域上にはトランジスタ(Tr)を形成する。この後、全体構造上に層間絶縁膜(11)を形成する。エッチング工程を実施し、セレクトトランジスタ(SelTr)の間のドレイン領域が露出されるドレインコンタクトホール(12)を形成する。その後、ドレインコンタクトホール(12)が完全に埋め込まれるようにポリシリコン膜(13)を形成する。
【０００３】
つぎに、図１Ｂに示すように、層間絶縁膜(11)の上部が露出されるように化学的機械的研磨（Chemical Mechanical Polishing:CMP）工程を進行する。ポリシリコン膜がドレインコンタクトホール(12)にのみ残留するようにしてドレインコンタクト(13)を形成する。続いて、図１Ｃに示すように、周辺回路領域上のトランジスタ(Tr)に隣接した接合領域が露出されるようにエッチング工程を進行して金属コンタクトホール(14)を形成する。その後、金属コンタクトホール(14)が完全に埋め込まれるようにタングステン膜(15)を形成する。
【０００４】
そして、図１Ｄに示すように、層間絶縁膜(11)の上部が露出されるようにCMP工程を進行する。従って、タングステン膜が金属コンタクトホール(14)にのみ残留するようにして金属コンタクト(15)を形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
以上のように、フラッシュメモリ素子のコンタクト形成方法の従来技術は、狭いセルドレインコンタクトの場合、形成過程でドレインコンタクトの上部にシーム(seam)が形成されたコンタクト上部で発生するようになる。これは、ポリシリコン膜のCMP工程以後、クリーニング工程などで脆弱であり、金属コンタクトを形成するためにタングステンを蒸着する過程でタングステンがシーム地域へ浸透するようになり、これによりコンタクト抵抗値が変化する問題が発生する。
【０００６】
また、セル領域のドレインコンタクトを形成するためのエッチング、蒸着、そしてCMPなどの各工程を必要とし、さらには周辺回路領域の金属コンタクトを形成するためのエッチング、蒸着、そしてCMPなどの各工程を必要とする。すなわち、ドレインコンタクトを形成するためのCMP工程と、周辺回路領域の金属コンタクトを形成するためのCMP工程の最終の研磨高が同一であるにもかかわらず、二度のCMP工程を実施することになる。そのため、工程時間が増え、生産コストを高騰させてしまう問題がある。
【０００７】
本発明の目的は、工程ステップ数を減少させて生産コストを低減可能なフラッシュメモリ素子のコンタクト形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子のコンタクト形成方法は、セル領域と周辺回路領域とに区分される半導体基板上に多数のセル、セレクトトランジスタおよびトランジスタを形成する工程と、前記工程で形成された全体構造上に層間絶縁膜を形成する工程と、前記周辺回路領域上に形成された前記トランジスタに隣接する接合領域が露出されるように前記層間絶縁膜を部分エッチングして第１コンタクトホールを形成する工程と、前記第１コンタクトホールが埋め込まれるように第１コンタクト物質を形成する工程と、前記セル領域上に形成された前記セレクトトランジスタに隣接するドレイン領域が露出されるように前記第１コンタクト物質および前記層間絶縁膜を部分エッチングして第２コンタクトホールを形成する工程と、前記第２コンタクトホールが埋め込まれるように第２コンタクト物質を形成する工程と、前記層間絶縁膜の上部が露出されるように化学的機械的研磨工程によって前記第１，第２コンタクト物質による第１，第２コンタクトを同時形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明のフラッシュメモリ素子のコンタクト形成方法によれば、第１，第２コンタクトホールを形成後にそれらコンタクトホールに第１，第２コンタクト物質を蒸着し、CMP工程を略して直にドレイン用のコンタクトホールを形成する。その後、第１，第２コンタクト物質を蒸着して全体的にCMP工程を進行することにより、高くなったドレインコンタクトのボーイング位置によって後続のCMP工程で除去し、工程ステップ数を減少させてTATを減少させ、生産費用を節減することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明によるフラッシュメモリ素子のコンタクト形成方法の好適な実施形態について図を参照して詳記する。
【００１１】
≪第１実施形態≫
図２Ａ〜図２Ｄは、第１実施形態によるフラッシュメモリ素子のコンタクト形成方法において各工程を順に示す素子の断面図である。
【００１２】
まず、図２Ａに示す工程において、半導体基板(100)上に所定のゲート形成工程を進行し、セル領域には多数のメモリセル(Cell)とセレクトトランジスタ(SelTr)を形成する。その際、メモリセルの各々はトンネル酸化膜、フローティングゲート、誘電体膜、そしてコントロールゲートが順次積層されて構成されている。また、半導体基板(100)の周辺回路領域にはトランジスタ(Tr)が形成される。
【００１３】
その後、メモリセルと、セレクトトランジスタと、トランジスタを含む全体構造上に層間絶縁膜(101)を形成する。周辺回路領域のトランジスタ周辺の接合領域が露出されるように層間絶縁膜(101)をエッチングして第１コンタクトホール(102)を形成する。その後、第１コンタクトホール(102)が完全に埋め込まれるように第１コンタクト物質である金属物質(103a)を蒸着する。この金属物質(103a)はタングステンを用いて形成することが望ましい。
【００１４】
つぎに、図２Ｂに示す工程において、セル領域のセレクトトランジスタ間のドレイン領域が露出されるように上記金属物質(103a)と層間絶縁膜(101)をエッチングして第２コンタクトホール(104)を形成する。
【００１５】
続いて、図２Ｃに示す工程においては、第２コンタクトホール(104)が完全に埋め込まれるように第２コンタクト物質(105a)を蒸着する。この第２コンタクト物質(105a)はポリシリコンを用いて形成することが望ましい。その際、第２コンタクトホール(104)の高さは、従来技術と比較して金属物質(103a)の高さだけ増加する。これにより、第２コンタクト物質(105a)を形成するときにボーイング(bowing)が従来より上方つまり上部に形成される。
【００１６】
そして、図２Ｄに示す工程において、層間絶縁膜(101)の上部が露出されるようにCMP工程を進行して金属物質(103a)とコンタクト物質(105a)がそれぞれ第１，第２コンタクト物質として第１，第２コンタクトホールにそれぞれ残留するようにして、第１コンタクトである第１コンタクトプラグ(103)と、第２コンタクトである第２コンタクトプラグ〔ドレインコンタクト(105)〕を形成する。CMP工程は全ての物質に対する研磨率が同一の低選択比スラリー(Low Selectivity Slurry; LSS)を用いて実施することが望ましい。この時、CMP工程によりコンタクト物質膜の上部にボーイングにより発生したシームが除去される。
【００１７】
以上から分かるように、第１コンタクトプラグ(103)と第２コンタクトプラグとなるドレインコンタクト(105)を形成するためのCMP工程を一度だけ実施することによって、従来技術に比べて工程ステップ数が減るようになる。
【００１８】
≪第２実施形態≫
図３Ａ〜図３Ｃは、本発明に係る第２実施形態としてのフラッシュメモリ素子のコンタクト形成方法の各工程を順に示す素子の断面図である。
【００１９】
まず、図３Ａに示す工程において、半導体基板(200)上に所定のゲート形成工程を進行し、セル領域には多数のメモリセルとセレクトトランジスタを形成する。この時、多数のメモリセルの各々はトンネル酸化膜と、フローティングゲートと、誘電体膜と、そしてコントロールゲートが順次積層されて構成されている。また、半導体基板(100)の周辺回路領域にはトランジスタが形成される。
【００２０】
その後、多数のメモリセルと、セレクトトランジスタと、トランジスタを含む全体構造上に層間絶縁膜(201)を形成する。セル領域のセレクトトランジスタ間のドレイン領域が露出されるように層間絶縁膜(101)をエッチングして第１コンタクトホール(202)を形成する。その後、第１コンタクトホール(202)が完全に埋め込まれるように金属物質(203a)を蒸着する。この金属物質(203a)は、ポリシリコンを用いて形成することが望ましい。
【００２１】
その後、周辺回路領域のトランジスタ周辺の接合領域が露出されるように金属物質(203a)と層間絶縁膜(201)をエッチングして第２コンタクトホール(204)を形成する。
【００２２】
つぎに、図３Ｂに示す工程において、第２コンタクトホール(204)が完全に埋め込まれるようにコンタクト物質(205a)を蒸着する。このコンタクト物質(205a)はタングステンを用いて形成することが望ましい。
【００２３】
そして、図３Ｃに示す工程においては、層間絶縁膜(201)の上部が露出されるようにCMP工程を進行し、金属物質(203a)とコンタクト物質(205a)が第１，第２コンタクトホールにそれぞれ残留するようにして、第１コンタクトプラグとなるドレインコンタクト(203)と、金属の第２コンタクトプラグ(205)を形成する。CMP工程は、全ての物質に対する研磨率が同一の低選択比スラリーを用いて実施することが望ましい。このようにして、第１コンタクトプラグとなるドレインコンタクト(203)と、金属の第２コンタクトプラグ(205)を形成するためのCMP工程を一度だけ実施することにより、従来技術に比べて工程ステップ数が減る。
【００２４】
以上、本発明の実施形態について説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２５】
【図１Ａ】フラッシュメモリ素子のコンタクト形成方法の従来例を示す工程の素子の断面図。
【図１Ｂ】同従来例の次工程の素子の断面図。
【図１Ｃ】同従来例の次工程の素子の断面図。
【図１Ｄ】同従来例の次工程の素子の断面図。
【図２Ａ】本発明に係るフラッシュメモリ素子のコンタクト形成方法の第１実施形態における工程を示す素子の断面図。
【図２Ｂ】同第１実施形態における次工程を示す素子の断面図。
【図２Ｃ】同第１実施形態における次工程を示す素子の断面図。
【図２Ｄ】同第１実施形態における次工程を示す素子の断面図。
【図３Ａ】本発明に係るフラッシュメモリ素子のコンタクト形成方法の第１実施形態における工程を示す素子の断面図。
【図３Ｂ】同第１実施形態における次工程を示す素子の断面図。
【図３Ｃ】同第１実施形態における次工程を示す素子の断面図。
【符号の説明】
【００２６】
100, 200     半導体基板
101, 201     層間絶縁膜
102, 202     第１コンタクトホール
103a，105a   第１,第２コンタクト物質
103, 203     第１コンタクトプラグ（第１コンタクト）
104, 204     第２コンタクトホール
105, 205     第２コンタクトプラグ（第２コンタクト）
【図２Ａ】
2008091869.tif 000003
【図１Ａ】
2008091869.tif 000004
【図１Ｂ】
2008091869.tif 000005
【図１Ｃ】
2008091869.tif 000006
【図１Ｄ】
2008091869.tif 000007
【図２Ｂ】
2008091869.tif 000008
【図２Ｃ】
2008091869.tif 000009
【図２Ｄ】
2008091869.tif 000010
【図３Ａ】
2008091869.tif 000011
【図３Ｂ】
2008091869.tif 000012
【図３Ｃ】
2008091869.tif 000013