(57)【要約】【課題】改良された静電放電（ＥＳＤ）保護回路、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）ストレスの場合に対する改良を提供すること。【解決手段】本発明は、集積回路（ＩＣ）のためのデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護回路を提供する。ＥＳＤ保護回路は、第１の導電タイプの基板と、基板上の第１のウェルに形成され、パッドに結合された第２の導電タイプのＭＯＳ構成部分と、第１のウェルと基板を隔離するための第１のウェルと基板との間に形成された第２の導電タイプを有する隔離ウェル／領域と、を含む。加えて、回路は、隔離されたウェル／領域に結合されたＥＳＤクランプを含む。通常電力の動作中、ＥＳＤクランプは開放されている。ＣＤＭ  ＥＳＤ事象中、基板およびＭＯＳ構成部分内に蓄積されたＣＤＭ電荷は、ＩＣへの損傷を防止するためにＥＳＤクランプにより取り除かれる。【選択図】図２Ａ
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【特許請求の範囲】
【請求項１】
デバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護を有する回路であって、
基板と、
前記基板から隔離された半導体デバイスと、
前記デバイス内に所在する電荷を放電するための前記デバイスに結合されたＥＳＤクランプであって、前記デバイス内の電圧増大時にトリガするＥＳＤクランプと、を含む回路。
【請求項２】
前記ＥＳＤクランプデバイスは、ＳＣＲ、トランジスタ、ダイオード、抵抗器、コンデンサ、または、インダクタの少なくとも１つを含む請求項１に記載の回路。
【請求項３】
前記半導体デバイスはソース、ドレイン、および、ゲートを有するＭＯＳＦＥＴを含み、前記ゲートは前記回路の外部のＩ／Ｏパッドに接続されている請求項１に記載の回路。
【請求項４】
前記半導体デバイスはソース、ドレイン、および、ゲートを有するＭＯＳＦＥＴを含み、前記ゲートは内部ノードに接続されている請求項１に記載の回路。
【請求項５】
前記半導体デバイスは、前記回路の内部に接続されたコンデンサを含む請求項１に記載の回路。
【請求項６】
前記ＥＳＤクランプは、電源に結合されている請求項１に記載の回路。
【請求項７】
デバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護を有する回路であって、
第１の導電タイプの基板と、
前記基板内に形成された第２の導電タイプの第１の軽ドープ領域と、
前記第１の軽ドープ領域内に形成された第２の軽ドープ領域であって、前記第１の導電タイプの第２の軽ドープ領域と、
前記第２の軽ドープ領域内に形成された半導体デバイスと、
前記デバイス内に所在する電荷を放電するための前記第２の軽ドープ領域と参照ノードとの間に結合されたＥＳＤクランプであって、前記デバイス内の電圧増大時にトリガするＥＳＤクランプと、を含む回路。
【請求項８】
前記第２の軽ドープ領域は、前記第１の軽ドープ領域により前記基板から隔離されている請求項７に記載の回路。
【請求項９】
前記第２の軽ドープ領域に蓄積された電荷は、ＣＤＭ事象中に前記ＥＳＤクランプを介して流れる請求項７に記載の回路。
【請求項１０】
前記デバイスは、トランジスタまたはコンデンサの少なくとも１つを含む請求項７に記載の回路。
【請求項１１】
前記ＥＳＤクランプは、ＳＣＲ、トランジスタ、ダイオード、抵抗器、コンデンサ、または、インダクタの少なくとも１つを含む請求項７に記載の回路。
【請求項１２】
少なくとも１つの電源をさらに含み、前記参照ノードは電源の１つである請求項７に記載の回路。
【請求項１３】
前記半導体デバイスはソース、ドレイン、および、ゲートを有するＭＯＳＦＥＴを含み、前記ゲートは前記回路の外部のＩ／Ｏパッドに接続されている請求項７に記載の回路。
【請求項１４】
第１および第２の電源であって、前記参照ノードは前記電源の１つを含む電源と、
前記Ｉ／Ｏパッドと前記第１の電源との間に結合された第１のダイオードと、
前記Ｉ／Ｏパッドと前記第２の電源との間に結合された第２のダイオードと、をさらに含む請求項１３に記載の回路。
【請求項１５】
前記ＭＯＳＦＥＴは、前記Ｉ／Ｏパッドの入力ドライバの一部である請求項１３に記載の回路。
【請求項１６】
前記半導体デバイスはソース、ドレイン、および、ゲートを有するＭＯＳＦＥＴを含み、前記ゲートは内部ノードに接続されている請求項７に記載の回路。
【請求項１７】
前記半導体デバイスは、前記回路の内部に接続されたコンデンサを含む請求項７に記載の回路。
【請求項１８】
前記第１の導電タイプはＮ型であり、前記第２の導電タイプはＰ型である請求項７に記載の回路。
【請求項１９】
前記第１の導電タイプはＰ型であり、前記第２の導電タイプはＮ型である請求項７に記載の回路。
【請求項２０】
前記第１の軽ドープ領域は、Ｎウェル領域、ならびに、ディープＮウェル領域および埋め込み層の少なくとも１つを使用して形成されている請求項１９に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に静電放電（ＥＳＤ）保護回路の全般に関し、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）のストレスの場合に対する改善に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）および他の半導体デバイスは、ＥＳＤ事象との接触により生成されることがある高電圧に極端に敏感である。そのため、集積回路のためには、静電放電（ＥＳＤ）保護回路が不可欠となる。ＥＳＤ事象は、一般に高電位（典型的に、数キロボルト）の放電の結果として生じ、短い持続時間（典型的に、１００ナノ秒）の高電流（数アンペア）のパルスを導く。ＥＳＤ事象は、ＩＣ内で、例えば、ＩＣのリード線との人体の接触により、または、ＩＣの他のリード線に放電されている荷電された機械により発生することが可能である。製品内への集積回路の取付け中に、これらの静電放電はＩＣの機能を破壊または阻害する可能性があり、したがって、製品に対する高価な修理を必要とする可能性があり、この修理は、そのＩＣがさらされた可能性のある静電放電の放散のための機構を設けることにより回避され得たものである。ＩＣ自体が荷電されると、放電は、ＩＣ基板の単一のピンを介してさえ起こり得る。このタイプのストレスは、デバイス帯電モデル（ＣＤＭ）としてモデル化されている。
【０００３】
ＩＣを製造するためには、様々なタイプの物理的および化学的な工程がある。多くの異なった工程が、多くの異なった工程選択肢を有して存在する。多くの場合、これらの工程選択肢の１つまたは複数は、隔離ウェルの作成を可能にする。ウェルは、このウェルと基板との間に電圧差を作成することが可能である時に、「隔離」されたと考えられる。
【０００４】
多くの異なったタイプのクランプが、ＥＳＤからＩＣを保護するために存在する。一般に、これらのクランプは、通常の動作中に低い漏れ（すなわち、極端に高い抵抗）を示し、ＥＳＤの間には低い抵抗を示す。これらのクランプは、電力パッドおよび／またはＩＯパッドに接続されている。外部のピンに接続されているいずれのパッドも、このパッドに接続された何らかの種類のＥＳＤクランプを有さなければならない。同様に、チップ内のいくつかのピンも何らかのＥＳＤ保護を必要とする。ピンのいくつかの典型的な例は、異なった電力領域の間に接続されたドライバおよびレシーバである。
【０００５】
米国特許第６８８５５２９号明細書は、ＣＤＭの脅威を解決するディープＮウェル構造を使用したＣＤＭ保護設計を開示している。この特許におけるＣＤＭの脅威は、機能デバイスが（隔離されたウェル内ではなく）基板中に直接に接地されているために、導入されている。ＣＤＭ条件下では、基板が多くの静電電荷で満たされている。この問題は、隔離用ウェルを導入することにより、基盤からその機能デバイスを隔離することにより解決される。機能デバイスは、基板中の電荷がこの機能デバイスを損傷しないように、前記隔離用ウェル内に設置されている。基板とパッドとの間のクランプは、基板を放電させるために設置されている。米国特許第６８８５５２９号明細書は、機能デバイスが設置されている隔離されたウェル内の電荷が「ゲート酸化物を損傷するには少なすぎる」と述べている。しかし、これは正しくない。電荷の数は限られているが、それらはゲート酸化物を損傷し得る。
【０００６】
図１Ａは、ＣＤＭ  ＥＳＤ保護のための集積回路１００の従来技術の断面図を示す。回路１００は、第１の導電タイプを有するＰ基板１０２などの軽ドープ領域と、第２の導電タイプのディープＮウェル１０８およびＮウェル１１０などの第１の軽ドープ領域と、を含んでいる。同回路は、好ましくは第１の軽ドープ領域であるディープＮウェル１０８およびＮウェル１１０内に形成された第１の導電タイプのＰウェルである第２の軽ドープ隔離領域１０６をさらに含んでいる。したがって、図１Ａに示されたように、領域１１０は、好ましくは、隔離領域１０６の周囲のリング構造を形成し、かつ、Ｎウェル領域１０８とともに、基板１０２からＰウェル領域１０６を隔離している。
【０００７】
図１Ａに戻ると、同回路は、トランジスタ、図１Ａに示された通りの例示的ＭＯＳＦＥＴなどの半導体デバイス１０４をさらに含んでいる。トランジスタ１０４は、好ましくは、第２の軽ドープ隔離領域１０６、すなわち、第１の導電タイプの隔離Ｐウェル内に形成される。トランジスタ１０４は、第１の重ドープ領域１０４ａ、第２の重ドープ領域１０４ｂ、および、ゲート１０４ｃを含んでいる。ゲートは、回路１００の周辺外部に導く入力／出力（Ｉ／Ｏ）パッドなどの高感度ノード１１８に接続されている。トランジスタ１０４は、図１ＡのＮ＋  １０４ａの場合の第２の導電タイプの第１の重ドープ領域と、同じく第１の導電タイプの隔離ウェル１０６内に形成された第２の導電タイプの、第２の重ドープ領域Ｎ＋  １０４ｂと、を含んでいる。
【０００８】
図１Ａにおける説明的な流れとして示されたように、Ｎウェル１１０およびディープＮウェルは第１の電源、すなわち、第１の電位１２２、例えばＶＤＤに結合されている。Ｐ基板１０２は第２の電源、すなわち、第２の電位１２４、例えば、重ドープ領域Ｐ＋  １２０を介した接地に接続されている。隔離Ｐウェル領域１０６は中核回路１１４を介して第２の電位１２４に接続されている。そのため、重ドープ領域Ｐ＋  １１６が追加されている。領域１１６は、隔離領域１０６と中核回路１１４との間に低オーム抵抗経路を構成する。トランジスタ１０４は、好ましくは、中核回路１１４を介して電位１２２および１２４に接続されている。中核回路１１４は、好ましくは、トランジスタ、抵抗器、インダクタ、コンデンサ、金属配線などとすることができる。中核回路１１４は、通常の動作のための要件を満たすように設置され、かつ、同回路の機能は応用例に依存している。
【０００９】
加えて、図１Ａに示されたように、ダイオード１２６として表されたクランプが高感度ノードであるＩ／Ｏパッド１１８と電源１２２または１２４との間に設置されている。ダイオードは、ＥＳＤストレスに対してゲート１０４ｃを保護するために追加されている。同図には示されていないが、局所クランプなどの他のＥＳＤ保護要素が、好ましくは、ノード１１８と電源１２２または１２４との間に設置されることが可能である。ＣＤＭストレス状態での故障は、本明細書で以下に説明されるように、この図については可能である。
【００１０】
図１Ｂ、１Ｃ、および、１Ｄを参照すると、図１ＡのＩＣ回路１００のための動作例が示されている。より詳細には、図１ＢはＣＤＭの前の図１ＡのＩＣ回路１００に対するＣＤＭの説明を示している。ＣＤＭ事象が起きる前に、ＩＣは荷電される。これは、電荷１３２（すなわち、正のＣＤＭに対しては正の電荷、負のＣＤＭに対しては負の電荷）がＩＣ１００全体にわたり保存され、したがって、隔離ｐウェル領域１０６内にも保存されることを意味する。ＣＤＭの発生中、Ｐ基板１０２およびディープＮウェル１０８の内部の電荷は、電源回線１２２および１２４への低抵抗経路を典型的に有する。そのため、ＣＤＭ発生中は、Ｐ基板１０２およびディープＮウェル１０８からの電荷１３２は、図１Ｃに示されたように電源回線１２２および１２４に典型的に容易に流れることができる。しかし、この場合の流れは、図１Ｄに示された隔離Ｐウェル領域１０６の内部の電荷１３２については、実現しない。これらの電荷１３２は、中核回路１１４の抵抗値、ゲート酸化物の厚さ、および、ＣＤＭストレスのレベルによっては、中核回路１１４を介して、または、ゲート酸化物１０４ｃを介してのいずれかで流れる。電荷１３２が中核回路１１４を介して流れる場合、ＩＣ１００の損傷は、中核回路１１４からの非効率的なＥＳＤ保護により可能となる。電荷１３２がゲート酸化物を介して流れる場合、ＩＣ１００の損傷は、同じくほとんど確実である。図１Ｄに示されたように、ゲート１０４ｃのゲート酸化物が損傷を受ける。したがって、これらの隔離ウェル、例示的Ｐウェル隔離領域１０６は、ＣＤＭストレスの発生中にＩＣ１００への脅威を課することができる。
【特許文献１】米国特許第６８８５５２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そのため、当技術分野には、改良された静電放電（ＥＳＤ）保護回路、より詳細には、集積回路（ＩＣ）の保護回路におけるデバイス帯電モデル（ＣＤＭ）ストレスの場合に対する改良を提供する必要性がある。
【課題を解決するための手段】
【００１２】
本発明の一実施形態において、基板と、基板から隔離された半導体デバイスと、デバイスに所在する電荷を放電するためにデバイスに結合されたＥＳＤクランプデバイスと、を含むデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護を有する回路が提供される。
【００１３】
本発明の好ましい実施形態において、第１の導電タイプの基板と、基板内に形成された第２の導電タイプの第１の軽ドープ領域と、第１の軽ドープ領域内に形成された第２の軽ドープ領域と、を含むデバイス帯電モデル（ＣＤＭ）静電放電（ＥＳＤ）保護を有する回路が提供される。第２の軽ドープ領域は第１の導電タイプである。この回路は、第２の軽ドープ領域に形成された半導体デバイスと、第２の軽ドープ領域と参照ノードとの間に結合されたＥＳＤクランプデバイスと、をさらに含む。
【発明を実施するための最良の形態】
【００１４】
本発明は、追加のＥＳＤクランプを隔離されたウェル（または接合）に接続することによりＩＣのＣＤＭ性能を高めるための技術に関する。図２Ａは、本発明の一実施形態によるＣＤＭ  ＥＳＤ保護のための集積回路ＩＣ２００の断面図を示している。ＩＣ２００は、Ｐ基板１０４からＰウェル領域１０６を隔離／分離するための隔離領域の周囲にリング構造を形成するディープＮウェル１０８およびＮウェル１１０を使用して隔離Ｐウェル領域１０６内に形成されたトランジスタ１０４の断面図を示している。さらに、追加のＥＳＤクランプ２０２は、図２Ａに示されたように隔離されたＰウェル１０６に結合されている。より詳細には、ＥＳＤクランプ２０２は、隔離されたＰウェル１０６と参照ノードとの間に設置されている。参照ノードの選択は、雑音、クロスカップリング、および、他のＥＳＤ要素などの通常動作の要件に依存する。好ましくは、ＥＳＤについて、かつ、図２Ａの本実施例において、隔離されたウェル１０６への端末は、ＥＳＤクランプ２０２を備えた第２の電位１２４（すなわち、参照ノード）に結合されている。通常動作の要件によっては、ＥＳＤクランプ２０２は、好ましくは、（トリガデバイスがあっても、なくても）ＳＣＲ、ＭＯＳ、ダイオード、抵抗器、または、他の要素の１つを含んでもよい。上記に検討されたように、１つの実施は、第２の電位１２４が接地回線の１つとなることである。しかし、隔離されたウェル１０６が、接地電位１２４に加えて別の接地に結合されている場合が多く存在する。これは、好ましくは、雑音などの通常動作の要件によるものである。ここで、隔離されたウェル１０６の電圧は第２の電位１２４とほぼ等しくなっており、そのため、直列になった１つまたは複数のダイオードがＥＳＤクランプ２０２として利用されることが可能となっている。しかし、隔離されたウェル１０６と第２の電位１２４との間の電圧差が、通常の動作中により大きくなる場合、または、いくつかの他のより多くの厳しい要件が存在するなどの他の考えられる場合もある。それらの場合において、ＳＣＲ、トランジスタ、抵抗器、コンデンサ、または、インダクタなどの他の要素は、好ましくは、隔離されたＰウェル１０６の電荷を取り除くためのＥＳＤクランプ２０２として利用される。
【００１５】
図２Ｂを参照すると、本発明の実施形態によるＣＤＭ発生中の図２ＡのＩＣ２００の断面図が示されている。図２Ｂに示されたように、ＥＳＤクランプ２０２は隔離されたＰウェル１０６から電荷を取り除くために追加されている。したがって、ＣＤＭの発生中、図２Ｂに示されたように、隔離されたＰウェル１０６内の電荷１３２は、中核回路１１４またはゲート酸化物のいずれかへの損傷を防止するための専用のＥＳＤ経路、すなわち、ＥＳＤクランプ２０２を介して流れることが可能とされ、したがって、ＩＣ１００への損傷を回避する。図１Ｃに既に示されたように、基板１０２およびＮウェル１１０（および、ディープＮウェル１０８）内の電荷は、それぞれノード電位１２４および１２２に容易に流れる。ＥＳＤ放電の初期段階では、電荷は隔離されたウェル１０６内に残存する。一方の側における基板１０２およびＮウェル１１０と、他方の側における隔離されたＰウェル１０６との間の放電の差のために、Ｉ／Ｏパッド１１８と基板１０２との間には電圧差が作り出される。従来技術においては、構築された電圧がゲートを損傷させるのに十分高くなるが、本発明においては、ＥＳＤクランプ２０２がゲート酸化物の破壊または中核回路１１４の故障より低い電圧でオンとなる。クランプ２０２のトリガが、ゲート酸化物にわたる電圧増大をさらに制限し、そのため、この酸化物を保護し、かつ、隔離されたウェル１０６の電荷を参照ノード（すなわち、図２Ａおよび図２Ｂにおけるノード電位１２４）に、続いて、最終的にＩ／Ｏパッド１１８に放電する。
【００１６】
本発明はＥＳＤクランプ２０２の設置に限られてはいないことに注意されたい。図２Ｃは、図２ＡのＩＣ２００の例示的断面図を示しており、同図中、ＥＳＤクランプ２０２は隔離されたＰウェル１０６と、第２の電位１２４の代わりに第１の電位１２２との間に設置されている。したがって、図２Ｃのこの実施例において、隔離されたウェル１０６への端末は、ＥＳＤクランプ２０２を備えた第１の電位１２２（すなわち、参照ノード）に結合されている。負のＣＤＭについては、これは、高感度ノードのＥＳＤ保護がＥＳＤダイオード１２６ａおよび１２６ｂのみを含み、局所クランプを含まない場合に、図２Ｂの電荷が第２の電位１２４に流れるように有利となり得る。第１の電位１２２と第２の電位１２４との間には、（図示されていない）電力クランプが常に所在している。そのため、図２Ｂの電荷は、電力クランプを介して第１の電位１２２に進行する必要があり、続いて、ダイオード１２６ａを介してＩ／Ｏパッド１１８に進行する。しかし、本発明のこの実施形態においては、電荷が第１の電位１２２へと直接に流れ、もはや電力クランプを介して進行するいかなる必要性もない。ゲート１０４ｃにわたる電圧増大は、ここでより低くなり、すなわち、より小さな抵抗性の経路を有する。
【００１７】
図２Ｄを参照すると、ＩＣの中核内の隔離されたウェルのために本発明を利用した図２ＡのＩＣ２００の説明的例示的断面図が示されている。この実施例において、隔離されたウェル、すなわち、Ｐウェル１０６は、図２Ａに例示された通りの周辺部における代わりに、ＩＣ１００の中核内に設置されている。従来技術においては、ＣＤＭストレスの発生中、内部ノードは、Ｉ／Ｏパッド１１８内でのようにゲート１０４ｃにわたる電圧増大を作成する隔離されたウェル１０６とは異なった速度で放電することができる。そのため、ゲートの損傷を防止するために、本実施形態においては、隔離されたウェル１０６内の電荷が、好ましくは、別の内部ノードと結合されたＥＳＤクランプ２０２でも放電される。図２Ｄの一実施例は、別の内部ノードが電位の１つ、すなわち、図２Ａに説明された通りの第２の電位１２４であることを示している。したがって、この実用例においては、基板１０２および隔離されたウェル１０６の電荷が同じ速度で放電される。本実施形態の図２Ｄに示されたように、トランジスタ１０４のゲート１０４ｃは中核回路１１４に接続されてはいるが、このゲート１０４ｃは、好ましくは、内部ノードにも接続されることが可能である。
【００１８】
次に図２Ｅを参照すると、本発明において説明されている技術の長所を示すために使用されている別のデバイス、例えば、コンデンサの保護を利用する図２ＡのＩＣ２００の説明的例示的断面図である。したがって、隔離されたウェル１０６が放電され得ず、かつ、デバイスを損傷するという問題は、トランジスタのみに限定されてはいない。図２Ｅは、隔離されたウェル内のデバイス、すなわち、デバイス１０６がトランジスタ１０４の代わりにコンデンサ２０４である場合の流れを示している。ＥＳＤクランプ２０２は電位１２４と隔離されたＰウェル１０６との間に結合されて示されている。この場合、隔離されたウェル１０６（および、２０４ａ）への接続は独立したタップ１１６ではないが、デバイスの一部となっている。電荷は、ストレス発生中に、タップ領域２０４ａを介して（または、２０４ｂを介してさえ、この場合、これらの２つのタップは一体に結合されている）ＥＳＤクランプ２０２に流れる。さらに、電荷は、同図においては出力となっている電位Ｖｓｓ１２４に流れる。電荷は、この電位に到達すると、前述の実施形態において説明されたように、チップの内部の（図示されていない）ストレスを受けているピンに流れることができる。当業者が上述の発明の技術を利用するために多くの他のデバイスを利用できることに注意することは重要である。
【００１９】
本発明はＮＭＯＳ構成部分のために例示されているが、当業者は、ＰＭＯＳ構造のデバイスも好ましく利用され得ることを理解されよう。さらに、本発明は、隔離されたＰウェルに対する使用に制限されていない。ＶｓｓもしくはＶｄｄのバスから隔離されているか、または、何らかの中核回路を介してそれらのバスにのみ接続されているいずれのウェルも、本発明において説明された通りの保護を必要とする。
【００２０】
ディープＮウェル（または、埋め込み層）を使用する技術に加えて、この種類の保護が適切となる可能性のある典型的な場合はシリコンオンインシュレータ（ＳＯＩ）集積回路の場合であり、この場合、トランジスタの本体領域はＶｓｓおよびＶｄｄのバスから容易に隔離される。なぜなら、トランジスタの本体領域（すなわち、ウェル）と接地接続との間には何らの基板接続もないからである。他の工程は、例えば、多くの隔離されたウェルが使用されるバイポーラ技術（ＢＣＤ技術、ＨＶ技術）である。
【００２１】
本発明の教示を組み込んだ様々な実施形態が本明細書において詳細に示され、かつ、説明されたが、当業者は、本発明の精神および範囲から逸脱せずに、これらの教示をそれでも組み込んだ多くの他の様々な実施形態を容易に工夫することができる。
【図面の簡単な説明】
【００２２】
【図１Ａ】ＣＤＭ  ＥＳＤ保護のための集積回路の従来技術の断面図である。
【図１Ｂ】チップが荷電された時の図１Ａの説明的従来技術の断面図である。
【図１Ｃ】ＣＤＭ発生中の図１Ａの説明的従来技術の断面図である。
【図１Ｄ】ＣＤＭ発生中の図１Ａの説明的従来技術の断面図である。
【図２Ａ】本発明の一実施形態によるＣＤＭ  ＥＳＤ保護を備えた集積回路の説明的断面図である。
【図２Ｂ】本発明の実施形態によるＣＤＭ発生中の図２Ａの説明的断面図である。
【図２Ｃ】本発明の代替実施形態による図２Ａの説明的例示的断面図である。
【図２Ｄ】本発明の他の代替実施形態による図２Ａの説明的断面図である。
【図２Ｅ】本発明の図２Ａを参照したさらに他の実施形態の説明的断面図である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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