(57)【要約】【課題】耐湿性が優れた半導体装置及びその製造方法を提供する。【解決手段】半導体装置１において、シリコンからなる基板２と、基板２上に設けられ金属配線を含まない下地絶縁層３と、下地絶縁層３上に設けられ金属配線６を含む配線層４とを設ける。下地絶縁層３及び配線層４は、基板２の周辺領域Ｓを除く駆動領域Ｃのみに形成する。そして、窒化シリコンからなり、駆動領域Ｃと周辺領域Ｓとの境界において下地絶縁層３及び配線層４の側面を覆う側壁７を設ける。【選択図】図１
2008041804.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に設けられ金属配線を含まない下地絶縁層と、
前記基板の周辺領域を除く駆動領域において前記下地絶縁層上に設けられ金属配線を含む配線層と、
水に対して膜質が密な材料からなり前記駆動領域と前記周辺領域との境界において前記配線層の側面を覆う側壁と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記周辺領域には前記下地絶縁層は設けられておらず、
前記側壁は、前記境界において前記下地絶縁層の側面も覆っていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記周辺領域には前記下地絶縁層の下部のみが設けられており、
前記側壁は、前記境界において前記下地絶縁層の上部の側面も覆っていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記配線層上に設けられた保護膜と、
窒化物又は炭化物からなり前記配線層と前記保護膜との間に設けられた介在層と、
をさらに備え、
前記配線層の最上層に配置された前記金属配線の上面は前記介在層によって覆われていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
ウェーハ上に金属配線を含まない下地絶縁層を形成する工程と、
前記下地絶縁層上に金属配線を含む配線層を形成する工程と、
スクライブラインを含む領域から前記配線層を除去する工程と、
窒化物又は炭化物からなる絶縁膜を形成する工程と、
前記領域から前記絶縁膜を除去することにより、前記窒化物又は炭化物からなり前記領域の外縁部において前記配線層の側面を覆う側壁を形成する工程と、
前記ウェーハを前記スクライブラインに沿って切り分ける工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳細には、基板上に配線層が設けられた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置は、シリコン等の半導体材料からなるウェーハ上にゲート電極等を含む絶縁層を形成し、この絶縁層上に多層配線層を形成した後、ウェーハをダイシングして複数個のチップに切り分けることにより製造されている。従って、各チップの端面においては、半導体基板、絶縁層及び多層配線層の切断面が露出する（例えば、特許文献１参照。）。
【０００３】
近年、配線間の寄生容量を低減するために、多層配線層における層間絶縁膜をＬｏｗ−ｋ膜、すなわち、誘電率が低い材料により形成する技術が開発されている。しかしながら、このようなＬｏｗ−ｋ膜は空隙率が高く、膜質が脆いことが多い。このため、Ｌｏｗ−ｋ膜を積層して形成した多層配線層は、耐湿性が劣化する可能性がある。耐湿性が劣化すると、配線の導通不良を引き起こす可能性がある。
【０００４】
【特許文献１】特開２００４−３０３７８４号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、耐湿性が優れた半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、基板と、前記基板上に設けられ金属配線を含まない下地絶縁層と、前記基板の周辺領域を除く駆動領域において前記下地絶縁層上に設けられ金属配線を含む配線層と、水に対して膜質が密な材料からなり前記駆動領域と前記周辺領域との境界において前記配線層の側面を覆う側壁と、を備えたことを特徴とする半導体装置が提供される。
【０００７】
本発明の他の一態様によれば、ウェーハ上に金属配線を含まない下地絶縁層を形成する工程と、前記下地絶縁層上に金属配線を含む配線層を形成する工程と、スクライブラインを含む領域から前記配線層を除去する工程と、窒化物又は炭化物からなる絶縁膜を形成する工程と、前記領域から前記絶縁膜を除去することにより、前記窒化物又は炭化物からなり前記領域の外縁部において前記配線層の側面を覆う側壁を形成する工程と、前記ウェーハを前記スクライブラインに沿って切り分ける工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、耐湿性が優れた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について、添付の図面を参照して詳細に説明する。  
図１は、本実施形態に係る半導体装置を例示する断面図である。  
本実施形態に係る半導体装置は、ウェーハが切り分けられて作製されたチップ状の半導体装置である。
【００１０】
図１に示すように、本実施形態に係る半導体装置１においては、例えばシリコン（Ｓｉ）等の半導体材料からなる基板２が設けられている。基板２においては、基板２の端縁（すなわち、ダイシング前にスクライブラインであった領域）を含む周辺領域Ｓと、周辺領域Ｓ以外の領域である駆動領域Ｃとが設定されている。基板２上における少なくとも駆動領域Ｃの一部には、下地絶縁層３が設けられている。下地絶縁層３は、絶縁膜に例えばゲート電極（図示せず）及びヒューズ（図示せず）等のポリシリコンからなる部材並びにコンタクトプラグ（図示せず）等が埋め込まれた層であり、金属配線は設けられていない。図１においては、下地絶縁層３が駆動領域Ｃのみに設けられており、周辺領域Ｓには設けられていない例を示しているが、下地絶縁層３は駆動領域Ｃ及び周辺領域Ｓの双方に設けられていてもよく、または、駆動領域Ｃには下地絶縁層３の全体が設けられており、周辺領域Ｓには下地絶縁層３の下部のみが設けられていてもよい。
【００１１】
なお、本明細書において、「金属配線」とは、金属又は合金からなり、基板２の表面に平行な方向に電気信号を伝達する配線をいい、ゲート電極及びヒューズ等の半導体材料からなる部材並びにコンタクトプラグ及びビアプラグ等の基板２の表面に垂直な方向にのみ電気信号を伝達する部材は含まない。
【００１２】
また、下地絶縁層３上には配線層４が設けられている。配線層４においては、絶縁膜５中に金属配線６が埋め込まれている。配線層４は、半導体装置１の周辺領域Ｓには設けられておらず、駆動領域Ｃのみに設けられている。なお、配線層４において、金属配線６が多層に形成されていてもよい。
【００１３】
そして、半導体装置１における駆動領域Ｃと周辺領域Ｓとの境界には、下地絶縁層３及び配線層４の側面を覆うように、側壁７が設けられている。側壁７は水に対して膜質が密な材料又は水を通しにくい材料、例えば、基板２を形成する半導体材料の窒化物又は酸化物により形成されている。例えば、基板２がシリコンからなる場合は、側壁７は窒化シリコン（ＳｉＮ）又は炭化シリコン（ＳｉＣ）により形成されている。図１に示す例では、周辺領域Ｓには、配線層４及び下地絶縁層３がいずれも設けられていないため、側壁７は配線層４の側面だけでなく、下地絶縁層３の側面も覆っている。  
なお、下地絶縁層３が周辺領域Ｓにも設けられている場合には、側壁７は配線層４の側面のみを覆えばよい。また、周辺領域Ｓに下地絶縁層３の下部のみが設けられており上部が設けられていない場合は、側壁７は下地絶縁層３の上部の側面及び配線層４の側面を覆えばよい。
【００１４】
次に、本実施形態に係る半導体装置１の製造方法について説明する。  
図２（ａ）乃至（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。  
図２（ａ）に示すように、例えばシリコンからなるウェーハ２ｗを用意する。そして、このウェーハ上に下地絶縁層３を形成する。上述の如く、この下地絶縁層３は金属配線を含まない層である。次に、この下地絶縁層３上に、金属配線６を形成し、この金属配線６を埋め込むように絶縁膜５を形成することにより、配線層４を形成する。なお、金属配線６及び絶縁膜５の形成を繰り返して、配線層４を多層配線層としてもよい。この場合は、配線層４の上面において最上層の金属配線６が露出する。
【００１５】
次に、図２（ｂ）に示すように、ウェーハ２ｗにおけるスクライブライン（図示せず）を含むスクライブライン領域ＳＬから配線層４及び下地絶縁層３を除去する。なお、このとき、このスクライブライン領域ＳＬにおいて、下地配線層３の上部のみを除去して下部を残留させてもよく、下地絶縁層３の全体を残留させてもよい。
【００１６】
次に、図２（ｃ）に示すように、絶縁膜７ａを全面に形成する。絶縁膜７ａは、窒化物又は炭化物、例えば、ウェーハ２ｗを形成する半導体材料の窒化物又は炭化物、例えば、窒化シリコン又は炭化シリコンを堆積させて形成する。
【００１７】
次に、図２（ｄ）に示すように、異方性エッチングを施し、スクライブライン領域ＳＬから絶縁膜７ａを除去する。これにより、絶縁膜７ａは下地絶縁層３及び配線層４の側方に残留し、スクライブライン領域ＳＬの外縁部において下地絶縁層３及び配線層４の側面を覆う側壁７となる。なお、図５に示す例では、このとき、配線層４の上面上からも絶縁膜７ａを除去しているが、配線層４の上面上には絶縁膜７ａを残留させてもよい。
【００１８】
次に、図１に示すように、ウェーハ２ｗをスクライブラインに沿って切り分ける。これにより、半導体装置１が製造される。このとき、ウェーハ２ｗにおいて分断されたスクライブライン領域ＳＬ（図５参照）が半導体装置１の周辺領域Ｓとなり、ウェーハ２ｗにおけるスクライブライン領域ＳＬを除く領域が半導体装置１の駆動領域Ｃとなる。
【００１９】
本実施形態によれば、配線層４及び下地絶縁層３の側面が側壁７により覆われているため、配線層４及び下地絶縁層３の側面が露出することがなく、水分が配線層４内及び下地絶縁層３内に侵入することを防止できる。また、側壁７は、窒化物又は炭化物により形成されているため、水密性が高い。これにより、半導体装置１の耐湿性を向上させることができる。
【００２０】
なお、配線層４の上面において少なくとも一部の金属配線６が露出していている場合には、配線層４上に保護膜（図示せず）を設け、この保護膜と配線層４との間に、基板２を形成する半導体材料の窒化物又は炭化物、例えば、窒化シリコン又は炭化シリコンからなる介在層（図示せず）を設けてもよい。保護膜を設けることにより、半導体装置１の信頼性をより一層向上させることができる。また、配線層４と保護膜との間に介在層を設けることにより、配線層４と保護膜との間から水分が侵入して金属配線６に損傷を与えることを防止できる。
【００２１】
次に、本実施形態を具現化する具体例について説明する。  
先ず、本実施形態の第１の具体例について説明する。  
図３は、本具体例に係る半導体装置を例示する断面図である。  
本具体例に係る半導体装置は、例えば、ＩＣ（Integrated Circuit：集積回路）又はＬＳＩ（Large Scale Integrated circuit：大規模集積回路）が形成されたチップである。
【００２２】
図３に示すように、本具体例に係る半導体装置１１においては、シリコン基板１２が設けられており、シリコン基板１２の上面の一部には、ＬＯＣＯＳ（Local Oxidation of Silicon）からなる素子分離膜１３が形成されている。また、シリコン基板１２及び素子分離膜１３上には、下から順に、下地絶縁層としてのＰＭＤ（Pre Metal Dielectric）１４、多層配線層１５、酸化膜１６、窒化膜１７、及び樹脂膜１８が積層されている。なお、酸化膜１６及び窒化膜１７によりパッシベーション膜が構成されており、パッシベーション膜及び樹脂膜１８により保護膜が形成されている。
【００２３】
ＰＭＤ１４は、例えばＬｏｗ−ｋ材料からなる絶縁膜２１内に、後述するゲート電極２２、ヒューズ２３及びコンタクトプラグ２４が埋め込まれた層である。絶縁膜２１を形成するＬｏｗ−ｋ材料には、例えば、ＳｉＯ２系の材料、ＳｉＯＣ系の材料、ＳｉＣ系の材料又は有機系の絶縁材料が使用されている。
【００２４】
多層配線層１５においては、例えばＬｏｗ−ｋ材料からなる層間絶縁膜（ＩＬＤ：Inter Layer Dielectric）２５が設けられている。そして、層間絶縁膜２５の下面には、ＰＭＤ１４のコンタクトプラグ２４に接続された第１配線（１ｓｔ  Ｍｅｔａｌ）２６が埋め込まれており、層間絶縁膜２５の上面上には、第２配線（２ｎｄ  Ｍｅｔａｌ）２７及びパッド２８が形成されており、層間絶縁膜２５の内部には、第１配線２６を第２配線２７又はパッド２８に接続するビアプラグ２９が埋設されている。層間絶縁膜２５を形成するＬｏｗ−ｋ材料には、例えば、ＳｉＯ２系の材料、ＳｉＯＣ系の材料、ＳｉＣ系の材料又は有機系の絶縁材料が使用されている。  
なお、図３においては、多層配線層１５には第１配線２６及び第２配線２７の２層しか示されていないが、多層配線１５には３層以上の配線が設けられていてもよい。この場合、各配線間は層間絶縁膜２１によって絶縁されると共に、ビアプラグ２９によって接続される。また、パッド２８は最上層の配線と同じ高さに設けられる。
【００２５】
酸化膜１６は、例えば、ＴＥＯＳ（Tetra-Etyl-Ortho-Silicate：正珪酸四エチル（Si(OC2H5)4））を原料としてプラズマＣＶＤにより形成されたＴＥＯＳ膜などの酸化シリコン系の膜であり、多層配線層１５の第２配線２７と窒化膜１７との緩衝膜として機能する。また、窒化膜１７は、例えば窒化シリコン（ＳｉＮ）により形成されており、多層配線層１５への水分等の侵入を防止するものである。更に、樹脂膜１８は保護膜として機能し、例えばポリイミドにより形成されている。
【００２６】
また、半導体装置１１においては、半導体装置１１の端縁を含む周辺領域Ｓと、周辺領域Ｓを除いた領域である駆動領域Ｃが設定されており、駆動領域Ｃには、素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐが設定されている。素子領域Ｄは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）等の能動素子が設けられた領域である。ヒューズ領域Ｆは、例えば冗長回路に接続されたヒューズが設けられた領域である。パッド領域Ｐは、外部に対する接続を行うパッドが設けられた領域である。なお、図３においては、素子領域Ｄ、ヒューズ領域Ｆ、パッド領域Ｐ及び周辺領域Ｓがこの順に１つずつ配列されている例が示されているが、本発明はこれに限定されず、駆動領域Ｃにおける素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐの有無、数及び配置は任意である。
【００２７】
素子領域Ｄにおいては、素子分離膜１３は設けられておらず、シリコン基板１２上に、ＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８がこの順に設けられている。素子領域Ｄにおいては、シリコン基板１２の上面に、ＭＯＳＦＥＴ等の能動素子（図示せず）が形成されている。また、ＰＭＤ１４の内部に、ＭＯＳＦＥＴのゲート電極２２及びＭＯＳＦＥＴに接続されたコンタクトプラグ２４が設けられている。ゲート電極２２は例えばポリシリコンからなり、コンタクトプラグ２４は例えばタングステン（Ｗ）等の金属からなる。
【００２８】
ヒューズ領域Ｆにおいては、シリコン基板１２の上面に素子分離膜１３が形成されており、ＰＭＤ１４内にヒューズ２３が埋設されている。ヒューズ２３は例えばポリシリコンにより形成されている。また、ヒューズ２３は、コンタクトプラグ２４に接続されている。そして、ヒューズ２３の直上域の一部においては、絶縁膜２１の上部、多層配線層１５及び酸化膜１６が除去されており、開口部３１が形成されている。また、開口部３１の直上域においては、窒化膜１７及び樹脂膜１８が除去されており、開口部３２が形成されている。上方から見て、開口部３２は開口部３１よりもひとまわり大きく、開口部３１は開口部３２の内部に配置されている。
【００２９】
パッド領域Ｐにおいては、シリコン基板１２の上面に素子分離膜１３が形成されており、その上に、下からＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８がこの順に設けられている。パッド領域Ｐにおいては、多層配線層１５にパッド２８が設けられており、パッド２８の中央部の直上域においては、酸化膜１６が除去されており、開口部３３が形成されている。また、開口部３３の直上域においては、窒化膜１７及び樹脂膜１８が除去されており、開口部３４が形成されている。上方から見て、開口部３４は開口部３３よりもひとまわり大きく、開口部３３は開口部３４の内部に配置されている。これにより、パッド２８は、開口部３３及び３４の底部において露出している。
【００３０】
周辺領域Ｓにおいては、素子分離膜１３、ＰＭＤ１４、多層配線層１５、酸化膜１６、窒化膜１７及び樹脂膜１８は設けられておらず、シリコン基板１２が露出している。
【００３１】
そして、周辺領域Ｓと駆動領域Ｃとの境界、例えば、周辺領域Ｓとパッド領域Ｐとの境界には、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面を覆うように、例えば窒化シリコン（ＳｉＮ）からなる側壁４０が設けられている。また、開口部３１の内部には、開口部３１の内側面、すなわち、ＰＭＤ１４の上部の側面、多層配線層１５の側面及び酸化膜１６の側面を覆うように、側壁４０が設けられている。更に、開口部３３の内部には、開口部３３の内側面、すなわち、酸化膜１６の側面を覆うように、側壁４０が設けられている。
【００３２】
なお、半導体装置１１の各部の寸法の一例を挙げれば、周辺領域Ｓの幅は２０乃至２５ミクロンであり、ＰＭＤ１４の厚さは１ミクロンであり、多層配線層１５の厚さは３ミクロンであり、酸化膜１６の厚さは０．３乃至０．６ミクロンであり、窒化膜１７の厚さは０．５乃至０．６ミクロンであり、側壁４０の厚さは数十乃至百ナノメートルである。
【００３３】
次に、本具体例に係る半導体装置１１の製造方法について説明する。  
図４（ａ）及び（ｂ）並びに図５（ａ）及び（ｂ）は、本具体例に係る半導体装置の製造方法を例示する工程断面図である。
【００３４】
先ず、図４（ａ）に示すように、シリコンウェーハ１２ｗを用意する。このシリコンウェーハ１２ｗにおいては、後の工程で切断される予定の切断線であるスクライブライン（図示せず）が設定されており、このスクライブラインを含み、その両側に所定のマージンを設けたスクライブライン領域ＳＬが設定されている。また、シリコンウェーハ１２ｗにおいては、スクライブライン領域ＳＬ以外の領域が駆動領域Ｃとなっており、この駆動領域Ｃ内に、素子領域Ｄ、ヒューズ領域Ｆ及びパッド領域Ｐが設定されている。
【００３５】
そして、シリコンウェーハ１２ｗの処理を行う。すなわち、ヒューズ領域Ｆ及びパッド領域Ｐにおいて、シリコンウェーハ１２ｗの上面にＬＯＣＯＳからなる素子分離膜１３を形成する。また、素子領域Ｄにおいて、シリコンウェーハ１２ｗの上面にチャネル領域を形成する。更に、シリコンウェーハ１２ｗ上にゲート絶縁膜（図示せず）を形成し、ポリシリコン膜を成膜してこれをパターニングすることにより、素子領域Ｄにポリシリコンからなるゲート電極２２を形成すると共に、ヒューズ領域Ｆにポリシリコンからなるヒューズ２３を形成する。次に、ゲート電極２２をマスクとしてシリコンウェーハ１２内の一部に不純物を注入し、注入した不純物を拡散させることにより拡散領域を形成する。これにより、素子領域ＤにＭＯＳＦＥＴ等の能動素子を形成する。
【００３６】
次に、ゲート電極２２及びヒューズ２３を埋め込むように、例えばＬｏｗ−ｋ材料からなる絶縁膜２１を形成する。そして、レジストエッチバック又はＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）などの平坦化処理を施して、絶縁膜２１の上面を平坦化する。  
次に、絶縁膜２１内に、上述の拡散領域、ゲート電極２２及びヒューズ２３等に達するようにコンタクトホールを形成する。そして、このコンタクトホール内にＣＶＤ法（Chemical Vapor Deposition法：化学気相成長法）又はスパッタリング法により金属材料を埋め込んで、コンタクトプラグ２４を形成する。これにより、ＰＭＤ１４を形成する。
【００３７】
次に、ＰＭＤ１４上の全面にバリアメタル層（図示せず）及び金属層からなる積層膜を堆積させ、この積層膜をＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）によって選択的に除去し、コンタクトプラグ２４に接続されるように第１配線２６を形成する。
次に、ＰＭＤ１４上の全面に、第１配線２６を埋め込むように、例えばＬｏｗ−ｋ材料からなる層間絶縁膜（ＩＬＤ）２５を成膜し、この層間絶縁膜２５の上面を平坦化する。次に、層間絶縁膜２５内に第１配線２６に到達するようにビアホールを形成し、このビアホール内を金属等で埋め込むことにより、ビアプラグ２９を形成する。  
次に、層間絶縁膜２５上に、バリアメタル層（図示せず）と金属層からなる積層膜を堆積させ、この積層膜をＲＩＥにより選択的に除去し、第２配線２７及びパッド２８を形成する。これにより、多層配線層１５を形成する。  
なお、多層配線層１５を３層以上の構造にする場合は、上述の配線の形成、層間絶縁膜の成膜、ビアプラグの形成を繰り返し、最上層の配線と共にパッドを形成する。
【００３８】
次に、プラズマＣＶＤ法により、多層配線層１５上に酸化シリコン系の材料、例えば、ＴＥＯＳからなる酸化膜１６を形成する。
【００３９】
次に、図４（ｂ）に示すように、リソグラフィ技術により、酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする。これにより、ヒューズ領域Ｆにおいて、ヒューズ２３の直上域の一部から酸化膜１６、多層配線層１５及び絶縁膜２１の上部を除去し、開口部３１を形成する。また、パッド領域Ｐにおいて、パッド２８の中央部の直上域から酸化膜１６を除去して開口部３３を形成し、その底部においてパッド２８の中央部を露出させる。更に、スクライブライン領域ＳＬにおいて、酸化膜１６、多層配線層１５及びＰＭＤ１４を除去して、シリコンウェーハ１２ｗを露出させる。なお、上述のヒューズ領域Ｆ、パッド領域Ｐ及びスクライブライン領域ＳＬのパターニングは順次行ってもよく、同時に行ってもよい。
【００４０】
次に、図５（ａ）に示すように、プラズマＣＶＤ法により、全面に窒化シリコン（ＳｉＮ）からなる窒化膜１７を形成する。このとき、開口部３１及び３３の内側面上及び底面上、並びにスクライブライン領域ＳＬにおけるシリコンウェーハ１２ｗの上面上にも、窒化膜１７が成膜される。
【００４１】
次に、窒化膜１７の上面に例えばポリイミド等の樹脂を塗布し、乾燥させることにより、樹脂膜１８を形成する。
【００４２】
次に、リソグラフィ技術により樹脂膜１８を選択的に除去してパターニングする。これにより、開口部３１の直上域に開口部３２を形成し、開口部３３の直上域に開口部３４を形成し、また、スクライブライン領域ＳＬから樹脂膜１８を除去する。このとき、樹脂膜１８のパターニングにはある程度、例えば２乃至３ミクロン程度のマージンを持たせ、開口部３２は開口部３１よりもひとまわり大きくし、開口部３４は開口部３３よりもひとまわり大きくし、また、スクライブライン領域ＳＬにおける樹脂膜１８の除去範囲は、酸化膜１６、多層配線層１５及びＰＭＤ１４の除去範囲よりもひとまわり広くする。
【００４３】
次に、図５（ｂ）に示すように、パターニングされた樹脂膜１８をマスクとして、異方性エッチング、例えば、ＲＩＥを施す。これにより、ヒューズ領域Ｆにおける開口部３１の底面上、パッド領域Ｐにおける開口部３３の底面上、及びスクライブライン領域ＳＬにおけるシリコンウェーハ１２ｗの上面上から窒化膜１７を除去する。このとき、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面上には窒化膜１７が残留するため、これらの側面を覆う側壁４０が形成される。
【００４４】
次に、図３に示すように、シリコンウェーハ１２ｗをスクライブラインに沿ってダイシングし、複数個のチップ状のシリコン基板１２に切り分ける。これにより、半導体装置１１が作製される。このとき、シリコンウェーハ１２ｗにおいて分断されたスクライブライン領域ＳＬ（図５（ｂ）参照）が、半導体装置１１の周辺領域Ｓとなる。
【００４５】
本具体例によれば、上述の如く、半導体装置１１の周辺領域Ｓと駆動領域Ｃとの境界において、ＰＭＤ１４、多層配線層１５及び酸化膜１６の側面を覆う側壁４０が設けられており、ヒューズ領域Ｆにおいて、開口部３１の内側面を覆う側壁４０が設けられており、パッド領域Ｐにおいて、開口部３３の内側面を覆う側壁４０が設けられている。また、側壁４０は、緻密なミクロ構造を持つ窒化シリコンにより形成されている。これにより、多層配線層１５内への水の侵入経路（リークパス）を少なくすることができ、半導体装置１１の耐湿性を向上させることができる。また、パッド２８上からは窒化膜１７が除去されており、パッド２８が露出しているため、パッド２８に対して外部配線を安定して接続させることができる。
【００４６】
次に、第１の具体例の第１の変形例について説明する。  
本変形例に係る半導体装置においては、周辺領域Ｓにおいて、ＰＭＤ１４の上部のみが除去され、下部が残留している。このとき、周辺領域Ｓと駆動領域Ｃとの境界に形成された側壁４０は、酸化膜１６及び多層配線層１５の他に、ＰＭＤ１４の上部、すなわち周辺領域Ｓにおいて除去されている部分の側面を覆っている。
【００４７】
このような半導体装置は、前述の第１の具体例における酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする工程において、スクライブライン領域ＳＬにＰＭＤ１４の一部を残留させることにより、製造することができる。
【００４８】
本変形例によれば、図４（ｂ）に示すパターニング工程において、終点判断にマージンを持たせることができる。なお、本変形例においては、周辺領域Ｓにおいて絶縁膜２１が残留していてもよく、ＬＯＣＯＳ、熱酸化膜、ポリシリコン膜が残留していてもよい。但し、周辺領域Ｓにおける残留部分の厚さは、１５００ナノメートル以下とすることが好ましい。これにより、この残留部分に起因してクラックが発生したり、水の侵入経路が形成されたりすることを防止できる。本変形例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
【００４９】
次に、第１の具体例の第２の変形例について説明する。  
本変形例に係る半導体装置においては、周辺領域Ｓにおいて、シリコン基板１２の上面が掘り込まれており、周辺領域Ｓと駆動領域Ｃとの境界に段差が形成されている。このとき、周辺領域Ｓと駆動領域Ｃとの境界に形成された側壁４０は、酸化膜１６、多層配線層１５及びＰＭＤ１４の他に、シリコン基板１２の段差の側面を覆っている。
【００５０】
このような半導体装置は、前述の第１の具体例における図４（ｂ）に示す工程、すなわち、酸化膜１６、多層配線層１５及びＰＭＤ１４をパターニングする工程において、スクライブライン領域ＳＬにおいてＰＭＤ１４を除去した後、引き続き、シリコン基板１２の上層部を除去することにより、製造することができる。
【００５１】
本変形例によれば、図４（ｂ）に示すパターニング工程において、終点判断にマージンを持たせることができる。但し、シリコン基板１２の除去部分の厚さは、５０ナノメートル以下とすることが好ましい。本変形例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
【００５２】
次に、本発明の実施形態の第２の具体例について説明する。  
図６は、本具体例に係る半導体装置を例示する断面図である。  
図６に示すように、本具体例に係る半導体装置５１は、前述の第１の具体例に係る半導体装置１１（図３参照）と比較して、多層配線層１５と酸化膜１６との間に介在層５２が設けられている点が異なっている。介在層５２は、例えば窒化シリコン（ＳｉＮ）からなり、その厚さは例えば数十ナノメートルである。なお、介在層５２は炭化シリコン（ＳｉＣ）により形成されていてもよい。介在層５２は多層配線層１５の第２配線２７の側面及び上面を覆っている。
【００５３】
本具体例に係る半導体装置５１の製造方法は、前述の第１の具体例に係る製造方法において、多層配線層１５の形成工程と、酸化膜１６の形成工程との間に、例えばプラズマＣＶＤ法によってシリコン窒化膜を成膜する工程を設ければよい。これにより、介在層５２を具備した半導体装置５１を製造することができる。
【００５４】
本具体例によれば、多層配線層１５と酸化膜１６との間に緻密なミクロ構造を有する介在層５２を設けることにより、多層配線層１５と酸化膜１６との界面に沿って水の侵入経路（リークパス）が形成されることを防止できる。これにより、半導体装置の耐湿性をより一層向上させることができる。本具体例における上記以外の構成、動作及び効果は、前述の第１の具体例と同様である。
【００５５】
以上、本発明の実施形態、その具体例及び変形例を説明したが、本発明はこれらの実施形態、その具体例及びその変形例には限定されない。  
例えば、上述の各具体例及び変形例においては、側壁を窒化シリコン（ＳｉＮ）により形成する例を示したが、側壁は炭化シリコン（ＳｉＣ）によって形成してもよい。但し、酸化シリコン（ＳｉＯ２）は水密性が低いため、側壁の材料としては不適である。  
また、上述の各具体例及び変形例は任意に組み合わせることができる。例えば、第２の具体例において、第１の具体例の第１の変形例に示すように、周辺領域ＳにＰＭＤ１４の一部を残留させてもよく、第１の具体例の第２の変形例に示すように、周辺領域Ｓにおいてシリコン基板１２の上層部を除去してもよい。  
更に、上述の実施形態及びその具体例、変形例に係る半導体装置に対して、当業者が適宜設計変更又は構成要素の追加を行って得られた半導体装置についても、本発明の特徴を備えている限り、本発明の範囲に含有される。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る半導体装置を例示する断面図である。
【図２】（ａ）乃至（ｄ）は、本実施形態に係る半導体装置の製造方法を例示する工程断面図である。
【図３】本実施形態の第１の具体例に係る半導体装置を例示する断面図である。
【図４】（ａ）及び（ｂ）は、第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図５】（ａ）及び（ｂ）は、第１の具体例に係る半導体装置の製造方法を例示する工程断面図である。
【図６】本実施形態の第２の具体例に係る半導体装置を例示する断面図である。
【符号の説明】
【００５７】
１  半導体装置、２  基板、２ｗ  ウェーハ、３  下地絶縁層、４  配線層、５  絶縁膜、６  金属配線、７  側壁、７ａ  絶縁膜、１１  半導体装置、１２  シリコン基板、１２ｗ  シリコンウェーハ、１３  素子分離膜、１４  ＰＭＤ、１５  多層配線層、１６  酸化膜、１７  窒化膜、１８  樹脂膜、２１  絶縁膜、２２  ゲート電極、２３  ヒューズ、２４  コンタクトプラグ、２５  層間絶縁膜、２６  第１配線、２７  第２配線、２８  パッド、２９  ビアプラグ、３１、３２、３３、３４  開口部、４０  側壁、５１  半導体装置、５２  介在層、Ｃ  駆動領域、Ｄ  素子領域、Ｆ  ヒューズ領域、Ｐ  パッド領域、Ｓ  周辺領域、ＳＬ  スクライブライン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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