(57)【要約】【課題】露光装備の解像能力以下のピッチを持つハードマスクパターンを形成するための、半導体素子のハードマスクパターン形成方法を提供すること。【解決手段】エッチング対象層が形成された半導体基板上に第１ハードマスク層及び第２ハードマスク層を順次形成し、前記第２ハードマスク層上に第１パターンを形成し、前記第１パターンの表面にスペーサを形成し、前記スペーサが形成された前記第１パターン同士の間に第２パターンを形成し、前記スペーサを除去し、前記第１パターン及び前記第２パターンをエッチングマスクとして用いるエッチング工程によって前記第２ハードマスク層及び前記第１ハードマスク層をエッチングしてハードマスクパターンを形成することを含む、半導体素子のハードマスクパターン形成方法を提供する。【選択図】    図９
2008091851.tif 000002
【特許請求の範囲】
【請求項１】
エッチング対象層が形成された半導体基板上に第１ハードマスク層及び第２ハードマスク層を順次形成する段階と、
前記第２ハードマスク層上に第１パターンを形成する段階と、
前記第１パターンの表面にスペーサを形成する段階と、
前記スペーサが形成された前記第１パターン同士の間に第２パターンを形成する段階と、
前記スペーサを除去する段階と、
前記第１パターン及び前記第２パターンをエッチングマスクとして用いるエッチング工程によって前記第２ハードマスク層及び前記第１ハードマスク層をエッチングしてハードマスクパターンを形成する段階とを含むことを特徴とする、半導体素子のハードマスクパターン形成方法。
【請求項２】
前記スペーサを除去する前に、前記第２パターンのうち、パターン密集地域を除いた地域に形成された前記第２パターンを選択的に除去する段階をさらに含むことを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項３】
前記スペーサは、アモルファスカーボンを用いて、チャンバー内で蒸着とエッチング工程を繰り返し行う蒸着方式(Cycle of Deposition and Etch)によって形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項４】
前記スペーサは前記第１パターンの側壁及び上部にのみ形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項５】
前記第１ハードマスク層はアモルファスカーボンで形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項６】
前記第２ハードマスク層はＳｉＯＮで形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項７】
前記第２ハードマスク層は窒化物で形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項８】
前記第１パターンはポリシリコンで形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【請求項９】
前記第２パターンはスピンオンガラス（ＳＯＧ）で形成することを特徴とする、請求項１に記載の半導体素子のハードマスクパターン形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、露光装備の解像能力以下のピッチ(pitch)を持つハードマスクパターンを形成するための、半導体素子のハードマスクパターン形成方法に関する。
【背景技術】
【０００２】
半導体素子の製造工程のうち、光を用いる写真工程で形成されるパターンの最小ピッチは、露光装置に用いられる露光光の波長によって決定される。したがって、半導体装置の高集積化が加速化する現状況でさらに低いピッチのパターンを形成するためには、現在用いられる光より波長の短い光を使用しなければならない。このため、Ｘ線(X-ray)または電子ビーム(E-beam)を使用することが好ましいが、技術的な問題と生産性などにより、未だ実験室の水準に止まっている実情である。よって、二重露光エッチング技術（Double Exposure and Etch Technology：ＤＥＥＴ）が提案された。
【０００３】
図１ａ〜図１ｃは二重露光エッチング技術を説明するための断面図である。図１ａに示すように、エッチング対象層１１を持つ半導体基板１０上に第１フォトレジストＰＲ１を塗布し、露光及び現像工程によって第１フォトレジストＰＲ１をパターニングした後、パターニングされた第１フォトレジストＰＲ１をマスクとしてエッチング対象層１１をエッチングする。エッチングされたエッチング対象層１１のライン幅は１５０ｎｍであり、スペース幅は５０ｎｍである。
【０００４】
次いで、第１フォトレジストＰＲ１を除去し、全構造物上に第２フォトレジストＰＲ２を塗布した後、図１ｂに示すように、エッチング対象層１１の一部分が露出されるように露光及び現像工程によって前記第２フォトレジスト層ＰＲ２をパターニングする。
【０００５】
その後、図１ｃに示すように、パターニングされた第２フォトレジストＰＲ２をマスクとしてエッチング対象層１１を再びエッチングすることにより、ライン幅とスペース幅がそれぞれ５０ｎｍである最終パターンを形成した後、前記第２フォトレジストＰＲ２を除去する。
【０００６】
前述した二重露光エッチング技術において、第２フォトレジストＰＲ２露光工程時のオーバーレイ精度(overlay accuracy)は、最終パターンのＣＤ(Critical Dimension)変異(variation)に直結する。実際、露光装置のオーバーレイ精度は１０ｎｍ以下に制御することが難しいため、最終パターンのＣＤ変異を減らし難い実情であり、二重露光による回路分離によってＯＰＣ(Optical Proximity Correction)の制御にも困難さがある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、かかる問題点を解決するためのもので、その目的とするところは、露光装備の解像能力以下のピッチを持つハードマスクパターンを形成するための、半導体素子のハードマスクパターン形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明のある観点によれば、エッチング対象層が形成された半導体基板上に第１ハードマスク層及び第２ハードマスク層を順次形成し、前記第２ハードマスク層上に第１パターンを形成し、前記第１パターンの表面にスペーサを形成し、前記スペーサが形成された前記第１パターン同士の間に第２パターンを形成し、前記スペーサを除去し、前記第１パターン及び前記第２パターンをエッチングマスクとして用いるエッチング工程によって前記第２ハードマスク層及び前記第１ハードマスク層をエッチングしてハードマスクパターンを形成することを含む、半導体素子のハードマスクパターン形成方法を提供する。
【発明の効果】
【０００９】
本発明によれば、半導体素子のハードマスクパターン形成工程の際に、露光工程を用いたフォトレジストパターンを用いて第１パターンを形成し、アモルファスカーボンを用いて第１パターンの側壁に一定の厚さのスペーサを形成した後、スペーサを含んだ第１ハードパターン同士の間の空間を埋め込んで第２パターンを形成することにより、露光装備の解像力以下のピッチを持つマスクを形成することができる。また、パターンの密度が稠密であってオーバーレイ精度に敏感なセルパターンを、二重露光工程ではなく、１回の露光工程によって形成することができるので、二重露光工程のオーバーレイマージンの不足に起因したパターンサイズの変異を防止することができる。スペーサをアモルファスカーボンを用いて形成することにより、工程のステップ数を減らして工程時間及びコストを節減することができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は、様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１１】
図２〜図９は本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【００１２】
図２を参照すると、メモリセルトランジスタが形成されるメモリセル領域Ｃｅｌｌ、ＤＳＬ(Drain Selective Line)及びＳＳＬ(Source Selective Line)が形成されるセレクトトランジスタ領域ＳＴ、並びに周辺回路が形成される周辺領域Ｐｅｒｉが画定された半導体基板１００上に、エッチング対象層１０１を形成する。エッチング対象層１０１は、酸化膜１０１ａ、フローティングゲート用導電膜１０１ｂ、誘電体膜１０１ｃ、コントロールゲート用導電膜１０１ｄ、絶縁膜１０１ｅが順次形成されている。本発明は、メモリセル及びトランジスタのゲートパターンを形成するためのエッチングハードマスクパターンを形成することを例として説明する。エッチング対象層１０１上に第１ハードマスク層１０２Ａを形成する。第１ハードマスク層１０２Ａはアモルファスカーボンで形成する。その後、第１ハードマスク層１０２Ａ上に第２ハードマスク層１０２Ｂを形成する。第２ハードマスク層１０２Ｂ上にポリシリコン膜１０３を形成する。第２ハードマスク層１０２ＢはＳｉＯＮまたは窒化物で形成する。
【００１３】
図３を参照すると、ポリシリコン膜１０３を含んだ全体構造上に反射防止膜１０４を形成する。反射防止膜１０４は、ボトムアンチリフレクティブコーティング(Bottom Anti Reflective Coating)物質で形成する。その後、反射防止膜１０４上にフォトレジストを塗布した後、露光及び現像工程を行って第１フォトレジストパターン１０５を形成する。
【００１４】
図４を参照すると、第１フォトレジストパターン１０５をマスクとして用いるエッチング工程を行い、第２ハードマスク層１０２Ｂが露出されるように反射防止膜１０４及びポリシリコン膜１０３をエッチングする。その後、ストリップ工程によって第１フォトレジストパターン１０５及び反射防止膜１０４を除去してポリシリコンパターン１０３Ｐを形成する。
【００１５】
図５を参照すると、ポリシリコンパターン１０３Ｐの側壁及び上部にスペーサ１０６を形成する。スペーサ１０６は、アモルファスカーボンで形成する。アモルファスカーボン膜１０６は、チャンバー内で蒸着とエッチング工程を繰り返し行う蒸着方式(Cycle of Deposition and Etch)で形成する。上述した蒸着方式によって形成する場合、アモルファスカーボン膜１０６は、ポリシリコンパターン１０３Ｐの側壁及び上部にのみ形成されるうえ、一定の厚さに形成される。したがって、アモルファスカーボン膜１０６の側壁は、半導体基板１００に対して垂直に形成される。
【００１６】
図６を参照すると、スペーサ１０６を含んだ全体基板上にＳＯＧ(Spin on glass)膜１０７を形成する。ＳＯＧ膜１０７は、ポリシリコンパターン１０３Ｐを取り囲んでいるスペーサ１０６を含んだパターン同士の間の空間を完全に埋め込む。
【００１７】
図７を参照すると、ゲートパターンが密集しているメモリセル領域Ｃｅｌｌを除いた地域、すなわちセレクトトランジスタ領域ＳＴ及び周辺回路領域Ｐｅｒｉ上に形成されたＳＯＧ膜１０７を除去するための第２フォトレジストパターン１０８を形成する。その後、第２フォトレジストパターン１０８を用いたエッチング工程を行い、セレクトトランジスタ領域ＳＴ及び周辺回路領域Ｐｅｒｉ上に形成されたＳＯＧ膜１０７を除去する。この際、第２フォトレジストパターン１０８を形成する前に、反射防止膜をさらに形成することにより、前記第２フォトレジストパターン１０８を形成するための露光工程の乱反射を防止することができる。ＳＯＧ膜１０７は、ウェットエッチング工程によって除去することが好ましい。ＳＯＧ膜１０７をドライエッチング工程によって除去する場合には、第２ハードマスク層１０２Ｂとのエッチング比を改善するために、第２ハードマスク層１０２ＢをＳｉＯＮ膜の代わりに窒化物で蒸着することが好ましい。
【００１８】
図８を参照すると、第２フォトレジストパターン１０８を除去するためのストリップ工程を行い、ゲートパターンが密集しているメモリセル領域ＣｅｌｌにＳＯＧパターン１０７Ｐを形成する。ストリップ工程は、Ｏ２プラズマ工程を用いて行うことが好ましい。この際、ストリップ工程を行うことにより、アモルファスカーボンで形成されたスペーサ１０６と共に除去される。これにより、スペーサ１０６を除去するための追加工程を必要としないため、工程時間とコストを節減することができる。
【００１９】
図９を参照すると、ポリシリコンパターン１０３ＰとＳＯＧパターン１０７Ｐを用いたエッチング工程によって第２ハードマスク層１０２Ｂ及び第１ハードマスク層１０２Ａを順次エッチングし、ポリシリコンパターン１０３Ｐ及びＳＯＧパターン１０７Ｐを除去してハードマスクパターン１０２Ｐを形成する。その後、ハードマスクパターン１０２Ｐを用いたエッチング工程によってエッチング対象層１０１をエッチングして、メモリセル領域Ｃｅｌｌ、セレクトトランジスタ領域ＳＴ及び周辺領域Ｐｅｒｉにゲートパターンを形成する。
【００２０】
以上、本発明をフラッシュメモリ素子のゲートエッチング工程を適用した場合を例として説明するが、本発明は、ＤＲＡＭやＳＲＡＭなどの全ての半導体素子のゲートエッチング工程、素子分離トレンチエッチング工程、及びコンタクトエッチング工程など、半導体素子の製造に必要な全エッチング工程に適用可能であることを明かしておく。
【００２１】
本発明の技術思想は前記好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において多様な変形実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００２２】
【図１】従来の技術に係る二重露光エッチング技術を説明するための図である。
【図２】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図３】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図４】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図５】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図６】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図７】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図８】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【図９】本発明の一実施例に係る半導体素子のハードマスクパターン形成方法を説明するための素子の断面図である。
【符号の説明】
【００２３】
１００    半導体基板
１０１    エッチング対象層
１０２Ａ    第１ハードマスク層
１０２Ｂ    第２ハードマスク層
１０２Ｐ    ハードマスクパターン
１０３    ポリシリコン膜
１０３Ｐ    ポリシリコンパターン
１０４    反射防止膜
１０５    第１フォトレジストパターン
１０６    スペーサ
１０７    ＳＯＧ膜
１０７Ｐ    ＳＯＧパターン
１０８    第２フォトレジストパターン
【図１】
2008091851.tif 000003
【図２】
2008091851.tif 000004
【図３】
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【図４】
2008091851.tif 000006
【図５】
2008091851.tif 000007
【図６】
2008091851.tif 000008
【図７】
2008091851.tif 000009
【図８】
2008091851.tif 000010
【図９】
2008091851.tif 000011