(57)【要約】【課題】実デバイスに近い入力容量を抽出する。【解決手段】半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリ１３が生成され、半導体集積回路のレイアウトデータ１１に、セルライブラリ１３から、入力端子部周辺に配置されたパターンとして適切なセル外パターンが付加され、セルスワップレイアウトデータ１４が生成され、セルスワップレイアウトデータ１４から、セルライブラリ１３を参照して、セル外パターンに対応するセル外入力容量が抽出されるようになる。【選択図】図１
2008234092.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の入力容量抽出方法において、
前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、
前記半導体集積回路のレイアウトデータに、前記セルライブラリから、前記入力端子部周辺に配置されたパターンとして適切な前記セル外パターンを付加して、セルスワップレイアウトデータを生成する工程と、
前記セルスワップレイアウトデータから、前記セルライブラリを参照して、前記セル外パターンに対応する前記セル外入力容量を抽出する工程と、
を有することを特徴とする入力容量抽出方法。
【請求項２】
前記セル外入力容量ごとに、前記セル外パターンを格納する前記セルライブラリを生成することを特徴とする請求項１記載の入力容量抽出方法。
【請求項３】
前記セル外パターンの前記セル外入力容量を規定値とし、前記規定値に対する、他の前記セル外パターンごとの前記セル外入力容量の割合を算出し、前記割合から構成される入力容量係数ライブラリを生成し、前記入力容量係数ライブラリを用いて、前記セル外入力容量を抽出することを特徴とする請求項１記載の入力容量抽出方法。
【請求項４】
半導体集積回路のセルライブラリにおいて、
前記半導体集積回路の基本セルと、
前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、
前記セル外パターンから算出されるセル外入力容量と、
を備えることを特徴とするセルライブラリ。
【請求項５】
半導体集積回路のセルライブラリの生成方法において、
前記半導体集積回路のレイアウトデータを参照して、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンを生成する工程と、
前記セル外パターンからセル外入力容量を算出する工程と、
前記セル外パターンおよび前記セル外入力容量と、前記半導体集積回路の基本セルと、を合成してセルライブラリを生成する工程と、
を備えることを特徴とするセルライブラリの生成方法。
【請求項６】
半導体集積回路の配置配線方法において、
前記半導体集積回路の論理合成を行って、ネットリストを生成する工程と、
前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、
前記ネットリストおよび前記セルライブラリを参照して、ファンアウトを算出し、前記ファンアウトが予め設定してある接続配線数よりも小さい場合は、前記ネットリストを参照し、大きい場合は、前記半導体集積回路全体の容量が小さくなるように、前記セルライブラリから選択した前記セル外パターンが付加された前記ネットリストを参照して、配置配線を行う工程と、
を有することを特徴とする配置配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は入力容量抽出方法、セルライブラリ、セルライブラリの生成方法および配置配線方法に関し、特に半導体集積回路の入力容量抽出方法、セルライブラリ、セルライブラリの生成方法および配置配線方法に関する。
【背景技術】
【０００２】
半導体集積回路を設計する際には、配線容量や入力容量を正確に算出することが必要である。この配線容量や入力容量を正確に算出できなければ、信号配線の遅延や消費電力計算において正確な値を得ることができず、また、論理シミュレーションを正確に行えないといった問題があった。
【０００３】
そこで、半導体集積回路の容量を算出するために、これまでのトランジスタのゲート長・幅に対する容量に加えて、半導体基板素子の配線・寄生容量を考慮して、実デバイスに近い容量を算出していた（例えば、特許文献１参照。）。
【特許文献１】特開平８−１６６２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、既出の特許文献１では、トランジスタのゲート長・幅に対する容量に加えて、半導体基板素子の配線・寄生容量を考慮しているものの、セルの入力端子部の周辺に設置されてあるセル外パターンについては考慮していないために、実際に想定していた容量とは異なるという問題点があった。
【０００５】
本発明はこのような点に鑑みてなされたものであり、実デバイスに近い容量を抽出することができる入力容量抽出方法、セルライブラリ、セルライブラリの生成方法および配置配線方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明では上記課題を解決するために、半導体集積回路の入力容量抽出方法において、図１に示すように、半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、半導体集積回路のレイアウトデータ１１に、セルライブラリ１３から、入力端子部周辺に配置されたパターンとして適切なセル外パターンを付加して、セルスワップレイアウトデータ１４を生成する工程と、セルスワップレイアウトデータ１４から、セルライブラリ１３を参照して、セル外パターンに対応するセル外入力容量を抽出する工程と、を有することを特徴とする入力容量抽出方法が提供される。
【０００７】
このような入力容量抽出方法によれば、半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリが生成され、半導体集積回路のレイアウトデータに、セルライブラリから、入力端子部周辺に配置されたパターンとして適切なセル外パターンが付加され、セルスワップレイアウトデータが生成され、セルスワップレイアウトデータから、セルライブラリを参照して、セル外パターンに対応するセル外入力容量が抽出されるようになる。
【０００８】
また、上記課題を解決するために、半導体集積回路のセルライブラリにおいて、前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えることを特徴とするセルライブラリが提供される。
【０００９】
このようなセルライブラリによれば、半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリが生成される。
【００１０】
また、上記課題を解決するために、半導体集積回路のセルライブラリの生成方法において、前記半導体集積回路のレイアウトデータを参照して、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンを生成する工程と、前記セル外パターンからセル外入力容量を算出する工程と、前記セル外パターンおよび前記セル外入力容量と、前記半導体集積回路の基本セルと、を合成してセルライブラリを生成する工程と、を備えることを特徴とするセルライブラリの生成方法が提供される。
【００１１】
このようなセルライブラリの生成方法によれば、半導体集積回路のレイアウトデータを参照して、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンが生成され、セル外パターンからセル外入力容量が算出され、セル外パターンおよびセル外入力容量と、半導体集積回路の基本セルと、を合成してセルライブラリが生成される。
【００１２】
また、上記課題を解決するために、半導体集積回路の配置配線方法において、前記半導体集積回路の論理合成を行って、ネットリストを生成する工程と、前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、前記ネットリストおよび前記セルライブラリを参照して、ファンアウトを算出し、前記ファンアウトが予め設定してある接続配線数よりも小さい場合は、前記ネットリストを参照し、大きい場合は、前記半導体集積回路全体の容量が小さくなるように、前記セルライブラリから選択した前記セル外パターンが付加された前記ネットリストを参照して、配置配線を行う工程と、を有することを特徴とする配置配線方法が提供される。
【００１３】
このような配置配線方法によれば、半導体集積回路の論理合成を行って、ネットリストが生成され、半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリが生成され、ネットリストおよびセルライブラリが参照され、ファンアウトを算出し、ファンアウトが予め設定してある接続配線数よりも小さい場合は、ネットリストが参照され、大きい場合は、半導体集積回路全体の容量が小さくなるように、セルライブラリから選択したセル外パターンが付加されたネットリストが参照されて、配置配線が行われる。
【発明の効果】
【００１４】
本発明では、半導体集積回路の基本セルと、半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成し、半導体集積回路のレイアウトデータに、セルライブラリから、入力端子部周辺に配置されたパターンとして適切なセル外パターンを付加して、セルスワップレイアウトデータを生成し、セルスワップレイアウトデータから、セルライブラリを参照して、セル外パターンに対応するセル外入力容量を抽出するようにした。これにより、このようにして得られた入力容量を遅延計算、消費電力計算、論理シミュレーションなどに用いることによって、精度および信頼性が高い結果を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されない。
まず、本発明に至る過程で考えられる形態について説明し、それに対して本発明の概要および実施の形態について順に説明する。
【００１６】
図１４は、本発明に至る過程で考えられる半導体集積回路のセルライブラリ生成方法のフロー図である。
生成フロー図５００によれば、入力容量抽出手段５４０が、半導体集積回路のレイアウトデータ５１０から、入力端子部周辺の配線がないものとして、入力容量を抽出して、抽出した入力容量を参照してセルライブラリ５５０を生成していた。
【００１７】
このようにして生成されたセルライブラリ５５０は、入力端子部周辺の配線がないものとして入力容量が抽出されており、セルの入力端子部の周辺に位置するパターン（セル外パターン）による容量（セル外入力容量）については考慮されておらず、実デバイスと異なる容量が抽出されることになる。したがって、生成フロー図５００によって生成されたセルライブラリ５５０を利用して遅延計算や論理シミュレーションなどを行って得られた結果は信頼性や精度に欠けることになる。
【００１８】
これに対して、本発明では、各セルの入力端子部の周辺に配置されたセル外パターンを考慮してセルライブラリを生成し、生成したセルライブラリを用いて、実デバイスにより近い入力容量を抽出できるようにする。
【００１９】
図１は、本発明の概要図である。
入力容量抽出フロー図１０は、レイアウトデータ１１、セル外パターンデータ１２、セルライブラリ１３、セルスワップレイアウトデータ１４、入力容量データ１５、セル外パターン生成手段１６、セル外入力容量算出手段１７および入力容量抽出手段１８によって構成されている。
【００２０】
レイアウトデータ１１は、半導体集積回路のレイアウトデータである。
セル外パターンデータ１２は、複数種のセル外パターンのデータである。
セルライブラリ１３は、半導体集積回路の基本セルデータと、複数種のセル外パターンデータ１２およびそれらのセル外入力容量データと、により構成されるセルライブラリである。
【００２１】
セルスワップレイアウトデータ１４は、セル外パターンデータ１２から、各セルの周辺に配置されたパターンとして適切なセル外パターンが、レイアウトデータ１１に付加されたものである。
【００２２】
入力容量データ１５は、セルスワップレイアウトデータ１４から抽出された、セル内入力容量とセル外入力容量との入力容量のデータである。
セル外パターン生成手段１６は、レイアウトデータ１１に対して、複数種のセル外パターンを生成して、セル外パターンデータ１２とする。
【００２３】
セル外入力容量算出手段１７は、セル外パターンに対するセル外入力容量を算出する。そして、セル外入力容量算出手段１７は、セル外パターンデータ１２と、算出したセル外入力容量データと、半導体集積回路の基本セルデータとを有するセルライブラリ１３を生成する。
【００２４】
入力容量抽出手段１８は、セルスワップレイアウトデータ１４から、セルライブラリ１３を参照して、セル内入力容量とセル外パターンのセル外入力容量との入力容量を抽出して入力容量データ１５を生成する。
【００２５】
このような構成要素からなる入力容量抽出フロー図１０による入力容量抽出処理について以下に説明する。
まず、セル外パターン生成手段１６は、レイアウトデータ１１に対して、複数種のセル外パターンを生成して、セル外パターンデータ１２とする。
【００２６】
セル外入力容量算出手段１７は、生成したセル外パターンについてセル外入力容量を算出する。セル外入力容量算出手段１７は、半導体集積回路の基本セルデータと、セル外パターンデータ１２およびセル外入力容量データとから構成されるセルライブラリ１３を生成する。
【００２７】
次に、レイアウトデータ１１に、セル外パターンデータ１２から、各セルの周辺に配置されたパターンとして適切なセル外パターンを付加して、セルスワップレイアウトデータ１４を生成する。
【００２８】
入力容量抽出手段１８は、セルスワップレイアウトデータ１４から、セルライブラリ１３を参照して、セル内入力容量とセル外パターンのセル外入力容量との入力容量を抽出して、入力容量データ１５を生成する。
【００２９】
以上のような入力容量抽出処理の過程で生成されたセル外パターンデータ１２について以下に具体例をあげ、これらを用いた入力容量抽出処理について説明する。
図２は、入力端子部の周辺のセル外パターンの模式図、図３は、本発明によって生成されたセルライブラリのコード例である。
【００３０】
図２では、レイアウトデータに対して、生成されるセル外パターンの例を示しており、セル２０は、セル枠２１の中央部の入力端子部２２の両側にセル外配線チャネル２３が設けられている。さらに、このセル外配線チャネル２３に、セル外パターン２４がない場合（図２（Ａ））、片側にセル外パターン２４がある場合（図２（Ｂ））、両側にセル外パターン２４がある場合（図２（Ｃ））についてそれぞれ示している。
【００３１】
セル外パターン生成手段１６は、レイアウトデータ１１に対して、図２に示す３つの場合（Ａ）〜（Ｃ）（セル外パターン２４がない場合も含む）についてセル外パターンを生成し、セル外パターンデータ１２とする。
【００３２】
セル外入力容量算出手段１７は、セル外パターンデータ１２から、生成した３つの場合について、セル外入力容量を算出する。そして、算出したセル外入力容量のデータを有するセルライブラリ１３には、図３のセルライブラリコード１３ａに示すように、３つの場合について記述されていることがわかる。なお、セルライブラリコード１３ａは、セル外パターンのコードについて模式的に記述しているものとする。
【００３３】
レイアウトデータ１１に、各セルの入力端子部の周辺に配置されたパターンに応じて、セル外パターンデータ１２から適切なセル外パターン２４を付加して、セルスワップレイアウトデータ１４を生成する。
【００３４】
入力容量抽出手段１８は、セルスワップレイアウトデータ１４からセル内入力容量とセル外入力容量との入力容量を抽出する。
以上のように、これまで考慮していなかったセルの入力端子部周辺のセル外パターンによるセル外入力容量を考慮して、入力容量抽出を行うことによって、実デバイスに近い容量を見積もることが可能となり、このようにして得られた入力容量を遅延計算、消費電力計算、論理シミュレーションなどに用いることによって、精度および信頼性が高い結果を得ることができるようになる。
【００３５】
次に、第１の実施の形態について以下に説明する。
第１の実施の形態では、セルライブラリの生成について説明する。
図４は、第１の実施の形態におけるセルライブラリ生成方法におけるフロー図である。
【００３６】
生成フロー図３０では、半導体集積回路のレイアウトデータ３１に対して、セル外パターン生成手段１，２，・・・，ｎによって、セル外パターンデータ１，２，・・・，ｎのように様々な種類のセル外パターンが生成される。
【００３７】
セル外入力容量算出手段１，２，・・・，ｎは、生成されたセル外パターンデータ１，２，・・・，ｎから、セル外パターンごとのセル外入力容量を算出する。そして、セル外パターンデータ１，２，・・・，ｎと、これらに応じたセル外入力容量データと、半導体集積回路の基本セルデータとを有するセルライブラリ３５が生成される。
【００３８】
このように各セルの周辺に配線されたパターンに応じて複数種のセル外パターンを考慮することによって、実デバイスに近いセルデータを有するセルライブラリが生成される。
次に、第１の実施の形態のセルライブラリ生成方法によって生成される様々なセル外パターンについて例をあげて説明する。
【００３９】
図５〜図７は、入力端子部と平行に配置されたセル外パターンの模式図である。
図５〜図７はセル４０に対して、中央部に入力端子部４２が設置されて、入力端子部４２の両側に、全てが平行になるように、セル外配線チャネル４３が設けられている。さらに、図５〜図７では、入力端子部４２を挟んだ側近のセル外配線チャネル４３に配線させたセル外パターン４４（図５（Ａ））、片側のどちらかに入力端子部４２から１グリッド分の距離をおいて配線させたセル外パターン４４（図５（Ｂ），（Ｃ））、片側どちらかに入力端子部４２から２グリッド分の距離をおいて配線させたセル外パターン４４（図６（Ａ），（Ｂ））、片側どちらかに入力端子部４２から２グリッド分、更に、もう片側に、入力端子部４２から１グリッド分の距離をおいて配線させたセル外パターン４４（図７（Ａ），（Ｂ））、両側に入力端子部４２から２グリッド分の距離をおいて配線させたセル外パターン４４（図７（Ｃ））について示している。
【００４０】
このようなセル外パターンデータが付加されたセルライブラリを用いて、入力容量抽出を行うと、これまで考慮していなかったセルの入力端子部４２周辺のセル外パターン４４によるセル外入力容量が考慮できるため、実デバイスに近い入力容量を見積もることが可能となる。さらに、セル外パターン４４の種類を増やしたセルライブラリを利用することによって、様々なパターンに対応することできるようになり、正確な入力容量の抽出を行うことができるようになる。
【００４１】
ところが、多くの種類のセル外パターンを用意すると、より実デバイスに近いセルデータが得られる一方で、多くの種類に応じたセル外パターンごとのライブラリなどが必要になってデータ量が増加してしまうというデメリットがある。
【００４２】
そこで、セル外パターンをセル外入力容量ごとにまとめてしまうことでデータ量の増加を抑える方法が考えられる。このことについて、以下、再び、図５〜図７を用いて説明する。
【００４３】
すなわち、図５（Ａ）のセル４０におけるセル外入力容量を規定値として、セル外パターン４４が、入力端子部４２からセル外配線チャネル４３を１グリッドごと遠ざけるごとにセル外入力容量が２５％ずつ減少するようにすれば、図５（Ｂ），（Ｃ）は７５％、図６は５０％、図７（Ａ），（Ｂ）は２５％、図７（Ｃ）は０％のセル外入力容量として、図５（Ａ）のセル外入力容量に対する割合でまとめることができる。したがって、この例で言えば、５種類（１００％、７５％、５０％、２５％、０％）のセル外入力容量のデータを用意することによって、データ量を減らして、全てのセル外パターンに対するセル外入力容量を表すことが可能となる。
【００４４】
以上のように、図５〜図７では、セルライブラリ生成方法によって生成されたセル外パターンについて、入力端子と同層の場合を例にして説明したが、以下に、入力端子の上層に配線されたセル外パターンの場合を例に挙げて説明する。
【００４５】
図８は、入力端子部の上層に配置されたセル外パターンの模式図である。
セル５０ａは中央部に入力端子部５２が設置されており、入力端子部５２の上層にセル外配線チャネル５３が設けられている。
【００４６】
そして、図８では、入力端子部５２の真上の層のセル外配線チャネル５３に重なるように配線させた２つのセル外パターン５４（図８（Ａ））、入力端子部５２の真上の層のセル外配線チャネル５３の両側に配線させたセル外パターン５４（図８（Ｂ））、入力端子部５２の真上の層のセル外配線チャネル５３の両側に１グリッドずつ外側に配線させたセル外パターン５４（図８（Ｃ））について示している。
【００４７】
この場合も同様に、図８（Ａ）のときのセル外入力容量を規定値として表し、セル外パターン５４が１グリッド外側に移動するごとに２５％ずつ低下することにすると、図８（Ｂ）は５０％、図８（Ｃ）は０％のセル外入力容量と表現できる。
【００４８】
また、図８と同様に、入力端子部の上層に配線されたセル外パターンであり、入力端子部と垂直になるようにセル外パターンが配線された場合を例に挙げて以下に説明する。
図９は、入力端子部の上層に配置されたセル外パターンの別の模式図である。なお、図９において、図８と同一の構成要素については共通の符号を用いている。
【００４９】
図９のセル５０ｂでは、入力端子部５２の真上の層のセル外配線チャネル５３に、入力端子部５２と垂直になるように３つのセル外パターン５４を右、中央、左に配線させた場合（図９（Ａ））、入力端子部５２上の左端のセル外パターン５４を１グリッド左に移動させ、入力端子部５２上の右端のセル外パターン５４を中央に配線させた場合（図９（Ｂ））、入力端子部５２上の左右端のセル外パターン５４をセル外配線チャネル５３の１グリッド外側に移動させ、中央のセル外パターン５４を左右どちらかに２グリッド外側へ移動させた場合（図９（Ｃ））について示している。
【００５０】
図９の場合も同様にして、図９（Ａ）のときのセル外入力容量を規定値とし、セル外パターン５４が１グリッド外側に移動するごとに２５％ずつ低下することにすると、図９（Ｂ）は５０％、図９（Ｃ）は０％のセル外入力容量と表現できる。
【００５１】
次に第２の実施の形態について説明する。
第１の実施の形態によって生成されたセルライブラリを利用して、入力容量を算出して、遅延計算を行う場合を例に挙げて以下に説明する。
【００５２】
その前に、一般的な遅延計算について以下に説明する。
図１５は、本発明に至る過程で考えられる半導体集積回路の遅延計算のフロー図である。
【００５３】
計算フロー図６００では、入力端子部周辺のセル外パターンを考慮せずに生成したセルライブラリを用いた遅延計算を行う場合を例に挙げている。
まず、レイアウトデータ６０１から配線容量参照手段６０３が配線容量を参照して、配線容量データ６０４を生成する。
【００５４】
そして、レイアウトデータ６０１およびセルライブラリ６０５から入力容量参照手段６０８が入力容量を参照して、入力容量データ６０９を生成する。
最後に、配線容量データ６０４および入力容量データ６０９をもとに、遅延計算手段６１０が遅延計算を行う。
【００５５】
このような計算フロー図６００による遅延計算の結果は、既に説明してきたように、セルの入力端子部の周辺に配線されたセル外パターンによるセル外入力容量については考慮されていないセルライブラリを用いているため、実デバイスと異なる容量が利用されており、信頼性に欠けることになる。
【００５６】
そこで、第１の実施の形態に示したセルライブラリ（図４）を用いた遅延計算について以下に説明する。
図１０は、第２の実施の形態における半導体集積回路の遅延計算のフロー図の例である。
【００５７】
まず、計算フロー図６０において、レイアウトデータ６１から配線容量参照手段６３が配線容量を参照して、配線容量データ６４を生成する。
そして、スワップ手段６６が、第１の実施の形態にて生成されたセルライブラリ６５から、各セルの周辺に配置されたパターンとして適切なセル外パターンをレイアウトデータ６１に付加し、セルスワップレイアウトデータ６７を生成する。
【００５８】
入力容量参照手段６８は、セルスワップレイアウトデータ６７から入力容量を参照し、入力容量データ６９を生成する。
最後に、配線容量データ６４および入力容量データ６９をもとに、配置配線フロー図７０が遅延計算７０ａを行う。
【００５９】
なお、このようにして得られた配線容量データ６４および入力容量データ６９を用いることで消費電力計算も行うことができる。
以上のように、これまで考慮していなかったセル周辺のセル外パターンによるセル外入力容量を考慮したセルライブラリを利用することによって、実デバイスに近い入力容量を得ることが可能となり、このようにして得られた結果を遅延計算、消費電力計算などに用いると、高精度、高信頼性の結果を得ることができる。
【００６０】
次に第３の実施の形態について説明する。
第２の実施の形態では、各セルの周辺に配置されたパターンとして適切なセル外パターンをレイアウトデータに付加して、セルスワップレイアウトデータを生成するようにしたが、第３の実施の形態では、セル外パターンを付加する代わりに、適切なセル外入力容量になるように、規定値としたセル外入力容量に対する割合に関する係数ライブラリを生成する場合を例に挙げて以下に説明する。
【００６１】
図１１は、第３の実施の形態における半導体集積回路の遅延計算のフロー図の別の例である。
まず、計算フロー図６０ａにおいて、レイアウトデータ６１から配線容量参照手段６３が配線容量を参照して、配線容量データ６４を生成する。
【００６２】
そして、割合算出手段６６ａが、図４にて生成されたセルライブラリ６５から、各セルの周辺に配置されたパターンとして適切なセル外パターンのセル外入力容量を選択し、規定値としたセル外入力容量との割合を算出して、入力容量割合データ６７ａを生成する。
【００６３】
入力容量参照手段６８ａは、入力容量割合データ６７ａの割合値と規定値としたセル外入力容量とから入力容量データ６９を生成する。
最後に、配線容量データ６４および入力容量データ６９をもとに、配置配線フロー図７０が遅延計算７０ａを行う。
【００６４】
なお、このようにして得られた配線容量データ６４および入力容量データ６９を用いることで消費電力計算も行うことができる。
このようにして、これまで考慮していなかったセルの入力端子部周辺のセル外パターンによるセル外入力容量を考慮したセルライブラリを利用することによって、実デバイスに近い容量を得ることが可能となり、このようにして得られた結果を遅延計算、消費電力計算などに用いると、高精度、高信頼性の結果を得ることができる。
【００６５】
次に、第４の実施の形態について説明する。
ところで、ファンアウトが大きなネットでは入力容量が大きくなり、遅延時間が長くなるなどの問題が生じる。そこで第４の実施の形態では、第１の実施の形態にて示したセルライブラリを用いてファンアウトを算出し、また、このように算出されたファンアウトが大きく、入力容量を抑えてしまう場合について説明する。まず、一般的な配置配線方法について説明する。
【００６６】
図１６は、配置配線方法のフロー図である。
配置配線フロー図７００では、論理合成手段７０１が論理合成を行って、ネットリスト７０７を生成する。配置配線手段７０８が、生成されたネットリスト７０７を参照して、配置配線を行っていた。
【００６７】
そこで、第４の実施の形態について以下に説明する。
図１２は、第４の実施の形態における配置配線方法のフロー図である。
配置配線フロー図７０では、論理合成手段７１が論理合成を行ってネットリスト７２を生成する。
【００６８】
次に、ファンアウト（ｆ／ｏ）算出手段７４が、生成されたネットリスト７２と、第１の実施の形態を利用して生成された、入力端子部周辺に配線禁止を持つセルライブラリ７３とを参照して、ファンアウトを算出し、ファンアウトが、予め設定していた接続制限数の閾値より大きいか否かを判断する。
【００６９】
接続制限数の閾値より大きい場合は、スワップ手段７６が、チップ全体の入力容量を抑えるように、各セルの周辺に配置するセル外パターンを、セルライブラリ７３から選択して、ネットリスト７７に付加する。そして、配置配線手段７８が付加されたネットリスト７７を参照して配置・配線を行う。
【００７０】
接続制限数の閾値より小さい場合は、配置配線手段７８がネットリスト７２を参照して配置・配線を行う。
なお、スワップ手段７６は、ファンアウトと予め設定してある接続制限数の閾値との大小の判断に応じて行われたが、他にも、入力容量の合計が設定した閾値を超えた場合や、入力容量の合計が配線容量を超えた場合などでも同様の結果を得ることができる。
【００７１】
このようにして、これまで考慮していなかったセルの入力端子部周辺のセル外パターンによるセル外入力容量を考慮したセルライブラリを利用することによって、実デバイスに近いファンアウトを見積もることができ、この結果、接続制限数の閾値より大きい場合でも、適宜、セル外パターンを選択することによって全体の入力容量を抑えることが可能となる。このようにして得られた結果を遅延計算、消費電力計算などに用いると、高精度、高信頼性の結果を得ることができる。
【００７２】
次に第５の実施の形態について説明する。
第５の実施の形態では、ネットリストからレイアウトデータを作成する場合を例に挙げて説明する。なお、作成したレイアウトデータから、本発明の概要にて説明した方法によって入力容量を抽出することができる。まず、一般的なレイアウトデータ作成方法について説明する。
【００７３】
図１７は、レイアウトデータ作成方法のフロー図である。
作成フロー図９００では、ネットリスト９０１およびセルライブラリ９０２から配置手段９０３および配線手段９０６がそれぞれ行ったセルの配置と配線との結果からレイアウトデータ作成手段９０７によってレイアウトデータ９０８が作成されていた。
【００７４】
このような作成フロー図９００から作成されたレイアウトデータ９０８から入力容量抽出を行っても、既に説明したように、セルの入力端子部の周辺に配線されたセル外パターンによるセル外入力容量については考慮されていないセルライブラリを用いているため、信頼性に欠ける結果が得られる。
【００７５】
そこで、第１の実施の形態に示したセルライブラリ（図４）を用いたレイアウトデータの作成について以下に説明する。
図１３は、第４の実施の形態におけるレイアウトデータ作成方法のフロー図である。
【００７６】
なお、図１３では、セル外配線チャネルの浮き配線の有無を考慮したレイアウトデータの作成について示している。
まず、作成フロー図９０において、ネットリスト９１および第１の実施の形態で生成されたセルライブラリ９２から配置手段９３がセルを配置する。
【００７７】
ネットリスト９１から配線チャネルの浮き配線の有無を判断する。配線チャネルに浮き配線が有れば、浮き配線接続手段９５にて、浮き配線を使用してセル間を接続し、配線手段９６にて、浮き配線も考慮してセル間の配線を行う。配線チャネルに浮き配線が無ければ、配線手段９６にて、セル間のみの配線を行う。
【００７８】
レイアウトデータ作成手段９７にて、ネットリスト９１およびセルライブラリ９２から配置手段９３および配線手段９６がそれぞれ行ったセルの配置と配線との結果からレイアウトデータ作成手段９７によってレイアウトデータ９８が作成される。
【００７９】
そして、このように作成されたレイアウトデータ９８から本発明の概要で説明したように入力容量の抽出が行われる。
以上、作成フロー図９０によって作成されたレイアウトデータは、これまで考慮していなかったセルの入力端子部周辺のセル外パターンによるセル外入力容量を考慮したセルライブラリを利用することによって、実デバイスに近いレイアウトデータが作成されるとともに、このレイアウトデータから抽出される入力容量は正確で高精度の容量とすることができる。
【００８０】
（付記１）  半導体集積回路の入力容量抽出方法において、
前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、
前記半導体集積回路のレイアウトデータに、前記セルライブラリから、前記入力端子部周辺に配置されたパターンとして適切な前記セル外パターンを付加して、セルスワップレイアウトデータを生成する工程と、
前記セルスワップレイアウトデータから、前記セルライブラリを参照して、前記セル外パターンに対応する前記セル外入力容量を抽出する工程と、
を有することを特徴とする入力容量抽出方法。
【００８１】
（付記２）  前記セル外入力容量ごとに、前記セル外パターンを格納する前記セルライブラリを生成することを特徴とする付記１記載の入力容量抽出方法。
（付記３）  前記セル外パターンの前記セル外入力容量を規定値とし、前記規定値に対する、他の前記セル外パターンごとの前記セル外入力容量の割合を算出し、前記割合から構成される入力容量係数ライブラリを生成し、前記入力容量係数ライブラリを用いて、前記セル外入力容量を抽出することを特徴とする付記１記載の入力容量抽出方法。
【００８２】
（付記４）  前記入力端子部の両側に、互いに平行に配置された前記セル外パターンであることを特徴とする付記１記載の入力容量抽出方法。
（付記５）  前記入力端子部の上層に、互いに平行であって、前記入力端子部と直交するように配置された前記セル外パターンであることを特徴とする付記１記載の入力容量抽出方法。
【００８３】
（付記６）  半導体集積回路のセルライブラリにおいて、
前記半導体集積回路の基本セルと、
前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、
前記セル外パターンから算出されるセル外入力容量と、
を備えることを特徴とするセルライブラリ。
【００８４】
（付記７）  前記セル外入力容量ごとに、前記セル外パターンを格納することを特徴とする付記６記載のセルライブラリ。
（付記８）  半導体集積回路のセルライブラリの生成方法において、
前記半導体集積回路のレイアウトデータを参照して、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンを生成する工程と、
前記セル外パターンからセル外入力容量を算出する工程と、
前記セル外パターンおよび前記セル外入力容量と、前記半導体集積回路の基本セルと、を合成してセルライブラリを生成する工程と、
を備えることを特徴とするセルライブラリの生成方法。
【００８５】
（付記９）  前記セル外入力容量と、前記セル外入力容量ごとにまとめられた前記セル外パターンと、を合成して前記セルライブラリを生成することを特徴とする付記８記載のセルライブラリの生成方法。
【００８６】
（付記１０）  半導体集積回路の配置配線方法において、
前記半導体集積回路の論理合成を行って、ネットリストを生成する工程と、
前記半導体集積回路の基本セルと、前記半導体集積回路の入力端子部周辺に配置される複数種のセル外パターンと、前記セル外パターンから算出されるセル外入力容量と、を備えるセルライブラリを生成する工程と、
前記ネットリストおよび前記セルライブラリを参照して、ファンアウトを算出し、前記ファンアウトが予め設定してある接続配線数よりも小さい場合は、前記ネットリストを参照し、大きい場合は、前記半導体集積回路全体の容量が小さくなるように、前記セルライブラリから選択した前記セル外パターンが付加された前記ネットリストを参照して、配置配線を行う工程と、
を有することを特徴とする配置配線方法。
【図面の簡単な説明】
【００８７】
【図１】本発明の概要図である。
【図２】入力端子部の周辺のセル外パターンの模式図である。
【図３】本発明によって生成されたセルライブラリのコード例である。
【図４】第１の実施の形態におけるセルライブラリ生成方法におけるフロー図である。
【図５】入力端子部と平行に配置されたセル外パターンの模式図（その１）である。
【図６】入力端子部と平行に配置されたセル外パターンの模式図（その２）である。
【図７】入力端子部と平行に配置されたセル外パターンの模式図（その３）である。
【図８】入力端子部の上層に配置されたセル外パターンの模式図である。
【図９】入力端子部の上層に配置されたセル外パターンの別の模式図である。
【図１０】第２の実施の形態における半導体集積回路の遅延計算のフロー図の例である。
【図１１】第３の実施の形態における半導体集積回路の遅延計算のフロー図の別の例である。
【図１２】第４の実施の形態における配置配線方法のフロー図である。
【図１３】第４の実施の形態におけるレイアウトデータ作成方法のフロー図である。
【図１４】本発明に至る過程で考えられる半導体集積回路のセルライブラリ生成方法のフロー図である。
【図１５】本発明に至る過程で考えられる半導体集積回路の遅延計算のフロー図である。
【図１６】配置配線方法のフロー図である。
【図１７】レイアウトデータ作成方法のフロー図である。
【符号の説明】
【００８８】
１０  入力容量抽出フロー図
１１  レイアウトデータ
１２  セル外パターンデータ
１３  セルライブラリ
１４  セルスワップレイアウトデータ
１５  入力容量データ
１６  セル外パターン生成手段
１７  セル外入力容量算出手段
１８  入力容量抽出手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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