(57)【要約】【課題】メモリセルをアレイ配置したとき、互いに反転した関係になく且つ互いに異なる２種のデータセットを電源投入時にセット可能にする。【解決手段】入力と出力とが相互に接続された２個のインバータからなるＳＲＡＭメモリセルと、該ＳＲＡＭメモリセルに記憶されたデータと検索データとの一致検出を行う一致検出回路とを有する連想メモリＳ１〜Ｓ４を備える。３本の動作電圧供給線１，２，３による動作電圧ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃの供給開始のタイミングを、２通りのシーケンスで制御可能にする。第１のシーケンスで連想メモリＳ１〜Ｓ４に対して動作電圧を供給したとき記憶させるデータセットと、第２のシーケンスで動作電圧を供給したとき記憶させるデータセットの内容を異ならせることで、電源投入時に初期化されるデータセットを選択可能とする。【選択図】図１
2008117439.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のインバータの入力と出力とが相互に接続された複数のメモリセルと、
互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、
前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを有し、
前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、
前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記複数のメモリセルに、少なくとも２種類のデータが記憶されることを特徴とするメモリ装置。
【請求項２】
第１および第２のインバータの入力と出力とが相互に接続された所定個数のメモリセルからなり、１ワード分のデータを記憶するワードメモリを有するとともに、該ワードメモリに記憶された１ワード分のデータと検索データとの一致検出を行う一致検出回路を有するワード回路を複数備えた連想メモリ装置において、
互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、
前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを備え、
前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、
前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記複数のワード回路のワードメモリに、少なくとも２種類のデータが記憶されることを特徴とする連想メモリ装置。
【請求項３】
第１および第２のインバータの入力と出力とが相互に接続された所定個数のメモリセルからなり、１ワード分のデータを記憶するワードメモリを有するとともに、該記憶された１ワード分のデータと検索データとの一致検出を行う一致検出回路を有するワード回路を複数備えた連想メモリ装置に、検索データを記憶する電子辞書において、
前記連想メモリ装置が、
互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、
前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを備え、
前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、
前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記連想メモリ装置に少なくとも２種類の前記検索データが記憶されることを特徴とする電子辞書。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作電圧供給線への動作電圧の供給開始のタイミングの制御により少なくとも２種類のデータが記憶されるようにしたメモリ装置、連想メモリ装置および電子辞書に関するものである。
【背景技術】
【０００２】
図４に従来の連想メモリＳ１１の構成を示す。ＭＰ１１，ＭＮ１１は第１のインバータＩＮＶ１１を構成するＰ型、Ｎ型のＭＯＳトランジスタ、ＭＰ１２，ＭＮ１２は第２のインバータＩＮＶ１２を構成するＰ型、Ｎ型のＭＯＳトランジスタであり、第１のインバータＩＮＶ１１の入力が第２のインバータＩＮＶ１２の出力（ノードＮ１２）に、第２のインバータの入力が第１のインバータの出力（ノードＮ１１）に、それぞれ接続されることにより、ＳＲＡＭメモリセルが構成されていている。ＭＮ１３，ＭＮ１４はワード線ＷＬが“Ｈ”にされたときオンして、ビット線ＢＬ，ＢＬＮをノードＮ１１，Ｎ１２に接続するＮ型のＭＯＳトランジスタである。ＣＰは一致検出回路であり、検索線ＳＢＬ，ＳＢＬＮに入力されたデータとＳＲＡＭメモリセルのデータが一致するか否かを判定し、一致するとき一致線ＭＬに例えば“Ｈ”を出力する。このような連想メモリは、図４の回路を１単位として、二次元状に複数個アレイ配列することで連想メモリ装置として構成され、例えばワード単位での検索が可能となる。
【０００３】
ところで、このような連想メモリＳ１１は、ＳＲＡＭメモリセルを使用するので、システムの電源投入時に別途ＲＯＭ等からデータを取得してメモリセルに初期値を書き込む必要があり、検索データの大容量化に伴って初期化時間の短縮が課題となっていた。また、追記したデータや消去したデータを廃棄して初期状態に戻す場合も同様に、別のＲＯＭ等からデータを取得して連想メモリに書き込む必要があり、同様の問題があった。
【０００４】
そこで、図５に示すように、連想メモリＳ１１’のＳＲＡＭメモリセルの２個のインバータＩＮＶ１１，ＩＮＶ１２の電源を、異なる動作電圧ＶＤＤ１，ＶＤＤ２を供給する動作電圧供給線１１，１２に接続して、一方のインバータＩＮＶ１１には動作電圧ＶＤＤ１を印加し、他方のインバータＩＮＶ１２には動作電圧ＶＤＤ２を印加するようにし、且つ電源投入時に動作電圧ＶＤＤ１、ＶＤＤ２の一方を速く立ち上げ、他方を遅く立ち上げるようにして、電源投入時にＳＲＡＭメモリセルに特定のデータが記憶されるようにし、初期化が行われるようにする技術が提案された（例えば、特許文献１，２参照）。
【０００５】
図５の連想メモリＳ１１’では、動作電圧ＶＤＤ１をＶＤＤ２より先に立ち上げたときは、ノードＮ１１が“Ｈ”、ノードＮ１２が“Ｌ”になるため、そのＳＲＡＭメモリセルには“１”が設定される。逆に、動作電圧ＶＤＤ２をＶＤＤ１より先に立ち上げたときは、ノードＮ１１が“Ｌ”、ノードＮ１２が“Ｈ”になるため、“０”が記憶される。このように、動作電圧ＶＤＤ１，ＶＤＤ２の立上りの順序を切り替えることで、“１”、“０”の任意のデータを初期値として、そのＳＲＡＭメモリセルに記憶させることができる。
【特許文献１】特願平２−２１８０９３号公報
【特許文献２】特願平４−３１０６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、図５に示す連想メモリでは、これをアレイ配置して連想メモリ装置を構成したとき、そこに設定することができる初期値データは、あるデータ又はその反転データのみであり、それら以外のデータを設定することができない。例えば、連想メモリを２種類以上の辞書をもつ電子辞書に適用した場合は、１つ辞書用のデータは前記した初期値として電源投入時に設定できるので、そのまま検索を行うことができる。しかし、残りの辞書用のデータはそれぞれＲＯＭに設定しておいて、辞書切替時にそのＲＯＭのデータから読み出して、連想メモリ装置に記憶し、検索等を行う必要がある。以上は、連想メモリについて説明したが、通常のＳＲＡＭメモリについても同様である。
【０００７】
本発明の目的は、メモリセルをアレイ配置したとき、互いに反転した関係になく且つ互いに異なる少なくとも２種のデータセットを電源投入時に記憶可能にして、上記した課題を解決することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１にかかる発明のメモリ装置は、第１および第２のインバータの入力と出力とが相互に接続された複数のメモリセルと、互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを有し、前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記複数のメモリセルに、少なくとも２種類のデータが記憶されることを特徴とする。
請求項２にかかる発明の連想メモリ装置は、第１および第２のインバータの入力と出力とが相互に接続された所定個数のメモリセルからなり、１ワード分のデータを記憶するワードメモリを有するとともに、該ワードメモリに記憶された１ワード分のデータと検索データとの一致検出を行う一致検出回路を有するワード回路を複数備えた連想メモリ装置において、互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを備え、前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記複数のワード回路のワードメモリに、少なくとも２種類のデータが記憶されることを特徴とする。
請求項３にかかる発明の電子辞書は、第１および第２のインバータの入力と出力とが相互に接続された所定個数のメモリセルからなり、１ワード分のデータを記憶するワードメモリを有するとともに、該記憶された１ワード分のデータと検索データとの一致検出を行う一致検出回路を有するワード回路を複数備えた連想メモリ装置に、検索データを記憶する電子辞書において、前記連想メモリ装置が、互いに独立に動作電圧を供給することが可能な少なくとも３本の動作電圧供給線と、前記少なくとも３本の動作電圧供給線のそれぞれを通じた前記動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能な電圧供給制御回路とを備え、前記複数のメモリセルのそれぞれの第１および第２のインバータには、前記少なくとも３本の動作電圧供給線の内の異なる動作電圧供給線がそれぞれ接続され、前記少なくとも２通りのタイミングで前記少なくとも３本の動作電圧供給線を通じた前記動作電圧の供給を開始することによって、前記連想メモリ装置に少なくとも２種類の前記検索データが記憶されることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、少なくとも３本の動作電圧供給線のそれぞれを通じた動作電圧の供給開始のタイミングを、少なくとも２通りに制御可能であるので、アレイ配置したメモリセルに対して、互いに反転した関係になく且つ互いに異なる少なくとも２種類のデータを記憶させることができる。よって、２種類目のデータの記憶のためにＲＯＭを備える必要がない。
【発明を実施するための最良の形態】
【００１０】
図１は本発明の１つの実施例の連想メモリ装置の、一部分の構成を示す図である。Ｓ１〜Ｓ４は、ワードメモリを構成するＳＲＡＭメモリセルと一致検出回路とを備える単位の連想メモリであり、これにより１つのワード回路（この場合は４ビット）が構成される。
【００１１】
連想メモリＳ１を代表して説明すると、ＭＰ１，ＭＮ１はインバータＩＮＶ１を構成するＰ型、Ｎ型のＭＯＳトランジスタ、ＭＰ２，ＭＮ２はインバータＩＮＶ２を構成するＰ型、Ｎ型のＭＯＳトランジスタである。インバータＩＮＶ１の入力がインバータＩＮＶ２の出力（ノードＮ２）に、インバータＩＮＶ２の入力がインバータＩＮＶ１の出力（ノードＮ１）に、それぞれ接続されることにより、ＳＲＡＭメモリセルが構成されている。
【００１２】
ＭＮ３，ＭＮ４はワード線ＷＬが“Ｈ”にされたときオンして、ビット線ＢＬ１，ＢＬ１ＮをノードＮ１，Ｎ２に接続するＮ型のＭＯＳトランジスタである。ＣＰ１は一致検出回路であり、検索線ＳＢＬ１，ＳＢＬ１Ｎに入力されたデータとＳＲＡＭメモリセルのデータが一致するか否かを判定し、一致するとき一致線ＭＬに例えば“Ｈ”を出力する。
【００１３】
連想メモリＳ２〜Ｓ４は、連想メモリＳ１と同様の構成であり、Ｎ３〜Ｎ８はノード、ＣＰ２〜ＣＰ４は一致検出回路、ＢＬ２，ＢＬ３，ＢＬ４，ＢＬ２Ｎ，ＢＬ３Ｎ，ＢＬ４Ｎはビット線、ＳＢＬ２，ＳＢＬ３，ＳＢＬ４，ＳＢＬ２Ｎ，ＳＢＬ３Ｎ，ＳＢＬ４Ｎは検索線である。
【００１４】
動作電圧はＶＤＤｂを共通として、ＶＤＤａとＶＤＤｂ、ＶＤＤｂとＶＤＤｃの２組が使用される。１，２，３はそれら動作電圧ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃを供給する動作電圧供給線であり、連想メモリＳ１，Ｓ２には動作電圧ＶＤＤａとＶＤＤｂが供給され、連想メモリＳ３，Ｓ４には動作電圧ＶＤＤｂとＶＤＤｃが供給される。すなわち、動作電圧ＶＤＤａはインバータＩＮＶ２，ＩＮＶ３に、動作電圧ＶＤＤｂはインバータＩＮＶ１，ＩＮＶ４，ＩＮＶ６，ＩＮＶ７に、動作電圧ＶＤＤｃはインバータＩＮＶ５，ＩＮＶ８に、それぞれ印加される。そして、電源投入シーケンスは２組使用される。第１のシーケンスは、ＶＤＤａ→ＶＤＤｂ→ＶＤＤｃの順で動作電圧の供給が開始されるシーケンス、第２のシーケンスはＶＤＤａ→ＶＤＤｃ→ＶＤＤｂの順で動作電圧の供給が開始されるシーケンスである。
【００１５】
さて、第１のシーケンスにより動作電圧ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃを供給するときは、まず、ＶＤＤａ→ＶＤＤｂの順で供給開始するときは、連想メモリＳ１のノードＮ１が“Ｌ”、Ｎ２が“Ｈ”となり、連想メモリＳ２のノードＮ３が“Ｈ”、Ｎ４が“Ｌ”となる。よって、連想メモリＳ１には“０”が、連想メモリＳ２には“１”が記憶される。次に、ＶＤＤｂ→ＶＤＤｃの順で供給開始するときは、連想メモリＳ３のノードＮ５が“Ｌ”、Ｎ６が“Ｈ”となり、連想メモリＳ４のノードＮ７が“Ｈ”、Ｎ８が“Ｌ”となる。よって、連想メモリＳ３には“０”が、連想メモリＳ４には“１”が記憶される。以上により、連想メモリＳ１〜Ｓ４のデータは、「０，１，０，１」となる。
【００１６】
一方、第２のシーケンスにより動作電圧ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃを供給するときは、まず、ＶＤＤａ→ＶＤＤｂの順で供給開始するときは、連想メモリＳ１のノードＮ１が“Ｌ”、Ｎ２が“Ｈ”となり、連想メモリＳ２のノードＮ３が“Ｈ”、Ｎ４が“Ｌ”となる。よって、連想メモリＳ１には“０”が、連想メモリＳ２には“１”が記憶される。また、ＶＤＤｃ→ＶＤＤｂの順で供給開始するときは、連想メモリＳ３のノードＮ５が“Ｈ”、Ｎ６が“Ｌ”となり、連想メモリＳ４のノードＮ７が“Ｌ”、Ｎ８が“Ｈ”となる。よって、連想メモリＳ３には“１”が、連想メモリＳ４には“０”が記憶される。以上により、連想メモリＳ１〜Ｓ４のデータは、「０，１，１，０」となる。
【００１７】
以上の第１のシーケンスのときに連想メモリＳ１〜Ｓ４に記憶されるデータと、第２のシーケンスのときに連想メモリＳ１〜Ｓ４に記憶されるデータを図２に示した。連想メモリＳ１，Ｓ２には、第１と第２のシーケンスのいずれでも、同じデータが記憶されるが、連想メモリＳ３，Ｓ４には、第１と第２のシーケンスによって、異なるデータが記憶される。このように、連想メモリＳ１〜Ｓ４を１つのワード回路としてみれば、第１のシーケンスを採用する場合と、第２のシーケンスを採用する場合によって、互いに反転関係にない異なるワードが記憶されることになる。
【００１８】
図３は本発明の１つの実施例の連想メモリ装置の全体構成を示すブロック図である。図３に示すように、複数の連想メモリからなるワード回路を複数アレイ配列して複数ワード用とした連想メモリアレイ１０を構成する。そして、そこに３本の動作電圧供給線１〜３により電圧供給制御回路２０から電源ＶＤＤａ，ＶＤＤｂ，ＶＤＤｃを供給する。供給開始のタイミングのシーケンスを予め、複数設定し、その選択を電圧供給制御回路２０で制御できるように連想メモリ装置を構成する。これにより、連想メモリアレイ１０に対して、初期値を所望の値にプログラムすることができ、また、電源を一旦オフして再度オンするとき別のシーケンスに切り替えておけば、別の初期値をプログラムすることができる。
【００１９】
従来では、初期化の際に、初期値を書き込むワード数と書き込む時間を乗じた時間だけ時間がかかっていたが、本実施例では動作電圧を立ち上げる非常に短い時間内で初期値を書き込むことが可能となるばかりか、その初期値の選択も可能となる。
【００２０】
このことから、連想メモリ装置を電子辞書に適用して、２つの辞書、例えば国語辞書と英和辞書等を構成することができる。このとき、２つの辞書は上記した初期値として電源投入時にいずれかを選択してプログラムできるので、ＲＯＭ等にそれら辞書内容を予め格納しておく必要はない。
【００２１】
なお、以上では連想メモリ装置に適用した場合について説明したが、一致検出回路を用いない通常のメモリ装置にそのまま適用して、２種の初期値を選択的にプログラムできることは勿論である。また、以上では動作電圧供給線を３本使用して初期値を２種類実現していたが、４本以上の動作電圧供給線を使用すればワード回路に設定できる初期値の種類をさらに増加させることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例の連想メモリ装置の一部分の構成を示す回路図である。
【図２】図１の連想メモリ装置に設定する初期値設定データの説明図である。
【図３】連想メモリ装置の全体構成を示すブロック図である。
【図４】従来の単位の連想メモリの構成を示す回路図である。
【図５】従来の初期値設定可能な単位の連想メモリの構成を示す回路図である。
【符号の説明】
【００２３】
Ｓ１〜Ｓ４，Ｓ１１，Ｓ１１’：連想メモリ
ＩＮＶ１〜ＩＮＶ８，ＩＮＶ１１，ＩＮＶ１２：インバータ
Ｎ１〜Ｎ８，Ｎ１１，Ｎ１２：ノード
ＣＰ１〜ＣＰ４，ＣＰ：一致検出回路
１〜３，１１，１２：動作電圧供給線
１０：連想メモリアレイ
２０：電圧供給制御回路
【図１】
2008117439.tif 000003
【図２】
2008117439.tif 000004
【図３】
2008117439.tif 000005
【図４】
2008117439.tif 000006
【図５】
2008117439.tif 000007