(57)【要約】【課題】子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードできるようにすること。【解決手段】中性子計測用のデータ収集装置は、ＦＰＧＡ２０ａ〜２０ｄを備えた複数の子基板１２ａ〜１２ｄと、ダウンロード用ＲＯＭ１９を備えた親基板１１とを備え、ＦＰＧＡ２０ａをマスターモードに設定すると共に、他のＦＰＧＡ２０ｂ〜２０ｄをスレーブモードに設定する。マスターモードのＦＰＧＡ２０ａからダウンロード用ＲＯＭ１９にクロックを出力してプログラムデータをマスターモードのＦＰＧＡ２０ａに設定すると共に、ＦＰＧＡ２０ａから出力されるクロック及びダウンロード用ＲＯＭ１９から出力されたプログラムデータをスレーブモードの各ＦＰＧＡ２０ｂ〜２０ｄにも入力して当該プログラムデータを設定する。【選択図】図１０
2008165285.tif 000002
【特許請求の範囲】
【請求項１】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するＦＰＧＡと、前記親基板に設けられ前記各子基板のＦＰＧＡにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、
前記各ＦＰＧＡは、ＦＰＧＡ側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第１モードと、ＦＰＧＡにクロックとプログラムデータを供給してプログラムを設定する第２モードとを設定可能に構成され、
前記ＦＰＧＡの一つを第１モードに設定すると共に、他のＦＰＧＡを第２モードに設定し、第１モードのＦＰＧＡからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第１モードのＦＰＧＡに設定すると共に、第１モードのＦＰＧＡから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第２モードの各ＦＰＧＡにも入力して当該プログラムデータを設定することを特徴とする中性子計測用のデータ収集装置。
【請求項２】
前記各子基板は、各子基板に設置したＦＰＧＡの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、
前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、
前記子基板側ピン配列はＦＰＧＡの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする請求項１記載の中性子計測用のデータ収集装置。
【請求項３】
前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、
前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする請求項１又は請求項２記載の中性子計測用のデータ収集装置。
【請求項４】
前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するＩＣソケットで構成されたことを特徴とする請求項３記載の中性子計測用のデータ収集装置。
【請求項５】
第１モードのＦＰＧＡから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第２モードのＦＰＧＡの前記子基板側ピン配列のクロック用共通ピンを介して当該第２モードのＦＰＧＡに入力し、
前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第１モードのＦＰＧＡ及び第２モードの各ＦＰＧＡに入力することを特徴とする請求項４記載の中性子計測用のデータ収集装置。
【請求項６】
前記各子基板は、複数組のショートパターンで構成され前記ＦＰＧＡの識別アドレスを示すビットパターンを発生させるＩＤ番号設定回路を備え、
前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のＦＰＧＡは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする請求項１から請求項５のいずれかに記載の中性子計測用のデータ収集装置。
【請求項７】
多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するＦＰＧＡと、前記親基板に設けられ前記各子基板のＦＰＧＡにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、
前記ＦＰＧＡの一つをＦＰＧＡ側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第１モードに設定し、他のＦＰＧＡをＦＰＧＡにクロックとプログラムデータを供給してプログラムを設定する第２モードに設定し、
第１モードのＦＰＧＡからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第１モードのＦＰＧＡに設定すると共に、第１モードのＦＰＧＡから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第２モードの各ＦＰＧＡにも入力して当該プログラムデータを設定することを特徴とするプログラムダウンロード方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測用のデータ収集装置及びプログラムダウンロード方法に関する。
【背景技術】
【０００２】
現在、中性子散乱実験により物質の構造解析が行われている。中性子散乱実験では中性子計測手法の一つとして飛行時間測定法（ＴＯＦ）が提案されている。飛行時間測定法では中性子の捕獲位置を正確に求めるために中性子用電荷分割型位置敏感検出器（以下、「ＰＳＤ」という）が開発されている。
【０００３】
図１１は、１本のＰＳＤから読み出しを行う読み出し回路の模式的なシステム構成図である。抵抗線で表されたＰＳＤ１の両端に電荷増幅器２ａ，２ｂが接続される。電荷増幅器２ａ，２ｂはＰＳＤ１の両端に現れた電荷を電圧に変換して対応した負荷分散用基板（以下、「子基板」という）３へ電圧形式の中性子検出信号を送出する。
【０００４】
図示していない帯域フィルタを通して波形整形することで、中性子検出信号を時定数が０．５μｓから１μｓ程度で２μｓ幅程度のパルス波形を得る。子基板３にはアナログ／デジタル変換回路（ＡＤＣ）４ａ，４ｂ及びＦＰＧＡ５が設けられている。子基板３のＡＤＣ４ａ，４ｂへ波形整形した中性子検出信号を送出する。ＡＤＣ４ａ，４ｂは、サンプリング周波数が２０ＭＨｚから５０ＭＨｚで、ビット数が１２ビットから１４ビットのものを使用し、入力する中性子検出信号を１２ビットから１４ビットのデジタルデータ（Ｑ１，Ｑ２）に変換する。ＡＤＣ４ａ，４ｂから出力されるデジタルデータ（Ｑ１，Ｑ２）をＦＰＧＡ５へ入力して、Ｑ１とＱ２のピーク値を検出する。
【０００５】
子基板のＦＰＧＡ５は、親基板側のメインＦＰＧＡ８からのポーリングでＦＰＧＡ５で検出した測定データを親基板７のメインＦＰＧＡ８へ伝送する。メインＦＰＧＡ８においてｘ/Ｌ＝ａ＊Ｑ２/（Ｑ１＋ｂ＊Ｑ２）−ｃの計算を行い、中性子の捕獲位置を求める。なお、「ａ」は倍率、「ｂ」は比率、「ｃ」はオフセットである。中性子の捕獲位置データをヒストグラム作成回路９に入力してヒストグラムを作成し、制御用コンピュータ１０から要求があればヒストグラムを転送する。
【０００６】
実際の中性子散乱実験では、多数のＰＳＤを二次元状に配置して、各ＰＳＤの読み出しを同時並列的に行う必要がある。このために、１枚の子基板３で処理するＰＳＤ１の本数を２本程度に制限し、複数の子基板３で負荷分散することで、処理速度を低下させることなくＦＰＧＡ５に要求される能力を低く抑え、コストを抑制するようにしている。
【０００７】
ところで、子基板３に搭載したＦＰＧＡ５のプログラムを仕様変更などに応じて変更する必要性が生じることがある。一般にＦＰＧＡのプログラムの書き換えは、ＦＰＧＡにダウンロードすべきプログラムを格納したＲＯＭを基板上に設け、ＦＰＧＡが自らＲＯＭにクロックを与えてデータ要求し、クロックに同期してプログラムを読み出してＦＰＧＡにダウンロードする方式（以下、「マスターモード」という）と、パソコンからＦＰＧＡにクロック及びプログラムデータを与えてプログラムをダウンロードする方式（以下、「スレーブモード」という）とがある。
【特許文献１】特開昭６２−１４２７２号公報
【特許文献２】特開２００３−５８３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、多数の中性子検出信号の読み取りを複数の子基板で負荷分散するシステム構成の場合、プログラム変更対象のＦＰＧＡの個数が増大するので、ＦＰＧＡのプログラム変更作業が非常に煩雑になるといった問題がある。例えば、マスターモードでプログラム変更する場合を想定すると、各子基板に設置する専用ＲＯＭにプログラムを格納して、子基板毎に専用ＲＯＭを交換するＲＯＭ交換作業が必要になる。しかし、占有面積が制限された子基板上の狭いスペースで作業しなければならず、非常に困難なＲＯＭ交換作業が要求される。一方、スレーブモードでプログラム変更する場合を想定すると、パソコンから一つ一つ子基板のアドレスを指定してクロックとプログラムデータを順番に送り込む作業が必要となる。
【０００９】
本発明は、以上のような実情に鑑みてなされたものであり、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ＲＯＭで子基板側の全てのＦＰＧＡのプログラムを管理でき、分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることのできる中性子計測用のデータ収集装置及びプログラムダウンロード方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の中性子計測用のデータ収集装置は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するＦＰＧＡと、前記親基板に設けられ前記各子基板のＦＰＧＡにダウンロードすべきプログラムを格納したダウンロード用メモリとを備え、前記各ＦＰＧＡは、ＦＰＧＡ側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第１モードと、ＦＰＧＡにクロックとプログラムデータを供給してプログラムを設定する第２モードとを設定可能に構成され、前記ＦＰＧＡの一つを第１モードに設定すると共に、他のＦＰＧＡを第２モードに設定し、第１モードのＦＰＧＡからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第１モードのＦＰＧＡに設定すると共に、第１モードのＦＰＧＡから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第２モードの各ＦＰＧＡにも入力して当該プログラムデータを設定することを特徴とする。
【００１１】
このように構成された中性子計測用のデータ収集装置によれば、ＦＰＧＡの一つを第１モードに設定すると共に、他のＦＰＧＡを第２モードに設定し、第１モードのＦＰＧＡから出力されるクロック及び当該クロックによりダウンロード用メモリから出力されたプログラムデータを第２モードの各ＦＰＧＡにも入力するように構成したので、親基板側のダウンロード用メモリで子基板側の全てのＦＰＧＡのプログラムを管理でき、また子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【００１２】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、各子基板に設置したＦＰＧＡの入出力端子が個別に接続された複数の導体ピンからなる子基板側ピン配列を有し、前記親基板は、前記ダウンロード用メモリの外部端子であるクロック入力用のクロック端子及びデータ出力用のデータ出力端子が割り付けられたクロックピン及びデータピンを含む複数の導体ピンからなる親基板側ピン配列を有し、前記子基板側ピン配列はＦＰＧＡの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されることを特徴とする。
【００１３】
このように構成された中性子計測用のデータ収集装置によれば、前記子基板側ピン配列はＦＰＧＡの入出力端子毎に各導体ピンが子基板間で共通接続された共通ピンとされ、前記親基板側ピン配列の導体ピンと前記各子基板の中のいずれかの子基板側ピン配列の導体ピンとが導通接続されるので、第１モードのＦＰＧＡから出力されたクロックは親基板側ピン配列の導体ピンを介して親基板側のダウンロード用メモリの外部端子へ供給されると共に第１モードのＦＰＧＡからクロックが入力される導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第２モードのＦＰＧＡへ入力される。また、第１モードのＦＰＧＡにプログラムデータを入力する当該子基板の子基板側ピン配列の導体ピンと共通ピンとなっている他の子基板の子基板側ピン配列の導体ピンを介して第２モードのＦＰＧＡへプログラムデータが入力される。これにより、第１モードのＦＰＧＡには第１モードでプログラムデータが設定され、第２モードのＦＰＧＡには第２モードでプログラムデータが設定されることとなり、子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【００１４】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板は、全子基板で対応可能な中性子検出信号総数に対応した数の導体ピンを有する親基板側検出器用ピン配列を有し、前記各子基板は、前記親基板側検出器用ピン配列の各導体ピンと導通する複数の導体ピンを有する子基板側検出器用ピン配列と、前記子基板側検出器用ピン配列に対応して設けられ各子基板に取り込む中性子検出信号を選択するためのショートパターンとを具備したことを特徴とする。
【００１５】
このように構成された中性子計測用のデータ収集装置によれば、中性子検出信号総数である全入力を検出器用ピン配列に配置でき、各子基板に取り込む中性子検出信号をショートパターンのショート状態で選択することができ、全ての子基板を同一構成とすることができ、コスト削減を図ることができる。
【００１６】
また本発明は、上記中性子計測用のデータ収集装置において、前記親基板に設けられた前記親基板側ピン配列及び親基板側検出器用ピン配列、前記各子基板に設けられた前記子基板側ピン配列及び前記子基板側検出器用ピン配列は、当該各ピン配列を介して各基板を上下に積み重ね可能であると共に積み重ねた上下の基板で同一位置の各導体ピンが導通するＩＣソケットで構成されたことを特徴とする。
【００１７】
このように構成された中性子計測用のデータ収集装置によれば、同一構成の子基板を各ピン配列を介して親基板の上に積み重ねて集積化することが可能であり、子基板の積層数を増減するだけで、分散処理の能力を容易に調整することができる。
【００１８】
また本発明は、上記中性子計測用のデータ収集装置において、第１モードのＦＰＧＡから出力したクロックを前記子基板側ピン配列のクロック用共通ピン及び当該クロック用共通ピンに導通している前記親基板側ピン配列のクロックピンを介して前記ダウンロード用メモリのクロック端子に入力すると共に、第２モードのＦＰＧＡの前記子基板側ピン配列のクロック用共通ピンを介して当該第２モードのＦＰＧＡに入力し、前記ダウンロード用メモリのデータ出力端子からクロックに同期して出力されたプログラムデータを前記親基板側ピン配列のデータピン及び当該データピンに導通している前記子基板側ピン配列のデータ用共通ピンを介して第１モードのＦＰＧＡ及び第２モードの各ＦＰＧＡに入力することを特徴とする。
【００１９】
このように構成された中性子計測用のデータ収集装置によれば、第１モードのＦＰＧＡには第１モードでプログラムデータが設定され、第２モードのＦＰＧＡには第２モードでプログラムデータが設定されることとなり、子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【００２０】
また本発明は、上記中性子計測用のデータ収集装置において、前記各子基板は、複数組のショートパターンで構成され前記ＦＰＧＡの識別アドレスを示すビットパターンを発生させるＩＤ番号設定回路を備え、前記親基板が特定の子基板の識別アドレスを示す選択信号を前記各子基板へ出力し、前記各子基板のＦＰＧＡは入力した選択信号が示す識別アドレスから自分が選択されたか否か判断することを特徴とする。
【００２１】
このように構成された中性子計測用のデータ収集装置によれば、各子基板に当該子基板の識別アドレスを示すビットパターンを発生させるＩＤ番号設定回路を設けたので、複数組のショートパターンといった簡単な構成で各子基板のＦＰＧＡに自分の識別アドレスを認識させることができる。
【００２２】
また本発明のプログラムダウンロード方法は、多数の検出器から分散して中性子検出信号の読み出しを行う複数の子基板と、前記子基板が基板面上に積み重ねて配置され前記各子基板から測定データを収集する親基板と、前記各子基板に設けられ中性子検出信号の波高値を測定するＦＰＧＡと、前記親基板に設けられ前記各子基板のＦＰＧＡにダウンロードすべきプログラムを格納したダウンロード用メモリとを備えた中性子計測用のデータ収集装置におけるプログラムダウンロード方法であって、前記ＦＰＧＡの一つをＦＰＧＡ側からダウンロード用メモリにクロックを出力して該ダウンロード用メモリ内のプログラムデータを出力させてプログラムを設定する第１モードに設定し、他のＦＰＧＡをＦＰＧＡにクロックとプログラムデータを供給してプログラムを設定する第２モードに設定し、第１モードのＦＰＧＡからダウンロード用メモリに対してクロックを出力して該ダウンロード用メモリから出力されるプログラムデータを当該第１モードのＦＰＧＡに設定すると共に、第１モードのＦＰＧＡから出力されるクロック及び当該クロックにより前記ダウンロード用メモリから出力されたプログラムデータを第２モードの各ＦＰＧＡにも入力して当該プログラムデータを設定することを特徴とする。
【００２３】
このように構成されたプログラムダウンロード方法によれば、親基板側のダウンロード用メモリで子基板側の全てのＦＰＧＡのプログラムを管理でき、分散処理能力に応じて子基板の数を増減させても子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明の効果】
【００２４】
本発明によれば、中性子検出信号の分散処理能力を子基板の積み重ね数で調整することができ、親基板側のダウンロード用ＲＯＭで子基板側の全てのＦＰＧＡのプログラムを管理でき、さらに分散処理能力に応じて子基板の積み重ね数を増減させても子基板側の全てのＦＰＧＡに同一プログラムを煩雑なプログラム変更作業を伴うことなく容易にダウンロードすることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の一実施の形態について図面を参照しながら具体的に説明する。
図１は本発明を適用した一実施の形態に係る中性子計測用のデータ収集装置における基板部分の分解斜視図であり、図２は当該基板部分の平面図である。親基板１１の基板面における右側約半分の領域に、４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄが２枚ずつ並べて上下に積み上げて配置されている。すなわち、親基板１１上面の子基板設置領域（右側半分）には、２枚の子基板１２ｃ、１２ｄが後述する検出器用ピン配列を同方向に向けて並列に配置され、その一方の子基板１２ｃの上面に子基板１２ａが同じく検出器用ピン配列を同方向に向けて配置され、他方の子基板１２ｄの上面に子基板１２ｂが同じく検出器用ピン配列を同方向に向けて配置されている。
【００２６】
親基板１１の子基板設置領域における一辺には左右一対のコネクタ部品１３ａ、１３ｂが設けられている。各コネクタ部品１３ａ、１３ｂは、８本のＰＳＤの左右の信号の読み出しを行うように構成されており、それぞれ１６本のピン端子を備えているものとする。コネクタ部品１３ａ、１３ｂには各ＰＳＤに接続された信号ケーブルが並列に接続される。２次元状に設置された８本のＰＳＤの両端からの全中性子検出信号が２つのコネクタ部品１３ａ、１３ｂに振り分けられて入力されるように構成されている。
【００２７】
親基板１１には、コネクタ部品１３ａ、１３ｂに対応してそれぞれ１６本の導体ピンからなる検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２が形成されている。検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２は導体ピン毎に独立した又は一列に一体化した構造のＩＣソケットで構成されている。ＩＣソケットの構造は後述する。検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２は、子基板１２ｃ、１２ｄの周縁部であって子基板側の検出器用ピン配列位置と対向する位置に形成されている。
【００２８】
また親基板１１には、子基板設置領域において子基板１２ｃ、１２ｄの一方の長辺の周縁部とそれぞれ対向する各位置に複数の導体ピンからなる親基板側ピン配列１５ａ、１５ｂが設けられている。親基板側ピン配列１５ａ、１５ｂは導体ピン毎に独立した又は一列に一体化した構造のＩＣソケットで構成されている。ＩＣソケットの構造は後述する。
【００２９】
さらに、親基板１１には、子基板設置領域において子基板１２ｃ、１２ｄの他方の長辺の周縁部とそれぞれ対向する各位置に電源供給用（接地用を含む）ＩＣソケット１６ａ、１６ｂが設置されている。本実施の形態では、電源供給用ＩＣソケット１６ａ、１６ｂは検出器用ピン配列等のＩＣソケットと同一構造であるが、積み重ねられる複数の子基板に電源供給ライン及びアースラインを共通接続できる構成であれば、特に限定されるものではない。
【００３０】
図３はコネクタ部品１３ａ、１３ｂの導体ピンと検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２の導体ピンとの配線の拡大図である。コネクタ部品１３ａ、１３ｂは８本のＰＳＤの両端の信号をそれぞれ受けている。一方のコネクタ部品１３ａは８本のＰＳＤの左側の信号を差動信号で受け、また他方のコネクタ部品１３ｂは８本のＰＳＤの右側の信号を差動信号で受けている。そのため、コネクタ部品１３ａ、１３ｂの導体ピン数はそれぞれ１６本になり、総数で３２本になる。差動信号としたのは、ノイズの影響を小さくするためである。コネクタ部品１３ａ、１３ｂを検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２につなぐ際に、各ＰＳＤの左右の信号が対になるように配線している。検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２に、それぞれ２本分の左右のデータが対で配置されており、したがって、４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄを検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２のどれかに対応させれば良いことになる。また、親基板側ピン配列１５ａ、１５ｂは、当該ピン配列を構成する個々の導体ピンが、親基板１１に形成した配線パターンを経由して、親基板１１に設置したメインＦＰＧＡ１７の所定の入出力端子に並列に導通している。
【００３１】
また、親基板１１の奥側の一辺であってメインＦＰＧＡ１７に近い領域に親基板１１外の制御用コンピュータ及びその他の周辺機器に接続するための周辺機器用コネクタ１８が設けられている。また、親基板１１には各子基板１２ａ、１２ｂ、１２ｃ、１２ｄにプログラムをダウンロードするためのＦＰＧＡ用ダウンロードＲＯＭ１９が設置されている。ＦＰＧＡ用ダウンロードＲＯＭ１９の各端子は親基板側ピン配列１５ａ、１５ｂの一部の導体ピンと配線パターンを介して導通接続されている。
【００３２】
図４は１枚の子基板１２ｃの平面図である。子基板１２ｃは親基板１１に重ねて設置される１段目の一方の子基板である。子基板１２ｃは全体が長方形状をなしており、親基板側のメインＦＰＧＡ１７に対してＦＰＧＡ２０が実装されている。子基板１２ｃの一方の短辺側の周縁部２１には複数の貫通孔が一列に形成されており、当該貫通孔に左右一対の検出器用ピン配列２２ａ、２２ｂが挿入されている。子基板１２ｃの周縁部２１に一列に形成された貫通孔形成領域が、上記親基板側の検出器用ピン配列１４ａ−１、１４ａ−２に対向している。
【００３３】
子基板１２ｃの一方の長辺側の周縁部２６には複数の貫通孔が一列に形成されており、その貫通孔に子基板側ピン配列２７が設置されている。子基板側ピン配列２７は、親基板１１側に設けた親基板側ピン配列１５ａと対向する位置に設けられている。子基板側ピン配列２７と親基板側ピン配列１５ａとは導体ピンが一対一で対応している。基板を積み重ねた際には後述する構造にて親基板側ピン配列１５ａと子基板側ピン配列２７とが一対一で導通した状態となる。
【００３４】
子基板１２ｃの他方の長辺の周縁部２８には複数の貫通孔が一列に形成されていて、その貫通孔に電源供給用ＩＣソケット２９が挿入されている。上記ピン配列同様に、基板を積み重ねた際には電源供給用ＩＣソケット１６ａ、１６ｂと子基板側の電源供給用ＩＣソケット２９とが対向する。
【００３５】
ここで、ＩＣソケットで構成されたピン配列の構造について説明する。図５（ａ）に示すように、上下に積み重ねられる基板同士は、互いに対向するピン配列を介して連結され導通されるように構成されている。図５（ｂ）は複数の導体ピンが一列に一体化されたＩＣソケットで構成されたピン配列の構造を示す一部断面図である。同図に示すように、樹脂部３１がソケット本体を構成している。樹脂部３１の上面に頭部連結孔３２が形成され、樹脂部３１の上面から下面に掛けて頭部連結孔３２に金属内壁３３が形成されている。本例では検出器用ピン配列２２ａ、２２ｂに限らず他のＩＣソケットも同様の構造をなしているものとする。そして、金属内壁３３の下端部から下方に延出した金属導体からなる足部３４が形成されている。足部３４は他のＩＣソケットの頭部連結孔３２に挿入可能な形状及び寸法をなしている。
【００３６】
したがって、図５（ａ）に示すように、親基板１１の上に子基板１２ｃを積み重ねて親基板側の検出器用ピン配列１４ａ−１、１４ａ−２の各頭部連結孔３２に対して、子基板１２ｃの検出器用ピン配列２２ａ、２２ｂの足部３４を挿入して連結する。同時に、親基板側ピン配列１５ａの各頭部連結孔３２に対して、子基板側ピン配列２７の足部３４を挿入して連結する。さらに、親基板１１側の電源供給用ＩＣソケット１６ａに子基板１２ｃ側の電源供給用ＩＣソケット２９を連結する。
【００３７】
このように、一段目の子基板１２ｃは、検出器用ピン配列２２ａ、２２ｂ、子基板側ピン配列２７及び電源供給用ＩＣソケット２９が、親基板１１側の検出器用ピン配列１４ａ−１、１４ａ−２、親基板側ピン配列１５ａ及び電源供給用ＩＣソケット１６ａに一対一で連結され導通することになる。一段目のもう一つの子基板１２ｄも同様にして、親基板１１に重ね合わされて導体ピン同士が連結される。
【００３８】
さらに、１段目の子基板１２ｃ、１２ｄの上に２段目の子基板１２ａ、１２ｂが上記同様にして重ね合わされて共通ピン化させる。すなわち、１段目子基板１２ｃ、１２ｄの検出器用ピン配列２２ａ、２２ｂ及び子基板側ピン配列２７の各頭部連結孔３２に対して、２段目子基板１２ａ、１２ｂの検出器用ピン配列２２ａ、２２ｂ及び子基板側ピン配列２７の各足部３４を挿入して連結する。また、１段目の子基板１２ｃ、１２ｄの電源供給用ＩＣソケット２９と２段目子基板１２ａ、１２ｂの電源供給用ＩＣソケット２９とを連結する。
【００３９】
以上のようにして、本実施の形態は、親基板１１側の検出器用ピン配列１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２に対して、子基板１２ａ〜１２ｄ側の検出器用ピン配列２２ａ、２２ｂを導体ピン単位で共通接続でき、全ての子基板１２ａ〜１２ｄの検出器用ピン配列２２ａ、２２ｂに対して全検出信号入力を配置することができる。また、親基板側ピン配列１５ａ、１５ｂに対して、全ての子基板１２ａ〜１２ｄの子基板側ピン配列２７を導体ピン単位で共通接続でき、親基板側ピン配列１５ａ、１５ｂに対して各子基板１２ａ〜１２ｄの子基板側ピン配列２７が共通ピンとなる。すなわち、親基板１１から親基板側ピン配列１５ａ、１５ｂの所定の導体ピンに対して信号を入力すると、当該親基板側ピン配列１５ａ、１５ｂの導体ピンに対して各子基板１２ａ〜１２ｄの子基板側ピン配列２７の共通ピン化されている導体ピンを介して各子基板１２ａ〜１２ｄに同時並列的に入力される。逆に、何れか一つの子基板１２ａ〜１２ｄから自己の子基板側ピン配列２７の導体ピンに信号を入力すれば、他の子基板と共通化されている子基板側ピン配列２７の該当導体ピンを占有して親基板側ピン配列１５ａ、１５ｂの対応導体ピンに当該信号が出力される。本実施の形態では、メインＦＰＧＡ１７の入出力端子を親基板側ピン配列１５ａ、１５ｂの所定の導体ピンに割り当てると共に、ＦＰＧＡ用ダウンロードＲＯＭ１９の入出力端子を親基板側ピン配列１５ａ、１５ｂの所定の導体ピンに割り当てるように、親基板１１上の配線パターンを形成している。
【００４０】
また、図４に示すように、子基板における検出器用ピン配列２２ａ、２２ｂにはショートパターン２３ａ、２３ｂが設置されている。ショートパターン２３ａ、２３ｂは、各々対応する導体ピンに導通した入側パターン２４と、各々対応する入側パターン２４から僅かに離間した出側パターン２５とからそれぞれ構成されている。一対の入側パターン２４と出側パターン２５とは、初期状態では非導通とされている。入側パターン２４と出側パターン２５とをショートさせた導体ピンから検出信号が取り込まれるように構成している。すなわち、ショートさせるショートパターン２３ａ、２３ｂを選択することで、各子基板１２ａ〜１２ｄへ入力する信号を個別に選択することができる。
【００４１】
本実施の形態では、１枚の子基板で１６個の導体ピンを有し、差動信号で受信するので、４本分のＰＳＤの検出信号を取り込み可能に構成している。その中から２本分のＰＳＤの検出信号を８個の導体ピンから取り込むようにしている。したがって、一方の検出器用ピン配列２２ａ又は２２ｂから８個の導体ピンを選択して、選択した８個の導体ピンについて入側パターン２４と出側パターン２５とをショートさせる。
【００４２】
図６は、子基板１２ｃの概略的な配線パターンを示す図である。一枚の子基板１２ｃには、４つの増幅器３５ａ、３５ｂ、３５ｃ、３５ｄが並列に実装されている。検出器用ピン配列２２ａ、２２ｂの各導体ピンは、ショートパターン２３ａ、２３ｂを介して各増幅器３５ａ、３５ｂ、３５ｃ、３５ｄに配線パターンで接続されている。また、子基板１２ａには、４つのＡＤＣ３６ａ、３６ｂ、３６ｃ、３６ｄが並列に実装されている。各ＡＤＣ３６ａ、３６ｂ、３６ｃ、３６ｄは、各々対応する増幅器３５ａ、３５ｂ、３５ｃ、３５ｄの出力端が接続されている。ＡＤＣ３６ａ、３６ｂ、３６ｃ、３６ｄはＦＰＧＡ２０の信号入力端に接続されている。
【００４３】
本実施の形態では、４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄは全て同一構成をしており、ショートパターン２３ａ、２３ｂのショート位置を選択することで、異なるＰＳＤの検出信号を取り込むことができる。なお、４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄの各部の構成要素に対しては同一符号を用いて説明する。
【００４４】
また、ＦＰＧＡ２０に隣接してＩＤ番号設定回路３７が設けられている。ＩＤ番号設定回路３７は、簡単な二対のショートパターンで構成されている。２つのショートパターンのショート有無の組み合わせによって２ビットのＩＤ番号を設定可能である。例えば、ショートパターンをショートさせれば“０”、ショートさせずにバイアス電位のままとすれば“１”とする。そして、ＩＤ番号設定回路３７が“００”であればアドレス＝０、“０１”であればアドレス＝１、“１０”であればアドレス＝２、“１１”であればアドレス＝３とする。ＩＤ番号設定回路３７がＦＰＧＡ２０に接続されていて、２ビットのＩＤ番号を認識させるように構成されている。本実施の形態では、４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄにそれぞれ固有のＩＤ番号を設定して識別可能にしている。
【００４５】
ＦＰＧＡ２０の所定の入出力端子は子基板側ピン配列２７の各々対応する導体ピンに配線パターンを経由して接続されている。ＦＰＧＡ２０とメインＦＰＧＡ１７との間の信号のやり取りは子基板側ピン配列２７及び親基板側ピン配列１５ａ（１５ｂ）を介して行われる。
【００４６】
ここで、片側に積み重ねられる２枚の子基板１２ａ、１２ｃは親基板１１側の同一の親基板側ピン配列１５ａに接続され、他方の片側に積み重ねられる２枚の子基板１２ｂ、１２ｄは親基板１１側の同一の親基板側ピン配列１５ｂに接続される。さらに、親基板１１側の親基板側ピン配列１５ａ、１５ｂにはメインＦＰＧＡ１７から同一信号が配線パターンを経由して並列に印加される。したがって、メインＦＰＧＡ１７から親基板側ピン配列１５ａ、１５ｂに出力される信号は、同時に４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄの各子基板側ピン配列２７へ共通に与えられることになる。
【００４７】
次に、以上のように構成された本実施の形態の動作について説明する。
本例では、１枚の子基板で２本のＰＳＤの読み取りを行うものとする。そのため、個々の子基板１２ａ、１２ｂ、１２ｃ、１２ｄについてショートパターン２３ａ、２３ｂの中から各々対応するＰＳＤから検出信号が入力する導体ピンの入側パターン２４と出側パターン２５とをショートさせる。
【００４８】
これにより、全てのＰＳＤの両端部に現れた電荷がパルス波形の検出信号に変換されてからコネクタ部品１３ａ、１３ｂの各端子に左右８本分ずつ別々に入力され、コネクタ部品１３ａ、１３ｂに入力する全入力信号が４枚の子基板１２ａ、１２ｂ、１２ｃ、１２ｄの各検出器用ピン配列２２ａ、２２ｂへ２枚ずつ共通に与えられる。そして、子基板１２ａ、１２ｂ、１２ｃ、１２ｄにおいてショートパターン２３ａ、２３で選択されたＰＳＤの検出信号だけが子基板１２ａ、１２ｂ、１２ｃ、１２ｄに取り込まれる。
【００４９】
各子基板１２ａ、１２ｂ、１２ｃ、１２ｄでは検出器用ピン配列２２ａ、２２ｂからショートパターン２３ａ、２３を介して取り込まれた２つの検出信号（Ｑ１、Ｑ２）が対応する２つの増幅器（３５ａ〜３５ｄの中の２つ）で増幅された後、２つの対応するＡＤＣ（３６ａ〜３６ｄの中の２つ）でデジタルデータに変換される。各検出信号のパルス波形を１６ビットで量子化してＦＰＧＡ２０へ出力する。
【００５０】
ＦＰＧＡ２０では、２つのＡＤＣ（３６ａ〜３６ｄの中の２つ）から入力するデジタルデータをピークスキャンして、２つの検出信号Ｑ１とＱ２のピーク値を検出する。
【００５１】
全ての子基板１２ａ、１２ｂ、１２ｃ、１２ｄにおいて同様にして各々割り付けられたＰＳＤの検出信号の読み取りが行われ、Ｑ１とＱ２のピーク値を検出する。
【００５２】
このようにして子基板１２ａ、１２ｂ、１２ｃ、１２ｄにおいてＦＰＧＡ２０で検出された測定データは、後述する同期方法にしたがって時刻情報と共に読み出されて親基板１１のメインＦＰＧＡ１７に取り込まれる。
【００５３】
図７は、本実施の形態における親基板（メインＦＰＧＡ１７）と複数の子基板（ＦＰＧＡ２０）の同期方法を説明するための説明図である。ＦＰＧＡ２０は、シフトレジスタ４１、ＡＮＤ回路４２及び時刻カウンタ４３を備えている。
【００５４】
各子基板１２ａ、１２ｂ、１２ｃ、１２ｄにおける子基板側ピン配列２７の所定の導体ピンにはメインＦＰＧＡ１７から同期クロックが共通に供給され、他の所定の導体ピンには時間信号が共通に供給される。図８に示すように、時間信号が３クロック以上ハイならば測定停止状態とし、時間信号がローになったら測定開始とする。また、時間信号は時間分類が変わるごとに１クロックだけにハイにする。
【００５５】
メインＦＰＧＡ１７は、測定停止時は時間信号を少なくとも２クロック以上（本実施の形態では３クロック）ハイにする。ＦＰＧＡ２０では、時間信号がシフトレジスタ４１の初段に入力され同期クロックに同期して順次シフトされる。時間信号が３クロック連続してハイであると、ＡＮＤ回路４２からクリア信号が生成されて時刻カウンタ４３のクリア端子に印加される。これにより時刻カウンタ４３がゼロクリアされる。
【００５６】
メインＦＰＧＡ１７は、時間信号をローにして測定開始を指示する。そして、測定開始から所定クロック経過したところで、時間信号を１クロックだけにハイにする。時刻カウンタ４３は、時間分類の変化を示す当該１クロック（ハイ）をカウントする。時間分類が変化してから所定クロック経過したところで、時間信号を１クロックだけにハイにする。これにより時刻カウンタ４３は、時刻カウント値を１つインクリメントする。このように時間分類が変化する度に時刻カウント値を１つインクリメントする動作を繰り返す。したがって、時刻カウンタ４３には、測定開始からその時々の時間分類を示す時刻カウント値が保持される。
【００５７】
メインＦＰＧＡ１７は、個々の時間分類において各子基板１２ａ、１２ｂ、１２ｃ、１２ｄのＦＰＧＡ２０からＱ１とＱ２のピーク値を時刻カウント値（時刻情報）と共に読み出す。
【００５８】
図９は親基板１１から子基板１２ａ、１２ｂ、１２ｃ、１２ｄを選択するための選択方法を説明する説明図である。
【００５９】
各子基板１２ａ、１２ｂ、１２ｃ、１２ｄのＦＰＧＡ２０は、各々付設のＩＤ番号設定回路３７からＩＤ番号（アドレス）が与えられており、自分のアドレスを認識しているものとする。
【００６０】
メインＦＰＧＡ１７は、子基板から測定データ及び時刻情報を読み出す場合、各子基板１２ａ、１２ｂ、１２ｃ、１２ｄにおける子基板側ピン配列２７の所定の導体ピンにアドレスを特定した選択信号を与える。各子基板１２ａ、１２ｂ、１２ｃ、１２ｄのＦＰＧＡ２０は、与えられた選択信号が自分のアドレスを示している場合は、それまでにピーク検出されているＱ１とＱ２のピーク値と、ピーク検出時に時刻カウンタ４３からコピーされている時刻カウント値（時刻情報）を、子基板側ピン配列２７においてデータバスに接続されている所定導体ピンに送出する。
【００６１】
メインＦＰＧＡ１７は、データバスを経由して選択信号で指定した子基板から伝送されてくるＱ１とＱ２のピーク値及び時刻情報を取り込む。同様にして、選択信号で子基板を順次選択して、全ての子基板から測定データ及び時刻情報を取り込むことができる。
【００６２】
メインＦＰＧＡ１７は、子基板１２ａ、１２ｂ、１２ｃ、１２ｄから収集した測定データ及び時刻情報に基づいて中性子の捕獲位置を特定する。中性子の捕獲位置情報及びその他の必要なデータを周辺機器用コネクタ１８から制御用コンピュータ又は周辺機器へ送出する。
【００６３】
図１０は親基板１１側のＦＰＧＡ用ダウンロードＲＯＭ１９から各子基板１２ａ、１２ｂ、１２ｃ、１２ｄのＦＰＧＡ２０へプログラムデータをダウンロードする方法を説明するための説明図である。なお、各子基板１２ａ、１２ｂ、１２ｃ、１２ｄのＦＰＧＡ２０を区別するため、子基板１２ａのＦＰＧＡを２０ａ、子基板１２ｂのＦＰＧＡを２０ｂ、子基板１２ｃのＦＰＧＡを２０ｃ、子基板１２ｄのＦＰＧＡを２０ｄとする。ＦＰＧＡ２０ａ〜ＦＰＧＡ２０ｄは全て同一プログラムがダウンロードされる。
【００６４】
本実施の形態では、親基板１１に子基板用のＦＰＧＡ用ダウンロードＲＯＭ１９を設け、各子基板１２ａ〜１２ｄにおいて各子基板側ピン配列２７の一部（共通ピン）を使用して全子基板１２ａ〜１２ｄに一括ダウンロードする。
【００６５】
一つの子基板１２ａのＦＰＧＡ２０ａだけを第１モードとしてのマスターモードに設定し、他の子基板１２ｂ〜１２ｄのＦＰＧＡ２０ｂ〜２０ｄを第２モードとしてのスレーブモードに設定する。前述した通り、マスターモードはＲＯＭとＦＰＧＡが１対１に配置され、ＦＰＧＡ側からクロックを発生してＲＯＭ内のデータを出力させる方法である。また、スレーブモードはＦＰＧＡにクロックとデータを供給してプログラムを設定する方法である。
【００６６】
本実施の形態では、マスターモードのＦＰＧＡ２０ａがＦＰＧＡ用ダウンロードＲＯＭ１９に対してクロックを出力し、ＦＰＧＡ用ダウンロードＲＯＭ１９がそのクロックに同期してプログラムデータを出力する。ＦＰＧＡ用ダウンロードＲＯＭ１９がクロックに同期して出力するプログラムデータはマスターモードのＦＰＧＡ２０ａに供給されてダウンロードされる。
【００６７】
具体的には、マスターモードのＦＰＧＡ２０ａから自己の子基板１２ａの子基板側ピン配列２７の一部であるクロック用共通ピンにクロックを出力し、当該子基板側ピン配列２７のクロック用共通ピンに上記ＩＣソケット構造にて導通した親基板側ピン配列１５ａのクロックピンを介してＦＰＧＡ用ダウンロードＲＯＭ１９のクロック端子に供給される。
【００６８】
ＦＰＧＡ用ダウンロードＲＯＭ１９は、マスターモードのＦＰＧＡ２０ａから自己のクロック端子に供給されるクロックに同期してデータ出力端子（Ｄｏ）からプログラムデータを出力する。ＦＰＧＡ用ダウンロードＲＯＭ１９のデータ出力端子（Ｄｏ）は親基板側ピン配列１５ａ、１５ｂのデータピンに配線パターンを介してそれぞれ接続されている。一方の親基板側ピン配列１５ａのデータピンは、マスターモードのＦＰＧＡ２０ａの子基板１２ａの子基板側ピン配列２７のデータ用共通ピンに上記ＩＣソケット構造にて導通している。したがって、親基板側ピン配列１５ａのデータピンに供給されたプログラムデータは、親基板側ピン配列１５ａのデータピンに導通した子基板１２ａの子基板側ピン配列２７のデータ用共通ピンを介してマスターモードのＦＰＧＡ２０ａに入力されてプログラムダウンロードされる。
【００６９】
以上の動作がマスターモードのＦＰＧＡ２０ａがＦＰＧＡ用ダウンロードＲＯＭ１９に対してクロックを出力して、ＦＰＧＡ用ダウンロードＲＯＭ１９からクロックに同期してプログラムをダウンロードするマスターモード動作である。
【００７０】
このとき、スレーブモードに設定されている他の子基板１２ｂ〜１２ｄのＦＰＧＡ２０ｂ〜２０ｄでは、マスターモードのＦＰＧＡ２０ａの出力したクロックとＦＰＧＡ用ダウンロードＲＯＭ１９が出力したプログラムデータとを入力してスレーブモードでプログラムダウンロードを実行している。
【００７１】
具体的には、子基板１２ａの子基板側ピン配列２７のクロック用共通ピンは、同時に他の全ての子基板１２ｂ〜１２ｄの子基板側ピン配列２７のクロック用共通ピンに上記ＩＣソケット構造を介して導通している。このため、マスターモードのＦＰＧＡ２０ａは自己の子基板１２ａの子基板側ピン配列２７のクロック用共通ピンにクロックを出力するが、子基板１２ａの子基板側ピン配列２７のクロック用共通ピンからＦＰＧＡ用ダウンロードＲＯＭ１９に対してクロックが供給されるのと同時に他の子基板１２ｂ〜１２ｄの子基板側ピン配列２７のクロック用共通ピンに同一クロックが供給されることになる。マスターモードのＦＰＧＡ２０ａが出力したクロックが、スレーブモードのＦＰＧＡに対するプログラムダウンロード用のクロックとして他の子基板１２ｂ〜１２ｄの子基板側ピン配列２７のクロック用共通ピンを介してスレーブモードのＦＰＧＡ２０ｂ〜２０ｄに入力する。
【００７２】
また、ＦＰＧＡ用ダウンロードＲＯＭ１９からプログラムデータが供給される親基板側ピン配列１５ａ、１５ｂのデータピンは、各子基板１２ａ〜１２ｄの子基板側ピン配列２７のデータ用共通ピンに上記ＩＣソケット構造にて導通している。このため、親基板側ピン配列１５ａ、１５ｂのデータピンに供給されたプログラムデータは、子基板１２ａの子基板側ピン配列２７のデータ用共通ピンを介してマスターモードのＦＰＧＡ２０ａに入力されると共に、他の子基板１２ｂ〜１２ｄの子基板側ピン配列２７のデータ用共通ピンを介してスレーブモードのＦＰＧＡ２０ｂ〜２０ｄに入力される。
【００７３】
以上の動作がスレーブモードのＦＰＧＡ２０ｂ〜２０ｄがマスターモードのＦＰＧＡ２０ａが出力するクロックを利用してＦＰＧＡ用ダウンロードＲＯＭ１９から出力されるプログラムデータをダウンロードするスレーブモード動作である。
【００７４】
このように、回路構成を共通化した複数の子基板１２ａ〜１２ｄを積み重ねて配置し、親基板１１を含む各基板間は共通ピン化されたピン配列（１４ａ−１、１４ａ−２、１４ｂ−１、１４ｂ−２、１５ａ、１５ｂ、２２ａ、２２ｂ、２７）を介して接続したので、システム全体で分散処理できる能力を子基板の積層数で調整できる。しかも、一つの子基板１２ａのＦＰＧＡ２０ａだけをマスターモードに設定し、他の子基板１２ｂ〜１２ｄのＦＰＧＡ２０ｂ〜２０ｄをスレーブモードに設定したので、ＦＰＧＡ用ダウンロードＲＯＭ１９を親基板１１に１つ設けるだけで、極めて簡単且つ迅速に全ての子基板１２ａ〜１２ｄのＦＰＧＡ２０ａ〜２０ｄにプログラムをダウンロードすることができる。
【００７５】
また、本実施の形態によれば、全ての子基板１２ａ、１２ｂ、１２ｃ、１２ｄを同一構成とし、各子基板におけるＦＰＧＡ２０の入出力端子に相当する子基板側ピン配列２７をＩＣソケット構造を利用して共通接続したので、メインＦＰＧＡ１７からは１ビットの時間信号を子基板側ピン配列２７の１つの端子ピンに与えるだけで、複数の子基板１２ａ〜１２ｄの測定データを同期させることができる。また、選択信号を子基板側ピン配列２７の１つの端子ピンに与えるだけで、子基板を指定して測定データ及び時刻情報を取り込むことができる。
【産業上の利用可能性】
【００７６】
本発明は、複数の子基板において多数の検出信号の読み取りを分散して行った後、親基板が子基板から測定データを読み込む中性子計測システムに適用可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の一実施の形態に係るデータ収集装置の基板部分の分解斜視図
【図２】図１に示すデータ収集装置の基板部分の平面図
【図３】コネクタ部品と検出器用ピン配列の導体ピンとの配線の拡大図
【図４】上記一実施の形態における子基板の平面図
【図５】（ａ）上下に積層される基板同士の積層構造を示す部分断面図、（ｂ）検出信号用ＩＣソケットの構造を示す図
【図６】上記一実施の形態における子基板の概略的な配線パターンを示す図
【図７】上記一実施の形態における親基板と子基板の同期方法を説明するための説明図
【図８】上記一実施の形態における同期信号（同期クロック、時間信号）のタイミング図
【図９】上記一実施の形態における子基板の選択方法を説明するための説明図
【図１０】上記一実施の形態における子基板のＦＰＧＡのプログラムダウンロード方法を説明するための説明図
【図１１】ＰＳＤの読み出しを行う読み出し回路の模式的なシステム構成図
【符号の説明】
【００７８】
１１…親基板、１２ａ，１２ｂ，１２ｃ，１２ｄ…子基板、１３ａ，１３ｂ…コネクタ部品、１４ａ−１，１４ａ−２，１４ｂ−１，１４ｂ−２…検出器用ピン配列（親基板側）、１５ａ，１５ｂ…親基板側ピン配列、１６ａ，１６ｂ…電源供給用ＩＣソケット（親基板側）、１７…メインＦＰＧＡ、１８…周辺機器用コネクタ、１９…ＦＰＧＡ用ダウンロードＲＯＭ、２０…ＦＰＧＡ、２１…周縁部（子基板短辺側）、２２ａ，２２ｂ…検出器用ピン配列（子基板側）、２３ａ，２３ｂ…ショートパターン、２４…入側パターン、２５…出側パターン、２６，２８…周縁部（子基板長辺側）、２７…子基板側ピン配列、２９…電源供給用ＩＣソケット（子基板側）、３１…樹脂部、３２…頭部連結孔、３３…金属内壁、３４…足部、３５ａ，３５ｂ，３５ｃ，３５ｄ…増幅器、３６ａ，３６ｂ，３６ｃ、３６ｄ…ＡＤＣ、３７…ＩＤ番号設定回路、４１…シフトレジスタ、４２…ＡＮＤ回路、４３…時刻カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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