(57)【要約】【課題】素子分離絶縁膜上に複数の容量素子が形成された半導体装置において、複数の容量素子の寄生容量を低減するとともに、相対精度の向上を図る。【解決手段】上面に複数の容量素子Ｃ１，Ｃ２を共通に形成している素子分離絶縁膜６と、素子分離絶縁膜６の下で複数の容量素子Ｃ１，Ｃ２の形成領域にわたって形成された第１のＰ型ウエル拡散層５ａと、第１のＰ型ウエル拡散層５ａの下でＰ型半導体基板１に対する分離層として複数の容量素子Ｃ１，Ｃ２の形成領域にわたる状態に形成されたＮ型基板分離拡散層４とを備える。複数の容量素子Ｃ１，Ｃ２に対して共通に、素子分離絶縁膜６による容量Ｃｐ１とともに、第１のＰ型ウエル拡散層５ａとＮ型基板分離拡散層４からなるＰＮ接合容量Ｃｐ２と、Ｎ型基板分離拡散層４とＰ型半導体基板１からなるＰＮ接合容量Ｃｐ３とが結合されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面に複数の容量素子を共通に形成している素子分離絶縁膜と、
前記素子分離絶縁膜の下で前記複数の容量素子の形成領域にわたって形成された第１のＰ型ウエル拡散層と、
前記第１のＰ型ウエル拡散層の下でＰ型半導体基板に対する分離層として前記複数の容量素子の形成領域にわたる状態に形成されたＮ型基板分離拡散層とを備え、
前記複数の容量素子に対して共通に、前記素子分離絶縁膜による容量とともに、前記第１のＰ型ウエル拡散層と前記Ｎ型基板分離拡散層からなるＰＮ接合容量と、前記Ｎ型基板分離拡散層と前記Ｐ型半導体基板からなるＰＮ接合容量とが結合されている半導体装置。
【請求項２】
前記Ｐ型半導体基板上にＣＭＯＳトランジスタがさらに形成され、前記複数の容量素子の下の前記第１のＰ型ウエル拡散層と前記ＣＭＯＳトランジスタの下の第２のＰ型ウエル拡散層とがＮ型分離拡散層で分離され、かつ、前記Ｎ型分離拡散層は前記Ｎ型基板分離拡散層に接合されている請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は素子分離絶縁膜上に複数の容量素子が形成された半導体装置にかかわり、特にはアナログ・デジタル回路混載型のバイポーラ・ＣＭＯＳ型の半導体装置において容量素子の寄生容量を低減する技術に関する。
【背景技術】
【０００２】
従来の技術における容量素子を含む半導体装置を図３を用いて説明する。図３（ａ）〜（ｄ）は容量素子を含む半導体装置の製造工程を示す工程断面図である。ここで、容量素子の数は１つである。
【０００３】
図３（ａ）において、半導体基板１１にＰウエル層１２，１３を形成し、その上部にＬＯＣＯＳ酸化膜による素子分離絶縁膜１５を形成する。さらにゲート酸化膜１６を形成した後、多結晶シリコン１７をパターンニングする。次いで、図３（ｂ）に示すように、２層多結晶シリコン容量素子の下部電極１９を形成し、下部電極１９上に酸化膜２０を形成する。１８はトランジスタにおけるゲート電極である。さらに、図３（ｃ）に示すように、酸化膜２０上に多結晶シリコンの上部電極２１を形成する。次いで、図３（ｄ）に示すように、不純物を注入してソース・ドレイン領域２２，２３を形成する。
【０００４】
この従来の技術においては、半導体基板に発生する寄生容量を低減するための対策が提案されている（特許文献１参照）。
【特許文献１】特開昭５７−１９４５６２号公報（第２頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の従来の技術においては、素子分離絶縁膜１５上に形成された容量素子について、半導体基板１１との寄生容量は、素子分離絶縁膜１５の膜厚で決まり、膜厚が薄くなるほど寄生容量は大きくなる。そこで、容量素子の直下において半導体基板１１内にＰウエル領域１３を形成することにより、見かけ上、寄生容量を低減している。
【０００６】
しかし、ＣＭＯＳトランジスタが混載され、容量素子が大容量でかつ高精度が要求される０．３μｍ以細の微細化に伴って、低膜厚化に起因する素子分離絶縁膜の膜厚ばらつき、拡散層のプロファイルばらつきが拡大する。そして、素子分離絶縁膜上に複数の容量素子を形成する場合に、複数の容量素子間で寄生容量がばらつく。特にＡＤ−ＤＡ変換する回路では、容量素子がペアで使用されるので、容量素子の相対精度が低下すると回路遅延が発生し、動作が不安定になるという問題がある。
【０００７】
本発明は、このような事情に鑑みて創作したものであり、素子分離絶縁膜上に複数の容量素子が形成された半導体装置において、複数の容量素子の寄生容量を低減するとともに、相対精度の向上を図ることを目的としている。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、
上面に複数の容量素子を共通に形成している素子分離絶縁膜と、
前記素子分離絶縁膜の下で前記複数の容量素子の形成領域にわたって形成された第１のＰ型ウエル拡散層と、
前記第１のＰ型ウエル拡散層の下でＰ型半導体基板に対する分離層として前記複数の容量素子の形成領域にわたる状態に形成されたＮ型基板分離拡散層とを備え、
前記複数の容量素子に対して共通に、前記素子分離絶縁膜による容量とともに、前記第１のＰ型ウエル拡散層と前記Ｎ型基板分離拡散層からなるＰＮ接合容量と、前記Ｎ型基板分離拡散層と前記Ｐ型半導体基板からなるＰＮ接合容量とが結合されているものである。
【０００９】
この構成によれば、複数の容量素子それぞれの寄生容量は、素子分離絶縁膜による容量と、第１のＰ型ウエル拡散層とＮ型基板分離拡散層からなるＰＮ接合容量と、Ｎ型基板分離拡散層とＰ型半導体基板からなるＰＮ接合容量との３段の容量を直列接続した合成容量となる。したがって、従来技術に比べて、容量素子に対する寄生容量を低減することが可能となる。さらに、素子分離絶縁膜が複数の容量素子を共通に形成し、第１のＰ型ウエル拡散層もその下方のＮ型基板分離拡散層も、複数の容量素子の形成領域にわたる状態で形成されており、上記の合成容量からなる寄生容量を複数の容量素子で共有させているので、低膜厚化に起因する素子分離絶縁膜の膜厚ばらつきや拡散層のプロファイルばらつきの影響を吸収緩和することができ、容量相対精度を向上することが可能となる。
【００１０】
上記構成の半導体装置において、前記Ｐ型半導体基板上にＣＭＯＳトランジスタがさらに形成され、前記複数の容量素子の下の前記第１のＰ型ウエル拡散層と前記ＣＭＯＳトランジスタの下の第２のＰ型ウエル拡散層とがＮ型分離拡散層で分離され、かつ、前記Ｎ型分離拡散層は前記Ｎ型基板分離拡散層に接合されているという態様がある。
【００１１】
このように構成すれば、複数の容量素子の下の第１のＰ型ウエル拡散層とＣＭＯＳトランジスタの下の第２のＰ型ウエル拡散層とがＮ型分離拡散層で分離され、かつＮ型分離拡散層とＮ型基板分離拡散層とが接合されていることから、第１のＰ型ウエル拡散層はＣＭＯＳトランジスタに対して電気的に隔離された構造となり、その結果、複数の容量素子のそれぞれはＣＭＯＳトランジスタからのノイズの影響を受けない高品位なものとなる。
【発明の効果】
【００１２】
本発明によれば、搭載する複数の容量素子の寄生容量を簡易な構成で低減し、相対精度を向上することができる。加えて、ＣＭＯＳトランジスタからのノイズの影響を抑えることができ、高品位の容量素子を搭載したアナログ・デジタル回路混載型のバイポーラ・ＣＭＯＳ型の半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の実施の形態である容量素子をペアで搭載したアナログ・デジタル回路混載型のバイポーラ・ＣＭＯＳ型の半導体装置の断面構造図を示す。
【００１４】
図１において、１はＰ型半導体基板、２ａはＮ型トランジスタ、２ａ′はＰ型トランジスタであり、Ｎ型トランジスタ２ａとＰ型トランジスタ２ａ′とでＣＭＯＳトランジスタ２が構成されている。３ａは第１の容量素子Ｃ１の下部電極、３ｂは第１の容量素子Ｃ１の上部電極、３ｃは第１の容量素子Ｃ１の容量膜であり、これら３つの要素で第１の容量素子Ｃ１が構成されている。同様に、３ａ′は第２の容量素子Ｃ２の下部電極、３ｂ′は第２の容量素子Ｃ２の上部電極、３ｃ′は第２の容量素子Ｃ２の容量膜であり、これら３つの要素で第２の容量素子Ｃ２が構成されている。下部電極３ａ，３ａ′、上部電極３ｂ，３ｂ′は多結晶シリコンで構成され、容量膜３ｃ，３ｃ′はシリコンナイトライドで構成されている。そして、第１の容量素子Ｃ１と第２の容量素子Ｃ２を合わせて、ペアの容量素子３が構成されている。
【００１５】
４はＰ型半導体基板１に形成されたＮ型基板分離拡散層、５ａはペアの容量素子３の直下に形成された第１のＰ型ウエル拡散層、５ｂはＣＭＯＳトランジスタ２の領域下に形成された第２のＰ型ウエル拡散層、６はＬＯＣＯＳ法で形成された素子分離絶縁膜、７ａは第１のＰ型ウエル拡散層５ａと第２のＰ型ウエル拡散層５ｂとを分離するＮ型分離拡散層、７ｂはＣＭＯＳトランジスタ２の領域下に形成されたＮ型ウエル拡散層である。
【００１６】
素子分離絶縁膜６は、その上面にペアの容量素子３の第１の容量素子Ｃ１と第２の容量素子Ｃ２を共通に形成している。第１のＰ型ウエル拡散層５ａは、素子分離絶縁膜６の下でペアの容量素子３の形成領域にわたって形成されている。Ｎ型基板分離拡散層４は、第１のＰ型ウエル拡散層５ａ、第２のＰ型ウエル拡散層５ｂおよびＮ型ウエル拡散層７ｂの下でＰ型半導体基板１に対する分離層として形成されている。
【００１７】
第１のＰ型ウエル拡散層５ａと第２のＰ型ウエル拡散層５ｂとはＮ型分離拡散層７ａによって電気的に分離されている。Ｎ型分離拡散層７ａはＮ型基板分離拡散層４に接合されている。
【００１８】
上記構成の半導体装置の製造の手順を簡単に説明する。Ｐ型半導体基板１にＮ型基板分離拡散層４を形成し、Ｎ型基板分離拡散層４の上に第１のＰ型ウエル拡散層５ａおよび第２のＰ型ウエル拡散層５ｂと、Ｎ型分離拡散層７ａおよびＮ型ウエル拡散層７ｂを形成する。この場合、ＣＭＯＳトランジスタ２の埋め込み層として第２のＰ型ウエル拡散層５ｂを形成するときに、同時にペアの容量素子３の形成領域に第１のＰ型ウエル拡散層５ａを形成する。また、ＣＭＯＳトランジスタ２の埋め込み層としてＮ型ウエル拡散層７ｂを形成するときに、同時にＮ型分離拡散層７ａを形成し、第１のＰ型ウエル拡散層５ａと第２のＰ型ウエル拡散層５ｂとを電気的に分離する。
【００１９】
Ｎ型基板分離拡散層４は、第１のＰ型ウエル拡散層５ａ、第２のＰ型ウエル拡散層５ｂおよびＮ型ウエル拡散層７ｂをＰ型半導体基板１から分離するものであり、このＮ型基板分離拡散層４に対してＮ型分離拡散層７ａが接合される。
【００２０】
ペアの容量素子３を構成する第１の容量素子Ｃ１と第２の容量素子Ｃ２とに対して共通に、素子分離絶縁膜６による容量Ｃｐ１とともに、第１のＰ型ウエル拡散層５ａとＮ型基板分離拡散層４からなるＰＮ接合容量Ｃｐ２と、Ｎ型基板分離拡散層４とＰ型半導体基板１からなるＰＮ接合容量Ｃｐ３とが直列に結合されている。
【００２１】
本実施の形態の半導体装置においては、ＣＭＯＳトランジスタ２の製造工程に特別な工程を追加せずに、Ｎ型ウエル拡散層７ｂの形成と同時にＮ型分離拡散層７ａを形成することができる。また、第２のＰ型ウエル拡散層５ｂの形成と同時にペアの容量素子３の直下の第１のＰ型ウエル拡散層５ａを形成できる。これは、ＣＭＯＳトランジスタ２と同一の製造工程でしかも通常の製造技術を用いて実現することができる。また、ペアの容量素子３の寄生容量のばらつき低減と容量相対精度の向上、ＣＭＯＳトランジスタ２からのノイズの低減とを実現することができる。しかも、容易に達成でき、実用的である。
【００２２】
上記構成において、容量相対精度の算出式を式（１）に示す。ただし、Ｃｉ１は第１の容量素子Ｃ１の測定容量値、Ｃｉ２は第２の容量素子Ｃ２の測定容量値である。
【００２３】
【数１】
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図２（ａ）は第１の容量素子Ｃ１と第２の容量素子Ｃ２からなるペアの容量素子３の等価回路図である。図２（ｂ）は第１の容量素子Ｃ１と第２の容量素子Ｃ２をそれぞれ単体で形成し、２つを組み合わせた場合の回路図で、これは従来の技術に相当する。
【００２４】
ペアの容量素子３に対する寄生容量は、容量素子の下部電極３ａ，３ａ′と第１のＰ型ウエル拡散層５ａからなる寄生容量Ｃｐ１に、第１のＰ型ウエル拡散層５ａとＮ型基板分離拡散層４からなるＰＮ接合容量Ｃｐ２と、Ｎ型基板分離拡散層４とＰ型半導体基板１からなるＰＮ接合容量Ｃｐ３との３段の容量を直列接続した合成容量となる。その合成容量は従来例の寄生容量に比べて低減されている。
【００２５】
また、第１のＰ型ウエル拡散層５ａもその下方のＮ型基板分離拡散層４も、ペアの容量素子３を構成する第１の容量素子Ｃ１および第２の容量素子Ｃ２の形成領域にわたる状態で形成されており、上記の合成容量からなる寄生容量を第１の容量素子Ｃ１と第２の容量素子Ｃ２とで共有させている。したがって、寄生容量のばらつきは無視でき、第１の容量素子Ｃ１、第２の容量素子Ｃ２における容量膜３ｃ，３ｃ′のばらつきのみを考えればよい。低膜厚化に起因する素子分離絶縁膜６の膜厚ばらつきや第１のＰ型ウエル拡散層５ａおよびＮ型基板分離拡散層４の不純物の濃度プロファイルのばらつきを共有することで、ばらつきの影響を吸収緩和することができる。容量膜となるシリコンナイトライドの膜厚ばらつきを１％以下とすることで、容量相対精度を±１％以内にすることが可能で、容量相対精度を向上することが可能となる。
【００２６】
また、上記構成において、第１のＰ型ウエル拡散層５ａは電気的にフローティングとし、電位は固定しない。こうすることで、ペアの容量素子３に対する寄生容量を共有し、ＣＭＯＳトランジスタ２からのノイズの影響を受けない高精度のペアの容量素子３を形成することができる。
【００２７】
なお、上記では、バイポーラ・ＣＭＯＳトランジスタ混載型のアナログ・ＣＭＯＳ型の半導体装置で説明したが、バイポーラトランジスタの代わりに、アナログ特性を強化したＣＭＯＳトランジスタを使用してもよい。
【００２８】
また、素子分離絶縁膜６については、ＬＯＣＯＳ法での素子分離膜で説明したが、ＳＴＩ（ShallowTrench Isolation）技術を用いたトレンチ分離を半導体装置に適用してもよい。さらに、ペアの容量素子３の容量膜については、シリコンナイトライドを用いて説明したが、タンタルオキサイドやハフニウムオキサイドなどの高誘電率膜を用いてもよい。
【産業上の利用可能性】
【００２９】
本発明の技術は、２個以上の容量素子を配置する半導体装置、特にバイポーラ・ＣＭＯＳ型の半導体装置等として有用である。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施の形態における半導体装置の断面構造図
【図２】本発明の実施の形態および従来の技術における半導体装置の回路図
【図３】従来の半導体装置の断面構造図
【符号の説明】
【００３１】
１  Ｐ型半導体基板
２  ＣＭＯＳトランジスタ
２ａ  Ｎ型トランジスタ
２ａ′Ｐ型トランジスタ
３  ペアの容量素子
３ａ  第１の容量素子の下部電極
３ｂ  第１の容量素子の上部電極
３ｃ  第１の容量素子の容量膜
３ａ′  第２の容量素子の下部電極
３ｂ′  第２の容量素子の上部電極
３ｃ′  第２の容量素子の容量膜
４  Ｎ型基板分離拡散層
５ａ  第１のＰ型ウエル拡散層
５ｂ  第２のＰ型ウエル拡散層
６  素子分離絶縁膜
７ａ  Ｎ型分離拡散層
７ｂ  Ｎ型ウエル拡散層
Ｃ１  第１の容量素子
Ｃ２  第２の容量素子
【図１】
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【図２】
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【図３】
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