(57)【要約】【課題】ＰＬＬ回路が出力するクロック信号におけるジッタ成分を簡単な回路構成によって低減する。【解決手段】半導体集積回路装置１は、基準周波数信号ＳＧを入力する入力端子１０と、入力端子１０に接続され、基準周波数信号ＳＧを通過させるバンドパスフィルタ回路２０と、バンドパスフィルタ回路２０の出力信号をＣＭＯＳインバータ回路ＩＮＶ２を介して基準信号として入力するＰＬＬ回路３０と、を備える。入力端子１０には、半導体集積回路装置１の外部に実装される水晶発振器等によって生成される基準周波数信号ＳＧが供給される。バンドパスフィルタ回路２０は、入力端子１０に供給される信号に対し、基準周波数信号ＳＧの周波数以外の帯域成分を制限して基準信号をＰＬＬ回路３０に供給する。ＰＬＬ回路３０は、基準周波数信号ＳＧを基準信号として動作する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準周波数信号を入力する入力端子と、
前記入力端子に接続され、前記基準周波数信号を通過させるバンドパスフィルタ回路と、
前記バンドパスフィルタ回路の出力信号を基準信号として入力するＰＬＬ回路と、
を備え、
前記バンドパスフィルタ回路に含まれる増幅器をＣＭＯＳインバータ回路によって構成することを特徴とする半導体集積回路装置。
【請求項２】
前記バンドパスフィルタ回路は、
一端を前記入力端子に接続し、他端を前記ＣＭＯＳインバータ回路の入力端に接続する、第１の容量素子と第１の抵抗素子との縦続接続回路と、
一端を前記ＣＭＯＳインバータ回路の入力端に接続し、他端を前記ＣＭＯＳインバータ回路の出力端に接続する、第２の容量素子と第２の抵抗素子との並列接続回路と、
を備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記バンドパスフィルタ回路は、
一端を前記入力端子に接続する第１の抵抗素子と、
一端を前記第１の抵抗素子の他端に接続し、他端を前記ＣＭＯＳインバータ回路の入力端に接続する第１の容量素子と、
一端を前記ＣＭＯＳインバータ回路の入力端に接続し、他端を前記ＣＭＯＳインバータ回路の出力端に接続する第２の抵抗素子と、
一端を前記第１の抵抗素子の他端に接続し、他端を前記ＣＭＯＳインバータ回路の出力端に接続する第２の容量素子と、
を備えることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記バンドパスフィルタ回路と同一の構成である差動補償回路と、
前記バンドパスフィルタ回路の出力信号を前記ＰＬＬ回路へ出力する代わりに、一の差動入力端に前記バンドパスフィルタ回路の出力端を接続し、他の差動入力端に前記差動補償回路の出力端を接続し、出力端を前記ＰＬＬ回路に接続する差動増幅器と、
をさらに備え、
前記差動補償回路における入力端を、前記基準周波数信号の信号源インピーダンスと等価な回路で終端することを特徴とする請求項２又は３記載の半導体集積回路装置。
【請求項５】
差動補償用のＣＭＯＳインバータ回路と、一端を該ＣＭＯＳインバータ回路の入力端に接続し、他端を該ＣＭＯＳインバータ回路の出力端に接続し、前記第２の抵抗素子と抵抗値が等価な抵抗素子と、を備える差動補償回路と、
前記バンドパスフィルタ回路の出力信号を前記ＰＬＬ回路へ出力する代わりに、一の差動入力端に前記バンドパスフィルタ回路の出力端を接続し、他の差動入力端に前記差動補償回路の出力端を接続し、出力端を前記ＰＬＬ回路に接続する差動増幅器と、
をさらに備えることを特徴とする請求項２又は３記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特に、基準クロック信号を外部から入力するＰＬＬ回路を備える半導体集積回路装置に係る。
【背景技術】
【０００２】
ＰＬＬ回路は、逓倍用、位相同期用、クロック抽出用などの用途で用いられ、例えば、低い周波数の基準クロック信号から高い周波数のクロック信号を発生させるために各種電子機器において幅広く使用されている。ＰＬＬ回路は、水晶発振器などの出力信号を入力して増幅し、リファレンスの分周器で分周したリファレンス信号と、電圧制御発振器の発振信号を分周した信号とを比較し、比較結果に応じて電圧制御発振器を制御するフィードバック制御を有している（例えば特許文献１参照）。このようなＰＬＬ回路によれば、安定した発振周波数を有する水晶発振器の出力信号を基準信号として、逓倍用、位相同期用、クロック抽出用の周波数の安定したクロック信号を出力することができる。
【０００３】
【特許文献１】特開２００２−５７５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、ＰＬＬ回路を半導体集積回路装置に内蔵する場合、基準周波数信号を生成する水晶発振器等は、一般に外付けの素子として半導体集積回路装置の外部に実装される。この場合、半導体集積回路装置と水晶発振器との間の配置配線によっては、隣接する配線などの影響によって水晶発振器の出力信号にノイズが重畳して半導体集積回路装置に混入する虞がある。ＰＬＬ回路は、ノイズが重畳した信号を入力した場合、出力するクロック信号にジッタが多く含まれてしまうことになる。
【課題を解決するための手段】
【０００５】
本発明の１つのアスペクトに係る半導体集積回路装置は、基準周波数信号を入力する入力端子と、入力端子に接続され、基準周波数信号を通過させるバンドパスフィルタ回路と、バンドパスフィルタ回路の出力信号を基準信号として入力するＰＬＬ回路と、を備え、バンドパスフィルタ回路に含まれる増幅器をＣＭＯＳインバータ回路によって構成する。
【発明の効果】
【０００６】
本発明によれば、ＣＭＯＳインバータ回路によって構成したバンドパスフィルタ回路を介して、基準周波数信号をＰＬＬ回路に入力する。したがって、ＰＬＬ回路が出力するクロック信号におけるジッタ成分を簡単な回路構成によって低減することができる。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の実施形態に係る半導体集積回路装置の回路図である。図１において、半導体集積回路装置１は、基準周波数信号ＳＧを入力する入力端子１０と、入力端子１０に接続され、基準周波数信号ＳＧを通過させるバンドパスフィルタ回路２０と、バンドパスフィルタ回路２０の出力信号をＣＭＯＳインバータ回路ＩＮＶ２を介して基準信号として入力するＰＬＬ回路３０と、を備える。入力端子１０には、半導体集積回路装置１の外部に実装される水晶発振器等によって生成される基準周波数信号ＳＧが供給される。バンドパスフィルタ回路２０は、入力端子１０に供給される信号に対し、基準周波数信号ＳＧの周波数以外の帯域成分を制限して基準信号をＰＬＬ回路３０に供給する。ＰＬＬ回路３０は、基準周波数信号ＳＧを基準信号として動作する。
【０００８】
ここで、バンドパスフィルタ回路２０は、ＣＭＯＳインバータ回路ＩＮＶ１、抵抗素子Ｒ１、Ｒ２、容量素子Ｃ１、Ｃ２を備える。抵抗素子Ｒ１と容量素子Ｃ１とは、縦続接続とされ、一端を入力端子１０に接続し、他端をＣＭＯＳインバータ回路ＩＮＶ１の入力端に接続する。また、抵抗素子Ｒ２と容量素子Ｃ２とは、並列接続とされ、一端をＣＭＯＳインバータ回路ＩＮＶ１の入力端に接続し、他端をＣＭＯＳインバータ回路ＩＮＶ１の出力端に接続する。ここで、ＣＭＯＳインバータ回路ＩＮＶ１は、半導体集積回路装置における基本的な構成要素となる回路であって、図２に示すようにＰＭＯＳＦＥＴＱ１とＮＭＯＳＦＥＴＱ２との縦続接続からなる反転増幅器として機能する。なお、ＣＭＯＳインバータ回路ＩＮＶ１は、反転増幅器として機能するＣＭＯＳ回路であれば、特に図２に示す回路に限定されない。また、容量素子Ｃ１を必要に応じて半導体集積回路装置１の外部に外付けの素子として配置するようにしても良い。
【０００９】
このような構成のバンドパスフィルタ回路２０は、図３に示すような周波数特性を有する。ここで、ｆ１＝１／（２π・Ｃ１・Ｒ１）、ｆ２＝１／（２π・Ｃ２・Ｒ２）であり、ｆ１〜ｆ２が通過帯域となる。基準周波数信号ＳＧの周波数をｆ０とするならば、ｆ１＜ｆ０＜ｆ２とすることで、バンドパスフィルタ回路２０は、基準周波数信号ＳＧを通過させ、周波数ｆ１以下のノイズ信号成分および周波数ｆ２以上のノイズ信号成分を減衰させる。
【００１０】
なお、バンドパスフィルタ回路２０は、図１に示す構成に限定されるものではなく、例えばよく知られた図４に示すような多重帰還形のバンドパスフィルタ回路２０ａとしてもよい。図４において、バンドパスフィルタ回路２０ａは、ＣＭＯＳインバータ回路ＩＮＶ１、抵抗素子Ｒ３、Ｒ４、容量素子Ｃ３、Ｃ４を備える。抵抗素子Ｒ３は、一端を入力端子１０に接続し、他端を容量素子Ｃ３、Ｃ４の一端に接続する。容量素子Ｃ３は、他端をＣＭＯＳインバータ回路ＩＮＶ１の出力端に接続する。容量素子Ｃ４は、他端をＣＭＯＳインバータ回路ＩＮＶ１の入力端に接続する。抵抗素子Ｒ４は、一端をＣＭＯＳインバータ回路ＩＮＶ１の入力端に接続し、他端をＣＭＯＳインバータ回路ＩＮＶ１の出力端に接続する。
【００１１】
以上のようなバンドパスフィルタ回路２０、２０ａは、増幅器をＣＭＯＳインバータ回路ＩＮＶ１によって構成するため、回路構成が極めて簡単である。そして、バンドパスフィルタ回路２０、２０ａの通過帯域が基準周波数信号ＳＧの周波数を含むようにして、基準周波数信号ＳＧと共に入力端子１０に入力されるノイズ成分、とりわけ基準周波数信号ＳＧの周波数より高い周波数のノイズ成分を減衰させ、ＰＬＬ回路３０に入力される基準信号中に含まれるノイズ成分を低減させることができる。したがって、ＰＬＬ回路３０が出力するクロック信号におけるジッタ成分が極めて少なくなり、ＰＬＬ回路３０が安定して動作する。
【実施例１】
【００１２】
図５は、本発明の第１の実施例に係る半導体集積回路装置の回路図である。図５において、図１と同一の符号は同一物を示し、その説明を省略する。図５に示す半導体集積回路装置１ａは、図１の半導体集積回路装置１に対し、差動補償回路２１と演算増幅器ＯＰとをさらに備える。差動補償回路２１は、入出力間を抵抗素子Ｒ２ａで接続したＣＭＯＳインバータ回路ＩＮＶ１ａで構成される。バンドパスフィルタ回路２０の出力は、演算増幅器ＯＰの反転入力端子に接続され、差動補償回路２１の出力は、演算増幅器ＯＰの非反転入力端子に接続され、演算増幅器ＯＰの出力端子がＰＬＬ回路３０の入力端子に接続される。
【００１３】
ここで抵抗素子Ｒ２ａは、抵抗素子Ｒ２と同値の抵抗素子である。また、ＣＭＯＳインバータ回路ＩＮＶ１ａは、ＣＭＯＳインバータ回路ＩＮＶ１と回路構成およびサイズが同等の回路であって、電源が共通とされ、互いに半導体集積回路装置１ａ内でできる限り近傍に位置することが好ましい。
【００１４】
以上のような構成の半導体集積回路装置１ａにおいて、演算増幅器ＯＰは、バンドパスフィルタ回路２０の出力信号と差動補償回路２１の出力信号との電位差に応じて出力信号を出力するように構成される。このような構成によれば、半導体集積回路装置１ａの電源やＧＮＤ端子等にノイズが重畳された場合、演算増幅器ＯＰの２つの入力端子は、同相で揺れるため、互いにキャンセルしあって、演算増幅器ＯＰの出力信号は、ノイズの影響が少ない信号となる。したがって、ＰＬＬ回路３０に入力される基準信号中に含まれるノイズ成分がバンドパスフィルタ回路２０で低減されると共に、半導体集積回路装置１ａの電源やＧＮＤ端子におけるノイズ成分が低減される。これによって、ＰＬＬ回路３０が出力するクロック信号におけるジッタ成分が極めて少なくなる。
【実施例２】
【００１５】
図６は、本発明の第２の実施例に係る半導体集積回路装置の回路図である。図６において、図５と同一の符号は同一物を示し、その説明を省略する。図６に示す半導体集積回路装置１ｂは、図５の差動補償回路２１の代わりに、差動補償回路２２と終端抵抗Ｒ０とを備える。差動補償回路２２は、バンドパスフィルタ回路２０と同一に構成される。すなわち、差動補償回路２２は、ＣＭＯＳインバータ回路ＩＮＶ１ｂ、抵抗素子Ｒ１ｂ、Ｒ２ｂ、容量素子Ｃ１ｂ、Ｃ２ｂを備える。抵抗素子Ｒ１ｂと容量素子Ｃ１ｂとは、縦続接続とされ、一端を終端抵抗Ｒ０の一端に接続し、他端をＣＭＯＳインバータ回路ＩＮＶ１ｂの入力端に接続する。また、抵抗素子Ｒ２ｂと容量素子Ｃ２ｂとは、並列接続とされ、一端をＣＭＯＳインバータ回路ＩＮＶ１ｂの入力端に接続し、他端をＣＭＯＳインバータ回路ＩＮＶ１ｂの出力端に接続する。終端抵抗Ｒ０の他端は接地される。ここで終端抵抗Ｒ０は、基準周波数信号ＳＧの信号源のインピーダンスに対応する抵抗値を有するものとする。また、抵抗素子Ｒ１ｂ、Ｒ２ｂ、容量素子Ｃ１ｂ、Ｃ２ｂは、それぞれ抵抗素子Ｒ１、Ｒ２、容量素子Ｃ１、Ｃ２と同一の値を有するものとする。
【００１６】
以上のような構成の半導体集積回路装置１ｂにおいて、演算増幅器ＯＰは、バンドパスフィルタ回路２０の出力信号と差動補償回路２２の出力信号との電位差に応じて出力信号を出力するように構成される。このような構成によれば、実施例１と同様に半導体集積回路装置１ｂの電源やＧＮＤ端子等にノイズが重畳された場合、演算増幅器ＯＰの２つの入力端子は、同相で揺れるため、互いにキャンセルしあって、演算増幅器ＯＰの出力信号は、ノイズの影響が少ない信号となる。この場合、差動補償回路２２とバンドパスフィルタ回路２０とは、同一構成の回路であるため、演算増幅器ＯＰにおける同相信号の除去効果は、高周波成分に対しても、より高まることとなる。なお、終端抵抗Ｒ０への接続端子を半導体集積回路装置１ｂに設け、終端抵抗Ｒ０を半導体集積回路装置１ｂの外部に配置してもよい。このような配置において、半導体集積回路装置１ｂから基準周波数信号ＳＧの信号源および終端抵抗Ｒ０への配線を互いに平衡するように配線することで、同相のノイズ除去効果は、さらに高まることとなる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施形態に係る半導体集積回路装置の回路図である。
【図２】ＣＭＯＳインバータ回路の回路図である。
【図３】本発明の実施形態に係るバンドパスフィルタ回路の周波数特性を示す図である。
【図４】本発明の実施形態に係る他のバンドパスフィルタ回路の回路図である。
【図５】本発明の第１の実施例に係る半導体集積回路装置の回路図である。
【図６】本発明の第２の実施例に係る半導体集積回路装置の回路図である。
【符号の説明】
【００１８】
１、１ａ、１ｂ  半導体集積回路装置
１０  入力端子
２０、２０ａ  バンドパスフィルタ回路
２１、２２  差動補償回路
３０  ＰＬＬ回路
Ｃ１、Ｃ１ｂ、Ｃ２、Ｃ２ｂ、Ｃ３、Ｃ４  容量素子
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１ａ、ＩＮＶ１ｂ  ＣＭＯＳインバータ回路
ＯＰ  演算増幅器
Ｒ０  終端抵抗
Ｒ１、Ｒ１ｂ、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ４  抵抗素子
ＳＧ  基準周波数信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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