(57)【要約】【課題】  微細化された半導体デバイスにおいては、側面酸化時にゲート電極のポリシリコン膜やゲート絶縁膜が酸化されゲート絶縁膜厚が部分的に厚くなり、ＭＩＳＦＥＴの電気特性が劣化するという問題がある。【解決手段】  側面酸化をプラズマ酸化により行う。プラズマ酸化により酸化種の侵入距離を短くし、ポリシリコン膜やゲート絶縁膜の酸化を抑制する。側面酸化時の酸化を抑制することで、ゲート絶縁膜厚の増大を抑える事ができる。ゲート絶縁膜厚の増大を抑制することで安定した電気特性を有するＭＩＳＦＥＴを備えた半導体装置が得られる。【選択図】      図７
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【特許請求の範囲】
【請求項１】
半導体基板に高誘電体膜を含むゲート絶縁膜と、ポリシリコン膜と、ゲートメタル膜とを成膜する工程と、ゲート電極パターンをパターニングするゲートエッチング工程と、ゲートエッチングダメージを回復させる側面酸化工程と、を備え、前記側面酸化工程をプラズマ酸化で行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記プラズマ酸化における酸化種侵入距離は、形成される側面酸化膜厚以下であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記プラズマ酸化において形成される側面酸化膜厚は、２ｎｍ以上、１０ｎｍ以下とすることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記プラズマ酸化は、５０℃以上、３５０℃以下の温度にて行うことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記プラズマ酸化は、酸素ガスを１％以上、３０％以下含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記高誘電体膜は、窒化ハフニウムシリケート（HfSiON）,  窒化ハフニウムアルミネート（HfAlON）,  窒化ハフニウムジルコウムシリケート（HfZrSiON）,  窒化ハフニウムジルコウムアルミネート（HfZrAlON）,  窒化ジルコニウムアルミネート（ZrAlON）のいずれか１つを少なくとも含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に絶縁ゲート電界効果トランジスタを備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置は年々大規模化され、その大規模化に伴って半導体装置に使用されるデバイス寸法は微細化されている。デバイス寸法の微細化は、ホトリソグラフィ技術による平面寸法の縮小化とともに、立体的な膜厚も縮小される。例えば微細化された現在の絶縁ゲート電界効果トランジスタ（metal insulator semiconductor field effect transistor :以下ＭＩＳＦＥＴと記す）のゲート絶縁膜として使用されるシリコン酸化膜の膜厚は、３ｎｍ以下が要求されている。しかしこのように絶縁膜厚が極薄になると、ゲートリーク電流の増大等のいろんな不具合が発生する。
【０００３】
これらの問題を解決するために、シリコン酸化膜よりも比誘電率の高い材料膜を使用し、ゲートリーク電流を抑制する方法が提案されている。この比誘電率の高い材料としては、窒化ハフニウムシリケート（HfSiON）,  窒化ハフニウムアルミネート（HfAlON）,  窒化ハフニウムジルコウムシリケート（HfZrSiON）,  窒化ハフニウムジルコウムアルミネート（HfZrAlON）,  窒化ジルコニウムアルミネート（ZrAlON）などがある。しかし本願発明者の実験結果から、これらの高誘電体膜をゲート絶縁膜として使用した場合には、新たな問題点が発生することを分かった。
【０００４】
現在のＭＩＳＦＥＴのゲート電極には、ポリシリコン膜と金属膜の多層膜が使用されている。これらのゲート電極構造はポリメタルゲート構造と呼ばれている。金属膜としては例えばタングステンナイトライド（ＷＮ）／タングステン（Ｗ）が使用される。このゲート電極のドライエッチング時に、半導体基板に結晶欠陥などの損傷が残る。この損傷を回復させるために、ゲート電極ドライエッチング後に側面酸化と呼ばれる工程が行われる。側面酸化工程は、水素リッチな還元雰囲気中で行なれ、このとき半導体基板が酸化されることで損傷が回復する。しかし、この側面酸化によりゲートパターンエッジから酸化種が侵入し、ゲート端部でのゲート絶縁膜厚が増大する。ゲート絶縁膜として高誘電体膜を使用した場合には、高誘電体膜には酸化種が侵入しやすく、酸化され易い。そのためゲート端部だけでなく、ゲート中央部においてもゲート絶縁膜厚が増大するという問題がある。
【０００５】
この問題について、図１〜３を参照して説明する。シリコン基板１にゲート絶縁膜２を形成し、ゲート電極となるポリシリコン膜３とＷＮ／Ｗの金属膜４とを成膜する。ハードマスクとなるマスク絶縁膜５を成膜し、リソグラフィ・エッチング技術によりゲート電極パターンをパターニングする。図１に示すようにシリコン基板１の表面のゲート絶縁膜を除去した後に、側面酸化を行う。この側面酸化は半導体基板の結晶欠陥のため、６００〜８００℃の比較的高い温度で、還元雰囲気中のウェット熱酸化によって行なわれる。この側面酸化は温度が６００〜８００℃と高温のために、ゲート電極端部から酸化種が侵入しポリシリコン膜やゲート絶縁膜が酸化され、ゲート端部でのゲート絶縁膜厚が増大する。
【０００６】
この側面酸化後のゲート電極端部（図１における丸で囲った部分）の拡大断面図を図２，３に示す。図２にゲート絶縁膜としてシリコン酸化膜（SiO2）を使用した場合を、図３にゲート絶縁膜として高誘電体であるHfSiONを用いた場合を示す。図２において、ゲートパターンエッジから酸化種が侵入し、ゲート端部のポリシリコン膜に酸化膜が成長し、ゲート絶縁膜厚が増大する。このゲート絶縁膜厚が増大するゲート端部からの距離をＬ１とする。以下の説明では酸化種が侵入し、ゲート絶縁膜厚が増大するゲート端部からの距離を酸化種侵入距離と称する。
【０００７】
同様に図３のゲート絶縁膜２として高誘電体を用いた場合のゲート端部からの距離をＬ２とする。図に示すようにＬ２＞Ｌ１であり、ゲート絶縁膜がSiO2の場合には、ゲート絶縁膜厚が増大する領域はゲート端部のみである。一方ゲート絶縁膜２としてHfSiONを含む場合には、ゲート端部だけでなく，ゲート中央部のポリシリコン膜やHfSiONも酸化され、ゲート絶縁膜厚が増大している。この違いは、SiO2の膜質は緻密であり、高誘電体膜の膜質はポーラスであると考えられる。
【０００８】
このように高誘電体膜７をゲート絶縁膜２として使用した場合には、ゲート中央部まで酸化膜が成長し、ゲート絶縁膜厚が増大してしまう。このようにＭＩＳＦＥＴのゲート絶縁膜が厚くなることで、ＭＩＳＦＥＴの電気特性が劣化する。例えば電流駆動能力が低下する。このようなＭＩＳＦＥＴの電気特性の劣化は、本来のゲート絶縁膜の膜厚が薄いほど、側面酸化により増大したゲート絶縁膜厚の比率が大きくなり、その影響が顕著に現れる。そのためゲート絶縁膜として高誘電体膜を用いたＭＩＳＦＥＴの製造方法の確立が急務となっている。
【０００９】
トランジスタの製造方法に関する先行文献として、下記特許文献がある。特許文献１（特開２００１−１４４２９４号公報）には、ゲート電極を形成するエッチングの後に、５００℃、酸素プラズマ雰囲気で酸化する技術が開示されている。特許文献２（特開２００５−１５８９９８号公報）には、HfSiONをゲート絶縁膜とするゲート電極の側面に側壁絶縁膜を設けることが開示されている。しかしこれらの先行特許文献は本発明のゲート絶縁膜が厚くなるという課題については記載されていない。また特許文献１においてはプラズマ酸化の条件は本願の最適条件とは異なり，ＭＩＳＦＥＴとして充分な特性を得ることが出来ない条件が開示されている。
【００１０】
【特許文献１】特開２００１−１４４２９４号公報
【特許文献２】特開２００５−１５８９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように高誘電体膜をゲート絶縁膜としたＭＩＳＦＥＴにおいては、側面酸化のときにゲート端部及び中央部に酸化膜が成長し、ゲート絶縁膜厚が厚くなるという問題がある。本発明の目的はこれらの課題に鑑み、ゲート絶縁膜厚が厚くなるのを抑制し、電気特性の劣化が少ないＭＩＳＦＥＴを備えた半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１３】
本発明の半導体装置の製造方法は、半導体基板に高誘電体膜を含むゲート絶縁膜と、ポリシリコン膜と、ゲートメタル膜とを成膜する工程と、ゲート電極パターンをパターニングするゲートエッチング工程と、ゲートエッチングダメージを回復させる側面酸化工程と、を備え、前記側面酸化工程をプラズマ酸化で行うことを特徴とする。
【００１４】
本発明の半導体装置の製造方法における前記プラズマ酸化における酸化種侵入距離は、形成される側面酸化膜厚以下であることを特徴とする。
【００１５】
本発明の半導体装置の製造方法における前記プラズマ酸化において形成される側面酸化膜厚は、２ｎｍ以上、１０ｎｍ以下とすることを特徴とする。
【００１６】
本発明の半導体装置の製造方法における前記プラズマ酸化は、５０℃以上、３５０℃以下の温度にて行うことを特徴とする。
【００１７】
本発明の半導体装置は、上記したいずれかに記載の半導体装置の製造方法により製造されたことを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置の製造方法は、ゲート電極形成後の側面酸化をプラズマ酸化とする。プラズマ酸化とすることで、ゲートパターン端部からの酸化種の侵入が少なくなり、酸化膜の成長を抑制する。その結果、ゲート絶縁膜厚の増大がゲート電極のパターン端部のみに抑制できる。ゲート絶縁膜厚の増大が少ないことから、安定した電気特性を有するＭＩＳＦＥＴが得られる。本発明の製造方法によれば安定した電気特性を有するＭＩＳＦＥＴを備えた半導体装置が得られる。
【発明を実施するための最良の形態】
【００１９】
本発明の半導体装置の製造方法の実施形態について、図１、４を参照して説明する。図１にはゲート電極形成後のゲート電極の断面図、図４には、側面酸化をプラズマ酸化とした場合のゲート電極部の拡大断面図を示す。
【００２０】
シリコン基板１にゲート絶縁膜２を形成する。ゲート絶縁膜２としては、例えば極薄のシリコン酸化膜７、高誘電体膜８としてHfSiON,  さらに極薄のシリコン酸化膜９が使用される。シリコン酸化膜７及び９は高誘電体膜８の安定化のためのものであり、シリコン酸窒化膜（SiON）、窒化膜（Si3N4）とすることもできる。また高誘電体膜８としては、窒化ハフニウムシリケート（HfSiON）の他に,  窒化ハフニウムアルミネート（HfAlON）,  窒化ハフニウムジルコウムシリケート（HfZrSiON）,  窒化ハフニウムジルコウムアルミネート（HfZrAlON）,  窒化ジルコニウムアルミネート（ZrAlON）などが使用できる。
【００２１】
ゲート電極となるポリシリコン膜３とＷＮ／Ｗの金属膜４とを成膜し、さらにハードマスクとなるマスク絶縁膜５を成膜する。リソグラフィ技術によりゲート電極パターンをパターニングし、ドライエッチングによりゲート電極パターンを形成する。さらにシリコン基板１表面のゲート絶縁膜２を除去する。その後ドライエッチング時のシリコン基板の損傷を回復させるための側面酸化をプラズマ酸化により行う。このプラズマ酸化の条件は、例えばステージ温度は２５℃〜４００℃、マイクロ波出力５００Ｗ〜３０００Ｗ、ガス圧力４０ｍＴｏｒｒ〜１０００ｍＴｏｒｒ、Ｏ２流量１０ｓｃｃｍ〜５００ｓｃｃｍ、Ａｒ流量１０００ｓｃｃｍ〜２０００ｓｃｃｍ、Ｏ２／Ａｒ比１％〜３０％、処理時間は１５ｓｅｃ〜３６０ｓｅｃとすることができる。
【００２２】
このプラズマ酸化後のゲート電極部の拡大断面図を図４に示す。プラズマ酸化により側面酸化膜６が、シリコン基板１の上表面や、ゲート電極側面に成長する。このときゲートパターンエッジから酸化種が侵入し、ゲート端部のポリシリコン膜やゲート絶縁膜も酸化され、ゲート絶縁膜厚が増大している。このゲート絶縁膜厚が増大するゲート端部からの距離をＬ３とする。しかしプラズマ酸化の場合には酸化種の横方向への拡散が少ない。そのため酸化種の侵入が少なく、ゲート端部からの距離をＬ３が非常に小さく、ゲート電極の端部のみである。ゲート端部からの距離Ｌ３が短く、ゲート絶縁膜厚が増大する範囲が極めて限定された端部のみであることから、ＭＩＳＦＥＴにおける電気特性の劣化は無視できる程度となる。
【００２３】
本発明の半導体装置の製造方法は、ゲート電極形成後の側面酸化をプラズマ酸化とすることを特徴とする。プラズマ酸化の場合は酸化種の横方向への拡散が少なく、ゲート端部のポリシリコン膜やゲート絶縁膜に形成される酸化膜の増大を抑制できる。酸化膜が増大する距離が短くなることから、ＭＩＳＦＥＴにおける電気特性の劣化を防止できる。本発明の半導体装置の製造方法によれば、安定した電気特性を備えた半導体装置が得られる。
【００２４】
以下、本発明の半導体装置の製造方法について、得られたデータを従来例と比較し、詳細に説明する。実施例１には酸化温度と結晶欠陥を回復させるための条件、そのときの酸化温度と酸化種の侵入距離を示す。実施例２には、本発明の製造方法及び従来の製造条件でそれぞれ製造されたＭＩＳＦＥＴの電気特性を示す。
【実施例１】
【００２５】
実施例１として、側面酸化条件によるゲート電極ドライエッチング時に発生したシリコン基板の結晶欠陥密度の回復状態を図５，６に示す。そのときの酸化温度と酸化種の侵入距離を図７，８，９に示す。ゲート絶縁膜２としては高誘電体膜としてHfSiONを含んで構成されている。図５には本発明のプラズマ酸化、図６には従来例として熱酸化による側面酸化のデータである。図７には本発明のプラズマ酸化、図７には従来例として熱酸化による酸化温度と酸化種の侵入距離を示す。図９には、本発明と従来例における酸化種の侵入距離の比較を示す。
【００２６】
図５においては側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。本発明における側面酸化膜厚は、シリコン基板平面部における酸化膜厚とする。側面酸化の条件は実施形態に記載した条件であり、処理時間としては２ｎｍの場合は１５ｓｅｃであり、１０ｎｍの場合は２００ｓｅｃで成膜できる。側面酸化膜厚１０ｎｍの場合には、温度２５℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。側面酸化膜厚１０ｎｍの場合には、温度５０℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。またシリコン基板結晶欠陥を回復させるために必要な側面酸化膜厚は２ｎｍ以上である。上限としては特に限定されるものではないが、ゲート絶縁膜厚との関係から１０ｎｍ以下が望ましい膜厚である。
【００２７】
同様に従来例として熱酸化を図６に示す。側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。側面酸化膜厚１０ｎｍの場合には、温度７００℃近傍でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。側面酸化膜厚２ｎｍの場合には、さらに高温である温度７５０℃以上でシリコン基板結晶欠陥密度が一定となり、損傷が回復している。このように熱酸化の場合には、結晶欠陥を回復させるためには、７００〜７５０℃以上の高温処理が必要となる。
【００２８】
これらの側面酸化における、ゲート電極端部からの酸化種の侵入距離Ｌを図７〜９に示す。図７には本発明のプラズマ酸化における側面酸化膜厚２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。側面酸化膜厚２ｎｍでは４００℃近傍の温度以上で、膜厚１０ｎｍでは３５０℃以上の温度で急激に酸化種侵入距離Ｌが長くなることがわかる。ラインＡ、Ｂにおいて低温領域における点線で示す酸化種侵入距離は、測定精度の関係で詳細数値が不明であることから一定値として示す。しかし実際の酸化種侵入距離は、２ｎｍ以下である。このように酸化種侵入距離が極短く、側面酸化膜厚よりも小さくなるように低温度のプラズマ酸化とする。そのためプラズマ酸化温度は４００℃以下が好ましく、３５０℃以下がより好ましい。
【００２９】
図８は従来の熱酸化によるものである。側面酸化膜厚として、２ｎｍの場合をラインＡ、１０ｎｍの場合をラインＢとして示す。この場合側面酸化温度が高温であることから、酸化種侵入距離Ｌは側面酸化膜厚の５〜１０倍の距離まで侵入している。図９に、側面酸化膜厚と酸化種侵入距離を比較して示す。本発明のプラズマ酸化をラインＣ、従来の熱酸化をラインＤとして示す。図から分かるようにプラズマ酸化の酸化種侵入距離は、熱酸化に比較して約１／１０となっている。またプラズマ酸化（ラインＣ）における点線部分は、測定限界以下で、数値不詳であるが、ほぼ直線近似できるものと考える。従来技術では２〜１０ｎｍの酸化を行うと、側面酸化膜厚の５〜１０倍の距離で側面からの酸化が進行する。この結果、出来上がったトランジスタでは、ドレイン電流(Ion)の低下，ゲートリーク電流の増大といった特性劣化が起る。
【００３０】
側面酸化はシリコン基板の損傷を回復させるためである。その最適条件としてはシリコン基板の損傷を回復させるとともに、酸化種の侵入距離を短くし、ゲート電極端部からの酸化を抑制させる必要がある。本発明のプラズマ酸化を用いた側面酸化においては、酸化種侵入距離を、熱酸化に比較し、約１／１０とすることができる。従来の熱酸化の場合の酸化種侵入距離は、側面酸化膜厚の５〜１０倍の距離であるが、本発明のプラズマ酸化の場合の酸化種侵入距離は、２ｎｍ以下、側面酸化膜厚以下とすることができる。
【００３１】
側面酸化の温度と膜厚の下限は結晶欠陥の回復により決まる。２５℃以上あるいは２ｎｍ以上で、シリコン基板の欠陥を回復できる。温度と膜厚の上限は側面からの酸化種の侵入によるゲート絶縁膜の酸化で制限される。４００℃以上あるいは１０ｎｍ以上では、側面からの酸化が進行してしまう。側面酸化としては温度２５℃以上、４００℃以下が好ましく、温度５０℃以上、３５０℃以下がより好ましい。膜厚は２ｎｍ以上、１０ｎｍ以下が好ましい。プラズマ酸化によれば、酸化種侵入距離を短くできることから、電気特性の劣化が少ないＭＩＳＦＥＴが得られる。
【実施例２】
【００３２】
実施例２として、本発明の製造方法及び従来の製造条件でそれぞれ製造されたＭＩＳＦＥＴの電気特性を示す。図１０にはゲート電圧とドレイン電流との特性図、図１１には面積が１Ｅ−３ｃｍ２相当する場合のゲート電圧とゲートリーク電流との特性図を示す。それぞれの図において、本発明のプラズマ酸化をラインＣ、従来の熱酸化をラインＤとして示す。
【００３３】
ＭＩＳＦＥＴのゲート電圧とドレイン電流との特性図においては、本発明のプラズマ酸化（ラインＣ）に比較して、従来の熱酸化（ラインＤ）のドレイン電流が小さくなっている。従来の熱酸化においては、側面酸化によるゲート絶縁膜厚の増大が大きいことから、電流駆動能力が劣化し、ドレイン電流が小さくなる。本発明のプラズマ酸化では、ゲート絶縁膜厚の増大がゲート端部のみであり、電流駆動能力の劣化が抑制され、特性劣化が少なく、大きなドレイン電流を駆動できる。
【００３４】
また、図１１に示すように本発明のプラズマ酸化（ラインＣ）のゲートリーク電流は、従来の熱酸化（ラインＤ）のゲートリーク電流よりも小さく優れた特性を示している。従来例のように、高誘電体膜に対して熱酸化による側面酸化を行うと、酸化種がゲート端からゲート中央まで侵入する。その結果、高誘電体膜が酸化され、リーク電流が増大する。本発明のプラズマ酸化では、初期のゲート絶縁膜は高誘電体膜であるが、側面酸化をプラズマ酸化で行うことで、リーク電流の増大はありません。
【００３５】
このように本発明のプラズマ酸化により製造されたトランジスタの特性は、従来の熱酸化により製造されたトランジスタの特性よりも優れている。本発明のプラズマ酸化においては、酸化種の侵入距離が短くことから酸化が抑制できる。側面酸化時のゲート絶縁膜厚の増大を抑制することでトランジスタ特性の劣化を防止し、安定した電気特性を有するＭＩＳＦＥＴが得られる。これらのＭＩＳＦＥＴを備えた半導体装置が得られる。
【００３６】
以上、実施形態に基づき本発明を具体的に説明したが、本発明は上述の実施形態に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【図面の簡単な説明】
【００３７】
【図１】ゲート電極形成後のゲート電極の断面図である。
【図２】従来例におけるゲート絶縁膜にシリコン酸化膜を用い、熱酸化により側面酸化した場合のゲート電極の拡大断面図である。
【図３】従来例におけるゲート絶縁膜に高誘電体膜を用い、熱酸化により側面酸化した場合のゲート電極の拡大断面図である。
【図４】本発明におけるゲート絶縁膜に高誘電体膜を用い、プラズマ酸化により側面酸化した場合のゲート電極の拡大断面図である。
【図５】本発明における酸化温度とシリコン基板結晶欠陥密度との相関図である。
【図６】従来例における酸化温度とシリコン基板結晶欠陥密度との相関図である。
【図７】本発明における酸化温度と酸化種侵入距離との相関図である。
【図８】従来例における酸化温度と酸化種侵入距離との相関図である。
【図９】本発明と、従来例における側面酸化膜厚と酸化種進入距離との相関図である。
【図１０】本発明と、従来例におけるゲート電圧とドレイン電流との特性図である。
【図１１】本発明と、従来例におけるゲート電圧とゲートリーク電流との特性図である。
【符号の説明】
【００３８】
１    シリコン基板
２    ゲート絶縁膜
３    ポリシリコン膜
４    金属膜
５    マスク絶縁膜
６    側面酸化膜
７，９    シリコン酸化膜
８    高誘電体膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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