(57)【要約】【課題】半導体基板側への金属材料のリークを防止したフルシリサイドゲートの形成が可能で、これによりフルシリサイドゲートを備えながらも素子特性を維持することが可能な半導体装置およびその製造方法を提供する。【解決手段】半導体基板１上にパターン形成されたゲート絶縁膜３と、ゲート絶縁膜３上にパターン形成されたゲート電極５ａ’とを備えた半導体装置４０であって、ゲート電極５ａ’は、全層がシリサイド化されたものであり、ゲート絶縁膜３よりも狭い幅でゲート絶縁膜３の中央に設けられている。【選択図】図４
2008288364.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、当該ゲート絶縁膜上に形成されたゲート電極とを備えた半導体装置であって、
前記ゲート絶縁膜は、前記ゲート電極の両側から張り出して設けられ、
前記ゲート電極は、全層がシリサイド化されたものである
ことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記ゲート絶縁膜は、金属酸化物を含有する高誘電体膜からなる
ことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記ゲート電極を覆う状態で、当該ゲート電極下のチャネル部に応力を印加するための応力膜が設けられた
ことを特徴とする半導体装置。
【請求項４】
半導体基板上に、ゲート絶縁膜を介してシリコン膜を成膜する第１工程と、
前記半導体基板上に前記ゲート絶縁膜を残して前記シリコン膜をパターニングすることにより、当該シリコン膜からなるゲート電極を形成する第２工程と、
前記ゲート絶縁膜上における前記ゲート電極の側壁に絶縁性のサイドウォールを形成し、当該サイドウォールおよびゲート電極をマスクにして前記ゲート絶縁膜をパターンエッチングする第３工程と、
前記ゲート電極の露出部分を覆う状態で金属膜を成膜し、熱処理によって当該ゲート電極をフルシリサイド化させる第４工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記ゲート絶縁膜は、金属酸化物を含有する高誘電体膜からなる
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記第４工程の後、
前記フルシリサイド化で残された前記金属膜を除去する第５工程と、
前記フルシリサイド化されたゲート電極と前記サイドウォールとを覆う状態で、当該ゲート電極下のチャネル部に応力を印加するための応力膜を形成する第６工程とを行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特にはフルシリサイド化されたゲート電極を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年のトランジスタ構造では、酸化シリコン膜を用いた絶縁ゲート型の電界効果トランジスタ(以下、ＭＯＳＦＥＴ)の微細化が進んでいる。しかし、ＭＯＳＦＥＴの比例縮小に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大が問題になる。この問題を回避するため、高誘電体材料からなるゲート絶縁膜（高誘電体ゲート絶縁膜）を有するＭＯＳＦＥＴの研究が行われている。
【０００３】
一方、ＭＯＳＦＥＴのゲート電極には不純物を添加した多結晶シリコンが用いられているが、この材料は半導体であるためゲート電極表面が僅かに空乏化し、トランジスタの電流駆動力を低下させる原因となる。その対策として、ゲート電極全体をシリサイド化するフルシリサイドゲート(FUlly Silicided gate：ＦＵＳＩ)技術が検討されている。
【０００４】
また、近年においては、ゲートリーク電流を低く抑えつつ、ゲート電極の空乏化を抑制するという二つの観点から、上述した高誘電体ゲート絶縁膜とＦＵＳＩ技術とを組み合わせたゲートスタック構造をＭＯＳＦＥＴへ適用する研究が行われている（下記非特許文献参照）。
【０００５】
図８には、上記ゲートスタック構造を備えた半導体装置の製造方法の一例を示す。先ず図８（１）に示すように、シリコン基板１０１上に、高誘電体材料からなるゲート絶縁膜１０２を介してポリシリコンからなるゲート電極１０３をパターン形成する。その後、図８（２）に示すように、これらの側壁に絶縁性のサイドウォール１０４を形成する。次いで、ゲート電極１０３およびサイドウォール１０４を埋め込むように絶縁膜１０５を成膜し、この絶縁膜１０５をＣＭＰによって平坦化してゲート電極１０３を露出させる。次いで、図８（３）に示すように、絶縁膜１０５およびゲート電極１０３を覆う状態で、ニッケル膜１０６を堆積成膜する。その後、図８（４）に示すように、熱処理を行うことによって、ゲート電極１０３を構成するポリシリコンと上層のニッケル膜１０６とを反応させてゲート電極１０３全体をフルシリサイド化させ、フルシリサイドゲート電極１０３’を形成する。
【０００６】
【非特許文献１】Motofumi Saitoh他“Strain Controlled CMOSFET with Phase Controlled Full-silicide(PC-FUSI)/HfSiON Gate Stack Structure for 45nm-node LSTP Devices”，「2006 Symposium on VLSI Technology Digest of Technckal Papers」，2006IEEE，２００６年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上述した手順でフルシリサイドゲートを形成する場合、次のような課題が発生する。すなわち、図８（４）に示すように、熱処理を行うことによってポリシリコンからなるゲート電極をシリサイド化する際には、ゲート電極１０３が体積膨張する。この体積膨張により、フルシリサイドゲート電極１０３’下のゲート絶縁膜１０２とサイドウォール１０４との間Ａ部に隙間が発生する。そしてこの隙間から金属材料（ニッケル）がシリコン基板１０１側にリークして拡散し、ＭＯＳＦＥＴの閾値電圧の変動やリーク等の問題を引き起こす要因となる。
【０００８】
そこで本発明は、基板側への金属材料のリークを防止したフルシリサイドゲート電極の形成が可能で、これによりフルシリサイドゲート電極を備えながらも素子特性を維持することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の半導体装置は、半導体基板上にパターニングされたゲート絶縁膜と、当該ゲート絶縁膜上にパターン形成されたゲート電極とを備えた半導体装置である。そして特に、ゲート絶縁膜はゲート電極の両側から張り出して設けられ、ゲート電極は全層がシリサイド化されたものであることを特徴としている。
【００１０】
このような構成の半導体装置では、ゲート電極と半導体基板との間には、ゲート電極の両側から張り出してゲート絶縁膜が設けられているため、ゲート電極と半導体基板との間を直線的につなぐ界面は存在しない。したがって、ゲート電極を構成するシリサイド材料、特には金属が、半導体基板側に移動して拡散することが防止される。
【００１１】
また本発明は、上記構成の半導体装置の製造方法でもあり、以下の工程を順に行う。先ず第１工程では、半導体基板上に、ゲート絶縁膜を介してシリコン膜を成膜する。次の第２工程では、半導体基板上にゲート絶縁膜を残してシリコン膜をパターニングすることにより、当該シリコン膜からなるゲート電極を形成する。その後第３工程では、ゲート絶縁膜上におけるゲート電極の側壁に絶縁性のサイドウォールを形成し、当該サイドウォールおよびゲート電極をマスクにしてゲート絶縁膜をパターンエッチングする。次に第４工程では、ゲート電極の露出部分を覆う状態で金属膜を成膜し、熱処理によって当該ゲート電極をフルシリサイド化させる。
【００１２】
以上のような本発明では、ゲート電極の両側からサイドウォールの下にまで張り出してゲート絶縁膜が設けられた状態で、つまりゲート電極と半導体基板との間を直線的につなぐ界面が存在しない状態で、ゲート電極のフルシリサイド化が行われる。したがって、ゲート電極がフルシリサイド化するのに際して膨張することにより、ゲート電極から半導体基板までの間に配置される界面が乖離して隙間ができた場合であっても、ゲート電極を構成するシリサイド材料、特には金属が、半導体基板側に移動して拡散することが防止される。
【発明の効果】
【００１３】
以上説明したように本発明によれば、フルシリサイド化されたゲート電極に含まれる金属材料が半導体基板側に移動して拡散することを防止できるため、フルシリサイドゲート電極を備えながらも閾値電圧の変動やリーク等が防止され、素子特性が安定的に維持された半導体装置を得ることが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の半導体装置およびその製造方法の実施の形態を図面に基づいて詳細に説明する。尚、以下の実施形態においては、製造工程順に従って構成を説明する。
【００１５】
＜第１実施形態＞
先ず、図1（1）に示すように、ｐ型の単結晶シリコンからなる半導体基板１の表面側に、ここでの図示を省略した素子分離領域を形成した後、高誘電材料からなるゲート絶縁膜３を成膜する。高誘電材料としては、例えばＨｆＳｉＯＮ等の金属酸化物を含むことで酸化シリコンよりも誘電率の高い材料が用いられ、約５ｎｍ程度の膜厚で形成する。尚、半導体基板１上に、ｎ型のＭＯＳトランジスタと共にｐ型のＭＯＳトランジスタを形成する場合には、ｎ型の半導体基板１におけるｐ型のＭＯＳトランジスタを形成する領域にｎウェル拡散層を形成しておくこととする。
【００１６】
次に、ＣＶＤ法により、ゲート電極用のポリシリコン膜５を例えば２００ｎｍから３００ｎｍ程度の膜厚で堆積成膜する。その後、必要に応じて、ｎ型のＭＯＳトランジスタを形成する領域のポリシリコン膜、またはｐ型のＭＯＳトランジスタを形成する領域のポリシリコン膜に対して不純物を導入する。次いで、ポリシリコン膜５上に窒化シリコン膜からなるストッパ層７を成膜する。
【００１７】
次に、図１（２）に示すように、レジストパターン(図示せず)をマスクにしたリアクティブイオンエッチング（ＲＩＥ）により、ストッパ層７およびポリシリコン膜５をパターニングする。これにより、ゲート絶縁膜３上にポリシリコンからなるゲート電極５ａを形成する。ここでは特に、半導体基板１上の全面にゲート絶縁膜３を残すことが重要である。ただし、ゲート電極５脇のゲート絶縁膜３部分は、上記ＲＩＥにより膜減りしても良く、これによってゲート絶縁膜３に段差が形成されても良い。またこのようなエッチングの後には、ＲＩＥの際にマスクとして用いてレジストパターンを除去する。
【００１８】
次いで、図１（３）に示すように、ＣＶＤ法により、ゲート電極５ａを覆う状態で窒化シリコン（Ｓｉ3Ｎ4）膜９を例えば２０−１００ｎｍ程度の膜厚で堆積成膜する。
【００１９】
その後、図１（４）に示すように、窒化シリコン膜９に対してＲＩＥによる全面エッチバックを行い、ストッパ層７を含むゲート電極５ａの側面に窒化シリコン膜９を残した第1のサイドウォール９ａを形成する。また引き続き、下地のゲート絶縁膜３もエッチバックしてパターニングし、半導体基板１を露出させる。これにより、パターニングされたゲート絶縁膜３上の中央には、ゲート絶縁膜３の幅Ｗ０よりも狭い幅Ｗ１のゲート電極５ａが設けられた状態となる。つまり、ゲート電極５ａ下のゲート絶縁膜３が、第１サイドウォール９ａの下にまで張り出した構造となり、ゲート電極５ａと第１のサイドウォール９ａ間の界面が、ゲート絶縁膜３にさえぎられて直線的に半導体基板１に達することのない構造となる。尚、ゲート絶縁膜３の幅Ｗ０は、ゲート電極３の幅Ｗ１と、両脇に設けられた第１のサイドウォール９ａの幅との合計となる。
【００２０】
次に、図２（１）に示すように、第１のサイドウォール９ａとゲート絶縁膜３の両脇に、窒化シリコンからなる第２のサイドウォール１１ａを形成する。第２のサイドウォール１１ａの形成は、上述した第１のサイドウォール９ａの形成と同様に行われる。これにより、高誘電体材料からなるゲート絶縁膜３の側壁が第２のサイドウォール１１ａで覆われ、後の工程において酸化または酸化ガスを含む雰囲気中での熱処理や絶縁膜の堆積を行っても、ゲート絶縁膜３の界面から半導体基板１への金属汚染、半導体基板１の界面への極薄の酸化シリコン膜の形成によるゲート絶縁膜３の比誘電率の低下を防止することができる。
【００２１】
次に、図２（２）に示すように、ゲート電極５ａ、第１のサイドウォール９ａ、および第２のサイドウォール１１ａをマスクにしたイオン注入により、半導体基板１の露出表面層に不純物を導入する。次に導入した不純物の活性化熱処理を行うことにより、半導体基板１の表面層に低濃度拡散層（ＬＤＤ）１３を形成する。尚、ここでのイオン注入は、レジストパターンをマスクに用いることにより、ｎ型のＭＯＳトランジスタを形成する領域にはｎ型の不純物を導入し、ｐ型のＭＯＳトランジスタを形成する領域にはｐ型の不純物を導入する。例えば、ｎ型のＭＯＳトランジスタを形成する領域には、ｎ型の不純物としてヒ素を１ｋｅＶの注入エネルギーで１Ｅ１４ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、不純物の活性化熱処理においては、９５０℃で５秒間の高速熱処理（Rapid Thermal Anneal：ＲＴＡ）を行う。
【００２２】
次に、図２（３）に示すように、第２のサイドウォール９ａの外側に、酸化シリコンからなる第３のサイドウォール１５ａを形成する。その後、第３のサイドウォール１５ａ他をマスクにしたイオン注入により、半導体基板１の露出表面層に不純物を導入する。次に、導入した不純物の活性化熱処理を行うことにより、半導体基板１の表面層にソース／ドレイン１７を形成する。尚、ここでのイオン注入は、レジストパターンをマスクに用いることにより、ｎ型のＭＯＳトランジスタを形成する領域にはｎ型の不純物を導入し、ｐ型のＭＯＳトランジスタを形成する領域にはｐ型の不純物を導入する。例えば、ｎ型のＭＯＳトランジスタを形成する領域には、ｎ型の不純物としてヒ素を２０ｋｅＶの注入エネルギーで１Ｅ１５ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、不純物の活性化熱処理においては、１０００℃で１０秒間のＲＴＡを行う。
【００２３】
次に、図２（４）に示すように、酸化シリコンからなる第３のサイドウォール１５ａを弗酸等からなる薬液洗浄にて除去する。次いで、露出している半導体基板１の表面層、すなわちソース／ドレイン１７および低濃度拡散層１３の表面層に、シリサイド層１９を形成する。この場合、例えばニッケル（Ｎｉ）等の金属膜をＰＶＤ法により１０ｎｍ程度の膜厚で形成し、次にＲＴＡ等の高温処理を行うことにより半導体基板１の表面層をシリサイド化させる。シリサイド化終了後には、シリサイド化の後に残された金属膜の除去を行う。
【００２４】
次に、図３（１）に示すように、ゲート電極５ａ、第２のサイドウォール１１ａ、およびシリサイド層１９を覆う状態で、ＣＶＤ法により窒化シリコンからなるストッパ膜２１を３０ｎｍ程度の膜厚で堆積成膜する。次いで、ＣＶＤ法により、酸化シリコンからなる層間絶縁膜２３をゲート電極５ａが埋め込まれる程度の膜厚（例えば５００ｎｍ）で堆積成膜する。その後、層間絶縁膜２３に対して化学的機械研磨（Chemical Mechanical Polish：ＣＭＰ)を行い、ストッパ膜２１を露出させると共に層間絶縁膜２３の平坦化を行う。
【００２５】
次いで、図３（２）に示すように、酸化シリコンからなる層間絶縁膜２３に対して、窒化シリコンからなるストッパ膜２１およびストッパ層（７）のＲＩＥを行い、ゲート電極５ａの表面を露出させる。これにより、窒化シリコンからなるサイドウォール９ａ，１１ａの上部も除去され、ゲート電極５ａの上部側壁も露出する。
【００２６】
その後、図３（３）に示すように、ゲート電極５ａに接する状態で、例えばニッケル（Ｎｉ）等の金属膜２５をＰＶＤ法により１０ｎｍ程度の膜厚で成膜する。
【００２７】
その後、図３（４）に示すように、ＲＴＡ等の熱処理を行うことにより、ポリシリコン膜をパターニングしてなるゲート電極５ａをシリサイド化させる。ここでは、ゲート電極５ａを、全層にわたってフルシリサイド化させることが重要であり、これによりフルシリサイドゲート電極５ａ’を形成する。そして、フルシリサイドゲート電極５ａ’を備えたｎ型およびｐ型のＭＯＳトランジスタＴｒを得る。
【００２８】
以上の後には、図４（１）に示すように、シリサイド化の後に残された金属膜２５をエッチング除去し、次に酸化シリコンからなる層間絶縁膜２３をエッチング除去し、さらに窒化シリコンからなるストッパ膜２１を除去して半導体基板１表面のシリサイド層１９を露出させる。この際、窒化シリコンからなるサイドウォール９ａ，１１ａもエッチングによって膜減りし、フルシリサイドゲート電極５ａ’の側壁下方に窒化シリコンからなるサイドウォール２１ａが残される。
【００２９】
その後、図４（２）に示すように、フルシリサイドゲート電極５ａ’およびサイドウォール２１ａを覆う状態で、窒化シリコンからなる応力膜２９および酸化シリコンからなるストッパ膜２９を成膜する。応力膜２７は、フルシリサイドゲート電極５ａ’下のチャネル部１ａに対してストレスを付加するための膜である。ここでは、ｎ型のＭＯＳトランジスタＴｒが形成された領域に引張応力が印加され、ｐ型のＭＯＳトランジスタＴｒが形成された領域に圧縮応力が印加されるように、デュアルストレスライナー（Dual Stress Liner：ＤＳＬ)膜を形成する。
【００３０】
この際先ず、ＣＶＤ法等により、応力膜２７として引張応力を持つ窒化シリコン膜（Tensile Si3N4）を３０ｎｍ程度の膜厚で堆積成膜する。次いで、応力膜２７を加工する際のストッパ膜２９として、ＣＶＤ法等により酸化シリコン膜を１０ｎｍ程度の膜厚で堆積成膜する。その後、レジストパターンをマスクに用いたエッチングにより、ｐ型のＭＯＳトランジスタＴｒが形成された領域におけるストッパ膜２９および応力膜２７を除去する。
【００３１】
以上により、ｎ型のＭＯＳトランジスタＴｒが形成された領域を、チャネル部１ａに対して引張応力を与える応力膜２７で覆う。
【００３２】
次に、ＣＶＤ法等により、応力膜２７として圧縮応力を持つ窒化シリコ膜（Compressive Si3N4）を３０ｎｍ程度の膜厚で体積成膜する。次いで、応力膜２７を加工する際のストッパ膜２９として、ＣＶＤ法等により酸化シリコン膜を１０ｎｍ程度の膜厚で堆積成膜する。その後、レジストパターンをマスクに用いたエッチングにより、ｎ型のＭＯＳトランジスタＴｒが形成された領域におけるストッパ膜２９および応力膜２７を除去する。
【００３３】
以上によりｐ型のＭＯＳトランジスタＴｒが形成された領域を、チャネル部１ａに対して圧縮応力を与える応力膜２７で覆う。
【００３４】
以上の後、図４（３）に示すように、ストッパ膜２９上に酸化シリコンからなる層間絶縁膜３１を成膜し、必要に応じてＣＭＰによる平坦化を行い、次に層間絶縁膜３１、ストッパ膜２９、および応力膜２７に、シリサイド層１９に達する接続孔３１ａを形成する。そして、この接続孔３１およびシリサイド層１９を介してソース／ドレイン１７に接続された配線３３を形成し、半導体装置４０を完成させる。
【００３５】
完成した半導体装置４０は、フルシリサイドゲート電極５ａ’と半導体基板１との間に、フルシリサイドゲート電極５ａ’よりも幅広のゲート絶縁膜３が設けられたものとなる。
【００３６】
以上の第１実施形態では、図３（４）を用いて説明したように、ポリシリコン膜をパターニングしてなるゲート電極５ａとその両脇の第１のサイドウォール９ａとの下層に連続したゲート絶縁膜３が存在した状態で、つまりゲート電極５ａと半導体基板１との間を直線的につなぐ界面が存在しない状態で、ゲート電極５ａのフルシリサイド化が行われる。したがって、ゲート電極５ａがフルシリサイド化するのに際して膨張することで、ゲート電極５ａから半導体基板１までの間に配置される界面が乖離して隙間ができた場合であっても、ゲート電極５ａを構成するシリサイド材料、特には金属が、半導体基板１側に移動して拡散することを防止できる。
【００３７】
この結果、フルシリサイドゲート電極５ａ’に含まれる金属材料が半導体基板１側に移動して拡散することを防止できるため、フルシリサイドゲート電極５ａ’を備えながらも閾値電圧の変動やリーク等が防止され、素子特性が安定的に維持された半導体装置４０を得ることが可能になる。
【００３８】
また上述したように、フルシリサイドゲート電極５ａ’に含まれる金属材料が半導体基板１側に拡散することを防止できるため、フルシリサイド化の工程においてのフルシリサイドゲート電極５ａ’の体積膨張を抑えるべくフルシリサイドゲート電極５ａ’を薄膜化する必要がない。これにより、フルシリサイドゲート電極５ａ’の高さを維持することが可能になり、これを覆う応力膜２７からチャネル部１ａに対して印加される応力を強めることができる。したがって、チャネル部１ａに対して応力膜２７からより大きな応力を印加し、キャリア移動度の向上が図られた高速道差可能な半導体装置４０を得ることが可能になる。
【００３９】
またさらに、フルシリサイドゲート電極５ａ’の高さを維持できるので、サイドウォール２１ａの幅を大きく保つことができる。このため、サイドウォール２１ａによってフルシリサイドゲート５ａ’の側周が充分に保護される。したがって、接続孔３１ａを形成する際に、サイドウォール２１ａがストッパとなり、接続孔３１ａ−半導体基板１間のショートを抑制できる。
【００４０】
＜第２実施形態＞
先ず、第1実施形態において図1（１）〜図１（４）を用いて説明したと同様の手順を行い、半導体基板１上にゲート絶縁膜３をパターン形成し、その中央部上にゲート絶縁膜３の幅Ｗ０よりも狭い幅Ｗ１のゲート電極５ａを設け、その両側壁に第１のサイドウォール９ａを設けた状態とする。つまり、ゲート電極５ａ下のゲート絶縁膜３を、第１サイドウォール９ａの下にまで張り出させた構造を形成する。
【００４１】
その後、図５（１）に示すように、第１のサイドウォール９ａの外側に、酸化シリコンからなるディスポーザブルサイドウォール４１ａを形成する。ディスポーザブルサイドウォール４１ａは、先ず、酸化シリコン膜を２０ｎｍから１００ｎｍ程度の膜厚で堆積成膜した後、この酸化シリコン膜に対してＲＩＥを行うことによって形成する。これにより、高誘電体材料からなるゲート絶縁膜３の側壁がディスポーザブルサイドウォール４１ａで覆われ、後の工程において酸化または酸化ガスを含む雰囲気での熱処理や絶縁膜の堆積を行っても、ゲート絶縁膜３の界面から半導体基板１への金属汚染、半導体基板１の界面への極薄酸化シリコ膜の形成によるゲート絶縁膜３の比誘電率の低下を防止することができる。
【００４２】
次に、図５（２）に示すように、ディスポーザブルサイドウォール４１ａ他をマスクにしたイオン注入により、半導体基板１の露出表面層に不純物を導入する。次に、導入した不純物の活性化熱処理を行うことにより、半導体基板１の表面層にソース／ドレイン１７を形成する。尚、ここでのイオン注入は、レジストパターンをマスクに用いることにより、ｎ型のＭＯＳトランジスタを形成する領域にはｎ型の不純物を導入し、ｐ型のＭＯＳトランジスタを形成する領域にはｐ型の不純物を導入する。例えば、ｎ型のＭＯＳトランジスタを形成する領域には、ｎ型の不純物としてヒ素を２０ｋｅＶの注入エネルギーで１Ｅ１５ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、不純物の活性化熱処理においては、１０００℃で１０秒間のＲＴＡを行う。
【００４３】
次に、図５（３）に示すように、ディスポーザブルサイドウォール４１ａを等方性エッチングによって除去する。その後、ゲート電極５ａ、第１のサイドウォール９ａをマスクにしたイオン注入により、半導体基板１の露出表面層に不純物を導入する。次に、導入した不純物の活性化熱処理を行うことにより、半導体基板１の表面層に低濃度拡散層（ＬＤＤ）１３を形成する。尚、ここでのイオン注入は、レジストパターンをマスクに用いることにより、ｎ型のＭＯＳトランジスタを形成する領域にはｎ型の不純物を導入し、ｐ型のＭＯＳトランジスタを形成する領域にはｐ型の不純物を導入する。例えば、ｎ型のＭＯＳトランジスタを形成する領域には、ｎ型の不純物としてヒ素を１ｋｅＶの注入エネルギーで１Ｅ１４ａｔｏｍｓ／ｃｍ2のドーズ量でイオン注入し、不純物の活性化熱処理においては、９５０℃で５秒間の高速熱処理（Rapid Thermal Anneal：ＲＴＡ）を行う。
【００４４】
以上の後には、第１実施形態において図２（４）以降を用いて説明したと同様の手順を行う。
【００４５】
すなわち、先ず、図５（４）に示すように、露出している半導体基板１の表面層にシリサイド層１９を形成する。
【００４６】
次に、図６（１）に示すように、ゲート電極５ａ、第１のサイドウォール９ａ、およびシリサイド層１９を覆う状態で、窒化シリコンからなるストッパ膜２１を堆積成膜し、さらに酸化シリコンからなる層間絶縁膜２３を堆積成膜してＣＭＰを行うことにより、ストッパ膜２１を露出させると共に層間絶縁膜２３の平坦化を行う。
【００４７】
次いで、図６（２）に示すように、窒化シリコンからなるストッパ膜２１やサイドウォール９ａ，１１ａのＲＩＥを行い、ゲート電極５ａの表面を露出させ、図６（３）に示すように、ゲート電極５ａに接する状態で、例えばニッケル（Ｎｉ）等の金属膜２５を成膜する。
【００４８】
その後、図６（４）に示すように、ＲＴＡ等の熱処理によりポリシリコン膜をパターニングしてなるゲート電極５ａをフルシリサイド化させ、フルシリサイドゲート電極５ａ’を備えたｎ型およびｐ型のＭＯＳトランジスタＴｒを得る。
【００４９】
次に、図７（１）に示すように、金属膜２５および層間絶縁膜２３をエッチング除去し、さらに窒化シリコンからなるストッパ膜２１を除去して半導体基板１表面のシリサイド層１９を露出させる。この際、窒化シリコンからなるサイドウォール９ａもエッチングによって膜減りし、フルシリサイドゲート電極５ａ’の側壁下方に窒化シリコンからなるサイドウォール２１ａが残される。
【００５０】
その後、図７（２）に示すように、フルシリサイドゲート電極５ａ’およびサイドウォール２１ａを覆う状態で、半導体基板１上に応力膜２７（デュアルストレスライナー膜）を成膜し、さらに酸化シリコンからなるストッパ膜２９を成膜する。
【００５１】
以上の後、図７（３）に示すように、ストッパ膜２９上に酸化シリコンからなる層間絶縁膜３１を成膜し、必要に応じてＣＭＰによる平坦化を行い、次に層間絶縁膜３１、ストッパ膜２９、および応力膜２７に、シリサイド層１９に達する接続孔３１ａを形成する。そして、この接続孔３１およびシリサイド層１９を介してソース／ドレイン１７に接続された配線３３を形成し、半導体装置４３を完成させる。
【００５２】
完成した半導体装置４３は、フルシリサイドゲート電極５ａ’と半導体基板１との間に、フルシリサイドゲート電極５ａ’よりも幅広のゲート絶縁膜３が設けられたものとなる。
【００５３】
以上の第２実施形態であっても、図６（４）を用いて説明したように、ポリシリコン膜をパターニングしてなるゲート電極５ａとその両脇の第１のサイドウォール９ａとの下層に連続したゲート絶縁膜３が存在した状態で、つまりゲート電極５ａと半導体基板１との間を直線的につなぐ界面が存在しない状態で、ゲート電極５ａのフルシリサイド化が行われる。したがって、第１実施形態と同様の効果を得ることができる。
【００５４】
また、本第２実施形態においては、図５（２）および図５（３）を用いて説明したように、ディスポーザブルサイドウォール４１ａを用いることにより、不純物活性化のためにより高温での熱処理が必要なソース／ドレイン１７の形成の後に、低濃度拡散層１３の形成を行う手順としている。これにより、低濃度拡散層１３に対してソース／ドレイン１７形成のための熱処理の影響が及ぼされることはなく、低濃度拡散層１３を高精度に形成することが可能になる。
【図面の簡単な説明】
【００５５】
【図１】第１実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図２】第１実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図３】第１実施形態の半導体装置の製造方法を示す断面工程図（その３）である。
【図４】第１実施形態の半導体装置の製造方法を示す断面工程図（その４）である。
【図５】第２実施形態の半導体装置の製造方法を示す断面工程図（その１）である。
【図６】第２実施形態の半導体装置の製造方法を示す断面工程図（その２）である。
【図７】第２実施形態の半導体装置の製造方法を示す断面工程図（その３）である。
【図８】従来の製造方法を説明するための断面工程図である。
【符号の説明】
【００５６】
１…半導体基板、１ａ…チャネル部、３…ゲート絶縁膜、５…シリコン膜、５ａ’…フルシリサイドゲート電極、９ａ…第１のサイドウォール、２１ａ…サイドウォール、２７…応力膜、２５…金属膜、４０，４３…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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