(57)【要約】【課題】テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きＲＯＭ内蔵集積回路およびそのテスト方法を提供する。【解決手段】誤り訂正機能付きＲＯＭ内蔵集積回路１は、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１Ａから読み出したデータを外部へ出力する端子１３Ａと、誤り訂正機能付きＲＯＭ１１の誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを外部へ出力する端子１３Ｂと、を有する。この端子１３Ａおよび１３Ｂを外部テスト装置に接続することにより、誤り訂正機能付きＲＯＭ１１に対するテストを行うことができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
データおよび誤り訂正コードが書き込まれる誤り訂正機能付きＲＯＭと、
前記誤り訂正機能付きＲＯＭから読み出したデータの誤りを訂正する誤り訂正回路と、
前記誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子と
を備えることを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路。
【請求項２】
前記誤り訂正回路の論理動作をテストするテスト手段
を更に備えることを特徴とする請求項１に記載の誤り訂正機能付きＲＯＭ内蔵集積回路。
【請求項３】
誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
外部の演算装置により前記誤り訂正機能付きＲＯＭから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、
前記誤り訂正演算の結果と前記誤り訂正機能付きＲＯＭの読み出しデータの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。
【請求項４】
誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、
前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。
【請求項５】
誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、
前記誤り訂正機能付きＲＯＭに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、
前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、
前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、
前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、
前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップと
を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正機能付きＲＯＭを内蔵する集積回路およびそのテスト方法に関する。
【背景技術】
【０００２】
論理回路とともにメモリを内蔵するシステムＬＳＩなどの集積回路において、内蔵するメモリとして、フューズの切断などにより１回だけ書き込みが可能な不揮発性メモリ（ＲＯＭ）を使用するものがある。また、そのとき、内蔵のＲＯＭとして、メモリセルから読み出したデータに誤りがあってもその誤りを訂正できる、誤り訂正機能付きＲＯＭを使用することがある。誤り訂正機能付きＲＯＭを使用することにより、ＲＯＭに書き込んだデータの信頼性を向上させることができる。
【０００３】
このような誤り訂正機能付きＲＯＭは、そのメモリ領域が、データを書き込むデータセルアレイと、誤り訂正コードを書き込む誤り訂正コードセルアレイと、から構成される。誤り訂正機能付きＲＯＭにデータを書き込む際は、書き込むデータに対応した誤り訂正コードを予め算出しておき、データと誤り訂正コードとを同時に書き込む。
【０００４】
また、誤り訂正機能付きＲＯＭを内蔵する集積回路は、その論理回路部に、誤り訂正機能付きＲＯＭのデータセルアレイおよび誤り訂正コードセルアレイから読み出したデータを用いて読み出したデータの誤りを訂正する、誤り訂正回路を備える。
【０００５】
そこで、従来、誤り訂正機能付きＲＯＭを内蔵する集積回路の製造時のテストにおいて、この誤り訂正回路の出力をテストすることにより、ＲＯＭに発生した製造上のハード的なエラーを誤り訂正して救済し、集積回路の製造歩留りを向上させる方法が提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、上述の方法では、テスト時に集積回路に搭載される誤り訂正回路を使用するため、テスト速度がこの誤り訂正回路の動作速度に制約され、テスト速度の高速化によるテスト時間の短縮が図れないという問題があった。
【０００７】
また、誤り訂正機能付きＲＯＭが有する誤り訂正能力を製造時の不良救済で使い切っているため、経年変化による不良などの出荷後に発生する不良を救済できず、誤り訂正機能付きＲＯＭ内蔵集積回路の信頼性が低下するという問題があった。
【特許文献１】特開平１１−２５６８９号公報  （第３−４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、テスト時間の短縮が図れ、さらには、製造歩留りおよび信頼性を向上させることのできる誤り訂正機能付きＲＯＭ内蔵集積回路およびそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、データおよび誤り訂正コードが書き込まれる誤り訂正機能付きＲＯＭと、前記誤り訂正機能付きＲＯＭから読み出したデータの誤りを訂正する誤り訂正回路と、を備える誤り訂正機能付きＲＯＭ内蔵集積回路であって、前記誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路が提供される。
【００１０】
また、本発明の別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、外部の演算装置により前記誤り訂正機能付きＲＯＭから読み出したデータの誤り訂正演算を行う誤り訂正演算ステップと、前記誤り訂正演算の結果と前記誤り訂正機能付きＲＯＭの読み出しデータの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。
【００１１】
また、本発明のさらに別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに許容される誤りビット数を許容誤りビット数として設定する許容誤りビット数設定ステップと、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出ステップと、前記算出された誤りビット数と前記許容誤りビット数とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。
【００１２】
また、本発明のさらに別の一態様によれば、誤り訂正機能付きＲＯＭから読み出したデータおよび誤り訂正コードを外部へ出力する端子を有する誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法であって、前記誤り訂正機能付きＲＯＭに発生する誤りビットの分布に対する許容範囲を誤りビット分布許容範囲として設定する誤りビット分布許容範囲設定ステップと、前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードを前記端子から外部へ読み出すデータ読み出しステップと、前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードと前記誤り訂正機能付きＲＯＭに書き込まれたデータおよび誤り訂正コードの期待値とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭから外部へ読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出ステップと、前記算出された誤りビット分布と前記誤りビット分布許容範囲とを比較する比較ステップと、前記比較の結果にもとづいて前記誤り訂正機能付きＲＯＭが良品であるかどうかを判定する判定ステップとを有することを特徴とする誤り訂正機能付きＲＯＭ内蔵集積回路のテスト方法が提供される。
【発明の効果】
【００１３】
本発明によれば、誤り訂正機能付きＲＯＭ内蔵集積回路のテスト時間の短縮が図ることができる。さらに、誤り訂正機能付きＲＯＭ内蔵集積回路の製造歩留りおよび信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
図１は、本発明の実施の形態に係る誤り訂正機能付きＲＯＭ内蔵集積回路の構成の例を示すブロック図である。
【００１５】
本実施の形態の誤り訂正機能付きＲＯＭ内蔵集積回路１は、誤り訂正機能付きＲＯＭ１１と、論理回路部１２と、端子１３Ａと、端子１３Ｂと、を備える。
【００１６】
誤り訂正機能付きＲＯＭ１１は、フューズの切断などにより１回だけ書き込みが可能な不揮発性メモリであり、そのメモリ領域に、データを書き込むデータセルアレイ１１Ａと、誤り訂正コードを書き込む誤り訂正コードセルアレイ１１Ｂと、を有している。
【００１７】
論理回路部１２には、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１から読み出したデータおよび誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを用いて、データセルアレイ１１から読み出したデータの誤りを訂正する誤り訂正回路１２１が含まれる。
【００１８】
また、論理回路部１２には、誤り訂正回路１２１の論理動作を、例えば、スキャンテストによりテストするテスト回路１２２が含まれる。このテスト回路１２２を用いて、外部からのテスト入力により誤り訂正回路１２１を論理動作させ、その出力をテスト出力として出力することにより、誤り訂正機能付きＲＯＭ１１からデータを入力しなくても、誤り訂正回路１２１の動作をテストすることができる。
【００１９】
端子１３Ａは、誤り訂正機能付きＲＯＭ１１のデータセルアレイ１１Ａから読み出したデータを外部へ出力する端子である。
【００２０】
端子１３Ｂは、誤り訂正機能付きＲＯＭ１１の誤り訂正コードセルアレイ１１Ｂから読み出した誤り訂正コードを外部へ出力する端子である。
【００２１】
この端子１３Ａおよび端子１３Ｂを外部テスト装置に接続し、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを読み出すことにより、外部テスト装置による誤り訂正機能付きＲＯＭ１１に対するテストを行うことができる。
【００２２】
以下、本発明の実施の形態の誤り訂正機能付きＲＯＭ内蔵集積回路１のテストに関し、その内蔵する誤り訂正機能付きＲＯＭ１１が良品であるかどうか、外部テスト装置を用いてテストする方法の実施例について説明する。
【実施例１】
【００２３】
誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例１について、図２および図３を用いて説明する。図２は、本発明の実施例１に係るテスト方法の実行に使用する外部テスト装置１０００の構成の例を示す図であり、図３は、本実施例のテスト方法の手順を示すフロー図である。
【００２４】
図２に示す外部テスト装置１０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、端子１３Ａから読み出したデータの誤り訂正の演算を行う誤り訂正演算部１００１と、誤り訂正演算部１００１の演算結果と誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータに対する期待値１１００とを比較する比較部１００２と、比較部１００２による比較の結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部１００３と、を備える。
【００２５】
ここで、データ期待値１１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータそのものを使用すればよい。
【００２６】
次に、図３を用いて、本実施例のテスト方法の手順を説明する。
【００２７】
誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置１０００へ、それぞれ読み出す（ステップＳ０１）。
【００２８】
この読み出したデータおよび誤り訂正コードを用いて、外部テスト装置１０００の誤り訂正演算部１００１が、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータの誤り訂正の演算を行う（ステップＳ０２）。
【００２９】
次に、外部テスト装置１０００の比較部１００２が、誤り訂正演算部１００１の演算結果と誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａから読み出したデータに対する期待値とを比較する（ステップＳ０３）。
【００３０】
この比較の結果にもとづいて、外部テスト装置１０００の判定部１００３が、誤り訂正演算部１００１の演算結果が期待値と一致していれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、一致していなければ（ＮＯ）、不良品と判定して（ステップＳ０４）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。
【００３１】
このような本実施例によれば、メモリ容量やクロック周波数の強化が容易な外部テスト装置により誤り訂正演算を行うため、誤り訂正機能付きＲＯＭ内蔵集積回路内の誤り訂正回路よりも高速の誤り訂正演算を行うことができ、誤り訂正機能付きＲＯＭの良品選別テストのテスト時間を短縮することできる。
【実施例２】
【００３２】
誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例２について、図４および図５を用いて説明する。図４は、本発明の実施例２に係るテスト方法の実行に使用する外部テスト装置２０００の構成の例を示す図であり、図５は、本実施例のテスト方法の手順を示すフロー図である。
【００３３】
なお、本実施例では、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１の用いる誤り訂正符号方式は、誤り訂正機能付きＲＯＭ１１に書き込まれたデータをブロック単位に分け、ブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。
【００３４】
また、誤り訂正できる最大ビット数に対して、何ビットまでの誤りを許容するかの許容誤りビット数を予め設定しておくものとする。例えば、誤り訂正できる最大ビット数が２であるときに、１ビットまでの誤りを許容するのであれば、許容誤りビット数を１と設定しておくものとする。
【００３５】
図４に示す外部テスト装置２０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、データおよび誤り訂正コードの期待値２１００と比較する比較部２００１と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット数を算出する誤りビット数算出部２００２と、その算出された誤りビット数と予め設定された許容誤りビット数２２００とを比較する比較部２００３と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部２００４と、を備える。
【００３６】
ここで、データ期待値２１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。
【００３７】
次に、図５を用いて、本実施例のテスト方法の手順を説明する。
【００３８】
誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に対する許容誤りビット数を設定する（ステップＳ１１）。
【００３９】
その後、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置２０００へ、それぞれ読み出す（ステップＳ１２）。
【００４０】
次に、外部テスト装置２０００の比較部２００１が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する（ステップＳ１３）。
【００４１】
この比較の結果にもとづいて、外部テスト装置２０００の誤りビット数算出部２００２が、誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット数を算出する（ステップＳ１４）。
【００４２】
次に、外部テスト装置２０００の比較部２００３が、その算出された誤りビット数とステップＳ１１で設定した許容誤りビット数とを比較する（ステップＳ１５）。
【００４３】
この比較の結果にもとづいて、外部テスト装置２０００の判定部２００４が、誤りビット数算出部２００２で算出した誤りビット数が許容誤りビット数以下であれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、許容誤りビット数を超えていれば（ＮＯ）、不良品と判定して（ステップＳ１６）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。
【００４４】
このような本実施例によれば、誤り訂正機能付きＲＯＭの良品選別テスト時に、誤り訂正機能付きＲＯＭから読み出したデータに対する誤り訂正演算を行わないので、誤り訂正機能付きＲＯＭの良品選別テスト時間をさらに短縮することができる。
【００４５】
さらに、誤り訂正機能付きＲＯＭの誤り訂正できる最大ビット数に対して、それより少ない数を許容誤りビット数として設定できるので、誤り訂正機能付きＲＯＭが有する誤り訂正能力を製造時の不良救済で使い切ることを避けられる。そのため、出荷後に不良が発生しても、その不良を救済する余裕があり、誤り訂正機能付きＲＯＭ内蔵集積回路の信頼性を向上させることができる。
【実施例３】
【００４６】
誤り訂正機能付きＲＯＭ内蔵集積回路１のテスト方法の実施例３について、図６および図７を用いて説明する。図６は、本発明の実施例３に係るテスト方法の実行に使用する外部テスト装置３０００の構成の例を示す図であり、図７は、本実施例のテスト方法の手順を示すフロー図である。
【００４７】
なお、本実施例でも実施例２と同様、誤り訂正符号方式には、データのブロックごとに複数ビットの誤りを訂正できるブロック訂正符号方式を用いるものとする。
【００４８】
また、各ブロックに許容できる誤りビット数に対して、さらに許容できる誤りの分布の条件を規定した誤りビット分布許容範囲を予め設定しておくものとする。
【００４９】
例えば、ブロックごとに誤り訂正できる最大ビット数が３であるときに、２ビットまでの誤りは許容するが、連続する２ビットの誤りは不良としたいときは、誤りビット分布許容範囲の条件として、「許容誤りビット数２に対して、連続誤りビット数の許容範囲は１とする」と、設定するようにする。そのほかに、「ブロックごとの許容誤りビット数は２とし、ＲＯＭ全体の誤りビット数の許容範囲は××個とする」などの条件設定も可能とする。
【００５０】
図６に示す外部テスト装置３０００は、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂからそれぞれ読み出して、データおよび誤り訂正コードの期待値３１００と比較する比較部３００１と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビットの分布を算出する誤りビット分布算出部３００２と、その算出された誤りビット分布と予め設定された誤りビット分布許容範囲３２００とを比較する比較部３００３と、その比較結果にもとづいて誤り訂正機能付きＲＯＭ１１が良品であるかどうかを判定する判定部３００４と、を備える。
【００５１】
ここで、データ期待値３１００としては、誤り訂正機能付きＲＯＭ１１に書き込んだデータおよび誤り訂正コードそのものを使用すればよい。
【００５２】
次に、図７を用いて、本実施例のテスト方法の手順を説明する。
【００５３】
誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストの開始にあたっては、先ず、誤り訂正機能付きＲＯＭ１１に対する誤りビット分布許容範囲を設定する（ステップＳ２１）。
【００５４】
その後、誤り訂正機能付きＲＯＭ１１に書き込まれたデータおよび誤り訂正コードを、誤り訂正機能付きＲＯＭ内蔵集積回路１の端子１３Ａおよび端子１３Ｂから外部テスト装置３０００へ、それぞれ読み出す（ステップＳ２２）。
【００５５】
次に、外部テスト装置３０００の比較部３００１が、この読み出したデータおよび誤り訂正コードをその期待値とそれぞれ比較する（ステップＳ２３）。
【００５６】
この比較の結果にもとづいて、外部テスト装置３０００の誤りビット分布算出部３００２が、誤り訂正機能付きＲＯＭ１１から読み出したデータおよび誤り訂正コードの誤りビット分布を算出する（ステップＳ２４）。
【００５７】
次に、外部テスト装置３０００の比較部３００３が、その算出された誤りビット分布とステップＳ２１で設定した誤りビット分布許容範囲とを比較する（ステップＳ２５）。
【００５８】
この比較の結果にもとづいて、外部テスト装置３０００の判定部３００４が、誤りビット分布算出部３００２で算出した誤りビット分布が誤りビット分布許容範囲以内であれば（ＹＥＳ）、誤り訂正機能付きＲＯＭ１１を良品と判定し、誤りビット分布許容範囲を超えていれば（ＮＯ）、不良品と判定して（ステップＳ２６）、誤り訂正機能付きＲＯＭ内蔵集積回路１に内蔵された誤り訂正機能付きＲＯＭ１１のテストを終了する。
【００５９】
このような本実施例によれば、誤り訂正機能付きＲＯＭの良品選別テスト時に、誤り訂正機能付きＲＯＭに許容する誤りビット数の条件のほかに、さらに、許容する誤りビットの分布についての条件を設定することができる。これにより、より厳しい良品選別基準を設定することができ、誤り訂正機能付きＲＯＭの信頼性をより向上させることができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る誤り訂正機能付きＲＯＭ内蔵集積回路の構成の例を示すブロック図。
【図２】本発明の実施例１に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。
【図３】本発明の実施例１に係るテスト方法の手順を示すフロー図。
【図４】本発明の実施例２に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。
【図５】本発明の実施例２に係るテスト方法の手順を示すフロー図。
【図６】本発明の実施例３に係るテスト方法の実行に使用する外部テスト装置の構成の例を示す図。
【図７】本発明の実施例３に係るテスト方法の手順を示すフロー図。
【符号の説明】
【００６１】
１  誤り訂正機能付きＲＯＭ内蔵集積回路
１１  誤り訂正機能付きＲＯＭ
１１Ａ  データセルアレイ
１１Ｂ  誤り訂正コードセルアレイ
１２  論理回路部
１２１  誤り訂正回路
１２２  テスト回路
１３Ａ、１３Ｂ  端子
１０００、２０００、３０００  外部テスト装置
１００１  誤り訂正演算部
１００２、２００１、２００３、３００１、３００３  比較部
１００３、２００４、３００４  判定部
２００２  誤りビット数算出部
３００２  誤りビット分布算出部
【図１】
2008117430.tif 000003
【図２】
2008117430.tif 000004
【図３】
2008117430.tif 000005
【図４】
2008117430.tif 000006
【図５】
2008117430.tif 000007
【図６】
2008117430.tif 000008
【図７】
2008117430.tif 000009