(57)【要約】【課題】安価に製造できる高耐圧接合終端構造による絶縁分離構造を用いる場合においても、ｄＶ／ｄｔ耐量が高く、高電位島内の寄生素子構造のラッチアップによる誤動作を防止することができる高耐圧半導体装置の提供。【解決手段】高電位ゲート駆動回路部と、レベルシフト回路部とを同一の他導電型半導体基板１上に備え、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴのソース領域５およびドレイン領域７の下方に、寄生素子抑制用の埋め込み絶縁膜３を有する高耐圧ＩＣとする。【選択図】          図１−１
2008288476.tif 000002
【特許請求の範囲】
【請求項１】
高電圧電源の高電位側（Ｖｃｃ）に主端子の一方が接続され、負荷側に主端子の他方が接続されたパワーデバイスのゲートを駆動するための高耐圧ＩＣであって、前記パワーデバイスの主端子の他方を基準（Ｖｏｕｔ）とする低電圧電源により電流を供給される高電位ゲート駆動回路部と、前記高電圧電源の低電位側（ＧＮＤ）を基準とする低電圧電源により電流を供給される制御回路からの信号を、前記高電位ゲート駆動回路部への信号に変換するレベルシフト回路部と、を同一の他導電型半導体基板上に備え、前記他導電型半導体基板の表面層に設けられる一導電型ウエル領域内に前記高電位ゲート駆動回路部および前記レベルシフト回路部が形成され、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記ウエル領域内の前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴの少なくとも一つの横型ＭＯＳＦＥＴのソース領域およびドレイン領域の下方に、寄生素子抑制用の埋め込み絶縁膜を有することを特徴とする高耐圧ＩＣ。
【請求項２】
前記埋め込み絶縁膜は、前記高電位ゲート駆動回路部の外周となる一導電型のベース領域まで延在し、前記高電位ゲート駆動回路は前記埋め込み絶縁膜と前記ベース領域で囲まれた領域となることを特徴とする請求項１記載の高耐圧ＩＣ。
【請求項３】
前記埋め込み絶縁膜が、前記横型ＭＯＳＦＥＴのソース領域およびドレイン領域の下端面に接することを特徴とする請求項１記載の高耐圧ＩＣ。
【請求項４】
前記埋め込み絶縁膜が、前記高電位ゲート駆動回路部の外周となる一導電型のベース領域の下端面に接することを特徴とする請求項２記載の高耐圧ＩＣ。
【請求項５】
前記埋め込み絶縁膜がＳＩＭＯＸ法により形成される絶縁膜であることを特徴とする請求項１乃至４のいずれか一項に記載の高耐圧ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、機能の異なる半導体素子を同一半導体基板上に搭載することによりワンチップ化すると共に、誘電体分離（ＳＯＩ）技術を用いることにより、さらに高機能化を計った高耐圧ＩＣに関する。
【背景技術】
【０００２】
各種モータの速度制御、照明装置の調光制御用途としてＩＧＢＴやパワーＭＯＳＦＥＴ等のパワーデバイスが一般的に使用されている。パワーデバイス自体は、従来、用途ごとに設けられる個別半導体素子や電子部品を組み合わせた電子回路により制御されていたが、パワーデバイスと電子回路とをモジュールとして同一パッケージに組み込んだパワーモジュールや、それらを同一半導体基板上に搭載した高耐圧ＩＣが実用化されるようになってきた。これらの半導体技術により、高電圧変換技術や周波数変換技術を採用したコンバータやインバータでは、機器の小型化へのいっそうの進展が図られるようになった。
【０００３】
従来、電源装置等の制御駆動用の高耐圧ドライバとして使用される集積回路などでは、高電位部と低電位部とを電気的に分離したレイアウトが採用されている。高電位部と低電位部との絶縁分離構造としては、ｐｎ接合を用いた構造（接合分離構造）と、ＳｉＯ2等の誘電体を用いた構造（誘電体分離構造）などが一般的であり、さらに、接合分離構造の一種でコストダウンの図れる高耐圧接合終端構造による分離構造も開発されている。このような分離構造を有する半導体装置として、高電位部と低電位部とを有する集積回路であって、特に電源装置等の制御駆動用の高耐圧ドライバで構成された回路構成のものが知られている（特許文献２）。
【０００４】
接合分離構造では、たとえば、ｐ型半導体基板にｎ型エピタキシャル層を積層したウエハが用いられる。このｎ型エピタキシャル層内に形成されるｐ型半導体層に伴うｐｎ接合によって、３次元的に形成されたｐ型半導体層の島とその島の中にさらに形成されるＣＭＯＳ回路よりなるドライバ回路などが、電気的に分離される。ｎ型エピタキシャル層とｐ型半導体基板とのｐｎ接合に逆バイアス電圧が印加された場合、その接合容量によってｐ型半導体層の島が電気的に分離され、高耐圧が実現される。
【０００５】
また、接合分離法では、素子の下部に埋めこみ領域を形成し、オンオフ時にｐｎ接合にかかる急激なｄＶ／ｄｔ変化に伴う変位電流を前記埋めこみ領域で吸収するため、ｄＶ／ｄｔ耐量は比較的に高いという利点があるが、逆バイアス電圧印加時、前記ｐｎ接合のフラットな底面では電界が均等に分担されるものの、接合端部の曲率部では電界が集中し易く、耐圧が低下し易いという問題がある。この接合端部における電界集中を緩和するために、図３に示される公知のＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ）構造が採用されることも好ましい。
【０００６】
またさらに、一般に、集積回路を構成する種々のｐｎ接合のそれぞれには、接合容量が存在する。このｐｎ接合容量をコンデンサとみなすと、そのコンデンサに急峻な変化（ｄＶ／ｄｔ）波形を伴う電圧が印加されたときに、充電電流（変位電流）がｐｎ接合の接合面全面に流れる。この変位電流が、半導体領域内に形成される寄生トランジスタを動作させ、回路の誤動作や素子破壊が引き起こされることも問題となる。
【０００７】
たとえば、大容量のインバータ装置では電位変化のレベル、すなわちｄＶ／ｄｔは、３０ｋＶ／μｓ程度が一般的である。前記高耐圧ＩＣでは、パワーデバイスのスイッチング時に高電位島の電位が前述のような電位変化レベルで変化すると、半導体基板の深さ方向に変位電流が生じ、高電位島内の寄生トランジスタがラッチアップし易くなる。
また、この接合分離構造においては、高価なエピタキシャルウエハを用いずに、安価な通常のシリコンウエハを用いて、イオン注入と熱拡散により形成したプレーナ接合によって接合分離を安価に製造できることを特長とする一種の自己分離構造とみなせる分離構造も開発されている（たとえば、特許文献１参照。）。以降、本明細書では、この安価に製造できる自己分離構造を高耐圧接合終端構造ということにする。
【０００８】
一方、誘電体分離構造は、たとえば、シリコン基板上に形成したＳｉＯ2膜などのＢＯＸ層（埋め込み酸化膜）を介してその上に活性領域となるシリコン半導体層を堆積することによる積層構造を有し、さらに前記ＢＯＸ層（埋め込み酸化膜）によって電気的に分離されたシリコン半導体層内に所定の機能回路を設けることにより、機能回路の電気的絶縁分離を行う構造（ＳＯＩ構造）である。この誘電体分離構造によれば、絶縁分離されたシリコン半導体層毎に異なる基準電位で動作する回路を同一基板内に複数設けることができるので、高耐圧を含む回路を容易に設計できるという特長がある。さらに、この誘電体分離構造では、厚いＳｉＯ2膜を用いたＳＯＩ構造では、約５０ｋＶ／μｓのｄＶ／ｄｔ耐量が容易に得られ、寄生サイリスタや寄生トランジスタを発生させないので、前述の寄生動作による誤動作などの問題がないという利点があるが、耐圧レベルが１０００Ｖを超えるとμｍオーダーの厚さのＢＯＸ層（埋め込み酸化膜）が必要となるため、貼り合わせ技術を用いた基板を用いざるを得なくなり、エピタキシャルウエハを用いる接合分離構造の場合と同様に、ウエハコストが高いという問題が避けられない。
【０００９】
また、近年、約１００ｎｍ程度の薄い埋め込み酸化膜ＢＯＸ（Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層を製造するＳＩＭＯＸ（Ｓｅｐａｒａｔｅｄ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）技術が開発され、ＳＯＩ基板を低コストで供給できるようになってきた。このＳＩＭＯＸ技術によれば、例えば、加速エネルギーを約２００ｋｅＶとし、ドーズ量が約２×１０１８ａｔｏｍｓ／ｃｍ２の酸素原子をイオン注入して高温で熱処理することにより、埋め込み酸化膜（以下、ＢＯＸ層という。）を形成することができる。このＳＩＭＯＸ法は、ドーズ量と注入エネルギーを精度よく制御できるため、ＢＯＸ層の厚みやＳＯＩ層の膜厚を所要の厚みで均一に形成することができる。さらに、このＳＩＭＯＸ技術によれば、任意の領域に部分的に埋め込み酸化膜を形成することができるため、ＢＯＸ層の容量の低減を図ることもできる。ただし、単にＢＯＸ層厚を薄くするだけでは耐圧の低下が問題になって高耐圧化が難しくなる。
【００１０】
以下、半導体基板上に形成される絶縁分離構造として安価なプロセスの可能な前記高耐圧接合終端構造を用いた場合の課題について、具体的な回路構成例をあげて説明する。図２に、照明用インバータ装置の回路構成について、高耐圧ＩＣ部を用いた制御装置のブロック回路図を示す。このブロック回路は入出力端子Ｉ／Ｏからの信号を受けて、パワーデバイスである２個のＩＧＢＴ  Ｑ１、Ｑ２のオン、オフのタイミングを決める制御回路２１と、低電位側ＩＧＢＴ  Ｑ２の低電位ゲート駆動回路ＧＤＵＬ２２と、高電位側ＩＧＢＴ  Ｑ１を駆動する高電位ゲート駆動回路ＧＤＵＨ２３と、この高電位側ＧＤＵＨ２３への信号レベルを変換するためのレベルシフト回路２４とから構成されている。ＩＧＢＴ  Ｑ１、Ｑ２にはインダクタンス負荷時に発生する逆起電流を流すため、ダイオードＤ１、Ｄ２をそれぞれ並列に接続することによりハーフブリッジ回路を構成している。ここでは前記高電位ゲート駆動回路ＧＤＵＨ２３とレベルシフト回路２４とを高耐圧ＩＣ部２５と称する。また、前記照明用インバータ装置のブロック回路のうち、ブリッジ回路の一相分の制御回路２１と低電位ゲート駆動回路ＧＤＵＬ２２と高耐圧ＩＣ部２５とを同一半導体基板上に集積して高耐圧ＩＣ半導体基板としたものを図１２に平面図として示す。実際のＩＣ基板ではブリッジ回路の三相分が集積される。後述する本発明はこのうち、高耐圧ＩＣ部２５に係わる。
【００１１】
主電源電圧としては、通常直流の１００〜４００Ｖが使われる。主電源電圧Ｖｃｃを４００Ｖとすると、高電位側ＩＧＢＴ  Ｑ１のゲート電極に、たとえばゲート電圧ＶＤＤ１５Ｖを加えた４１５Ｖを印加した時にＩＧＢＴ  Ｑ１がオンする。ＩＧＢＴ  Ｑ１をオフした後、低電位側のＩＧＢＴ  Ｑ２をオンすることで、出力端子ＶＯＵＴには、たとえばゲートのスイッチング周期に応じた交流の矩形波が生じる。
【００１２】
高電位側のＩＧＢＴ  Ｑ１がオンした時は出力端子ＶＯＵＴの電位は主電源電圧Ｖｃｃの電位とほぼ等しくなり、またＩＧＢＴ  Ｑ２がオンした時、出力端子ＶＯＵＴの電位はＧＮＤ電位とほぼ等しくなる。従って、高耐圧ＩＣ部２５を構成する高電位ゲート駆動回路ＧＤＵＨ２３と低耐圧の信号回路やドライブ回路などの他の制御回路ユニットとの間には、主電源電圧Ｖｃｃとゲート駆動電圧を加えた絶縁耐圧が必要になる。所要の信号処理回路やドライブ回路などの制御回路２１からの所定の制御信号が信号レベルシフト回路２４を介してこの高電位島内に形成される高電位ゲート駆動回路ＧＤＵＨ２３に送られ、高電位側ＩＧＢＴ  Ｑ１を前記所定の制御信号に合わせてオンオフさせる。
高耐圧ＩＣ部２５が搭載される半導体基板内でこのような絶縁耐圧を可能にする高耐圧分離構造として、前述の誘電体分離構造、接合分離および高耐圧接合終端構造などを必要とする。
【００１３】
前記図２の照明用インバータ装置を示すブロック回路図中の高耐圧ＩＣ部２５を、分離構造として高耐圧接合終端構造を用いた従来の高耐圧ＩＣ部２５として構成した場合の半導体基板の断面図を図３に示す。図３における領域Ａ−Ｂと領域Ａ’−Ｂ’は、それぞれ高耐圧接合終端構造に相当する部分であり、前記図１２の平面図に示すＡ−ＢとＡ’−Ｂ’に対応する。さらに、Ｂ−Ｂ’領域に位置する領域は、前記図１２のＢ−Ｂ’に対応する高電位島（分離領域）である。この高電位島のｎウエル領域から取り出される高電位側端子（ＶＤＨ）の電位はその周囲を取り囲む前記高耐圧接合終端構造によって低電位側の半導体基板（Ｐｓｕｂ）１の電位（ＧＮＤ）とは電気的に分離されている。前記高電位島の高電位側の電位ＶＤＨは前記高電位島の他方の端子（Ｖｏｕｔ）である低電位側の電位ＶＤＬに対して、前述のようにＩＧＢＴ  Ｑ１をオンさせるために約１５Ｖのゲート電圧（ＶＤＤ）分、高くされる。
【００１４】
前記図３に示す高耐圧ＩＣの中の高耐圧接合終端構造部であるＡ−Ｂ領域とＡ’−Ｂ’領域ではリサーフ構造として機能するｐ−オフセット領域１６をｎウエル領域（一導電型半導体領域）２内に設けることにより、接合終端部における電界集中を緩和することができるようにしている。
図７は前記高耐圧ＩＣ部２５における高耐圧接合終端構造部であるＡ−Ｂ領域、Ａ’−Ｂ’領域の一部を構成するレベルアップ素子部分の半導体基板の断面図であり、前記図１２のＤ−Ｄ’断面を示す。
【００１５】
低電位側（基準電位ＧＮＤ）の基板領域（Ｐｓｕｂ）１から前記図３に示す高電位島４側へ信号を伝達するために、図７に示すように、高耐圧接合終端構造部Ａ−Ｂ、Ａ’−Ｂ’の一部をドレインＤｒａｉｎ−ｎ＋ドレイン領域１１ｂ−ｎウエル領域１１ａ−ｎウエル領域２−ｐウエル領域１０ａ−ｎ＋ソース領域１３―ソースＳからなるｎ型高耐圧ＭＯＳＦＥＴに置き換え、ゲート電圧をオンオフ信号として、図７では図示しない、図に向かって右側に位置する高電位島側では、ドレインＤｒａｉｎに接続した抵抗Ｒと電流との積すなわち電位差を、高電位島内の低耐圧回路部への入力信号とする。
【００１６】
図８は、ドレインＤｒａｉｎ−ｐ＋ドレイン領域１２ａ−ｐウエル領域８−ｐオフセット領域１６−ｎウエル領域２−ｎウエル領域１１−ｐ＋ソース領域１３ａ−ソースＳからなるｐ型ＭＯＳＦＥＴを用いて高電位島側から低電位側の基板領域への信号伝達を行うためのレベルダウン素子の断面図であり、前記図１２のＣ−Ｃ’断面を示す。このレベルダウン素子（図８）と前記レベルアップ素子（図７）とは、一般的にレベルシフト回路（信号伝達回路）と呼ばれ、それぞれ高耐圧ＭＯＳＦＥＴ構造を有する。
【００１７】
高耐圧接合終端構造により電気的に分離された高電位島中の高電位ゲート駆動回路を高耐圧レベルシフト回路と接続することにより、低コストで耐圧低下を防止することのできる高耐圧ＩＣの構成については、公知文献での記載がある（特許文献２）。
高耐圧接合終端構造により電気的に分離された高電位ゲート駆動回路と、半導体基板に達するトレンチとこのトレンチに接地電位の電極を設けることにより、ｐｎ接合に逆バイアス電圧が印加された場合に発生する充電電流による寄生サイリスタ構造のラッチアップを防ぐことができることを示す公知文献における記載もある（特許文献３）。
【００１８】
縦型パワー素子とこのパワー素子を制御する制御回路とを同一半導体基板上に備える半導体装置において、前記制御回路が設けられるウエル領域内の前記制御回路の下部に部分的な絶縁体層を形成することにより、前記パワー素子のターンオフ時に発生する変位電流を絶縁体層でブロックし、制御回路の語動作を防止する記載がある（特許文献４）。
【特許文献１】特開平９−５５４９８号公報
【特許文献２】特開平９−７４１９８号公報
【特許文献３】特開２００５−１９１２６３号公報
【特許文献４】特許第２８７１９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、前記高耐圧接合終端構造は、前述のように、高価なエピタキシャルウエハではなく、安価な通常のシリコンウエハを用いるので、熱拡散により形成したプレーナ接合による絶縁分離構造を安価に製造できるものの、たとえば、高電位島４（分離領域）（図３のＢ−Ｂ’）内に形成されるｎ形ＭＯＳＦＥＴや（図９）ｐ形ＭＯＳＦＥＴ（図１０）のうち、たとえば、図１０において、ｄＶ／ｄｔが電極端子たとえば、ソース端子Ｓ、ｎベース領域９、基板電位（基準電位ＧＮＤ）を通じてｎウエル領域２と半導体基板（Ｐｓｕｂ）１の領域間に加わると、ｎウエル領域２の空乏化により、電子が矢印で示すようにｎウエル領域２を横方向に流れてｎベース領域９を経て排出される。ｎウエル領域２内の抵抗成分１９を電流経路とするため、寄生トランジスタ２０のベース電位が上昇し、ｐ型オフセット領域５とｎウエル領域２、ｐ型基板領域１からなる寄生トランジスタ２０がオンし、誤動作につながるという寄生素子に起因する誤動作問題については、依然として残されている。
【００２０】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、安価に製造できる高耐圧接合終端構造による絶縁分離構造を用いる場合においても、ｄＶ／ｄｔ耐量が高く、高電位島内の寄生素子構造のラッチアップによる誤動作を防止することができる高耐圧ＩＣを提供することである。
【課題を解決するための手段】
【００２１】
特許請求の範囲の請求項１記載の発明によれば、前記本発明の目的を達成するために、高電圧電源の高電位側（Ｖｃｃ）に主端子の一方が接続され、負荷側に主端子の他方が接続されたパワーデバイスのゲートを駆動するための高耐圧ＩＣであって、前記パワーデバイスの主端子の他方を基準（Ｖｏｕｔ）とする低電圧電源により電流を供給される高電位ゲート駆動回路部と、前記高電圧電源の低電位側（ＧＮＤ）を基準とする低電圧電源により電流を供給される制御回路からの信号を、前記高電位ゲート駆動回路部への信号に変換するレベルシフト回路部と、を同一の他導電型半導体基板上に備え、前記他導電型半導体基板の表面層に設けられる一導電型ウエル領域内に前記高電位ゲート駆動回路部および前記レベルシフト回路部が形成され、前記ゲート駆動回路部には少なくとも一つの横型ＭＯＳＦＥＴが形成され、前記ウエル領域内の前記半導体基板の主面に平行方向に選択的に、かつ前記横型ＭＯＳＦＥＴの少なくとも一つの横型ＭＯＳＦＥＴのソース領域およびドレイン領域の下方に、寄生素子抑制用の埋め込み絶縁膜を有する高耐圧ＩＣとする。
【００２２】
特許請求の範囲の請求項２記載の発明によれば、前記埋め込み絶縁膜は、前記高電位ゲート駆動回路部の外周となる一導電型のベース領域まで延在し、前記高電位ゲート駆動回路は前記埋め込み絶縁膜と前記ベース領域で囲まれた領域となる特許請求の範囲の請求項１記載の高耐圧ＩＣとする。
特許請求の範囲の請求項３記載の発明によれば、前記埋め込み絶縁膜が、前記横型ＭＯＳＦＥＴのソース領域およびドレイン領域の下端面に接する特許請求の範囲の請求項１記載の高耐圧ＩＣとする。
【００２３】
特許請求の範囲の請求項４記載の発明によれば、前記埋め込み絶縁膜が、前記高電位ゲート駆動回路部の外周となる一導電型のベース領域の下端面に接する特許請求の範囲の請求項２記載の高耐圧ＩＣ。
【発明の効果】
【００２４】
本発明によれば、安価に製造できる高耐圧接合終端構造による絶縁分離構造を用いる場合においても、ｄＶ／ｄｔ耐量が高く、高電位島内の寄生素子構造のラッチアップによる誤動作を防止することができる高耐圧ＩＣを提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明にかかる高耐圧ＩＣの製造方法について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図１−１は本発明の実施例１にかかる高耐圧ＩＣの要部断面図、図１−２は本発明の実施例１にかかる高耐圧ＩＣの異なる位置のＢＯＸ層を示す要部断面図、図４は本発明の実施例２にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図、図５は本発明の実施例３にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図、図６は本発明の実施例４にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図、図１１は本発明の実施例５にかかる高耐圧ＩＣのＢＯＸ層の範囲を示す高耐圧ＩＣを示す平面図（ａ）と要部断面図（ｂ）である。
【実施例１】
【００２６】
本発明の高耐圧ＩＣは前記背景技術で述べたように、図２に示すブロック回路のうち、高耐圧ＩＣ部２５の改良にかかる。本発明の実施例１について、高電位島（分離領域）を取り巻いて電気的に低電位領域（ｐ型シリコン基板の電位ＧＮＤ）と絶縁分離するための高耐圧接合終端構造に加えて、高電位島中の低耐圧の横型ＭＯＳＦＥＴ構造の下方にＢＯＸ層を設けることにより寄生素子の動作を抑制することができるようにした構造について、図１−１に高電位島中の横型ＭＯＳＦＥＴ構造の下方のみにＢＯＸ層を形成した半導体基板の要部断面図を示す。この高耐圧ＩＣは、ｐ型シリコン基板（ｐｓｕｂ）１の表面層に形成される拡散深さ約６μｍのｎ型半導体領域（ｎウエル領域）２と、このｎウエル領域２の表面に部分的に厚さ５０ｎｍのＢＯＸ層（埋め込み酸化膜）３を介して設けられる深さ約３μｍのｎ型半導体領域４からなる活性領域を備える部分ＳＯＩ構造を基本構造とする。
【００２７】
以下、前述の本発明の実施例１にかかる高耐圧ＩＣの製造プロセスの主要部（ＢＯＸ層と高電位島中の横型ＭＯＳＦＥＴ構造部分の製造プロセス）について説明する。不純物濃度６×１０１３ｃｍ−３  のｐ型シリコン半導体基板１に、酸素イオンを１８０ｋｅＶの注入エネルギーで、５×１０１７ｃｍ−２のドーズ量で注入し、温度１３５０℃程度で約２時間熱処理して、厚さ５０ｎｍのＢＯＸ層３をＳＯＩ構造として、半導体基板の表面から深さ０．３μｍの位置に形成する。次に、リンを注入エネルギー２８０ｋｅＶで、１×１０１２ｃｍ−２のドーズ量で注入し、温度９５０℃程度で６０分程度熱処理する。続けて、エピタキシャル成長法を用いて基板温度９００°Ｃで不純物濃度が６×１０１３ｃｍ−３のｐ型シリコン層を厚さ３μｍ堆積する。続いて、リンを注入エネルギー１５０ｋｅＶで、５×１０１２ｃｍ−２のドーズ量で注入し、温度１１５０℃程度で２００分程度熱処理すると、ＢＯＸ層（埋め込み酸化膜）３を含む領域とシリコン基板の双方の領域にまたがって、表面濃度が３×１０１５ｃｍ−３、接合深さＸｊが約６μｍのｎウエル領域２を均等に形成できる。ドレインまたはソース領域となるｐ型オフセット領域５および７は、ボロンを注入エネルギー５０ｋｅＶで、１×１０１３ｃｍ−２のドーズ量で注入し、温度１１００℃程度で３００分程度熱処理して、表面濃度が９×１０１６ｃｍ−３、接合深さＸｊが３μｍの不純物濃度分布を得る。
【００２８】
ｎ型ベース領域９および１１は、リンを注入エネルギー１５０ｋｅＶで、７×１０１２ｃｍ−２のドーズ量で注入し、温度１１００℃程度で３００分程度熱処理し、表面濃度が７×１０１６ｃｍ−３、接合深さＸｊが３μｍの不純物濃度分布を得る。
次に、一般的な半導体プロセスを用いて、前記ｐ型オフセット領域５、７の表面に形成されるｐ＋ソースおよびドレインコンタクト領域６、８、前記ｎ型ベース領域９および１１の表面に形成されるｎ＋コンタクト領域１０、１２、ゲート絶縁膜１３、ゲートポリシリコン１４、ソース電極端子Ｓ、ゲート電極端子Ｇ、ドレイン電極端子Ｄ、シリコン酸化膜（ＬＯＣＯＳ）１５からなるｐ型ＭＯＳＦＥＴ構造を作製した。上述した図１−１に示す実施例１の高耐圧ＩＣによれば、厚さ５０ｎｍＢＯＸ層を、前記ｐ型ＭＯＳＦＥＴ構造とその外周のｎ型ベース領域９、１１の下端面に接するように形成したので、前述の解決しようとする課題の項で説明したように、図１０において、ｄＶ／ｄｔがソース電極端子Ｓ、ｐｓｕｂ（ｐ型半導体基板）１間に加わっても、本発明にかかる図１−１のように新たに設けた前述のＢＯＸ層３により寄生トランジスタの発生を防止でき、誤動作問題が解消される。また、このＢＯＸ層３の厚さはＳＩＭＯＸ法によって作成可能な厚さである必要がある。しかし、ＢＯＸ層３の厚さは、たとえば、５０ｎｍのように薄くとも、耐圧については高耐圧接合分離構造により維持されるので、高耐圧の絶縁分離についても問題が生じない。なお、前記図１−１では厚さ５０ｎｍＢＯＸ層３を、前記ｐ型ＭＯＳＦＥＴ構造とその外周のｎ型ベース領域９、１１の下端面に接する構成としたが、前記ｐ型ＭＯＳＦＥＴ構造の外周にｎ型ベース領域９、１１を形成しない横型ＭＯＳＦＥＴ構造とすることもできる。その場合は、ＢＯＸ層の配置も前記ｐ型ＭＯＳＦＥＴ構造の下端面までとなる。
【００２９】
この結果、図１０に示すＢＯＸ層の無い従来例では、１７５℃におけるｄＶ／ｄｔ耐量は２０ｋＶ／μｓであったが、ＢＯＸ層を設けることにより図１−１に示す実施例１の高耐圧ＩＣでは３０ｋＶ／μｓに向上した。
ただし、前記図１−１ではＢＯＸ層３をp型オフセット領域５、７とｎ型ベース領域９、１１の下端面に接触するように配置することにより、寄生素子（トランジスタ構造）機能を完全に防止したが、図１−２のように、ＢＯＸ層３をp型オフセット領域５、７とｎ型ベース領域９、１１の下端面から離れた下方のｎウエル領域２内に設けてもよい。ＢＯＸ層３を下方に離すほど、ｎウエル領域中を横方向に流れる電気抵抗が小さくなるので、寄生素子による影響が大きくなるが、誤動作が実質的に問題にならない程度に離すことができる。ｎウエル領域２内におけるＢＯＸ層３の基板主面に平行な方向に配置される範囲についても、同様に誤動作が実質的に問題にならない程度の範囲に配置すればよい。
【００３０】
Ｌ負荷時のｄｉ／ｄｔにより発生する逆起電力は、ダイオードを順方向にバイアスする形になるため、電流値を下げることで負電圧耐量についても改善することができる。本発明の高耐圧ＩＣでは、−７０Ｖの電圧を印加した時、基板電流は従来３．５Ａであったものが１．４Ａに低減した。
【実施例２】
【００３１】
本発明の高耐圧ＩＣにかかる実施例２は高電位島中の低耐圧ｎ型ＭＯＳＦＥＴ構造へのＢＯＸ層の適用例であり、図４は、実施例２での説明に用いる高耐圧ＩＣの半導体基板の要部断面図である。ｎ型ＭＯＳＦＥＴ構造を十数Ｖの逆バイアスを印加したｎウエル領域内に形成することで、Ｂｉ−ＣＭＯＳ構造を可能にするものである。実施例１との相違点は、ｎウエル領域２の表面層に設けたｐウエル領域４９とｎウエル領域２の境界部にＢＯＸ層（埋め込み酸化膜）３３をｎ型オフセット領域からなるｎソース領域３５とｎドレイン領域３７とそれらの領域の周囲に位置するｐベース領域３４、３６をカバーする範囲に配置したことである。この実施例２では、従来の前記図９における基板（Ｐｓｕｂ）１とｎウエル領域２とｐウエル領域４９、ｎ型オフセット領域からなるｎソース領域３５もしくはｎドレイン領域３７からなる寄生トランジスタ（サイリスタ）のラッチアップ防止を目的とする。本発明の実施例２の高耐圧ＩＣ（図４）によれば、１７５℃におけるｄＶ／ｄｔ耐量は３０ｋＶ／μｓであった。従来の図９に示す高耐圧ＩＣにおけるｄＶ／ｄｔ耐量、２０ｋＶ／μｓよりは向上した。
【００３２】
図４ではＢＯＸ層３３がｐウエル領域４９の下端面に接するように配置されているが、前記実施例１と同様の理由で、誤動作が実質的に問題にならない程度、下端面から下方に離れていてもよい。
【実施例３】
【００３３】
実施例３にかかる図５は、前記実施例２のｎ型ＭＯＳＦＥＴ（図４）の外周に、さらに、ｎウエル領域２からの電子をＧＮＤへ排出するｎベース領域５０および５１を設けることで、他素子への電流経路によるｐウエル領域４９をエミッタとするラッチアップを防止する構造に変更したことを示す半導体基板の要部断面図である。実施例３の高耐圧ＩＣによれば、１７５℃におけるｄＶ／ｄｔ耐量は４０ｋＶ／μｓが得られた。ＢＯＸ層の無い従来のｄＶ／ｄｔ耐量、２０ｋＶ／μｓよりは向上している。
【００３４】
なお、図５ではＢＯＸ層３３がｐウエル領域４９の下端面に接するように配置されているが、前記実施例１と同様の理由で、誤動作が実質的に問題にならない程度、前記ＢＯＸ層３３が下端面から下方に離れていてもよいし、また、同様の趣旨で基板主面に平行な方向の範囲についても調節することができる。
【実施例４】
【００３５】
図６に本発明の高耐圧ＩＣにかかる実施例４での説明に使用する半導体基板の要部断面図を示す。この高耐圧ＩＣは、ｐ型シリコン基板（ｐｓｕｂ）１の表面層に形成される拡散深さ約６μｍのｎ型半導体領域（ｎウエル領域）２と、このｎウエル領域２の表面層に部分的に厚さ５０ｎｍのＢＯＸ層（埋め込み酸化膜）３を介して設けられる深さ約３μｍのｎ型半導体領域２−１からなる活性領域を備える部分ＳＯＩ構造を有する。
【００３６】
以下、本発明の実施例４にかかる高耐圧ＩＣの製造プロセスの主要部（ＢＯＸ層と高電位島部分の製造プロセスについて説明する。ＳＯＩ構造としてＢＯＸ層（埋め込み酸化膜）３を有する構成が図３と異なる他、製造プロセスについては、基本的には図３と同様であるので、ＢＯＸ層の位置についてのみ説明することにして他は省略する。
ＢＯＸ層３は前記実施例１では、図１−１に示すように高電位島（分離領域）４中の低耐圧の横型ＭＯＳＦＥＴ構造５、７、９、１１、の下方にのみにＢＯＸ層を部分的に設けることにより寄生素子の動作を抑制することができるようにした構造であるが、実施例４では、図６に示すように高電位島（分離領域）４の全体の下方にＢＯＸ層が形成される点が異なっている。
【００３７】
ＢＯＸ層の配置を前述のようにすることにより、ＢＯＸ層の無い従来例では１７５℃におけるｄＶ／ｄｔ耐量は２０ｋＶ／μｓであったが、実施例４の高耐圧ＩＣでは、ｄＶ／ｄｔ耐量が５０ｋＶ／μｓに向上した。実施例１の場合のｄＶ／ｄｔ耐量３０ｋＶ／μｓよりも優れていることが分かる。
【実施例５】
【００３８】
実施例５の高耐圧ＩＣはレベルシフト回路素子を含めた負電圧耐量の向上を図ったものであり、誤動作の防止を目的とするものである。図１１（ａ）は実施例５の高耐圧ＩＣについて、高耐圧ＩＣにおけるＳＯＩ層（ＢＯＸ層）が配置される範囲を破線で示す平面図である。図１１（ｂ）は前記図１１（ａ）のＤ−Ｄ’部分の拡大断面図である。図１１（ｂ）に示すように、ｐ型半導体基板（ｐｓｕｂ）１、ｎウエル領域２、ｐウエル領域１０ａからなる寄生トランジスタが動作し易いが、ＢＯＸ層３を設けることにより、矢印で示す横方向電流がドレイン端子Ｄｒａｉｎに流れ、寄生トランジスタを動作させて誤動作を起こす不具合を、横方向電流経路を増加させて抵抗を下げることで、実質的に問題が無い程度に抑制することができる。実施例５では、レベルシフト回路Ｃ−Ｃ’、Ｄ−Ｄ’を含む高耐圧接合終端構造部Ａ−Ｂ、Ａ’−Ｂ’と高電位島（分離領域）Ｂ−Ｂ’の双方の下方のｎウエル領域２中にＢＯＸ層３を配置することで、誤動作開始電圧が、従来−３０Ｖの電圧であったものが−６０Ｖに向上した。
【００３９】
以上説明した実施例１〜５による本発明は、高電位分離領域内、高耐圧接合分離領域内に設けた回路へのＢＯＸ層（埋め込み酸化膜）の適用例を示したものである。ＢＯＸ層（埋め込み酸化膜）の厚さは、本発明の実施例では５０ｎｍとしたが、ＳＩＭＯＸ法の作製上限である数１００ｎｍでもよい。また、上述の説明では、一導電型半導体基板としてｎ型シリコンを用いたが、これはｐ型としてもよい。また、半導体であればシリコン、ＳｉＣ、ダイヤモンド等を問わず、利用することができる。
【図面の簡単な説明】
【００４０】
【図１−１】本発明の実施例１にかかる高耐圧ＩＣの要部断面図である。
【図１−２】本発明の実施例１にかかる高耐圧ＩＣの異なる位置のＢＯＸ層を示す要部断面図である。
【図２】高耐圧ＩＣを用いた照明用インバータ装置のブロック回路図である。
【図３】図２に示す高耐圧ＩＣの半導体基板の断面図である。
【図４】本発明の実施例２にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図である。
【図５】本発明の実施例３にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図である。
【図６】本発明の実施例４にかかる高耐圧ＩＣのＢＯＸ層の部分を示す半導体基板の断面図である。
【図７】レベルアップ回路部を示す半導体基板の断面図である。
【図８】レベルダウン回路部を示す半導体基板の断面図である。
【図９】分離領域内の低耐圧ｎ型ＭＯＳＦＥＴ構造における寄生トランジスタの動作を説明するための半導体基板の断面図である。
【図１０】分離領域内の低耐圧ｐ型ＭＯＳＦＥＴ構造における寄生トランジスタの動作を説明するための半導体基板の断面図である。
【図１１】本発明の実施例５にかかる高耐圧ＩＣのＢＯＸ層の範囲を示す高耐圧ＩＣの平面図である。
【図１２】本発明の高耐圧ＩＣであって、一相分の制御回路部と低電位ゲート駆動回路部と高電位ゲート駆動回路部を示す半導体基板の平面図である。
【符号の説明】
【００４１】
１、  ｐ型シリコン基板（ｐｓｕｂ）
２、  ｎ型半導体領域、ｎウエル領域
３、３３  埋め込み酸化膜（ＢＯＸ層）
４、  ｎ型活性領域、分離領域
５、７  ｐ型オフセット領域
９、１１  ｎ型ベース領域
６、８  ｐ＋コンタクト領域
１０、１２  ｎ＋コンタクト領域
１３  ゲート酸化膜
１４  ゲート電極
１５  厚膜絶縁層、厚膜シリコン酸化膜（ＬＯＣＯＳ）
２１  制御回路
２２  低電位ゲート駆動回路
２３  高電位ゲート駆動回路
２４  レベルシフト回路
２５  高耐圧ＩＣ
３５、３７  ｎオフセット領域
４９  ｐウエル領域
５０、５１  ｎベース層。
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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