(57)【要約】【課題】表示制御用半導体集積回路において、メモリに含まれる欠陥ビットを救済する。【解決手段】表示データを記憶領域に記憶可能な表示メモリ（２０６）と、上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路（２３０ｂ）とを設ける。さらに上記表示メモリからの出力データの伝達経路に設けられ、上記正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換えるためのセレクタ回路（２１３）とを含んで表示制御用半導体集積回路（２００）を構成する。上記正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換えることで欠陥ビットを救済する。【選択図】図２
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【特許請求の範囲】
【請求項１】
記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、
上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、
上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、
上記表示メモリからの出力データの伝達経路に設けられ、上記正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換えるためのセレクタ回路と、を含むことを特徴とする表示制御用半導体集積回路。
【請求項２】
記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、
上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、
上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、
上記表示メモリからの出力データを後段回路に伝達するためのデータバスと、
上記表示メモリのデータ出力端子に対応して設けられ、それぞれ上記表示メモリのデータ出力端子からの出力データを上記データバスに供給可能な複数の三状態回路と、
上記データバスを介して上記表示メモリから伝達されたデータを取り込むための論理回路と、
上記複数の三状態回路を時分割により順次データ出力状態に遷移させるための制御回路と、を含み、
上記救済回路は、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させることを特徴とする表示制御用半導体集積回路。
【請求項３】
０を除く正の整数をｎとするとき、上記表示メモリがそれぞれ２のｎ乗のアドレス空間よりも小さな複数の記憶領域に区切られることによって未活用アドレスが確保され、上記未活用アドレスが上記予備の記憶領域に対応する上記三状態回路に割り当てられることにより、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレス制御が行われる請求項２記載の表示制御用半導体集積回路。
【請求項４】
上記表示メモリがそれぞれ２のｎ乗のアドレス空間よりも小さな記憶領域に区切られることによって形成された複数マット間で、上記データバスが共有されて成る請求項２記載の表示制御用半導体集積回路。
【請求項５】
上記データバスは、上記三状態回路の出力端子が結合された第１データバスと、上記論路回路の入力端子が結合された第２データバスと、を含み、
上記第１データバスと上記第２データバスとは、入力データに対する所定の論理演算を可能とする論理回路を介してデータのやり取りが可能とされる請求項４記載の表示制御用半導体集積回路。
【請求項６】
外部から与えられるアドレス信号を内部アドレス信号とマット選択信号とに変換可能な内部アドレス変換回路を含み、上記マット選択信号によってマット選択が行われ、上記内部アドレス信号を使って、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレス制御が行われる請求項４記載の表示制御用半導体集積回路。
【請求項７】
記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、
上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、
上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、
上記表示メモリの出力データを後段回路に伝達するためのデータバスと、
上記表示メモリのデータ出力端子に対応して設けられ、それぞれ上記表示メモリのデータ出力端子からの出力データを上記データバスに供給可能な複数の三状態回路と、
上記データバスを介して上記表示メモリから伝達されたデータを取り込むための論理回路と、
上記複数の三状態回路と上記論理回路との間のデータ伝達経路に配置され、救済情報に応じて上記三状態回路を選択するためのアドレスをシフトすることによって、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレスシフタと、を含むことを特徴とする表示制御用半導体集積回路。
【請求項８】
上記セレクタは、上記伝達路のデータを隣接するデータ伝送路にシフト可能に配置された請求項１記載の表示制御用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データを記憶するＲＡＭ（ランダムアクセスメモリ）を内蔵し表示装置を駆動制御する表示制御用半導体集積回路に関し、例えば液晶表示パネルを駆動する液晶コントローラドライバに利用して有効な技術に関する。
【背景技術】
【０００２】
近年、携帯電話器やＰＤＡ（パーソナル・デジタル・アシスタンツ）などの携帯用電子機器の表示装置としては、一般に複数の表示画素がマトリックス状に２次元配列されたドットマトリックス型液晶パネルが用いられている。機器内部には、この液晶パネルの表示制御を行う半導体集積回路化された液晶表示制御装置（液晶コントローラ）や該制御装置の制御下で液晶パネルを駆動する液晶ドライバもしくは液晶コントローラと液晶ドライバを内蔵した液晶表示駆動制御装置（液晶コントローラドライバ）が搭載されている。
【０００３】
従来、液晶コントローラドライバ（液晶コントローラを含む）は、チップ内部に表示データを記憶するＲＡＭを内蔵しており、この内蔵ＲＡＭの記憶容量は一般に、駆動する液晶パネルの表示画面の大きさに応じて決定されており、汎用メモリに比べると小さくかつ欠陥ビットを救済するいわゆる冗長回路も備えていなかった。
【０００４】
内蔵ＲＡＭの記憶容量が液晶パネルの画面の大きさに規定されている理由は、液晶コントローラドライバは、内蔵ＲＡＭの容量を液晶パネルの一画面分の表示データを記憶する大きさに設定したとしても、チップ面積に占めるＲＡＭの割合が比較的大きいため、記憶容量を増大させることはチップコストを増加させることに直接繋がるからである。また、一画面分の表示データを記憶する容量を持つ内蔵ＲＡＭであれば、ＲＡＭの有する欠陥による歩留まり低下はそれほど問題にならないので冗長回路を設ける必要性が低く、かつ冗長回路を設けることによるチップサイズの増大も回避できるためである。
【０００５】
尚、液晶コントローラドライバにおいて、内蔵ＲＡＭの記憶容量が、液晶パネルの一画面分の表示データを記憶する大きさに設定されていることは、例えば特許文献１に記載されている。
【０００６】
【特許文献１】特開２０００−３４７６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らは、液晶コントローラドライバのチップサイズを低減しチップコストを下げるため、微細化プロセスを採用して内蔵ＲＡＭを高密度化することとした。しかしながら、内蔵ＲＡＭを高密度化すると、欠陥が発生し易くなってＲＡＭの欠陥による歩留まりの低下が問題になることが分かった。
【０００８】
そこで、汎用ＲＡＭで採用されている冗長回路によるメモリの欠陥救済技術を適用して歩留まりの向上を図ることを検討した。しかしながら、汎用ＲＡＭで採用されている冗長回路は、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備の行もしくは列（冗長メモリ）を選択する制御回路とが別個に設けられており、そのため、正規の行もしくは列をアクセスするときと、予備の行もしくは列をアクセスするときとで、読み出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しくなる。また、汎用ＲＡＭで採用されているメモリ欠陥救済技術では、ヒューズなどのプログラム可能な素子を有し被救済行もしくは列のアドレスを記憶させる回路（以下、ヒューズ回路と称する）の他に、救済をするかしないか、つまり予備の記憶領域を使用するかしないかを記憶させるヒューズ回路が必要である。そして、このヒューズ回路の状態に基づいて、予備の行もしくは列を有効または無効にするための制御信号を生成して供給するようにしている。さらに、汎用ＲＡＭの冗長回路では、予備の行もしくは列が複数設けられている場合には、いずれの行もしくは列を使用するか指定する選択信号を供給する必要がある。そのため、汎用ＲＡＭのメモリ欠陥救済技術をそのまま液晶コントローラドライバに適用したのでは、冗長回路および配線の占有面積が大きくなってチップサイズの低減の妨げるおそれがある。
【０００９】
そして液晶コントローラドライバの場合には、メモリアレイから表示用データを読み出し、次段の回路に出力する場合、ワード線単位の救済は液晶表示装置の表示位置に対応する必要がなく、選択するアドレスを変えるだけでよいが、データ線の救済は、表示装置の表示位置に対応するように、データの位置を入れ替える必要が生じることから、汎用ＲＡＭのメモリ欠陥救済技術をそのまま液晶コントローラドライバに適用することができない。
【００１０】
そこで本発明の目的は、表示データを記憶するメモリを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、メモリに含まれる欠陥ビットを救済するための技術を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、表示データを記憶するＲＡＭを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、メモリに含まれる欠陥ビットを救済することができる。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１５】
すなわち、記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、上記表示メモリからの出力データの伝達経路に設けられ、上記正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換えるためのセレクタ回路とを含んで表示制御用半導体集積回路を構成する。
【００１６】
上記の手段によれば、セレクタ回路は、上記表示メモリからの出力データの伝達経路に設けられ、上記正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換える。このことが、表示データを記憶するメモリを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、メモリに含まれる欠陥ビットの救済するという、本発明の目的を達成する。
【００１７】
また、記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、上記表示メモリからの出力データを後段回路に伝達するためのデータバスと、上記表示メモリのデータ出力端子に対応して設けられ、それぞれ上記表示メモリのデータ出力端子からの出力データを上記データバスに供給可能な複数の三状態回路と、上記データバスを介して上記表示メモリから伝達されたデータを取り込むための論理回路と、上記複数の三状態回路を時分割により順次データ出力状態に遷移させるための制御回路とを含み、上記救済回路は、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させる。
【００１８】
上記の手段によれば、制御回路は、上記複数の三状態回路を時分割により順次データ出力状態に遷移させる。このとき、上記救済回路は、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させる。このことが、表示データを記憶するメモリを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、メモリに含まれる欠陥ビットの救済するという、本発明の目的を達成する。
【００１９】
０を除く正の整数をｎとするとき、上記表示メモリがそれぞれ２のｎ乗のアドレス空間よりも小さな複数の記憶領域に区切られることによって未活用アドレスが確保され、上記未活用アドレスが上記予備の記憶領域に対応する上記三状態回路に割り当てられることにより、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレス制御が行われるように構成することができる。
【００２０】
上記表示メモリがそれぞれ２のｎ乗のアドレス空間よりも小さな記憶領域に区切られることによって形成された複数マット間で、上記データバスが共有されるように構成することができる。
【００２１】
上記データバスは、上記三状態回路の出力端子が結合された第１データバスと、上記論路回路の入力端子が結合された第２データバスと、を含み、上記第１データバスと上記第２データバスとは、入力データに対する所定の論理演算を可能とする論理回路を介してデータのやり取りが可能に構成することができる。
【００２２】
また、外部から与えられるアドレス信号を内部アドレス信号とマット選択信号とに変換可能な内部アドレス変換回路を含み、上記マット選択信号によってマット選択が行われ、上記内部アドレス信号を使って、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレス制御が行われるように構成することができる。
【００２３】
記憶領域を有し、表示装置への表示データを上記記憶領域に記憶可能な表示メモリと、上記表示データを記憶する正規の記憶領域以外に設けられた予備の記憶領域と、上記表示メモリの欠陥を含む領域を上記予備の記憶領域に置き換えることで欠陥救済を可能とする救済回路と、上記表示メモリの出力データを後段回路に伝達するためのデータバスと、上記表示メモリのデータ出力端子に対応して設けられ、それぞれ上記表示メモリのデータ出力端子からの出力データを上記データバスに供給可能な複数の三状態回路と、上記データバスを介して上記表示メモリから伝達されたデータを取り込むための論理回路と、上記複数の三状態回路と上記論理回路との間のデータ伝達経路に配置され、救済情報に応じて上記三状態回路を選択するためのアドレスをシフトすることによって、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させるためのアドレスシフタとを含んで表示制御用半導体集積回路を構成する。
【００２４】
上記の手段によれば、アドレスシフタは、救済情報に応じて上記三状態回路を選択するためのアドレスをシフトすることによって、上記表示メモリの欠陥を含む領域に対応する上記三状態回路に代えて、上記予備の記憶領域に対応する上記三状態回路をデータ出力状態に遷移させる。このことが、表示データを記憶するメモリを内蔵した液晶コントローラドライバのような表示制御用半導体集積回路において、メモリに含まれる欠陥ビットの救済するという、本発明の目的を達成する。
【００２５】
上記セレクタは、上記伝達路のデータを隣接するデータ伝送路にシフト可能に配置することができる。
【００２６】
また、上記三状態回路としてクロックドインバータを適用することができる。
【発明を実施するための最良の形態】
【００２７】
図１には、本発明にかかる表示制御用半導体集積回路の一例とされる液晶コントローラドライバが示される。
【００２８】
図１に示される液晶コントローラドライバ２００は、ドットマトリックス型の液晶表示パネルにグラフィック表示されるデータを記憶するメモリとしてＲＡＭ（以下、表示メモリと称する）を内蔵し、その書込み回路や読み出し回路および液晶表示パネルの駆動信号を出力するドライバとともに１個の半導体基板上に半導体集積回路として構成される。
【００２９】
液晶コントローラドライバ２００は、外部のマイクロプロセッサもしくはマイクロコンピュータ（以下、マイクロコンピュータと略す）等からの指令に基づいてチップ内部全体を制御する制御部２０１を備える。また、外部からの発振信号もしくは外部端子に接続された振動子からの発振信号に基づいてチップ内部の基準クロックパルスを生成するパルスジェネレータ２０２、このクロックパルスに基づいてチップ内部の種々の回路の動作タイミングを与えるタイミング信号を発生するタイミング制御回路２０３を備える。
【００３０】
さらに、図示しないシステムバスを介してマイクロコンピュータ等との間で主としてインストラクションや静止表示データなどのデータの送受信を行うシステム・インタフェース２０４、図示しない表示データバスを介して主としてアプリケーションプロセッサなどからの動画データや水平・垂直同期信号ＨＳＹＮＣ，ＶＳＹＮＣを受ける外部表示インタフェース２０５を備える。
【００３１】
さらに、液晶コントローラドライバ２００には、表示データをビットマップ方式で記憶する表示メモリ２０６、マイクロコンピュータからのＲＧＢの書込みデータのビットの並び替えなどのビット処理を行うビット変換回路２０７を備える。また、ビット変換回路２０７で変換された表示データまたは外部表示インタフェース２０５を介して入力された表示データを取り込んで保持するライトデータラッチ回路２０８、表示メモリ２０６から読み出された表示データを保持するリードデータラッチ回路２０９、上記表示メモリ２０６に対する選択アドレスを生成するアドレス生成回路２１０を備える。
【００３２】
表示メモリ２０６は、複数のメモリセルおよびワード線、ビット線（データ線）を含むメモリアレイと、アドレス生成回路２１０から供給されるアドレスをデコードしてメモリアレイ内のワード線やビット線を選択する信号を生成するアドレスデコーダを有する読み出し書込み可能なＲＡＭにより構成されている。また、表示メモリ２０６は、メモリセルから読み出された信号を増幅するセンスアンプや書込みデータに応じてメモリアレイ内のビット線に所定の電圧を印加したりするライトドライバなどを有する。特に制限されるものでないが、この実施例では、メモリアレイは１７２８００バイトの記憶容量を有するように構成され、１７ビットのアドレス信号によってカラム（１８ビット）単位でデータのリード・ライトが可能にされている。
【００３３】
さらに、表示メモリ２０６から読み出された表示データを順次ラッチするラッチ回路２１２、このラッチされた表示データを選択的に後段回路に伝達可能なセレクタ回路２１３、このセレクタ回路２１３によって選択的に伝達された表示データが取り込まれる論理回路２１４を備える。上記論理回路２１４には、上記セレクタ回路２１３によって選択的に伝達された表示データから液晶の劣化を防止する交流駆動のためのデータを形成する交流化回路や、該回路で形成されたデータを保持するためのラッチ回路などが含まれる。また、液晶パネルの駆動に必要な複数レベルの電圧を発生する液晶駆動レベル発生回路２１６、該液晶駆動レベル発生回路２１６で生成された電圧に基づいてカラー表示や階調表示に適した波形信号を生成するのに必要な階調電圧を生成する階調電圧生成回路２１７、液晶パネルのγ特性を補正するための階調電圧を設定するγ調整回路２１８を備える。
【００３４】
上記論理回路２１４の後段には、上記階調電圧生成回路２１７から供給される階調電圧の中から論理回路２１４の出力データに応じた電圧を選択して液晶パネルの信号線としてのソース線に印加される電圧（ソース線駆動信号）Ｓｏｕｔを出力するソース線駆動回路２１５が設けられている。一方、液晶パネルの選択線としてのゲート線（コモン線とも呼ばれる）に印加される電圧（ゲート線駆動信号）Ｇｏｕｔを出力するゲート線駆動回路２１９、液晶パネルのゲート線を１本ずつ順番に選択レベルに駆動するためのスキャンデータを生成するシフトレジスタなどからなるスキャンデータ発生回路２２０等が設けられている。
【００３５】
さらに、内部基準電圧を生成する内部基準電圧生成回路２２１、外部から供給される３．３Ｖや２．５Ｖのような電圧Ｖｃｃを降圧して１．５Ｖのような内部ロジック回路の電源電圧Ｖｄｄを生成する電圧レギュレータ２２２が設けられている。尚、図１において、ＳＥＬ１，ＳＥＬ２はデータセレクタで、それぞれタイミング制御回路２０３から出力される切替え信号によって制御され、複数の入力信号のいずれかを選択的に通過させる。
【００３６】
制御部２０１には、液晶コントローラドライバ２００の動作モードなどチップ全体の動作状態を制御するためのコントロールレジスタＣＴＲや、該コントロールレジスタＣＴＲや前記表示メモリ２０６の参照のためのインデックス情報を記憶するインデックスＩＸＲなどのレジスタが設けられている。外部のマイクロコンピュータ等がインデックスレジスタＩＸＲに書込みを行うことで実行するインストラクションを指定すると、制御部２０１が指定されたインストラクションに対応した制御信号を生成し出力する。
【００３７】
このように構成された制御部２０１による制御によって、液晶コントローラドライバ２００は、マイクロコンピュータ等からの指令およびデータに基づいて図外の液晶パネルに表示を行う際に、表示データを表示メモリ２０６に順次書き込んで行く描画処理を行う。また、表示メモリ２０６から周期的に表示データを読み出す読み出し処理を行って液晶パネルのソース線に印加する信号を生成して出力するとともに、ゲート線に順次印加する信号を生成して出力する。
【００３８】
システム・インタフェース２０４は、マイクロコンピュータ等のシステム制御装置との間で表示メモリ２０６への描画の際などに必要とされるレジスタへの設定データや表示データ等の信号の送受信を行う。この実施例では、ＩＭ３−１およびＩＭ０／ＩＤ端子の状態に応じて８０系インタフェースとして１８ビット、１６ビット、９ビット、８ビットのパラレル入出力またはシリアル入出力のいずれかが選択可能に構成されている。
【００３９】
液晶コントローラドライバ２００には、上記表示メモリ２０６に対応して、その内部の欠陥ビットを救済する救済回路２３０と、欠陥ビットを含む被救済メモリ行のアドレスを救済情報として保持する救済情報設定回路２４０とが設けられている。救済情報設定回路２４０は、特に制限されないが、被救済メモリ行もしくは列のアドレスを記憶可能なヒューズ回路とされる。上記救済情報設定回路２４０に設定された救済情報に従って救済回路２３０は、表示メモリ２０６における欠陥ビットを含む領域をワード線単位若しくはデータ線単位で冗長領域に置換する。表示メモリ２０６には、表示データを記憶する正規の記憶領域とは別個に設けられた救済用領域（予備の記憶領域）２０６ａが設けられている。この救済用領域２０６ａには、ワード線救済用のワード線救済領域と、データ線救済のためのデータ線救済領域が含まれる。上記救済回路２３０による冗長救済は、ライトデータラッチ回路２０８を介して表示データを表示メモリ２０６に書き込む場合、リードデータラッチ回路２０９を介して表示メモリ２０６の記憶データをシステム側に読み出す場合、及びラッチ回路２１２を介して表示メモリ２０６の記憶データを読み出す場合のそれぞれにおいて上記救済情報設定回路２４０の設定情報に基づいて行われる。表示メモリ２０６から表示用データを読み出して、それを次段のラッチ回路２１２に出力する場合、ワード線単位の救済は液晶表示装置の表示位置に対応する必要がなく、選択するアドレスを変えるだけで良いが、データ線の救済は、液晶表示装置の表示位置に対応するように、データの位置を入れ替える必要が生じる。このデータの位置の入れ替えは次のように行われる。
【００４０】
図２には、上記液晶コントローラドライバ２００における主要部が液晶表示装置との関係で示される。
【００４１】
図２に示される液晶表示装置１００は、特に制限されないが、７画素×７画素の８色表示とされる。１画素は、赤、緑、青の３ドットで構成される。この液晶表示装置１００に上記液晶コントローラドライバ２００からのソース線駆動信号Ｓｏｕｔが供給される。尚、液晶表示装置１００には、上記液晶コントローラドライバ２００からのゲート線駆動信号Ｇｏｕｔも供給されるが、それについては省略されている。
【００４２】
表示メモリ２０６は、複数のメモリセルがアレイ状に配列されて成るメモリセルアレイ２０６ｂと、入力されたアドレス信号をデコードしてワード線を選択レベルに駆動するための信号を生成するアドレスデコーダ及びワード線ドライバ２０６ｃを含む。上記メモリセルアレイ２０６ｂには、救済領域２０６ａが設けられ、この救済領域２０６ａには、ワード線を救済するためのワード線救済用領域と、データ線を救済するためのデータ線救済用領域とが含まれる。
【００４３】
図１に示される救済情報設定回路２４０は、図２に示されるように、ワード線の救済情報を設定可能な救済情報設定回路２４０ａと、データ線の救済情報を設定可能な救済情報設定回路２４０ｂとを含む。また、図１に示される救済回路２３０は、図２に示されるように、上記救済情報設定回路２４０ａに設定された救済情報に従ってワード線の救済を行うためのワード線救済回路２３０ａと、上記救済情報設定回路２４０ｂに設定された救済情報に従ってデータ線の救済を行うためのデータ線救済回路２３０ｂとを含む。
【００４４】
セレクタ回路２１３は、上記表示メモリ２０６からの出力データの伝達経路上であって、上記ラッチ回路２１２と上記論理回路２１４との間に配置され、正規の記憶領域からの出力データを、上記救済回路からの制御信号に応じて選択的に上記予備の記憶領域からの出力データに置き換える機能を有する。上記ラッチ回路２１２は、表示メモリ２０６における正規の記憶領域に対応する複数のラッチと、データ線救済用領域に対応する複数のラッチとを含み、この複数のラッチのそれぞれが上記表示メモリ２０６におけるデータ出力端子に結合されている。上記表示メモリ２０６の出力端子から出力されたデータは、対応するラッチを介して後段のセレクタ回路２１３に伝達される。
【００４５】
上記セレクタ回路２１３は、表示メモリ２０６における正規の記憶領域に対応する複数のラッチに対応する複数のセレクタを含む。この複数のセレクタは、図２において、「−」，「＋」で示される二つの入力端子と、この二つの入力端子に伝達されたデータが選択的に後段の論理回路２１４に伝達される。この選択動作は、データ線救済回路２３０ｂから出力されるデータ線救済信号によって制御される。上記複数のセレクタにおいて「−」で示される入力端子には、上記ラッチ回路２１２における対応するラッチからの出力データが伝達される。また、上記複数のセレクタにおいて「＋」で示される入力端子には、データ線救済用領域に対応するラッチからの出力データが伝達されるようになっている。
【００４６】
図３には、図２に示される構成による冗長救済の様子が示される。
【００４７】
動作試験において、図３に示されるように、表示メモリ２０６の正規の記憶領域において、×印で示される箇所が不良と判断された場合、当該不良箇所を含むデータ線救済の対象箇所９０、すなわち、転送用アドレスａｄｄ２に対応する領域が不良である旨が救済情報設定回路２４０ｂに設定される。この救済情報設定が行われた後は、データ線救済回路２３０ｂからのデータ線救済信号に基づいてセレクタ回路２１３の動作が制御されることにより、上記不良箇所を含むデータ線救済の対象箇所９０（転送用アドレスａｄｄ２に対応する領域）からの出力データに代えて、データ線救済用領域（転送用アドレスａｄｄ７に対応する領域）からの出力データが選択的に論理回路２１４に伝達される。つまり、セレクタ回路２１３において、転送用アドレスａｄｄ０，ａｄｄ１、ａｄｄ３、ａｄｄ４、ａｄｄ５、ａｄｄ６に対応するラッチは、「−」で示される入力端子に伝達されたデータが選択的に論理回路２１４に伝達され、転送用アドレスａｄｄ２に対応するラッチ（８０で示される）は、「＋」で示される入力端子に伝達されたデータ、すなわち、転送用アドレスａｄｄ７に対応するデータ線救済用領域からのデータが選択的に論理回路２１４に伝達される。このようにデータ線救済回路２３０ｂからのデータ線救済信号に基づいてセレクタ回路２１３の動作が制御されることにより、上記不良箇所を含むデータ線救済の対象箇所９０（転送用アドレスａｄｄ２に対応する領域）からの出力データに代えて、データ線救済用領域（転送用アドレスａｄｄ７に対応する領域）からの出力データが選択的に論理回路２１４に伝達されることによってデータ線救済が行われる。
【００４８】
また、ワード線救済用領域を用いて救済したほうが良い場合には、救済情報設定回路２４０ａに救済情報が設定され、ワード線救済回路２３０ａにおいて、アドレス生成回路２１０の出力アドレスが救済設定回路２４０ａに設定された救済情報と一致した場合には、正規の記憶領域におけるワード線に代えてワード線救済用領域のワード線が選択レベルに駆動されることによって、ワード線単位の救済が行われる。
【００４９】
上記例によれば、以下の作用効果を得ることができる。
【００５０】
（１）メモリアレイから表示用データを読み出し、次段の回路に出力する場合、ワード線単位の救済は液晶表示装置１００の表示位置に対応する必要がなく、選択するアドレスを変えるだけでよいが、データ線の救済は、表示装置の表示位置に対応するように、データの位置を入れ替える必要が生じる。図２に示される構成では、セレクタ回路２１３を設けることによって、上記データの位置の入れ替えが行われるため、データ線の救済を容易に行うことができる。
【００５１】
（２）汎用ＲＡＭで採用されている冗長回路は、正規のメモリ行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備のメモリ行もしくは列（冗長メモリ）を選択する制御回路とが別個に設けられており、そのため、正規のメモリ行もしくは列をアクセスするときと、予備のメモリ行もしくは列をアクセスするときとで、読み出し速度などの動作特性が異なるため、メモリの周辺回路のタイミング設計が難しくなるのに対して、上記の例によれば、正規の行もしくは列を選択する制御回路と、欠陥ビットと置き換えられる予備の行もしくは列を選択する制御回路とを別個の回路として構成する必要がなく、それによって表示メモリ２０６の周辺回路のタイミング設計が容易となる。
【００５２】
図４には、上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００５３】
図４に示される構成が、図２に示されるのと大きく相違するのは、表示メモリ２０６の出力データを、三状態（ハイ、ロー、高インピーダンス）回路の一例とされるクロックドインバータ回路３１２で受け、このクロックドインバータ回路３１２と論理回路２１４との間にアドレス共通のデータバスＤ−ＢＵＳを設けた点、及び転送用アドレス制御のための転送用アドレス制御回路２５０を設けた点である。
【００５４】
上記クロックドインバータ回路３１２は、表示メモリ２０６の出力端子に対応して配置された複数のクロックドインバータを含む。この複数のクロックドインバータには、１画素に対応するデータサイズ毎に転送用アドレスａｄｄ０〜ａｄｄ７が割り当てられている。同様に論理回路２１４も複数の論理回路を含み、この複数の論理回路には１画素に対応するデータサイズ毎に転送用アドレスＡＤＤ０〜ＡＤＤ６が割り当てられている。上記クロックドインバータ回路３１２と論理回路２１４とはそれぞれ転送用アドレスによって時分割制御され、この時分割制御により、上記クロックドインバータ回路３１２の出力信号がデータバスＤ−ＢＵＳを介して論理回路２１４に伝達される。
【００５５】
転送用アドレス制御回路２５０から論理回路２１４に対して転送用アドレス信号３１３が供給され、転送用アドレス制御回路２５０からクロックドインバータ回路３１２に対しては、データ線救済回路２３０ｂを介して転送用アドレス信号３１４が供給される。上記転送用アドレス信号３１３によって転送用アドレスＡＤＤ０〜ＡＤＤ６についての時分割制御が行われ、上記転送用アドレス信号３１４によって転送用アドレスａｄｄ０〜ａｄｄ７についての時分割制御が行われる。また、データ線救済回路２３０ｂでは、上記救済情報設定回路２４０ｂに設定された救済情報に従って、上記転送用アドレスの入れ替えを行う。例えば９１で示される箇所がデータ線救済の対象とされるとき、図５に示されるように、データ線救済の対象箇所９１に対応する転送用アドレスａｄｄ２が、データ線救済回路２３０ｂにおいて、データ線救済用領域に対応する転送用アドレスａｄｄ７に入れ替えられる。従って、上記時分割制御において、クロックドインバータ回路３１２から転送用アドレスａｄｄ０，ａｄｄ１，ａｄｄ７，ａｄｄ３，ａｄｄ４，ａｄｄ５，ａｄｄ６の順にデータバスＤ−ＢＵＳにデータ出力される。このとき、論理回路２１４では、転送用アドレスＡＤＤ０，ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４，ＡＤＤ５，ＡＤＤ６の順にデータバスＤ−ＢＵＳからデータの取り込みが行われる。このように、クロックドインバータ３１２から論理回路２１４への時分割転送においては、データ線救済の対象箇所９１からの出力データに代えて、データ線救済用領域からの出力データが論路回路２１４へ伝達されることによってデータ線救済が行われる。
【００５６】
上記の例によれば、以下の作用効果を得ることができる。
【００５７】
（１）メモリアレイから表示用データを読み出し、次段の回路に出力する場合、ワード線単位の救済は表示装置の表示位置に対応する必要がなく、選択するアドレスを変えるだけでよいが、データ線の救済は、表示装置の表示位置に対応するように、データの位置を入れ替える必要が生じる。図４に示される構成では、表示メモリ２０６の出力データをクロックドインバータ回路３１２で受け、このクロックドインバータ回路３１２と論理回路２１４との間にアドレス共通のデータバスＤ−ＢＵＳを設け、さらに転送用アドレス制御のための転送用アドレス制御回路２５０を設けたことにより、表示メモリ２０６の欠陥を含む領域に対応する上記クロックドインバータに代えて、上記予備の記憶領域に対応する上記クロックドインバータをデータ出力状態に遷移させ、それによって、上記データの位置の入れ替えが行われるため、データ線の救済を容易に行うことができる。
【００５８】
（２）図４に示される構成によれば、図２に示されるセレクタ回路２１３が不要とされるため、チップ面積を縮小することができる。
【００５９】
図６には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００６０】
図６に示される液晶コントローラドライバ２００が図４に示されるのと大きく相違するのは、表示メモリ２０６がマット分割され、それに伴って周辺回路が配置されている点である。特に制限されないが、表示メモリ２０６は、左マット２０６Ｌと右マット２０６Ｒとに分割されている。上記左マット２０６Ｌに対応してクロックドインバータ回路３１２Ｌ、データバスＤ−ＢＵＳＬ、論理回路２１４Ｌ、アドレスデコーダ及びワード線ドライバ２０６ＣＬが配置され、上記右マット２０６Ｌに対応してクロックドインバータ回路３１２Ｒ、データバスＤ−ＢＵＳＲ、論理回路２１４Ｒ、アドレスデコーダ及びワード線ドライバ２０６ＣＲが配置される。上記左マット２０６Ｌ及び右マット２０６Ｒは、２のｎ乗のアドレス空間よりも小さな記憶領域とされる。ここで、上記「ｎ」は、０を除く正の整数（１，２，３，…）とされる。このようにするのは、上記左マット２０６Ｌ及び右マット２０６Ｒにおけるデータ線救済用領域の転送用アドレスを確保し、それを予備の記憶領域に対応する上記クロックドインバータに割り当てるためである。すなわち、上記左マット２０６Ｌ及び右マット２０６Ｒを、２のｎ乗のアドレス空間よりも小さな記憶領域とした場合（本例では２２よりも小さい３にしている）、図８に示されるように、３ビットアドレスＡ２，Ａ１，Ａ０のうち下位アドレスＡ１，Ａ０のみに着目した場合の擬似的な未活用アドレス「１１」，「１０」を確保している。データ線救済回路２３０ｂでは、上記未活用アドレス「１１」によって上記左マット２０６Ｌにおけるデータ線救済用領域が選択され、上記未活用アドレス「１０」によって上記右マット２０６Ｒにおけるデータ線救済用領域が選択される。
【００６１】
例えば図６において、９１Ｌ，９１Ｒで示される箇所がデータ線救済の対象とされる場合、以下のように救済される。すなわち、データ線救済回路２３０ｂは、救済情報設定回路２４０ｂの記憶情報に基づいて、アドレス「０１０」に代えてマット２０６Ｌ側の「１１」を選択する。これにより時分割転送においては、図７に示されるように、左マット２０６Ｌ側の転送用アドレスａｄｄ２に代えて、ａｄｄ３に対応するクロックドインバータが活性化される。また、右マット２０６Ｒ側の転送用アドレスａｄｄ１に代えて、ａｄｄ３に対応するクロックドインバータが活性化される。
【００６２】
上記例によれば、以下の作用効果を得ることができる。
【００６３】
表示メモリ２０６がマット分割されている場合でも、左マット２０６Ｌ、右マット２０６Ｒの出力データをクロックドインバータ回路３１２Ｌ，３１２Ｒで受け、このクロックドインバータ回路３１２Ｌ，３１２Ｒと論理回路２１４Ｌ，２１４Ｒとの間にデータバスＤ−ＢＵＳＬ，Ｄ−ＢＵＳＲを設け、さらに転送用アドレス制御のための転送用アドレス制御回路２５０を設けたことにより、左マット２０６Ｌ、右マット２０６Ｒにおいて欠陥を含む領域に対応する上記クロックドインバータに代えて、上記予備の記憶領域に対応する上記クロックドインバータをデータ出力状態に遷移させ、それによって、上記データの位置の入れ替えが行われるため、図４に示される場合と同様に、データ線の救済を容易に行うことができる。
【００６４】
図９には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００６５】
図９に示される液晶コントローラドライバ２００が図６に示されるのと大きく相違するのは、データバスＤ−ＢＵＳが左マット２０６Ｌ、右マット２０６Ｒに対応して分割されていない点である。
【００６６】
データ線救済回路２３０ｂからクロックドインバータ回路３１２Ｌ，３１２Ｒに供給される転送アドレス信号は、図１１に示されるように３ビット構成（Ａ２，Ａ２，Ａ１）とされる。このうち、Ａ０ビットが「０」の場合にクロックドインバータ回路３１２Ｌが選択され、Ａ０ビットが「１」の場合にクロックドインバータ回路３１２Ｒが選択される。Ａ１，Ａ２は着目ビットとされ、このＡ１，Ａ２により、クロックドインバータ回路３１２Ｌ又は３１２Ｒにおける個々のクロックドインバータが活性化される。
【００６７】
図１０には、論理回路２１４Ｌ，２１４Ｒの転送アドレスとクロックドインバータ回路３１２Ｌ，３１２Ｒの転送アドレスとの関係が示される。
【００６８】
９１Ｌ，９１Ｒで示される箇所がデータ線救済の対象とされる。このときデータ線救済回路２３０ｂの制御により、データ線救済９１Ｌに対応するクロックドインバータの転送用アドレスａｄｄ４に代えて転送用アドレスａｄｄ６が選択されることによって、左マット２０６Ｌにおけるデータ線救済用領域が使用される。データ線救済９１Ｒに対応するクロックドインバータの転送用アドレスａｄｄ３に代えて転送用アドレスａｄｄ７が選択されることによって、左マット２０６Ｌにおけるデータ線救済用領域が使用される。
【００６９】
上記例によれば、以下の作用効果を得ることができる。
【００７０】
（１）表示メモリ２０６がマット分割されている場合でも、左マット２０６Ｌ、右マット２０６Ｒの出力データをクロックドインバータ回路３１２Ｌ，３１２Ｒで受け、このクロックドインバータ回路３１２Ｌ，３１２Ｒと論理回路２１４Ｌ，２１４Ｒとの間にデータバスＤ−ＢＵＳを設け、さらに転送用アドレス制御のための転送用アドレス制御回路２５０を設けたことにより、左マット２０６Ｌ、右マット２０６Ｒにおいて欠陥を含む領域に対応する上記クロックドインバータに代えて、上記予備の記憶領域に対応する上記クロックドインバータをデータ出力状態に遷移させ、それによって、上記データの位置の入れ替えが行われるため、図４に示される場合と同様に、データ線の救済を容易に行うことができる。
【００７１】
（２）データバスＤ−ＢＵＳが左マット２０６Ｌ、右マット２０６Ｒに対応して分割されていないので、論理回路２１４Ｌ，２１４Ｒにおける転送用アドレスＡＤＤ０〜ＡＤＤ５に対するデータの並びを任意に変更することができる。
【００７２】
図１２には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００７３】
図１２に示される液晶コントローラドライバ２００が図４に示されるのと大きく相違するのは、論理回路２１４側に論理回路側データバスＤ−ＢＵＳ−１が配置され、クロックドインバータ回路３１２側にクロックドインバータ回路側データバスＤ−ＢＵＳ−２が配置され、上記論理回路側データバスＤ−ＢＵＳ−１とクロックドインバータ回路側データバスＤ−ＢＵＳ−２との間に論理回路９７が配置された点である。上記論理回路９７での処理には、表示カラーを変換するするためのカラー変換処理や、文字の大きさを変更するための倍角処理などが含まれる。
【００７４】
上記例によれば、以下の作用効果を得ることができる。
【００７５】
（１）上記論理回路側データバスＤ−ＢＵＳ−１とクロックドインバータ回路側データバスＤ−ＢＵＳ−２との間に論理回路９７が配置された場合には、図６に示されるのと同様に、表示メモリ２０６の欠陥を含む領域に対応する上記クロックドインバータに代えて、上記予備の記憶領域に対応する上記クロックドインバータをデータ出力状態に遷移させ、それによって、上記データの位置の入れ替えが行われるため、データ線の救済を容易に行うことができる。
【００７６】
（２）上記論理回路側データバスＤ−ＢＵＳ−１とクロックドインバータ回路側データバスＤ−ＢＵＳ−２との間に論理回路９７が配置されているので、表示データに対してカラー変換処理や倍角処理などの画像処理を一括して行うことができる。
【００７７】
図１３には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００７８】
図１３に示される液晶コントローラドライバ２００が図４に示されるのと大きく相違するのは、内外部アドレスを内部アドレスに変換するようにした点である。インタフェース８７を介してワード線アドレス信号やデータ線アドレス信号が取り込まれる。上記ワード線アドレス信号はワード線アドレス制御回路８８に伝達される。救済情報設定回路２４０ｃにはワード線救済情報が設定されており、ワード線救済回路２３０ａは、救済情報設定回路２４０ｃに設定されたワード線救済情報に従ってワード線救済を行う。インタフェース８７を介して外部から取り込まれたデータ線アドレス信号Ａ２，Ａ１，Ａ０はデータ線アドレス制御回路８９を介して内部アドレス変換回路８６に伝達される。この内部アドレス変換回路８６は、入力されたデータ線アドレス信号Ａ２，Ａ１，Ａ０を、内部アドレス信号ａ１，ａ０と、マット選択信号ｍ０とに変換する。内部アドレス信号ａ１，ａ０と、マット選択信号ｍ０は、後段に配置されたデータ線救済回路２３０ｃに伝達される。このデータ線救済回路２３０ｃは、上記内部アドレス変換回路８６から伝達されたデータ線アドレス信号と、救済情報設定回路に設定されている救済情報とを比較し、それらが一致していた場合には、データ線救済のために表示メモリ２０６へのデータ書込みアドレスの入れ替えを行う。上記マット選択信号ｍ０は、書込み用タイミング制御回路２０３ｂに伝達される。この書込み用タイミング制御回路２０３ｂは、マット選択信号ｍ０に基づいて、上記表示メモリ２０６へのデータ書込みの際のマット選択を行う。書込みのためのデータは、ライトデータラッチ２０８を介し取り込まれる。
【００７９】
転送用タイミング制御回路２０３ａが設けられ、この転送用タイミング制御回路２０３ａは、図示されないインタフェースなどを介して伝達された制御信号に基づいて転送タイミングを制御する。転送用アドレス制御回路２５０が設けられ、この転送用アドレス制御回路２５０は、上記転送用タイミング制御回路２０３ａからのタイミング制御信号に同期して、論理回路２１４Ｌ，２１４Ｒにおける各論理回路を選択的に書込み状態にするための転送用アドレス信号を発生する。データ線救済回路２３０ｂは、上記転送用アドレス制御回路２５０から伝達された転送用アドレス信号と上記救済情報設定回路２４０ｂに設定されている救済情報とを比較し、それらが一致していた場合には、データ線救済のためにクロックドインバータ回路３１２Ｌ，３１２Ｒにおける個々のクロックドインバータの活性化するための転送用アドレス信号の入れ替えを行う。尚、９１Ｌ，９１Ｒで示される箇所がデータ線救済の対象とされる場合において、時分割転送によりデータの入れ替えが行われるのは、例えば図６に示される構成の場合と同様であるので、それについての詳細な説明は省略する。
【００８０】
図１４には、外部アドレス（データ線アドレスＡ２，Ａ１，Ａ０）と内部アドレスとの対応関係が示される。内部アドレス変換を行わないで、外部から見たアドレスだけで制御する場合には、マット毎にａｄｄ０〜ａｄｄ２に対応するＡ２，Ａ１，Ａ０は各マット毎に異なってしまう。それに対して図１３に示される構成において内部アドレス変換を行う場合には、マット内の内部アドレス（ａ１，ａ０）は繰り返しとなる。また、外部アドレスによれば、ＡＤＤ２とＡＤＤ３（左マットにおけるａｄｄ２と右マットにおけるａｄｄ０）は連続しており、液晶コントローラドライバ２００の製造において表示メモリ２０６の取り扱いが容易となる。
【００８１】
上記例によれば、以下の作用効果を得ることができる。
【００８２】
（１）左マット２０６Ｌ、右マット２０６Ｒにおいて欠陥を含む領域に対応する上記クロックドインバータに代えて、上記予備の記憶領域に対応する上記クロックドインバータをデータ出力状態に遷移させ、それによって、上記データの位置の入れ替えが行われるため、図４、図６、図９に示される場合と同様に、データ線の救済を容易に行うことができる。
【００８３】
（２）内部アドレス変換を行うことによって、マット内の内部アドレス（ａ１，ａ０）は繰り返しとなるこのため、多マット構成の場合ほど、制御、レイアウト設計、検証が容易になるという利点がある。また、データ線救済用領域（冗長領域）に対応するアドレスは、どのマットでも同じになるため、救済情報の取り扱いも容易となる。例えば救済が必要無い場合は救済情報は「１１」とし、マットの左端のデータ線救済を行う場合の救済情報は「００」とすれば良く、救済情報の単純化を図ることができる。
【００８４】
図１５には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００８５】
図１５に示される液晶コントローラドライバ２００が図４に示されるのと大きく相違するのは、クロックドインバータ回路３１２とデータバスＤ−ＢＵＳとの間に、アドレスシフトのためのアドレスシフタ８５を設けた点である。すなわち、９１で示される箇所がデータ線救済の対象とされるとき、このアドレスシフタ８５は、特に制限されないが、救済情報設定回路２４０ｂに設定された救済情報に従って、上記データ線救済対象に対応するクロックドインバータが非選択状態とされ、当該クロックドインバータの右側に存在するクロックドインバータが選択される。このとき、上記データ線救済対象に対応するクロックドインバータが非選択状態とされているため、１画素分づつシフトされてデータ線救済用領域に対応するクロックドインバータが選択されることでデータ線の救済が行われる。そして、図１６に示されるように、データバスＤ−ＢＵＳを介してデータの時分割転送が行われる。
【００８６】
図１７には上記液晶コントローラドライバ２００における主要部の別の構成例が示される。
【００８７】
図１７に示される液晶コントローラドライバ２００が図２に示されるのと大きく相違するのは、救済情報設定回路２４０ｂに設定された救済情報に基づいてセレクタ２１３により選択データがシフトされる点にある。セレクタ回路２１３における個々のセレクタは、それに対応するクロックドインバータの出力データと、それに隣接するクロックドインバータの出力データとを選択的に論理回路２１５に伝達する。９１で示される箇所がデータ線救済の対象とされてデータ線救済が行われている場合には、セレクタ２１３により、９１で示される箇所に対応するクロックドインバータ（転送アドレスａｄｄ１に対応するもの）の出力は非選択状態とされ、選択データが１画素分づつシフトされることによってデータ線救済が行われる。かかる構成においては、救済されるデータ線にかかわらず、クロックドインバータ２１２から論理回路２１５までのデータ伝達経路の長さがほぼ等しくなるので、上記データ伝達経路での遅延時間のばらつきを考慮する必要が無い。
【００８８】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である液晶パネル用の駆動信号を生成して出力する液晶コントローラドライバに適用した場合を説明したが、本発明はこれに限定されるものでなく、有機ＥＬ表示パネルなど液晶以外の表示装置を駆動する表示制御用半導体集積回路にも利用することができる。
【図面の簡単な説明】
【００９０】
【図１】本発明にかかる表示制御用半導体集積回路の一例とされる液晶コントローラドライバの構成例ブロック図である。
【図２】上記液晶コントローラドライバにおける主要部の構成例ブロック図である。
【図３】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図４】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図５】図４に示される構成における転送用アドレスの説明図である。
【図６】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図７】図６に示される構成における転送用アドレスの説明図である。
【図８】図６に示される構成における擬似的な未活用アドレス確保の説明図である。
【図９】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図１０】図９に示される構成における転送用アドレスの説明図である。
【図１１】図９に示される構成における擬似的な未活用アドレス確保の説明図である。
【図１２】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図１３】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図１４】図１３に示される構成における外部アドレスと内部アドレスとの対応関係の説明図である。
【図１５】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【図１６】図１５に示される構成における転送用アドレスの説明図である。
【図１７】上記液晶コントローラドライバにおける主要部の別の構成例ブロック図である。
【符号の説明】
【００９１】
２００  液晶コントローラドライバ
２０６  表示メモリ
２１０  アドレス生成回路
２１２  ２１２ラッチ回路
２１３  セレクタ回路
２１４  論理回路
２１５  ソース線駆動回路
２３０  救済回路
２４０  救済情報設定回路
３１２  クロックドインバータ
Ｄ−ＢＵＳ  データバス
【図１】
2008111921.tif 000003
【図２】
2008111921.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008111921.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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