(57)【要約】【課題】スイッチング時間が改善された光結合装置を提供する。【解決手段】発光素子と、受光素子と、出力段ＭＯＳＦＥＴと、放電回路と、を備え、前記放電回路は、放電用ＭＯＳＦＥＴ及び第１の整流素子を含み、ターンオン状態では前記第１の端子からの前記電荷が前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積され、前記出力段ＭＯＳＦＥＴを導通状態とし、ターンオフ状態に遷移すると前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が前記第１の整流素子の順方向接合を通って移動し前記放電用ＭＯＳＦＥＴのゲートに蓄積されて前記放電用ＭＯＳＦＥＴを導通状態とし、導通状態となった前記放電用ＭＯＳＦＥＴを介して前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が放電され、前記出力段ＭＯＳＦＥＴを非導通とすることを特徴とする光結合装置が提供される。【選択図】図１
2008091624.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と、
前記発光素子からの光を受けて第１及び第２の端子間に光起電力を発生する受光素子と、
ゲートが前記第１の端子と接続された出力段ＭＯＳＦＥＴと、
前記受光素子と、前記出力段ＭＯＳＦＥＴと、の間に接続され、前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された電荷を放電させる放電回路と、
を備え、
前記放電回路は、放電用ＭＯＳＦＥＴ及び第１の整流素子を含み、
ターンオン状態では前記第１の端子からの前記電荷が前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積され、前記出力段ＭＯＳＦＥＴを導通状態とし、
ターンオフ状態に遷移すると前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が前記第１の整流素子の順方向接合を通って移動し前記放電用ＭＯＳＦＥＴのゲートに蓄積されて前記放電用ＭＯＳＦＥＴを導通状態とし、導通状態となった前記放電用ＭＯＳＦＥＴを介して前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が放電され、前記出力段ＭＯＳＦＥＴを非導通とすることを特徴とする光結合装置。
【請求項２】
前記放電回路は、
前記放電用ＭＯＳＦＥＴの前記ゲートと接続されたコレクタと、前記第２の端子と接続されたエミッタと、を有する第１のフォトトランジスタと、
前記放電用ＭＯＳＦＥＴの前記ゲートと、前記第１の端子と、の間に接続された前記第１の整流素子と第１の抵抗との直列接続回路と、
を含み、
前記出力段ＭＯＳＦＥＴのソース及び前記放電用ＭＯＳＦＥＴのソースは、前記第２の端子と接続され、
前記放電用ＭＯＳＦＥＴのドレインは、前記第１の端子と接続されたことを特徴とする請求項１記載の光結合装置。
【請求項３】
前記放電回路は、
前記放電用ＭＯＳＦＥＴのゲートと、前記第１の端子と、の間に接続された前記第１の整流素子と第２の抵抗との直列接続回路と、
前記放電用ＭＯＳＦＥＴのソース及び前記出力段ＭＯＳＦＥＴのソースの接続点と、前記第２の端子と、の間に接続された第２の整流素子と、
を含み、
前記放電用ＭＯＳＦＥＴのドレインは、前記第１に端子と接続され、
前記放電用ＭＯＳＦＥＴの前記ゲートは、前記第２の端子と接続され、
前記第２の整流素子は、導通状態の前記放電用ＭＯＳＦＥＴのゲート及び・ソース間電圧に対して、逆方向接合となるように接続されたことを特徴とする請求項１記載の光結合装置。
【請求項４】
前記放電回路は、ＣＭＯＳインバータと、第２のフォトトランジスタと、第３の抵抗と、を含み、
前記第２のフォトトランジスタのコレクタは、前記第１の端子と接続され、
前記第３の抵抗は、前記第２のフォトトランジスタのエミッタと、前記第２の端子と、の間に接続され、
前記第２のフォトトランジスタのエミッタは、前記ＣＭＯＳインバータの入力端子と接続され、
前記ＣＭＯＳインバータの出力端子は、前記放電用ＭＯＳＦＥＴの前記ゲートと接続され、
前記第１の整流素子は、前記第１の端子と前記ＣＭＯＳインバータの電源端子との間に接続され、
前記放電用ＭＯＳＦＥＴのドレインは、前記第１に端子と接続され、
前記ＣＭＯＳインバータの接地端子と、前記放電用ＭＯＳＦＥＴのソースと、前記出力段ＭＯＳＦＥＴのソースと、は、前記第２の端子へ接続されたことを特徴とする請求項１に記載の光結合装置。
【請求項５】
前記放電用ＭＯＳＦＥＴは、エンハンスメント型ＮチャネルＭＯＳＦＥＴであることを特徴とする請求項１〜４のいずれか１つに記載の光結合装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光結合装置に関する。
【背景技術】
【０００２】
半導体を用いたフォトリレーなどの光結合装置では、赤外線帯に発光波長を有するＬＥＤが発光すると、フォトダイオードアレイが光結合し光起電力を生じる。この結果、ゲート電圧がしきい値電圧以上となり、出力段ＭＯＳＦＥＴが導通する。また、ＬＥＤが消灯すると、光起電力はゼロとなる。この結果、ゲート電圧がしきい値電圧より低くなり、出力段ＭＯＳＦＥＴが非導通となる。このように、入出力間において電源系が絶縁された状態で信号伝送が可能となる。ところで、ＭＯＳＦＥＴのゲートを非導通から導通へと転じることにより光結合装置をターンオンとする場合、光電流を低減しようとして放電回路の抵抗値を大きくすると、ターンオフとする場合に放電時間が長くなる問題がある。放電回路を、バイポーラトランジスタ及びベース・エミッタ間に挿入されたフォトトランジスタなどから構成し、出力電界効果トランジスタに蓄積された電荷を放電する光結合型電界効果トランジスタスイッチに関する技術開示例がある（特許文献１）。
【特許文献１】特開平２−３０９８１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、スイッチング時間が改善された光結合装置を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、発光素子と、前記発光素子からの光を受けて第１及び第２の端子間に光起電力を発生する受光素子と、ゲートが前記第１の端子と接続された出力段ＭＯＳＦＥＴと、前記受光素子と、前記出力段ＭＯＳＦＥＴと、の間に接続され、前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された電荷を放電させる放電回路と、を備え、前記放電回路は、放電用ＭＯＳＦＥＴ及び第１の整流素子を含み、ターンオン状態では前記第１の端子からの前記電荷が前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積され、前記出力段ＭＯＳＦＥＴを導通状態とし、ターンオフ状態に遷移すると前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が前記第１の整流素子の順方向接合を通って移動し前記放電用ＭＯＳＦＥＴのゲートに蓄積されて前記放電用ＭＯＳＦＥＴを導通状態とし、導通状態となった前記放電用ＭＯＳＦＥＴを介して前記出力段ＭＯＳＦＥＴの前記ゲートに蓄積された前記電荷が放電され、前記出力段ＭＯＳＦＥＴを非導通とすることを特徴とする光結合装置が提供される。
【発明の効果】
【０００５】
本発明により、スイッチング時間が改善された光結合装置が提供される。
【発明を実施するための最良の形態】
【０００６】
以下、図面を参照しつつ本発明の実施の形態について説明する。  
図１は、本発明の第１具体例にかかる光結合装置を表す回路図である。  
光結合素子の入力第１端子１０及び入力第２端子１１の間に半導体発光素子（ＬＥＤ：Light Emitting Diode）２０が配置される。ＬＥＤ２０の放射光は、フォトダイオードが複数個直列接続されたフォトダイオードアレイ２２（受光素子）に入射し、光起電力を生じる。すなわち、放射光により受光第１端子１２（図１ではアノード）と受光第２端子１３（図１ではカソード）との間に光起電力を生じ、光電流Ｉが流れる。
【０００７】
フォトダイオードは光電流を生じ、１個当たり約０．６Ｖでクランプされるので、Ｎ個の直列接続によるフォトダイオードアレイ２２はＮ×０．６Ｖの近傍の電圧でクランプされる。なお、ＬＥＤ２０は、ＩｎＧａＡｌＰ，ＧａＡｌＡｓ，ＧａＮなどの化合物半導体材料からなり、可視光から赤外光の発光波長範囲を有している。また、フォトダイオードアレイ２２は、この波長範囲内において受光感度を有するシリコンからなる。
【０００８】
また、光結合装置の出力段は２つのＭＯＳＦＥＴ４０及び４２により構成されており、ＭＯＳＦＥＴ４０のドレインが出力第１端子１４へ、ＭＯＳＦＥＴ４２のドレインが出力第２端子１５へ、それぞれ接続される。ＭＯＳＦＥＴ４０及びＭＯＳＦＥＴ４２はソースが共通に接続され、さらに受光第２端子１３と接続される。さらに、ＭＯＳＦＥＴ４０及び４２のゲートは共通に接続され、受光第１端子１２へ接続される。
【０００９】
ここで、光結合装置のターンオン及びターンオフの作用について説明する。  
光結合装置をターンオンするには、ＬＥＤ２０を点灯する。この放射光によりフォトダイオードアレイ２２に生じた光電流ＩによりＭＯＳＦＥＴ４０及び４２のゲートに電荷が蓄積される。ＭＯＳＦＥＴのゲート電圧がしきい値（Ｖｔｈ）以上となると、ＭＯＳＦＥＴ４０及び４２は導通し、光結合装置はターンオンとなる。
【００１０】
一方、光結合装置をターンオフするには、ＬＥＤ２０を消灯する。これにより出力段ＭＯＳＦＥＴのゲートへの光電流Ｉが供給されなくなるので、ゲートに蓄積されていた電荷が放電され、Ｖｔｈより低いゲート電圧になるとＭＯＳＦＥＴ４０及び４２が非導通となり、光結合装置はターンオフとなる。なお、ＭＯＳＦＥＴをエンハンスメント型かつシリコンＮチャネル構造とすると、Ｖｔｈは２〜３Ｖとなる。
【００１１】
このような作用により、入力第１端子１０及び入力第２端子１１により構成される入力側と、出力第１端子１４及び出力第２端子１５により構成される出力側とは、電源系が分離された状態で信号伝送が可能となる。
【００１２】
この光結合装置において、ターンオフ状態でゲートに蓄積された電荷を放電するために放電回路が必要である。図１に表した第１具体例においては、放電回路１８はフォトダイオードアレイ２２とＭＯＳＦＥＴ４０及び４２との間に挿入されている。この放電回路１８は、放電用ＭＯＳＦＥＴ３０と、反転回路とから構成される。反転回路は、放電用ＭＯＳＦＥＴ３０のゲートと受光第２端子１３との間に接続されたフォトトランジスタ３２と、放電用ＭＯＳＦＥＴ３０のゲートと受光第１端子１２との間に接続された抵抗３４とダイオード（整流素子）３６との直列接続回路とから構成されている。放電用ＭＯＳＦＥＴ３０のドレインは受光第１端子１２と、ソースは受光第２端子１３と、それぞれ接続されている。なお、図１において、放電用ＭＯＳＦＥＴ３０もエンハンスメント型ＮチャネルＭＯＳＦＥＴとする。
【００１３】
さらに、フォトトランジスタ３２のベースとエミッタ間には抵抗３８が接続されており、ベースに蓄積された電荷を逃すことができる。ＬＥＤ２０からの放射光によりフォトトランジスタ３２が導通し、コレクタ・エミッタ間の電圧がほぼゼロとなる。この結果、放電用ＭＯＳＦＥＴ３０が非導通となるので放電用ＭＯＳＦＥＴ３０のドレイン・ソース間は高インピーダンスとなり、光電流Ｉの放電回路１８における損失を低く抑えつつ高速ターンオンが可能となる。
【００１４】
一方、ターンオフ時は、フォトトランジスタ３２が非導通となり、ＭＯＳＦＥＴ４０及び４２のゲートに蓄積された電荷が抵抗３４及びダイオード３６の順方向接合を通って放電用ＭＯＳＦＥＴ３０のゲートに移動すると共に蓄積され、放電用ＭＯＳＦＥＴ３０は導通する。この結果、放電用ＭＯＳＦＥＴ３０のゲート・ソース間はオン抵抗Ｒｏｎまで低下し、ＭＯＳＦＥＴ４０及び４２のゲートに蓄積された電荷が急速に放電され、ＭＯＳＦＥＴ４０及び４２は非導通となり光結合装置はターンオフとなる。
【００１５】
この場合、放電が進行しＭＯＳＦＥＴ４０及び４２のゲート電圧が放電用ＭＯＳＦＥＴ３０のゲート電圧より低くなっても、ダイオード３６があるために、放電用ＭＯＳＦＥＴ３０のゲートの電荷が保持される。この結果、放電用ＭＯＳＦＥＴ３０が非導通とならず、出力段ＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧をほぼゼロまで低減できる。また、放電用ＭＯＳＦＥＴ３０のゲートに残った電荷は、ターンオン時にフォトトランジスタ３２が導通となって急速に放電され、放電用ＭＯＳＦＥＴ３０が急速に非導通となる。
【００１６】
なお、放電用ＭＯＳＦＥＴ３０の代わりにバイポーラトランジスタを用いると、ターンオフ時にコレクタ・エミッタ間に約０．６Ｖの電位差が残り出力段ＭＯＳＦＥＴのゲート・ソース間に電圧が残るので、ＭＯＳＦＥＴのほうが好ましい。
【００１７】
このように本具体例においては、放電回路１８は、ターンオン時には放電用ＭＯＳＦＥＴ３０のゲートと受光素子の第２端子１３とはほぼ同電位となり、ターンオフ時には、放電用ＭＯＳＦＥＴ３０のゲートと受光素子の第１端子１２とほぼ同電位となる反転回路を含んでいる。
【００１８】
比較例にかかる光結合装置においては、放電用ＭＯＳＦＥＴのゲートと受光第１端子との間に、ダイオードが設けられず抵抗のみが設けられている。
【００１９】
ここで、ＭＯＳＦＥＴ４０及び４２、放電用ＭＯＳＦＥＴ３０のゲート・ソース間電圧の変化につき図２及び図３を用いてより詳細に説明する。図２は、第１具体例及び比較例におけるＭＯＳＦＥＴのゲート・ソース間電圧ＶＧのシミュレーション結果を表すグラフ図であり、同図（ａ）は本具体例，同図（ｂ）は比較例である。図３は、ＭＯＳＦＥＴのオン抵抗Ｒｏｎのゲート・ソース間電圧依存性を表すグラフ図である。
【００２０】
図２（ａ）の第１具体例の場合、縦軸はゲート・ソース間電圧ＶＧ（Ｖ）を、横軸は時間（μｓｅｃ）を表す。ＬＥＤが消灯されると、ＭＯＳＦＥＴ４０及び４２のゲートへの電荷の供給は停止され、蓄積された電荷は抵抗３４及び第１のダイオード３６を介して放電用ＭＯＳＦＥＴ３０のゲートへ移動し蓄積され始める。この結果、放電用ＭＯＳＦＥＴのゲート・ソース間電圧ＶＧは急速に上昇するので放電用ＭＯＳＦＥＴ３０が導通し、低いオン抵抗Ｒｏｎを介してＭＯＳＦＥＴ４０及び４２のゲートに蓄積された電荷が放電される。
【００２１】
このようにして、放電用ＭＯＳＦＥＴ３０のゲート電圧ＶＧは、約０．２μｓｅｃ後にピークに到達した後、緩やかに減少し始める。一方、ＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧ＶＧは、電荷の放電とともに２０Ｖから急速に低下を始める。本具体例において、放電用ＭＯＳＦＥＴ３０のゲートに供給される電荷は、ＭＯＳＦＥＴ４０及び４２のゲートに残っている電荷である。放電が進行しＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧ＶＧが、放電用ＭＯＳＦＥＴ３０のゲートのしきい値電圧より低くなり電荷の供給が減少しても、第１のダイオード３６があるために電荷を閉じ込めることができ、ゲート・ソース間電圧ＶＧを１０Ｖ程度に維持できる。この結果、図３に例示されるように、オン抵抗を５Ω以下と低く抑えつつ放電が継続され、ゲート・ソース間電圧ＶＧがしきい値Ｖｔｈより低下するとＭＯＳＦＥＴ４０及び４２が非導通となる。この場合、ゲート・ソース間電圧ＶＧを急速にゼロとできる。
【００２２】
一方、図２（ｂ）の比較例において、電荷の放電が進行し、ＭＯＳＦＥＴのゲート・ソース間電圧ＶＧが放電用ＭＯＳＦＥＴのゲート・ソース間電圧ＶＧよりも低くなり電荷の供給が減少すると、ダイオードが無いために放電用ＭＯＳＦＥＴのゲートに蓄積された電荷が抵抗を通りＲｏｎなどを介して放電される。この結果、ゲート・ソース間電圧ＶＧは図２（ａ）に例示された本具体例よりも急速に低下する。
【００２３】
この比較例において、ゲート・ソース間電圧ＶＧが５Ｖまで低下すると、図３よりオン抵抗Ｒｏｎは２０Ω以上となり、それ以下ではさらに高くなる。この高いオン抵抗のため、電荷の放電が抑制されＭＯＳＦＥＴのゲート・ソース間電圧ＶＧの低下は時間に対して緩やかとなる。放電により放電用ＭＯＳＦＥＴのゲート・ソース間電圧ＶＧがしきい値Ｖｔｈより低くなると、放電用ＭＯＳＦＥＴは非導通となり、ドレイン・ソース間が高インピーダンスとなる。この結果、電荷の放電が抑制され、ＭＯＳＦＥＴのゲートには電荷が残った状態となる。
【００２４】
このようにして、ＭＯＳＦＥＴのゲート・ソース間電圧ＶＧの緩やかな減少のためにしきい値電圧以下に低下するまでの時間が長くなる。すなわち、比較例においてＭＯＳＦＥＴがターンオフする時間は約０．９μｓｅｃであり、本第１具体例の約０．３μｓｅｃの３倍となる。なお、図２のシミュレーションにおいて、回路定数により時定数が変化するので、横軸に表す時間の絶対値を限定するものではない。
【００２５】
図４は、本発明の第２具体例にかかる光結合装置を表す回路図である。  
第２具体例においては、放電回路１８はフォトダイオードアレイ２２とＭＯＳＦＥＴ４０及び４２との間に挿入されている。この放電回路１８は、放電用ＭＯＳＦＥＴ３０と、反転回路とから構成される。反転回路は、放電用ＭＯＳＦＥＴ３０のゲートと受光第１端子１２との間に挿入された第２の抵抗３３と第１のダイオード（整流素子）３６との直列接続回路と、受光第２端子１３と放電用ＭＯＳＦＥＴ３０のソースとの間に挿入された第２のダイオード３７と、から構成されている。
【００２６】
ターンオン時は、放電用ＭＯＳＦＥＴ３０が、非導通となるので放電用ＭＯＳＦＥＴ３０のドレイン・ソース間は高インピーダンスとなり、光電流Ｉは放電回路１８での損失を充分に小さくでき、高速でターンオンできる。
【００２７】
一方、ターンオフ時は、ＭＯＳＦＥＴ４０及び４２のゲートに蓄積された電荷が第２の抵抗３３及び第１のダイオード３６を介して放電用ＭＯＳＦＥＴ３０のゲートに供給され、放電用ＭＯＳＦＥＴ３０は導通となる。この結果、ＭＯＳＦＥＴ４０及び４２のゲート・ソース間のインピーダンスはオン抵抗まで低下し、ゲートに蓄積された電荷が急速に放電される。
【００２８】
この場合、放電が進行し、ＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧が放電用ＭＯＳＦＥＴ３０のゲート・ソース間電圧より低くなっても、第１のダイオード３６があるために、放電用ＭＯＳＦＥＴ３０のゲートの電荷は保持される。この結果、放電用ＭＯＳＦＥＴ３０が非導通とならず、ＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧ＶＧをゼロとできる。また、放電用ＭＯＳＦＥＴ３０のゲートに残った電荷は、ターンオン時にフォトダイオードアレイ２２により発生した光電流Ｉにより放電され、放電用ＭＯＳＦＥＴ３０は非導通となる。以上により、ＭＯＳＦＥＴ４０及び４２を高速でターンオフできる。
【００２９】
第２具体例においても、放電回路１８は、ターンオン時には放電用ＭＯＳＦＥＴ３０のゲートと受光第２端子１３とはほぼ同電位となり、ターンオフ時には、放電用ＭＯＳＦＥＴ３０のゲートと受光第１端子１２とほぼ同電位となる反転回路を含んでいる。
【００３０】
図５は、本発明の第３具体例にかかる光結合装置を表す回路図である。  
第３具体例においては、放電回路１８はフォトダイオードアレイ２２とＭＯＳＦＥＴ４０及び４２との間に挿入されている。この放電回路１８は、放電用ＭＯＳＦＥＴ３０と、反転回路とから構成される。反転回路は、ＣＭＯＳインバータ５０と、受光第１端子１２と受光第２端子１３との間に挿入された第２のフォトトランジスタ５６と第３の抵抗５８との直列接続回路とから構成される。この場合、第２のフォトトランジスタ５６のエミッタが第３の抵抗５８と接続されると共に、ＣＭＯＳインバータ５０の入力端子へ接続される。またＣＭＯＳインバータ５０の出力端子は放電用ＭＯＳＦＥＴ３０のゲートに接続される。
【００３１】
ターンオン時は、フォトトランジスタ５６が導通し、ＣＭＯＳインバータ５０にはフォトダイオードアレイ２２により発生した光起電力が入力されＨレベルとなる。このためＣＭＯＳインバータ５０の出力はＬレベルとなり放電用ＭＯＳＦＥＴ３０が非導通となり、ＭＯＳＦＥＴ４０及び４２のゲートに電荷が蓄積され、高速ターンオンが可能となる。
【００３２】
一方、ターンオフ時には、第２のフォトトランジスタ５６が非導通となり、ＣＭＯＳインバータ５０のゲートに蓄積された電荷は第３の抵抗５８を通り放電され、ＣＭＯＳインバータ５０の入力がＬレベルとなり、出力がＨレベルとなる。この結果、ＭＯＳＦＥＴ４０及び４２のゲートの電荷が急速に放電される。この場合にも第１のダイオード（整流素子）３６が設けられているので、ＭＯＳＦＥＴ４０及び４２のゲート・ソース間電圧が低下しても、放電用ＭＯＳＦＥＴ３０のゲート・ソース間電圧ＶＧが保持されるので、放電用ＭＯＳＦＥＴ３０は導通状態を維持し、ＭＯＳＦＥＴ４０及び４２のゲート電圧を急速にゼロとでき、高速ターンオフができる。
【００３３】
第３具体例においても、放電回路１８は、ターンオン時には放電用ＭＯＳＦＥＴ３０のゲートと受光第２端子１３とはほぼ同電位となり、ターンオフ時には、放電用ＭＯＳＦＥＴ３０のゲートと受光第１端子１２とほぼ同電位となる反転回路を含んでいる。
【００３４】
これら第１〜第３の具体例においては、いずれもターンオン時には放電用ＭＯＳＦＥＴ３０が非導通であるので高インピーダンスとなり、光電流の損失を抑えつつ出力段ＭＯＳＦＥＴのゲートへ電荷を蓄積し急速ターンオンを可能とする。一方、ターンオフ時には放電用ＭＯＳＦＥＴのゲートに蓄積された電荷をダイオードにより閉じ込めて導通状態を継続できるので、出力段ＭＯＳＦＥＴのゲートに蓄積された電荷を殆どゼロまで放電できる。この結果、出力段ＭＯＳＦＥＴを非導通とし、急速にターンオフできる。このように第１〜第３具体例により、スイッチング時間が短縮された光結合装置が提供される。
【００３５】
以上の具体例とは異なり、放電回路をディプレッション型ＦＥＴにより構成する方法も考えられる。この場合、ターンオン時には、光電流を抵抗経由で通すことにより、ゲートをソースより低電位とし、ＦＥＴを非導通とする。これにより出力段ＭＯＳＦＥＴのゲート・ソース間インピーダンスを高くし光電流の損失を低減しつつ急速にゲートへ電荷を蓄積できる。また、ターンオフ時には、抵抗を介して電荷が移動し、ＭＯＳＦＥＴのゲート・ソース間電圧を等しくし、ＭＯＳＦＥＴを導通とする。この結果、出力段ＭＯＳＦＥＴのゲート・ソース間インピーダンスを低くでき、出力段ＭＯＳＦＥＴのゲートに蓄積された電荷を急速に放電できる。
【００３６】
なお、出力段ＭＯＳＦＥＴは、エンハンスメント型を用いることが多い。このため、ＬＥＤを除く光結合装置を集積化する場合に、エンハンスメント型及びディプレッション型の両方のＭＯＳＦＥＴの製造プロセスを備えることになると、工程が複雑となる。これに対して、本具体例においては、例えば、ＮチャネルＭＯＳＦＥＴの製造プロセスのみで、ＬＥＤを除いて集積回路とすることができるので工程が簡素化できる。
【００３７】
図６は、本発明の実施の形態にかかる集積化された１チップのレイアウトの具体例を表す模式図である。ＭＯＳＦＥＴ４０及び４２をはさんで、フォトダイオードアレイ２２が配置されている。フォトダイオードアレイ２２を構成するフォトダイオードは金属材料からなる配線層７４により直列接続される。放電回路１８の領域には、放電用ＭＯＳＦＥＴ１８，ダイオード、フォトダイオード、抵抗などが形成される。ＭＯＳＦＥＴ４０及び４２のドレインＤは、配線層７０によりボンディングパッド６０及び６２へそれぞれに接続され、さらにボンディングワイヤ７８により出力第１端子１４及び出力第２端子１５へと接続される。ＭＯＳＦＥＴ４０及び４２，フォトダイオードアレイ２２、放電回路１８の領域は、トレンチ７６により分離される。ＬＥＤを除いて集積化された１チップＩＣを用いることにより光結合装置の小型化が可能となる。
【００３８】
次に、集積回路において、放電用ＭＯＳＦＥＴ１８のゲートに電荷を閉じ込めるためのダイオードの構造の変形例を説明する。  
図７は、以上説明した各具体例において用いることができるダイオード（整流素子）の変形例の構成を表す図である。図７（ａ）では、ＮＰＮトランジスタのベース（Ｂ）及びコレクタ（Ｃ）を接続し、エミッタ（Ｅ）との間のｐｎ接合ダイオードを用いる。図７（ｂ）では、ＰＮＰトランジスタのベース及びエミッタを接続し、コレクタとの間のｐｎ接合を用いる。図７（ｃ）では、ＮチャネルＭＯＳＦＥＴのドレイン及びゲートを接続し、バックゲート及びソースとの間のｐｎ接合を用いる。図７（ｄ）では、サイリスタのアノード及びゲートを接続し、カソードとの間のｐｎ接合を用いる。
【００３９】
以上の具体例において、出力段ＭＯＳＦＥＴは２個により構成されている。このようにすると交流負荷及び両方向耐圧が必要な用途に応用できる。一方、出力段ＭＯＳＦＥＴを１段とすると、主として直流用途となるが構成をより簡素にできる。
【００４０】
また、以上の具体例において、出力段及び放電用のＭＯＳＦＥＴをＮチャネル構造としたがＰチャネル構造であっても良い。この場合、フォトダイオードアレイ２２、第１のダイオード３６、第２のダイオード、第１のフォトダイオード３６、第２のフォトダイオードなどの導電性を逆とすればよい。
【００４１】
以上、図面を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれら具体例に限定されない。光結合装置を構成するＭＯＳＦＥＴ，受光素子、ＬＥＤ，フォトダイオード、ダイオード、抵抗などのサイズ、形状、配置などに関して、当業者が設計変更を行ったものであっても、本発明の主旨を逸脱しない限り本発明の範囲に包含される。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１具体例にかかる光結合装置を表す回路図である。
【図２】ＭＯＳＦＥＴのゲート電圧のシミュレーション結果のグラフ図であり、同図（ａ）は本具体例、同図（ｂ）は比較例をそれぞれ表す。
【図３】ＭＯＳＦＥＴのオン抵抗のゲート・ソース間電圧依存性を表すグラフ図である。
【図４】本発明の第２具体例にかかる光結合装置を表す回路図である。
【図５】本発明の第３具体例にかかる光結合装置を表す回路図である。
【図６】本発明の具体例にかかる半導体集積回路のレイアウトを表す模式図である。
【図７】本具体例に用いるダイオードの構成を表す図である。
【符号の説明】
【００４３】
１２  受光第１端子、１３  受光第２端子、１４  出力第１端子、１５  出力第２端子  １８  放電回路、２０  ＬＥＤ，２２  フォトダイオードアレイ、３０  放電用ＭＯＳＦＥＴ，３２  第１フォトトランジスタ、３３  第２の抵抗、３４  第１の抵抗、３６  第１のダイオード、３７  第２のダイオード、４０及び４２  ＭＯＳＦＥＴ，５０  ＣＭＯＳインバータ、５６  第２のフォトトランジスタ、５８  第３の抵抗、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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