(57)【要約】【課題】半導体集積回路の電源遮断におけるデータ保持回路のデータ破壊に対して、面積および電力の増加なくデータ復帰を高速に行う。【解決手段】データ保持回路を構成するインバータにおいて、第１のＮＭＯＳトランジスタＱＮ１と第１のＰＭＯＳトランジスタＱＰ１の電流能力を調整する。電源電圧が所定の電圧Ｖａ未満になるとＯＮ状態、ＯＦＦ状態にかかわらず、どちらか一方のトランジスタの電流能力が大きくなるように、しきい値電圧、Ｗサイズ、Ｌサイズを調整する。これにより、入力端子Ｔinの信号状態にかかわらず、出力信号が固定されることになる。電源電圧を０Ｖに一旦設定した上で通常の電源電圧に復帰した後のデータ保持回路のデータ状態を任意に設定できる。応用として、半導体集積回路の内部ノードをリーク電流が少ない状態に設定し、半導体集積回路の低消費電力を可能とする。【選択図】図１
2008035200.tif 000002
【特許請求の範囲】
【請求項１】
任意の情報を記憶可能なデータ保持回路を含む半導体集積回路装置であって、前記データ保持回路に前もって記憶されたデータ状態にかかわらず、前記データ保持回路の電源電圧を所定の電圧未満に設定し、その後、前記データ保持回路の電源電圧を所定の電圧以上に設定することにより、前記データ保持回路を所望のデータ状態に設定可能に構成してある半導体集積回路装置。
【請求項２】
ＣＭＯＳトランジスタにより構成された第１のインバータと第２のインバータを含むラッチ回路に構成された半導体集積回路装置であって、
前記第１のインバータは第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタで構成され、
前記第２のインバータは第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタで構成され、
前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第１のＮＭＯＳトランジスタの電流能力が前記第１のＰＭＯＳトランジスタの電流能力よりも大きくなり、前記第２のＰＭＯＳトランジスタの電流能力が前記第２のＮＭＯＳトランジスタの電流能力よりも大きくなるように構成されている請求項１に記載の半導体集積回路装置。
【請求項３】
ＣＭＯＳトランジスタにより構成された第１のインバータと第２のインバータを含むラッチ回路に構成された半導体集積回路装置であって、
前記第１のインバータは第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタで構成され、
前記第２のインバータは第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタで構成され、
前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第１のＰＭＯＳトランジスタの電流能力が前記第１のＮＭＯＳトランジスタの電流能力よりも大きくなり、前記第２のＮＭＯＳトランジスタの電流能力が前記第２のＰＭＯＳトランジスタの電流能力よりも大きくなるように構成されている請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート幅により調整され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート幅により調整されている請求項２または請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート長により調整され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート長により調整されている請求項２から請求項４までのいずれかに記載の半導体集積回路装置。
【請求項６】
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート酸化膜厚により調整され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート酸化膜厚により調整されている請求項２から請求項５までのいずれかに記載の半導体集積回路装置。
【請求項７】
前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のしきい値電圧により調整され、
前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のしきい値電圧により調整されている請求項２から請求項６までのいずれかに記載の半導体集積回路装置。
【請求項８】
前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタの他に、データ保持ノードに所定の電流を流す電流源を備えている請求項２から請求項７までのいずれかに記載の半導体集積回路装置。
【請求項９】
前記電流源が抵抗素子により構成されている請求項８に記載の半導体集積回路装置。
【請求項１０】
前記電流源がＭＯＳトランジスタにより構成されている請求項８に記載の半導体集積回路装置。
【請求項１１】
請求項１から請求項１０までのいずれかに記載の半導体集積回路装置を用いて、半導体集積回路の電源電圧を所定の電圧未満にすることで、半導体集積回路内のデータ状態を意図的に静止時リーク電流が小さくなるように設定することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１から請求項１１までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた通信装置。
【請求項１３】
請求項１から請求項１１までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた情報再生装置。
【請求項１４】
請求項１から請求項１１までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた画像表示装置。
【請求項１５】
請求項１から請求項１１までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた電子装置。
【請求項１６】
請求項１から請求項１１までのいずれかに記載の半導体集積回路装置を有する半導体集積回路を備えた電子制御装置。
【請求項１７】
請求項１６に記載の電子制御装置を備えた移動機能を有する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラッチ、フリップフロップ、ＳＲＡＭなどのデータ保持回路を備えた半導体集積回路装置およびその関連技術に関する。
【背景技術】
【０００２】
携帯端末は、待ち受け状態が大部分を占める。したがって、携帯端末向けの半導体集積回路装置においては、その低消費電力化の対策として待機時のリーク電流の削減が効果的である。リーク電流の削減技術として、電源制御技術、基板制御技術、電源遮断技術など多くの提案がなされている。中でも電源遮断技術は、半導体集積回路の待機状態において不要な回路の電源供給を止めるものであり、低リーク化効果は大きい。しかし、電源供給を止めることから、回路内のデータ保持回路のデータが破壊されてしまう。待機前に記録されたデータを保持する必要がある場合には、別の回路にデータを逃がすなどの複雑な回路構成と動作が必要であり、データ回避部分の面積の増加、データ回避処理および復帰処理における電力が増加する（例えば、非特許文献１参照）。
【０００３】
また、待機前に記録されたデータを保持しておく必要がない回路においても、待機時から動作時に復帰するときに回路内部のデータを所定の状態にリセットする必要があり、この動作のための電力と処理時間が必要である。
【非特許文献１】桜井貴康 他、「低消費電力、高速ＬＳＩ技術」、リアライズ社、pp64-68、1998
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電源遮断技術は半導体集積回路の待機時の電力削減に効果的であるが、内部のデータ保持回路に記録されたデータを保持することができない。図１２にラッチ回路を例にした電源遮断技術の概要を示す。
【０００５】
ＱＮ１は第１のＮＭＯＳトランジスタ、ＱＰ１は第１のＰＭＯＳトランジスタ、ＱＮ２は第２のＮＭＯＳトランジスタ、ＱＰ２は第２のＰＭＯＳトランジスタ、ｎ１，ｎ２はラッチノード、ＶＤＤは電源端子、ＶＳＳはグランド端子、ＱＳは電源供給スイッチである。
【０００６】
通常の待機時では、ラッチノードｎ１，ｎ２にそれぞれ“Ｈ”または“Ｌ”のデータが記録されている。このとき、このラッチ回路にはあるリーク電流が流れている。電源供給スイッチＱＳをオフして電源供給を遮断すれば、内部トランジスタに流れるリーク電流は基本的にはゼロになり、ラッチ回路の低消費電力化が図れる。しかし、ラッチノードｎ１，ｎ２に記録されていた“Ｈ”または“Ｌ”のデータは破壊される。そして、電源供給スイッチＱＳをオンし電源供給状態に移ったとき、ラッチノードｎ１，ｎ２のデータは所望のデータとは異なるものとなり、上記動作を繰り返すたびにランダムに“Ｈ”または“Ｌ”になる。
【０００７】
この現象を説明するために、図１３に通常のＣＭＯＳインバータ特性を示す。Ｔinは入力端子、Ｔoutは出力端子である。
【０００８】
このＣＭＯＳインバータ回路において、出力状態の“Ｈ”または“Ｌ”は、インバータを構成するＮＭＯＳトランジスタとＰＭＯＳトランジスタのＯＮ電流およびＯＦＦ電流の大小関係で決定される。
【０００９】
図１３（ｂ）にＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰの電流特性を示す。ＮＭＯＳトランジスタＱＮの特性曲線は実線で示され、ＰＭＯＳトランジスタＱＰの特性曲線は破線で示されている。ＮＭＯＳトランジスタＱＮにおいて矢印Ｙ１で示すようにＯＮ電流ＩON_NはＯＦＦ電流ＩOFF_Nより常に大きく、ＰＭＯＳトランジスタＱＰにおいて矢印Ｙ２で示すようにＯＮ電流ＩON_PはＯＦＦ電流ＩOFF_Pより常に大きい。したがって、出力端子Ｔoutの電位は、入力信号によって決定されたＯＮ状態のトランジスタのソース側電圧に固定されることになる。また、電源電圧ＶＤＳの全領域で、矢印Ｙ３で示すようにＯＮ電流ＩON_N，ＩON_PはＯＦＦ電流ＩOFF_N，ＩOFF_Pよりも大きい。ただし、電源電圧が０Ｖ付近ではＮＭＯＳトランジスタＱＮおよびＰＭＯＳトランジスタＱＰのＯＮ電流とＯＦＦ電流はほとんど等しくなるため、この領域ではインバータの出力端子は不定となる。
【００１０】
以上のように、ラッチ回路への電源供給を遮断する場合、データが破壊されてしまうため、データを保持する必要のある回路には電源遮断技術は使えない。また、データを保持する必要がない回路でも、初期状態を設定するためデータのリセット動作が必要になり、時間的、電力的なデメリットが生じる。
【００１１】
本発明は、このような事情に鑑みて創作したものであり、電源遮断時に電源遮断前のデータを保持しておく必要はないが、特定のデータ状態に設定する必要があるデータ保持回路を含む半導体集積回路装置を、電力の増加、面積の増加、複雑な動作の追加なしに実現し、併せて、半導体集積回路内の内部ノードを所定のデータ状態に設定することを通じて、半導体集積回路を流れるリーク電流を削減することを目的としている。
【課題を解決するための手段】
【００１２】
本発明は、任意の情報を記憶可能なデータ保持回路を含む半導体集積回路装置において、前記データ保持回路に前もって記憶されたデータ状態にかかわらず、前記データ保持回路の電源電圧を所定の電圧未満に設定し、その後、前記データ保持回路の電源電圧を所定の電圧以上に設定することにより、前記データ保持回路を所望のデータ状態に設定可能に構成してあることを特徴とするものである。
【００１３】
例えば、電源電圧を一旦所定の電圧未満に設定した後、所定の電圧以上に設定すれば、出力端子に必ず“Ｌ”を得るように構成する。あるいは、電源電圧を一旦所定の電圧未満に設定した後、所定の電圧以上に設定すれば、出力端子に必ず“Ｈ”を得るように構成する。
【００１４】
すなわち、本発明による半導体集積回路装置は、ＣＭＯＳトランジスタにより構成された第１のインバータと第２のインバータを含むラッチ回路に構成された半導体集積回路装置であって、前記第１のインバータは第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタで構成され、前記第２のインバータは第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタで構成され、どの電源電圧状態でも各トランジスタのＯＮ電流がＯＦＦ電流と比較して大きい通常のラッチ回路とは異なり、前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第１のＮＭＯＳトランジスタの電流能力が前記第１のＰＭＯＳトランジスタの電流能力よりも大きくなり、前記第２のＰＭＯＳトランジスタの電流能力が前記第２のＮＭＯＳトランジスタの電流能力よりも大きくなるように構成されている。
【００１５】
この場合、電源電圧を一旦所定の電圧未満に設定した後、所定の電圧以上に設定すれば、ラッチ回路の出力端子に必ず“Ｈ”を得ることになる。
【００１６】
また、本発明による半導体集積回路装置は、ＣＭＯＳトランジスタにより構成された第１のインバータと第２のインバータを含むラッチ回路に構成された半導体集積回路装置であって、前記第１のインバータは第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタで構成され、前記第２のインバータは第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタで構成され、どの電源電圧状態でも各トランジスタのＯＮ電流がＯＦＦ電流と比較して大きい通常のラッチ回路とは異なり、前記ラッチ回路は電源電圧がある所定の電圧未満になったときに、前記第１のＰＭＯＳトランジスタの電流能力が前記第１のＮＭＯＳトランジスタの電流能力よりも大きくなり、前記第２のＮＭＯＳトランジスタの電流能力が前記第２のＰＭＯＳトランジスタの電流能力よりも大きくなるように構成されている。
【００１７】
この場合、電源電圧を一旦所定の電圧未満に設定した後、所定の電圧以上に設定すれば、ラッチ回路の出力端子に必ず“Ｌ”を得ることになる。
【００１８】
上記のような電流能力の大小関係を設定するのに、ＮＭＯＳトランジスタまたはＰＭＯＳトランジスタのゲート幅、ゲート長、ゲート酸化膜厚、しきい値電圧の調整をもって設定する。具体的には以下のとおりである。
【００１９】
上記の構成において、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート幅により調整され、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート幅により調整されているという態様がある。
【００２０】
また上記の構成において、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート長により調整され、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート長により調整されているという態様もある。
【００２１】
また上記の構成において、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のゲート酸化膜厚により調整され、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のゲート酸化膜厚により調整されているという態様もある。
【００２２】
また上記の構成において、前記第１のＮＭＯＳトランジスタと前記第１のＰＭＯＳトランジスタの電流比が、前記第１のＮＭＯＳトランジスタまたは前記第１のＰＭＯＳトランジスタの少なくとも一方のしきい値電圧により調整され、前記第２のＮＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタの電流比が、前記第２のＮＭＯＳトランジスタまたは前記第２のＰＭＯＳトランジスタの少なくとも一方のしきい値電圧により調整されているという態様もある。
【００２３】
以上のように、本発明によれば、電源電圧を所定の電圧未満に設定し、その後、所定の電圧以上に設定することで、半導体集積回路内の特定ノードを所望のデータ状態に設定することができる。それにより、リーク電流削減のため電源電圧を下げる、または電源供給を遮断する状態から復帰する動作を高速に行うことができる。また、そのために必要な回路は小規模であり、面積増加が少なく、データを任意の状態に設定するための複雑な処理動作の追加や、その処理に発生する消費電力の増加がない。
【００２４】
また上記の構成において、前記第１のＮＭＯＳトランジスタ、前記第１のＰＭＯＳトランジスタ、前記第２のＮＭＯＳトランジスタ、前記第２のＰＭＯＳトランジスタの他に、データ保持ノードに所定の電流を流す電流源を備えているという態様がある。
【００２５】
上記の構成において、前記電流源が抵抗素子により構成されているという態様がある。
【００２６】
また上記の構成において、前記電流源がＭＯＳトランジスタにより構成されているという態様もある。
【００２７】
この方式においても、上記と同様に、電源電圧を一旦所定の電圧未満に設定した後、所定の電圧以上に設定すれば、ラッチ回路の出力端子に必ず“Ｈ”または必ず“Ｌ”を得ることになる。
【００２８】
また上記の構成において、半導体集積回路の電源電圧を所定の電圧未満にすることで、半導体集積回路内のデータ状態を意図的に静止時リーク電流が小さくなるように設定することも可能である。
【００２９】
なお、上記技術内容を有する半導体集積回路を備えた通信装置も有用である。
【００３０】
また、上記技術内容を有する半導体集積回路を備えた情報再生装置も有用である。
【００３１】
また、上記技術内容を有する半導体集積回路を備えた画像表示装置も有用である。
【００３２】
また、上記技術内容を有する半導体集積回路を備えた電子装置も有用である。
【００３３】
また、上記技術内容を有する半導体集積回路を備えた電子制御装置も有用である。
【００３４】
また、上記電子制御装置を備えた移動機能を有する装置も有用である。
【発明の効果】
【００３５】
本発明によれば、電源電圧を所定の電圧未満に設定し、その後、所定の電圧以上に設定することで、半導体集積回路内の特定ノードを所望のデータ状態に設定することができる。その結果、リーク電流削減のために電源電圧を下げる状態または電源供給を遮断する状態からの復帰動作を高速に行うことができる。また、そのために必要な回路は小規模であり、面積増加が少なく、データを任意の状態に設定するための複雑な処理動作の追加や、その処理に発生する消費電力の増加がない。
【００３６】
また、本発明を応用することで、半導体集積回路内部のノードをリーク電流が少ない状態に設定することができ、半導体集積回路の低消費電力化に活かせる。
【００３７】
以上のように、電源電圧を所定の電圧未満に設定することで、簡単容易に半導体内部ノードを任意のデータ状態に自己復帰させることができ、様々な応用が期待される。
【発明を実施するための最良の形態】
【００３８】
まず、本発明の技術的原理の概要を説明する。
【００３９】
（原理の説明）
図１は本発明の実施の形態における基本的なインバータ回路を示す。図１（ａ）において、ＱＮはＮＭＯＳトランジスタ、ＱＰはＰＭＯＳトランジスタ、Ｔinはインバータ回路の入力端子、Ｔoutは出力端子、ＶＤＤは電源端子、ＶＳＳはグランド端子である。このインバータ回路において、ＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰの電流能力に特徴をもたせる。
【００４０】
図１（ｂ）にＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰの電流特性を示す。ＮＭＯＳトランジスタＱＮの特性曲線は実線で示され、ＰＭＯＳトランジスタＱＰの特性曲線は破線で示されている。従来技術の場合の図１３との比較において、破線で示すＰＭＯＳトランジスタＱＰの特性曲線がともに大きく下げられている。ＮＭＯＳトランジスタＱＮにおいて矢印Ｙ１で示すようにＯＮ電流ＩON_NはＯＦＦ電流ＩOFF_Nより常に大きく、ＰＭＯＳトランジスタＱＰにおいて矢印Ｙ２で示すようにＯＮ電流ＩON_PはＯＦＦ電流ＩOFF_Pより常に大きい。また、電源電圧ＶＤＳが任意の所定の電圧Ｖａ以上の電圧領域では、矢印Ｙ３で示すようにＯＮ電流ＩON_N，ＩON_PはＯＦＦ電流ＩOFF_N，ＩOFF_Pよりも大きい。
【００４１】
しかし、上記のようにＰＭＯＳトランジスタＱＰのＯＮ電流ＩON_Pを下げたことから、このＯＮ電流ＩON_Pの特性曲線がＮＭＯＳトランジスタＱＮのＯＦＦ電流ＩOFF_Nの特性曲線に対して交差した状態となっている。その交差点での電源電圧がＶａである。したがって、電源電圧が所定の電圧Ｖａ未満になると、矢印Ｙ４で示すようにＮＭＯＳトランジスタＱＮのＯＦＦ電流ＩOFF_Nの方がＰＭＯＳトランジスタＱＰのＯＮ電流ＩON_Pよりも大きくなっている。すなわち、ＰＭＯＳトランジスタＱＰのＯＮ電流ＩON_PとＮＭＯＳトランジスタＱＮのＯＦＦ電流ＩOFF_Nの大小関係が所定の電圧Ｖａを境に逆転している。その結果として、ＶＤＳ＜Ｖａの領域Ａでは、ＯＮ、ＯＦＦのいかんにかかわらず、ＮＭＯＳトランジスタＱＮの電流能力はＰＭＯＳトランジスタＱＰの電流能力よりも大きくなっている。
【００４２】
通常、インバータ回路の動作において出力の信号状態は、インバータを構成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの電流能力の関係によって決定される。つまり、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのＯＮ電流は常にＯＦＦ電流より大きいため、入力の信号とは反転した信号を出力することになる。
【００４３】
これに対して、本実施の形態のインバータ回路は、図１（ｂ）で示したとおり、ＶＤＳ＜Ｖａの領域Ａでは、ＮＭＯＳトランジスタＱＮの電流能力がＰＭＯＳトランジスタＱＰよりも大きいので、入力端子Ｔinの信号レベルに関係なく、領域Ａでは出力端子Ｔoutは常に“Ｌ”出力となる。したがって、電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定すれば、出力端子Ｔoutに必ず“Ｌ”を得る。
【００４４】
図１（ｂ）のような電流特性にするには、ＮＭＯＳトランジスタＱＮとＰＭＯＳトランジスタＱＰのしきい値電圧、Ｗサイズ、Ｌサイズ、ゲート酸化膜厚などを調整することで実現する。ＷはＭＯＳトランジスタタのゲート幅、Ｌはゲート長である。
【００４５】
なお、図１では、ＶＤＳ＜Ｖａの領域Ａにおいて、ＮＭＯＳトランジスタＱＮの電流能力がＰＭＯＳトランジスタＱＰより大きい状態を示したが、逆に、ＶＤＳ＜Ｖａの領域Ａで、ＯＮ、ＯＦＦのいかんにかかわらず、ＰＭＯＳトランジスタＱＰの電流能力をＮＭＯＳトランジスタＱＮよりも大きくするのでもよい。その場合には、電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定すれば、出力端子Ｔoutに必ず“Ｈ”を得る。
【００４６】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００４７】
（実施の形態１）
図２は本発明の実施の形態１の半導体集積回路装置を示す。図２（ａ）において、ＱＮ１は第１のＮＭＯＳトランジスタ、ＱＰ１は第１のＰＭＯＳトランジスタ、ＱＮ２は第２のＮＭＯＳトランジスタ、ＱＰ２は第２のＰＭＯＳトランジスタ、Ｅ１は電源制御回路である。
【００４８】
第１のＮＭＯＳトランジスタＱＮ１と第１のＰＭＯＳトランジスタＱＰ１の電流能力は、電源電圧が任意の所定の電圧Ｖａ未満になると、ＯＮ状態、ＯＦＦ状態にかかわらず、どちらかのトランジスタの電流能力が大きくなるように設定してある。
【００４９】
第２のＮＭＯＳトランジスタＱＮ２と第２のＰＭＯＳトランジスタＱＰ２の電流能力は、電源電圧が所定の電圧Ｖａ未満になると、ＯＮ状態、ＯＦＦ状態にかかわらず、どちらかのトランジスタの電流能力が大きくなるように設定してある。
【００５０】
ただし、大小関係は、前者と後者で互いに逆の関係となっている。
【００５１】
図２（ｂ）は、本実施の形態のラッチ回路において電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定した場合の動作を示したものである。
【００５２】
条件１は、電源電圧が所定の電圧Ｖａ未満において、各トランジスタのＯＮ状態およびＯＦＦ状態にかかわらず、第１のＮＭＯＳトランジスタＱＮ１の電流能力が第１のＰＭＯＳトランジスタＱＰ１より常に大きく、かつ、第２のＰＭＯＳトランジスタＱＰ２の電流能力が第２のＮＭＯＳトランジスタＱＮ２よりも常に大きくなるように設定されたものである。
【００５３】
条件２は、電源電圧が所定の電圧Ｖａ未満において、各トランジスタのＯＮ状態およびＯＦＦ状態にかかわらず、第１のＰＭＯＳトランジスタＱＰ１の電流能力が第１のＮＭＯＳトランジスタＱＮ１より常に大きく、かつ、第２のＮＭＯＳトランジスタＱＮ２の電流能力が第２のＰＭＯＳトランジスタＱＰ２よりも常に大きくなるように設定されたものである。
【００５４】
電源電圧を所定の電圧Ｖａ未満に設定する前の通常待機状態では、通常の電源電圧ＶＤＤが印加され、回路にリーク電流ＩOFFが流れる。このとき、ラッチ回路には任意のデータが記録されている。電源制御回路Ｅ１において電源電圧を０Ｖに設定すれば、リーク電流が流れなくなり、低消費電力化が実現するわけである。このとき、ラッチノードは電源電圧が供給されないため、データは保持できない。
【００５５】
この後、電源制御回路Ｅ１において電源供給を開始し通常待機状態に移るとき、条件１であれば、第１のＮＭＯＳトランジスタＱＮ１および第２のＰＭＯＳトランジスタＱＰ２の電流能力が大きいのでラッチノードｎ１には常に“Ｈ”状態のデータが書き込まれる。一方、条件２であれば、第１のＰＭＯＳトランジスタＱＰ１および第２のＮＭＯＳトランジスタＱＮ２の電流能力が大きいのでラッチノードｎ１には常に“Ｌ”状態のデータが書き込まれる。
【００５６】
このように本実施の形態のラッチ回路は、電源電圧を一旦所定の電圧Ｖａ未満にした後でも所望のデータ状態に復帰することが可能である。
【００５７】
本実施の形態を用いることで、例えばＬＳＩの立ち上げ時に外部からデータを読み込み、内部メモリ領域にデータを書き込む必要がある場合、電源電圧を一旦所定の電圧Ｖａ未満に設定するだけで、必要なメモリのデータ設定が可能である。したがって、データを読み込むためのシステム、動作、電力も不要である。また、通常動作時には通常のラッチと同様に動作することが可能である。
【００５８】
本実施の形態のラッチ回路の各ノードは他の回路と接続されているため、この接続を介して流れるリーク電流成分を考慮してラッチを構成するトランジスタの電流能力を決定すればよい。
【００５９】
（実施の形態２）
図３は本発明の実施の形態２の半導体集積回路装置を示す。図３において、ＱＮ３はノーマリＯＦＦの第３のＮＭＯＳトランジスタ、ＱＰ３はノーマリＯＦＦの第３のＰＭＯＳトランジスタである。このラッチ回路では、インバータ以外に、ラッチノードｎ１にノーマリＯＦＦの第３のＮＭＯＳトランジスタＱＮ３、ラッチノードｎ２にノーマリＯＦＦの第３のＰＭＯＳトランジスタＱＰ３を設けた構成が特徴となっている。その他の構成については、実施の形態１の場合の図２と同様であるので、同一の構成要素について同一の参照符号を付すにとどめ、詳しい説明は省略する。
【００６０】
電源電圧を所定の電圧Ｖａ未満に設定したときに、第２のＮＭＯＳトランジスタＱＮ２のＯＦＦ電流と第３のＮＭＯＳトランジスタＱＮ３のＯＦＦ電流の和が第２のＰＭＯＳトランジスタＱＰ２のＯＮ電流より大きく、同時に第１のＰＭＯＳトランジスタＱＰ１のＯＦＦ電流と第３のＰＭＯＳトランジスタＱＰ３のＯＦＦ電流の和が第１のＮＭＯＳトランジスタＱＮ１のＯＮ電流より大きくなるように、第３のＮＭＯＳトランジスタＱＮ３と第３のＰＭＯＳトランジスタＱＰ３を設定してある。すなわち、ラッチノードｎ１からグランド端子ＶＳＳへの電流能力を電源端子ＶＤＤからラッチノードｎ１への電流能力よりも大きくし、電源端子ＶＤＤからラッチノードｎ２への電流能力をラッチノードｎ２からグランド端子ＶＳＳへの電流能力よりも大きくしている。
【００６１】
このラッチ回路の電源電圧を一旦所定の電圧Ｖａ未満に設定し、再度電源電圧を所定の電圧Ｖａ以上に設定すると、ラッチノードｎ１は“Ｌ”のデータに固定され、ラッチノードｎ２は“Ｈ”のデータに固定される。
【００６２】
このようにラッチ回路に第３のＮＭＯＳトランジスタＱＮ３および第３のＰＭＯＳトランジスタＱＰ３を設けることで、電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定することで、ラッチノードを所望のデータ状態に設定することが可能である。
【００６３】
また、本実施の形態は、実施の形態１と同様に、ラッチ回路の各ノードは他の回路と接続されているため、この接続を介して流れるリーク電流成分を考慮してラッチを構成するトランジスタの電流能力を決定すればよい。
【００６４】
（実施の形態３）
図４は本発明の実施の形態３の半導体集積回路装置を示す。図４において、Ｒ１は第１の抵抗、Ｒ２は第２の抵抗である。このラッチ回路では、インバータ以外に、ラッチノードｎ１に第１の抵抗Ｒ１、ラッチノードｎ２に第２の抵抗Ｒ２を設けた構成が特徴となっている。その他の構成については、実施の形態１の場合の図２と同様であるので、同一の構成要素について同一の参照符号を付すにとどめ、詳しい説明は省略する。
【００６５】
電源電圧を所定の電圧Ｖａ未満に設定したときに、第２のＮＭＯＳトランジスタＱＮ２のＯＦＦ電流と第１の抵抗Ｒ１を流れる電流の和が第２のＰＭＯＳトランジスタＱＰ２のＯＮ電流より大きく、同時に第１のＰＭＯＳトランジスタＱＰ１のＯＦＦ電流と第２の抵抗Ｒ２を流れる電流の和が第１のＮＭＯＳトランジスタＱＮ１のＯＮ電流より大きくなるように、第１の抵抗Ｒ１と第２の抵抗Ｒ２の抵抗値を設定してある。すなわち、ラッチノードｎ１からグランド端子ＶＳＳへの電流能力を電源端子ＶＤＤからラッチノードｎ１への電流能力よりも大きくし、電源端子ＶＤＤからラッチノードｎ２への電流能力をラッチノードｎ２からグランド端子ＶＳＳへの電流能力よりも大きくしている。
【００６６】
このラッチ回路の電源電圧を一旦所定の電圧Ｖａ未満に設定し、その後、所定の電圧Ｖａ以上に設定することで、ラッチノードｎ１は“Ｌ”のデータに固定され、ラッチノードｎ２は“Ｈ”のデータに固定される。
【００６７】
このようにラッチ回路に第１の抵抗Ｒ１および第２の抵抗Ｒ２を設けることで、電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定することで、ラッチノードを所望のデータ状態に設定することが可能である。
【００６８】
また、本実施の形態は、実施の形態１と同様に、ラッチ回路の各ノードは他の回路と接続されているため、この接続を介して流れるリーク電流成分を考慮してラッチを構成するトランジスタの電流能力を決定すればよい。
【００６９】
（実施の形態４）
次に、本発明の実施の形態４を説明する。図５は２入力ＮＡＮＤ回路における入力信号の違いによるリーク電流の差を表したものである。図５において、Ｔinは２入力ＮＡＮＤ回路の一方の入力端子である。ここで、もう一方の入力端子は仮にＶＤＤ固定とする。
【００７０】
図５（ａ）に示すように、入力端子Ｔinの信号が“Ｈ”の場合、ＮＭＯＳトランジスタはすべてＯＮ状態となり、ＰＭＯＳトランジスタはすべてＯＦＦ状態となる。その結果、２個のＰＭＯＳトランジスタがリーク電流を流すパスとなる。逆に、図５（ｂ）に示すように、入力端子Ｔinの信号が“Ｌ”の場合、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタとも１個はＯＮ状態となり、もう１個はＯＦＦ状態となる。その結果、１個のＮＭＯＳトランジスタがリーク電流を流すパスとなる。この２入力ＮＡＮＤ回路において、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのしきい値電圧、Ｗサイズ、Ｌサイズ、リーク電流特性が基本的に同じであれば、入力端子の信号が“Ｌ”の方が“Ｈ”に比べてリーク電流が少なくなることが分かる。また、縦積みトランジスタは１段のトランジスタよりリーク電流を大きく削減することができるので、この効果も得られる。
【００７１】
このように、半導体集積回路において待機状態の内部ノードの信号状態を選ぶことができれば、半導体集積回路のリーク電流削減が可能である。
【００７２】
図６は本発明の実施の形態４の半導体集積回路装置を示す。図６において、１１はラッチ回路、ＴＭはトランスミッションゲート、１２は３入力ＮＡＮＤ回路、１３は３入力ＮＯＲ回路、Ｔin１は３入力ＮＡＮＤ回路１２の入力端子、Ｔin２は３入力ＮＯＲ回路１３の入力端子である。
【００７３】
ラッチ回路１１は、電源電圧を所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定することで、ノードＴin１の電位を“Ｌ”、ノードＴin２を“Ｈ”に設定することができるものとする。この場合、３入力ＮＡＮＤ回路１２において、静止時に意図的にノードＴin１の電位を“Ｌ”に設定することにより、図５で説明した理由に従ってリーク電流を大きく削減することができる。また、３入力ＮＯＲ回路１３において、静止時に意図的にノードＴin２の電位を“Ｈ”に設定することにより、リーク電流を大きく削減することができる。そのとき、ラッチ回路１１のデータを保つためにトランスミッションゲートＴＭなどを用いる。ラッチ回路１１のデータを保つことができれば、他のスイッチでも構わない。
【００７４】
この実施の形態は、電源電圧を一旦所定の電圧Ｖａ未満に設定した後、所定の電圧Ｖａ以上に設定し、動作を開始するまでの消費電力を削減することができる。また、各ブロックの電源遮断を行うよりも、より簡単に構成でき、電源数を増やすことがないため、面積増加のデメリットも少ない。
【００７５】
図７は、本発明の半導体集積回路装置を備えた通信装置の概観を示す。携帯電話２０は、ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２を備えている。ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、ベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２ならびにこれらを備えた携帯電話２０についても低電力動作が可能となる。さらに、携帯電話２０が備えている半導体集積回路であってベースバンドＬＳＩ２１およびアプリケーションＬＳＩ２２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。
【００７６】
なお、このような通信装置は、携帯電話に限定されるものではなく、これ以外にも、例えば、通信システムにおける送信機・受信機やデータ伝送を行うモデム装置などを含むものである。このように構成することによって、有線・無線や光通信・電気通信の種類を問わず、また、デジタル方式・アナログ方式の種類を問わず、あらゆる通信装置について消費電力低減の効果を得ることができる。
【００７７】
図８は、本発明の半導体集積回路装置を備えた情報再生装置の概観を示す。光ディスク装置３０は、光ディスクから読み取った信号を処理するメディア信号処理ＬＳＩ３１と、その信号の誤り訂正や光ピックアップのサーボ制御を行う誤り訂正・サーボ処理ＬＳＩ３２とを備えている。そして、メディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、メディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２ならびにこれらを備えた光ディスク装置３０も低電力動作が可能となる。さらに、光ディスク装置３０が備えている半導体集積回路であってメディア信号処理ＬＳＩ３１および誤り訂正・サーボ処理ＬＳＩ３２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。
【００７８】
なお、このような情報再生装置は、光ディスク装置に限定されるものではなく、これ以外にも、例えば、磁気ディスクを内蔵した画像録画再生装置や半導体メモリを媒体とした情報記録再生装置などを含むものである。このように構成することによって、情報が記録されたメディアの種類を問わず、あらゆる情報再生装置（情報記録機能を含んでいてもよい）について消費電力低減の効果を得ることができる。
【００７９】
図９は、本発明の半導体集積回路装置を備えた画像表示装置の概観を示す。テレビジョン受像機４０は、画像信号や音声信号を処理する画像・音声処理ＬＳＩ４１と、表示画面やスピーカなどのデバイスを制御するディスプレイ・音源制御ＬＳＩ４２とを備えている。そして、画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２は、本発明の技術内容を有する半導体集積回路である。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２ならびにこれらを備えたテレビジョン受像機４０も低電力動作が可能となる。さらに、テレビジョン受像機４０が備えている半導体集積回路であって画像・音声処理ＬＳＩ４１およびディスプレイ・音源制御ＬＳＩ４２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。
【００８０】
なお、このような画像表示装置は、テレビジョン受像機に限定されるものではなく、これ以外にも、例えば、電気通信回線を通じて配信されるストリーミングデータを表示する装置をも含むものである。このように構成することによって、情報の伝送方法の種類を問わず、あらゆる画像表示装置について消費電力低減の効果を得ることができる。
【００８１】
図１０は、本発明の半導体集積回路装置を備えた電子装置の概観を示す。デジタルカメラ５０は、本発明の技術内容を有する半導体集積回路である信号処理ＬＳＩ５１を備えている。この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、信号処理ＬＳＩ５１およびこれを備えたデジタルカメラ５０も低電力動作が可能となる。さらに、デジタルカメラ５０が備えている半導体集積回路であって信号処理ＬＳＩ５１以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。
【００８２】
なお、このような電子装置は、デジタルカメラに限定されるものではなく、これ以外にも、例えば、各種センサ機器や電子計算機など、およそ半導体集積回路を備えた装置全般を含むものである。このように構成することによって、電子装置全般について消費電力低減の効果を得ることができる。
【００８３】
図１１は、本発明の半導体集積回路装置を備えた電子制御装置およびその電子制御装置を備えた移動機能を有した装置の概観を示す。自動車６０は、電子制御装置６１を備えている。電子制御装置６１は、本発明の技術内容を有する半導体集積回路であって、自動車６０のエンジンやトランスミッションなどを制御するエンジン・トランスミッション制御ＬＳＩ６２を備えている。また、自動車６０は、ナビゲーション装置６３を備えている。ナビゲーション装置６３も電子制御装置６１と同様に、本発明の技術内容を有する半導体集積回路であるナビゲーション用ＬＳＩ６４を備えている。
【００８４】
この半導体集積回路は従来よりも少ない消費電力で動作可能であるため、エンジン・トランスミッション制御ＬＳＩ６２およびこれを備えた電子制御装置６１も低電力動作が可能となる。同様に、ナビゲーション用ＬＳＩ６４およびこれを備えたナビゲーション装置６３も低電力動作が可能となる。さらに、電子制御装置６１が備えている半導体集積回路であってエンジン・トランスミッション制御ＬＳＩ６２以外のものについても、当該半導体集積回路が備える論理回路を同様の構成にすることによって、上記と同様の効果を得ることができる。ナビゲーション装置６３についても同様のことが言える。そして、電子制御装置６１の低消費電力化によって、自動車６０における消費電力も低減することができる。
【００８５】
なお、このような電子制御装置は、上記のエンジンやトランスミッションを制御するものに限定されるものではなく、これ以外にも、例えば、モータ制御装置など、およそ半導体集積回路を備え、動力源を制御する装置全般を含むものである。このように構成することによって、その電子制御装置について消費電力低減の効果を得ることができる。
【００８６】
また、このような移動機能を有する装置は、自動車に限定されるものではなく、これ以外にも、例えば、列車や飛行機など、およそ動力源であるエンジンやモータなどを制御する電子制御装置を備えたもの全般を含むものである。このように構成することによって、その移動機能を有する装置について消費電力低減の効果を得ることができる。
【産業上の利用可能性】
【００８７】
本発明を用いることで、半導体集積回路の電源遮断時からの復帰を高速化することができ、面積、電力的なデメリットが少ない。また、本発明を応用することで、半導体集積回路の静止時のリーク電流の削減が可能であり、その他多くの応用が考えられる。
【図面の簡単な説明】
【００８８】
【図１】本発明の原理を示す回路図（ａ）と電流特性図（ｂ）
【図２】本発明の実施の形態１の半導体集積回路装置の回路図（ａ）と電源電圧を所定の電圧未満に設定する動作の説明図（ｂ）
【図３】本発明の実施の形態２の半導体集積回路装置の回路図
【図４】本発明の実施の形態３の半導体集積回路装置の回路図
【図５】本発明の実施の形態４に関して論理回路におけるリーク電流の入力信号依存性を示す回路図
【図６】本発明の実施の形態４の半導体集積回路装置の回路図
【図７】本発明の半導体集積回路装置を備えた通信装置の概観図
【図８】本発明の半導体集積回路装置を備えた情報再生装置の概観図
【図９】本発明の半導体集積回路装置を備えた画像表示装置の概観図
【図１０】本発明の半導体集積回路装置を備えた電子装置の概観図
【図１１】本発明の半導体集積回路装置を備えた電子制御装置およびその電子制御装置を備えた移動機能を有する装置の概観図
【図１２】従来技術を示す回路図（ａ）と電源遮断動作を示す説明図（ｂ）
【図１３】従来技術の原理を示す回路図（ａ）と電流特性図（ｂ）
【符号の説明】
【００８９】
Ｅ１  電源制御回路
ｎ１，ｎ２  ラッチノード
ＱＮ  ＮＭＯＳトランジスタ
ＱＰ  ＰＭＯＳトランジスタ
ＱＮ１  第１のＮＭＯＳトランジスタ
ＱＰ１  第１のＰＭＯＳトランジスタ
ＱＮ２  第２のＮＭＯＳトランジスタ
ＱＰ２  第２のＰＭＯＳトランジスタ
ＱＮ３  第３のＮＭＯＳトランジスタ
ＱＰ３  第３のＰＭＯＳトランジスタ
Ｒ１  第１の抵抗
Ｒ２  第２の抵抗
Ｔin  インバータの入力端子、２入力ＮＡＮＤ回路の入力端子
Ｔout  インバータの出力端子
Ｔin１  ３入力ＮＡＮＤ回路の入力端子
Ｔin２  ３入力ＮＯＲ回路の入力端子
ＴＭ  トランスミッションゲート
１１  ラッチ回路
２０  携帯電話
３０  光ディスク装置
４０  テレビジョン受像機
５０  デジタルカメラ
６０  自動車
【図１】
2008035200.tif 000003
【図２】
2008035200.tif 000004
【図３】
2008035200.tif 000005
【図４】
2008035200.tif 000006
【図５】
2008035200.tif 000007
【図６】
2008035200.tif 000008
【図７】
2008035200.tif 000009
【図８】
2008035200.tif 000010
【図９】
2008035200.tif 000011
【図１０】
2008035200.tif 000012
【図１１】
2008035200.tif 000013
【図１２】
2008035200.tif 000014
【図１３】
2008035200.tif 000015