(57)【要約】【課題】電界効果型トランジスタ及び薄膜トランジスタにおける、閾値電圧の変動の要因となっている層を判別する。【解決手段】電界効果型トランジスタ及び薄膜トランジスタにおいて、閾値電圧の変化は、回路の誤作動を招く。閾値電圧が変化する主な要因として、絶縁層中又は絶縁層と半導体層の界面における、電荷のトラップが考えられる。負荷前後の閾値電圧とフラットバンド電圧が一定の範囲内に存在するか否かにより、電荷が絶縁層にトラップされているか、半導体層と絶縁層の界面にトラップされているかを判別する方法を提供する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート電極層と、該半導体基板と該ゲート電極層との間に介在する絶縁層とが設けられた電界効果型トランジスタの評価方法であって、
前記電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、
前記電界効果型トランジスタに負荷をかけて電荷を注入し、
前記電荷が注入された電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、
前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、
前記閾値電圧の変化量と前記フラットバンド電圧の変化量との関係から電荷がトラップされる位置を判別することを特徴とする半導体素子の評価方法。
【請求項２】
半導体基板上にゲート電極層と、該半導体基板と該ゲート電極層との間に介在する絶縁層とが設けられた電界効果型トランジスタを有する半導体素子の評価方法であって、
前記電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、
前記電界効果型トランジスタに負荷をかけて電荷を注入し、
前記電荷が注入された電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、
前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、
前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、一定の範囲内のときに電荷がトラップされる位置を絶縁層中であると判定することを特徴とする半導体素子の評価方法。
【請求項３】
請求項１又は２のいずれか一において、
前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、前記一定の範囲外のときに電荷がトラップされる位置を半導体基板と絶縁層との界面であると判定することを特徴とする半導体素子の評価方法。
【請求項４】
ゲート電極層と、半導体層と、該ゲート電極層と該半導体層の間に介在する絶縁層とが設けられた薄膜トランジスタの評価方法であって、
前記薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、
前記薄膜トランジスタに負荷をかけて電荷を注入し、
前記電荷が注入された薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、
前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、
前記閾値電圧の変化量と前記フラットバンド電圧の変化量との関係から電荷がトラップされる位置を判別することを特徴とする半導体素子の評価方法。
【請求項５】
ゲート電極層と、半導体層と、該ゲート電極層と該半導体層の間に介在する絶縁層とが設けられた薄膜トランジスタの評価方法であって、
前記薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、
前記薄膜トランジスタに負荷をかけて電荷を注入し、
前記電荷が注入された薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、
前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、
前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、一定の範囲内のときに電荷がトラップされる位置を絶縁層中であると判定することを特徴とする半導体素子の評価方法。
【請求項６】
請求項４又は５のいずれか一において、
前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、前記一定の範囲外のときに電荷がトラップされる位置を半導体層と絶縁層との界面であると判定することを特徴とする半導体素子の評価方法。
【請求項７】
請求項２若しくは３又は請求項５若しくは６のいずれか一において、
前記一定の範囲は、ずれ量Δを用いると、前記閾値電圧の変化量ΔＶｔｈをＸ軸、前記フラットバンド電圧の変化量ΔＶｓｈｉｆｔをＹ軸としたＸＹ平面上のＸ−Δ≦Ｙ≦Ｘ＋Δで表され、
前記ずれ量Δは
【数２】
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（但し、Ｗｔは遷移領域（界面）の幅、Ｔｏｘは絶縁膜の厚さ）で表されることを特徴とする半導体素子の評価方法。
【請求項８】
請求項１乃至７のいずれか一において、
前記フラットバンド電圧は前記トランジスタ及び前記電荷が注入されたトランジスタのゲート電圧に対するドレイン電流特性の測定結果から作成された曲線の、飽和領域における接線が所定の一の電流値になるときの電圧であることを特徴とする半導体素子の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査方法に関する。詳しくは、半導体素子内の電荷がトラップされている層を判別する方法に関する。
【背景技術】
【０００２】
近年、電界効果型トランジスタ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ。以下、ＦＥＴという。）を搭載した半導体装置についての技術開発が盛んに行われている。ＦＥＴとしては、単結晶シリコン上に形成したＭＯＳ−ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ―ＦＥＴ）や、絶縁性基板上に形成した薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ。以下、ＴＦＴという。）が挙げられる。特に、ガラス基板上にＴＦＴを形成し、該ＴＦＴにより画素に印加される電圧を制御するアクティブマトリクス型表示装置の普及はめざましい。
【０００３】
ＦＥＴにおいて、最も重要な電気的特性の一つに閾値電圧とフラットバンド電圧がある。閾値電圧とは、半導体中のキャリア密度と、反転状態において半導体層と絶縁層の界面に誘起されたキャリア密度が一致するゲート電圧である。つまり、閾値電圧はトランジスタが動作する電圧を決定する、重要なパラメータである。また、フラットバンド電圧とは、デバイスのエネルギーバンドがフラットになるときのゲート電圧で定義される。フラットバンド電圧からゲート電圧を正又は負に大きくしていくとバンドが反転に近づき電流が流れ出す。従って、フラットバンド電圧はＶｇｓ−Ｉｄｓ曲線のオフ電流とオン電流との変曲点とみなすことができる。閾値電圧等が何らかの要因により変化すると、トランジスタの特性に影響を及ぼす。例えば、Ｎ型ＴＦＴでは閾値電圧が正にシフトすることにより動作電圧が上昇し、待機時の消費電力は減少するが、動作時の消費電力は増加する。逆に、閾値電圧が負にシフトすることにより動作電圧は下降し、動作時の消費電力は減少するが、待機時の消費電力は増加する。また、更には、シフトが正であっても、負であっても、シフト量が大きい場合にはＴＦＴとして動作しなくなる。
【０００４】
閾値電圧は、注入されたドーパント（不純物）の活性化率（以下、ドーパント活性化率と表記する）やキャリアの濃度分布（以下、キャリア密度と表記する）に起因して決定される。そのため、所望の特性を有する半導体素子を得るためには、ドーパント活性化率やキャリア密度を制御する必要がある。なお、ドーパント活性化率とは、半導体層に注入されたドーパント量に対する、実際に活性化されたドーパント量の比で表される。また、キャリア密度とは、実際にチャネル領域を流れるキャリアの量であり、印加電圧によっても変化する。特に、ドーパント活性化率が１００％のとき、ドーパントの密度とキャリア密度とは等しくなる。半導体素子のドーパント活性化率を求める技術として、本発明者により提供された技術が特許文献１に開示されている。特許文献１には、求められた活性化率を基にした適切なしきい値電圧制御、つまりドーズ量の制御を行ったデバイスの製造方法を提供する方法が開示されている。
【０００５】
このように、半導体素子を作製するに際して、特性の評価を詳細に行い、特性に影響している要因を明らかにすることは極めて重要である。要因となる箇所を明らかにすることにより、問題のある作製工程を改善することができるためである。このような技術の一つとして、例えば、半導体素子内の格子点位置が半導体と絶縁体の界面上に位置するか否かを判別する方法がある（例えば、特許文献２）。
【特許文献１】特開２００４−１８６６７７号公報
【特許文献２】特開２０００−１８３３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体素子の作製プロセスは多くの工程を有し、非常に複雑であるため、ある特性に影響している要因を明らかにすることは困難である。例えば、閾値電圧が変動する主な要因として、薄膜トランジスタを構成する絶縁層等にトラップされている電荷（電子又は正孔）が考えられる。電荷がトラップされる主な場所として、絶縁層中又は絶縁層と半導体層の界面が考えられるが、電荷がトラップされている位置が絶縁層中であるか、又は絶縁層と半導体層の界面であるかを判別することは困難であった。そこで、本発明は、半導体素子において、電気的特性の計測結果から、電荷がトラップされている層を判別する方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一形態は、半導体基板上にゲート電極層と、該半導体基板と該ゲート電極層との間に介在する絶縁層とが設けられた電界効果型トランジスタを有する半導体素子の評価方法であって、前記電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、前記電界効果型トランジスタに負荷をかけて電荷を注入し、前記電荷が注入された電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、前記閾値電圧の変化量と前記フラットバンド電圧の変化量との関係から電荷がトラップされる位置を判別することを特徴とする半導体素子の評価方法である。
【０００８】
本発明の別形態は、半導体基板上にゲート電極層と、該半導体基板と該ゲート電極層との間に介在する絶縁層とが設けられた電界効果型トランジスタを有する半導体素子の評価方法であって、前記電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、前記電界効果型トランジスタに負荷をかけて電荷を注入し、前記電荷が注入された電界効果型トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、一定の範囲内のときに電荷がトラップされる位置を絶縁層中であると判定することを特徴とする半導体素子の評価方法である。
【０００９】
上記構成の本発明において、前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、前記一定の範囲外のときに電荷がトラップされる位置を半導体基板と絶縁層との界面であると判定する。
【００１０】
本発明の別形態は、ゲート電極層と、半導体層と、該ゲート電極層と該半導体層の間に介在する絶縁層とが設けられた薄膜トランジスタを有する半導体素子の評価方法であって、前記薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、前記薄膜トランジスタに負荷をかけて電荷を注入し、前記電荷が注入された薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、前記閾値電圧の変化量と前記フラットバンド電圧の変化量との関係から電荷がトラップされる位置を判別することを特徴とする半導体素子の評価方法である。
【００１１】
本発明の別形態は、ゲート電極層と、半導体層と、該ゲート電極層と該半導体層の間に介在する絶縁層とが設けられた薄膜トランジスタを有する半導体素子の評価方法であって、前記薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第１の測定をし、前記薄膜トランジスタに負荷をかけて電荷を注入し、前記電荷が注入された薄膜トランジスタのゲート電圧に対するドレイン電流特性を測定する第２の測定をし、前記第１の測定の結果と前記第２の測定の結果から、閾値電圧の変化量とフラットバンド電圧の変化量を算出し、前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、一定の範囲内のときに電荷がトラップされる位置を絶縁層中であると判定することを特徴とする半導体素子の評価方法である。
【００１２】
上記構成の本発明において、前記閾値電圧の変化量に対する前記フラットバンド電圧の変化量が、前記一定の範囲外のときに電荷がトラップされる位置を半導体層と絶縁層との界面であると判定する。
【００１３】
上記構成の本発明において、前記一定の範囲はずれ量Δを用いると、前記閾値電圧の変化量ΔＶｔｈをＸ軸、前記フラットバンド電圧の変化量ΔＶｓｈｉｆｔをＹ軸としたＸＹ平面上のＸ−Δ≦Ｙ≦Ｘ＋Δで表され、前記ずれ量Δは
【数２】
2008109023.tif 000003
（但し、Ｗｔは遷移領域（界面）の幅、Ｔｏｘは絶縁膜の厚さ）で表されることが好ましい。
【００１４】
上記構成の本発明において、前記フラットバンド電圧は前記薄膜トランジスタ及び前記電荷が注入された薄膜トランジスタのゲート電圧に対するドレイン電流特性の測定結果から作成された曲線の、飽和領域における接線が所定の電流値になるときの電圧であることが好ましい。
【発明の効果】
【００１５】
本発明の半導体素子評価方法を用いることで、半導体素子中の電荷のトラップされる位置が絶縁層中であるか、絶縁層と半導体層の界面であるかを特定することができる。これにより、半導体素子の作製工程において、問題のある工程が明確になり、該当箇所の工程について改善を検討することができる。例えば、電荷のトラップされる位置が半導体層と絶縁層の界面であれば、半導体層形成後、絶縁層の形成前に洗浄を行う等の対策を講じることができる。一方で、電荷のトラップが絶縁層に生成しているのであれば、当該絶縁層を形成するときの条件等を検討すればよい。このように、電荷のトラップされる場所を特定することにより、作製工程の改善を図ることができる。そのため、従来よりも電気的特性が良好で、且つ、信頼性の高いＴＦＴを作製することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本実施の形態の記載内容に限定して解釈されるものではない。
【００１７】
（実施の形態１）
本実施の形態では、本発明を適用した半導体装置の評価方法について説明する。図１には本実施の形態で用いるＦＥＴの概念図を示す。図１のＦＥＴはＰ型の不純物が導入されたシリコン基板１１５、ｎ型の不純物が導入されたソース電極（又はドレイン電極）１１１、ｎ型の不純物が導入されたドレイン電極（又はソース電極）１１２、ゲート絶縁層１１３、及びゲート電極層１１４を有する。
【００１８】
まず、図１に示すＦＥＴについて、電気的特性を測定（第１の測定という。）する。ここでは、ソース電極（又はドレイン電極）１１１とドレイン電極（又はソース電極）１１２間の電圧（電位差）Ｖｄｓを一定にし、ソース電極の電位に対するゲートの電位Ｖｇｓを変化させ、ゲート電圧の変化に対するソース電極とドレイン電極間の電流（Ｉｄｓ）の変化を測定する。
【００１９】
電気的特性の測定は、測定用のプローブをゲート電極と、ソース電極と、ドレイン電極と、に接続して行う。
【００２０】
ドレイン電流Ｉｄｓのゲート電圧Ｖｇｓに対する依存性は、Ｖｓｓを共通電位又はアースとし、ソース電極とドレイン電極の間の電圧Ｖｄｓを一定にしてソース電極とゲート電極間の電圧Ｖｇｓを変化させる。このとき測定される、ソース電極とドレイン電極間に流れる電流Ｉｄｓと、ソース電極とゲート電極間の電圧Ｖｇｓの関係からＶｔｈとシフト電圧Ｖｓｈｉｆｔが求められる。
【００２１】
プローブを接続した状態で、ソース電極とドレイン電極の間の電位差Ｖｄｓを一定に保持したまま、ソース電極とゲート電極間の電圧Ｖｇｓを所定の間隔で変化させ、ソース電極とドレイン電極の間の電流Ｉｄｓを測定する。ソース電極とドレイン電極間の電流Ｉｄｓは、ソース電極とゲート電極間の電圧Ｖｇｓに応じて変化する。なお、以下では、ソース電極とゲート電極間の電圧Ｖｇｓをゲート電圧と表記する。
【００２２】
以上のようにして、ゲート電圧Ｖｇｓに対するソース電極とドレイン電極間に流れる電流Ｉｄｓの値の変化が得られる。Ｉｄｓについて自然対数ｌｎ（Ｉｄｓ）を算出する。そして、Ｖｇｓを横軸に、ｌｎ（Ｉｄｓ）を縦軸にして、Ｖｇｓとｌｎ（Ｉｄｓ）の値をプロットすると、図３に示すようなグラフが得られる。
【００２３】
次に、第２の測定を行う前に、第１の測定を行ったＦＥＴに電荷を注入する。電荷の注入は、ＦＥＴに負荷をかけることにより行う。ＦＥＴに負荷をかける方法の代表的なものとして、ＢＴ（Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ）ストレス法や、ホットキャリア注入法がある。
【００２４】
ＢＴストレス法とは、ストレスをかけようとするＦＥＴが形成された基板を加熱し、基板が高温の状態でゲート電圧に高電圧を印加する方法である。基板の温度は約１００℃から１５０℃程度の高温とする。基板を高温に保持したままゲート電圧を高い電圧にすることで、ゲート電極層とゲート絶縁層の界面、又はゲート絶縁層と半導体層の界面に電子が誘起される。電子が誘起される場所は、ゲート電圧が正の場合にはゲート絶縁層と半導体層の界面に、ゲート電圧が負の場合にはゲート電極層とゲート絶縁層の界面となる。そして、ある確率で、前記界面の各々に形成されるポテンシャルの障壁を越えてゲート絶縁層中に電子が注入される。基板温度を高温にすることで、誘起される電子のエネルギーが増大し、電子の注入を加速することができる。また、欠陥が存在するとそれらがポテンシャル障壁を下げ、より電子が注入されやすくなることがある。
【００２５】
一方、ホットキャリア注入法とは、ドレイン電極の電位を高電位にすることにより、ソース電極とドレイン電極の間の電圧Ｖｄｓを高電圧にして電子を加速させることで、高エネルギーの電子（ホットキャリア）をドレイン端に発生させ、その高エネルギーの電子が界面のポテンシャルを容易に越えて電子が注入される方法である。ここで、ＦＥＴの閾値電圧をＶｔｈとすると、ＶｇｓからＶｔｈを引いた値がＶｄｓよりも小さくなるようにする。このようなＶｇｓからＶｔｈを引いた値がＶｄｓよりも小さくなる領域を飽和領域という。
【００２６】
なお、ホットキャリア注入法による電荷の注入は飽和領域にて行う。飽和領域とは、ドレイン電流（ソース電極とドレイン電極間に流れる電流Ｉｄｓ）がドレイン電圧（ソース電極とドレイン電極間の電圧Ｖｄｓ）に依存せず飽和する、バイアス印加状態の領域を言う。このときドレインの電界はドレイン端に生じる空乏層にほとんど印加されるため、空乏層領域では高電界が生じる。この高電界によってキャリアは加速され、特にドレイン電圧が大きい場合は高いエネルギーを持ったホットキャリアとなる。ホットキャリアはゲート絶縁層と半導体層の界面に欠陥を生成し、又は絶縁層中に侵入して電荷を生じさせる。一方、線形領域とは、ドレイン電流がドレイン電圧に対して線形に変化するバイアス印加状態の領域を言う。線形領域ではオームの法則が成り立つ。また、線形領域ではドレイン電圧はチャネル全体に働き、ドレイン電圧による電界は飽和領域に比べて小さい。そのため飽和領域に比べてホットキャリアも発生し難い。飽和領域でドレイン電圧Ｖｄｓを増加させるに伴い、ドレイン端の電界が大きくなり、ホットキャリアのエネルギーも増大する。実際のストレス条件はデバイスのサイズやプロセスに応じて設定する。例えば、一例としてＴＦＴを挙げると、チャネル長Ｌが１０μｍ、チャネル幅Ｗが８μｍのＴＦＴでは、Ｖｓｓを共通電位とし、Ｖｇｓ＝Ｖｔｈ±１Ｖ、Ｖｄｓ＝±２０Ｖの負荷を数秒から数百秒印加してストレス後のオン電流や閾値電圧等の劣化を評価する。
【００２７】
なお、本実施の形態ではＢＴストレス法を用いて電荷の注入を行う。
【００２８】
以上のように負荷をかけたＴＦＴについて、電気的特性を測定する。ここでは、ソース電極とドレイン電極間の電圧Ｖｄｓを一定にし、ソース電極の電位に対するゲートの電位Ｖｇｓを変化させ、ゲート電圧の変化に対するソース電極とドレイン電極間の電流（Ｉｄｓ）の変化を測定する。
【００２９】
ここでシフト電圧（Ｖｓｈｉｆｔ）という概念を導入する。シフト電圧Ｖｓｈｉｆｔとは、図３に示すＩｄｓ−Ｖｇｓ曲線の飽和領域である領域３０に接線を引き、この接線がＩｄｓ＝１０−１２Ａ（アンペア）となるときのゲート電圧Ｖｇｓで定義する。シフト電圧はソース電極とドレイン電極間の電流（Ｉｄｓ）が流れ始めるゲート電圧Ｖｇｓであり、おおよそフラットバンド電圧に相当する。ここでは、シフト電圧Ｖｓｈｉｆｔを定義するにあたって、ドレイン電流Ｉｄｓが１０−１２Ａ（アンペア）のときの値を用いたが、これはＦＥＴのサイズや活性層の結晶性等に依存し、シフト電圧を定義するドレイン電流は必ずしもこの値に限定されるものではない。上記のようにシフト電圧はフラットバンド電圧に近い値となるため、本明細書中では便宜上、シフト電圧をフラットバンド電圧と等しいものとし、以下、シフト電圧Ｖｓｈｉｆｔをフラットバンド電圧と表記する。
【００３０】
次に、閾値電圧Ｖｔｈを求める。閾値電圧はＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｉｌｉｃｏｎ  Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）のグラジュアルチャネル近似を用いて、以下に示す飽和領域についての数１から求めることができる。
【数１】
2008109023.tif 000004
【００３１】
ここで、Ｌはトランジスタのチャネル長、Ｗはトランジスタのチャネル幅であり、Ｃｏｘは絶縁膜（絶縁層）容量、μは移動度を表している。
【００３２】
以上のようにして第２の測定（電荷注入後）の閾値電圧ＶｔｈをＶｔｈ（ａｆｔｅｒ）、第１の測定（電荷注入前）の閾値電圧ＶｔｈをＶｔｈ（ｉｎｉｔｉａｌ）と表記する。同様に、第２の測定（電荷注入後）のシフト電圧ＶｓｈｉｆｔをＶｓｈｉｆｔ（ａｆｔｅｒ）、第１の測定（電荷注入前）のシフト電圧ＶｓｈｉｆｔをＶｓｈｉｆｔ（ｉｎｉｔｉａｌ）と表記する。Ｖｔｈ（ａｆｔｅｒ）とＶｔｈ（ｉｎｉｔｉａｌ）の差を閾値電圧の変化量ΔＶｔｈとし、Ｖｓｈｉｆｔ（ａｆｔｅｒ）とＶｓｈｉｆｔ（ｉｎｉｔｉａｌ）の差をフラットバンド電圧の変化量ΔＶｓｈｉｆｔとする。なお、本発明では便宜上、シフト電圧をフラットバンド電圧と等しいものとする。
【００３３】
ここで、電荷がトラップされている主な場所が（Ａ）絶縁層中である場合と、（Ｂ）絶縁層と半導体層の界面である場合の各々についてＶｇｓを横軸に、ｌｎ（Ｉｄｓ）を縦軸にとった、Ｉｄｓ−Ｖｇｓ特性曲線を図４に示す。図４（Ａ）では、電荷の注入前後において、Ｉｄｓ−Ｖｇｓ特性曲線は互いに平行移動した関係にあり、特性曲線の形状が変化しない。従って、ΔＶｔｈとΔＶｓｈｉｆｔは等しくなる。それに対して図４（Ｂ）では、電荷の注入前後において、二つのＩｄｓ−Ｖｇｓ特性曲線は平行移動した関係にはなく、特性曲線の形状が変化する。この場合にはΔＶｔｈとΔＶｓｈｉｆｔは等しくならず、ずれ量を生じる。
【００３４】
図４（Ａ）と（Ｂ）のような差異が生じる要因について、図１２に示すエネルギーバンド図を用いて説明する。図１２（Ａ）は絶縁層と半導体層の界面に欠陥準位が存在する場合の熱平衡時のエネルギーバンド図を示している。この場合はフェルミ準位より低エネルギー側に位置する欠陥準位のみに電子が充填される。つまり、界面のフェルミ準位の位置によって界面にトラップされる電子の密度、すなわち電荷量が変化する。界面のフェルミ準位はゲート電圧によって変化し、ゲート電圧が正に大きくなるに従って界面のフェルミ準位は伝導帯に近づく（高エネルギー側にシフトする）。そのため、界面にトラップされる電子の密度は増大する。
【００３５】
図１２（Ｂ）はゲート電圧に正の電圧を印加した場合のエネルギーバンド図を示している。図１２（Ａ）と比較して、界面の電子密度が大きくなっていることがわかる。このように、ゲート電圧によって界面の電荷量が変化するため、ゲート電圧によってゲート電圧の電界を遮蔽する電界の強さが変化する。従って、絶縁層と半導体層の界面に電子がトラップされる場合にはストレス印加前後の閾値電圧の変化量ΔＶｔｈとフラットバンド電圧の変化量ΔＶｆｂは等しいものにならない。一方、絶縁層中に電子がトラップされる場合は絶縁層中の電荷はフェルミ準位に依存しない（又はゲート電圧に依存しない）ためΔＶｔｈとΔＶｆｂは等しくなる。これらの理由により、図４（Ａ）と図４（Ｂ）のような違いが生じる。
【００３６】
図５にはΔＶｔｈとΔＶｓｈｉｆｔについて、ΔＶｓｈｉｆｔを横軸（Ｘ軸）に、ΔＶｔｈを縦軸（Ｙ軸）にとって各々の値をプロットしたグラフを示す。電荷がトラップされている層が絶縁層中である場合には値はほぼ、Ｙ＝Ｘの直線上に存在する（つまり、ΔＶｔｈとΔＶｓｈｉｆｔがほぼ等しい値をとる）が、電荷がトラップされている層が絶縁層と半導体層の界面である場合には、Ｙ＝Ｘの直線上に存在しない。そのため、ΔＶｔｈに対するΔＶｓｈｉｆｔを参照することで、電荷がトラップされている層を判別することができる。
【００３７】
図５に示すようにΔＶｓｈｉｆｔをＸ軸に、ΔＶｔｈをＹ軸にとって値をプロットすると、概ねＹ＝Ｘの直線上に値が集中する場合と、Ｙ＝Ｘの直線上に存在しない場合に大別される。
【００３８】
ここで、本発明のトラップされる層の判別方法における、判別基準について説明する。絶縁層の種類や形成方法によっても異なるが、一般に絶縁層と半導体層の界面には原子の相互拡散により形成される、約３ｎｍ以下の遷移層と呼ばれる層が存在する。つまり、絶縁層と半導体層の界面には約３ｎｍ以下の、不明瞭な領域が存在する。この遷移層を界面と考え、主に遷移層に電荷がトラップされている場合には、電荷は界面にトラップされているとみなすことができる。すなわち、図１１のようにプロットした点の直線Ｙ＝Ｘからのずれ量｜ΔＶｔｈ−ΔＶｓｈｉｆｔ｜が以下の数２で与えられる値Δよりも小さい場合、つまり、図１１において、Ｘ−Δ≦Ｙ≦Ｘ＋Δの範囲に値が存在する場合には、電荷は絶縁層中にトラップされている。一方、ずれ量｜ΔＶｔｈ−ΔＶｓｈｉｆｔ｜が以下の数２で与えられる値Δより大きい場合、つまり、Ｙ＜Ｘ−Δ、且つ、Ｘ＋Δ＜Ｙである場合には、電荷は絶縁層と半導体層の界面にトラップされていると考えられる。
【数２】
2008109023.tif 000005
【００３９】
ここで、Ｗｔは遷移領域の幅、Ｔｏｘは絶縁膜（絶縁層）の厚さを表す。例えば、Ｗｔ＝３ｎｍ、Ｔｏｘ＝１００ｎｍ、｜ΔＶｔｈ−ΔＶｓｈｉｆｔ｜＝０．５Ｖとすると、Δ＝０．０１５Ｖとなる。
【００４０】
電荷がトラップされる位置は、欠陥準位の影響を受ける。界面の欠陥準位は原子の未結合手（ダングリングボンド）に起因し、その状態密度はバンドギャップの中央付近で最大となる。さらに、電荷のトラップとして働くのは伝導帯又は価電子帯から１ｅＶ以上離れた、深い欠陥準位である。閾値電圧制御のために、通常は活性層に１０１６／ｃｍ３前後のドナーまたはアクセプター不純物元素（ｎ型又はｐ型を付与する不純物元素）を添加する。例えば１０１６／ｃｍ３のアクセプター不純物を活性層に添加したときの、フラットバンド状態におけるフェルミ準位の位置は価電子帯の上部０．１９ｅＶと計算され、界面の欠陥準位には電荷が充填されていない、ほぼ空の状態と考えることができる。従って、負荷をかける前後のフラットバンド電圧の変化量ΔＶｓｈｉｆｔはゲート絶縁層中の空間電荷によるものと考えてよい。また、ゲート電圧が閾値電圧のときは絶縁層と半導体層の界面に活性層中のドーパント密度と同じだけの、１０１６／ｃｍ３の電子が誘起される。このとき絶縁層と半導体層の界面のフェルミ準位は伝導帯の下０．１９ｅＶに位置し、界面の欠陥準位はほぼ電子で埋まっていると考えられる。よって、閾値電圧の変化量ΔＶｔｈはゲート絶縁層中の空間電荷と界面準位にトラップされた電子によるものと考えられる。従って、図１０のように閾値電圧の変化量ΔＶｔｈからシフト電圧の変化量ΔＶｓｈｉｆｔの差の絶対値である、変化量ΔＶがゲート絶縁層と半導体層の界面にトラップされたキャリアによる電位の変化を表す。すなわち、変化量ΔＶは以下の式で定義される。
【数３】
2008109023.tif 000006
【００４１】
ここで、ΔＶが界面にトラップされた電荷による電位変化を表す。これに単位面積当たりの絶縁膜（絶縁層）容量Ｃｏｘを乗じた値が、絶縁層と半導体層の界面にトラップされた単位面積当たりの電荷量Ｑｔとなる。すなわち、電荷量Ｑｔは以下の式で表される。
【数４】
2008109023.tif 000007
【００４２】
更には、このＱｔを電子の電荷ｅで除算した値が絶縁層と半導体層界面の欠陥面密度Ｎｔとなり、界面の欠陥面密度Ｎｔは次式で与えられる。
【数５】
2008109023.tif 000008
【００４３】
しかしながら、ゲート絶縁層中の欠陥密度に関してはΔＶｔｈとΔＶｆｂから求めることはできない。絶縁膜（絶縁層）中の空間電荷による閾値電圧の変化量ΔＶｔｈ又はフラットバンド電圧の変化量ΔＶｆｂは空間電荷量をＱ、ゲート電極から空間電荷までの距離ｄを用いて、Ｑ・（ｄ／εｏｘ）で与えられる。そして空間電荷量Ｑを電子電荷ｅで除算した値がゲート絶縁層中の欠陥密度を与えることになる。しかし距離ｄと空間電荷量Ｑがともに未知数のため、距離ｄを定めなければ絶縁層中の欠陥密度を求めることはできない。
【００４４】
ここで、本実施の形態にて説明した、電荷のトラップされる位置の判別方法について、図２に示すフローチャートに基づいて、以下に説明する。
【００４５】
まず、本発明の評価を開始する（開始１２０）。対象となるＦＥＴに対して、第１の測定を行う（第１の測定１２１）。第１の測定１２１にて得られたＶｇｓ及びＩｄｓから図３のようにグラフを作成し、シフト電圧Ｖｓｈｉｆｔを算出する。更に、数１より閾値電圧Ｖｔｈを算出する（ＶｓｈｉｆｔとＶｔｈの算出１２２）。
【００４６】
次に、ＢＴストレス法等により負荷をかけ、ＦＥＴに電荷を注入する（ＦＥＴへの電荷の注入１２３）。電荷が注入されたＦＥＴに、第２の測定を行う（第２の測定１２４）。第２の測定は第１の測定と同様に、電気的特性を測定する。第２の測定の結果から、第１の測定と同様にシフト電圧Ｖｓｈｉｆｔと、閾値電圧Ｖｔｈを算出する（ＶｓｈｉｆｔとＶｔｈの算出１２５）。
【００４７】
次に、第１の測定から得られたＶｓｈｉｆｔ及びＶｔｈと、第２の測定から得られたＶｓｈｉｆｔ及びＶｔｈを用いて、ΔＶｓｈｉｆｔとΔＶｔｈを算出する（ΔＶｓｈｉｆｔとΔＶｔｈの算出１２６）。この値を用いて数３からΔＶを算出する（ΔＶの算出１２７）。更には数２からΔを算出する（Δの算出１２８）。
【００４８】
以上のように得られたΔＶとΔを比較する（ΔＶ＞Δ１２９）。ΔＶの値がΔの値よりも大きければ、電荷のトラップは主に絶縁層と半導体層の界面に存在すると判定する（界面と判定１３０）。ΔＶの値がΔの値以下であれば、電荷のトラップは主に絶縁層中であると判定する（絶縁層中と判定１３１）。以上をもって、本発明の評価は終了する（終了１３２）。
【００４９】
上記のように、電荷のトラップされている位置が絶縁層中であると判断した場合には、作製工程中における絶縁層の形成方法を見直せばよい。逆に、電荷のトラップされている位置が絶縁層と半導体層の界面であると判断した場合には、絶縁層形成と半導体層形成間に洗浄を行うことを検討するなど、作製工程を見直す必要がある。
【００５０】
また、本実施の形態では一例として、図１に示すｎ型のＦＥＴに本発明を適用した場合についてのみ詳細に述べたが、本発明が適用できるＦＥＴはこの形態に限定されない。本発明はｐ型のＦＥＴに適用することも可能である。更には、本発明はあらゆるＦＥＴに適用することができる。例えば、ガラス基板上に形成されたＴＦＴ、又はＺｎＯに代表される酸化物半導体からなるＦＥＴ、ペンタセン若しくはオリゴチオフェン等の有機半導体膜からなるＦＥＴ、ＧａＡｓに代表される化合物半導体からなるＦＥＴ、ＳｉＧｅ混晶半導体を用いたＦＥＴにも適用することができる。また、ゲート絶縁層の材料にも特に限定はなく、シリコンの熱酸化膜、ＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、酸化窒化シリコン膜、窒化シリコン膜、酸化アルミニウム膜等の単層膜及びそれらを積層した膜を用いてもよい。
【００５１】
以上のように、本発明の半導体素子評価方法を用いることで、半導体素子中の電荷のトラップされる位置が絶縁層中であるか、絶縁層と半導体層の界面であるかを特定することができる。これにより、半導体素子の作製工程において、問題のある工程が明確になり、該当箇所の工程について改善を検討することができる。例えば、電荷のトラップされる位置が半導体層と絶縁層の界面に生成しているのであれば、半導体層形成後、絶縁層の形成前に洗浄を行う等の対策を講じることができる。一方で、電荷のトラップされる位置が絶縁層中であれば、当該絶縁層を形成するときの条件等の改善を検討すればよい。このように、電荷のトラップされる場所を特定することにより、作製工程の改善を図ることができる。
【００５２】
（実施の形態２）
本実施の形態では、本発明を適用することのできるＦＥＴの一例として、様々な形態のＴＦＴについて説明する。
【００５３】
図９には本実施の形態で用いる、アクティブマトリクス基板上の薄膜トランジスタについて、上面図と断面図を示している。図９（Ａ）は上面図、（Ｂ）はＸ−Ｙ面における断面図、（Ｃ）はＸ’−Ｙ’面における断面図である。
【００５４】
図９に示したＴＦＴは基板１００上に第１の電極層１０１が選択的に形成されている。第１の電極層１０１は導電性物質により形成する。導電性物質であれば特定の材料や形成方法に限定されるものではなく、例えば、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ネオジウム（Ｎｄ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）から選ばれた元素、又は前記元素を主成分とする合金材料若しくは化合物材料からなる膜、或いは、これらの窒化物（例えば、窒化チタン、窒化タングステン、窒化タンタル、窒化モリブデン）からなる膜を用いることができる。形成には例えば、スパッタリング法を用いればよい。なお、第１の電極層１０１はゲート電極として機能する。
【００５５】
第１の電極層１０１上に第１の絶縁層１０２が形成されている。第１の絶縁層１０２は絶縁性を有する材料であればよく、特定の材料に限定されない。形成方法も特に限定されないが、ＣＶＤ法等により形成すればよい。材料には酸化珪素系材料、窒化珪素系材料、シロキサン樹脂等を用いるとよい。なお、酸化珪素系材料とは酸素と珪素を主成分とする酸化珪素、酸化珪素が窒素を含み、かつ、酸素の含有量が窒素の含有量よりも多い酸化窒化珪素をいう。窒化珪素系材料とは窒素と珪素を主成分とする窒化珪素、窒化珪素が酸素を含み、窒素の含有量が酸素の含有量よりも多い窒化酸化珪素をいう。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。なお、第１の絶縁層１０２はゲート絶縁層として機能する。
【００５６】
第１の絶縁層１０２上には半導体層１０３が選択的に形成されている。半導体層１０３の材料は半導体材料であればよく、ここでは非晶質シリコンを形成する。例えばシラン（ＳｉＨ４）等の半導体材料ガスを用いて、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、プラズマＣＶＤ法、気相成長法やスパッタリング法により形成する。形成後に、レジストを用いてエッチングを行う。エッチングはドライエッチング法又はウエットエッチング法を用いる。
【００５７】
半導体層１０３に不純物領域１０４が選択的に形成されている。不純物の導入には、拡散源を用いる方法やイオン注入法等を用いればよい。
【００５８】
次に、第２の電極層１０５Ａ及び第２の電極層１０５Ｂが選択的に形成される。第２の電極層１０５Ａ及び第２の電極層１０５Ｂは、第１の電極層１０１と同様、特定の材料や形成方法に限定されない。例えばスパッタ法によりチタン膜を形成して、レジストを用いてエッチングを行う。エッチングはドライエッチング法又はウエットエッチング法を用いる。また、第２の電極層１０５Ａ及び第２の電極層１０５Ｂは、各々、不純物領域１０４と接続するように形成される。なお、第２の電極層はソース電極及びドレイン電極として機能する。
【００５９】
第２の電極層１０５Ａ及び第２の電極層１０５Ｂを形成後、第２の絶縁層１０６を形成する。第２の絶縁層１０６は第１の絶縁層１０２と同様の材料により同様の方法で形成すればよい。形成後、第２の絶縁層１０６の所望の位置に、第２の電極層１０５Ｂに達するように開口部１０７を形成する。開口部１０７の形成にはレジストを用いてエッチングを行う。エッチングはドライエッチング法又はウエットエッチング法を用いる。
【００６０】
開口部１０７を介して第２の電極層１０５と接続するように、第３の電極層１０８を形成する。図９に示したＴＦＴは画素ＴＦＴであるため、第３の電極層１０８は画素電極として機能する。従って、第３の電極層１０８には透明導電膜を用いることが好ましい。代表的にはＩＴＯ（インジウム錫酸化物）、ＩＺＯ（酸化亜鉛（ＺｎＯ）を含むインジウム酸化物）、ＺｎＯ（酸化亜鉛）等がある。また、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法により形成した、ＩＴＳＯ（酸化珪素（ＳｉＯ２）を含むインジウム錫酸化物）を用いてもよい。なお、ＩＺＯとは酸化珪素を含み、酸化インジウムにＺｎＯが２〜２０重量％含まれたターゲットを用いてスパッタリング法により形成した酸化物導電性材料である。この他、ＺｎＯにガリウム（Ｇａ）をドープした導電性材料、ＳｎＯ２（酸化錫）、Ｇａ２Ｏ３をドープしたＺｎＯ、Ａｌ２Ｏ３をドープしたＺｎＯ、ＳｉＯ２をドープしたＺｎＯを用いてもよい。この他、ＺｎＯにガリウム（Ｇａ）をドープした導電性材料、ＳｎＯ２（酸化錫）、Ｇａ２Ｏ３をドープしたＺｎＯ、Ａｌ２Ｏ３をドープしたＺｎＯ、ＳｉＯ２をドープしたＺｎＯを用いてもよい。形成には公知の方法を用いればよく、例えばスパッタリング法、ＣＶＤ法、液滴吐出法等が挙げられる。
【００６１】
以上説明したようにアクティブマトリクス基板上のＴＦＴを作製することができる。電気的特性の測定は、露出した電極層にプローブを接続させることにより行う。図９に示すＴＦＴは、測定用の開口部を有する。図９に示すように、測定に用いる開口部として、開口部１０９Ａ、開口部１０９Ｂ及び開口部１０９Ｃが形成されている。開口部１０９Ａ、開口部１０９Ｂ及び開口部１０９Ｃは、各々、電極層に達するように形成されている。当該開口部を形成後、開口部１０９Ａ、開口部１０９Ｂ及び開口部１０９Ｃを介して接続するようにプローブ１１０Ａ、プローブ１１０Ｂ及びプローブ１１０Ｃを配置する。
【００６２】
ここで、図９とは異なる形態のＴＦＴについて図６〜図８を参照して説明する。
【００６３】
図６には液晶表示装置のアクティブマトリクス基板に用いるＴＦＴの一例を示す。基板６０上に積層構造の下地層６１が形成されている。下地層６１には、基板６０からの不純物の拡散を防ぐ機能と、この絶縁膜上に堆積する薄膜との密着性を高める機能が要求される。下地層に用いる材料や形成方法は特定のものに限定されない。ＣＶＤ法等により形成すればよい。材料には酸化珪素系材料、窒化珪素系材料、シロキサン樹脂等を用いるとよい。なお、酸化珪素系材料とは酸素と珪素を主成分とする酸化珪素、酸化珪素が窒素を含み、かつ、酸素の含有量が窒素の含有量よりも多い酸化窒化珪素をいう。窒化珪素系材料とは窒素と珪素を主成分とする窒化珪素、窒化珪素が酸素を含み、窒素の含有量が酸素の含有量よりも多い窒化酸化珪素をいう。なお、シロキサン樹脂とは、Ｓｉ−Ｏ−Ｓｉ結合を含む樹脂である。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。また、ここでは下地層６１を積層構造としたが、単層でもよい。下地層は特に必要のない場合には形成しなくともよい。
【００６４】
下地層６１上に半導体層６２が選択的に形成されている。半導体層６２は非晶質構造でも多結晶構造等の結晶構造を有していてもよい。ここでは、多結晶シリコンを形成する。多結晶シリコンの形成にはまず、非晶質半導体膜を形成する。シラン（ＳｉＨ４）等の半導体材料ガスを用いて、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）法、プラズマＣＶＤ法、気相成長法やスパッタリング法により形成する。
【００６５】
次に、非晶質半導体膜を結晶化する前に、必要に応じて、脱水素工程を行ってもよい。非晶質半導体膜の形成に際して、シラン（ＳｉＨ４）を用いて通常のＣＶＤ法により行うと、膜中に水素が残留する。膜中に水素が残留した状態で当該半導体膜にレーザ光を照射すると、結晶化に最適なエネルギー値の半分程度のエネルギー値のレーザ光により膜が消失してしまう。そのため、Ｎ２雰囲気中で加熱することで、膜中に残留している水素を除去する。非晶質半導体膜の形成をＬＰＣＶＤ法や、スパッタリング法にて行う場合には、脱水素工程は必ずしも必要ではない。
【００６６】
また、必要に応じて、チャネルドープを行ってもよい。チャネルドープとは、ＴＦＴの閾値電圧をシフトさせ、ＴＦＴの閾値電圧を所望の値に制御するために行う、半導体層６２の活性層中に所定の濃度の不純物を添加することをいう。例えば、閾値電圧がマイナス側にシフトしている場合にはドーパントとしてｐ型の不純物元素を、プラス側にシフトしている場合にはドーパントにｎ型の不純物元素を添加する。ここで、ｐ型の不純物元素としてリン（Ｐ）やヒ素（Ａｓ）、ｎ型の不純物元素としてボロン（Ｂ）やアルミニウム（Ａｌ）等が挙げられる。
【００６７】
次に、非晶質半導体膜の結晶化を行う。本発明では、非晶質半導体膜の結晶化にはレーザ光を用いる。レーザ光を照射することで結晶化に必要な熱量を該非晶質半導体膜に供給する。レーザ光を用いることで、非晶質半導体膜の局所的な加熱が可能であり、基板の温度がガラスの歪み点以下となるように、非晶質半導体膜を結晶化することができる。
【００６８】
レーザは、レーザ媒質、励起源、共振器により構成される。レーザを、媒質により分類すると、気体レーザ、液体レーザ、固体レーザがあり、発振の特徴により分類すると、自由電子レーザ、半導体レーザ、Ｘ線レーザがあるが、本発明では、いずれのレーザを用いてもよい。なお、好ましくは、気体レーザ又は固体レーザを用いるとよく、さらに好ましくは固体レーザを用いるとよい。
【００６９】
気体レーザには、ヘリウムネオンレーザ、炭酸ガスレーザ、エキシマレーザ、アルゴンイオンレーザがある。エキシマレーザには、希ガスエキシマレーザ、希ガスハライドエキシマレーザがある。希ガスエキシマレーザには、アルゴン、クリプトン、キセノンの３種類の励起分子による発振がある。アルゴンイオンレーザには、希ガスイオンレーザ、金属蒸気イオンレーザがある。
【００７０】
液体レーザには、無機液体レーザ、有機キレートレーザ、色素レーザがある。無機液体レーザ及び有機キレートレーザは、固体レーザに利用されているネオジムなどの希土類イオンをレーザ媒質として利用する。
【００７１】
固体レーザが用いるレーザ媒質は、固体の母体にレーザ作用をする活性種がドープされたものである。固体の母体とは、結晶又はガラスである。結晶とは、ＹＡＧ（イットリウム・アルミニウム・ガーネット結晶）、ＹＬＦ、ＹＶＯ４、ＹＡｌＯ３、サファイア、ルビー、アレキサンドライドである。また、レーザ作用をする活性種とは、例えば、３価のイオン（Ｃｒ３＋、Ｎｄ３＋、Ｙｂ３＋、Ｔｍ３＋、Ｈｏ３＋、Ｅｒ３＋、Ｔｉ３＋）である。
【００７２】
半導体層６２上には二層で形成された第１の絶縁層６３を介して第１の電極層６４Ａ及び第１の電極層６４Ｂが選択的に形成されている。第１の絶縁層６３の材料や形成方法は特に限定されず、下地層６１と同様の材料、同様の形成方法で形成することができる。第１の電極層６４Ａ及び第１の電極層６４Ｂは、ＣＶＤ法やスパッタリング法、液滴吐出法等を用いて形成することができる。第１の電極層は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。第１の電極層にアルミニウム（Ａｌ）を使用する際には、タンタル（Ｔａ）を添加して合金化したＡｌ−Ｔａ合金を用いるとヒロックが抑制される。また、ネオジウム（Ｎｄ）を添加して合金化したＡｌ−Ｎｄ合金を用いると、ヒロックが抑制されるだけでなく、抵抗の低い配線を形成することができるため、好ましい。また、リン（Ｐ）等の不純物元素をドーピングした多結晶シリコンに代表される半導体膜やＡｇＰｄＣｕ合金を用いてもよい。また、単層でも積層でもよい。例えば窒化チタン膜とモリブデン膜から構成される２層の積層構造又は膜厚５０ｎｍのタングステン膜と膜厚５００ｎｍのアルミニウムとシリコンの合金膜と膜厚３０ｎｍの窒化チタン膜を積層した３層の積層構造としてもよい。また、３層の積層構造とする場合、第１層の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第２層の導電膜のアルミニウムとシリコンの合金膜に代えてアルミニウムとチタンの合金膜を用いてもよいし、第３層の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。第１の電極層は単層で形成してもよいし、積層で形成してもよい。例えば、主成分がモリブデン（Ｍｏ）である層により形成すればよい。なお、第１の絶縁層はゲート絶縁層として、第１の電極層６４Ａはゲート電極として、第１の電極層６４Ｂは容量電極として機能する。
【００７３】
この第１の電極層６４Ａ及び第１の電極層６４Ｂ上に積層構造の第２の絶縁層６５が形成されている。第２の絶縁層６５は、下地層６１や第１の絶縁層６３と同様の材料、形成方法にて形成すればよい。
【００７４】
第２の絶縁層６５は開口部６９Ａ及び開口部６９Ｂを有し、第２の絶縁層６５上に形成された第２の電極層６６は開口部６９Ａ及び開口部６９Ｂを介して半導体層６２と接続されている。開口部６９Ａ及び開口部６９Ｂの形成にはレジストを用いてエッチングを行う。エッチングはドライエッチング法又はウエットエッチング法を用いる。第２の電極層６６は第１の電極層６４Ａ及び第１の電極層６４Ｂと同様の材料、形成方法にて形成すればよい。なお、第２の電極層はソース電極及びドレイン電極として機能する。
【００７５】
また、半導体層６２はチャネル形成領域６２Ａ、低濃度不純物領域６２Ｂ、及び高濃度不純物領域６２Ｃを有するＬＤＤ構造となっている。なお、ＬＤＤ領域とは半導体層が多結晶シリコンであるＴＦＴにおいて、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるＴＦＴにおいて、オフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。ＬＤＤ領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル領域とＬＤＤ領域の接合部、ＬＤＤ領域とドレイン領域の接合部に分散させることができ、電界が緩和されるため、リーク電流が低減される。その後アニールを行うことで、不純物の活性化を行う。
【００７６】
以上のように形成したトップゲート型ＴＦＴ上に開口部６９Ｃを有する第３の絶縁層６７が形成される。第３の絶縁層６７上には第３の電極層６８が形成され、第３の電極層６８は開口部６９Ｃにて第２の電極層６６と接続される。なお、第３の電極層６８は画素電極として機能する。第３の絶縁層はポリイミドやアクリル等に代表される有機材料からなる膜を、スピンコート法等により形成すればよい。パターンの形成に際しては第２の電極層６６を露出する開口部６９Ｃを有するように形成する。また、液滴吐出法を用いると、フォトリソグラフィーによりパターン形成を行う必要がないため、工程が簡略になる。ここで、液滴吐出法とは、特定の目的のために調合された組成物の液滴を選択的に吐出等して所定のパターンを形成する方法（その方式によっては、インクジェット法とも呼ばれる。）をいう。また、その他のパターンを転写又は描写できる方法、例えば各種印刷法（スクリーン印刷、オフセット印刷、凸版印刷やグラビア印刷等のパターンが形成される方法）等も用いることができる。なお、第３の絶縁層６７についても積層で形成してもよい。例えば、酸化シリコン系材料又は窒化シリコン系材料のような無機材料からなる膜上に有機材料からなる膜を形成してもよい。第３の電極層６８はスパッタリング法を用いてＩＴＯ（インジウム錫酸化物）又は酸化亜鉛等で形成するとよい。ＩＴＯに酸化シリコンが２〜１０％含まれたターゲットを用いてスパッタリング法により形成されるＩＴＳＯを用いてもよい。この他、酸化亜鉛にガリウム（Ｇａ）をドープした導電性材料、酸化シリコンを含み酸化インジウムに２〜２０％の酸化亜鉛を混合した酸化物導電性材料であるＩＺＯを用いても良い。第３の電極層６８を形成した後、エッチングにより所望のパターンを形成すれば良い。
【００７７】
図６にはトップゲート型ＴＦＴの例を示したが、図７にはボトムゲート型ＴＦＴの例を示している。基板７０上には下地層７１が形成され、下地層７１上に第１の電極層７２Ａ及び第１の電極層７２Ｂが選択的に形成されている。第１の電極層７２Ａ及び第１の電極層７２Ｂ上には第１の絶縁層７３が形成され、第１の絶縁層７３上には半導体層７４が選択的に形成されている。半導体層７４上には開口部７９Ａ及び開口部７９Ｂを有する第２の絶縁層７５が形成されている。第２の絶縁層７５上には第２の電極層７６が形成され、開口部７９Ａ及び開口部７９Ｂを介して第２の電極層７６が半導体層７４と接続されている。また、半導体層７４はチャネル形成領域７４Ａ、低濃度不純物領域７４Ｂ、及び高濃度不純物領域７４Ｃを有するＬＤＤ構造となっている。なお、第１の電極層はゲート電極層として機能し、第１の絶縁層はゲート絶縁層として機能し、第２の電極層はソース電極及びドレイン電極層として機能する。
【００７８】
以上のように形成したボトムゲート型ＴＦＴ上に開口部７９Ｃを有する第３の絶縁層７７が形成される。第３の絶縁層７７上には第３の電極層７８が形成され、第３の電極層７８は開口部７９Ｃにて第２の電極層７６と接続される。なお、図７に示すＴＦＴの各々の層の材料や形成方法は図６に示すトップゲート型ＴＦＴと同様である。
【００７９】
図８にはＩＣタグ等の半導体装置に搭載される半導体素子を示している。基板８０上には下地層８１が形成され、下地層８１上には半導体層８２が選択的に形成され、半導体層８２上には第１の絶縁層８３が形成され、第１の絶縁層８３上には第１の電極層８４が選択的に形成されている。また、半導体層８２はチャネル形成領域８２Ａ、低濃度不純物領域８２Ｂ、及び高濃度不純物領域８２Ｃを有するＬＤＤ構造となっている。以上のように形成されたＴＦＴを覆うように第２の絶縁層８５及び第３の絶縁層８６が形成され、第３の絶縁層８６上に第２の電極層８７が、第２の絶縁層８５及び第３の絶縁層８６を貫通するように開口した開口部を介して半導体層８２に接続するように形成されている。第２の電極層８７上には開口部を有する第４の絶縁層８８が形成されている。第４の絶縁層８８上には第３の電極層８９を有し、第３の電極層８９は第２の電極層８７と接続されている。第３の電極層８９は接点電極として機能する。例えば、第３の電極層８９上に接続するようにアンテナとして機能する導電層を形成することで、無線通信可能な半導体装置を作製することができる。なお、第１の電極層８４はゲート電極として、第１の絶縁層はゲート絶縁層として、第２の電極層はソース電極及びドレイン電極として機能する。
【００８０】
以上説明したように、本発明を適用することのできるＦＥＴは、特定のものに限定されない。更に、本発明の評価方法は、本実施の形態に示したもののみならず、様々な形態のＦＥＴに適用することができる。
【実施例１】
【００８１】
本発明の実施の形態１で説明した評価方法を適用して行った評価について、説明する。
【００８２】
本実施例では、測定に用いるサンプルとしてトップゲート型のＰ型ＴＦＴを用いた。ＴＦＴはチャネル長が１０μｍ、チャネル幅が８μｍ、ゲート絶縁層の膜厚が１１５ｎｍのものを用いた。ここで、３種類のＴＦＴを用意した。各ＴＦＴはゲート電極までを形成したものを用いた。試料１及び試料２はドーパントの活性化を目的とした処理を行った。すなわち、ゲート電極成膜後に電気炉を用いて５５０℃まで加熱して活性化を行ったＴＦＴを試料１、レーザの照射により活性化を行ったＴＦＴを試料２、活性化を行わなかったＴＦＴを試料３とした。電荷の注入を目的として負荷をかける条件としては、ソース電極の電位Ｖｓとドレイン電極の電位Ｖｄを共通電位（Ｖｄｓ＝０）とし、ゲート電極の電圧Ｖｇｓを−２０Ｖ、基板の温度を１５０℃とし、この状態で一時間保持した。以上のようにして電荷を注入したＴＦＴについて電気的特性を測定した。その結果を図１３に示す。
【００８３】
図１３から、試料１ではΔＶｔｈとΔＶｓｈｉｆｔがほぼ等しい値をとる傾向があるが、試料２及び試料３では試料１のような傾向はない。また、試料１ではΔＶｔｈとΔＶｓｈｉｆｔが試料２及び試料３と比べて小さい値をとる。これは、試料１では加熱により活性化を行っているために、ゲート絶縁層と半導体層の界面に存在する欠陥が低減されていることに起因する。対して、試料２ではレーザをＴＦＴ上に照射しているため、照射レーザ光がゲート電極で遮られるゲート電極下には、多くの欠陥が残存しているものと考えられる。
【００８４】
以上のように、熱活性化を行った試料１ではΔＶｔｈとΔＶｓｈｉｆｔがほぼ等しい値をとることから、電荷のトラップされる位置としてはゲート絶縁層が支配的であるといえる。レーザ活性化を行った試料２及び活性化を行わなかった試料３では、ΔＶｔｈとΔＶｓｈｉｆｔが試料１のようにΔＶｔｈ≒ΔＶｓｈｉｆｔという関係が成り立たないため、電荷のトラップされる位置としては、ゲート絶縁層と半導体層との界面が支配的であるといえる。
【００８５】
以上のように、本発明を適用することで半導体素子において、電荷のトラップされる位置としてゲート絶縁層が支配的であるか、ゲート絶縁層と半導体層の界面が支配的であるかを判別することができる。これにより、半導体素子の作製工程において、問題のある工程が明確になり、該当箇所の工程について改善を検討することができる。例えば、試料２及び試料３のように電荷のトラップされる位置が半導体層とゲート絶縁層の界面が支配的であれば、半導体層の形成後からゲート絶縁層の形成前までに洗浄工程を導入する等の対策を講じることができる。一方で、試料１のように電荷のトラップされる位置としてゲート絶縁層が支配的であれば、当該絶縁層の形成条件等を検討すればよい。このように、本発明を適用することで電荷のトラップされる位置を容易に特定することができ、作製工程の改善を図ることができる。これにより、従来よりも電気的特性が良好であり、且つ、信頼性の高いＴＦＴを作製することができる。
【図面の簡単な説明】
【００８６】
【図１】本発明の半導体装置の評価方法を説明する図。
【図２】本発明の半導体装置の評価方法を説明する図。
【図３】本発明の半導体装置の評価方法を説明する図。
【図４】本発明の半導体装置の評価方法を説明する図。
【図５】本発明の半導体装置の評価方法を説明する図。
【図６】本発明を適用することのできる半導体装置を説明する図。
【図７】本発明を適用することのできる半導体装置を説明する図。
【図８】本発明を適用することのできる半導体装置を説明する図。
【図９】本発明を適用することのできる半導体装置を説明する図。
【図１０】本発明の半導体装置の評価方法を説明する図。
【図１１】本発明の半導体装置の評価方法を説明する図。
【図１２】本発明の半導体装置の評価方法を説明する図。
【図１３】実施例１の測定結果を説明する図。
【符号の説明】
【００８７】
３０    領域
６０    基板
６１    下地層
６２    半導体層
６３    絶縁層
６５    絶縁層
６６    電極層
６７    絶縁層
６８    電極層
７０    基板
７１    下地層
７３    絶縁層
７４    半導体層
７５    絶縁層
７６    電極層
７７    絶縁層
７８    電極層
８０    基板
８１    下地層
８２    半導体層
８３    絶縁層
８４    電極層
８５    絶縁層
８６    絶縁層
８７    電極層
８８    絶縁層
８９    電極層
１００    基板
１０１    電極層
１０２    絶縁層
１０３    半導体層
１０４    不純物領域
１０５    電極層
１０６    絶縁層
１０７    開口部
１０８    電極層
１１１    ソース電極（又はドレイン電極）
１１２    ドレイン電極（又はソース電極）
１１３    ゲート絶縁層
１１４    ゲート電極層
１１５    シリコン基板
１２０    開始
１２１    第１の測定
１２２    ＶｓｈｉｆｔとＶｔｈの算出
１２３    ＦＥＴへの電荷の注入
１２４    第２の測定
１２５    ＶｓｈｉｆｔとＶｔｈの算出
１２６    ΔＶｓｈｉｆｔとΔＶｔｈの算出
１２７    ΔＶの算出
１２８    Δの算出
１２９    ΔＶ＞Δ
１３０    界面と判定
１３１    絶縁層中と判定
１３２    終了
６２Ａ    チャネル形成領域
６２Ｂ    低濃度不純物領域
６２Ｃ    高濃度不純物領域
６４Ａ    電極層
６４Ｂ    電極層
６９Ａ    開口部
６９Ｂ    開口部
６９Ｃ    開口部
７２Ａ    電極層
７２Ｂ    電極層
７４Ａ    チャネル形成領域
７４Ｂ    低濃度不純物領域
７４Ｃ    高濃度不純物領域
７９Ａ    開口部
７９Ｂ    開口部
７９Ｃ    開口部
８２Ａ    チャネル形成領域
８２Ｂ    低濃度不純物領域
８２Ｃ    高濃度不純物領域
１０５Ａ    電極層
１０５Ｂ    電極層
１０９Ａ    開口部
１０９Ｂ    開口部
１０９Ｃ    開口部
１１０Ａ    プローブ
１１０Ｂ    プローブ
１１０Ｃ    プローブ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008109023.tif 000014
【図６】
2008109023.tif 000015
【図７】
2008109023.tif 000016
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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