(57)【要約】【課題】特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能なトランジスタを有する半導体装置を提供する。【解決手段】  半導体装置は、半導体基板１上に形成された第１導電型のウエル３と、ウエル３上に形成された第１のトランジスタ、および第２のトランジスタを備えている。第１のトランジスタは、第１導電型の不純物を含む第１のポケット領域９ａ、第２導電型の不純物を含む第１のソースおよびドレイン領域１１ａを有し、第２のトランジスタは、第１導電型の不純物を含む第２のポケット領域９ｂ、第２導電型の不純物を含む第２のソース領域および第２のドレイン領域を有し、アナログ機能を実行する。ソース側及びドレイン側の第２のポケット領域９ｂに含まれる第１導電型の不純物の濃度は、第１のポケット領域９ａに含まれる第１導電型の不純物の濃度よりも低い。【選択図】図３
2008288366.tif 000002
【特許請求の範囲】
【請求項１】
第１のトランジスタ及び第２のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の両側方に形成された第１導電型の第１のポケット領域とを備え、
前記第２のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の両側方に形成された第１導電型の第２のポケット領域とを備え、
前記第２のポケット領域における第１導電型の不純物濃度は、前記第１のポケット領域における第１導電型の不純物濃度よりも低い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１の活性領域における前記第１のサイドウォールの外側方に形成された第２導電型の第１のソースドレイン領域とをさらに備え、
前記第２のトランジスタは、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２の活性領域における前記第２のサイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備えている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のトランジスタは、前記第１の活性領域における前記第１のゲート電極の両側方に、且つ、前記第１のポケット領域の上に位置する領域に形成された第２導電型の第１のエクステンション領域をさらに備え、
前記第２のトランジスタは、前記第２の活性領域における前記第１のゲート電極の両側方に、且つ、前記第２のポケット領域の上に位置する領域に形成された第２導電型の第２のエクステンション領域をさらに備えている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の両側方に形成された前記第２のポケット領域は、いずれも前記第１のポケット領域よりも第１導電型の不純物濃度が低い、半導体装置。
【請求項５】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の一側方に形成された前記第２のポケット領域は、前記第２の活性領域における前記第２のゲート電極の他側方に形成された前記第２のポケット領域よりも第１導電型の不純物濃度が低い、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の他側方に形成された前記第２のポケット領域は、前記第１のポケット領域と第１導電型の不純物濃度が等しい、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記第２のトランジスタのゲート長は前記第１のトランジスタのゲート長より長い、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記第１のトランジスタと前記第２のトランジスタとは、互いに等しい電源電圧で駆動される、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と膜厚が等しい、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
前記半導体装置は、第３のトランジスタをさらに備え、
前記第３のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第３の活性領域と、
前記第３の活性領域上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３の活性領域における前記第３のゲート電極の両側方に形成された第１導電型の第３のポケット領域とを備え、
前記第３のゲート絶縁膜は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚が厚く、
前記第３のポケット領域は、前記第１のポケット領域よりも第１導電型の不純物濃度が低く、且つ、前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に形成された前記第２のポケット領域と第１導電型の不純物濃度が等しい、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第３のゲート電極の側面上に形成された第３のサイドウォールと、
前記第３の活性領域における前記第３のサイドウォールの外側方に形成された第２導電型の第３のソースドレイン領域とをさらに備えている、半導体装置。
【請求項１２】
半導体基板に形成された第１の活性領域上に第１のゲート絶縁膜、第１のゲート電極、第１のポケット領域を有する第１のトランジスタと、前記半導体基板に形成された第２の活性領域上に第２のゲート絶縁膜、第２のゲート電極、第２のポケット領域を有する第２のトランジスタと、前記半導体基板に形成された第３の活性領域上に第３のゲート絶縁膜、第３のゲート電極、第３のポケット領域を有する第３のトランジスタとを備えた半導体装置の製造方法であって、
前記半導体基板に素子分離領域を囲まれた第１の活性領域、第２の活性領域、第３の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を、前記第３の活性領域上に前記第３のゲート絶縁膜及び前記第３のゲート電極をそれぞれ形成する工程（ｂ）と、
前記第１の活性領域における前記第１のゲート電極の両側方に第１導電型の第１のポケット領域を形成する工程（ｃ）と、
前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に第１導電型の第２のポケット領域を形成すると共に、前記第３の活性領域における前記第３のゲート電極の両側方に第１導電型の第３のポケット領域を形成する工程（ｄ）とを備え、
前記第３のゲート絶縁膜は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚が厚く、
前記第３のポケット領域は、前記第１のポケット領域よりも第１導電型の不純物濃度が低く、且つ、前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に形成された前記第２のポケット領域と第１導電型の不純物濃度が等しい、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１の活性領域における前記第１のゲート電極の両側方に第２導電型の第１のエクステンション領域を形成する工程を含み、
前記工程（ｄ）は、前記第２の活性領域における前記第１のゲート電極の両側方に第２導電型の第２のエクステンション領域を形成する工程を含み、
前記第１のエクステンション領域は、前記第１のポケット領域の上に位置する領域に形成され、前記第２のエクステンション領域は、前記第２のポケット領域の上に位置する領域に形成される、半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ｃ）及び前記工程（ｄ）の後に、前記第１のゲート電極の側面上に第１のサイドウォールを、前記第２のゲート電極の側面上に第２のサイドウォールを、前記第３のゲート電極の側面上に第３のサイドウォールをそれぞれ形成する工程（ｅ）と、
前記第１の活性領域における前記第１のサイドウォールの外側方に第２導電型の第１のソースドレイン領域を、前記第２の活性領域における前記第２のサイドウォールの外側方に第２導電型の第２のソースドレイン領域を、前記第３の活性領域における前記第３のサイドウォールの外側方に第２導電型の第３のソースドレイン領域をそれぞれ形成する工程（ｆ）とをさらに備えている、半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第３のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の両側方に前記第２のポケット領域を形成する、半導体装置の製造方法。
【請求項１６】
請求項１２〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の他側方に第１導電型の前記第２のポケット領域を形成し、
前記工程（ｄ）では、前記第３のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の一側方に第１導電型の前記第２のポケット領域を形成する、半導体装置の製造方法。
【請求項１７】
請求項１２〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のトランジスタと前記第２のトランジスタとは、互いに等しい電源電圧で駆動されるトランジスタであり、前記第３のトランジスタは前記第１のトランジスタおよび前記第２のトランジスタよりも高い電源電圧で駆動されるトランジスタである、半導体装置の製造方法。
【請求項１８】
請求項１２〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のトランジスタのゲート長をａ、前記第２のトランジスタのゲート長をｂ、前記第３のトランジスタのゲート長をｃとすると、ａ＜ｂ＜ｃである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。さらに詳細には、本発明は特性ばらつきの少ない半導体デバイス構造とそれを作成するための注入方法に関する。
【背景技術】
【０００２】
微細化に従い、ＳＲＡＭ（Static Random Access Memory）のセル面積は、スケーリングされる分小さくなっており、電源電圧もＳＲＡＭセルでは１．２Ｖ程度になっている。非常に小さい特性ばらつきを要求されるセンスアンプは、ＳＲＡＭセルと同じ１．２Ｖ系のトランジスタで構成されているものの、トランジスタのゲート長は最小寸法ではなく、比較的大きいゲート長、具体的には最小ゲート長の４倍程度のゲート長を用いて設計されている。そのため、駆動力が要求されるセンスアンプは、ゲート幅も大きく設計されている。しかし、ＬＳＩチップ全体の面積縮小には、センスアンプを構成するトランジスタもできる限り小さいゲート長、ゲート幅を用いて設計されることが望ましい。
【０００３】
一方、１３０ｎｍから４５ｎｍの世代でコア系のトランジスタの電源電圧は１．２Ｖであり、Ｉ／Ｏ系トランジスタ、アナログトランジスタの電源電圧は１．８Ｖや２．５Ｖ、３．３Ｖなどが使われているが、微細化に従いアナログトランジスタがチップ面積に占める割合は増大しており、低消費電力化の観点から１．２Ｖ系トランジスタの活用が要望されている。
【０００４】
１．２Ｖ系トランジスタにおいては、短チャネル効果の影響を抑えるため、エクステンション領域の下にエクステンション領域とは逆導電型の不純物を注入する、いわゆるポケット注入が一般的に行われる。そのため、１．２Ｖ系トランジスタでは特性ばらつきが非常に大きくなってしまう。特許文献１には、特性ばらつきを改善するための方法が開示されている。以下、その詳細を説明する。
【０００５】
図７は、従来の半導体装置を示す断面図である。ここではＮチャネル型ＭＯＳトランジスタを例にとって説明を行う。
【０００６】
図７において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタである。従来の半導体装置は、Ｐ型の半導体基板１０１に設けられたＰ型ウエル１０３と、半導体基板１０１（Ｐ型ウエル１０３）に形成された素子分離領域１０４と、素子分離領域１０４によって囲まれた半導体基板１０１からなる活性領域１０３ａ、１０３ｂと、活性領域１０３ａ、１０３ｂの上に形成されたトランジスタＴｒ１、Ｔｒ２、Ｔｒ３とを備えている。
【０００７】
Ｔｒ１は、活性領域１０３ａ上に下から順に設けられたゲート絶縁膜１０６ａおよびゲート電極１０７ａと、サイドウォール１１０ａと、活性領域１０３ａにそれぞれ設けられたソースおよびドレイン領域１１１ａ、ソースおよびドレイン拡張部（エクステンション領域）１０８ａ、およびポケット領域１０９とを有している。Ｔｒ２は、活性領域１０３ｂ上に下から順に設けられたゲート絶縁膜１０６ｂおよびゲート電極１０７ｂと、サイドウォール１１０ｂと、活性領域１０３ｂにそれぞれ設けられたソースおよびドレイン領域１１１ｂ、ソースおよびドレイン拡張部１０８ｂとを有している。
【０００８】
図７に示す従来の半導体装置では、１．２Ｖ系のコアトランジスタＴｒ１にポケット領域１０９ａが設けられているのに対し、１．２Ｖ系のアナログトランジスタＴｒ２にはポケット領域が設けられていない。これによりＴｒ２の特性ばらつきは、ポケット注入がある場合に比べて大幅に小さくなる。
【０００９】
次に、従来の半導体装置の製造方法を図面を用いて説明する。図８（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【００１０】
まず、図８（ａ）に示すように、半導体基板１０１にＰ型ウエル１０３、活性領域１０３ａ、１０３ｂ、素子分離領域１０４、ゲート絶縁膜１０６ａ、１０６ｂを形成する。その後、半導体基板１０１上の全面にポリシリコン膜を堆積してから選択的にドライエッチングすることによりでゲート電極１０７ａ、１０７ｂを形成する。次いで、活性領域１０３ａのうちゲート電極１０７ａの両側方に位置する領域、活性領域１０３ｂのうちゲート電極１０７ｂの両側方に位置する領域にｎ型不純物を注入してソース及びドレイン領域拡張部１０８ａ、１０８ｂをそれぞれ形成する。
【００１１】
次に、図８（ｂ）に示すように、活性領域１０３ｂを覆うレジストマスク２０１を用いて活性領域１０３ａにｐ型不純物を注入することにより、１．２Ｖ系のコアトランジスタＴｒ１のポケット領域１０９を形成する。従来の方法では、レジストマスク２０１により、１．２Ｖ系のアナログトランジスタＴｒ２にはポケット領域１０９が形成されない。
【００１２】
次に、図８（ｃ）に示すように、レジストマスク２０１を除去した後、半導体基板１０１上の全面に絶縁膜を堆積し、その後絶縁膜をドライエッチングすることにより、自己選択的にゲート電極１０７ａ、１０７ｂの側面にサイドウォール１１０ａ、１１０ｂをそれぞれ形成する。その後、活性領域１０３ａ、１０３ｂにｎ型不純物を注入することによりソース及びドレイン領域１１１ａ、１１１ｂをそれぞれ形成する。
【特許文献１】特開２００３−５０９８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の技術では、アナログトランジスタの活性領域にポケット領域を形成させないためのマスクを別途形成しているため、製造コストが上昇する。また、コアトランジスタにポケット領域を形成しなければ、短チャネル効果により、不必要にゲート長を大きくした設計を行う必要がある。
【００１４】
以上を鑑みて、本発明は、トランジスタの特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１のトランジスタ及び第２のトランジスタを備えた半導体装置であって、前記第１のトランジスタは、半導体基板に形成された素子分離領域によって囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の活性領域における前記第１のゲート電極の両側方に形成された第１導電型の第１のポケット領域とを備え、前記第２のトランジスタは、半導体基板に形成された素子分離領域によって囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の両側方に形成された第１導電型の第２のポケット領域とを備え、前記第２のポケット領域における第１導電型の不純物濃度は、前記第１のポケット領域における第１導電型の不純物濃度よりも低い。
【００１６】
これにより、第２のトランジスタにおいて、しきい値調節用等で導入された第１導電型の不純物量に対する第２のポケット領域内の第１導電型の不純物量の割合を小さくすることができるので、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えることが可能となる。これは、第１のトランジスタと第２のトランジスタの電源電圧が等しい場合、第２のトランジスタのゲート長が第１のトランジスタより長い場合に特に効果的である。
【００１７】
本発明の半導体装置の製造方法は、第２のトランジスタの第２のポケット領域のうち少なくともソース側のポケット領域を第３のトランジスタのポケット領域と同時に形成することで、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えられた半導体装置をより少ない工程数で製造することが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置によれば、第１のポケット領域を有する第１のトランジスタと、少なくともソース側で第１のポケット領域よりも不純物濃度が低くなっている第２のポケット領域を有し、第２のポケットアナログ機能を実行する第２のトランジスタとを備えている。これにより、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えることが可能となる。また、従来のトランジスタに比べて工程数を増加させずに製造することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態を説明するに際して、まずトランジスタのランダムばらつきの要因について説明する。
【００２０】
トランジスタ特性のランダムばらつきに関する一般的な法則は、１９８９年に、Peligromによって提唱されている。すなわち、トランジスタのしきい値電圧のランダムばらつきをσＶｔｈ、ゲート長をＬ、ゲート幅をＷとすると、σＶｔｈは√（ＬＷ）に比例する。ここでペリグロム係数Ｐは以下のように定義される。
【００２１】
Ｐ＝σＶｔｈ＊√（ＬＷ）  …式（１）
この式からペリグロム係数Ｐはゲート長Ｌ、ゲート幅Ｗに依存せず一定の値をとることが分かる。
【００２２】
しかしながら、設計ルールが１３０ｎｍから４５ｎｍの世代では、以上のようなペリグロムの一般的な法則は成り立たなくなっている。以下に実際のデータを示しながら、詳細を説明する。
【００２３】
図１は、ポケット領域を設けたＭＯＳトランジスタにおいて、しきい値電圧調整用に注入した不純物のドーズ量を変化させた場合の、しきい値電圧Ｖｔとゲート長Ｌとの関係を示す図である。ここで、しきい値電圧調整用の不純物はゲート電極直下のＰ型ウエルに導入されたものである。また、不純物のドーズ量は、♯１＞♯２＞♯３となっている。
【００２４】
図１から分かるように、ポケット領域を有するトランジスタは、ゲート長Ｌが１μｍから０．０６μｍまで小さくなるに従い、しきい値電圧Ｖｔｈが大きくなる、いわゆる逆短チャネルの特性を示している。さらに、これらのトランジスタは、ゲート長Ｌが０．０６μｍから０．０４μｍになると、通常の短チャネルの特性を示している。
【００２５】
逆短チャネル効果は、ゲート長Ｌが小さくなった場合でもポケット注入のドーズ量は一定であり、ゲート長Ｌが小さいほど実効的なチャネル濃度が高くなるために起きる現象である。この短チャネルの尺度としては、
ΔＶｔｈ＝（Ｖｔｈの最大値）−（ロングチャネルのトランジスタのＶｔｈ）  …式（２）
を定義する。ここで、「ロングチャネルのトランジスタ」としてはしきい値電圧調整用不純物のドーズ量が注目するトランジスタと等しく、ゲート長Ｌが１μｍのトランジスタを想定する。このΔＶｔｈが大きいほど、ポケット注入の影響が大きいといえる。
【００２６】
図２は、しきい値電圧調整用の不純物のドーズ量が異なるＭＯＳトランジスタにおいて、ＶｔｈのランダムばらつきσＶｔｈと１／√Ｌとの関係を示す図である。但し、図２において、ゲート幅Ｗは０．４２μｍと一定である。♯１、♯２、♯３のトランジスタは図１で用いられたトランジスタと同じものである。この図はいわゆるペリグロムプロットと言われ、上述したように、理想的にはσＶｔｈが１／√Ｌに比例する。しかしながら、図２から分かるように、＃１のトランジスタでは、σＶｔｈがほぼ１／√Ｌに比例しているが、＃２、＃３のトランジスタでは、Ｌ＝０．０９μｍ以上、すなわち（１／√Ｌ）＝３．３以下ではσＶｔｈが減少しない。逆に、＃３のトランジスタでは、（１／√Ｌ）＝３．３以下でσＶｔｈが逆に増加している。＃３のトランジスタは図１から分かるように、しきい値電圧調整用不純物のドーズ量が小さいので、Ｖｔｈが低く、ΔＶｔｈが大きい事が分かる。これは、Ｖｔｈに占めるポケット注入のドーズ量の割合が大きく、ポケット注入の影響が大きいためである。
【００２７】
以上のように、しきい値電圧調整用不純物のドーズ量に対してポケット注入のドーズ量の割合が大きい場合には、ゲート長Ｌが大きいときに、トランジスタのランダムばらつきが減少しない事を実験的に明らかに示す事ができた。以上の実験結果を基に、実施形態を説明していく。
【００２８】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体装置を示す断面図である。本実施形態ではＮチャネル型ＭＯＳトランジスタを例に挙げて説明を行うが、本発明はＰチャネル型ＭＯＳトランジスタにも適用することができる。図３において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタ、Ｔｒ３は１．８Ｖ系のトランジスタである。本実施形態の説明においてＴｒ３は１．８Ｖ系のトランジスタとしているが、２．５Ｖ系や３．３Ｖ系であっても本発明の半導体装置に用いることができる。なお、「アナログトランジスタ」とは、回路内においてアナログ機能を実行するトランジスタを意味する。アナログトランジスタはコアトランジスタよりもゲート長が長い場合が多いが、これに限られるものではなく、コアトランジスタと基本的に同一の構成を有している。
【００２９】
図３に示すように、本実施形態の半導体装置は、Ｐ型の半導体基板１に設けられたＰ型ウエル３と、半導体基板１（Ｐ型ウエル３）に形成された素子分離領域４と、素子分離領域４によって囲まれた半導体基板１からなる活性領域３ａ、３ｂ、３ｃと、活性領域３ａ、３ｂ、３ｃの上に形成されたトランジスタＴｒ１、Ｔｒ２、Ｔｒ３とを備えている。
【００３０】
トランジスタＴｒ１は、活性領域３ａ上に下から順に設けられたゲート絶縁膜６ａおよびゲート電極７ａと、ゲート電極７ａの側面上に設けられたサイドウォール１０ａと、活性領域３ａのうちサイドウォール１０ａの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ａと、活性領域３ａのうちゲート電極７ａおよびサイドウォール１０ａの両側方に位置する領域に設けられ、エクステンション領域８ａよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ａと、エクステンション領域８ａの下に設けられ、ｐ型不純物を含むポケット領域９ａとを有している。ポケット領域９ａはソースおよびドレイン領域１１ａとエクステンション領域８ａの両方に接しており、ゲート電極７ａの両端部の下方に設けられている。
【００３１】
また、トランジスタＴｒ２は、活性領域３ｂ上に下から順に設けられたゲート絶縁膜６ｂおよびゲート電極７ｂと、ゲート電極７ｂの側面上に設けられたサイドウォール１０ｂと、活性領域３ｂのうちサイドウォール１０ｂの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ｂと、活性領域３ｂのうちゲート電極７ｂおよびサイドウォール１０ｂの両側方に位置する領域に設けられ、エクステンション領域８ｂよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ｂと、エクステンション領域８ｂの下に設けられ、ｐ型不純物を含むポケット領域９ｂとを有している。ポケット領域９ｂはソースおよびドレイン領域１１ｂとエクステンション領域８ｂの両方に接しており、ゲート電極７ｂの両端部の下方に設けられている。
【００３２】
また、トランジスタＴｒ３は、活性領域３ｃ上に下から順に設けられたゲート絶縁膜６ｃおよびゲート電極７ｃと、ゲート電極７ｃの側面上に設けられたサイドウォール１０ｃと、活性領域３ｃのうちサイドウォール１０ｃの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ｅと、活性領域３ｃのうちゲート電極７ｃおよびサイドウォール１０ｃの両側方に位置する領域に設けられ、エクステンション領域８ｅよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ｅと、エクステンション領域８ｅの下に設けられ、ｐ型不純物を含むポケット領域９ｅとを有している。また、活性領域３ａ、３ｂ、３ｃのうちゲート電極直下に位置する領域の不純物濃度は、３ａ＝３ｂ＜３ｃとなっている。図３において、トランジスタＴｒ１のゲート長をＬｇ１、トランジスタＴｒ２のゲート長をＬｇ２、トランジスタＴｒ３のゲート長をＬｇ３とすると、
（Ｌｇ１の最小値）＜（Ｌｇ２の最小値）＜（Ｌｇ３の最小値）  …式（３）
となっている。また、設計上の各ゲート長の最小値に限らず、多くの場合でＬｇ１＜Ｌｇ２＜Ｌｇ３となっている。
【００３３】
トランジスタＴｒ１のゲート絶縁膜６ａの膜厚をＴｏｘ１、トランジスタＴｒ２のゲート絶縁膜６ｂの膜厚をＴｏｘ２、トランジスタＴｒ３のゲート絶縁膜６ｃの膜厚をＴｏｘ３とすると、
Ｔｏｘ１＝Ｔｏｘ２＜Ｔｏｘ３  …式（４）
となっている。エクステンション領域８ａ中の不純物濃度をＮ８ａ、エクステンション領域８ｂ中の不純物濃度をＮ８ｂ、エクステンション領域８ｅ中の不純物濃度をＮ８ｅとし、ポケット領域９ａ中の不純物濃度をＮ９ａ、ポケット領域９ｂ中の不純物濃度をＮ９ｂ、ポケット領域９ｅ中の不純物濃度をＮ９ｅとすると、
Ｎ８ａ＞Ｎ８ｂ＝Ｎ８ｅ  …式（５）
Ｎ９ａ＞Ｎ９ｂ＝Ｎ９ｅ  …式（６）
となっている。
【００３４】
具体的な数字の一例としては、例えば４５ｎｍ世代プロセスを想定すると、Ｌｇ１の最小値＝０．０４μm、Ｌｇ２の最小値＝０．１０μｍ、Ｌｇ３の最小値＝０．１８μｍ、Ｔｏｘ１＝Ｔｏｘ２＝２ｎｍ、Ｔｏｘ＝３．５ｎｍである。
【００３５】
本実施形態の半導体装置の特徴は、電源電圧が同じコアトランジスタとアナログトランジスタにおいて、エクステンション領域とポケット領域とに含まれる不純物濃度がそれぞれ異なっていることにある。また、１．２Ｖ系のアナログトランジスタＴｒ２のエクステンション領域８ｂのｎ型不純物濃度は、電源電圧がより大きいトランジスタＴｒ３のエクステンション領域８ｅのｎ型不純物濃度と等しく、アナログトランジスタＴｒ２のポケット領域９ｂのｐ型不純物濃度は、トランジスタＴｒ３のポケット領域９ｅのｐ型不純物濃度と等しくなっている。
【００３６】
このため、１．２Ｖ系アナログトランジスタＴｒ２のポケット領域９ｂの不純物濃度を１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａの不純物濃度よりも低く設定することができるので、しきい値電圧調整用のｐ型不純物のドーズ量に対するポケット注入用のｎ型不純物のドーズ量の割合を小さくし、ポケット注入の影響を小さくすることができる。そのため、トランジスタＴｒ１における短チャネル効果の影響を抑えつつ、アナログトランジスタにおける特性のランダムばらつきを低減することができる。なお、１．２Ｖ系のアナログトランジスタＴｒ２のエクステンション領域８ｂの不純物濃度が、１．２Ｖ系のコアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度より低くなるが、１．２Ｖ系のアナログトランジスタＴｒ２のゲート長Ｌｇ２の最小値は０．１０μｍと、Ｌｇ１の最小値０．０４μｍに対して大きいので、エクステンション領域８ｂの不純物濃度が低下することの影響はそれほど大きくない。
【００３７】
次に、本実施形態の半導体装置を作製するためのプロセスフローを、図４（ａ）〜（ｃ）を用いて説明する。図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。なお、同図に示す符号は図３と同じである。
【００３８】
まず、図４（ａ）に示す工程で、Ｐ型の半導体基板１の上部にｐ型不純物イオンを注入してＰ型ウエル３を形成した後、シャロートレンチ分離（ＳＴＩ）により素子分離領域４をＰ型ウエル３内に形成する。すなわち、Ｐ型ウエル３の所定の領域にエッチングにより溝を掘り、当該溝内に絶縁膜を埋め込んだ後にＣＭＰ法などにより絶縁膜の平坦化を行う。これにより、素子分離領域４によって囲まれた半導体基板１からなる活性領域３ａ、３ｂ、３ｃを形成する。次いで、１．２Ｖ系のトランジスタＴｒ１、Ｔｒ２のチャネル領域となる活性領域３ａ，３ｂの部分と、１．８Ｖ系のトランジスタＴｒ３のチャネル領域となる活性領域３ｃの部分にそれぞれしきい値電圧調整用のｐ型不純物をイオン注入する。次に、トランジスタＴｒ３用のゲート絶縁膜６ｃを活性領域３ａ、３ｂ、３ｃの上に形成した後、活性領域３ａ、３ｂ上のゲート絶縁膜６ｃを選択的に除去して活性領域３ｃ上にゲート絶縁膜６ｃを残存させる。次いで、熱酸化などにより活性領域３ａ、３ｂ上にトランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜６ａ、６ｂを形成する。ゲート絶縁膜６ｃはこの工程を経ることで、トランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜６ａ、６ｂよりも厚くなる。次に、半導体基板１上の全面にポリシリコン膜を堆積した後、ドライエッチングにより当該ポリシリコン膜をゲートパターン形状にパターニングする。これにより、活性領域３ａ、３ｂ、３ｃ上にはゲート絶縁膜６ａ、６ｂ、６ｃを介してゲート電極７ａ、７ｂ、７ｃが形成される。次に、活性領域３ｂ、３ｃ上を覆うレジストマスク６１を用いたイオン注入により、活性領域３ａのうちトランジスタＴｒ１のゲート電極７ａの両側方に位置する領域にエクステンション領域８ａ、ポケット領域９ａをそれぞれ形成する。ポケット領域９ａはエクステンション領域８ａよりも深い位置に形成する。具体的には、Ａｓイオンを注入エネルギー２ｋｅＶ、ドーズ量７．０×１０１４ｃｍ−２の条件で、ゲート電極７ａに対して０°の角度で注入してエクステンション領域８ａを形成する。また、Ｉｎイオンを注入エネルギー５５ｋｅＶ、ドーズ量０．５×１０１３ｃｍ−２の条件で、ゲート電極７ａに対して２５°の角度で４回転分注入する。さらに、Ｂ（ホウ素）イオンを注入エネルギー７ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でゲート電極７ａに対して２５°の角度で４回転分注入する。これにより、ポケット領域９ａを形成する。なお、ポケット領域９ａの形成とエクステンション領域８ａの形成とはどちらを先に行ってもよい。
【００３９】
次に、図４（ｂ）に示す工程で、レジストマスク６１を除去した後、活性領域３ａ上を覆うレジストマスク６２を用いて、活性領域３ｂにトランジスタＴｒ２のエクステンション領域８ｂおよびポケット領域９ｂ、活性領域３ｃにトランジスタＴｒ３のエクステンション領域８ｅおよびポケット領域９ｅをそれぞれ形成する。エクステンション領域８ｂ、８ｅの形成は同時に行い、ポケット領域９ｂ、９ｅの形成は同時に行う。具体的には、Ａｓイオンを注入エネルギー１５ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２の条件で、ゲート電極７ｂ、７ｃに対して０°の角度で注入してエクステンション領域８ｂ、８ｅを形成する。また、、Ｂイオンを注入エネルギー１５ｋｅＶ、ドーズ量０．６×１０１３ｃｍ−２の条件でゲート電極７ｂ、７ｃに対して２５°の角度で４回転分注入してポケット領域９ｂ、９ｅを形成する。ここで、各部の不純物濃度は前述の式（５）、（６）を満たしている。
【００４０】
次に、図４（ｃ）に示す工程で、レジストマスク６２を除去した後、半導体基板１上の全面に絶縁膜を堆積した後にドライエッチングを行うことにより、自己選択的にゲート電極７ａ、７ｂ、７ｃの各側面上にそれぞれサイドウォール１０ａ、１０ｂ、１０ｃを形成する。次に、ゲート電極７ａ、７ｂ、７ｃおよびサイドウォール１０ａ、１０ｂ、１０ｃをマスクとしてｎ型不純物を活性領域３ａ、３ｂ、３ｃにイオン注入することにより、ソースおよびドレイン領域１１ａ、１１ｂ、１１ｅを形成する。
【００４１】
特許文献１に記載された技術では、アナログトランジスタのポケット注入を無くすために、別マスクを追加する必要があったが、本実施形態の製造方法では、１．２Ｖ系アナログトランジスタＴｒ２のエクステンション領域８ｂとポケット領域９ｂをそれぞれ１．８Ｖ系トランジスタＴｒ３のエクステンション領域８ｅ、ポケット領域９ｅと同じマスクを用いて同時に形成することができる。このため、本実施形態の方法によれば、製造コストを増やすことなくアナログトランジスタの特性ばらつきを低減することが可能となる。また、ゲート長が短いトランジスタＴｒ１にはトランジスタＴｒ２より高い濃度でｐ型不純物が含まれるので、パンチスルー等の短チャネル効果は抑えられている。
【００４２】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本実施形態ではＮチャネル型ＭＯＳトランジスタを例に挙げて説明を行うが、本発明はＰチャネル型ＭＯＳトランジスタにも適用することができる。図５において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタ、Ｔｒ３は１．８Ｖ系のトランジスタである。本実施形態ではＴｒ３は１．８Ｖ系のトランジスタとしているが、２．５Ｖ系や３．３Ｖ系であっても本発明の半導体装置に用いることができる。なお、図５において、第１の実施形態の半導体装置と同じ部材については図３と同じ符号を付してある。本実施形態の半導体装置において、トランジスタＴｒ１、Ｔｒ３は第１の実施形態の半導体装置と同一構成である。
【００４３】
図５に示すように、本実施形態の半導体装置の特徴は、１．２Ｖ系アナログトランジスタＴｒ２のソース側エクステンション領域８ｄの不純物濃度がドレイン側エクステンション領域８ｃおよび１．２Ｖ系コアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度よりも低いことと、ソース側ポケット領域９ｄの不純物濃度がドレイン側ポケット領域９ｃおよびポケット領域９ａの不純物濃度より低いことにある。また、ソース側ポケット領域９ｄ、ソース側エクステンション領域８ｄの不純物濃度は、それぞれ１．８Ｖ系トランジスタのポケット領域９ｅ、エクステンション領域８ｅの不純物濃度と同じである。ドレイン側ポケット領域９ｃ、ドレイン側エクステンション領域８ｃの不純物濃度は、それぞれ１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａ、エクステンション領域８ａと同じである。
【００４４】
ソース側およびドレイン側へのポケット注入のうち、電気的特性のランダムばらつきへの影響が大きいのは、ソース側へのポケット注入である。本実施形態の半導体装置では、１．２Ｖ系アナログトランジスタＴｒ２のソース側ポケット領域９ｄの不純物濃度をドレイン側ポケット領域９ｃおよび１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａの不純物濃度より低くすることで、電気的特性のランダムばらつきを効果的に抑えることが可能になっている。一方、１．２Ｖ系アナログトランジスタＴｒ２のドレイン側エクステンション領域８ｃの不純物濃度は１．２Ｖ系コアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度と同じであるため、第１の実施形態の半導体装置よりも１．２Ｖ系アナログトランジスタＴｒ２の短チャネル効果を抑制することができる。ただし、ソースドレインの向きが固定されたトランジスタにのみ本実施形態の半導体装置は適用される。
【００４５】
次に、本実施形態の半導体装置を作製するためのプロセスフローを、図６（ａ）〜（ｃ）を用いて説明する。図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４６】
まず、図６（ａ）に示す工程で、第１の実施形態と同様の方法でＰ型ウエル３、活性領域３ａ、３ｂ、３ｃ、素子分離領域４、ゲート絶縁膜６ａ、６ｂ、６ｃ、およびゲート電極７ａ、７ｂ、７ｃを形成する。続いて、活性領域３ｂのソース側領域及び活性領域３ｃを覆うレジストマスク６１ａを用いたイオン注入により、活性領域３ａのうちゲート電極７ａの両側方に位置する領域にエクステンション領域８ａ、ポケット領域９ａを形成し、活性領域３ｂのうちゲート電極７ｂの一方の側方（ドレイン側）に位置する領域にドレイン側エクステンション領域８ｃ、ポケット領域９ｃを形成する。具体的には、Ａｓイオンを注入エネルギー２ｋｅＶ、ドーズ量７．０×１０１４ｃｍ−２の条件で、ゲート電極７ａ、７ｂに対して０°の角度で注入してエクステンション領域８ａを形成する。また、Ｉｎイオンを注入エネルギー５５ｋｅＶ、ドーズ量０．５×１０１３ｃｍ−２の条件で、ゲート電極７ａ、７ｂに対して２５°の角度で４回転分注入する。さらに、Ｂイオンを注入エネルギー７ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でゲート電極７ａ、７ｂに対して２５°の角度で４回転分注入する。これにより、ポケット領域９ａ、ドレイン側ポケット領域９ｃを形成する。本工程では、レジストマスク６１ａがゲート電極７ｃが設けられた領域からゲート電極７ｂの一部上の領域に亘って設けられているのが特徴である。なお、ポケット領域９ａの形成とエクステンション領域８ａの形成とはどちらを先に行ってもよい。
【００４７】
次に、図６（ｂ）に示す工程で、レジストマスク６１ａを除去した後、活性領域３ａ及び活性領域３ｂのドレイン側領域を覆うレジストマスク６２ａを用いたイオン注入により、活性領域３ｂのうちゲート電極７ｂの他方の側方（ソース側）に位置する領域にソース側エクステンション領域８ｄ、ソース側ポケット領域９ｄを形成し、活性領域３ｃのうちゲート電極７ｃの両側方に位置する領域にエクステンション領域８ｅ、ポケット領域９ｅを形成する。具体的には、Ａｓイオンを注入エネルギー１５ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２の条件で、ゲート電極７ｂ、７ｃに対して０°の角度で注入してエクステンション領域８ｄ、８ｅを形成する。また、Ｂイオンを注入エネルギー１５ｋｅＶ、ドーズ量０．６×１０１３ｃｍ−２の条件でゲート電極７ｂ、７ｃに対して２５°の角度で４回転分注入してポケット領域９ｄ、９ｅを形成する。本工程では、レジストマスク６２ａがゲート電極７ａが設けられた領域からゲート電極７ｂの一部上の領域に亘って設けられているのが特徴である。なお、１．２Ｖ系アナログトランジスタＴｒ２のチャネル長は、レジストマスク６１ａまたはレジストマスク６２ａとトランジスタのゲート電極７ａ、７ｂ、７ｃを形成するためのマスクとの重ねあわせズレのスペックの２倍よりも大きい事が必要であるが、４５ｎｍ世代プロセスにおける重ねあわせズレのスペックは３０ｎｍ程度で、Ｌｇ２の最小値は０．１０μｍであるので、上述の条件を満たしている。従って、本実施形態の半導体装置は、４５ｎｍ世代プロセスを用いて容易に製造可能である。また、本実施形態の製造方法は、１３０ｎｍ世代から４５ｎｍまでの世代のプロセスにも同様に適用できる。
【００４８】
次に、図６（ｃ）に示す工程で、レジストマスク６２ａを除去してから半導体基板１の全面に絶縁膜を堆積した後にドライエッチングを行うことにより、自己選択的にゲート電極７ａ、７ｂ、７ｃの各側面上にそれぞれサイドウォール１０ａ、１０ｂ、１０ｃを形成する。次に、ゲート電極７ａ、７ｂ、７ｃおよびサイドウォール１０ａ、１０ｂ、１０ｃをマスクとしてｎ型不純物を活性領域３ａ、３ｂ、３ｃにイオン注入することにより、ソースおよびドレイン領域１１ａ、１１ｂ、１１ｅを形成する。以上のようにして、本実施形態の半導体装置を製造することができる。
【産業上の利用可能性】
【００４９】
本発明の半導体装置及びその製造方法は、コアトランジスタとアナログトランジスタとが併せて設けられた半導体装置に利用可能である。
【図面の簡単な説明】
【００５０】
【図１】ポケット領域を設けたＭＯＳトランジスタにおいて、しきい値電圧調整用に注入した不純物のドーズ量を変化させた場合の、しきい値電圧Ｖｔとゲート長Ｌとの関係を示す図である。
【図２】しきい値電圧調整用の不純物のドーズ量が異なるＭＯＳトランジスタにおいて、ＶｔｈのランダムばらつきσＶｔｈと１／√Ｌとの関係を示す図である。
【図３】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５１】
１      半導体基板  
３      Ｐ型ウエル
３ａ、３ｂ、３ｃ      活性領域 
４      素子分離領域   
６ａ、６ｂ、６ｃ    ゲート絶縁膜  
７ａ、７ｂ、７ｃ    ゲート電極  
８ａ、８ｂ、８ｅ    エクステンション領域 
８ｃ    ドレイン側エクステンション領域 
８ｄ    ソース側エクステンション領域 
９ａ、９ｂ、９ｅ    ポケット領域
９ｃ    ドレイン側ポケット領域
９ｄ    ソース側ポケット領域 
１０ａ、１０ｂ、１０ｃ      サイドウォール 
１１ａ、１１ｂ、１１ｅ    ソースおよびドレイン領域 
６１、６１ａ、６２、６２ａ      レジストマスク  
Ｔｒ１    １．２Ｖ系コアトランジスタ
Ｔｒ２    １．２Ｖ系アナログトランジスタ
Ｔｒ３    １．８Ｖ系トランジスタ 
【図１】
2008288366.tif 000003
【図２】
2008288366.tif 000004
【図３】
2008288366.tif 000005
【図４】
2008288366.tif 000006
【図５】
2008288366.tif 000007
【図６】
2008288366.tif 000008
【図７】
2008288366.tif 000009
【図８】
2008288366.tif 000010
【手続補正書】
【提出日】平成19年12月25日(2007.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のトランジスタ及び第２のトランジスタを備えた半導体装置であって、
前記第１のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１の活性領域における前記第１のゲート電極の両側方に形成された第１導電型の第１のポケット領域とを備え、
前記第２のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第２の活性領域と、
前記第２の活性領域上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２の活性領域における前記第２のゲート電極の両側方に形成された第１導電型の第２のポケット領域とを備え、
前記第２のポケット領域における第１導電型の不純物濃度は、前記第１のポケット領域における第１導電型の不純物濃度よりも低い、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のトランジスタは、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１の活性領域における前記第１のサイドウォールの外側方に形成された第２導電型の第１のソースドレイン領域とをさらに備え、
前記第２のトランジスタは、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２の活性領域における前記第２のサイドウォールの外側方に形成された第２導電型の第２のソースドレイン領域とを備えている、半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のトランジスタは、前記第１の活性領域における前記第１のゲート電極の両側方に、且つ、前記第１のポケット領域の上に位置する領域に形成された第２導電型の第１のエクステンション領域をさらに備え、
前記第２のトランジスタは、前記第２の活性領域における前記第２のゲート電極の両側方に、且つ、前記第２のポケット領域の上に位置する領域に形成された第２導電型の第２のエクステンション領域をさらに備えている、半導体装置。
【請求項４】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の両側方に形成された前記第２のポケット領域は、いずれも前記第１のポケット領域よりも第１導電型の不純物濃度が低い、半導体装置。
【請求項５】
請求項１〜３のうちいずれか１つに記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の一側方に形成された前記第２のポケット領域は、前記第２の活性領域における前記第２のゲート電極の他側方に形成された前記第２のポケット領域よりも第１導電型の不純物濃度が低い、半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第２の活性領域における前記第２のゲート電極の他側方に形成された前記第２のポケット領域は、前記第１のポケット領域と第１導電型の不純物濃度が等しい、半導体装置。
【請求項７】
請求項１〜６のうちいずれか１つに記載の半導体装置において、
前記第２のトランジスタのゲート長は前記第１のトランジスタのゲート長より長い、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
前記第１のトランジスタと前記第２のトランジスタとは、互いに等しい電源電圧で駆動される、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１つに記載の半導体装置において、
前記第１のゲート絶縁膜は、前記第２のゲート絶縁膜と膜厚が等しい、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１つに記載の半導体装置において、
前記半導体装置は、第３のトランジスタをさらに備え、
前記第３のトランジスタは、
半導体基板に形成された素子分離領域によって囲まれた第３の活性領域と、
前記第３の活性領域上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３の活性領域における前記第３のゲート電極の両側方に形成された第１導電型の第３のポケット領域とを備え、
前記第３のゲート絶縁膜は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚が厚く、
前記第３のポケット領域は、前記第１のポケット領域よりも第１導電型の不純物濃度が低く、且つ、前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に形成された前記第２のポケット領域と第１導電型の不純物濃度が等しい、半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第３のトランジスタは、
前記第３のゲート電極の側面上に形成された第３のサイドウォールと、
前記第３の活性領域における前記第３のサイドウォールの外側方に形成された第２導電型の第３のソースドレイン領域とをさらに備えている、半導体装置。
【請求項１２】
半導体基板に形成された第１の活性領域上に第１のゲート絶縁膜、第１のゲート電極、第１のポケット領域を有する第１のトランジスタと、前記半導体基板に形成された第２の活性領域上に第２のゲート絶縁膜、第２のゲート電極、第２のポケット領域を有する第２のトランジスタと、前記半導体基板に形成された第３の活性領域上に第３のゲート絶縁膜、第３のゲート電極、第３のポケット領域を有する第３のトランジスタとを備えた半導体装置の製造方法であって、
前記半導体基板に素子分離領域を囲まれた前記第１の活性領域、前記第２の活性領域、前記第３の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を、前記第３の活性領域上に前記第３のゲート絶縁膜及び前記第３のゲート電極をそれぞれ形成する工程（ｂ）と、
前記第１の活性領域における前記第１のゲート電極の両側方に第１導電型の第１のポケット領域を形成する工程（ｃ）と、
前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に第１導電型の第２のポケット領域を形成すると共に、前記第３の活性領域における前記第３のゲート電極の両側方に第１導電型の第３のポケット領域を形成する工程（ｄ）とを備え、
前記第３のゲート絶縁膜は、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜よりも膜厚が厚く、
前記第３のポケット領域は、前記第１のポケット領域よりも第１導電型の不純物濃度が低く、且つ、前記第２の活性領域における前記第２のゲート電極の少なくとも一側方に形成された前記第２のポケット領域と第１導電型の不純物濃度が等しい、半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｃ）は、前記第１の活性領域における前記第１のゲート電極の両側方に第２導電型の第１のエクステンション領域を形成する工程を含み、
前記工程（ｄ）は、前記第２の活性領域における前記第２のゲート電極の両側方に第２導電型の第２のエクステンション領域を形成する工程を含み、
前記第１のエクステンション領域は、前記第１のポケット領域の上に位置する領域に形成され、前記第２のエクステンション領域は、前記第２のポケット領域の上に位置する領域に形成される、半導体装置の製造方法。
【請求項１４】
請求項１２又は１３に記載の半導体装置の製造方法において、
前記工程（ｃ）及び前記工程（ｄ）の後に、前記第１のゲート電極の側面上に第１のサイドウォールを、前記第２のゲート電極の側面上に第２のサイドウォールを、前記第３のゲート電極の側面上に第３のサイドウォールをそれぞれ形成する工程（ｅ）と、
前記第１の活性領域における前記第１のサイドウォールの外側方に第２導電型の第１のソースドレイン領域を、前記第２の活性領域における前記第２のサイドウォールの外側方に第２導電型の第２のソースドレイン領域を、前記第３の活性領域における前記第３のサイドウォールの外側方に第２導電型の第３のソースドレイン領域をそれぞれ形成する工程（ｆ）とをさらに備えている、半導体装置の製造方法。
【請求項１５】
請求項１２〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記第３のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の両側方に前記第２のポケット領域を形成する、半導体装置の製造方法。
【請求項１６】
請求項１２〜１４のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｃ）では、前記第１のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の他側方に第１導電型の前記第２のポケット領域を形成し、
前記工程（ｄ）では、前記第３のポケット領域の形成と同時に、前記第２の活性領域における前記第２のゲート電極の一側方に第１導電型の前記第２のポケット領域を形成する、半導体装置の製造方法。
【請求項１７】
請求項１２〜１６のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のトランジスタと前記第２のトランジスタとは、互いに等しい電源電圧で駆動されるトランジスタであり、前記第３のトランジスタは前記第１のトランジスタおよび前記第２のトランジスタよりも高い電源電圧で駆動されるトランジスタである、半導体装置の製造方法。
【請求項１８】
請求項１２〜１７のうちいずれか１つに記載の半導体装置の製造方法において、
前記第１のトランジスタのゲート長をａ、前記第２のトランジスタのゲート長をｂ、前記第３のトランジスタのゲート長をｃとすると、ａ＜ｂ＜ｃである、半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。さらに詳細には、本発明は特性ばらつきの少ない半導体デバイス構造とそれを作成するための注入方法に関する。
【背景技術】
【０００２】
微細化に従い、ＳＲＡＭ（Static Random Access Memory）のセル面積は、スケーリングされる分小さくなっており、電源電圧もＳＲＡＭセルでは１．２Ｖ程度になっている。非常に小さい特性ばらつきを要求されるセンスアンプは、ＳＲＡＭセルと同じ１．２Ｖ系のトランジスタで構成されているものの、トランジスタのゲート長は最小寸法ではなく、比較的大きいゲート長、具体的には最小ゲート長の４倍程度のゲート長を用いて設計されている。そのため、駆動力が要求されるセンスアンプは、ゲート幅も大きく設計されている。しかし、ＬＳＩチップ全体の面積縮小には、センスアンプを構成するトランジスタもできる限り小さいゲート長、ゲート幅を用いて設計されることが望ましい。
【０００３】
一方、１３０ｎｍから４５ｎｍの世代でコア系のトランジスタの電源電圧は１．２Ｖであり、Ｉ／Ｏ系トランジスタ、アナログトランジスタの電源電圧は１．８Ｖや２．５Ｖ、３．３Ｖなどが使われているが、微細化に従いアナログトランジスタがチップ面積に占める割合は増大しており、低消費電力化の観点から１．２Ｖ系トランジスタの活用が要望されている。
【０００４】
１．２Ｖ系トランジスタにおいては、短チャネル効果の影響を抑えるため、エクステンション領域の下にエクステンション領域とは逆導電型の不純物を注入する、いわゆるポケット注入が一般的に行われる。そのため、１．２Ｖ系トランジスタでは特性ばらつきが非常に大きくなってしまう。特許文献１には、特性ばらつきを改善するための方法が開示されている。以下、その詳細を説明する。
【０００５】
図７は、従来の半導体装置を示す断面図である。ここではＮチャネル型ＭＯＳトランジスタを例にとって説明を行う。
【０００６】
図７において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタである。従来の半導体装置は、Ｐ型の半導体基板１０１に設けられたＰ型ウエル１０３と、半導体基板１０１（Ｐ型ウエル１０３）に形成された素子分離領域１０４と、素子分離領域１０４によって囲まれた半導体基板１０１からなる活性領域１０３ａ、１０３ｂと、活性領域１０３ａ、１０３ｂの上に形成されたトランジスタＴｒ１、Ｔｒ２とを備えている。
【０００７】
Ｔｒ１は、活性領域１０３ａ上に下から順に設けられたゲート絶縁膜１０６ａおよびゲート電極１０７ａと、サイドウォール１１０ａと、活性領域１０３ａにそれぞれ設けられたソースおよびドレイン領域１１１ａ、ソースおよびドレイン拡張部（エクステンション領域）１０８ａ、およびポケット領域１０９ａとを有している。Ｔｒ２は、活性領域１０３ｂ上に下から順に設けられたゲート絶縁膜１０６ｂおよびゲート電極１０７ｂと、サイドウォール１１０ｂと、活性領域１０３ｂにそれぞれ設けられたソースおよびドレイン領域１１１ｂ、ソースおよびドレイン拡張部１０８ｂとを有している。
【０００８】
図７に示す従来の半導体装置では、１．２Ｖ系のコアトランジスタＴｒ１にポケット領域１０９ａが設けられているのに対し、１．２Ｖ系のアナログトランジスタＴｒ２にはポケット領域が設けられていない。これによりＴｒ２の特性ばらつきは、ポケット注入がある場合に比べて大幅に小さくなる。
【０００９】
次に、従来の半導体装置の製造方法を図面を用いて説明する。図８（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【００１０】
まず、図８（ａ）に示すように、半導体基板１０１にＰ型ウエル１０３、活性領域１０３ａ、１０３ｂ、素子分離領域１０４、ゲート絶縁膜１０６ａ、１０６ｂを形成する。その後、半導体基板１０１上の全面にポリシリコン膜を堆積してから選択的にドライエッチングすることによりでゲート電極１０７ａ、１０７ｂを形成する。次いで、活性領域１０３ａのうちゲート電極１０７ａの両側方に位置する領域、活性領域１０３ｂのうちゲート電極１０７ｂの両側方に位置する領域にｎ型不純物を注入してソース及びドレイン領域拡張部１０８ａ、１０８ｂをそれぞれ形成する。
【００１１】
次に、図８（ｂ）に示すように、活性領域１０３ｂを覆うレジストマスク２０１を用いて活性領域１０３ａにｐ型不純物を注入することにより、１．２Ｖ系のコアトランジスタＴｒ１のポケット領域１０９ａを形成する。従来の方法では、レジストマスク２０１により、１．２Ｖ系のアナログトランジスタＴｒ２にはポケット領域１０９ａが形成されない。
【００１２】
次に、図８（ｃ）に示すように、レジストマスク２０１を除去した後、半導体基板１０１上の全面に絶縁膜を堆積し、その後絶縁膜をドライエッチングすることにより、自己選択的にゲート電極１０７ａ、１０７ｂの側面にサイドウォール１１０ａ、１１０ｂをそれぞれ形成する。その後、活性領域１０３ａ、１０３ｂにｎ型不純物を注入することによりソース及びドレイン領域１１１ａ、１１１ｂをそれぞれ形成する。
【特許文献１】特開２００３−５０９８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の技術では、アナログトランジスタの活性領域にポケット領域を形成させないためのマスクを別途形成しているため、製造コストが上昇する。また、コアトランジスタにポケット領域を形成しなければ、短チャネル効果により、不必要にゲート長を大きくした設計を行う必要がある。
【００１４】
以上を鑑みて、本発明は、トランジスタの特性ばらつきが低減され、且つマスク枚数を増やす事なく製造可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、第１のトランジスタ及び第２のトランジスタを備えた半導体装置であって、前記第１のトランジスタは、半導体基板に形成された素子分離領域によって囲まれた第１の活性領域と、前記第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１の活性領域における前記第１のゲート電極の両側方に形成された第１導電型の第１のポケット領域とを備え、前記第２のトランジスタは、半導体基板に形成された素子分離領域によって囲まれた第２の活性領域と、前記第２の活性領域上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２の活性領域における前記第２のゲート電極の両側方に形成された第１導電型の第２のポケット領域とを備え、前記第２のポケット領域における第１導電型の不純物濃度は、前記第１のポケット領域における第１導電型の不純物濃度よりも低い。
【００１６】
これにより、第２のトランジスタにおいて、しきい値電圧調節用等で導入された第１導電型の不純物量に対する第２のポケット領域内の第１導電型の不純物量の割合を小さくすることができるので、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えることが可能となる。これは、第１のトランジスタと第２のトランジスタの電源電圧が等しい場合、第２のトランジスタのゲート長が第１のトランジスタより長い場合に特に効果的である。
【００１７】
本発明の半導体装置の製造方法は、第２のトランジスタの第２のポケット領域のうち少なくともソース側のポケット領域を第３のトランジスタのポケット領域と同時に形成することで、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えられた半導体装置をより少ない工程数で製造することが可能となる。
【発明の効果】
【００１８】
本発明の半導体装置によれば、第１のポケット領域を有する第１のトランジスタと、少なくともソース側で第１のポケット領域よりも不純物濃度が低くなっている第２のポケット領域を有し、アナログ機能を実行する第２のトランジスタとを備えている。これにより、第１のトランジスタにおいて短チャネル効果の影響を抑えつつ、第２のトランジスタの電気的特性のばらつきを抑えることが可能となる。また、従来のトランジスタに比べて工程数を増加させずに製造することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態を説明するに際して、まずトランジスタのランダムばらつきの要因について説明する。
【００２０】
トランジスタ特性のランダムばらつきに関する一般的な法則は、１９８９年に、Peligromによって提唱されている。すなわち、トランジスタのしきい値電圧のランダムばらつきをσＶｔｈ、ゲート長をＬ、ゲート幅をＷとすると、σＶｔｈは√（ＬＷ）に反比例する。ここでペリグロム係数Ｐは以下のように定義される。
【００２１】
Ｐ＝σＶｔｈ＊√（ＬＷ）  …式（１）
この式からペリグロム係数Ｐはゲート長Ｌ、ゲート幅Ｗに依存せず一定の値をとることが分かる。
【００２２】
しかしながら、設計ルールが１３０ｎｍから４５ｎｍの世代では、以上のようなペリグロムの一般的な法則は成り立たなくなっている。以下に実際のデータを示しながら、詳細を説明する。
【００２３】
図１は、ポケット領域を設けたＭＯＳトランジスタにおいて、しきい値電圧調整用に注入した不純物のドーズ量を変化させた場合の、しきい値電圧Ｖｔｈとゲート長Ｌとの関係を示す図である。ここで、しきい値電圧調整用の不純物はゲート電極直下のＰ型ウエルに導入されたものである。また、不純物のドーズ量は、♯１＞♯２＞♯３となっている。
【００２４】
図１から分かるように、ポケット領域を有するトランジスタは、ゲート長Ｌが１μｍから０．０６μｍまで小さくなるに従い、しきい値電圧Ｖｔｈが大きくなる、いわゆる逆短チャネルの特性を示している。さらに、これらのトランジスタは、ゲート長Ｌが０．０６μｍから０．０４μｍになると、通常の短チャネルの特性を示している。
【００２５】
逆短チャネル効果は、ゲート長Ｌが小さくなった場合でもポケット注入のドーズ量は一定であり、ゲート長Ｌが小さいほど実効的なチャネル濃度が高くなるために起きる現象である。この逆短チャネルの尺度としては、
ΔＶｔｈ＝（Ｖｔｈの最大値）−（ロングチャネルのトランジスタのＶｔｈ）  …式（２）
を定義する。ここで、「ロングチャネルのトランジスタ」としてはしきい値電圧調整用不純物のドーズ量が注目するトランジスタと等しく、ゲート長Ｌが１μｍのトランジスタを想定する。このΔＶｔｈが大きいほど、ポケット注入の影響が大きいといえる。
【００２６】
図２は、しきい値電圧調整用の不純物のドーズ量が異なるＭＯＳトランジスタにおいて、ＶｔｈのランダムばらつきσＶｔｈと１／√Ｌとの関係を示す図である。但し、図２において、ゲート幅Ｗは０．４２μｍと一定である。♯１、♯２、♯３のトランジスタは図１で用いられたトランジスタと同じものである。この図はいわゆるペリグロムプロットと言われ、上述したように、理想的にはσＶｔｈが１／√Ｌに比例する。しかしながら、図２から分かるように、＃１のトランジスタでは、σＶｔｈがほぼ１／√Ｌに比例しているが、＃２、＃３のトランジスタでは、Ｌ＝０．０９μｍ以上、すなわち（１／√Ｌ）＝３．３以下ではσＶｔｈが減少しない。逆に、＃３のトランジスタでは、（１／√Ｌ）＝３．３以下でσＶｔｈが逆に増加している。＃３のトランジスタは図１から分かるように、しきい値電圧調整用不純物のドーズ量が小さいので、Ｖｔｈが低く、ΔＶｔｈが大きい事が分かる。これは、Ｖｔｈに占めるポケット注入のドーズ量の割合が大きく、ポケット注入の影響が大きいためである。
【００２７】
以上のように、しきい値電圧調整用不純物のドーズ量に対してポケット注入のドーズ量の割合が大きい場合には、ゲート長Ｌが大きいときに、トランジスタのランダムばらつきが減少しない事を実験的に明らかに示す事ができた。以上の実験結果を基に、実施形態を説明していく。
【００２８】
（第１の実施形態）
図３は、本発明の第１の実施形態に係る半導体装置を示す断面図である。本実施形態ではＮチャネル型ＭＯＳトランジスタを例に挙げて説明を行うが、本発明はＰチャネル型ＭＯＳトランジスタにも適用することができる。図３において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタ、Ｔｒ３は１．８Ｖ系のトランジスタである。本実施形態の説明においてＴｒ３は１．８Ｖ系のトランジスタとしているが、２．５Ｖ系や３．３Ｖ系であっても本発明の半導体装置に用いることができる。なお、「アナログトランジスタ」とは、回路内においてアナログ機能を実行するトランジスタを意味する。アナログトランジスタはコアトランジスタよりもゲート長が長い場合が多いが、これに限られるものではなく、コアトランジスタと基本的に同一の構成を有している。
【００２９】
図３に示すように、本実施形態の半導体装置は、Ｐ型の半導体基板１に設けられたＰ型ウエル３と、半導体基板１（Ｐ型ウエル３）に形成された素子分離領域４と、素子分離領域４によって囲まれた半導体基板１からなる活性領域３ａ、３ｂ、３ｃと、活性領域３ａ、３ｂ、３ｃの上に形成されたトランジスタＴｒ１、Ｔｒ２、Ｔｒ３とを備えている。
【００３０】
トランジスタＴｒ１は、活性領域３ａ上に下から順に設けられたゲート絶縁膜６ａおよびゲート電極７ａと、ゲート電極７ａの側面上に設けられたサイドウォール１０ａと、活性領域３ａのうちサイドウォール１０ａの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ａと、活性領域３ａのうちゲート電極７ａおよびサイドウォール１０ａの両側方に位置する領域に設けられ、エクステンション領域８ａよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ａと、エクステンション領域８ａの下に設けられ、ｐ型不純物を含むポケット領域９ａとを有している。ポケット領域９ａはソースおよびドレイン領域１１ａとエクステンション領域８ａの両方に接しており、ゲート電極７ａの両端部の下方に設けられている。
【００３１】
また、トランジスタＴｒ２は、活性領域３ｂ上に下から順に設けられたゲート絶縁膜６ｂおよびゲート電極７ｂと、ゲート電極７ｂの側面上に設けられたサイドウォール１０ｂと、活性領域３ｂのうちサイドウォール１０ｂの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ｂと、活性領域３ｂのうちゲート電極７ｂおよびサイドウォール１０ｂの両側方に位置する領域に設けられ、エクステンション領域８ｂよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ｂと、エクステンション領域８ｂの下に設けられ、ｐ型不純物を含むポケット領域９ｂとを有している。ポケット領域９ｂはソースおよびドレイン領域１１ｂとエクステンション領域８ｂの両方に接しており、ゲート電極７ｂの両端部の下方に設けられている。
【００３２】
また、トランジスタＴｒ３は、活性領域３ｃ上に下から順に設けられたゲート絶縁膜６ｃおよびゲート電極７ｃと、ゲート電極７ｃの側面上に設けられたサイドウォール１０ｃと、活性領域３ｃのうちサイドウォール１０ｃの下に位置する領域に設けられ、ｎ型不純物を含むエクステンション領域８ｅと、活性領域３ｃのうちゲート電極７ｃおよびサイドウォール１０ｃの両側方に位置する領域に設けられ、エクステンション領域８ｅよりも高濃度のｎ型不純物を含むソースおよびドレイン領域１１ｅと、エクステンション領域８ｅの下に設けられ、ｐ型不純物を含むポケット領域９ｅとを有している。図３において、トランジスタＴｒ１のゲート長をＬｇ１、トランジスタＴｒ２のゲート長をＬｇ２、トランジスタＴｒ３のゲート長をＬｇ３とすると、
（Ｌｇ１の最小値）＜（Ｌｇ２の最小値）＜（Ｌｇ３の最小値）  …式（３）
となっている。また、設計上の各ゲート長の最小値に限らず、多くの場合でＬｇ１＜Ｌｇ２＜Ｌｇ３となっている。
【００３３】
トランジスタＴｒ１のゲート絶縁膜６ａの膜厚をＴｏｘ１、トランジスタＴｒ２のゲート絶縁膜６ｂの膜厚をＴｏｘ２、トランジスタＴｒ３のゲート絶縁膜６ｃの膜厚をＴｏｘ３とすると、
Ｔｏｘ１＝Ｔｏｘ２＜Ｔｏｘ３  …式（４）
となっている。エクステンション領域８ａ中の不純物濃度をＮ８ａ、エクステンション領域８ｂ中の不純物濃度をＮ８ｂ、エクステンション領域８ｅ中の不純物濃度をＮ８ｅとし、ポケット領域９ａ中の不純物濃度をＮ９ａ、ポケット領域９ｂ中の不純物濃度をＮ９ｂ、ポケット領域９ｅ中の不純物濃度をＮ９ｅとすると、
Ｎ８ａ＞Ｎ８ｂ＝Ｎ８ｅ  …式（５）
Ｎ９ａ＞Ｎ９ｂ＝Ｎ９ｅ  …式（６）
となっている。
【００３４】
具体的な数字の一例としては、例えば４５ｎｍ世代プロセスを想定すると、Ｌｇ１の最小値＝０．０４μm、Ｌｇ２の最小値＝０．１０μｍ、Ｌｇ３の最小値＝０．１８μｍ、Ｔｏｘ１＝Ｔｏｘ２＝２ｎｍ、Ｔｏｘ３＝３．５ｎｍである。
【００３５】
本実施形態の半導体装置の特徴は、電源電圧が同じコアトランジスタとアナログトランジスタにおいて、エクステンション領域とポケット領域とに含まれる不純物濃度がそれぞれ異なっていることにある。また、１．２Ｖ系のアナログトランジスタＴｒ２のエクステンション領域８ｂのｎ型不純物濃度は、電源電圧がより大きいトランジスタＴｒ３のエクステンション領域８ｅのｎ型不純物濃度と等しく、アナログトランジスタＴｒ２のポケット領域９ｂのｐ型不純物濃度は、トランジスタＴｒ３のポケット領域９ｅのｐ型不純物濃度と等しくなっている。
【００３６】
このため、１．２Ｖ系アナログトランジスタＴｒ２のポケット領域９ｂの不純物濃度を１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａの不純物濃度よりも低く設定することができるので、しきい値電圧調整用のｐ型不純物のドーズ量に対するポケット注入用のｐ型不純物のドーズ量の割合を小さくし、ポケット注入の影響を小さくすることができる。そのため、トランジスタＴｒ１における短チャネル効果の影響を抑えつつ、アナログトランジスタにおける特性のランダムばらつきを低減することができる。なお、１．２Ｖ系のアナログトランジスタＴｒ２のエクステンション領域８ｂの不純物濃度が、１．２Ｖ系のコアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度より低くなるが、１．２Ｖ系のアナログトランジスタＴｒ２のゲート長Ｌｇ２の最小値は０．１０μｍと、Ｌｇ１の最小値０．０４μｍに対して大きいので、エクステンション領域８ｂの不純物濃度が低下することの影響はそれほど大きくない。
【００３７】
次に、本実施形態の半導体装置を作製するためのプロセスフローを、図４（ａ）〜（ｃ）を用いて説明する。図４（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。なお、同図に示す符号は図３と同じである。
【００３８】
まず、図４（ａ）に示す工程で、Ｐ型の半導体基板１の上部にｐ型不純物イオンを注入してＰ型ウエル３を形成した後、シャロートレンチ分離（ＳＴＩ）により素子分離領域４をＰ型ウエル３内に形成する。すなわち、Ｐ型ウエル３の所定の領域にエッチングにより溝を掘り、当該溝内に絶縁膜を埋め込んだ後にＣＭＰ法などにより絶縁膜の平坦化を行う。これにより、素子分離領域４によって囲まれた半導体基板１からなる活性領域３ａ、３ｂ、３ｃを形成する。次いで、１．２Ｖ系のトランジスタＴｒ１、Ｔｒ２のチャネル領域となる活性領域３ａ，３ｂの部分と、１．８Ｖ系のトランジスタＴｒ３のチャネル領域となる活性領域３ｃの部分にそれぞれしきい値電圧調整用のｐ型不純物をイオン注入する。次に、トランジスタＴｒ３用のゲート絶縁膜６ｃを活性領域３ａ、３ｂ、３ｃの上に形成した後、活性領域３ａ、３ｂ上のゲート絶縁膜６ｃを選択的に除去して活性領域３ｃ上にゲート絶縁膜６ｃを残存させる。次いで、熱酸化などにより活性領域３ａ、３ｂ上にトランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜６ａ、６ｂを形成する。ゲート絶縁膜６ｃはこの工程を経ることで、トランジスタＴｒ１、Ｔｒ２用のゲート絶縁膜６ａ、６ｂよりも厚くなる。次に、半導体基板１上の全面にポリシリコン膜を堆積した後、ドライエッチングにより当該ポリシリコン膜をゲートパターン形状にパターニングする。これにより、活性領域３ａ、３ｂ、３ｃ上にはゲート絶縁膜６ａ、６ｂ、６ｃを介してゲート電極７ａ、７ｂ、７ｃが形成される。次に、活性領域３ｂ、３ｃ上を覆うレジストマスク６１を用いたイオン注入により、活性領域３ａのうちトランジスタＴｒ１のゲート電極７ａの両側方に位置する領域にエクステンション領域８ａ、ポケット領域９ａをそれぞれ形成する。ポケット領域９ａはエクステンション領域８ａよりも深い位置に形成する。具体的には、Ａｓイオンを注入エネルギー２ｋｅＶ、ドーズ量７．０×１０１４ｃｍ−２の条件で、ゲート電極７ａに対して０°の角度で注入してエクステンション領域８ａを形成する。また、Ｉｎイオンを注入エネルギー５５ｋｅＶ、ドーズ量０．５×１０１３ｃｍ−２の条件で、ゲート電極７ａに対して２５°の角度で４回転分注入する。さらに、Ｂ（ホウ素）イオンを注入エネルギー７ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でゲート電極７ａに対して２５°の角度で４回転分注入する。これにより、ポケット領域９ａを形成する。なお、ポケット領域９ａの形成とエクステンション領域８ａの形成とはどちらを先に行ってもよい。
【００３９】
次に、図４（ｂ）に示す工程で、レジストマスク６１を除去した後、活性領域３ａ上を覆うレジストマスク６２を用いて、活性領域３ｂにトランジスタＴｒ２のエクステンション領域８ｂおよびポケット領域９ｂ、活性領域３ｃにトランジスタＴｒ３のエクステンション領域８ｅおよびポケット領域９ｅをそれぞれ形成する。エクステンション領域８ｂ、８ｅの形成は同時に行い、ポケット領域９ｂ、９ｅの形成は同時に行う。具体的には、Ａｓイオンを注入エネルギー１５ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２の条件で、ゲート電極７ｂ、７ｃに対して０°の角度で注入してエクステンション領域８ｂ、８ｅを形成する。また、、Ｂイオンを注入エネルギー１５ｋｅＶ、ドーズ量０．６×１０１３ｃｍ−２の条件でゲート電極７ｂ、７ｃに対して２５°の角度で４回転分注入してポケット領域９ｂ、９ｅを形成する。ここで、各部の不純物濃度は前述の式（５）、（６）を満たしている。
【００４０】
次に、図４（ｃ）に示す工程で、レジストマスク６２を除去した後、半導体基板１上の全面に絶縁膜を堆積した後にドライエッチングを行うことにより、自己選択的にゲート電極７ａ、７ｂ、７ｃの各側面上にそれぞれサイドウォール１０ａ、１０ｂ、１０ｃを形成する。次に、ゲート電極７ａ、７ｂ、７ｃおよびサイドウォール１０ａ、１０ｂ、１０ｃをマスクとしてｎ型不純物を活性領域３ａ、３ｂ、３ｃにイオン注入することにより、ソースおよびドレイン領域１１ａ、１１ｂ、１１ｅを形成する。
【００４１】
特許文献１に記載された技術では、アナログトランジスタのポケット注入を無くすために、別マスクを追加する必要があったが、本実施形態の製造方法では、１．２Ｖ系アナログトランジスタＴｒ２のエクステンション領域８ｂとポケット領域９ｂをそれぞれ１．８Ｖ系トランジスタＴｒ３のエクステンション領域８ｅ、ポケット領域９ｅと同じマスクを用いて同時に形成することができる。このため、本実施形態の方法によれば、製造コストを増やすことなくアナログトランジスタの特性ばらつきを低減することが可能となる。また、ゲート長が短いトランジスタＴｒ１にはトランジスタＴｒ２より高い濃度でｐ型不純物が含まれるので、パンチスルー等の短チャネル効果は抑えられている。
【００４２】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る半導体装置を示す断面図である。本実施形態ではＮチャネル型ＭＯＳトランジスタを例に挙げて説明を行うが、本発明はＰチャネル型ＭＯＳトランジスタにも適用することができる。図５において、Ｔｒ１は１．２Ｖ系のコアトランジスタ、Ｔｒ２は１．２Ｖ系のアナログトランジスタ、Ｔｒ３は１．８Ｖ系のトランジスタである。本実施形態ではＴｒ３は１．８Ｖ系のトランジスタとしているが、２．５Ｖ系や３．３Ｖ系であっても本発明の半導体装置に用いることができる。なお、図５において、第１の実施形態の半導体装置と同じ部材については図３と同じ符号を付してある。本実施形態の半導体装置において、トランジスタＴｒ１、Ｔｒ３は第１の実施形態の半導体装置と同一構成である。
【００４３】
図５に示すように、本実施形態の半導体装置の特徴は、１．２Ｖ系アナログトランジスタＴｒ２のソース側エクステンション領域８ｄの不純物濃度がドレイン側エクステンション領域８ｃおよび１．２Ｖ系コアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度よりも低いことと、ソース側ポケット領域９ｄの不純物濃度がドレイン側ポケット領域９ｃおよびポケット領域９ａの不純物濃度より低いことにある。また、ソース側ポケット領域９ｄ、ソース側エクステンション領域８ｄの不純物濃度は、それぞれ１．８Ｖ系トランジスタのポケット領域９ｅ、エクステンション領域８ｅの不純物濃度と同じである。ドレイン側ポケット領域９ｃ、ドレイン側エクステンション領域８ｃの不純物濃度は、それぞれ１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａ、エクステンション領域８ａと同じである。
【００４４】
ソース側およびドレイン側へのポケット注入のうち、電気的特性のランダムばらつきへの影響が大きいのは、ソース側へのポケット注入である。本実施形態の半導体装置では、１．２Ｖ系アナログトランジスタＴｒ２のソース側ポケット領域９ｄの不純物濃度をドレイン側ポケット領域９ｃおよび１．２Ｖ系コアトランジスタＴｒ１のポケット領域９ａの不純物濃度より低くすることで、電気的特性のランダムばらつきを効果的に抑えることが可能になっている。一方、１．２Ｖ系アナログトランジスタＴｒ２のドレイン側エクステンション領域８ｃの不純物濃度は１．２Ｖ系コアトランジスタＴｒ１のエクステンション領域８ａの不純物濃度と同じであるため、第１の実施形態の半導体装置よりも１．２Ｖ系アナログトランジスタＴｒ２の短チャネル効果を抑制することができる。ただし、ソースドレインの向きが固定されたトランジスタにのみ本実施形態の半導体装置は適用される。
【００４５】
次に、本実施形態の半導体装置を作製するためのプロセスフローを、図６（ａ）〜（ｃ）を用いて説明する。図６（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００４６】
まず、図６（ａ）に示す工程で、第１の実施形態と同様の方法でＰ型ウエル３、活性領域３ａ、３ｂ、３ｃ、素子分離領域４、ゲート絶縁膜６ａ、６ｂ、６ｃ、およびゲート電極７ａ、７ｂ、７ｃを形成する。続いて、活性領域３ｂのソース側領域及び活性領域３ｃを覆うレジストマスク６１ａを用いたイオン注入により、活性領域３ａのうちゲート電極７ａの両側方に位置する領域にエクステンション領域８ａ、ポケット領域９ａを形成し、活性領域３ｂのうちゲート電極７ｂの一方の側方（ドレイン側）に位置する領域にドレイン側エクステンション領域８ｃ、ポケット領域９ｃを形成する。具体的には、Ａｓイオンを注入エネルギー２ｋｅＶ、ドーズ量７．０×１０１４ｃｍ−２の条件で、ゲート電極７ａ、７ｂに対して０°の角度で注入してエクステンション領域８ａを形成する。また、Ｉｎイオンを注入エネルギー５５ｋｅＶ、ドーズ量０．５×１０１３ｃｍ−２の条件で、ゲート電極７ａ、７ｂに対して２５°の角度で４回転分注入する。さらに、Ｂイオンを注入エネルギー７ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でゲート電極７ａ、７ｂに対して２５°の角度で４回転分注入する。これにより、ポケット領域９ａ、ドレイン側ポケット領域９ｃを形成する。本工程では、レジストマスク６１ａがゲート電極７ｃが設けられた領域からゲート電極７ｂの一部上の領域に亘って設けられているのが特徴である。なお、ポケット領域９ａの形成とエクステンション領域８ａの形成とはどちらを先に行ってもよい。
【００４７】
次に、図６（ｂ）に示す工程で、レジストマスク６１ａを除去した後、活性領域３ａ及び活性領域３ｂのドレイン側領域を覆うレジストマスク６２ａを用いたイオン注入により、活性領域３ｂのうちゲート電極７ｂの他方の側方（ソース側）に位置する領域にソース側エクステンション領域８ｄ、ソース側ポケット領域９ｄを形成し、活性領域３ｃのうちゲート電極７ｃの両側方に位置する領域にエクステンション領域８ｅ、ポケット領域９ｅを形成する。具体的には、Ａｓイオンを注入エネルギー１５ｋｅＶ、ドーズ量１．０×１０１４ｃｍ−２の条件で、ゲート電極７ｂ、７ｃに対して０°の角度で注入してエクステンション領域８ｄ、８ｅを形成する。また、Ｂイオンを注入エネルギー１５ｋｅＶ、ドーズ量０．６×１０１３ｃｍ−２の条件でゲート電極７ｂ、７ｃに対して２５°の角度で４回転分注入してポケット領域９ｄ、９ｅを形成する。本工程では、レジストマスク６２ａがゲート電極７ａが設けられた領域からゲート電極７ｂの一部上の領域に亘って設けられているのが特徴である。なお、１．２Ｖ系アナログトランジスタＴｒ２のチャネル長は、レジストマスク６１ａまたはレジストマスク６２ａとトランジスタのゲート電極７ａ、７ｂ、７ｃを形成するためのマスクとの重ねあわせズレのスペックの２倍よりも大きい事が必要であるが、４５ｎｍ世代プロセスにおける重ねあわせズレのスペックは３０ｎｍ程度で、Ｌｇ２の最小値は０．１０μｍであるので、上述の条件を満たしている。従って、本実施形態の半導体装置は、４５ｎｍ世代プロセスを用いて容易に製造可能である。また、本実施形態の製造方法は、１３０ｎｍ世代から４５ｎｍまでの世代のプロセスにも同様に適用できる。
【００４８】
次に、図６（ｃ）に示す工程で、レジストマスク６２ａを除去してから半導体基板１の全面に絶縁膜を堆積した後にドライエッチングを行うことにより、自己選択的にゲート電極７ａ、７ｂ、７ｃの各側面上にそれぞれサイドウォール１０ａ、１０ｂ、１０ｃを形成する。次に、ゲート電極７ａ、７ｂ、７ｃおよびサイドウォール１０ａ、１０ｂ、１０ｃをマスクとしてｎ型不純物を活性領域３ａ、３ｂ、３ｃにイオン注入することにより、ソースおよびドレイン領域１１ａ、１１ｂ、１１ｅを形成する。以上のようにして、本実施形態の半導体装置を製造することができる。
【産業上の利用可能性】
【００４９】
本発明の半導体装置及びその製造方法は、コアトランジスタとアナログトランジスタとが併せて設けられた半導体装置に利用可能である。
【図面の簡単な説明】
【００５０】
【図１】ポケット領域を設けたＭＯＳトランジスタにおいて、しきい値電圧調整用に注入した不純物のドーズ量を変化させた場合の、しきい値電圧Ｖｔｈとゲート長Ｌとの関係を示す図である。
【図２】しきい値電圧調整用の不純物のドーズ量が異なるＭＯＳトランジスタにおいて、ＶｔｈのランダムばらつきσＶｔｈと１／√Ｌとの関係を示す図である。
【図３】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【図７】従来の半導体装置を示す断面図である。
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す断面図である。
【符号の説明】
【００５１】
１      半導体基板
３      Ｐ型ウエル
３ａ、３ｂ、３ｃ      活性領域
４      素子分離領域   
６ａ、６ｂ、６ｃ    ゲート絶縁膜
７ａ、７ｂ、７ｃ    ゲート電極  
８ａ、８ｂ、８ｅ    エクステンション領域
８ｃ    ドレイン側エクステンション領域
８ｄ    ソース側エクステンション領域
９ａ、９ｂ、９ｅ    ポケット領域
９ｃ    ドレイン側ポケット領域
９ｄ    ソース側ポケット領域
１０ａ、１０ｂ、１０ｃ      サイドウォール
１１ａ、１１ｂ、１１ｅ    ソースおよびドレイン領域
６１、６１ａ、６２、６２ａ      レジストマスク
Ｔｒ１    １．２Ｖ系コアトランジスタ
Ｔｒ２    １．２Ｖ系アナログトランジスタ
Ｔｒ３    １．８Ｖ系トランジスタ
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
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