(57)【要約】【課題】同期整流方式の電源装置において、ドライブ損失の増加を招くことなく、ＭＯＳＦＥＴのセルフターンオンを抑制し、電源効率を向上する。【解決手段】本発明の電源装置は、同期整流回路を構成する整流用ＭＯＳＦＥＴ（２）のゲートサイズは転流用ＭＯＳＦＥＴ（３）のゲートサイズより小さくされる。更に、転流用ＭＯＳＦＥＴのしきい値が整流用ＭＯＳＦＥＴのしきい値より高くする。例えば転流用ＭＯＳＦＥＴのしきい値を整流用ＭＯＳＦＥＴより、０．５Ｖ 以上高くし、整流用ＭＯＳＦＥＴのしきい値を１．５Ｖ 以下、転流用ＭＯＳＦＥＴのしきい値は２．０Ｖ 以上とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の絶縁ゲート型電力半導体素子と、第２の絶縁ゲート型電力半導体素子と、制御回路とを備えた半導体装置であって、
前記第１、第２の絶縁ゲート型電力半導体素子はＮチャネル型絶縁ゲート型電力半導体素子であり、
前記第１の絶縁ゲート型電力半導体素子の第１端子が、直流入力電源の高電位側に接続され、第２端子が第２の絶縁ゲート型電力半導体素子の第１端子に接続され、
前記第２の絶縁ゲート型電力半導体素子の第２端子が前記直流入力電源の低電位側に接続され、
前記第１、第２の絶縁ゲート型電力半導体素子のゲートはそれぞれ前記制御回路に接続され、
前記第１の絶縁ゲート型電力半導体素子の第１端子はコイルの一端に接続され、
前記コイルの他の一端はコンデンサの一端と負荷の一端に接続され、
前記コンデンサの他の一端と負荷の他の一端は前記直流入力電源の低電位側に接続され、
前記制御回路は、前記第１の絶縁ゲート型電力半導体素子のオン期間に前記第２の絶縁ゲート型電力半導体素子をオフとし、前記第２の絶縁ゲート型電力半導体素子のオン期間に前記第１の絶縁ゲート型電力半導体素子をオフとし、
前記第１の絶縁ゲート型電力半導体素子のオン期間は前記第２の絶縁ゲート型電力半導体素子のオン期間より短く、
前記第１の絶縁ゲート型電力半導体素子のゲートサイズは前記第２の絶縁ゲート型電力半導体素子のゲートサイズより小さく、
前記第１の絶縁ゲート型電力半導体素子のしきい値電圧の絶対値が、前記第２の絶縁ゲート型半導体素子のしきい値電圧の絶対値より低いことを特徴とする半導体装置
【請求項２】
請求項１に記載の半導体装置において、前記直流入力電源の電圧より低い電圧を出力することを特徴とする半導体装置。
【請求項３】
整流用ＭＯＳＦＥＴと、流転用ＭＯＳＦＥＴと、制御回路とを備えた半導体装置であって、
前記整流用ＭＯＳＦＥＴと流転用ＭＯＳＦＥＴはＮチャネル型絶縁ゲート型電力半導体素子であり、
整流用ＭＯＳＦＥＴの第１端子が、直流入力電源の高電位側に接続され、第２端子が流転用ＭＯＳＦＥＴの第１端子に接続され、
前記流転用ＭＯＳＦＥＴの第２端子が前記直流入力電源の低電位側に接続され、
前記整流用ＭＯＳＦＥＴと流転用ＭＯＳＦＥＴのゲートはそれぞれ前記制御回路に接続され、
前記整流用ＭＯＳＦＥＴの第１端子はコイルの一端に接続され、
前記コイルの他の一端はコンデンサの一端と負荷の一端に接続され、
前記コンデンサの他の一端と負荷の他の一端は前記直流入力電源の低電位側に接続され、
前記制御回路は、前記整流用ＭＯＳＦＥＴのオン期間に前記流転用ＭＯＳＦＥＴをオフとし、前記流転用ＭＯＳＦＥＴのオン期間に前記整流用ＭＯＳＦＥＴをオフとし、
前記整流用ＭＯＳＦＥＴのオン期間は前記流転用ＭＯＳＦＥＴのオン期間より短く、
前記整流用ＭＯＳＦＥＴのゲートサイズは前記流転用ＭＯＳＦＥＴのゲートサイズより小さく、
前記整流用ＭＯＳＦＥＴのしきい値電圧の絶対値が、流転用ＭＯＳＦＥＴのしきい値電圧の絶対値より低いことを特徴とする半導体装置
【請求項４】
請求項３に記載の半導体装置において、前記直流入力電源の電圧より低い直流電圧を出力することを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が前記整流用ＭＯＳＦＥＴのしきい値電圧の絶対値より０．５V以上高いことを特徴とする半導体装置。
【請求項６】
請求項３において、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が１．５V以下であり、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が２．０V以上であることを特徴とする半導体装置。
【請求項７】
請求項３において、半導体装置の主回路の配線インダクタンスの合計が１０nH以上であって、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が１．５V以下、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が２．５V以上であることを特徴とする半導体装置。
【請求項８】
整流用ＭＯＳＦＥＴと、流転用ＭＯＳＦＥＴと、制御回路とを備えた半導体装置であって、
前記整流用ＭＯＳＦＥＴと流転用ＭＯＳＦＥＴはＮチャネル型絶縁ゲート型電力半導体素子であり、
整流用ＭＯＳＦＥＴの第１端子が、直流入力電源の高電位側に接続され、第２端子が流転用ＭＯＳＦＥＴの第１端子に接続され、
前記流転用ＭＯＳＦＥＴの第２端子が前記直流入力電源の低電位側に接続され、
前記整流用ＭＯＳＦＥＴと流転用ＭＯＳＦＥＴのゲートはそれぞれ前記制御回路に接続され、
前記整流用ＭＯＳＦＥＴの第１端子はコイルの一端に接続され、
前記コイルの他の一端はコンデンサの一端と負荷の一端に接続され、
前記コンデンサの他の一端と負荷の他の一端は前記直流入力電源の低電位側に接続され、
前記制御回路は、前記整流用ＭＯＳＦＥＴのオン期間に前記流転用ＭＯＳＦＥＴをオフとし、前記流転用ＭＯＳＦＥＴのオン期間に前記整流用ＭＯＳＦＥＴをオフとし、
前記整流用ＭＯＳＦＥＴのオン期間は前記流転用ＭＯＳＦＥＴのオン期間より短く、
前記整流用ＭＯＳＦＥＴの第２端子とゲート間の帰還容量の容量値が前記第２の絶縁ゲート型ＭＯＳＦＥＴの第２端子とゲート間の帰還容量の容量値より小さく、
前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が、前記整流用ＭＯＳＦＥＴのしきい値電圧の絶対値より高く、前記転流用ＭＯＳＦＥＴのセルフターンオン損失が前記転流用ＭＯＳＦＥＴの導通損失より小さいことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、前記直流入力電源の電圧より低い直流電圧を出力することを特徴とする半導体装置。
【請求項１０】
請求項９において、前記転流用ＭＯＳＦＥＴのしきい値電圧の絶対値が前記整流用ＭＯＳＦＥＴのしきい値電圧の絶対値より０．５V以上高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置に係り、特に電子機器等に用いられる同期整流回路及び電源装置に関する。
【背景技術】
【０００２】
従来技術の電源装置として図２に示すものが知られており、直流入力電源６０から入力コンデンサ６１を含んで構成された入力部５１に入力された直流電力を駆動部７０から出力される制御信号に基づいてスイッチング部５２でスイッチングし、ダイオード６３や出力フィルタ５５を含んで構成された出力部５３から負荷６６に対して電力を供給する。また、負荷６６へ出力される電圧や電流は検出部６７で検出され、この検出値と設定部６８で設定された負荷６６の制御目標値とが比較演算部６９で比較され、駆動部７０から比較結果に基づいた制御信号がスイッチング部５２に出力される。
【０００３】
図２の電源装置の具体的な回路構成を図３に示す。スイッチング部５２は、能動素子（例えばトランジスタやＭＯＳＦＥＴ等）６２で構成されている。出力部５３は、転流ダイオード６３と、チョークコイル６４及びコンデンサ６５で構成された出力フィルタ５５とで構成されている。制御部５４は、比較演算部６９、設定部６８、駆動部７０で構成されている。さらに、制御部５４は図示しない発振回路を備えており、駆動部７０からパルス信号を能動素子６２に出力する。これにより能動素子６２に印加される直流入力電源６０からの直流電圧Ｖｉｎがスイッチングされる。
【０００４】
図３の電源装置では、能動素子６２がオンの場合には、直流電力はチョークコイル６４及びコンデンサ６５にチャージされると共に負荷６６へ供給される。能動素子６２がオフの場合は、チョークコイル６４及びコンデンサ６５にチャージされていたエネルギーが転流ダイオード６３を介して負荷６６に供給される。
【０００５】
このとき、制御部５４では、比較演算部６９において検出部６７で検出した出力電圧Ｖｏをモニタし、これと設定部６８で設定された制御目標値と比較し、駆動部７０から比較結果に基づいた制御信号をスイッチング部５２に出力する。これにより能動素子６２がオンオフ制御され、負荷に供給される電力が制御目標値と一致するように制御される。このときの出力電圧Ｖ０は以下の（数１）式で示される。
【０００６】
Ｖ０＝Ｖｉｎ×（Ｔｏｎ／Ｔ） …（数１）
ただし、Ｖｉｎは入力直流電圧、Ｔは駆動部７０から出力されるパルス信号の周期、Ｔｏｎは周期Ｔのうち能動素子６２がオンの時間を示す。すなわち、Ｔｏｎ／Ｔはデューティ比を示す。
【０００７】
図５は別の従来技術を示し、転流側にＭＯＳＦＥＴ３を使用した同期整流方式の電源装置である。この電源装置は図６に示すように、ＭＯＳＦＥＴの電流−電圧特性がゲート電圧によっては線形になるので、電圧降下がダイオードの場合と比較して小さい。
【０００８】
図７に、同期整流方式電源装置の転流用ＭＯＳＦＥＴ３の帰還容量Ｃｒｓｓとゲート−ソース間容量Ｃｉｓｓを模式的に示す。この図を用いて、整流用ＭＯＳＦＥＴ２がオンした時に、オフ状態にある転流用ＭＯＳＦＥＴ３がオンする現象、いわゆる「セルフターンオン」について説明する。転流用ＭＯＳＦＥＴ３がオフ状態で、整流用ＭＯＳＦＥＴ２がオンすると、転流用ＭＯＳＦＥＴ３のドレイン電圧が入力電源１の電圧Ｖｉｎに急激に変化するので、帰還容量Ｃｒｓｓを通して、ゲート−ソース間容量Ｃｉｓｓが充電され、本来オフしているべき転流用ＭＯＳＦＥＴ３がオンになる。すなわち、転流用ＭＯＳＦＥＴ３のゲート−ソース間電圧Ｖｇｓ
Ｖｇｓ＝（Ｃｒｓｓ／Ｃｉｓｓ＋Ｃｒｓｓ）×ｄＶｄｓ …（数２）
がしきい値Ｖｔｈを越えるとセルフターンオンを起こす。ここで、ｄＶｄｓは転流用ＭＯＳＦＥＴ３のドレイン−ソース間電圧の変化量を表す。
【０００９】
図５や図７に示す同期整流方式の電源装置の負荷として、マイクロプロセッサーなどの半導体集積回路が想定される。近年、半導体集積回路の動作電圧は低下する傾向にあり、これに伴い電源の出力電圧も低減する必要がある。直流入力電源の電圧が一定の条件では、（数１）式の整流用ＭＯＳＦＥＴ２のオン時間Ｔｏｎを短く、逆に転流用ＭＯＳＦＥＴ３のオン時間を長くして出力電圧を下げる。
【００１０】
同期整流方式の電源装置などのスイッチング電源に用いられるＭＯＳＦＥＴは理想スイッチと異なり、損失を発生する。この損失は、オン状態で発生する損失、すなわち導通損失と、オン状態からオフ状態、またはオフ状態からオン状態に切り替わるときに発生する損失、すなわちスイッチング損失に分けることができる。
【００１１】
出力電圧が低い電源装置では、オン時間が短い整流用ＭＯＳＦＥＴ２はスイッチング損失が支配的になり、オン時間が長い転流用ＭＯＳＦＥＴ３は導通損失が支配的になる。
【００１２】
導通損失は、オン状態のＭＯＳＦＥＴの抵抗であるオン抵抗に比例し、スイッチング損失は、帰還容量に比例する。よって、スイッチング損失が支配的な整流用ＭＯＳＦＥＴ２には、帰還容量の小さい素子を、導通損失が支配的な転流用ＭＯＳＦＥＴ３にはオン抵抗の小さい素子を用いて、トータル損失を低減している。
【００１３】
また、図９に示すように、整流用ＭＯＳＦＥＴ２のオンするスピードを低減するため、抵抗２１とダイオード２２の並列回路をゲートに挿入するという従来術が知られている。整流用ＭＯＳＦＥＴ２は抵抗２１のため、ゲート電圧の立ち上がりは遅くなり、（数２）式に示すドレイン電圧Ｖｄｓの変化量ｄＶｄｓが小さくなるので、セルフターンオンが生じにくくなる。一方、ターンオフのゲート電荷の引き抜きはダイオード２２を通すので高速となる。
【００１４】
また、図１０に示すように転流用ＭＯＳＦＥＴ３のゲートに容量２３と放電抵抗２４を接続するという従来技術も知られている。この手法は、容量２３を介して、ゲート電圧を駆動するので、ゲート端子２５を正電位からグランド電位にすると、転流用ＭＯＳＦＥＴ３のゲート電位２６はマイナスに振り込まれ、整流用ＭＯＳＦＥＴ２がオンした時、転流用ＭＯＳＦＥＴ３はセルフターンオンしにくくなる。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
前記図３に示した従来技術の電源装置では、出力部５３の転流側に受動素子であるダイオードを使用している。転流ダイオード６３は、図４に示すような電流−電圧特性を有しており、電流がある所定値以上になると、順方向電圧が飽和状態になる。この飽和電圧は、高速ダイオードにおいては０．９Ｖ〜１．３Ｖ、ショットキーダイオードでは０．４５Ｖ〜０．５５Ｖ程度となっているために電力損失が生じ、電源変換効率を悪化させるという問題があった。さらに、電力損失が大きく素子のジャンクション温度が上昇するため、出力電流を大きくする程、転流ダイオード６３を多くして（２個や３個等）並列接続し、１素子当たりの電力損失を分散させ、ジャンクション温度を抑制する必要があるという問題もあった。
【００１６】
前記図５や図７に示す従来技術の電源装置では、セルフターンオンが起きると、整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３が同時にオンとなり過大な損失が発生し、効率悪化の要因を引き起こし、最悪発熱により素子破壊する場合もある。
【００１７】
前記図５や図７に示す従来技術の電源装置に用いられるＭＯＳＦＥＴは、理想スイッチと異なり、損失を発生する。一般に、ＭＯＳＦＥＴにはオン抵抗の小さい素子は帰還容量が大きく、帰還容量の小さい素子はオン抵抗が大きいという関係がある。図８はオン抵抗と帰還容量の関係を示した図で、両者にはトレードオフの関係がある。そのために、転流用ＭＯＳＦＥＴ３はオン抵抗が低い素子を選択するため、帰還容量Ｃｒｓｓが大きくなり、セルフターンオンが起きやすいという問題があった。
【００１８】
前記図９に示した従来技術では、整流用ＭＯＳＦＥＴ２のターンオンが遅くなるので、整流用ＭＯＳＦＥＴ２のターンオン損失が大きくなる。
【００１９】
前記図１０に示した従来技術では、容量２３の充放電損失のため、転流用ＭＯＳＦＥＴ３のドライブ損失が大きくなるという問題がある。
【００２０】
本発明の目的は、上記問題を解決すべくなされたものであり、ドライブ損失の増加を招くことなく、セルフターンオンを抑制し、低い損失の電源装置を提供することである。
【００２１】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２３】
すなわち、本発明の電源装置は、同期整流回路を構成する、絶縁ゲート型電力半導体素子である転流用ＭＯＳＦＥＴと整流用ＭＯＳＦＥＴとを備え、前記転流用ＭＯＳＦＥＴのしきい値が前記整流用ＭＯＳＦＥＴのしきい値より高い。
【発明の効果】
【００２４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００２５】
すなわち、本発明の電源装置は、ドライブ損失の増加を招くことなく、ＭＯＳＦＥＴのセルフターンオンを抑制でき、電源効率を向上できる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しながら本発明の詳細を説明する。本発明の電源装置は、前記従来技術の説明に用いた図５と同じ回路構成である。図５に示すように、本発明の電源装置は整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３とを備えており、整流用ＭＯＳＦＥＴ２のドレイン端子には直流入力電源１が接続されている。整流用ＭＯＳＦＥＴ２のソース端子はチョークコイル４の一端及び転流用ＭＯＳＦＥＴ３のドレイン端子が接続されている。チョークコイル４の他端は、コンデンサ５（例えば電解コンデンサ）の一端及び負荷抵抗に接続されている。コンデンサ５はグランド端子に接続されている。
【００２７】
本発明の電源装置に用いた整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３のしきい値を図１に示す。図１で横軸はゲート電圧、縦軸はドレイン電流である。本発明の電源装置では、転流用ＭＯＳＦＥＴ３のしきい値と整流用ＭＯＳＦＥＴ２とが異なっており、転流用ＭＯＳＦＥＴ３のしきい値が整流用ＭＯＳＦＥＴ２より高くなっている。
【００２８】
ここで、しきい値とはドレイン、ソース間電圧が１０Ｖの条件で、ドレイン電流が１ｍＡ流れる時のゲート、ソース間電圧と本明細書では定義する。
【００２９】
図１１は転流用ＭＯＳＦＥＴ３のしきい値Ｖｔｈを横軸に、電源効率ηを縦軸にとった場合の関係を示す。図１１に示すように、しきい値が高くなるに従い電源効率が上昇する。
【００３０】
図１２は、本願発明の電源装置のしきい値と電源の損失成分との関係を示す。図１２の各棒グラフの内訳は上から順に、整流用ＭＯＳＦＥＴ２の導通損失、整流用ＭＯＳＦＥＴ２のターンオン損失、整流用ＭＯＳＦＥＴ２のターンオフ損失、整流用ＭＯＳＦＥＴ２のドライブ損失、転流用ＭＯＳＦＥＴ３の導通損失、転流用ＭＯＳＦＥＴ３のセルフターンオン損失、転流用ＭＯＳＦＥＴ３のドライブ損失、ダイオード２Ａ、３Ａの導通損失、ダイオード２Ａ、３Ａのリカバリー損失を示している。
【００３１】
図１２に示すように、しきい値が高くなるに従い、トータルの損失は低下する。成分の内訳で見ると、しきい値が低い（２．３９Ｖ）場合、転流用ＭＯＳＦＥＴ３のセルフターンオン損失が大きいが、しきい値が高くなると（３．３９Ｖ）、転流用ＭＯＳＦＥＴ３のセルフターンオン損失が発生しなくなる。一方、しきい値の増加に伴い、転流用ＭＯＳＦＥＴ３の導通損失が増加する。しかし、この導通損失の増加量より、セルフターンオン損失が低下量の方が大きいので、電源装置トータルでの損失は減少し、図１０に示すように電源効率が向上する。
【００３２】
図１３は、本発明の電源装置の整流用ＭＯＳＦＥＴ２がターンオンした場合の転流用ＭＯＳＦＥＴ３のドレイン電圧、ドレイン電流、ゲート電圧の変化を示す。図１３（ａ）はしきい値が２．３９Ｖ の場合である。この時は、ドレイン電圧が上昇し、帰還容量を介してゲート電圧が上昇し、しきい値を超えるためドレイン電流が流れる。ドレイン電圧が高い状態で、ドレイン電流が流れるので、大きな損失を発生する。図１３（ｂ）はしきい値が２．８９Ｖ の場合である。この時は、ドレイン電圧が上昇し、帰還容量を介してゲート電圧が上昇し、しきい値を超えるためドレイン電流が流れるが、ドレイン電流の大きさは図１３（ａ）の場合に比べると小さいので、発生する損失も小さくなっている。図１３（ｃ）はしきい値が３．３９Ｖ の場合である。この時には、ゲート電圧は上昇するがドレイン電流は流れていない。すなわち、損失は発生していない。
【００３３】
以上説明したように、本発明の電源装置では、ドライブ損失の増加を招くことなく、セルフターンオンを抑制し、電源効率を向上することができる。
【００３４】
次に、整流用ＭＯＳＦＥＴ２のしきい値と転流用ＭＯＳＦＥＴ３のしきい値との差をどの程度とすれば、好ましいのかを説明する。整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３のしきい値は、量産ラインにおいては設計値に対して±０．５Ｖ 程度の範囲でばらつくので、このバラツキを考慮すると、転流用ＭＯＳＦＥＴ３のしきい値を整流用ＭＯＳＦＥＴ２より、０．５Ｖ 以上高くすることが望ましい。
【００３５】
次に、整流用ＭＯＳＦＥＴ２と転流用ＭＯＳＦＥＴ３のしきい値の具体的な数値について説明する。整流用ＭＯＳＦＥＴ２のスイッチング損失を低減するためにはトランスコンダクタンスｇｍを高くすることが望ましい。トランスコンダクタンスｇｍを高くするには、整流用ＭＯＳＦＥＴ２しきい値を低くすることが有効であり、具体的に整流用ＭＯＳＦＥＴ２のしきい値を１．５Ｖ 以下とすることが望ましく、転流用ＭＯＳＦＥＴ３のしきい値は２．０Ｖ 以上とする。
【００３６】
本発明の電源装置の損失をより確実に低下させるためには、転流用ＭＯＳＦＥＴ３のしきい値は整流用ＭＯＳＦＥＴ２より１．０Ｖ 以上高くすることが望ましい。これは電源装置の配線インダクタンスが大きいと、整流用ＭＯＳＦＥＴ２がオンした時、転流用ＭＯＳＦＥＴ３ドレイン電圧の跳ね上がりが大きくなり、セルフターンオンしやすくなるためである。具体的には電源装置の主回路の配線インダクタンスの合計が１０ｎＨを越える場合が、これに相当する。
【００３７】
以上、本発明の実施例では整流用ＭＯＳＦＥＴ２にｎ型ＭＯＳＦＥＴを用いて説明してきたが、ｐ型ＭＯＳＦＥＴを用いることもできることは言うまでもない。
【図面の簡単な説明】
【００３８】
【図１】本発明の電源装置のＭＯＳＦＥＴ特性の説明図。
【図２】従来技術の電源装置の概略構成図。
【図３】従来技術の電源装置の概略構成図。
【図４】ダイオードの電圧降下と電流との関係を示す図。
【図５】従来技術の電源装置の概略構成図。
【図６】ダイオード及びＭＯＳＦＥＴの電圧降下と電流の関係を示す図。
【図７】転流用ＭＯＳＦＥＴの寄生容量の説明図。
【図８】オン抵抗と帰還容量の関係を示す図。
【図９】従来技術の電源装置に用いる整流用ＭＯＳＦＥＴの概略図。
【図１０】従来技術の電源装置に用いる整流用ＭＯＳＦＥＴの概略図。
【図１１】本発明の電源装置のＭＯＳＦＥＴのしきい値と効率との関係を示す説明図。
【図１２】本発明の電源装置のＭＯＳＦＥＴのしきい値と損失との関係を示す説明図。
【図１３】本発明の電源装置のＭＯＳＦＥＴの電流、電圧波形の説明図。
【符号の説明】
【００３９】
１，６０…直流入力電源
２…整流用ＭＯＳＦＥＴ
３…転流用ＭＯＳＦＥＴ
４，６４…チョークコイル
５…出力コンデンサ
６…負荷抵抗
７，６１…入力コンデンサ
２１，２４…抵抗
２２…ダイオード
２３…容量
２５…ゲート端子
２６…ゲート電位
５１…入力部
５２…スイッチング部
５３…出力部
５４…制御部
５５…出力フィルタ
６２…能動素子
６３…転流ダイオード
６５…コンデンサ
６６…負荷
６７…検出部
６８…設定部
６９…比較演算部
７０…駆動部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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