(57)【要約】【課題】従来のΔΣデータ変換装置に比べて回路コストの低いΔΣデータ変換装置とその検査方法を提供する。【解決手段】ΔΣデータ変換装置において、少なくとも、アナログ入力信号を受け取ってデジタルデータストリームの出力のためのアナログΔΣ変調器と、少なくともデジタルデータストリーム信号を受け取ってデジタル出力信号を出力するデジタルフィルタ装置と、デジタルデータストリーム信号から導出された信号に応じてテスト信号を生成するテスト信号発生器と、テスト信号を受け取ってデジタル基準データストリーム信号を出力するデジタル基準装置と、デジタルデータストリーム信号とデジタル基準データストリーム信号を受け取って、少なくともデジタルデータストリーム信号とデジタル基準データストリーム信号をデジタルフィルタ装置に出力する信号受け取り装置を有するよう構成する。【選択図】図１
2008109671.tif 000002
【特許請求の範囲】
【請求項１】
ΔΣデータ変換装置において、少なくとも、
アナログ入力信号（Ｓ１）を受け取って、デジタルデータストリーム信号（Ｓ２）を出力するアナログΔΣ変調器（３）と、
少なくとも前記デジタルデータストリーム信号（Ｓ２）を受け取って、デジタル出力信号（Ｓ４）を出力するデジタルフィルタ装置（６，７）と、
前記デジタルデータストリーム信号（Ｓ２）から導出された信号（Ｓ４）に応じてテスト信号（Ｓ５，Ｓ６）を生成するテスト信号発生器（９，１１，１２，１４）と、
前記テスト信号（Ｓ５）を受け取って、デジタル基準データストリーム信号（Ｓ８）を出力するデジタル基準装置（８）と、
前記デジタルデータストリーム信号（Ｓ２）と前記デジタル基準データストリーム信号（Ｓ８）を受け取って、少なくとも前記デジタルデータストリーム信号（Ｓ２）と前記デジタル基準データストリーム信号（Ｓ８）を前記デジタルフィルタ装置（６，７）に出力する信号受け取り装置（１３，５）を有していることを特徴とする、ΔΣデータ変換装置。
【請求項２】
信号受け取り装置（１３，５）は制御信号（Ｓ７）に応じてデータストリーム信号（Ｓ２）または基準データストリーム信号（Ｓ８）またはこれら両方の信号（Ｓ２，Ｓ８）から求められた信号（Ｓ１０）を前記デジタルフィルタ装置（６，７）に出力する、請求項１記載のΔΣデータ変換装置。
【請求項３】
信号受け取り装置（１３，５）はデジタル加算器（１３）とスイッチ装置（５）とを有しており、デジタル加算器（１３）はデータストリーム信号（Ｓ２）と基準データストリーム信号（Ｓ８）の差信号（Ｓ１０）を形成し、スイッチ装置（５）は制御信号（Ｓ７）に応じて前記差信号（Ｓ１０）またはデータストリーム信号（Ｓ２）または基準データストリーム信号（Ｓ８）を出力する、請求項２記載のΔΣデータ変換装置。
【請求項４】
テスト信号発生器（９）はデジタルフィルタ装置（６，７）のデジタル出力信号（Ｓ４）を受け取り、該デジタル出力信号（Ｓ４）に応じてデジタルテスト信号（Ｓ５）を出力する、請求項１から３のいずれか１項記載のΔΣデータ変換装置。
【請求項５】
テスト信号発生器（９）は、デジタル基準装置（８）にはデジタルテスト信号（Ｓ５）を出力し、アナログΔΣ変調器（３）にはデジタルテスト信号（Ｓ５）に相応するアナログテスト信号（Ｓ６）を出力する、請求項１から４のいずれか１項記載のΔΣデータ変換装置。
【請求項６】
テスト信号発生器（９）はデジタルテスト信号（Ｓ５）を相応するアナログテスト信号（Ｓ６）に変換するデジタルアナログ変換器（１２）を有しており、該デジタルアナログ変換器（１２）の基準電圧はアナログΔΣ変調器（３）の基準電圧に相当する、請求項５記載のΔΣデータ変換装置。
【請求項７】
デジタル基準装置（８）はデジタルΔΣ基準変調器（８）を有しており、該デジタルΔΣ基準変調器（８）は、アナログΔΣ変調器（３）の伝達関数をデジタル計算アルゴリズムとしてモデル化し、デジタルデータストリーム信号（Ｓ２）と同じワード幅および帯域幅のパルス密度変調されたデジタル基準データストリーム信号（Ｓ８）を出力する、請求項１から６のいずれか１項記載のΔΣデータ変換装置。
【請求項８】
テスト信号発生器（９）は、パルス密度変調されたデータストリームとして、有利にはビットストリームとして、テスト信号（Ｓ５）を生成するデジタルΔΣ変調器（１１）を有している、請求項１から７のいずれか１項記載のΔΣデータ変換装置。
【請求項９】
デジタルフィルタ装置（６，７）はフィルタリングおよびダウンサンプリングのためのデシメーションフィルタ（６）と、雑音成分の抑制および有効帯域における伝達特性の補償のためのデジタルローパスフィルタ（７）を有している、請求項１から８のいずれか１項記載のΔΣデータ変換装置。
【請求項１０】
自立的に集積回路として形成された、請求項１から９のいずれか１項記載のΔΣデータ変換装置。
【請求項１１】
アナログ入力信号（Ｓ１）を受け取って、デジタルデータストリーム信号（Ｓ２）を出力するアナログΔΣ変調器（３）と、デジタルデータストリーム信号（Ｓ２）を受け取って、デジタル出力信号（Ｓ４）を出力するデジタルフィルタ装置（６，７）とを具えたΔΣデータ変換装置（２）を検査する方法において、アナログΔΣ変調器（３）とデジタル基準装置（８）にテスト信号（Ｓ５，Ｓ６）を供給し、アナログΔΣ変調器（３）により出力されたデータストリーム信号（Ｓ２）とデジタル基準装置（８）により出力された基準データストリーム信号（Ｓ８）をデジタルフィルタ装置（６，８）に出力し、デジタルフィルタ装置（６，７）により出力されたデジタル出力信号（Ｓ４）を評価することを特徴とする、ΔΣデータ変換装置（２）を検査する方法。
【請求項１２】
アナログΔΣ変調器（３）のデータストリーム信号（Ｓ２）またはデジタル基準装置（８）の基準データストリーム信号（Ｓ８）またはこれらの信号（Ｓ２，Ｓ８）から形成された差信号（Ｓ１０）を選択的にデジタルフィルタリングし、評価する、請求項１１記載の方法。
【請求項１３】
第１のテストモード（ＢＩＳＴ１）において、テスト信号発生器（９）にテストデータ入力信号（Ｓ９）を供給し、続いてデジタル出力信号（Ｓ４）をテストデータ入力信号（Ｓ９）と比較する、ただし、前記テスト信号発生器（９）はデジタルテスト信号（Ｓ５）を生成してデジタル基準装置（８）に出力するものである、請求項１１または１２記載の方法。
【請求項１４】
第２のテストモード（ＢＩＳＴ２）において、デジタルフィルタ装置（６，７）により出力されたデジタル出力信号（Ｓ４）またはデジタル基準変調器信号（Ｓ８）から導出された別の信号をテスト信号発生器（９）にフィードバックさせる、請求項１１または１３記載の方法。
【請求項１５】
フィードバックにより同期したデジタルネットワークを構築し、テストパターンを繰り返し形成して評価する、請求項１４記載の方法。
【請求項１６】
第３のテストモードにおいて、デジタル基準装置（８）にはデジタルテスト信号（Ｓ５）を供給し、アナログΔΣ変調器（３）にはデジタルテスト信号（Ｓ５）に相応するアナログテスト信号（Ｓ６）を供給し、ΔΣ変調器（３）により出力されたデータストリーム信号（Ｓ２）とデジタル基準装置（８）により出力された基準データストリーム信号（Ｓ８）を相互に比較する、請求項１１から１５のいずれか１項記載の方法
【請求項１７】
データストリーム信号（Ｓ２）と基準データストリーム信号（Ｓ８）とから差信号（１０）を形成し、選択的にデータストリーム信号（Ｓ２）または基準データストリーム信号（Ｓ８）または差信号（１０）をデジタルフィルタ装置（６，７）を介してデジタル出力信号（Ｓ４）として出力し、評価する、請求項１６記載の方法。
【請求項１８】
デジタルカウンタを用いてテストデータ入力信号（Ｓ９）の値域を直線的に走破し、差信号（Ｓ１０）をアナログΔΣ変調器（３）の誤差曲線として評価する、その際、テストデータ入力信号（Ｓ９）のワード幅（ｎin）が誤差曲線の２**ｎin個のデータ点を決定する、請求項１７記載の方法。
【請求項１９】
ΔΣデータ変換装置（２）のオフセット、勾配、および非線形誤差を求め、少なくとも部分的に補償する、請求項１１から１８のいずれか１項記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はΔΣデータ変換装置およびΔΣデータ変換装置の検査方法に関する。
【背景技術】
【０００２】
ΔΣ変調の原理に従ったデータ変換器は様々な用途に用いられている。これらのデータ変換器は有利な線形特性を有しており、とりわけ、限られた帯域幅で高い分解能が必要とされるアプリケーションにおいて使用される。有利な使用分野は例えばセンサ信号の評価などの信号処理におけるΔΣアナログデジタル変換器（ΣΔＡＤＣ）である。
【０００３】
ΔΣ変調器の場合、変換すべき信号は、ワード幅がたいてい１ビットと小さくかつ帯域幅の広い、パルス幅変調された信号列の形で表される。この場合、ΔΣ変調器の出力信号はこの変調器の内部でデジタルアナログ変換器を経た後に入力側にフィードバックされる。ワード幅が小さいので、必要な構造が、とりわけＤ／Ａ変換器が簡単に表現され、高い線形性が得られる。
【０００４】
原則的にオーバーサンプリング（つまり、サンプリングレートによって決まる帯域幅が有効信号幅に比べて非常に大きい場合）と入力信号の高い分解能が必要とされるため、検査装置には高い要求が課される。特に大量生産の場合には、検査装置の精度に対する要求のゆえに、解決手段が過度に高コストかつコスト集約的になってしまう。高分解能は上に述べたオーバーサンプリングと相俟って長いテスト時間とそれに相応して高い単価の原因となる。
【０００５】
テスト時間を最小化し、必要となるテスト信号を内部的に生成するためには、外部検査装置に加えて、部分的に内部検査装置も設けられる。ΔΣ変換器の特性決定とテストのために、すでに様々な自己テストの方法、とりわけＢＩＳＴ（組込自己テスト）とその実装とが公開されている。
【０００６】
非特許文献１では、２次ΔΣ変調器に基づいたＢＩＳＴアーキテクチャが提案されている。そこでは、デジタルテスト信号を用いた変調器のテストないし特性決定に適したDesign-For-Testability（ＤｆＴ）回路が提供されている。しかしながら、この場合、ＢＩＳＴ法の評価は実質的にソフトウェアで行われる。
【０００７】
非特許文献２には、Ａ／Ｄ変換器の４つのキーパラメータ、すなわち、オフセット誤差、増幅誤差、積分非線形性、および微分非線形性を測定するためのＢＩＳＴ法が記載されている。そこでは、アナログ正弦波テスト信号とデジタル正弦波基準信号をチップ上で（on Chip）生成するΔΣ変調器が説明されている。この場合、アナログデジタル変換器の出力信号は生成されたデジタル基準信号の出力信号と比較される。その際、パラメータはこのために求められた方程式に基づいて決定される。しかしながら、このような方法およびこのようなテスト回路では、ＩＣにかかる所要ハードウェアコストが高い。
【非特許文献１】Chee-Kian Ong, Kwang-Ting (Tim) Cheng and Li-C. Wang "Delta-sigma Modulator Based Mixed-signal BIST Architecture for SoC" Design Automation Conference, 2003, Proceedings oftheASP-DAC 2003, Asia and South Pacific 21-24 Jan., 2003 Page(s): 669 - 674
【非特許文献２】Kuen-Jong Lee; Soon-Jyh Chang; Ruei-Shiuan Tzeng, "A Delta-Sigma modulation based BIST scheme for A/D Converters"; Test Symposium, 2003, ATS 2003, 12111 Asian 16-19 Nov. 2003 Pages 124-127
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は従来のΔΣデータ変換装置に比べて回路コストの低いΔΣデータ変換装置とその検査方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の課題は、少なくとも、
アナログ入力信号を受け取って、デジタルデータストリーム信号を出力するアナログΔΣ変調器と、
少なくとも前記デジタルデータストリーム信号を受け取って、デジタル出力信号を出力するデジタルフィルタ装置と、
前記デジタルデータストリーム信号から導出された信号に応じてテスト信号を生成するテスト信号発生器と、
前記テスト信号を受け取って、デジタル基準データストリーム信号を出力するデジタル基準装置と、
前記デジタルデータストリーム信号と前記デジタル基準データストリーム信号を受け取って、少なくとも前記デジタルデータストリーム信号と前記デジタル基準データストリーム信号を前記デジタルフィルタ装置に出力する信号受け取り装置を有していることを特徴とするΔΣデータ変換装置により解決される。
【００１０】
同様に、本発明の課題は、アナログ入力信号を受け取って、デジタルデータストリーム信号を出力するアナログΔΣ変調器と、デジタルデータストリーム信号を受け取って、デジタル出力信号を出力するデジタルフィルタ装置とを具えたΔΣデータ変換装置を検査する方法において、アナログΔΣ変調器とデジタル基準装置にテスト信号を供給し、アナログΔΣ変調器により出力されたデータストリーム信号とデジタル基準装置により出力された基準データストリーム信号をデジタルフィルタ装置に出力し、デジタルフィルタ装置により出力されたデジタル出力信号を評価するようにすることにより解決される。
【発明を実施するための最良の形態】
【００１１】
本発明によれば、ハードウェアベースで、とりわけオンチップで、ΔΣデータ変換器の自己テストが可能となる。本発明では、有利には、ΔΣデータ変換器のアナログモジュールもデジタルモジュールもテストすることができる。
【００１２】
本発明によれば、ΔΣＡＤＣとそれを検査する検査装置が提供される。ここで、ΔΣＡＤＣは−周知のように−アナログ入力信号の受け取りとデジタルデータストリームの出力を行うΔΣ変調器と、このデータストリームを受け取るデジタルフィルタ装置とを有している。
【００１３】
本発明の基本思想は、検査装置において内部的にテスト信号を、有利には最小ワード幅のテスト信号を生成し、それをデジタル式の基準装置へ入力することにある。なお、この基準装置とは、検査すべきアナログΔΣ変調器の理想的な特性を有し、基準信号をデジタルフィルタ装置に出力するものである。その際、個々のコンポーネントの検査を可能にする種々のテストモードを順次実行してよい。
【００１４】
本発明によれば、パルス密度変調された信号列を表す自らの出力信号を自らの入力側に内部的にフィードバックさせるΔΣ変調器の特別な特性が利用される。本発明によれば、この状況は次のようにして利用される。すなわち、デジタルテスト信号を検査装置で内部的に生成する際に、デジタルテスト信号が有利には小さなワード幅または最小のワード幅を有し、かつ、その帯域幅が有利には検査すべきΔΣ変調器の変調された出力信号の帯域幅と実質的に同じであるようにすることで、上記状況は利用される。
【００１５】
したがって、このテスト信号を検査装置によってアナログ信号路に入力結合するにあたって、ΔΣ変調器内で出力信号のフィードバックまたはアナログ入力信号のサンプリングに使用されるのと同じ装置を使用することができる。
【００１６】
ここで、デジタル基準装置はとりわけアナログΔΣ変調器をデジタル計算モデルとしてモデル化したデジタルΔΣ変調器、すなわち、特にアナログΔΣ変調器の伝達関数ないしｚ変換をモデル化したデジタルΔΣ基準変調器とすることができる。テスト信号発生器がデジタル基準装置にはデジタルで、検査すべきΔΣ変調器にはアナログでテスト信号を送るようにすることで、入力信号が基本的に同一ないし一致するならば、両方の変調器の出力を適切な切り換えによって相互に比較することができ、出力値の偏差は直接、誤差ないし不正確として認識される。
【００１７】
テスト信号発生器としては、再びデジタルΔΣ変調器を用いることができる。デジタルΔΣ変調器はテスト信号としてデータストリームを、ここでは特に１ビットのワード幅のデータストリームを出力することができる。テスト信号発生器には、一方では、例えば所定の値を走る所定のテストデータが例えば外部制御装置から供給され、他方では、デジタル出力信号がフィードバックされる。
【００１８】
１ビットのワード幅が例えば値域（＋１，−１）におけるものであれば、テスト信号のＤ／Ａ変換は基準電圧のサンプリングによって行うことができる。このＤ／Ａ変換の基準電圧がΔΣＡＤＣの基準電圧と同一であり、かつΔΣＡＤＣの入力構造がサンプリングに利用されるならば、アナログ信号路へのデジタルテスト信号の最適な入力結合が可能である。
【００１９】
本発明によれば、１つにはその構造のおかげで、テスト信号の入力結合の際に、少なくとも検査すべき変調器の精度に相当する精度を得ることができる。さらに、帯域幅の大きなテスト信号を供給することもできる。このため、全値域にわたる完全検査のテスト時間の最適化が可能になる。
【００２０】
本発明によれば、様々なテスト方式が可能である。第１のテストモードは基本的な機能検査に使用することができる。テスト信号発生器に直接入力されたテストデータは、後でアナログΔΣ変調器のより正確な検査が行われるように、まず、デジタル基準変調器を介して、テスト信号発生器と基準変調器とデジタルフィルタの性能ないし機能の検査に使用することができる。
【００２１】
第２のテストモードでは、第１のテスト方式を変形して、テスト信号発生器の入力側にデジタル出力信号が印加される。それにより、信号路全体が同期したデジタルネットワークとして動作するので、テストは出力データが相応するシミュレーション結果と同一であるかを「テストパターン」に基づいて繰り返し検査することにより行うことができる。
【００２２】
第３のテストモードでは、ΔΣ変調器にはアナログでテスト信号を供給し、基準変調器にはデジタルで供給することにより、検査すべきアナログΔΣ変調器がデジタル基準変調器と比較される。その際、基準モデルの入力値域を極端に制限することによって、例えば（＋１，−１）に制限することによって、内部的なワード幅は比較的小さくなり、ひいては面積最適化された実装に通じる。
【００２３】
計算された差は有効信号と両方の変調器のそれぞれの量子化雑音とを重ね合わせたものである。有効信号（理想的に一致した場合）の差として値「０」が得られるのに対して、雑音は無相関に重なり合う。したがって、ΔΣ変換器の場合と同様に、有効帯域外の雑音成分は相応のフィルタリングによって除去しなければならない。
【００２４】
このフィルタリングは通常動作時と同じくテスト動作時にも「デシメーションフィルタ」とそれに後置された「ローパスフィルタ」によって行うことができる。これらのデジタルフィルタ段はワード幅を広げると同時に信号帯域幅を狭くするように作用する。ΔΣＡＤＣのこれらフィルタ段は、テスト動作時には、検査すべきΔΣ変調器と基準モデルの雑音成分を除去するために使用される。
【００２５】
それゆえ、種々のテスト動作様式を切り換えることにより、装置全体の間断のない機能的なテストが連続して行われる。フィルタリングされた出力値はデジタル形式であるので、そのままΔΣデータ変換器の各動作点における理想的な伝達特性からの偏差の尺度として、すなわち、誤差曲線として考慮しうる。この結果から、可能な誤差項、特にオフセット、勾配、および非線形誤差が周知の数学的方法によって導かれ、場合によっては、相応の補正計算により補償される。
【００２６】
本発明によれば、必要とされる回路技術上の追加コストをほぼ完全にデジタルで表すことができる。これにより、テスト回路への制御不能なパラメトリックな影響を任意の高い精度で除去することができる。さらに、シリコン面の形態で費用面でのコストを低く保つことができる。これはΔΣ変換器の製造に従来使用されてきた半導体プロセスにおいても既に実行可能である。
【実施例】
【００２７】
ΔΣデータ変換装置１は、図１によれば、破線で区画されたΔΣアナログデジタル変換器（ΔΣＡＤＣ）２を有している。ΔΣアナログデジタル変換器２は、例えばセンサの測定信号などのアナログ入力信号８１を受け取り、それ自体公知の仕方でデジタル出力信号Ｓ４を出力する。このデジタル出力信号Ｓ４は例えば下位の制御装置または評価装置によって受け取られる。このために、ΔΣＡＤＣ２は、通常動作には関係のない、スイッチとして機能する入力マルチプレクサ４を介してアナログ入力信号Ｓ１を受け取るアナログデルタシグマ変調器（ΔΣ変調器）３を有している。
【００２８】
アナログΔΣ変調器３はその入力段において、それ自体公知の仕方で、高サンプリング周波数ｆｓでのサンプリングによりアナログ入力信号Ｓ１の時間離散化を行う。その際、ΔΣ変調器３は基準電圧＋Ｕrefおよび−Ｕrefに接続されており、それゆえアナログ電圧信号Ｓ１は、Ｕrefによって定まる電圧領域内で、狭いワード幅ｎsdと帯域幅ｆｓ／２をもったパルス密度変調されたデジタルデータストリーム信号Ｓ２を出力する。アナログΔΣ変調器３は、例えば、アナログ電圧値を積分ないし積算するための積分器と、例えばコンパレータによって形成される量子化器と、場合によっては、印加されるクロック信号ｆｓに応じてデータストリーム信号Ｓ２を出力する出力メモリとを具えた従来の構造を有しており、この構造において、デジタルアナログ変換器を介してアナログ加算器へ出力信号ないしデジタルデータストリーム信号Ｓ２の負のフィードバックが行われる、または、検出すべきアナログ入力信号Ｓ１とこのアナログフィードバック信号との差が求められる。したがって、データストリームＳ２は、アナログ入力信号Ｓ１に応じて、パルス密度変調された信号として形成される。アナログΔΣ変調器３は有利にはワード幅ｎsd＝１ビットで構成しうる。そのため、信号Ｓ２はパルス密度変調されたビットストリームを形成することとなり、これにより高い線形性がもたらされる。クロック信号ｆｓは例えば２〜３ＭＨｚの範囲とすることができ、後に出力されるデジタル出力信号Ｓ４に比べて、１に対して例えば１０００という範囲の、非常に高い明らかなオーバーサンプリングを提供する。
【００２９】
デジタルデータストリームＳ２はスイッチとして機能するマルチプレクサ５を介してデジタルデシメーションフィルタ６に供給される。デジタルデシメーションフィルタ６はフィルタリングと間引き率ｋでのダウンサンプリングとを行い、ｎdf>>ｎsdのワード幅ｎdfと帯域幅ｆｓ／２ｋをもつ出力信号Ｓ３を供給する。信号路上で後置されたデジタルローパスフィルタ７はこの信号Ｓ３を受け取り、それに含まれている雑音成分の抑制と有効帯域における伝達特性の補償とに使用される。デジタルローパスフィルタ７はワード幅ｎoutのデジタル出力信号Ｓ４を出力する。
【００３０】
本発明によれば、ΔΣＡＤＣ２を検査する検査装置がさらに設けられており、この検査装置はデジタル基準装置として機能するデジタルΔΣ基準変調器８とテスト信号発生器９を有している。ここで、既に述べたマルチプレクサ４および５とテスト信号発生器９内に設けられたマルチプレクサ１０はスイッチとして機能する。
【００３１】
テスト信号発生器９は有利には低次の、例えば１次の、デジタルΔΣ変調器１１を有しており、デジタルΔΣ変調器１１はその入力信号から１ビットのワード幅とｆｓ／２の帯域幅をもつデジタルテスト信号Ｓ５を生成する。デジタルテスト信号Ｓ５はデジタルΔΣ基準変調器８に直接入力され、さらに１ビットＤ／Ａ変換器１２を介してアナログテスト信号Ｓ６に変換される。その際、例えばデジタル値域（＋１，−１）は相応するアナログ値域（＋Ｕref，−Ｕref）に写像される。ここで、Ｕrefは有利にはアナログΔΣ変調器３の基準電圧に相当する。アナログテスト信号Ｓ６はマルチプレクサ４に出力される。マルチプレクサ４は制御信号Ｓ７によって駆動され、制御信号Ｓ７に応じて選択的にアナログ入力信号Ｓ１またはアナログテスト信号Ｓ６をアナログΔΣ変調器３に出力する。
【００３２】
図３には、アナログ入力信号Ｓ１とアナログ値で記述される基準電圧＋Ｕrefおよび−Ｕrefのための３つの入力側を有する共通のスイッチによってＤＡＣ１２と入力マルチプレクサ４を組み合わせた回路技術的に単純な構造が示されている。ここで、２進値［０，１］を［−Ｕref，＋Ｕref］に写像するため、Ｓ７＝,,０''のときにはスイッチＫ２，Ｋ３が開き、スイッチＫ１は閉じ、Ｓ７＝,,１''のときにはスイッチＫ１が開き、Ｋ２またはＫ３はＳ５に応じて交互に閉じる。したがって、Ｋ２のスイッチ位置はＳ５により制御され、相応してＫ３のスイッチ位置は反転値ＮＯＴ（Ｓ５）により制御される。これに相応して、アナログ信号Ｓ６は＋Ｕrefまたは−Ｕrefの接続によって直接形成される。
【００３３】
デジタル基準変調器８はアナログΔΣ変調器３の伝達関数（Ｚ変換）を正確なデジタル計算アルゴリズムの形で理想的にモデル化する。デジタル基準変調器８はデジタル入力信号Ｓ５からワード幅ｎsdと帯域幅ｆｓ／２とをもつパルス密度変調されたデジタル基準データストリーム信号Ｓ８を形成する。ここで、デジタルΔΣ基準変調器８は有利にはハードウェア的に形成されているが、デジタル計算アルゴリズムは原則的に例えばソフトウェア的にも実行することができる。
【００３４】
デジタル加算器１３はアナログΔΣ変調器３とデジタル基準変調器８の出力信号の差信号Ｓ１０＝Ｓ２−Ｓ８を形成する。この信号のワード幅ｎsdは有利には１ビットと小さいので、これに相応してデジタル加算器１３のための回路技術上のコストも同様に低い。
【００３５】
テスト信号発生器９のデジタルΔΣ変調器１１にはまた別のマルチプレクサ１４が前置接続されており、このマルチプレクサ１４はデジタル出力信号Ｓ４とさらにテストデータ入力信号Ｓ９を受け取り、制御信号Ｓ７に応じてこれらの信号Ｓ４，Ｓ９のうちの一方を通す。ここで、テストデータ入力信号Ｓ９はデジタル出力信号Ｓ４のワード幅に相当するワード幅ｎinを有している。
【００３６】
テスト信号Ｓ５は変調されたテストデータ信号Ｓ９またはフィードバックされた出力信号Ｓ４とΔΣ変調器１１の量子化雑音の成分とから構成されている。テストデータ入力信号Ｓ９のワード幅は、図２に従って、全入力範囲にわたる量子化雑音のレベルがテストデータ入力信号Ｓ９のＬＳＢ（最下位ビット）に関してステップ幅ΔＭよりも大きくなるように選ばれる。このようにしてテスト信号Ｓ５は生成される。テスト信号Ｓ５は、一方では、図２の横軸に示された少数の、有利には２ｅｘｐ（ｎin−１）の、データ点を有する特性曲線全体をカバーする本来の有効帯域におけるワード幅が小さいという理由から、他方では、同様にテスト信号Ｓ５の構成成分として有効な広帯域雑音が重畳されているという理由から、検査すべきΔΣＡＤＣ２の全値域を刺激する。
【００３７】
制御信号Ｓ７を用いれば、アナログ入力信号Ｓ１を受け取ってデジタル出力信号Ｓ４を出力する通常動作モードの他に、それぞれＢＩＳＴ（組込自己テスト）テストモードを表す少なくとも３つのテストモードを選択することができる。
【００３８】
第１および第２のテストモードでは、装置のデジタルコンポーネントがテストされる。アナログΔΣ変調器３の出力側はこの動作モードでは使用されない。
【００３９】
第１のテストモードは基本的な機能検査に使用される。マルチプレクサ１４を介してデジタルテストデータ信号Ｓ９はテスト信号発生器９の入力側に印加される。テスト信号発生器９はこのデジタルテストデータ信号Ｓ９からデジタルテスト信号Ｓ５を形成し、基準変調器８に出力する。基準変調器８によって出力された基準データストリーム信号Ｓ８はマルチプレクサ５を経てデシメーションフィルタ６の入力側に達し、そこからローパスフィルタ７を経て出力信号Ｓ４として出力される。それゆえ、この動作モードにおいては出力信号Ｓ４が入力データの像であり、直接比較によって機能的に検査される。
【００４０】
第２のテストモードは、第１のテストモードの変形として、テスト信号発生器９のテストデータ入力側への出力信号Ｓ４のフィードバックにより行われる。Ｓ４の有利には下位ｎinビットの負のフィードバックにより、上で述べた信号路全体を短期間のあいだ全値域にわたって刺激する広帯域の疑似ランダムテスト信号Ｓ５が生じる。
【００４１】
この動作モードにおいて全信号路は同期したデジタルネットワークとして機能するので、本来のテストは、出力データＳ４が相応するシミュレーション結果と同一であるかを「テストパターン」に基づいて繰り返し検査することにより行うことができる。「テストパターン」の誤差シミュレーションにより、所定のテストマスクに達するのに最適な検査持続時間が定められる。このようにして、スキャンパスを用いた構造的テストに代わって、デジタル装置の意図された機能を自動的に生成される刺激によって固定マスクを監視することで検査することができる。
【００４２】
第３のテストモードでは、同じ刺激の下でアナログΔΣ変調器３の出力データストリームをデジタル基準変調器８の出力データストリームと比較することにより、アナログΔΣ変調器３が検証される。
【００４３】
テストデータ入力信号Ｓ９はマルチプレクサ４を経てデジタルΔΣ変調器１１に達し、デジタルΔΣ変調器１１の出力側にワード幅１ビット、帯域幅ｆｓ／２のパルス密度変調されたテスト信号Ｓ５として現れる。値域（＋１，−１）のデジタルテスト信号Ｓ５はふたたび基準変調器８に入力されるのと同時に、相応する値域（＋Ｕref，−Ｕref）のアナログ形式Ｓ６で、検査すべきアナログΔΣ変調器３の入力信号として使用される。デジタル加算器１３は差信号Ｓ１０＝Ｓ２−Ｓ８を形成し、差信号Ｓ１０はマルチプレクサ１３を介して後続のフィルタ段６および７に転送される。変調器３および８の量子化雑音の高周波雑音成分はフィルタ段で除去され、信号帯域幅はｆｓ／２ｋに低減される。それゆえ、残余信号Ｓ４はＳ１０の有効信号帯域の差を表す。両方の変調器が同じ入力信号で刺激されるので、Ｓ４における結果はΔΣ変調器３の理想的な基準モデル８からの偏差であり、Ｓ９によって決まる動作点においてのそのつどの誤差を表す。Ｓ９の値域を例えばデジタルカウンタが直線的に走破することにより、出力側Ｓ４では２**ｎin個のデータ点をもつΔΣＡＤＣの誤差曲線が得られる。
【００４４】
図４には、フローチャートの一例が示されている。このフローチャートにおいて、テストモードＢＩＳＴ１，２，３はＩ，ＩＩ，ＩＩＩで表されており、連続して実行される。このために、制御装置を介して外部から制御信号Ｓ７がマルチプレクサ４，５，１４に入力され、テストデータ入力信号Ｓ９がマルチプレクサ１４に入力される。
【００４５】
ステップＳｔ１におけるスタートの後、まずステップＳｔ２に従ってテストモードＢＩＳＴ１においてテストデータ入力信号Ｓ９がテスト信号発生器９に入力され、ステップＳｔ３においてテスト信号発生器９によりデジタルテスト信号Ｓ５が生成および出力され、その後、ステップＳｔ４において、デジタルΔΣ基準変調器８によりデジタルテスト信号Ｓ５からデジタル基準データストリーム信号Ｓ８が生成される。デジタル基準データストリーム信号Ｓ８はステップＳｔ５においてデジタルフィルタ装置６，７によりフィルタリングされ、その後、ステップＳｔ６において評価される。
【００４６】
テストモードＢＩＳＴ２では、ステップＳｔ７においてデジタル出力信号Ｓ４がテスト信号発生器９に供給され、ステップＳｔ８においてテスト信号発生器９によりデジタルテスト信号Ｓ５が出力され、デジタルΔΣ基準変調器８に供給され、ステップＳｔ９においてデジタルΔΣ基準変調器８により基準データストリーム信号Ｓ８が形成される。この基準データストリーム信号Ｓ８はその後ステップＳｔ１０においてフィルタリングされ、ステップＳｔ１１において評価される。
【００４７】
続いて、テストモードＢＩＳＴ３が実行される。テストモードＢＩＳＴ３によれば、ステップＳｔ１２において信号Ｓ９が入力され、ステップＳｔ１３においてまず再度デジタルテスト信号Ｓ５が形成され、続いてステップＳｔ１４においてデジタルアナログ変換器１２によりこのデジタルテスト信号Ｓ５からアナログテスト信号Ｓ６が形成され、マルチプレクサ４を介してアナログΔΣ変調器３に供給される。続いて、ステップＳｔ１５において差信号Ｓ１０が形成され、ステップＳｔ１６におけるフィルタリングの後、ステップＳｔ１７において評価される。その際、ＢＩＳＴ３では補足的に信号Ｓ２およびＳ８も個々にフィルタリングし、評価してよい。
【００４８】
このように、自己テストプロセスないし検査プロセスはステップＳｔ１７で終了するので、続くステップＳｔ１８においてアナログ入力信号Ｓ１の受信および評価によって測定を開始することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の１つの実施形態によるΔΣデータ変換器の回路図を信号ないしデータの推移とともに示す。
【図２】テストデータ入力信号に依存するデジタルテスト信号の強度グラフを示す。
【図３】図１のテスト信号発生器のアナログ入力マルチプレクサとＤ／Ａ変換器の組合せ実施形態を示す。
【図４】本発明によるテスト方法のフローチャートを示す。
【符号の説明】
【００５０】
１  ΔΣデータ変換装置
２  ΔΣアナログデジタル変換器
３  アナログΔΣ変調器
４  マルチプレクサ
５  マルチプレクサ
６  デジタルデシメーションフィルタ
７  デジタルローパスフィルタ
８  ΔΣ基準変調器
９  テスト信号発生器
１０  マルチプレクサ
１１  デジタルΔΣ変調器
１２  デジタルアナログ変換器
１３  デジタル加算器
１４  マルチプレク
【図１】
2008109671.tif 000003
【図２】
2008109671.tif 000004
【図３】
2008109671.tif 000005
【図４】
2008109671.tif 000006