(57)【要約】【課題】高密度の貫通電極を形成できる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板を準備する工程と、前記第１の半導体基板上に電圧を加えた部分にのみ、低抵抗層を形成する特定の絶縁膜を形成する工程と、前記絶縁膜の上に前記第２の半導体基板を載置する工程と、前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記絶縁膜中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、
前記第１の半導体基板上に固体電解質層を形成する工程と、
前記固体電界質層の上に、前記第２の半導体基板を載置する工程と、
前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記固体電解質層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記電解質層は、ＣｕＳ若しくはＺｎＣｄＳを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記貫通電極はＣｕまたはＡｇのいずれかの金属で被覆され、前記接続電極は前記金属Ｃを含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、
前記第１の半導体基板上にＧｅＳｂＴｅ層を形成する工程と、
前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記ＧｅＳｂＴｅ層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記ＧｅＳｂＴｅ層はアモルファス相であり、前記複数の接続電極はＧｅＳｂＴｅ多結晶層を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、
前記第１の半導体基板上に遷移金属酸化物層を形成する工程と、
前記遷移金属酸化物層の上に、前記第２の半導体基板を載置する工程と、
前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記遷移金属酸化物層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記遷移金属酸化物層は、ＮｉＯ，ＳｒＴｉＯ，ＰｒＣａＭｎＯのいずれかを含む絶縁層であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記複数の導通路は、ＮｉＯ，ＳｒＴｉＯ，ＰｒＣａＭｎＯのいずれかを含む低抵抗層を含むことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記貫通電極はＡｇまたはＮｉのいずれかの金属で被覆され、前記接続電極は前記金属を含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２の半導体基板の上面に、前記第２の貫通電極と接続する表面電極を形成する工程と、
前記第１の半導体基板の裏面に、前記第１の貫通電極と接続する裏面電極を形成する工程と、
を更に具備し、前記複数の導通路を形成する工程は、前記表面電極と前記裏面電極の間に電圧を印加することを特徴とする請求項１、４、６のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記表面電極は前記複数の貫通電極の各々との間に形成されたヒューズを含み、前記表面電極と前記裏面電極の間に電圧を印加する工程において、電流の流れた前記ヒューズは溶断し、前記複数の貫通電極の全てに電流が流れることを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイ積層構造の半導体装置において、垂直方向の接続電極を高密度に形成することができる半導体装置の製造方法に関する。
【背景技術】
【０００２】
微細化に伴う指数関数的な高コスト化により、従来高コストとされていた回路（ディジタル回路、アナログ回路、メモリ回路、センサー回路等）の３次元多層化が実用化される可能性が強まっている。これに従い、微細化から３次元化へのパラダイムシフトが起きると予測されている。
【０００３】
３次元化の効果としては、１）バンド幅増大、２）回路面積縮小、３）配線遅延縮小、などが考えられる。特に、１）のためには、高い垂直方向電極密度が必要である。また、２）に関して、効率的に縮小するためには、垂直方向電極密度を高くする必要がある。
【０００４】
垂直方向電極密度を高くする方法として、近来Ｓｉ貫通電極の提案が盛んに行われている（例えば、非特許文献１参照）。この技術では、Ｓｉウェハを所定の厚さに削った後に、ウェハ上に並ぶチップの任意の場所に多数の貫通孔を開け、そこにメッキなどの方法で貫通電極（ビア）を形成する。この貫通電極を備えたチップ（ダイ）同士を積層すれば、両者を最短距離で多点接続する３次元回路が実現できる。
【非特許文献１】日経エレクトロニクス２００５年１０月１０日号「Ｓｉ貫通チップの構造革命」、８１〜９９頁（日経ＢＰ社）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、従来のダイ積層構造半導体装置よりも、垂直方向の接続電極を高密度に形成できる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の半導体装置の製造方法の第１は、第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、前記第１の半導体基板上に固体電解質層を形成する工程と、前記固体電界質層の上に、前記第２の半導体基板を載置する工程と、前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記固体電解質層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程とを具備することを特徴とする。
【０００７】
また、本発明の第１の半導体装置の製造方法の第２は、集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、前記第１の半導体基板上にＧｅＳｂＴｅ層を形成する工程と、前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記ＧｅＳｂＴｅ層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程とを具備することを特徴とする。
【０００８】
また、本発明の半導体装置の製造方法の第３は、第１の集積回路が形成され複数の第１の貫通電極を含む第１の半導体基板と、第２の集積回路が形成され複数の第２の貫通電極を含む第２の半導体基板とを準備する工程と、前記第１の半導体基板上に遷移金属酸化物層を形成する工程と、前記遷移金属酸化物層の上に、前記第２の半導体基板を載置する工程と、前記複数の第１の電極と前記複数の第２の電極の間に電圧を印加し、前記遷移金属酸化物層中に、前記複数の第１の貫通電極と夫々に対応して近接する前記複数の第２の貫通電極を接続する複数の接続電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、従来のダイ積層構造半導体装置よりも、垂直方向の接続電極を高密度に形成できる半導体装置電極の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態を説明する前に、従来技術の問題点を纏めて置く。図７、８に示すのは、従来のダイ積層型半導体装置の作成技術である。便宜上、第１世代と第２世代に分ける。第１世代では、図７に示すように、ダイ１０１（ウェハから回路部を切り出したもの）を積層していた。貫通電極１０２と呼ばれる垂直電極をダイに切り出す前に、所定のプロセスで形成する。ダイを切り出した後に、機械的なアライメント装置により、位置合わせを行なう。このアライメントの精度は、約数十μｍと大きいため、垂直電極の大きさは、５０μｍ角以下となる。
【００１１】
第２世代は、図８に示すように、回路を作りこんだシリコンウェハ１０３ごと絶縁膜１０４を介して接着し、その後個別のダイにダイシングすることにより積層構造を得る。ウェハ１０３は回路製造工程の後、１００μｍ程度の厚さまで薄層化されるため半透明になる。このため、光学的なアライメントが可能となり、アライメント精度は機械的なものより上がり数μｍとなる。貫通電極の大きさは５μｍ平方以下である。
【００１２】
貫通電極自身が占めるトータル面積は、回路全体のせいぜい１％と考えられるので、１つの貫通電極の面積をＳとすると、垂直方向配線の密度は、１／１００Ｓとなる。これを図示したものが図９である。即ち、第１世代の技術では、２．５×１０2 ／ｃｍ2 、第２世代の技術では、２．５×１０4 ／ｃｍ2 である。これらは、応用で要求されている電極密度よりも低い。例えば、次世代のマイクロプロセッサのバスでは、理想的には１０5 ／ｃｍ2 以上、メモリとプロセッサエレメント間を直接繋ぐインターフェースＩ／Ｏでは、１０6 ／ｃｍ2 以上が要求される。
【００１３】
従来の技術の問題点は、アライメント精度が低く、垂直電極密度を高くできないことにあった。これを解決するには、例えば、図１０に示すように、電極の接続端に巨大プラグ１０４を設けることが考えられる。然しながら、巨大プラグ１０４を設けると、近隣の配線１０５との干渉、またはカップリング容量が増大するという問題が生じる。このため、基板貫通電極１０２は、トランジスタや配線エリアから離して作らねばならなくなる。
【００１４】
あるいは、セルフアラインで基板貫通電極間を接合できるプロセスがあれば、アライメントのずれも許容できるため、貫通電極（またはパッド）を小さく作れる。これを解決する手段として、電圧を加えた部分にのみ低抵抗層を局所的に形成できる特殊な絶縁膜を、ダイまたはウェハ間に設け、接合させるべき垂直電極間に電圧を加えることで、垂直電極間をセルアラインで接合することが考えられる。このような着想に基づく、本発明の実施形態を以下に説明する。
【００１５】
（第１の実施形態）
図１及び図２は、本発明の第１の実施形態に係る半導体装置接続電極の製造工程を示す模式図である。先ず，通常のシリコンプロセスで集積回路が形成された、厚さ１００μｍの第１のダイ１を作成した後、ドライエッチングと気相成長法で直径５０μｍの貫通孔を形成する。この貫通孔の内部を埋めるようにＣｕメッキなどで貫通電極３を作成する。貫通電極表面には、電離し易いＣｕまたはＡｇ等の金属薄膜層４（図１には不図示）を０．０５μｍ、スパッタ法で作成しておく。次に、よく知られたダイシング方法で、ダイを切り出す（図１（ａ））。
【００１６】
次に、固体電界質層であるＣｕＳ層５をダイの表面に形成する（図１（ｂ））。具体的には、Ｃｕ層を１μｍ堆積した後、Ｃｕ表面を硫黄イオンを含む電解液に浸し、Ｃｕ電極を設けた面と反対側にプラスの電圧を印加し、電解液中にマイナスの電極を浸すことにより、電気化学反応で硫化させＣｕＳとする。この段階では、ＣｕＳ層は絶縁膜である。
【００１７】
次に、第１のダイ１と同様に集積回路が形成された、厚さ１００μｍの第２のダイ７をＣｕＳ層５の上に標準的な方法で機械的にアライメントさせてから、４００℃で数分間加熱することで接着させる（図１（ｃ））。なお、第２のダイ７の表面に形成された参照番号９は、各貫通電極３に接続された表面電極であり、次の工程における通電に使用されるものである。
【００１８】
また、図２に示すように、第１のダイ１の裏面にも各貫通電極３に接続する裏面電極１１を形成する（図２（ａ））。続いて表面電極９と裏面電極１１の間に、図３（ａ）に示すように、０．５Ｖの電圧を印加すると、ＣｕＳ層５中をＣｕイオンがイオン伝導し、上側の貫通電極３まで到達した後、電子を捕獲して、金属Ｃｕ６として析出する（図３（ｂ））。これを数秒間続けると、析出したＣｕイオンが下側の貫通電極３まで到達し、接続電極１３が形成され（図３（ｃ））、結果的に上下の貫通電極３が電気的に接続することになる。これを続けると、接続電極１３の大きさがさらに大きくなり、接続電極１３の電気抵抗が下がっていく。垂直電極の抵抗は低い方が望ましいので、電気抵抗が所望の値よりも低くなるまで電圧の印加を継続する。なお、貫通電極３が導通した後、表面電極９は、化学的機械研磨（ＣＭＰ）法などで除去される。
【００１９】
上記の方法でセルフアラインで貫通電極３同士を繋ぐ方法を採用することで、貫通電極３を５μｍ角と小さくすることができる。その結果、垂直電極密度は、アライメント精度〜５０μｍで決まり、この２倍程度の電極間の間隔（〜１００μｍ）となるので、垂直電極密度は１０4 ／ｃｍ2 となり、従来よりも４０倍増大する。
【００２０】
さらに、第２のダイの表面電極９と、第１のダイの裏面電極１１をエッチングで取り除き、上記の工程を繰り返すことにより、３次元多層化回路を形成することができる。  
上記のように、第１の実施形態によれば、貫通電極間をセルフアラインで接続するので、従来のダイ積層型半導体装置よりも、高密度の垂直方向電極を形成することができる。
【００２１】
（第２の実施形態）
第２の実施形態に係る半導体装置の製造工程は、第１の実施形態と類似しているので、図１〜図３を参照して説明する。
【００２２】
先ず、通常のシリコンプロセスで集積回路が形成された、厚さ５０〜１００μｍの第１のダイ１を作成した後、第１の実施形態と同様に基板貫通電極３を作成する。貫通電極３の表面には、ＡｇまたはＣｕの金属薄膜層４を０．１μｍ作成しておく。次に、固体電解質層であるＺｎＣｄＳ層５をダイ１の表面に、常温のスパッタでＺｎＣｄＳ多結晶を昇華させて厚さ１μｍの薄膜を形成する。この段階では、ＺｎＣｄＳ層５は絶縁膜である。
【００２３】
次に、集積回路を内部に含み、各貫通電極３と接続するように表面電極９が形成された第２のダイ７をＺｎＣｄＳ層６の上に光学的アライナーでアライメントさせてから、４００℃で数分加熱することで接着させる（図１（ｃ））。次に、第１のダイ１の裏面に裏面電極１１を形成する（図２（ａ））。続いて表面電極９と裏面電極１１の間に０．５Ｖの電圧を印加すると（図３（ａ））、ＺｎＣｄＳ層５をＡｇまたはＣｕイオンがイオン伝導し、上側の貫通電極３まで到達した後、電子を捕獲して金属Ａｇとして析出する（図３（ｂ））。これを数秒間続けると、析出したＡｇイオンが下側の貫通電極３まで到達し、結果的に上下の貫通電極３が電気的に接続することになる（図３（ｃ））。これを続けると、接続電極１３の大きさがさらに大きくなり、接続電極の電気抵抗が下がっていく。垂直電極の抵抗は低い方が望ましいので、電気抵抗が所望の値よりも低くなるまで電圧の印加を継続する。
【００２４】
上記の方法でセルフアラインで貫通電極３同士を繋ぐ方法を採用することで、貫通電極３の面積を小さくすることができる。その結果、垂直電極密度は、アライメント精度〜５μｍで決まり、この２倍程度の電極間の間隔（〜１０μｍ）となるので、垂直電極密度は１０6 ／ｃｍ2 となり、従来よりも４０倍増大する。第２のダイ７の表面電極９と、第１のダイ１の裏面電極１１をＣＭＰ等で取り除き、上記の工程を繰り返せば、３次元多層化回路も形成できる。
【００２５】
上記のように、第２の実施形態によれば、第１の実施形態を上回る高密度の垂直方向電極を有する３次元回路を提供することができる。
【００２６】
なお、第１及び第２の実施形態で使用した固体電解質（ＣｕＳあるいはＺｎＣｄＳ）は、図４に示すように、電圧電流特性にヒステリシスを有することが知られており、最大印加電圧Ｖ0 は固体電解質層の膜厚によって決まる。図５は、固体電解質層の厚さと最大印加電圧の関係を示した図で、作業性、電気的特性等を考慮して厚さ及び接続電極形成電圧を決定すればよい。
【００２７】
（第３の実施形態）
固体電解質以外に、所望の電圧を印加することで、低抵抗の導電パスを形成する薄膜材料がある。従来不揮発性メモリ用途に検討されているものである。第３の実施形態は、これを第１及び第２の実施形態に記載した固体電解質層５の代わりに用いたものである。
【００２８】
（１）ＧｅＳｂＴｅ：膜の上下に電圧を印加して通電することで、初期状態のアモルファス相（高抵抗）を多結晶層（低抵抗）に変えることができる。  
（２）遷移金属酸化物（ＮｉＯ，ＳｒＴｉＯ，ＰｒＣａＭｎＯなど）：膜の上下に電圧を印加することで、初期状態の絶縁体相を電気的に相転位させて、金属相（低抵抗層）に変えることができる。
【００２９】
ＧｅＳｂＴｅの場合は、気相成長法を用いて、膜厚１μｍの薄膜層を、第１の半導体基板上に形成すればよい。また、遷移金属酸化物の場合は、マグネトロンスパッタ法を用いて、膜厚１μｍで、第１の半導体基板上に形成すればよい。ＮｉＯを用いた場合は、貫通電極の被覆金属薄膜層４として、ＡｇまたはＮｉを用いるのがよい。
【００３０】
上記のように、第３の実施形態によっても、従来よりも高密度の垂直方向電極を形成することができる。
【００３１】
（第４の実施形態）
第１〜第３の実施形態の半導体装置の製造方法では、全ての貫通電極３が同時にオンしないことが問題となる可能性がある。即ち、図１のように表面電極９を用いた場合は、１つの貫通電極３がオン状態になると、それ以降他の貫通電極３の両端に電圧が加わらない。これを解決する方法を第４の実施形態で説明する。
【００３２】
第１の方法は、図６（ａ）に示すように、貫通電極３に対応して個別にパッド電極９ａ〜９ｈと電源Ｐａ〜Ｐｈを用意するものである。第２の方法は、図６（ｂ）に示すように、ヒューズ構造１５を利用するものである。即ち、幅サブμｍ×厚さ数１０ｎｍのヒューズ１５を表面電極９と各貫通電極３の間に設け、１つの貫通電極がオン状態になって大電流が流れると、対応するヒューズ１５が自動的に切れるようにする。上記のように構成することにより、全ての貫通電極３を全てオンさせることが可能となる。
【００３３】
以上、本発明を実施形態を通じ説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３４】
【図１】本発明の第１〜第３の実施形態に係る３半導体装置電極の製造方法を説明するための模式的斜視図。
【図２】図１に続く工程を説明するための断面図。
【図３】接続電極の形成過程を説明する為の、摸式的断面図。
【図４】固体電解質の電圧・電流特性のヒステリシスを説明するための特性図。
【図５】固体電解質層の厚さと、最大動作電圧の関係を示す特性図。
【図６】第４の実施形態に係る３次元回路の導通路形成のための給電方法を説明する為の模式的斜視図で、（ａ）は個別給電法、（ｂ）はヒューズ挿入法を夫々示す。
【図７】従来のダイ積層型半導体装置の製造方法の一例を説明する為の摸式的断面図（第１世代）。
【図８】従来のダイ積層型半導体装置の製造方法の他の例を説明する為の摸式的断面図（第２世代）。
【図９】世代若しくは用途毎に要求される垂直方向の配線面密度を示す図。
【図１０】巨大プラグを設けた場合の問題点を説明する模式的断面図。
【符号の説明】
【００３５】
１…第１のダイ
３…貫通電極
４…銀薄膜層
５…固体電界層、ＧｅＳｂＴｅ層、遷移金属酸化膜層
７…第２のダイ
９、９ａ〜９ｈ…表面電極
１１…裏面電極
１３…導通路
１５…ヒューズ
１０１…Ｓｉダイ
１０２…貫通電極（ビア）
１０３…Ｓｉウェハ
１０４…絶縁膜
１０５…内部配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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