(57)【要約】      （修正有）【課題】トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法。【解決手段】セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）において、単一種のゲート酸化膜を形成する。すなわち、セル領域のメモリセル領域を除く全体構造上に第１の酸化膜とバッファポリ膜１０３を形成する。また、全体構造の上部に第２の酸化膜１０５、窒化膜１０６、第３の酸化膜１０７を順に形成する。セル領域のDSL/SSと周辺回路領域で第３の酸化膜１０７、窒化膜１０６、第２の酸化膜１０５の所定領域をエッチングしてバッファポリ膜１０３を露出し、このバッファポリ膜１０３に導電層１０９を形成する。さらに、第３の酸化膜１０７などを選択的にエッチングし、メモリセル領域のゲートを形成し、バッファポリ膜１０３を選択的にエッチングし、DSL/SSLのゲートと周辺回路領域の高電圧領域、低電圧領域のゲートをそれぞれ形成する。【選択図】図９Ａ
2008091861.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域およびドレイン選択ライン／ソース選択ライン領域を含むセル領域と、高電圧領域低電圧領域を含む周辺回路領域が区分された半導体基板が提供される工程と、
前記セル領域のメモリセル領域を除いた全体構造の上部に第１の酸化膜およびバッファポリ膜を順次形成する工程と、
全体構造の上部に第２の酸化膜、窒化膜、そして第３の酸化膜を順次形成する工程と、
前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域および前記周辺回路領域で前記第３の酸化膜、前記窒化膜、そして前記第２の酸化膜の所定領域をエッチングして前記ポリバッファ膜を露出させる工程と、
前記ポリバッファ膜と電気的に連結されるように全体構造上に伝導層を形成する工程と、
前記第３の酸化膜、前記窒化膜、前記第２窒化膜を選択的にエッチングして前記セル領域の前記メモリセル領域のゲートを形成する工程と、
前記バッファポリ膜を選択的にエッチングし、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域のゲートと前記周辺回路領域の前記高電圧領域低電圧領域のゲートをそれぞれ形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１の酸化膜を形成する工程が、
前記半導体基板の全体の上部に前記第１の酸化膜を形成する工程と、
前記第１の酸化膜上に前記バッファポリ膜を形成した後、前記セル領域の前記メモリセル領域の前記バッファポリ膜を除去する工程と、
前記バッファポリ膜をエッチングマスクとするエッチング工程で前記セル領域の前記メモリセル領域に存在する前記低電圧ゲート酸化膜を除去する工程と、
を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１の酸化膜は、前記セル領域の上記メモリセル領域と、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域と、前記周辺回路領域の前記低電圧電圧領域に形成された低電圧ゲート酸化膜および前記周辺回路領域の前記高電圧領域に形成された高電圧ゲート酸化膜を含む請求項２に記載のフラッシュメモリ素子製造方法。
【請求項４】
前記低電圧ゲート酸化膜は、40Å〜100Åの厚さのSiO2膜で形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記高電圧ゲート酸化膜は、300Å〜400Åの厚さのSiO2膜で形成することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記バッファポリ膜は、200Å〜500Åの厚さで形成することを特徴とする請求項２に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリの代表とされるフラッシュメモリ素子に係り、特にSONOS(Silicon/Oxide/Nitride/Oxide/Silicon)タイプのフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子のセルトランジスタは、積層ゲート(stacked gate)構造を有する。積層ゲート構造は、セルトランジスタのチャネル領域上でトンネル酸化膜、フローティングゲート、ゲート間絶縁膜およびコントロールゲート電極が順次積層された構造でなっている。それに対して、SONOSタイプのフラッシュメモリ素子のゲートは、ダイレクトトンネリング(direct tunneling)層を形成する酸化膜、電荷を格納する窒化膜、電荷遮断層として用いられる酸化膜、そしてコントロールゲート電極として用いられる導電膜が順次積層された構造からなっている。
【０００３】
従来のフラッシュメモリとSONOSタイプのフラッシュメモリとは次の点で異なる。まず、構造的な側面でフラッシュメモリがポリシリコンで形成されるフローティングゲートに電荷を格納する反面、SONOSタイプのフラッシュメモリは窒化膜に電荷を格納する。すなわち、フラッシュメモリではフローティングゲートのポリシリコンに微細な欠陥でも存在しているような場合、電荷のリテンションタイム(retention time)が顕著に低下する問題がある。それに対して、SONOSタイプのフラッシュメモリでは、ポリシリコンの代用として窒化膜を適用するため、工程上の欠陥に対する敏感性が相対的に減少する利点がある。
【０００４】
加えて、フラッシュメモリではフローティングゲートの下部に約70Å 以上の厚さを有するトンネル酸化膜を適用するため、低電圧動作と高速動作を実現するにしても限界がある。それに対して、SONOSタイプのフラッシュメモリは、窒化膜の下部にダイレクトトンネリング酸化膜(direct tunneling oxide)を適用するため、低電圧、低パワー、そして高速動作のメモリ素子を実現できる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、かかるSONOSタイプのフラッシュメモリを従来技術でもって製造しようとすると、セル領域のゲート絶縁膜はONO(oxide/nitride/oxide)構造で形成し、周辺回路領域のゲート絶縁膜は単一シリコン酸化膜構造に形成するといった、いわゆる二重ゲート絶縁膜の構造で形成せざるを得ない。さらには、セル領域に含まれるメモリセル領域とドレインセレクトライン／ソースセレクトライン(drain select transistor/source select transistor;以下、DSL/SSLという)領域のトランジスタは、工程の単純化と利便性を求めるうえで同時に形成される。したがって、メモリセル領域とDSL/DDL領域に形成するトランジスタのゲート酸化膜はONO構造で形成する。
【０００６】
しかしながら、DSL/SSL領域に形成するトランジスタのゲート酸化膜としてONO構造を用いた場合、しきい値電圧が高くなるためにトランジスタの特性が低下するといった新たな課題が提起される。
【０００７】
以上から、本発明の目的は、トランジスタのしきい値電圧が高くなる問題を解消できるフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために本発明によるフラッシュメモリ素子の製造方法は、メモリセル領域およびドレイン選択ライン／ソース選択ライン領域を含むセル領域と、高電圧領域低電圧領域を含む周辺回路領域が区分された半導体基板が提供される工程と、前記セル領域のメモリセル領域を除いた全体構造の上部に第１の酸化膜およびバッファポリ膜を順次形成する工程と、全体構造の上部に第２の酸化膜、窒化膜、そして第３の酸化膜を順次形成する工程と、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域および前記周辺回路領域で前記第３の酸化膜、前記窒化膜、そして前記第２の酸化膜の所定領域をエッチングして前記ポリバッファ膜を露出させる工程と、前記ポリバッファ膜と電気的に連結されるように全体構造上に伝導層を形成する工程と、前記第３の酸化膜、前記窒化膜、前記第２窒化膜を選択的にエッチングして前記セル領域の前記メモリセル領域のゲートを形成する工程と、前記バッファポリ膜を選択的にエッチングし、前記セル領域の前記ドレイン選択ライン／ソース選択ライン領域のゲートと前記周辺回路領域の前記高電圧領域低電圧領域のゲートをそれぞれ形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００９】
本発明のフラッシュメモリ素子の製造方法によれば、セル領域のドレインセレクトライン／ソースセレクトライン（DSL/SSL）に形成するトランジスタのゲート酸化膜を薄く、単一種の酸化膜を利用して形成する。そのため、トランジスタのしきい値電圧が高くなってセル領域の上記DSL/SSLに形成されるトランジスタの特性が低下するのを解消できる効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、本発明に係るフラッシュメモリ素子の製造方法の実施形態について図１〜図９の各図を参照して詳細に説明する。
【００１１】
まず、図１（Ａ），（Ｂ）は、本実施形態による製造方法の工程を示す断面図と周辺回路領域の製造方法の工程を示す断面図である。セル領域と周辺回路領域が区分された半導体基板(100)上にスクリーン酸化膜(図示せず)を形成し、ウェルイオン(well ion)を注入する。そして、低電圧領域(LV)と高電圧領域(HV)などを形成するための各しきい値電圧(Vt)設定内で注入工程を実施する。
【００１２】
以後、半導体基板(100)上に第１の酸化層を形成する。この第１の酸化層は低電圧ゲート酸化膜(101)と高電圧ゲート酸化膜(102)を含む。そして、全体構造の上部にバッファポリ膜(103)を形成する。低電圧ゲート酸化膜(101)は半導体基板(100)でメモリセル領域(MC)とDSL/SSL領域を含むセル領域と周辺回路領域の低電圧領域(LV)の上部に40Å〜100Åの厚さで形成する。高電圧ゲート酸化膜(102)は、周辺回路領域の高電圧領域(HV)の上部に300Å〜400Åの厚さで形成する。そして、低電圧ゲート酸化膜(101)と高電圧ゲート酸化膜(102)は、望ましくはSiO2で形成することができる。また、バッファポリ膜(103)は、200Å〜500Åの厚さで形成することができる。
【００１３】
続いて、SA-STI(Self Align-Shallow Trench Isolation)工程を実行して素子分離膜(図示せず)を形成する。
【００１４】
具体例を挙げる。全体構造の上部にいずれも図示略した窒化膜とハードマスクを形成した後、露光および現像の工程を実施してハードマスクパターン(図示せず)を形成する。次いで、そのハードマスクパターンを用いたエッチング工程を実施してトレンチを形成する。そのトレンチの内部にウォール(wall)酸化工程を実施して側壁酸化膜(図示せず)を形成し、トレンチがギャップフィリング(gap filling)されるように素子分離膜用絶縁膜(図示せず)を蒸着する。その後、全体構造の上部に対して平坦化工程を実施する。平坦化工程は望ましくは化学的機械的研磨(Chemical Mechanical Polishing:CMP)工程を適用することができる。その後、窒化膜を除去することで素子分離膜が形成される。
【００１５】
つぎに、図２（Ａ），（Ｂ）に示すように、セル領域のメモリセル領域を除いた全体表面上にフォトレジスト(104)を形成した後、そのフォトレジスト(104)をマスクにしてバッファポリ膜(103)を除去するエッチング工程を実施する。エッチング工程で低電圧ゲート酸化膜(101)がエッチング停止膜として用いられる。
【００１６】
つぎに、図３（Ａ），（Ｂ）に示すように、図２中符号104で示したフォトレジストを除去後、バッファポリ膜(103)をエッチングマスクとするエッチング工程を実施し、セル領域のメモリセル領域(MC)に存在する低電圧ゲート酸化膜(101)を除去する。望ましくは、低電圧ゲート酸化膜(101)は湿式エッチングで除去することができる。そして、全体構造の上部にダイレクトトンネリング酸化膜の役割をする第２の酸化膜(105)、電荷を格納する窒化膜(106)と電荷の移動を遮断する第３の酸化膜(107)を順に形成する。また、第３の酸化膜(107)の上部に第３の酸化膜(107)を保護するキャッピング膜(capping layer; 108)を形成する。
【００１７】
つぎに、図４（Ａ），（Ｂ）に示すように、セル領域のDSL/SSL領域と周辺回路領域の高電圧領域(HV)と低電圧領域(LV)でキャッピング膜(108)、第３の酸化膜(107)、窒化膜(106)と第２の酸化膜(105)をエッチングしてバッファポリ膜(103)の一部領域が露出されるようにする。
【００１８】
つぎに、図５（Ａ），（Ｂ）に示すように、全体構造の上部に導電層(109)を形成する。これにより、導電層(109)はセル領域のDSL/SSL領域と周辺回路領域の高電圧領域(HV)と低電圧領域(LV)でキャッピング膜(108)、第３の酸化膜(107)、窒化膜(106)と第２の酸化膜(105)がエッチングされた部分を通じて下部のバッファポリ膜(103)と電気的に連結される。その後、ハードマスク(110)を形成し、全体構造の上部にフォトレジストを塗布した後、フォトマスク(図示せず)を用いた露光工程と現像工程を順に実施する。これにより、ハードマスク(110)の所定領域が開放されるフォトレジストパターン(111)を形成する。
【００１９】
つぎに、図６（Ａ），（Ｂ）に示すように、フォトレジストパターン(111)をエッチングマスクとしたエッチング工程を実施し、ハードマスク(110)の所定領域をエッチングしてパターニングする。そして、フォトレジストパターン(111)を除去してクリーニング工程を実施する。これに続いて、ハードマスク(110)をエッチングマスクとするエッチング工程で導電層(109)とキャッピング膜(108)をエッチングしてパターニングする。上記エッチング工程で第３の酸化膜(107)がエッチング停止膜として用いられる。
【００２０】
つぎに、図７（Ａ），（Ｂ）に示すように、ハードマスク(110)をエッチングマスクとするエッチング工程を引き続き実施し、第３の酸化膜(107)、窒化膜(106)、第３の酸化膜(105)をエッチングしてパターニングする。これにより、セル領域のメモリセル(MC)領域はゲート形成が完了する。
【００２１】
つぎに、図８（Ａ），（Ｂ）に示すように、セル領域のDSL/SSL領域の一部と周辺回路領域のみ開放するようにマスク(111)を形成する。そして、マスク(111)をエッチングマスクとするエッチング工程を実施し、バッファポリ膜(103)の露出された領域をエッチングしてパターニングする。これにより、セル領域のDSL/SSL領域のゲートと周辺回路領域の高電圧領域(HV)と低電圧領域(LV)のゲート形成を完了する。
【００２２】
そして、図９（Ａ），（Ｂ）に示すように、マスク(111)を除去することで本実施形態としてのフラッシュメモリ素子が完成する。
【００２３】
なお、以上本発明について実施形態を説明したが、本発明はその実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２４】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法においてその実施形態の工程を示す素子の断面図。
【図１Ｂ】同実施形態における次工程を示す断面図。
【図２Ａ】同実施形態における次工程を示す断面図。
【図２Ｂ】同実施形態における次工程を示す断面図。
【図３Ａ】同実施形態における次工程を示す断面図。
【図３Ｂ】同実施形態における次工程を示す断面図。
【図４Ａ】同実施形態における次工程を示す断面図。
【図４Ｂ】同実施形態における次工程を示す断面図。
【図５Ａ】同実施形態における次工程を示す断面図。
【図５Ｂ】同実施形態における次工程を示す断面図。
【図６Ａ】同実施形態における次工程を示す断面図。
【図６Ｂ】同実施形態における次工程を示す断面図。
【図７Ａ】同実施形態における次工程を示す断面図。
【図７Ｂ】同実施形態における次工程を示す断面図。
【図８Ａ】同実施形態における次工程を示す断面図。
【図８Ｂ】同実施形態における次工程を示す断面図。
【図９Ａ】同実施形態における完成時の工程を示す断面図。
【図９Ｂ】同実施形態における同完成時の工程を示す断面図。
【符号の説明】
【００２５】
100   半導体基板  
101   低電圧ゲート酸化膜
102   高電圧ゲート酸化膜
103   バッファポリ膜
104   フォトレジスト 
105   第２の酸化膜
106   窒化膜  
107   第３の酸化膜
108   キャッピング伝導体膜 
109   導電層
110   ハードマスク  
111   フォトレジストパターン
【図１Ａ】
2008091861.tif 000003
【図１Ｂ】
2008091861.tif 000004
【図２Ａ】
2008091861.tif 000005
【図２Ｂ】
2008091861.tif 000006
【図３Ａ】
2008091861.tif 000007
【図３Ｂ】
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【図４Ａ】
2008091861.tif 000009
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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