(57)【要約】【課題】絶縁層上にデバイス形成用の半導体単結晶層を有する半導体基板において、絶縁層と半導体単結晶層の界面のラフネスを抑制することにより、デバイス特性を向上させる半導体基板および半導体基板の製造方法を提供する。【解決手段】半導体ウェーハ上に絶縁層が形成され、絶縁層上にデバイス形成用の半導体単結晶層が形成された半導体基板であって、半導体単結晶層と絶縁層の界面が、平坦面（テラス）が半導体単結晶層の結晶面に平行な面で構成される段差（ステップ）構造を有することを特徴とする半導体基板および半導体基板の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体ウェーハ上に絶縁層が形成され、前記絶縁層上にデバイス形成用の半導体単結晶層が形成された半導体基板であって、
前記半導体単結晶層と前記絶縁層の界面が、平坦面（テラス）が前記半導体単結晶層の結晶面に平行な面で構成される段差（ステップ）構造を有することを特徴とする半導体基板。
【請求項２】
前記界面の前記半導体単結晶層側の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、
前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、
前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とする請求項１記載の半導体基板。
【請求項３】
前記半導体単結晶層がシリコン単結晶層であって、
前記界面の、（１００）面に対する傾斜角（オフ角）が、０度以上０．１度以下であり、
前記界面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲にあることを特徴とする請求項１または請求項２記載の半導体基板。
【請求項４】
前記半導体単結晶層の表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、
前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、
前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とする請求項１ないし請求項３記載の半導体基板。
【請求項５】
前記半導体単結晶層がシリコン単結晶層であることを特徴とする請求項１ないし請求項４記載の半導体基板。
【請求項６】
前記シリコン単結晶層が歪みシリコン単結晶層であることを特徴とする請求項５記載の半導体基板。
【請求項７】
表面に絶縁層が形成された第１の半導体ウェーハを準備する工程と
平坦面（テラス）が結晶面である段差（ステップ）構造を具備する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを前記絶縁層を介して接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体単結晶層とする工程を有することを特徴とする半導体基板の製造方法。
【請求項８】
前記第２の半導体ウェーハを準備する工程において、表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さである半導体ウェーハを準備することを特徴とする請求項７記載の半導体基板の製造方法。
【請求項９】
前記第２の半導体ウェーハがシリコンウェーハであって、
前記第２の半導体ウェーハを準備する工程は、シリコン単結晶インゴットを（１００）面に対し０度以上０．１度以下の傾斜角（オフ角）で、前記シリコンウェーハ表面の、前記（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲となるようにスライスする工程と、前記スライスする工程によって得られたシリコンウェーハを、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程とを具備することを特徴とする請求項７記載の半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板および半導体基板の製造方法に関し、特に絶縁層上にデバイス形成用の半導体単結晶層を有する半導体基板および半導体基板の製造方法に関する。
【背景技術】
【０００２】
過去から現在に至るまで、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｕｉｔ）の微細化は、ムーアの法則にしたがって進展してきており、将来においてもこの微細化の流れは継続されていくことと考えられている。例えば、２００６年には、ＭＰＵ（Ｍｉｃｒｏ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）のトランジスタのゲート長は２８ｎｍとなることが記載されている（非特許文献１）。
トランジスタのチャネルを流れるキャリアの大部分は、チャネル最表面、すなわち、チャネル表面から深さ３ｎｍ程度の領域を流れていると考えられる。そして、従来、このキャリアの移動度を劣化させる要因として、チャネル不純物、フォノン、あるいはチャネル表面のラフネスによるキャリアの散乱が知られていた。
【０００３】
チャネル不純物による散乱を抑制する技術としては、例えば、ＳＯＩ（Ｓｉｌｏｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）層にトランジスタを形成し、チャネルの完全空乏化を可能にすることで、不純物濃度を下げる技術が提案されている。
また、フォノン散乱を抑制するためには、半導体の格子振動を抑制するため、トランジスタを低温で動作させることが有効である。
そして、表面のラフネスを改善する手段のひとつとして、シリコンウェーハ表面を、アルゴンガス雰囲気中でアニールして、ウェーハ表面のシリコン原子を最構成し、平坦面を形成する技術が開示されている（特許文献１）。
【特許文献１】特開平８−２６４４０１号公報
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ，２００５  ｅｄｉｔｉｏｎ，Ｅｘｅｃｕｔｉｖｅ  Ｓｕｍｍａｒｙ，ｐ５９．
【発明の開示】
【発明が解決しようとする課題】
【０００４】
もっとも、上記のようにトランジスタのチャネル長が５０ｎｍをきるようになってくると、チャネル領域の面積が小さくなるため、チャネル中に存在する不純物は１個以下となってくる。したがって、もはや不純物によるキャリアの散乱は、キャリア移動度劣化の支配要因ではなくなってくる。また、フォノン散乱は、半導体材料とトランジスタの動作温度によって決定されてしまう。
そこで、さらに、キャリア移動度を改善し、微細トランジスタの特性を向上させるためには、特に、チャネル表面のラフネスを原子レベルで制御して平坦化することで、キャリアの散乱を抑制することが重要となってくる。そこで、発明者等は鋭意検討を重ね、ＬＳＩの微細化に適した、原子レベルの平坦面を有する半導体ウェーハおよびその製造方法を明らかにした。
【０００５】
一方、上述したＳＯＩ層の形成されるＳＯＩ基板のように、絶縁層上にデバイス形成用の半導体単結晶層が形成された半導体基板においては、表面のラフネスのみならず、絶縁層とデバイス形成用の半導体単結晶層の界面のラフネスも微細トランジスタの特性に影響を与える。これは、ＳＯＩ基板では、薄い半導体単結晶層の深さ方向全域が、トランジスタのチャネル領域となるため、絶縁層とデバイス形成用の半導体単結晶層の界面のラフネスによるキャリア移動度低下も生じるからである。
【０００６】
そこで、絶縁層上にデバイス形成用の半導体単結晶層が形成された半導体基板においては、絶縁層とデバイス形成用の半導体単結晶層の界面のラフネスの抑制も重要な課題となっている。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、絶縁層上にデバイス形成用の半導体単結晶層を有する半導体基板において、絶縁層と半導体単結晶層の界面のラフネスを抑制することにより、デバイス特性を向上させる半導体基板および半導体基板の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体基板は、
半導体ウェーハ上に絶縁層が形成され、前記絶縁層上にデバイス形成用の半導体単結晶層が形成された半導体基板であって、
前記半導体単結晶層と前記絶縁層の界面が、平坦面（テラス）が前記半導体単結晶層の結晶面に平行な面で構成される段差（ステップ）構造を有することを特徴とする。
【０００９】
ここで、前記界面の前記半導体単結晶層側の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、
前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、
前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることが望ましい。
【００１０】
また、前記半導体単結晶層がシリコン単結晶層であって、
前記界面の、（１００）面に対する傾斜角（オフ角）が、０度以上０．１度以下であり、
前記界面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲にあることが望ましい。
【００１１】
また、前記半導体単結晶層の表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、
前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、
前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることが望ましい。
【００１２】
また、前記単結晶層がシリコン単結晶層であることが望ましい。
【００１３】
さらに、前記シリコン単結晶層が歪みシリコン単結晶層であることが望ましい。
【００１４】
本発明の一態様の半導体基板の製造方法は、
表面に絶縁層が形成された第１の半導体ウェーハを準備する工程と
平坦面（テラス）が結晶面である段差（ステップ）構造を具備する第２の半導体ウェーハを準備する工程と、
前記第１の半導体ウェーハと前記第２の半導体ウェーハとを前記絶縁層を介して接合する工程と、
前記第２の半導体ウェーハを所定の厚さに加工してデバイス形成用の半導体単結晶層とする工程を有することを特徴とする。
【００１５】
ここで、前記第２の半導体ウェーハを準備する工程において、表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さである半導体ウェーハを準備することが望ましい。
【００１６】
また、前記第２の半導体ウェーハがシリコンウェーハであって、
前記第２の半導体ウェーハを準備する工程は、シリコン単結晶インゴットを（１００）面に対し０度以上０．１度以下の傾斜角（オフ角）で、前記シリコンウェーハ表面の、前記（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲となるようにスライスする工程と、前記スライスする工程によって得られたシリコンウェーハを、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中で熱処理する工程とを具備することが望ましい。
【発明の効果】
【００１７】
本発明によれば、絶縁層上にデバイス形成用の半導体単結晶層を有する半導体基板において、絶縁層と半導体単結晶層の界面のラフネスを抑制することにより、デバイス特性を向上させる半導体基板および半導体基板の製造方法を提供することが可能になる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に係る半導体基板およびその製造方法についての実施の形態につき、添付図面に基づき説明する。
【００１９】
〔第１の実施の形態〕
本発明の第１の実施の形態は、シリコンからなる半導体ウェーハ上にシリコン酸化膜からなる絶縁層が形成され、シリコン酸化膜上にデバイス形成用のシリコン単結晶からなる半導体単結晶層が形成された半導体基板であって、シリコン単結晶層とシリコン酸化膜からなる絶縁層の界面が、平坦面（テラス）がシリコン単結晶層の結晶面に平行な面で構成される段差（ステップ）構造を有することを特徴とするＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板およびＳＯＩ基板の製造方法である。
【００２０】
（半導体基板）
本実施の形態の半導体基板のシリコン単結晶層と、シリコン酸化膜からなる絶縁層との界面の有するステップ構造の特徴について以下説明する。
図１は、本実施の形態の結晶面に平行な面で構成されるステップ構造を有する界面のシリコン単結晶層側の表面構造を模式的に示した説明図である。
この界面のシリコン単結晶層側の表面は、平坦面（以下、テラスともいう）が（１００）の結晶面である段差（以下、ステップともいう）構造を有している。
【００２１】
本実施の形態における界面のシリコン単結晶層側の表面構造の特徴は、次の評価の結果によって特徴付けられることが望ましい。すなわち、界面のシリコン単結晶層側の表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｙ）によって測定する。測定は、ステップに概ね垂直な方向の、概ね０．３μｍ間隔の１０本の測線によって測定される。なお、ここでステップに垂直な方向とは、３μｍ×３μｍの領域内に現れる、任意の３μｍ以上の長さを有するテラスの連続する端面（ステップの連続する端面）と、３μｍ×３μｍの領域の境界との２つの交点を結ぶ線分に対して垂直であることをいう。この場合に、図１のＷで表示されるテラスの幅（以下、テラス幅ともいう）の測定値の９０％以上が５０ｎｍ以上である。また、図１のＨで表されるステップの高さ（以下、ステップ高さ）の測定値の９０％以上が１原子層分の高さ、すなわち、（１００）面の場合は０．１３６ｎｍである。
なお、ここで概ね垂直方向とは、ステップ（段差）に垂直な方向に対し、±２０度の範囲をいい、概ね０．３μｍ間隔とは、０．２５μｍ以上０．３５μｍ以下の範囲をいう。
【００２２】
図２に、界面のシリコン単結晶層側の表面のＡＦＭ像を示す。なお、このＡＦＭ像は、２枚のウェーハの接合によってＳＯＩ基板形成した後の界面自身を直接観察したものではなく、同様の表面構造を有する接合前のシリコン表面を観察したものである（以下のＡＦＭ像も同様）。ＡＦＭとして、ＮａｎｏＳｃｏｐｅ  ＩＩＩａを用い、測定は接触モードを用いている。図２のように、シリコン表面に、テラスとステップで形成されるステップ構造が鮮明にみてとれる。図１にも示したように、図２のＡＦＭ像に見られるテラスは（１００）面である。そして、ステップには、フィジカル・レビュー・レターズ（Ｐｈｓｉｃａｌ  Ｒｅｖｉｅｗ  Ｌｅｔｔｅｒｓ、１６９１頁、第５９巻（１９８７年））におけるＣｈａｄｉの分類による２種類のステップ、すなわち、直線状のステップＳａと波状のステップＳｂがある。そして、ステップＳａ上のテラスは、図１に示すように２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、垂直になっていることで特徴付けられる。また、ステップＳｂ上のテラスは、２原子（ｄｉｍｅｒ）化した原子列の配列方向がステップに対して、平行になっていることで特徴付けられる。
ここで、隣接する二つのステップＳａの間隔Ｗ’（図１）は、理想的には（１００）面に対する傾斜角（以下、オフ角ともいう）θ（図１）で支配されており、次の（式１）で表すことが出来る。
Ｗ’＝２×（格子定数／４）／ｔａｎθ  ・・・（式１）
例えば、（１００）面の場合は、格子定数／４＝０．１３６ｎｍとなる。
【００２３】
図３に、本実施の形態の界面のシリコン単結晶層側の表面のＡＦＭ像の測定結果から導出したシリコンウェーハの断面プロファイルを示す。断面プロファイルの導出にあたっては、シリコンウェーハの（１００）面に対するオフ角を用いて測定値を補正している。図３の断面プロファイルの縦軸は高さであり、横軸は３μｍ×３μｍの測定領域の１本の測線に沿った長さ、すなわち３μｍ（３０００ｎｍ）を示している。テラス幅を求める際には、ある測定点の測定値と、次の測定点の測定値との差が１原子層分未満である場合に、その２点は同一のテラス上にあると判断している。この時、１原子層分未満とは、（１００）面に対する理論値である０．１３６ｎｍに測定誤差を考慮して、０．１０ｎｍ未満の測定値の差と定義している。また、測定点と、次の測定点の測定値の差が０．１０ｎｍ以上０．１８ｎｍ未満の場合、１原子層分のステップがあると判断している。
図３に示すように、この測線に沿ったテラス幅は、すべて５０ｎｍ以上であり、ステップ高さは、すべて１原子層分の高さとなっている。
【００２４】
図４に従来技術と本実施の形態の界面のシリコン単結晶層側の表面のＡＦＭ像および段差測定結果を示す。図４（ａ）が、従来技術のＳＯＩ基板、すなわち界面にステップ構造のないＳＯＩ基板のシリコン単結晶層側の表面、図４（ｂ）が本実施の形態のＳＯＩ基板の界面のシリコン単結晶層側の表面を示す図である。
図４から明らかなように、従来技術のＳＯＩ基板の場合は、まったく（１００）の結晶面からなるテラスは存在していない。そして、段差測定結果からも分かるように、本発明のＳＯＩ基板のＲｍｓ（二乗平均粗さ）＝０．０４９ｎｍに比べ、従来技術のシリコンウェーハはＲｍｓ＝０．１６７ｎｍとなっており、表面のラフネスが極めて大きくなっている。
【００２５】
本実施の形態のＳＯＩ基板のように、界面のシリコン単結晶層側の表面において、大部分の（１００）面からなるテラス幅が５０ｎｍ以上で、かつ、段差が１原子層分以下であるシリコンウェーハをＬＳＩの製造に用いると、トランジスタ特性が向上し、ＬＳＩの高性能化を図ることが可能であるという作用・効果が生ずる。
すなわち、図４（ａ）に示すように、従来、用いられてきた絶縁層とデバイス形成用の半導体単結晶層の界面のラフネスの大きなＳＯＩ基板では、トランジスタのチャネル領域の下面側（シリコンとゲート絶縁膜との界面の反対側）に多数の大きなシリコン段差が存在することになる。ＳＯＩ基板上に形成されたトランジスタの場合、薄い半導体単結晶層の深さ方向全域が、トランジスタのチャネル領域となる。したがって、キャリアはこの段差によって散乱され移動度が劣化する。これに対し、本実施の形態のＳＯＩ基板は、表面の９０％以上の領域で、チャネル長よりも大きな幅の原子レベルのテラスを有している。また、テラスとテラスの間のステップの９０％以上が１原子層分のステップ高さである。このため、トランジスタのチャネル領域の下面側には、原子レベルのステップがまったく存在しないか、存在しても１原子層分のステップが１つあるのみである。よって、表面ラフネスによるキャリア散乱がないか、あったとしても微小にとどまる。
【００２６】
図５は、トランジスタのチャネル領域にある原子レベルのステップがトランジスタ特性に与える影響をシミュレーションした結果を示す図である。このシミュレーションは、シリコンとゲート絶縁膜との界面にステップを設けた場合について行っているが、ＳＯＩ基板上に作成されたトランジスタのチャネル領域の下面側にも同様の議論が成立すると考えられる。図５（ａ）がシミュレーションに用いたトランジスタ構造を示す図であり、図５（ｂ）が結果を示すＶｇ−Ｉｄ図である。
図５（ａ）に示すように、シミュレーションに用いたトランジスタ構造は（１００）面上に形成されるｎ型電界効果トランジスタであり、ゲート長（ｌｅｎｇｔｈ）が２０ｎｍ、ゲート酸化膜厚（ｔｏｘ）が３ｎｍ、エクステンション拡散層深さ（ｘｊ）が０．０５６μｍ、ソース・ドレイン拡散層深さ（Ｘｊ）が０．１１μｍ、チャネル不純物濃度（Ｎａ）を６Ｅ１７ａｔｏｍｓ／ｃｍ３とした。そして、チャネル領域に原子レベルの段差がまったくない条件（図５（ｂ）中のＦ条件）、２原子層分に相当する０．３ｎｍ（図５（ｂ）中のＣ条件）、および、３原子層分に相当する０．５ｎｍ（図５（ｂ）中のＥ条件）のそれぞれ２段の段差を設けた３条件についてゲート電圧−ドレイン電流特性を計算した。
図５（ｂ）が計算結果を示す図である。横軸がゲート電圧（Ｖｇ）、縦軸がドレイン電流（Ｉｄ）である。段差のない条件に対し、２段の段差をつけた条件では、約１０％のドレイン電流の減少が見られる。この結果から、少なくとも２段の２原子層分以上の段差の存在により移動度が、ドレイン電流の減少として観測される程度に劣化することが分かる。したがって、チャネル領域に複数の、数原子層分以上の段差が存在する従来のシリコンウェーハでは、より大きな移動度およびドレイン電流の劣化が生じていることになる。
【００２７】
なお、ここでは（１００）面を例に説明したが、本発明は、（１００）面に限らず、例えば図６のＡＦＭ像に示すような（１１０）面など、他の結晶面方位にステップ構造が形成されたシリコン単結晶層を有するＳＯＩ基板であっても同様の作用・効果を得ることが可能である。
【００２８】
そして、本実施の形態のＳＯＩ基板において、シリコン酸化膜とシリコン単結晶層との界面のシリコン単結晶層側の表面の、（１００）面に対する傾斜角（オフ角：図１のθをシリコン単結晶層側の表面において巨視的に見た角度）が、０度以上０．１度以下であることが望ましい。加えて、シリコンウェーハ表面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲にあること、言い換えれば、シリコンウェーハ表面の傾斜方向を（１００）面上に投影し、同一（１００）面上で〔１１０〕方向となす角度が±２１度の範囲にあることが望ましい。
これは、オフ角が上記範囲にない場合は、テラス幅が狭くなる傾向にあり、本実施の形態のＳＯＩ基板を安定して製造・供給することが困難となるからである。また、方位角が上記範囲を超えると、図１における波状のステップであるＳｂの波長が短く、振幅が大きくなり、Ｓｂステップ上の、Ｓａに平行な方向のテラス幅が５０ｎｍ未満になる領域が増加する。したがって、このＳＯＩ基板にトランジスタを形成した場合、トランジスタのチャネル領域に２以上のステップが存在する確率が高まりトランジスタ特性の劣化が顕著になるおそれが大きいからである。
なお、本明細書では理解を容易にするために、〔１１０〕方向という表記をしているが、〔１１０〕、〔１１０〕、〔１１０〕方向は、いずれも〔１１０〕方向と等価なものであり、これらの方向に傾斜させたものも、本発明の範囲に包含されるものである。また、結晶の方向を表示する〔      〕内及び結晶の面を表示する（      ）内の数字に、通常、オーバーラインを付して表示する方向及び面に関し、本明細書中では、便宜上アンダーラインを付して表示する。
【００２９】
以上、本実施の形態の半導体基板、すなわち、ＳＯＩ基板のシリコン単結晶層と、シリコン酸化膜からなる絶縁層との界面の有するステップ構造の特徴について説明してきた。上記のように、このような界面を有するＳＯＩ基板は、半導体製品を形成する基板として極めて優れている。すなわち、本実施の形態のＳＯＩ基板により、シリコン単結晶層上に形成れるデバイス特性が向上するという作用・効果が得られる。
【００３０】
（半導体基板の製造方法）
次に、本発明の実施の形態の半導体基板の製造方法、すなわち、ＳＯＩ基板の製造方法について説明する。
【００３１】
まず、例えば、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、スライスすることによって半導体ウェーハを作成する。この半導体ウェーハを熱酸化し、例えば、５００ｎｍ程度の膜厚を有するシリコン酸化膜を表面に形成することにより第１のシリコンウェーハ（第１の半導体ウェーハ）を準備する。
【００３２】
次に、テラスが結晶面であるステップ構造を具備する第２のシリコンウェーハ（第２の半導体ウェーハ）を準備する。
この第２のシリコンウェーハの作成について以下詳述する。
【００３３】
最初に、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、（１００）面に対し、０度以上０．１度以下の傾斜角（オフ角）でスライスする。
次に、この面方位を保ったまま、ミラーポリッシングを行う。
その後、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、還元性ガスまたは不活性ガスとの混合ガス雰囲気中、例えば、１００％水素（Ｈ２）雰囲気中で熱処理を行う。
【００３４】
このシリコンウェーハは、表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、前記測定領域において、前記段差に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることで特徴づけられるステップを有していることが望ましい。  
【００３５】
ここで、用いられるシリコン単結晶インゴットは、必ずしも、チョクラルスキー法（ＣＺ法）により引上げた単結晶でなくとも、例えば、フローティングゾーン法（ＦＺ法）により引上げられたものであっても構わない。
また、本実施の形態の製造方法で使われる熱処理装置も特に限定されるものではなく、例えば、バッチ式の縦型熱処理炉を用いても、あるいは、枚葉式のＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）装置を用いても構わない。
【００３６】
また、スライスする場合の傾斜角（オフ角）を０度以上０．１度以下とするのは、この範囲を超えると、テラス幅が５０ｎｍより狭くなる領域が増大し、トランジスタ特性の劣化が顕著になりはじめるからである。
すなわち、上述のように、隣接する二つのステップＳａの間隔Ｗ’（図１）は、傾斜角（オフ角）θで支配されており、次の（式１）で表すことが出来る。
Ｗ’＝２×（格子定数／４）／ｔａｎθ  ・・・（式１）
これをθ＝０．１度のときについて見ると、Ｗ’＝１５６ｎｍとなる。Ｗ’は２テラス幅に相当するので、Ｓｂが、２つのＳａの中間に来るとすると、１テラス分のテラス幅は７８ｎｍである。もっとも、Ｓｂは図１に示すように、波状となるため、５０ｎｍ以上のテラス幅を、９０％以上の領域で確実に保つためには、マージンを見て傾斜角は０．１度以下とすることが必要となる。
【００３７】
また、スライスする工程においては、切り出されるシリコンウェーハ表面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して±２１度の範囲となるようにスライスすることが望ましい。これは、上述のように、方位角が上記範囲を超えると、図１における波状のステップであるＳｂの波長が短く、振幅が大きくなり、Ｓｂステップ上の、Ｓａに平行な方向のテラス幅が５０ｎｍ未満になる領域が増加する。したがって、このシリコンウェーハのトランジスタを形成した場合、トランジスタのチャネル領域に２以上のステップがかかる確率が高まるからである。
【００３８】
また、熱処理を１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間とするのは、これより低温または短時間の範囲では、熱処理によりステップ構造が形成されないからである。また、これより高温または長時間の範囲では、シリコンウェーハの金属汚染が増大するからである。さらに、高温または長時間の範囲では、シリコンウェーハへのスリップ発生の可能性が高くなり、かつ、熱処理装置の部材寿命が短くなり現実的でないからである。
【００３９】
そして、熱処理の雰囲気を、還元性ガス、不活性ガス、または、還元性ガスと不活性ガスとの混合ガス雰囲気中とするのは、これら以外の雰囲気では、シリコンウェーハ表面の原子の再構成が行われないため、シリコンウェーハ表面にステップ構造が形成されないためである。特に、酸化性ガスが混入すると、シリコンウェーハ表面が酸化されることにより、シリコン表面の原子の再構成が極めて困難になる。
熱処理雰囲気としては、特に還元性の水素ガス、さらに望ましくは１００％の水素ガス雰囲気中で行われることが好適である。これは、熱処理前にシリコンウェーハは通常自然酸化膜に覆われているが、水素ガス雰囲気による熱処理がこの自然酸化膜を除去する上で、特に有効となるからである。
【００４０】
以下、この点について、図７を用いて、不活性ガスであるアルゴンを用いる場合と比較して説明する。図７（ａ）は、Ｓｉ−Ｏのボンドについての障壁エネルギーを説明する図である。図７（ｂ）は、Ｓｉ−Ｓｉのボンドについての障壁エネルギーを説明する図である。図７（ａ）に示すように、熱分解の過程におけるＳｉ−Ｏボンドの障壁エネルギーは、１２８．９ｋｃａｌ／ｍｏｌである。これに対し、図７（ｂ）に示すように、Ｓｉ−Ｓｉボンドの障壁エネルギーは、７２．１ｋｃａｌ／ｍｏｌである。このため、不活性ガスであるアルゴン雰囲気で、熱処理を行うと、Ｓｉ−ＯのバックボンドのＳｉ−Ｓｉや、ウェーハ内部のＳｉ−ＳｉボンドがＳｉ−Ｏボンドよりも先に切断される。このため、表面のＳｉ−Ｏボンドの存在のために、円滑なシリコン原子の表面再構成が進行しにくい。
これに対し、水素が存在すると、Ｓｉ−Ｏボンドが水素の還元作用により容易に切断される。すなわち、Ｓｉ２Ｏ＋１／２Ｈ２→ＳｉＯ＋ＳｉＨの反応の障壁エネルギーは図７（ａ）に示すように５９．３ｋｃａｌ／ｍｏｌである。そして、ＳｉＯ＋３／２Ｈ２→ＳｉＨ＋Ｈ２Ｏの反応の障壁エネルギーは５７．６ｋｃａｌ／ｍｏｌである。これらのエネルギーは、上述の熱分解の過程におけるＳｉ−Ｏボンドの障壁エネルギーに比べて極めて小さい。したがって、自然酸化膜のＳｉ−Ｏボンドが容易に切断され、酸化膜が分解するため、円滑なシリコン原子の表面再構成が進行しやすくなる。
【００４１】
図８に、従来の熱処理を行わないシリコンウェーハと、本実施の形態の、水素ガス雰囲気での熱処理、およびアルゴンガス雰囲気での熱処理後のシリコンウェーハの表面再構成について説明する模式断面図を示す。図８（ａ）が熱処理なし、図８（ｂ）が水素ガス雰囲気での熱処理、図８（ｃ）がアルゴンガス雰囲気での熱処理の場合を示す。シリコン断面中の斜線は、原子面（結晶格子面）を示している。
図８（ａ）の熱処理を行っていないシリコンウェーハは、凹凸が大きく、シリコン表面に原子面（結晶格子面）は現れていない。これに対し、水素ガス雰囲気での処理の場合には、表面のシリコン原子が一層一層再構成されることにより、表面にステップと原子面（結晶格子面）に沿ったテラスが現れる。そして、図８（ｃ）に示すアルゴンガス雰囲気での熱処理の場合には、最初に、Ｓｉ−ＯのバックボンドのＳｉ−Ｓｉボンドが切断され、その後、シリコン原子の再構成が進行するため、結果的に現出するテラス幅が水素熱処理の場合に狭くなり、ステップ高さも高くなる。
【００４２】
そして、水素ガス雰囲気中で熱処理する場合、１１００℃以上１２００℃以下の温度、３０分以上２時間以下の時間で処理することが望ましい。この範囲以外では、安定して原子レベルのステップ構造が形成されない恐れがあるからである。
【００４３】
また、本実施の形態の製造方法によれば、シリコン単結晶インゴットをスライスする場合のオフ角を制御することにより、第２のシリコンウェーハ上の原子レベルのステップ構造を制御することが可能となる。
【００４４】
図９に、Ｘ線回折によって測定された、本実施の形態の製造方法によって製造されたシリコンウェーハの（１００）面からのオフ角と、ＡＦＭによって測定されたテラス幅およびステップ高さから計算によって求めたオフ角の相関関係を示す。図９（ａ）が、オフ角０〜２．５度のレンジ、図９（ｂ）が図９（ａ）中、オフ角０〜０．０４度のレンジを拡大したものである。図のように、Ｘ線回折の測定値と実際のステップ構造からの計算値は極めて良好な相関関係がある。したがって、上記のように、本実施の形態による製造方法によれば、シリコン単結晶インゴットをスライスする場合のオフ角を制御することにより、第２のシリコンウェーハ上の原子レベルのステップ構造を制御することが可能になる。
【００４５】
次に、表面に絶縁層としてシリコン酸化膜を有する第１のシリコンウェーハと、上記のようにして作成された第２のシリコンウェーハとを、シリコン酸化膜を介して接合する。
より具体的には、第１のシリコンウェーハと、第２のシリコンウェーハを所定の洗浄液で洗浄処理した上で、重ね合わせた状態で、乾燥酸素（ｄｒｙＯ２）雰囲気又は窒素（Ｎ２）雰囲気中で、１１００℃程度の温度で、２時間程度の熱処理を行う。この熱意処理により、接合界面でシリコンおよび酸素の共有結合が生じ、第１のシリコンウェーハと第２のシリコンウェーハの接合が強くなる。
【００４６】
その後、第２のシリコンウェーハを砥石で研削し、その後研磨布で研磨して、例えば、２００ｎｍ程度の厚さの薄膜に加工することによって、デバイス形成用のシリコン単結晶層（ＳＯＩ層）を形成する。
このように、本実施の形態の製造方法においては、第１のシリコンウェーハが支持基板、第２のシリコンウェーハがＳＯＩ層用のシリコン基板となる。
【００４７】
以上の本実施の形態の製造方法により、シリコンウェーハ上に絶縁層であるシリコン酸化膜が形成され、このシリコン酸化膜上にデバイス形成用のシリコン単結晶層が形成されたＳＯＩ基板であって、シリコン単結晶層とシリコン酸化膜の界面が、テラスがシリコン単結晶層の結晶面に平行な面で構成されるステップ構造を有することを特徴とするＳＯＩ基板が形成される。
【００４８】
なお、本実施の形態の製造方法においては、シリコン表面を酸化することにより絶縁層を形成する方法について記載した。しかしながら、本発明においては、絶縁層が形成される方法であれば、例えば、ＣＶＤ法による膜堆積による形成であっても構わない。
また、第２のシリコンウェーハを研磨によって、薄膜に加工する方法を示したが、例えば、２枚のウェーハの接合前に水素イオン注入によって封入層を形成し、後の熱処理で割断することによりＳＯＩ層を形成する、いわゆるスマートカット法（水素分割法）を用いることも可能である。
【００４９】
〔第２の実施の形態〕
本発明の第２の実施の形態の半導体基板および半導体基板の製造方法は、デバイス形成用のシリコン単結晶層の表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、前記測定領域において、段差（ステップ）構造の段差（ステップ）に概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、これらの測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることを特徴とすること以外は第１の実施の形態と同様であるので記述を省略する。
【００５０】
上記のような、シリコン表面を有する本実施の形態におけるＳＯＩ基板によれば、第１の実施の形態の作用・効果に加え、一層、トランジスタ特性が向上し、ＬＳＩの高性能化を図ることが可能であるという作用・効果が生ずる。これは、トランジスタのチャネル領域の下面側であるシリコン酸化膜とシリコン単結晶層との界面のラフネスのみならず、チャネル領域の上面側であるゲート酸化膜とシリコン単結晶層との界面のラフネスも低減され、チャネル領域を流れるキャリアの移動度が一層向上するからである。
【００５１】
なお、本実施の形態のＳＯＩ基板の製造方法は、第２のシリコンウェーハを砥石で研削し、その後研磨布で研磨して、例えば、２００ｎｍ程度の厚さの薄膜に加工することによって、デバイス形成用のシリコン単結晶層とするまでは、第１の実施の形態と同様である。
その後、第１の実施の形態において、第２のシリコンウェーハを準備する際に行った熱処理、すなわち、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、還元性ガスまたは不活性ガスとの混合ガス雰囲気中、例えば、アルゴン雰囲気中で熱処理を加えることによって、ＳＯＩ層の表面にステップ構造を形成する。
【００５２】
そして、この熱処理は、水素ガスまたはアルゴンガス雰囲気中で熱処理する場合、１１００℃以上１２００℃以下の温度、３０分以上２時間以下の時間で処理することが望ましい。この範囲以外では、安定して原子レベルのステップ構造が形成されない恐れがあるからである。
【００５３】
さらに、雰囲気については、水素ガス雰囲気中よりもアルゴンガス雰囲気中で行うことが望ましい。なぜなら、水素ガス雰囲気では、その雰囲気の還元性により、ＳＯＩ層下部の絶縁層である酸化膜がエッチングされる恐れがあるからである。
【００５４】
〔第３の実施の形態〕
本発明の第３の実施の形態の半導体基板および半導体基板の製造方法は、絶縁層であるシリコン酸化膜上のデバイス形成用の半導体単結晶層がシリコン（Ｓｉ）とゲルマニウム（Ｇｅ）の化合物であるＳｉ１−ＸＧｅＸ単結晶層（０＜Ｘ≦１）であること以外は、第１の実施の形態と同様であるので記述を省略する。このように絶縁層上に、Ｓｉ１−ＸＧｅＸ単結晶層（０＜Ｘ≦１）が形成された半導体基板は、ＳＧＯＩ（ＳｉＧｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板、その中でもＧｅ濃度が１００％（Ｘ＝１）のＧｅ層が形成された基板を特にＧＯＩ（Ｇｅ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板と称される。
【００５５】
上記のような、半導体単結晶層がＳｉ１−ＸＧｅＸ単結晶層（０＜Ｘ≦１）である本実施の形態の半導体基板によれば、第１の実施の形態の作用・効果に加え、一層、トランジスタ特性が向上し、ＬＳＩの高性能化を図ることが可能であるという作用・効果が生ずる。これは、Ｓｉ１−ＸＧｅＸ単結晶はシリコン（Ｓｉ）単結晶に比べてキャリアの移動度、特に正孔の移動度があがるためである。
【００５６】
なお、シリコン酸化膜上に形成されるＳｉ１−ＸＧｅＸ単結晶層が歪みを有することがより望ましい。なぜなら、歪みを有することにより、Ｓｉ１−ＸＧｅＸ単結晶層中の正孔移動度が一層あがることから、さらにトランジスタ特性が向上し、ＬＳＩの高性能化を図ることが可能になるからである。
【００５７】
本実施の形態のＳＧＯＩ基板の製造方法は、以下に記載する点以外は、第１の実施の形態と同様であるので記述を省略する。
【００５８】
テラスが結晶面であるステップ構造を具備する第２のシリコンウェーハ（第２の半導体ウェーハ）を準備する際において、最初に、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、（１００）面に対し、０度以上０．１度以下の傾斜角（オフ角）でスライスする。
次に、この面方位を保ったまま、ミラーポリッシングを行う。
【００５９】
その後、このシリコンウェーハ表面に、所定の組成を有するＳｉ１−ＸＧｅＸ単結晶層をエピタキシャル成長させる。
その後、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、還元性ガスまたは不活性ガスとの混合ガス雰囲気中、例えば、１００％水素（Ｈ２）雰囲気中で熱処理を行うことにより、Ｓｉ１−ＸＧｅＸ単結晶層表面にステップ構造を形成する。
【００６０】
このＳｉ１−ＸＧｅＸ単結晶層をエピタキシャル成長させ、熱処理したシリコンウェーハは、表面の任意の３μｍ×３μｍの領域を、原子間力顕微鏡（ＡＦＭ）の測定領域とした場合に、前記測定領域において、前記段差に概ね垂直方向で、概ね０．３ｕｍ間隔の１０本の測線に沿って測定された前記平坦面の幅（テラス幅）の測定値の９０％以上が５０ｎｍ以上であり、前記１０本の測線に沿って測定された前記段差の高さ（ステップ高さ）の測定値の９０％以上が１原子層分の高さであることで特徴づけられるステップを有していることが望ましい。  
【００６１】
第１の実施の形態による方法で、第１のシリコンウェーハと第２のシリコンウェーハを接合した後に、第２のシリコンウェーハを砥石で研削し、シリコン部分をすべて除去する。その後研磨布で研磨して、例えば、２００ｎｍ程度の厚さの薄膜に加工することによって、デバイス形成用のＳｉ１−ＸＧｅＸ単結晶層とする。
【００６２】
以上の本実施の形態の製造方法により、シリコンウェーハ上に絶縁層であるシリコン酸化膜が形成され、このシリコン酸化膜上にデバイス形成用のＳｉ１−ＸＧｅＸ単結晶層が形成されたＳＧＯＩ基板であって、Ｓｉ１−ＸＧｅＸ単結晶層とシリコン酸化膜の界面が、テラスがＳｉ１−ＸＧｅＸ単結晶層の結晶面に平行な面で構成されるステップ構造を有することを特徴とするＳＧＯＩ基板が形成される。
【００６３】
なお、上記本実施の形態の製造方法で形成されたＳＧＯＩ基板のＳｉ１−ＸＧｅＸ単結晶層には、シリコン上にＳｉ１−ＸＧｅＸ単結晶層をエピタキシャル成長させた際の格子歪みがそのまま残存する。したがって、このＳＧＯＩ基板は、基板上に形成されるＬＳＩの高性能化を図る上で極めて好適である。
【００６４】
〔第４の実施の形態〕
本発明の第４の実施の形態の半導体基板および半導体基板の製造方法は、絶縁層であるシリコン酸化膜上のデバイス形成用の半導体単結晶層が歪みシリコン単結晶層である以外は、第１の実施の形態と同様であるので記述を省略する。このように絶縁層上に、歪を有するシリコン単結晶層が形成された半導体基板を、ＳＳＯＩ（Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板という。
なお、ここで歪みシリコン単結晶とは、その格子定数が、シリコン単結晶本来の理想的な格子定数からずれているシリコン単結晶をいう。
【００６５】
上記のような、ＳＳＯＩ基板によれば、第１の実施の形態の作用・効果に加え、一層、トランジスタ特性が向上し、ＬＳＩの高性能化を図ることが可能であるという作用・効果が生ずる。これは、歪を有するシリコン単結晶層内では、歪のないシリコン単結晶に比べてキャリアである電子や正孔の移動度があがるためである。
【００６６】
そして、歪みシリコン単結晶の歪み量、すなわち、格子定数の理想的な格子定数からのズレ量は、０．１％以上２％以下であることが望ましい。なぜなら、この範囲よりも小さければ、トランジスタ特性を向上させるために十分なキャリア移動度が得られず、この範囲よりも大きければ、結晶欠陥が生じやすくなるからである。
【００６７】
本実施の形態のＳＳＯＩ基板の製造方法は、以下に記載する点以外は、第１の実施の形態と同様であるので記述を省略する。
【００６８】
テラスが結晶面であるステップ構造を具備する第２のシリコンウェーハ（第２の半導体ウェーハ）を準備する工程において、最初に、チョクラルスキー法（ＣＺ法）により引上げた結晶方位（１００）のシリコン単結晶インゴットを、（１００）面に対し、０度以上０．１度以下の傾斜角（オフ角）でスライスする。
次に、この面方位を保ったまま、ミラーポリッシングを行う。
【００６９】
その後、このシリコンウェーハ表面に、所定の組成を有するＳｉ１−ＸＧｅＸ単結晶層をエピタキシャル成長させる。その際、Ｓｉ１−ＸＧｅＸ単結晶層を２層に分け成長し、表面側の層は完全に緩和させる。
さらに、緩和したＳｉ１−ＸＧｅＸ単結晶層表面にシリコン単結晶をエピタキシャル成長させる。このシリコン単結晶層は、下層のＳｉ１−ＸＧｅＸ単結晶層との格子不整合により歪を有することになる。
【００７０】
次に、第１の実施の形態同様、１０２５℃以上１２５０℃以下の温度、３０秒以上２時間以下の時間、還元性ガス、不活性ガス、還元性ガスまたは不活性ガスとの混合ガス雰囲気中、例えば、１００％水素（Ｈ２）雰囲気中で熱処理を行う。この熱処理により、歪みシリコン単結晶層表面にステップ構造が形成される。
【００７１】
第１の実施の形態による方法で第１のシリコンウェーハと第２のシリコンウェーハを接合した後に、第２のシリコンウェーハを砥石で研削し、シリコン部分およびＳｉ１−ＸＧｅＸ単結晶層をすべて除去する。なお、Ｓｉ１−ＸＧｅＸ単結晶層をすべて除去しても、シリコン単結晶層の歪はそのまま残存する。その後、研磨布で研磨して、例えば、２００ｎｍ程度の厚さの薄膜に加工することによって、デバイス形成用の歪みシリコン単結晶層を形成する。
【００７２】
以上の本実施の形態の製造方法により、シリコンウェーハ上に絶縁層であるシリコン酸化膜が形成され、このシリコン酸化膜上にデバイス形成用の歪みシリコン単結晶層が形成されたＳＳＯＩ基板であって、歪みシリコン単結晶層とシリコン酸化膜の界面が、テラスがシリコン単結晶層の結晶面に平行な面で構成されるステップ構造を有することを特徴とするＳＳＯＩ基板が形成される。
【００７３】
以上、具体例を参照しつつ本発明の実施の形態について説明した。実施の形態の説明においては、半導体基板、半導体基板の製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体基板、半導体基板の製造方法等に関わる要素を適宜選択して用いることができる。
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体基板および半導体基板の製造方法は、本発明の範囲に包含される。
【実施例】
【００７４】
以下、本発明の実施例について説明するが、これらによって本発明が限定されるものではない。
【００７５】
（実施例）
チョコラルスキー法（ＣＺ法）により、φ２００ｍｍ（８インチ）の結晶面方位（１００）のシリコン単結晶インゴットを製造した。このインゴットは、ボロンを不純物とするｐタイプシリコン単結晶であり、抵抗率は９〜２２Ωｃｍとした。
【００７６】
このシリコン単結晶インゴットをスライスして得られたシリコンウェーハについて、湿潤酸素（ｗｅｔＯ２）雰囲気中、１０００℃で３時間熱処理を行い、厚さ約５００ｎｍのシリコン酸化膜を形成し、第１のシリコンウェーハとして準備した。
【００７７】
次に、上記シリコン単結晶インゴットを（１００）面に対し、０．０２５６度のオフ角、シリコンウェーハ表面の、（１００）面に対する傾斜方向の（１００）面上の方位角が、〔１１０〕方向に対して２１度となるようにスライスした。次に、スライスによって得られたシリコンウェーハを、フッ化水素−硝酸での洗浄を行った後に、ミラー研磨した。その後に、熱処理を加えた。熱処理は、バッチ式縦型熱処理炉で水素ガス雰囲気、１２００℃、１時間行った。このウェーハの、任意の３μｍ×３μｍの領域についてＡＦＭ（Ｎａｎｏ  Ｓｃｏｐｅ  ＩＩＩａ）により表面構造を評価した。その結果、ステップ構造が確認され、ステップに概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定されたテラス幅の測定値の９０％以上が５０ｎｍ以上であり、ステップ高さの測定値の９０％以上が１原子層分の高さであった。このようにして、第２のシリコンウェーハを準備した。
【００７８】
次に、第１のシリコンウェーハと第２のシリコンウェーハとを、第１のシリコンウェーハに形成されたシリコン酸化膜を介して重ね合わせた。そして、重ね合わせた状態で、窒素（Ｎ２）雰囲気中、１１００℃で２時間の熱処理を行った。
【００７９】
次に、第２のシリコンウェーハを砥石で研磨し、その後研磨布で研磨して、第２のシリコンウェーハを２００ｎｍまで薄膜化した。このようにして、シリコン酸化膜上のデバイス形成用のシリコン単結晶層を形成した。
【００８０】
その後、シリコン支持基板となっていた第１のシリコンウェーハ部およびシリコン酸化膜部を除去し、絶縁層であるシリコン酸化膜とシリコン単結晶層との界面のシリコン単結晶層側の任意の３μｍ×３μｍの領域についてＡＦＭ（Ｎａｎｏ  Ｓｃｏｐｅ  ＩＩＩａ）により表面構造を評価した。評価は、前記測定領域において、段差に概ね垂直方向の１０本の測線に沿って測定された測定結果に基づいて行われた。
【００８１】
（比較例）
第２のシリコンウェーハを準備する際、ステップ構造形成の熱処理を行わない以外は、実施例と同様の処理および評価を行った。
【００８２】
ＡＦＭによる評価の結果、実施例の場合は、ステップ構造が確認され、ステップに概ね垂直方向で、概ね０．３μｍ間隔の１０本の測線に沿って測定されたテラス幅の測定値の９０％以上が５０ｎｍ以上であり、ステップ高さの測定値の９０％以上が１原子層分の高さであった。したがって、界面がステップ構造を維持していることが確認された。
一方、比較例の場合は、明瞭なステップ構造を確認することが出来なかった。
【図面の簡単な説明】
【００８３】
【図１】実施の形態のＳＯＩ基板の界面のシリコン単結晶層側の表面構造を模式的に示した説明図。
【図２】実施の形態のＳＯＩ基板の界面のシリコン単結晶層側の表面のＡＦＭ像を示す図。
【図３】実施の形態のＳＯＩ基板の界面のシリコン単結晶層側の表面のＡＦＭ像の測定結果から導出したステップ構造ウェーハの断面プロファイルを示す図。
【図４】従来技術のシリコンウェーハと本実施の形態のＳＯＩ基板の界面のシリコン単結晶層側の表面のＡＦＭ像および段差測定結果を示す図。
【図５】トランジスタのチャネル領域にある原子レベルの段差がトランジスタ特性に与える影響をシミュレーションした結果を示す図。
【図６】（１１０）面のステップ構造のＡＦＭ像を示す図。
【図７】ステップ構造の雰囲気依存性を示す図。
【図８】従来の熱処理を行わないシリコンウェーハと、実施の形態の、水素熱処理、およびアルゴン熱処理後のシリコンウェーハの表面再構成について説明する模式断面図。
【図９】Ｘ線回折によって測定された、本実施の形態の製造方法によって製造されたシリコンウェーハの（１００）面からのオフ角と、ＡＦＭによって測定されたテラス幅およびステップ高さから計算によって求めたオフ角の相関関係を示す図。
【図１】
2008109013.tif 000003
【図５】
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【図７】
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【図８】
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【図９】
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【図２】
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【図３】
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【図４】
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【図６】
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