(57)【要約】【課題】事前の遅延量測定をすることなく、バースト試験信号のビット誤り率を測定することができるビット誤り率測定装置を提供すること。【解決手段】バースト状の被試験信号のビット誤り率を、当該被試験信号に対応する参照パターンと比較することにより測定するビット誤り率測定装置５であって、対応する被試験信号に対して一定時間だけ進んで入力され、被試験信号の包絡線形状の入力バーストゲート信号を受けて、ビット誤り率の測定区間を表すバーストゲート信号を出力する位相調整部３２を備え、位相調整部３２は、入力バーストゲート信号の立ち上がりから、被試験信号のパターンと参照パターンとの同期が確立するまでの第１の時間Ｔ１を測定するとともに、被試験信号の終端から、入力バーストゲート信号が立ち下がってから第１の時間Ｔ１経過するときまでの第２の時間Ｔ２を測定する。【選択図】図２
2008035500.tif 000002
【特許請求の範囲】
【請求項１】
バースト状の被試験信号と、前記被試験信号に対応する参照パターンとを比較することにより、前記被試験信号のビット誤り率を測定するビット誤り率測定装置であって、
前記被試験信号のビット誤り率に基づいて、前記ビット誤り率の測定対象とする誤り率測定期間の終端を検出する終端検出手段（６４、６９）と、
前記被試験信号のバースト長および周期と、前記誤り率測定期間の終端とに基づいて、前記誤り率測定期間の終端を終端とし、誤り判定期間を表す内部ゲート信号を生成する内部ゲート信号生成手段（６７）と、
前記被試験信号と前記参照パターンとの同期の確立を第１の閾値（Ｓ１）に基づいて判定する同期判定回路（５１）と、
前記誤り判定期間内で前記被試験信号と前記参照パターンとの同期が確立していることが検出されている前記誤り率測定期間のビット誤りを測定結果として出力する測定結果出力手段（５２）と、を備えたことを特徴とするビット誤り率測定装置。
【請求項２】
前記終端検出手段は、前記誤り率測定期間に、前記ビット誤り率を所定数のビットからなるビット群毎に算出し、前記ビット群毎のビット誤り率が第２の閾値（Ｓ２）以上になった最先の前記ビット群の先端から、少なくとも１つの前記ビット群の時間を差し引いた位置を、前記誤り率測定期間の終端とすることを特徴とする請求項１に記載のビット誤り率測定装置。
【請求項３】
前記終端検出手段は、前記同期判定回路により前記被試験信号と前記参照パターンとの同期が外れたことが検出されたときから、最大同期外れ検出時間（ＴＬ）だけ前を前記誤り率測定期間の終端として検出することを特徴とする請求項１に記載のビット誤り率測定装置。
【請求項４】
前記内部ゲート信号生成手段は、誤り判定期間の長さが前記被試験信号の長さと等しくなるよう前記内部ゲート信号を生成することを特徴とする請求項１乃至請求項３の何れかに記載のビット誤り率測定装置。
【請求項５】
前記同期判定回路からの信号と前記内部ゲート信号とを受けて、前記誤り判定期間内でかつ同期確立後に前記ビット誤り率が前記第１の閾値（Ｓ１）以上になったか否かに基づいて、前記被試験信号と前記参照パターンとの同期が外れたことを検出するゲート制御手段（７０）を備えたことを特徴とする請求項１乃至請求項４の何れかに記載のビット誤り率測定装置。
【請求項６】
前記ゲート制御手段は、前記終端検出手段からの信号をさらに受けて、前記誤り判定期間内でかつ同期確立後に前記被試験信号と前記参照パターンとの同期が外れた、または、前記誤り率測定期間の終端より所定数（ＮＧ）前にある前記ビット群のビット誤り率が前記第２の閾値（Ｓ２）以上であった周期が所定回数（Ｃ）連続するまでは、前記各周期で同一な前記内部ゲート信号を前記内部ゲート信号生成手段に生成させることを特徴とする請求項５に記載のビット誤り率測定装置。
【請求項７】
前記被試験信号のバースト長および周期を表し、かつ、前記被試験信号に対して一定時間だけ進んで入力された入力バーストゲート信号の立ち上がりから、前記被試験信号と前記参照パターンとの同期が確立したことが検出されるまでの第１の時間（Ｔ１）と、前記終端検出手段で検出された前記誤り率測定期間の終端から、前記入力バーストゲート信号の立ち下がりから前記第１の時間が経過したときまでの第２の時間（Ｔ２）とから、前記第１の時間から前記第２の時間を引いた第３の時間（Ｔ１−Ｔ２）を算出し、前記入力バーストゲート信号を前記第３の時間だけ遅らせた信号を前記内部ゲート信号として出力する位相調整部（３２）を備えたことを特徴とする請求項１、２、４、５、６の何れかに記載のビット誤り率測定装置。
【請求項８】
バースト試験信号を生成するバースト試験信号生成装置（４）と、
当該バースト試験信号を受けた測定対象物（３）が出力する前記被試験信号を受ける請求項１乃至請求項７の何れかに記載のビット誤り率測定装置（５）とを備えたことを特徴とするデバイス試験システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ビット誤り率測定装置に関し、特に、バースト試験信号のビット誤り率を測定するビット誤り率測定装置に関する。
【背景技術】
【０００２】
従来のビット誤り率測定装置としては、データ発生器によって発生された擬似ランダムパターンを有するバースト試験信号を受信した測定対象物によって送信される被試験信号を受信すると共に、バースト試験信号のビット誤り率の測定区間を表すバーストゲート信号と、バースト試験信号の周期に同期したトリガ信号とをデータ発生器から受信し、被試験信号とトリガ信号との位相差に基づいてバーストゲート信号の位相を調整することによって、被試験信号の位相に対するバーストゲート信号の位相を適切かつ自動的に遅延させるものがある（例えば、特許文献１参照）。
【特許文献１】特開平１１−２８４６０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のビット誤り率測定装置は、ビット誤り率を測定しているときに、被測定システムを経由したバースト試験信号の位相とバーストゲート信号の位相とのずれ量を事前に測定する必要があるとともに、バーストゲート信号の遅延量を再設定する場合には、ビット誤り率の測定を中断しなくてはならないといった課題があった。
【０００４】
本発明は、従来の課題を解決するためになされたもので、事前の遅延量測定をすることなく、バースト試験信号のビット誤り率を測定することができるビット誤り率測定装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明のビット誤り率測定装置は、バースト状の被試験信号と、前記被試験信号に対応する参照パターンとを比較することにより、前記被試験信号のビット誤り率を測定するビット誤り率測定装置であって、前記被試験信号のビット誤り率に基づいて、前記ビット誤り率の測定対象とする誤り率測定期間の終端を検出する終端検出手段と、前記被試験信号のバースト長および周期と、前記誤り率測定期間の終端とに基づいて、前記誤り率測定期間の終端を終端とし、誤り判定期間を表す内部ゲート信号を生成する内部ゲート信号生成手段と、前記被試験信号と前記参照パターンとの同期の確立を第１の閾値に基づいて判定する同期判定回路と、前記誤り判定期間内で前記被試験信号と前記参照パターンとの同期が確立していることが検出されている前記誤り率測定期間のビット誤りを測定結果として出力する測定結果出力手段と、を備えた構成を有している。
【０００６】
この構成により、本発明のビット誤り率測定装置は、事前の遅延量測定をすることなく、バースト試験信号のビット誤り率を測定することができる。
【０００７】
なお、前記終端検出手段は、前記誤り率測定期間に、前記ビット誤り率を所定数のビットからなるビット群毎に算出し、前記ビット群毎のビット誤り率が第２の閾値以上になった最先の前記ビット群の先端から、少なくとも１つの前記ビット群の時間を差し引いた位置を、前記誤り率測定期間の終端とするようにしてもよい。
【０００８】
また、前記終端検出手段は、前記同期判定回路により前記被試験信号と前記参照パターンとの同期が外れたことが検出されたときから、最大同期外れ検出時間だけ前を前記誤り率測定期間の終端として検出するようにしてもよい。
【０００９】
前記内部ゲート信号生成手段は、誤り判定期間の長さが前記被試験信号の長さと等しくなるよう前記内部ゲート信号を生成するようにしてもよい。
【００１０】
また、本発明のビット誤り率測定装置は、前記同期判定回路からの信号と前記内部ゲート信号とを受けて、前記誤り判定期間内でかつ同期確立後に前記ビット誤り率が前記第１の閾値以上になったか否かに基づいて、前記被試験信号と前記参照パターンとの同期が外れたことを検出するゲート制御手段を備えるようにしてもよい。
【００１１】
また、前記ゲート制御手段は、前記終端検出手段からの信号をさらに受けて、前記誤り判定期間内でかつ同期確立後に前記被試験信号と前記参照パターンとの同期が外れた、または、前記誤り率測定期間の終端より所定数前にある前記ビット群のビット誤り率が前記第２の閾値以上であった周期が所定回数連続するまでは、前記各周期で同一な前記内部ゲート信号を前記内部ゲート信号生成手段に生成させるようにしてもよい。
【００１２】
また、本発明のビット誤り率測定装置は、前記被試験信号のバースト長および周期を表し、かつ、前記被試験信号に対して一定時間だけ進んで入力された入力バーストゲート信号の立ち上がりから、前記被試験信号と前記参照パターンとの同期が確立したことが検出されるまでの第１の時間と、前記終端検出手段で検出された前記誤り率測定期間の終端から、前記入力バーストゲート信号の立ち下がりから前記第１の時間が経過したときまでの第２の時間とから、前記第１の時間から前記第２の時間を引いた第３の時間を算出し、前記入力バーストゲート信号を前記第３の時間だけ遅らせた信号を前記内部ゲート信号として出力する位相調整部を備えるようにしてもよい。
【００１３】
また、本発明のデバイス試験システムは、バースト試験信号を生成するバースト試験信号生成装置と、当該バースト試験信号を受けた測定対象物が出力する前記被試験信号を受ける前記ビット誤り率測定装置とを備えた構成を有している。
【００１４】
この構成により、本発明のデバイス試験システムは、ビット誤り率測定部によって測定されたビット誤り率に基づいてバーストゲート信号の位相を調整するため、事前の遅延量測定をすることなく、バースト試験信号のビット誤り率を測定することができる。
【発明の効果】
【００１５】
本発明は、ビット誤り率の測定を中断することなく、事前の遅延量測定をすることなく、バースト試験信号のビット誤り率を測定することができるビット誤り率測定装置を提供することができる。
【００１６】
さらに、本発明のビット誤り率測定装置は、ビット誤り測定の途中であっても、入力バーストゲート信号の位相自動調整を実行して、位相の再設定を行うことができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１８】
（第１の実施の形態）
本発明の第１の実施の形態のデバイス試験システムを図１に示す。
【００１９】
デバイス試験システム１は、入出力装置２と、測定対象物３を試験するためのバースト試験信号を生成するバースト試験信号生成装置４と、バースト試験信号を受信した測定対象物３によって送信される被試験信号のビット誤り率を測定するビット誤り率測定装置５とを備えている。
【００２０】
なお、本実施の形態における測定対象物３としては、ＰＯＮ（Passive Optical Network）方式における通信事業者の局舎内に設置されるＯＬＴ（Optical Line Terminal）、中継装置、伝送光ファイバ、および、伝送ケーブル等がある。
【００２１】
ここで、ＰＯＮ方式は、ＯＬＴに加えて、ユーザー間近の電柱・道路脇や、ビル、ユーザー宅等に設置されてＯＬＴからの光信号をユーザー側の規格に合わせた信号に変換するＯＮＵ（Optical Network Unit）、および、１台のＯＬＴと複数のＯＮＵとを１対多に接続する光ファイバスターカプラ等により構成され、光ファイバアクセスネットワークで用いられる。
【００２２】
ＰＯＮ方式に用いられるＯＬＴの上り方向の試験方法は、ＩＥＥＥで規格化されており、２台のＯＮＵから、光の平均パワーが１０ｄＢ程度差のある２種類のバースト試験信号を交互に繰り返し送信して、ＯＬＴが光パワーの小さいバースト試験信号を正確に受信できるかを試験する。
【００２３】
測定対象物３には、ＯＬＴのように光信号を入力して電気信号を出力するもの、中継装置や伝送光ファイバのように光信号を入出力するもの、伝送ケーブルのように電気信号を入出力するものがある。
【００２４】
測定対象物３が光信号を入力するものである場合には、バースト試験信号生成装置４の出力側に内蔵もしくは外付けする形でＥ／Ｏ変換器を設ける。
【００２５】
また、測定対象物３が光信号を出力するものである場合には、ビット誤り率測定装置５の入力側に内蔵もしくは外付けする形でＯ／Ｅ変換器を設け、Ｏ／Ｅ変換器から出力された電気信号を被試験信号として後述するビット誤り率測定部３１に入力させる。
【００２６】
入出力装置２は、キーボードやポインティングデバイス等によって構成される入力装置１０と、表示装置１１と、デバイス試験システム１を制御するためのプログラムを実行するＣＰＵ（Central Processing Unit）１２とを有している。なお、入出力装置２は、デバイス試験システム１に外付けされるコンピュータ装置によって構成してもよい。
【００２７】
バースト試験信号生成装置４は、測定対象物３に送信するバースト試験信号のパターンを格納するパターン格納部２０と、パターン格納部２０に格納されたパターンを有するバースト試験信号を周期的に繰り返し生成する試験信号生成部２１と、バースト試験信号がパターンを有する区間を表すバーストゲート信号を生成するゲート信号生成部２２とを備えている。
【００２８】
本実施の形態において、パターン格納部２０は、ＲＡＭ（Random Access Memory）等の記憶媒体によって構成され、試験信号生成部２１およびゲート信号生成部２２は、プログラミングされたＦＰＧＡ（Field Programmable Gate Array）によって一体に構成される。
【００２９】
なお、ゲート信号生成部２２は、ビット誤り率測定装置５に内蔵される形態、もしくは、バースト試験信号生成装置４またはビット誤り率測定装置５に外付けされる形態とすることもできる。
【００３０】
ビット誤り率測定装置５は、パターン格納部２０に格納されたパターンに対応する参照パターンを格納する参照パターン格納部３０と、被試験信号のビット誤り率を測定するビット誤り率測定部３１と、ビット誤り率の測定対象とする誤り率測定期間を表す誤り率測定期間信号および誤り判定期間を表す内部ゲート信号の位相を調整する位相調整部３２とを備えている。ここで、誤り判定期間は、誤り率測定期間と終端が同一で誤り率測定期間を含む期間のことをいう。
【００３１】
本実施の形態において、参照パターン格納部３０は、ＲＡＭ等の記憶媒体によって構成され、ビット誤り率測定部３１および位相調整部３２は、プログラミングされたＦＰＧＡによって一体に構成される。
【００３２】
ビット誤り率測定部３１は、位相調整部３２によって調整された内部ゲート信号が誤り判定期間を表すときに、測定対象物３から受信した被試験信号のパターンと参照パターンとを比較することによって、入出力装置２により予め定められた時間単位または予め定められたビット数単位でビット誤り率を測定するようになっている。
【００３３】
図２に示すように、ビット誤り率測定部３１は、誤り判定期間に被試験信号のパターンと参照パターンとを比較してビット誤り率を測定するビット誤り率測定回路５０と、同期判定回路５１と、ＡＮＤ回路５２とを備えている。
【００３４】
同期判定回路５１は、ビット誤り率測定回路５０によって測定されたビット誤り率が、入出力装置２で設定される第１の閾値Ｓ１以下である状態が予め定められた時間Ｔｘ継続した場合には、同期が確立したと判定し、ステータス信号"１"をカウンタ６１および後述するＡＮＤ回路６８に出力するようになっている。
【００３５】
また、同期判定回路５１は、ビット誤り率測定回路５０によって測定されたビット誤り率が、第１の閾値Ｓ１より高い状態が予め定められた時間Ｔｙ（Ｔｘ＜Ｔｙ）継続した場合には、同期が外れたと判定し、ステータス信号"０"をカウンタ６１およびＡＮＤ回路６８に出力するようになっている。
【００３６】
同期判定回路５１が判定する同期方法には、フレームを検出して同期を確立するフレーム同期方法、擬似ランダムパターンを受信する場合のＰＲＢＳ同期方法、フレームを検出せずに同期を確立するパターン同期方法等がある。たとえばフレーム同期方法の場合、同期判定回路５１は、図２に図示しないフレーム検出回路および参照パターン発生回路に、同期確立を表す信号を出力する。
【００３７】
ＡＮＤ回路５２は、ビット誤り率測定回路５０によって測定されたビット誤り率のうち誤り率測定期間のビット誤り率を測定結果としてＣＰＵ１２および後述する位相調整部３２の誤り率監視回路６９に出力するようになっている。
【００３８】
位相調整部３２は、カウンタ６０乃至６４と、セレクタ６５、６６と、セットリセットフリップフロップ（以下、単に「ＳＲ−ＦＦ」という。）６７と、ＡＮＤ回路６８と、誤り率監視回路６９と、ゲート制御回路７０とを備えている。
【００３９】
カウンタ６０は、入出力装置２に入力された測定開始の指示を受信したときにカウントをスタートし、入力バーストゲート信号の立ち上がりをカウントするようになっている。
【００４０】
カウンタ６１は、入力バーストゲート信号の立ち上がりでカウントをスタートし、同期判定回路５１から出力されたステータス信号が"０"から"１"に変化したときにカウントをストップさせることによって、入力バーストゲート信号の立ち上がりからステータス信号の立ち上がりまでの時間Ｔ１を測定するようになっている。
【００４１】
セレクタ６５は、カウンタ６０のカウント値が２未満である場合には、カウンタ６１によって測定された時間Ｔ１を選択し、カウンタ６０のカウント値が２以上である場合には、時間Ｔ１から後述する時間Ｔ２を減じた時間（Ｔ１−Ｔ２）を選択するようになっている。
【００４２】
セレクタ６６は、カウンタ６０のカウント値が２未満である場合には、０時間を選択し、カウンタ６０のカウント値が２以上である場合には、時間Ｔ１から時間Ｔ２を減じた時間（Ｔ１−Ｔ２）を選択するようになっている。
【００４３】
カウンタ６２は、入力バーストゲート信号の立ち上がりでカウントをスタートし、セレクタ６６が選択した時間が経過したときに、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ６７に出力するようになっている。
【００４４】
カウンタ６３は、入力バーストゲート信号の立ち下がりでカウントをスタートし、セレクタ６５が選択した時間が経過したときに、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ６７に出力するようになっている。
【００４５】
ＳＲ−ＦＦ６７は、カウンタ６２によってキャリー"１"が出力されたときにセット（ｌｏｗ→ｈｉｇｈ）状態になり、カウンタ６３によってキャリー"１"が出力されたときにリセット（ｈｉｇｈ→ｌｏｗ）状態になり、このセット／リセット状態で誤り判定期間を表す内部ゲート信号を生成するようになっている。
【００４６】
ＡＮＤ回路６８は、ＳＲ−ＦＦ６７から出力された内部ゲート信号と、同期判定回路５１から出力されたステータス信号との論理積をとることによって、誤り率測定期間を表す誤り率測定期間信号をビット誤り率測定部３１のＡＮＤ回路５２に出力するようになっている。
【００４７】
誤り率監視回路６９は、ビット誤り率測定部３１のＡＮＤ回路５２から出力された誤り率測定期間のビット誤り率を所定ビット数単位、例えば６４ビット単位で監視して、６４ビット単位でのビット誤り率が第２の閾値Ｓ２以上である間、ビット誤り率がＳ２以上であることを示す信号をカウンタ６４およびゲート制御回路７０に出力するようになっている。ここで、第２の閾値は、被試験信号のマーク率より少し小さい値に定める。なお、本実施の形態においては、被試験信号のマーク率を１／２とし、第２の閾値を３／７とする。
【００４８】
カウンタ６４は、誤り率監視回路６９からのビット誤り率がＳ２以上であることを示す信号が出力されている時間に、６４ビットからなるビット群の時間の所定数Ｎ倍の時間を加算した時間Ｔ２を測定するようになっている。ここで、所定数Ｎは、少なくとも１以上であり、本実施の形態においては、４とする。ビット誤り率がＳ２を越えないビット群であっても、そのビット群の期間に被試験信号が存在しない期間が含まれることがあるため、所定数Ｎを１以上にしなければならない。
【００４９】
ゲート制御回路７０は、内部ゲート信号が表す誤り判定期間であって、かつステータス信号が"０"から"１"になった（同期が確立した）後にステータス信号が"０"をとるか否かに基づいて、誤り判定期間内で同期が外れたことを検出するようになっている。
【００５０】
また、ゲート制御回路７０は、所定数ＮＧ分のビット群に対して誤り率監視回路６９から出力された信号の値を保持するレジスタを有し、内部ゲート信号の立ち下がりから所定数ＮＧ前にあるビット群のビット誤り率がＳ２以上であったか否かを判断するようになっている。ここで、所定数ＮＧは、少なくとも１以上であり、本実施の形態においては、２とする。
【００５１】
また、ゲート制御回路７０は、誤り判定期間内で同期確立後に同期が外れたことを検出した、または内部ゲート信号の立ち下がりから２つ前にあるビット群のビット誤り率がＳ２以上であった、周期を所定回数Ｃ連続して検出した場合には、カウンタ６１および６４を作動させ、カウンタ６１および６４に時間Ｔ１およびＴ２を再測定させることにより、再測定された時間Ｔ１およびＴ２に基づいてＳＲ−ＦＦ６７に内部ゲート信号を新たに生成させるようになっている。ここで、所定回数Ｃは、本実施の形態においては、４とする。
【００５２】
一方、当該周期を４回連続して検出していない場合には、ゲート制御回路７０は、カウンタ６１および６４を停止させ、測定済みの時間Ｔ１およびＴ２に基づいてＳＲ−ＦＦ６７に内部ゲート信号を生成させるようになっている。
【００５３】
なお、ゲート制御回路７０は、誤り判定期間内で同期確立後に同期が外れたことを単位時間毎に検出し、検出した結果をＣＰＵ１２に出力するようにしてもよい。
【００５４】
以上のように構成されたデバイス試験システム１について、図３を参照してその動作を説明する。
【００５５】
バースト試験信号生成装置４では、パターン格納部２０に格納されたパターンを有するバースト試験信号が試験信号生成部２１によって繰り返し生成される。また、被試験信号のバースト長分の時間（ＴＴ）と同じ時間長の測定区間（ＴＧ）を表す入力バーストゲート信号が、繰り返し出力されるバースト試験信号の出力タイミングと同じタイミングで、ゲート信号生成部２２によってビット誤り率測定装置５の位相調整部３２に出力される。
【００５６】
バースト試験信号は、例えばＰＯＮ方式におけるＯＬＴのような測定対象物３を経由して被試験信号に変換された後、ビット誤り率測定装置５のビット誤り率測定部３１に電気信号で入力される。そのため、ゲート信号生成部２２によって生成された入力バーストゲート信号（ｃ）は、被試験信号（ａ）に先んじてビット誤り率測定装置５に入力される。
【００５７】
ここで、ビット誤り率測定回路５０によって測定されたビット誤り率が第１の閾値Ｓ１以下である状態が時間Ｔｘ継続した場合には、ステータス信号（ｂ）"１"が同期判定回路５１によって生成され、ビット誤り率が第１の閾値Ｓ１より高い状態が時間Ｔｙ継続した場合には、ステータス信号（ｂ）"０"が同期判定回路５１によって生成される。
【００５８】
また、入力バーストゲート信号（ｃ）の立ち上がりからステータス信号（ｂ）の立ち上がりまでの時間Ｔ１がカウンタ６１によって測定される。
【００５９】
入出力装置２に入力された測定開始の指示が入力されてから、最初の入力バーストゲート信号の立ち上がりから２番目の入力バーストゲート信号の立ち上がりまでの１周期目においては、カウンタ６１によって測定された時間Ｔ１がセレクタ６５に選択され、０時間がセレクタ６６に選択される。
【００６０】
この場合には、ＳＲ−ＦＦ６７が入力バーストゲート信号（ｃ）の立ち上がりでセット状態になり、入力バーストゲート信号（ｃ）の立ち下がりから時間Ｔ１が経過したときにリセット状態になり、ＳＲ−ＦＦ６７のセット／リセット状態を表す内部ゲート信号（ｄ）がＳＲ−ＦＦ６７からビット誤り率測定回路５０に出力される。
【００６１】
次いで、ＳＲ−ＦＦ６７によって出力された内部ゲート信号（ｄ）と同期判定回路５１から出力されたステータス信号（ｂ）との論理積の演算結果からなる誤り率測定期間信号（ｅ）がＡＮＤ回路６８によって出力される。
【００６２】
ここで、ＡＮＤ回路６８によって出力された誤り率測定期間信号（ｅ）がｈｉｇｈの間に、ビット誤り率測定回路５０によって測定されたビット誤り率が第２の閾値Ｓ２より高い状態であると誤り率監視回路６９によって判定されている時間から４つのビット群分の時間を加算した時間Ｔ２がカウンタ６４によって測定される。
【００６３】
例えば、図４に示すように、時刻ｔ２で被試験信号（ａ）のパターンが終了し、時刻ｔ３から時刻ｔ４までの間にビット群のビット誤り率が第２の閾値Ｓ２より高い状態であると誤り率監視回路６９によって判定された場合には、時刻ｔ３より４つのビット群分の時間を引いた時刻ｔ１から時刻ｔ４までの時間Ｔ２がカウンタ６４によって測定される。なお、図４に示した被試験信号（ａ）において、１つの矩形は、１つのビット群分、すなわち、６４ビット分の区間を示し、斜線が入っている区間は、パターンが存在する区間を示している。
【００６４】
なお、ステータス信号（ｂ）の立ち上がりから内部ゲート信号（ｄ）の立ち下がり迄の時間が、被試験信号（ａ）の６４ビットに相当する時間の自然数倍でない場合、最後の矩形が示す区間のビット数は６４ビットより小さくなるが、そのビット数あたりのビット誤り率を測定して、第２の閾値Ｓ２と比較すればよい。
【００６５】
図４では、時刻ｔ１を誤り率測定期間の終端とする。なお、終端は、時刻ｔ３から少なくとも１つのビット群分の時間を差し引いた時刻とすればよく、差し引く時間は６４ビット分の時間の自然数倍である必要はない。
【００６６】
図３において、入出力装置２に測定開始の指示が入力されてから２番目の入力バーストゲート信号の立ち上がり以降、すなわち、次の周期以降においては、時間Ｔ１から時間Ｔ２を減じた時間（Ｔ１−Ｔ２）がセレクタ６５およびセレクタ６６に選択される。
【００６７】
この場合には、ＳＲ−ＦＦ６７が入力バーストゲート信号（ｃ）の立ち上がりから時間（Ｔ１−Ｔ２）が経過したときにセット状態になり、入力バーストゲート信号（ｃ）の立ち下がりから時間（Ｔ１−Ｔ２）が経過したときにリセット状態になり、内部ゲート信号（ｄ）がＳＲ−ＦＦ６７から出力される。
【００６８】
このように、位相調整部３２による入力バーストゲート信号と被試験信号との位相調整は、２周期で完了し、２周期目以降の誤り率測定期間信号（ｅ）がｈｉｇｈレベルの誤り率測定期間内の被試験信号のビット誤り率が測定結果としてＣＰＵ１２に送信され、表示装置１１に表示される。
【００６９】
また、この状態から、誤り判定期間内で同期確立後に同期が外れたことを検出した、または内部ゲート信号の立ち下がりから２つ前にあるビット群のビット誤り率がＳ２以上であった、周期がゲート制御回路７０によって４回連続して検出されるまでは、時間Ｔ１およびＴ２が維持され、内部ゲート信号（ｄ）および誤り率測定期間信号（ｅ）の位相が固定される。
【００７０】
一方、当該周期がゲート制御回路７０によって４回連続して検出された場合には、時間Ｔ１およびＴ２が前回に測定したときと同様に再測定され、内部ゲート信号（ｄ）および誤り率測定期間信号（ｅ）の位相が再調整される。
【００７１】
なお、１周期目のバーストゲート信号については、そのセット区間のうち、入力バーストゲート信号が立ち上がってから時間Ｔ１経過するとき迄の区間、および、被試験信号の終端から、入力バーストゲート信号が立ち下がってから時間Ｔ１経過するとき迄の区間、の計２区間では同期が確立していない。そのため、その２区間のビット誤り測定の結果については、ＣＰＵ１２を介して表示装置１１に表示させるためのビット誤り率の計算には算入しない。
【００７２】
本発明では、被試験信号が繰り返し入力されるバースト信号である場合、被試験信号の入力間隔が均一なものに限られない。被試験信号と入力バーストゲート信号とは、測定開始の指示が入力されてからの順番ｎが等しいもの同士の位相差が均一であり、かつ、ｎ番目の入力バーストゲート信号の立ち上がりのタイミングが、（ｎ−１）番目の被試験信号の終端の時間位置と同じもしくは後ろでなければならない。
【００７３】
また、被試験信号の一部、たとえばペイロードのみのビット誤り率を測定する場合、入力バーストゲート信号の立ち上がりから立ち下がりまでの時間ＴＧをペイロード長に等しく設定するとともに、バースト試験信号のペイロードに設定するパターンのみを参照パターン格納部３０に格納する。
【００７４】
なお、本実施の形態においては、測定対象物３として、中継装置や伝送ケーブル等を適用した例を示したが、デバイス試験システム１は、バースト試験信号生成装置４の出力側およびビット誤り率測定装置５の入力側に電気−光変換器や光−電気変換器をそれぞれ設けることによって、測定対象物３として、光モジュールや光ケーブル等を適用することもでき、特にＰＯＮ方式におけるＯＬＴの試験や光周回実験に好適なものとなる。
【００７５】
また、本実施の形態においては、位相調整部３２に入力バーストゲート信号が入力されるものとして説明したが、位相調整部３２において入力バーストゲート信号の長さＴＧと周期が得られる場合には、位相調整部３２内部で入力バーストゲート信号と同等のバーストゲート信号を生成するようにしてもよい。
【００７６】
（第２の実施の形態）
本発明の第２の実施の形態のデバイス試験システムを図５に示す。なお、本実施の形態では、本発明の第１の実施の形態におけるデバイス試験システム１の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。
【００７７】
図５に示すように、デバイス試験システム１００は、入出力装置２と、測定対象物３を試験するためのバースト試験信号を生成するバースト試験信号生成装置１０４と、バースト試験信号を受信した測定対象物３によって送信される被試験信号のビット誤り率を測定するビット誤り率測定装置１０５とを備えている。
【００７８】
バースト試験信号生成装置１０４は、本発明の第１の実施の形態において説明したバースト試験信号生成装置４に対して、ゲート信号生成部２２を除いて構成される。
【００７９】
ビット誤り率測定装置１０５は、参照パターン格納部３０と、被試験信号のビット誤り率を測定するビット誤り率測定部３１と、誤り率測定期間信号および第１の内部ゲート信号の位相を調整する位相調整部１３２とを備えている。ここで、第１の内部ゲート信号は、誤り率測定期間と終端が同一で誤り率測定期間を含む第１の誤り判定期間を表す。
【００８０】
図６に示すように、位相調整部１３２は、カウンタ１６２、１６３と、セレクタ１６５、１６６および１７１と、ＳＲ−ＦＦ１６７と、ＡＮＤ回路６８と、誤り率監視回路６９と、ゲート制御回路７０と、第１の誤り判定期間の終端を検出する終端検出回路１７２とを備えている。
【００８１】
セレクタ１６５は、被試験信号の周期ＴＣから被試験信号のバースト長分の時間ＴＴおよび１ビット群分の長さ６４を減じたＴＣ−ＴＴ−６４と、被試験信号の周期ＴＣから被試験信号のバースト長分の時間ＴＴを減じたＴＣ−ＴＴとから、カウンタ１６２に設定されるカウント終了値をゲート制御回路７０から出力される選択信号に基づいて選択するようになっている。
【００８２】
セレクタ１６６は、終端検出回路１７２によって検出された終端を表す終端信号と、逆相の第１の内部ゲート信号とから、カウンタ１６２にカウントを開始させるタイミングを表す信号をゲート制御回路７０から出力される選択信号に基づいて選択するようになっている。
【００８３】
カウンタ１６２は、第１の誤り判定期間の終端でカウントをスタートし、次の第１の誤り判定期間の始端で、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ６７に出力するようになっている。
【００８４】
カウンタ１６３は、第１の誤り判定期間の始端でカウントをスタートし、被試験信号のバースト長分の時間ＴＴが経過したときに、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ６７に出力するようになっている。
【００８５】
ＳＲ−ＦＦ１６７は、カウンタ１６２によってキャリー"１"が出力されたときにセット状態になり、カウンタ１６３によってキャリー"１"が出力されたときにリセット状態になり、このセット／リセット状態で第１の誤り判定期間を表す第１の内部ゲート信号を生成するようになっている。
【００８６】
セレクタ１７１は、ＳＲ−ＦＦ１６７によって生成された第１の内部ゲート信号と、レベル"１"とから、ビット誤り率測定部３１に出力する内部ゲート信号としての第２の内部ゲート信号をゲート制御回路７０から出力される選択信号に基づいて選択するようになっている。終端検出回路１７２は、誤り率監視回路６９によって出力された信号に基づいて、第１の誤り判定期間の終端を検出するようになっている。
【００８７】
なお、本発明の第１の実施の形態において、ゲート制御回路７０は、カウンタ６１および６４の作動および停止を切り替えるように設けられたが、本実施の形態においては、ゲート制御回路７０は、セレクタ１６５、１６６および１７１の選択を切り替えるように設けられる。
【００８８】
具体的には、ゲート制御回路７０は、誤り判定期間内で同期が外れたことを検出した周期または第２の内部ゲート信号の立ち下がりから所定数ＮＧ前にあるビット群のビット誤り率がＳ２以上であった周期を所定回数Ｃ連続して検出した時や試験開始時には、セレクタ１６５にＴＣ−ＴＴ−６４を選択させ、セレクタ１６６に終端信号を選択させ、セレクタ１７１にレベル"１"を選択させるようになっている。
【００８９】
また、ゲート制御回路７０は、終端検出回路１７２によって第１の誤り判定期間の終端が検出された後に各セレクタ１６５、１６６および１７１に他方を選択させるようになっている。
【００９０】
以上のように構成されたデバイス試験システム１００について、図７を参照してその動作を説明する。
【００９１】
まず、セレクタ１６５がＴＣ−ＴＴ−６４を選択し、セレクタ１６６が終端信号（ｆ）を選択し、セレクタ１７１がレベル"１"を選択している状態で、終端検出回路１７２によって第１の誤り判定期間の終端が時刻ｔ１で検出されると、時間ＴＣ−ＴＴ−６４が経過した時刻ｔ２でＳＲ−ＦＦ１６７がセット状態になり（ｇ）、第１の内部ゲート信号（ｘ）が"１"になる。
【００９２】
ここで、ゲート制御回路７０によって出力された選択信号（ｈ）に応じて、時刻ｔ３でセレクタ１６５がＴＣ−ＴＴを選択し、セレクタ１６６が逆相の第１の内部ゲート信号（ｘ）を選択し、セレクタ１７１が第１の内部ゲート信号（ｘ）を選択する。
【００９３】
また、時刻ｔ２からカウンタ１６３によって測定された時間ＴＴが経過した時刻ｔ４で第１の内部ゲート信号（ｘ）が"０"になる。以降、第１の誤り判定期間がＴＴかつ周期がＴＣの第１の内部ゲート信号（ｘ）がＳＲ−ＦＦ１６７によって生成され、内部ゲート信号として第２の内部ゲート信号（ｄ）がビット誤り率測定部３１に出力される。
【００９４】
（第３の実施の形態）
本発明の第３の実施の形態のデバイス試験システムを図８に示す。なお、本実施の形態では、本発明の第２の実施の形態におけるデバイス試験システム１００の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。
【００９５】
図８に示すように、デバイス試験システム２００は、入出力装置２と、測定対象物３を試験するためのバースト試験信号を生成するバースト試験信号生成装置１０４と、バースト試験信号を受信した測定対象物３によって送信される被試験信号のビット誤り率を測定するビット誤り率測定装置２０５とを備えている。
【００９６】
図９に示すように、ビット誤り率測定装置２０５は、本発明の第２の実施の形態におけるデバイス試験システム１００を構成するビット誤り率測定装置１０５に対して、位相調整部１３２に代えて位相調整部２３２を備えている。
【００９７】
位相調整部２３２は、カウンタ２７１、２７２と、減算器２７３と、ＳＲ−ＦＦ２７４とを備えている。カウンタ２７１は、ビット誤り率測定部３１から得られるステータス信号が"１"をとる期間Ｓを算出するようになっている。
【００９８】
減算器２７３は、カウンタ２７１によって算出された期間Ｓから、ＣＰＵ１２によって設定された最大同期外れ検出時間ＴＬを減じた時間（Ｓ−ＴＬ）を算出するようになっている。ここで、最大同期外れ検出時間ＴＬは、第１の閾値Ｓ１および被試験信号のビットレートＲを用いて、１／（Ｓ１＊Ｒ）として予め定めておくことができる。
【００９９】
カウンタ２７２は、ビット誤り率測定部３１から得られるステータス信号が"１"になったときから、減算器２７３によって算出された時間（Ｓ−ＴＬ）が経過したときに、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ２７４に出力するようになっている。
【０１００】
ＳＲ−ＦＦ２７４は、ビット誤り率測定部３１から得られるステータス信号が"１"になったときセット状態になり、カウンタ２７２からキャリー"１"が出力されたときにリセット状態になり、このセット／リセット状態で誤り率測定期間を表す誤り率測定期間信号を生成するようになっている。
【０１０１】
なお、本実施の形態では、ビット誤り率測定回路５０は、常に被試験信号のパターンと参照パターンとを比較するように構成する。
【０１０２】
以上のように構成されたデバイス試験システム２００について、図１０を参照してその動作を説明する。
【０１０３】
ＳＲ−ＦＦ１７４は、被試験信号（ａ）に対して、ビット誤り率測定部３１から得られるステータス信号（ｂ）が"１"になったときにセット状態になり、ステータス信号（ｂ）が"１"になったときから、減算器２７３によって算出された時間（Ｓ−ＴＬ）が経過したときにリセット状態になる。これにより、誤り率測定期間信号がＳＲ−ＦＦ１７４によって生成される。
【０１０４】
（第４の実施の形態）
本発明の第４の実施の形態のデバイス試験システムを図１１に示す。なお、本実施の形態では、本発明の第２の実施の形態におけるデバイス試験システム１００の構成要素と同一な構成要素には、同一の符号を付して説明を省略する。
【０１０５】
図１１に示すように、デバイス試験システム３００は、入出力装置２と、測定対象物３を試験するためのバースト試験信号を生成するバースト試験信号生成装置１０４と、バースト試験信号を受信した測定対象物３によって送信される被試験信号のビット誤り率を測定するビット誤り率測定装置３０５とを備えている。
【０１０６】
図１２に示すように、ビット誤り率測定装置３０５は、本発明の第２の実施の形態におけるデバイス試験システム１００を構成するビット誤り率測定装置１０５に対して、位相調整部１３２に代えて位相調整部３３２を備えている。位相調整部３３２は、カウンタ３２１、３２２と、ＳＲ−ＦＦ３２４とを備えている。
【０１０７】
カウンタ３２１は、ステータス信号が"１"になったときから、ＣＰＵ１２によって設定された最大同期確立検出時間ＴＳが経過したときに、カウントがオーバしたことを示すキャリー"１"をカウンタ３２２およびＳＲ−ＦＦ３２４に出力するようになっている。ここで、最大同期確立検出時間ＴＳは、第１の閾値Ｓ１および被試験信号のビットレートを用いて予め定めておくことができる。
【０１０８】
カウンタ３２２は、カウンタ３２１からキャリー"１"が出力されたときから、被試験信号のバースト長分の時間ＴＴから最大同期確立検出時間ＴＳおよび最大同期外れ検出時間ＴＬを減じた時間Ｔｍが経過したときに、カウントがオーバしたことを示すキャリー"１"をＳＲ−ＦＦ３２４に出力するようになっている。
【０１０９】
ここで、最大同期外れ検出時間ＴＬは、第１の閾値Ｓ１および被試験信号のビットレートＲを用いて、１／（Ｓ１＊Ｒ）として予め定めておくことができる。さらに、被試験信号のバースト長分の時間ＴＴおよび最大同期確立検出時間ＴＳも予め定められているため、時間Ｔｍも予め定めておくことができる。
【０１１０】
ＳＲ−ＦＦ３２４は、カウンタ３２１からキャリー"１"が出力されたときにセット状態になり、カウンタ３２２からキャリー"１"が出力されたときにリセット状態になり、このセット／リセット状態で誤り率測定期間を表す誤り率測定期間信号を生成するようになっている。
【０１１１】
なお、本実施の形態では、ビット誤り率測定回路５０は、常に被試験信号のパターンと参照パターンとを比較するように構成する。
【０１１２】
以上のように構成されたデバイス試験システム３００について、図１３を参照してその動作を説明する。
【０１１３】
ＳＲ−ＦＦ３２４は、被試験信号（ａ）に対して、ビット誤り率測定部３１から得られるステータス信号（ｂ）が"１"になったときから最大同期確立検出時間ＴＳが経過したときにセット状態になり、セット状態になってから時間Ｔｍが経過したときにリセット状態になる。これにより、誤り率測定期間信号がＳＲ−ＦＦ３２４によって生成される。
【０１１４】
本実施の形態では、周期毎に、ステータス信号（ｂ）、ＴＴ、ＴＳ、ＴＬに基づいて、誤り率測定期間を決めているが、被試験信号（ａ）の周期が解っている場合には、所望の周期のステータス信号（ｂ）に基づいて、当該所望の周期以降の誤り率測定期間信号（ｅ）を生成してもよい。
【図面の簡単な説明】
【０１１５】
【図１】本発明の第１の形態におけるデバイス試験システムのブロック図
【図２】本発明の第１の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部のブロック図
【図３】本発明の第１の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部の動作説明のためのタイミングチャート
【図４】本発明の第１の形態におけるデバイス試験システムを構成するビット誤り率測定装置の位相調整部の終端検出動作の説明のためのタイミングチャート
【図５】本発明の第２の形態におけるデバイス試験システムのブロック図
【図６】本発明の第２の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部のブロック図
【図７】本発明の第２の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部の動作説明のためのタイミングチャート
【図８】本発明の第３の形態におけるデバイス試験システムのブロック図
【図９】本発明の第３の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部のブロック図
【図１０】本発明の第３の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部の動作説明のためのタイミングチャート
【図１１】本発明の第４の形態におけるデバイス試験システムのブロック図
【図１２】本発明の第４の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部のブロック図
【図１３】本発明の第４の形態におけるデバイス試験システムを構成するビット誤り率測定装置のビット誤り率測定部および位相調整部の動作説明のためのタイミングチャート
【符号の説明】
【０１１６】
１、１００、２００、３００  デバイス試験システム
２  入出力装置
３  測定対象物
４、１０４  バースト試験信号生成装置
５、１０５、２０５、３０５  ビット誤り率測定装置
１０  入力装置
１１  表示装置
１２  ＣＰＵ
２０  パターン格納部
２１  試験信号生成部
２２  ゲート信号生成部
３０  参照パターン格納部
３１  ビット誤り率測定部
３２、１３２、２３２、３３２  位相調整部
５０  ビット誤り率測定回路
５１  同期判定回路
５２  ＡＮＤ回路
６０、６１、６２、６３、６４、１６２、１６３、２７１、２７２、３２１、３２２、７２１  カウンタ
６５、６６、１６５、１６６、１７１  セレクタ
６７、１６７、１７４、２７４、３２４  ＳＲ−ＦＦ
６８  ＡＮＤ回路
６９  誤り率監視回路
７０  ゲート制御回路
１７２  終端検出回路
２７３  減算器
【図１】
2008035500.tif 000003
【図２】
2008035500.tif 000004
【図３】
2008035500.tif 000005
【図４】
2008035500.tif 000006
【図５】
2008035500.tif 000007
【図６】
2008035500.tif 000008
【図７】
2008035500.tif 000009
【図８】
2008035500.tif 000010
【図９】
2008035500.tif 000011
【図１０】
2008035500.tif 000012
【図１１】
2008035500.tif 000013
【図１２】
2008035500.tif 000014
【図１３】
2008035500.tif 000015