(57)【要約】【課題】消去動作の速度が向上し、消去動作が行われた後も充分に低いしきい電圧を得られる電荷トラップ層を有する不揮発性メモリ素子及び前記電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供する。【解決手段】基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置される化学量論的シリコン窒化膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備えて不揮発性メモリ素子を構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に配置されるトンネリング層と、
前記トンネリング層上に順次配置される化学量論的シリコン窒化膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、
前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、
前記遮蔽層上に配置されるコントロールゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記トンネリング層は、シリコン酸化（ＳｉＯ２）膜であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記シリコン酸化（ＳｉＯ２）膜は、少なくとも２０Å〜６０Åの厚さを有することを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記電荷トラップ層は、６０Å〜１８０Åの厚さを有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記シリコンリッチシリコン窒化膜は、４０Å〜１２０Åの厚さを有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、０．８５：１〜３：１であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、１：１であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記遮蔽層は、アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
前記アルミニウムオキサイド（Ａｌ２Ｏ３）膜は、５０Å〜３００Åの厚さを有することを特徴とする請求項１１に記載の不揮発性メモリ素子。
【請求項１３】
前記遮蔽層は、化学気相蒸着法によって蒸着されたシリコン酸化膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１４】
前記遮蔽層は、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜、またはこれらの組み合わせを含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１５】
前記コントロールゲート電極は、ポリシリコン膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１６】
前記コントロールゲート電極は、仕事関数が４．５ｅＶ以上である金属膜を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１７】
前記金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを含むことを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
基板と、
前記基板上に配置されるトンネリング層と、
前記トンネリング層上に順次配置される第１化学量論的シリコン窒化膜、シリコンリッチシリコン窒化膜及び第２化学量論的シリコン窒化膜からなる電荷トラップ層と、
前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、
前記遮蔽層上に配置されるコントロールゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項１９】
前記電荷トラップ層は、６０Å〜１８０Åの厚さを有することを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２０】
前記第１化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２１】
前記第１化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２２】
前記第１化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２３】
前記シリコンリッチシリコン窒化膜は、２０Å〜６０Åの厚さを有することを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２４】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、０．８５：１〜３：１であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２５】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、１：１であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２６】
前記第２化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２７】
前記第２化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２８】
前記第２化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３であることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２９】
前記遮蔽層は、アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項３０】
前記アルミニウムオキサイド（Ａｌ２Ｏ３）膜は、５０Å〜３００Åの厚さを有することを特徴とする請求項２９に記載の不揮発性メモリ素子。
【請求項３１】
前記遮蔽層は、化学気相蒸着法によって蒸着されたシリコン酸化膜を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項３２】
前記遮蔽層は、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜、またはこれらの組み合わせを含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項３３】
前記コントロールゲート電極は、ポリシリコン膜を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項３４】
前記コントロールゲート電極は、仕事関数が４．５ｅＶ以上である金属膜を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項３５】
前記金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを含むことを特徴とする請求項３４に記載の不揮発性メモリ素子。
【請求項３６】
基板と、
前記基板上に配置されるトンネリング層と、
前記トンネリング層上に順次配置されるシリコンオキシナイトライド膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、
前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、
前記遮蔽層上に配置されるコントロールゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項３７】
基板と、
前記基板上に配置されるトンネリング層と、
前記トンネリング層上に順次配置される第１シリコンオキシナイトライド膜、シリコンリッチシリコン窒化膜及び第２シリコンオキシナイトライド膜からなる電荷トラップ層と、
前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、
前記遮蔽層上に配置されるコントロールゲート電極とを備えることを特徴とする不揮発性メモリ素子。
【請求項３８】
基板上にトンネリング層を形成する工程と、
前記トンネリング層上に化学量論的シリコン窒化膜を形成する工程と、
前記化学量論的シリコン窒化膜上にシリコンリッチシリコン窒化膜を形成する工程と、
前記シリコンリッチシリコン窒化膜上に遮蔽層を形成する工程と、
前記遮蔽層上にコントロールゲート電極を形成する工程とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項３９】
前記化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４０】
前記化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行うことを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４１】
前記化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４２】
前記化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４３】
前記シリコンリッチシリコン窒化膜は、４０Å〜１２０Åの厚さで形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４４】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を０．８５：１〜３：１にして形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４５】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を１：１にして形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４６】
前記遮蔽層は、高誘電率の絶縁膜で形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４７】
前記遮蔽層は、化学気相蒸着方法を用いた酸化膜で形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４８】
前記遮蔽層を形成した後、急速熱処理を行う工程をさらに含むことを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項４９】
前記コントロールゲート電極は、ポリシリコン膜を含んで形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項５０】
前記コントロールゲート電極は、金属膜を含んで形成することを特徴とする請求項３８に記載の不揮発性メモリ素子の製造方法。
【請求項５１】
基板上にトンネリング層を形成する工程と、
前記トンネリング層上に第１化学量論的シリコン窒化膜を形成する工程と、
前記第１化学量論的シリコン窒化膜上にシリコンリッチシリコン窒化膜を形成する工程と、
前記シリコンリッチシリコン窒化膜上に第２化学量論的シリコン窒化膜を形成する工程と、
前記第２化学量論的シリコン窒化膜上に遮蔽層を形成する工程と、
前記遮蔽層上にコントロールゲート電極を形成する工程とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項５２】
前記第１化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５３】
前記第１化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行うことを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５４】
前記第１化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５５】
前記第１化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５６】
前記シリコンリッチシリコン窒化膜は、２０Å〜６０Åの厚さで形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５７】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を０．８５：１〜３：１にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５８】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を１：１にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項５９】
前記第２化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６０】
前記第２化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行うことを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６１】
前記第２化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６２】
前記第２化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６３】
前記遮蔽層は、高誘電率の絶縁膜で形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６４】
前記遮蔽層は、化学気相蒸着方法を用いた酸化膜で形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６５】
前記遮蔽層を形成した後、急速熱処理を行う工程をさらに含むことを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６６】
前記コントロールゲート電極は、ポリシリコン膜を含んで形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６７】
前記コントロールゲート電極は、金属膜を含んで形成することを特徴とする請求項５１に記載の不揮発性メモリ素子の製造方法。
【請求項６８】
基板上にトンネリング層を形成する工程と、
前記トンネリング層上にシリコンオキシナイトライド膜を形成する工程と、
前記シリコンオキシナイトライド膜上にシリコンリッチシリコン窒化膜を形成する工程と、
前記シリコンリッチシリコン窒化膜上に遮蔽層を形成する工程と、
前記遮蔽層上にコントロールゲート電極を形成する工程とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項６９】
基板上にトンネリング層を形成する工程と、
前記トンネリング層上に第１シリコンオキシナイトライド膜を形成する工程と、
前記第１シリコンオキシナイトライド膜上にシリコンリッチシリコン窒化膜を形成する工程と、
前記シリコンリッチシリコン窒化膜上に第２シリコンオキシナイトライド膜を形成する工程と、
前記第２シリコンオキシナイトライド膜上に遮蔽層を形成する工程と、
前記遮蔽層上にコントロールゲート電極を形成する工程とを含むことを特徴とする不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子及びその製造方法に関するもので、特に、消去動作特性が改善された電荷トラップ層を有する不揮発性メモリ素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般的に、データを保存するために用いられる半導体メモリ素子は、揮発性及び不揮発性メモリ素子に区分される。揮発性メモリ素子は、電源供給の中断によって保存データを消失するが、不揮発性メモリ素子は、電源供給が中断される場合も保存データを維持する。したがって、不揮発性メモリ素子は、移動電話システム、音楽及び／または映像データを保存するためのメモリカード、及びその他の応用装置などのように、電源を常に使用できないか、頻繁に電源が中断されるか、低い電力使用が要求される状況で幅広く用いられる。
【０００３】
通常、不揮発性メモリ素子のセルトランジスタは、積層されたゲート構造を有する。積層されたゲート構造は、セルトランジスタのチャネル領域上に順次積層されるゲート絶縁膜、フローティングゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。しかしながら、上記のような積層されたゲート構造では、集積度増加による様々な干渉のために、素子の集積度を増加させるのに限界があった。したがって、最近は、電荷トラップ層を有する不揮発性メモリ素子に対する関心が益々増大している。
【０００４】
電荷トラップ層を有する不揮発性メモリ素子は、内部にチャネル領域を有するシリコン基板、トンネリング層、電荷トラップ層、遮蔽層及びコントロールゲート電極が順次積層される構造を有するが、このような構造は、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ―Ｏｘｉｄｅ―Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ―Ｓｉｌｉｃｏｎ）構造またはＭＯＮＯＳ（Ｍｅｔａｌ―Ｏｘｉｄｅ―Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ―Ｓｉｌｉｃｏｎ）構造とも呼ばれる。
【０００５】
図１は、一般的な電荷トラップ層を有する不揮発性メモリ素子を示す断面図である。
【０００６】
図１に示すように、シリコン基板などの基板１００上には、トンネリング層としてのトンネル絶縁膜１１０が配置される。半導体基板１００には、ソース／ドレイン領域などの不純物領域１０２が互いに所定間隔だけ離隔して配置される。各不純物領域１０２の間には、チャネル領域１０４が配置される。トンネル絶縁膜１１０は、チャネル領域１０４上に配置される。トンネル絶縁膜１１０上には、電荷トラップ層としてのシリコン窒化膜１２０が配置される。シリコン窒化膜１２０の上には、遮蔽層としての遮蔽絶縁膜１３０が配置され、遮蔽絶縁膜１３０上には、コントロールゲート電極１４０が配置される。
【０００７】
上記のような構造の不揮発性メモリ素子の動作を説明すると、まず、コントロールゲート電極１４０が正に帯電され、不純物領域１０２に適切なバイアスが印加されると、基板１００からの熱電子が、電荷トラップ層であるシリコン窒化膜１２０のトラップサイト内にトラップされるが、この動作が、メモリセルに書き込んだり、メモリセルをプログラムする動作である。これと同様に、コントロールゲート電極１４０が負に帯電され、不純物領域１０２に適切なバイアスが印加されると、基板１００からのホールも、電荷トラップ層であるシリコン窒化膜１２０のトラップサイトにトラップされる。トラップされたホールは、既にトラップサイト内にある余分の電子と再び結合するが、この動作が、プログラムされたメモリセルを消去させる動作である。
【０００８】
しかしながら、上記のような一般的な電荷トラップ層を有する不揮発性メモリ素子の場合、積層されたゲート構造に比べて消去動作の速度が遅いという短所がある。より具体的に説明すると、上記の構造では、プログラム時、シリコン窒化膜１２０内にトラップされる電子が、シリコン窒化膜１２０の伝導帯から相対的に遠く位置するディープトラップサイトにトラップされるが、これによって、消去動作時に相対的に高い電圧が要求される。消去動作時に高電圧がコントロールゲート電極１４０に印加されると、コントロールゲート電極１４０内の電子が遮蔽絶縁膜１３０を貫通するバックワードトンネリングが発生し、却ってセルがプログラムされることで、しきい電圧が増加するというエラーをもたらす。
【０００９】
したがって、最近は、遮蔽絶縁膜１３０としてアルミニウムオキサイド（Ａｌ２Ｏ３）膜などの高誘電率の絶縁膜を使用し、コントロールゲート電極１４０として仕事関数が充分に大きい金属ゲートを使用することで、コントロールゲート電極１４０内の電子のバックワードトンネリングを防止する構造が提案されている。上記のような構造は、ＭＡＮＯＳ（Ｍｅｔａｌ―Ａｌｕｍｉｎａ―Ｎｉｔｒｉｄｅ―Ｏｘｉｄｅ―Ｓｉｌｉｃｏｎ）で表現されることもある。しかしながら、この場合、バックワードトンネリング現象は防止されるが、消去動作速度が依然として充分でないので、消去動作が行われた後も充分に低いしきい電圧を得るのに限界があった。
【００１０】
【特許文献１】米国特許出願公開第２００６／１１８８５８号明細書
【特許文献２】米国特許第４，８７０，４７０号明細書
【特許文献３】米国特許第６，９９８，３１７号明細書
【特許文献４】米国特許第７，００５，３５５号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、消去動作の速度が向上し、消去動作が行われた後も充分に低いしきい電圧を得られる電荷トラップ層を有する不揮発性メモリ素子を提供することにある。
【００１２】
本発明が解決しようとする他の技術的課題は、前記電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の一実施例に係る不揮発性メモリ素子は、基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置される化学量論的シリコン窒化膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備える。
【００１４】
前記トンネリング層は、シリコン酸化（ＳｉＯ２）膜である。前記シリコン酸化（ＳｉＯ２）膜は、少なくとも２０Å〜６０Åの厚さを有することが好ましい。
【００１５】
前記電荷トラップ層は、６０Å〜１８０Åの厚さを有することが好ましい。
【００１６】
前記化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することが好ましい。
【００１７】
前記化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５である。
【００１８】
前記化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３である。
【００１９】
前記シリコンリッチシリコン窒化膜は、４０Å〜１２０Åの厚さを有することが好ましい。
【００２０】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、０．８５：１〜３：１である。
【００２１】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、１：１である。
【００２２】
前記遮蔽層は、アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含む。前記アルミニウムオキサイド（Ａｌ２Ｏ３）膜は、５０Å〜３００Åの厚さを有することが好ましい。
【００２３】
前記遮蔽層は、化学気相蒸着法によって蒸着されたシリコン酸化膜を含むこともある。
【００２４】
前記遮蔽層は、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜、またはこれらの組み合わせを含むこともある。
【００２５】
前記コントロールゲート電極は、ポリシリコン膜を含む。
【００２６】
前記コントロールゲート電極は、仕事関数が４．５ｅＶ以上である金属膜を含むこともある。
【００２７】
前記金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを含む。
【００２８】
本発明の他の実施例に係る不揮発性メモリ素子は、基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置される第１化学量論的シリコン窒化膜、シリコンリッチシリコン窒化膜及び第２化学量論的シリコン窒化膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備える。
【００２９】
前記電荷トラップ層は、６０Å〜１８０Åの厚さを有することが好ましい。
【００３０】
前記第１化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することが好ましい。
【００３１】
前記第１化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５である。
【００３２】
前記第１化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３である。
【００３３】
前記シリコンリッチシリコン窒化膜は、２０Å〜６０Åの厚さを有することが好ましい。
【００３４】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、０．８５：１〜３：１である。
【００３５】
前記シリコンリッチシリコン窒化膜のシリコンと窒素の比率は、１：１である。
【００３６】
前記第２化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さを有することが好ましい。
【００３７】
前記第２化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．２〜１：１．５である。
【００３８】
前記第２化学量論的シリコン窒化膜のシリコンと窒素の比率は、１：１．３３である。
【００３９】
前記遮蔽層は、アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含む。前記アルミニウムオキサイド（Ａｌ２Ｏ３）膜は、５０Å〜３００Åの厚さを有することが好ましい。
【００４０】
前記遮蔽層は、化学気相蒸着法によって蒸着されたシリコン酸化膜を含む。
【００４１】
前記遮蔽層は、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜、またはこれらの組み合わせを含むこともある。
【００４２】
前記コントロールゲート電極は、ポリシリコン膜を含む。
【００４３】
前記コントロールゲート電極は、仕事関数が４．５ｅＶ以上である金属膜を含むこともある。
【００４４】
前記金属膜は、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを含む。
【００４５】
本発明の更に他の実施例に係る不揮発性メモリ素子は、基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置されるシリコンオキシナイトライド膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備える。
【００４６】
本発明の更に他の実施例に係る不揮発性メモリ素子は、基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置される第１シリコンオキシナイトライド膜、シリコンリッチシリコン窒化膜及び第２シリコンオキシナイトライド膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備える。
【００４７】
本発明の一実施例に係る不揮発性メモリ素子の製造方法は、基板上にトンネリング層を形成する工程と、前記トンネリング層上に化学量論的シリコン窒化膜を形成する工程と、前記化学量論的シリコン窒化膜上にシリコンリッチシリコン窒化膜を形成する工程と、前記シリコンリッチシリコン窒化膜上に遮蔽層を形成する工程と、前記遮蔽層上にコントロールゲート電極を形成する工程とを含む。
【００４８】
前記化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成する。
【００４９】
前記化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行う。
【００５０】
前記化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成する。
【００５１】
前記化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成する。
【００５２】
前記シリコンリッチシリコン窒化膜は、４０Å〜１２０Åの厚さで形成する。
【００５３】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を０．８５：１〜３：１にして形成する。
【００５４】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を１：１にして形成する。
【００５５】
前記遮蔽層は、高誘電率の絶縁膜で形成する。
【００５６】
前記遮蔽層は、化学気相蒸着方法を用いた酸化膜で形成することもある。
【００５７】
前記遮蔽層を形成した後、急速熱処理を行う工程をさらに含む。
【００５８】
前記コントロールゲート電極は、ポリシリコン膜を含んで形成する。
【００５９】
前記コントロールゲート電極は、金属膜を含んで形成する。
【００６０】
本発明の他の実施例に係る不揮発性メモリ素子の製造方法は、基板上にトンネリング層を形成する工程と、前記トンネリング層上に第１化学量論的シリコン窒化膜を形成する工程と、前記第１化学量論的シリコン窒化膜上にシリコンリッチシリコン窒化膜を形成する工程と、前記シリコンリッチシリコン窒化膜上に第２化学量論的シリコン窒化膜を形成する工程と、前記第２化学量論的シリコン窒化膜上に遮蔽層を形成する工程と、前記遮蔽層上にコントロールゲート電極を形成する工程とを含む。
【００６１】
前記第１化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成する。
【００６２】
前記第１化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行う。
【００６３】
前記第１化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成する。
【００６４】
前記第１化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成する。
【００６５】
前記シリコンリッチシリコン窒化膜は、２０Å〜６０Åの厚さで形成する。
【００６６】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を０．８５：１〜３：１にして形成する。
【００６７】
前記シリコンリッチシリコン窒化膜は、シリコンと窒素の比率を１：１にして形成する。
【００６８】
前記第２化学量論的シリコン窒化膜は、２０Å〜６０Åの厚さで形成する。
【００６９】
前記第２化学量論的シリコン窒化膜の形成は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて行う。
【００７０】
前記第２化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．２〜１：１．５にして形成する。
【００７１】
前記第２化学量論的シリコン窒化膜は、シリコンと窒素の比率を１：１．３３にして形成する。
【００７２】
前記遮蔽層は、高誘電率の絶縁膜で形成する。
【００７３】
前記遮蔽層は、化学気相蒸着方法を用いた酸化膜で形成することもある。
【００７４】
前記遮蔽層を形成した後、急速熱処理を行う工程をさらに含む。
【００７５】
前記コントロールゲート電極は、ポリシリコン膜を含んで形成する。
【００７６】
前記コントロールゲート電極は、金属膜を含んで形成することもある。
【００７７】
本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法は、基板上にトンネリング層を形成する工程と、前記トンネリング層上にシリコンオキシナイトライド膜を形成する工程と、前記シリコンオキシナイトライド膜上にシリコンリッチシリコン窒化膜を形成する工程と、前記シリコンリッチシリコン窒化膜上に遮蔽層を形成する工程と、前記遮蔽層上にコントロールゲート電極を形成する工程とを含む。
【００７８】
本発明の更に他の実施例に係る不揮発性メモリ素子の製造方法は、基板上にトンネリング層を形成する工程と、前記トンネリング層上に第１シリコンオキシナイトライド膜を形成する工程と、前記第１シリコンオキシナイトライド膜上にシリコンリッチシリコン窒化膜を形成する工程と、前記シリコンリッチシリコン窒化膜上に第２シリコンオキシナイトライド膜を形成する工程と、前記第２シリコンオキシナイトライド膜上に遮蔽層を形成する工程と、前記遮蔽層上にコントロールゲート電極を形成する工程とを含む。
【発明の効果】
【００７９】
本発明に係る電荷トラップ層を有する不揮発性メモリ素子及びその製造方法によると、電荷トラップ層として化学量論的シリコン窒化膜とシリコンリッチシリコン窒化膜の２層膜、または、化学量論的シリコン窒化膜、シリコンリッチシリコン窒化膜及び化学量論的シリコン窒化膜の３層膜構造を用いることで、リテンション特性の劣化なしに消去動作速度を増加させることができ、効率的な消去動作を得られるという効果がある。
【発明を実施するための最良の形態】
【００８０】
以下、本発明の好適な実施例を添付の図面に基づいて説明する。しかし、本発明の実施例は、多様な形態に変形可能であり、本発明の範囲は、後述する実施例によって限定されるものとして解析されてはならない。
【００８１】
図２は、本発明の一実施例に係る電荷トラップ層を有する不揮発性メモリ素子を示す断面図で、図３は、図２に示した不揮発性メモリ素子の電荷トラップ層内のＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）結果を示すグラフである。
【００８２】
図２に示すように、本実施例に係る電荷トラップ層を有する不揮発性メモリ素子は、基板２００上に順次配置されるトンネリング層２１０、電荷トラップ層２２０としての化学量論的シリコン窒化（ｓｔｏｉｃｈｉｏｍｅｔｒｉｃ  Ｓｉ３Ｎ４）膜２２１及びシリコンリッチシリコン窒化膜２２２、遮蔽層２３０及びコントロールゲート電極２４０を含む。基板２００は、チャネル領域２０４によって互いに離隔して配置される不純物領域２０２を有する。基板２００は、シリコン基板であり、場合によっては、絶縁膜上のシリコン（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ；ＳＯＩ）などの他の基板でもある。不純物領域２０２は、通常のソース／ドレイン領域である。
【００８３】
トンネリング層２１０は、絶縁層であるが、この絶縁層を所定条件下で貫通することで、電子またはホールなどの電荷キャリアが電荷トラップ層２２０内に注入される。トンネリング層２１０としては、シリコン酸化（ＳｉＯ２）膜を用いることができ、この場合、シリコン酸化膜は、約２０Å〜６０Åの厚さを有する。シリコン酸化膜の厚さが過度に薄い場合、繰り返される電荷キャリアのトンネリングによってシリコン酸化膜の劣化をもたらし、素子の安全性を低下させる。また、シリコン酸化膜の厚さが過度に厚い場合、電荷キャリアのトンネリングが円滑に行われない。
【００８４】
電荷トラップ層２２０は、トンネリング層２１０を通して注入された電子やホールをトラップする機能を有する絶縁層である。この電荷トラップ層２２０は、化学量論的シリコン窒化膜２２１及びシリコンリッチシリコン窒化膜２２２が順次積層される２層構造を有する。化学量論的シリコン窒化膜２２１は、約２０Å〜６０Åの厚さを有する。シリコンリッチシリコン窒化膜２２２は、約４０Å〜１２０Åの厚さを有する。したがって、電荷トラップ層２２０の厚さは、約６０Å〜１８０Åになる。化学量論的シリコン窒化膜２２１には各シリコン間の結合がないが、シリコンリッチシリコン窒化膜２２２には各シリコン間の結合が存在するので、ホールトラップが相対的に容易に発生する。したがって、トラップされた電子の除去速度が速く、ホールトラップによる消去速度増加及び消去後の充分に低いしきい電圧分布が示される。化学量論的シリコン窒化膜２２１のシリコンと窒素の比率は、約１：１．２〜１：１．５であるが、約１：１．３３であることが好ましい。シリコンリッチシリコン窒化膜２２２のシリコンと窒素の比率は、約０．８５：１〜３：１であるが、約１：１であることが好ましい。
【００８５】
トンネリング層２１０上の電荷トラップ層２２０での原子の種類及び量を分析したＡＥＳ結果を見ると、図３に示すように、約１分〜２分間のスパッタ時間の間（図面の"Ａ"を参照）には、シリコン３１０と窒素３２０の比が約１：１になり、約３分前後のスパッタ時間の間（図面の"Ｂ"を参照）には、シリコン３１０と窒素３２０の比が約３：４になることが分かる。この結果は、トンネリング層２１０の直ぐ上の化学量論的シリコン窒化膜２２１では、シリコンと窒素の比が約３：４になり、化学量論的シリコン窒化膜２２１上のシリコンリッチシリコン窒化膜２２２では、シリコンと窒素の比が約１：１になることを意味する。
【００８６】
本発明の他の実施例によると、化学量論的シリコン窒化膜２２１の代りに、シリコンオキシナイトライド（ＳｉＯＮ）膜を用いることができる。シリコンオキシナイトライド（ＳｉＯＮ）膜の場合、化学量論的シリコン窒化膜２２１より相対的に優れたトラップ能力を有するので、リテンション特性が増加する。
【００８７】
遮蔽層２３０は、電荷トラップ層２２０とコントロールゲート電極２４０との間の電荷移動を遮断するための絶縁層である。この遮蔽層２３０は、化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法によって蒸着されたシリコン酸化（ＳｉＯ２）膜であるか、アルミニウムオキサイド（Ａｌ２Ｏ３）膜を含む。場合によっては、アルミニウムオキサイド（Ａｌ２Ｏ３）膜以外の他の高誘電率の絶縁膜、例えば、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜やこれらの組み合わせを含む。遮蔽層２３０としてアルミニウムオキサイド（Ａｌ２Ｏ３）膜を用いる場合、その厚さを約５０Å〜３００Åにする。
【００８８】
コントロールゲート電極２４０は、基板２００内のチャネル領域２０４からの電子やホールが電荷トラップ層２２０内のトラップサイトにトラップされるように、所定大きさのバイアスを印加するためのものである。コントロールゲート電極２４０は、ポリシリコン膜または金属膜である。コントロールゲート電極２４０がポリシリコン膜である場合、ＳＯＮＯＳ構造になり、コントロールゲート電極２４０が金属膜である場合、ＭＯＮＯＳ構造となる。コントロールゲート電極２４０が金属膜で、遮蔽層２３０がアルミニウムオキサイド（Ａｌ２Ｏ３）膜である場合、ＭＡＮＯＳ構造となる。ポリシリコン膜には不純物がドーピングされ、この不純物はｎ型不純物である。ＭＯＮＯＳ構造またはＭＡＮＯＳ構造を形成するために、コントロールゲート電極２４０として用いる金属膜は、仕事関数が約４．５ｅＶ以上の金属物質膜、例えば、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを含む。図面に示していないが、コントロールゲート電極２４０上には、コントロールゲートラインの抵抗を減少させるための低抵抗膜（図示せず）が配置される。低抵抗膜は、コントロールゲート電極２４０として用いられる物質によって変わり得るが、これは、コントロールゲート電極２４０と低抵抗膜の界面での反応程度によって左右される。
【００８９】
上記のような不揮発性メモリ素子を製造するために、まず、シリコン基板などの基板２００に不純物領域２０２を形成し、各不純物領域２０２の間にチャネル領域２０４を形成する。次に、基板２００上にトンネリング層２１０を形成する。トンネリング層２１０は、約２０Å〜６０Å厚さのシリコン酸化膜で形成する。次に、トンネリング層２１０上に電荷トラップ層２２０を形成する。このために、まず、トンネリング層２１０上に化学量論的シリコン窒化膜２２１を形成し、次いで、その上にシリコンリッチシリコン窒化膜２２２を形成する。本発明の他の実施例では、化学量論的シリコン窒化膜２２１を形成する代りに、シリコンオキシナイトライド膜を形成することもできる。
【００９０】
化学量論的シリコン窒化膜２２１は、原子層蒸着（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）方法または化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）方法を用いて形成し、その厚さを約２０Å〜６０Åにする。化学量論的シリコン窒化膜２２１の形成時、シリコンと窒素の比率を約１：１．２〜１：１．５にするが、約１：１．３３にすることが好ましい。シリコンリッチシリコン窒化膜２２２も、原子層蒸着（ＡＬＤ）方法や化学気相蒸着（ＣＶＤ）方法を用いて形成し、その厚さを約４０Å〜１２０Åにし、全体の電荷トラップ層２２０の厚さを約６０Å〜１８０Åにする。シリコンリッチシリコン窒化膜２２２の形成時、シリコンと窒素の比率を約０．８５：１〜３：１にするが、約１：１にすることが好ましい。シリコンと窒素の比率は、シリコンソースガス（例えば、ＤＣＳ（ＤｉＣｈｏｌｒｏＳｉｌａｎｅ））と、窒素ソースガス（例えば、ＮＨ３）の供給率調節によって適切に調節される。
【００９１】
電荷トラップ層２２０を２層膜構造で形成した後、その上に遮蔽層２３０を形成する。遮蔽層２３０は、化学気相蒸着（ＣＶＤ）方法による酸化膜で形成するか、素子特性を向上させるためにアルミニウムオキサイド（Ａｌ２Ｏ３）膜で形成する。遮蔽層２３０をアルミニウムオキサイド（Ａｌ２Ｏ３）膜で形成する場合、約５０Å〜３００Å厚さのアルミニウムオキサイド（Ａｌ２Ｏ３）膜を蒸着した後、急速熱処理（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ； ＲＴＰ）を行い、蒸着されたアルミニウムオキサイド（Ａｌ２Ｏ３）膜を密集化させる。場合によっては、アルミニウムオキサイド（Ａｌ２Ｏ３）膜の他にも、高誘電率の誘電体膜、例えば、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜、またはこれらの組み合わせを用いて遮蔽層２３０を形成することもできる。
【００９２】
次に、遮蔽層２３０上にコントロールゲート電極２４０を形成し、必要な場合、その上に低抵抗膜を形成する。コントロールゲート電極２４０は、ポリシリコン膜または金属膜で形成する。ポリシリコン膜を用いる場合、ｎ型不純物がドーピングされたポリシリコン膜を用いる。金属膜を用いる場合、仕事関数が約４．５ｅＶ以上の金属物質、例えば、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを用いる。
【００９３】
上記のように、基板２００上にトンネリング層２１０と、化学量論的シリコン窒化膜２２１及びシリコンリッチシリコン窒化膜２２２からなる電荷トラップ層２２０と、遮蔽層２３０と、コントロールゲート電極２４０とを順次形成した後、例えば、ハードマスク膜パターンを用いた通常のパターニングを行う。
【００９４】
図４は、本発明の他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子を示す断面図である。
【００９５】
図４に示すように、本実施例に係る電荷トラップ層を有する不揮発性メモリ素子は、基板４００内で不純物領域４０２によって限定されるチャネル領域４０４上に順次配置されるトンネリング層４１０と、電荷トラップ層４２０としての第１化学量論的シリコン窒化膜４２１、シリコンリッチシリコン窒化膜４２２及び第２化学量論的シリコン窒化膜４２３と、遮蔽層４３０と、コントロールゲート電極４４０とを含む。本実施例に係る不揮発性メモリ素子は、電荷トラップ層４２０として第１化学量論的シリコン窒化膜４２１、シリコンリッチシリコン窒化膜４２２及び第２化学量論的シリコン窒化膜４２３が順次積層される３層構造である点で、２層構造の電荷トラップ層４２０を有する上述した実施例と異なる。
【００９６】
具体的に説明すると、トンネリング層４１０上に第１化学量論的シリコン窒化膜４２１が配置されるが、この第１化学量論的シリコン窒化膜４２１は、約２０Å〜６０Åの厚さを有する。第１化学量論的シリコン窒化膜４２１のシリコンと窒素の比率は、約１：１．２〜１：１．５であるが、約１：１．３３であることが好ましい。シリコンリッチシリコン窒化膜４２２も、約２０Å〜６０Åの厚さを有する。シリコンリッチシリコン窒化膜４２２のシリコンと窒素の比率は、約０．８５：１〜３：１であるが、約１：１であることが好ましい。第２化学量論的シリコン窒化膜４２３も、約２０Å〜６０Åの厚さを有する。第２化学量論的シリコン窒化膜４２３のシリコンと窒素の比率は、約１：１．２〜１：１．５であるが、１：１．３３であることが好ましい。全体の電荷トラップ層４２０の厚さは、約６０Å〜１８０Åである。
【００９７】
本実施例の場合、シリコンリッチシリコン窒化膜４２２と遮蔽層４３０との間に第２化学量論的シリコン窒化膜４２３が配置されるので、シリコンリッチシリコン窒化膜４２２から遮蔽層４３０への漏洩電流発生が抑制され、リテンション特性が向上する。そして、コントロールゲート電極４４０からシリコンリッチシリコン窒化膜４２２内へのバックワードトンネリングを一層抑制することができる。その結果、遮蔽層４３０の厚さを相対的に一層減少させることができる。他の実施例では、第１化学量論的シリコン窒化膜４２１及び第２化学量論的シリコン窒化膜４２３の代りに、第１シリコンオキシナイトライド膜及び第２シリコンオキシナイトライド膜をそれぞれ用いる。
【００９８】
上記のような不揮発性メモリ素子を製造するために、まず、シリコン基板などの基板４００に不純物領域４０２を形成し、各不純物領域４０２の間にチャネル領域４０４を形成する。次に、基板４００上にトンネリング層４１０を形成する。トンネリング層４１０は、約２０Å〜６０Å厚さのシリコン酸化膜で形成する。次に、トンネリング層４１０上に電荷トラップ層４２０を形成する。このために、まず、トンネリング層４１０上に第１化学量論的シリコン窒化膜４２１を形成し、その上にシリコンリッチシリコン窒化膜４２２を形成し、次いで、その上に第２化学量論的シリコン窒化膜４２３を形成する。他の実施例では、第１化学量論的シリコン窒化膜４２１の代りに、第１シリコンオキシナイトライド膜を形成し、第２化学量論的シリコン窒化膜４２３の代りに、第２シリコンオキシナイトライド膜を形成することもできる。
【００９９】
第１化学量論的シリコン窒化膜４２１は、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて形成し、その厚さを約２０Å〜６０Åにする。第１化学量論的シリコン窒化膜４２１の形成時、シリコンと窒素の比率を約１：１．２〜１：１．５にするが、約１：１．３３にすることが好ましい。シリコンリッチシリコン窒化膜４２２も、原子層蒸着（ＡＬＤ）方法や化学気相蒸着（ＣＶＤ）方法を用いて形成し、その厚さを約２０Å〜６０Åにする。シリコンリッチシリコン窒化膜４２２の形成時、シリコンと窒素の比率を約０．８５：１〜３：１にするが、約１：１にすることが好ましい。シリコンと窒素の比率は、シリコンソースガス（例えば、ＤＣＳ（ＤｉＣｈｏｌｒｏＳｉｌａｎｅ））と、窒素ソースガス（例えば、ＮＨ３）の供給率調節によって適切に調節される。第２化学量論的シリコン窒化膜２２３も、原子層蒸着（ＡＬＤ）方法または化学気相蒸着（ＣＶＤ）方法を用いて形成し、その厚さを約２０Å〜６０Åにし、全体の電荷トラップ層４２０の厚さを約６０Å〜１８０Åにする。第２化学量論的シリコン窒化膜４２３の形成時、シリコンと窒素の比率を約１：１．２〜１：１．５にするが、約１：１．３３にすることが好ましい。
【０１００】
電荷トラップ層４２０を３層膜構造で形成した後、その上に遮蔽層４３０を形成する。遮蔽層４３０は、化学気相蒸着（ＣＶＤ）方法による酸化膜で形成するか、素子特性を向上させるためにアルミニウムオキサイド（Ａｌ２Ｏ３）膜で形成する。遮蔽層４３０をアルミニウムオキサイド（Ａｌ２Ｏ３）膜で形成する場合、約５０Å〜３００Å厚さのアルミニウムオキサイド（Ａｌ２Ｏ３）膜を蒸着した後、急速熱処理（ＲＴＰ）を行い、蒸着されたアルミニウムオキサイド（Ａｌ２Ｏ３）膜を密集化させる。場合によっては、アルミニウムオキサイド（Ａｌ２Ｏ３）膜の他にも、高誘電率の誘電体膜、例えば、ハフニウムオキサイド（ＨｆＯ２）膜、ハフニウムアルミニウムオキサイド（ＨｆＡｌＯ）膜、ジルコニウムオキサイド（ＺｒＯ２）膜や、これらの組み合わせを用いて遮蔽層４３０を形成することもできる。
【０１０１】
次に、遮蔽層４３０上にコントロールゲート電極４４０を形成し、必要であれば、その上に低抵抗膜を形成する。コントロールゲート電極４４０は、ポリシリコン膜または金属膜で形成する。ポリシリコン膜を用いる場合、ｎ型不純物がドーピングされたポリシリコン膜を用いる。金属膜を用いる場合、仕事関数が約４．５ｅＶ以上の金属物質、例えば、チタニウムナイトライド（ＴｉＮ）膜、タンタルナイトライド（ＴａＮ）膜、ハフニウムナイトライド（ＨｆＮ）膜、タングステンナイトライド（ＷＮ）膜、またはこれらの組み合わせを用いる。
【０１０２】
上記のように、基板４００上にトンネリング層４１０と、第１化学量論的シリコン窒化膜４２１、シリコンリッチシリコン窒化膜４２２及び第２化学量論的シリコン窒化膜４２３からなる電荷トラップ層４２０と、遮蔽層４３０と、コントロールゲート電極４４０とを順次形成した後、例えば、ハードマスク膜パターンを用いた通常のパターニングを行う。
【０１０３】
図５は、本発明に係る電荷トラップ層を有する不揮発性メモリ素子のプログラム特性を示すグラフである。
【０１０４】
図５に示すように、プログラム時間によるデルタしきい電圧△ＶＴの変化を見ると、既存の化学量論的シリコン窒化膜の単一膜で電荷トラップ層を構成する場合（図面の"５１０"で示した線を参照）と、本発明のように化学量論的シリコン窒化膜とシリコンリッチシリコン窒化膜の２層膜で電荷トラップ層を構成する場合（図面の"５２０"で示した線を参照）、類似した結果を示すが、プログラム時間の小さい区間では、本発明のように電荷トラップ層を構成する場合にやや優れた特性を示すことが分かる。
【０１０５】
図６は、本発明に係る電荷トラップ層を有する不揮発性メモリ素子の消去特性を示すグラフである。
【０１０６】
図６に示すように、消去時間によるデルタしきい電圧△ＶＴの変化を見ると、既存の化学量論的シリコン窒化膜の単一膜で電荷トラップ層を構成する場合（図面の"６１０"で示した線を参照）に比べて、本発明のように化学量論的シリコン窒化膜とシリコンリッチシリコン窒化膜の２層膜で電荷トラップ層を構成する場合（図面の"６２０"で示した線を参照）にデルタしきい電圧△ＶＴが大いに減少する結果を示し、これによって、消去動作時、本発明のように電荷トラップ層を構成する場合に、消去速度動作及びしきい電圧側面で非常に優れた特性を示すことが分かる。
【０１０７】
以上、本発明を好適な実施例に基づいて詳細に説明してきたが、本発明は、この実施例によって限定されるものでなく、本発明の技術的思想内で当分野で通常の知識を有する者によって多様に変形可能である。
【図面の簡単な説明】
【０１０８】
【図１】一般的な電荷トラップ層を有する不揮発性メモリ素子を示す断面図である。
【図２】本発明の一実施例に係る電荷トラップ層を有する不揮発性メモリ素子を示す断面図である。
【図３】図２に示した不揮発性メモリ素子の電荷トラップ層内のＡＥＳ（Ａｕｇｅｒ  Ｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）結果を示すグラフである。
【図４】本発明の他の実施例に係る電荷トラップ層を有する不揮発性メモリ素子を示す断面図である。
【図５】本発明に係る電荷トラップ層を有する不揮発性メモリ素子のプログラム特性を示すグラフである。
【図６】本発明に係る電荷トラップ層を有する不揮発性メモリ素子の消去特性を示すグラフである。
【符号の説明】
【０１０９】
１００  半導体基板、１０２  不純物領域、１０４  チャネル領域、１１０  トンネル絶縁膜、１２０  シリコン窒化膜、１３０  遮蔽絶縁膜、１４０  コントロールゲート電極、２００  基板、２０２  不純物領域、２０４    チャネル領域、２１０  トンネリング層、２２０  電荷トラップ層、２２１      化学量論的シリコン窒化膜、２２２  シリコンリッチシリコン窒化膜、２２３  化学量論的シリコン窒化膜、２３０  遮蔽層、２４０  コントロールゲート電極、３１０  シリコン、３２０  窒素、４００  基板、４０２  不純物領域、４０４  チャネル領域、４１０  トンネリング層、４２０  電荷トラップ層、４２１  化学量論的シリコン窒化膜、４２２  シリコンリッチシリコン窒化膜、４２３  化学量論的シリコン窒化膜、４３０  遮蔽層、４４０  コントロールゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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