(57)【要約】【課題】半導体製造プロセスのばらつきによるタイミング設計上の制約を緩和し、製造後の歩留まりを向上させることができる半導体集積回路を提供する。【解決手段】異なる半導体チップの一部であって、各々に特性の相関がない素子同士を、特性のばらつきをキャンセルするように組み合わせて、クロック信号をドライブするバッファを構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部接続用のバンプと、当該バンプと電気的に接続した第１の信号配線とを有する第１の半導体チップと、前記第１の半導体チップにおけるバンプと鏡面対称な位置に配置された外部接続用のパッドと、当該パッドと電気的に接続した第２の信号配線とを有する第２の半導体チップとを備え、
鏡面対称に配置された前記バンプと前記パッドが接触するように前記第１の半導体チップと前記第２の半導体チップとを貼り合わせて、前記バンプ及び前記パッドを介して前記第１の信号配線と前記第２の信号配線を電気的に接続した半導体集積回路。
【請求項２】
第１の半導体チップの信号配線と第２の半導体チップの信号配線を、鏡面対称な位置に配置配線したことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
第１の半導体チップ及び第２の半導体チップに配置した信号配線の全て又は一部は、同期回路におけるフリップフロップのクロック端子へクロック信号を供給するクロック配線であることを特徴とする請求項１または請求項２記載の半導体集積回路。
【請求項４】
第１の半導体チップ及び第２の半導体チップにおける各信号配線は、互いの遅延特性のばらつきを相殺する遅延特性を有することを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体集積回路。
【請求項５】
第１の半導体チップ及び第２の半導体チップの少なくとも一方に、信号配線を介して信号伝達されて当該半導体集積回路の機能を実現する内部回路を実装したことを特徴とする請求項１から請求項４のうちのいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路に関するものである。
【背景技術】
【０００２】
一般的に、半導体チップにデジタル回路を構成した半導体集積回路は、同期回路で構成される。この同期回路は、回路の内部に分配されるクロック信号をタイミングの元として動作する。また、半導体集積回路の同期は、半導体集積回路に入力されるクロック信号をメインクロックバッファ及びサブブロックバッファを経由して各フリップフロップのクロック端子に入力することでなされる。
【０００３】
この構成において、各フリップフロップのクロック端子におけるクロック信号の時間差（クロックスキュー）が発生すると、誤動作の原因となる。このため、従来の半導体集積回路のクロック供給回路では、配線遅延や負荷を考慮して全てのフリップフロップのクロック端子への遅延値が同一となるようにバッファの挿入、配置、配線を行うクロックツリー回路が構成されていた。
【０００４】
例えば、特許文献１には、クロックスキューの小さいクロックツリー回路を構成するために、クロック配線とバッファを、バッファや配線距離が一定なパネルの組み合わせで構成する技術が提案されている。また、従来では、クロックスキューを一定の範囲に収めるためにクロックドライバとフリップフロップの配置を自動的に調整するクロックツリー合成（ＣＴＳ）が広く使われている（例えば、非特許文献１）。
【０００５】
【特許文献１】特開平７−８６４１６号公報（第３頁−第５頁、第１図）
【非特許文献１】深山正幸・北川章夫・秋田純一・鈴木政国著「ＨＤＬによるＶＬＳＩ設計」共立出版、1999年6月20日、P117
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の半導体集積回路は、クロックの供給源となるバッファの配置とクロックが到着するフリップフロップの配置に依存してフリップフロップごとにクロック配線の配線距離が異なることにより発生するクロックスキューを低減することを目的としており、この目的のためには効果が期待できていた。
【０００７】
クロックスキューの発生要因としては、上述したクロック配線の配線距離の違いによるものの他、半導体製造上の配線の寸法や素子の特性、性能等のばらつきも挙げられる。従来の半導体集積回路のクロック周波数では、このようなばらつきに起因するクロックスキューが管理すべき信号の遅延時間に対して十分小さかったため、上述した配線距離の違いによるクロックスキューのみを考慮すれば十分であった。
【０００８】
しかしながら、半導体製造プロセスが微細化するに伴って動作クロック周波数が大きくなる傾向にあり、これにより信号の遅延値が小さくなることから、半導体製造上のばらつきに起因するクロックスキューが相対的に大きくなってその影響を無視することができなくなってきている。
【０００９】
特に、従来の半導体集積回路における設計手法で、このばらつきに起因するスキューを考慮に入れると、同期設計のタイミングマージンをクロックスキュー相当分だけ削らなければならず、タイミングマージンが非常に小さくなる。このため、著しく膨大な設計期間を要するか、あるいは設計が困難となるという課題があった。
【００１０】
また、タイミングマージンを確保するために製造後の半導体チップの検査条件を厳しくすることを前提に設計や製造を行う場合もあるが、この場合、製造した半導体チップの不良率が高くなり歩留まりが悪化するという課題があった。これにより、良品チップあたりのコストが著しく増大してしまう。
【００１１】
この発明は、上記のような課題を解決するためになされたもので、半導体製造プロセスのばらつきによるタイミング設計上の制約を緩和し、製造後の歩留まりを向上させることができる半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る半導体集積回路は、外部接続用のバンプと、当該バンプと電気的に接続した第１の信号配線とを有する第１の半導体チップと、第１の半導体チップにおけるバンプと鏡面対称な位置に配置された外部接続用のパッドと、当該パッドと電気的に接続した第２の信号配線とを有する第２の半導体チップとを備え、鏡面対称に配置されたバンプと前記パッドが接触するように第１の半導体チップと第２の半導体チップとを貼り合わせて、バンプ及びパッドを介して第１の信号配線と第２の信号配線を電気的に接続したものである。
【発明の効果】
【００１３】
この発明によれば、外部接続用のバンプと、当該バンプと電気的に接続した第１の信号配線とを有する第１の半導体チップと、第１の半導体チップにおけるバンプと鏡面対称な位置に配置された外部接続用のパッドと、当該パッドと電気的に接続した第２の信号配線とを有する第２の半導体チップとを備え、鏡面対称に配置されたバンプと前記パッドが接触するように第１の半導体チップと第２の半導体チップとを貼り合わせて、バンプ及びパッドを介して第１の信号配線と第２の信号配線を電気的に接続したので、半導体製造プロセスのばらつきによるタイミング設計上の制約を緩和し、製造後の歩留まりを向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、この発明の実施の形態１による半導体集積回路の構成を示す図であり、図１（ａ）は実施の形態１による半導体集積回路を構成する半導体チップを概略的に示しており、図１（ｂ）は図１（ａ）中の半導体チップを貼り合わせてなる半導体集積回路のＡ１−Ａ１線（Ａ２−Ａ２線）での断面図を示している。図１（ａ）において、半導体チップ（第１の半導体チップ）１は、チップ内部にクロック分配回路２を有し、チップ表面にクロック分配回路２に電気的に接続された外部接続用端子であるバンプ３が設けられている。また、半導体チップ１には、ユーザ回路７ａ，７ｂ，７ｃが実装される。
【００１５】
半導体チップ（第２の半導体チップ）１０１は、半導体チップ１上に配置及び配線されたクロック分配回路２と同様の機能を有するクロック分配回路１０２を有し、クロック分配回路１０２は半導体チップ１上のクロック分配回路２と鏡面対称な位置に配置及び配線される。また、半導体チップ１０１の表面には、半導体チップ１のバンプ３と鏡面対称な位置にパッド１０３が配置される。さらに、半導体チップ１０１には、図１（ｂ）に示す半導体集積回路２０１において、バンプ３及びパッド１０３を介してユーザ回路７ａ，７ｂ，７ｃと信号伝送がなされるユーザ回路１０７ａ，１０７ｂ，１０７ｃが実装される。
【００１６】
ここで、バンプ３とは、半導体チップ１の表面に形成されて別の半導体チップあるいは接続基板等との間で信号を直接やり取りする突起状の端子を指し、蒸着、めっきや印刷等のプロセスで形成される。なお、本発明において、バンプ３の材質や形成方法については特に限定しない。また、ユーザ回路７ａ，７ｂ，７ｃ及びユーザ回路１０７ａ，１０７ｂ，１０７ｃは、実施の形態１による半導体集積回路の機能を実現する内部回路である。
【００１７】
図１（ｂ）に示すように、この実施の形態１による半導体集積回路２０１は、鏡面対称に配置されたクロック分配回路２，１０２が向かい合わせになるように半導体チップ１と半導体チップ１０１とを貼り合わせて構成される。この構成において、半導体チップ１のバンプ３と半導体チップ１０２のパッド１０３との位置がちょうど一致して接触し電気的に接続される。
【００１８】
図２は、図１（ｂ）中の半導体集積回路における電気回路例を示す図であり、バンプ３及びパッド１０３を介して半導体チップ１のクロック配線４と半導体チップ１０１のクロック配線１０４とを電気的に接続して構成される電気回路を示している。図２において、クロック配線（第１の信号配線）４は、図１（ａ）に示すクロック分配回路２の一部分を構成する配線であり、クロック配線（第２の信号配線）１０４は、クロック分配回路１０２の一部分を構成する配線である。
【００１９】
上述したように、クロック分配回路２及びクロック分配回路１０２は、鏡面対象に配置される点を除いては同一の構成となっているので、クロック配線４の一端に接続されるクロックバッファ５と、クロック配線１０４の一端に接続されるクロックバッファ１０５とは同じ仕様のバッファとなる。また、クロック配線４，１０４の他端は、フリップフロップ６，１０６のクロック端子に入力される。この場合も同様に、クロック配線４に接続されるフリップフロップ６とクロック配線１０４に接続されるフリップフロップ１０６とは同一の構成となる。
【００２０】
また、半導体チップ１及び半導体チップ２は、シリコンウェハ表面に回路形成する既存の一般的な半導体プロセスにより製造される。この既存の半導体製造プロセスで製造される半導体チップの性能は、半導体製造プロセスのばらつきに応じて半導体チップごとに一定範囲内のばらつきを有し、さらに同一半導体チップ内で比較しても一定範囲内でランダムなばらつきを持っている。
【００２１】
従って、クロック配線４，１０４上の金属配線及びバッファ等の素子の特性も、半導体製造プロセスのばらつきの影響を受ける。つまり、図２に示すクロック配線４及びクロック配線１０４とバッファ５及びバッファ１０５とは、設計上の理論値から一定範囲の予測できないランダムなばらつき分だけずれた寸法や特性で製造される。
【００２２】
また、図２に示したように、バンプ３及びパッド１０３による接点でクロック配線４，１０４が接続されるので、クロック信号をドライブするバッファはバッファ５，１０５によるものとなる。つまり、ドライバの特性は、バッファ５，１０５の特性を合わせたものとなる。
【００２３】
実施の形態１による半導体集積回路２０１において、バッファ５とバッファ１０５は、それぞれ半導体チップ１及び半導体チップ１０１という別の半導体チップ上に形成された素子である。上述したように、半導体チップの性能は、半導体製造プロセス上のばらつきに応じて半導体チップごとにランダムにばらつくことから、バッファ素子も半導体チップごとにランダムなばらつきを伴って製造される。
【００２４】
便宜的に特性のばらつきをトランジスタのスイッチ速度が理論値より高速な方向にずれているものを特性が良い、逆に低速にずれているのを特定が悪い、理論値近辺のものを特性が中庸、と３つのグループに分類する。上述したように、バッファ５の素子とバッファ１０５の素子の特性は相関がない。従って、半導体チップ１及び半導体チップ１０１の個体を無作為に選択して組み合わせて半導体集積回路２０１を製造すると、半導体チップ１，１０１のバッファ５，１０５は、その特性が良いもの同士、特性が悪いもの同士、特性が良いものと悪いものの組み合わせ、などの考えられる全ての組み合わせが発生する可能性がある。
【００２５】
そこで、この実施の形態１では、半導体チップ１及び半導体チップ１０１が製造された多数のグループ分けされた個体から、特性のばらつきを打ち消し合うグループ同士から半導体チップを選択して図１（ｂ）に示す半導体集積回路２０１を構成する。
【００２６】
半導体チップの特性のばらつきを打ち消し合うグループ同士の組み合わせとしては、例えば特性の良いバッファ５の素子を有する半導体チップ１と特性の悪いバッファ１０５の素子を有する半導体チップ１０１との組み合わせ、特性の悪いバッファ５の素子を有する半導体チップ１と特性の良いバッファ１０５の素子を有する半導体チップ１０１との組み合わせ、特性の中庸なバッファ５の素子を有する半導体チップ１と特性の中庸なバッファ１０５の素子を有する半導体チップ１０１との組み合わせが考えられる。
【００２７】
このように構成することで、素子単体では、特性が許容範囲外で不良と判定されるべきものであっても組み合わせて構成することで、正常動作可能な半導体集積回路を得ることができる。なお、特性によるグループ分けについて３種類の例を挙げて説明したが、グループの数は任意に増減することが可能である。つまり、グループ分けを増やすことで、より厳密なクロックスキュー管理を実施することが可能になる。
【００２８】
上述のようにして得られた半導体集積回路２０１は適当なパッケージ等に封止されるか、ボードに直接実装された後に封止されるなどして様々な電子機器の構成部品として使用される。
【００２９】
以上のように、この実施の形態１によれば、異なる半導体チップの一部であって、各々に特性の相関がない素子同士を、特性のばらつきをキャンセルするように組み合わせて、クロック信号をドライブするバッファを構成したので、クロック配線における寸法や特性のばらつきによる影響を排除することができる。これにより、従来から行われているクロック同期設計手法をそのまま適用することができ、半導体集積回路の設計に使用するＣＡＤアプリケーション等も最小限の変更のみで適用することが可能である。
【００３０】
また、この実施の形態１によれば、半導体チップ１，１０１の双方にユーザ回路が実装されるため、通常の半導体チップ１個で構成されるユーザ回路と比較して、半導体集積回路２０１のパッケージ面積あたりのユーザ回路の大きさを２倍近くにすることができる。このため、半導体集積回路２０１を基板に実装するときの実装効率を高めることが可能である。これは、マルチコアやマルチプロセッサと呼ばれる複数の同一機能を有する回路ブロックを１つのチップ或いはパッケージに実現する半導体集積回路に適している。
【００３１】
なお、上記実施の形態１では、２つの半導体チップ１，１０１の双方にユーザ回路を実装する半導体集積回路２０１を示したが、半導体チップ１又は半導体チップ１０１のいずれか一方にユーザ回路を実装する構成としてもよい。例えば、図１（ａ）に示す半導体チップ１にユーザ回路７ａ〜７ｃを実装し、半導体チップ１０１にはユーザ回路１０７ａ〜１０７ｃを実装せず、クロック分配回路１０２及びパッド１０３を実装する。
【００３２】
この場合、クロックスキューに関する動作は、上記実施形態１と同様であるが、ユーザ回路の搭載規模はおよそ半分になる。その一方、接続用のバンプ３及びパッド１０３を半導体チップ１，１０１のユーザ回路間の信号伝送用に割り当てる必要がなく、バンプ３及びパッド１０３の全てをクロックスキュー対策用に使用することができる。従って、より詳細なクロックスキュー調整が可能になる。
【００３３】
また、半導体チップ１０１上に実装すべき機能を最小限に抑えることができるため、製造上の欠陥による不良の発生確率を低下させることができ、ひいては半導体集積回路の製造歩留まりを向上させることが可能である。
【００３４】
上述の他、半導体チップ１，１０１の双方に等価なユーザ回路を実装し、半導体集積回路２０１でいずれか一方の半導体チップのユーザ回路を使用するように構成することもできる。この場合、ユーザ回路に製造上の欠陥が発生してもクロック分配回路に不良がなければ、相手側の半導体チップとして良品のユーザ回路を有するものを選択して半導体集積回路２０１を構成することにより、半導体集積回路２０１全体としては良品を得ることができる。
【００３５】
なお、上記実施の形態１では、半導体チップ表面に形成したバンプを介して電気的に接続されたユーザ回路やバッファに着目して説明したが、半導体チップ上の別の回路を電気的に接続するバンプであっても同様の効果が得られる。また、図１には、バンプやパッドの数が少数であるが、本発明は多数のバンプやパッドに対して適用可能である。
【００３６】
また、半導体集積回路の同期回路において遅延管理を最も厳しくする必要がある信号がクロック信号であるため、上記実施の形態１では、本発明の適用対象としてクロック信号を伝搬する回路を説明しているが、本発明はクロック信号以外のリセット信号やその他のユーザ定義信号に対してもそのまま適用可能である。
【図面の簡単な説明】
【００３７】
【図１】この発明の実施の形態１による半導体集積回路の構成を示す図である。
【図２】図１（ｂ）中の半導体集積回路における電気回路例を示す図である。
【符号の説明】
【００３８】
１，１０１  半導体チップ（第１の半導体チップ、第２の半導体チップ）、２，１０２  クロック分配回路、３  バンプ、４、１０４  クロック配線（第１の信号配線、第２の信号配線）、５，１０５  バッファ、６，１０６  フリップフロップ、７ａ〜７ｃ，１０７ａ〜１０７ｃ  ユーザ回路、１０３  パッド、２０１  半導体集積回路。
【図１】
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【図２】
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