(57)【要約】【課題】ＬＯＣＯＳ法により形成されるフィールド酸化膜の先端部の傾斜角に起因するゲート破壊を抑制できる半導体装置の製造方法を提供する。【解決手段】半導体基板２０上にパッド酸化膜を形成し、更に素子領域を覆うＳｉＮ膜２１を形成する。その後、基板２０上に、ＳｉＮ膜２１の一部（短辺側）が露出するレジスト膜を形成し、このレジスト膜をマスクとしてＳｉＮ膜２１を厚さ方向の途中までエッチングする。次に、レジスト膜を除去した後、基板２０の表面をウェット酸化して、フィールド酸化膜２３を形成する。これにより、フィールド酸化膜の先端の傾斜角を制御することができ、パッド酸化膜及びＳｉＮ膜２１をエッチングにより除去するときに基板表面がエッチングされる現象が抑制され、ゲート破壊が回避される。【選択図】図９
2008091497.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の素子領域上を覆うＳｉＮ膜を形成する工程と、
前記半導体基板の上に、前記ＳｉＮ膜の一部が露出するレジスト膜を形成する工程と、
前記レジスト膜に覆われていない部分の前記ＳｉＮ膜を厚さ方向の途中までエッチングする工程と、
前記レジスト膜を除去する工程と、
前記ＳｉＮ膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成する工程と、
前記ＳｉＮ膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ＳｉＮ膜を除去する工程の後に、
前記素子領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に前記素子領域上を横断するゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域に不純物を導入する工程と
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子領域が前記ゲート電極と交差する２つの辺を有し、前記レジスト膜は前記２つの辺のうち長さが長いほうの辺の上を覆い、短いほうの辺が露出するように形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記素子領域が矩形でないことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成された素子分離膜（フィールド酸化膜）を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置（集積回路）を製造する場合、複数の素子領域を相互に電気的に分離する素子分離膜を形成することが必要である。素子分離膜の一つに、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成されるフィールド酸化膜がある。
【０００３】
図１〜図３は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法の一例を示す図である。これらの図１〜図３の各図において、（ａ）は半導体基板を上方から見たときの平面図であり、（ｂ）は（ａ）のＩ−Ｉ線の位置における断面図である。
【０００４】
まず、図１（ａ），（ｂ）に示すように、半導体基板１０の表面を熱酸化してパッド酸化膜（図示せず）を形成した後、素子領域上を覆うＳｉＮ膜（シリコン窒化膜）１１を形成する。すなわち、ＣＶＤ（化学気相成長）法により、半導体基板１０の上側全面にＳｉＮ膜１１を形成し、このＳｉＮ膜１１をフォトリソグラフィ法及びエッチング法によりパターニングして、素子領域上のみにＳｉＮ膜１１を残す。
【０００５】
次に、図２（ａ），（ｂ）に示すように、ＳｉＮ膜１１をマスクとして半導体基板１０の表面をウェット酸化し、フィールド酸化膜１２を形成する。その後、ＳｉＮ膜１１及びパッド酸化膜をエッチングにより除去する。
【０００６】
次に、図３（ａ），（ｂ）に示すように、素子領域の表面を熱酸化してゲート絶縁膜１３を形成する。その後、ＣＶＤ法により、半導体基板１０の上側全面に、不純物を導入して導電性を付与したポリシリコン膜を形成する。そして、フォトリソグラフィ法によりこのポリシリコン膜をパターニングして、素子領域上を横断するゲート電極１４を形成する。
【０００７】
次に、ゲート電極１４をマスクとして素子領域の表面に不純物をイオン注入し、ゲート電極１４の両側にソース／ドレインとなる不純物領域１５を形成する。次いで、熱処理を施して不純物領域１５の不純物を活性化した後、半導体基板１０上に層間絶縁膜、コンタクトホール及び配線等を形成する。このようにして、半導体装置が完成する。
【０００８】
なお、本発明に関係すると思われる従来技術として、特許文献１，２に記載されたものがある。特許文献１には、ＬＯＣＯＳ法によりフィールド絶縁膜を形成する半導体装置の製造方法の一例が記載されている。また、特許文献２には、シリコン酸化膜をマスクとしてシリコン窒化膜をエッチングすることにより、トレンチ構造の素子分離膜の周囲にシリコン窒化膜からなる側壁を自己整合的に形成することが記載されている。
【特許文献１】特開平７−１８３５０８号公報
【特許文献２】特開平１１−７４５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述した方法により形成された半導体装置では、高温環境において半導体装置を駆動するバーイン（Burn-in)検査時にゲート破壊が発生することがあり、製造歩留りが低下するという問題点がある。本願発明者等の研究から、素子領域の形状が単純な矩形の場合はゲート破壊が発生しにくいが、素子領域が単純な矩形でない場合にゲート破壊が発生しやすくなることが判明している。
【００１０】
素子領域の形状に関係するゲート破壊の発生原因は明らかでないものの、次のように考えることができる。図４は、ＳｉＮ膜１１及びパッド酸化膜を除去した後の半導体基板１０の表面を示す上面図である。上述した半導体装置の製造方法では、図４に示すように、素子領域１０ａの形状を確定する辺のうちゲート電極１４と交差する２つの辺の長さが相互に異なる。以下、これらの２つの辺のうち短いほうの辺（図４中にＡで示す辺）を短辺、長いほうの辺（図４中にＢで示す辺）を長辺という。素子領域１０ａの短辺及び長辺の長さは、ＳｉＮ膜１１の２つの辺の長さにそれぞれ対応している。そして、フィールド酸化膜１２を形成するときに、ＳｉＮ膜１１の辺の長さがフィールド酸化膜１２の先端形状に関係する。
【００１１】
図５は、フィールド酸化膜の先端部を拡大して示す模式的断面図である。この図５に示すように、短辺側のフィールド酸化膜（図５中の右側のフィールド酸化膜）１２の先端の傾斜角は、長辺側のフィールド酸化膜（図５中の左側のフィールド酸化膜）１２の先端の傾斜角よりも大きくなる。このように、フィールド酸化膜１２の先端の傾斜角が大きくなると、ＳｉＮ膜１１及びパッド酸化膜をエッチングにより除去する際にフィールド酸化膜１２の先端近傍の半導体基板表面がエッチングされ、その部分にゲート電極１４を構成するポリシリコンが入り込んで、導電性の突起（図５中に円で囲んだ部分）が形成される。そのため、バーイン検査時に突起部分に電荷が集中して、ゲート破壊が発生する。
【００１２】
以上から、本発明の目的は、ＬＯＣＯＳ法により形成されるフィールド酸化膜の先端部の傾斜角に起因するゲート破壊を抑制できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明の一観点によれば、半導体基板の素子領域上を覆うＳｉＮ膜を形成する工程と、前記半導体基板の上に、前記ＳｉＮ膜の一部が露出するレジスト膜を形成する工程と、前記レジスト膜に覆われていない部分の前記ＳｉＮ膜を厚さ方向の途中までエッチングする工程と、前記レジスト膜を除去する工程と、前記ＳｉＮ膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成する工程と、前記ＳｉＮ膜を除去する工程とを有する半導体装置の製造方法が提供される。
【００１４】
本発明においては、ＳｉＮ膜を形成した後、半導体基板の上にＳｉＮ膜の一部が露出するレジスト膜を形成する。そして、このレジスト膜に覆われていない部分のＳｉＮ膜をエッチングして薄膜化する。
【００１５】
このようにＳｉＮ膜を薄膜化することにより、フィールド酸化膜の先端の傾斜角が小さくなる。素子領域が矩形でない場合に、短辺側のほうが長辺側よりもフィールド酸化膜の先端の傾斜角が大きくなるので、短辺側のＳｉＮ膜を上記のように薄膜化することにより、短辺側の先端の傾斜角を長辺側のフィールド酸化膜の先端の傾斜角と同様に小さくすることができる。これにより、ＳｉＮ膜及びパッド酸化膜を除去するときに基板がエッチングされることが抑制され、導電性の突起の発生が回避されて、バーイン検査時におけるゲート破壊が防止される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を、添付の図面を参照して説明する。
【００１７】
図６〜図１０は、本発明の実施形態に係る半導体装置の製造方法を工程順に示す図である。これらの図６〜図１０の各図において、（ａ）は半導体基板を上方から見たときの平面図であり、（ｂ）は（ａ）のII−II線の位置における断面図である。
【００１８】
まず、図６（ａ），（ｂ）に示すように、半導体基板（例えばシリコンウェハ）２０の表面を熱酸化してパッド酸化膜（図示せず）を例えば２０ｎｍの厚さに形成した後、その上に素子領域上を覆うＳｉＮ膜２１を形成する。すなわち、ＣＶＤ法により、半導体基板２０の上側全面にＳｉＮ膜２１を例えば１２０ｎｍの厚さに形成する。その後、ＳｉＮ膜２１の上にフォトレジストを塗布してフォトレジスト膜を形成し、所定の露光マスクを介してフォトレジスト膜を露光した後、現像処理を施して、素子領域を覆うレジストパターン（図示せず）を形成する。次いで、レジストパターンをマスクとしてＳｉＮ膜２１を例えばＲＩＥ（反応性イオンエッチング）法によりエッチングして、素子領域上のみにＳｉＮ膜２１を残す。その後、フォトレジスト膜を除去する。
【００１９】
次に、半導体基板２０の上側全面にフォトレジストを塗布して、厚さが例えば０．７５μｍのフォトレジスト膜を形成する。その後、このフォトレジスト膜をステッパ露光した後、現像処理を施して、図７（ａ），（ｂ）に示すように、ＳｉＮ膜２１の一部が露出するレジストパターン２２を形成する。このレジストパターン２２はＳｉＮ膜２１の長辺側の部分を覆い、短辺側の部分が露出するように形成することが重要である。なお、本実施形態においては、素子領域の辺のうち後述するゲート電極と交差する２つの辺の長さが長いほうの辺を長辺、短いほうの辺を短辺という。
【００２０】
次に、図８（ａ），（ｂ）に示すように、レジストパターン２２をマスクとしてＳｉＮ膜２１をその厚さ方向の途中（例えば、半分）まで矩形状にエッチングして、ＳｉＮ膜２１を部分的に薄膜化する。このときのエッチングは、例えばＣＦ4ガス及びＯ2ガスを用いたドライエッチングにより行う。次いで、レジストパターン２２をアッシングして除去する。
【００２１】
次に、半導体基板２０を例えば９００℃に加熱して、半導体基板２０の表面のうちＳｉＮ膜２１に覆われていない部分をウェット酸化させる。これにより、図９（ａ），（ｂ）に示すように、ＳｉＮ膜２１に覆われていない部分が厚膜化して、フィールド酸化膜（ＬＯＣＯＳ）２３が形成される。このフィールド酸化膜２３の厚さは、例えば５００ｎｍとする。
【００２２】
本実施形態においては、図９（ｂ）に示すようにＳｉＮ膜２１の短辺側をエッチングして薄膜化しているので、短辺側のフィールド酸化膜２３の先端部の傾斜角が小さくなり、長辺側のフィールド酸化膜２３の先端部の傾斜角とほぼ同じにすることができる。
【００２３】
次に、例えばリン酸等を用いてＳｉＮ膜２１をエッチング除去し、更にその下の熱酸化膜をフッ酸等により除去する。その後、例えば１０００℃の温度で素子領域の半導体基板２０の表面を熱酸化して、図１０（ａ），（ｂ）に示すように、ゲート絶縁膜２４を例えば１０ｎｍの厚さに形成する。次いで、ＣＶＤ法により、半導体基板２０の上側全面に、不純物を導入して導電性を付与したポリシリコン膜を例えば２５０ｎｍの厚さに形成する。そして、このポリシリコン膜をフォトリソグラフィ法及びエッチング法を用いてパターニングして、素子領域上を横断するゲート電極２５を形成する。なお、ゲート電極２５の抵抗を低減するために、ゲート電極２５の上にシリサイド膜（例えば、タングステンシリサイド膜等）を形成することが好ましい。
【００２４】
次に、ゲート電極２５をマスクとして半導体基板の表面（素子領域）に不純物をイオン注入して、ゲート電極２５の両側にソース／ドレインとなる不純物領域２６を形成した後、熱処理を施して不純物を活性化させる。その後、半導体基板２０上に層間絶縁膜、コンタクトホール及び配線等を形成する。このようにして、半導体装置が完成する。
【００２５】
本実施形態の製造方法により製造された半導体装置は、短辺側及び長辺側のフィールド酸化膜２３の先端部の傾斜角がいずれも小さいので、ＳｉＮ膜２１及びパッド酸化膜を除去するときにフィールド酸化膜２３の先端近傍の基板表面がエッチングされる現象が抑制される。これにより、バーイン検査時におけるゲート破壊が回避され、半導体装置の製造歩留りが向上するという効果が得られる。
【００２６】
なお、上記実施形態では、図８（ａ），（ｂ）に示す工程において、ＳｉＮ膜２１を矩形状にエッチングしているが、図１１に示すようにＳｉＮ膜２１をテーパー状にエッチングしてもよい。ＳｉＮ膜２１のエッチング形状は、エッチング条件により変化する。
【００２７】
以下、本発明の諸態様を、付記としてまとめて記載する。
【００２８】
（付記１）半導体基板の素子領域上を覆うＳｉＮ膜を形成する工程と、
前記半導体基板の上に、前記ＳｉＮ膜の一部が露出するレジスト膜を形成する工程と、
前記レジスト膜に覆われていない部分の前記ＳｉＮ膜を厚さ方向の途中までエッチングする工程と、
前記レジスト膜を除去する工程と、
前記ＳｉＮ膜をマスクとして前記半導体基板の表面を熱酸化し、フィールド酸化膜を形成する工程と、
前記ＳｉＮ膜を除去する工程と
を有することを特徴とする半導体装置の製造方法。
【００２９】
（付記２）前記ＳｉＮ膜を除去する工程の後に、
前記素子領域の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上に前記素子領域上を横断するゲート電極を形成する工程と、
前記ゲート電極の両側の前記素子領域に不純物を導入する工程と
を有することを特徴とする付記１に記載の半導体装置の製造方法。
【００３０】
（付記３）前記素子領域が前記ゲート電極と交差する２つの辺を有し、前記レジスト膜は前記２つの辺のうち長さが長いほうの辺の上を覆い、短いほうの辺が露出するように形成することを特徴とする付記２に記載の半導体装置の製造方法。
【００３１】
（付記４）前記ＳｉＮ膜をエッチングする工程において、エッチングする部分の断面が矩形状となるようにエッチングすることを特徴とする付記１に記載の半導体装置の製造方法。
【００３２】
（付記５）前記ＳｉＮ膜をエッチングする工程において、エッチングする部分の断面がテーパー状となるようにエッチングすることを特徴とする付記１に記載の半導体装置の製造方法。
【００３３】
（付記６）前記素子領域が矩形でないことを特徴とする付記１に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００３４】
【図１】図１（ａ），（ｂ）は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法の一例を示す図（その１）である。
【図２】図２（ａ），（ｂ）は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法の一例を示す図（その２）である。
【図３】図３（ａ），（ｂ）は、ＬＯＣＯＳ法を用いた従来の半導体装置の製造方法の一例を示す図（その３）である。
【図４】図４は、ＳｉＮ膜及びパッド酸化膜を除去した後の半導体基板の表面を示す上面図である。
【図５】図５は、フィールド酸化膜の先端部を拡大して示す模式的断面図である。
【図６】図６（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す図（その１）である。
【図７】図７（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す図（その２）である。
【図８】図８（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す図（その３）である。
【図９】図９（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す図（その４）である。
【図１０】図１０（ａ），（ｂ）は、本発明の実施形態に係る半導体装置の製造方法を示す図（その５）である。
【図１１】図１１は、ＳｉＮ膜をテーパー状にエッチングした例を示す断面図である。
【符号の説明】
【００３５】
１０，２０…半導体基板、
１０ａ…素子領域、
１１，２１…ＳｉＮ膜、
１２，２３…フィールド酸化膜、
１３，２４…ゲート絶縁膜、
１４，２５…ゲート電極、
１５，２６…不純物領域、
２２…レジストパターン。
【図１】
2008091497.tif 000003
【図２】
2008091497.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008091497.tif 000008
【図７】
2008091497.tif 000009
【図８】
2008091497.tif 000010
【図９】
2008091497.tif 000011
【図１０】
2008091497.tif 000012
【図１１】
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