(57)【要約】【課題】応答速度が高く、かつ、信頼性の高い半導体装置を作製することを課題とする。【解決手段】基板上に、接合層と、前記接合層上に、絶縁膜と、前記絶縁膜上に、単結晶半導体層と、前記単結晶半導体層中に、チャネル形成領域と、低濃度不純物領域と、シリサイド領域と、前記絶縁膜とシリサイド領域の間に、希ガス元素を含む非単結晶半導体膜と、前記単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、前記ゲート電極の側面に、サイドウォールとを有し、前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制される半導体装置及びその作製方法に関する。【選択図】図９
2008288232.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、
接合層と、
前記接合層上に、絶縁膜と、
前記絶縁膜上に、単結晶半導体層と、
前記単結晶半導体層中に、チャネル形成領域と、低濃度不純物領域と、シリサイド領域と、
前記絶縁膜と前記シリサイド領域の間に、希ガス元素を含む非単結晶半導体膜と、
前記単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、
前記ゲート電極の側面に、サイドウォールと、
を有し、
前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記単結晶半導体層は、単結晶シリコン層であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２において、
前記非単結晶半導体膜は、非晶質半導体膜、微結晶半導体膜、多結晶半導体膜のいずれか１つであり、
前記非単結晶半導体膜は、シリコンあるいはゲルマニウムを含むことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか１項において、
前記金属元素は、ニッケル、タングステン、チタン、コバルトのいずれか１つであることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記接合層は、酸化シリコンにより形成されることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか１項において、
前記希ガス元素は、アルゴン、クリプトン、キセノンのいずれか１つであることを特徴とする半導体装置。
【請求項７】
半導体基板上に、非単結晶半導体膜を形成し、
前記非単結晶半導体上に、絶縁膜を形成し、
水素を含むイオンを前記絶縁膜に注入して、前記半導体基板中に多孔質構造を有する分離層を形成し、
前記絶縁膜上に、接合層を形成し、
前記半導体基板と、絶縁表面を有する基板とを、前記接合層を挟んで重ね合わせた状態で、前記分離層に亀裂を生じさせ、前記絶縁表面を有する基板上に、単結晶半導体層を残存させつつ、前記半導体基板を前記分離層で分離する熱処理を行い、
前記単結晶半導体層及び前記非単結晶半導体膜をエッチングして、前記単結晶半導体層を島状単結晶半導体層に形成し、かつ、前記非単結晶半導体膜の一部の領域を前記島状単結晶半導体層のソース領域及びドレイン領域となる領域に重なるように形成し、
前記島状単結晶半導体層上に、ゲート絶縁膜、及び、前記ゲート絶縁膜より幅の小さいゲート電極を形成し、
前記ゲート電極をマスクとして、前記島状単結晶半導体層中に一導電型を付与する不純物元素を添加して、前記ゲート電極の下の領域にチャネル形成領域、前記ゲート絶縁膜を通して前記不純物元素が添加された領域に低濃度不純物元素、前記ゲート電極及び前記ゲート絶縁膜が形成されていない領域に、前記ソース領域及びドレイン領域である高濃度不純物領域を形成し、
前記ゲート電極の側面に、サイドウォールを形成し、
前記ゲート電極、前記サイドウォール、前記島状単結晶半導体層を覆って、金属膜を形成し、
前記ソース領域及びドレイン領域内に、シリサイド領域を形成し、
前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制されることを特徴とする半導体装置の作製方法。
【請求項８】
請求項７において、
前記単結晶半導体層は、単結晶シリコン層であることを特徴とする半導体装置の作製方法。
【請求項９】
請求項７または請求項８において、
前記非単結晶半導体膜は、非晶質半導体膜、微結晶半導体膜、多結晶半導体膜のいずれか１つであり、
前記非単結晶半導体膜は、シリコンあるいはゲルマニウムを含むことを特徴とする半導体装置の作製方法。
【請求項１０】
請求項７乃至請求項９のいずれか１項において、
前記金属元素は、ニッケル、タングステン、チタン、コバルトのいずれか１つであることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項７乃至請求項１０のいずれか１項において、
前記接合層は、酸化シリコンにより形成されることを特徴とする半導体装置の作製方法。
【請求項１２】
請求項７乃至請求項１１のいずれか１項において、
前記希ガス元素は、アルゴン、クリプトン、キセノンのいずれか１つであることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
結晶性半導体基板から半導体層を薄片化して異種基板に接合するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ（シリコン・オン・インシュレータ））構造を有する基板に関する。特に貼り合わせＳＯＩ技術に関するものであって、ガラス等の絶縁表面を有する基板に単結晶もしくは多結晶の半導体層を接合させたＳＯＩ基板の製造方法に関する。また、このようなＳＯＩ構造を有する基板を用いる表示装置もしくは半導体装置に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）と呼ばれる半導体基板（ＳＯＩ基板）が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、ＳＯＩ基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
【０００３】
ＳＯＩ基板を製造する方法としては、水素イオン注入剥離法が知られている（例えば、特許文献１参照）。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハに薄いシリコン層（ＳＯＩ層）を接合する。さらにＳＯＩ層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりＳＯＩ層に酸化膜を形成した後に該酸化膜を除去し、次に１０００乃至１３００℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
【０００４】
一方、ガラスなどの絶縁基板にＳＯＩ層を形成しようとする試みもなされている。ガラス基板上にＳＯＩ層を形成したＳＯＩ基板の一例として、水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている（特許文献２及び特許文献３参照）。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層（ＳＯＩ層）を形成している。
【０００５】
一方、ガラス基板などの絶縁基板上に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））の構造として、ガラス基板上に、下地絶縁膜、活性層、ゲート絶縁膜、ゲート電極、層間絶縁膜、配線を形成した構造が挙げられる。ＴＦＴの応答速度を上げるためには、ＴＦＴ全体のデザインルールを縮小する、あるいは、ＴＦＴの活性層のソース領域及びドレイン領域にシリサイド領域を形成し、ソース領域及びドレイン領域の電気抵抗及び、ソース領域及びドレイン領域と配線との接触抵抗を下げることが行われている。
【特許文献１】米国特許第６３７２６０９号
【特許文献２】特開平１１−１６３３６３号公報
【特許文献３】米国特許第７１１９３６５号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＴＦＴを形成する工程において、シリサイド領域形成後、層間絶縁膜や配線を形成する際に、シリサイド領域を加熱してしまうことがある。あるいは、ＴＦＴを形成を使用する環境によっては、ＴＦＴが発熱してしまい、シリサイド領域に熱せられてしまう。
【０００７】
シリサイド領域が加熱された場合、シリサイド領域に含まれる金属元素が、活性層中のチャネル形成領域に拡散してしまう恐れがある。金属元素がチャネル形成領域に拡散すると、リーク電流の上昇などが起こり、ＴＦＴ特性の劣化の原因となってしまう。
【０００８】
そこで本発明は、単結晶半導体層及びシリサイド領域を形成することで応答速度を増大させ、かつ、ＴＦＴのチャネル形成領域へのシリサイド領域からの金属元素の拡散を抑制することで、応答速度が高く、かつ、信頼性の高い半導体装置を作製することを課題とする。
【課題を解決するための手段】
【０００９】
本発明では、ＴＦＴの応答速度を上げるために、ガラスなどの絶縁基板にＳＯＩ層を形成し、これを用いてＴＦＴの活性層を形成し、かつ活性層中のソース領域及びドレイン領域内にシリサイド領域を形成する。活性層が単結晶半導体層で形成され、かつシリサイド領域が形成されるので、ＴＦＴの応答速度は速くなる。
【００１０】
また、シリサイド領域に含まれる金属元素をチャネル形成領域に拡散させないために、ソース領域及びドレイン領域、並びに、絶縁基板との間に、非単結晶半導体膜、例えば、非晶質半導体膜あるいは微結晶半導体膜を形成する。このシリサイド領域からの金属元素は非単結晶半導体膜に吸収され、これにより金属元素がチャネル形成領域に拡散されるのを防ぐことができ、ＴＦＴの信頼性が向上する。
【００１１】
本発明は、基板上に、接合層と、前記接合層上に、絶縁膜と、前記絶縁膜上に、単結晶半導体層と、前記単結晶半導体層中に、チャネル形成領域と、低濃度不純物領域と、シリサイド領域と、前記絶縁膜とシリサイド領域の間に、希ガス元素を含む非単結晶半導体膜と、前記単結晶半導体層上に、ゲート絶縁膜と、ゲート電極と、前記ゲート電極の側面に、サイドウォールとを有し、前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制されることを特徴とする半導体装置に関するものである。
【００１２】
また本発明は、半導体基板上に、非単結晶半導体膜を形成し、前記非単結晶半導体上に、絶縁膜を形成し、水素を含むイオンを前記絶縁膜注入して、前記半導体基板中に多孔質構造を有する分離層を形成し、前記絶縁膜上に、接合層を形成し、前記半導体基板と、絶縁表面を有する基板とを、前記接合層を挟んで重ね合わせた状態で、前記分離層に亀裂を生じさせ、前記絶縁表面を有する基板上に、単結晶半導体層を残存させつつ、前記半導体基板を前記分離層で分離する熱処理を行い、前記単結晶半導体層及び前記非単結晶半導体膜をエッチングして、前記単結晶半導体層を島状単結晶半導体層に形成し、かつ、前記非単結晶半導体膜の一部の領域を前記島状単結晶半導体層のソース領域及びドレイン領域となる領域に重なるように形成し、前記島状単結晶半導体層上に、ゲート絶縁膜、及び、前記ゲート絶縁膜より幅の小さいゲート電極を形成し、前記ゲート電極をマスクとして、前記島状単結晶半導体層中に一導電型を付与する不純物元素を添加して、前記ゲート電極の下の領域にチャネル形成領域、前記ゲート絶縁膜を通して前記不純物元素が添加された領域に低濃度不純物元素、前記ゲート電極及び前記ゲート絶縁膜が形成されていない領域に、前記ソース領域及びドレイン領域である高濃度不純物領域を形成し、前記ゲート電極の側面に、サイドウォールを形成し、前記ゲート電極、前記サイドウォール、前記島状単結晶半導体層を覆って、金属膜を形成し、前記ソース領域及びドレイン領域内に、シリサイド領域を形成し、前記非単結晶半導体膜により、前記シリサイド領域中の金属元素が前記チャネル形成領域に拡散するのが抑制されることを特徴とする半導体装置の作製方法に関するものある。
【００１３】
本発明において、前記単結晶半導体層は、単結晶シリコン層である。
【００１４】
本発明において、前記非単結晶半導体膜は、非晶質半導体膜、微結晶半導体膜、多結晶半導体膜のいずれか１つであり、前記非単結晶半導体膜は、シリコンあるいはゲルマニウムを含むものである。
【００１５】
本発明において、前記金属元素は、ニッケル、タングステン、チタン、コバルトのいずれか１つである。
【００１６】
本発明において、前記接合層は、酸化シリコンにより形成される。
【００１７】
本発明において、前記希ガス元素は、アルゴン、クリプトン、キセノンのいずれか１つである。
【発明の効果】
【００１８】
本発明により、単結晶または多結晶半導体基板から分離された結晶性半導体層を支持基板へ接合する際に、複数の熱処理を行うことにより結晶性に優れたＳＯＩ構造を有する基板を得ることができる。支持基板と接合される結晶半導体層とが、歪み点や熱膨張係数など熱的特性が異なる場合においても、接合を形成する熱処理と、その後の熱処理を異なる温度及び、あるいはは異なる処理時間で行うことで、歪みが緩和され結晶性に優れたＳＯＩ基板を得ることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いることとする。
【００２０】
［実施の形態１］
本実施の形態に係るＳＯＩ構造を有する基板、及びＳＯＩ基板を用いて作製される半導体装置、並びにそれぞれの作製方法を、図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）、図３（Ａ）〜図３（Ｃ）、図４（Ａ）〜図４（Ｂ）、図５（Ａ）〜図５（Ｂ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｂ）、図８（Ａ）〜図８（Ｃ）、図９（Ａ）〜図９（Ｅ）、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｂ）を用いて説明する。
【００２１】
まずＳＯＩ構造を有する基板の構造について、図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）を用いて説明する。
【００２２】
図１（Ａ）において支持基板１００は絶縁性を有するものまたは絶縁表面を有するものであり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板（「無アルカリガラス基板」とも呼ばれる）が適用される。
【００２３】
すなわち、支持基板１００として、熱膨張係数が２５×１０−７／℃から５０×１０−７／℃（好ましくは、３０×１０−７／℃から４０×１０−７／℃）であって歪み点が５８０℃から６８０℃（好ましくは、６００℃から６８０℃）のガラス基板を適用することができる。その他に石英基板、セラミック基板、表面が絶縁膜で被覆された金属基板などのも適用可能である。
【００２４】
ＬＴＳＳ（Ｌｏｗ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｉｎｇｌｅ  ｃｒｙｓｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）層１０１は単結晶半導体層であり、代表的には単結晶シリコン（単結晶珪素）が適用される。
【００２５】
その他に、ＬＴＳＳ層１０１として、水素イオン注入剥離法のようにして単結晶半導体基板もしくは多結晶半導体基板から剥離可能であるシリコン、ゲルマニウム、その他、ガリウムヒ素、インジウムリンなどの化合物半導体による結晶性半導体層を適用することもできる。
【００２６】
支持基板１００とＬＴＳＳ層１０１の間には、平滑面を有し親水性表面を形成する接合層１０２を設ける。この接合層１０２は平滑面を有し親水性表面を有する層とする。このような表面を形成可能なものとして、化学的な反応により形成される絶縁層が好ましい。例えば、熱的または化学的な反応により形成される酸化半導体膜が適している。主として化学的な反応により形成される膜であれば表面の平滑性を確保できるからである。
【００２７】
また、平滑面を有し親水性表面を形成する接合層１０２は０．２ｎｍ乃至５００ｎｍの厚さで設けられる。この厚さであれば、被成膜表面の表面荒れを平滑化すると共に、当該膜の成長表面の平滑性を確保することが可能である。
【００２８】
ＬＴＳＳ層１０１がシリコンによるものであれば、酸化性雰囲気下において熱処理により形成される酸化シリコン、酸素ラジカルの反応により成長する酸化シリコン、酸化性の薬液により形成されるケミカルオキサイドなどを接合層１０２とすることができる。
【００２９】
接合層１０２としてケミカルオキサイドを用いる場合には０．１ｎｍから１ｎｍの厚さであれば良い。また、好適には化学気相成長法により堆積される酸化シリコンを接合層１０２とすることができる。この場合、有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。
【００３０】
有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）３）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等のシリコン含有化合物を用いることができる。
【００３１】
接合層１０２はＬＴＳＳ層１０１側に設けられ、支持基板１００の表面と密接することで、室温であっても接合をすることが可能である。より強固に接合を形成するには、支持基板１００とＬＴＳＳ層１０１を押圧すれば良い。異種材料である支持基板１００と接合層１０２を接合するには表面を清浄化する。支持基板１００と接合層１０２の互いに清浄化された表面を密接させると表面間引力により接合が形成される。
【００３２】
さらに、支持基板１００の表面に多数の親水基を付着させる処理を加えると、接合を形成するのにより好ましい態様となる。例えば、支持基板１００の表面を酸素プラズマ処理もしくはオゾン処理して親水性にすることが好ましい。
【００３３】
このように支持基板１００の表面を親水性にする処理を加えた場合には、表面の水酸基が作用して水素結合により接合が形成される。さらに清浄化された表面同士を密接させて接合を形成したものに対して、室温以上の温度で加熱すると接合強度高めることができる。
【００３４】
異種材料である支持基板１００と接合層１０２を接合するための処理として、接合を形成する表面にアルゴンなどの不活性ガスによるイオンビームを照射して清浄化しても良い。イオンビームの照射により、支持基板１００もしくは接合層１０２の表面に未結合種が露呈して非常に活性な表面が形成される。
【００３５】
このように活性化された表面同士を密接させると、支持基板１００と接合層１０２の接合を低温でも形成することが可能である。表面を活性化して接合を形成する方法は、当該表面を高度に清浄化しておくことが要求されるので、真空中で行うことが好ましい。
【００３６】
ＬＴＳＳ層１０１は結晶半導体基板を薄片化して形成されるものである。例えば、単結晶半導体基板として単結晶シリコン基板を用いて場合、単結晶シリコン基板の所定の深さに水素またはフッ素をイオン注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン（多孔性シリコン）上に単結晶シリコンをエピタキシャル成長させた後、ポーラスシリコン層をウォータージェットで劈開して剥離する方法を適用しても良い。ＬＴＳＳ層１０１の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さである。
【００３７】
図１（Ｂ）は支持基板１００にバリア層１０３と接合層１０２を設けた構成を示す。バリア層１０３を設けることで、支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐことができる。バリア層１０３上には接合層１０２を設けることが好ましい。
【００３８】
支持基板１００において、不純物の拡散を防止するバリア層１０３と接合強度を確保する接合層１０２とによる機能が異なる複数の層を設けることにより、支持基板の選択範囲を広げることができる。ＬＴＳＳ層１０１側にも接合層１０２を設けておくことが好ましい。すなわち、支持基板１００にＬＴＳＳ層１０１を接合するに際し、接合を形成する面の一方もしくは双方に接合層１０２を設けることが好ましく、それにより接合強度を高めることができる。
【００３９】
図２（Ａ）はＬＴＳＳ層１０１と接合層１０２の間に絶縁層１０４を設けた構成を示す。絶縁層１０４は窒素を含有する絶縁層であることが好ましい。例えば、窒化シリコン膜、酸素を含む窒化シリコン膜もしくは窒素を含む酸化シリコン膜から選ばれた１つまたは複数の膜を積層して形成することができる。
【００４０】
例えば、絶縁層１０４として、ＬＴＳＳ層１０１側から窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜を積層した積層膜を用いることができる。接合層１０２が支持基板１００と接合を形成する機能を有するのに対し、絶縁層１０４は不純物によりＬＴＳＳ層１０１が汚染されることを防止する。
【００４１】
なお、ここで窒素を含む酸化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、濃度範囲として酸素が５５〜６５原子％、窒素が１〜２０原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、酸素を含む窒化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、濃度範囲として酸素が１５〜３０原子％、窒素が２０〜３５原子％、Ｓｉが２５〜３５原子％、水素が１５〜２５原子％の範囲で含まれるものをいう。
【００４２】
図２（Ｂ）は、支持基板１００に接合層１０２を設けた構成である。支持基板１００と接合層１０２との間にはバリア層１０３が設けられていることが好ましい。支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐためである。ＬＴＳＳ層１０１には直接酸化で形成された酸化シリコン層１０５が形成されている。この酸化シリコン層１０５が接合層１０２と接合を形成し、支持基板１００上にＬＴＳＳ層を固定する。酸化シリコン層１０５は熱酸化により形成されたものが好ましい。
【００４３】
図２（Ｃ）は、支持基板１００に接合層１０２を設けた別の構成である。支持基板１００と接合層１０２との間にはバリア層１０３が設けられている。
【００４４】
図２（Ｃ）では、バリア層１０３は一層または複数の層をもって構成する。例えば、ナトリウムなどのイオンをブロッキングする効果の高い窒化シリコン膜または酸素を含む窒化シリコン膜を第１層目として用い、その上層に第２層目として酸化シリコン膜または窒素を含む酸化シリコン膜を設ける。
【００４５】
バリア層１０３の第１層目は不純部の拡散を防止する目的を持った絶縁膜であり緻密な膜であるのに対し、第２層目は第１層目の膜の内部応力が上層に作用しないように、応力を緩和することを一つの目的としている。このように支持基板１００にバリア層１０３を設けることで、ＬＴＳＳ層を接合する際の基板の選択範囲を広げることができる。
【００４６】
バリア層１０３には接合層１０２が形成されており、支持基板１００とＬＴＳＳ層１０１を固定する。
【００４７】
図１（Ａ）〜図１（Ｂ）、図２（Ａ）〜図２（Ｃ）に示すＳＯＩ構造を有する基板の作製方法について、図３（Ａ）〜図３（Ｃ）、図４（Ａ）〜図４（Ｂ）、図５（Ａ）〜図５（Ｃ）、図６（Ａ）〜図６（Ｃ）、図７（Ａ）〜図７（Ｂ）、図８（Ａ）〜図８（Ｃ）を用いて説明する。
【００４８】
清浄化された半導体基板１０６の表面から電界で加速されたイオンを所定の深さに注入して分離層１０７を形成する（図３（Ａ）参照）。半導体基板１０６に形成される分離層１０７の深さは、イオンの加速エネルギーとイオンの入射角によって制御する。半導体基板１０６の表面からイオンの平均進入深さに近い深さ領域に分離層１０７が形成される。例えば、ＬＴＳＳ層の厚さは５ｎｍ乃至５００ｎｍ、好ましくは１０ｎｍ乃至２００ｎｍの厚さであり、イオンを注入する際の加速電圧はこのような厚さを考慮して行われる。イオンの注入はイオンドーピング装置を用いて行うことが好ましい。すなわち、ソースガスをプラズマ化して生成された複数のイオン種を質量分離しないで注入するドーピング方式を用いる。
【００４９】
本実施の形態の場合、一または複数の同一の原子から成る質量数の異なるイオンを注入することが好ましい。イオンドーピングは、加速電圧１０ｋｅＶから１００ｋｅＶ、好ましくは３０ｋｅＶから８０ｋｅＶ、ドーズ量は１×１０１６／ｃｍ２から４×１０１６／ｃｍ２、ビーム電流密度が２μＡ／ｃｍ２以上、好ましくは５μＡ／ｃｍ２以上、より好ましくは１０μＡ／ｃｍ２以上とすれば良い。
【００５０】
水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくことが好ましい。水素イオンを注入する場合には、Ｈ＋、Ｈ２＋、Ｈ３＋イオンを含ませると共に、Ｈ３＋イオンの割合を高めておくと注入効率を高めることができ、注入時間を短縮することができる。それにより、半導体基板１０６に形成される分離層１０７の領域には１×１０２０／ｃｍ３（好ましくは５×１０２０／ｃｍ３）以上の水素を含ませることが可能である。
【００５１】
半導体基板１０６中において、局所的に高濃度の水素注入領域を形成すると、結晶構造が乱されて微小な空孔が形成され、分離層１０７を多孔質構造とすることができる。この場合、比較的低温の熱処理によって分離層１０７に形成された微小な空洞の体積変化が起こり、分離層１０７に沿って劈開することにより薄いＬＴＳＳ層を形成することができる。
【００５２】
イオンを質量分離して半導体基板１０６に注入しても、上記と同様に分離層１０７を形成することができる。この場合にも、質量数の大きいイオン（例えばＨ３＋イオン）を選択的に注入することは上記と同様な効果を奏することとなり好ましい。
【００５３】
イオンを生成するイオン種を生成するガスとしては水素の他に重水素、ヘリウムのような不活性ガスを選択することも可能である。原料ガスにヘリウムを用い、質量分離機能を有さないイオンドーピング装置を用いることにより、Ｈｅ＋イオンの割合が高いイオンビームが得ることができる。このようなイオンを半導体基板１０６に注入することで、微小な空孔を形成することができ上記と同様な分離層１０７を半導体基板１０６中に設けることができる。
【００５４】
分離層１０７の形成に当たってはイオンを高ドーズ条件で注入する必要があり、半導体基板１０６の表面が粗くなってしまう場合がある。そのためイオンが注入される表面に緻密な膜を設けておいても良い。例えば、窒化シリコン膜もしく酸素を含むは窒化シリコン膜などによりイオン注入に対する保護膜を５０ｎｍ乃至２００ｎｍの厚さで設けておいても良い。
【００５５】
次に、支持基板１００と接合を形成する面に接合層１０２として酸化シリコン膜を形成する（図３（Ｂ）参照）。酸化シリコン膜の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至１００ｎｍ、より好ましくは２０ｎｍ乃至５０ｎｍとすれば良い。
【００５６】
酸化シリコン膜としては上述のように有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。化学気相成長法による成膜では、単結晶半導体基板に形成した分離層１０７から脱ガスが起こらない温度として、例えば３５０℃以下の成膜温度が適用される。また、単結晶もしくは多結晶半導体基板からＬＴＳＳ層を剥離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
【００５７】
支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図３（Ｃ））。接合を形成する面は十分に清浄化しておく。そして、支持基板１００と接合層１０２を密接させることにより接合が形成される。接合は初期の段階においてファンデルワールス力が作用するものと考えられ、支持基板１００と半導体基板１０６とを圧接することで水素結合により強固な接合を形成することが可能である。
【００５８】
良好な接合を形成するために、表面を活性化しておいても良い。例えば、接合を形成する面に原子ビームもしくはイオンビームを照射する。原子ビームもしくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームもしくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射もしくはラジカル処理を行う。このような表面処理により２００℃乃至４００℃の温度であっても異種材料間の接合強度を高めることが可能となる。
【００５９】
半導体基板１０６と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理により支持基板１００上に薄い半導体層（ＬＴＳＳ層）を残して半導体基板１０６を分離を行う（図４（Ａ））。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。この温度範囲で熱処理を行うことで分離層１０７に形成された微小な空孔に体積変化が起こり、分離層１０７に沿って半導体層を劈開することができる。接合層１０２は支持基板１００と接合しているので、支持基板１００上には半導体基板１０６と同じ結晶性のＬＴＳＳ層１０１が固定された形態となる。
【００６０】
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う（図４（Ｂ））。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。熱処理装置としては電熱炉、ランプアニール炉などを適用することができる。第２の熱処理は多段階に温度を変化させて行っても良い。また瞬間熱アニール（ＲＴＡ）装置を用いても良い。ＲＴＡ装置によって熱処理を行う場合には、基板の歪み点近傍またはそれよりも若干高い温度に加熱することもできる。
【００６１】
第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができる。すなわち、第２の熱処理は、支持基板１００とＬＴＳＳ層１０１の膨張係数の違いにより生じる熱歪みを緩和する。また、第２の熱処理は、イオンを注入することによって結晶性が損なわれたＬＴＳＳ層１０１の結晶性を回復させるためにも有効である。さらに、第２の熱処理は、半導体基板１０６を支持基板１００と接合させ他後、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。また、第１の熱処理と第２の熱処理を行うことで水素結合を、より強固な共有結合に変化させることができる。
【００６２】
ＬＴＳＳ層１０１の表面をより平坦化する目的で化学的機械研磨（ＣＭＰ）処理を行っても良い。ＣＭＰ処理は第１の熱処理後もしくは第２の熱処理後に行うことができる。尤も、第２の熱処理前に行えば、ＬＴＳＳ層１０１の表面を平坦化すると共にＣＭＰ処理によって生じる表面の損傷層を第２の熱処理で修復することができる。
【００６３】
いずれにしても、第１の熱処理と第２の熱処理を本形態のように組み合わせて行うことで、ガラス基板のような熱的に脆弱な支持基板の上に、結晶性に優れた結晶半導体層を設けることが可能となる。
【００６４】
図３（Ａ）〜図３（Ｃ）及び図４（Ａ）〜図４（Ｂ）の工程を経て、図１（Ａ）に示すＳＯＩ基板が形成される。
【００６５】
図１（Ｂ）に示すＳＯＩ構造の基板を作成する方法について、図７（Ａ）〜図７（Ｂ）を用いて説明する。
【００６６】
図３（Ａ）〜図３（Ｂ）に示す作製工程に基づいて、半導体基板１０６中に分離層１０７を形成し、さらに、半導体基板１０６の、支持基板１００と接合を形成する面に、接合層１０２を形成する。
【００６７】
次いで、バリア層１０３及び接合層１０２が形成された支持基板１００と、半導体基板１０６の接合層１０２を密着させて接合を形成する（図７（Ａ））。
【００６８】
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図７（Ｂ））。
【００６９】
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
【００７０】
以上のようにして、図１（Ｂ）に示すＳＯＩ基板が形成される。
【００７１】
次いで図２（Ａ）に示すＳＯＩ構造の基板の作製方法について、図８（Ａ）〜図８（Ｃ）を用いて説明する。
【００７２】
まず図３（Ａ）に示す作製工程に基づいて、半導体基板１０６中に分離層１０７を形成する。
【００７３】
次に、半導体基板１０６の表面に絶縁層１０４を形成する。絶縁層１０４は窒素を含有する絶縁層であることが好ましい。例えば、窒化シリコン膜、酸素を含む窒化シリコン膜もしくは窒素を含む酸化シリコン膜から選ばれた１つまたは複数の膜を積層して形成することができる。
【００７４】
さらに、絶縁層１０４上に接合層１０２酸化シリコン膜を形成する。
【００７５】
支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図８（Ｂ））。
【００７６】
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図８（Ｃ））。
【００７７】
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
【００７８】
図８（Ａ）〜図８（Ｃ）に示すように、絶縁層１０４を半導体基板１０６上に形成すると、絶縁層１０４によって不純物がＬＴＳＳ層１０１に混入するのを防ぐので、ＬＴＳＳ層１０１が汚染されるのを防止することが可能となる。
【００７９】
図５（Ａ）〜図５（Ｃ）は、支持基板側に接合層を設けてＬＴＳＳ層を有するＳＯＩ構造の基板を製造する工程を示す。
【００８０】
まず、酸化シリコン層１０５が形成された半導体基板１０６に電界で加速されたイオンを所定の深さに注入し、分離層１０７を形成する（図５（Ａ））。酸化シリコン層１０５は、半導体基板１０６上に酸化シリコン層をスパッタ法やＣＶＤ法で成膜してもよいし、半導体基板１０６が単結晶シリコン基板の場合、半導体基板１０６を熱酸化して形成してもよい。本実施の形態では、半導体基板１０６が単結晶シリコン基板として、酸化シリコン層１０５は単結晶シリコン基板を熱酸化して形成する。
【００８１】
半導体基板１０６へのイオンの注入は図３（Ａ）の場合と同様である。半導体基板１０６の表面に酸化シリコン層１０５を形成しておくことでイオン注入によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができる。
【００８２】
バリア層１０３及び接合層１０２が形成された支持基板１００と半導体基板１０６の酸化シリコン層１０５が形成された面を密着させて接合を形成する（図５（Ｂ））。
【００８３】
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図５（Ｃ））。
【００８４】
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
【００８５】
以上のようにして、図２（Ｂ）に示すＳＯＩ基板が形成される。
【００８６】
図６（Ａ）〜図６（Ｃ）は支持基板側に接合層を設けてＬＴＳＳ層を接合する場合における他の例を示す。
【００８７】
最初に半導体基板１０６に分離層１０７を形成する（図６（Ａ））。分離層１０７を形成するためのイオンの注入はイオンドーピング装置を用いて行う。この工程では電界で加速された質量数の異なるイオンが高電界で加速されて半導体基板１０６に照射される。
【００８８】
このとき、半導体基板１０６の表面はイオンの照射により平坦性が損なわれるおそれがあるので、保護膜として酸化シリコン層１０５を設けておくことが好ましい。酸化シリコン層１０５は熱酸化により形成しても良いし、ケミカルオキサイドを適用しても良い。ケミカルオキサイドは酸化性の薬液に半導体基板１０６を浸すことで形成可能である。例えば、オゾン含有水溶液で半導体基板１０６を処理すれば表面にケミカルオキサイドが形成される。
【００８９】
また保護膜として、プラズマＣＶＤ法で形成した窒素を含む酸化シリコン膜、酸素を含む窒化シリコン膜、またはＴＥＯＳを用いて成膜した酸化シリコン膜を用いてもよい。
【００９０】
支持基板１００にはバリア層１０３を設けることが好ましい。バリア層１０３としては、バリア層１０３を設けることで、支持基板１００として用いられるガラス基板からアルカリ金属もしくはアルカリ土類金属のような可動イオン不純物が拡散してＬＴＳＳ層１０１が汚染されることを防ぐことができる。
【００９１】
バリア層１０３は一層または複数の層をもって構成する。例えば、ナトリウムなどのイオンをブロッキングする効果の高い窒化シリコン膜または酸素を含む窒化シリコン膜を第１層目として用い、その上層に第２層目として酸化シリコン膜または窒素を含む酸化シリコン膜を設ける。
【００９２】
バリア層１０３の第１層目は不純部の拡散を防止する目的を持った絶縁膜であり緻密な膜であるのに対し、第２層目は第１層目の膜の内部応力が上層に作用しないように、応力を緩和することを一つの目的としている。このように支持基板１００にバリア層１０３を設けることで、ＬＴＳＳ層を接合する際の基板の選択範囲を広げることができる。
【００９３】
バリア層１０３の上層に接合層１０２を設けた支持基板１００と半導体基板１０６を接合させる（図６（Ｂ））。半導体基板１０６の表面は保護膜として設けた酸化シリコン層１０５をフッ酸で除去しておき、半導体表面が露出する状態となっている。半導体基板１０６の最表面はフッ酸溶液の処理により水素で終端されている状態であれば良い。接合形成に際して表面終端水素により水素結合が形成され、良好な接合を形成することができる。
【００９４】
また、不活性ガスのイオンを照射して半導体基板１０６の最表面に未結合手が露出するようにして、真空中で接合を形成しても良い。
【００９５】
この状態で第１の熱処理を行う。第１の熱処理は接合層１０２の成膜温度以上で行うことが好ましく、４００℃以上６００℃未満の温度で行うことが好ましい。それにより分離層１０７に形成された微小な空孔に体積変化が起こり、半導体基板１０６を劈開することができる。支持基板１００上には半導体基板１０６と同じ結晶性を有するＬＴＳＳ層１０１が形成される（図６（Ｃ））。
【００９６】
次に支持基板１００にＬＴＳＳ層１０１が接合された状態で第２の熱処理を行う。第２の熱処理は、第１の熱処理温度よりも高い温度であって支持基板１００の歪み点を超えない温度で行うことが好ましい。或いは、第１の熱処理と第２の熱処理は同じ温度であっても、第２の熱処理の処理時間を長くすることが好ましい。
【００９７】
熱処理は、熱伝導加熱、対流加熱または輻射加熱などにより支持基板１００及び／またはＬＴＳＳ層１０１が加熱されるようにすれば良い。第２の熱処理を行うことでＬＴＳＳ層１０１に残留する応力を緩和することができ、第１の熱処理によって分割する際に生じるＬＴＳＳ層１０１のダメージを回復させることにも有効である。
【００９８】
以上のようにして図２（Ｃ）に示すＳＯＩ基板を形成する。
【００９９】
本実施の形態によれば、ガラス基板等の耐熱温度が７００℃以下の支持基板１００でであっても接合部の接着力が強固なＬＴＳＳ層１０１を得ることができる。支持基板１００として、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスの如き無アルカリガラスと呼ばれる電子工業用に使われる各種ガラス基板を適用することが可能となる。すなわち、一辺が１メートルを超える基板上に単結晶半導体層を形成することができる。このような大面積基板を使って液晶ディスプレイのような表示装置のみならず、半導体集積回路を製造することができる。
【０１００】
次いで、上記のＳＯＩ構造を用いて形成する半導体装置及びその作製方法について、図９（Ａ）〜図９（Ｅ）、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｂ）を参照して説明する。
【０１０１】
まず、半導体基板１０６の表面に、非単結晶半導体膜１２５を選択的に形成する。
【０１０２】
非単結晶半導体膜１２５は、ＴＦＴのソース領域及びドレイン領域に重なる領域に選択的に形成される。これはソース領域及びドレイン領域中に形成されるシリサイド領域に含まれる金属元素を、非単結晶半導体膜１２５に移動及び吸収（本明細書では「ゲッタリング」と呼ぶ）させてしまうためである。
【０１０３】
非単結晶半導体膜１２５は、例えば非晶質半導体膜、微結晶半導体膜、多結晶半導体膜を用いればよい。また非単結晶半導体膜１２５は、シリコン（Ｓｉ）あるいはゲルマニウム（Ｇｅ）を含む半導体を用いて形成すればよい。
【０１０４】
非晶質半導体膜としては、非晶質シリコン（Ｓｉ）、非晶質ゲルマニウム（Ｇｅ）、非晶質シリコンゲルマニウム（ＳｉＧｅ）を用いることができる。
【０１０５】
また、微結晶半導体膜（マイクロクリスタル半導体膜）はセミアモルファス半導体膜に含まれるが、セミアモルファス半導体（本明細書では「Ｓｅｍｉ−ａｍｏｒｐｈｏｕｓ  Ｓｍｉｃｏｎｄｕｃｔｏｒ（ＳＡＳ）」ともいう）膜とは、非晶質半導体と結晶構造を有する半導体（単結晶、多結晶を含む）膜の中間的な構造の半導体を含む膜である。このセミアモルファス半導体膜は、自由エネルギー的に安定な第３の状態を有する半導体膜であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、その粒径を０．５〜２０ｎｍとして非単結晶半導体膜中に分散させて存在せしめることが可能である。
【０１０６】
セミアモルファス半導体膜の１つの例として、セミアモルファスシリコン膜が挙げられる。セミアモルファスシリコン膜は、そのラマンスペクトルが５２０ｃｍ−１よりも低波数側にシフトしており、またＸ線回折ではＳｉ結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。また、未結合手（ダングリングボンド）を終端化させるために水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。本明細書では便宜上、このような珪素膜をセミアモルファスシリコン膜と呼ぶ。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なセミアモルファス半導体膜が得られる。
【０１０７】
またセミアモルファスシリコン膜は珪素（シリコン）を含む気体をグロー放電分解することにより得ることができる。代表的な珪素（シリコン）を含む気体としては、ＳｉＨ４であり、その他にもＳｉ２Ｈ６、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、ＳｉＦ４などを用いることができる。また水素や、水素にヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素を加えたガスで、この珪素（シリコン）を含む気体を希釈して用いることで、セミアモルファス珪素膜の形成を容易なものとすることができる。希釈率は２倍〜１０００倍の範囲で珪素（シリコン）を含む気体を希釈することが好ましい。またさらに、珪素（シリコン）を含む気体中に、ＣＨ４、Ｃ２Ｈ６などの炭化物気体、ＧｅＨ４、ＧｅＦ４などのゲルマニウム化気体、Ｆ２などを混入させて、エネルギーバンド幅を１．５〜２．４ｅＶ、若しくは０．９〜１．１ｅＶに調節しても良い。
【０１０８】
また、微結晶半導体膜としては、微結晶ゲルマニウム（Ｇｅ）、微結晶シリコンゲルマニウム（ＳｉＧｅ）を用いることができる。
【０１０９】
多結晶半導体膜としては、多結晶シリコン（Ｓｉ）、多結晶ゲルマニウム、多結晶シリコンゲルマニウム（ＳｉＧｅ）を用いることができる。
【０１１０】
また非単結晶半導体膜１２５には、希ガス元素、例えば、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）を含んでいる。このような希ガス元素を含む非単結晶半導体膜１２５を形成することにより、金属元素を効率よく移動及び吸収（本明細書では「ゲッタリング」と呼ぶ）することができる。
【０１１１】
半導体膜に含まれる希ガス元素の濃度は、小さすぎると金属元素のゲッタリングの効果が得られないので、ゲッタリング可能な程度な濃度を選択すればよい。
【０１１２】
本実施の形態では、非単結晶半導体膜１２５として、アルゴン（Ａｒ）を１ａｔｏｍ％含む非晶質シリコン膜を、５ｎｍ〜１００ｎｍの膜厚で、ＣＶＤ法あるいはスパッタ法で形成する。ここではスパッタ法を用い、成膜圧力０．３Ｐａにて、膜厚３０ｎｍで、アルゴンを含む非晶質シリコン膜を形成する。
【０１１３】
非単結晶半導体膜１２５は、後に形成されるソース領域及びドレイン領域と重なるように、縞状に形成する。
【０１１４】
非単結晶半導体膜１２５を形成したら、絶縁膜１３１を形成する。本実施の形態では、絶縁膜１３１としては、窒素を含む酸化珪素膜を１００ｎｍの膜厚で形成し、さらに酸素を含む窒化珪素膜を１５０ｎｍを形成する。
【０１１５】
さらに絶縁膜１３１を形成後、水素イオンを注入して分離層１０７を形成する。本実施の形態では、水素イオンの注入条件は、印加電圧８０ｋｅＶ、ドーズ量は２．５×１０１６／ｃｍ２とする。これにより分離層１０７が半導体基板１０６の表面から１００ｎｍ〜３００ｎｍの深さに形成される。
【０１１６】
次いで絶縁膜１３１の表面を、ＣＭＰ（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）法によって平坦化する。非単結晶半導体膜１２５が形成されるために、絶縁膜１３１の表面には段差ができているが、この段差がなくなるように研磨を行う。
【０１１７】
次いで平坦化された絶縁膜１３１上に、接合層１０２を形成する（図９（Ａ）参照）。
【０１１８】
図９（Ａ）に示す構造が得られたら、支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図９（Ｂ）参照）。
【０１１９】
なお、図２（Ｂ）及び図２（Ｃ）に示すように、半導体基板１０６でなく支持基板１００に接合層１０２を形成してもよいし、図１（Ｂ）に示すように、半導体基板１０６及び支持基板１００の両方に接合層１０２を形成してもよい。
【０１２０】
また図１（Ｂ）、図２（Ｂ）、図２（Ｃ）に示すように、支持基板１００にバリア層１０３を設けてもよい。例えば、バリア層１０３として窒化シリコン層と酸化シリコン層が積層形成してもよい。支持基板１００にバリア層を設けると、ＬＴＳＳ層１０１の汚染を防ぐことができる。なお、窒化シリコン層に換えて、酸素を含む窒化シリコン層、窒化アルミニウム層、酸素を含む窒化アルミニウム層を適用しても良い。
【０１２１】
半導体基板１０６と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理としては、例えば、半導体基板１０６と支持基板１００を４００〜６００℃に加熱すればよい。第１の熱処理により支持基板１００上に薄い半導体層（ＬＴＳＳ層）１０１を残して半導体基板１０６を分離を行う（図９（Ｃ）参照）。半導体基板１０６と支持基板１００をそれぞれ異なる方向に力を加えると、支持基板上にＬＴＳＳ層１０１が形成される。
【０１２２】
次いでＬＴＳＳ層１０１を薄膜化して所望の膜厚とする。薄膜化の方法は、ＣＭＰ法、あるいはエッチング法等が挙げられる。本実施の形態では、ドライエッチングを用いて薄膜化する。
【０１２３】
ＬＴＳＳ層１０１の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとすることが好ましい。ＬＴＳＳ層１０１の厚さは、分離層１０７の深さを制御すること、及び薄膜化の条件ににより適宜設定できる。本実施の形態では、ドライエッチングにより、ＬＴＳＳ層を５０ｎｍの膜厚に形成する。
【０１２４】
ＬＴＳＳ層１０１にはしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型不純物元素を添加する。例えば、ｐ型不純物元素としてホウ素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
【０１２５】
ＬＴＳＳ層１０１をエッチングして、活性層の配置に合わせて島状に分離した島状単結晶半導体層１２１を形成する（図９（Ｄ）参照）。
【０１２６】
なおこのとき、非単結晶半導体膜１２５が活性層のソース領域及びドレイン領域に重なるようにエッチングを行う。
【０１２７】
そして、島状単結晶半導体層１２１上に、ゲート絶縁膜１１０、ゲート電極１１１を形成する（図９（Ｅ）参照）。ゲート絶縁膜１１０の幅は、後の工程で低濃度不純物領域を形成するために、ゲート電極１１１の幅よりも大きくする。もし低濃度不純物領域を形成する必要がなければ、ゲート絶縁膜１１０とゲート電極１１１の幅を同じ長さにしてもよいし、あるいはゲート絶縁膜１１０を、島状単結晶半導体層１２１、非単結晶半導体膜１２５及び絶縁膜１３１を覆うように形成してもよい。
【０１２８】
ゲート絶縁膜１１０は、酸化珪素膜、窒化珪素膜、窒素を含む酸化珪素膜、酸素を含む窒化珪素膜のいずれかを用いて形成すればよく、本実施の形態では、酸化珪素膜を１０ｎｍ〜１００ｎｍの膜厚で成膜したものを用いて、ゲート絶縁膜１１０を形成する。
【０１２９】
ゲート電極１１１は、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を用いて形成すればよい。
【０１３０】
次いで、ゲート電極１１１をマスクとして、島状単結晶半導体層１２１に一導電性を付与する不純物元素を導入する。ｎ型を付与する不純物元素１４１として、リン（Ｐ）、ヒ素（Ａｓ）が挙げられる。またｐ型を付与する不純物元素１４２としては、ホウ素（Ｂ）が挙げられる。なお、ｎ型を付与する不純物元素１４１あるいはｐ型を付与する不純物元素１４２を島状単結晶半導体層１２１に添加する際には、添加しない方の島状単結晶半導体層１２１をマスクで覆って望まない不純物元素が添加されないようにする。
【０１３１】
ｎ型を付与する不純物元素１４１及びｐ型を付与する不純物元素１４２の添加により、ゲート電極１１１の下の領域にチャネル形成領域１１５、ゲート電極１１１及びゲート絶縁膜１１０に覆われていない領域に、ソース領域及びドレイン領域である高濃度不純物領域１４３及び１４４が形成される。高濃度不純物領域１４３は、ｎ型を付与する不純物元素１４１を含んでいるので、ｎ型の高濃度不純物領域である。一方、高濃度不純物領域１４４は、ｐ型を付与する不純物元素１４２を含んでいるので、ｐ型の高濃度不純物領域である。
【０１３２】
また、島状単結晶半導体層１２１の、ゲート絶縁膜１１０を通してｎ型を付与する不純物元素１４１が添加された領域には、ｎ型の低濃度不純物領域１１４が形成されている。一方、島状単結晶半導体層１２１の、ゲート絶縁膜１１０を通してｐ型を付与する不純物元素１４２が添加された領域には、ｐ型の低濃度不純物領域１１７が形成されている（図１０（Ａ）参照）。
【０１３３】
本実施の形態では、例えばｎ型の不純物元素１４１としてリン（Ｐ）を用い、印加電圧２０ｋｅＶ及びドーズ量１．０／ｃｍ２にて添加する。これにより高濃度不純物領域１４３には、リンが３×１０２１／ｃｍ３の濃度で含まれることとなる。
【０１３４】
次いで絶縁膜１３１、島状単結晶半導体層１２１、ゲート絶縁膜１１０、ゲート電極１１１を覆って、絶縁膜を形成する。本実施の形態では、窒素を含む酸化珪素膜をＣＶＤ法にて形成する。さらに異方性エッチングを行って、ゲート電極１１１の側面にサイドウォール１１２を形成する（図１０（Ｂ）参照）。
【０１３５】
次いで絶縁膜１３１、島状単結晶半導体層１２１、ゲート電極１１１を、サイドウォール１１２を覆って、金属膜１３７を形成する（図１０（Ｃ）参照）。金属膜１３７としては、ニッケル（Ｎｉ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）等を用いればよい。本実施の形態では、金属膜１３７として、スパッタ法によりニッケル膜を膜厚２０ｎｍで成膜する。
【０１３６】
その後、例えば３５０℃以上の熱処理を行うことにより、露出している島状単結晶半導体層１２１、すなわちソース領域及びドレイン領域である高濃度不純物領域１４３及び１４４のそれぞれ、並びに、金属膜１３７を反応させて、シリサイド領域１１３を形成する。
【０１３７】
シリサイド領域１１３を形成したら、未反応の金属膜１３７を、エッチング、例えば硫酸や硝酸等の薬液を用いてウェットエッチングにより、除去する。未反応の金属膜１３７をエッチングする際にわずかな残渣が残ったとしても、サイドウォール１１２があるために、ゲート電極１１１と島状単結晶半導体層１２１のショートを防ぐことができる。
【０１３８】
次いで層間絶縁膜１１６を形成する。層間絶縁膜１１６はＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）膜を成膜するか、ポリイミドに代表される有機樹脂を塗布して形成する。層間絶縁膜１１６にはコンタクトホール１２７を形成する（図１１（Ａ）参照）。この層間絶縁膜１１６を形成する際に素子全体に熱が加わるので、シリサイド領域１１３中の金属元素がチャネル形成領域１１５に拡散する恐れがあるが、シリサイド領域１１３の下に存在する非単結晶半導体膜１２５よってゲッタリングされる。これによりチャネル形成領域１１５が金属元素によって汚染されることが抑制される。
【０１３９】
その後、コンタクトホール１２７に合わせて配線１１９を形成する（図１１（Ｂ）参照）。配線１１９はアルミニウムもしくはアルミニウム合金で形成し、上層と下層にはバリアメタルとしてモリブデン、クロム、チタンなどの金属膜で形成してもよい。配線１１９は、シリサイド領域１１３と電気的に接続されている。
【０１４０】
このように、支持基板１００に接合されたＬＴＳＳ層１０１を活性層として用いて、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを作製することができる。活性層に用いられるＬＴＳＳ層１０１は、結晶方位が一定の単結晶半導体であるため、高速駆動が可能なＴＦＴを得ることができる。さらにシリサイド領域１１３を形成することで、より高速での駆動が可能なＴＦＴが作製できる。
【０１４１】
本実施の形態により作製されるＴＦＴは、高速駆動が可能であり、かつ、チャネル形成領域１１５にシリサイド領域１１３からの金属元素が拡散することがない。
【０１４２】
以上から本実施の形態により、駆動速度が速く、同時に信頼性の高い半導体装置を得ることができる。
【０１４３】
［実施の形態２］
本実施の形態では、実施の形態１とは異なる半導体装置の作製方法について、図１２（Ａ）〜図１２（Ｅ）を用いて説明する。なお実施の形態１と同じものは同じ符号で示すものとする。
【０１４４】
まず半導体基板１０６上に、絶縁膜１３５、非単結晶半導体膜１２５、絶縁膜１３１を形成する。絶縁膜１３６は、酸化珪素膜、窒素を含む酸化珪素膜を、膜厚５ｎｍ以下の厚さで形成する。絶縁膜１３６の膜厚を厚くしてしまうと、後の工程でシリサイド領域中の金属元素が非単結晶半導体膜１２５に移動しにくくなってしまうので、絶縁膜１３６の膜厚５ｎｍ以下にする。
【０１４５】
次いで図９（Ａ）に基づいて、半導体基板１０６中に分離層１０７を形成し、絶縁膜１３１上に接合層１０２を形成する（図１２（Ａ）参照）。
【０１４６】
図１２（Ａ）に示す構造が得られたら、支持基板１００と、半導体基板１０６の接合層１０２が形成された面を対向させ、密接させることで接合を形成する（図１２（Ｂ）参照）。
【０１４７】
なお、図２（Ｂ）及び図２（Ｃ）に示すように、半導体基板１０６でなく支持基板１００に接合層１０２を形成してもよいし、図１（Ｂ）に示すように、半導体基板１０６及び支持基板１００の両方に接合層１０２を形成してもよい。
【０１４８】
また図１（Ｂ）、図２（Ｂ）、図２（Ｃ）に示すように、支持基板１００にバリア層１０３を設けてもよい。例えば、バリア層１０３として窒化シリコン層と酸化シリコン層が積層形成してもよい。支持基板１００にバリア層を設けると、ＬＴＳＳ層１０１の汚染を防ぐことができる。なお、窒化シリコン層に換えて、酸素を含む窒化シリコン層、窒化アルミニウム層、酸素を含む窒化アルミニウム層を適用しても良い。
【０１４９】
半導体基板１０６と支持基板１００を重ね合わせた状態で第１の熱処理を行う。第１の熱処理としては、例えば、半導体基板１０６と支持基板１００を４００〜６００℃に加熱すればよい。第１の熱処理により支持基板１００上に薄い半導体層（ＬＴＳＳ層）１０１を残して半導体基板１０６を分離を行う（図１２（Ｃ）参照）。半導体基板１０６と支持基板１００をそれぞれ異なる方向に力を加えると、支持基板上にＬＴＳＳ層１０１が形成される。
【０１５０】
次いでＬＴＳＳ層１０１を薄膜化して所望の膜厚とする。薄膜化の方法は、ＣＭＰ法、あるいはエッチング法等が挙げられる。本実施の形態では、ドライエッチングを用いて薄膜化する。
【０１５１】
ＬＴＳＳ層１０１の膜厚は５ｎｍから５００ｎｍ、好ましくは１０ｎｍから２００ｎｍ、より好ましくは１０ｎｍから６０ｎｍの厚さとすることが好ましい。ＬＴＳＳ層１０１の厚さは、分離層１０７の深さを制御すること、及び薄膜化の条件ににより適宜設定できる。本実施の形態では、ドライエッチングにより、ＬＴＳＳ層を５０ｎｍの膜厚に形成する。
【０１５２】
ＬＴＳＳ層１０１にはしきい値電圧を制御するために、ホウ素、アルミニウム、ガリウムなどのｐ型不純物元素を添加する。例えば、ｐ型不純物元素としてホウ素を１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下の濃度で添加されていても良い。
【０１５３】
ＬＴＳＳ層１０１をエッチングして、活性層の配置に合わせて島状に分離した島状単結晶半導体層１２１を形成する（図１２（Ｄ）参照）。
【０１５４】
さらに、図９（Ｅ）、図１０（Ａ）〜図１０（Ｄ）、図１１（Ａ）〜図１１（Ｂ）に示す作製工程に基づいて、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを形成する。
【０１５５】
ｎチャネル型ＴＦＴには、活性層である島状単結晶半導体層１２１中に、チャネル形成領域１１５、低濃度不純物領域１１４、シリサイド領域１１３が形成されており、さらに、ゲート絶縁膜１１０、ゲート電極１１１、ゲート電極１１１の側面にサイドウォール１１２が形成されている。
【０１５６】
ｐチャネル型ＴＦＴには、活性層である島状単結晶半導体層１２１中に、チャネル形成領域１１５、低濃度不純物領域１１７、シリサイド領域１１３が形成されており、さらに、ゲート絶縁膜１１０、ゲート電極１１１、ゲート電極１１１の側面にサイドウォール１１２が形成されている。
【０１５７】
ＴＦＴを覆って層間絶縁膜１１８を形成し、さらに層間絶縁膜１１８上に、シリサイド領域１１３と電気的に接続する配線１１９を形成する（図１２（Ｄ）参照）。
【０１５８】
この層間絶縁膜１１６を形成する際に素子全体に熱が加わるので、シリサイド領域１１３中の金属元素がチャネル形成領域１１５に拡散する恐れがあるが、シリサイド領域１１３の下に存在する非単結晶半導体膜１２５よってゲッタリングされる。これによりチャネル形成領域１１５が金属元素によって汚染されることが抑制される。絶縁膜１３５の膜厚が５ｎｍ以下と薄いので、金属元素が非単結晶半導体膜１２５にゲッタリングされるのを抑制しない。
【０１５９】
以上により本実施の形態により、駆動速度が速く、信頼性の高い半導体装置を得ることができる。
【０１６０】
［実施の形態３］
本実施の形態では、実施の形態１〜実施の形態２に基づいて作製したＳＯＩ基板及びＴＦＴを組み込んだ半導体装置について、図１３及び図１４を用いて説明する。
【０１６１】
図１３では半導体装置の一例として、マイクロプロセッサ２００を示す。このマイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ；ＡＬＵともいう）、演算回路制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、ＲＯＭ２０９（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：読み出し専用メモリ）、及びＲＯＭインターフェース２１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【０１６２】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は命令解析部２０３に入力され、デコードされた後に演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。
【０１６３】
また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
【０１６４】
なお、図１３に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０１６５】
このようなマイクロプロセッサ２００は、支持基板に接合された結晶方位が一定の単結晶半導体層（ＬＴＳＳ層）、かつシリサイド領域を有するＴＦＴにより集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。またシリサイド領域の金属元素が非単結晶半導体膜によってゲッタリングされるので、信頼性の高い半導体装置を得ることができる。
【０１６６】
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について、図１４を参照して説明する。
【０１６７】
図１４は無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）の一例を示す。ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９と、変調回路２２０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、ＣＰＵ２２５（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理ユニット）、ＲＡＭ２２６（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ランダムアクセスメモリ）、ＲＯＭ２２７（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ：読み出し専用メモリ）を有している。
【０１６８】
このような構成のＲＦＣＰＵ２１１の動作は概略以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。
【０１６９】
容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０１７０】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティ比を変更する。ローパスフィルタで形成される復調回路２１９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。
【０１７１】
変調回路２２０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ２２３は、電源電圧又はＣＰＵ２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【０１７２】
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、ＲＯＭ２２７に記憶されているデータの読み出し、ＲＡＭ２２６へのデータの書き込み、ＣＰＵ２２５への演算命令などが含まれている。
【０１７３】
ＣＰＵ２２５は、ＣＰＵインターフェース２２４を介してＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、ＣＰＵ２２５が要求するアドレスより、ＲＯＭ２２７、ＲＡＭ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１７４】
ＣＰＵ２２５の演算方式は、ＲＯＭ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使ってＣＰＵ２２５が実行する方式を適用することができる。
【０１７５】
このようなＲＦＣＰＵ２１１は、絶縁表面接合された結晶方位が一定の単結晶半導体層（ＬＴＳＳ層）、かつかつシリサイド領域を有するＴＦＴにより集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。またシリサイド領域の金属元素が非単結晶半導体膜によってゲッタリングされるので、信頼性の高い半導体装置を得ることができる。
【０１７６】
図１４に示すＲＦＣＰＵでは、処理速度の高速化のみならず低消費電力化を図ることができるので、電力を供給する容量部２２９を小型化しても長時間の動作を保証することができる。図１４ではＲＦＣＰＵの形態について示しているが、通信機能、演算処理機能、メモリ機能を備えたものであれば、ＩＣタグのようなものであっても良い。
【図面の簡単な説明】
【０１７７】
【図１】ＳＯＩ構造を有する基板の構成を示す断面図。
【図２】ＳＯＩ構造を有する基板の構成を示す断面図。
【図３】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図４】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図５】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図６】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図７】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図８】ＳＯＩ構造を有する基板の作製方法を説明する断面図。
【図９】ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。
【図１０】ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。
【図１１】ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。
【図１２】ＳＯＩ構造を有する基板を用いた半導体装置の作製方法を説明する断面図。
【図１３】ＳＯＩ構造を有する基板により得られるマイクロプロセッサの構成を示すブロック図。
【図１４】ＳＯＩ構造を有する基板により得られるＲＦＣＰＵの構成を示すブロック図。
【符号の説明】
【０１７８】
１００    支持基板
１０１    ＬＴＳＳ層
１０２    接合層
１０３    バリア層
１０４    絶縁層
１０５    酸化シリコン層
１０６    半導体基板
１０７    分離層
１１０    ゲート絶縁膜
１１１    ゲート電極
１１２    サイドウォール
１１３    シリサイド領域
１１４    低濃度不純物領域
１１５    チャネル形成領域
１１６    層間絶縁膜
１１７    低濃度不純物領域
１１８    層間絶縁膜
１１９    配線
１２１    島状単結晶半導体層
１２５    非単結晶半導体膜
１２７    コンタクトホール
１３１    絶縁膜
１３５    絶縁膜
１３６    絶縁膜
１３７    金属膜
１４１    不純物元素
１４２    不純物元素
１４３    高濃度不純物領域
１４４    高濃度不純物領域
２００    マイクロプロセッサ
２０１    演算回路
２０２    演算回路制御部
２０３    命令解析部
２０４    割り込み制御部
２０５    タイミング制御部
２０６    レジスタ
２０７    レジスタ制御部
２０８    バスインターフェース
２０９    ＲＯＭ
２１０    ＲＯＭインターフェース
２１１    ＲＦＣＰＵ
２１２    アナログ回路部
２１３    デジタル回路部
２１４    共振回路
２１５    整流回路
２１６    定電圧回路
２１７    リセット回路
２１８    発振回路
２１９    復調回路
２２０    変調回路
２２１    ＲＦインターフェース
２２２    制御レジスタ
２２３    クロックコントローラ
２２４    ＣＰＵインターフェース
２２５    ＣＰＵ
２２６    ＲＡＭ
２２７    ＲＯＭ
２２８    アンテナ
２２９    容量部
２３０    電源管理回路
【図１】
2008288232.tif 000003
【図２】
2008288232.tif 000004
【図３】
2008288232.tif 000005
【図４】
2008288232.tif 000006
【図５】
2008288232.tif 000007
【図６】
2008288232.tif 000008
【図７】
2008288232.tif 000009
【図８】
2008288232.tif 000010
【図９】
2008288232.tif 000011
【図１０】
2008288232.tif 000012
【図１１】
2008288232.tif 000013
【図１２】
2008288232.tif 000014
【図１３】
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【図１４】
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