(57)【要約】【課題】外部負荷容量に依存する外部アクセスにおいて、正確なＡＣ測定を可能とする半導体装置を提供する。【解決手段】メモリアクセスの制御を行う外部メモリ制御部２と、外部アクセス主信号と外部アクセス従信号の経路に対して外部負荷容量を接続・分離する外部負荷容量スイッチＳｗ３，Ｓｗ４と、テストアクセス主信号とテストアクセス従信号の経路上にテスト容量を配置するテスト容量部Ｃ１，Ｃ２と、テスト容量部を外部アクセス主信号および外部アクセス従信号の経路に対して接続・分離するテスト容量スイッチＳｗ１，Ｓｗ２と、外部負荷容量スイッチとテスト容量スイッチと外部メモリ制御部を制御するテストモード制御部１と、テストアクセス主信号に対するテストアクセス従信号の遅延時間を測定する遅延時間測定部３と、遅延時間とＡＣスペック格納部４のＡＣスペックを比較する比較部５とを備える。【選択図】図１
2008041864.tif 000002
【特許請求の範囲】
【請求項１】
メモリアクセスの制御を行う外部メモリ制御部と、
前記外部メモリ制御部からＩ／Ｏ端子までの１つ以上の外部アクセス主信号の経路と１つ以上の外部アクセス従信号の経路に対してそれぞれ外部負荷容量を接続・分離する外部負荷容量スイッチと、
前記外部アクセス主信号の経路から分岐するテストアクセス主信号の経路上と、前記外部アクセス従信号の経路から分岐するテストアクセス従信号の経路上にそれぞれテスト容量を配置するテスト容量部と、
前記外部アクセス主信号の経路と前記テストアクセス主信号の経路の分岐箇所および前記外部アクセス従信号の経路と前記テストアクセス従信号の経路との分岐箇所に配置され、前記テスト容量部におけるテスト容量を前記外部アクセス主信号の経路および前記外部アクセス従信号の経路に対してそれぞれ接続・分離するテスト容量スイッチと、
前記外部負荷容量スイッチと前記テスト容量スイッチと前記外部メモリ制御部を制御するテストモード制御部と、
前記テストアクセス主信号に対する前記テストアクセス従信号の遅延時間を測定する遅延時間測定部と、
ＡＣスペックを格納するＡＣスペック格納部と、
前記遅延時間測定部の出力値と前記ＡＣスペック格納部の出力値を比較する比較部とを備えた半導体装置。
【請求項２】
さらに、前記テスト容量部内のテスト容量を一定容量ごとに分離するテスト容量スイッチと、前記テスト容量スイッチを制御するテスト容量制御部とを備えた請求項１に記載の半導体装置。
【請求項３】
さらに、前記比較部における比較結果を外部出力するＩ／Ｏ端子を備えた請求項１または請求項２に記載の半導体装置。
【請求項４】
さらに、前記外部メモリ制御部を制御するＣＰＵと、前記比較部からの比較結果を格納し、前記ＣＰＵにより任意にアクセス可能な比較結果格納部とを備えた請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
さらに、前記比較部より出力されるＦＡＩＬ信号により、前記ＣＰＵへ割り込みを発生させる割り込み信号生成部を備えた請求項４に記載の半導体装置。
【請求項６】
さらに、前記テスト容量部と前記外部メモリ制御部を制御するトリミング制御部を備え、前記テスト容量制御部は前記トリミング制御部によりテスト容量値を調整する請求項１から請求項５までのいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部アクセスが外部負荷容量に依存する半導体装置においてＡＣ測定を行うための技術に関する。ＡＣ測定とは、ＬＳＩの入力ピンにテストパターンのパルス信号を印加して、出力ピンにおける出力信号の電気的動作特性を測定することである。具体的には、立ち上がり時間や立ち下がり時間、入出力伝播遅延時間、出力電圧レベルの変化などを測定する。
【背景技術】
【０００２】
以下、従来のＡＣ測定について図８を用いて説明する。図８は従来の技術における半導体装置（マイクロコントローラ）の構成を示すブロック図である。図８において、マイクロコントローラＭ′は、外部メモリ制御部４１を備えている。そして、マイクロコントローラＭ′の外部には、ＬＳＩテスター４２が設けられている。ＬＳＩテスター４２は、比較回路４３で構成されている。
【０００３】
以下、上記構成の従来のマイクロコントローラＭの動作を図９のタイミングチャートを用いて説明する。
【０００４】
外部メモリ制御部４１より外部アクセス主信号Ｓ４１と外部アクセス従信号Ｓ４２が出力される。ここで、外部アクセス主信号Ｓ４１は、外部アクセスのＡＣ測定における基準信号である。また、外部アクセス従信号Ｓ４２は、外部アクセス主信号Ｓ４１を基準にしてＡＣ測定される測定対象の信号である。
【０００５】
外部アクセス主信号Ｓ４１と外部アクセス従信号Ｓ４２は、それぞれＩ／Ｏ端子Ｔ４１，Ｔ４２からマイクロコントローラＭ′の外部に出力される。Ｉ／Ｏ端子Ｔ４１，Ｔ４２とＬＳＩテスター４２の間は配線で結ばれている。配線には、テスター容量Ｃ４１，Ｃ４２が存在している。よって、Ｉ／Ｏ端子Ｔ４１より出力される信号はテスター容量Ｃ４１が負荷された状態であり、外部アクセス主信号Ｓ４１より時間ＴＡ０だけ遅延することになる。同様に、Ｉ／Ｏ端子Ｔ４２より出力される信号はテスター容量Ｃ４２が負荷された状態であり、外部アクセス従信号Ｓ４２より時間ＴＡ１だけ遅延する。通常アクセス時、外部アクセス主信号Ｓ４１と外部アクセス従信号Ｓ４２は、時間ＴＢだけ間隔をあけて出力されるものとする。外部アクセス主信号Ｓ４１と外部アクセス従信号Ｓ４２は、ＬＳＩテスター４２の比較回路４３に接続されている。比較回路４３でＡＣ測定の基準の外部アクセス主信号Ｓ４１に対する外部アクセス従信号Ｓ４２の遅延時間を測定し、遅延時間が規格を満たしていればＰＡＳＳと判定し、規格を満たしていなければＦＡＩＬと判定し、ＰＡＳＳ／ＦＡＩＬ信号Ｓ４３を出力する。
【特許文献１】特開２００４−５７９９号公報（第４−２０頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
以上のような従来の半導体装置での外部アクセスのＡＣ測定においては、テスター容量Ｃ４１，Ｃ４２の外部負荷容量が存在しているため、容量規格を遵守した負荷容量となっておらず、ＡＣ測定を正確に行えない。
【０００７】
容量規格を遵守した容量にするには、Ｉ／Ｏ端子Ｔ４１，Ｔ４２からＬＳＩテスター４２までの配線長および配線幅の調整が必要となり、ＬＳＩテスターの評価ボードのコストが増えるという問題点がある。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、外部負荷容量の影響を受けることなく、外部アクセスのＡＣ測定を正確に行える半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、
メモリアクセスの制御を行う外部メモリ制御部と、
前記外部メモリ制御部からＩ／Ｏ端子までの１つ以上の外部アクセス主信号の経路と１つ以上の外部アクセス従信号の経路に対してそれぞれ外部負荷容量を接続・分離する外部負荷容量スイッチと、
前記外部アクセス主信号の経路から分岐するテストアクセス主信号の経路上と、前記外部アクセス従信号の経路から分岐するテストアクセス従信号の経路上にそれぞれテスト容量を配置するテスト容量部と、
前記外部アクセス主信号の経路と前記テストアクセス主信号の経路の分岐箇所および前記外部アクセス従信号の経路と前記テストアクセス従信号の経路との分岐箇所に配置され、前記テスト容量部におけるテスト容量を前記外部アクセス主信号の経路および前記外部アクセス従信号の経路に対してそれぞれ接続・分離するテスト容量スイッチと、
前記外部負荷容量スイッチと前記テスト容量スイッチと前記外部メモリ制御部を制御するテストモード制御部と、
前記テストアクセス主信号に対する前記テストアクセス従信号の遅延時間を測定する遅延時間測定部と、
ＡＣスペックを格納するＡＣスペック格納部と、
前記遅延時間測定部の出力値と前記ＡＣスペック格納部の出力値を比較する比較部とを備えたものである。
【００１０】
この構成において、ＡＣ測定のテストモード時に、テストモード制御部は、外部負荷容量スイッチを制御して外部負荷容量を切り離すとともに、テスト容量スイッチを制御してテスト容量部におけるテスト容量を外部アクセス主信号および外部アクセス従信号に負荷させる。さらに、テストモード制御部によって制御された外部メモリ制御部は、外部アクセス主信号と外部アクセス従信号を通常外部アクセス時と同様のタイミングで所定時間間隔をあけて出力する。この結果、外部アクセス主信号は、外部負荷容量が切り離されかつテスト容量が負荷された上でテストアクセス主信号となり、外部アクセス従信号も、外部負荷容量が切り離されかつテスト容量が負荷された上でテストアクセス従信号となり、それぞれ遅延時間測定部に入力される。テストアクセス主信号もテストアクセス従信号もテスト容量が負荷されているため、信号の波形がなまる。これにより、容量負荷に起因する外部アクセス主信号、外部アクセス従信号の遅延を再現することが可能になっている。遅延時間測定部はテストアクセス主信号に対するテストアクセス従信号の遅延時間を測定する。比較部は測定された遅延時間をＡＣスペック格納部の値と比較し、ＰＡＳＳ／ＦＡＩＬの判定を行う。
【００１１】
上記のように、外部負荷容量が切り離され、内部のテスト容量のみの負荷容量を使用してＡＣ測定を行えるため、容量値による外部アクセス信号のＡＣスペックを正確に測定することが可能となる。
【００１２】
上記の構成において、さらに、前記テスト容量部内のテスト容量を一定容量ごとに分離するテスト容量スイッチと、前記テスト容量スイッチを制御するテスト容量制御部とを備えているという態様がある。これによれば、テスト容量制御部によりテスト容量スイッチを制御してテスト容量部におけるテスト容量を分割し、容量値を変更しながらきめの細かくＡＣ測定することが可能であるので、容量に対するＡＣスペックのマージンの正確な確認が可能となる。
【００１３】
また上記の構成において、さらに、前記比較部における比較結果を外部出力するＩ／Ｏ端子を備えているという態様がある。これによれば、ＰＡＳＳ／ＦＡＩＬの判定を外部で確認することが可能となる。
【００１４】
また上記の構成において、さらに、前記外部メモリ制御部を制御するＣＰＵと、前記比較部からの比較結果を格納し、前記ＣＰＵにより任意にアクセス可能な比較結果格納部とを備えているという態様がある。これによれば、当該半導体装置が搭載される基板上において、外部アクセスのＡＣスペックのマージンを確認する場合に、基板上で波形を確認する必要がなく、ＣＰＵのアクセスによって比較結果格納部のデータを取得することで、基板容量に対するＡＣスペックのマージンを容易に確認することが可能となる。
【００１５】
また上記の構成において、さらに、前記比較部より出力されるＦＡＩＬ信号により、前記ＣＰＵへ割り込みを発生させる割り込み信号生成部を備えているという態様がある。これによれば、外部アクセスのＡＣ測定を実施しながら、外部アクセスを行うことが可能であるため、異常な外部アクセスを回避することが可能となり、外部アクセスの信頼性が向上する。
【００１６】
また上記の構成において、さらに、前記テスト容量部と前記外部メモリ制御部を制御するトリミング制御部を備え、前記テスト容量制御部は前記トリミング制御部によりテスト容量値を調整するという態様がある。これによれば、外部アクセスのＡＣスペック違反時に、テスト容量値を自動的に変更させ、ＡＣスペックを遵守するように調整することが可能になる。
【発明の効果】
【００１７】
本発明によれば、外部負荷容量を切り離して内部のテスト容量を使用することにより、外部負荷容量の影響を受けることなく、外部アクセスのＡＣ測定を正確に行うことができる。
【００１８】
なお、内部のテスト容量を分割し、テスト容量の値を変更しながらＡＣ測定を実施すれば、ＡＣスペックの容量に対するマージン確認の容易化が可能である。
【００１９】
また、当該半導体装置が搭載される基板上において基板容量に対する外部アクセスのＡＣ測定の容易化が可能になる。
【００２０】
また、外部アクセスのＡＣ測定を実施しながら、外部アクセスを行うことが可能であるため、異常な外部アクセスを回避することが可能で、外部アクセスの信頼性が向上する。
【００２１】
また、外部アクセスのＡＣスペック違反時に、テスト容量値を変更させ、ＡＣスペックが遵守可能となるような自動調整が可能である。
【発明を実施するための最良の形態】
【００２２】
以下、本発明にかかわる半導体装置の実施の形態について図面に基づいて詳細に説明する。
【００２３】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置（マイクロコントローラ）の構成を示すブロック図である。同図において、Ｍは半導体装置で構成されたマイクロコントローラである。このマイクロコントローラＭの構成要素として、１はテストモード制御部、２は外部メモリ制御部、３は遅延時間測定部、４はＡＣスペック格納部、５は比較部、Ｔ１，Ｔ２，Ｔ３はＩ／Ｏ端子、Ｃ１，Ｃ２はテスト容量部、Ｓｗ１，Ｓｗ２はテスト容量スイッチ、Ｓｗ３，Ｓｗ４は外部負荷容量スイッチである。
【００２４】
外部メモリ制御部２は外部メモリアクセスの制御を行うもので、１つ以上の外部アクセス主信号Ｓ１、１つ以上の外部アクセス従信号Ｓ２を出力する。
【００２５】
Ｉ／Ｏ端子Ｔ１，Ｔ２は、それぞれ外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２をマイクロコントローラＭの外部に出力する。
【００２６】
外部負荷容量スイッチＳｗ３はテストモード制御部１により制御され、信号“１”を受けるとＯＮ状態となり、信号“０”を受けるとＯＦＦ状態になる。この外部負荷容量スイッチＳｗ３のＯＦＦ状態において、Ｉ／Ｏ端子Ｔ１の外部における外部負荷容量であるテスター容量Ｃ３が外部アクセス主信号Ｓ１から切り離され、ＯＮ状態において、外部アクセス主信号Ｓ１にテスター容量Ｃ３が負荷される。
【００２７】
外部負荷容量スイッチＳｗ４はテストモード制御部１により制御され、信号“１”を受けるとＯＮ状態となり、信号“０”を受けるとＯＦＦ状態になる。この外部負荷容量スイッチＳｗ４のＯＦＦ状態において、Ｉ／Ｏ端子Ｔ２の外部における外部負荷容量であるテスター容量Ｃ４が外部アクセス従信号Ｓ２から切り離され、ＯＮ状態において、外部アクセス従信号Ｓ２にテスター容量Ｃ４が負荷される。
【００２８】
テスト容量部Ｃ１は、外部アクセス主信号Ｓ１の経路から分岐したテストアクセス主信号Ｓ１′の経路上に容量を配置するものである。テスト容量部Ｃ２は、外部アクセス従信号Ｓ２の経路から分岐したテストアクセス従信号Ｓ２′の経路上に容量を配置するものである。
【００２９】
テストモード制御部１は、ＡＣ測定のテストモード時に、テストアクセス制御信号Ｓ０を出力し、外部メモリ制御部２を制御する。また、通常モードまたはテストモードのいかんにかかわらず、テストモード信号ＴＭ３による外部負荷容量スイッチＳｗ３の制御と、テストモード信号ＴＭ４による外部負荷容量スイッチＳｗ４の制御と、テストモード信号ＴＭ１によるテスト容量スイッチＳｗ１の制御と、テストモード信号ＴＭ２によるテスト容量スイッチＳｗ２の制御を行う。
【００３０】
テスト容量スイッチＳｗ１は、外部アクセス主信号Ｓ１の経路からテストアクセス主信号Ｓ１′の経路への分岐箇所にあり、テストモード制御部１により制御される。テストモード制御部１より信号“１”を受けるとＯＮ状態となり、信号“０”を受けるとＯＦＦ状態になる。テスト容量スイッチＳｗ１のＯＦＦ状態において、外部アクセス主信号Ｓ１の経路上からテスト容量部Ｃ１のテスト容量が切り離され、ＯＮ状態において、外部アクセス主信号Ｓ１にテスト容量が負荷される。
【００３１】
テスト容量スイッチＳｗ２は、外部アクセス従信号Ｓ２の経路からテストアクセス従信号Ｓ２′の経路への分岐箇所にあり、テストモード制御部１により制御される。テストモード制御部１より信号“１”を受けるとＯＮ状態となり、信号“０”を受けるとＯＦＦ状態になる。テスト容量スイッチＳｗ２のＯＦＦ状態において、外部アクセス従信号Ｓ２の経路上からテスト容量部Ｃ２のテスト容量が切り離され、ＯＮ状態において、外部アクセス従信号Ｓ２にテスト容量が負荷される。
【００３２】
遅延時間測定部３は、テストアクセス主信号Ｓ１′に対するテストアクセス従信号Ｓ２′の遅延時間を測定し、遅延時間を遅延時間信号Ｓ３として出力する。また、測定結果が有効であることを示す測定終了信号Ｓ４を出力する。
【００３３】
ＡＣスペック格納部４はＡＣスペックが格納され、ＡＣスペック信号Ｓ５を出力する。
【００３４】
比較部５は、遅延時間測定部３から出力された遅延時間信号Ｓ３とＡＣスペック格納部４から出力されたＡＣスペック信号Ｓ５の比較を通じてＰＡＳＳ／ＦＡＩＬ判定を行い、ＰＡＳＳ／ＦＡＩＬ信号Ｓ６を出力し、Ｉ／Ｏ端子Ｔ３から外部へ出力する。
【００３５】
図２は本実施の形態におけるマイクロコントローラＭの動作を示すタイミングチャートである。以下、図２を用いて本実施の形態のマイクロコントローラＭの動作を説明する。
【００３６】
ＡＣ測定のテストモード時に、テストモード制御部１は、テストモード信号ＴＭ３，ＴＭ４として“０”を出力し、外部負荷容量スイッチＳｗ３，Ｓｗ４をＯＦＦに制御し、テスター容量Ｃ３，Ｃ４を切り離す。同時に、テストモード信号ＴＭ１，ＴＭ２として“１”を出力し、テスト容量スイッチＳｗ１，Ｓｗ２をＯＮに制御し、テスト容量部Ｃ１，Ｃ２の容量が外部アクセス主信号Ｓ１および外部アクセス従信号Ｓ２の経路上で負荷される。
【００３７】
次に、テストモード制御部１は、テストアクセス制御信号Ｓ０として“１”を出力する。テストアクセス制御信号Ｓ０の信号“１”を受けた外部メモリ制御部２は、外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２を通常外部アクセス時と同様のタイミングの時間ＴＢだけ間隔をあけて出力する。外部負荷容量スイッチＳｗ３，Ｓｗ４はＯＦＦに制御されており、テスト容量スイッチＳｗ１，Ｓｗ２はＯＮに制御されているため、外部アクセス主信号Ｓ１はテスト容量スイッチＳｗ１を介してテストアクセス主信号Ｓ１′となり、テスト容量部Ｃ１の容量が負荷される。テストアクセス主信号Ｓ１′はテスト容量が負荷されたため、信号の波形がなまり、外部アクセス主信号Ｓ１に対して時間ＴＡ０だけ遅延する。同様に、外部アクセス従信号Ｓ２はテスト容量スイッチＳｗ２を介してテストアクセス従信号Ｓ２′となり、テスト容量部Ｃ２のテスト容量が負荷され、信号の波形がなまり外部アクセス従信号Ｓ２に対して時間ＴＡ１だけ遅延する。
【００３８】
次に、遅延時間測定部３でテストアクセス主信号Ｓ１′に対するテストアクセス従信号Ｓ２′の遅延時間ＴＢ１を測定する。測定された遅延時間ＴＢ１は遅延時間信号Ｓ３として出力され、測定終了信号Ｓ４を“１”にする。ＡＣスペック格納部４からは、規格で定められたＡＣスペック信号Ｓ５が出力されている。測定終了信号Ｓ４を受けた比較部５は、遅延時間信号Ｓ３の値とＡＣスペック信号Ｓ５の値の比較を行い、遅延時間信号Ｓ３の値がＡＣスペック信号Ｓ５の値の範囲内に入っていればＰＡＳＳとし、入っていなければＦＡＩＬとなる。ＰＡＳＳ／ＦＡＩＬ信号Ｓ６はＩ／Ｏ端子Ｔ３より出力される。
【００３９】
本実施の形態によれば、上記構成により外部負荷容量が切り離され、内部のテスト容量のみの負荷容量を使用してＡＣ測定を行えるため、正確な容量値による外部アクセス信号のＡＣスペックを測定することができる。ＰＡＳＳ／ＦＡＩＬ判定は、マイクロコントローラＭの外部で確認することができる。
【００４０】
（実施の形態２）
図３は、本発明の実施の形態２における半導体装置（マイクロコントローラ）の構成を示すブロック図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００４１】
Ｃ１１，Ｃ１２はテスト容量部であり、分割されたテスト容量ごとにそれぞれテスト容量スイッチｗ１１，ｗ１２が入っている。Ｎ分割する場合は、Ｎ個のテスト容量スイッチが必要となる。
【００４２】
ｗ１１，ｗ１２はテスト容量スイッチであり、ＯＦＦ制御時に、テストアクセス主信号Ｓ１′の経路およびテストアクセス従信号Ｓ２′の経路からそれぞれテスト容量が切り離され、ＯＮ制御時にはテスト容量が負荷される。また、テスト容量スイッチＳｗ１，Ｓｗ２に最も距離が近いものがそれぞれテスト容量制御信号Ｓ１１，Ｓ１２の最下位ビット（ＬＳＢ）につながり、最も距離が遠いものが最上位ビット（ＭＳＢ）につながっている。
【００４３】
６はテスト容量制御部であり、それぞれＮビットある容量制御信号Ｓ１１，Ｓ１２により、それぞれＮ個あるテスト容量スイッチｗ１１，ｗ１２の制御を行う。
【００４４】
テスト容量制御部６は、テスト容量部Ｃ１１，Ｃ１２のすべてのテスト容量を非接続とする初期状態から制御を始める。第１回目は、テスト容量部Ｃ１１のすべてのテスト容量を非接続とする状態で、テスト容量部Ｃ１２のテスト容量を１つ接続してはＡＣ測定を行うということを繰り返し、テスト容量部Ｃ１２のすべてのテスト容量が接続されたら、テスト容量部Ｃ１２のすべてのテスト容量を非接続にリセットし、今度はテスト容量部Ｃ１２のテスト容量を１つ接続する。第２回目は、テスト容量部Ｃ１１の１つのテスト容量を接続した状態で、テスト容量部Ｃ１２のテスト容量を１つ接続してはＡＣ測定を行うということを繰り返し、テスト容量部Ｃ１２のすべてのテスト容量が接続されたら、テスト容量部Ｃ１２のすべてのテスト容量を非接続にリセットし、テスト容量部Ｃ１２で接続するテスト容量を１つ追加する。第３回目は、テスト容量部Ｃ１１の２つのテスト容量を接続した状態で、上記と同様の動作を繰り返す。このような一連の処理を繰り返し、最後に、テスト容量部Ｃ１１のすべてのテスト容量を接続した状態で、上記と同様の動作を繰り返す。
【００４５】
図４は本実施の形態におけるマイクロコントローラＭの動作を示すフローチャートである。以下、図４を用いて本実施の形態のマイクロコントローラＭの動作を説明する。外部ＡＣ測定のテストモード時のＡＣ測定方法については、実施の形態１の場合と同じであるので説明は省略する。
【００４６】
テスト容量制御部６よりＮビットの容量制御信号Ｓ１１，Ｓ１２が出力される。容量制御信号Ｓ１１，Ｓ１２は、ノーマリオフの制御である。この処理をＰ１とする。次に、容量制御信号Ｓ１２がすべてＯＮ制御状態かどうかを判別する。この処理をＰ２とする。処理Ｐ２ですべてＯＮ制御状態でないのであれば、ＡＣ測定を行う。この処理をＰ３とする。次に、容量制御信号Ｓ１２の下位ビットから１ビットＯＮ制御状態にインクリメントを行う。この処理をＰ４とする。
【００４７】
この処理Ｐ４で、容量制御信号Ｓ１２の最下位ビットにつながるテスト容量スイッチｗ１２から順番にＯＮ状態になり、分割されたテスト容量が順次、テストアクセス従信号Ｓ２′の経路に負荷されていく。
【００４８】
処理Ｐ４後、再び、処理Ｐ２に戻る。
【００４９】
上記の処理Ｐ２、処理Ｐ３、処理Ｐ４を繰り返し行い、容量制御信号Ｓ１２のＮビットすべてがＯＮ制御状態まで実施する。
【００５０】
次に、容量制御信号Ｓ１１がすべてＯＮ制御状態かどうかを判別する。この処理をＰ５とする。処理Ｐ５ですべてＯＮ制御状態でないのであれば、ＡＣ測定を行う。この処理をＰ６とする。次に、容量制御信号Ｓ１１の下位ビットから１ビットＯＮ制御状態にインクリメントを行う。この処理をＰ７とする。
【００５１】
この処理Ｐ７で、容量制御信号Ｓ１１の最下位ビットにつながるテスト容量スイッチｗ１１から順番にＯＮ状態になり、分割されたテスト容量が順次、テストアクセス主信号Ｓ１′の経路に負荷されていく。
【００５２】
次に、容量制御信号Ｓ１２を１ビットインクリメントし、ＮビットすべてＯＦＦ制御状態にする。この処理をＰ８とする。
【００５３】
処理Ｐ８後、再び、処理Ｐ２に戻る。
【００５４】
上記の処理Ｐ２から処理Ｐ８を繰り返し行い、容量制御信号Ｓ１１のＮビットすべてがＯＮ制御状態まで実施する。容量制御信号Ｓ１１のＮビットすべてＯＮ制御であれば、ＡＣ測定を実施する。この処理をＰ９とする。
【００５５】
次に、容量制御信号Ｓ１１を１ビットインクリメントし、ＮビットすべてＯＦＦ制御状態にする。この処理をＰ１０とする。
【００５６】
本実施の形態によれば、容量を分割させることが可能であり、容量を変更しながらきめの細かくＡＣ測定することができ、容量に対するＡＣスペックマージンの正確な確認を行うことができる。
【００５７】
（実施の形態３）
図５は、本発明の実施の形態３における半導体装置（マイクロコントローラ）の構成を示すブロック図である。図５において、実施の形態２の図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００５８】
７はＣＰＵ（中央演算処理装置）であり、外部メモリ制御部２へ外部アクセス制御信号Ｓ２０を出力する。また、比較結果格納部８へリード要求信号Ｓ２１を出力し、比較結果格納部８よりリード信号Ｓ２２を受けて比較結果を確認することができる。
【００５９】
８は比較結果格納部であり、比較部５の比較結果Ｓ２３を格納する。ＣＰＵ７のリード要求信号Ｓ２１を受けると、格納結果Ｓ２３をリード信号Ｓ２２として、ＣＰＵ７へ出力する。
【００６０】
Ｃ３１，Ｃ３２はマイクロコントローラＭの外部の信号配線上に存在している基板容量である。
【００６１】
９はマイクロコントローラＭが搭載される基板の上にある外部メモリであり、外部アクセス主信号Ｓ１、外部アクセス従信号Ｓ２とつながっており、データの出力、データの格納を行う。
【００６２】
なお、比較部５からＰＡＳＳ／ＦＡＩＬ信号Ｓ６を外部へ出力するＩ／Ｏ端子Ｔ３は省略されている。ただし、このＩ／Ｏ端子Ｔ３を設けていてもよい。
【００６３】
以下、本実施の形態のマイクロコントローラＭの動作を説明する。
【００６４】
外部ＡＣ測定のテストモード時に、テストモード制御部１よりテストモード信号ＴＭ３，ＴＭ４を出力し、外部負荷容量スイッチＳｗ３，Ｓｗ４をＯＮ状態にする。
【００６５】
同時に、テストモード信号ＴＭ１，ＴＭ２を出力し、テスト容量スイッチＳｗ１，Ｓｗ２をＯＮ状態にする。
【００６６】
このとき、テスト容量制御部６から出力されている容量制御信号Ｓ１１，Ｓ１２は、すべてＯＦＦ制御状態になっている。
【００６７】
次に、ＣＰＵ７より、外部メモリ制御部２へ外部アクセス制御信号Ｓ２０として“１”を出力する。外部アクセス制御信号Ｓ２０を受けた外部メモリ制御部２は、外部アクセス主信号Ｓ１および外部アクセス従信号Ｓ２を通常外部アクセス時と同様のタイミングで出力を行う。
【００６８】
外部アクセス主信号Ｓ１の経路上は、外部負荷容量スイッチＳｗ３がＯＮ状態であるため、基板容量Ｃ３１が負荷されていることになる。外部アクセス主信号Ｓ１は、テスト容量スイッチＳｗ１がＯＮ状態であるため、テスト容量スイッチＳｗ１を介して分岐し、テスト容量部Ｃ１１内を通過し、テストアクセス主信号Ｓ１′として遅延時間測定部３に到達する。
【００６９】
外部アクセス従信号Ｓ２は、外部負荷容量スイッチＳｗ４がＯＮ状態であるため、基板容量Ｃ３２が負荷される。外部アクセス従信号Ｓ２は、テスト容量スイッチＳｗ２がＯＮ状態であるため、テスト容量スイッチＳｗ２を介して分岐し、テスト容量部Ｃ１１内を通過し、テストアクセス従信号Ｓ２′として遅延時間測定部３に到達する。
【００７０】
外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２は、それぞれ基板容量Ｃ３１と基板容量Ｃ３２のみが負荷されたことになる。
【００７１】
外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２の遅延時間を遅延時間測定部３で測定し、遅延時間信号Ｓ３が比較部５へ出力される。比較部５は、ＡＣスペック格納部４より出力されているＡＣスペック信号Ｓ５と遅延時間信号Ｓ３を比較し、ＰＡＳＳ／ＦＡＩＬ判定結果および遅延時間を比較結果Ｓ２３として出力する。
【００７２】
比較結果格納部８は、比較結果Ｓ２３からＰＡＳＳ／ＦＡＩＬ情報および遅延時間を蓄える。
【００７３】
そして、ＣＰＵ７よりリード要求信号Ｓ２１が比較結果格納部８に出力されたときは、比較結果格納部８はＰＡＳＳ／ＦＡＩＬ情報および遅延時間をリード信号Ｓ２２としてＣＰＵ７へ出力する。
【００７４】
本実施の形態によれば、マイクロコントローラＭが搭載される基板上において、外部アクセスのＡＣスペックのマージンを確認する場合に、基板上で波形を確認する必要がなく、ＣＰＵ７のアクセスによって比較結果格納部８のデータを取得することで、基板容量に対するＡＣスペックのマージンを容易に確認することができる。
【００７５】
（実施の形態４）
図６は、本発明の実施の形態４における半導体装置（マイクロコントローラ）の構成を示すブロック図である。図６において、実施の形態３の図５におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００７６】
１０は割り込み信号生成部であり、比較部５より出力されたＦＡＩＬ信号Ｓ２４を受け、割り込み信号Ｓ２５をＣＰＵ７へ出力する。
【００７７】
以下、本実施の形態のマイクロコントローラＭの動作を説明する。
【００７８】
外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２の動作およびＡＣ測定は、実施の形態３の場合と同じであるので説明は省略する。
【００７９】
比較部５でＦＡＩＬ判定が行われたときには、ＦＡＩＬ信号Ｓ２４が割り込み信号生成部１０へ出力される。ＦＡＩＬ信号Ｓ２４を受けた割り込み信号生成部１０は、ＣＰＵ７へ割り込み信号Ｓ２５を出力する。割り込み信号Ｓ２５を受けたＣＰＵ７は、外部アクセス制御信号Ｓ２０を出力し、外部メモリ制御部２より再度同じアクセスを実施する。
【００８０】
本実施の形態によれば、外部アクセスのＡＣ測定を実施しながら、外部アクセスを行うことが可能であるため、異常な外部アクセスを回避することができ、外部アクセスの信頼性が向上する。
【００８１】
（実施の形態５）
図７は、本発明の実施の形態５における半導体装置（マイクロコントローラ）の構成を示すブロック図である。図７において、実施の形態４の図６におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態に特有の構成は、次のとおりである。
【００８２】
１１はトリミング制御部であり、マイクロコントローラＭの初期化時にトリミングアクセス制御信号Ｓ３１および容量変更要求信号Ｓ３３を出力する。
【００８３】
Ｓ３２は比較ＰＡＳＳ信号であり、比較結果格納部８より出力される。
【００８４】
以下、本実施の形態のマイクロコントローラＭの動作を説明する。
【００８５】
マイクロコントローラＭの初期化時に、トリミング制御部１１よりトリミングアクセス制御信号Ｓ３１が外部メモリ制御部２へ出力される。トリミングアクセス制御信号Ｓ３１を受けた外部メモリ制御部２は、外部アクセス主信号Ｓ１および外部アクセス従信号Ｓ２を出力する。外部アクセス主信号Ｓ１と外部アクセス従信号Ｓ２の動作およびＡＣ測定方法は、実施の形態３の場合と同じであるので説明は省略する。
【００８６】
比較結果格納部８は、ＰＡＳＳ／ＦＡＩＬ情報から比較ＰＡＳＳ信号Ｓ３２をトリミング制御部１１へ出力する。トリミング制御部１１は、比較ＰＡＳＳ信号Ｓ３２を確認し、ＡＣスペックを満たしていなければ、容量変化要求信号Ｓ３３をテスト容量制御部６へ出力する。容量変化要求信号Ｓ３３を受けたテスト容量制御部６は、容量制御信号Ｓ１１，Ｓ１２のインクリメントを実施する。前記ＡＣ測定手順を繰り返し行い、ＡＣスペックがＰＡＳＳした時点で、インクリメントを停止させ、容量制御信号Ｓ１１，Ｓ１２を固定させる。
【００８７】
本実施の形態によれば、基板容量Ｃ３１，Ｃ３２によりＡＣスペックが満足していない場合でも、テスト容量を使用することにより、ＡＣスペックの容量に対する自動調整を実施することが可能であり、基板の再設計が不要となる。
【産業上の利用可能性】
【００８８】
本発明の半導体装置は、内部のテスト容量を使用することにより、外部負荷容量の影響を受けることなく外部アクセスのＡＣ測定が行えるもので、外部負荷容量に依存する外部アクセスにおいて、正確なＡＣ測定を必要とするマイクロコントローラ等として有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図２】本発明の実施の形態１のマイクロコントローラの動作を示すタイミングチャート
【図３】本発明の実施の形態２における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図４】本発明の実施の形態２のマイクロコントローラの動作手順を示すフローチャート
【図５】本発明の実施の形態３における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図６】本発明の実施の形態４における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図７】本発明の実施の形態５における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図８】従来の技術における半導体装置（マイクロコントローラ）の構成を示すブロック図
【図９】従来の技術のマイクロコントローラの動作を示すタイミングチャート
【符号の説明】
【００９０】
Ｍ  マイクロコントローラ
１  テストモード制御部
２  外部メモリ制御部
３  遅延時間測定部
４  ＡＣスペック格納部
５  比較部
６  テスト容量制御部
７  ＣＰＵ
８  比較結果格納部
９  外部メモリ
１０  割り込み信号生成部
１１  トリミング制御部
Ｃ１，Ｃ２  テスト容量部
Ｃ３，Ｃ４  テスター容量
Ｃ１１，Ｃ１２  テスト容量部
Ｓ０  テストアクセス制御信号
Ｓ１  外部アクセス主信号
Ｓ１′  テストアクセス主信号
Ｓ２  外部アクセス従信号
Ｓ２′  テストアクセス従信号
Ｓ３  遅延時間信号
Ｓ４  測定終了信号
Ｓ５  ＡＣスペック信号
Ｓ６  ＰＡＳＳ／ＦＡＩＬ信号
Ｓ１１，Ｓ１２  容量制御信号
Ｓ２０  外部アクセス制御信号
Ｓ２１  リード要求信号
Ｓ２２  リード信号
Ｓ２３  比較結果
Ｓ２４  ＦＡＩＬ信号
Ｓ２５  割り込み信号
Ｓ３１  トリミングアクセス制御信号
Ｓ３２  比較ＰＡＳＳ信号
Ｓ３３  容量変更要求信号
Ｓｗ１，Ｓｗ２  テスト容量スイッチ
Ｓｗ３，Ｓｗ４  外部負荷容量スイッチ
Ｔ１，Ｔ２，Ｔ３  Ｉ／Ｏ端子
ＴＭ１，ＴＭ２，ＴＭ３，ＴＭ４  テストモード信号
ｗ１１，ｗ１２  テスト容量スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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