(57)【要約】【課題】  メモリを使用しないでディファレンシャルディレイを生成するディファレンシャルディレイ生成装置を提供する。【解決手段】    チャンネル毎に個別にディファレンシャルディレイが設定されるチャンネル数と同数のディファレンシャルディレイ発生回路を備え、このディファレンシャルディレイ発生回路でそれぞれ生成されたディファレンシャルディレイの値分各チャンネルのペイロードパターンを遅延させるディファレンシャルディレイ生成装置において、前記ペイロードパターンを生成するペイロードパターン発生回路をチャンネル毎に備え、これらのペイロードパターン発生回路は、チャンネルバイト数とびに連続したパターンを生成すると共に、ペイロードパターンの初期値を自己が設けられたチャンネル番号と基準のチャンネル番号の差と同一バイト数遅延した値とする。  【選択図】                    図１
2008301180.tif 000002
【特許請求の範囲】
【請求項１】
チャンネル毎に個別にディファレンシャルディレイが設定されるチャンネル数と同数のディファレンシャルディレイ発生回路を備え、このディファレンシャルディレイ発生回路でそれぞれ生成されたディファレンシャルディレイの値分各チャンネルのペイロードパターンを遅延させるディファレンシャルディレイ生成装置において、
前記ペイロードパターンを生成するペイロードパターン発生回路をチャンネル毎に備え、
これらのペイロードパターン発生回路は、少なくともチャンネル数に対応した数の連続したパターンを生成すると共に、ペイロードパターンの初期値を自己が設けられたチャンネル数と同一バイト数とすることを特徴とするディファレンシャルディレイ生成装置。
【請求項２】
前記ディファレンシャルディレイ発生回路は、チャンネル毎に個別に設けられたディファレンシャルディレイが経過するタイミングで、前記ペイロードパターン発生回路を初期化することを特徴とする請求項１記載のディファレンシャルディレイ生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、SONET/SDH（Synchronous Optical NETwork/Synchronous Digital Hierarchy）伝送測定器におけるバーチャルコンカチネーション（Virtual Concatenation）用のディファレンシャルディレイ生成装置に関し、特に、メモリを使用しないでディファレンシャルディレイを生成するディファレンシャルディレイ生成装置に関する。
【背景技術】
【０００２】
近年、SONET/SDHにおいても、信号の帯域は５０Ｍ、１５０Ｍ、６００Ｍ、２．４Ｇ（ビット／秒）とほぼ固定的な信号の帯域で運用されている。また、今後はデータ系の様々な帯域の信号に対応することが必要になると予想され、ITU-T（International Telecommunication Union-Telecommunication sector）で提唱されているバーチャルコンカチネーションされた信号を考慮しネットワークを管理する時代になると考えられている。
【０００３】
ここでバーチャルコンカチネーション技術とは、複数のSONET/SDH伝送路を仮想的に連結し、一つのSONET/SDH伝送路とすることであり、例えばイーサネット（登録商標）を用いてデータ転送する際に、複数のSONET/SDH伝送路を仮想的に連結し、一つのSONET/SDH伝送路として伝送したり、既存のSONET/SDH伝送路の余剰容量を利用したりすることをいい、この技術の最大のメリットは入力信号を分割して伝送することにより帯域を有効活用できることにある。
【０００４】
また、その動作原理は、送信側動作として信号の分割を行い相手方の装置に伝送すると共に、受信側動作として分割された信号の位相差を吸収して復元するというものである。従って、伝送用測定器の送信側には、それぞれの伝送路間に発生するタイミングのずれ（遅延：ディファレンシャルディレイ）を擬似的に生成する機能が要求される。なお、このようなバーチャルコンカチネーションに関する技術は特許文献１、特許文献２で紹介されている。
【０００５】
【特許文献１】特開２００４−８０５５６号公報
【０００６】
【特許文献２】特開２００２―３４４４４６号公報
【０００７】
次に、従来のディファレンシャルディレイ生成装置について図５を参照して説明する。このディファレンシャルディレイ生成装置は、伝送用測定器の送信側に要求される機能である各伝送路に発生するディファレンシャルディレイを擬似的に生成するものである。
【０００８】
図５のディファレンシャルディレイ生成装置は、VC4ch1発生回路１０の他、これと同様の構成からなるVC4ch2発生回路２０、・・・、VC4ch16発生回路３０、及びペイロードパターン発生回路４０から構成されている。ここで、VC4ch1発生回路１０の「VC」（virtual Container）とはSONET/SDHにおける情報伝送のための規格を意味し、日本ではVC11、VC21、VC32、VC4が使われ、「VC4ch1」はこれらの規格のうち「VC4」を使用したものである。また、ディファレンシャルディレイ生成装置は、バーチャルコンカチネーションを用いて２．５G（ビット／秒）のSONET/SDHインターフェースを構成したものであり、基本フレームであるVC4が16本連結したVC4ch16vとなる。
【０００９】
VC4ch1発生回路１０は、AUポインタ発生回路１１、VCフレーム発生回路１２、ディファレンシャルディレイ発生回路１３、POH発生回路１４、メモリ１５、メモリリードアドレス生成回路１６、MUX１７で構成される。AUポインタ発生回路１１は、AUポインタデータ信号とJ1タイミング信号を出力する。ここで、JIタイミング信号は、AUポインタ発生回路１１で生成したパスのデータ領域（ペイロード）の先頭を示す信号であり、AUポインタ（Administrative Unit Pointer）データ信号はVCの先頭位置を示す。
【００１０】
これらの信号の役割について図６を参照して説明する。図６は、VC4からAUへの多重化におけるフレームフォーマットである。これによれば、J1タイミング信号の「J1」とはVCの最初のバイトを意味するものであり（符号５０１）、AUポインタはSDHフレームの４行目に付いている１行９列からなる出っ張りである（符号５１０）。
【００１１】
再び図５に戻り従来のディファレンシャルディレイ生成装置について説明する。VCフレーム発生回路１２は、AUポインタ発生回路１１から出力されたJ1タイミング信号が入力されると、POHタイミング信号とイネーブル信号とH4バイトタイミング信号を出力する。ここで、POHタイミング信号の「POH」はSONET/SDH多重化装置部分で使用するOH(オーバヘッド)を意味し、POHタイミング信号はPOHのタイミングを意味する。また、「OH」とは、SONET/SDHでのフレーム同期信号で運用保守情報を転送する部分をいう。また、イネーブル信号は、パスのペイロード部分であることを示す信号である。さらに、「H4バイト」とは図６の符号５０２の位置にあるバイトであり、VCのペイロードのマルチフレームに対する位置表示に使用されるものである。
【００１２】
ディファレンシャルディレイ発生回路１３は、１２ビットで4096マルチフレームカウンタを構成し、VCフレーム発生回路１２から出力されたH4バイトタイミング信号によりカウンタのカウント値をインクリメントする。また、このカウンタのカウント値はリセット信号が入力されると、Delay設定信号（ch1）で設定された値に初期化される。そして、カウンタのカウント値が「0」のときにAUポインタ発生回路１１から出力されたJ1タイミング信号が入力されると、メモリリードタイミング信号を出力する。また、カウンタのカウント値をH4バイトデータ信号として出力する。
【００１３】
POH発生回路１４は、入力されるH4バイトデータ信号のデータをPOHタイミング信号に合わせてPOHデータ信号として出力すると共に、他のPOHデータを各POHタイミングに合わせて出力する。メモリ１５は、データ部分を示すイネーブル信号が入力され、PL（ペイロード）データ信号を出力する。
【００１４】
メモリリードアドレス生成回路１６は、メモリ１５のリード動作として、ディファレンシャルディレイ発生回路１３から入力されるメモリリードタイミング信号にて初期化された後、VCフレーム発生回路１２で生成されたイネーブル信号により、メモリ１５のリードアドレスを生成し、メモリ１５に格納されているペイロードデータを読み出す。この読み出されたペイロードデータはPLデータ信号としてMUX１７に出力される。
【００１５】
MUX１７は、マルチプレクサであり、AUポインタデータ信号とPOHデータ信号とPLデータ信号が入力されてこれらを合成した上でAUデータ信号(ch1)を出力する。つまり１チャンネルについてのAUデータをディファレンシャルディレイの値分遅延させて出力する。ここで、「合成した上で」の意味内容について図６を参照して説明する。
【００１６】
図６の斜線で表されている部分にはペイロードが乗るがこれが図５の「PLデータ信号」である。「POHデータ信号」のPOHとはVCの最初の列である（符号５００）。また、「AUポインタデータ信号」のAUポインタとは図６の符号５１０であり、ペイロードが斜線部の何処から始まるかについての情報等が乗せられている。このように、図６下段に示すAU4フォーマットを用いてペイロードデータを送信するには、同時にPOHとAUポインタが必要なので、MUX１７はこれらの情報を「合成した上で」出力する。なお、ここで説明したVC4、AU4フレームフォーマットについては次の文献に記載されている。
【００１７】
河西宏之、他３名、「SDH/SONET伝送方式」、第1版、オーム社、平成13年4月25日、P43〜P44
【００１８】
VC4ch2発生回路２０、及びVC4ch16発生回路３０は、それぞれ２チャンネルについてのAUデータ、１６チャンネルについてのAUデータを出力するが、その回路の構成自体はVC4ch1発生回路１０と同様なので説明を省略する。なお、VC4ch2発生回路２０とVC4ch16発生回路３０の他、図示しないこれと同様の構成からなるVC4ch3発生回路〜VC4ch15発生回路が存在するものとする。
【００１９】
ペイロードパターン発生回路４０は、VC4ch1発生回路１０の他、これと同様の構成からなるVC4ch2発生回路２０、・・・、VC4ch16発生回路３０のそれぞれに接続されている。また、ペイロードパターン発生回路４０は、リセット信号により初期化され、VCフレーム発生回路１２で生成されるイネーブル信号が入力されると、ペイロードライトデータ信号（ch1〜ch16）、及びメモリライトアドレス信号を出力すると共に、VC4ch1発生回路１０、・・・、VC4ch16発生回路３０にそれぞれ実装されたメモリ１５、及びこれに相当するチャンネル２〜チャンネル１６に搭載されたメモリに対し、順次連続したペイロードパターンを分割して書き込みを行い、データを格納する。
【００２０】
ここで、各Chに分割したAUデータ信号（ch1、ch2、・・・、ch16）のペイロードパターンは、ディファレンシャルディレイが「0」の場合にはパターンが連続している必要がある。例えば、ペイロードパターンをCh1〜Ch16のAUデータ信号に分割させる場合、分割前のペイロードパターンが、
000102030405060708090A0B0C0D0E0F1011・・・・1E1F2021・・・・2E2F3031・・・・・・・(hex)と連続するパターンとすると各Chに分割されるペイロードパターンは以下のようになる。
Ch1：00102030・・・・・・・・・・(hex)
Ch2：01112131・・・・・・・・・・(hex)
Ch3：02122232・・・・・・・・・・(hex)
Ch4：03132333・・・・・・・・・・(hex)
・・・・・・
Ch15:0E1E2E3E・・・・・・・・・・(hex)
Ch16:0F1F2F3F・・・・・・・・・・(hex)
【００２１】
つまり、分割前のペイロードパターンを１バイトずつ分割し、最初の１バイトである「00」をch1に、次の１バイトである「01」をch2に振り分け、この動作を繰りかえしてch16に「0F」を振り分けたらch1に戻って「10」を振り分けるという要領である。
【００２２】
このように、各チャンネルに共通のペイロードパターン発生回路４０を使用して、ペイロードパターンをメモリ１５に格納することにより、AUデータをディファレンシャルディレイの値分遅延させて出力することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかし、図５のように、ディファレンシャルディレイ発生回路１３にて設定したディレイ時間分のデータをメモリ１５にて記憶する構成とした場合、VC4の規格によれば512msのディレイを実現するために必要とされるメモリの容量は、
260byte×9行×8bit×4096フレーム（512ms÷125us=4096）
＝76,677,120bit
≒77Mbit
となる。
したがって、VC4 1ch当たり77Mbit以上の大容量メモリが必要となってしまう。
【００２４】
また、VC4ch1発生回路１０、VC4ch2発生回路２０、・・・、VC4ch16発生回路３０をFPGA （Field Programmable Gate Array）、各Chのディレイバッファ用のメモリを例えばSSRAM（スタティックSRAM）で構成した場合、FPGAとメモリの接続本数が増えることで多ピンのFPGAが必要となりコスト高となる。また、ディレイをかける時間が大きくなったり、バーチャルコンカチネーションの連結数が多くなったりすると、メモリの容量や数量が増え、実装面積が大きくなると共に、消費電流が増えるなどの問題が生じる。
【００２５】
本発明は、これらの問題点に鑑みてなされたものであり、メモリを使用しないでディファレンシャルディレイを生成するディファレンシャルディレイ生成装置を提供することを目的とする。
【課題を解決するための手段】
【００２６】
このような問題を解決するため、請求項１記載の発明は、
チャンネル毎に個別にディファレンシャルディレイが設定されるチャンネル数と同数のディファレンシャルディレイ発生回路を備え、このディファレンシャルディレイ発生回路でそれぞれ生成されたディファレンシャルディレイの値分各チャンネルのペイロードパターンを遅延させるディファレンシャルディレイ生成装置において、
前記ペイロードパターンを生成するペイロードパターン発生回路をチャンネル毎に備え、
これらのペイロードパターン発生回路は、チャンネルバイト数とびに連続したパターンを生成すると共に、ペイロードパターンの初期値を自己が設けられたチャンネル番号と基準のチャンネル番号の差と同一バイト数遅延した値とする。
【００２７】
また、請求項２記載の発明は、請求項１記載のディファレンシャルディレイ生成装置において、
前記ディファレンシャルディレイ発生回路は、チャンネル毎に個別に設けられたディファレンシャルディレイが経過するタイミングで、前記ペイロードパターン発生回路を初期化する。
【発明の効果】
【００２８】
このように、ペイロードパターンを出力するペイロードパターン発生回路を複数のAU発生回路にそれぞれ備えたので、メモリを使用しないでディファレンシャルディレイを生成するディファレンシャルディレイ生成装置を提供することを目的とする。
【発明を実施するための最良の形態】
【００２９】
以下、本発明のディファレンシャルディレイ生成装置の構成例について図１を参照して説明する。このディファレンシャルディレイ生成装置は、伝送用測定器の送信側に要求される機能である各伝送路に発生するディファレンシャルディレイを擬似的に生成するものである点において図５の従来例と共通する。また、図６のフレームフォーマットについては従来と同様なので「J1」、「POH」、「H4」等の用語説明は適宜省略する。
【００３０】
図１のディファレンシャルディレイ生成装置は、VC4ch1発生回路１１０の他、これと同様の構成からなるVC4ch2発生回路１２０、・・・、VC4ch16発生回路１３０から構成されている。なお、VC4ch1発生回路１１０、VC4ch2発生回路１２０、・・・、VC4ch16発生回路１３０のそれぞれを総称して単に「AU発生回路」ともいう。
【００３１】
ここで、VC4ch1発生回路１０の「VC」の意味及び規格の種類は図４と同様なので説明を省略する。また、図１のディファレンシャルディレイ生成装置も、バーチャルコンカチネーションを用いて２．５G（ビット／秒）のSONET/SDHインターフェースを構成したものであり、基本フレームであるVC4が16本連結したVC4ch16vとなる。
【００３２】
VC4ch1発生回路１１０は、AUポインタ発生回路１１１、VCフレーム発生回路１１２、ディファレンシャルディレイ発生回路１１３、POH発生回路１１４、ペイロードパターン発生回路１１５、MUX１１６からなる。AUポインタ発生回路１１１は、AUポインタデータ信号とJ1タイミング信号を出力する。ここで、JIタイミング信号は、AUポインタ発生回路１１１で生成したパスのデータ領域（ペイロード）の先頭を示す信号であり、AUポインタデータ信号はVCの先頭位置を示す。
【００３３】
VCフレーム発生回路１１２は、AUポインタ発生回路１１１から出力されたJ1タイミング信号が入力されると、POHタイミング信号とイネーブルとなるタイミング信号とH4バイトタイミング信号を出力する。
【００３４】
ディファレンシャルディレイ発生回路１１３は、１２ビットで4096マルチフレームカウンタを構成し、VCフレーム発生回路１１２から出力されたH4バイトタイミング信号によりカウンタのカウント値をインクリメントする。また、このカウンタのカウント値はリセット信号が入力されると、Delay設定信号（ch1）で設定された値に初期化される。そして、カウンタのカウント値が「0」のときにAUポインタ発生回路１１１から出力されたJ1タイミング信号が入力されると、初期化信号を出力する。また、カウンタのカウント値をH4バイトデータ信号として出力する。
【００３５】
POH発生回路１１４は、入力されるH4バイトデータ信号のデータをPOHタイミング信号に合わせてPOHデータ信号として出力すると共に、他のPOHデータを各POHタイミングに合わせて出力する。ペイロードパターン発生回路１１５は、イネーブルとしてのタイミング信号が入力され、PL（ペイロード）データ信号を出力する。
【００３６】
ペイロードパターン発生回路１１５は、ディファレンシャルディレイ発生回路１１３から出力される初期化信号により初期化され、タイミング信号をイネーブルとしてペイロードパターンを生成する。この動作により、ペイロードパターン発生回路１１５では初期化信号を受信した後のイネーブルとしてのタイミング信号から順番にペイロードパターンを生成する（詳しくは後述する）。なお、このペイロードパターン発生回路１１５、及びこれに相当するチャンネル２〜チャンネル１６に設けられた図示しないペイロードパターン発生回路は、チャンネル１からチャンネル１６まで全て同じパターンを出力するものとする。
【００３７】
MUX１１６は、マルチプレクサであり、AUポインタデータ信号とPOHデータ信号とペイロードパターンが入力されてこれらを合成した上でAUデータ信号(ch1)を出力する。つまり１チャンネルについてのAUデータをディファレンシャルディレイの値分遅延させて出力する。VC4ch2発生回路１２０、及びVC4ch16発生回路１３０は、それぞれ２チャンネルについてのAUデータ、１６チャンネルについてのAUデータを出力するが、その回路の構成自体はVC4ch1発生回路１０と同様なので説明を省略する。
【００３８】
また、16チャンネル分のAUデータにディファレンシャルディレイを発生させるためには、VC4ch1発生回路１１０、・・・、VC4ch16発生回路１３０に備えられた4096マルチフレームカウンタを共通なリセット信号によりディファレンシャルディレイ設定値（Delay設定信号）に初期化することで、各AUデータ信号(ch1〜ch16)に対してディファレンシャルディレイを付加することが出来る。
【００３９】
ここで、各Chに分割したAUデータ信号（ch1、ch2、・・・、ch16）のペイロードパターンは、ディファレンシャルディレイが「0」の場合にはパターンが連続している必要がある。例えば、ペイロードパターンをCh1〜Ch16のAUデータ信号に分割させる場合、分割前のペイロードパターンが、
000102030405060708090A0B0C0D0E0F1011・・・・1E1F2021・・・・2E2F3031・・・・・・・(hex)と連続するパターンとすると各Chに分割されるペイロードパターンは以下のようになる。
Ch1：00102030・・・・・・・・・・(hex)
Ch2：01112131・・・・・・・・・・(hex)
Ch3：02122232・・・・・・・・・・(hex)
Ch4：03132333・・・・・・・・・・(hex)
・・・・・・
Ch15:0E1E2E3E・・・・・・・・・・(hex)
Ch16:0F1F2F3F・・・・・・・・・・(hex)
【００４０】
つまり、分割前のペイロードパターンを１バイトずつ分割し、最初の１バイトである「00」をch1に、次の１バイトである「01」をch2に振り分け、この動作を繰り返してch16に「0F」を振り分けたらch1に戻って「10」を振り分けるという要領である。従って、各チャンネルに振り分けるペイロードパターンは従来と同様である。
【００４１】
しかし、各チャンネルにペイロードパターンを１バイトずつ振り分ける方法は図５と異なるので、図２を参照して詳細に説明する。図１のディファレンシャルディレイ生成装置は図５の従来技術を説明したディファレンシャルディレイ生成装置と相違してメモリが存在しない。
【００４２】
しかし、チャンネル１（符号４０１）を例に取り説明すると、初期化信号により最初のバイトが「00」からはじまるような初期値を設定し、その後チャンネル数バイトとびに連続したデータを発生させる。また、チャンネル２（符号４０２）を例に取ると、初期化信号により最初のバイトが「01」からはじまるような初期値を設定し、その後チャンネル数バイトとびに連続したデータを発生させる。
【００４３】
同様に、チャンネル３（符号４０３）については初期化信号により最初のバイトが「02」からはじまるような初期値を設定し、その後チャンネル数バイトとびに連続したデータを発生させる。これにより、同じタイミングで初期化を行なえば、VCフレーム発生回路からイネーブルを示すタイミング信号が入力されるとチャンネル数バイト毎に連続したデータを発生させることが出来る。ここで、各チャンネルに対する初期化信号にディレイを与えることで、各チャンネルから発生させるデータにディファレンシャルディレイを発生させることが出来る。
【００４４】
また、ペイロードパターン発生回路１１５は、分割するチャンネル数、及びチャンネル番号により次の動作をすることが必要とされる。
１）  チャンネル数に対する条件：  チャンネル数に対応した数だけチャンネル数飛びに連続したパターンを発生させることが必要である。つまり、この例では「00102030…」の様に16バイトごとに連続したパターンを発生することが必要となる。
【００４５】
２）  チャンネル番号に対する条件：基準チャンネル番号との差と同一バイト数だけ基準チャンネルの初期値にディレイがかかったパターンを初期値として設定する。例えば、基準チャンネルをch1とすると、ch3に対応するペイロードパターン発生回路１１５の初期値は、基準チャンネルの初期値「00」(hex)に対して2バイトディレイがかかった「02」(hex)を設定する必要があり、ch16に対応するペイロードパターン発生回路１１５の初期値は「0F」(hex)に設定する必要がある。
【００４６】
例としてch1〜ch4のAUデータに下記に示すディファレンシャルディレイを付加した場合の動作について図３を参照して説明する。ここで、AUポインタ値は全て「0」とする。
ch1： ディファレンシャルディレイ設定値=0ms
ch2： ディファレンシャルディレイ設定値=30ms
ch3： ディファレンシャルディレイ設定値=10ms
ch4： ディファレンシャルディレイ設定値=100ms
【００４７】
図３において、イのタイミング(つまり、リセット信号が入力されたタイミング)でディファレンシャルディレイ発生回路１１３のカウンタに以下の値を初期値として設定する。
ch1：0(hex)・・・ディレイなし
ch2：f10(hex)・・・マルチフレームカウンタを240フレームインクリメントするとカウンタ値が0になる。これは、1フレーム=125μSであり、30ms／125μSより導き出すことができる。なお、1フレーム=125μSとなる根拠は次の文献に記載されている。
【００４８】
河西宏之、他３名、「SDH/SONET伝送方式」、第1版、オーム社、平成13年4月25日、P35
【００４９】
以下、同様にして、
ch3：fb0(hex)・・・マルチフレームカウンタを80フレームインクリメントするとカウンタ値が0になる。
ch2：ce０(hex)・・・マルチフレームカウンタを800フレームインクリメントするとカウンタ値が0になる。このようにして、ディファレンシャルディレイが生成される。
【００５０】
なお、初期値を設定する信号は、VC4ch1発生回路１１０のディファレンシャルディレイ発生回路１１３についてはDelay設定信号（ch1）を、VC4ch2発生回路１２０の図示しないディファレンシャルディレイ発生回路についてはDelay設定信号(ch2)を、VC4ch16発生回路１３０のディファレンシャルディレイ発生回路についてはDelay設定信号(ch3)を、それぞれ用いる。
【００５１】
また、図３の様に、それぞれ次のタイミングでペイロードパターンを初期化する。すなわち、ディファレンシャルディレイ発生回路１１３は、ロのタイミングでch1用ペイロードパターン発生回路１１５の初期化信号を生成する。同様に、VC4ch2発生回路１２０の図示しないディファレンシャルディレイ発生回路はニのタイミングでch2用ペイロードパターン発生回路の初期化信号を生成する。VC4ch3発生回路のディファレンシャルディレイ発生回路はハのタイミングでch3用ペイロードパターン発生回路の初期化信号を生成する。VC4ch4発生回路のディファレンシャルディレイ発生回路はホのタイミングでch4用ペイロードパターン発生回路の初期化信号を生成する。
【００５２】
このように、分割したペイロードパターンに対するディファレンシャルディレイをメモリによりバッファして生成するのではなく、各AU発生回路１１０、１２０、１３０にそれぞれペイロードパターン発生回路を準備し、このペイロードパターン発生回路を初期化するタイミングをずらすことにより、大容量メモリを使用しないでAUデータにディファレンシャルディレイを付加することができる。
【００５３】
なお、図１のディファレンシャルディレイ発生回路１３は、12ビット(4096マルチフレーム)で構成しているが、ビット数を増加することでAUデータに付加するディファレンシャルディレイの値を大きくすることができる。したがって、現在規格で決められているディファレンシャルディレイに使用するマルチフレームの最大値(4096マルチフレーム)が将来変更になり4096マルチフレームより大きくなっても、ディファレンシャルディレイ発生回路のマルチフレームカウンタのビット数を増やすことにより、他の回路を変更することなく対応することができる。
【００５４】
次に、本発明の応用例について図４を参照して説明する。図４のディファレンシャルディレイ生成装置は、AUデータをch1〜ch8まで連結したVC4-8v(グループ1)とch9〜ch16まで連結したVC4-8v(グループ２)からなる。AU発生回路１１０、１４０、１５０、１６０の構成、及び動作は図１のAU発生回路１１０と同様なので説明を省略する。
【００５５】
VC4-8v（グループ1）では8ch分のAUデータにディファレンシャルディレイを発生させるためにAU発生回路１１０と同様な構成を8ch分用意し（AU発生回路１４０、及び図示しないチャンネル２からチャンネル７用のAU発生回路）、各回路ブロックに対する4096マルチフレームカウンタを共通なリセット信号ａによりDelay設定信号（1ｄ1〜8ｄ1）の設定値に初期化することで、各AUデータ(1J(1),・・・,信号8J(1))に対してディファレンシャルディレイを付加することができる。
【００５６】
同様に、VC4-8v（グループ2）ではAU発生回路１５０を8ch分用意し（AU発生回路１６０、及び図示しないチャンネル２からチャンネル７用のAU発生回路）、各AU発生回路に対する4096マルチフレームカウンタを共通なリセット信号ｂによりDelay設定信号(1ｄ2〜8ｄ2)の設定値に初期化することで、各AUデータ(信号1J(2),・・・,信号8J(2))に対してディファレンシャルディレイを付加することができる。ここで、各グループに分割したAUデータのペイロードパターンはディファレンシャルディレイが”0”の時には、パターンが連続している必要があるため、各ペイロードパターン発生回路１１５は８バイト毎に連続したパターンを発生させ、初期値として１バイトずつディレイのかかった連続するパターンをそれぞれのペイロードパターン発生回路に設定する。グループ2についても同様な動作になる。
【００５７】
このように、各ペイロードパターン発生回路１１５は1〜16バイト毎に連続したパターンを生成し、任意な値を初期値として設定出来るので、全ての連結の合計が16ch以内であれば、VC4-Xvのグループを複数生成できる。例えば、グループ１を７つのAU発生回路で形成し、グループ２を４つのAU発生回路で形成し、グループ３を３つのAU発生回路で形成し，グループ４を２つのAU発生回路で形成し、16chを形成することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明によるディファレンシャルディレイ生成装置の構成例である。
【図２】本発明による各チャンネルにペイロードパターン１バイトずつ振り分ける方法の説明図である。
【図３】本発明によるディファレンシャルディレイのタイムチャートである。
【図４】本発明の応用例の構成図である。
【図５】従来のディファレンシャルディレイ生成装置の構成例である。
【図６】VC4からAUへの多重化におけるフレームフォーマットである。
【符号の説明】
【００５９】
１１０          AU発生回路
１１１          AUポインタ発生回路
１１２          VCフレーム生成回路
１１３          ディファレンシャルディレイ発生回路
１１４          ＰＯＨ発生回路
１１５          ペイロードパターン発生回路
１１６          MUX
１２０          AU発生回路
１３０          AU発生回路
【図１】
2008301180.tif 000003
【図２】
2008301180.tif 000004
【図３】
2008301180.tif 000005
【図４】
2008301180.tif 000006
【図５】
2008301180.tif 000007
【図６】
2008301180.tif 000008