(57)【要約】【課題】雑音の影響を低減しつつ、高速動作が可能な差動増幅器を提供する。【解決手段】差動トランジスタ対２０には、負荷電流源２２、テール電流源２４が接続される。バイアス回路３０は、負荷電流源２２により生成される電流を制御する。第１自己バイアススイッチＳＷ１、第２自己バイアススイッチＳＷ２は、差動トランジスタ対２０を構成する第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれのゲートとドレインの間に設けられる。外部バイアススイッチＳＷ５は、バイアス回路３０と、負荷電流源２２の間に設けられる。【選択図】図１
2008109633.tif 000002
【特許請求の範囲】
【請求項１】
差動トランジスタ対と、
前記差動トランジスタ対に接続された少なくともひとつの電流源と、
前記電流源にバイアス電圧を供給し、前記電流源により生成される電流を制御するバイアス回路と、
前記差動トランジスタ対を構成するトランジスタそれぞれの入力端子と出力端子の間に設けられた第１、第２自己バイアススイッチと、
前記バイアス回路から前記電流源に供給されるバイアス電圧の経路上に設けられた外部バイアススイッチと、
を備えることを特徴とする差動増幅器。
【請求項２】
前記外部バイアススイッチは、前記差動トランジスタ対の負荷として機能する電流源と、前記バイアス回路の間に設けられることを特徴とする請求項１に記載の差動増幅器。
【請求項３】
前記差動トランジスタ対の負荷として機能する電流源は、制御端子が共通に接続された負荷トランジスタ対を含み、
前記外部バイアススイッチは、前記負荷トランジスタ対の共通接続された前記制御端子と前記バイアス回路の間に設けられており、
本差動増幅器は、前記負荷トランジスタ対の共通接続された前記制御端子と、前記差動トランジスタ対を構成するトランジスタそれぞれの出力端子との間に設けられた第３、第４自己バイアススイッチをさらに備えることを特徴とする請求項２に記載の差動増幅器。
【請求項４】
前記外部バイアススイッチは、前記差動トランジスタ対のテール電流源として機能する電流源と、前記バイアス回路の間に設けられることを特徴とする請求項１に記載の差動増幅器。
【請求項５】
所定の自己バイアス期間に前記第１、第２自己バイアススイッチをオン、前記外部バイアススイッチをオフとし、その後の所定の増幅期間に、前記第１、第２自己バイアススイッチをオフ、前記外部バイアススイッチをオンとすることを特徴とする請求項１から３のいずれかに記載の差動増幅器。
【請求項６】
請求項１から３のいずれかに記載の差動増幅器と、
前記差動増幅器の入力端子に接続される入力キャパシタと、
一端が前記入力キャパシタに接続され、オンオフ制御される入力スイッチと、
を備えることを特徴とするスイッチドキャパシタ回路。
【請求項７】
請求項２または３に記載の差動増幅器を複数備え、
単一の前記バイアス回路が、前記複数の差動増幅器で共有されるとともに、単一の前記バイアス回路により生成される共通の前記バイアス電圧が、前記複数の差動増幅器で共有される単一の前記外部バイアススイッチを介して、前記複数の差動増幅器それぞれの前記差動トランジスタ対の負荷として機能する前記電流源に供給されることを特徴とする差動増幅器。
【請求項８】
請求項２または３に記載の差動増幅器を複数備え、
単一の前記バイアス回路が、前記複数の差動増幅器で共有されるとともに、単一の前記バイアス回路により生成される共通の前記バイアス電圧が、前記複数の差動増幅器ごとに設けられた複数の前記外部バイアススイッチを介して、前記複数の差動増幅器それぞれの前記差動トランジスタ対の負荷として機能する前記電流源に供給されることを特徴とする差動増幅器。
【請求項９】
請求項１に記載の差動増幅器を複数備え、
単一の前記バイアス回路が、前記複数の差動増幅器で共有され、単一の前記バイアス回路は、前記複数の差動増幅器それぞれの前記差動トランジスタ対の負荷として機能する電流源に対する共通の第１バイアス電圧と、前記複数の差動増幅器それぞれの前記差動トランジスタ対のテール電流源として機能する電流源に対する共通の第２バイアス電圧と、を生成し、
単一の前記バイアス回路により生成される共通の前記第１バイアス電圧が、前記複数の差動増幅器で共有される単一の第１の外部バイアススイッチを介して、前記複数の差動増幅器それぞれの前記差動トランジスタ対の負荷として機能する電流源に供給され、
単一の前記バイアス回路により生成される共通の前記第２バイアス電圧が、前記複数の差動増幅器で共有される単一の第２の外部バイアススイッチを介して、前記複数の差動増幅器それぞれの前記差動トランジスタ対のテール電流源として機能する電流源に供給されることを特徴とする差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された電圧を増幅あるいは比較する差動増幅器に関する。
【背景技術】
【０００２】
近年、ビデオ信号のデジタル処理技術の進歩にともない、ビデオ信号処理用に用いられるアナログ／デジタル変換回路（以下、Ａ／Ｄコンバータともいう）の高性能化が要求されている。こうした要求を満たすＡ／Ｄコンバータとして、パイプライン型のＡ／Ｄコンバータが利用されている。
【０００３】
パイプライン型のＡ／Ｄコンバータは、サブＡ／Ｄコンバータ、デジタル／アナログ変換回路（以下、Ｄ／Ａコンバータともいう）および差分増幅器を含んで構成される。サブＡ／Ｄコンバータには、高速変換動作が可能な全並列比較方式（フラッシュ方式）が用いられる。サブＡ／Ｄコンバータは、入力電圧を複数の基準電圧と比較する複数の差動型コンパレータを備えて構成される。特許文献１には、関連技術が記載される。
【特許文献１】特開平１１−１１２３０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１でも指摘されるように、同文献の図８に記載される従来の差動型のコンバータは、スイッチＳＷ１１〜ＳＷ１３、ＳＷ２１〜ＳＷ２３が、ＣＭＯＳスイッチ（トランスファゲート）で構成される。こうしたＣＭＯＳスイッチは、ゲートソース間、あるいはゲートドレイン間に寄生容量が存在するため、スイッチのオン、オフの切り替え時に、入力電圧に依存したスイッチング雑音が発生し、これが寄生容量を介して、出力に伝達されてしまうという問題があった。
【０００５】
本発明はこうした状況に鑑みてなされたものであり、その目的のひとつは、雑音の影響を低減しつつ、高速動作が可能な差動増幅器の提供にある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の差動増幅器は、差動トランジスタ対と、差動トランジスタ対に接続された少なくともひとつの電流源と、電流源にバイアス電圧を供給し、電流源により生成される電流を制御するバイアス回路と、差動トランジスタ対を構成するトランジスタそれぞれの入力端子と出力端子の間に設けられた第１、第２自己バイアススイッチと、バイアス回路から電流源に供給されるバイアス電圧の経路上に設けられた外部バイアススイッチと、を備える。
【０００７】
この態様によると、差動トランジスタ対のバイアス状態を、バイアス回路からのバイアス電圧によって制御される状態と、自己バイアスによって制御される状態との間で切り替えることができる。したがって、入力端子に雑音が発生する期間は、自己バイアススイッチをオンし、バイアス状態を安定させるとともに、出力電圧を固定することにより雑音の影響を低減できる。この間、外部バイアススイッチをオフしておけば、バイアス回路が、自己バイアスされた電流源の影響を受けるのを防止することができる。雑音が問題とならない期間は、外部バイアススイッチをオンすることにより、差動トランジスタ対を、直ちに所定のバイアス状態に遷移させることができ、差動増幅器本来の機能を高速に発揮することができる。
【０００８】
外部バイアススイッチは、差動トランジスタ対の負荷として機能する電流源と、バイアス回路の間に設けられてもよい。この場合、電流源が自己バイアスされる状態において、外部バイアススイッチをオフすることにより、負荷電流源とバイアス回路を切り離すことができ、バイアス回路が、負荷電流源の影響を受けるのを防止することができる。
【０００９】
ある態様において、差動トランジスタ対の負荷として機能する電流源は、制御端子が共通に接続された負荷トランジスタ対を含んでおり、外部バイアススイッチは、負荷トランジスタ対の共通接続された制御端子と、バイアス回路の間に設けられていてもよい。差動増幅回路は、負荷トランジスタ対の共通接続された制御端子と、差動トランジスタ対を構成するトランジスタそれぞれの出力端子との間に設けられた第３、第４自己バイアススイッチをさらに備えてもよい。
第３、第４自己バイアススイッチを設けることにより、その他の自己バイアススイッチとともにオンした状態で、負荷トランジスタ対の制御端子の電位を、直接、入力端子、出力端子の電位と等しく設定することができるため、より安定な自己バイアス状態を実現できる。
【００１０】
外部バイアススイッチは、差動トランジスタ対のテール電流源として機能する電流源と、バイアス回路の間に設けられてもよい。
この場合、自己バイアスによって制御される状態において、外部バイアススイッチをオフすることにより、テール電流源とバイアス回路を切り離すことができ、バイアス回路が、テール電流源の影響を受けるのを防止することができる。
【００１１】
ある態様において、所定の自己バイアス期間に第１、第２自己バイアススイッチをオン、外部バイアススイッチをオフとし、その後、所定の増幅期間に、第１、第２自己バイアススイッチをオフ、外部バイアススイッチをオンとしてもよい。
この場合、入力雑音が生ずる期間を、自己バイアス期間に設定することにより、雑音の影響を抑えた好適な信号処理が実現でき、増幅期間に切り替えると、直ちに増幅処理を実行することができる。なお、本明細書において「増幅」を、信号を増幅する本来の意味に加えて、電圧比較を含む意味で用いるものとする。
【００１２】
本発明の別の態様は、スイッチドキャパシタ回路である。このスイッチドキャパシタ回路は、上述のいずれかの態様の差動増幅器と、入力端子に接続される入力キャパシタと、一端が入力キャパシタに接続され、オンオフが制御される入力スイッチと、を備える。
この態様によると、差動増幅器の入力端子に接続される入力スイッチのオン、オフによって発生する雑音の影響を低減することができる。
【００１３】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１４】
本発明によれば、雑音の影響を除去しつつ、高速動作が可能な差動増幅器が提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１６】
図１は、実施の形態に係る差動増幅器１００の構成を示す回路図である。差動増幅器１００は、差動トランジスタ対２０、負荷電流源２２、テール電流源２４、バイアス回路３０、制御部３２、自己バイアススイッチ群ＳＷ１〜ＳＷ４、外部バイアススイッチＳＷ５を備える。差動増幅器１００は、第１入力端子１０、第２入力端子１２に入力された差動入力電圧Ｖｉ＋、Ｖｉ−を増幅（もしくは電圧比較）し、その結果得られた差動出力電圧Ｖｏ＋、Ｖｏ−を、第１出力端子１４、第２出力端子１６から出力する。なお、差動増幅器１００は、それ単体でコンパレータあるいは増幅器として機能してもよいし、演算増幅器の入力段として利用してもよい。以下では、差動増幅器１００は、差動入力電圧Ｖｉ＋とＶｉ−を比較するコンパレータであるものとして説明する。
【００１７】
差動トランジスタ対２０は、第１入力トランジスタＭ１、第２入力トランジスタＭ２を含む。第１入力トランジスタＭ１、第２入力トランジスタＭ２は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であって、その制御端子であるゲートは、それぞれ、第１入力端子１０、第２入力端子１２に接続される。第１入力トランジスタＭ１、第２入力トランジスタＭ２のソースは共通に接続される。差動トランジスタ対２０には、２つの電流源、すなわち、負荷電流源２２およびテール電流源２４が接続される。
【００１８】
負荷電流源２２は、差動トランジスタ対２２の定電流負荷として機能する。負荷電流源２２は、ＰチャンネルＭＯＳＦＥＴである第１負荷トランジスタＭ３、第２負荷トランジスタＭ４を含む。第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のドレインは、それぞれ、第１入力トランジスタＭ１、第２入力トランジスタＭ２のドレインと接続されている。また、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のソースは、第１の固定電位である電源電圧が供給される電源ラインＬｖｄｄと接続される。第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のゲートの電位は、バイアス回路３０から出力される第１バイアス電圧Ｖｂ１によって制御される。
【００１９】
テール電流源２４は、差動トランジスタ対２０と、第２の固定電位である接地電位が供給される接地ラインＧＮＤの間に設けられる。テール電流源２４は、ＮチャンネルＭＯＳＦＥＴである第１テールトランジスタＭ５、第２テールトランジスタＭ６を含む。第１テールトランジスタＭ５、第２テールトランジスタＭ６のソース、ゲート、ドレインはそれぞれが共通に接続され、ソースが接地されるとともに、ドレインは、第１入力トランジスタＭ１、第２入力トランジスタＭ２のソースと接続される。第１テールトランジスタＭ５、第２テールトランジスタＭ６のゲートには、バイアス回路３０により生成される第２バイアス電圧Ｖｂ２が供給される。第１テールトランジスタＭ５、第２テールトランジスタＭ６は、ひとつのトランジスタとして形成されていてもよい。
【００２０】
バイアス回路３０は、上述した第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２を生成し、負荷電流源２２およびテール電流源２４のバイアス状態を制御する。本実施の形態において、バイアス回路３０は、第１バイアストランジスタＭ７、第２バイアストランジスタＭ８、第３バイアストランジスタＭ９を含む。第１バイアストランジスタＭ７は、第１入力トランジスタＭ１、第２入力トランジスタＭ２と同型のトランジスタ、すなわちＮチャンネルＭＯＳＦＥＴである。第２バイアストランジスタＭ８は、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４と同型のトランジスタ、すなわちＰチャンネルＭＯＳＦＥＴである。さらに、第３バイアストランジスタＭ９は、第１テールトランジスタＭ５、第２テールトランジスタＭ６と同型のトランジスタ、すなわちＮチャンネルＭＯＳＦＥＴである。第２バイアストランジスタＭ８、第１バイアストランジスタＭ７、第３バイアストランジスタＭ９は、電源ラインＬｖｄｄから接地ラインＧＮＤに至る経路に直列に接続される。
【００２１】
具体的には、第２バイアストランジスタＭ８のソースは、電源ラインＬｖｄｄと接続され、第２バイアストランジスタＭ８のソースとゲートは共通接続される。第１バイアストランジスタＭ７のゲートおよびドレインは、第２バイアストランジスタＭ８のゲートおよびソースと接続されている。第３バイアストランジスタＭ９はソースが接地され、ドレインが第１バイアストランジスタＭ７のソースと接続される。第２バイアストランジスタＭ８のゲートの電位は、第１バイアス電圧Ｖｂ１として出力され、第３バイアストランジスタＭ９のゲートの電位は、第２バイアス電圧Ｖｂ２として出力される。以下、第２バイアストランジスタＭ８のゲートを、第１の出力端子３４、第３バイアストランジスタＭ９のゲートを第２の出力端子３６という。
【００２２】
第２バイアストランジスタＭ８、第１バイアストランジスタＭ７、第３バイアストランジスタＭ９は、第１負荷トランジスタＭ３、第１入力トランジスタＭ１、第１テールトランジスタＭ５を含んで形成される経路、あるいは、第２負荷トランジスタＭ４、第２入力トランジスタＭ２、第２テールトランジスタＭ６を含んで形成される経路と同型のレプリカとして構成されている。対応するトランジスタは、ペアリングして形成される。安定化キャパシタＣ１は、バイアス回路３０の第１の出力端子３４と接地間に設けられている。安定化キャパシタＣ１によって第１バイアス電圧Ｖｂ１が安定化される。
【００２３】
別の見方をすれば、第２バイアストランジスタＭ８は、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４に対してカレントミラー接続されており、第３バイアストランジスタＭ９は、第１テールトランジスタＭ５、第２テールトランジスタＭ６に対してカレントミラー接続されている。第１負荷トランジスタＭ３、第２負荷トランジスタＭ４および第１テールトランジスタＭ５、第２テールトランジスタＭ６には、第２バイアストランジスタＭ８、第３バイアストランジスタＭ９に流れるバイアス電流Ｉｂに比例した電流が流れる。
【００２４】
自己バイアススイッチ群ＳＷ１〜ＳＷ４は、ＣＭＯＳスイッチ、すなわちトランスファゲートであって、負荷電流源２２の自己バイアス用に設けられている。第１自己バイアススイッチＳＷ１は、第１入力トランジスタＭ１の入力端子であるゲートと、出力端子であるドレインの間、すなわち第１入力端子１０と第１出力端子１４の間に設けられる。また、第２自己バイアススイッチＳＷ２は、第２入力トランジスタＭ２のゲートとドレインの間、すなわち、第２入力端子１２と第２出力端子１６の間に設けられる。第１自己バイアススイッチＳＷ１、第２自己バイアススイッチＳＷ２は、オン状態において、第１入力トランジスタＭ１、第２入力トランジスタＭ２のゲートおよびドレインを、それらの電位が等しくなるように結合する。
【００２５】
第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４は、負荷トランジスタ対２２の共通接続されたゲートと、差動トランジスタ対２０を構成する第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれの出力端子（ドレイン）との間に設けられる。第１負荷トランジスタＭ３、第２負荷トランジスタＭ４は、オン状態において、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のゲートとドレインを、それらの電位が等しくなるように結合する。
【００２６】
外部バイアススイッチＳＷ５は、負荷電流源２２とバイアス回路３０の間に設けられている。具体的には、外部バイアススイッチＳＷ５の一端は、バイアス回路３０の第１の出力端子３４、すなわち第２バイアストランジスタＭ８のゲートに接続される。外部バイアススイッチＳＷ５の他端は、負荷電流源２２を構成する第１負荷トランジスタＭ３、第２負荷トランジスタＭ４の共通接続されたゲートに接続される。外部バイアススイッチＳＷ５がオンの状態において、バイアス回路３０が生成した第１バイアス電圧Ｖｂ１が負荷電流源２２に供給され、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のバイアス状態が制御される。
【００２７】
制御部３２は、自己バイアススイッチＳＷ１〜ＳＷ４および外部バイアススイッチＳＷ５のオンオフ状態を制御する。制御部３２は、第１状態において、自己バイアススイッチＳＷ１〜ＳＷ４をオンし、外部バイアススイッチＳＷ５をオフする。第２状態において、制御部３２は、自己バイアススイッチＳＷ１〜ＳＷ４をオフし、外部バイアススイッチＳＷ５をオンする。
【００２８】
以上のように構成された差動増幅器１００の動作を説明する。図２は、図１の差動増幅器１００の動作状態を示すタイムチャートである。入力電圧Ｖｉ＋，Ｖｉ−に対する信号処理に先立ち、時刻ｔ０〜ｔ１の自己バイアス期間Ｔｐ１の間、差動増幅器１００は、第１状態に設定される。第１状態では、第１自己バイアススイッチＳＷ１、第２自己バイアススイッチＳＷ２、および第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４がオン状態に設定され、外部バイアススイッチＳＷ５がオフに設定される。第１自己バイアススイッチＳＷ１、第２自己バイアススイッチＳＷ２がオンすることにより、第１入力トランジスタＭ１、第２入力トランジスタＭ２のドレインの電位が、入力電圧Ｖｉ＋、Ｖｉ−にほぼ等しくなる。「ほぼ等しく」とは、トランスファゲートに生ずる電圧降下分の電位差が発生することを意味している。
【００２９】
さらに、第１状態において、第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４がオンされており、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のゲートとドレインの電位がほぼ等しくなる。その結果、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４が自己バイアスされた状態となる。
【００３０】
この間、バイアス回路３０は、第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２を生成している。ここで、外部バイアススイッチＳＷ５がオフしているため、第１バイアストランジスタＭ７〜第３バイアストランジスタＭ９は、自己バイアスされた負荷電流源２２側の影響を受けることなく安定化され、所定の第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２を生成し続ける。
【００３１】
自己バイアス期間Ｔｐ１の間、第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４がオンしているため、第１出力端子１４、第２出力端子１６の出力電圧Ｖｏ＋、Ｖｏ−はほぼ等しくなり、雑音は出力電圧Ｖｏ＋、Ｖｏ−として出力されず、雑音の影響が低減される。
【００３２】
時刻ｔ１において、制御部３２はまず、自己バイアススイッチＳＷ１、ＳＷ２をオフ状態に切り替え、これによって、入力電圧Ｖｉがサンプリングされる。次いで、時刻ｔ２に外部バイアススイッチＳＷ５をオン状態に切り替える。その結果、負荷電流源２２の第１負荷トランジスタＭ３、第２負荷トランジスタＭ４はそれまでの自己バイアスされた状態から、バイアス回路３０から出力される第１バイアス電圧Ｖｂ１によるバイアス状態に直ちに遷移する。
【００３３】
過渡的に発生する雑音Ｎが消滅するのを待って、時刻ｔ３に、制御部３２は、第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４がオフ状態に切り替え、増幅期間Ｔｐ２に遷移する。テール電流源２４、負荷電流源２２がバイアス回路３０によって安定にバイアスされると、第１出力端子１４、第２出力端子１６からは、入力電圧Ｖｉ＋、Ｖｉ−に応じた出力電圧Ｖｏ＋、Ｖｏ−の出力が開始される。
【００３４】
差動増幅器１００本来の増幅、もしくは比較動作を実行すると、つぎの増幅動作もしくは比較動作に先立って再度、自己バイアス期間Ｔｐ１に切り替えられる。この場合、まず、時刻ｔ４において、自己バイアススイッチＳＷ１、ＳＷ２がオン状態に切り替えられる。つづいて、時刻ｔ５において、外部バイアススイッチＳＷ５がオフ状態に切り替えられる。つづいて、時刻ｔ６において、自己バイアススイッチＳＷ３、ＳＷ４がオンに切り替えられて、負荷電流源２２の第１負荷トランジスタＭ３、第２負荷トランジスタＭ４が自己バイアスされる。
【００３５】
以上のように動作する本実施の形態に係る差動増幅器１００の効果について考察する。本実施の形態では、外部バイアススイッチＳＷ５を設け、自己バイアス期間Ｔｐ１においてそれをオフすることとした。この外部バイアススイッチＳＷ５の効果をより明確とするため、外部バイアススイッチＳＷ５を設けない回路の動作について検討する。
【００３６】
自己バイアス期間Ｔｐ１では、第１自己バイアススイッチＳＷ１〜第４自己バイアススイッチＳＷ４がオンされるため、第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のゲートには、入力電圧Ｖｉ＋、Ｖｉ−とほぼ等しい電圧が印加されることになる。仮に外部バイアススイッチＳＷ５を設けていない場合、この電圧が第２バイアストランジスタＭ８のゲートに印加されるため、第２バイアストランジスタＭ８の動作状態が負荷電流源２２側の影響を受けてしまい、第１バイアス電圧Ｖｂ１の値は、差動増幅器１００が本来の機能を発揮する増幅期間Ｔｐ２において生成すべき値とは異なった値となってしまう。その後、第１自己バイアススイッチＳＷ１〜第４自己バイアススイッチＳＷ４をオフにすると、第１バイアス電圧Ｖｂ１が、所定値とは異なった値に安定化された状態から、本来生成すべき値に遷移する。この遷移には、ある程度の遷移時間を要するため、この遷移時間の間、差動増幅器１００は、本来の増幅機能あるいは比較機能を実行することができない。
【００３７】
あるいは、外部バイアススイッチＳＷ５を設けない回路において、第１バイアス電圧Ｖｂ１が本来安定化されるべき値と異なる値のまま、増幅処理あるいは比較処理を実行すると、負荷電流源２２とテール電流源２４に流れる電流に差が生じてしまい、出力Ｖｏ＋、Ｖｏ−のコモン電圧が、コンパレータの増幅率が著しく低下する領域に変化してしまうおそれがある。
【００３８】
これに対して、本実施の形態に係る差動増幅器１００では、負荷電流源２２とバイアス回路３０の間に外部バイアススイッチＳＷ５を設け、自己バイアス期間Ｔｐ１の間、それをオフすることにより、第２バイアストランジスタＭ８のゲートの電位、すなわち、第１バイアス電圧Ｖｂ１を、本来生成すべき値に安定化しておくことが可能となる。その結果、自己バイアス期間Ｔｐ１から増幅期間Ｔｐ２に切り替えられたときに、直ちに負荷電流源２２のバイアス状態を、本来安定化すべき電圧値に遷移させることができる。言い換えれば、増幅期間Ｔｐ２に、負荷電流源２２のバイアス状態が安定化するまでの期間を短縮することができるため、高速な動作が実現できる。
【００３９】
また、第１バイアス電圧Ｖｂ１が出力されるバイアス回路３０の第１の出力端子には、安定化キャパシタＣ１が設けられているため、外部バイアススイッチＳＷ５がオフからオンに切り替えられても、第１バイアス電圧Ｖｂ１の変動を抑制することができ、高速動作に有利な構成となっている。
【００４０】
次に、以上のように構成された差動増幅器１００を利用した機能回路について説明する。図３は、図１の差動増幅器１００を含むコンパレータ２００の構成を示す回路図である。コンパレータ２００は、スイッチドキャパシタ型のコンパレータであり、図１の差動増幅器１００、入力スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、入力キャパシタＣｉ１、Ｃｉ２を備える。
【００４１】
コンパレータ２００は、その入力端子２０２〜２０８に、入力電圧Ｖｉ１＋、Ｖｉ２＋、Ｖｉ１−、Ｖｉ２−が入力されている。第１入力キャパシタＣｉ１、第２入力キャパシタＣｉ２は、それぞれの出力側の一端が差動増幅器１００の第１入力端子１０、第２入力端子１２に接続される。
【００４２】
入力スイッチＳＷ１１、ＳＷ１２は、それぞれの一端が、入力端子２０２、２０４に接続され、それぞれの他端は、第１入力キャパシタＣｉ１の入力側の端子と接続される。同様に、入力スイッチＳＷ２１、ＳＷ２２は、それぞれの一端が、入力端子２０６、２０８に接続され、それぞれの他端は、第２入力キャパシタＣｉ２と接続される。
【００４３】
以上のように構成されたコンパレータ２００の動作について説明する。図４は、図３のコンパレータの動作状態を示すタイムチャートである。まず、時刻ｔ０〜ｔ１までのオートゼロ期間Ｔｐ３の間、自己バイアススイッチＳＷ１〜ＳＷ４がオン状態に設定され、外部バイアススイッチＳＷ５はオフ状態に設定される。このとき、負荷電流源２２は、自己バイアスされるとともに、出力電圧Ｖｏ＋、Ｖｏ−の電位が等しく自己バイアス状態によって定まるオートゼロ電圧Ｖａｚに固定される。
【００４４】
このオートゼロ期間Ｔｐ３の間、入力スイッチＳＷ１１、ＳＷ２１がオン状態に設定され、第１入力キャパシタＣｉ１、第２入力キャパシタＣｉ２の一端には、入力電圧Ｖｉ１＋、Ｖｉ１−がそれぞれ印加される。時刻ｔ１に、自己バイアススイッチＳＷ１、ＳＷ２がオフに切り替えられ、オートゼロ期間Ｔｐ３が完了する。自己バイアススイッチＳＷ１、ＳＷ２がオフすることによって、入力電圧Ｖｉ＋、Ｖｉ−がサンプリングされる。
【００４５】
続いて、時刻ｔ２に、外部バイアススイッチＳＷ５がオンに切り替えられ、それまでの自己バイアスされた状態から、バイアス回路３０によるバイアス状態に切り替えられる。
【００４６】
続いて、時刻ｔ３に、入力スイッチＳＷ１１、ＳＷ２１がオフされ、入力スイッチＳＷ１２、ＳＷ２２がオンされる。第１入力端子１０には、第１入力トランジスタＭ１のゲート容量などを含む容量Ｃｘが存在するため、第１入力端子１０の電位は、ΔＶ＝｛（Ｖｉ２＋）−（Ｖｉ１＋）｝×Ｃｉ１／Ｃｘだけ変化する。同様に、第２入力端子１２の電位は、ΔＶ＝｛（Ｖｉ２−）−（Ｖｉ１−）｝×Ｃｉ２／Ｃｘだけ変化する。時刻ｔ２における入力スイッチＳＷ１１、ＳＷ２１、ＳＷ１２、ＳＷ２２のオン、オフの切り替えにともない、第１入力端子１０、第２入力端子１２にはスイッチング雑音が発生するが、これは上述したように、出力電圧Ｖｏ＋、Ｖｏ−には現れない。
【００４７】
続いて、スイッチング雑音の発生が収まった時刻ｔ４に、自己バイアススイッチＳＷ３、ＳＷ４がオフに切り替えられる。その結果、第１入力端子１０、第２入力端子１２に現れる電圧変化ΔＶの大小が比較され、大小関係に応じた出力電圧Ｖｏ＋、Ｖｏ−が出力される。なお、図４のタイムチャートでは、外部バイアススイッチＳＷ５を入力スイッチＳＷ１１〜ＳＷ２２の切り替え前に、オンとしているが、入力スイッチＳＷ１１〜ＳＷ２２の切り替え後に、オンとしてもよい。
【００４８】
図４のタイムチャートにおいて、時刻ｔ０〜ｔ１までのオートゼロ期間Ｔｐ３が、図２のタイムチャートの自己バイアス期間Ｔｐ１に対応し、図４の時刻ｔ４以降が、図２のタイムチャートの増幅期間Ｔｐ２に対応する。図１の差動増幅器１００を、図３に示すようなスイッチドキャパシタ回路であるコンパレータ２００に用いることにより、入力キャパシタに対して電荷を充放電するために設けられた入力スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２のオンオフの切り替えにともなって発生する雑音が、電圧比較の結果、すなわち、出力電圧Ｖｏ＋、Ｖｏ−に及ぼす影響を好適に抑制することができる。
【００４９】
さらに、オートゼロ期間において、差動増幅器１００の外部バイアススイッチＳＷ５をオフすることにより、バイアス回路３の第１バイアス電圧Ｖｂ１が、オートゼロ電圧Ｖａｚの影響を受けず、時刻ｔ３に外部バイアススイッチＳＷ５をオンに切り替えると、短時間で、負荷電流源２２の第１負荷トランジスタＭ３、第２負荷トランジスタＭ４のゲート電圧を、第１バイアス電圧Ｖｂ１に安定化させることができ、高速な電圧比較が実現できる。
【００５０】
図５は、図１の差動増幅器１００を利用した別のスイッチドキャパシタ回路の構成を示す回路図である。図５のスイッチドキャパシタ回路は、スイッチドキャパシタ型の反転増幅器である。反転増幅器２００ａは、演算増幅器１００ａ、入力スイッチＳＷ１１、ＳＷ１２、入力キャパシタＣｉ１、帰還キャパシタＣｆｂ、初期化スイッチＳＷ１３を備える。この初期化スイッチＳＷ１３は、図１の第１自己バイアススイッチＳＷ１あるいは第２自己バイアススイッチＳＷ２である。
【００５１】
演算増幅器１００ａは、その入力段に、図１の差動増幅器１００を備えている。入力キャパシタＣｉ１、入力スイッチＳＷ１１、ＳＷ１２の接続形態は、図３のコンパレータ２００と同様である。演算増幅器１００ａの非反転入力端子である第１入力端子１０には、オートゼロ電圧Ｖａｚが供給される。演算増幅器１００ａの出力端子と、第２入力端子１２の間には、帰還キャパシタＣｆｂが設けられており、帰還キャパシタＣｆｂと並列に初期化スイッチＳＷ１３が設けられている。なお、図５の増幅器は、シングルエンドとして示されるが、差動出力であってもよい。
【００５２】
図５の反転増幅器２００ａの動作について説明する。まず、初期化スイッチＳＷ１３、すなわち自己バイアススイッチＳＷ１、ＳＷ２がオンされ、帰還キャパシタＣｆｂに蓄えられた電荷が初期化されるとともに、出力電圧Ｖｏおよび第２入力端子１２の電位が、オートゼロ電圧Ｖａｚと等しく設定される。帰還キャパシタＣｆｂの初期化が完了すると、初期化スイッチＳＷ１３はオフされる。
【００５３】
続いて、入力スイッチＳＷ１１をオン、入力スイッチＳＷ１２をオフとし、入力キャパシタＣｉ１の入力側の端子に、入力電圧Ｖ１を印加する。その結果、入力キャパシタＣｉ１には、オートゼロ電圧Ｖａｚと入力電圧Ｖ１の差に応じた電荷Ｑ１が蓄えられる。
【００５４】
続いて、入力スイッチＳＷ１１をオフ、入力スイッチＳＷ１２をオンとし、入力キャパシタＣｉ１の入力側の端子に、入力電圧Ｖ２を印加する。その結果、入力キャパシタＣｉ１には、オートゼロ電圧Ｖａｚと入力電圧Ｖ２の差に応じた電荷Ｑ１’が蓄えられる。
【００５５】
入力キャパシタＣｉ１の電荷がＱ１からＱ１’に変化すると、帰還キャパシタＣｆｂの電荷は、第２入力端子１２の電位が、オートゼロ電圧Ｖａｚに保たれるように変化する。その結果、出力電圧Ｖｏには、ΔＶｏ＝Ｃｆｂ／Ｃｉｎ１×（Ｖ１−Ｖ２）の電圧変化が発生し、入力電圧Ｖ１とＶ２の差分の電圧が増幅される。
【００５６】
図５の反転増幅器２００ａにおいても、入力スイッチＳＷ１１、ＳＷ１２のオン、オフを切り替える期間、自己バイアススイッチＳＷ１〜ＳＷ４をオンするとともに、バイアス回路３０と負荷電流源２２の間に設けられた外部バイアススイッチＳＷ５をオフすることにより、出力電圧Ｖｏに雑音の影響が現れるのを抑制できる。
【００５７】
このように、本実施の形態に係る差動増幅器１００は、図３あるいは図５に示す入力にスイッチが設けられた回路、特にスイッチドキャパシタ回路に好適に利用することができる。さらに、図１の差動増幅器１００、あるいは、図３のコンパレータ２００を利用して、Ａ／Ｄコンバータを構成してもよい。すなわち、本発明のある実施の形態では、Ａ／Ｄコンバータが提供される。このＡ／Ｄコンバータは、Ａ／Ｄ変換の対象となる入力電圧を、それぞれに設定された基準電圧と比較する複数のコンパレータを含む。各コンパレータは、図１の差動増幅器１００あるいは図３のコンパレータ２００の構成を有する。この実施の形態によれば、各差動増幅器１００にオートゼロ電圧Ｖａｚを利用してバイアスを与えた後に、直ちに電圧比較動作に移ることができるため、高速なＡ／Ｄ変換が可能となる。
【００５８】
図６は、図１の差動増幅器１００および（または）図３のコンパレータ２００を利用可能なＡ／Ｄコンバータの構成を示すブロック図である。Ａ／Ｄコンバータ３００は、パイプライン型Ａ／Ｄコンバータであって、４つのステージ３１０、３２０、３３０、３４０を備える。第１ステージ３１０は４ビット変換し、第２ステージ３２０、第３ステージ３３０および第４ステージ３４０は、冗長１ビットを除き、２ビットずつ変換する。したがって、当該パイプライン型Ａ／Ｄコンバータ３００は合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。
【００５９】
第１ステージ３１０は、第１サブＡ／Ｄ変換回路３１２、第１Ｄ／Ａ変換回路３１４、第１減算回路３１６および第１増幅回路ＡＭＰ１、第２増幅回路ＡＭＰ２を備える。第１サブＡ／Ｄ変換回路３１２および第１増幅回路ＡＭＰ１は、実質的に同じタイミングで入力アナログ信号Ｖｉｎをサンプリングする。第１サブＡ／Ｄ変換回路３１２は、フラッシュ型で構成される。上述したようにその分解能は４ビットである。
【００６０】
第１サブＡ／Ｄ変換回路３１２は、サンプリングした信号のうち、上位４ビットに相当する成分をデジタル値に変換し、第１Ｄ／Ａ変換回路３１４およびデジタル信号処理部３５０に出力する。第１Ｄ／Ａ変換回路３１４は、第１サブＡ／Ｄ変換回路３１２により変換されたデジタル値をアナログ値に変換する。このアナログ信号は、第１サブＡ／Ｄ変換回路３１２による変換対象とされたアナログ信号から除去すべき信号となる。
【００６１】
第１減算回路３１６は、第１増幅回路ＡＭＰ１によりサンプリングされた入力アナログ信号Ｖｉｎから、第１Ｄ／Ａ変換回路３１４により変換されたアナログ信号を減算する。第２増幅回路ＡＭＰ２は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ３２０に出力する。ここでは、２倍に増幅する。その増幅された残差信号は、第２ステージ３２０の変換対象となる。
【００６２】
第２ステージ３２０は、第２サブＡ／Ｄ変換回路３２２、第２Ｄ／Ａ変換回路３２４、第２減算回路３２６および第３増幅回路ＡＭＰ３、第４増幅回路ＡＭＰ４を備え、第１ステージ３１０と同様に構成される。
【００６３】
第２サブＡ／Ｄ変換回路３２２は、フラッシュ型で構成される。上述したようにその分解能は冗長１ビットを含めると３ビットである。第２サブＡ／Ｄ変換回路３２２に第１サブＡ／Ｄ変換回路３１２と同じ参照電圧範囲を設定した場合、第２サブＡ／Ｄ変換回路３２２の変換すべきビット数が２ビットであるため、第１ステージ３１０の出力信号が２２倍に増幅されていなければならない。すなわち、４倍に増幅されていなければ、第１ステージ３１０から第２サブＡ／Ｄ変換回路３２２に入力される残差信号の範囲と、第２サブＡ／Ｄ変換回路３２２の参照電圧範囲とがずれてしまう。
【００６４】
この点、第３増幅回路ＡＭＰ３は残差信号を２倍しか増幅していない。そこで、第２サブＡ／Ｄ変換回路３２２内に設けられる各コンパレータの参照電圧を、第１サブＡ／Ｄ変換回路３１２の１／２に設定し、第２サブＡ／Ｄ変換回路３２２の参照電圧範囲を第１サブＡ／Ｄ変換回路３１２の１／２に設定する。これにより、第１ステージ３１０から第２サブＡ／Ｄ変換回路３２２に入力される残差信号の範囲と、参照電圧範囲を合わせることができる。
【００６５】
第２サブＡ／Ｄ変換回路３２２は、サンプリングした信号のうち、上位から５ビット目および６ビット目に相当する成分をデジタル値に変換し、冗長１ビットを加えて、第２Ｄ／Ａ変換回路３２４およびデジタル信号処理部３５０に出力する。第２Ｄ／Ａ変換回路３２４は、第２サブＡ／Ｄ変換回路３２２の出力デジタル値をアナログ値に変換する。
【００６６】
第２減算回路３２６は、第３増幅回路ＡＭＰ３によりサンプリングされた第１ステージ３１０の残差信号から、第２Ｄ／Ａ変換回路３２４により変換されたアナログ信号を減算する。第４増幅回路ＡＭＰ４は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ３２０に出力する。ここでは、２倍に増幅する。
【００６７】
第３ステージ３３０は、第３サブＡ／Ｄ変換回路３３２、第３Ｄ／Ａ変換回路３３４、第３減算回路３３６および第５増幅回路ＡＭＰ５、第６増幅回路ＡＭＰ６を備える。第３ステージ３３０は上位から７ビットおよび８ビットに相当する成分をデジタル値に変換する。第３ステージ３３０の構成および動作は第２ステージ３２０のそれらと同様であるため説明を省略する。
【００６８】
第４ステージ３４０は、第４サブＡ／Ｄ変換回路３４２を備える。第４サブＡ／Ｄ変換回路３４２は、第３ステージ３３０から入力された残差信号をデジタル値に変換する。すなわち、上位から９ビットおよび１０ビットに相当する成分をデジタル値に変換する。
【００６９】
デジタル信号処理部３５０は、全ステージ３１０、３２０、３３０、３４０の出力デジタル値を受け、冗長ビットを分離して、１０ビットのデジタル値を構築する。また、各ステージから出力されたグレイコードのデジタル値をバイナリコードのデジタル値に変換する。
【００７０】
図３のコンパレータ２００は、Ａ／Ｄコンバータ３００のサブＡ／Ｄ変換回路３１２、３２２、３３２、３４２に好適に利用することができる。
さらに、複数の差動増幅器１００あるいはコンパレータ２００を有する回路構成においては、バイアス回路３０および外部バイアススイッチＳＷ５を、複数の差動増幅器１００あるいはコンパレータ２００で共有する構成としてもよい。この場合、回路面積を低減することができる。図７は、図６のＡ／Ｄコンバータにおけるコンパレータ２００内部の複数の差動増幅器１００の接続形態を示す回路図である。
【００７１】
ある実施の形態において、複数ｎ個の差動増幅器１００＿１〜１００＿ｎは、サブＡ／Ｄ変換回路３１２、３２２、３３２、３４２のコンパレータごとに設けられており、単一のバイアス回路３０、安定化キャパシタＣ１、外部バイアススイッチＳＷ５、制御部３２は、複数の差動増幅器１００で共有されている。単一のバイアス回路３０により生成される共通の第１バイアス電圧Ｖｂ１が、複数の差動増幅器１００＿１〜１００＿ｎで共有される単一の外部バイアススイッチＳＷ５を介して、複数の差動増幅器１００＿１〜１００＿ｎそれぞれの差動トランジスタ対２０の負荷として機能する負荷電流源２２に供給される。
【００７２】
複数のコンパレータが設けられる図６のＡ／Ｄコンバータにおいて、各コンパレータの差動増幅器のバイアスにノイズが重畳するとＡ／Ｄ変換の精度の悪化などが問題となる。こうしたＡ／Ｄコンバータに、図１、図３の回路を適用することにより高精度なＡ／Ｄ変換が実現できる。
【００７３】
また、図６のＡ／Ｄコンバータにおいて、各コンパレータの差動増幅器のバイアスにノイズが重畳するとＡ／Ｄ変換の精度の悪化などが問題となる。こうしたＡ／Ｄコンバータに、図１、図３の回路を適用することにより、ノイズを好適に除去することができ、高速かつ高精度なＡ／Ｄ変換が実現できる。
【００７４】
図８は、図７の接続態様の変形例を示す回路図である。図７の回路では、外部バイアススイッチＳＷ５が複数のｎ個の差動増幅器１００＿１〜１００＿ｎによって共有されていたが、図８の変形例では、外部バイアススイッチＳＷ５が各差動増幅器１００＿１〜１００＿ｎごとに設けられている。単一のバイアス回路３０により生成される共通の第１バイアス電圧Ｖｂ１が、複数の差動増幅器１００＿１〜１００＿ｎごとに設けられた複数の外部バイアススイッチＳＷ５＿１〜ＳＷ５＿ｎを介して、複数の差動増幅器１００＿１〜１００＿ｎそれぞれの差動トランジスタ対２０の負荷として機能する負荷電流源２２に供給される。この変形例によっても、ノイズを好適に除去して、高速かつ高精度なＡ／Ｄ変換が実現できる。
【００７５】
さらに、複数の外部バイアススイッチＳＷ５を設けることにより、複数の差動増幅器１００を、独立の位相で動作させることが可能となる。つまり、各差動増幅器１００の動作タイミングに応じて、外部バイアススイッチＳＷ５＿１〜ＳＷ５＿ｎのオン、オフのタイミングを独立に制御することができる。たとえば、図６のＡ／Ｄコンバータ３００において、第１増幅回路ＡＭＰ１、第３増幅回路ＡＭＰ３、第５増幅回路ＡＭＰ５のセットが同相で動作し、第２増幅回路ＡＭＰ２、第４増幅回路ＡＭＰ４、第６増幅回路ＡＭＰ６のセットが逆相で動作する。この場合、増幅回路ＡＭＰ１、ＡＭＰ３、ＡＭＰ５に接続される外部バイアススイッチＳＷ５＿１、ＳＷ５＿３、ＳＷ５＿３を同相でオン、オフさせ、増幅回路ＡＭＰ２、ＡＭＰ４、ＡＭＰ６に接続される外部バイアススイッチＳＷ５＿２、ＳＷ５＿４、ＳＷ５＿６を逆相でオン、オフさせればよい。
【００７６】
別の実施の形態において、複数の差動増幅器１００＿１〜１００＿ｎは、第１増幅回路ＡＭＰ１〜ＡＭＰ６に適用してもよい。
【００７７】
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００７８】
図１の差動増幅器１００では、負荷電流源２２とバイアス回路３０の間に、外部バイアススイッチＳＷ５を設けた構成としたが、本発明はこれに限定されるものではない。たとえば、負荷電流源２２に替えて、あるいはこれに加えて、テール電流源２４とバイアス回路３０の間に、第２外部バイアススイッチを設けた構成としてもよい。
【００７９】
図９は、図７の接続態様の変形例を示す回路図である。図９の回路では、図７の回路に加えて、第２外部バイアススイッチＳＷ６、安定化キャパシタＣ２をさらに備える。安定化キャパシタＣ２は、バイアス回路３０の第２の出力端子３６と接地間に設けられている。安定化キャパシタＣ２によって第２バイアス電圧Ｖｂ２が安定化される。
単一のバイアス回路３０は、複数の差動増幅器１００＿１〜１００＿ｎそれぞれの負荷電流源２２に対する共通の第１バイアス電圧Ｖｂ１と、複数の差動増幅器１００＿１〜１００＿ｎそれぞれのテール電流源２４に対する共通の第２バイアス電圧Ｖｂ２と、を生成する。共通の第１バイアス電圧Ｖｂ１が、共有される単一の外部バイアススイッチＳＷ５を介して、複数の負荷電流源２２に供給される。また、共通の第２バイアス電圧Ｖｂ２が、共有される単一の第２外部バイアススイッチＳＷ６を介して、複数のテール電流源２４に供給される。
【００８０】
具体的には、テール電流源２４を構成する第１テールトランジスタＭ５、第２テールトランジスタＭ６のゲートと、バイアス回路３０の第２の出力端子３６の間に、第２外部バイアススイッチＳＷ６が設けられる。
【００８１】
第２外部バイアススイッチＳＷ６の一端は、バイアス回路３０の第２の出力端子３６、すなわち第３バイアストランジスタＭ９のゲートに接続される。第２外部バイアススイッチＳＷ６の他端は、テール電流源２４を構成する第１テールトランジスタＭ５、第２テールトランジスタＭ６の共通接続されたゲートに接続される。第２外部バイアススイッチＳＷ６がオンの状態において、バイアス回路３０が生成した第２バイアス電圧Ｖｂ２がテール電流源２４に供給され、第１テールトランジスタＭ５、第２テールトランジスタＭ６のバイアス状態が制御される。第２外部バイアススイッチＳＷ６のオン、オフのタイミングは、外部バイアススイッチＳＷ５と同一とすればよい。
【００８２】
この変形例においても、図１の差動増幅器１００と同様に、テール電流源２４が内部の自己バイアスで動作しているときに、外部バイアススイッチをオフすることにより、バイアス回路３０の第３バイアストランジスタＭ９のゲートの電位が、第１テールトランジスタＭ５、第２テールトランジスタＭ６のゲート電位の影響を受けるのを防止することができる。その結果、テール電流源２４を、外部からの第２バイアス電圧Ｖｂ２で動作させるときに、第１テールトランジスタＭ５、第２テールトランジスタＭ６のゲートの電位を、速やかに所定の第２バイアス電圧Ｖｂ２に安定化させることができ、高速な信号処理が可能となる。
【００８３】
図９は、複数の差動増幅器１００に対して単一の第２外部バイアススイッチＳＷ６が共有される例を示すが、本発明はこれに限定されず、各差動増幅器１００それぞれのテール電流源２４ごとに、第２外部バイアススイッチＳＷ６を設けてもよい。
【００８４】
図１の差動増幅器１００では、差動トランジスタ対２０が、ＮチャンネルＭＯＳＦＥＴで構成される場合について説明したが、これをＰチャンネルＭＯＳＦＥＴとした構成としてもよい。この場合、電源電圧と接地電圧を天地反転し、ＰチャンネルとＮチャンネルを入れ替えた構成とすればよい。また、一部のトランジスタとしてバイポーラトランジスタなどの別の種類のトランジスタを利用してもよい。
【００８５】
また、図１の差動増幅器１００では、バイアス回路３０を、差動トランジスタ対２０、負荷電流源２２、テール電流源２４と同等のレプリカとして構成したが、本発明はこれに限定されるものではなく、別の構成のバイアス回路によって、第１バイアス電圧Ｖｂ１、第２バイアス電圧Ｖｂ２を生成してもよい。
【００８６】
図１の差動増幅器１００では、第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４を設けた構成としたが、これを省略してもよく、あるいはこれらの第３自己バイアススイッチＳＷ３、第４自己バイアススイッチＳＷ４に替えて、第１入力トランジスタＭ１および第２入力トランジスタＭ２のドレイン間にスイッチを設けてもよい。
【００８７】
さらに、差動増幅器１００の構成は、図１に示される構成に限定されるものではなく、カレントミラー負荷に替えて、抵抗負荷を利用してもよいし、その他の構成としてもよい。この場合であっても、差動トランジスタ対２０に接続される電流源と、バイアス回路３０の間に外部バイアススイッチを設けた構成とすることにより、実施の形態で説明した効果を奏することができる。
【００８８】
図１０は、図１の差動増幅器１００および（または）図３のコンパレータ２００を利用可能なＡ／Ｄコンバータの構成を示すブロック図である。図１０のＡ／Ｄコンバータ４００は、サイクリック型Ａ／Ｄコンバータであって、２つのステージ４１０、４２０を備える。第１ステージ４１０は４ビット変換し、第２ステージ４２０は、冗長１ビットを除き２ビット変換する。第２ステージ４２０は、第１ステージ４１０からの残差信号を３回回転させて、第１ステージ４１０で４ビットおよび６ビット変換する。したがって、当該サイクリック型Ａ／Ｄコンバータ４００は、第１ステージ４１０で４ビットおよび第２ステージ４２０で６ビット変換し、合計１０ビット変換する。なお、これらのステージ数やビット数は一例であり、これに限るものではない。また、一ステージで複数回回転させる構成も可能である。
【００８９】
第１ステージ４１０の構成は、図６のＡ／Ｄコンバータ３００の第１ステージ３１０と同様であるため、説明を省略する。第２ステージ４２０は、図６の第２ステージ３２０構成に加えて、サンプル増幅回路４２１を含む。サンプル増幅回路ＡＭＰ１３は、第１ステージ４１０からの残差信号または第２ステージ４２０から帰還される残差信号を、第２サブＡ／Ｄ変換回路４２２と実質的に同じタイミングでサンプリングする。
【００９０】
サンプル増幅回路ＡＭＰ１３は、サンプリングした残差信号を所定の増幅率で増幅する。図１０では２倍に増幅する。なお、１倍に増幅する場合、サンプル・ホールド回路として機能する。第２減算回路４２６は、サンプル増幅回路ＡＭＰ１３でサンプリングされ、増幅された残差信号から、第２Ｄ／Ａ変換回路４２４で変換されたアナログ信号を減算する。第２増幅回路ＡＭＰ１４は、前者から後者が除かれた残差信号を所定の増幅率で増幅し、第２ステージ４２０の入力に帰還する。
【００９１】
図１０では、第２サブＡ／Ｄ変換回路４２２内に設けられる各コンパレータの参照電圧は、第１サブＡ／Ｄ変換回路４１２と同じに設定することができる。同じに設定しても、サンプル増幅回路ＡＭＰ１３でサンプリングされた残差信号が２倍に増幅されるため、第２サブＡ／Ｄ変換回路４２２に入力される残差信号の範囲と、参照電圧範囲を合わせることができる。
【００９２】
図１０のサイクリック型Ａ／Ｄコンバータ４００では、第１ステージ４１０と第２ステージ４２０との間に、第１入力切替スイッチＳＷ１０および第２入力切替スイッチＳＷ２０が設けられる。第１入力切替スイッチＳＷ１０および第２入力切替スイッチＳＷ２０は、相補的にオンオフする。
【００９３】
第１入力切替スイッチＳＷ１０がオン、第２入力切替スイッチＳＷ２０がオフ状態で、サンプル増幅回路ＡＭＰ１３および第２サブＡ／Ｄ変換回路４２２に、第１ステージ４１０からの残差信号が入力される。一方、第１入力切替スイッチＳＷ１０がオフ、第２入力切替スイッチＳＷ２０がオン状態で、サンプル増幅回路ＡＭＰ１３および第２サブＡ／Ｄ変換回路４２２に、第２ステージ４２０から帰還される残差信号が入力される。
【００９４】
図１の差動増幅器１００または図３のコンパレータ２００は、図１０のＡ／ＤコンバータのサブＡ／Ｄ変換回路４１２、４２２に好適に利用することができる。この際、図６に示したように、サブＡ／Ｄ変換回路４１２、４２２に設けられる複数の差動増幅器１００は、図６〜図１０のいずれの態様を用いてもよい。
同様に、図１の差動増幅器１００または図３のコンパレータ２００は、図１０のＡ／Ｄコンバータの増幅回路ＡＭＰ１１、ＡＭＰ１２、ＡＭＰ１３、ＡＭＰ１４に好適に利用することができる。
【図面の簡単な説明】
【００９５】
【図１】実施の形態に係る差動増幅器の構成を示す回路図である。
【図２】図１の差動増幅器の動作状態を示すタイムチャートである。
【図３】図１の差動増幅器を含むコンパレータの構成を示す回路図である。
【図４】図３のコンパレータの動作状態を示すタイムチャートである。
【図５】図１の差動増幅器を利用した反転増幅器の構成を示す回路図である。
【図６】図１の差動増幅器および（または）図３のコンパレータを利用可能なＡ／Ｄコンバータの構成を示すブロック図である。
【図７】図６のＡ／Ｄコンバータにおけるコンパレータ内部の複数の差動増幅器の接続形態を示す回路図である。
【図８】図７の接続態様の変形例を示す回路図である。
【図９】図７の接続態様の変形例を示す回路図である。
【図１０】図１の差動増幅器および（または）図３のコンパレータを利用可能なＡ／Ｄコンバータの構成を示すブロック図である。
【符号の説明】
【００９６】
１０  第１入力端子、  １２  第２入力端子、  １４  第１出力端子、  １６  第２出力端子、  ２０  差動トランジスタ対、  ２２  負荷電流源、  ２４  テール電流源、  ３０  バイアス回路、  ３２  制御部、  Ｍ１  第１入力トランジスタ、  Ｍ２  第２入力トランジスタ、  Ｍ３  第１負荷トランジスタ、  Ｍ４  第２負荷トランジスタ、  Ｍ５  第１テールトランジスタ、  Ｍ６  第２テールトランジスタ、  Ｍ７  第１バイアストランジスタ、  Ｍ８  第２バイアストランジスタ、  Ｍ９  第３バイアストランジスタ、  ＳＷ１  第１自己バイアススイッチ、  ＳＷ２  第２自己バイアススイッチ、  ＳＷ３  第３自己バイアススイッチ、  ＳＷ４  第４自己バイアススイッチ、  ＳＷ５  外部バイアススイッチ、  ＳＷ６  第２外部バイアススイッチ、  Ｃ１  安定化キャパシタ、  Ｖｂ１  第１バイアス電圧、  Ｖｂ２  第２バイアス電圧、  １００  差動増幅器、  ２００  コンパレータ、  ２００ａ  反転増幅器。
【図１】
2008109633.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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