(57)【要約】【課題】マクロセルを有する半導体集積回路の面積を抑える。【解決手段】半導体集積回路であって、回路素子を複数有するマクロセルと、前記マクロセルに第１の電位を供給する第１のマクロセル用電源配線と、前記第１のマクロセル用電源配線と同一の配線層に配置され、前記マクロセルに第２の電位を供給する第２のマクロセル用電源配線とを備える。前記第１及び第２のマクロセル用電源配線は、前記マクロセル上に配置されており、前記第２のマクロセル用電源配線は、前記第１のマクロセル用電源配線の延長方向である第１の方向に延びるように配置されている。【選択図】図１
2008091722.tif 000002
【特許請求の範囲】
【請求項１】
回路素子を複数有するマクロセルと、
前記マクロセルに第１の電位を供給する第１のマクロセル用電源配線と、
前記第１のマクロセル用電源配線と同一の配線層に配置され、前記マクロセルに第２の電位を供給する第２のマクロセル用電源配線とを備え、
前記第１及び第２のマクロセル用電源配線は、
前記マクロセル上に配置されており、
前記第２のマクロセル用電源配線は、
前記第１のマクロセル用電源配線の延長方向である第１の方向に延びるように配置されている
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１及び第２のマクロセル用電源配線のいずれをも複数備えている
ことを特徴とする半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、
前記第１の方向と直交する第２の方向に並ぶように配置されており、
前記複数の第２のマクロセル用電源配線は、
前記第２の方向に並ぶように配置されている
ことを特徴とする半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、
それぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成しており、
前記複数の第２のマクロセル用電源配線は、
それぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成している
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、
それぞれ、前記複数の第２のマクロセル用電源配線のそれぞれと、交互に並ぶように配置されている
ことを特徴とする半導体集積回路。
【請求項６】
請求項３に記載の半導体集積回路において、
前記第１及び第２のマクロセル用電源配線には、
２種類の長さのものがある
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記第１のマクロセル用電源配線は、
２種類の長さのものが交互に並ぶように配置されており、
前記第２のマクロセル用電源配線は、
２種類の長さのものが交互に並ぶように配置されている
ことを特徴とする半導体集積回路。
【請求項８】
請求項６に記載の半導体集積回路において、
複数の前記第１のマクロセル用電源配線のうち長いものは、
複数の前記第２のマクロセル用電源配線のうち長いものに隣接して配置されており、
複数の前記第１のマクロセル用電源配線のうち短いものは、
複数の前記第２のマクロセル用電源配線のうち短いものに隣接して配置されている
ことを特徴とする半導体集積回路。
【請求項９】
請求項３に記載の半導体集積回路において、
前記第２の方向に延びるように配置される配線を前記第１のマクロセル用電源配線として、
前記第２の方向に延びるように配置される配線を前記第２のマクロセル用電源配線として更に備える
ことを特徴とする半導体集積回路。
【請求項１０】
請求項２に記載の半導体集積回路において、
前記第２のマクロセル用電源配線に、前記第１の方向と直交する第２の方向に並ぶように、前記第１のマクロセル用電源配線の少なくとも１つが配置されており、
前記第１のマクロセル用電源配線に、前記第２の方向に並ぶように、前記第２のマクロセル用電源配線の少なくとも１つが配置されている
ことを特徴とする半導体集積回路。
【請求項１１】
請求項２に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、
矩形であって、ほぼマトリックス状に配置されており、
前記複数の第２のマクロセル用電源配線は、
矩形であって、ほぼマトリックス状に配置されている
ことを特徴とする半導体集積回路。
【請求項１２】
請求項２に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、矩形であり、
前記複数の第２のマクロセル用電源配線は、矩形であり、
前記第１のマクロセル用電源配線と、前記第２のマクロセル用電源配線とは、市松模様状となるように配置されている
ことを特徴とする半導体集積回路。
【請求項１３】
請求項２に記載の半導体集積回路において、
前記複数の第１のマクロセル用電源配線は、
複数の方向に凸状であって、ほぼマトリックス状に配置されており、
前記複数の第２のマクロセル用電源配線は、
複数の方向に凸状であって、ほぼマトリックス状に配置されている
ことを特徴とする半導体集積回路。
【請求項１４】
請求項２に記載の半導体集積回路において、
前記マクロセルは、
複数の回路ブロックを有するものであり、
前記複数の第１のマクロセル用電源配線の配線幅は、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なり、
前記複数の第２のマクロセル用電源配線の配線幅は、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる
ことを特徴とする半導体集積回路。
【請求項１５】
請求項２に記載の半導体集積回路において、
前記マクロセルは、
複数の回路ブロックを有するものであり、
前記複数の第１のマクロセル用電源配線の配線ピッチは、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なり、
前記複数の第２のマクロセル用電源配線の配線ピッチは、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる
ことを特徴とする半導体集積回路。
【請求項１６】
請求項２に記載の半導体集積回路において、
前記マクロセルは、
複数の回路ブロックを有するものであり、
前記複数の第１のマクロセル用電源配線は、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる方向に延びるように配置されており、
前記複数の第２のマクロセル用電源配線は、
前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる方向に延びるように配置されている
ことを特徴とする半導体集積回路。
【請求項１７】
請求項２に記載の半導体集積回路において、
前記マクロセルは、
前記回路素子がマトリックス状に配置されている回路ブロックを有するものであり、
前記第１及び第２のマクロセル用電源配線は、
前記回路ブロックの上では、前記回路素子のピッチの整数倍の配線ピッチで配置されている
ことを特徴とする半導体集積回路。
【請求項１８】
請求項１に記載の半導体集積回路において、
前記第１のマクロセル用電源配線は、
前記回路素子に前記第１の電位を供給するためのものであり、
前記第２のマクロセル用電源配線は、
前記回路素子に前記第２の電位を供給するためのものである
ことを特徴とする半導体集積回路。
【請求項１９】
請求項１に記載の半導体集積回路において、
前記第１のマクロセル用電源配線に前記第１の電位を供給し、前記第１のマクロセル用電源配線よりも上層に配置されている第１の上層電源配線と、
前記第２のマクロセル用電源配線に前記第２の電位を供給し、前記第２のマクロセル用電源配線よりも上層に配置されている第２の上層電源配線とを更に備える
ことを特徴とする半導体集積回路。
【請求項２０】
請求項１９に記載の半導体集積回路において、
前記第１の上層電源配線及び前記第２の上層電源配線は、
同一の層に配置されている
ことを特徴とする半導体集積回路。
【請求項２１】
請求項１９に記載の半導体集積回路において、
前記第１の上層電源配線は、
前記第１のマクロセル用電源配線に平行に配置されており、
前記第２の上層電源配線は、
前記第２のマクロセル用電源配線に平行に配置されている
ことを特徴とする半導体集積回路。
【請求項２２】
請求項１９に記載の半導体集積回路において、
前記第１の上層電源配線は、
前記第１のマクロセル用電源配線と直交する方向に延びるように配置されており、
前記第２の上層電源配線は、
前記第２のマクロセル用電源配線と直交する方向に延びるように配置されている
ことを特徴とする半導体集積回路。
【請求項２３】
請求項１９に記載の半導体集積回路において、
前記第１の上層電源配線は、
前記第１のマクロセル用電源配線の配線ピッチよりも大きい配線幅を有するものであり、
前記第２の上層電源配線は、
前記第２のマクロセル用電源配線の配線ピッチよりも大きい配線幅を有するものである
ことを特徴とする半導体集積回路。
【請求項２４】
請求項１に記載の半導体集積回路において、
前記マクロセルは、
マトリックス状に配置された複数のメモリセルを有するメモリセルアレイ領域と、
前記複数のメモリセルが保持するデータにアクセスする回路を有する周辺回路領域とを備えるものである
ことを特徴とする半導体集積回路。
【請求項２５】
請求項２４に記載の半導体集積回路において、
前記周辺回路領域は、
前記複数のメモリセルに対してデータの入出力の処理を行う入出力回路と、
前記複数のメモリセルのうちアクセスすべきメモリセルを選択するデコーダ回路と、
前記入出力回路と前記デコーダ回路とを制御する制御回路とを有するものである
ことを特徴とする半導体集積回路。
【請求項２６】
請求項２４に記載の半導体集積回路において、
前記マクロセルに前記第１の電位を供給する第１のマクロセル用外周電源配線と、
前記マクロセルに前記第２の電位を供給する第２のマクロセル用外周電源配線とを更に備え、
前記第１のマクロセル用外周電源配線は、
前記マクロセルの外周部に配置され、少なくとも一対の対向部を有するものであり、
前記第２のマクロセル用外周電源配線は、
前記マクロセルの外周部に配置され、少なくとも一対の対向部を有するものである
ことを特徴とする半導体集積回路。
【請求項２７】
請求項１に記載の半導体集積回路において、
前記第１のマクロセル用電源配線と電気的に接続されて、前記回路素子に前記第１の電位を供給する第１のマクロセル用内部電源配線と、
前記第２のマクロセル用電源配線と電気的に接続されて、前記回路素子に前記第２の電位を供給する第２のマクロセル用内部電源配線とを更に備え、
前記第１のマクロセル用内部電源配線は、
前記第１のマクロセル用電源配線が配置されている層と前記回路素子が配置されている層との間の層に、前記第１のマクロセル用電源配線と直交する方向に延びるように配置されており、
前記第２のマクロセル用内部電源配線は、
前記第２のマクロセル用電源配線が配置されている層と前記回路素子が配置されている層との間の層に、前記第２のマクロセル用電源配線と直交する方向に延びるように配置されている
ことを特徴とする半導体集積回路。
【請求項２８】
請求項２７に記載の半導体集積回路において、
前記第１のマクロセル用内部電源配線は、
第１のマクロセル用電源配線の配線幅よりも小さい配線幅を有するものであり、
前記第２のマクロセル用内部電源配線は、
第２のマクロセル用電源配線の配線幅よりも小さい配線幅を有するものである
ことを特徴とする半導体集積回路。
【請求項２９】
請求項１に記載の半導体集積回路において、
前記第１及び第２のマクロセル用電源配線とは異なる電位を前記マクロセルに供給する第３のマクロセル用電源配線を更に備える
ことを特徴とする半導体集積回路。
【請求項３０】
請求項２９に記載の半導体集積回路において、
前記第３のマクロセル用電源配線は、
前記マクロセルの外周部に配置されている
ことを特徴とする半導体集積回路。
【請求項３１】
請求項２９に記載の半導体集積回路において、
前記第３のマクロセル用電源配線は、
前記マクロセルに基板電位を供給するものである
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電位をマクロセルに供給する半導体集積回路に関する。
【背景技術】
【０００２】
近年、デバイスの微細化が進むにつれて、半導体チップ上により多くの素子を配置する傾向にある。そのため、論理素子やメモリ素子、アナログ素子等の複数の素子を一定の領域内に配置したマクロセルを、半導体チップ上に多数配置することによって、システム全体の機能を実現する方法が用いられている。
【０００３】
これらのマクロセルに対しては、チップの外部端子又は内部電源回路から電源が供給される。また、多数配置されているマクロセルに対して電源電流を均等に流すために、上層配線を使用して電源配線をチップ上に張り巡らし、張り巡らされた電源配線からそれぞれのマクロセルに対して電源を供給する方法が用いられている。
【０００４】
従来の半導体集積回路では、マクロセルの水平方向及び垂直方向に延びるように配置されているチップレベルの電源配線に容易に接続できるように、マクロセルの外周部にリング状にマクロセル用の電源配線が配置されている（例えば、非特許文献１参照）。また、近年の半導体集積回路では、半導体の配線層の多層化に伴い、マクロセルの電源配線をマクロセル上でストライプ状に配置する方法も用いられている。
【０００５】
図１６は、従来の半導体集積回路の電源配線の構成を示すブロック図である。図１６のマクロセル１００は、複数の論理素子を含んでおり、４層目以下の配線層で構成されている。マクロセル１００の外周部に、マクロセル用外周電源配線１１０，１１１，１２０，１２１が、リング状に配置されている。
【０００６】
マクロセル用外周電源配線１１０は、電位レベルＶＤＤをマクロセル１００に供給するために、垂直方向に延びるように配置されているマクロセル用外周電源配線である。マクロセル用外周電源配線１１１は、電位レベルＶＳＳをマクロセル１００に供給するために、垂直方向に延びるように配置されているマクロセル用外周電源配線である。マクロセル用外周電源配線１２０は、電位レベルＶＤＤをマクロセル１００に供給するために、水平方向に延びるように配置されているマクロセル用外周電源配線である。マクロセル用外周電源配線１２１は、電位レベルＶＳＳをマクロセル１００に供給するために、水平方向に延びるように配置されているマクロセル用外周電源配線である。
【０００７】
マクロセル用外周電源配線１１０，１１１は、４層目の配線層で形成されている。マクロセル用外周電源配線１２０，１２１は、３層目の配線層で形成されている。マクロセル用外周電源配線１１０，１２０は、両者が交差する箇所に配置されているコンタクトによって互いに接続されている。同様に、マクロセル用外周電源配線１１１，１２１は、両者が交差する箇所に配置されているコンタクトによって互いに接続されている。
【０００８】
マクロセル１００は、マクロセル用外周電源配線１１０，１１１，１２０，１２１と、垂直方向又は水平方向に延びるマクロセル内電源配線とを接続することによって、電位レベルＶＤＤ及び電位レベルＶＳＳの供給を受けている。また、マクロセル用外周電源配線１１０，１１１，１２０，１２１の電源配線幅は、マクロセル１００で消費される電流を供給することができるような配線幅に設計されている。
【０００９】
マクロセル１００とマクロセル用外周電源配線１１０，１１１，１２０，１２１よりも上層である５層目以上の配線層に、チップレベル用電源配線１３０，１３１，１４０，１４１が設けられている。チップレベル用電源配線１３０，１３１は、電位レベルＶＤＤをマクロセル用外周電源配線１１０又は１２０に供給するために、水平方向又は垂直方向に延びるように配置されている。チップレベル用電源配線１４０，１４１は、電位レベルＶＳＳをマクロセル用外周電源配線１１１又は１２１に供給するために、水平方向又は垂直方向に延びるように配置されている。
【非特許文献１】「システムＬＳＩ設計  ＬＳＩ設計編  講義資料」、ＳｏＣ設計技術  ２００２年度ＳＴＡＲＣ寄付講座、早稲田大学、第６章  レイアウト設計２、ｐ．３４
【発明の開示】
【発明が解決しようとする課題】
【００１０】
マクロセル用外周電源配線は、少なくともマクロセルで消費される電流に応じた配線幅以上の電源配線幅を持つ必要がある。そして、小さな面積のマクロセルであっても、出力信号の配線負荷が大きく、出力信号の駆動能力の大きい出力バッファを備えている場合や、高速動作を行う場合等においては、大きな電流をマクロセルに供給する必要がある。したがって、これらの場合には、マクロセル自体の面積が小さくても、マクロセル用外周電源配線の配線幅が大きくなり、電源配線を含めた面積は大きくなる。
【００１１】
以上のように、従来の半導体集積回路では、マクロセル用外周電源配線がそれぞれのマクロセルの外周に配置されているため、大きな電流をマクロセルに供給する必要がある場合には、電源配線を含めたマクロセルの面積が大きくなり、半導体集積回路自体の面積も大きくなってしまうという問題があった。
【００１２】
特に、近年の半導体集積回路では、配線の微細化に伴い配線間容量や配線抵抗が増加しており、また回路の動作周波数が高くなっている。このため、マクロセルに必要な電源電流を供給するには、マクロセル用外周電源配線の配線幅をより大きくすることが必要となっている。
【００１３】
また、マクロセル用外周電源配線からマクロセルへの引き込み配線も必要である。マクロセル用外周電源配線からマクロセルへの引き込み配線を配置する場合には、引き込み配線抵抗やビアの接続抵抗、信頼性を保つための許容電流量、ＩＲドロップ等を考慮する必要が生じる。このため、引き込み配線数を多くしたり、引き込み配線幅を広くしたり、接続ビアの個数を多くする必要がある。
【００１４】
また、基板を制御するような回路素子においては、基板電位用の電源配線も更に必要であるが、このような回路素子とチップレベルの基板電源配線との接続が困難になってきているという問題もあった。
【００１５】
本発明は、マクロセルを有する半導体集積回路の面積を抑えることを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解決するため、本発明は、半導体集積回路が備えるマクロセルの上に配置されている電源配線から、マクロセルに電位を与える。このため、マクロセルの外周に電源配線を配置する必要がなくなる。また、マクロセル用外周電源配線からマクロセルへの引き込み配線も必要がなくなる。更に、チップレベル用電源配線とマクロセルの電源配線との間の接続を十分に行うことができるので、引き込み配線抵抗、ビアの接続抵抗、信頼性を保つための許容電流量、ＩＲドロップ等を考慮する必要がなくなる。
【００１７】
具体的には、請求項１の発明が講じた手段は、半導体集積回路であって、回路素子を複数有するマクロセルと、前記マクロセルに第１の電位を供給する第１のマクロセル用電源配線と、前記第１のマクロセル用電源配線と同一の配線層に配置され、前記マクロセルに第２の電位を供給する第２のマクロセル用電源配線とを備えるものであり、前記第１及び第２のマクロセル用電源配線は、前記マクロセル上に配置されており、前記第２のマクロセル用電源配線は、前記第１のマクロセル用電源配線の延長方向である第１の方向に延びるように配置されているものである。
【００１８】
請求項１の発明によると、半導体集積回路は、マクロセルの上にそれぞれ異なる電位を供給する第１及び第２のマクロセル用電源配線を備える。このため、チップレベル用電源配線との接続が容易となる。
【００１９】
請求項２の発明は、請求項１に記載の半導体集積回路において、前記第１及び第２のマクロセル用電源配線のいずれをも複数備えるものである。
【００２０】
請求項３の発明は、請求項２に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、前記第１の方向と直交する第２の方向に並ぶように配置されており、前記複数の第２のマクロセル用電源配線は、前記第２の方向に並ぶように配置されているものである。
【００２１】
請求項４の発明は、請求項３に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、それぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成しており、前記複数の第２のマクロセル用電源配線は、それぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成しているものである。
【００２２】
請求項５の発明は、請求項４に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、それぞれ、前記複数の第２のマクロセル用電源配線のそれぞれと、交互に並ぶように配置されているものである。
【００２３】
請求項６の発明は、請求項３に記載の半導体集積回路において、前記第１及び第２のマクロセル用電源配線には、２種類の長さのものがあるというものである。
【００２４】
請求項７の発明は、請求項６に記載の半導体集積回路において、前記第１のマクロセル用電源配線は、２種類の長さのものが交互に並ぶように配置されており、前記第２のマクロセル用電源配線は、２種類の長さのものが交互に並ぶように配置されているものである。
【００２５】
請求項８の発明は、請求項６に記載の半導体集積回路において、複数の前記第１のマクロセル用電源配線のうち長いものは、複数の前記第２のマクロセル用電源配線のうち長いものに隣接して配置されており、複数の前記第１のマクロセル用電源配線のうち短いものは、複数の前記第２のマクロセル用電源配線のうち短いものに隣接して配置されているものである。
【００２６】
請求項９の発明は、請求項３に記載の半導体集積回路において、前記第２の方向に延びるように配置される配線を前記第１のマクロセル用電源配線として、前記第２の方向に延びるように配置される配線を前記第２のマクロセル用電源配線として更に備えるものである。
【００２７】
請求項１０の発明は、請求項２に記載の半導体集積回路において、前記第２のマクロセル用電源配線に、前記第１の方向と直交する第２の方向に並ぶように、前記第１のマクロセル用電源配線の少なくとも１つが配置されており、前記第１のマクロセル用電源配線に、前記第２の方向に並ぶように、前記第２のマクロセル用電源配線の少なくとも１つが配置されているものである。
【００２８】
請求項１１の発明は、請求項２に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、矩形であって、ほぼマトリックス状に配置されており、前記複数の第２のマクロセル用電源配線は、矩形であって、ほぼマトリックス状に配置されているものである。
【００２９】
請求項１２の発明は、請求項２に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、矩形であり、前記複数の第２のマクロセル用電源配線は、矩形であり、前記第１のマクロセル用電源配線と、前記第２のマクロセル用電源配線とは、市松模様状となるように配置されているものである。
【００３０】
請求項１３の発明は、請求項２に記載の半導体集積回路において、前記複数の第１のマクロセル用電源配線は、複数の方向に凸状であって、ほぼマトリックス状に配置されており、前記複数の第２のマクロセル用電源配線は、複数の方向に凸状であって、ほぼマトリックス状に配置されているものである。
【００３１】
請求項１４の発明は、請求項２に記載の半導体集積回路において、前記マクロセルは、複数の回路ブロックを有するものであり、前記複数の第１のマクロセル用電源配線の配線幅は、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なり、前記複数の第２のマクロセル用電源配線の配線幅は、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なるものである。
【００３２】
請求項１５の発明は、請求項２に記載の半導体集積回路において、前記マクロセルは、複数の回路ブロックを有するものであり、前記複数の第１のマクロセル用電源配線の配線ピッチは、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なり、前記複数の第２のマクロセル用電源配線の配線ピッチは、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なるものである。
【００３３】
請求項１６の発明は、請求項２に記載の半導体集積回路において、前記マクロセルは、複数の回路ブロックを有するものであり、前記複数の第１のマクロセル用電源配線は、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる方向に延びるように配置されており、前記複数の第２のマクロセル用電源配線は、前記複数の回路ブロックのうち１つの回路ブロックでは、他の１つの回路ブロックとは異なる方向に延びるように配置されているものである。
【００３４】
請求項１７の発明は、請求項２に記載の半導体集積回路において、前記マクロセルは、前記回路素子がマトリックス状に配置されている回路ブロックを有するものであり、前記第１及び第２のマクロセル用電源配線は、前記回路ブロックの上では、前記回路素子のピッチの整数倍の配線ピッチで配置されているものである。
【００３５】
請求項１７の発明によると、マクロセル内の特定の回路ブロックの上では、回路素子のピッチの整数倍の配線ピッチで、第１及び第２のマクロセル用電源配線が配置されている。このため、第１及び第２の電源配線のレイアウト作成を、容易に行うことができる。
【００３６】
請求項１８の発明は、請求項１に記載の半導体集積回路において、前記第１のマクロセル用電源配線は、前記回路素子に前記第１の電位を供給するためのものであり、前記第２のマクロセル用電源配線は、前記回路素子に前記第２の電位を供給するためのものである。
【００３７】
請求項１９の発明は、請求項１に記載の半導体集積回路において、前記第１のマクロセル用電源配線に前記第１の電位を供給し、前記第１のマクロセル用電源配線よりも上層に配置されている第１の上層電源配線と、前記第２のマクロセル用電源配線に前記第２の電位を供給し、前記第２のマクロセル用電源配線よりも上層に配置されている第２の上層電源配線とを更に備えるものである。
【００３８】
請求項１９の発明によると、第１及び第２のマクロセル用電源配線は、第１及び第２の上層電源配線と交差する全ての位置で、それぞれ接続できる。
【００３９】
請求項２０の発明は、請求項１９に記載の半導体集積回路において、前記第１の上層電源配線及び前記第２の上層電源配線は、同一の層に配置されているものである。
【００４０】
請求項２１の発明は、請求項１９に記載の半導体集積回路において、前記第１の上層電源配線は、前記第１のマクロセル用電源配線に平行に配置されており、前記第２の上層電源配線は、前記第２のマクロセル用電源配線に平行に配置されているものである。
【００４１】
請求項２２の発明は、請求項１９に記載の半導体集積回路において、前記第１の上層電源配線は、前記第１のマクロセル用電源配線と直交する方向に延びるように配置されており、前記第２の上層電源配線は、前記第２のマクロセル用電源配線と直交する方向に延びるように配置されているものである。
【００４２】
請求項２３の発明は、請求項１９に記載の半導体集積回路において、前記第１の上層電源配線は、前記第１のマクロセル用電源配線の配線ピッチよりも大きい配線幅を有するものであり、前記第２の上層電源配線は、前記第２のマクロセル用電源配線の配線ピッチよりも大きい配線幅を有するものである。
【００４３】
請求項２４の発明は、請求項１に記載の半導体集積回路において、前記マクロセルは、マトリックス状に配置された複数のメモリセルを有するメモリセルアレイ領域と、前記複数のメモリセルが保持するデータにアクセスする回路を有する周辺回路領域とを備えるものである。
【００４４】
請求項２５の発明は、請求項２４に記載の半導体集積回路において、前記周辺回路領域は、前記複数のメモリセルに対してデータの入出力の処理を行う入出力回路と、前記複数のメモリセルのうちアクセスすべきメモリセルを選択するデコーダ回路と、前記入出力回路と前記デコーダ回路とを制御する制御回路とを有するものである。
【００４５】
請求項２６の発明は、請求項２４に記載の半導体集積回路において、前記マクロセルに前記第１の電位を供給する第１のマクロセル用外周電源配線と、前記マクロセルに前記第２の電位を供給する第２のマクロセル用外周電源配線とを更に備え、前記第１のマクロセル用外周電源配線は、前記マクロセルの外周部に配置され、少なくとも一対の対向部を有するものであり、前記第２のマクロセル用外周電源配線は、前記マクロセルの外周部に配置され、少なくとも一対の対向部を有するものである。
【００４６】
請求項２６の発明によると、半導体集積回路は、第１及び第２のマクロセル用外周電源配線と、第１及び第２のマクロセル用電源配線とを備えている。このため、第１及び第２のマクロセル用外周電源配線の配線幅を、マクロセルで消費される電流に応じた配線幅より小さくすることができる。
【００４７】
請求項２７の発明は、請求項１に記載の半導体集積回路において、前記第１のマクロセル用電源配線と電気的に接続されて、前記回路素子に前記第１の電位を供給する第１のマクロセル用内部電源配線と、前記第２のマクロセル用電源配線と電気的に接続されて、前記回路素子に前記第２の電位を供給する第２のマクロセル用内部電源配線とを更に備え、前記第１のマクロセル用内部電源配線は、前記第１のマクロセル用電源配線が配置されている層と前記回路素子が配置されている層との間の層に、前記第１のマクロセル用電源配線と直交する方向に延びるように配置されており、前記第２のマクロセル用内部電源配線は、前記第２のマクロセル用電源配線が配置されている層と前記回路素子が配置されている層との間の層に、前記第２のマクロセル用電源配線と直交する方向に延びるように配置されているものである。
【００４８】
請求項２８の発明は、請求項２７に記載の半導体集積回路において、前記第１のマクロセル用内部電源配線は、第１のマクロセル用電源配線の配線幅よりも小さい配線幅を有するものであり、前記第２のマクロセル用内部電源配線は、第２のマクロセル用電源配線の配線幅よりも小さい配線幅を有するものである。
【００４９】
請求項２９の発明は、請求項１に記載の半導体集積回路において、前記第１及び第２のマクロセル用電源配線とは異なる電位を前記マクロセルに供給する第３のマクロセル用電源配線を更に備えるものである。
【００５０】
請求項３０の発明は、請求項２９に記載の半導体集積回路において、前記第３のマクロセル用電源配線は、前記マクロセルの外周部に配置されているものである。
【００５１】
請求項３１の発明は、請求項２９に記載の半導体集積回路において、前記第３のマクロセル用電源配線は、前記マクロセルに基板電位を供給するものである。
【発明の効果】
【００５２】
本発明によれば、マクロセル上にそれぞれ異なる電位を供給する複数の電源配線を備えることにより、チップレベル用電源配線との接続が容易となり、マクロセルの外周に電源配線を配置する必要がなくなる。このため、半導体集積回路の面積を抑えることができる。
【発明を実施するための最良の形態】
【００５３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００５４】
図１は、本発明の実施形態に係る半導体集積回路の電源配線の構成を示すブロック図である。図１の半導体集積回路は、複数の回路素子を有するマクロセル１０を備えている。また、図１の半導体集積回路は、マクロセル１０に電源電位であるＶＤＤ電位（第１の電位）を供給する第１のマクロセル用電源配線２０Ａ〜２０Ｊと、マクロセル１０に接地電位であるＶＳＳ電位（第２の電位）を供給する第２のマクロセル用電源配線３０Ａ〜３０Ｊとを、マクロセル１０の上に備えている。
【００５５】
マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊが、配置されている。第１のマクロセル用電源配線２０Ａ〜２０Ｊは、垂直方向に延びるように配置され、水平方向に並ぶように配置されている。同様に、第２のマクロセル用電源配線３０Ａ〜３０Ｊは、垂直方向に延びるように配置され、水平方向に並ぶように配置されている。また、第２のマクロセル用電源配線３０Ａ〜３０Ｊは、第１のマクロセル用電源配線２０Ａ〜２０Ｊのそれぞれの延長方向に延びるようにそれぞれ配置されている。
【００５６】
また、マクロセル１０の上部を通過する位置に、第１のチップレベル用電源配線（以下では、第１の上層電源配線と称する）５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂが配置されている。第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊよりも上層である第５の配線層に、マクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊに平行して配置されている。
【００５７】
第１の上層電源配線５０Ａ，５０Ｂは、第１のマクロセル用電源配線２０Ａ〜２０ＪにＶＤＤ電位を供給し、それぞれが交差する位置には、コンタクトが配置されている。第１のマクロセル用電源配線２０Ａ〜２０Ｊのうち、第１の上層電源配線５０Ａ，５０Ｂのいずれかと交差するものは、そのコンタクトによって第１の上層電源配線５０Ａ，５０Ｂとそれぞれ接続されている。
【００５８】
第２の上層電源配線６０Ａ，６０Ｂは、第２のマクロセル用電源配線３０Ａ〜３０ＪにＶＳＳ電位を供給し、それぞれが交差する位置には、コンタクトが配置されている。第２のマクロセル用電源配線３０Ａ〜３０Ｊのうち、第２の上層電源配線６０Ａ，６０Ｂのいずれかと交差するものは、そのコンタクトによって第２の上層電源配線６０Ａ，６０Ｂとそれぞれ接続されている。
【００５９】
以上のように、第２のマクロセル用電源配線３０Ａ〜３０Ｊは、第１のマクロセル用電源配線２０Ａ〜２０Ｊのそれぞれの延長方向に延びるようにそれぞれ配置されている。このことにより、第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂが、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊに平行して配置された場合であっても、その方向に直交して配置された場合であっても、それぞれを容易に接続することができる。このため、マクロセル１０の外周にマクロセル用外周電源配線を配置する必要がなくなり、半導体集積回路の面積を抑えることができる。
【００６０】
また、第１の上層電源配線５０Ａ，５０Ｂと第１のマクロセル用電源配線２０Ａ〜２０Ｊ、第２の上層電源配線６０Ａ，６０Ｂと第２のマクロセル用電源配線３０Ａ〜３０Ｊそれぞれが交差する全ての位置で、それぞれの電源配線を接続できる。このことにより、大きな電流をマクロセル１０に供給することができる。
【００６１】
なお、図１の半導体集積回路は、第１及び第２のマクロセル用電源配線を、それぞれ複数備えているが、それぞれ１つ以上であればよい。
【００６２】
なお、自動配置配線ツール等を用いて、第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂを、特定の配線幅や配線ピッチで、水平方向又は垂直方向に延びるように配置するようにしてもよい。
【００６３】
なお、第１の上層電源配線５０Ａ，５０Ｂと第１のマクロセル用電源配線２０Ａ〜２０Ｊ、第２の上層電源配線６０Ａ，６０Ｂと第２のマクロセル用電源配線３０Ａ〜３０Ｊそれぞれが交差する位置に、自動配置配線ツール等を用いて、それぞれを接続するためのコンタクトを自動的に配置するようにしてもよい。また、全ての交差する位置にコンタクトを配置して接続をしなくてもよい。
【００６４】
なお、自動で配置配線ができない箇所については、マニュアルで配置配線を行ってもよい。
【００６５】
なお、第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂの配線幅は、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊの配線幅よりも大きくてもよいし、その逆でもよい。
【００６６】
なお、第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂの配線ピッチは、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊの配線ピッチよりも大きくてもよいし、その逆でもよい。
【００６７】
なお、第１の上層電源配線５０Ａ，５０Ｂの配線幅は、第１のマクロセル用電源配線２０Ａ〜２０Ｊの配線ピッチよりも大きくてもよい。同様に、第２の上層電源配線６０Ａ，６０Ｂの配線幅は、第２のマクロセル用電源配線３０Ａ〜３０Ｊの配線ピッチよりも大きくてもよい。
【００６８】
（第１の変形例）
図１の半導体集積回路の電源配線についての第１の変形例について説明する。図２は、第１の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００６９】
図２では、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊは、図１と同様に配置されている。図２では、マクロセル１０の上部を通過する位置に、第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂが配置されている。第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊよりも上層である第５の配線層に、マクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊと直交する方向に延びるように配置されている。
【００７０】
第１の上層電源配線５１Ａ，５１Ｂは、第１のマクロセル用電源配線２０Ａ〜２０ＪにＶＤＤ電位を供給し、それぞれが交差する位置には、コンタクトが配置されている。第２の上層電源配線６１Ａ，６１Ｂは、第２のマクロセル用電源配線３０Ａ〜３０ＪにＶＳＳ電位を供給し、それぞれが交差する位置には、コンタクトが配置されている。また、図１と同様に、第１の上層電源配線５１Ａ，５１Ｂと第１のマクロセル用電源配線２０Ａ〜２０Ｊ、及び、第２の上層電源配線６１Ａ，６１Ｂと第２のマクロセル用電源配線３０Ａ〜３０Ｊはそれぞれ、交差するもの同士がコンタクトによって接続されている。
【００７１】
（第２の変形例）
図１の半導体集積回路の電源配線についての第２の変形例について説明する。図３は、第２の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００７２】
図３では、図１の第２のマクロセル用電源配線３０Ａ〜３０Ｊは、図１と同様に、図１の第１のマクロセル用電源配線２０Ａ〜２０Ｊのそれぞれの延長方向に延びるようにそれぞれ配置されているが、以下の点において図１とは異なる。
【００７３】
第１のマクロセル用電源配線２０Ａ〜２０Ｊと、第２のマクロセル用電源配線３０Ａ〜３０Ｊとは、市松模様状となるように配置されている。
【００７４】
具体的には、第１のマクロセル用電源配線２０Ａ，第２のマクロセル用電源配線３０Ｂ，第１のマクロセル用電源配線２０Ｃ，第２のマクロセル用電源配線３０Ｄ，第１のマクロセル用電源配線２０Ｅ，第２のマクロセル用電源配線３０Ｆ，第１のマクロセル用電源配線２０Ｇ，第２のマクロセル用電源配線３０Ｈ，第１のマクロセル用電源配線２０Ｉ，第２のマクロセル用電源配線３０Ｊの順に、水平方向に並ぶように配置されている。
【００７５】
同様に、第２のマクロセル用電源配線３０Ａ，第１のマクロセル用電源配線２０Ｂ，第２のマクロセル用電源配線３０Ｃ，第１のマクロセル用電源配線２０Ｄ，第２のマクロセル用電源配線３０Ｅ，第１のマクロセル用電源配線２０Ｆ，第２のマクロセル用電源配線３０Ｇ，第１のマクロセル用電源配線２０Ｈ，第２のマクロセル用電源配線３０Ｉ，第１のマクロセル用電源配線２０Ｊが水平方向に並ぶように配置されている。
【００７６】
図３では、図２の第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図２と同様に、マクロセル１０の上部を通過する位置に配置されている。また、図３では、第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図２と同様に、第１のマクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊよりも上層である第５の配線層に、マクロセル用電源配線２０Ａ〜２０Ｊ及び第２のマクロセル用電源配線３０Ａ〜３０Ｊと直交する方向に延びるように配置されているが、以下の点において図２とは異なる。
【００７７】
第２の上層電源配線６１Ａは、第２のマクロセル用電源配線３０Ｂ，３０Ｄ，３０Ｆ，３０Ｈ，３０ＪにＶＳＳ電位を供給するために、及び、第１の上層電源配線５１Ｂは、第１のマクロセル用電源配線２０Ｂ，２０Ｄ，２０Ｆ，２０Ｈ，２０ＪにＶＤＤ電位を供給するために、図２と比較して、それぞれの位置を入れ替えるように配置されている。
【００７８】
（第３の変形例）
図１の半導体集積回路の電源配線についての第３の変形例について説明する。図４は、第３の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００７９】
図４では、図１の第２のマクロセル用電源配線３０Ａ〜３０Ｊは、図１と同様に、図１の第１のマクロセル用電源配線２０Ａ〜２０Ｊのそれぞれの延長方向に延びるようにそれぞれ配置されているが、以下の点において図１とは異なる。
【００８０】
第１のマクロセル用電源配線２０Ａ〜２０Ｅ、及び、第２のマクロセル用電源配線３０Ｆ〜３０Ｊは、水平方向に並ぶように配置されている。同様に、第２のマクロセル用電源配線３０Ａ〜３０Ｅ、及び、第１のマクロセル用電源配線２０Ｆ〜２０Ｊは、水平方向に並ぶように配置されている。
【００８１】
図４では、図３の第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図３と同様に配置されている。
【００８２】
（第４の変形例）
図１の半導体集積回路の電源配線についての第４の変形例について説明する。図５は、第４の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００８３】
図５の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給する第１のマクロセル用電源配線２１と、マクロセル１０にＶＳＳ電位を供給する第２のマクロセル用電源配線３１とを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２１及び第２のマクロセル用電源配線３１が、配置されている。
【００８４】
第１のマクロセル用電源配線２１は、図１の第１のマクロセル用電源配線２０Ａ〜２０Ｊのそれぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成している。同様に、第２のマクロセル用電源配線３１は、図１の第２のマクロセル用電源配線３０Ａ〜３０Ｊのそれぞれの末端が電気的に接続され、一体として形状がくし形の配線を形成している。
【００８５】
図５では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【００８６】
（第５の変形例）
図１の半導体集積回路の電源配線についての第５の変形例について説明する。図６は、第５の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００８７】
図６の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給する第１のマクロセル用電源配線２２と、マクロセル１０にＶＳＳ電位を供給する第２のマクロセル用電源配線３２とを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２２及び第２のマクロセル用電源配線３２が、配置されている。
【００８８】
第１のマクロセル用電源配線２２及び第２のマクロセル用電源配線３２は、図５の第１のマクロセル用電源配線２１及び第２のマクロセル用電源配線３１のように、一体として形状がくし形の配線を形成しているものであり、互いに向き合うように配置されている。第１のマクロセル用電源配線２１及び第２のマクロセル用電源配線３１と異なる点は、以下の通りである。
【００８９】
第１のマクロセル用電源配線２２及び第２のマクロセル用電源配線３２は、第１のマクロセル用電源配線２１のうち垂直方向に延びる部分と、第２のマクロセル用電源配線３１のうち垂直方向に延びる部分とが、交互に並ぶように配置されている。
【００９０】
図６では、図３の第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図３と同様に配置されている。
【００９１】
（第６の変形例）
図１の半導体集積回路の電源配線についての第６の変形例について説明する。図７は、第６の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００９２】
図７の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給し、２種類の長さのものがある第１のマクロセル用電源配線２３Ａ〜２３Ｊと、マクロセル１０にＶＳＳ電位を供給し、２種類の長さのものがある第２のマクロセル用電源配線３３Ａ〜３３Ｊとを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２３Ａ〜２３Ｊ及び第２のマクロセル用電源配線３３Ａ〜３３Ｊが、垂直方向に延びるように配置されている。
【００９３】
第１のマクロセル用電源配線２３Ａは、第１のマクロセル用電源配線２３Ｂよりも、長さが長い。また、第１のマクロセル用電源配線２３Ａ，２３Ｃ，２３Ｅ，２３Ｇ，２３Ｉ、及び、第２のマクロセル用電源配線３３Ｂ，３３Ｄ，３３Ｆ，３３Ｈ，３３Ｊは、それぞれの長さが等しい。第１のマクロセル用電源配線２３Ｂ，２３Ｄ，２３Ｆ，２３Ｈ，２３Ｊ、及び、第２のマクロセル用電源配線３３Ａ，３３Ｃ，３３Ｅ，３３Ｇ，３３Ｉは、それぞれの長さが等しい。
【００９４】
第１のマクロセル用電源配線２３Ａ〜２３Ｊは、この順に、すなわち２種類の長さのものが交互に水平方向に並ぶように配置されている。第２のマクロセル用電源配線３３Ａ〜３３Ｊは、第１のマクロセル用電源配線２３Ａ〜２３Ｊのそれぞれの延長方向に、この順に、すなわち２種類の長さのものが交互に水平方向に並ぶように配置されている。
【００９５】
図７では、図３の第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図３と同様に配置されている。
【００９６】
（第７の変形例）
図１の半導体集積回路の電源配線についての第７の変形例について説明する。図８は、第７の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【００９７】
図８では、図７の第１のマクロセル用電源配線２３Ａ〜２３Ｊ及び第２のマクロセル用電源配線３３Ａ〜３３Ｊは、図７と同様に、垂直方向に延びるように配置されているが、以下の点において図７とは異なる。
【００９８】
第１のマクロセル用電源配線２３Ａと、同じ長さの第２のマクロセル用電源配線３３Ｂとは、それぞれが隣接して配置されている。同様に、第２のマクロセル用電源配線３３Ａと、同じ長さの第１のマクロセル用電源配線２３Ｂとは、それぞれが隣接して配置されている。このように、第１のマクロセル用電源配線２３Ａ〜２３Ｊのうち長いものは、第２のマクロセル用電源配線３３Ａ〜３３Ｊのうち長いものに隣接して配置されている。また、第１のマクロセル用電源配線２３Ａ〜２３Ｊのうち短いものは、第２のマクロセル用電源配線３３Ａ〜３３Ｊのうち短いものに隣接して配置されている。
【００９９】
図８では、図３の第１の上層電源配線５１Ａ，５１Ｂ及び第２の上層電源配線６１Ａ，６１Ｂは、図３と同様に配置されている。
【０１００】
（第８の変形例）
図１の半導体集積回路の電源配線についての第８の変形例について説明する。図９は、第８の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１０１】
図９の半導体集積回路は、図１の第１のマクロセル用電源配線２０Ａ〜２０Ｅと、図１の第２のマクロセル用電源配線３０Ａ〜３０Ｅとを、マクロセル１０の上に備えている。また、図９の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給する第１のマクロセル用電源配線２４Ａ〜２４Ｃと、マクロセル１０にＶＳＳ電位を供給する第２のマクロセル用電源配線３４Ａ〜３４Ｃとを、更にマクロセル１０の上に備えている。
【０１０２】
マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２４Ａ〜２４Ｃ及び第２のマクロセル用電源配線３４Ａ〜３４Ｃが、配置されている。
【０１０３】
図９では、第１のマクロセル用電源配線２０Ａ〜２０Ｅと第２のマクロセル用電源配線３０Ａ〜３０Ｅは、図１と同様に配置されている。第１のマクロセル用電源配線２４Ａ〜２４Ｃは、それらの延長線が第１のマクロセル用電源配線２０Ａ〜２０Ｅと直交するように、水平方向に延びるように配置され、垂直方向に並ぶように配置されている。同様に、第２のマクロセル用電源配線３４Ａ〜３４Ｃは、それらの延長線が第２のマクロセル用電源配線３０Ａ〜３０Ｅと直交するように、水平方向に延びるように配置され、垂直方向に並ぶように配置されている。
【０１０４】
図９では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【０１０５】
（第９の変形例）
図１の半導体集積回路の電源配線についての第９の変形例について説明する。図１０は、第９の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１０６】
図１０の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給し、ほぼ正方形の第１のマクロセル用電源配線２５Ａ〜２５Ｆ等と、マクロセル１０にＶＳＳ電位を供給し、ほぼ正方形の第２のマクロセル用電源配線３５Ａ〜３５Ｆ等とを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２５Ａ〜２５Ｆ及び第２のマクロセル用電源配線３５Ａ〜３５Ｆが、配置されている。
【０１０７】
また、第１のマクロセル用電源配線２５Ａ〜２５Ｆ及び第２のマクロセル用電源配線３５Ａ〜３５Ｆは、マトリックス状に配置されている。
【０１０８】
図１０では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【０１０９】
なお、第１のマクロセル用電源配線２５Ａ〜２５Ｆ及び第２のマクロセル用電源配線３５Ａ〜３５Ｆは、長方形であってもよい。
【０１１０】
（第１０の変形例）
図１の半導体集積回路の電源配線についての第１０の変形例について説明する。図１１は、第１０の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１１１】
図１１では、図１０の第１のマクロセル用電源配線２５Ａ〜２５Ｆ及び図１０の第２のマクロセル用電源配線３５Ａ〜３５Ｆ等がそれぞれ配置されているが、以下の点において図１０とは異なる。
【０１１２】
第１のマクロセル用電源配線２５Ａ〜２５Ｆと、第２のマクロセル用電源配線３５Ａ〜３５Ｆとは、市松模様状となるように配置されている。
【０１１３】
図１１では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【０１１４】
（第１１の変形例）
図１の半導体集積回路の電源配線についての第１１の変形例について説明する。図１２は、第１１の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１１５】
図１２では、図１０の第１のマクロセル用電源配線２５Ａ〜２５Ｅ及び図１０の第２のマクロセル用電源配線３５Ａ〜３５Ｅ等が、それぞれ配置されているが、以下の点において図１０とは異なる。
【０１１６】
第１のマクロセル用電源配線２５Ａ〜２５Ｅ及び第２のマクロセル用電源配線３５Ａ〜３５Ｅは、それぞれが不規則に配置されている。
【０１１７】
図１２では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【０１１８】
（第１２の変形例）
図１の半導体集積回路の電源配線についての第１２の変形例について説明する。図１３は、第１２の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１１９】
図１３の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給し、形状が複数の方向に凸状である第１のマクロセル用電源配線２６Ａ〜２６Ｆ等と、マクロセル１０にＶＳＳ電位を供給し、形状が複数の方向に凸状である第２のマクロセル用電源配線３６Ａ〜３６Ｄ等とを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２６Ａ〜２６Ｆ及び第２のマクロセル用電源配線３６Ａ〜３６Ｄが、配置されている。
【０１２０】
第１のマクロセル用電源配線２６Ａ〜２６Ｆは、マトリックス状となるように配置されている。第２のマクロセル用電源配線３６Ａは、第１のマクロセル用電源配線２６Ａ，２６Ｂ，２６Ｃ及び２６Ｄに囲まれた範囲の中心に配置されている。同様に、第２のマクロセル用電源配線３６Ｃは、第１のマクロセル用電源配線２６Ｃ，２６Ｄ，２６Ｅ及び２６Ｆに囲まれた範囲の中心に配置されている。このように、第２のマクロセル用電源配線３６Ａ〜３６Ｄも、マトリックス状となるように配置されている。
【０１２１】
図１３では、図１の第１の上層電源配線５０Ａ，５０Ｂ及び第２の上層電源配線６０Ａ，６０Ｂは、図１と同様に配置されている。
【０１２２】
（第１３の変形例）
図１の半導体集積回路の電源配線についての第１３の変形例について説明する。図１４は、第１３の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１２３】
図１４の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給する第１のマクロセル用電源配線２７Ａ〜２７Ｄ等と、マクロセル１０にＶＳＳ電位を供給する第２のマクロセル用電源配線３７Ａ〜３７Ｄ等とを、マクロセル１０の上に備えている。マクロセル１０で使用される最上位の配線層である第４の配線層に、第１のマクロセル用電源配線２７Ａ〜２７Ｄ及び第２のマクロセル用電源配線３７Ａ〜３７Ｄが、配置されている。
【０１２４】
また、マクロセル１０は、回路ブロック（機能ブロック）１１，１２，１３，１４を有している。第１のマクロセル用電源配線２７Ａ及び第２のマクロセル用電源配線３７Ａは、回路ブロック１１上に配置されている。第１のマクロセル用電源配線２７Ｂ及び第２のマクロセル用電源配線３７Ｂは、回路ブロック１２上に配置されている。第１のマクロセル用電源配線２７Ｃ及び第２のマクロセル用電源配線３７Ｃは、回路ブロック１３上に配置されている。第１のマクロセル用電源配線２７Ｄ及び第２のマクロセル用電源配線３７Ｄは、回路ブロック１４上に配置されている。
【０１２５】
第１のマクロセル用電源配線２７Ａ〜２７Ｄ等及び第２のマクロセル用電源配線３７Ａ〜３７Ｄ等は、それぞれの配線幅、配線ピッチ及びそれぞれが延びる延長方向が、回路ブロック１１，１２，１３，１４それぞれの上で、他のブロックの上とは異なるように配置されている。
【０１２６】
なお、回路ブロック１１，１２，１３，１４は、複数のメモリセルがマトリックス状に配置されたメモリセルアレイ領域であってもよい。この場合、第１のマクロセル用電源配線２７Ａ〜２７Ｄ等及び第２のマクロセル用電源配線３７Ａ〜３７Ｄ等のうち、メモリセルアレイ領域の上に配置されているものの配線ピッチは、メモリセルのピッチの整数倍としてもよいし、メモリセルのピッチと等しくてもよい。このことにより、第１のマクロセル用電源配線２７Ａ〜２７Ｄ等及び第２のマクロセル用電源配線３７Ａ〜３７Ｄ等のレイアウト作成を、容易に行うことができる。
【０１２７】
（第１４の変形例）
図１の半導体集積回路の電源配線についての第１４の変形例について説明する。図１５は、第１４の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【０１２８】
図１５では、図１のマクロセル１０は、複数のメモリセルがマトリックス状に配置されているメモリセルアレイ領域１５と、メモリセルに対してデータのアクセスを行う周辺回路領域とを有している。周辺回路領域は、入出力回路領域１６と、デコーダ回路領域１７と、制御回路領域１８とを有している。
【０１２９】
入出力回路領域１６は、メモリセルに対してデータの入出力の処理を行う入出力回路を有している。デコーダ回路領域１７は、メモリセルアレイ領域１５のメモリセルを選択するデコーダ回路を有している。制御回路領域１８は、入出力回路及びデコーダ回路を制御する制御回路を有している。
【０１３０】
図１５の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給するマクロセル用外周電源配線７０と、マクロセル１０にＶＳＳ電位を供給するマクロセル用外周電源配線７２とを、マクロセル１０の外周部に備えている。図１５の半導体集積回路は、マクロセル１０にＶＤＤ電位を供給する第１のマクロセル用電源配線と、マクロセル１０にＶＳＳ電位を供給する第２のマクロセル用電源配線とを、マクロセル１０の上にそれぞれ複数更に備えている。
【０１３１】
マクロセル用外周電源配線７０は、マクロセルにＶＤＤ電位を供給するための一対の対向部を有している。マクロセル用外周電源配線７２は、マクロセルにＶＳＳ電位を供給するための一対の対向部を有している。
【０１３２】
以上のように、図１５の半導体集積回路は、外周部に配置されているマクロセル用外周電源配線７０，７２に加えて、第１及び第２のマクロセル用電源配線を更に備えている。このため、マクロセル用外周電源配線７０，７２の配線幅を、マクロセル１０で消費される電流に応じた配線幅より小さくすることができる。
【０１３３】
なお、図１〜図１５を用いて説明した半導体集積回路は、マクロセル１０が有する回路素子にＶＤＤ電位を供給するための第１のマクロセル用内部電源配線と、ＶＳＳ電位を供給するための第２のマクロセル用内部電源配線とを備えていてもよい。この場合には、第１及び第２のマクロセル用内部電源配線は、第１及び第２のマクロセル用電源配線が配置されている層とマクロセル１０が有する回路素子が配置されている層との間の層に、それぞれ配置されている。また、第１のマクロセル用内部電源配線は、第１のマクロセル用電源配線と直交する方向に延びるように配置されており、第１のマクロセル用電源配線と電気的に接続される。同様に、第２のマクロセル用内部電源配線は、第２のマクロセル用電源配線と直交する方向に延びるように配置されており、第２のマクロセル用電源配線と電気的に接続される。また、第１及び第２のマクロセル用内部電源配線は、それぞれ複数であってもよい。
【０１３４】
なお、第１のマクロセル用内部電源配線の配線幅は、第１のマクロセル用電源配線の配線幅よりも小さく、かつ、第２のマクロセル用内部電源配線の配線幅は、第２のマクロセル用電源配線の配線幅よりも小さくてもよい。
【０１３５】
なお、図１〜図１５を用いて説明した半導体集積回路は、第１及び第２のマクロセル用電源配線とは異なる電位（例えば基板電位）をマクロセル１０に供給する第３のマクロセル用電源配線を、更に備えていてもよい。また、第１及び第２のマクロセル用電源配線とは異なる電位をマクロセル１０に供給するマクロセル用電源配線を、第３のマクロセル用電源配線に加えて更に備えていてもよい。第３のマクロセル用電源配線は、マクロセル１０の外周部に配置されていてもよい。
【産業上の利用可能性】
【０１３６】
以上説明したように、本発明は、マクロセルの上に電源配線を配置し、マクロセルの外周に電源配線のための領域を確保することなくチップレベル用電源配線と接続することができ、回路面積を抑えることができるので、半導体集積回路等について有用である。
【図面の簡単な説明】
【０１３７】
【図１】本発明の実施形態に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図２】第１の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図３】第２の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図４】第３の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図５】第４の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図６】第５の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図７】第６の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図８】第７の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図９】第８の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１０】第９の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１１】第１０の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１２】第１１の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１３】第１２の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１４】第１３の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１５】第１４の変形例に係る半導体集積回路の電源配線の構成を示すブロック図である。
【図１６】従来の半導体集積回路の電源配線の構成を示すブロック図である。
【符号の説明】
【０１３８】
１０  マクロセル
１１，１２，１３，１４  回路ブロック
１５  メモリセルアレイ領域
１６  入出力回路領域
１７  デコーダ回路領域
１８  制御回路領域
２０Ａ〜２０Ｊ，２１，２２，２３Ａ〜２３Ｊ，２４Ａ〜２４Ｃ，２５Ａ〜２５Ｆ，２６Ａ〜２６Ｆ，２７Ａ〜２７Ｄ  第１のマクロセル用電源配線
３０Ａ〜３０Ｊ，３１，３２，３３Ａ〜３３Ｊ，３４Ａ〜３４Ｃ，３５Ａ〜３５Ｆ，３６Ａ〜３６Ｄ，３７Ａ〜３７Ｄ  第２のマクロセル用電源配線
５０Ａ，５０Ｂ，５１Ａ，５１Ｂ  第１の上層電源配線
６０Ａ，６０Ｂ，６１Ａ，６１Ｂ  第２の上層電源配線
７０，７２  マクロセル用外周電源配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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