(57)【要約】【課題】  基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる、ケーブルを介して増設可能なＰＬＣ装置を提供すること。【解決手段】  内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれており、それにより、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行う。【選択図】  図１
2008046702.tif 000002
【特許請求の範囲】
【請求項１】
基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるＰＬＣ装置であって、
基本ブロックは、
ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
下流側外部コネクタと、
内部バスと下流側外部コネクタとの間に介在されるインタフェース回路とを含み、
増設ブロックは、
Ｉ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
上流側外部コネクタ、又は、上流側外部コネクタ及び下流側外部コネクタと、
内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路とを含み、
外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、
基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、第１系統の外部コネクタ同士を接続する第１系統の増設ケーブルと、第２系統の外部コネクタ同士を接続する第２系統の増設ケーブルとを介して並列接続されており、
インタフェース回路のそれぞれは、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれており、
それにより、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行う、ことを特徴とするＰＬＣ装置。
【請求項２】
ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
下流側外部コネクタと、
内部バスと下流側外部コネクタとの間に介在されるインタフェース回路とを含み、
下流側外部コネクタは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、
インタフェース回路は、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている、ことを特徴とするＰＬＣ装置の基本ブロック。
【請求項３】
Ｉ／Ｏユニットを含む複数の制御ユニットと、
それらの制御ユニット同士を結ぶ内部バスと、
上流側外部コネクタ、又は、上流側外部コネクタ及び下流側外部コネクタと、
内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路とを含み、
外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、
インタフェース回路は、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている、ことを特徴とするＰＬＣ装置の増設ブロック。
【請求項４】
内部バスは、一群のデータ信号ラインと、方向切替用の制御信号ラインとを有し、かつ
インタフェース回路に含まれる分岐回路のうちで、各データ信号ラインに対応する分岐回路は、互いに並列な第１の分岐回路と第２の分岐回路とを含み、
第１の分岐回路には、分流方向への信号の流れのみを許容する第１のトライステートバッファが介在されると共に、第２の分岐回路には、ＯＲ回路を介する合流方向への信号の流れのみを許容する第２のトライステートバッファが介在されており、さらに
第１のトライステートバッファと第２のトライステートバッファとは、方向切替用の制御信号ライン上の信号により択一的に導通するように仕組まれている、ことを特徴とする請求項１〜３のいずれかに記載のＰＬＣ装置、ＰＬＣ装置の基本ブロック、又はＰＬＣ装置の増設ブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるプログラマブル・コントローラ装置（以下、ＰＬＣ装置と言う）に関する。
【背景技術】
【０００２】
基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設してなるＰＬＣ装置は、従来より知られている。
【０００３】
このようなＰＬＣ装置の一例が図７に示されている。同図に示されるように、このＰＬＣ装置２００は、１台の基本ブロック６と２台の増設ブロック７，８とを増設ケーブル９１，９２を介して連設して構成されている。
【０００４】
図示の基本ブロック６は、電源ユニット６１と、ＣＰＵユニット６２と、３台のＩ／Ｏユニット６３と、ブロック間接続ユニット６４とを含んでいる。なお、基本ブロック６には、それら以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【０００５】
それらのユニット６２，６３は、バックプレーン６０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【０００６】
ブロック間接続ユニット６４は、その前面に下流側外部コネクタ６４ｂを有する。この下流側外部コネクタ６４ｂは、ブロック間接続ユニット６４の内部において、内部バスと導通している。
【０００７】
図示の増設ブロック７には、電源ユニット７１と、５台のＩ／Ｏユニット７２と、ブロック間接続ユニット７３とが含まれている。増設ブロック７には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【０００８】
それらのＩ／Ｏユニット７２は、バックプレーン７０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【０００９】
ブロック間接続ユニット７３は、その前面に上流側外部コネクタ７３ａ及び下流側外部コネクタ７３ｂを有する。これらの外部コネクタ７３ａ，７３ｂは、ブロック間接続ユニット７３の内部において、内部バスと導通している。
【００１０】
同様にして、増設ブロック８には、電源ユニット８１と、５台のＩ／Ｏユニット８２と、ブロック間接続ユニット８３とが含まれている。増設ブロック８には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００１１】
それらのＩ／Ｏユニット８２は、バックプレーン８０上に敷設された内部バス（図示せず）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００１２】
ブロック間接続ユニット８３は、その前面に上流側外部コネクタ８３ａ及び下流側外部コネクタ８３ｂを有する。これらの外部コネクタ８３ａ，８３ｂは、ブロック間接続ユニット８３の内部において、内部バスと導通している。
【００１３】
そして、基本ブロック６と増設ブロック７との間は、外部コネクタ６４ｂ，７３ａ同士を結ぶ増設ケーブル９１で接続され、また増設ブロック７と増設ブロック８との間は、外部コネクタ７３ｂ，８３ａ同士を結ぶ増設ケーブル９２で接続されている。
【００１４】
このような構成よりなるＰＬＣ装置によれば、基本ブロック６及び増設ブロック７，８に含まれる内部バスは、外部コネクタ６４ｂ，７３ａ，７３ｂ，８３ａ，８３ｂへとそのまま導出されているので、それらの外部コネクタ同士を増設ケーブルで繋ぐだけで、基本ブロック６と各増設ブロック７，８との間における高速な信号のやり取りを低コストに実現することができる利点がある。
【００１５】
すなわち、基本ブロック６と各増設ブロック７，８との間をシリアル通信で結ぶとすれば、シリアル・パラレル変換処理を含む通信処理のために遅れ時間が発生することに加えて、通信のためのマイコンを各ブロックに搭載する必要からコストアップを招来する。
【００１６】
なお、現用系と待機系とを結ぶケーブルの一端にパイロット信号折り返し部を設け、パイロット信号の送受信が正常に行われている場合に限り、現用系からの診断信号の判定を行う二重化構成装置については、従来より知られている（特許文献１参照）。
【００１７】
また、運転中の第１装置の異常状態信号を２回以上連続して検出した場合に、第２の装置の起動信号を出力する検出回路を有する二重化装置の監視回路についても、従来より知られている（特許文献２参照）。
【特許文献１】特開平１１−０９６０８８号公報
【特許文献２】特開昭６３−３０５６２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、このような増設ケーブルを介して内部バス同士を直結するタイプの増設可能なＰＬＣ装置にあっては、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行える利点を有する反面、各外部コネクタには内部バスを構成する信号ラインが全て導出されているため、外部コネクタの接続ピンの本数が多数となり、外部コネクタにおける接触不良を原因とする通信障害が発生しやすいと言う問題点がある。
【００１９】
この発明は、上述の問題点に着目してなされたものであり、その目的とするところは、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる、ケーブルを介して増設可能なＰＬＣ装置を提供することにある。
【課題を解決するための手段】
【００２０】
上記の課題は、つぎのようなＰＬＣ装置により解決することができる、すなわち、このＰＬＣ装置は、基本ブロックと１又は２以上の増設ブロックとを増設ケーブルを介して連設して構成されている。
【００２１】
基本ブロックは、ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、下流側外部コネクタと、内部バスと下流側外部コネクタとの間に介在されるインタフェース回路とを含んでいる。
【００２２】
増設ブロックのそれぞれは、Ｉ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、上流側外部コネクタ、又は、上流側外部コネクタ及び下流側外部コネクタと、内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路とを含んでいる。
【００２３】
外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間は、第１系統の外部コネクタ同士を接続する第１系統の増設ケーブルと、第２系統の外部コネクタ同士を接続する第２系統の増設ケーブルとを介して並列接続されている。
【００２４】
インタフェース回路のそれぞれは、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている。
【００２５】
このような構成によれば、基本ブロックと増設ブロックとの間、及び増設ブロックと増設ブロックとの間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行うこととなるため、高速な信号のやり取りを維持できることに加えて、第１系統又は第２系統のいずれか一方の系統において、外部コネクタのいずれかの端子ピンに接触不良が生じたとしても、他方の系統において、外部コネクタの端子ピンの接触が維持されていれば、そのラインにおいて信号が途絶えることはなく、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる。
【００２６】
このようなＰＬＣ装置が実現できるのは、新規な構成の基本ブロックと新規な構成の増設ブロックとが存在することによるものである。
【００２７】
ここで言う新規な構成の基本ブロックとは、ＣＰＵユニット及びＩ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、下流側外部コネクタと、内部バスと下流側外部コネクタとの間に介在されるインタフェース回路とを含み、下流側外部コネクタは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、インタフェース回路は、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている、ことを特徴とするものである。
【００２８】
また、同様に、新規な構成の増設ブロックとは、Ｉ／Ｏユニットを含む複数の制御ユニットと、それらの制御ユニット同士を結ぶ内部バスと、上流側外部コネクタ、又は、上流側外部コネクタ及び下流側外部コネクタと、内部バスと上流側外部コネクタとの間、又は、内部バスと上流側外部コネクタ及び下流側外部コネクタとの間に介在されるインタフェース回路とを含み、外部コネクタのそれぞれは、互いに並列的な関係にある第１系統の外部コネクタと第２系統の外部コネクタとを含み、インタフェース回路は、内部バスを構成する各信号ラインのそれぞれを第１系統の外部コネクタと第２系統の外部コネクタとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている、ことを特徴とするものである。
【００２９】
さらに、上述した、ＰＬＣ装置、ＰＬＣ装置の基本ブロック、又はＰＬＣ装置の増設ブロックにおいて、次のような構成を採用することにより、内部バスを構成するデータ信号ラインについても、双方向性を満足させつつ、常時並列な信号送受を成し遂げることができる。
【００３０】
すなわち、具体的には、内部バスは、一群のデータ信号ラインと、方向切替用の制御信号ラインとを有し、かつインタフェース回路に含まれる分岐回路のうちで、各データ信号ラインに対応する分岐回路は、互いに並列な第１の分岐回路と第２の分岐回路とを含み、第１の分岐回路には、分流方向への信号の流れのみを許容する第１のトライステートバッファが介在されると共に、第２の分岐回路には、ＯＲ回路を介する合流方向への信号の流れのみを許容する第２のトライステートバッファが介在されており、さらに第１のトライステートバッファと第２のトライステートバッファとは、方向切替用の制御信号ライン上の信号により択一的に導通するように仕組まれている、ことを特徴とする。
【００３１】
なお、以上の基本ブロック及び増設ブロックにおける複数の制御ユニットとしては、ＣＰＵユニット、Ｉ／Ｏユニット以外にも、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の特殊機能ユニットを含むようにしてもよい。
【００３２】
また、それらの制御ユニット同士を結ぶ内部バスとしては、バックプレーン上に敷設された構造のものに限るものではなく、各制御ユニット内にバスの一部を含ませておき、それらを複数コネクタを介して隣接接続することにより、一連のバスが出現する構造のもの（所謂、バックプレーンレスタイプのもの）であってもよい。
【００３３】
さらに、本発明は、ユニット単位での増減が不能なオールインワンタイプの基本ブロック、増設ブロックを有するＰＬＣ装置にも適用することができる。
【発明の効果】
【００３４】
本発明によれば、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる、ケーブルを介して増設可能なＰＬＣ装置を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下に、この発明が適用されたＰＬＣ装置の好適な実施の一形態を添付図面を参照しながら詳細に説明する。
【００３６】
本発明が適用されたＰＬＣ装置の外観図が図１に示されている。同図に示されるように、このＰＬＣ装置１００は、１台の基本ブロック１と２台の増設ブロック２，３とを含んで構成される。
【００３７】
図示の基本ブロック１は、１台の電源ユニット１１と、１台のＣＰＵユニット１２と、２台のＩ／Ｏユニット１３と、第１系統のブロック間接続ユニット１４と、第２系統のブロック間接続ユニット１５とを含んでいる。なお、基本ブロック１には、それら以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００３８】
それらのユニット１２，１３は、バックプレーン１０上に敷設された内部バス１０Ｂ（図３、図４参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００３９】
第１系統のブロック間接続ユニット１４は、その前面に下流側外部コネクタ１４ｂを有する。この下流側外部コネクタ１４ｂは、ブロック間接続ユニット１４の内部において、内部コネクタＣＮを介して、内部バス１０Ｂと導通している（図３、図４参照）。同様にして、第２系統のブロック間接続ユニット１５も、その前面に下流側外部コネクタ１５ｂを有する。この下流側外部コネクタ１５ｂも、ブロック間接続ユニット１５の内部において、内部コネクタＣＮを介して、内部バス１０Ｂと導通している（図３、図４参照）。
【００４０】
増設ブロック２には、電源ユニット２１と、４台のＩ／Ｏユニット２２と、第１系統のブロック間接続ユニット２３と、第２系統のブロック間接続ユニット２４とが含まれている。増設ブロック２には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００４１】
４台のＩ／Ｏユニット２２は、バックプレーン２０上に敷設された内部バス２０Ｂ（図３、図４参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００４２】
第１系統のブロック間接続ユニット２３は、その前面に上流側外部コネクタ２３ａ及び下流側外部コネクタ２３ｂを有する。これらの外部コネクタ２３ａ，２３ｂは、ブロック間接続ユニット２３の内部において、内部コネクタＣＮを介して内部バス２０Ｂと導通している（図３、図４参照）。同様にして、第２系統のブロック間接続ユニット２４にも、その前面に上流側外部コネクタ２４ａ及び下流側コネクタ２４ｂを有する。これらの外部コネクタ２４ａ，２４ｂも、ブロック間接続ユニット２４の内部において、内部コネクタＣＮを介して内部バス２０Ｂと導通している（図３、図４参照）。
【００４３】
増設ブロック３には、電源ユニット３１と、４台のＩ／Ｏユニット３２と、第１系統のブロック間接続ユニット３３と、第２系統のブロック間接続ユニット３４とが含まれている。増設ブロック３には、勿論それ以外にも、例えば、モーションコントロールユニット、ＰＩＤ演算ユニット、通信ユニット等々の各種の特殊機能ユニットを含むこともできる。
【００４４】
それらのＩ／Ｏユニット３２は、バックプレーン３０上に敷設された内部バス３０Ｂ（図３、図４参照）に対して、図示しないコネクタを介して電気的及び機械的に接続されている。
【００４５】
第１系統のブロック間接続ユニット３３は、その前面に上流側外部コネクタ３３ａ及び下流側外部コネクタ３３ｂを有する。これらの外部コネクタ３３ａ，３３ｂは、ブロック間接続ユニット３３の内部において、内部コネクタＣＮを介して内部バス３０Ｂと導通している。同様にして、第２系統のブロック間接続ユニット３４も、その前面に上流側外部コネクタ３４ａ及び下流側コネクタ３４ｂを有する。これらの外部コネクタ３４ａ，３４ｂも、ブロック間接続ユニット３４の内部において、内部コネクタＣＮを介して内部バス３０Ｂと導通している。
【００４６】
そして、基本ブロック１と２台の増設ブロック２，３とは、第１系統の２本の増設ケーブル４１，５１と第２系統の２本の増設ケーブル４２，５２とで順に接続されている。
【００４７】
具体的には、第１系統について観察すると、基本ブロック１の第１系統のブロック間接続ユニット１４の下流側外部コネクタ１４ｂと増設ブロック２の第１系統のブロック間接続ユニット２３の上流側外部コネクタ２３ａとの間は、第１系統の増設ケーブル４１を介して接続される。同様にして、増設ブロック２の第１系統のブロック間接続ユニット２３の下流側外部コネクタ２３ｂと増設ブロック３の第１系統のブロック間接続ユニット３３の上流側外部コネクタ３３ａとの間は、第１系統の増設ケーブル５１を介して接続される。
【００４８】
第２系統について観察すると、基本ブロック１の第２系統のブロック間接続ユニット１５の下流側外部コネクタ１５ｂと増設ブロック２の第２系統のブロック間接続ユニット２４の上流側外部コネクタ２４ａとの間は、第２系統の増設ケーブル４２を介して接続される。同様にして、増設ブロック２の第２系統のブロック間接続ユニット２４の下流側外部コネクタ２４ｂと増設ブロック３の第２系統のブロック間接続ユニット３４の上流側外部コネクタ３４ａとの間は、第２系統の増設ケーブル５２を介して接続される。
【００４９】
基本ブロック１及び増設ブロック２の概略内部構成図が図２に示されている。同図に示されるように、基本ブロック１に着目すると、外部コネクタ１４ｂと外部コネクタ１５ｂとは互いに並列的な関係にあり、それらのコネクタ１４ｂ，１５ｂと内部バス１０Ｂとの間には、インタフェース回路１０Ａが介在される。
【００５０】
また、増設ブロック２に着目すると、外部コネクタ２３ａと外部コネクタ２４ａとは互いに並列的な関係にあり、外部コネクタ２３ｂと外部コネクタ２４ｂとも互いに並列的な関係にある。そして、それら対をなす二組の外部コネクタ（２３ａと２４ａ，２３ｂと２４ｂ）と内部バス２０Ｂとの間には、インタフェース回路２０Ａが介在されている。
【００５１】
基本ブロック及び増設ブロックの詳細構成図（一方向信号線部分）が図３に、同詳細構成図（双方向信号線部分）が図４に示されている。
【００５２】
それらの図から明らかなように、インタフェース回路１０Ａは、内部バス１０Ｂを構成する各信号ラインのそれぞれを第１系統の外部コネクタ１４ｂと第２系統の外部コネクタ１５ｂとに分岐接続する複数の分岐回路を含み、かつそれらの分岐回路のそれぞれは、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている。同様にして、インタフェース回路２０Ａは、内部バス２０Ｂを構成する各信号ラインのそれぞれを第１系統の外部コネクタ２３ａ，２３ｂと第２系統の外部コネクタ２４ａ，２４ｂとに分岐接続する複数の分岐回路を含んでいる。これらの分岐回路のそれぞれについても、流出する信号については第１系統及び第２系統への分流を許容する一方、流入する信号については第１系統と第２系統からの論理和による合流を許容するように仕組まれている。
【００５３】
より具体的には、この例にあっては、内部バス１０Ｂ，２０Ｂは、それぞれ、１６本のデータ信号ライン（双方向）と、５本のアドレス信号ライン（上流から下流への一方向）と、１０本の制御信号ライン（上流から下流への一方向）と、４本の制御信号ライン（下流から上流への一方向）とを有している。なお、１６本のデータ信号ラインは、アドレス信号ラインも兼ねている。
【００５４】
図３には、内部バスを構成する信号ラインの中で、上流から下流へと向かう一方向の第１の制御信号ラインと、下流から上流へと向かう一方向の第２の制御信号ラインとが取り出して示されている。
【００５５】
第１の信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０１と、バックプレーン上の２本の支線ライン１０１ａ，１０１ｂとで分岐回路が構成される。支線ライン１０１ａ，１０１ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４１，１５１を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０１と、バックプレーン上の２本の支線ライン２０１ａ，２０１ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン２０１ａ，２０１ｂから１本の幹線ライン２０１への合流方向に向けて、ＯＲ回路２０３が介在される。支線ライン２０１ａ，２０１ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３１，２４１を経由して、第１系統の外部コネクタ２３ａ，２３ｂ，第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００５６】
第２の信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０２と、バックプレーン上の２本の支線ライン１０２ａ，１０２ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン１０２ａ，１０２ｂから１本の幹線ライン１０２への合流方向の流れに向けて、ＯＲ回路１０３が介在される。支線ライン１０２ａ，１０２ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４２，１５２を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０２と、バックプレーン上の２本の支線ライン２０２ａ，２０２ｂとで分岐回路が構成される。支線ライン２０２ａ，２０２ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３２，２４２を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００５７】
図４には、内部バスを構成する信号ラインの中で、データ信号の方向を切り替えるための方向切替用の信号ラインと、双方向への流れを許容するデータ信号ラインとが取り出して示されている。
【００５８】
方向切替用の制御信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０４と、バックプレーン上の２本の支線ライン１０４ａ，１０４ｂとで分岐回路が構成される。支線ライン１０４ａ，１０４ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４３，１５３を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０４と、バックプレーン上の２本の支線ライン２０４ａ，２０４ｂとで分岐回路が構成される。この場合、それら３本のラインの分岐点には、２本の支線ライン２０４ａ，２０４ｂから１本の幹線ライン２０４への合流方向に向けて、ＯＲ回路２０６ａが介在される。支線ライン２０４ａ，２０４ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３３，２４３を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００５９】
データ信号ラインに着目すると、基本ブロック１のインタフェース回路１０Ａにおいては、バックプレーン上の幹線ライン１０５と、バックプレーン上の２本の支線ライン１０５ａ，１０５ｂとで分岐回路が構成される。
【００６０】
この分岐回路は、より具体的には、互いに並列な関係を有する２つの分岐経路１０５−１，１０５−２を含んでいる。第１の分岐経路１０５−１には、ＯＲ回路１０６とスリーステートバッファ１０７ａとが外部から信号を受領する方向に向けて介在されており、第２の分岐経路１０５−２にはスリーステートバッファ１０７ｂが外部へと信号を送出する方向へ向けて介在されている。スリーステートバッファ１０７ａの切替入力端には、切替用の制御用の信号ライン１０４がインバータ素子１０７ｃを介して接続されるのに対して、スリーステートバッファ１０７ｂの切替入力端には、切替用の制御用の信号ライン１０４が直接に接続されている。そのため、それら二つのスリーステートバッファ１０７ａ，１０７ｂは、方向切替用の信号ライン１０４の論理状態に応じて択一的にイネーブルされる。
【００６１】
支線ライン１０５ａ，１０５ｂは、ブロック間接続ユニット１４，１５内の支線ライン１４４，１５４を経由して、第１系統の外部コネクタ１４ｂ，第２系統の外部コネクタ１５ｂへと導出される。増設ブロック２のインタフェース回路２０Ａにおいては、バックプレーン上の幹線ライン２０５と、バックプレーン上の２本の支線ライン２０５ａ，２０５ｂとで分岐回路が構成される。
【００６２】
この分岐回路は、より具体的には、互いに並列な関係を有する２つの分岐経路２０５−１，２０５−２を含んでいる。第１の分岐経路２０５−１には、ＯＲ回路２０６とスリーステートバッファ２０７ａが外部から信号を受領する方向へと向けて介在されており、第２の分岐経路１０５−２にはスリーステートバッファ２０７ｂが外部へと信号を送出する方向へ向けて介在されている。スリーステートバッファ２０７ａの切替入力端には、切替用の制御用の信号ライン２０４がそのまま接続されるのに対して、スリーステートバッファ２０７ｂの切替入力端には、切替用の制御用の信号ライン２０４がインバータ素子２０７ｃを介して接続されている。そのため、それら二つのスリーステートバッファ２０７ａ，２０７ｂは、方向切替用の信号ライン２０４の論理状態に応じて択一的にイネーブルされる。
【００６３】
支線ライン２０４ａ，２０４ｂは、ブロック間接続ユニット２３，２４内の支線ライン２３３，２４３を経由して、第１系統の外部コネクタ２３ａ，２３ｂ、及び第２系統の外部コネクタ２４ａ，２４ｂへと導出される。
【００６４】
以上のＰＬＣ装置１００のＩ／Ｏリフレッシュ動作を説明する。周知のように、ＰＬＣ装置のＣＰＵユニット１２は、電源投入により起動されると、共通処理、Ｉ／Ｏリフレッシュ処理、ユーザプログラム実行処理、周辺サービス処理をほぼ一定周期で繰り返し実行することにより、ユーザが適宜に作成したプログラムを実行しつつ、所望の制御を実現する。
【００６５】
このとき、Ｉ／Ｏリフレッシュ処理においては、基本ブロック１に搭載されたＩ／Ｏユニット１３のみならず、増設ユニット２，３に搭載されたＩ／Ｏユニット２２，３２に対しても、ＩＮ処理並びにＯＵＴ処理を実行する。ここで、ＯＵＴ処理においては、ＣＰＵユニット１２に内蔵されたＩ／Ｏメモリ（図示せず）のＯＵＴ領域からＯＵＴデータを読み出して、これを指定のＩ／Ｏユニットの出力領域に書き込む。一方、ＩＮ処理においては、指定のＩ／Ｏユニットの入力領域からＩＮデータを読み出すと共に、これをＣＰＵユニット１２に内蔵されるＩ／ＯメモリのＩＮ領域に書き込む。
【００６６】
ＯＵＴ処理を実行する場合、ＣＰＵユニット１２のマイクロプロセッサ（図示せず）は、方向切替用の信号ライン１０４の論理レベルを“Ｈ”とすることにより、基本ブロック１のインタフェース回路１０Ａにおいては、バッファ１０７ａをディスイネーブル、バッファ１０７ｂをイネーブルとし、同時に、増設ブロック２のインタフェース回路２０Ａにおいては、バッファ２０７ａをイネーブル、バッファ２０７ｂをディスイネーブルに設定する。
【００６７】
すると、図５に示されるように、基本ブロック１内においては、ＣＰＵユニット１２からデータ信号ライン１０５上に出力されたデータ信号は、図中太線に示されるように、イネーブル状態にあるバッファ１０７ｂを通過したのち、２系統に分岐され、２系統の増設ケーブル４１，４２のそれぞれへと並列に送出される。一方、増設ブロック２内においては、２系統の増設ケーブル４１，４２から受領されたデータ信号は、ＯＲ回路２０６を経由して論理和処理されたのち、イネーブル状態にあるバッファ２０７ａを経由してＩ／Ｏユニット２２へと書き込まれる。
【００６８】
このとき、基本ブロック１から増設ブロック２へのデータ信号の送出は、互いに並列な２系統の増設ケーブル４１，４２を介して行われることに加えて、それら２系統のデータ信号はＯＲ回路２０６を介して論理和処理されるため、２系統のケーブル４１，４２のうちで、いずれか一方の側にコネクタの接触不良等に起因する信号欠落があったとしても、他方の側が正常であるかぎり、通信に支障を来すことはなくなる。
【００６９】
ＩＮ処理を実行する場合、ＣＰＵユニット１２のマイクロプロセッサ（図示せず）は、方向切替用の信号ライン１０４の論理レベルを“Ｌ”とすることにより、基本ブロック１のインタフェース回路１０Ａにおいては、バッファ１０７ａをイネーブル、バッファ１０７ｂをディスイネーブルとし、同時に、増設ブロック２のインタフェース回路２０Ａにおいては、バッファ２０７ａをディスイネーブル、バッファ２０７ｂをイネーブルに設定する。
【００７０】
すると、図６に示されるように、増設ブロック２内においては、Ｉ／Ｏユニット２２からデータ信号ライン２０５上に出力されたデータ信号は、図中太線に示されるように、イネーブル状態にあるバッファ２０７ｂを通過したのち、２系統に分岐され、２系統の増設ケーブル４１，４２のそれぞれへと並列に送出される。一方、基本ブロック１内においては、２系統の増設ケーブル４１，４２から受領されたデータ信号は、ＯＲ回路１０６を経由して論理和処理されたのち、イネーブル状態にあるバッファ１０７ａを経由してＣＰＵユニット１２へと書き込まれる。
【００７１】
このとき、増設ブロック２から基本ブロック１へのデータ信号の送出は、互いに並列な２系統の増設ケーブル４１，４２を介して行われることに加えて、それら２系統のデータ信号はＯＲ回路１０６を介して論理和処理されるため、２系統のケーブル４１，４２のうちで、いずれか一方の側にコネクタの接触不良等に起因する信号欠落があったとしても、他方の側が正常であるかぎり、通信に支障を来すことはなくなる。
【００７２】
このように、本発明によれば、基本ブロック１と増設ブロック２との間、及び増設ブロック２と増設ブロック３との間における内部バス同士の接続を、常時、互いに並列な第１系統及び第２系統の増設ケーブルを通じて行うこととなるため、高速な信号のやり取りを維持できることに加えて、第１系統又は第２系統のいずれか一方の系統において、外部コネクタのいずれかの端子ピンに接触不良が生じたとしても、他方の系統において、外部コネクタの端子ピンの接触が維持されていれば、そのラインにおいて信号が途絶えることはなく、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる。
【００７３】
以上の実施形態においては、基本ブロック及び増設ブロックは、バックプレーンを介してユニット単位で増減が可能な構成としたが、これに代えて、それぞれその内部にバスの一部を含む制御ユニットを複数隣接してコネクタ接続することにより、ユニット単位の増減が可能な構成としても良い。
【産業上の利用可能性】
【００７４】
本発明によれば、基本ブロックと各増設ブロックとの間におけるデータのやり取りを高速に行なうことができ、しかも、外部コネクタにおける接触不良等を原因とする通信障害の発生を未然に防止することができる、ケーブルを介して増設可能なＰＬＣ装置を提供することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明が適用されたＰＬＣ装置の外観図である。
【図２】基本ブロック及び増設ブロックの概略内部構成図である。
【図３】基本ブロック及び増設ブロックの詳細内部構成図（一方向信号線部分）である。
【図４】基本ブロック及び増設ブロックの詳細内部構成図（双方向信号線部分）である。
【図５】上流ブロックから下流ブロックへのデータの流れを示す説明図である。
【図６】下流ブロックから上流ブロックへのデータの流れを示す説明図である。
【図７】従来のＰＬＣ装置の外観図である。
【符号の説明】
【００７６】
１                      基本ブロック
２，３                  増設ブロック
１０，２０，３０        バックプレーン
１０Ａ，２０Ａ          インタフェース回路
１０Ｂ，２０Ｂ          内部バス
１１，２１，３１        電源ユニット
１２                    ＣＰＵユニット
１３，２２，３２        Ｉ／Ｏユニット
１４，２３，３３        第１系統のブロック間接続ユニット
１５，２４，３４        第２系統のブロック間接続ユニット
４１，５１              第１系統の増設ケーブル
４２，５２              第２系統の増設ケーブル
２３ａ，３３ａ          第１系統の上流側外部コネクタ
１４ｂ，２３ｂ，３３ｂ  第１系統の下流側外部コネクタ
２４ａ，３４ａ          第２系統の上流側外部コネクタ
１５ｂ，２４ｂ，３４ｂ  第２系統の下流側外部コネクタ
１０１                  一方向幹線ライン（バックプレーン上）
１０１ａ，１０１ｂ      一方向支線ライン（バックプレーン上）
１０２                  一方向幹線ライン（バックプレーン上）
１０２ａ，１０２ｂ      一方向支線ライン（バックプレーン上）
１０３                  ＯＲ回路
１０４                  一方向支線ライン（バックプレーン上）
１０４ａ，１０４ｂ      一方向支線ライン（バックプレーン上）
１０５                  双方向幹線ライン（バックプレーン上）
１０５−１，１０５−２  一方向支線ライン（バックプレーン上）
１０５ａ，１０５ｂ      双方向支線ライン（バックプレーン上）
１０６                  ＯＲ回路
１０７ａ，１０７ｂ      スリーステートバッファ
１０７ｃ                インバータ素子
１４１，１４２          一方向支線ライン（ブロック間接続ユニット内）
１４３，１４４          一方向支線ライン（ブロック間接続ユニット内）
１５１，１５２          一方向支線ライン（ブロック間接続ユニット内）
１５３，１５４          一方向支線ライン（ブロック間接続ユニット内）
２０１                  一方向幹線ライン（バックプレーン上）
２０１ａ，２０１ｂ      一方向支線ライン（バックプレーン上）
２０２                  一方向幹線ライン（バックプレーン上）
２０２ａ，２０２ｂ      一方向支線ライン（バックプレーン上）
２０３                  ＯＲ回路
２０４                  一方向支線ライン（バックプレーン上）
２０５                  双方向幹線ライン（バックプレーン上）
２０５−１，２０５−２  一方向支線ライン（バックプレーン上）
２０５ａ，２０５ｂ      双方向支線ライン（バックプレーン上）
２０６，２０６ａ        ＯＲ回路
２０７ａ，２０７ｂ      スリーステートバッファ
２０７ｃ                インバータ素子
２３１，２３２          一方向支線ライン（ブロック間接続ユニット内）
２３３，２３４          一方向支線ライン（ブロック間接続ユニット内）
２４１，２４２          一方向支線ライン（ブロック間接続ユニット内）
２４３，２４４          一方向支線ライン（ブロック間接続ユニット内）
ＣＮ                    内部コネクタ
【図１】
2008046702.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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