(57)【要約】【課題】制御信号の遅れや主スイッチング素子の応答遅れが生じても、安定且つ確実に主スイッチング素子の両主端子間の極小電圧近傍で主スイッチング素子をオンして、直流変換装置のスイッチング損失を最小限に抑制する。【解決手段】本発明による直流変換装置は、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻までの時間を検出して時差信号ＶTDを発生する時差検出回路(21)と、時差検出回路(21)の時差信号ＶTDに応じて制御回路(12)の第１のＰＷＭ信号ＶP1を所定の時間遅延して第１のＭＯＳ-ＦＥＴ(1)をオンする第１の遅延回路(24)とを備え、時差検出回路(21)の時差信号ＶTDの電圧レベルが小さいとき、第１の遅延回路(24)の遅延時間を延長し、時差検出回路(21)の時差信号ＶTDの電圧レベルが大きいとき、第１の遅延回路(24)の遅延時間を短縮する。【選択図】図１
2008301576.tif 000002
【特許請求の範囲】
【請求項１】
直流電源と、該直流電源に直列に接続されたトランスの１次巻線及び主スイッチング素子と、前記トランスの１次巻線に並列に接続された補助スイッチング素子及びコンデンサと、前記トランスの２次巻線に接続された整流平滑回路と、前記主スイッチング素子及び前記補助スイッチング素子を交互にオン・オフする第１及び第２の制御信号を発生する制御回路とを備え、
前記主スイッチング素子及び前記補助スイッチング素子のオン・オフにより、前記トランスの２次巻線から前記整流平滑回路を介して負荷に直流出力を供給する直流変換装置において、
前記補助スイッチング素子のオフ後に前記主スイッチング素子の両主端子間の電圧が極小になる時刻から前記主スイッチング素子がオンする時刻までの時間を検出して時差信号を発生する時差検出回路と、該時差検出回路の時差信号に応じて前記制御回路の第１の制御信号を所定の時間遅延して前記主スイッチング素子をオンする第１の遅延回路とを備え、
前記時差検出回路の時差信号の電圧レベルが小さいとき、前記第１の遅延回路の遅延時間を延長し、前記時差検出回路の時差信号の電圧レベルが大きいとき、前記第１の遅延回路の遅延時間を短縮することを特徴とする直流変換装置。
【請求項２】
前記主スイッチング素子に流れる電流を検出して所定の電流値を超えたときに電流検出信号を発生する電流検出回路を備え、
該電流検出回路が電流検出信号を発生しないとき、前記時差検出回路の時差信号の電圧レベルに応じて前記第１の遅延回路の遅延時間を制御し、
前記電流検出回路が電流検出信号を発生したとき、前記時差検出回路の時差信号の発生と略同時に前記第１の遅延回路により前記主スイッチング素子をオンする請求項１に記載の直流変換装置。
【請求項３】
前記時差検出回路は、補助スイッチング素子のオフ後に前記主スイッチング素子の両主端子間の電圧が極小になる時刻から前記主スイッチング素子がオンする時刻までの時間に応じたパルス幅の時差信号を発生し、
前記時差検出回路の時差信号のパルス幅に応じた電圧レベルの出力信号を発生する積分回路を備え、
該積分回路の出力信号により、前記第１の遅延回路の遅延時間を制御する請求項１又は２に記載の直流変換装置。
【請求項４】
前記積分回路は、前記第１の遅延回路に接続された積分用コンデンサと、前記時差検出回路と前記積分用コンデンサとの間に接続され且つ前記時差検出回路の時差信号のパルス幅に応じて前記積分用コンデンサを充電する充電回路と、制御回路の第１又は第２の制御信号の１周期毎に所定のパルス幅のパルス信号を出力するパルス発生回路と、前記積分用コンデンサと前記パルス発生回路との間に接続され且つ前記時差検出回路が時差信号を発生しないとき、前記パルス発生回路のパルス信号のパルス幅に応じて前記積分用コンデンサを放電する放電回路とを備える請求項３に記載の直流変換装置。
【請求項５】
前記積分回路は、前記第１の遅延回路に接続された積分用コンデンサと、前記時差検出回路と前記積分用コンデンサとの間に接続され且つ前記時差検出回路の時差信号のパルス幅に応じて前記積分用コンデンサを放電する放電回路と、制御回路の第１又は第２の制御信号の１周期毎に所定のパルス幅のパルス信号を出力するパルス発生回路と、前記積分用コンデンサと前記パルス発生回路との間に接続され且つ前記時差検出回路が時差信号を発生しないとき、前記パルス発生回路のパルス信号のパルス幅に応じて前記積分用コンデンサを充電する充電回路とを備える請求項３に記載の直流変換装置。
【請求項６】
前記制御回路の第２の駆動信号を所定の時間遅延して前記補助スイッチング素子をオンする第２の遅延回路を備える請求項１〜５の何れか１項に記載の直流変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＣ−ＤＣコンバータ等の直流変換装置、特に主スイッチング素子の両主端子間の極小電圧近傍で主スイッチング素子をオンしてスイッチング損失を最小限に抑制する直流変換装置に関する。
【背景技術】
【０００２】
図１３に従来の直流変換装置の一例を示す。図１３に示す直流変換装置は、アクティブクランプ方式と呼称され、直流電源(4)に直列に接続されたトランス(3)の１次巻線(3a)及び主スイッチング素子としての第１のＭＯＳ-ＦＥＴ(1)と、トランス(3)の１次巻線(3a)に並列に接続された補助スイッチング素子としての第２のＭＯＳ-ＦＥＴ(2)及びアクティブクランプコンデンサ(5)と、トランス(3)の２次巻線(3b)に接続された整流平滑回路(10)と、整流平滑回路(10)から負荷(11)に印加される直流出力電圧ＶOUTに応じてパルス幅変調（ＰＷＭ）された第１のＰＷＭ信号ＶP1を出力するＰＷＭ制御回路(12)と、第１のＰＷＭ信号ＶP1を反転して第２のＰＷＭ信号ＶP2を出力する反転器(13)と、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1の極小値を検出して極小電圧検出信号ＶBMを出力する極小電圧検出回路(16)と、第２のＭＯＳ-ＦＥＴ(2)がオフしてから極小電圧検出回路(16)が極小電圧検出信号ＶBMを出力するまでの時間だけ第１のＰＷＭ信号ＶP1を遅延して第１のＭＯＳ-ＦＥＴ(1)をオンする第１の駆動信号ＶG1を出力する第１の遅延回路(14)と、第２のＰＷＭ信号ＶP2を所定の時間だけ遅延して第２のＭＯＳ-ＦＥＴ(2)をオンする第２の駆動信号ＶG2を出力する第２の遅延回路(15)とを備える。整流平滑回路(10)は、トランス(3)の２次巻線(3b)に接続された第１及び第２の出力整流ダイオード(6,7)と、一端が第１及び第２の出力整流ダイオード(6,7)の接続点に接続されたチョークコイル(8)と、チョークコイル(8)の他端と２次巻線(3b)の接地端子（下端）との間に接続された出力平滑コンデンサ(9)とから成る。図１３の直流変換装置では、第１及び第２の遅延回路(14,15)から出力される第１及び第２の駆動信号ＶG1,ＶG2により、第１のＭＯＳ-ＦＥＴ(1)及び第２のＭＯＳ-ＦＥＴ(2)を交互にオン・オフして、トランス(3)の２次巻線(3b)から整流平滑回路(10)を介して負荷(11)に一定電圧ＶOUTの直流出力を供給する。図１３と類似の構成を有する直流変換装置は、例えば下記の特許文献１に開示される。
【０００３】
【特許文献１】特開２０００−９２８２９公報（第７頁、図１）
【０００４】
図１３の回路の動作時における各部の出力信号の電圧波形及び第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1の波形を図１４に示す。即ち、図１３に示す直流変換装置の動作は、図１４に示すように、時刻ｔ0にて第１の遅延回路(14)から出力される第１の駆動信号ＶG1が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第１のＭＯＳ-ＦＥＴ(1)がオンからオフになると、トランス(3)の１次巻線(3a)に逆起電力が発生し、所定の遅延時間ｔrが経過した後、時刻ｔ1にて第２の遅延回路(15)から出力される第２の駆動信号ＶG2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフからオンに切り換えられる。これにより、トランス(3)の１次巻線(3a)からアクティブクランプコンデンサ(5)及び第２のＭＯＳ-ＦＥＴ(2)の経路でリセット電流が流れてアクティブクランプコンデンサ(5)が充電され、トランス(3)の１次巻線(3a)の電圧は直流電源(4)の電圧ＶINでクランプされる。時刻ｔ2になると、ＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると共に、反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第２の遅延回路(15)を介して第２のＭＯＳ-ＦＥＴ(2)がオンからオフに切り換えられる。
【０００５】
時刻ｔ2にて第２のＭＯＳ-ＦＥＴ(2)がオフすると、トランス(3)の１次巻線(3a)のインダクタンスと第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に存在する図示しない寄生容量とにより決まる共振周波数で第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が振動する。これにより、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下し、時刻ｔ3にてドレイン−ソース間電圧ＶQ1が極小値になると、極小電圧検出回路(16)から極小電圧検出信号ＶBMが出力される。極小電圧検出回路(16)から極小電圧検出信号ＶBMが出力された後、時刻ｔ4にて第１の遅延回路(14)から出力される第１の駆動信号ＶG1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなり、第１のＭＯＳ-ＦＥＴ(1)がオフからオンになると、直流電源(4)からトランス(3)の１次巻線(3a)に励磁電流が流れると共に、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が１次関数的に増加する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１３に示す従来の直流変換装置では、図１５に示すように、時刻ｔ0にて第２のＭＯＳ-ＦＥＴ(2)がオフした後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下し、時刻ｔ1にてドレイン−ソース間電圧ＶQ1が極小値になると、極小電圧検出回路(16)から極小電圧検出信号ＶBMが出力され、極小電圧検出信号ＶBMが出力される毎に第１の遅延回路(14)から出力される点線部Ｓ1に示す第１の駆動信号ＶG1により、第１のＭＯＳ-ＦＥＴ(1)をオンしてスイッチング損失を低減する。したがって、極小電圧検出回路(16)の検出誤差や外乱による検出点の乱れにより第１の遅延回路(14)の遅延時間が変化した場合、第１のＭＯＳ-ＦＥＴ(1)がオンする時刻が変化するため、スイッチング動作が不安定になる問題があった。また、時刻ｔ1にて極小電圧検出回路(16)が極小電圧検出信号ＶBMを出力した後、第１の遅延回路(14)から出力される第１の駆動信号ＶG1が時刻ｔ2にて実線部に示すように緩やかに立ち上がり、時刻ｔ3にて第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTHを超えて第１のＭＯＳ-ＦＥＴ(1)がオンするまでの時間ｔ1〜ｔ3の遅れが生じると、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値となる時刻ｔ1よりも第１のＭＯＳ-ＦＥＴ(1)がオンする時刻ｔ3が遅れ、スイッチング損失が増大するため、極小電圧を検出してから第１のＭＯＳ-ＦＥＴ(1)をオンさせるまでの遅れを少なくする必要があった。このため、第１のＭＯＳ-ＦＥＴ(1)を高速度でオンする必要があり、スイッチングノイズが増大する等の問題があった。
【０００７】
そこで、本発明では、制御信号の遅れや主スイッチング素子の応答遅れ等が生じても、安定且つ確実に主スイッチング素子の両主端子間の極小電圧近傍で主スイッチング素子をオンして、スイッチング損失を最小限に抑制できる直流変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による直流変換装置は、直流電源(4)と、直流電源(4)に直列に接続されたトランス(3)の１次巻線(3a)及び主スイッチング素子(1)と、トランス(3)の１次巻線(3a)に並列に接続された補助スイッチング素子(2)及びコンデンサ(5)と、トランス(3)の２次巻線(3b)に接続された整流平滑回路(10)と、主スイッチング素子(1)及び補助スイッチング素子(2)を交互にオン・オフする第１及び第２の制御信号(VP1,VP2)を発生する制御回路(12)とを備え、主スイッチング素子(1)及び補助スイッチング素子(2)のオン・オフにより、トランス(3)の２次巻線(3b)から整流平滑回路(10)を介して負荷(11)に直流出力を供給する。この直流変換装置では、補助スイッチング素子(2)のオフ後に主スイッチング素子(1)の両主端子間の電圧(VQ1)が極小になる時刻(t2)から主スイッチング素子(1)がオンする時刻(t3)までの時間を検出して時差信号(VTD)を発生する時差検出回路(21)と、時差検出回路(21)の時差信号(VTD)に応じて制御回路(12)の第１の制御信号(VP1)を所定の時間遅延して主スイッチング素子(1)をオンする第１の遅延回路(24)とを備え、時差検出回路(21)の時差信号(VTD)の電圧レベル(VSD)が小さいとき、第１の遅延回路(24)の遅延時間を延長し、時差検出回路(21)の時差信号(VTD)の電圧レベル(VSD)が大きいとき、第１の遅延回路(24)の遅延時間を短縮する。
【０００９】
時差検出回路(21)が検出した検出時間(t3-t2)に応じた電圧レベルの時差信号(VTD)を第１の遅延回路(24)に入力し、第１の遅延回路(24)は、時差検出回路(21)の時差信号(VTD)の電圧レベル(VSD)が小さいとき、制御回路(12)の第１の制御信号(VP1)の遅延時間を延長して主スイッチング素子(1)を遅くオンさせ、時差検出回路(21)の時差信号(VTD)の電圧レベル(VSD)が大きいとき、制御回路(12)の第１の制御信号(VP1)の遅延時間を短縮して主スイッチング素子(1)を早くオンさせる。これにより、補助スイッチング素子(2)のオフ後に主スイッチング素子(1)の両主端子間の電圧(VQ1)が極小になる時刻(t2)から主スイッチング素子(1)がオンする時刻(t3)までの時間が最小となるので、制御信号の遅れや主スイッチング素子(1)の応答遅れが生じても、安定且つ確実に主スイッチング素子(1)の両主端子間の電圧(VQ1)の極小値近傍で主スイッチング素子(1)をオンすることができる。このため、スイッチング損失を最小限に抑制して、直流変換装置の電力変換効率を向上すると共に、主スイッチング素子(1)のスイッチング負荷を軽減できる。
【発明の効果】
【００１０】
本発明では、時差検出回路の時差信号の電圧レベルに応じて主スイッチング素子のオン時刻を制御して、補助スイッチング素子のオフ後に主スイッチング素子の両主端子間の電圧が極小になる時刻から主スイッチング素子がオンする時刻までの時間を最小にすることにより、制御信号の遅れや主スイッチング素子の応答遅れ等が生じても、主スイッチング素子の両主端子間の電圧の極小値近傍で主スイッチング素子をオンすることができるので、スイッチング損失を最小限に抑制して、直流変換装置の電力変換効率を向上すると共に、主スイッチング素子のスイッチング負荷を軽減することが可能である。また、起動時や負荷変動時等の過渡的な状態で、補助スイッチング素子のオフ後に主スイッチング素子の両主端子間の電圧が極小となるまでの時間が変化する場合は、電流検出回路で負荷が大きいことを検出し、時差検出回路から時差信号を出力すると同時に主スイッチング素子をオンするので、主スイッチング素子の両主端子間の電圧が極小となるまでの時間が変化しても、主スイッチング素子の両主端子間の電圧の極小値近傍で主スイッチング素子をオンすることが可能である。したがって、定常状態から過渡状態に至る全ての状態に亘って高効率で且つ低ノイズの直流変換装置を実現することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明による直流変換装置の実施の形態を図１〜図１２に基づいて説明する。但し、図１〜図１２では、図１３〜図１５に示す箇所と実質的に同一の部分には同一の符号を付し、その説明を省略する。
【００１２】
本実施の形態の直流変換装置は、図１に示すように、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻までの時間に応じたパルス幅の時差信号ＶTDを発生する時差検出回路(21)と、時差検出回路(21)の時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDを発生する積分回路(22)と、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1を電圧ＶDTとして検出し、この電圧ＶDTが基準電圧ＶRCを超えたときに電流検出信号ＶOCを発生する電流検出回路(23)と、電流検出回路(23)から低電圧(Ｌ)レベルの電流検出信号ＶOCが入力されたとき、積分回路(22)の出力信号ＶSDの電圧レベルに応じてＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1の遅延時間を制御して第１のＭＯＳ-ＦＥＴ(1)をオンし、電流検出回路(23)から高電圧(Ｈ)レベルの電流検出信号ＶOCが入力されたとき、時差検出回路(21)の時差信号ＶTDの発生と略同時に第１のＭＯＳ-ＦＥＴ(1)をオンする第１の駆動信号ＶG1を出力する第１の遅延回路(24)と、反転器(13)からの第２のＰＷＭ信号ＶP2を所定の時間ｔr（ｔr＝ｔ1−ｔ0：図９に図示）だけ遅延して第２のＭＯＳ-ＦＥＴ(2)をオンする第２の駆動信号ＶG2を出力する第２の遅延回路(25)とを備える点で、図１３に示す従来の直流変換装置と相違する。上記以外の構成は、図１３に示す従来の直流変換装置と略同様である。
【００１３】
時差検出回路(21)は、図２に示すように、一端が第１のＭＯＳ-ＦＥＴ(1)のドレインに接続された時差検出用コンデンサ(31)と、カソードが時差検出用コンデンサ(31)の他端に接続され、アノードが１次側の接地端子に接続された放電用ダイオード(32)と、放電用ダイオード(32)と並列に接続された検出感度調整用抵抗(33)と、ベースが時差検出用コンデンサ(31)と検出感度調整用抵抗(33)との接続点に接続され、エミッタが１次側の接地端子に接続され、コレクタが電流制限抵抗(35)を介して電源電圧ＶCCを出力する図示しない補助電源回路に接続された極小電圧検出用トランジスタ(34)と、一方の入力端子が極小電圧検出用トランジスタ(34)のコレクタに接続され、他方の入力端子が反転器(13)の出力端子に接続され、両入力端子に入力された各信号の論理和信号の反転信号を時差信号ＶTDとして積分回路(22)に出力するＮＯＲゲート(36)とを備える。図２に示す時差検出回路(21)は、第１のＭＯＳ-ＦＥＴ(1)がオフ状態で第２のＭＯＳ-ＦＥＴ(2)がオンからオフに切り換えられると、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下し、時差検出用コンデンサ(31)、トランス(3)の１次巻線(3a)、直流電源(4)、放電用ダイオード(32)、時差検出用コンデンサ(31)の経路で電流が流れるため、極小電圧検出用トランジスタ(34)のベースには電流が流れず、極小電圧検出用トランジスタ(34)がオフとなる。第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して上昇に転ずると、時差検出用コンデンサ(31)、極小電圧検出用トランジスタ(34)のベース、同エミッタ、直流電源(4)、トランス(3)の１次巻線(3a)、時差検出用コンデンサ(31)の経路で電流が流れ、極小電圧検出用トランジスタ(34)がオンする。このとき、極小電圧検出用トランジスタ(34)のコレクタからＮＯＲゲート(36)の一方の入力端子に低電圧(Ｌ)レベルの出力信号が入力され、ＮＯＲゲート(36)の他方の入力端子には反転器(13)から低電圧(Ｌ)レベルの第２のＰＷＭ信号ＶP2が入力されるため、ＮＯＲゲート(36)から高電圧(Ｈ)レベルの時差信号ＶTDが出力される。次に、第１のＭＯＳ-ＦＥＴ(1)がオフからオンに切り換えられると、時差検出用コンデンサ(31)に印加される電圧が接地電位となるので、極小電圧検出用トランジスタ(34)のベースに電流が流れなくなり、極小電圧検出用トランジスタ(34)がオフとなる。このとき、極小電圧検出用トランジスタ(34)のコレクタからＮＯＲゲート(36)の一方の入力端子に高電圧(Ｈ)レベルの出力信号が入力され、ＮＯＲゲート(36)の他方の入力端子には反転器(13)から低電圧(Ｌ)レベルの第２のＰＷＭ信号ＶP2が入力されるため、ＮＯＲゲート(36)から低電圧(Ｌ)レベルの時差信号ＶTDが出力される。これにより、時差検出回路(21)は、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻までの時間に応じたパルス幅の時差信号ＶTDを積分回路(22)に出力する。
【００１４】
積分回路(22)は、図３に示すように、第１の遅延回路(24)に接続される積分用コンデンサ(41)と、時差検出回路(21)のＮＯＲゲート(36)の出力端子と積分用コンデンサ(41)との間に直列に接続され且つ時差検出回路(21)の時差信号ＶTDのパルス幅に応じて積分用コンデンサ(41)を充電する充電回路を構成する充電用ダイオード(42)及び充電用抵抗(43)と、反転器(13)から入力される第２のＰＷＭ信号ＶP2の立ち上がり時に同期して所定のパルス幅のパルス信号ＶPLを出力するパルス発生回路(44)と、積分用コンデンサ(41)とパルス発生回路(44)との間に直列に接続され且つ時差検出回路(21)が時差信号ＶTDを発生しないとき、パルス発生回路(44)のパルス信号ＶPLのパルス幅に応じて積分用コンデンサ(41)を放電する放電回路を構成する放電用抵抗(45)及び放電用ダイオード(46)とを備える。パルス発生回路(44)は、入力端子が反転器(13)の出力端子に接続された反転器(47)と、一端が反転器(47)の出力端子に接続されたパルス幅設定用抵抗(48)と、パルス幅設定用抵抗(48)の他端と１次側の接地端子との間に接続されたパルス幅設定用コンデンサ(49)と、一方の入力端子が反転器(47)の入力端子に接続され、他方の入力端子がパルス幅設定用抵抗(48)及びパルス幅設定用コンデンサ(49)の接続点に接続され、出力端子が放電用ダイオード(46)のカソードに接続されたＮＡＮＤゲート(50)とを備え、第２のＰＷＭ信号ＶP2の１周期毎にパルス幅設定用抵抗(48)の抵抗値とパルス幅設定用コンデンサ(49)の静電容量との積で表される時定数により決定されるパルス幅のパルス信号ＶPLを出力する。
【００１５】
図３に示す積分回路(22)は、図４に示すように、時刻ｔ2にて第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して上昇に転じ、時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが入力されると、充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)が充電され、積分用コンデンサ(41)の電圧、即ち出力信号ＶSDの電圧が１次関数的に上昇する。その後、時刻ｔ3にて第１のＭＯＳ-ＦＥＴ(1)がオンして時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルになると、充電用ダイオード(42)が逆方向にバイアスされ、積分用コンデンサ(41)に充電電流が流れなくなる。このとき、パルス発生回路(44)のパルス信号ＶPLは高電圧(Ｈ)レベルを保持し、放電用ダイオード(46)を逆方向にバイアスするため、積分用コンデンサ(41)が第１の電圧レベルに保持される。次に、時刻ｔ4にてＰＷＭ制御回路(12)から反転器(13)を介して入力される第２のＰＷＭ信号ＶP2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、パルス発生回路(44)のパルス信号ＶPLが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、放電用ダイオード(46)が順方向にバイアスされるため、積分用コンデンサ(41)が放電用抵抗(45)及び放電用ダイオード(46)を介して放電され、積分用コンデンサ(41)の電圧、即ち出力信号ＶSDの電圧が１次関数的に低下する。その後、時刻ｔ5にてパルス発生回路(44)のパルス信号ＶPLが低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、放電用ダイオード(46)が逆方向にバイアスされ、積分用コンデンサ(41)が第２の電圧レベルに保持される。以上により、積分回路(22)は、時差検出回路(21)の時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDを発生する。即ち、時差検出回路(21)の時差信号ＶTDのパルス幅がパルス発生回路(44)のパルス信号ＶPLのパルス幅より広いときは、積分回路(22)の出力信号ＶSDの電圧レベルが高くなり、時差検出回路(21)の時差信号ＶTDのパルス幅がパルス発生回路(44)のパルス信号ＶPLのパルス幅より狭いときは、積分回路(22)の出力信号ＶSDの電圧レベルが低くなる。
【００１６】
電流検出回路(23)は、図５に示すように、第１のＭＯＳ-ＦＥＴ(1)に対して直列に接続され且つ第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1に対応する検出電圧ＶDTを発生する電流検出用抵抗(51)と、基準電圧ＶRCを発生する基準電圧源(52)と、非反転入力端子(+)に入力される電流検出用抵抗(51)の検出電圧ＶDTと反転入力端子(+)に入力される基準電圧源(52)の基準電圧ＶRCとの比較出力信号ＶCPを発生する比較器(53)と、ＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1の立ち下がりエッジがクロック入力端子(CLK)に入力されたとき、比較器(53)の比較出力信号ＶCPを信号入力端子(D)を介して取り込み、比較出力信号ＶCPの電圧レベルと略同一の電圧レベルの電流検出信号ＶOCを信号出力端子(Q)から発生すると共に、第１のＰＷＭ信号ＶP1の立ち下がりエッジがクロック入力端子(CLK)に入力されてから再び入力されるまでの間、電流検出信号ＶOCの電圧レベルを保持するＤフリップフロップ(54)とを備える。図５に示す電流検出回路(23)は、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が増加し、電流検出用抵抗(51)の検出電圧ＶDTが基準電圧源(52)の基準電圧ＶRCを超えると、比較器(53)から高電圧(Ｈ)レベルの比較出力信号ＶCPが出力される。この比較出力信号ＶCPは、Ｄフリップフロップ(54)の信号入力端子(D)に入力され、ＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1の立ち下がりエッジがクロック入力端子(CLK)に入力されてから再び入力されるまでの間、信号出力端子(Q)から出力される電流検出信号ＶOCの電圧レベルを高電圧(Ｈ)レベルに保持する。これにより、電流検出回路(23)は、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1がＶRC/ＲDT（ＲDT:電流検出用抵抗(51)の抵抗値）よりも大きいとき、高電圧(Ｈ)レベルの電流検出信号ＶOCを発生し、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1がＶRC/ＲDTよりも小さいとき、低電圧(Ｌ)レベルの電流検出信号ＶOCを発生する。
【００１７】
第１の遅延回路(24)は、図６に示すように、基準電圧ＶR1を発生する基準電圧源(61)と、非反転入力端子(+)に入力される積分回路(22)の出力信号ＶSDと基準電圧源(61)の基準電圧ＶR1との誤差信号を出力する誤差増幅器(62)と、一端が抵抗(63)及びダイオード(64)を介して誤差増幅器(62)の出力端子に接続され且つ他端が１次側の接地端子に接続された第１の遅延時間制御用コンデンサ(65)と、入力端子がＰＷＭ制御回路(12)の出力端子に接続され且つ出力端子がダイオード(66)を介して第１の遅延時間制御用コンデンサ(65)の一端に接続された第１の入力側バッファ増幅器(67)と、一方の入力端子が電流検出回路(23)のＤフリップフロップ(54)の信号出力端子(Q)に接続され、他方の入力端子が時差検出回路(21)のＮＯＲゲート(36)の出力端子に接続され、出力端子がダイオード(68)を介して第１の遅延時間制御用コンデンサ(65)の一端に接続されたＡＮＤゲート(69)と、一端が電源電圧ＶCCを出力する図示しない補助電源回路に接続され且つ他端が第１の遅延時間制御用コンデンサ(65)の一端に接続された抵抗(70)と、入力端子が抵抗(70)の他端に接続され且つ出力端子が第１のＭＯＳ-ＦＥＴ(1)のゲートに接続された第１の出力側バッファ増幅器(71)とを備える。
【００１８】
図６に示す第１の遅延回路(24)は、負荷(11)が通常時より軽い軽負荷時は、図７(Ａ)に示すように、時刻ｔ0にてＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、第１の入力側バッファ増幅器(67)から高電圧(Ｈ)レベルの出力信号を発生する。このとき、積分回路(22)の出力信号ＶSDの電圧レベルに応じて誤差増幅器(62)から出力される誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧ＶCCにより抵抗(70)を介して流れる電流が第１の遅延時間制御用コンデンサ(65)に流れて第１の遅延時間制御用コンデンサ(65)が充電され、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が１次関数的に上昇する。時刻ｔ1にて、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達すると、第１の出力側バッファ増幅器(71)から点線部Ｓ1に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力され、第１の駆動信号ＶG1の伝達遅れや第１のＭＯＳ-ＦＥＴ(1)の応答遅れ等により、時刻ｔ3にて、実線部に示すように第１の駆動信号ＶG1が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超えると、第１のＭＯＳ-ＦＥＴ(1)がオンする。一方、時刻ｔ0でＰＷＭ制御回路(12)から反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフすると、オフ状態を保持する第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下し、時刻ｔ2にて極小値に達すると、時差検出回路(21)からＡＮＤゲート(69)の他方の入力端子に高電圧(Ｈ)レベルの時差信号ＶTDが入力される。時差検出回路(21)の時差信号ＶTDは、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻ｔ2から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻ｔ3まで高電圧(Ｈ)レベルを保持するが、このときにＡＮＤゲート(69)の一方の入力端子に入力される電流検出回路(23)の電流検出信号ＶOCは低電圧(Ｌ)レベルであるため、ＡＮＤゲート(69)の出力信号は低電圧(Ｌ)レベルとなり、ダイオード(68)を介して第１の遅延時間制御用コンデンサ(65)に充電電流が流れない。ここで、積分回路(22)の出力信号ＶSDの電圧レベルが高いときは、誤差増幅器(62)から出力される誤差信号の電圧が上昇するため、抵抗(63)及びダイオード(64)を介して第１の遅延時間制御用コンデンサ(65)に流れる電流が増加し、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達する時間が早くなる。逆に、積分回路(22)の出力信号ＶSDの電圧レベルが低いときは、誤差増幅器(62)から出力される誤差信号の電圧が低下するため、抵抗(63)及びダイオード(64)を介して第１の遅延時間制御用コンデンサ(65)に流れる電流が減少し、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達する時間が遅くなる。したがって、軽負荷時での第１の遅延回路(24)の動作は、電流検出回路(23)の電流検出信号ＶOCが低電圧(Ｌ)レベルのとき、積分回路(22)の出力信号ＶSDの電圧レベルに応じて第１のＭＯＳ-ＦＥＴ(1)のオン時刻を制御して、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻ｔ2から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻ｔ3までの時間���最小にする。
【００１９】
次に、負荷(11)が通常時より軽い軽負荷状態から通常時より重い重負荷状態に急激に変化する場合の過渡状態時は、図７(Ｂ)に示すように、時刻ｔ0にてＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、第１の入力側バッファ増幅器(67)から高電圧(Ｈ)レベルの出力信号が発生する。このとき、積分回路(22)の出力信号ＶSDの電圧レベルに応じて誤差増幅器(62)から出力される誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧ＶCCにより抵抗(70)を介して流れる電流が第１の遅延時間制御用コンデンサ(65)に流れて第１の遅延時間制御用コンデンサ(65)が充電され、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が１次関数的に上昇する。一方、時刻ｔ0でＰＷＭ制御回路(12)から反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフすると、オフ状態を保持する第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が図７(Ａ)に示す軽負荷時よりも急速に低下し、時刻ｔ1にて極小値に達すると、時差検出回路(21)からＡＮＤゲート(69)の他方の入力端子に高電圧(Ｈ)レベルの時差信号ＶTDが入力される。このとき、ＡＮＤゲート(69)の一方の入力端子に入力される電流検出回路(23)の電流検出信号ＶOCが高電圧(Ｈ)レベルであるため、ＡＮＤゲート(69)の出力信号が高電圧(Ｈ)レベルとなり、ダイオード(68)を介して第１の遅延時間制御用コンデンサ(65)に充電電流が流れるため、時刻ｔ1にて第１の遅延時間制御用コンデンサ(65)に流れる電流が瞬時に増加し、第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が速やかに第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達する。これにより、時刻ｔ1にて、時差検出回路(21)からＡＮＤゲート(69)の他方の入力端子に高電圧(Ｈ)レベルの時差信号ＶTDが入力されると略同時に、第１の出力側バッファ増幅器(71)から点線部Ｓ1に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力され、第１の駆動信号ＶG1の伝達遅れや第１のＭＯＳ-ＦＥＴ(1)の応答遅れ等により、時刻ｔ3にて、実線部に示すように第１の駆動信号ＶG1が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超えると、第１のＭＯＳ-ＦＥＴ(1)がオンする。したがって、軽負荷から重負荷に変化する過渡状態時での第１の遅延回路(24)の動作は、電流検出回路(23)の電流検出信号ＶOCが高電圧(Ｈ)レベルのとき、時差検出回路(21)が高電圧(Ｈ)レベルの時差信号ＶTDを出力する時刻ｔ1の近傍の時刻ｔ3で第１のＭＯＳ-ＦＥＴ(1)をオンする。
【００２０】
第２の遅延回路(25)は、図８に示すように、入力端子が反転器(13)の出力端子に接続された第２の入力側バッファ増幅器(81)と、カソードが入力側バッファ増幅器(81)の出力端子に接続されたダイオード(82)と、ダイオード(82)のアノードと１次側の接地端子との間に接続された第２の遅延時間制御用コンデンサ(83)と、図示しない補助電源回路の電源電圧ＶCCにより駆動され且つ第２の遅延時間制御用コンデンサ(83)に一定電流Ｊ1を供給する定電流源(84)と、入力端子が定電流源(84)と第２の遅延時間制御用コンデンサ(83)との接続点に接続され且つ出力端子が第２のＭＯＳ-ＦＥＴ(2)のゲートに接続された第２の出力側バッファ増幅器(85)とを備える。図８に示す第２の遅延回路(25)は、図９に示すように、時刻ｔ0にて第２の入力側バッファ増幅器(81)に入力される第２のＰＷＭ信号ＶP2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、第２の入力側バッファ増幅器(81)の出力信号が高電圧(Ｈ)レベルとなり、ダイオード(82)が逆方向にバイアスされるため、定電流源(84)から第２の遅延時間制御用コンデンサ(83)に一定電流Ｊ1が流れ、第２の遅延時間制御用コンデンサ(83)が充電される。これにより、第２の遅延時間制御用コンデンサ(83)の電圧ＶC2が１次関数的に上昇し、時刻ｔ1にて第２の出力側バッファ増幅器(85)の閾値電圧ＶBF2に達すると、第２の出力側バッファ増幅器(85)から出力される第２の駆動信号ＶG2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフからオンに切り換えられる。第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルの間は、第２の出力側バッファ増幅器(85)から出力される第２の駆動信号ＶG2が高電圧(Ｈ)レベルに保持され、第２のＭＯＳ-ＦＥＴ(2)はオンを維持する。次に、時刻ｔ2にてＰＷＭ制御回路(12)から反転器(13)を介して第２の入力側バッファ増幅器(81)に入力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルになると、第２の入力側バッファ増幅器(81)の出力信号が低電圧(Ｌ)レベルとなるため、ダイオード(82)が順方向にバイアスされ、第２の遅延時間制御用コンデンサ(83)がダイオード(82)を介して速やかに放電される。このとき、第２の出力側バッファ増幅器(85)から低電圧(Ｌ)レベルの第２の駆動信号ＶG2が出力され、第２のＰＷＭ信号ＶP2が低電圧(Ｌ)レベルの間は第２の出力側バッファ増幅器(85)から出力される第２の駆動信号ＶG2が低電圧(Ｌ)レベルに保持され、第２のＭＯＳ-ＦＥＴ(2)はオフを維持する。
【００２１】
図１に示す直流変換装置の動作の際に、負荷(11)が通常時よりも軽い軽負荷状態のとき、図１０の左側に示すように、時刻ｔ0にてＰＷＭ制御回路(12)から出力される第１のＰＷＭ信号ＶP1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると、反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなるため、第２の遅延回路(25)から第２のＭＯＳ-ＦＥＴ(2)のゲートに付与される第２の駆動信号ＶG2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフする。このとき、第１のＭＯＳ-ＦＥＴ(1)は未だオフ状態であるため、トランス(3)の１次巻線(3a)のインダクタンスと第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に存在する図示しない寄生容量とにより決まる共振周波数で振動する電圧ＶQ1が第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に発生し、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下する。これと同時に、第１の遅延回路(24)に入力される積分回路(22)の出力信号ＶSDの電圧と基準電源(61)の基準電圧ＶR1との誤差信号が誤差増幅器(62)から出力され、誤差増幅器(62)の誤差信号の電圧により抵抗(63)及びダイオード(64)を介して流れる電流と、図示しない補助電源回路の電源電圧ＶCCにより抵抗(70)を介して流れる電流が第１の遅延時間制御用コンデンサ(65)に流れて第１の遅延時間制御用コンデンサ(65)が充電され、その両端の電圧ＶC1が１次関数的に上昇する。時刻ｔ1より若干早い時刻で、第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達すると、第１の出力側バッファ増幅器(71)から高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力される。時刻ｔ1にて、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して上昇に転ずると、時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力される。その後、時刻ｔ2にて第１の遅延回路(24)から第１のＭＯＳ-ＦＥＴ(1)のゲートに付与される第１の駆動信号ＶG1の電圧が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超え、第１のＭＯＳ-ＦＥＴ(1)がオフからオンに切り換えられると、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、直流電源(4)からトランス(3)の１次巻線(3a)に励磁電流が流れると共に、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が１次関数的に増加する。時間ｔ2−ｔ1において、時差検出回路(21)の時差信号ＶTDは高電圧(Ｈ)レベルを保持し、積分回路(22)にて時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDに変換され、第１の遅延回路(24)に入力される。ここで、図１０の左側に示す時刻ｔ0〜ｔ9の期間では、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が電流検出回路(23)内の基準電源(52)の基準電圧ＶRCと電流検出用抵抗(51)の抵抗値ＲDTとの比ＶRC/ＲDTよりも小さいため、低電圧(Ｌ)レベルの電流検出信号ＶOCが電流検出回路(23)から出力される。したがって、時刻ｔ0〜ｔ9の期間において、第１の遅延回路(24)は、積分回路(22)の出力信号ＶSDの電圧レベルに応じて第１のＭＯＳ-ＦＥＴ(1)のオン時刻ｔ2を制御し、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻ｔ1から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻ｔ2までの時間を最小にする。
【００２２】
時刻ｔ3にて、ＰＷＭ制御回路(12)から出力される第１のＰＷＭ信号ＶP1が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルになると、第１の遅延回路(24)から出力される第１の駆動信号ＶG1が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第１のＭＯＳ-ＦＥＴ(1)がオンからオフに切り換えられるため、トランス(3)の１次巻線(3a)に逆起電力が発生する。これと同時に、ＰＷＭ制御回路(12)から反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなり、時刻ｔ4にて第２の遅延回路(25)内の第２の遅延時間制御用コンデンサ(83)の電圧ＶC2が第２の出力側バッファ増幅器(85)の閾値電圧ＶBF2に達すると、第２の出力側バッファ増幅器(85)から出力される第２の駆動信号ＶG2が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオフからオンに切り換えられる。これにより、トランス(3)の１次巻線(3a)からアクティブクランプコンデンサ(5)及び第２のＭＯＳ-ＦＥＴ(2)の経路でリセット電流が流れてアクティブクランプコンデンサ(5)が充電され、トランス(3)の１次巻線(3a)の電圧は直流電源(4)の電圧ＶINでクランプされる。時刻ｔ5になると、ＰＷＭ制御回路(12)から出力される第１のＰＷＭ信号ＶP1が低電圧(Ｌ)レベルから高電圧(Ｈ)レベルになると共に、反転器(13)を介して出力される第２のＰＷＭ信号ＶP2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなる。これにより、第２の遅延回路(25)から出力される第２の駆動信号ＶG2が高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、第２のＭＯＳ-ＦＥＴ(2)がオンからオフに切り換えられる。時刻ｔ5以降の時刻ｔ6から時刻ｔ9までの期間は、前記の時刻ｔ1から時刻ｔ4までの動作と略同様の動作が繰り返される。
【００２３】
また、負荷(11)が通常時よりも重い重負荷状態のとき、図１０の右側に示すように、時刻ｔ10にて第１のＭＯＳ-ＦＥＴ(1)をオフに保持した状態で第２のＭＯＳ-ＦＥＴ(2)をオンからオフに切り換えると、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に発生する振動電圧ＶQ1の周波数が高くなり、軽負荷時よりも急速に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が低下する。ここで、図１０の右側に示す時刻ｔ10〜ｔ19の期間では、第１のＭＯＳ-ＦＥＴ(1)のオン時に流れる電流ＩQ1が電流検出回路(23)内の基準電源(52)の基準電圧ＶRCと電流検出用抵抗(51)の抵抗値ＲDTとの比ＶRC/ＲDTよりも大きくなるため、高電圧(Ｈ)レベルの電流検出信号ＶOCが電流検出回路(23)から出力される。また、積分回路(22)の出力信号ＶSDの電圧レベルが軽負荷時より高くなり、第１の遅延回路(24)内の誤差増幅器(62)から出力される誤差信号の電圧レベルが上昇するため、誤差増幅器(62)の誤差信号の電圧により抵抗(63)及びダイオード(64)を介して第１の遅延時間制御用コンデンサ(65)に流れる電流が軽負荷時よりも増加する。この電流と共に、図示しない補助電源回路の電源電圧ＶCCにより抵抗(70)を介して流れる電流が第１の遅延時間制御用コンデンサ(65)に流れて第１の遅延時間制御用コンデンサ(65)が充電されるため、その両端の電圧ＶC1が軽負荷時よりも急速に上昇する。第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達する前の時刻ｔ11にて、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して上昇に転ずると、時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力される。これと同時に、電流検出回路(23)から出力される電流検出信号ＶOCは高電圧(Ｈ)レベルであるから、第１の遅延回路(24)内のＡＮＤゲート(69)の出力信号が高電圧(Ｈ)レベルとなり、ダイオード(68)が順方向にバイアスされて第１の遅延時間制御用コンデンサ(65)に電流が流れ、その両端の電圧ＶC1が瞬時に上昇する。これにより、第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が瞬時に第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1を超え、第１の出力側バッファ増幅器(71)から高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力される。その後、時刻ｔ12にて第１の遅延回路(24)から第１のＭＯＳ-ＦＥＴ(1)のゲートに付与される第１の駆動信号ＶG1が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超え、第１のＭＯＳ-ＦＥＴ(1)がオフからオンに切り換えられると、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルとなり、直流電源(4)からトランス(3)の１次巻線(3a)に励磁電流が流れると共に、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が１次関数的に増加する。したがって、時刻ｔ10〜ｔ19の期間において、第１の遅延回路(24)は、積分回路(22)の出力信号ＶSDと時差検出回路(21)の時差信号ＶTDにより、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルとなる時刻ｔ11で高電圧(Ｈ)レベルの第１の駆動信号ＶG1を出力し、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値となる時刻ｔ11から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻ｔ12までの時間を最小にする。時刻ｔ12以降の時刻ｔ13から時刻ｔ15までの期間及び時刻ｔ18から時刻ｔ19までの期間は、前記の時刻ｔ3から時刻ｔ5まで���動作と略同様の動作が行われ、時刻ｔ15から時刻ｔ17までの期間は、前記の時刻ｔ10から時刻ｔ12までの動作と略同様の動作が繰り返される。
【００２４】
負荷(11)が通常時よりも軽い軽負荷状態から通常時よりも重い重負荷状態に急激に変化する場合に、第１のＭＯＳ-ＦＥＴ(1)がオフからオンに切り換わるときの図１に示す直流変換装置の各部信号の電圧波形を図１１(Ａ)〜(Ｃ)に示す。ここで、図１１(Ａ)は負荷(11)が通常時よりも軽い軽負荷状態、図１１(Ｃ)は負荷(11)が通常時よりも重い重負荷状態、図１１(Ｂ)は負荷(11)が軽負荷状態から重負荷状態に急激に変化するときの過渡状態での各部信号の電圧波形を示す。
【００２５】
即ち、図１１(Ａ)に示す軽負荷状態では、時刻ｔ0にて第２のＭＯＳ-ＦＥＴ(2)がオフした後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下し、時刻ｔ3にて第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力されるよりも前に、積分回路(22)の出力信号ＶSDにより第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達し、時刻ｔ1にて第１の遅延回路(24)から点線部Ｓ1に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力される。その後、第１の駆動信号ＶG1の伝達遅れや第１のＭＯＳ-ＦＥＴ(1)の応答遅れ等により、時刻ｔ2にて第１のＭＯＳ-ＦＥＴ(1)のゲートに付与される第１の駆動信号ＶG1が実線部に示すように緩やかに立ち上がり、時刻ｔ4にて第１の駆動信号ＶG1が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超えたとき、第１のＭＯＳ-ＦＥＴ(1)がオンして、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられる。
【００２６】
図１１(Ｃ)に示す重負荷状態では、時刻ｔ0にて第２のＭＯＳ-ＦＥＴ(2)がオフした後に、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に発生する振動電圧ＶQ1の周波数が図１１(Ａ)に示す軽負荷時よりも高いため、軽負荷時より急速に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が低下する。このとき、積分回路(22)の出力信号ＶSDの電圧レベルが図１１(Ａ)に示す軽負荷時よりも高いため、第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が軽負荷時よりも早く第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達する。このため、図１１(Ａ)に示す軽負荷時と略同様に、時刻ｔ3bにて第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力されるよりも前に、積分回路(22)の出力信号ＶSDにより第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達し、時刻ｔ1bにて第１の遅延回路(24)から点線部Ｓ1に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力される。その後、第１の駆動信号ＶG1の伝達遅れや第１のＭＯＳ-ＦＥＴ(1)の応答遅れ等により、時刻ｔ2bにて第１のＭＯＳ-ＦＥＴ(1)のゲートに付与される第１の駆動信号ＶG1が実線部に示すように緩やかに立ち上がり、時刻ｔ4bにて第１の駆動信号ＶG1が第１のＭＯＳ-ＦＥＴ(1)の閾値ＶTH1を超えたとき、第１のＭＯＳ-ＦＥＴ(1)がオンして、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられる。
【００２７】
図１１(Ｂ)に示す過渡状態では、時刻ｔ0にて第２のＭＯＳ-ＦＥＴ(2)がオフした後に、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間に発生する振動電圧ＶQ1の周波数が図１１(Ａ)に示す軽負荷時よりも急激に高くなり、軽負荷時より急速に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が低下する。このとき、電流検出回路(23)の電流検出信号ＶOCの電圧レベルが低電圧(Ｌ)レベルの場合は、図１１(Ａ)に示す軽負荷時と略同様に、時刻ｔ1にて第１の遅延回路(24)から点線部Ｓ2に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力された後、時刻ｔ4にて第１のＭＯＳ-ＦＥＴ(1)がオンするため、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が破線部Ｓ3に示すように振動する。しかし、図１１(Ｂ)に示す過渡状態時は、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が急激に増加して、電流検出回路(23)の電流検出信号ＶOCの電圧レベルが高電圧(Ｈ)レベルとなるため、時刻ｔ3aにて第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小値まで低下して時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力されると略同時に、積分回路(22)の出力信号ＶSDと時差検出回路(21)の時差信号ＶTDより、第１の遅延回路(24)内の第１の遅延時間制御用コンデンサ(65)の電圧ＶC1が急激に第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達して、第１の遅延回路(24)から点線部Ｓ1に示す高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力される。このため、図１１(Ａ)に示す軽負荷時よりも早い時刻ｔ2aにて、第１のＭＯＳ-ＦＥＴ(1)のゲートに付与される第１の駆動信号ＶG1が実線部に示すように緩やかに立ち上がり、時刻ｔ4aにて第１のＭＯＳ-ＦＥＴ(1)がオンして、時差検出回路(21)の時差信号ＶTDが高電圧(Ｈ)レベルから低電圧(Ｌ)レベルに切り換えられる。したがって、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小となる時刻ｔ3aの近傍の時刻ｔ4aにて第１のＭＯＳ-ＦＥＴ(1)をオンすることができるので、破線部Ｓ3に示す第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間の振動電圧ＶQ1を抑制できる。よって、負荷急変時でも安定して第１のＭＯＳ-ＦＥＴ(1)のオン時刻を制御することが可能となる。
【００２８】
ここで、直流電源(4)の電圧ＶINや負荷(11)に流れる電流が緩慢に変化するとき、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が図１２(Ａ)に示す定常状態Iから図１２(Ｂ)に示す定常状態IIを経て、図１２(Ｃ)に示す定常状態IIIに変化する場合がある。例えば、負荷(11)に供給される出力電流が小さくなり、整流平滑回路(10)に流れる電流がカットオフに達した場合で、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が徐々に低下する期間中にチョークコイル(8)に流れる電流が零になると、図１２(Ｂ)及び(Ｃ)に示すように、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間の振動電圧ＶQ1が極小となる時刻がｔ3からｔ0に急激に変化することがある。この場合は、図１２(Ｂ)に示すように時刻ｔ4にて第１のＭＯＳ-ＦＥＴ(1)がオンしたり、或いは図１２(Ｃ)に示す時刻ｔbにて第１のＭＯＳ-ＦＥＴ(1)がオンしたりするため、第１のＭＯＳ-ＦＥＴ(1)のスイッチング動作が不安定になる。しかし、図１に示す直流変換装置では、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1を電流検出回路(23)により検出して、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が大きいとき、時差検出回路(21)が高電圧(Ｈ)レベルの時差信号ＶTDを出力すると同時に第１のＭＯＳ-ＦＥＴ(1)をオンし、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が小さいとき、積分回路(22)の出力信号ＶSDに応じて第１のＭＯＳ-ＦＥＴ(1)をオンすることができる。したがって、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1の極小値が図１２(Ａ)〜(Ｃ)に示すように変化する場合でも、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1がカットオフしたときに、積分回路(22)の出力信号ＶSDに応じて第１のＭＯＳ-ＦＥＴ(1)をオンすることにより、図１２(Ａ)に示す定常状態Iと同様に時刻ｔ4にて第１のＭＯＳ-ＦＥＴ(1)をオンできるので、第１のＭＯＳ-ＦＥＴ(1)のスイッチング動作を安定に行うことが可能となる。
【００２９】
本実施の形態では、時差検出回路(21)により、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻までの時間を検出して、その検出時間に応じたパルス幅の時差信号ＶTDを出力する。時差検出回路(21)の時差信号ＶTDは、積分回路(22)により、時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDに変換され、第１の遅延回路(24)に入力される。第１の遅延回路(24)は、積分回路(22)の出力信号ＶSDの電圧レベルが低いとき、第１のＰＷＭ制御回路(12)の第１のＰＷＭ信号ＶP1の遅延時間、即ち第１の遅延時間制御用コンデンサ(65)の充電電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達するまでの時間を延長して第１のＭＯＳ-ＦＥＴ(1)を遅くオンさせ、積分回路(22)の出力信号ＶSDの電圧レベルが高いとき、第１の遅延時間制御用コンデンサ(65)の充電電圧ＶC1が第１の出力側バッファ増幅器(71)の閾値電圧ＶBF1に達するまでの時間を短縮して第１のＭＯＳ-ＦＥＴ(1)を早くオンさせる。これにより、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻から第１のＭＯＳ-ＦＥＴ(1)がオンする時刻までの時間が最小となるので、第１の駆動信号ＶG1の伝達遅れや第１のＭＯＳ-ＦＥＴ(1)の応答遅れが生じても、安定且つ確実に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻の近傍の時刻で第１のＭＯＳ-ＦＥＴ(1)をオンすることができる。このため、第１のＭＯＳ-ＦＥＴ(1)のスイッチング損失を最小限に抑制して、直流変換装置の電力変換効率を向上すると共に、第１のＭＯＳ-ＦＥＴ(1)のスイッチング負荷を軽減できる。
【００３０】
また、負荷(11)が通常時より軽い軽負荷状態から通常時より重い重負荷状態に急激に変化するとき、第１のＭＯＳ-ＦＥＴ(1)に流れる電流ＩQ1が電流検出回路(23)内の基準電源(52)の基準電圧ＶRCと電流検出用抵抗(51)の抵抗値ＲDTとの比ＶRC/ＲDTを超えるため、電流検出回路(23)から高電圧(Ｈ)レベルの電流検出信号ＶOCが発生し、時差検出回路(21)から高電圧(Ｈ)レベルの時差信号ＶTDが出力されると略同時に第１の遅延回路(24)から高電圧(Ｈ)レベルの第１の駆動信号ＶG1が出力され、第１のＭＯＳ-ＦＥＴ(1)がオンする。このため、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻の近傍の時刻で第１のＭＯＳ-ＦＥＴ(1)をオンすることができる。したがって、起動時や負荷変動時等の過渡的な状態で、第２のＭＯＳ-ＦＥＴ(2)のオフ後に第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になるまでの時間が変化する場合でも、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1が極小になる時刻の近傍の時刻で第１のＭＯＳ-ＦＥＴ(1)がオンするため、第１のＭＯＳ-ＦＥＴ(1)のドレイン−ソース間電圧ＶQ1の振動を抑えることができる。よって、定常状態から過渡状態に至る全ての状態で、スイッチング損失及びスイッチングノイズを低減することができる。
【００３１】
更に、積分回路(22)は、時差検出回路(21)の時差信号ＶTDのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電し、ＰＷＭ制御回路(12)から反転器(13)を介して入力される第２のＰＷＭ信号ＶP2の立ち上がり時に同期して出力されるパルス発生回路(44)のパルス信号ＶPLのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電することにより、時差検出回路(21)の時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDを積分用コンデンサ(41)の両端から発生するため、時差検出回路(21)の時差信号ＶTDのパルス幅が狭い場合でも、出力信号ＶSDの電圧レベルが増大することがなく、正確な電圧レベルの出力信号ＶSDを得ることができる。また、パルス周波数変調（ＰＦＭ）による出力制御を行う場合でも、積分用コンデンサ(41)の電圧変動を抑制できるため、積分回路(22)の出力誤差を最小限に抑えることができる。
【００３２】
本発明の実施態様は前記の実施の形態に限定されず、種々の変更が可能である。例えば、上記の実施の形態では、時差検出回路(21)の時差信号ＶTDのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電し、ＰＷＭ制御回路(12)から反転器(13)を介して入力される第２のＰＷＭ信号ＶP2の立ち上がり時に同期して出力されるパルス発生回路(44)のパルス信号ＶPLのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電することにより、時差検出回路(21)の時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDを積分用コンデンサ(41)の両端から発生する積分回路(22)を示したが、充電用ダイオード(42)及び充電用抵抗(43)から成る充電回路と放電用ダイオード(46)及び放電用抵抗(45)から成る放電回路の接続位置を互いに入れ換え、積分用コンデンサ(41)と信号出力端子との間に反転器を接続し、パルス発生回路(44)のパルス信号ＶPLの極性を逆にして、時差検出回路(21)の時差信号ＶTDのパルス幅に応じて放電用抵抗(45)及び放電用ダイオード(46)を介して積分用コンデンサ(41)を放電し、パルス発生回路(44)のパルス信号ＶPLのパルス幅に応じて充電用ダイオード(42)及び充電用抵抗(43)を介して積分用コンデンサ(41)を充電することにより、時差検出回路(21)の時差信号ＶTDのパルス幅に応じた電圧レベルの出力信号ＶSDを積分用コンデンサ(41)から反転器を介して発生する構成としてもよい。また、積分回路(22)を構成する充電用抵抗(43)及び放電用抵抗(45)の代わりに定電流源を使用して、積分用コンデンサ(41)の充電電流及び放電電流の変動による出力誤差を抑制し、積分回路(22)の出力信号ＶSDの精度を更に向上してもよい。
【産業上の利用可能性】
【００３３】
本発明は、主スイッチング素子の両主端子間の極小電圧で主スイッチング素子をオンする方式のＤＣ−ＤＣコンバータ等の直流変換装置に良好に適用できる。
【図面の簡単な説明】
【００３４】
【図１】本発明による直流変換装置の実施の形態を示す電気回路図
【図２】時差検出回路の詳細を示す電気回路図
【図３】積分回路の詳細を示す電気回路図
【図４】図３の回路の動作時の各部電圧を示す波形図
【図５】電流検出回路の詳細を示す電気回路図
【図６】第１の遅延回路の詳細を示す電気回路図
【図７】図６の回路の軽負荷時及び過渡状態時の各部電圧を示す波形図
【図８】第２の遅延回路の詳細を示す電気回路図
【図９】図８の回路の動作時の各部電圧を示す波形図
【図１０】図１の回路の軽負荷時及び重負荷時の各部電圧及び電流を示す波形図
【図１１】図１の回路の負荷変動時の各部電圧を示す波形図
【図１２】図１の回路の極小電圧変動時の各部電圧を示す波形図
【図１３】従来の直流変換装置を示す電気回路図
【図１４】図１３の回路の定常動作時の各部電圧及び電流を示す波形図
【図１５】図１４の一部拡大波形図
【符号の説明】
【００３５】
(1)・・第１のＭＯＳ-ＦＥＴ（主スイッチング素子）、  (2)・・第２のＭＯＳ-ＦＥＴ（補助スイッチング素子）、  (3)・・トランス、  (3a)・・１次巻線、  (3b)・・２次巻線、  (4)・・直流電源、  (5)・・アクティブクランプコンデンサ、  (6)・・第１の出力整流ダイオード、  (7)・・第２の出力整流ダイオード、  (8)・・チョークコイル、  (9)・・出力平滑コンデンサ、  (10)・・整流平滑回路、  (11)・・負荷、  (12)・・ＰＷＭ制御回路、  (13)・・反転器、  (14)・・第１の遅延回路、  (15)・・第２の遅延回路、  (21)・・時差検出回路、  (22)・・積分回路、  (23)・・電流検出回路、  (24)・・第１の遅延回路、  (25)・・第２の遅延回路、  (31)・・時差検出用コンデンサ、  (32)・・放電用ダイオード、  (33)・・検出感度調整用抵抗、  (34)・・極小電圧検出用トランジスタ、  (35)・・電流制限抵抗、  (36)・・ＮＯＲゲート、  (41)・・積分用コンデンサ、  (42)・・充電用ダイオード、  (43)・・充電用抵抗、  (44)・・パルス発生回路、  (45)・・放電用抵抗、  (46)・・放電用ダイオード、  (47)・・反転器、  (48)・・パルス幅設定用抵抗、  (49)・・パルス幅設定用コンデンサ、  (50)・・ＮＡＮＤゲート、  (51)・・電流検出用抵抗、  (52)・・基準電圧源、  (53)・・比較器、  (54)・・Ｄフリップフロップ、  (61)・・基準電圧源、  (62)・・誤差増幅器、  (63)・・抵抗、  (64)・・ダイオード、  (65)・・第１の遅延時間制御用コンデンサ、  (66)・・ダイオード、  (67)・・第１の入力側バッファ増幅器、  (68)・・ダイオード、  (69)・・ＡＮＤゲート、  (70)・・抵抗、  (71)・・第１の出力側バッファ増幅器、  (81)・・第２の入力側バッファ増幅器、  (82)・・ダイオード、  (83)・・第２の遅延時間制御用コンデンサ、  (84)・・定電流源、  (85)・・第２の出力側バッファ増幅器、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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