(57)【要約】【課題】  送信機からの連続するシンボル(symbol)を表わす信号を受信し、受信した入力信号から上記シンボルの率に対応したサンプリング率で上記入力信号のサンプルを生成する。【解決手段】  受信信号のサンプル源（２６２）に補間装置（１２）が結合されており、該補間装置は制御回路網から供給される制御信号に応答して送信機からの連続するシンボルに同期した時点でサンプルを生成する。制御回路網は、上記補間装置によって生成された送信機同期化サンプルのサンプリング時点と送信機からの連続するシンボルの時点との間の位相誤差を検出する位相誤差検出器（１６）と、該位相誤差検出器の出力と公称遅延信号源（３１）からの信号とに応答して上記制御信号を生成する数値制御遅延装置（３４、３６、３８、４０、４１、４２、４６）とにより構成されている。【選択図】  図２
2008301537.tif 000002
【特許請求の範囲】
【請求項１】
受信信号を表わすサンプルのサンプル源と、
前記サンプル源に結合されており且つ制御信号に応答して送信機からの連続するシンボルに同期した時点で取り出されたサンプルを生成する補間装置と、
前記制御信号を供給する制御回路網であって、（ａ）前記補間装置からの出力信号と（ｂ）前記連続するシンボルの所望のシンボル・レートに基づく公称遅延信号とに応じた前記制御信号を供給する被制御遅延回路網を含む前記制御回路網と、
から成る連続するシンボルを表わす信号を受信するディジタル信号処理装置用のタイミング再生装置。
【請求項２】
前記制御回路網が、
前記補間装置に結合されており、該補間装置によって生成された送信機同期化サンプルのサンプリング時点と前記連続するシンボルの時点との間の位相誤差を検出する位相誤差検出器と、
前記公称遅延信号の信号源と、
前記位相誤差検出器と前記公称遅延信号の信号源とに結合された合計器と、
前記合計器に結合されていて、前記補間装置用の前記制御信号を生成する数値制御遅延装置と、
から成る請求項１記載のタイミング再生装置。
【請求項３】
前記サンプル源は前記サンプルが固定された周波数で取り出されるように構成されている請求項１記載のタイミング再生装置。
【請求項４】
前記数値制御遅延装置が、
次の送信機同期化サンプルが前記補間装置によって取り出される前に残っている時間を表わす信号を保持するアキュムレータと、
前記アキュムレータに結合されていて、送信機同期化サンプルが取り出されるときに送信機同期化サンプル・クロック可能化信号を発生する回路と、
前記アキュムレータに結合されていて、前記制御信号を発生する回路と、から成る請求項２記載のタイミング再生装置。
【請求項５】
さらに固定された周波数を有するクロック信号の信号源を有し、
前記アキュムレータは、整数部分と分数部分とを有する固定された点の数を保持する回路からなり、前記数の値は前記固定された周波数のクロック信号の周期に基づいて表わされ、
前記送信機同期化サンプル・クロック可能化信号を発生する回路は、前記固定された周波数のクロック信号に応答して、前記アキュムレータ中の前記整数部分がゼロに達するまで前記整数部分をカウントダウンし、
前記制御信号を発生する回路は前記アキュムレータ中の前記数の前記分数部分に応答する、
請求項４記載のタイミング再生装置。
【請求項６】
前記補間装置は４個のタップを有する区分的放物線フィルタから成る請求項２記載のタイミング再生装置。
【請求項７】
前記受信信号は複数のシンボル・レートの１つで生成された連続するシンボルを表わし、
前記公称遅延信号の信号源は、前記受信信号中の連続するシンボル相互間の公称時間遅延に相当する遅延値を有する前記公称遅延信号を発生する、
請求項２記載のタイミング再生装置。
【請求項８】
前記固定された周波数は予想される最高送信機同期化サンプル率の２倍よりも高い、請求項３記載のタイミング再生装置。
【請求項９】
前記固定された周波数は送信機同期化サンプル率の２倍よりも高い、請求項３記載のタイミング再生装置。
【請求項１０】
前記固定された周波数は６２ＭＨｚであり、送信機同期化シンボル・レートは３０Ｍシンボル／秒である請求項９記載のタイミング再生装置。
【請求項１１】
前記固定された周波数は６２ＭＨｚであり、送信機同期化シンボル・レートは２０Ｍシンボル／秒である請求項９記載のタイミング再生装置。
【請求項１２】
さらに、前記位相誤差検出器と前記合計器との間に結合されたループフィルタを有する、請求項２記載のタイミング再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル信号処理システムに関するものであり、特に、テレビジョン信号受信機のようなディジタル信号受信機で使用するのに適したタイミング再生装置に関する。
【背景技術】
【０００２】
ディジタル受信機において、ディジタル・ビデオおよび関連する情報を含む送信された信号からデータを回復するには一般に３つの機能の実行（インプリメンテーション）、すなわちシンボル同期化(symbol synchronization)用のタイミング再生、搬送波再生（周波数変調）および等化を必要とする。タイミング再生は、受信機のクロック（タイムベース（時間基準））が送信機のクロックに同期化されるようにする処理である。これによって受信したシンボル値(symbol value)の判断命令処理(decision-directed  processing)に伴うスライシング誤差(slicing error) の機会を低減し、受信信号を時間的に最適の点でサンプリングすることができるようになる。ある種の受信機では、受信信号は送信機のシンボル・レート(symbol rate) の倍数でサンプリングされる。例えば、ある受信機では受信信号は送信機のシンボル・レートの２倍の率でサンプリングされる。いずれの場合も、受信機のサンプル・クロックを送信機のシンボル・クロックに同期化させる必要がある。
【０００３】
搬送波の再生（recovery）は、受信したＲＦ信号がより低い中間周波数通過帯域に周波数シフトされたのち、変調用ベースバンド情報の再生が可能になるようにベースバンドに周波数シフトされる処理である。等化は、送信チャンネルの擾乱が受信信号に及ぼす影響を補償する処理である。さらに詳しく云えば、送信チャンネルの擾乱によって引き起こされるシンボル間干渉（ＩＳＩ：Intersymbol Interference）を等化によって取り除くことができる。
【０００４】
ＩＳＩは所定のシンボルの値を先行するシンボルおよび後続するシンボルの値によって歪ませる。これらの機能およびこれに関連する機能については、アメリカ合衆国  マサチューセッツ州  ボストンにあるクラワ・アカデミック・プレス(Kluwer Academic Press) 発行の文献リー・アンド・メッサーシュミット・イン・ディジタル・コミュニケーション(Lee and Messerschmitt in Digital Communication)において詳細に説明されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の受信機は、サンプリング・クロック信号を送信機のシンボル・クロックにロックできるように比較的安定しており、しかも制御可能なサンプリング・クロック信号源を必要とした。この機能を持たせるために電圧制御水晶発振器（ＶＣＸＯ）が使用されていた。電圧制御水晶発振器によって発生されるクロック信号は、制御可能な範囲が比較的狭いが安定しており、そのためこれを送信機のシンボル・クロックにロックすることができる。しかしながら、ＶＣＸＯのような電圧制御発振器はアナログ構成であるため比較的高価であり、またその寿命期間中にドリフトし易い。さらに、異なるシンボル周波数を有する異なる送信機（例えば、欧州の衛星システム）からの信号を受信する必要があれば、このような各送信機に対して別々のＶＣＸＯを設ける必要があり、受信機のコストがさらに高くなる。
【０００６】
１シンボル・レート以上を実現することができるシンボル・タイミング再生システムを提供することが望ましい。さらに、例えば各受信シンボル・レート毎に設けられた多数の電圧制御水晶発振器を有する周知の形式のタイミング再生システムに比べて、例えばハードウエアに要求される条件に関するような性能上の利点、コスト上の利点を得ることができるタイミング再生システムを提供することが望ましいことが認められた。
【課題を解決するための手段】
【０００７】
本発明の原理によれば、ディジタル信号受信機用のタイミング再生システムは、送信機からの連続するシンボル（symbol：記号，符号）を表わす信号を受信する。シンボル源に結合された補間装置は制御信号に応答して、送信機からの連続するシンボルに同期したタイミングで取り出されたサンプルを生成する。制御信号を供給する制御回路網は、上記補間装置からの出力信号と公称遅延オフセット信号とに応答する制御遅延回路網を含んでいる。
【０００８】
とりわけ、このシステムは受信信号を表わすサンプル源を有し、このサンプルは固定された周波数で取り出される。補間装置は上記サンプル源に結合されており且つ制御信号に応答する。補間装置は、送信機からの連続するシンボルに同期したタイミングで取り出されたサンプルを生成する。位相誤差検出器が補間装置に結合されていて、該補間装置によって生成される送信機同期化サンプルのサンプリング時点と連続する送信機のシンボルの時点との間の誤差を検出して位相誤差信号を発生する。位相誤差信号は合計器(summer)の一方の入力端子に結合されており、公称遅延信号源が上記合計器の他方の入力端子に結合されている。数値制御遅延装置は上記合計器からの信号に応答して補間装置用の制御信号を生成する。
【０００９】
本発明によるタイミング再生システムは、先ず初めに所望の最高送信機シンボル・レートの２倍よりも僅かに高い固定された周波数で受信信号をサンプリングすることによって動作する。この最初にサンプリングされた信号は次いで補間装置によって処理されて、送信機シンボル・レートに同期した一連のサンプルを生成する。これらの同期したサンプルはディジタル位相誤差検出器に供給される。ディジタル位相誤差検出器の出力は二次ループフィルタに供給される。所望の公称サンプリング時間遅延を表わす予め設定された値は上記ループフィルタの出力信号に加算される。
【００１０】
予め設定された公称遅延とループフィルタからの出力信号との組合わせによって数値制御遅延装置を制御し、該数値制御遅延装置は整数クロック遅延成分信号および分数クロック遅延成分信号を供給する。クロック遅延成分信号の整数部分は、送信機シンボル・レートに同期した受信機サンプリング・クロック信号の生成を制御する。このサンプリング・クロック信号はさらに周波数分割されて受信機のシンボル・クロック信号を生成する。遅延成分信号の分数部分は、補間フィルタによって生成されたサンプリングされた信号が所望のサンプリング時点で受信された信号の値を表わすように上記補間フィルタの制御入力に供給される。
【００１１】
本発明によるタイミング再生システムは、シンボルのタイミング基準に対して多数のアナログ電圧制御水晶発振器を使用することを必要とすることなく可変シンボル・レートタイミング再生を実現することができるという効果がある。これは予め設定された公称遅延をタイミング制御ループに導入することにより達成される。受信機中のプロセッサによって制御されることがある公称遅延レジスタは、最初のサンプリング率の２分の１よりも低い任意所望の受信機サンプリング率を選択できるようにする。
【００１２】
特定のシンボル・レート毎に多数の特定の水晶発振器を使用することに伴う問題、例えばハードウエアが複雑になり、コストが高くなるという問題、さらに捕捉時間が水晶発振器の周波数をどの程度速く同調させることができるかという点に左右されるという問題を解消することができる。ここに開示されたディジタル・システムは、電圧制御水晶発振器の機能をもたせることができ、単一の固定周波数発振器を使用することができるという効果が得られる。
【００１３】
送信機のシンボル・レートの２倍で入力信号をサンプリングする受信機にとって、この発明による装置は最初の固定されたサンプリング率の２分の１以下の任意の送信機シンボル・レートを実現することができる。試験された引き込み範囲は＋／−１０００ｐｐｍ以上であるので、必要とする周波数精度は市販の水晶（クリスタル）を使用して容易に得ることができる。このシステムは試験され、１０００ｐｐｍのタイミング・オフセットがあっても、５００サンプルの後そのコンステレーション(constellation：配列，配置，集合)  を明らかにし、数千のサンプルの後そのコンステレーションをロックすることにより、比較的短時間でタイミンッグ・ロックが得られることが判った。電圧制御水晶発振器を排除したことと相まってその優れた特性により、単一のシンボル・レートを含む場合も本発明のシステムを有効なものにしている。
【００１４】
さらに、ここに開示されたシステムは、欧州の衛星通信の応用分野で使用されるようなシンボル・レートのような多数のシンボル・レートにも対処することができるという利点がある。以下に述べる実施例で、受信機は送信機のシンボル・レートの２倍で入力信号をサンプリングする。例えば、ここに開示されたタイミング再生システムは、６２ＭＨｚの初期サンプル・クロック周波数を使用して毎秒２０００万個のシンボル（２０Ｍシンボル／秒）乃至３０Ｍシンボル／秒のシンボル・レートを実現し得ることが判った。
【００１５】
これは、６２／３０および６２／２０の初期サンプル・クロック周波数対シンボル・クロック率を与える。これらの分数表示で、分子は初期サンプリング率であり、分母はシンボル・レート（Ｍシンボル／秒）である。従って、この場合は、２０Ｍシンボル／秒と３０Ｍシンボル／秒の両方のシンボル・レートの再生は、単一の固定された水晶制御発振器から供給される単一の固定された６２ＭＨｚの初期サンプリング・クロック周波数を使用することにより実現することができる。
【発明を実施するための最良の形態】
【００１６】
図１は、本発明の原理によるタイミング再生回路網を含むＱＰＳＫ変調入力信号の受信機、例えば直接放送用衛星受信機のブロック図である。図１に示すブロックは、本発明によるシンボル・タイミング再生回路網であるユニット２６６を除いて、その機能および構成において通常のものである。
【００１７】
入力端子（ＩＮＰＵＴ）は、アンテナあるいはケーブル接続のような変調されたＱＰＳＫの源（図示せず）に結合されている。入力端子（ＩＮＰＵＴ）は入力プロセッサ２６２に結合されており、該入力プロセッサには入力チャンネル・チューナ、ＲＦ（無線周波数）増幅器、ＩＦ（中間周波数）増幅器および入力信号をさらに処理するのに適したより低い周波数バンドに逓降変換するためのミキサ段、自動利得制御回路網、および出力アナログ−ディジタル変換器（ＡＤＣ）が含まれている。これらはいずれも図示されていないが、周知の形態で構成されている。例えば水晶発振器からなる固定周波数発振器２６１は、固定されたサンプリング周波数のクロック信号ＡＤをアナログ−ディジタル変換器および他の回路素子（例えば、タイミング再生回路網２６６）に以下に詳細に説明する態様で供給する。
【００１８】
入力プロセッサ２６２からのベースバンドに近い出力信号は本発明によるタイミング再生回路網２６６に供給される。タイミング再生回路網２６６は、以下に詳細に説明する態様で、送信機のシンボル・クロックに同期した送信信号を表わすサンプルおよび他のタイミング信号を生成する。図示の実施例では、送信されたシンボル当たり２個のサンプルが生成される。送信機同期化サンプルおよび他のタイミング信号は搬送波再生回路網２６４に供給され、該搬送波再生回路網２６４はその信号を復調してベースバンドに変換する。周知のように、再生回路網２６４はイコライザ、ローテータ、スライサおよび位相誤差検出回路網、さらにイコライザおよびローテータの動作を制御する位相制御装置を含んでいる。
【００１９】
搬送波再生回路網２６４からのベースバンド復調信号はビタビ(Viterbi)・デコーダ２７２によって解読（デコーディング）され、デインタリーバ(deinterleaver)２７４によってデインタリーブされ、次いでリード−ソロモン（Reed-Solomon) 誤差検出および訂正器（図ではリード−ソロモン・デコーダと記載されている）２７６によって誤差が検出され且つ訂正される。これらの各回路網あるいは装置の機能については、例えば、前述のリー・アンド・メッサーシュミット(Lee and Messerschmitt）のテキスト中に特に詳細に説明されている。
【００２０】
リード−ソロモン誤差検出および訂正器２７６からの誤差訂正された信号はデスクランブラ(descrambler) ２７８において随時デスクランブル（暗号回復）される。デスクランブラ２７８からの信号は出力プロセッサ２８０に供給され、該出力プロセッサ２８０はデスクランブルされたデータを他の信号処理回路網にインタフェースするのに必要な機能を与える。これらの機能にはデータを適当な論理レベルに一致させること、他の回路網とのインタフェースが容易にするためのクロック信号の供給が含まれている。
【００２１】
出力プロセッサ２８０からのデータはＭＰＥＧコンパチブル転送プロセッサ２８２によって処理される。本発明を実施したシステムでは、ＭＰＥＧコンパチビリティは必須ではないが、該ＭＰＥＧコンパチブル転送プロセッサ２８２はビデオデータのデコンプレッションで使用される同期と誤差指示情報とを与える。転送プロセッサ２８２はヘッダ情報の解析に基づく形式に従ってデータを分ける。転送プロセッサ２８２からの出力データはＭＰＥＧデコンプレッサ２８４によってデコンプレス(decompress)されて、ビデオエンコーダ２８６により例えばＮＴＳＣやＰＡＬのような予め設定されたフォーマットにエンコードするのに適したビデオデータを供給する。ビデオエンコーダ２８６からの出力信号は画像表示装置（図示せず）を含むビデオおよび表示プロセッサ２８８に供給される。
【００２２】
システムのマイクロプロセッサ２６８は、タイミング再生回路網２６６を含む受信機中の各素子に周知の態様で初期化パラメータおよび他の制御信号を供給する。システムのマイクロプロセッサ２６８によってタイミング再生回路網２６６に与えられる特定のパラメータおよび制御信号については、以下に詳細に説明する。
【００２３】
図２は本発明の原理によるシンボル・タイミング再生システムをより詳細に示したブロック図である。図２で、アナログ信号あるいは単一のディジタル信号は細線で示され、周知の形態の実数（同相）成分信号および虚数（直角位相）成分信号からなる複素ディジタル信号は太線で示されている。図２に示すシンボル・タイミング再生システムでは、設計者が入力サンプル率の２分の１以下の任意所望のシンボル・レートを選択することができるような公称遅延レジスタを含むという有利な特徴が得られ、またより高次のコンステレーション(constellation：配列；配置，集合) のためにより正確な補間装置を使用することができるという有利な特徴が得られる。数値制御遅延演算手段の出力にシンボル・クロック可能化信号およびサンプル・クロック可能化信号を誘導することにより、位相および周波数ロック用のアナログ素子を使用することなく完全な同期設計が可能になる。
【００２４】
図２で、送信機からの受信信号を表わす入力アナログ信号ＩＮは、先ず図１における入力プロセッサ２６２の一部であるアナログ−ディジタル（ＡＤ）変換器１０によってサンプリングされ且つ複素ディジタル形式に変換される。ＡＤ変換器１０は図１の固定周波数水晶発振器２６１によって局部的に発生された初期固定周波数サンプル・クロックＡＤによってクロック制御される。ＡＤ変換器１０からの複素ディジタル・データストリームは、初期固定周波数サンプル・クロック信号ＡＤによってクロック制御される複素４タップ補間装置１２（これについては以下で詳細に説明する）に供給される。上述の補間機能は本質的にタイミング調整機能であり、ときにはディジタル位相シフトおよびサンプリング率変換と称されることがある。
【００２５】
補間装置１２の出力は固定周波数サンプル・クロック信号ＡＤに同期して生成された複素サンプルのストリームで、これは上記固定周波数サンプル・クロック信号ＡＤおよびサンプル・クロック可能化信号（以下で説明するように発生される）に応答する固定（非適応形）複素パルス成形フィルタ１４によってパルス成形濾波される。フィルタ１４の出力は濾波された複素サンプルのストリームで、これは図１に示すシステムの他の装置、回路網に供給される。補間装置１２の出力はまた位相誤差検出器（以下に詳細に説明する）にも供給される。
【００２６】
位相誤差検出器１６の出力は、図示の実施例ではバレル・シフタ(barrel shifter)として構成された割算器２０および２２にそれぞれ供給される。フィルタのループ積分定数Ｋｉは割算器２０に供給され、ループ比例定数Ｋｐは割算器２２に供給される。ループ積分定数Ｋｉおよびループ比例定数Ｋｐの値は周知の態様で（図１の）システムのマイクロプロセッサ２６８によって計算され、割算器２０、２２にそれぞれ供給される。割算器２０の出力は加算器(adder) ２４の第１の入力端子に結合されている。加算器２４の出力は遅延装置２６に結合され、該遅延装置２６の出力は加算器２４の第２の入力および加算器２８の第１の入力に結合されている。
【００２７】
割算器２０からの信号は加算器２４において遅延装置２６から供給される上記加算器２４の遅延信号と加算される。遅延装置２６からの信号はまた加算器２８において割算器２２の出力と加算される。加算器２８の出力はインバータ回路３０によって利得１で反転される。第１の割算器２０および第２の割算器２２、加算器２４および２８、遅延装置２６、およびインバータ回路３０は組み合わされて２次ループフィルタを構成する。インバータ回路３０の出力はループフィルタの出力を構成している。この出力は、補間装置１２からサンプルが生成される補間時点と送信機のクロックに同期した理想的なサンプリング時点との間の差を表わす。
【００２８】
公称遅延レジスタ３１は図１のシステムのマイクロプロセッサ２６８から送信機同期化サンプリング時点相互間の公称時間あるいは期待時間を表わす値を受信する。この公称遅延値は以下に詳細に説明するような態様でシステムのマイクロプロセッサによって計算される。図示の実施例では、受信信号はシンボル・レート(symbol rate) で２回サンプリングされ、それによってサンプリング信号相互間の公称遅延は送信されたシンボル相互間の期待間隔(expected interval) の２分の１になる。
【００２９】
公称遅延レジスタ３１の出力は合計器(summer)３２の第１の入力端子に結合されている。ループフィルタの出力は合計器３２において予め設定された公称遅延値と加算される。合計器３２からの出力信号は送信機のシンボル・クロックと同期したサンプル相互間の瞬時遅延値を表わすディジタル信号である。公称遅延レジスタ３１は、捕捉を促進するために受信機のタイミング・ループが最初入力シンボル・レートに密に近似し得るようにするために設けられている。システムの引き込み範囲は位相誤差検出器１６の特性のみによって制限される。
【００３０】
合計器３２からの信号の値は、固定された周波数のクロック周期の数に関して表わされ、サンプリング時点相互間の全(full)固定周波数クロック・パルスの数を表わす整数部分と、２個の隣接する固定周波数サンプル相互間のサンプリング時点を表わす分数部分とを含んでいる。図示の実施例では、合計器３２からのディジタル信号は、整数部分を担持する２個の上位ビットと、分数部分を担持する残りのビットとを有する２２ビット固定点ディジタル信号である。図１のシステムのマイクロプロセッサは次に示す態様で公称遅延レジスタ３１にある値を挿入する。先ず初めに、公称遅延レジスタ３１はこれに挿入された論理“１”の値の信号をもっている。次いでこの信号は２０位置左へシフトされる。これによって論理“１”信号は整数部分の最下位ビットに配置される。これは次のディジタル論理式（１）によって表わされる。
【００３１】
１＜＜ＲＳ−ＩＳ                      （１）
【００３２】
ここで、ＲＳは公称遅延レジスタのサイズ、例えば図示の実施例では２２であり、ＩＳは整数部分のサイズ、例えばこの実施例では２である。従って、図示の実施例では（１）式は次の（２）式のようになる。
【００３３】
１＜＜（２２−２）                    （２）
【００３４】
次いで、固定周波数クロック周期の数として表わされる送信機同期化サンプル相互間の公称遅延を決定するためにシステムのマイクロプロセッサによって次の（３）式の計算を行なう。
【００３５】
Ｄ＝ＦＲ／（２・Ｓ）                  （３）
【００３６】
ここで、Ｄは固定周波数クロック周期の数として表わされる送信機同期化サンプル相互間の公称遅延であり、ＦＲは固定された周波数のクロック周波数であり、Ｓは送信機のシンボル周波数である。
【００３７】
この計算の結果は公称遅延レジスタ３１の先行する内容と組み合わされる。式（１）および／または（２）の結果によって公称遅延レジスタ３１に既に挿入された値“１”を補償するために、式（３）で計算された公称遅延値Ｄから値“１”を減算する必要がある。従って、図１のシステムのマイクロプロセッサによって公称遅延レジスタ３１に置かれる公称遅延値は次の（４）式によって表わされる。
【００３８】
ＤＲ３１＝｛１＜＜（２２−２）｝・｛ＦＲ／（２・Ｓ）−１｝（４）
【００３９】
ここで、ＤＲ３１はシステムのマイクロプロセッサによって公称遅延レジスタ３１に蓄積される値である。
【００４０】
合計器３２からの出力信号はマルチプレクサ３４の１つの入力に供給される。マルチプレクサ３４の他の入力には−１の値を表わす値が入力される。加算器３６はマルチプレクサ３４の出力から第１の入力を受ける。加算器３６の出力はアキュムレータとして作用する遅延装置３８に結合されている。遅延装置３８は、ＡＤ変換器１０を駆動するためにも使用される固定周波数サンプル・クロック信号ＡＤによってクロック制御される。
【００４１】
遅延装置３８の出力は、次の送信機同期化サンプルまでの時間遅延を表わすディジタル信号ＭＵである。ディジタル信号ＭＵは、次の送信機同期化サンプルまで固定周波数クロック信号ＡＤの周期数を表わす整数部分と、最後のこの固定周波数クロック信号から送信機同期化サンプルの時間までの時間遅延を表わす分数部分とを含んでいる。
【００４２】
図示の実施例では、ディジタル信号ＭＵは、整数部分を担持する２個の上位ビットと分数部分を担持する残りのビットとを有する２２ビットの固定点ディジタル信号である。これ以外の異なるサイズ、フォーマットも使用できることはディジタル演算回路の当業者にとっては明らかである。例えば、ＱＡＭ受信機では時間遅延を表わすために２６ビットディジタル信号が使用される。時間遅延信号ＭＵは整数部分セレクタ（選択装置）４０に供給され、該セレクタ４０は信号ＭＵ（ＭＵ：０−１）から２個の最上位ビットを選択する。
【００４３】
整数部分は比較回路４１に供給され、該比較回路４１は整数を０値信号と比較して整数部分が０に等しいときに信号を発生する。時間遅延信号ＭＵはまた分数部分セレクタ４８に供給され、該セレクタ４８は信号ＭＵ（ＭＵ：２−９）の分数部分の８個の上位ビット、即ち時間遅延信号ＭＵの分数部分の上位バイトを含む信号を発生する。分数部分のこの上位バイトは補間装置１２の制御入力端子に結合されている。２２ビットの全時間遅延信号ＭＵは加算器３６の第２の入力端子に供給される。
【００４４】
比較器４１の出力はマルチプレクサ３４の制御入力および遅延装置４２に供給される。遅延装置４２は、（以下に詳細に説明するように）時間遅延信号ＭＵとこの時間遅延信号ＭＵに応答して発生される位相誤差検出器１６の対応する出力との間の遅延を整合させるのに必要な遅延を与える。時間遅延装置４２の出力はサンプル・クロック可能化信号で、これはモジュロ２カウンタ４４の入力端子とアンドゲート４６の第１の入力端子とに供給される。
【００４５】
モジュロ２カウンタ４４の出力端子はアンドゲート４６の第２の入力端子に結合されている。アンドゲート４６の出力はシンボル・クロック可能化信号を生成する。モジュロ２カウンタ４４は例えばＤ形フリップフロップを含み、この例では２で割る。この動作はシンボル当たり２個のサンプルが与えられるこのような応用例（アプリケーション）で使用される。例えば、シンボル当たり４個のサンプルが使用される他の応用例では、カウンタ４４としてモジュロ４カウンタが使用され、４による割算が行われる。
【００４６】
動作について説明すると、固定周波数サンプル・クロックＡＤの周波数は送信機の期待される(expected)最高シンボル周波数の２倍よりも僅かに高い。図１のシステムのマイクロプロセッサ２６８は現在受信されつつある信号のシンボル・レートに対する公称すなわち期待されるサンプリング時間周期を計算し、公称遅延レジスタ３１をこの値でロード(load)する。これによってほゞ正確なサンプル周期で数値制御遅延（ＮＣＤ）の動作を開始させる。
【００４７】
位相誤差検出器１６および関連するループフィルタは数値制御遅延を送信された信号の実際のサンプル率に調整し且つロックするように動作する。遅延装置４２からのサンプル・クロック可能化信号およびアンドゲート４６からのシンボル・クロック可能化信号は、（図１に示されている）受信機中の他の処理素子で使用される。例えば、（図２の）パルス成形フィルタ１４は固定周波数サンプル・クロックＡＤとサンプル可能化クロック信号の両方を受信する。
【００４８】
上述のように、合計器３２は最後の送信機同期化サンプルから次の送信機同期化サンプルまでの瞬時時間遅延を表わすディジタル信号を生成し、数値制御遅延アキュムレータ３８は次の送信機同期化サンプル時点までに残っている時間を表わすディジタル信号を生成する。図示の実施例では、これらの時間を表わす信号は整数部分を担持する２個の上位ビットと分数部分を担持する残りのビットとを有する固定点２２ビット２進語によって表わされる。
【００４９】
これらの信号により表わされる時間の値は、固定周波数サンプル・クロックＡＤの周期に関して表わされる。このような時間を表わす信号は０から４−２−２０までの範囲をもっている。例えば、“１”の値は固定周波数サンプル・クロックＡＤの１周期を表わし、値０１００００００００００００００００００００２を有し、添字２はその値が２をベースとして表わされていること、すなわち２進フォーマットで表わされていることを示している。
【００５０】
アキュムレータ３８に記憶されている時間遅延の整数部分が０より大であれば、比較器４１の出力は論理“０”の信号である。この状態では、次の送信機同期化サンプルが取り出される前に、固定周波数サンプル・クロックＡＤの１以上の周期が経過しなければならない。アキュムレータ３８の整数部分の値はカウントダウンされる。マルチプレクサ３４は比較器４１における論理“１”の信号によって−１の値の信号を加算器３６に結合するように条件付けられる。
【００５１】
次いで、加算器３６は−１の信号をアキュムレータ３８の信号の値に加算し（即ち、アキュムレータ３８の信号の値から１を減ずる）、アキュムレータ３８に減少された値を新たに記憶させる。さらに、比較器４１の出力は論理“０”信号であるから、サンプル・クロック可能化信号およびシンボル・クロック可能化信号（これらは共に遅延装置４２によって適正に遅延されている）は共に無効である（有効でない）。
【００５２】
アキュムレータ３８の分数部分は、次の送信機同期化サンプルが取り出されるまでの固定周波数サンプル・クロックＡＤの周期の分数を表わしている。分数部分の上位の８個のビットは補間装置１２の遅延を制御するために使用される。これは本質的に固定周波数サンプル・クロックＡＤのサイクル相互間の時間周期を２５６の部分に分割するものである。従って、補間装置は２５６の位相のポリフェーズ（多相）フィルタ・バンクでよい。次の送信機同期化サンプルが取り出されるまでに、さらに完全な固定周波数サンプル・クロックＡＤのサイクルが存在しなければ、アキュムレータ３８中のその信号の整数部分は０である。この場合、比較器４１からの出力信号は論理“１”の信号である。
【００５３】
比較器４１からの出力信号が論理“１”のときは、アキュムレータ３８の値の分数部分の最上位バイトによって制御される時点でサンプルが補間装置１２から取り出され、サンプル・クロック可能化信号が発生されて下流（ダウンストリーム）回路を付勢し、この新しく発生されたサンプルをクロック入力（クロックイン）し且つ処理する。さらに、モジュロ２カウンタ４４がクロックされ、もし送信機のシンボル時点であれば、アンドゲート４６はまたシンボル・クロック可能化信号を発生する。
【００５４】
同時に、マルチプレクサ３４は合計器３２からの信号を加算器３６に通過させるように条件付けられている。加算器３６は所望の送信機同期化サンプリング時点と数値制御遅延アキュムレータ３８からの分数部分（上述のように、整数部分は０である）を結合し、それによって次の送信機同期化サンプルが取り出される時間がアキュムレータ３８内に配置される。ループは、ループフィルタを経由する位相誤差検出器１６の出力信号に応答して変化する数値制御遅延の値によって閉じられている。
【００５５】
サンプル・クロック可能化信号は、回路素子１４、１６、２６、４４、および４６のようなシステムの各素子、各送信機同期化サンプルを処理する図１の下流の他の全ての処理回路素子に供給される。このような各回路素子は固定周波数サンプル・クロック信号ＡＤの他にサンプル可能化信号を必要とする。シンボル・クロック可能化信号は送信された各シンボルのタイミングで取り出された送信機同期化サンプルに対して有効になる。シンボル・クロック可能化信号は送信されたシンボルにより作用するこれらのシステムの素子、例えば図１の搬送波再生回路２６４のような搬送波再生回路網に関連する決定用素子に供給される。このような素子は固定周波数サンプル・クロック信号ＡＤとシンボル・クロック可能化信号の両方に応答して動作する。
【００５６】
例えば、図示の実施例が衛星放送システム（例えば、Satlink ：サトリンク）で使用されるように構成されておれば、固定周波数サンプル・クロック信号ＡＤの周波数は６２ＭＨｚに設定される。この例の放送信号のシンボル・レートは３０Ｍシンボル／秒である。受信信号はシンボル・レートの２倍の率でサンプリングされるので、サンプル・クロック可能化信号は、平均サンプル率をシンボル当たり２個のサンプルの所望のサンプル率にするような態様で固定周波数クロック信号を不能化（ディスエーブル）する。
【００５７】
従って、３０Ｍシンボル／秒のシンボル・レートに対しては、６０Ｍサンプル／秒が存在することになり、毎秒２００万個の不能化された固定周波数サンプル・クロックＡＤのサイクル数が存在することになる。補間装置１２は、各可能化された固定周波数サンプル・クロックＡＤのサイクル毎にサンプルが所望の送信機同期化サンプリング時点で取り出されるように見える補間されたサンプルを生成する。すなわち、補間装置１２からのサンプルは、この例では６０ＭＨｚの適正なサンプリング周波数でクロックされたＡＤ変換器１０からサンプルが取り出されたかのような値をもっている。サンプルは、時にはスキップされたクロック信号（毎秒２００万個）をもつ６２ＭＨｚの固定周波数のクロック信号ＡＤの変化時に現れる。
【００５８】
ここに開示されたシステムがＱＰＳＫ入力信号を処理するために使用される場合は、ビット誤差率は誤差訂正コードがしばしば無効になる近くの４ｄＢ信号−ノイズ比（ＳＮＲ）の閾値で僅か０．１ｄＢだけ低下することが認められた。タイミング制御ループは３０００個のサンプル内で十分に収斂した。ループは約０．５ｄＢの低下で０ｄＢのＳＮＲに収斂するようだった。
【００５９】
これらの性能特性は、またここに開示されたタイミング再生システムを所謂グランド・アライアンス方式(Grand Alliance)のＨＤＴＶシステムと共に使用するために提案された形式の残留側波帯（ＶＳＢ）変調入力信号と共に使用するのにも適していることを示している。次の表はあるＳＲ比に対するシステムの性能を要約して示したものである。ここで、ＳＲ比は、シンボル当たり２個のサンプルを使用した固定周波数サンプリング率（アナログ−ディジタル変換率）対シンボル・レートの比である。
【００６０】
【表１】
2008301537.tif 000003
【００６１】
同相（Ｉ）成分および直角（Ｑ）成分の両方で入力信号をサンプリングするＱＡＭシステムのようなシステムでは、固定周波数サンプル・クロック信号ＡＤの率が次の（５）式によって特定される値よりも大であれば、このシステムを使用して、シンボル・レートの２倍以下で入力ＩおよびＱの直角信号をサンプリングし、送信機同期化シンボル・レートの２倍で一連のディジタル送信機同期化サンプルを発生させることができる。
【００６２】
ＦＲ＝Ｓ×ＢＷＥ＋Ｍ                          （５）
【００６３】
ここで、ＦＲは固定周波数クロック信号であり、Ｓはシンボル・レートであり、ＢＷＥは超過帯域幅部分であり、Ｍは補間装置の平坦な振幅および群遅延帯域幅に対する限界である。
【００６４】
小さな超過帯域幅を有するシステムでは、これはＡＤサンプル率を１０％乃至３０％（理想的な条件の下では４９．９％）減少させることができる。補間後ディジタル処理システムは単位クロック当たり多数のサンプルを処理する必要があり、より高いクロック率で動作するかあるいは並列法を使用してデータを処理する必要がある。
【００６５】
図３はハードウエア設計用の固定小数点演算で実行される（図２の）ファロウ・アーキテクチャ区分的パラボラ補間装置（Farrow architecture piecewise parabolic interpolator）１２を示す。この例では、十分な性能をもった複雑でない補間装置を提供するものであるので、補間装置１２は区分的（ピースワイズ）バラボラ・フィルタを使用している。６４ＱＡＭあるいは２５６ＱＡＭのようなより高次のコンステレーション(constellation) 用としてはより複雑な補間フィルタを必要とする場合がある。図２の合計器３２に示すように正規の遅延信号をループフィルタからの出力信号に加えることにより、システムのマイクロプロセッサ（図示せず）が所望の送信機同期化サンプル相互間の公称遅延を制御し、そのループはその率を保持するだけでよいという利点が得られる。
【００６６】
特に図３の補間装置１２は、「インプリメンテーション・アンド・パフォーマンス、ＩＥＥＥトランザクションズ・オン・コミュニケーションズ（Implementation and Performance,IEEE Transactions on Communications) 」の第２編(Part ＩＩ）におけるラーズ(Lars)氏他の論文「ディジタル・モデムにおける補間(Interpolation in Digital Modems) 」に記載されている形式の４タップ区分的パラボラ・フィルタである。
【００６７】
図３において、入力端子ＩＮは図２のＡＤ変換器１０の出力端子に結合されている。入力端子ＩＮは−３２から＋３１までの範囲内の値を担持する６ビットのサンプルを受信し、該入力端子ＩＮは遅延素子５０、合計器６０、遅延素子５１、合計器６１、遅延素子５２、合計器６２および遅延素子５３からなる直列接続回路、遅延素子５４、合計器６３の反転入力端子、遅延素子５５、合計器６４、遅延素子５６、合計器６５および遅延素子５７からなる直列接続回路にそれぞれ結合されている。
【００６８】
入力端子ＩＮはまた合計器６０、６１、６５の各反転入力端子、合計器６２の非反転入力端子に結合されている。また、入力端子ＩＮは×２乗算器（マルチプライヤ）６８の入力端子に結合されており、その出力端子は加算器６７の入力端子および加算器６６の反転入力端子に結合されている。加算器６６は合計器６３の入力端子に結合されており、加算器６７は合計器６４の入力端子に結合されている。入力端子ＩＮはまた加算器６６と６７の各第２の入力端子に結合されている。入力端子ＩＮはさらに６個の時間周期の遅延素子９２と×２乗算器９４との直列接続回路にも結合されている。
【００６９】
制御入力端子ＭＵは図２の数値制御遅延回路のアキュムレータ３８の分数部分の最上位バイトに結合されている。制御入力端子ＭＵは乗算器７０、遅延素子７２、乗算器７４、リミタ７６、遅延素子７８、乗算器８０、遅延素子８４および加算器９０からなる直列接続回路に接続されている。遅延素子５３の出力端子は乗算器７０の第２の入力端子に結合されており、遅延素子５７の出力端子は乗算器７４の第２の入力端子に結合されており、×２乗算器９４の出力端子は加算器９０の第２の入力端子に結合されている。制御入力端子ＭＵと乗算器８０の第２の入力端子との間には２周期遅延素子８２が結合されている。加算器９０の出力端子からは送信機同期化サンプルが発生し、この送信機同期化サンプルは出力端子ＯＵＴＰＵＴに供給される。出力端子ＯＵＴＰＵＴは図２のパルス成形フィルタ１４に結合されている。
【００７０】
図３に示した補間装置１２は前述のラーズ(Lars)氏他の論文で説明されているような態様で動作する。制御信号ＭＵは、送信機同期化サンプルが取り出される固定周波数サンプル・クロックＡＤの隣接するサイクル相互間の分数時間を表わす。図３に示す補間装置１２は制御信号ＭＵによって表わされる時点でＡＤ変換器１０の隣接するサンプル相互間を補間するように動作し、出力端子ＯＵＴＰＵＴに補間されたサンプルが発生する。
【００７１】
図示の実施例では、制御信号ＭＵの入力から補間されたサンプルの出力までの間に固定周波数クロック信号ＡＤの３個の周期の遅延が存在する。この遅延は図２の数値制御遅延回路によって生成されるサンプル・クロック可能化信号とシンボル・クロック可能化信号の発生時に補償されなければならない。図２の遅延素子４２はこの補償を行うもので、実施例の構成では３個のクロック周期遅延素子である。
【００７２】
図４は図２の位相誤差検出器１６のより詳細な構造を示すブロック図である。図４において、相互に直行する位相の同相（Ｉ）信号入力端子Ｉ
ＩＮおよび直角位相（Ｑ）信号入力端子Ｑ  ＩＮは図２の補間装置１２の対応する各出力端子に結合されている。同相入力端子Ｉ  ＩＮは遅延素子１０２、遅延素子１０３および合計器１０８の反転入力端子からなる直列接続回路に結合されている。同相入力端子Ｉ  ＩＮはまた合計器１０８の第２の入力端子に結合されている。合計器１０８の出力端子は乗算器１１０の第１の入力端子に結合されており、遅延素子１０２の出力端子は上記乗算器１１０の第２の入力端子に結合されている。乗算器１１０の出力端子は合計器１１４の第１の入力端子に結合されている。
【００７３】
直角位相入力端子Ｑ  ＩＮは遅延素子１０４、遅延素子１０５および合計器１０６の反転入力端子からなる直列接続回路に結合されている。直角位相入力端子Ｑ  ＩＮはまた合計器１０６の第２の入力に結合されている。合計器１０６の出力端子は乗算器１１２の第１の入力端子に結合されており、遅延素子１０４の出力端子は上記乗算器１１２の第２の入力端子に結合されている。乗算器１１２の出力端子は合計器１１４の第２の入力端子に結合されている。合計器１１４の出力端子には、周知の態様で受信機中の数値制御遅延素子によって発生された送信機同期化サンプリング信号と送信された信号の実際のサンプリング時点との間の位相誤差を表わす信号が発生する。
【００７４】
ここで述べたタイミング再生システムは、固定された周波数の発振器によって生成された単一のクロックに関連して多数のシンボル・レート入力信号に対処することができるという効果がある。さらに、サンプル・クロック可能化信号、シンボル・クロック可能化信号の両方を入力信号そのものから引き出すことができるという効果がある。本明細書中で説明したように、サンプル・クロック可能化信号は多数のシンボル・レートである率で補間装置の出力サンプルを示す。
【００７５】
上述のシステムは１個の固定されたパルス成形フィルタ１４と固定周波数クロック発振器２６１を用いて多数の入力サンプリング率に対処することができるという効果がある。フィルタ１４の構成は多数の入力クロック率に適合するように適応させる必要はない。タイミング再生回路網の後に配置されたパルス成形フィルタ１４は、同じパルス成形特性をもって信号を濾波し、それによってその信号対ノイズ比を向上させることができる。
【００７６】
本発明によるシンボル・タイミング再生システムは、例えばアメリカ合衆国で使用するよう提案されている所謂グランド・アライアンス方式(Grand Alliance)の高精細度テレビジョン（ＨＤＴＶ）システムで使用されるようなＶＳＢ変調システムと同様に、ＢＰＳＫ、ＱＰＳＫ、ＣＡＰ、ＱＡＭにも適用することができる。当業者にとっては、ここに開示されたシンボル・タイミング再生システムを所望の変調方式に適応させるためにはどのような設計変更を必要とするのかという点については十分に認識し得ることであり、また所望の変調方式と共に動作するように図示の素子をどのように設計すべきかという点についても十分に理解し得ることである。
【００７７】
上述の装置は比較的短い周期でロック状態を確保するものと認められていた。ＱＰＳＫシンボル・コンステレーション(Symbol constellation)は数千のサンプルの後にロックされると認められ、またこのコンステレーションは１０００ｐｐｍのタイミングのずれ（オフセット）があっても５００個のサンプル後に見ることができる状態になる。これらの性能上の特徴と、電圧制御発振器の機能をディジタル的に行わせるハードウエアに要求される条件が減少することと相まって、このシステムが単一シンボル・レートに関して動作することを意図した場合の使用にもこのシステムを効果的なものとしている。
【００７８】
上述の実施例では、サンプル・クロック可能化信号は、固定周波数発振器２６１自体を可能化、不能化するのではなく、各回路に関するクロック可能化／不能化端子を経てクロック信号ＡＤを可能化および不能化している。クロックをゲート制御することもまた採用可能であり、特定のシステムの要求に従って考慮されることはいうまでもない。
【図面の簡単な説明】
【００７９】
【図１】ＱＰＳＫ変調入力信号を受信するための本発明の原理によるタイミング再生回路網を含む受信機を表わすブロック図である。
【図２】本発明の原理によるシンボル・タイミング再生システムのブロック図である。
【図３】図２のシステムで使用される補間装置のより詳細なブロック図である。
【図４】図２のシステムで使用される位相誤差検出器のより詳細なブロック図である。
【符号の説明】
【００８０】
１０  アナログ−ディジタル変換器
１２  補間装置
１４  フィルタ
１６  位相誤差検出器
３１  遅延レジスタ（公称遅延信号源）
３２  合計器
３４  マルチプレクサ
３６  加算器
３８  遅延装置（アキュムレータ）
４０  整数部分選択装置
４１  比較器
４２  遅延装置
４４  モジュロ２カウンタ
４６  アンドゲート
４８  分数部分選択装置
２６１  固定周波数発振器
【図１】
2008301537.tif 000004
【図２】
2008301537.tif 000005
【図３】
2008301537.tif 000006
【図４】
2008301537.tif 000007
【手続補正書】
【提出日】平成20年10月9日(2008.10.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
受信信号を表わすサンプルのサンプル源と、
前記サンプル源に結合されており且つ制御信号に応答して送信機からの連続するシンボルに同期した時点で取り出されたサンプルを生成する補間装置と、
前記制御信号を供給する制御回路網であって、（ａ）前記補間装置からの出力信号と（ｂ）前記連続するシンボルの所望のシンボル・レートに基づく公称遅延信号とに応じた前記制御信号を供給する被制御遅延回路網を含む前記制御回路網と、
から成る連続するシンボルを表わす信号を受信するディジタル信号処理装置用のタイミング再生装置。
【請求項２】
前記サンプル源は前記サンプルが固定された周波数で取り出されるように構成されている請求項１記載のタイミング再生装置。
【請求項３】
前記固定された周波数は予想される最高送信機同期化サンプル率の２倍よりも高い、請求項２記載のタイミング再生装置。
【請求項４】
前記固定された周波数は送信機同期化サンプル率の２倍よりも高い、請求項２記載のタイミング再生装置。
【請求項５】
前記固定された周波数は６２ＭＨｚであり、送信機同期化シンボル・レートは３０Ｍシンボル／秒である請求項４記載のタイミング再生装置。
【請求項６】
前記固定された周波数は６２ＭＨｚであり、送信機同期化シンボル・レートは２０Ｍシンボル／秒である請求項４記載のタイミング再生装置。