(57)【要約】【課題】バラクタにおいてチューニング感度が高くなり過ぎると、ゲート電圧の僅かな変化でも容量値が大きく変動してしまうため、容量値の微調整がしにくくなるという問題がある。【解決手段】半導体装置１は、ＭＯＳ型のトランジスタ１０，７０およびＭＯＳ型のバラクタ２０を備えている。トランジスタ１０，７０およびバラクタ２０は、同一の半導体基板３０に形成されている。トランジスタ１０，７０のゲート絶縁膜１５，７５は、半導体基板３０に形成されたトランジスタのゲート絶縁膜の中で最も薄いゲート絶縁膜である。バラクタ２０のゲート絶縁膜２５は、ゲート絶縁膜１５，７５よりも厚い。【選択図】図１
2008288576.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられたＭＯＳ型のトランジスタと、
前記半導体基板に設けられたＭＯＳ型のバラクタと、を備え、
前記バラクタのゲート絶縁膜は、前記トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記バラクタは、ＬＣ共振型の電圧制御発振器を構成している半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記バラクタの前記ゲート絶縁膜は、前記電圧制御発振器を構成するトランジスタのゲート絶縁膜よりも厚い半導体装置。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、
前記トランジスタの前記最も薄いゲート絶縁膜の等価酸化膜厚は、１．５ｎｍ未満である半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記バラクタは、
前記半導体基板中に設けられた第１導電型のウエル領域と、
前記ウエル領域中に設けられた前記第１導電型の拡散層と、
前記ゲート絶縁膜を介して前記半導体基板上に設けられたゲート電極と、を含む半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記拡散層は、前記ゲート電極の一方の側に設けられた前記第１導電型の第１の拡散層と、前記ゲート電極の他方の側に設けられた前記第１導電型の第２の拡散層とを含み、
前記第１および前記第２の拡散層は、互いに電気的に接続されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図３は、従来の半導体装置を示す断面図である。半導体装置１００においては、Ｐ型の半導体基板１１０に、トランジスタ１２０，１４０およびバラクタ１３０が形成されている。これらのトランジスタ１２０，１４０およびバラクタ１３０は、共にＭＯＳ（Metal-Oxide-Semiconductor）型である。トランジスタ１２０は、Ｐチャネル型であり、Ｎ型のウエル領域１２１、Ｐ＋型の拡散層１２２、Ｎ＋型の拡散層１２３、ゲート絶縁膜１２４およびゲート電極１２５を含んでいる。拡散層１２２は、トランジスタ１２０のソース・ドレイン領域として機能する。トランジスタ１４０は、Ｎチャネル型であり、Ｐ型のウエル領域１４１、Ｎ＋型の拡散層１４２、Ｐ＋型の拡散層１４３、ゲート絶縁膜１４４およびゲート電極１４５を含んでいる。拡散層１４２は、トランジスタ１４０のソース・ドレイン領域として機能する。バラクタ１３０は、Ｎ型のウエル領域１３１、Ｎ＋型の拡散層１３２、ゲート絶縁膜１３４およびゲート電極１３５を含んでいる。トランジスタ１２０，１４０のゲート絶縁膜１２４，１４４とバラクタ１３０のゲート絶縁膜１３４とは、同時に形成され、互いに等しい厚みを有している。
【０００３】
なお、本発明に関連する先行技術文献としては、特許文献１〜４および非特許文献１が挙げられる。
【特許文献１】特開２００４−３１１８５８号公報
【特許文献２】特開２００４−２１４４０８号公報
【特許文献３】特開２００４−２３５５７７号公報
【特許文献４】特開２００４−２２９１０２号公報
【非特許文献１】Ali Hajimiri et al., "Design Issues in CMOS Differential LC Oscillators", IEEE JOURNAL OF SOLID-STATE CIRCUITS, Vol. 34, No. 5, May 1999, pp. 717-724
【発明の開示】
【発明が解決しようとする課題】
【０００４】
バラクタのチューニング感度（ΔＣ／ΔＶ）は、図４に示すように、バラクタのゲート絶縁膜が薄くなるにつれて向上する。そのため、従来は、バラクタのゲート絶縁膜を積極的に薄型化する試みもなされていた（例えば特許文献１）。同図において、縦軸は容量値Ｃ（任意スケール）を表し、横軸はゲート電圧Ｖ（任意スケール）を表している。線Ｃ１および線Ｃ２は、それぞれバラクタのゲート絶縁膜の厚みが２．０ｎｍおよび１．４ｎｍの場合を示している。
【０００５】
ところが、チューニング感度が高くなり過ぎると、ゲート電圧の僅かな変化でも容量値が大きく変動してしまうため、容量値の微調整がしにくくなるという問題がある。近年、半導体製造プロセスの進化によりゲート絶縁膜が薄型化の一途を辿っていることに伴い、かかる問題が顕在化してきている。
【課題を解決するための手段】
【０００６】
本発明による半導体装置は、半導体基板に設けられたＭＯＳ型のトランジスタと、上記半導体基板に設けられたＭＯＳ型のバラクタと、を備え、上記バラクタのゲート絶縁膜は、上記トランジスタのゲート絶縁膜のうち最も薄いゲート絶縁膜よりも厚いことを特徴とする。
【０００７】
この半導体装置においては、バラクタのゲート絶縁膜が、トランジスタのゲート絶縁膜のうち最も薄いものよりも厚く形成されている。これにより、トランジスタのゲート絶縁膜の薄型化が進んでも、バラクタのゲート絶縁膜が必要以上に薄くなるのを防ぐことができる。つまり、バラクタのチューニング感度が高くなり過ぎるのを防ぐことができる。
【発明の効果】
【０００８】
本発明によれば、容量値の微調整を容易に行うことが可能なバラクタを備える半導体装置が実現される。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１０】
図１は、本発明による半導体装置の一実施形態を示す断面図である。半導体装置１は、トランジスタ１０，７０およびバラクタ２０を備えている。トランジスタ１０，７０は、ＭＯＳ型の電界効果トランジスタ（ＭＯＳＦＥＴ）である。バラクタ２０は、ＭＯＳ型のバラクタである。これらのトランジスタ１０，７０およびバラクタ２０は、同一の半導体基板３０に形成されている。本実施形態において半導体基板３０は、Ｐ型のシリコン基板である。
【００１１】
トランジスタ１０は、Ｐチャネル型であり、Ｎ型のウエル領域１１、Ｐ＋型の拡散層１２，１３、Ｎ＋型の拡散層１４、ゲート絶縁膜１５およびゲート電極１６を含んでいる。ウエル領域１１は、半導体基板３０中に形成されている。拡散層１２，１３，１４は、ウエル領域１１中に形成されている。拡散層１２，１３は、トランジスタ１０のソース・ドレイン領域として機能する。拡散層１２，１３は、それぞれソース・ドレイン端子４２，４４に接続されている。また、拡散層１４は、ウエル端子４６に接続されている。ウエル端子４６は、拡散層１４を通じてウエル領域１１と電気的に接続されている。ゲート絶縁膜１５は、半導体基板３０に形成されたトランジスタのゲート絶縁膜の中で最も薄いゲート絶縁膜である。ゲート電極１６は、ゲート絶縁膜１５を介して半導体基板３０上に設けられている。ゲート電極１６は、ゲート端子４８に接続されている。
【００１２】
トランジスタ７０は、Ｎチャネル型であり、Ｐ型のウエル領域７１、Ｎ＋型の拡散層７２，７３、Ｐ＋型の拡散層７４、ゲート絶縁膜７５およびゲート電極７６を含んでいる。ウエル領域７１は、半導体基板３０中に形成されている。拡散層７２，７３，７４は、ウエル領域７１中に形成されている。拡散層７２，７３は、トランジスタ７０のソース・ドレイン領域として機能する。拡散層７２，７３は、それぞれソース・ドレイン端子８２，８４に接続されている。また、拡散層７４は、ウエル端子８６に接続されている。ウエル端子８６は、拡散層７４を通じてウエル領域７１と電気的に接続されている。ゲート絶縁膜７５は、半導体基板３０に形成されたトランジスタのゲート絶縁膜の中で最も薄いゲート絶縁膜である。ゲート電極７６は、ゲート絶縁膜７５を介して半導体基板３０上に設けられている。ゲート電極７６は、ゲート端子８８に接続されている。
【００１３】
バラクタ２０は、Ｎ型のウエル領域２１、Ｎ＋型の拡散層２２（第１の拡散層）、Ｎ＋型の拡散層２３（第２の拡散層）、ゲート絶縁膜２５およびゲート電極２６を含んでいる。ウエル領域２１は、半導体基板３０中に形成されている。拡散層２２，２３は、ウエル領域２１中に形成されている。拡散層２２はゲート電極２６の一方の側に設けられ、拡散層２３はゲート電極２６の他方の側に設けられている。これらの拡散層２２，２３は、共通のウエル端子５２に接続されている。つまり、拡散層２２，２３は、互いに電気的に接続されている。ウエル端子５２は、拡散層２２，２３を通じてウエル領域２１と電気的に接続されている。ゲート電極２６は、ゲート絶縁膜２５を介して半導体基板３０上に設けられている。ゲート電極２６は、ゲート端子５４に接続されている。バラクタ２０においては、ゲート電圧、すなわちウエル端子５２およびゲート端子５４間に印加する電圧により、容量値を変化させることができる。
【００１４】
バラクタ２０のゲート絶縁膜２５は、ゲート絶縁膜１５，７５よりも厚い。ゲート絶縁膜１５，７５の厚みは、例えば１．４ｎｍである。また、ゲート絶縁膜２５の厚みは、例えば２．０ｎｍである。
【００１５】
図２は、バラクタが設けられたＬＣ−ＶＣＯ（ＬＣ共振型の電圧制御発振器）を示す回路図である。このＬＣ−ＶＣＯ６０は、例えばＳＯＣ（System On a Chip）内に設けられる。ＬＣ−ＶＣＯ６０は、電源およびグランド間に接続されている。ＬＣ−ＶＣＯ６０には、電源からグランドに向かって、インダクタ部６２、可変キャパシタ部６３、負性抵抗部６４および電流調整部６５がこの順に設けられている。
【００１６】
インダクタ部６２においては、２つのスパイラルインダクタ６２ａ，６２ｂが設けられている。スパイラルインダクタ６２ａ，６２ｂの一端は、電源に接続されている。スパイラルインダクタ６２ａ，６２ｂの他端は、それぞれ出力端子６６ａ，６６ｂに接続されている。
【００１７】
可変キャパシタ部６３においては、２つのバラクタ６３ａ，６３ｂが設けられている。バラクタ６３ａ，６３ｂの一端（例えばウエル端子）は、それぞれ出力端子６６ａ，６６ｂに接続されている。バラクタ６３ａ，６３ｂの他端（例えばゲート端子）は、共通の制御端子６６ｃに接続されている。各バラクタ６３ａ，６３ｂの構成は、図１のバラクタ２０と同様である。
【００１８】
バラクタ６３ａ，６３ｂのゲート絶縁膜の厚みは、後述するトランジスタ６４ａ，６４ｂ，６５ａのゲート絶縁膜の厚みに等しくてもよいし、相異なっていてもよい。相異なる場合、バラクタ６３ａ，６３ｂのゲート絶縁膜は、トランジスタ６４ａ，６４ｂ，６５ａのゲート絶縁膜より厚くてもよいし、薄くてもよい。ただし、バラクタ６３ａ，６３ｂと同一の半導体基板に設けられたトランジスタの中でトランジスタ６４ａ，６４ｂ，６５ａが最も薄いゲート絶縁膜を有する場合、バラクタ６３ａ，６３ｂのゲート絶縁膜は、トランジスタ６４ａ，６４ｂ，６５ａのゲート絶縁膜よりも厚く形成される。
【００１９】
負性抵抗部６４においては、Ｎチャネル型のトランジスタ６４ａ，６４ｂが設けられている。トランジスタ６４ａのドレインおよびゲートは、それぞれ出力端子６６ａおよび出力端子６６ｂに接続されている。トランジスタ６４ｂのドレインおよびゲートは、それぞれ出力端子６６ｂおよび出力端子６６ａに接続されている。
【００２０】
電流調整部６５においては、Ｎチャネル型のトランジスタ６５ａが設けられている。トランジスタ６５ａのドレインは、トランジスタ６４ａ，６４ｂのソースに接続されている。トランジスタ６５ａのソースは、グランドに接続されている。また、トランジスタ６５ａのゲートには、バイアス電圧が印加されるようになっている。
【００２１】
このＬＣ−ＶＣＯ６０においては、インダクタ部６２および可変キャパシタ部６３によって構成された並列ＬＣタンク回路の共振現象により、共振周波数に等しい周波数を有する交流信号が発振される。発振される交流信号の周波数は、バラクタ６３ａ，６３ｂの容量値を調整することにより、制御することができる。ここで、共振周波数とは、並列ＬＣタンク回路のリアクタンスが０になるときの周波数をいう。また、共振現象とは、並列ＬＣタンク回路においてインダクタおよび可変キャパシタ（バラクタ）に電流が交互に流れる現象をいう。
【００２２】
本実施形態の効果を説明する。本実施形態においては、バラクタ２０のゲート絶縁膜２５が、トランジスタ１０，７０のゲート絶縁膜１５，７５よりも厚く形成されている。これにより、トランジスタのゲート絶縁膜の薄型化が進んでも、バラクタ２０のゲート絶縁膜２５が必要以上に薄くなるのを防ぐことができる。つまり、バラクタ２０のチューニング感度が高くなり過ぎるのを防ぐことができる。よって、容量値の微調整を容易に行うことが可能なバラクタ２０を備える半導体装置１が実現されている。なお、適度なチューニング感度を得るという観点から、ゲート絶縁膜２５の厚みは、１．５ｎｍ以上３．５ｎｍ以下であることが好ましい。
【００２３】
これに対して、図３に示した半導体装置においては、バラクタ１３０のゲート絶縁膜１３４の厚みが、トランジスタ１２０，１４０のゲート絶縁膜１２４，１４４のそれに等しい。そのため、半導体製造プロセスの進化によるゲート絶縁膜１２４，１４４の薄型化に伴い、ゲート絶縁膜１３４の薄型化が必要以上に進行し、それによりバラクタ１３０のチューニング感度が高くなり過ぎるという問題が懸念される。半導体基板１１０に形成されたトランジスタのゲート絶縁膜うち最も薄いゲート絶縁膜の厚みが１．５ｎｍ未満である場合に、かかる問題が顕在化する。
【００２４】
また、バラクタ２０がＬＣ−ＶＣＯ（図２参照）を構成するバラクタである場合、バラクタ２０のチューニング感度が高過ぎると、当該バラクタ２０に入力される電圧の揺らぎの影響が強まるため、ＬＣ−ＶＣＯのジッタノイズ特性が劣化してしまうという問題がある。かかる問題は、電源電圧が低く、トランジスタのゲート絶縁膜が薄い、先端品／先端プロセスにおいて顕著となる。
【００２５】
例えば、９０ｎｍ世代の高速ＣＰＵ（電源電圧は１Ｖ）の場合、ダイナミックＩＲドロップ、スタティックＩＲドロップおよび電源ノイズ重畳のため、電圧の変動が常に生じている。バラクタに入力される電圧の揺らぎは、当該バラクタの容量値の揺らぎにつながる。そして、容量値の揺らぎは、ＬＣ−ＶＣＯの発振周波数の揺らぎ、ひいてはジッタノイズ特性の劣化につながってしまう。
【００２６】
ジッタノイズ特性の劣化を抑制する手法としては、専用のレギュレータを搭載し、バラクタに入力される電圧の揺らぎ自体を抑えることが考えられる。しかし、それでは、回路構成が複雑化してしまう。この点、本実施形態においては、上述のとおり、バラクタ２０のチューニング感度が高くなり過ぎるのを防止している。これにより、電圧の揺らぎに対する容量値の揺らぎを小さく抑えることができるため、レギュレータを用いることなしに、ジッタノイズ特性の劣化を抑制することが可能である。
【００２７】
なお、チューニング感度が低くなれば、チューニングレンジが狭くなる。チューニングレンジを広くする必要があれば、例えば容量スイッチ（特許文献４参照）を用いればよい。特許文献４の図６には、一対の容量素子（それぞれの容量素子は、一端を出力端子に接続され、他端をスイッチ素子に介してＧＮＤに接続されている）をさらに備えるＬＣ−ＶＣＯが開示されている。上述した一対の容量素子が容量スイッチに対応している。すなわち、特許文献４は、上記のスイッチ素子を切り替えることによって、チューニングレンジを広げる技術を開示している。ここで、チューニングレンジは、容量値の最大値Ｃｍａｘの最小値Ｃｍｉｎに対する比（＝Ｃｍａｘ／Ｃｍｉｎ）として定義される。上述の図４において、ゲート絶縁膜の厚みが２．０ｎｍである場合（線Ｃ１）のチューニングレンジは、約５．０である。また、ゲート絶縁膜の厚みが１．４ｎｍである場合（線Ｃ２）のチューニングレンジは、約６．５である。
【００２８】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、ゲート絶縁膜の組成は、ＳｉＯ２だけでなく、ＳｉＯＮでもよく、また積層膜でもよい。この場合、ＳｉＯＮまたは積層膜の等価酸化膜厚（ＥＯＴ：Ｈｉｇｈ−ｋ膜等の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことをいう。）が上記数値を満たすものとなる。
【図面の簡単な説明】
【００２９】
【図１】本発明による半導体装置の一実施形態を示す断面図である。
【図２】バラクタが設けられたＬＣ−ＶＣＯを示す回路図である。
【図３】従来の半導体装置を示す断面図である。
【図４】バラクタの容量値とゲート電圧との関係を示すグラフである。
【符号の説明】
【００３０】
１ 半導体装置
１０ トランジスタ
１１ ウエル領域
１２ 拡散層
１３ 拡散層
１４ 拡散層
１５ ゲート絶縁膜
１６ ゲート電極
２０ バラクタ
２１ ウエル領域
２２ 拡散層
２３ 拡散層
２５ ゲート絶縁膜
２６ ゲート電極
３０ 半導体基板
４２ ソース・ドレイン端子
４４ ソース・ドレイン端子
４６ ウエル端子
４８ ゲート端子
５２ ウエル端子
５４ ゲート端子
６０ ＬＣ−ＶＣＯ
６２ インダクタ部
６２ａ スパイラルインダクタ
６２ｂ スパイラルインダクタ
６３ 可変キャパシタ部
６３ａ バラクタ
６３ｂ バラクタ
６４ 負性抵抗部
６４ａ トランジスタ
６４ｂ トランジスタ
６５ 電流調整部
６５ａ トランジスタ
６６ａ 出力端子
６６ｂ 出力端子
６６ｃ 制御端子
７０ トランジスタ
７１ ウエル領域
７２ 拡散層
７３ 拡散層
７４ 拡散層
７５ ゲート絶縁膜
７６ ゲート電極
８２ ソース・ドレイン端子
８４ ソース・ドレイン端子
８６ ウエル端子
８８ ゲート端子
１００ 半導体装置
１１０ 半導体基板
１２０ トランジスタ
１２１ ウエル領域
１２２ 拡散層
１２３ 拡散層
１２４ ゲート絶縁膜
１２５ ゲート電極
１３０ バラクタ
１３１ ウエル領域
１３２ 拡散層
１３４ ゲート絶縁膜
１３５ ゲート電極
１４０ トランジスタ
１４１ ウエル領域
１４２ 拡散層
１４３ 拡散層
１４４ ゲート絶縁膜
１４５ ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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