(57)【要約】【課題】簡素化された構成をもつシフトレジスタ回路において、データ転送時のレベル変動を抑制し、シフトレジスタ回路の性能をさらに改善すること。【解決手段】シフトレジスタ回路は、トランスファースイッチとして機能するＮＭＯＳトランジスタ（Ｍ１０）と、ラッチ回路を構成するインバータ（ＩＮＶ１０，ＩＮＶ２０）およびＰＭＯＳトランジスタ（Ｍ２０）と、によって構成される。データ“１”をラッチするとき、ＮＭＯＳトランジスタ（Ｍ１０）を経由してＶｔｈ分だけ電圧が低下したａ点の電圧は、昇圧ルート（ＲＴ）による正帰還によって電源電圧（ＶＤＤ）まで昇圧される。また、インバータ（ＩＮＶ１０）の入出力端に安定化コンデンサ（ＣＰ１０）を接続することによって、ａ点の電圧はさらに安定化される。【選択図】図３
2008234690.tif 000002
【特許請求の範囲】
【請求項１】
トランスファースイッチと、前記トランスファースイッチのデータ転送方向側の端子に接続されたラッチ回路と、を含む、複数段の転送単位回路で構成されるシフトレジスタ回路であって、
前記トランスファースイッチを通過した転送データの電圧レベルの変動を抑制するための正帰還経路を有し、
前記トランスファースイッチは、
駆動クロックによってオン／オフが制御され、前記駆動クロックによりオン状態となってハイレベルまたはローレベルの転送データを転送する際に飽和状態となる第１導電型の第１のＭＯＳトランジスタで構成され、
前記正帰還経路は、
前記トランスファースイッチの前記データ転送方向側の端子の電圧を電源電圧と同じレベルに調整するレベルシフタと、
前記レベルシフタによってその調整後の電圧を前記データ転送方向側の端子に正帰還させるための、前記駆動クロックによりオン／オフが制御される第２導電型の第２のＭＯＳトランジスタと、を含んで構成される、
ことを特徴とするシフトレジスタ回路。
【請求項２】
請求項１記載のシフトレジスタ回路であって、
前記ラッチ回路は、
２ｎ（ｎは１以上の自然数）個のインバータと、
前記第２のＭＯＳトランジスタと、を含み、
前記ラッチ回路におけるデータラッチ経路が、前記正帰還経路を構成することを特徴とするシフトレジスタ回路。
【請求項３】
請求項２記載のシフトレジスタ回路であって、
前記トランスファースイッチとしての前記第１のＭＯＳトランジスタはＮＭＯＳトランジスタであり、
前記帰還経路に介在する前記第２のＭＯＳトランジスタはＰＭＯＳトランジスタであることを特徴とするシフトレジスタ回路。
【請求項４】
請求項３記載のシフトレジスタ回路であって、
さらに、前記ラッチ回路を構成する前記２ｎ個のインバータのうちの初段のインバータの入力端と出力端との間に接続されたコンデンサを有することを特徴とするシフトレジスタ回路。
【請求項５】
請求項２記載のシフトレジスタ回路であって、
前記トランスファースイッチとしての前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、
前記帰還経路に介在する前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタであることを特徴とするシフトレジスタ回路。
【請求項６】
請求項５記載のシフトレジスタ回路であって、
前記ラッチ回路を構成する前記２ｎ個のインバータのうちの初段のインバータの入力端と出力端との間に接続されたコンデンサを、さらに有することを特徴とするシフトレジスタ回路。
【請求項７】
請求項３または請求項４記載のシフトレジスタ回路であって、
前記２ｎ個のインバータのうちの初段のインバータは、入力電圧が電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも低くなる入出力特性を有することを特徴とするシフトレジスタ回路。
【請求項８】
請求項７記載のシフトレジスタ回路であって、
前記２ｎ個のインバータのうちの次段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも高くなる入出力特性を有することを特徴とするシフトレジスタ回路。
【請求項９】
請求項５または請求項６記載のシフトレジスタ回路であって、
前記初段のインバータは、入力電圧が電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも高くなる入出力特性を有することを特徴とするシフトレジスタ回路。
【請求項１０】
請求項９記載のシフトレジスタ回路であって、
前記２ｎ個のインバータのうちの次段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも低くなる入出力特性を有することを特徴とするシフトレジスタ回路。
【請求項１１】
請求項１記載のシフトレジスタ回路であって、
前記正帰還経路には、
前記駆動クロックにより駆動される第２導電型の前記第２のＭＯＳトランジスタと、前記駆動クロックとは逆相の駆動クロックによって駆動される第１導電型の第３のＭＯＳトランジスタと、によって構成されるトランスファーゲートが介在することを特徴とするシフトレジスタ回路。
【請求項１２】
請求項１記載のシフトレジスタ回路であって、
前記ラッチ回路の信号経路とは別に、前記正帰還経路が設けられていることを特徴とするシフトレジスタ回路。
【請求項１３】
請求項１２記載のシフトレジスタ回路であって、
前記ラッチ回路は、
ループを構成しないデータ転送経路に並列に設けられた、前記転送データを一時的に保持するためのコンデンサを有することを特徴とするシフトレジスタ回路。
【請求項１４】
走査線と、データ線と、前記走査線とデータ線によって特定される画素回路と、を含む電気光学装置の駆動回路であって、
請求項１〜請求項１３のいずれか記載のシフトレジスタ回路と、
前記シフトレジスタ回路を構成する前記転送単位回路の各々から出力される駆動信号を受け、前記走査線の駆動信号を出力するバッファ回路と、
を有することを特徴とする駆動回路。
【請求項１５】
請求項１４記載の駆動回路と、
前記駆動回路によって駆動される複数の走査線と、
複数のデータ線と、
前記複数の走査線の各々と前記複数のデータ線の各々によって特定される画素回路と、を含むことを特徴とする電気光学装置。
【請求項１６】
請求項１５記載の電気光学装置を搭載した電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路、駆動回路、電気光学装置および電子機器に関する。
【背景技術】
【０００２】
液晶表示パネル等における走査線駆動回路には、複数の走査線の各々を駆動する手段としてシフトレジスタ回路が設けられる。最小数のトランジスタで構成されたシフトレジスタ回路は、特許文献１に記載されている。
【０００３】
特許文献１に記載されるシフトレジスタ回路は、例えば、トランスファースイッチと、正帰還ループをもつラッチ回路と、を備え、トランスファースイッチとラッチ回路の各々は、異なるタイミングで駆動される。
【特許文献１】特開２００５−１６６１３９号公報（例えば図８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１記載のシフトレジスタ回路について、本発明の発明者が種々検討した結果、改善の余地が残されていることが明らかとなった。
【０００５】
例えば、特許文献１記載のシフトレジスタ回路のトランスファースイッチとしてＮＭＯＳトランジスタを用いた場合を想定する。Ｈレベルのデータ（“１”）を転送する際に、そのＮＭＯＳトランジスタはＭＯＳダイオードとして機能し、転送データに、ＮＭＯＳトランジスタの閾値（Ｖｔｈ）相当の電圧低下が生じ得る。また、トランスファースイッチをオンからオフにするためのゲート駆動信号のネガティブエッジがゲート・ソース間の寄生容量を経由してソース側に漏れ込むと、瞬時的ではあるが、転送データの電圧がさらに低下する場合がないとは言い切れない（以上の点については、発明の実施形態の欄で詳しく説明する）。
【０００６】
このような転送データの低下が生じる可能性は低く、また、このことが実用上の問題を引き起こすことは、現状ではないと考えられるが、シフトレジスタ回路のさらなる微細化、高速化等を実現する上では、改善の余地がある、と言うことができる。
【０００７】
本発明はこのような考察に基づいてなされたものであり、その目的は、簡素化された構成をもつシフトレジスタ回路において、データ転送時のレベル変動を抑制し、シフトレジスタ回路の性能をさらに改善することにある。
【課題を解決するための手段】
【０００８】
（１）本発明のシフトレジスタ回路の一態様では、トランスファースイッチと、前記トランスファースイッチのデータ転送方向側の端子に接続されたラッチ回路と、を含む、複数段の転送単位回路で構成されるシフトレジスタ回路であって、前記トランスファースイッチを通過した転送データの電圧レベルの変動を抑制するための正帰還経路を有し、前記トランスファースイッチは、駆動クロックによってオン／オフが制御され、前記駆動クロックによりオン状態となってハイレベルまたはローレベルの転送データを転送する際に飽和状態となる第１導電型の第１のＭＯＳトランジスタで構成され、前記正帰還経路は、前記トランスファースイッチの前記データ転送方向側の端子の電圧を電源電圧と同じレベルに調整するレベルシフタと、前記レベルシフタによってその調整後の電圧を前記データ転送方向側の端子に正帰還させるための、前記駆動クロックによりオン／オフが制御される第２導電型の第２のＭＯＳトランジスタと、を含んで構成される。
【０００９】
トランスファースイッチを構成する第１導電型の第１のＭＯＳトランジスタがＮＭＯＳトランジスタの場合には、データ“１”（＝ＶＤＤ）を転送する際に飽和してＭＯＳダイオードとして機能し、転送データの電圧が閾値電圧（Ｖｔｈ）分だけ低下し、（ＶＤＤ−Ｖｔｈ）となる。また、ＰＭＯＳトランジスタである場合には、データ“０”（＝ＧＮＤ）を転送する際にＭＯＳダイオードとして機能し、転送データの電圧が閾値電圧（Ｖｔｈ）分だけ上昇し、（ＧＮＤ＋Ｖｔｈ）となる。従来のシフトレジスタ回路では、このような転送データのレベル変動を抑制（補償）することはできなかったが、本発明のシフトレジスタ回路は、転送データのレベル変動を抑制（補償）するための正帰還ルート（昇圧ルートまたは降圧ルート）を備えており、このルートによる正帰還作用によって、変動した転送データを電源電圧レベルに戻すことができる。転送データの電圧変動を抑制するための正帰還ルートは、ラッチ回路のラッチルートに一致してもよく、また、ラッチルートとは別系統のルートであってもよい。正帰還ルートに含まれる第２導電型の第２のＭＯＳトランジスタは、トランスファースイッチを構成する第１のＭＯＳトランジスタとは導電型が反対であり、かつ、ゲートに入力される駆動パルスは共通である。よって、第１のＭＯＳトランジスタが飽和してＭＯＳダイオードとして機能するときでも、第２のＭＯＳトランジスタは飽和せず、ＭＯＳダイオードとしては機能しない。よって、転送データの電圧変動を抑制するための正帰還ルートでは、ＭＯＳトランジスタの閾値（Ｖｔｈ）分の電圧低下が生じず、したがって、電源電圧レベルの正帰還が可能である。本発明のシフトレジスタ回路では、転送データにレベル変動が生じたとしても、正帰還経路が設けられていることから、転送データは電源電圧（例えばＶＤＤ，ＧＮＤ）と同じレベルに維持される。よって、シフトレジスタ回路における転送データの、さらなる安定化が実現される。これによって、シフトレジスタ回路の微細化、高速化をさらに促進した場合でも、転送データの電圧レベルが誤ってラッチされる誤動作（つまりレベル反転してラッチされる誤動作）が生じる可能性は極めて低くなる。また、正帰還ルートに介在する第２のＭＯＳトランジスタとトランスファースイッチを構成する第１のＭＯＳトランジスタは、導電型は異なるものの、共通の駆動信号（駆動パルスＣＫあるいは／ＣＫ）によって駆動される。したがって、１系統の駆動信号があればよく、シフトレジスタ回路の駆動クロックの簡素化が図られるという利点もある。
【００１０】
（２）本発明のシフトレジスタ回路の他の態様では、前記ラッチ回路は、２ｎ（ｎは１以上の自然数）個のインバータと、前記第２のＭＯＳトランジスタと、を含み、前記ラッチ回路におけるデータラッチ経路が、前記正帰還経路を構成する。
【００１１】
本発明は、転送データをラッチするためのラッチ経路が、転送データの電圧変動を抑制するための正帰還経路を兼ねる点を明らかとしたものである。ラッチ回路は、例えば、転送データを一時的に記憶するためのフリップフロップを有し、このフリップフロップを構成する偶数個のインバータの出力電圧は電源電圧間でスイングするため、そのインバータは、転送データの電圧（電源電圧に一致しない）を電源電圧レベルにシフトするレベルシフタとしての機能も有している。したがって、インバータの出力電圧を、第２のＭＯＳトランジスタ（ＭＯＳダイオードを構成しない非飽和のトランジスタである）を経由してトランスファースイッチの一端に正帰還することによって、転送データの電圧は電源電圧レベル（ＶＤＤ，ＧＮＤ）にまで回復し、よって、転送データの電圧の安定性が向上する。本態様では、ラッチ経路と電圧抑制のための正帰還経路が同一であるため、最もシンプルな回路構成（トランジスタ数が最小）のシフトレジスタ回路を実現することができるという利点がある。
【００１２】
（３）本発明のシフトレジスタ回路の他の態様では、前記トランスファースイッチとしての前記第１のＭＯＳトランジスタはＮＭＯＳトランジスタであり、前記帰還経路に介在する前記第２のＭＯＳトランジスタはＰＭＯＳトランジスタである。
【００１３】
第１のＭＯＳトランジスタがＮＭＯＳであり、第２のトラジスタがＰＭＯＳである点を明らかとしたものである。
【００１４】
（４）本発明のシフトレジスタ回路の他の態様では、さらに、前記ラッチ回路を構成する前記２ｎ個のインバータのうちの初段のインバータの入力端と出力端との間に接続されたコンデンサを有する。
【００１５】
上記（３）において、正帰還ルートによる転送データの電圧変動の抑制に加えて、安定化用コンデンサによって電圧の安定化を図り、転送データの電圧変動をさらに抑制するものである。インバータの出力端の電圧レベルは、入力端の電圧レベルとは反対である（例えば、入力端がＶＤＤなら出力端はＧＮＤとなる）ため、ラッチ回路の初段のインバータの入出力端子間に設けられたコンデンサの両極には等しい電荷量が蓄積されることになる。よって、転送データの電圧がＨレベルのとき、Ｌレベルのときのいずれであっても、転送データの電圧を、さらに安定して保持することが可能となる。
【００１６】
（５）本発明のシフトレジスタ回路の他の態様では、前記トランスファースイッチとしての前記第１のＭＯＳトランジスタはＰＭＯＳトランジスタであり、前記帰還経路に介在する前記スイッチ回路としての前記第２のＭＯＳトランジスタはＮＭＯＳトランジスタである。
【００１７】
第１のＭＯＳトランジスタがＰＭＯＳであり、第２のトラジスタがＮＭＯＳである点を明らかとしたものである。
【００１８】
（６）本発明のシフトレジスタ回路の他の態様では、前記ラッチ回路を構成する前記２ｎ個のインバータのうちの初段のインバータの入力端と出力端との間に接続されたコンデンサを、さらに有する。
【００１９】
上記（３）において、正帰還ルートによる転送データの電圧変動の抑制に加えて、安定化用コンデンサによって電圧の安定化を図り、転送データの電圧変動をさらに抑制するものである。インバータの出力端の電圧レベルは、入力端の電圧レベルとは反対である（例えば、入力端がＶＤＤなら出力端はＧＮＤとなる）ため、ラッチ回路の初段のインバータの入出力端子間に設けられたコンデンサの両極には等しい電荷量が蓄積されることになる。よって、転送データの電圧がＨレベルのとき、Ｌレベルのときのいずれであっても、転送データの電圧を、さらに安定して保持することが可能となる。
【００２０】
（７）本発明のシフトレジスタ回路の他の態様では、上記（３），（４）の場合において、前記２ｎ個のインバータのうちの初段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも低くなる入出力特性を有する。
【００２１】
正帰還による転送データの安定化に加えて、ラッチ回路の初段および次段のインバータの入出力特性を調整し、転送データの誤った電圧反転の防止に万全を期すものである。上記（３），（４）の場合、転送データのＨレベルがＬ側にシフトする傾向があるため、ラッチ回路の初段のインバータの出力電圧レベルがＬからＨに変化しにくいように入出力特性を調整し、転送データのレベル変動によって初段のインバータの出力電圧レベルが誤って反転することを防止する。「中点電圧（ＶＤＤ／２）を入力したときのインバータの出力電圧が中点電圧より低い」ことは、「そのインバータの出力レベルをＬからＨに反転させるためには、中点電圧よりも低い電圧の入力が必要であること」を意味する。したがって、初段のインバータは、ゲート・ソース間の寄生容量を経由して駆動クロックのネガティブエッジが伝達され、入力端の電圧が瞬時的に低下したとしても、その出力電圧が容易に反転しないようになっており、したがって、誤ったラッチが生じる恐れはさらに低減される。
【００２２】
（８）本発明のシフトレジスタ回路の他の態様では、（７）において、次段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも高くなる入出力特性を有する。
【００２３】
次段のインバータについては、出力電圧レベルがＨからＬに変化しにくいように入出力特性を調整するものである。「中点電圧（ＶＤＤ／２）を入力したときのインバータの出力電圧が中点電圧より高い」ことは、「そのインバータの出力レベルをＨからＬに反転させるためには、中点電圧よりも高い電圧の入力が必要であること」を意味する。したがって、初段のインバータの出力電圧が、万一、ＬからＨに誤って反転した場合でも、それに連動して次段のインバータの出力電圧が誤って反転する可能性が低減される。したがって、誤ったラッチが生じる恐れはさらに低減される。
【００２４】
（９）本発明のシフトレジスタ回路の他の態様では、上記（５），（６）の場合において、前記２ｎ個のインバータのうちの初段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも高くなる入出力特性を有する。
【００２５】
正帰還による転送データの安定化に加えて、ラッチ回路の初段のインバータの入出力特性を調整し、転送データの誤った電圧反転の防止に万全を期すものである。上記（５），（６）の場合、転送データのＬレベルがＨ側にシフトする傾向があるため、ラッチ回路の初段のインバータの出力電圧レベルがＨからＬに変化しにくいように入出力特性を調整し、転送データのレベル変動によって初段のインバータの出力電圧レベルが誤って反転することを確実に防止する。
【００２６】
（１０）本発明のシフトレジスタの他の態様では、上記（９）において、前記２ｎ個のインバータのうちの次段のインバータは、入力電圧が前記電源電圧の１／２の電圧のとき、出力電圧が前記電源電圧の１／２の電圧よりも低くなる入出力特性を有する。したがって、初段のインバータの出力電圧が、万一、ＨからＬに誤って反転した場合でも、それに連動して次段のインバータの出力電圧が誤って反転する可能性が低減される。したがって、誤ったラッチが生じる恐れはさらに低減される。
【００２７】
（１１）本発明のシフトレジスタ回路の他の態様では、前記正帰還経路には、前記駆動クロックにより駆動される第２導電型の前記第２のＭＯＳトランジスタと、前記駆動クロックとは逆相の駆動クロックによって駆動される第１導電型の第３のＭＯＳトランジスタと、によって構成されるトランスファーゲートが介在する。
【００２８】
帰還経路にＰＭＯＳとＮＭ０Ｓからなるトランスファーゲートを介在させることによって、転送データの電圧レベルがＨであるかＬであるかに関係なく、電源電圧（ＶＤＤ，ＧＮＤ）と同じレベルの電圧を正帰還することが可能となり、転送データを完全なレベルでラッチすることができる。
【００２９】
（１２）本発明のシフトレジスタ回路の他の態様では、前記ラッチ回路の信号経路とは別に、前記正帰還回路が設けられている。
【００３０】
転送データの電圧変動を抑制するための正帰還経路は、転送データをラッチするためのラッチ経路とは別系統のルートとして構築されてもよい点を明らかとしたものである。
【００３１】
（１３）本発明のシフトレジスタ回路の他の態様では、前記ラッチ回路は、ループを構成しないデータ転送経路に並列に設けられた、前記転送データを一時的に保持するためのコンデンサを有する。
【００３２】
ラッチ回路は、閉ループを利用した正帰還によってデータをラッチするタイプの回路に限定されるものではない。すなわち、閉ループを有さず、保持コンデンサによりデータを一時的に保持するタイプの回路であってもよく、この点を明らかとしたものである。
【００３３】
（１４）本発明の駆動回路の一態様では、走査線と、データ線と、前記走査線とデータ線によって特定される画素回路と、を含む電気光学装置の駆動回路であって、本発明のシフトレジスタ回路と、前記シフトレジスタ回路を構成する前記転送単位回路の各々から出力される駆動信号を受け、前記走査線の駆動信号を出力するバッファ回路と、を有する。
【００３４】
本発明の駆動回路は、回路の微細化や高速化が促進された場合でも、転送データの電圧が完全に安定化されており、誤ったラッチが生じない。
【００３５】
（１５）本発明の電気光学装置は、本発明の駆動回路と、前記駆動回路によって駆動される複数の走査線と、複数のデータ線と、前記複数の走査線の各々と前記複数のデータ線の各々によって特定される画素回路と、を含む。
【００３６】
本発明の駆動回路を、液晶等の電気光学装置の駆動回路として利用することによって、表示データの誤った反転が生じる恐れがまったくなく、微細、高速かつ高精細な表示が可能な電気光学装置が実現される。
【００３７】
（１６）本発明の電子機器は、本発明の電気光学装置を搭載する。
【００３８】
本発明の電機光学装置を搭載することによって、高精細な画像表示が可能な小型かつ軽量の電子機器（例えば、携帯電話端末、ＰＤＡ端末、携帯可能なコンピュータ端末等）が実現される。
【００３９】
このように、本発明によれば、簡素化された構成をもつシフトレジスタ回路において、構成を複雑化させずに、データ転送時のレベル変動を効果的に抑制し、シフトレジスタ回路のラッチ性能の安定性を、さらに改善することができる。
【発明を実施するための最良の形態】
【００４０】
本発明の実施形態について説明する前に、本発明前に、本発明の発明者の検討によって明らかとなった、特許文献１に記載のシフトレジスタ回路の改善の余地について説明する。
【００４１】
（特許文献１に記載のシフトレジスタ回路の改善の余地）
図１３（Ａ），図１３（Ｂ）は、液晶装置の要部構成を説明するための図である。図１３（Ａ）に示されるように、複数の走査線（ＷＬ０〜ＷＬｎ）はＹドライバによって駆動され、複数のデータ線（ＤＬ０〜ＤＬｍ）はＸドライバによって駆動される。画素アレイには、多数の画素（ＰＸ）がマトリクス状に配置され、各画素（ＰＸ）は、走査線とデータ線によって特定される。
【００４２】
図１３（Ｂ）は、Ｙドライバの構成例を示している。Ｙドライバには、複数段の転送単位回路（図面では「レジスタＲＧ１〜ＲＧ３」と記載）が接続されてなるシフトレジスタ回路が設けられている。
【００４３】
シフトレジスタ回路には、例えば、スタートパルス（ＳＰ）が入力され、入力されたスタートパルス（ＳＰ）は、シフトレジスタ回路中を順にシフトされる。また、シフトレジスタ回路からはエンドパルス（ＥＰ）が出力される。エンドパルス（ＥＰ）は、スタートパルス（ＳＰ）がシフトレジスタ内を正常に転送されていることを確認するためのパルスである。
【００４４】
各段の転送単位回路（レジスタ）ＲＧ１〜ＲＧｎには、駆動バッファ（ＢＦ１〜ＢＦｎ）の各々が接続されている。スタートパルス（ＳＰ）の転送に伴い、駆動バッファ（ＢＦ１〜ＢＦｎ）の各々の駆動出力がアクティブとなり、これによって、走査線（ＷＬ０〜ＷＬｎ）が順に駆動（選択）される。
【００４５】
シフトレジスタ回路を構成する転送単位回路（レジスタ）は、どれも同じ構成をしている。また、駆動バッファ（ＢＦ１〜ＢＦｎ）も、どれも同じ構成をしている。
【００４６】
駆動バッファ（ＢＦ１〜ＢＦｎ）は、ナンド回路（ＰＭＯＳトランジスタＭ５，Ｍ６と、ＮＭＯＳトランジスタＭ７，Ｍ８と、からなる）と、３段のインバータ（ＩＮＶ３〜ＩＮＶ５）によって構成される。
【００４７】
シフトレジスタ回路を構成する転送単位回路（レジスタ）ＲＧ１は、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１）と、トランスファースイッチを通過した転送データをラッチするラッチ回路と、によって構成される。ラッチ回路は、インバータ（ＩＮＶ１）と、インバータ（ＩＮＶ２）と、ＮＭＯＳトランジスタ（Ｍ２）と、で構成される。
【００４８】
また、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１）は駆動クロック（ＣＫ）でオン／オフが制御され、ラッチ回路の構成要素としてのＮＭＯＳトランジスタ（Ｍ２）は、逆相の駆動クロック（／ＣＫ）によってオン／オフが制御される。
【００４９】
ＮＭＯＳトランジスタ（Ｍ１）とＮＭＯＳトランジスタ（Ｍ２）は相補的にオンし、ＮＭＯＳトランジスタ（Ｍ２）がオンしたときは、インバータ（ＩＮＶ１），インバータ（ＩＮＶ２），ＮＭＯＳトランジスタ（Ｍ２）を経由するラッチ経路が形成され、正帰還によって転送データが一時的に保持される。
【００５０】
図１４（Ａ），図１４（Ｂ）は、図１３（Ｂ）に示される転送単位回路中のＮＭＯＳトランジスタがＭＯＳダイオードとして機能する場合があることを説明するための回路図である。
【００５１】
図１４（Ａ）では、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１）のゲートには高レベル電源電圧（ＶＤＤ）が印加され、ＮＭＯＳトランジスタ（Ｍ１）はオン状態である。また、このとき、転送データ“１”（＝ＶＤＤ）が転送される。
【００５２】
この状態では、ＮＭＯＳトランジスタ（Ｍ１）のゲート（Ｇ）とドレイン（Ｄ）同電位となり、ソース・ドレイン間電圧（Ｖｄｓ）＝ゲート・ソース間電圧（Ｖｇｓ）となることから、ＮＭＯＳトランジスタ（Ｍ１）は飽和し、ＮＭＯＳトランジスタは、いわゆるＭＯＳダイオード（ＤＩ１）として機能する。したがって、ＮＭＯＳトランジスタ（Ｍ１）のデータ転送方向側（ここではソースＳ側）の端子（ａ点）の電圧は、ＶＤＤからＮＭＯＳトランジスタ（Ｍ１）の閾値電圧Ｖｔｈ分だけ低下して、（ＶＤＤ−Ｖｔｈ）となる。
【００５３】
次に、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１）がオフし、ラッチ回路を構成するＮＭＯＳトランジスタ（Ｍ２）がオンすることによって、転送データが一時的にラッチされる。この状態が図１４（Ｂ）に示される。このラッチ状態におけるａ点の電圧も、（ＶＤＤ−Ｖｔｈ）となる。
【００５４】
すなわち、インバータ（ＩＮＶ１，ＩＮＶ２）はレベルシフタとして機能するため、インバータ（ＩＮＶ２）の出力端（ｃ点）の電圧は、電源電圧ＶＤＤまで上昇する。しかし、ＮＭＯＳトランジスタＭ２が同じくＭＯＳダイオードとして機能し（但し、ダイオードの向きは、データ転送方向とは逆向きとなる）、そのダイオードを通過することによってＶｔｈ分の電圧の低下が生じ、結果的に、ａ点の電圧は（ＶＤＤ―Ｖｔｈ）となる。つまり、転送データの“１”の電圧は、ＶＤＤとはならず、ＮＭＯＳトランジスタのＶｔｈだけ低下した電圧となる。
【００５５】
図１５は、図１３（Ｂ）に示される転送単位回路中のＮＭＯＳトランジスタにおける、ゲート・ソース間の寄生容量の影響について説明するための回路図である。
【００５６】
図１５では、ＮＭＯＳトランジスタ（Ｍ１）のゲート電圧がＨからＬに変化し、ＮＭＯＳトランジスタ（Ｍ１）がオン状態からオフ状態に移行する。このとき、駆動クロックＣＫのネガティブエッジが、ゲート・ソース間の寄生容量Ｃｆを介してａ点に伝達され、ａ点の電圧は、瞬時的にαだけ低下する。
【００５７】
つまり、ａ点の電圧は、瞬時的に、（ＶＤＤ−Ｖｔｈ−α）となる。このとき、ａ点の電圧が、インバータ（ＩＮＶ１）の閾値を下回ると、インバータ（ＩＮＶ１）の出力が、ＬからＨに反転してしまい、転送データを誤ってラッチすることになる。このような誤動作が生じる可能性は低く、現状では何ら問題とならない。しかし、今後、シフトレジスタ回路のさらなる高速化、微細化が促進された場合を想定すると、この点は、改善の余地を与えることとなる。
【００５８】
図１６は、図１３（Ｂ）のシフトレジスタ回路における誤動作（転送データの誤ったラッチ）が生じる場合の各部の電圧波形を示す図である。図１６は、上から順に、ＣＫの電圧波形、／ＣＫの電圧波形、シフトレジスタ回路への入力信号の電圧波形、図１５のａ点の電圧波形、図１５のｂ点の電圧波形、図１５のｃ点の電圧波形を示している。
【００５９】
ａ点の電圧は、期間（１）では（ＶＤＤ−ｖｔｈ）であり、期間（２）では、ＣＫのネガティブエッジの影響を受けて、ａ点の電圧はさらに、αだけ瞬時的に低下する。図１６では、αだけ低下した電圧波形をＨ１で示している。Ｈ１による電圧低下によって初段のインバータ（ＩＮＶ１）の出力電圧（ｂ点の電圧）が瞬時的に反転した場合の波形はＨ２のようになり、この結果、ｃ点の電圧がＨ３のように反転する。この反転した電圧がａ点に帰還されると、誤ったデータのラッチが生じる。
【００６０】
上述のとおり、このような誤ったデータのラッチが生じる可能性は現状では極めて低く、何ら問題はないが、将来的な微細化、高速化の進展を考慮すると、改善の余地があるということになる。そこで、本発明では、上述のような、データの誤ったラッチが生じる可能性を無くし、シフトレジスタ回路の安定性をさらに高め、回路動作の安定化に万全を期す。
【００６１】
次に、本発明の実施形態について、図面を参照して具体的に説明する。
（第１の実施形態）
【００６２】
図１は、本発明の液晶装置の全体構成を示す図である。図示されるように、複数の走査線（ＷＬ０〜ＷＬｎ）はＹドライバ２００によって駆動され、複数のデータ線（ＤＬ０〜ＤＬｍ）はＸドライバ１００によって駆動される。画素アレイ３００には、多数の画素（ＰＸ）がマトリクス状に配置され、各画素（ＰＸ）は、走査線とデータ線によって特定される。
【００６３】
図２は、図１のＹドライバの構成例を示す回路図である。Ｙドライバ２００には、複数段の転送単位回路（図面では「レジスタＲＧ１０〜ＲＧ３０」と記載）が接続されてなるシフトレジスタ回路が設けられている。
【００６４】
シフトレジスタ回路には、例えば、スタートパルス（ＳＰ）が入力され、入力されたスタートパルス（ＳＰ）は、シフトレジスタ回路中を順にシフトされる。各段の転送単位回路（レジスタ）ＲＧ１０〜ＲＧ３０には、駆動バッファ（ＢＦ１０〜ＢＦ３０）の各々が接続されている。スタートパルス（ＳＰ）の転送に伴い、駆動バッファ（ＢＦ１０〜ＢＦ３０）の各々の駆動出力がアクティブとなり、これによって、走査線（ＷＬ０〜ＷＬｎ）が順に駆動（選択）される。
【００６５】
シフトレジスタ回路を構成する転送単位回路（レジスタ）は、どれも同じ構成をしている。また、駆動バッファ（ＢＦ１０〜ＢＦ３０）も、どれも同じ構成をしている。
【００６６】
駆動バッファ（ＢＦ１０〜ＢＦ３０）は、ナンド回路（ＰＭＯＳトランジスタＭ５０，Ｍ６０と、ＮＭＯＳトランジスタＭ７０，Ｍ８０と、からなる）ＮＡＮＤと、３段のインバータ（ＩＮＶ３０〜ＩＮＶ５０）によって構成される。
【００６７】
シフトレジスタ回路を構成する転送単位回路（レジスタ）ＲＧ１０は、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１０）と、トランスファースイッチを通過した転送データをラッチするラッチ回路と、によって構成される。この点は、図１３（Ｂ）の場合と同様であるが、図２のシフトレジスタ回路では、このラッチ回路は、ＮＭＯＳトランジスタ（Ｍ１）のソース電圧（上記の、低下したａ点の電圧）をＶＤＤまで昇圧する正帰還経路（昇圧ループ）を兼ねている。
【００６８】
すなわち、図２のシフトレジスタ回路は、電圧が低下したａ点の電圧を、電源電圧と同等のレベルにまでレベルシフトする正帰還経路（図２の場合は昇圧ルート）を有しており、この点が、図１３（Ｂ）のシフトレジスタ回路とは大きく異なる。
【００６９】
図２のシフトレジスタ回路では、ラッチ経路（昇圧経路を兼ねる）を構成するトランジスタ（Ｍ２０）が「ＰＭＯＳトランジスタ」で構成される。
【００７０】
トランスファースイッチを構成するＮＭＯＳトランジスタ（Ｍ１０）と、ラッチ経路（昇圧経路を兼ねる）を構成するＰＭＯＳトランジスタのゲートは、共通の駆動信号（ＣＫ）によって駆動される。ＰＭＯＳトランジスタ（Ｍ２０）は、ラッチ回路の構成要素でもあり、昇圧経路（レベルシフトのための正帰還経路）の構成要素でもある。
【００７１】
また、好ましくは、第１のインバータ（ＩＮＶ１０）の入力端と出力端には、電圧安定化のためのコンデンサ（安定化コンデンサ）ＣＰ１０が接続される。
【００７２】
さらに好ましくは、初段のインバータ（ＩＮＶ１０）と次段のインバータ（ＩＮＶ２０）の各々の入出力特性を調整して、インバータ出力の誤った反転が生じにくいようにする。以下、図２のレベルシフト回路の特徴的な構成と動作、ならびにその効果について、順に説明する。
【００７３】
（ラッチ回路を構成するトランジスタをＰＭＯＳトランジスタにしたことの効果）
図３（Ａ），（Ｂ）は、図２のレベルシフト回路において、ラッチ回路の保持電圧が電源電圧と同じレベルになることを説明するための回路図である。
【００７４】
図３（Ａ）では、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１０）のゲートには高レベル電源電位（ＶＤＤ）が印加され、ＮＭＯＳトランジスタ（Ｍ１０）はオン状態である。また、このとき、転送データ“１”（＝ＶＤＤ）が転送されるものとする。
【００７５】
この状態では、ＮＭＯＳトランジスタ（Ｍ１０）のゲート（Ｇ）とドレイン（Ｄ）同電位となり、ソース・ドレイン間電圧（Ｖｄｓ）＝ゲート・ソース間電圧（Ｖｇｓ）となることから、ＮＭＯＳトランジスタ（Ｍ１０）は飽和し、ＮＭＯＳトランジスタ（Ｍ１０）は、いわゆるＭＯＳダイオード（ＤＩ１０）として機能する。したがって、ＮＭＯＳトランジスタ（Ｍ１０）のデータ転送方向側（ここではソースＳ側）の端子（ａ点）の電圧は、ＶＤＤからＮＭＯＳトランジスタ（Ｍ１）の閾値電圧Ｖｔｈ分だけ低下して、（ＶＤＤ−Ｖｔｈ）となる。この点は、図１４（Ａ）と同じである。
【００７６】
次に、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１０）がオフし、ラッチ回路（昇圧経路を兼ねる）を構成するＰＭＯＳトランジスタ（Ｍ２０）がオンすることによって、転送データが一時的にラッチされる。このとき、駆動信号ＣＫは接地レベルとなっている。この状態が、図３（Ｂ）に示される。
【００７７】
ここで、ＰＭＯＳトランジスタ（Ｍ２０）の各部の電圧関係に着目する。ＰＭＯＳトランジスタ（Ｍ２０）のゲートはＬ（＝接地レベル）であり、ソース（Ｓ）はＨ（＝ＶＤＤ）であるため、ＰＭＯＳトランジスタ（Ｍ２０）は非飽和領域（線形領域）で動作し、図１４（Ｂ）のようにＭＯＳダイオードを構成しない。すなわち、この場合のＰＭＯＳトランジスタ（Ｍ２０）は、等価的に抵抗Ｒ１０（抵抗値は極めて小さい）として機能する。
【００７８】
また、インバータ（ＩＮＶ１０，ＩＮＶ２０）は電源電圧（ＶＤＤ，ＧＮＤ）により動作し、これらのインバータは、例えば、（ＶＤＤ−ｖｔｈ）の電圧を、ＶＤＤまで昇圧するレベルシフタとしての機能も有している。
【００７９】
したがって、レベルシフタとして機能する初段のインバータ（ＩＮＶ１０）および次段のインバータ（ＩＮＶ２）を経て、（ＶＤＤ−Ｖｔｈ）からＶＤＤまで昇圧されたｃ点の電圧は、ＰＭＯＳトランジスタＭ２０において電圧低下することなく、そのままａ点（ＮＭＯＳトランジスタのソースＳ）に正帰還される。したがって、電源電圧ＶＤＤと同じ電圧レベルでデータ“１”がラッチされることになる。
【００８０】
このように、インバータ（ＩＮＶ１０，ＩＮＶ２０）と、ＰＭＯＳトランジスタ（Ｍ２０）は、転送データをラッチする回路として機能し、かつ、電圧が低下したａ点の電圧を、ＶＤＤまで昇圧する昇圧経路（レベルシフトのための正帰還経路）を提供する昇圧ルート（ＲＴ：図３（Ｂ）中、太い一点鎖線で示されるルート）としても機能する。このように、データ“１”をラッチするときに、電源電圧ＶＤＤと同等の電圧を保持できるため、上述したような誤ったデータのラッチが生じにくくなる。すなわち、“１”のデータを“０”と認識してラッチすることが生じにくくなる。
【００８１】
以上の説明では、トランスファースイッチを構成するトランジスタがＮＭＯＳトランジスタであり、ラッチ回路を構成するトランジスタがＰＭＯＳトランジスタであるが、トランジスタの導電型を逆にした場合も、同様の効果が得られる。
【００８２】
すなわち、トランスファースイッチを構成するトランジスタがＰＭＯＳトランジスタであるときは、“０”（＝ＧＮＤ）を通過させるときに、そのＰＭＯＳトランジスタはＭＯＳダイオードとして機能するために、ａ点の電圧はＶｔｈだけ上昇してしまう。しかし、ラッチ回路を構成するＮＭＯＳトランジスタは非飽和であり、ＭＯＳダイオードを構成しないことから、インバータ（ＩＮＶ２０）の出力電圧（＝ＧＮＤ）がそのままａ点に正帰還し、電源電圧（ＧＮＤ）に等しい電圧を保持することができる。よって、“０”のデータを“１”と認識してラッチすることが生じにくくなる。
【００８３】
（初段のインバータの入出力端子間にコンデンサを接続したことによる効果）
図４は、図２のシフトレジスタ回路において、初段のインバータの入出力端子間にコンデンサを接続したことによる効果を説明するための回路図である。
【００８４】
上記の正帰還経路による転送データの電圧変動の抑制に加えて、安定化用コンデンサによって電圧のさらなる安定化を図ることによって、転送データの電圧変動をさらに抑制することができる。安定化コンデンサを設ける構成は、特に、ゲート・ソース間の寄生容量Ｃｆを介した駆動クロックの漏れ込みによる瞬時的な電圧変動を抑制する点で効果的である。
【００８５】
図４において、初段のインバータ（ＩＮＶ１）の入出力端間に安定化コンデンサＣＰ１０が設けられている。初段のインバータ（ＩＮＶ１）の出力端（ｂ点）の電圧レベルは、入力端（ａ点）の電圧レベルとは反対である（例えば、入力端がＶＤＤなら出力端はＧＮＤとなる）ため、初段のインバータ（ＩＮＶ１）の入出力端子間に設けられたコンデンサ（ＣＰ１０）の両極には等しい電荷量が蓄積されることになる。よって、転送データの電圧がＨレベルのとき、Ｌレベルのときのいずれであっても、転送データの電圧を、さらに安定して保持することが可能となる。
【００８６】
例えば、ａ点の電圧がＶＤＤであり、ｂ点の電圧がＧＮＤであるとする。この場合、ａ点に着目すれば、ａ点と接地（ＧＮＤ）の間にコンデンサ（ＣＰ１０）が接続されていることになり、したがって、ａ点の電位が瞬時的に上昇したとしても、その変化分の電圧は速やかにＧＮＤに吸収されることになる。また、ｂ点に着目すれば、ｂ点とＶＤＤの間にコンデンサ（ＣＰ１０）が接続されていることになり、したがって、ａ点の電位が瞬時的に低下したとしても、その変化分の電圧は速やかにＶＤＤに吸収される（つまり、ＶＤＤからの充電によって電圧低下が補償される）ことになる。
【００８７】
このように、初段のインバータ（ＩＮＶ１）の入出力端子間に安定化コンデンサを接続することによって、転送データの電圧がＨレベルのとき、Ｌレベルのときのいずれであっても、転送データの電圧を、さらに安定化することができる。
【００８８】
（インバータの入出力特性を調整することによる効果）
図５（Ａ）〜図５（Ｄ）は、インバータの入出力特性を調整することによって、ラッチされる転送データの電圧をさらに安定化させる効果について説明するための図である。
【００８９】
上述の正帰還経路による転送データの電圧の昇圧（レベルシフト）や、安定化コンデンサの接続による転送データの電圧の安定化に加えて、さらに、ラッチ回路の初段および次段のインバータの入出力特性を調整することによって、転送データの誤った電圧反転の防止に万全を期すことができる。
【００９０】
上述のとおり、初段のインバータ（ＩＮＶ１０）および次段のインバータ（ＩＮＶ２０）は共通の電源電圧（ＶＤＤとＧＮＤ）により動作する。なお、インバータの数は２個に限定されるものではなく、２ｎ個（ｎは１以上の自然数）であればよい。
【００９１】
図４のシフトレジスタ回路では、上記のとおり、転送データのＨレベルがＬ側にシフトする傾向がある。したがって、ラッチ回路を構成する初段のインバータ（ＩＮＶ１０）の出力電圧レベルがＬからＨに変化しにくいように入出力特性を調整することによって、転送データのレベル変動によって初段のインバータの出力電圧レベルが誤って反転することを確実に防止することができる。
【００９２】
また、次段のインバータ（ＩＮＶ２０）については、出力電圧レベルがＨからＬに変化しにくいように入出力特性を調整することによって、転送データのレベル変動に起因して、次段のインバータ（ＩＮＶ２０）の出力電圧レベルが誤って反転することを確実に防止することができる。
【００９３】
具体的には、初段のインバータ（ＩＮＶ１０）が図５（Ａ）に示すようなＣＭＯＳインバータで構成されている場合、そのＣＭＯＳインバータ（ＩＮＶ１０）の入出力特性を、図５（Ｂ）に示すような特性に調整する。
【００９４】
すなわち、初段のＣＭＯＳインバータ（ＩＮＶ１０）を構成するＰＭＯＳトランジスタ（Ｍ１００）のコンダクタンスをｇｍ（ｐ）とし、ＮＭＯＳトランジスタ（Ｍ１０２）のコンダクタンスをｇｍ（ｎ）とした場合、通常ならｇｍ（ｐ）＝ｇｍ（ｎ）とするところ、本実施形態では意図的に、ｇｍ（ｐ）＜ｇｍ（ｎ）となるように調整する。このようなコンダクタンスの変更は、各トランジスタのチャネルコンダクタンス（Ｌ／Ｗ）を変化させることによって容易に実現が可能である。
【００９５】
ｇｍ（ｐ）＝ｇｍ（ｎ）であるとき、ＣＭＯＳインバータ（ＩＮＶ１０）の入出力特性は、図５（Ｂ）の特性線ＴＰ１によって表される。これに対して、本実施形態のように、ｇｍ（ｐ）＜ｇｍ（ｎ）となるように調整した場合には、ＣＭＯＳインバータ（ＩＮＶ１０）の入出力特性は、図５（Ｂ）の特性線ＴＰ２によって表される。特性線ＴＰ２の場合、入力電圧（ＶＩＮ：横軸）が（ＶＤＤ／２）よりもさらに低くならないと、出力（Ｖｏｕｔ：縦軸）が反転しない。
【００９６】
つまり、特性線ＴＰ２に着目すると、初段のインバータ（ＩＮＶ１０）は、入力電圧（ＶＩＮ）が（ＶＤＤ／２）であるとき、出力電圧（Ｖｏｕｔ）が（ＶＤＤ／２）の電圧よりも低い電圧（Ｖｃ）となる入出力特性を有している。よって、図４のａ点の電位が（ＶＤＤ−Ｖｔｈ−α：αはａ点の電位変動分）となっても、安定的にｂ点をＬレベルに保つことができる。
【００９７】
一方、次段のインバータ（ＩＮＶ２０）は、図５（Ｃ）に示すようなＣＭＯＳインバータで構成され、そのＣＭＯＳインバータを構成するＰＭＯＳトランジスタ（Ｍ２００）のコンダクタンスをｇｍ（ｐ）とし、ＮＭＯＳトランジスタ（Ｍ２０２）のコンダクタンスをｇｍ（ｎ）とした場合、意図的にｇｍ（ｐ）＞ｇｍ（ｎ）となるように調整される。
【００９８】
この場合のＣＭＯＳインバータ（ＩＮＶ２０）の入出力特性は、図５（Ｄ）の特性線ＴＰ３によって表される。すなわち、次段のＣＭＯＳインバータ（ＩＮＶ２０）は、入力電圧（Ｖｉｎ）が（ＶＤＤ／２）のとき、出力電圧（Ｖｏｕｔ）が（ＶＤＤ／２）よりも高い電圧（ＶＱ）となるような入出力特性を有する。
【００９９】
したがって、特に、ｂ点の電位が０Ｖ+β（βはｂ点の電位変動分）となっても、安定的にｃ点をＨレベルに保つことができる。
【０１００】
なお、初段のインバータ（ＩＮＶ１０）は、オフ状態のＮＭＯＳトランジスタ（Ｍ１０）によるリーク電流によって、a点の電位がある程度上昇したとしても、その出力電位が大きく変化することはない。
【０１０１】
また、上述のとおり、トランスファースイッチを構成するＭＯＳトランジスタをＰＭＯＳトランジスタとし、ラッチ回路を構成するトランジスタをＮＭＯＳトランジスタとする場合もあり得るが、この場合には、初段のインバータ（ＩＮＶ１０）の入出力特性を、図５（Ｄ）のＴＰ３の特性とし、次段のインバータ（ＩＮＶ２０）の入出力特性を、図５（Ｂ）のＴＰ２の特性とすればよい。
【０１０２】
すなわち、トランスファースイッチを構成するＭＯＳトランジスタをＰＭＯＳトランジスタとし、ラッチ回路を構成するトランジスタをＮＭＯＳトランジスタとする場合には、ａ点において、転送データのＬレベルがＨ側にシフトする傾向がある。
【０１０３】
したがって、ラッチ回路の初段のインバータの出力電圧レベルがＨからＬに変化しにくいように入出力特性を調整し、転送データのレベル変動によって初段のインバータの出力電圧レベルが誤って反転することを防止する。また、次段のインバータについては、出力電圧レベルがＬからＨに変化しにくいように入出力特性を調整し、転送データのレベル変動に起因して次段のインバータの出力電圧レベルが誤って反転することを確実に防止するものである。
【０１０４】
図６は、本実施形態のシフトレジスタ回路における各部の電圧波形を示す図である。図６は、昇圧ルート（ＲＴ）によってａ点の電圧の低下を抑制し、初段のインバータ（ＩＮＶ１０）の入出力端に接続された安定化コンデンサによって、ａ点に生じる瞬時的な電圧変動を吸収するようにした場合における、転送データの電圧の安定化の効果を示している。インバータ（ＩＮＶ１０，ＩＮＶ２０）の入出力特性の調整による、インバータの誤った反転抑制方式をさらに採用すれば、ラッチ回路における電圧レベルの安定化の効果はさらに高まることは明らかである。
【０１０５】
図６は、上から順に、ＣＫの電圧波形、／ＣＫの電圧波形、シフトレジスタ回路への入力信号の電圧波形、図３のａ点の電圧波形、図３のｂ点の電圧波形、図３のｃ点の電圧波形を示している。
【０１０６】
ａ点の電圧に着目すると、時刻ｔＱから時刻ｔ１までは、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１０）のＶｔｈ分の電圧低下が生じる。しかし、時刻ｔ１において、ＮＭＯＳトランジスタ（Ｍ１０）がオフし、ラッチ回路を構成するＰＭＯＳトランジスタ（Ｍ２０）がオンすると、昇圧ルート（ＲＴ：ラッチ経路と同じ）を経由した正帰還によって、ａ点の電圧は、高レベル電源電位（ＶＤＤ）まで上昇する。
【０１０７】
また、時刻ｔ１において、駆動信号ＣＫがＨからＬに変化し、その電圧の変化成分がゲート・ソース間の寄生容量（Ｃｆ）を経由してａ点に漏れ込んだ場合でも、その電圧変動は、安定化コンデンサ（ＣＰ１０）によって吸収される。
【０１０８】
したがって、時刻ｔ１〜時刻ｔＰにおいては、ａ点の電圧は、電源電圧（ＶＤＤ）と同等のレベルに維持される。ｂ点、ｃ点の電圧も安定化されており、図１６のような誤った電圧反転は生じない。
【０１０９】
よって、転送データの電圧を誤って認識してラッチするおそれはまったくない。よって、シフトレジスタ回路のさらなる微細化、高速化を安心して促進することができる。
【０１１０】
（第２の実施形態）
図７は、本発明のシフトレジスタ回路の他の例（ラッチ回路を構成するスイッチとしてトランスファーゲートを使用した例）を示す回路図である。図７において、前掲の図面と共通する部分には同じ参照符号を付してある。
【０１１１】
図７のシフトレジスタ回路の基本構成は、図３に示されるものと同じである。但し、図７の場合、ラッチ回路（ならびに昇圧のための正帰還経路）において、駆動信号／ＣＫでオン／オフが制御されるＮＭＯＳトランジスタ（Ｍ２２）が追加されている。
【０１１２】
すなわち、図７では、ラッチ回路（ならびに昇圧のための正帰還経路）を構成するスイッチとして、ＰＭＯＳトランジスタ（Ｍ２０）とＮＭＯＳトランジスタ（Ｍ２２）で構成されるトランスファーゲートを使用している。
【０１１３】
駆動信号／ＣＫでオン／オフが制御されるＮＭＯＳトランジスタ（Ｍ２２）の追加によって、Ｌレベルの転送データ（データ“０”）をラッチするときに、低レベル電源電圧（ＧＮＤ）と同等のレベルの電圧をラッチすることができるという利点が生じる。
【０１１４】
すなわち、転送データが“０”（＝ＧＮＤ）であるとき、トランスファースイッチとしてのＮＭＯＳトランジスタ（Ｍ１０）がオンしているときは、ａ点の電圧はＧＮＤとなる。しかし、次に、ＮＭＯＳトランジスタ（Ｍ１０）がオフし、ＰＭＯＳトランジスタ（Ｍ２０）がオンすると、ＰＭＯＳトランジスタ（Ｍ２０）が飽和してＭＯＳダイオードして機能するために、ａ点の電圧は、ＰＭＯＳトランジスタ（Ｍ２０）のｖｔｈ分だけ上昇する。このことは、特に問題とはならないが、理想的には、ａ点の電圧はＧＮＤレベルに維持されるのが望ましい。
【０１１５】
図７の場合、トランスファーゲートを構成するＰＭＯＳトランジスタ（Ｍ２０）と、ＮＭＯＳトランジスタ（Ｍ２２）は同時にオンし、ＰＭＯＳトランジスタ（Ｍ２０）が飽和してＭＯＳダイオードとして機能する場合でも、ＮＭＯＳトランジスタ（Ｍ２２）は非飽和であり、したがって、ｃ点の電位（＝ＧＮＤ）はそのままａ点に正帰還される。ラッチ回路が動作状態である場合も、ａ点の電位はＧＮＤレベルに維持されることから、データ“０”をラッチする際の安定性が、さらに向上する。
【０１１６】
（第３の実施形態）
本実施形態では、ラッチ経路と、昇圧のための正帰還経路とが別々に設けられる回路構成について説明する。図８は、本発明のシフトレジスタ回路の他の例（ラッチ経路と、昇圧のための正帰還経路とが別々に設けられる例）を示す回路図である。図８において、前掲の図と共通する部分には同じ参照符号を付してある。
【０１１７】
図８において、ＮＭＯＳトランジスタ（Ｍ１０）は、前掲の実施形態と同様にトランスファースイッチとして機能する。インバータ（ＩＮＶ１０，ＩＮＶ２０）と、駆動信号（／ＣＫ）でオン／オフが制御されるＮＭＯＳトランジスタ（Ｍ２４）とによって、ラッチ回路が構成される。
【０１１８】
図８では、ａ点の電圧レベルの低下を補償するための昇圧ルート（ＲＴ）は、ラッチ経路とは別に設けられる。
【０１１９】
すなわち、図８では、昇圧ルート（ＲＴ）は、インバータ（ＩＮＶ１０）と、プルアップ用のスイッチ（ＳＷ１）として機能するＰＭＯＳトランジスタ（Ｍ３２）と、データ“１”のラッチ時において線形抵抗（Ｒ１２：抵抗値はきわめて低い）として機能するＰＭＯＳトランジスタ（Ｍ３４）で構成される。
【０１２０】
ＰＭＯＳトランジスタ（Ｍ３４）のオン／オフは、ＮＭＯＳトランジスタ（Ｍ１０）と共通の駆動信号（ＣＫ）によって制御される。この点は、前掲の実施形態と同じである。
【０１２１】
プルアップ用のスイッチ（ＳＷ１）として機能するＰＭＯＳトランジスタ（Ｍ３２）は、ｂ点の電圧がＬレベルであるとき（つまり、ａ点の電圧がＨレベルであるとき（データ“１”をラッチするとき））にオンし、高レベル電源電圧（ＶＤＤ）を、ＰＭＯＳトランジスタ（Ｍ３４）を経由してａ点に与える。これにより、ａ点の電圧（ＶＤＤ−ｖｔｈ）は、ＶＤＤまで昇圧される
【０１２２】
このように、昇圧ルート（ＲＴ）を、ラッチ経路とは別系統の経路として構築することも可能であり、このような変形例も、本発明の技術的思想に含まれる。
【０１２３】
（第４の実施形態）
図９は、本発明のシフトレジスタ回路の他の例（図８の回路において、正帰還ループではなく保持コンデンサにて転送データをラッチする例）を示す回路図である。
【０１２４】
図９に示すシフトレジスタ回路は、図８のシフトレジスタ回路を変形し、ラッチ回路を簡素化した回路構成を有する。すなわち、図９において、ラッチ回路は、閉ループ（正帰還ループ）を有さない。データのラッチは、コンデンサ（ＣＰ１０）によって行われる。
【０１２５】
図９では、コンデンサ（ＣＰ１０）は、ａ点の電圧を安定化させるための安定化コンデンサとして機能すると共に、転送データを一時的に保持するための保持コンデンサとしても機能し、データのラッチは、その保持コンデンサ（ＣＰ１０）により行われる。
【０１２６】
図９のシフトレジスタ回路では、図８の回路におけるＮＭＯＳトランジスタ（Ｍ２４）を除去することができ、ラッチ回路の簡素化が実現される。
【０１２７】
(第５の実施形態)
本実施形態では、電子機器の例について説明する。本発明の電子機器に搭載される電気光学装置（ここでは液晶装置とするが、有機ＥＬ装置等であってもよい）は、本発明のシフトレジスタ回路を用いた駆動回路をＹドライバとして利用する。
【０１２８】
（携帯端末）
図１０は、携帯端末（携帯電話端末、ＰＤＡ端末、持ち運び可能なパーソナルコンピュータを含む）の斜視図である。図１０の携帯端末１３００は携帯電話端末であり、図示されるように、上部筐体１３０４と、この上部筐体１３０４の内面に設けられたサブパネル１００と、下部筐体１３０６と、操作キー１３０２と、を備える。この携帯端末１３００は小型であり、高速動作可能であり、かつ駆動回路のミスラッチに起因する不適切な画像表示の可能性がなく、信頼性が高い。
【０１２９】
（低消費電力の携帯情報端末）
図１１は、本発明の液晶装置を用いた携帯情報端末（ＰＤＡ，パーソナルコンピュータ，ワードプロセッサ等）の斜視図である。携帯情報端末１２００は、上部筐体１２０６および下部筐体１２０４と、キーボード等の入力部１２０２と、本発明の反射型液晶装置を用いた表示パネル１００と、を有する。この携帯情報端末においても、上述の携帯端末と同様の効果が得られる。
【０１３０】
（反射型プロジェクタ）
図１２は、本発明の反射型液晶装置を光変調器として用いたプロジェクタ（投射型表示装置）の要部の概略構成を示す図である。図示されるように、プロジェクタ１１００は、偏光照明装置１１１０と、投射光学系１１６０と、偏光ビームスプリッタ１１４０（偏光光束反射面１１４１を含む）と、ダイクロイックミラー１１５１，１１５２と、ＲＧＢの各色に対応した、光変調器としての本発明の反射型液晶装置（１００Ｒ，１００Ｇ，１００Ｂ）と、を有する。
【０１３１】
図示されるように、偏光照明装置１１１０がシステム光軸ＰＬに沿って配置されている。この偏光照明装置１１１０において、ランプ１１１２からの出射光は、リフレクタ１１１４による反射で略平行な光束となって、第１のインテグレータレンズ１１２０に入射する。これにより、ランプ１１１２からの出射光は、複数の中間光束に分割される。この分割された中間光束は、第２のインテグレータレンズを光入射側に有する偏光変換素子１１３０によって、偏光方向が略々揃った一種類の偏光光束（ｓ偏光光束）に変換されて、偏光照明装置１１１０から出射されることとなる。
【０１３２】
偏光照明装置１１１０から出射されたｓ偏光光束は、偏光ビームスプリッタ１１４０のｓ偏光光束反射面１１４１によって反射される。この反射光束のうち、青色光（Ｂ）の光束がダイクロイックミラー１１５１の青色光反射層にて反射され、反射型の液晶装置１００Ｂによって変調される。また、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、赤色光（Ｒ）の光束は、ダイクロイックミラー１１５２の赤色光反射層にて反射され、反射型の液晶装置１００Ｒによって変調される。
【０１３３】
一方、ダイクロイックミラー１１５１の青色光反射層を透過した光束のうち、緑色光（Ｇ）の光束は、ダイクロイックミラー１１５２の赤色光反射層を透過して、反射型の液晶装置１００Ｇによって変調される。
【０１３４】
このようにして、液晶装置１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ色光変調された赤色、緑色、青色の光は、ダイクロイックミラー１１５２、１１５１、偏光ビームスプリッタ１１４０によって順次合成された後、投射光学系１１６０によって、スクリーン１１７０に投射される。この携帯情報端末においても、上述の効果が得られる。
【０１３５】
以上説明したように、本発明によれば、簡素化された構成をもつシフトレジスタ回路において、データ転送時のレベル変動を抑制し、シフトレジスタ回路の性能をさらに改善することができ、また、電気光学装置の駆動回路の性能の向上（安定性向上）が実現される。また、小型で高速動作が可能であり、かつ信頼性に優れた電子機器が実現される。
【０１３６】
本発明は、上記の実施形態に限定されるものではなく、種々、変形が可能である。すなわち、本発明の技術的思想から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。
【０１３７】
例えば、ＭＯＳトランジスタの導電型を入れ替える等の変形は、すべて本発明の技術思想に属する。また、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また、シフトレジスタ回路、電子機器の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【０１３８】
本発明は、簡素化された構成をもつシフトレジスタ回路として有用であり、さらに、走査線駆動回路（Ｙドライバ）やデータ線駆動回路（Ｘドライバ）等の駆動回路、液晶装置等の電気光学装置、その電気光学装置を搭載する電子機器としても有用である。
【図面の簡単な説明】
【０１３９】
【図１】本発明の液晶装置の全体構成を示す図
【図２】図１の液晶装置におけるＹドライバの構成例を示す回路図
【図３】図３（Ａ），図３（Ｂ）は、図２のレベルシフト回路において、ラッチ回路の保持電圧が電源電圧と同じレベルになることを説明するための回路図
【図４】図２のシフトレジスタ回路において、初段のインバータの入出力端子間にコンデンサを接続したことによる効果を説明するための回路図
【図５】図５（Ａ）〜図５（Ｄ）は、インバータの入出力特性を調整することによって、ラッチされる転送データの電圧をさらに安定化させる効果について説明するための図
【図６】本実施形態のシフトレジスタ回路における各部の電圧波形を示す図
【図７】本発明のシフトレジスタ回路の他の例（ラッチ回路を構成するスイッチとしてトランスファーゲートを使用した例）を示す回路図
【図８】本発明のシフトレジスタ回路の他の例（ラッチ経路と、昇圧のための正帰還経路とが別々に設けられる例）を示す回路図
【図９】本発明のシフトレジスタ回路の他の例（図８の回路において、正帰還ループではなく保持コンデンサにて転送データをラッチする例）を示す回路図
【図１０】携帯端末（携帯電話端末）の斜視図
【図１１】本発明の液晶装置を用いた携帯情報端末（ＰＤＡ，パーソナルコンピュータ，ワードプロセッサ等）の斜視図
【図１２】本発明の反射型液晶装置を光変調器として用いたプロジェクタ（投射型表示装置）の要部の概略構成を示す図
【図１３】図１３（Ａ），図１３（Ｂ）は、液晶装置の要部構成を説明するための図
【図１４】図１４（Ａ），図１４（Ｂ）は、図１３（Ｂ）のＮＭＯＳトランジスタがＭＯＳダイオードとして機能する場合があることを説明するための回路図
【図１５】図１３（Ｂ）に示される転送単位回路中のＮＭＯＳトランジスタにおける、ゲート・ソース間の寄生容量の影響について説明するための回路図
【図１６】図１３（Ｂ）のシフトレジスタ回路における誤動作（転送データの誤ったラッチ）が生じる場合の各部の電圧波形を示す図
【符号の説明】
【０１４０】
ＲＧ１０，ＲＧ２０，ＲＧ３０  転送単位回路（レジスタ）、
ＩＮＶ１，ＩＮＶ２  インバータ、  ＣＰ１０  電圧安定化機能をもつコンデンサ、
Ｍ１０  トランスファースイッチを構成するＮＭＯＳトランジスタ、
Ｍ２０  ラッチ回路（および昇圧ルート）を構成するＰＭＯＳトランジスタ、
ＢＦ１０  走査線駆動用のバッファ回路、
ＣＫ，／ＣＫ  シフトレジスタ回路の駆動信号（転送制御クロック）、
ＷＬ０〜ＷＬｎ  走査線、ＤＬ０〜ＤＬｎ  データ線、  ＲＴ  昇圧ルート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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