(57)【要約】【課題】ｄｖ／ｄｔ過渡信号による誤動作を防止したパワーデバイスの駆動回路を実現する半導体装置において、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現する。【解決手段】第１の論理値および上記第１の論理値と排他的関係にある第２の論理値の間でレベル遷移する第１の入力信号が入力され、さらに第２の入力信号または上記第２の入力信号に加えて第３の入力信号も入力され、上記第１の入力信号が上記第１の論理値から上記第２の論理値へとレベル遷移する際に第１のパルス（オン信号）を出力し、上記第１の入力信号が上記第２の論理値から上記第１の論理値へとレベル遷移する際に第２のパルス（オフ信号）を出力し、上記第２または第３の入力信号が入力された場合には、上記第１および第２のパルスを同時に出力する。【選択図】図３
2008035544.tif 000002
【特許請求の範囲】
【請求項１】
第１の論理値および前記第１の論理値と排他的関係にある第２の論理値の間でレベル遷移する第１の入力信号が入力され、
さらに第２の入力信号または前記第２の入力信号に加えて第３の入力信号も入力され、
前記第１の入力信号が前記第１の論理値から前記第２の論理値へとレベル遷移する際に第１のパルスを出力し、
前記第１の入力信号が前記第２の論理値から前記第１の論理値へとレベル遷移する際に第２のパルスを出力し、
前記第２または第３の入力信号が入力された場合には、前記第１および第２のパルスを同時に出力する、
パルス発生回路。
【請求項２】
請求項１に記載のパルス発生回路であって、
前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、
前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、
前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を出力する第１の論理積素子と、
前記第１の論理積素子の出力および前記第１の論理値が入力され、前記第２の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理和を前記第２のパルスとして出力する第１の論理和素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、
前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を出力する第２の論理積素子と、
前記第２の論理積素子の出力および前記第１の論理値が入力され、前記第３の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理和を前記第１のパルスとして出力する第２の論理和素子と、
を備えるパルス発生回路。
【請求項３】
請求項２に記載のパルス発生回路であって、
前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、
前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、
前記第１の論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路と前記第１のＮＡＮＤ回路の出力が入力される第４のインバータ回路とからなり、
前記第１の論理和素子は、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理和を論理反転して出力する第１のＮＯＲ回路と前記第１のＮＯＲ回路の出力が入力される第５のインバータ回路とからなり、
前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第６のインバータ回路からなり、
前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第７のインバータ回路と前記第７のインバータ回路の出力を論理反転して出力する第８のインバータ回路とからなり、
前記第２の論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第２のＮＡＮＤ回路と前記第２のＮＡＮＤ回路の出力が入力される第９のインバータ回路とからなり、
前記第２の論理和素子は、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理和を論理反転して出力する第２のＮＯＲ回路と前記第２のＮＯＲ回路の出力が入力される第１０のインバータ回路とからなる、
パルス発生回路。
【請求項４】
請求項１に記載のパルス発生回路であって、
前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、
前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、
前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を論理反転して出力する第１の反転論理積素子と、
前記第１の反転論理積素子の出力および前記第２の論理値が入力され、前記第２の入力信号が与えられたときには前記第２の論理値に代わって前記第１の論理値が入力され、前記第１の反転論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して前記第２のパルスとして出力する第２の反転論理積素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、
前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を論理反転して出力する第３の反転論理積素子と、
前記第３の反転論理積素子の出力および前記第２の論理値が入力され、前記第３の入力信号が与えられたときには前記第２の論理値に代わって前記第１の論理値が入力され、前記第３の反転論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して前記第１のパルスとして出力する第４の反転論理積素子と、
を備えるパルス発生回路。
【請求項５】
請求項４に記載のパルス発生回路であって、
前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、
前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、
前記第１の反転論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路からなり、
前記第２の反転論理積素子は、前記第１の反転論理積素子の出力および前記第１もしくは第２の論理値が入力される第２のＮＡＮＤ回路からなり、
前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第４のインバータ回路からなり、
前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第５のインバータ回路と前記第５のインバータ回路の出力を論理反転して出力する第６のインバータ回路とからなり、
前記第３の反転論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第３のＮＡＮＤ回路からなり、
前記第４の反転論理積素子は、前記第３の反転論理積素子の出力および前記第１もしくは第２の論理値が入力される第４のＮＡＮＤ回路からなる、
パルス発生回路。
【請求項６】
請求項１に記載のパルス発生回路であって、
前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、
前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、
前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を出力する第１の論理積素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、
前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、
前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を出力する第２の論理積素子と、
前記第２の論理積素子の出力および前記第１の論理値が入力され、前記第２の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理積を第１の遅延量だけ遅延させつつ出力する第３の論理積素子と、
前記第１の論理値の論理反転したものおよび前記第１の論理積素子の出力が入力され、前記第２の入力信号が与えられたときには前記第１の論理値の論理反転したものに代わって前記第２の論理値の論理反転したものが入力され、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理反転したものの論理積を前記第１の遅延量だけ遅延させつつ出力する第４の論理積素子と、
前記第３および第４の論理積素子の出力が入力され、前記第３および第４の論理積素子の出力の論理和を第２の遅延量だけ遅延させつつ前記第２のパルスとして出力し、前記第２の入力信号が与えられたときには、前記第２のパルスを前記第１のパルスと同時に出力する論理和素子と、
前記第２の論理積素子の出力が入力され、前記第２の論理積素子の出力を前記第１の遅延量だけ遅延させつつ出力する第３の遅延素子と、
前記第３の遅延素子の出力が入力され、前記第３の遅延素子の出力を前記第２の遅延量だけ遅延させつつ前記第１のパルスとして出力する第４の遅延素子と、
を備えるパルス発生回路。
【請求項７】
請求項６に記載のパルス発生回路であって、
前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、
前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、
前記第１の論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路と前記第１のＮＡＮＤ回路の出力が入力される第４のインバータ回路とからなり、
前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第５のインバータ回路からなり、
前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第６のインバータ回路と前記第６のインバータ回路の出力を論理反転して出力する第７のインバータ回路とからなり、
前記第２の論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第２のＮＡＮＤ回路と前記第２のＮＡＮＤ回路の出力が入力される第８のインバータ回路とからなり、
前記第３の論理積素子は、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して出力する第３のＮＡＮＤ回路と前記第３のＮＡＮＤ回路の出力が入力される第９のインバータ回路とからなり、
前記第４の論理積素子は、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理反転したものの論理積を論理反転して出力する第４のＮＡＮＤ回路と前記第４のＮＡＮＤ回路の出力が入力される第１０のインバータ回路とからなり、
前記論理和素子は、前記第３の論理積素子の出力および前記第４の論理積素子の出力の論理和を論理反転して出力する第１のＮＯＲ回路と前記第１のＮＯＲ回路の出力が入力される第１１のインバータ回路とからなり、
前記第３の遅延素子は、前記第２の論理積素子の出力および前記第２の論理値の論理積を論理反転して出力する第５のＮＡＮＤ回路と前記第５のＮＡＮＤ回路の出力が入力される第１２のインバータ回路とからなり、
前記第４の遅延素子は、前記第３の遅延素子の出力および前記第１の論理値の論理和を論理反転して出力する第２のＮＯＲ回路と前記第２のＮＯＲ回路の出力が入力される第１３のインバータ回路とからなる、
パルス発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ｄｖ／ｄｔ過渡信号による誤動作を防止したパワーデバイスの駆動回路等に用いられるパルス発生回路に関する。
【背景技術】
【０００２】
図７に従来のパワーデバイスの駆動回路を含む半導体装置１００の回路構成を示す。図７においては、接地電位ＣＯＭに対して電源電位Ｖｄｄを供給する電源２０が設けられ、電源電位Ｖｄｄと接地電位ＣＯＭとの間にＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）等のパワーデバイス１７および１８がトーテムポール接続されたハーフブリッジ型パワーデバイス１９が設けられている。また、パワーデバイス１７および１８には、フリーホイールダイオードＤ１およびＤ２が逆並列接続されている。そして、パワーデバイス１７およびパワーデバイス１８の接続点Ｎ１と接地電位ＣＯＭとの間には負荷（モータなどの誘導性負荷）２１が接続されている。
【０００３】
パワーデバイス１７は、接続点Ｎ１の電位を基準電位とし、当該基準電位と電源２０が供給する電源電位Ｖｄｄとの間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼称される。一方、パワーデバイス１８は、低電位側パワーデバイスと呼称される。
【０００４】
また、図７に示す半導体装置１００は、高電位側パワーデバイス駆動回路ＨＤと、低電位側パワーデバイスの駆動回路ＬＤとを備えているが、低電位側パワーデバイスの駆動回路ＬＤについては本願発明と関係が薄いので説明を省略する。
【０００５】
以下に高電位側パワーデバイスの構成について説明する。外部に設けられたマイクロコンピュータなどから与えられる入力信号に応じて、パルス状のオン，オフ信号を発生させるパルス発生回路１の２つの出力はレベルシフトトランジスタであるＮ型高耐圧電界効果トランジスタ（High-voltage N-channel MOS：ＨＮＭＯＳトランジスタと呼称）２および３のゲート電極に接続されている。ＨＮＭＯＳトランジスタ２および３のドレイン電極はそれぞれ、抵抗４および５の一端に接続されるとともに、インバータ回路６および７の入力にも接続されている。また、ＨＮＭＯＳトランジスタ２および３のソース電極にはともに接地電位ＣＯＭが与えられている。
【０００６】
そして、インバータ回路６および７の出力は、非反転入力型のセットリセットフリップフロップ回路１０のセット入力およびリセット入力に接続されている。当該セットリセットフリップフロップ回路１０の出力ＱはＮＭＯＳトランジスタ１２のゲート電極に接続されるとともに、インバータ回路１１の入力にも接続される。また、インバータ回路１１の出力はＮＭＯＳトランジスタ１３のゲート電極に接続されている。ＮＭＯＳトランジスタ１２のソース電極は、ＮＭＯＳトランジスタ１３のドレイン電極に接続されるとともに、パワーデバイス１７のゲート電極にも接続されている。そして、ＮＭＯＳトランジスタ１２のドレイン電極と接続点Ｎ１との間には高電位側電源１６が設けられている。
【０００７】
なお、抵抗４および５の他端はＮＭＯＳトランジスタ１２のドレイン電極側、すなわち高電位側電源１６の正電位出力に接続されている。また、ＮＭＯＳトランジスタ１３のソース電極側、すなわち高電位側電源１６の負電位出力はダイオード８のアノードに接続されるとともにダイオード９のアノードにも接続され、ダイオード８および９のカソードはそれぞれＨＮＭＯＳトランジスタ２および３のドレイン電極に接続されている。
【０００８】
このような高電位側パワーデバイスの駆動回路ＨＤでは、ハーフブリッジ型パワーデバイス１９のスイッチング状態によって、接続点Ｎ１からダイオード８および９のアノードに至るライン（ラインＬ１と呼称）に、速い電圧変化の伝搬信号であるｄｖ／ｄｔ過渡信号が発生する。そしてＨＮＭＯＳトランジスタ２および３のドレイン−ソース間には寄生容量Ｃが存在するので、寄生容量Ｃとｄｖ／ｄｔ過渡信号との積で得られる電流（ｄｖ／ｄｔ電流と呼称）がＨＮＭＯＳトランジスタ２および３に同時に流れる。
【０００９】
さらに、ＨＮＭＯＳトランジスタ２および３に流れるｄｖ／ｄｔ電流は、通常のスイッチング時に流れる電流と同レベルであるため、抵抗４および５に同時に電圧降下が生じる。その結果、セットリセットフリップフロップ回路１０のセット入力およびリセット入力として同時に“Ｈ（正論理における正値）”が与えられることになる。一般に非反転入力型のセットリセットフリップフロップ回路１０のセット入力およびリセット入力に同時に“Ｈ”が入力されるのは禁止されており、予測のつかない動作、つまり誤動作を発生させることになる。
【００１０】
このような誤動作を防止するために、図８に示すような組み合わせ論理回路を用いて、パルス発生回路１のオン、オフ信号をレベルシフトするレベルシフト回路２５とセットリセットフリップフロップ回路１０との間に保護回路２６ｂを挿入する。保護回路２６ｂの構成は以下のようなものである。すなわち、オン信号をレベルシフトした信号であり、インバータ回路７の出力でもある第１のレベルシフト済み信号が両入力端子に入力されるＮＡＮＤ回路Ｇ１０１と、オフ信号をレベルシフトした信号であり、インバータ回路６の出力でもある第２のレベルシフト済み信号が両入力端子に入力されるＮＡＮＤ回路Ｇ１２１と、第１および第２のレベルシフト済み信号が入力されるＮＡＮＤ回路Ｇ１１１とが、その初段に設けられている。また、ＮＡＮＤ回路Ｇ１０１には直列接続されたインバータ回路Ｇ１０２，Ｇ１０４が、ＮＡＮＤ回路Ｇ１２１には直列接続されたインバータ回路Ｇ１２２，Ｇ１２４が、ＮＡＮＤ回路Ｇ１１１にはインバータ回路Ｇ１１２が、それぞれ接続されている。そして、インバータ回路Ｇ１０４，Ｇ１１２の出力はＮＯＲ回路Ｇ１３に入力され、インバータ回路Ｇ１２４，Ｇ１１２の出力はＮＯＲ回路Ｇ１４に入力される。これらＮＯＲ回路Ｇ１３，Ｇ１４の出力が、それぞれセットリセットフリップフロップ回路１０へのセット信号およびリセット信号となる。
【００１１】
さて、ｄｖ／ｄｔ過渡信号がラインＬ１に流れると、第１および第２のレベルシフト済み信号がこの保護回路２６ｂに同時に入力される。このとき、ＮＡＮＤ回路Ｇ１０１、インバータ回路Ｇ１０２，Ｇ１０４を通過した信号およびＮＡＮＤ回路Ｇ１２１、インバータ回路Ｇ１２２，Ｇ１２４を通過した信号とＮＡＮＤ回路Ｇ１１１、インバータ回路Ｇ１１２を通過した信号とではその論理値が逆になっているので、ＮＯＲ回路Ｇ１３がセットリセットフリップフロップ回路１０へのセット信号の出力を防ぐ。ＮＯＲ回路Ｇ１４も同様にしてセットリセットフリップフロップ回路１０へのリセット信号の出力を防ぐ。よって、セットリセットフリップフロップ回路１０の誤動作を防止することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、保護回路２６ｂを構成する各論理回路にはゲート遅延が存在する。よって、このゲート遅延を厳密に考慮した場合には、保護回路２６ｂは必ずしもセットリセットフリップフロップ回路１０の誤動作を防止できるわけではない。すなわち、ＮＡＮＤ回路Ｇ１０１、インバータ回路Ｇ１０２，Ｇ１０４を通過した信号およびＮＡＮＤ回路Ｇ１２１、インバータ回路Ｇ１２２，Ｇ１２４を通過した信号とＮＡＮＤ回路Ｇ１１１、インバータ回路Ｇ１１２を通過した信号とでは、通過する論理回路の数が異なるので、過渡的ハザードが生じてしまう。
【００１３】
このことを図９に示すタイミングチャートを用いて説明する。ｄｖ／ｄｔ過渡信号がラインＬ１に流れるとまず、ＨＮＭＯＳトランジスタ２および３の寄生容量を通して変位電流が流れ、この変位電流と抵抗４および５とによる電圧降下によりインバータ回路６，７の入力端であるＶＲ１，ＶＲ２における電位が下がる。そして、ＶＲ１，ＶＲ２における電位がインバータ回路６，７の“Ｌ（正論理における負値）”の論理閾値を下回ると、インバータ回路６，７の出力端であるＢ，Ｃにおける論理値が反転する。図９においては、この期間をＴｖとして示している。
【００１４】
さて、Ｂ，Ｃにおける論理値が“Ｌ”から“Ｈ”へと変化すると、インバータ回路Ｇ１０４，Ｇ１２４の出力端であるＤ，Ｅ、インバータ回路Ｇ１１２の出力端であるＦ、およびＮＯＲ回路Ｇ１３，Ｇ１４の出力端であるＧ，Ｈ、の各点における論理値がそれぞれ変化する。ここで、ＢからＤまでおよびＣからＥまでは３ゲート存在し、Ｂ，ＣからＦまでは２ゲート存在する。よって、Ｆにおける論理値が先に“Ｌ”から“Ｈ”へと変化し、１ゲート分遅れてＤ，Ｅにおける論理値が“Ｈ”から“Ｌ”へと変化する。このときは、ＮＯＲ回路Ｇ１３，Ｇ１４への入力が同時に“Ｌ”となることはないので問題はない。
【００１５】
一方、Ｂ，Ｃにおける論理値が“Ｈ”から“Ｌ”へと変化すると、Ｆにおける論理値が先に“Ｈ”から“Ｌ”へと変化し、１ゲート分遅れてＤ，Ｅにおける論理値が“Ｌ”から“Ｈ”へと変化する。このときは、ＮＯＲ回路Ｇ１３，Ｇ１４への入力が同時に“Ｌ”となる期間Ｔｄが生じてしまう。この期間ＴｄのＤ，Ｅ，Ｆにおける“Ｌ”がＮＯＲ回路Ｇ１３，Ｇ１４を（１ゲート分）通過してＧ，Ｈへと伝わり、セットリセットフリップフロップ回路１０へのセット信号およびリセット信号を同時に入力させてしまうことになる。
【００１６】
このような過渡的ハザードは、論理回路を構成するトランジスタ等の素子の改良にともなってゲート遅延時間が減少することにより改善されるとも考えられるが、セットリセットフリップフロップ回路１０のセット信号およびリセット信号による論理変化の速度も同時に向上するので、根本的な解決にはならない。よって、この従来の保護回路では、セットリセットフリップフロップ回路１０の誤動作を完全には防止することができない。
【００１７】
また、保護回路２６ｂとは別に、パルス発生回路１においても問題が存在する。従来のパルス発生回路１ｄは、図１０に示すような構成の回路である。すなわち、入力信号がインバータ回路Ｇ２００およびＧ２０１に入力され、インバータ回路Ｇ２０１にはさらにインバータ回路Ｇ２０２が直列接続されている。そして、インバータ回路Ｇ２００およびＧ２０２の出力はＮＡＮＤ回路Ｇ２０３に入力され、ＮＡＮＤ回路Ｇ２０３の出力がインバータ回路Ｇ２０４を介してオフ信号として出力される。また、インバータ回路Ｇ２００の出力がインバータ回路Ｇ２１０およびＧ２１１に入力され、インバータ回路Ｇ２１１にはさらにインバータ回路Ｇ２１２が直列接続されている。そして、インバータ回路Ｇ２１０およびＧ２１２の出力はＮＡＮＤ回路Ｇ２１３に入力され、ＮＡＮＤ回路Ｇ２１３の出力がインバータ回路Ｇ２１４を介してオン信号として出力される。
【００１８】
このパルス発生回路１ｄでは、インバータの遅延時間と信号の通過するインバータ数の違いとを利用している。すなわち、入力信号の“Ｈ”から“Ｌ”への変化がインバータ回路Ｇ２００およびインバータ回路Ｇ２０１，Ｇ２０２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２０３がパルス状の“Ｌ”を出力することにより、インバータ回路Ｇ２０４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオフ信号が生成される。また同様に、入力信号の“Ｌ”から“Ｈ”への変化がインバータ回路Ｇ２１０およびインバータ回路Ｇ２１１，Ｇ２１２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２１３がパルス状の“Ｌ”を出力し、インバータ回路Ｇ２１４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオン信号が生成される。図１１はこの様子を示すタイミングチャートである。なお、パルス状のオン信号およびオフ信号のエッジトリガーによりパワーデバイス１７を動作させているのは、パワーの消費を最小限に抑えるためである。
【００１９】
さて、このパルス発生回路１ｄでは、上記のような構成であるために、オン信号とオフ信号とを同時に発生させることはできない。よって、保護回路２６ｂの動作チェックを行う場合には、外部からｄｖ／ｄｔ過渡信号を印加するしかなく、試験に手間がかかっていた。
【００２０】
そこで、この発明の課題は、セットリセットフリップフロップ回路へのセット信号およびリセット信号を同時に入力させてしまうことのない保護回路を実現することと、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現することにある。
【課題を解決するための手段】
【００２１】
請求項１に記載の発明は、第１の論理値および前記第１の論理値と排他的関係にある第２の論理値の間でレベル遷移する第１の入力信号が入力され、さらに第２の入力信号または前記第２の入力信号に加えて第３の入力信号も入力され、前記第１の入力信号が前記第１の論理値から前記第２の論理値へとレベル遷移する際に第１のパルスを出力し、前記第１の入力信号が前記第２の論理値から前記第１の論理値へとレベル遷移する際に第２のパルスを出力し、前記第２または第３の入力信号が入力された場合には、前記第１および第２のパルスを同時に出力する。
【００２２】
請求項２に記載の発明は、請求項１に記載のパルス発生回路であって、前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を出力する第１の論理積素子と、前記第１の論理積素子の出力および前記第１の論理値が入力され、前記第２の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理和を前記第２のパルスとして出力する第１の論理和素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を出力する第２の論理積素子と、前記第２の論理積素子の出力および前記第１の論理値が入力され、前記第３の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理和を前記第１のパルスとして出力する第２の論理和素子とを備える。
【００２３】
請求項３に記載の発明は、請求項２に記載のパルス発生回路であって、前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、前記第１の論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路と前記第１のＮＡＮＤ回路の出力が入力される第４のインバータ回路とからなり、前記第１の論理和素子は、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理和を論理反転して出力する第１のＮＯＲ回路と前記第１のＮＯＲ回路の出力が入力される第５のインバータ回路とからなり、前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第６のインバータ回路からなり、前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第７のインバータ回路と前記第７のインバータ回路の出力を論理反転して出力する第８のインバータ回路とからなり、前記第２の論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第２のＮＡＮＤ回路と前記第２のＮＡＮＤ回路の出力が入力される第９のインバータ回路とからなり、前記第２の論理和素子は、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理和を論理反転して出力する第２のＮＯＲ回路と前記第２のＮＯＲ回路の出力が入力される第１０のインバータ回路とからなる。
【００２４】
請求項４に記載の発明は、請求項１に記載のパルス発生回路であって、前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を論理反転して出力する第１の反転論理積素子と、前記第１の反転論理積素子の出力および前記第２の論理値が入力され、前記第２の入力信号が与えられたときには前記第２の論理値に代わって前記第１の論理値が入力され、前記第１の反転論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して前記第２のパルスとして出力する第２の反転論理積素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を論理反転して出力する第３の反転論理積素子と、前記第３の反転論理積素子の出力および前記第２の論理値が入力され、前記第３の入力信号が与えられたときには前記第２の論理値に代わって前記第１の論理値が入力され、前記第３の反転論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して前記第１のパルスとして出力する第４の反転論理積素子とを備える。
【００２５】
請求項５に記載の発明は、請求項４に記載のパルス発生回路であって、前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、前記第１の反転論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路からなり、前記第２の反転論理積素子は、前記第１の反転論理積素子の出力および前記第１もしくは第２の論理値が入力される第２のＮＡＮＤ回路からなり、前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第４のインバータ回路からなり、前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第５のインバータ回路と前記第５のインバータ回路の出力を論理反転して出力する第６のインバータ回路とからなり、前記第３の反転論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第３のＮＡＮＤ回路からなり、前記第４の反転論理積素子は、前記第３の反転論理積素子の出力および前記第１もしくは第２の論理値が入力される第４のＮＡＮＤ回路からなる。
【００２６】
請求項６に記載の発明は、請求項１に記載のパルス発生回路であって、前記第１の入力信号が入力され、前記第１の入力信号を論理反転して出力する第１の反転素子と、前記第１の入力信号が入力され、前記第１の入力信号を前記第１の反転素子の出力に遅延して出力する第１の遅延素子と、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力され、前記第１の反転素子の出力および前記第１の遅延素子の出力の論理積を出力する第１の論理積素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を論理反転して出力する第２の反転素子と、前記第１の反転素子の出力が入力され、前記第１の反転素子の出力を前記第２の反転素子の出力に遅延して出力する第２の遅延素子と、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力され、前記第２の反転素子の出力および前記第２の遅延素子の出力の論理積を出力する第２の論理積素子と、前記第２の論理積素子の出力および前記第１の論理値が入力され、前記第２の入力信号が与えられたときには前記第１の論理値に代わって前記第２の論理値が入力され、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理積を第１の遅延量だけ遅延させつつ出力する第３の論理積素子と、前記第１の論理値の論理反転したものおよび前記第１の論理積素子の出力が入力され、前記第２の入力信号が与えられたときには前記第１の論理値の論理反転したものに代わって前記第２の論理値の論理反転したものが入力され、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理反転したものの論理積を前記第１の遅延量だけ遅延させつつ出力する第４の論理積素子と、前記第３および第４の論理積素子の出力が入力され、前記第３および第４の論理積素子の出力の論理和を第２の遅延量だけ遅延させつつ前記第２のパルスとして出力し、前記第２の入力信号が与えられたときには、前記第２のパルスを前記第１のパルスと同時に出力する論理和素子と、前記第２の論理積素子の出力が入力され、前記第２の論理積素子の出力を前記第１の遅延量だけ遅延させつつ出力する第３の遅延素子と、前記第３の遅延素子の出力が入力され、前記第３の遅延素子の出力を前記第２の遅延量だけ遅延させつつ前記第１のパルスとして出力する第４の遅延素子とを備える。
【００２７】
請求項７に記載の発明は、請求項６に記載のパルス発生回路であって、前記第１の反転素子は、前記第１の入力信号を論理反転して出力する第１のインバータ回路からなり、前記第１の遅延素子は、前記第１の入力信号を論理反転して出力する第２のインバータ回路と前記第２のインバータ回路の出力を論理反転して出力する第３のインバータ回路とからなり、前記第１の論理積素子は、前記第１の反転素子の出力および前記第１の遅延素子の出力が入力される第１のＮＡＮＤ回路と前記第１のＮＡＮＤ回路の出力が入力される第４のインバータ回路とからなり、前記第２の反転素子は、前記第１の反転素子の出力を論理反転して出力する第５のインバータ回路からなり、前記第２の遅延素子は、前記第１の反転素子の出力を論理反転して出力する第６のインバータ回路と前記第６のインバータ回路の出力を論理反転して出力する第７のインバータ回路とからなり、前記第２の論理積素子は、前記第２の反転素子の出力および前記第２の遅延素子の出力が入力される第２のＮＡＮＤ回路と前記第２のＮＡＮＤ回路の出力が入力される第８のインバータ回路とからなり、前記第３の論理積素子は、前記第２の論理積素子の出力および前記第１もしくは第２の論理値の論理積を論理反転して出力する第３のＮＡＮＤ回路と前記第３のＮＡＮＤ回路の出力が入力される第９のインバータ回路とからなり、前記第４の論理積素子は、前記第１の論理積素子の出力および前記第１もしくは第２の論理値の論理反転したものの論理積を論理反転して出力する第４のＮＡＮＤ回路と前記第４のＮＡＮＤ回路の出力が入力される第１０のインバータ回路とからなり、前記論理和素子は、前記第３の論理積素子の出力および前記第４の論理積素子の出力の論理和を論理反転して出力する第１のＮＯＲ回路と前記第１のＮＯＲ回路の出力が入力される第１１のインバータ回路とからなり、前記第３の遅延素子は、前記第２の論理積素子の出力および前記第２の論理値の論理積を論理反転して出力する第５のＮＡＮＤ回路と前記第５のＮＡＮＤ回路の出力が入力される第１２のインバータ回路とからなり、前記第４の遅延素子は、前記第３の遅延素子の出力および前記第１の論理値の論理和を論理反転して出力する第２のＮＯＲ回路と前記第２のＮＯＲ回路の出力が入力される第１３のインバータ回路とからなる。
【発明の効果】
【００２８】
請求項１に記載の発明によれば、第１の入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第２および第３の入力信号を与えることによって同時にパルスを取り出すことができる。
【００２９】
請求項２に記載の発明によれば、第１および第２の論理和素子からそれぞれ第１の入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第２および第３の入力信号を与えることによって、第１および第２の論理和素子からそれぞれ第２および第３の入力信号を与えた期間に応じた信号を取り出すことができ、第２および第３の入力信号を同時に与えれば第１および第２の論理和素子から同時に出力信号を取り出すことができる。
【００３０】
請求項３に記載の発明によれば、請求項２に記載のパルス発生回路をＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路で実現することができ、ＩＣ化に適する。
【００３１】
請求項４に記載の発明によれば、第２および第４の反転論理積素子からそれぞれ第１の入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第２および第３の入力信号を与えることによって、第２および第４の反転論理積素子からそれぞれ第２および第３の入力信号を与えた期間に応じた信号を取り出すことができ、第２および第３の入力信号を同時に与えれば第２および第４の反転論理積素子から同時に出力信号を取り出すことができる。
【００３２】
請求項５に記載の発明によれば、請求項４に記載のパルス発生回路をＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路で実現することができ、ＩＣ化に適する。
【００３３】
請求項６に記載の発明によれば、第４の遅延素子および論理和素子からそれぞれ第１の入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第２の入力信号を与えることによって、第４の遅延素子および論理和素子から同時に第１の入力信号の一方向へのレベル遷移に応じたパルスを取り出すことができる。
【００３４】
請求項７に記載の発明によれば、請求項６に記載のパルス発生回路をＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路で実現することができ、ＩＣ化に適する。また、第３の論理積素子、第３および第４の遅延素子並びに論理和素子については第２の論理積素子からみて同じ段数に並列的に位置する回路を同種類の回路で構成するので、並列的に位置する各経路のゲート遅延の量を揃えることができ、第４の遅延素子および論理和素子から同時にパルスを取り出すことができる。
【発明を実施するための最良の形態】
【００３５】
＜実施の形態１＞
本実施の形態は、セットリセットフリップフロップ回路へのセット信号およびリセット信号を同時に入力させてしまうことのない保護回路を実現するものである。図１はこの発明の実施の形態１に係る保護回路２６ａを示す図である。保護回路２６ａの周辺の回路構成は、図７および図８に示したパワーデバイス駆動回路を含む半導体装置１００と同じである。
【００３６】
さて図１において、インバータ回路７（オン信号が入力されるＨＮＭＯＳトランジスタ３に接続されているので、図中には「オン」と表記）の出力は、まず保護回路２６ａ内のＮＡＮＤ回路Ｇ１０１の両入力端子に入力される。また、インバータ回路６（オフ信号が入力されるＨＮＭＯＳトランジスタ２に接続されているので、図中には「オフ」と表記）の出力は、まず保護回路２６ａ内のＮＡＮＤ回路Ｇ１２１の両入力端子に入力される（よってＮＡＮＤ回路Ｇ１０１，Ｇ１２１はどちらもインバータ回路として機能する）。さらに、インバータ回路６，７の両出力は、ＮＡＮＤ回路Ｇ１１１にも入力される。ＮＡＮＤ回路Ｇ１０１の出力はインバータ回路Ｇ１０２に、ＮＡＮＤ回路Ｇ１１１の出力はインバータ回路Ｇ１１２に、ＮＡＮＤ回路Ｇ１２１の出力はインバータ回路Ｇ１２２に、それぞれ入力される。
【００３７】
インバータ回路Ｇ１０２の出力は、ＮＯＲ回路Ｇ１０３の両入力端子に入力され、インバータ回路Ｇ１２２の出力は、ＮＯＲ回路Ｇ１２３の両入力端子に入力される（よってＮＯＲ回路Ｇ１０３，Ｇ１２３はどちらもインバータ回路として機能する）。また、ＮＯＲ回路Ｇ１０３の出力は、インバータ回路Ｇ１０４に入力され、ＮＯＲ回路Ｇ１２３の出力は、インバータ回路Ｇ１２４に入力される。そして、インバータ回路Ｇ１０４の出力は、インバータ回路Ｇ１０５に入力され、インバータ回路Ｇ１２４の出力は、インバータ回路Ｇ１２５に入力される。
【００３８】
一方、インバータ回路Ｇ１１２の出力は、ＮＯＲ回路Ｇ１６１の両入力端子に入力され、また、ＮＯＲ回路Ｇ１５１の一方の入力端子にも入力される（よってＮＯＲ回路Ｇ１６１はインバータ回路として機能する）。ＮＯＲ回路Ｇ１６１の出力は、インバータ回路Ｇ１６２に入力され、インバータ回路Ｇ１６２の出力は、ＮＯＲ回路Ｇ１５１の他方の入力端子に入力される。そして、ＮＯＲ回路Ｇ１５１の出力は、インバータ回路Ｇ１５２に入力される。
【００３９】
そして、インバータ回路Ｇ１０５およびＧ１５２の出力が、ＮＯＲ回路Ｇ１３に入力され、インバータ回路Ｇ１２５およびＧ１５２の出力が、ＮＯＲ回路Ｇ１４に入力される。ＮＯＲ回路Ｇ１３，Ｇ１４の出力は、それぞれセットリセットフリップフロップ回路１０へのセット信号、リセット信号となっている。
【００４０】
次に、保護回路２６ａの動作について説明する。本願では説明の便宜上、正論理を採用するが、もちろん負論理を採用することも構わない。
【００４１】
まず、パルス発生回路１において、オン信号もオフ信号も出力されない場合を考える。この場合、ＶＲ１，ＶＲ２での電位は高電位側電源１６の電位と同じとなり、インバータ回路６，７には“Ｈ”が入力されることになる。よって、インバータ回路６，７はそれぞれこれを反転して“Ｌ”を出力し、出力された信号“Ｌ”は、ＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５の経路およびＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の経路を通って最終的には反転して“Ｈ”としてＮＯＲ回路Ｇ１３，Ｇ１４にそれぞれ入力される。一方、ＮＡＮＤ回路Ｇ１１１の入力にはインバータ回路６，７の出力した“Ｌ”がともに入力されるので、ＮＡＮＤ回路Ｇ１１１は“Ｈ”を出力し、その信号“Ｈ”はインバータ回路Ｇ１１２によって反転され“Ｌ”となる。インバータ回路Ｇ１１２の出力“Ｌ”は、ＮＯＲ回路Ｇ１６１およびインバータ回路Ｇ１６２において論理反転されることで“Ｌ”に戻り、結局、ＮＯＲ回路Ｇ１５１の両入力端子には“Ｌ”が入力される。よって、ＮＯＲ回路Ｇ１５１は“Ｈ”を出力し、この出力“Ｈ”はインバータ回路Ｇ１５２において反転されて“Ｌ”となる。
【００４２】
よって、パルス発生回路１においてオン信号もオフ信号も出力されない場合には、ＮＯＲ回路Ｇ１３，Ｇ１４にはどちらも“Ｈ”と“Ｌ”とが一つずつ入力されることになり、ＮＯＲ回路Ｇ１３，Ｇ１４の出力はどちらも“Ｌ”となる。
【００４３】
次に、パワーデバイス１７をオンさせる場合について考える。まず、パルス発生回路１からオン信号としてパルス状に“Ｈ”の電位を発生させる信号を、オフ信号として“Ｌ”の電位のままの信号を出力する。これにより、ＨＮＭＯＳトランジスタ３に接続された抵抗５に電圧降下が生じ、インバータ回路７に“Ｌ”のパルス状信号が入力される。一方、ＨＮＭＯＳトランジスタ２に接続された抵抗４には電圧降下が生じないので、インバータ回路６にはそれまでと同様“Ｈ”が入力される。
【００４４】
よって、パルス発生回路１からオン信号が発せられた場合、ＮＡＮＤ回路Ｇ１１１への入力は、一方が“Ｌ”で他方が“Ｈ”となる。このことから、ＮＡＮＤ回路Ｇ１１１の出力は“Ｈ”となる。しかし、ＮＡＮＤ回路Ｇ１１１の出力“Ｈ”は、インバータ回路６，７双方の出力が“Ｌ”であったそれまでの状態と同じであるので、インバータ回路Ｇ１１２の出力も“Ｌ”のまま変化することがない。その結果、ＮＯＲ回路Ｇ１６１を介したインバータ回路Ｇ１６２の出力も“Ｌ”であり、ＮＯＲ回路Ｇ１５１の入力が双方とも“Ｌ”となることから、ＮＯＲ回路Ｇ１５１の出力は“Ｈ”のままである。よってインバータ回路Ｇ１５２の出力も“Ｌ”のままである。
【００４５】
よって、オン信号により生じるセットリセットフリップフロップ回路１０への信号の変化は、ＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５の経路における論理反転によりもたらされるＮＯＲ回路Ｇ１３からのセット信号のみである。すなわち、インバータ回路Ｇ１０１にインバータ回路７からの“Ｈ”のパルス状信号が入力され、論理反転しつつインバータ回路Ｇ１０２〜Ｇ１０５を順次通過すると、ＮＯＲ回路Ｇ１３の一方の入力が“Ｌ”のパルス状信号となる。また、インバータ回路Ｇ１５２の出力も“Ｌ”であったので、ＮＯＲ回路Ｇ１３はパルス状の“Ｈ”を出力する。一方、インバータ回路６からの出力は“Ｌ”のまま変化がなく、ＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の経路における論理反転を経てもＮＯＲ回路Ｇ１４の出力は“Ｌ”のままである。
【００４６】
さて次に、パワーデバイス１７をオフさせる場合について考える。この場合は、パルス発生回路１からオン信号が発せられた場合の信号の変化が、ＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５の経路の代わりに、ＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の経路で生じると考えればよいだけなので、結局、ＮＯＲ回路Ｇ１４がパルス状の“Ｈ”を出力し、ＮＯＲ回路Ｇ１３の出力が“Ｌ”のままとなる。
【００４７】
以上が、オン信号およびオフ信号が正常に与えられた場合の保護回路２６ａの動作である。次に、ｄｖ／ｄｔ過渡信号が発生した場合の動作について、図２を用いて説明する。まず、ｄｖ／ｄｔ過渡信号がラインＬ１に印加されると、ＨＮＭＯＳトランジスタ２および３のドレイン−ソース間に存在する寄生容量Ｃとｄｖ／ｄｔ過渡信号との積で得られるｄｖ／ｄｔ電流が、ＨＮＭＯＳトランジスタ２および３に同時に流れる。このｄｖ／ｄｔ電流は、通常のスイッチング動作時に流れる電流と同程度の電流強度を有するため、抵抗４および５に同時に電圧降下が生じ、インバータ回路６，７からはともに“Ｈ”が出力されることになる。すなわち、パルス発生回路１からのオン信号およびオフ信号の代わりに、ｄｖ／ｄｔ過渡信号がインバータ回路６，７に同時に与えられたとも考えられる。なお図２に示したＣ，Ｂは、それぞれインバータ回路６，７の出力端での信号変化を示している。また、図２においては、抵抗４，５のＨＮＭＯＳトランジスタ２，３側の端部での電位の変化をＶＲ１，ＶＲ２として表しており、インバータ回路６，７の論理閾値を下回る期間をともにＴｖと表している。
【００４８】
この場合、ＮＡＮＤ回路Ｇ１１１の両入力端子には同時に“Ｈ”が入力されることになるので、ＮＡＮＤ回路Ｇ１１１は“Ｌ”を出力する。インバータ回路Ｇ１１２はＮＡＮＤ回路Ｇ１１１の出力した“Ｌ”を反転して“Ｈ”として出力する。図２に示したＦは、インバータ回路Ｇ１１２の出力端における電位の変化を示したものであり、Ｂ，Ｃにおける信号の変化よりもＮＡＮＤ回路Ｇ１１１およびインバータ回路Ｇ１１２の２ゲート分だけ遅れていることが示されている。
【００４９】
さて、インバータ回路Ｇ１１２の“Ｈ”の出力は、ＮＯＲ回路Ｇ１５１の一方の入力端子に入力されて、ＮＯＲ回路Ｇ１５１のそれまでの出力“Ｈ”を“Ｌ”に変化させる。そして、ＮＯＲ回路Ｇ１５１の出力の変化が、インバータ回路Ｇ１５２を介することによって、ＮＯＲ回路Ｇ１３の一方の入力を“Ｌ”から“Ｈ”へと変化させる。図２に示したＦａは、インバータ回路Ｇ１５２の出力端における電位の変化を示したものであり、Ｂ，Ｃにおける信号の変化よりもＮＡＮＤ回路Ｇ１１１、インバータ回路Ｇ１１２、ＮＯＲ回路Ｇ１５１およびインバータ回路Ｇ１５２の４ゲート分だけ遅れていることが示されている。
【００５０】
また、ＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５およびＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の経路でも、インバータ回路６，７の出力の変化が順次伝わり、図２に示すようにインバータ回路Ｇ１０５，Ｇ１２５の出力端であるＤａおよびＥａにおいて、Ｂ，Ｃにおける信号の変化よりもＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５またはＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の５ゲート分だけ遅れて“Ｈ”から“Ｌ”への変化が生じる。
【００５１】
さて、ｄｖ／ｄｔ過渡信号が消滅すると、インバータ回路６，７からは再び“Ｌ”が出力されることになる。すると、ＮＡＮＤ回路Ｇ１０１〜インバータ回路Ｇ１０５およびＮＡＮＤ回路Ｇ１２１〜インバータ回路Ｇ１２５の経路においては上記と同様、インバータ回路６，７の出力の変化が順次伝わり、図２に示すようにＤａおよびＥａにおいて、Ｂ，Ｃにおける信号の変化よりも５ゲート分だけ遅れて“Ｌ”から“Ｈ”への変化が生じる。また、ＮＡＮＤ回路Ｇ１１１の両入力端子には同時に“Ｌ”が入力されることになるので、ＮＡＮＤ回路Ｇ１１１は“Ｈ”を出力する。そして、インバータ回路Ｇ１１２はＮＡＮＤ回路Ｇ１１１の出力した“Ｈ”を反転して“Ｌ”として出力する。
【００５２】
さて、インバータ回路Ｇ１１２の“Ｌ”の出力は、ＮＯＲ回路Ｇ１５１の一方の入力端子に入力される。このときは、先のｄｖ／ｄｔ過渡信号発生時と違い、ＮＯＲ回路Ｇ１５１のそれまでの出力“Ｌ”を“Ｈ”に変化させることはない。なぜなら、インバータ回路Ｇ１６２の出力が、先のｄｖ／ｄｔ過渡信号発生時の信号変化によって“Ｌ”から“Ｈ”の状態に移行しており、インバータ回路Ｇ１１２の出力が“Ｌ”に変化しただけでは、ＮＯＲ回路Ｇ１５１の出力に変化が起きないからである。よって、ＮＯＲ回路Ｇ１５１の出力の“Ｌ”から“Ｈ”への変化は、図２に示すように、Ｆにおける“Ｈ”から“Ｌ”への変化がさらにＮＯＲ回路Ｇ１６１およびインバータ回路Ｇ１６２の２ゲート分通過した後になってからでないと起こらない。
【００５３】
すなわち、以上のような回路構成の下では、インバータ回路Ｇ１０５の出力（Ｄａ）およびインバータ回路Ｇ１２５の出力（Ｅａ）とインバータ回路Ｇ１５２の出力（Ｆａ）とが同時に“Ｌ”の状態をとることがない。図２を見れば分かるように、Ｆａにおける“Ｌ”から“Ｈ”への変化（アサート）は、Ｄａ，Ｅａにおける“Ｈ”から“Ｌ”への変化に対して必ず１ゲート分先んじ、Ｆａにおける“Ｈ”から“Ｌ”への変化（ネゲート）は、Ｄａ，Ｅａにおける“Ｌ”から“Ｈ”への変化に対して必ず１ゲート分遅れるからである。よって、インバータ回路Ｇ１０５およびＧ１２５の出力とインバータ回路Ｇ１５２の出力とが同時に“Ｌ”の状態をとることがないので、ＮＯＲ回路Ｇ１３およびＧ１４が“Ｈ”を出力することがない。
【００５４】
よって、ｄｖ／ｄｔ過渡信号が発生しても、セットリセットフリップフロップ回路１０に対してセット信号およびリセット信号を同時に出力することがなく、セットリセットフリップフロップ回路１０に誤動作を生じさせない。
【００５５】
なお、ここでは表示を簡単にするため、ＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路におけるゲート遅延量はいずれも等しいものとしたが、実際には各論理回路の種類ごとにゲート遅延量は異なってくる。
【００５６】
しかし、上記の構成のように、入力段からみて同じ段数に並列的に位置する回路を同種類の回路で構成しておけば、並列的に位置する各経路のゲート遅延の量を揃えることができ、インバータ回路６，７の出力するパルスが同じタイミングで入力されたときに、確実にＮＯＲ回路Ｇ１３，Ｇ１４からパルスを出力しないようにすることができる。なおそのとき、インバータ回路Ｇ１０５，Ｇ１２５における遅延量が、ＮＯＲ回路Ｇ１６１の遅延量とインバータ回路Ｇ１６２の遅延量との合計を超えないようにしなければならない。さもないと、インバータ回路Ｇ１０５およびＧ１２５の出力とインバータ回路Ｇ１５２の出力とが同時に“Ｌ”の状態をとってしまい、本願の目的が達成できなくなるからである。
【００５７】
本実施の形態に係る保護回路を用いれば、インバータ回路６，７の出力するパルスが互いにタイミングをずらして入力されたときには、おのおののパルスをＮＯＲ回路Ｇ１３，Ｇ１４から反転して出力することができる。また、インバータ回路６，７の出力するパルスが同じタイミングで入力されたときには、インバータ回路Ｇ１５２の出力がインバータ回路Ｇ１０５，Ｇ１２５の出力よりも早くアサートし、かつ遅くネゲートするので、ＮＯＲ回路Ｇ１３，Ｇ１４からパルスを出力しない。よって、セットリセットフリップフロップ回路１０への入力信号の保護回路として機能する。また、本実施の形態にかかる保護回路をパワーデバイスの駆動回路に適用することで、パワーデバイス１７，１８の動作時に発生するｄｖ／ｄｔ過渡信号に起因してインバータ回路６，７の出力が同時に与えられる場合であっても、すなわち、オン信号とオフ信号とが同時に与えられるといった異常事態であっても、保護回路のＮＯＲ回路Ｇ１３，Ｇ１４がパルスを出力することはない。よって、セットリセットフリップフロップ回路１０の誤動作を防止することができる。
【００５８】
また、本実施の形態に係る保護回路を用いれば、ＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路を用いて実現することができ、ＩＣ化に適する。また、入力段からみて同じ段数に並列的に位置する論理回路は同種類の論理回路で構成するので、並列的に位置する各経路のゲート遅延の量を揃えることができ、インバータ回路６，７からのパルスが同じタイミングで入力されたときに、確実にＮＯＲ回路Ｇ１３，Ｇ１４からパルスを出力しないようにすることができる。
【００５９】
なお、本実施の形態に係る保護回路の構成においては、ＮＡＮＤ回路Ｇ１０１およびインバータ回路Ｇ１０２がひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価であり、ＮＡＮＤ回路Ｇ１２１およびインバータ回路Ｇ１２２、ＮＯＲ回路Ｇ１０３およびインバータ回路Ｇ１０４、ＮＯＲ回路Ｇ１２３およびインバータ回路Ｇ１２４、ＮＯＲ回路Ｇ１６１およびインバータ回路Ｇ１６２についても同様に、ひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価である。また、ＮＡＮＤ回路Ｇ１１１およびインバータ回路Ｇ１１２がひとまとまりで、ある遅延量を有する一つのＡＮＤ素子を形成している構成と等価であり、ＮＯＲ回路Ｇ１５１およびインバータ回路Ｇ１５２についてもひとまとまりで、ある遅延量を有する一つのＯＲ素子を形成している構成と等価である。そしてこれらの遅延素子、ＡＮＤ素子およびＯＲ素子については、入力段からみて同じ段数に並列的に位置するもの同士が同じ遅延量を有している、と考えることができる。
【００６０】
＜実施の形態２＞
本実施の形態は、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現するものである。図３はこの発明の実施の形態２に係るパルス発生回路１ａを示す図である。パルス発生回路１ａの周辺の回路構成は、図７および図８に示したパワーデバイス駆動回路を含む半導体装置１００と同じである。
【００６１】
さて、図３において入力信号は、まずパルス発生回路１ａ内のインバータ回路Ｇ２００に入力される。また、入力信号はインバータ回路Ｇ２０１にも入力され、インバータ回路Ｇ２０１の出力は、インバータ回路Ｇ２０２に入力される。
【００６２】
そして、インバータ回路Ｇ２００の出力およびインバータ回路Ｇ２０２の出力はＮＡＮＤ回路Ｇ２０３に入力される。そして、ＮＡＮＤ回路Ｇ２０３の出力はインバータ回路Ｇ２０４を介して反転される。
【００６３】
インバータ回路Ｇ２０４の出力は、ＮＯＲ回路Ｇ２０５の入力端子の一方に与えられる。ＮＯＲ回路Ｇ２０５の入力端子の他方には、抵抗Ｒ１を介して接地電位ＣＯＭが与えられる。また、抵抗Ｒ１のＮＯＲ回路Ｇ２０５側の一端には第１外部入力信号が与えられ、ＮＯＲ回路Ｇ２０５の他方の入力端子の電位を変化させる。
【００６４】
なお、ＮＯＲ回路Ｇ２０５の出力は、インバータ回路Ｇ２０６を介して反転され、このインバータ回路Ｇ２０６の出力がオフ信号として機能する。
【００６５】
また、インバータ回路Ｇ２００の出力は、インバータ回路Ｇ２１０およびインバータ回路Ｇ２１１にも入力され、インバータ回路Ｇ２１１の出力は、インバータ回路Ｇ２１２に入力される。
【００６６】
そして、インバータ回路Ｇ２１０の出力およびインバータ回路Ｇ２１２の出力はＮＡＮＤ回路Ｇ２１３に入力される。そして、ＮＡＮＤ回路Ｇ２１３の出力はインバータ回路Ｇ２１４を介して反転される。
【００６７】
インバータ回路Ｇ２１４の出力は、ＮＯＲ回路Ｇ２１５の入力端子の一方に与えられる。ＮＯＲ回路Ｇ２１５の入力端子の他方には、抵抗Ｒ２を介して接地電位ＣＯＭが与えられる。また、抵抗Ｒ２のＮＯＲ回路Ｇ２１５側の一端には第２外部入力信号が与えられ、ＮＯＲ回路Ｇ２１５の他方の入力端子の電位を変化させる。
【００６８】
なお、ＮＯＲ回路Ｇ２１５の出力は、インバータ回路Ｇ２１６を介して反転され、このインバータ回路Ｇ２１６の出力がオン信号として機能する。
【００６９】
このパルス発生回路１ａの動作について、以下に説明する。まず、第１および第２外部入力信号の入力がないとき（すなわち第１および第２外部入力信号が“Ｌ”のとき）は、ＮＯＲ回路Ｇ２０５，Ｇ２１５には、抵抗Ｒ１またはＲ２を介して接地電位ＣＯＭ（“Ｌ”の電位に相当）が与えられるため、ＮＯＲ回路Ｇ２０５，Ｇ２１５はいずれも、単なるインバータ回路として機能することになる。そして、インバータ回路Ｇ２０６，Ｇ２１６と合わせて考えると、ＮＯＲ回路Ｇ２０５およびインバータ回路Ｇ２０６をひとまとめにして遅延素子とみることができる。ＮＯＲ回路Ｇ２１５およびインバータ回路Ｇ２１６についても同様である。よって、このときのパルス発生回路１ａは、図１０に示した従来のパルス発生回路１ｄと同じ構成となる。
【００７０】
このときのパルス発生回路１ａの動作は従来のパルス発生回路１ｄにおける動作と同様であり、入力信号の“Ｈ”から“Ｌ”への変化がインバータ回路Ｇ２００およびインバータ回路Ｇ２０１，Ｇ２０２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２０３がパルス状の“Ｌ”を出力し、インバータ回路Ｇ２０４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオフ信号が生成される。また同様に、入力信号の“Ｌ”から“Ｈ”への変化がインバータ回路Ｇ２１０およびインバータ回路Ｇ２１１，Ｇ２１２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２１３がパルス状の“Ｌ”を出力し、インバータ回路Ｇ２１４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオン信号が生成される。
【００７１】
一方、第１および第２外部入力信号の入力が与えられるとき（すなわち第１および第２外部入力信号にパルス状の“Ｈ”が与えられるとき）は、ＮＯＲ回路Ｇ２０５，Ｇ２１５には、接地電位ＣＯＭから第１および第２外部入力信号の分だけ高い電位が与えられるため、入力信号がどのような状態であれ、オン信号およびオフ信号を出力することができる。よって、ｄｖ／ｄｔ過渡信号の試験用にオン信号とオフ信号とを同時に発生させることができる。
【００７２】
本実施の形態にかかるパルス発生回路を用いれば、インバータ回路Ｇ２０６，Ｇ２１６からそれぞれ入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第１および第２外部入力信号を与えることによって、インバータ回路Ｇ２０６，Ｇ２１６からそれぞれ第１および第２外部入力信号を与えた期間に応じた信号を取り出すことができ、第１および第２外部入力信号を同時に与えればインバータ回路Ｇ２０６，Ｇ２１６から同時に出力信号を取り出すことができる。また、本実施の形態にかかるパルス発生回路をパワーデバイスの駆動回路に適用することで、パルス信号をＨＮＭＯＳトランジスタ２，３に対し同時に出力することが可能であり、試験用としてインバータ回路６，７の出力を保護回路に同時に与えることができる。
【００７３】
また、本実施の形態にかかるパルス発生回路を用いれば、ＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路を用いて実現することができ、ＩＣ化に適する。
【００７４】
なお、本実施の形態に係るパルス発生回路の構成においては、インバータ回路Ｇ２０１およびＧ２０２がひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価であり、インバータ回路Ｇ２１１およびＧ２１２についても同様に、ひとまとまりである遅延量を有する一つの遅延素子を形成している構成と等価である。また、ＮＡＮＤ回路Ｇ２０３およびインバータ回路Ｇ２０４がひとまとまりで一つのＡＮＤ素子を形成している構成と等価であり、ＮＯＲ回路Ｇ２０５およびインバータ回路Ｇ２０６についてもひとまとまりで一つのＡＮＤ素子を形成している構成と等価である。ＮＡＮＤ回路Ｇ２１３およびインバータ回路Ｇ２１４、ＮＯＲ回路Ｇ２１５およびインバータ回路Ｇ２１６についても同様である。
【００７５】
＜実施の形態３＞
本実施の形態も、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現するものである。図４はこの発明の実施の形態３に係るパルス発生回路１ｂを示す図である。パルス発生回路１ｂの周辺の回路構成は、図７および図８に示したパワーデバイス駆動回路を含む半導体装置１００と同じである。
【００７６】
さて、図４において入力信号は、まずパルス発生回路１ｂ内のインバータ回路Ｇ２００に入力される。また、入力信号はインバータ回路Ｇ２０１にも入力され、インバータ回路Ｇ２０１の出力は、インバータ回路Ｇ２０２に入力される。
【００７７】
そして、インバータ回路Ｇ２００の出力およびインバータ回路Ｇ２０２の出力はＮＡＮＤ回路Ｇ２０３に入力される。
【００７８】
ＮＡＮＤ回路Ｇ２０３の出力は、ＮＡＮＤ回路Ｇ２０７の入力端子の一方に与えられる。ＮＡＮＤ回路Ｇ２０７の入力端子の他方には、抵抗Ｒ３を介して電源電位Ｖｄｄが与えられる。また、抵抗Ｒ３のＮＡＮＤ回路Ｇ２０７側の一端には第３外部入力信号がインバータ回路Ｇ２０８を介して与えられ、ＮＡＮＤ回路Ｇ２０７の他方の入力端子の電位を変化させる。
【００７９】
なお、ＮＯＲ回路Ｇ２０７の出力はオフ信号として機能する。
【００８０】
また、インバータ回路Ｇ２００の出力は、インバータ回路Ｇ２１０およびインバータ回路Ｇ２１１にも入力され、インバータ回路Ｇ２１１の出力は、インバータ回路Ｇ２１２に入力される。
【００８１】
そして、インバータ回路Ｇ２１０の出力およびインバータ回路Ｇ２１２の出力はＮＡＮＤ回路Ｇ２１３に入力される。
【００８２】
ＮＡＮＤ回路Ｇ２１３の出力は、ＮＡＮＤ回路Ｇ２１７の入力端子の一方に与えられる。ＮＡＮＤ回路Ｇ２１７の入力端子の他方には、抵抗Ｒ４を介して電源電位Ｖｄｄが与えられる。また、抵抗Ｒ４のＮＡＮＤ回路Ｇ２１７側の一端には第４外部入力信号が与えられ、ＮＡＮＤ回路Ｇ２１７の他方の入力端子の電位を変化させる。
【００８３】
なお、ＮＡＮＤ回路Ｇ２１７の出力はオン信号として機能する。
【００８４】
このパルス発生回路１ｂの動作について、以下に説明する。まず、第３および第４外部入力信号の入力がないとき（すなわち第３および第４外部入力信号が“Ｌ”のとき）は、ＮＡＮＤ回路Ｇ２０７，Ｇ２１７には、抵抗Ｒ３またはＲ４を介して電源電位Ｖｄｄ（“Ｈ”の電位に相当）が与えられるため、ＮＡＮＤ回路Ｇ２０７，Ｇ２１７はいずれも、単なるインバータ回路として機能することになる。よって、このときのパルス発生回路１ｂは、図１０に示した従来のパルス発生回路１ｄと同じ構成となる。
【００８５】
このときのパルス発生回路１ｂの動作は従来のパルス発生回路１ｄにおける動作と同様であり、入力信号の“Ｈ”から“Ｌ”への変化がインバータ回路Ｇ２００およびインバータ回路Ｇ２０１，Ｇ２０２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２０３がパルス状の“Ｌ”を出力し、インバータ回路たるＮＡＮＤ回路Ｇ２０７を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオフ信号が生成される。また同様に、入力信号の“Ｌ”から“Ｈ”への変化がインバータ回路Ｇ２１０およびインバータ回路Ｇ２１１，Ｇ２１２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２１３がパルス状の“Ｌ”を出力し、インバータ回路たるＮＡＮＤ回路Ｇ２１７を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオン信号が生成される。
【００８６】
一方、第３および第４外部入力信号の入力が与えられるとき（すなわち第３および第４外部入力信号にパルス状の“Ｈ”が与えられるとき）は、ＮＡＮＤ回路Ｇ２０７，Ｇ２１７には、電源電位Ｖｄｄから第３および第４外部入力信号の反転した分だけ低い電位が与えられるため、入力信号がどのような状態であれ、オン信号およびオフ信号を出力することができる。よって、ｄｖ／ｄｔ過渡信号の試験用にオン信号とオフ信号とを同時に発生させることができる。
【００８７】
本実施の形態にかかるパルス発生回路を用いれば、ＮＡＮＤ回路Ｇ２０７，Ｇ２１７からそれぞれ入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第３および第４外部入力信号を与えることによって、ＮＡＮＤ回路Ｇ２０７，Ｇ２１７からそれぞれ第３および第４外部入力信号を与えた期間に応じた信号を取り出すことができ、第３および第４外部入力信号を同時に与えればＮＡＮＤ回路Ｇ２０７，Ｇ２１７から同時に出力信号を取り出すことができる。また、本実施の形態にかかるパルス発生回路をパワーデバイスの駆動回路に適用することで、パルス信号をＨＮＭＯＳトランジスタ２，３に対し同時に出力することが可能であり、試験用としてインバータ回路６，７の出力を保護回路に同時に与えることができる。
【００８８】
また、本実施の形態にかかるパルス発生回路を用いれば、ＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路を用いて実現することができ、ＩＣ化に適する。
【００８９】
なお、本実施の形態に係るパルス発生回路の構成においても、インバータ回路Ｇ２０１およびＧ２０２がひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価であり、インバータ回路Ｇ２１１およびＧ２１２についても同様に、ひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価である。
【００９０】
＜実施の形態４＞
本実施の形態も、試験用にオン信号とオフ信号とを同時に発生させることのできるパルス発生回路を実現するものである。図５はこの発明の実施の形態４に係るパルス発生回路１ｃを示す図である。パルス発生回路１ｃの周辺の回路構成は、図７および図８に示したパワーデバイス駆動回路を含む半導体装置１００と同じである。
【００９１】
さて、図５において入力信号は、まずパルス発生回路１ｃ内のインバータ回路Ｇ２００に入力される。また、入力信号はインバータ回路Ｇ２０１にも入力され、インバータ回路Ｇ２０１の出力は、インバータ回路Ｇ２０２に入力される。
【００９２】
そして、インバータ回路Ｇ２００の出力およびインバータ回路Ｇ２０２の出力はＮＡＮＤ回路Ｇ２０３に入力される。そして、ＮＡＮＤ回路Ｇ２０３の出力はインバータ回路Ｇ２０４を介して反転される。
【００９３】
また、インバータ回路Ｇ２００の出力は、インバータ回路Ｇ２１０およびインバータ回路Ｇ２１１にも入力され、インバータ回路Ｇ２１１の出力は、インバータ回路Ｇ２１２に入力される。
【００９４】
そして、インバータ回路Ｇ２１０の出力およびインバータ回路Ｇ２１２の出力はＮＡＮＤ回路Ｇ２１３に入力される。そして、ＮＡＮＤ回路Ｇ２１３の出力はインバータ回路Ｇ２１４を介して反転される。
【００９５】
インバータ回路Ｇ２０４の出力は、ＮＡＮＤ回路Ｇ３０２の入力端子の一方に与えられる。ＮＡＮＤ回路Ｇ３０２の入力端子の他方には、抵抗Ｒ１とインバータ回路Ｇ３０１とを介して接地電位ＣＯＭが与えられる。また、抵抗Ｒ１のインバータ回路Ｇ３０１側の一端には第５外部入力信号が与えられ、ＮＡＮＤ回路Ｇ３０２の他方の入力端子の電位を変化させる。
【００９６】
なお、ＮＡＮＤ回路Ｇ３０２の出力は、インバータ回路Ｇ３０５を介して反転され、このインバータ回路Ｇ３０５の出力がＮＯＲ回路Ｇ３０８の入力端子の一方に与えられる。
【００９７】
また、インバータ回路Ｇ２１４の出力は、ＮＡＮＤ回路Ｇ３０３の入力端子の一方に与えられる。ＮＡＮＤ回路Ｇ３０３の入力端子の他方には、抵抗Ｒ１を介して接地電位ＣＯＭが与えられる。また、ＮＡＮＤ回路Ｇ３０３の入力端子の他方には第５外部入力信号が与えられ、ＮＡＮＤ回路Ｇ３０３の他方の入力端子の電位を変化させる。
【００９８】
なお、ＮＡＮＤ回路Ｇ３０３の出力は、インバータ回路Ｇ３０６を介して反転され、このインバータ回路Ｇ３０６の出力がＮＯＲ回路Ｇ３０８の入力端子の他方に与えられる。
【００９９】
そして、ＮＯＲ回路Ｇ３０８の出力が、インバータ回路Ｇ３１０を介して反転され、このインバータ回路Ｇ３１０の出力がオフ信号として機能する。
【０１００】
また、インバータ回路Ｇ２１４の出力は、ＮＡＮＤ回路Ｇ３０４の入力端子の一方にも与えられる。ＮＡＮＤ回路Ｇ３０４の入力端子の他方には、電源電位Ｖｄｄが与えられる。ＮＡＮＤ回路Ｇ３０４の出力は、インバータ回路Ｇ３０７を介して反転され、このインバータ回路Ｇ３０７の出力がＮＯＲ回路Ｇ３０９の入力端子の一方に与えられる。ＮＯＲ回路Ｇ３０９の入力端子の他方には、接地電位ＣＯＭが与えられる。
【０１０１】
そして、ＮＯＲ回路Ｇ３０９の出力が、インバータ回路Ｇ３１１を介して反転され、このインバータ回路Ｇ３１１の出力がオン信号として機能する。
【０１０２】
このパルス発生回路１ｃの動作について、以下に説明する。まず、第５外部入力信号の入力がないとき（すなわち第５外部入力信号が“Ｌ”のとき）は、ＮＡＮＤ回路Ｇ３０３には、抵抗Ｒ１を介して接地電位ＣＯＭ（“Ｌ”の電位に相当）が与えられるため、ＮＡＮＤ回路Ｇ３０３はその出力を“Ｌ”とすることがない。よって、インバータ回路Ｇ３０６の出力が“Ｈ”となることはなく、ＮＡＮＤ回路Ｇ３０３およびインバータ回路Ｇ３０６はこの状態では論理値の変化に寄与しない。またこのとき、ＮＡＮＤ回路Ｇ３０２には、抵抗Ｒ１を介して接地電位ＣＯＭがインバータ回路Ｇ３０１により反転（“Ｈ”の電位に相当）して与えられるため、ＮＡＮＤ回路Ｇ３０２は、単なるインバータ回路として機能することになる。
【０１０３】
また、ＮＡＮＤ回路Ｇ３０４の入力端子の一方に電源電位Ｖｄｄ（“Ｈ”の電位に相当）が与えられているため、ＮＡＮＤ回路Ｇ３０４も、単なるインバータ回路として機能することになる。同様にＮＯＲ回路Ｇ３０９も、その入力端子の一方に接地電位ＣＯＭ（“Ｌ”の電位に相当）が与えられているため、ＮＯＲ回路Ｇ３０９も、単なるインバータ回路として機能することになる。
【０１０４】
そして、ＮＡＮＤ回路Ｇ３０２およびインバータ回路Ｇ３０５、ＮＡＮＤ回路Ｇ３０３およびインバータ回路Ｇ３０６、ＮＡＮＤ回路Ｇ３０４およびインバータ回路Ｇ３０７、ＮＯＲ回路Ｇ３０８およびインバータ回路Ｇ３１０、ＮＯＲ回路Ｇ３０９およびインバータ回路Ｇ３１１をそれぞれひとまとめにして遅延素子とみることができる。よって、このときのパルス発生回路１ｃは、図１０に示した従来のパルス発生回路１ｄと同じ構成となる。
【０１０５】
このときのパルス発生回路１ｃの動作は従来のパルス発生回路１ｄにおける動作と同様であり、入力信号の“Ｈ”から“Ｌ”への変化がインバータ回路Ｇ２００およびインバータ回路Ｇ２０１，Ｇ２０２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２０３がパルス状の“Ｌ”を出力し、インバータ回路Ｇ２０４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオフ信号が生成される。また同様に、入力信号の“Ｌ”から“Ｈ”への変化がインバータ回路Ｇ２１０およびインバータ回路Ｇ２１１，Ｇ２１２を伝搬する時間の違いによってＮＡＮＤ回路Ｇ２１３がパルス状の“Ｌ”を出力し、インバータ回路Ｇ２１４を介してパルス状の“Ｌ”がパルス状の“Ｈ”に反転されてオン信号が生成される。
【０１０６】
一方、第５外部入力信号の入力が与えられるとき（すなわち第５外部入力信号にパルスに比べて長期間の“Ｈ”が与えられるとき）は、ＮＡＮＤ回路Ｇ３０２の一方に対し、インバータ回路Ｇ３０１を介して“Ｈ”が“Ｌ”に反転して与えられるので、ＮＡＮＤ回路Ｇ３０２が“Ｌ”を出力することはない。よって、インバータ回路Ｇ３０５の出力が“Ｈ”となることはなく、ＮＡＮＤ回路Ｇ３０２およびインバータ回路Ｇ３０５はこの状態では論理値の変化に寄与しない。
【０１０７】
そして、ＮＡＮＤ回路Ｇ３０３には、接地電位ＣＯＭから第５外部入力信号の分だけ高い電位が与えられるため、ＮＡＮＤ回路Ｇ３０４と同様、単なるインバータ回路として機能することになる。また、ＮＯＲ回路Ｇ３０８の一方の入力端子に入力されるインバータ回路Ｇ３０５の出力が“Ｌ”に固定されるため、ＮＯＲ回路Ｇ３０８もＮＯＲ回路Ｇ３０９と同様、単なるインバータ回路として機能することになる。
【０１０８】
すなわち、図６に示すように、第５外部入力信号が入力されている間は、入力信号の立ち上がりエッジを検出してインバータ回路Ｇ２１４から出力されるオン信号が、インバータ回路Ｇ３１０，Ｇ３１１のいずれもから出力されることになり、オン信号およびオフ信号を出力することができる。よって、ｄｖ／ｄｔ過渡信号の試験用にオン信号とオフ信号とを同時に発生させることができる。
【０１０９】
本実施の形態にかかるパルス発生回路を用いれば、インバータ回路Ｇ３１０，Ｇ３１１からそれぞれ入力信号のレベル遷移の方向に応じたパルスを取り出すことができる。また、第５外部入力信号を与えることによって、インバータ回路Ｇ３１０，Ｇ３１１から同時に入力信号の一方向へのレベル遷移に応じたパルスを取り出すことができる。また、本実施の形態にかかるパルス発生回路をパワーデバイスの駆動回路に適用することで、パルス信号をＨＮＭＯＳトランジスタ２，３に対し同時に出力することが可能であり、試験用としてインバータ回路６，７の出力を保護回路に同時に与えることができる。
【０１１０】
また、本実施の形態にかかるパルス発生回路を用いれば、ＮＡＮＤ回路、ＮＯＲ回路およびインバータ回路を用いて実現することができ、ＩＣ化に適する。また、ＮＡＮＤ回路Ｇ３０３，Ｇ３０４、インバータ回路Ｇ３０６，Ｇ３０７、ＮＯＲ回路Ｇ３０８，Ｇ３０９、インバータ回路Ｇ３１０，Ｇ３１１についてはインバータ回路Ｇ２１４からみて同じ段数に並列的に位置する回路を同種類の回路で構成するので、並列的に位置する各経路のゲート遅延の量を揃えることができ、インバータ回路Ｇ３１０，Ｇ３１１から同時にパルスを取り出すことができる。
【０１１１】
なお、本実施の形態に係るパルス発生回路の構成においては、インバータ回路Ｇ２０１およびＧ２０２がひとまとまりで、ある遅延量を有する一つの遅延素子を形成している構成と等価であり、インバータ回路Ｇ２１１およびＧ２１２についても同様に、ひとまとまりである遅延量を有する一つの遅延素子を形成している構成と等価である。また、ＮＡＮＤ回路Ｇ２０３およびインバータ回路Ｇ２０４がひとまとまりで一つのＡＮＤ素子を形成している構成と等価であり、ＮＡＮＤ回路Ｇ２１３およびインバータ回路Ｇ２１４についてもひとまとまりで一つのＡＮＤ素子を形成している構成と等価である。
【０１１２】
さらに、ＮＡＮＤ回路Ｇ３０２およびインバータ回路Ｇ３０５と、ＮＡＮＤ回路Ｇ３０３およびインバータ回路Ｇ３０６とがひとまとまりで一つのＡＮＤ素子を形成している構成と等価であり、ＮＡＮＤ回路Ｇ３０４およびインバータ回路Ｇ３０７と、ＮＯＲ回路Ｇ３０９およびインバータ回路Ｇ３１１とがひとまとまりで一つの遅延素子を形成している構成と等価であり、ＮＯＲ回路Ｇ３０８およびインバータ回路Ｇ３１０がひとまとまりで一つのＯＲ素子を形成している構成と等価である。
【図面の簡単な説明】
【０１１３】
【図１】この発明の実施の形態１に係る保護回路を示す図である。
【図２】この発明の実施の形態１に係る保護回路におけるタイミングチャートを示す図である。
【図３】この発明の実施の形態２に係るパルス発生回路を示す図である。
【図４】この発明の実施の形態３に係るパルス発生回路を示す図である。
【図５】この発明の実施の形態４に係るパルス発生回路を示す図である。
【図６】この発明の実施の形態４に係るパルス発生回路におけるタイミングチャートを示す図である。
【図７】パワーデバイスの駆動回路を含む半導体装置を示す図である。
【図８】パワーデバイスの駆動回路における従来の保護回路を示す図である。
【図９】従来の保護回路におけるタイミングチャートを示す図である。
【図１０】パワーデバイスの駆動回路における従来のパルス発生回路を示す図である。
【図１１】従来のパルス発生回路のタイミングチャートを示す図である。
【符号の説明】
【０１１４】
１，１ａ〜１ｄ  パルス発生回路、２，３  ＨＮＭＯＳトランジスタ、６，７  インバータ回路、１０  セットリセットフリップフロップ回路、１７，１８  パワーデバイス、２５  レベルシフト回路、２６ａ，２６ｂ  保護回路。
【図１】
2008035544.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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