(57)【要約】【課題】外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置においてＥＳＤ対策を向上させる。【解決手段】外部接続端子に接続されたポリシリコンゲート１３をもつ初段ＭＯＳトランジスタと、外部接続端子、初段ＭＯＳトランジスタ間に接続された静電保護素子を備えている。ポリシリコンゲート１３は半導体層５上から素子分離絶縁膜７上に延伸して形成されている。素子分離絶縁膜７上でポリシリコンゲート１３に連続してポリシリコンゲート１３とは反対導電型のダイオード用ポリシリコン１５が形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合によってダイオードが形成されている。ダイオード用ポリシリコン１５は初段ＭＯＳトランジスタの動作時に上記ダイオードに逆方向バイアスがかかるか上記ダイオードの両端が同電位になるように正電圧の電源電位又は接地電位に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段ＭＯＳトランジスタと、外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置において、
前記ポリシリコンゲートは前記半導体層上から前記素子分離絶縁膜上に延伸して形成されており、
前記素子分離絶縁膜上に配置され、前記ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、
前記ダイオード用ポリシリコンは前記ポリシリコンゲートとは反対導電型であり、
前記ポリシリコンゲートと前記ダイオード用ポリシリコンのＰＮ接合からなるダイオードが形成されており、
前記ダイオード用ポリシリコンは前記初段ＭＯＳトランジスタの動作時に前記ダイオードに逆方向バイアスがかかるか前記ダイオードの両端が同電位になるように電源電位又は接地電位に接続されることを特徴とする半導体装置。
【請求項２】
前記ポリシリコンゲートはＮ型であり、前記ダイオード用ポリシリコンはＰ型であり、前記ダイオード用ポリシリコンは前記接地電位に接続される請求項１に記載の半導体装置。
【請求項３】
前記ポリシリコンゲートはＰ型であり、前記ダイオード用ポリシリコンはＮ型であり、前記ダイオード用ポリシリコンは前記電源電位に接続される請求項１に記載の半導体装置。
【請求項４】
少なくとも前記ポリシリコンゲートと前記ダイオード用ポリシリコンの境界近傍を除いて、前記ポリシリコンゲート上面及び前記ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、前記ポリシリコンゲートと前記ダイオード用ポリシリコンは前記金属シリサイド層を介しては短絡していない請求項１、２又は３のいずれかに記載の半導体装置。
【請求項５】
前記ダイオード用ポリシリコンは前記ポリシリコンゲートに囲まれて配置されている請求項１から４のいずれかに記載の半導体装置。
【請求項６】
前記素子分離絶縁膜上に配置され、前記ダイオード用ポリシリコンとは異なる位置で前記ポリシリコンゲートに連続して形成された第２ダイオード用ポリシリコンを備え、
前記第２ダイオード用ポリシリコンは前記ポリシリコンゲートに連続して形成された第１ポリシリコン領域と前記ポリシリコンゲートとは間隔をもって前記第１ポリシリコン領域に連続して形成された第２ポリシリコン領域をもち、
前記第１ポリシリコン領域は前記ポリシリコンゲートとは反対導電型であり、
前記第２ポリシリコン領域は前記ポリシリコンゲートと同じ導電型であり、
前記第１ポリシリコン領域と前記第２ポリシリコン領域のＰＮ接合からなる第２ダイオードが形成されており、
前記第２ポリシリコン領域は前記初段ＭＯＳトランジスタの動作時に前記第２ダイオードに逆方向バイアスがかかるか前記第２ダイオードの両端が同電位になるように前記電源電位又は前記接地電位に接続される請求項１に記載の半導体装置。
【請求項７】
前記ポリシリコンゲートはＮ型であり、前記ダイオード用ポリシリコンはＰ型であり、前記ダイオード用ポリシリコンは前記接地電位に接続され、
前記第１ポリシリコン領域はＰ型であり、前記第２ポリシリコン領域はＮ型であり、前記第２ポリシリコン領域は前記電源電位に接続される請求項６に記載の半導体装置。
【請求項８】
前記ポリシリコンゲートはＰ型であり、前記ダイオード用ポリシリコンはＮ型であり、前記ダイオード用ポリシリコンは前記電源電位に接続され、
前記第１ポリシリコン領域はＮ型であり、前記第２ポリシリコン領域はＰ型であり、前記第２ポリシリコン領域は前記接地電位に接続される請求項６に記載の半導体装置。
【請求項９】
少なくとも前記ポリシリコンゲートと前記ダイオード用ポリシリコンの境界近傍及び前記第１ポリシリコン領域と前記第２ポリシリコン領域の境界近傍を除いて、前記ポリシリコンゲート上面、前記ダイオード用ポリシリコン上面及び前記第２ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、前記ポリシリコンゲートと前記ダイオード用ポリシリコンと前記第２ポリシリコン領域は前記金属シリサイド層を介しては短絡していない請求項６、７又は８のいずれかに記載の半導体装置。
【請求項１０】
前記ダイオード用ポリシリコンは前記ポリシリコンゲートに囲まれて配置されており、前記第１ポリシリコン領域は前記ポリシリコンゲートに囲まれて配置されており、前記第２ポリシリコン領域は前記第１ポリシリコン領域に囲まれて配置されている請求項６から９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段ＭＯＳトランジスタと、外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置はデジタル演算速度向上のためにゲート電極の微細化及びゲート絶縁膜の薄膜化が進んでいる。特に、ゲート絶縁膜の薄膜化に関しては静電気放電（Electro-Static Discharge：ＥＳＤ）によるゲート絶縁膜の破壊が深刻化している。
従来の半導体装置では、ＥＳＤ対策として、外部接続端子と初段ＭＯＳトランジスタのゲート電極の間に静電保護素子が設けられている。静電保護素子としては、寄生バイポーラ動作を利用したＭＯＳトランジスタ（例えば特許文献１、特許文献２等を参照。）や、ＰＮ接合を用いたダイオードなどがある。
【０００３】
図２２に、従来の半導体装置の初段ＭＯＳトランジスタ及び静電保護素子の回路図を示す。ここでは初段ＭＯＳトランジスタ及び静電保護素子としてＮチャネルＭＯＳトランジスタを用いている。
符号２７は初段ＭＯＳトランジスタである。初段ＭＯＳトランジスタ２７のゲートは外部接続端子２５に接続されている。
符号３１はＰチャネルＭＯＳトランジスタからなる静電保護素子であり、符号３３はＮチャネルＭＯＳトランジスタからなる静電保護素子である。静電保護素子３１のドレインと静電保護素子２３のドレインは外部接続端子２５と初段ＭＯＳトランジスタ２７の間の接続点３５に接続されている。静電保護素子３１のゲートとソースは互いに接続されて電源電位Ｖｄｄに接続されている。静電保護素子２３のゲートとソースは互いに接続されて接地電位ＧＮＤに接地されている。
【０００４】
【特許文献１】特開２００３−１７９２２６号公報
【特許文献２】特開２００５−２６５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の半導体装置では、ＥＳＤを静電保護素子で完全には除去できなかった場合に初段ＭＯＳトランジスタのゲート絶縁膜破壊が発生するおそれがあった。
そこで本発明は、外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置において、ＥＳＤ対策を向上させることを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体装置は、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段ＭＯＳトランジスタと、外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置であって、上記ポリシリコンゲートは上記半導体層上から上記素子分離絶縁膜上に延伸して形成されており、上記素子分離絶縁膜上に配置され、上記ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、上記ダイオード用ポリシリコンは上記ポリシリコンゲートとは反対導電型であり、上記ポリシリコンゲートと上記ダイオード用ポリシリコンのＰＮ接合からなるダイオードが形成されており、上記ダイオード用ポリシリコンは上記初段ＭＯＳトランジスタの動作時に上記ダイオードに逆方向バイアスがかかるか上記ダイオードの両端が同電位になるように電源電位又は接地電位に接続されるものである。
【０００７】
本発明の半導体装置において、上記ポリシリコンゲートはＮ型であり、上記ダイオード用ポリシリコンはＰ型であり、上記ダイオード用ポリシリコンは上記接地電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはＰ型であり、上記ダイオード用ポリシリコンはＮ型であり、上記ダイオード用ポリシリコンは上記電源電位に接続される例を挙げることができる。
【０００８】
さらに、少なくとも上記ポリシリコンゲートと上記ダイオード用ポリシリコンの境界近傍を除いて、上記ポリシリコンゲート上面及び上記ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、上記ポリシリコンゲートと上記ダイオード用ポリシリコンは上記金属シリサイド層を介しては短絡していないようにしてもよい。
【０００９】
また、上記ダイオード用ポリシリコンは上記ポリシリコンゲートに囲まれて配置されているようにしてもよい。
【００１０】
本発明の半導体装置において、上記素子分離絶縁膜上に配置され、上記ダイオード用ポリシリコンとは異なる位置で上記ポリシリコンゲートに連続して形成された第２ダイオード用ポリシリコンを備え、上記第２ダイオード用ポリシリコンは上記ポリシリコンゲートに連続して形成された第１ポリシリコン領域と上記ポリシリコンゲートとは間隔をもって上記第１ポリシリコン領域に連続して形成された第２ポリシリコン領域をもち、上記第１ポリシリコン領域は上記ポリシリコンゲートとは反対導電型であり、上記第２ポリシリコン領域は上記ポリシリコンゲートと同じ導電型であり、上記第１ポリシリコン領域と上記第２ポリシリコン領域のＰＮ接合からなる第２ダイオードが形成されており、上記第２ポリシリコン領域は上記初段ＭＯＳトランジスタの動作時に上記第２ダイオードに逆方向バイアスがかかるか上記第２ダイオードの両端が同電位になるように上記電源電位又は上記接地電位に接続されるようにしてもよい。
【００１１】
この態様において、上記ポリシリコンゲートはＮ型であり、上記ダイオード用ポリシリコンはＰ型であり、上記ダイオード用ポリシリコンは上記接地電位に接続され、上記第１ポリシリコン領域はＰ型であり、上記第２ポリシリコン領域はＮ型であり、上記第２ポリシリコン領域は上記電源電位に接続される例を挙げることができる。
また、上記ポリシリコンゲートはＰ型であり、上記ダイオード用ポリシリコンはＮ型であり、上記ダイオード用ポリシリコンは上記電源電位に接続され、上記第１ポリシリコン領域はＮ型であり、上記第２ポリシリコン領域はＰ型であり、上記第２ポリシリコン領域は上記接地電位に接続される例を挙げることができる。
【００１２】
さらに、少なくとも上記ポリシリコンゲートと上記ダイオード用ポリシリコンの境界近傍及び上記第１ポリシリコン領域と上記第２ポリシリコン領域の境界近傍を除いて、上記ポリシリコンゲート上面、上記ダイオード用ポリシリコン上面及び上記第２ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、上記ポリシリコンゲートと上記ダイオード用ポリシリコンと上記第２ポリシリコン領域は上記金属シリサイド層を介しては短絡していないようにしてもよい。
【００１３】
また、上記ダイオード用ポリシリコンは上記ポリシリコンゲートに囲まれて配置されており、上記第１ポリシリコン領域は上記ポリシリコンゲートに囲まれて配置されており、上記第２ポリシリコン領域は上記第１ポリシリコン領域に囲まれて配置されているようにしてもよい。
【発明の効果】
【００１４】
本発明の半導体装置では、外部接続端子に接続されたポリシリコンゲートをもち、素子分離絶縁膜に囲まれた半導体層に形成された初段ＭＯＳトランジスタと、外部接続端子と初段ＭＯＳトランジスタの間に接続された静電保護素子を備えた半導体装置において、ポリシリコンゲートは半導体層上から素子分離絶縁膜上に延伸して形成されており、素子分離絶縁膜上に配置され、ポリシリコンゲートに連続して形成されたダイオード用ポリシリコンを備え、そのダイオード用ポリシリコンはポリシリコンゲートとは反対導電型であり、ポリシリコンゲートとダイオード用ポリシリコンのＰＮ接合からなるダイオードが形成されており、ダイオード用ポリシリコンは初段ＭＯＳトランジスタの動作時にダイオードに逆方向バイアスがかかるかダイオードの両端が同電位になるように電源電位又は接地電位に接続されるようにしたので、静電保護素子で落としきれなかったＥＳＤに対して、上記ダイオードで効果的にＥＳＤを逃がすことができ、ＥＳＤ対策を向上させることができる。特に、ＥＳＤにより最も破壊されやすいゲート絶縁膜の近くに上記ダイオードを形成することにより、ゲート絶縁膜への電荷の集中を効果的に緩和することができる。
【００１５】
本発明の半導体装置において、ポリシリコンゲートはＮ型であり、ダイオード用ポリシリコンはＰ型であり、ダイオード用ポリシリコンは接地電位に接続されるようにすれば、正電圧のＥＳＤに対応することができる。
【００１６】
また、ポリシリコンゲートはＰ型であり、ダイオード用ポリシリコンはＮ型であり、ダイオード用ポリシリコンは電源電位に接続されるようにすれば、負電圧のＥＳＤに対応することができる。
【００１７】
さらに、少なくともポリシリコンゲートとダイオード用ポリシリコンの境界近傍を除いて、ポリシリコンゲート上面及びダイオード用ポリシリコン上面に金属シリサイド層が形成されており、ポリシリコンゲートとダイオード用ポリシリコンは金属シリサイド層を介しては短絡していないようにすれば、上記ダイオードを機能させつつ、金属シリサイド層によるポリシリコンゲートの低抵抗化を図ることができる。
【００１８】
また、ダイオード用ポリシリコンはポリシリコンゲートに囲まれて配置されているようにすれば、ポリシリコンゲートとダイオード用ポリシリコンのＰＮ接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
【００１９】
本発明の半導体装置において、素子分離絶縁膜上に配置され、ダイオード用ポリシリコンとは異なる位置でポリシリコンゲートに連続して形成された第２ダイオード用ポリシリコンを備え、第２ダイオード用ポリシリコンはポリシリコンゲートに連続して形成された第１ポリシリコン領域とポリシリコンゲートとは間隔をもって第１ポリシリコン領域に連続して形成された第２ポリシリコン領域をもち、第１ポリシリコン領域はポリシリコンゲートとは反対導電型であり、第２ポリシリコン領域はポリシリコンゲートと同じ導電型であり、第１ポリシリコン領域と第２ポリシリコン領域のＰＮ接合からなる第２ダイオードが形成されており、電源電位又は接地電位に接続される第２ダイオード用コンタクトが第２ポリシリコン領域に形成されており、第２ポリシリコン領域は初段ＭＯＳトランジスタの動作時に第２ダイオードに逆方向バイアスがかかるか第２ダイオードの両端が同電位になるように電源電位又は接地電位に接続されるようにすれば、ポリシリコンゲートとダイオード用ポリシリコンで形成されたダイオードと、第２ダイオード用ポリシリコンに形成された第２ダイオードにより、正電圧のＥＳＤと負電圧のＥＳＤの両方に対応することができる。
【００２０】
この態様において、ポリシリコンゲートはＮ型であり、ダイオード用ポリシリコンはＰ型であり、ダイオード用ポリシリコンは接地電位に接続され、第１ポリシリコン領域はＰ型であり、第２ポリシリコン領域はＮ型であり、第２ポリシリコン領域は電源電位に接続されるようにすれば、Ｎ型ポリシリコンゲートをもつ初段ＭＯＳトランジスタに対して、ダイオード用ポリシリコンを介して正電圧のＥＳＤを接地電位に引き抜き、第２ダイオード用ポリシリコンを介して負電圧のＥＳＤを電源電位に引き抜くことができる。
【００２１】
また、ポリシリコンゲートはＰ型であり、ダイオード用ポリシリコンはＮ型であり、ダイオード用ポリシリコンは電源電位に接続され、第１ポリシリコン領域はＮ型であり、第２ポリシリコン領域はＰ型であり、第２ポリシリコン領域は接地電位に接続されるようにすれば、Ｐ型ポリシリコンゲートをもつ初段ＭＯＳトランジスタに対して、第２ダイオード用ポリシリコンを介して正電圧のＥＳＤを接地電位に引き抜き、ダイオード用ポリシリコンを介して負電圧のＥＳＤを電源電位に引き抜くことができる。
【００２２】
さらに、少なくともポリシリコンゲートとダイオード用ポリシリコンの境界近傍及び第１ポリシリコン領域と第２ポリシリコン領域の境界近傍を除いて、ポリシリコンゲート上面、ダイオード用ポリシリコン上面及び第２ダイオード用ポリシリコン上面に金属シリサイド層が形成されており、ポリシリコンゲートとダイオード用ポリシリコンと第２ポリシリコン領域は金属シリサイド層を介しては短絡していないようすれば、上記ダイオード及び上記第２ダイオードを機能させつつ、金属シリサイド層によるポリシリコンゲートの低抵抗化を図ることができる。
【００２３】
また、ダイオード用ポリシリコン及び第２ダイオード用ポリシリコンはポリシリコンゲートに囲まれて配置されているようにすれば、ポリシリコンゲートとダイオード用ポリシリコンのＰＮ接合部分、ポリシリコンゲートと第１ポリシリコン領域のＰＮ接合部分、及び第１ポリシリコン領域と第２ポリシリコン領域のＰＮ接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、ダイオード及び第２ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
【発明を実施するための最良の形態】
【００２４】
図１は一実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。図２はその実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段ＭＯＳトランジスタとしてＮ型ゲート電極を備えたＮチャネルＭＯＳトランジスタを用い、静電保護素子としてＭＯＳトランジスタを用いた。
まず、図１を参照して初段ＭＯＳトランジスタ周辺の構造について説明する。
【００２５】
Ｐ型シリコン基板（Ｐｓｕｂ）１にＳＴＩ（shallow trench isolation）３が形成されてＭＯＳトランジスタ領域が形成されている。ＳＴＩ３は素子分離絶縁膜を構成する。
ＳＴＩ３に囲まれた位置のシリコン基板１（半導体層５）に互いに間隔をもって、Ｎ型不純物拡散層からなるソース拡散層７とドレイン拡散層９が形成されている。ソース拡散層７とドレイン拡散層９の間の半導体層５上にゲート絶縁膜１１を介してポリシリコンゲート（Ｎ＋）１３が形成されて、初段ＭＯＳトランジスタが形成されている。ポリシリコンゲート１３はＮ型であり、ポリシリコンゲート１３には例えばヒ素が注入されている。ポリシリコンゲート１３はＳＴＩ３上に延伸して形成されており、ポリシリコンゲート１３の両端はそれぞれＳＴＩ３上に配置されている。
【００２６】
ＳＴＩ３上に、ポリシリコンゲート１３の一端に連続してダイオード用ポリシリコン（Ｐ＋）１５が形成されている。ダイオード用ポリシリコン１５はＰ型であり、ダイオード用ポリシリコン１５には例えばボロンが注入されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合によってダイオードが形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート１３のチャネル長方向の幅よりも広く形成されている。
【００２７】
ポリシリコンゲート１３及びダイオード用ポリシリコン１５からなるポリシリコンパターンの側面に絶縁性のサイドウォール１７が形成されている。
ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界近傍を除いて、ポリシリコンゲート１３の上面及びダイオード用ポリシリコン１５の上面に金属シリサイド層１９が形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５は金属シリサイド層１９を介しては短絡していない。
【００２８】
ＳＴＩ３上でポリシリコンゲート１３の一端近傍の上に配置された金属シリサイド層１９に、ポリシリコンゲート１３の電位をとるためのゲートコンタクト２１が形成されている。ここで、ゲートコンタクト２１が配置されているポリシリコンゲート１３の端部は、ダイオード用ポリシリコン１５が連続して形成されている側の端部である。ダイオード用ポリシリコン１５上の金属シリサイド層１９に、ダイオード用ポリシリコン１５の電位をとるためのダイオードコンタクト２３が形成されている。
【００２９】
図２を参照して初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。
外部接続端子２５はＮチャネル型初段ＭＯＳトランジスタ２７のゲートに接続されている。初段ＭＯＳトランジスタ２７のドレインは正電圧の電源電位Ｖｄｄに接続され、ソースは接地電位ＧＮＤに接続されている。
初段ＭＯＳトランジスタ２７のゲートに、図１を参照して説明したＮ型ポリシリコンゲート１３とＰ型ダイオード用ポリシリコン１５のＰＮ接合からなるダイオード２９が接続されている。ダイオード２９のアノードは接地電位ＧＮＤに接続され、カソードは初段ＭＯＳトランジスタ２７のゲートに接続されている。
【００３０】
外部接続端子２５と初段ＭＯＳトランジスタ２７のゲートの間にＣＭＯＳからなる静電保護素子３１，３３が接続されている。
静電保護素子３１は負電圧のＥＳＤに対応するものであり、ＰチャネルＭＯＳトランジスタからなり、ゲート及びソースが電源電位Ｖｄｄに接続され、ドレインが外部接続端子２５と初段ＭＯＳトランジスタ２７のゲートの間の接続点３５に接続されている。
静電保護素子３３は正電圧のＥＳＤに対応するものであり、ＮチャネルＭＯＳトランジスタからなり、ゲート及びソースが接地電位ＧＮＤに接続され、ドレインが接続点３５に接続されている。
【００３１】
図３はこの実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図３（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態を示す。
【００３２】
図２も参照して説明すると、初段ＭＯＳトランジスタ２７の動作時には、ダイオード２９のアノード、すなわちダイオード用ポリシリコン１５はダイオードコンタクト２３を介して接地電位ＧＮＤに接続される。外部接続端子２５には入力信号として電源電位Ｖｄｄと接地電位ＧＮＤが入力される。
【００３３】
外部接続端子が接地電位ＧＮＤに接続されたとき、（Ａ）に示すように、ポリシリコンゲート１３はゲートコンタクト２１を介して接地電位ＧＮＤに接続され、初段ＭＯＳトランジスタはオフ状態になる。このとき、ポリシリコンゲート１３とダイオード用ポリシリコン１５はともに接地電位ＧＮＤで同電位なので、ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界に空乏層３７が形成される。
【００３４】
外部接続端子が電源電位Ｖｄｄに接続されたとき、（Ｂ）に示すように、ポリシリコンゲート１３はゲートコンタクト２１を介して電源電位Ｖｄｄに接続され、初段ＭＯＳトランジスタはオン状態になる。このとき、Ｎ型ポリシリコンゲート１３とＰ型ダイオード用ポリシリコン１５からなるダイオードについて、カソードを構成するＮ型ポリシリコンゲート１３の方がアノードを構成するＰ型ダイオード用ポリシリコン１５よりも高電位となるので逆方向バイアスがかかり、空乏層３７が伸びる。
【００３５】
外部接続端子に正電圧のＥＳＤが入力し、静電保護素子３３（図２参照。）ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート１３にゲートコンタクト２１を介して正電圧のＥＳＤ（＞＞Ｖｄｄ）が入力される。このとき、Ｎ型ポリシリコンゲート１３とＰ型ダイオード用ポリシリコン１５からなるダイオードの接合耐圧が崩れ、正電圧のＥＳＤは、ゲートコンタクト２１からポリシリコンゲート１３、ダイオード用ポリシリコン１５、ダイオードコンタクト２３を介して、接地電位ＧＮＤに引き抜かれる（矢印参照）。
【００３６】
このように、この実施例では、ポリシリコンゲート１３に連続して形成されたダイオード用ポリシリコン１５を備えているので、静電保護素子３３で落としきれなかった正電圧のＥＳＤに対して、ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合からなるダイオードで効果的に正電圧のＥＳＤを逃がすことができ、ＥＳＤ対策を向上させることができる。特に、ＥＳＤにより最も破壊されやすいゲート絶縁膜１１の近くに上記ダイオードを形成することにより、ゲート絶縁膜１１への電荷の集中を効果的に緩和することができる。
【００３７】
さらに、ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界近傍を除いて、ポリシリコンゲート１３上面及びダイオード用ポリシリコン１５上面に金属シリサイド層１９が形成されているので、上記ダイオードを機能させつつ、金属シリサイド層１９によるポリシリコンゲートの低抵抗化を図ることができる。
また、ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート１３のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、正電圧のＥＳＤをすばやく逃がすことができる。
【００３８】
この実施例では、ゲートコンタクト２１は、ダイオード用ポリシリコン１５が連続して形成されている側のポリシリコンゲート１３の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート１３の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン１５を介して正電圧のＥＳＤを逃がす際に正電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート１３及び金属シリサイド層１９を流れるので、上記実施例のように、ゲートコンタクト２１はダイオード用ポリシリコン１５が連続して形成されている側のポリシリコンゲート１３端部に形成されていることが好ましい。
【００３９】
図４は図１の半導体装置の製造工程を説明するための工程断面図であり、図１（Ｂ）の位置に対応している。図１及び図４を参照して製造方法例を説明する。
【００４０】
（１）シリコン基板１にＳＴＩ３を形成してＭＯＳトランジスタ形成領域を画定する。ウェル（図示は省略）を形成した後、例えばシリコン酸化膜からなるゲート絶縁膜１１を形成する。シリコン基板１上全面にノンドープのポリシリコン膜を成膜し、写真製版技術及びエッチング技術を用いてポリシリコン膜をパターニングしてポリシリコンパターン３９を形成する（図４（Ａ）を参照。）。
【００４１】
（２）写真製版技術及びイオン注入技術により、ポリシリコンパターン３９の所定の領域及び半導体層５にＮ型不純物イオンを注入してポリシリコンゲート１３、ソース拡散層及びドレイン拡散層を形成し、ポリシリコンパターン３９の所定の領域にＰ型不純物イオンを注入してダイオード用ポリシリコン１５を形成する。その後、注入した不純物イオンを活性化する（図４（Ｂ）を参照。）。ここでは、Ｎ型不純物としてヒ素イオンをドーズ量は４.０×１０15ｃｍ-2、注入エネルギーは６０ｋｅＶの条件で注入し、Ｐ型不純物としてボロンイオンをドーズ量は２.５×１０15ｃｍ-2、注入エネルギーは５ｋｅＶの条件で注入した。
【００４２】
（３）シリコン基板１上全面にシリコン酸化膜を成膜し、エッチバック処理を施してポリシリコンゲート１３及びダイオード用ポリシリコン１５からなるポリシリコンパターンの側面にサイドウォール１７を形成する。シリコン基板１上全面にシリコン酸化膜を成膜し、そのシリコン酸化膜を写真製版技術及びエッチング技術を用いてパターニングしてポリシリコンゲート１３とダイオード用ポリシリコン１５の境界近傍に酸化膜パターン４１を形成する（図４（Ｃ）を参照。）。
【００４３】
（４）シリコン基板１上全面に例えばチタンやコバルトなどの遷移金属膜４３を成膜する。加熱処理を施してシリコンと遷移金属を反応させてポリシリコンゲート１３上面及びダイオード用ポリシリコン１５上面に金属シリサイド層１９を形成する。ここで、酸化膜パターン４１で覆われた位置のポリシリコンゲート１３上面及びダイオード用ポリシリコン１５上面には金属シリサイド層１９は形成されない（図４（Ｄ）を参照。）。
【００４４】
（５）洗浄処理を施して未反応の遷移金属膜４３を除去し、酸化膜パターン４１を除去する（図４（Ｄ）を参照。）。ここでは酸化膜パターン４１を除去したが、酸化膜パターン４１は残しておいてもよい。
【００４５】
（６）シリコン基板１上全面に層間絶縁膜（図示は省略）を形成する。層間絶縁膜にコンタクト２１，２３を形成する（図１参照。）。
以上、図１に示した実施例の製造方法例を説明したが、本発明の半導体装置を製造するための製造工程はこれに限定されるものではなく、通常の半導体装置製造プロセスに準じて種々の変更が可能である。
【００４６】
図５は他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。図６はその実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段ＭＯＳトランジスタとしてＰ型ゲート電極を備えたＰチャネルＭＯＳトランジスタを用い、静電保護素子としてＭＯＳトランジスタを用いた。
まず、図５を参照して初段ＭＯＳトランジスタ周辺の構造について説明する。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００４７】
Ｐ型シリコン基板１のＮ型ウェル（Ｎｗｅｌｌ）２にＳＴＩ３が形成されてＭＯＳトランジスタ領域が形成されている。
ＳＴＩ３に囲まれた位置のＮ型ウェル２（半導体層５）に互いに間隔をもってＰ型不純物拡散層からなるソース拡散層４５とドレイン拡散層４７が形成されている。ソース拡散層４５とドレイン拡散層４７の間の半導体層５上にゲート絶縁膜１１を介してポリシリコンゲート（Ｐ＋）４９が形成されて、初段ＭＯＳトランジスタが形成されている。ポリシリコンゲート４９はＰ型であり、ポリシリコンゲート４９には例えばボロンが注入されている。ポリシリコンゲート４９はＳＴＩ３上に延伸して形成されており、ポリシリコンゲート４９の両端はそれぞれＳＴＩ３上に配置されている。
【００４８】
ＳＴＩ３上に、ポリシリコンゲート４９の一端に連続してダイオード用ポリシリコン（Ｎ＋）５１が形成されている。ダイオード用ポリシリコン５１はＮ型であり、ダイオード用ポリシリコン５１には例えばヒ素が注入されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１のＰＮ接合によってダイオードが形成されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート４９のチャネル長方向の幅よりも広く形成されている。
【００４９】
ポリシリコンゲート４９及びダイオード用ポリシリコン５１からなるポリシリコンパターンの側面に絶縁性のサイドウォール１７が形成されている。
ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界近傍を除いて、ポリシリコンゲート４９の上面及びダイオード用ポリシリコン５１の上面に金属シリサイド層１９が形成されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１は金属シリサイド層１９を介しては短絡していない。
ＳＴＩ３上でポリシリコンゲート４９上の金属シリサイド層１９にゲートコンタクト２１が形成され、ダイオード用ポリシリコン５１上の金属シリサイド層１９にダイオードコンタクト２３が形成されている。
この半導体装置は、図３を参照して説明した上記製造方法例においてイオン注入領域を変更することによって形成することができる。
【００５０】
図６を参照して初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子２５はＰチャネル型初段ＭＯＳトランジスタ５３のゲートに接続されている。初段ＭＯＳトランジスタ５３のソースは電源電位Ｖｄｄに接続され、ドレインは接地電位ＧＮＤに接続されている。
【００５１】
初段ＭＯＳトランジスタ５３のゲートに、図５を参照して説明したＰ型ポリシリコンゲート４９とＮ型ダイオード用ポリシリコン５１のＰＮ接合からなるダイオード５５が接続されている。ダイオード５５のカソードは電源電位Ｖｄｄに接続され、アノードは初段ＭＯＳトランジスタ５３のゲートに接続されている。
外部接続端子２５と初段ＭＯＳトランジスタ５３のゲートの間の接続点３５にＣＭＯＳからなる静電保護素子３１，３３が接続されている。
【００５２】
図７はこの実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図７（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【００５３】
図６も参照して説明すると、初段ＭＯＳトランジスタ５３の動作時には、ダイオード５５のカソード、すなわちダイオード用ポリシリコン５１はダイオードコンタクト２３を介して電源電位Ｖｄｄに接続される。外部接続端子２５には入力信号として電源電位Ｖｄｄと接地電位ＧＮＤが入力される。
【００５４】
外部接続端子が電源電位Ｖｄｄに接続されたとき、（Ａ）に示すように、ポリシリコンゲート４９はゲートコンタクト２１を介して電源電位Ｖｄｄに接続され、初段ＭＯＳトランジスタはオフ状態になる。このとき、ポリシリコンゲート４９とダイオード用ポリシリコン５１はともに電源電位Ｖｄｄで同電位なので、ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界に空乏層５７が形成される。
【００５５】
外部接続端子が接地電位ＧＮＤに接続されたとき、（Ｂ）に示すように、ポリシリコンゲート４９はゲートコンタクト２１を介して接地電位ＧＮＤに接続され、初段ＭＯＳトランジスタはオン状態になる。このとき、Ｐ型ポリシリコンゲート４９とＮ型ダイオード用ポリシリコン５１からなるダイオードについて、カソードを構成するＮ型ダイオード用ポリシリコン５１の方がアノードを構成するＰ型ポリシリコンゲート４９よりも高電位となるので逆方向バイアスがかかり、空乏層５７が伸びる。
【００５６】
外部接続端子に負電圧のＥＳＤが入力し、静電保護素子３１（図６参照。）ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート４９にゲートコンタクト２１を介して負電圧のＥＳＤ（＜＜ＧＮＤ）が入力される。このとき、Ｐ型ポリシリコンゲート４９とＮ型ダイオード用ポリシリコン５１からなるダイオードの接合耐圧が崩れ、電源電位Ｖｄｄからダイオードコンタクト２３、ダイオード用ポリシリコン５１、ポリシリコンゲート４９、ゲートコンタクト２１を介して電流が流れ、負電圧のＥＳＤは電源電位Ｖｄｄに引き抜かれる。
【００５７】
このように、この実施例では、ポリシリコンゲート４９に連続して形成されたダイオード用ポリシリコン５１を備えているので、静電保護素子３１で落としきれなかった負電圧のＥＳＤに対して、ポリシリコンゲート４９とダイオード用ポリシリコン５１のＰＮ接合からなるダイオードで効果的に負電圧のＥＳＤを逃がすことができ、ＥＳＤ対策を向上させることができる。特に、ＥＳＤにより最も破壊されやすいゲート絶縁膜１１の近くに上記ダイオードを形成することにより、ゲート絶縁膜１１への電荷の集中を効果的に緩和することができる。
【００５８】
さらに、ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界近傍を除いて、ポリシリコンゲート４９上面及びダイオード用ポリシリコン５１上面に金属シリサイド層１９が形成されているので、上記ダイオードを機能させつつ、金属シリサイド層１９によるポリシリコンゲートの低抵抗化を図ることができる。
また、ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート４９のチャネル長方向の幅よりも広く形成されているので、ダイオードの許容電流値を大きくすることができ、負電圧のＥＳＤをすばやく逃がすことができる。
【００５９】
この実施例では、ゲートコンタクト２１は、ダイオード用ポリシリコン５１が連続して形成されている側のポリシリコンゲート４９の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート４９の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン５１を介して負電圧のＥＳＤを逃がす際に負電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート４９及び金属シリサイド層１９を流れるので、上記実施例のように、ゲートコンタクト２１はダイオード用ポリシリコン５１が連続して形成されている側のポリシリコンゲート４９端部に形成されていることが好ましい。
【００６０】
図８はさらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図９はその実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段ＭＯＳトランジスタとしてＮ型ゲート電極を備えたＮチャネルＭＯＳトランジスタを用い、静電保護素子としてＭＯＳトランジスタを用いた。
まず、図８を参照して初段ＭＯＳトランジスタ周辺の構造について説明する。図１と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００６１】
Ｐ型シリコン基板１にＳＴＩ３が形成されてＭＯＳトランジスタ領域が形成されている。ＳＴＩ３に囲まれた位置のシリコン基板１（半導体層５）に互いに間隔をもってＮ型ソース拡散層７とＮ型ドレイン拡散層９が形成されている。
ソース拡散層７とドレイン拡散層９の間の半導体層５上にゲート絶縁膜１１を介してＮ型ポリシリコンゲート１３が形成されて、初段ＭＯＳトランジスタが形成されている。
【００６２】
ＳＴＩ３上に、ポリシリコンゲート１３の一端に連続してＰ型ダイオード用ポリシリコン１５が形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合によってダイオードが形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート１３のチャネル長方向の幅よりも広く形成されている。
【００６３】
ＳＴＩ３上に、ダイオード用ポリシリコン１５とは異なる位置でポリシリコンゲート１３に連続して第２ダイオード用ポリシリコン５９が形成されている。第２ダイオード用ポリシリコン５９はポリシリコンゲート１３に連続して形成された第１ポリシリコン領域（Ｐ＋）６１と、ポリシリコンゲート１３とは間隔をもって第１ポリシリコン領域６１に連続して形成された第２ポリシリコン領域（Ｎ＋）６３を備えている。第１ポリシリコン領域６１はＮ型ポリシリコンゲート１３とは反対導電型のＰ型であり、例えばボロンが注入されている。第２ポリシリコン領域６３はＮ型ポリシリコンゲート１３と同じ導電型のＮ型であり、例えばヒ素が注入されている。Ｐ型第１ポリシリコン領域６１とＮ型第２ポリシリコン領域６３のＰＮ接合によって第２ダイオードが形成されている。ここで、第２ダイオード用ポリシリコン５９が接続されるポリシリコンゲート１３端部は、ダイオード用ポリシリコン１５が接続されている側のポリシリコンゲート１３端部と同じである。
【００６４】
ポリシリコンゲート１３、ダイオード用ポリシリコン１５及び第２ポリシリコンゲート５９からなるポリシリコンパターンの側面に絶縁性のサイドウォール１７が形成されている。
ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界近傍、及び第１ポリシリコン領域６１と第２ポリシリコン領域６３の境界近傍を除いて、ポリシリコンゲート１３の上面、ダイオード用ポリシリコン１５の上面及び第２ポリシリコンゲート５９の上面に金属シリサイド層１９が形成されている。ポリシリコンゲート１３とダイオード用ポリシリコン１５は金属シリサイド層１９を介しては短絡しておらず、第１ポリシリコン領域６１とＮ型第２ポリシリコン領域６３も金属シリサイド層１９を介しては短絡していない。
【００６５】
ＳＴＩ３上でポリシリコンゲート１３上の金属シリサイド層１９にゲートコンタクト２１が形成されている。ダイオード用ポリシリコン１５上の金属シリサイド層１９にダイオードコンタクト２３が形成されている。第２ダイオード用ポリシリコン５９の第２ポリシリコン領域６３上の金属シリサイド層１９に第２ポリシリコン領域６３の電位をとるための第２ダイオードコンタクト６５が形成されている。
【００６６】
図９を参照して初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図２と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子２５はＮチャネル型初段ＭＯＳトランジスタ２７のゲートに接続されている。初段ＭＯＳトランジスタ２７のドレインは電源電位Ｖｄｄに接続され、ソースは接地電位ＧＮＤに接続されている。
【００６７】
初段ＭＯＳトランジスタ２７のゲートに、図８を参照して説明したＮ型ポリシリコンゲート１３とＰ型ダイオード用ポリシリコン１５のＰＮ接合からなるダイオード２９が接続されている。ダイオード２９のアノードは接地電位ＧＮＤに接続され、カソードは初段ＭＯＳトランジスタ２７のゲートに接続されている。
初段ＭＯＳトランジスタ２７のゲートには、図８を参照して説明した第２ダイオード用ポリシリコン５９のＰ型第１ポリシリコン領域６１とＮ型第２ポリシリコン領域６３のＰＮ接合からなる第２ダイオード６７が接続されている。第２ダイオード６７のアノードは初段ＭＯＳトランジスタ２７のゲートに接続され、カソードは電源電位Ｖｄｄに接続されている。
外部接続端子２５と初段ＭＯＳトランジスタ５３のゲートの間の接続点３５にＣＭＯＳからなる静電保護素子３１，３３が接続されている。
【００６８】
図１０はこの実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第２ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図１０（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態、（Ｄ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【００６９】
図９も参照して説明すると、初段ＭＯＳトランジスタ２７の動作時には、ダイオード２９のアノード、すなわちダイオード用ポリシリコン１５はダイオードコンタクト２３を介して接地電位ＧＮＤに接続され、第２ダイオード６７のカソード、すなわち第２ポリシリコン領域６３は第２ダイオードコンタクト６５を介して電源電位Ｖｄｄに接続される。外部接続端子２５には入力信号として電源電位Ｖｄｄと接地電位ＧＮＤが入力される。
【００７０】
外部接続端子が接地電位ＧＮＤに接続されたとき、（Ａ）に示すように、ポリシリコンゲート１３はゲートコンタクト２１を介して接地電位ＧＮＤに接続され、初段ＭＯＳトランジスタはオフ状態になる。このとき、Ｎ型ポリシリコンゲート１３とＰ型ダイオード用ポリシリコン１５からなるダイオード２９について、ポリシリコンゲート１３とダイオード用ポリシリコン１５はともに接地電位ＧＮＤで同電位なので、ポリシリコンゲート１３とダイオード用ポリシリコン１５の境界に空乏層３７が形成される。また、金属シリサイド層１９を介してポリシリコンゲート１３と同電位になるＰ型第１ポリシリコン領域６１とＮ型第２ポリシリコン領域６３からなる第２ダイオード６７について、カソードを構成するＮ型第２ポリシリコン領域６３（電源電位Ｖｄｄ）の方がアノードを構成するＰ型第１ポリシリコン領域６１（接地電位ＧＮＤ）よりも高電位となるので逆方向バイアスがかかり、空乏層６９が伸びる。
【００７１】
外部接続端子が電源電位Ｖｄｄに接続されたとき、（Ｂ）に示すように、ポリシリコンゲート１３はゲートコンタクト２１を介して電源電位Ｖｄｄに接続され、初段ＭＯＳトランジスタはオン状態になる。このとき、ダイオード２９について、カソードを構成するＮ型ポリシリコンゲート１３（電源電位Ｖｄｄ）の方がアノードを構成するＰ型ダイオード用ポリシリコン１５（接地電位ＧＮＤ）よりも高電位となるので逆方向バイアスがかかり、空乏層３７が伸びる。また、第２ダイオード６７について、第１ポリシリコン領域６１と第２ポリシリコン領域６３はともに電源電位Ｖｄｄで同電位なので、初段ＭＯＳトランジスタがオフ状態のときに比べて狭く空乏層６９が形成される。
【００７２】
外部接続端子に正電圧のＥＳＤが入力し、静電保護素子３３ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート１３にゲートコンタクト２１を介して正電圧のＥＳＤ（＞＞Ｖｄｄ）が入力される。このとき、ダイオード２９の接合耐圧が崩れ、正電圧のＥＳＤは、ゲートコンタクト２１からポリシリコンゲート１３、ダイオード用ポリシリコン１５、ダイオードコンタクト２３を介して、接地電位ＧＮＤに引き抜かれる。
【００７３】
外部接続端子に負電圧のＥＳＤが入力し、静電保護素子３１ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート１３にゲートコンタクト２１を介して負電圧のＥＳＤ（＜＜ＧＮＤ）が入力される。このとき、第２ダイオード６７の接合耐圧が崩れ、電源電位Ｖｄｄから第２ダイオードコンタクト６５、第２ポリシリコン領域６３、第１ポリシリコン領域６１、ゲートコンタクト２１を介して電流が流れ、負電圧のＥＳＤは電源電位Ｖｄｄに引き抜かれる。
【００７４】
このように、この実施例では、ポリシリコンゲート１３に連続して形成されたダイオード用ポリシリコン１５を備えているので、静電保護素子３３で落としきれなかった正電圧のＥＳＤに対して、ダイオード２９で効果的に正電圧のＥＳＤを逃がすことができる。さらに、ポリシリコンゲート１３に連続して形成された第２ダイオード用ポリシリコン５９を備えているので、静電保護素子３１で落としきれなかった負電圧のＥＳＤに対して、第２ダイオード６７で効果的に負電圧のＥＳＤを逃がすことができる。このように、正負両方のＥＳＤに対応することができ、ＥＳＤ対策を向上させることができる。
【００７５】
この実施例では、ゲートコンタクト２１は、ダイオード用ポリシリコン１５が連続して形成されている側のポリシリコンゲート１３の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート１３の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン１５を介して正電圧のＥＳＤを逃がす際に正電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート１３及び金属シリサイド層１９を流れるので、上記実施例のように、ゲートコンタクト２１はダイオード用ポリシリコン１５が連続して形成されている側のポリシリコンゲート１３端部に形成されていることが好ましい。
【００７６】
また、第２ダイオード用ポリシリコン５９が接続されるポリシリコンゲート１３端部は、ダイオード用ポリシリコン１５が接続されている側のポリシリコンゲート１３端部と同じであるが、その端部とは反対側の端部に第２ダイオード用ポリシリコン５９が接続されていてもよい。この場合、ダイオード用ポリシリコン１５を介して負電圧のＥＳＤを逃がす際に負電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート１３及び金属シリサイド層１９を流れるので、第２ダイオード用ポリシリコン５９が接続される側のポリシリコンゲート１３端部にもゲートコンタクトを設けることが好ましい。
【００７７】
しかし、ポリシリコンゲート１３の両端部にそれぞれゲートコンタクトを設けたのではポリシリコンゲート１３が半導体基板上で占める面積が増大する。
そこで、上記実施例のように、ダイオード用ポリシリコン１５及び第２ダイオード用ポリシリコン５９の両方をポリシリコンゲート１３の同じ側の端部に接続することにより、ＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート１３及び金属シリサイド層１９を流れるのを防止しつつ、ポリシリコンゲート１３の面積増大を防止することが好ましい。
【００７８】
図１１はさらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１２はその実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。この実施例では、初段ＭＯＳトランジスタとしてＮ型ゲート電極を備えたＰチャネルＭＯＳトランジスタを用い、静電保護素子としてＭＯＳトランジスタを用いた。
まず、図１１を参照して初段ＭＯＳトランジスタ周辺の構造について説明する。図１及び図５と同じ機能を果たす部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００７９】
Ｐ型シリコン基板１のＮ型ウェル２にＳＴＩ３が形成されてＭＯＳトランジスタ領域が形成されている。ＳＴＩ３に囲まれた位置のＮ型ウェル２（半導体層５）に互いに間隔をもってＰ型ソース拡散層４５とＰ型ドレイン拡散層４７が形成されている。
ソース拡散層４５とドレイン拡散層４７の間の半導体層５上にゲート絶縁膜１１を介してＰ型ポリシリコンゲート４９が形成されて、初段ＭＯＳトランジスタが形成されている。
【００８０】
ＳＴＩ３上に、ポリシリコンゲート４９の一端に連続してＮ型ダイオード用ポリシリコン５１が形成されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１のＰＮ接合によってダイオードが形成されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界面の幅、すなわちダイオードの幅は、チャネル領域上におけるポリシリコンゲート４９のチャネル長方向の幅よりも広く形成されている。
【００８１】
ＳＴＩ３上に、ダイオード用ポリシリコン５１とは異なる位置でポリシリコンゲート４９に連続して第２ダイオード用ポリシリコン７１が形成されている。第２ダイオード用ポリシリコン７１はポリシリコンゲート４９に連続して形成された第１ポリシリコン領域（Ｎ＋）７３と、ポリシリコンゲート４９とは間隔をもって第１ポリシリコン領域７３に連続して形成された第２ポリシリコン領域（Ｐ＋）７５を備えている。第１ポリシリコン領域７３はＰ型ポリシリコンゲート４９とは反対導電型のＮ型であり、例えばヒ素が注入されている。第２ポリシリコン領域７５はＰ型ポリシリコンゲート４９と同じ導電型のＰ型であり、例えばボロンが注入されている。Ｎ型第１ポリシリコン領域７３とＰ型第２ポリシリコン領域７５のＰＮ接合によって第２ダイオードが形成されている。ここで、第２ダイオード用ポリシリコン７１が接続されるポリシリコンゲート４９端部は、ダイオード用ポリシリコン５１が接続されている側のポリシリコンゲート４９端部と同じである。
【００８２】
ポリシリコンゲート４９、ダイオード用ポリシリコン５１及び第２ポリシリコンゲート５９からなるポリシリコンパターンの側面に絶縁性のサイドウォール１７が形成されている。
ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界近傍、及び第１ポリシリコン領域７３と第２ポリシリコン領域７５の境界近傍を除いて、ポリシリコンゲート４９の上面、ダイオード用ポリシリコン５１の上面及び第２ポリシリコンゲート５９の上面に金属シリサイド層１９が形成されている。ポリシリコンゲート４９とダイオード用ポリシリコン５１は金属シリサイド層１９を介しては短絡しておらず、第１ポリシリコン領域７３とＰ型第２ポリシリコン領域７５も金属シリサイド層１９を介しては短絡していない。
【００８３】
ＳＴＩ３上でポリシリコンゲート４９上の金属シリサイド層１９にゲートコンタクト２１が形成されている。ダイオード用ポリシリコン５１上の金属シリサイド層１９にダイオードコンタクト２３が形成されている。第２ダイオード用ポリシリコン７１の第２ポリシリコン領域７５上の金属シリサイド層１９に第２ポリシリコン領域７５の電位をとるための第２ダイオードコンタクト６５が形成されている。
【００８４】
図１２を参照して初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子の回路接続について説明する。図２及び図６と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
外部接続端子２５はＰチャネル型初段ＭＯＳトランジスタ５３のゲートに接続されている。初段ＭＯＳトランジスタ５３のソースは電源電位Ｖｄｄに接続され、ドレインは接地電位ＧＮＤに接続されている。
【００８５】
初段ＭＯＳトランジスタ５３のゲートに、図１１を参照して説明したＰ型ポリシリコンゲート４９とＮ型ダイオード用ポリシリコン５１のＰＮ接合からなるダイオード５５が接続されている。ダイオード５５のアノードは初段ＭＯＳトランジスタ５３のゲートに接続され、カソードは電源電位Ｖｄｄに接続されている。
初段ＭＯＳトランジスタ５３のゲートには、図１１を参照して説明した第２ダイオード用ポリシリコン７１のＮ型第１ポリシリコン領域７３とＰ型第２ポリシリコン領域７５のＰＮ接合からなる第２ダイオード７７が接続されている。第２ダイオード７７のアノードは接地電位ＧＮＤに接続され、カソードは初段ＭＯＳトランジスタ５３のゲートに接続されている。
外部接続端子２５と初段ＭＯＳトランジスタ５３のゲートの間の接続点３５にＣＭＯＳからなる静電保護素子３１，３３が接続されている。
【００８６】
図１３はこの実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第２ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図である。図１３（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態、（Ｄ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【００８７】
図１２も参照して説明すると、初段ＭＯＳトランジスタ５３の動作時には、ダイオード５５のカソード、すなわちダイオード用ポリシリコン５１はダイオードコンタクト２３を介して電源電位Ｖｄｄに接続され、第２ダイオード７７のアノード、すなわち第２ポリシリコン領域７５は第２ダイオードコンタクト６５を介して接地電位ＧＮＤに接続される。外部接続端子２５には入力信号として電源電位Ｖｄｄと接地電位ＧＮＤが入力される。
【００８８】
外部接続端子が電源電位Ｖｄｄに接続されたとき、（Ａ）に示すように、ポリシリコンゲート４９はゲートコンタクト２１を介して電源電位Ｖｄｄに接続され、初段ＭＯＳトランジスタはオフ状態になる。このとき、Ｐ型ポリシリコンゲート４９とＮ型ダイオード用ポリシリコン５１からなるダイオード５５について、ポリシリコンゲート４９とダイオード用ポリシリコン５１はともに電源電位Ｖｄｄで同電位なので、ポリシリコンゲート４９とダイオード用ポリシリコン５１の境界に空乏層５７が形成される。また、金属シリサイド層１９を介してポリシリコンゲート４９と同電位になるＮ型第１ポリシリコン領域７３とＰ型第２ポリシリコン領域７５からなる第２ダイオード７７について、カソードを構成するＮ型第１ポリシリコン領域７３（電源電位Ｖｄｄ）の方がアノードを構成するＰ型第２ポリシリコン領域７５（接地電位ＧＮＤ）よりも高電位となるので逆方向バイアスがかかり、空乏層７９が伸びる。
【００８９】
外部接続端子が接地電位ＧＮＤに接続されたとき、（Ｂ）に示すように、ポリシリコンゲート４９はゲートコンタクト２１を介して接地電位ＧＮＤに接続され、初段ＭＯＳトランジスタはオン状態になる。このとき、ダイオード５５について、カソードを構成するＮ型ダイオード用ポリシリコン５１（電源電位Ｖｄｄ）の方がアノードを構成するＰ型ポリシリコンゲート４９（接地電位ＧＮＤ）よりも高電位となるので逆方向バイアスがかかり、空乏層５７が伸びる。また、第２ダイオード７７について、第１ポリシリコン領域７３と第２ポリシリコン領域７５はともに接地電位ＧＮＤで同電位なので、初段ＭＯＳトランジスタがオフ状態のときに比べて狭く空乏層７９が形成される。
【００９０】
外部接続端子に正電圧のＥＳＤが入力し、静電保護素子３３ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート４９にゲートコンタクト２１を介して正電圧のＥＳＤ（＞＞Ｖｄｄ）が入力される。このとき、第２ダイオード７７の接合耐圧が崩れ、正電圧のＥＳＤは、ゲートコンタクト２１から第１ポリシリコン領域７３、第２ポリシリコン領域７５、第２ダイオードコンタクト６５を介して、接地電位ＧＮＤに引き抜かれる。
【００９１】
外部接続端子に負電圧のＥＳＤが入力し、静電保護素子３１ではＥＳＤを落としきれなかったとき、（Ｃ）に示すように、ポリシリコンゲート４９にゲートコンタクト２１を介して負電圧のＥＳＤ（＜＜ＧＮＤ）が入力される。このとき、ダイオード５５の接合耐圧が崩れ、電源電位Ｖｄｄからダイオードコンタクト２３、ダイオード用ポリシリコン５１、ポリシリコンゲート４９、ゲートコンタクト２１を介して電流が流れ、負電圧のＥＳＤは電源電位Ｖｄｄに引き抜かれる。
【００９２】
このように、この実施例では、ポリシリコンゲート４９に連続して形成されたダイオード用ポリシリコン５１を備えているので、静電保護素子３１で落としきれなかった負電圧のＥＳＤに対して、ダイオード５５で効果的に負電圧のＥＳＤを逃がすことができる。さらに、ポリシリコンゲート４９に連続して形成された第２ダイオード用ポリシリコン７１を備えているので、静電保護素子３３で落としきれなかった正電圧のＥＳＤに対して、第２ダイオード７７で効果的に正電圧のＥＳＤを逃がすことができる。このように、正負両方のＥＳＤに対応することができ、ＥＳＤ対策を向上させることができる。
【００９３】
この実施例では、ゲートコンタクト２１は、ダイオード用ポリシリコン５１が連続して形成されている側のポリシリコンゲート４９の端部に形成されているが、ゲートコンタクトはその端部とは反対側のポリシリコンゲート４９の端部に配置されていてもよい。ただし、この場合には、ダイオード用ポリシリコン５１を介して負電圧のＥＳＤを逃がす際に負電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート４９及び金属シリサイド層１９を流れるので、上記実施例のように、ゲートコンタクト２１はダイオード用ポリシリコン５１が連続して形成されている側のポリシリコンゲート４９端部に形成されていることが好ましい。
【００９４】
また、第２ダイオード用ポリシリコン７１が接続されるポリシリコンゲート４９端部は、ダイオード用ポリシリコン５１が接続されている側のポリシリコンゲート４９端部と同じであるが、その端部とは反対側の端部に第２ダイオード用ポリシリコン７１が接続されていてもよい。この場合、ダイオード用ポリシリコン５１を介して正電圧のＥＳＤを逃がす際に正電圧のＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート４９及び金属シリサイド層１９を流れるので、第２ダイオード用ポリシリコン７１が接続される側のポリシリコンゲート４９端部にもゲートコンタクトを設けることが好ましい。
【００９５】
しかし、ポリシリコンゲート４９の両端部にそれぞれゲートコンタクトを設けたのではポリシリコンゲート４９が半導体基板上で占める面積が増大する。
そこで、上記実施例のように、ダイオード用ポリシリコン５１及び第２ダイオード用ポリシリコン７１の両方をポリシリコンゲート４９の同じ側の端部に接続することにより、ＥＳＤがＭＯＳトランジスタのチャネル領域上のポリシリコンゲート４９及び金属シリサイド層１９を流れるのを防止しつつ、ポリシリコンゲート４９の面積増大を防止することが好ましい。
【００９６】
上記で説明した実施例では、ポリシリコンゲート上面、ダイオード用ポリシリコンゲート上面、第２ダイオード用ポリシリコンゲート上面に金属シリサイド層１９が形成されているが、本発明はこれに限定されるものではなく、金属シリサイド層１９は形成されていなくてもよい。
【００９７】
金属シリサイド層を備えていない実施例について、図１に対応するものを図１４に示し、図５に対応するものを図１５に示し、図８に対応するものを図１６に示し、図１１に対応するものを図１７に示す。図１６に示した実施例ではポリシリコンゲート１３と第１ポリシリコン領域６１を同電位にするためにゲートコンタクト２１はポリシリコンゲート１３上から第１ポリシリコン領域６１上にまたがって形成されている。図１７に示した実施例ではポリシリコンゲート４９と第１ポリシリコン領域７３を同電位にするためにゲートコンタクト２１はポリシリコンゲート１３上から第１ポリシリコン領域６１上にまたがって形成されている。
図１４から図１６に示した実施例でも上記で説明した実施例と同様にして正電圧のＥＳＤ、負電圧のＥＳＤ又は正負両方のＥＳＤに対して対応することができる。
【００９８】
図１６に示した実施例では、ゲートコンタクト２１はポリシリコンゲート１３上から第１ポリシリコン領域６１上にまたがって形成されているが、ポリシリコンゲート１３上と第１ポリシリコン領域６１上にそれぞれコンタクトを設け、それらのコンタクトを短絡させてポリシリコンゲート１３と第１ポリシリコン領域６１を同電位にするようにしてもよい。
同様に、図１７に示した実施例でも、ポリシリコンゲート４９上と第１ポリシリコン領域７３上にそれぞれコンタクトを設け、それらのコンタクトを短絡させてポリシリコンゲート１３と第１ポリシリコン領域６１を同電位にするようにしてもよい。
【００９９】
また、図１６に示した実施例において、第１ポリシリコン領域６１上にはコンタクトを設けずに、第１ポリシリコン領域６１をフローティングな状態にしてもよい。この場合、Ｎ型ポリシリコンゲート１３とＰ型第１ポリシリコン領域６１により第３ダイオードが形成される。この実施例によれば、図１０（Ｃ）のように正電圧のＥＳＤが入力した場合に第３ダイオードが逆方向バイアスになるので電源電位Ｖｄｄに正電圧のＥＳＤが入力するのを防止することができる。図１０（Ｄ）のように負電圧のＥＳＤが入力した場合には第３ダイオードは順方向バイアスになるので、図１０（Ｄ）を参照して説明した動作と同様にしてＥＳＤを引き抜くことができる。
さらに、図８に示した実施例において、ポリシリコンゲート１３と第１ポリシリコン領域６１の境界近傍に金属シリサイド層１９が形成されていないようにすれば、第１ポリシリコン領域６１をフローティングな状態にすることができる。
【０１００】
同様に、図１７に示した実施例において、第１ポリシリコン領域７３上にはコンタクトを設けずに、第１ポリシリコン領域７３をフローティングな状態にしてもよい。この場合、Ｐ型ポリシリコンゲート４９とＮ型第１ポリシリコン領域７３により第３ダイオードが形成される。この実施例によれば、図１３（Ｃ）のように正電圧のＥＳＤが入力した場合に第３ダイオードが順方向バイアスになるので、図１３（Ｃ）を参照して説明した動作と同様にしてＥＳＤを引き抜くことができる。図１３（Ｄ）のように負電圧のＥＳＤが入力した場合には第３ダイオードは逆方向バイアスになるが、図１３（Ｄ）を参照して説明した動作と同様にしてＥＳＤを引き抜くことができる。
さらに、図１１に示した実施例において、ポリシリコンゲート４９と第１ポリシリコン領域７３の境界近傍に金属シリサイド層１９が形成されていないようにすれば、第１ポリシリコン領域７３をフローティングな状態にすることができる。
【０１０１】
ところで、ポリシリコンパターンの側面にダイオードのＰＮ接合部分が露出していると、ポリシリコンパターン側面は欠陥が多いことから逆方向バイアス時のリーク電流が多くなる。
そこで、図１に示した実施例で、図１８に示すように、ダイオード用ポリシリコン１５はポリシリコンゲート１３に囲まれて配置されているようにしてもよい。これにより、ポリシリコンゲート１３とダイオード用ポリシリコン１５のＰＮ接合部分がポリシリコンパターンの側面に露出している状態をなくすことができ、逆方向バイアス時のリーク電流を小さくすることができる。
【０１０２】
同様に、図５に示した実施例で、図１９に示すように、ダイオード用ポリシリコン５１はポリシリコンゲート４９に囲まれて配置されているようにしてもよい。また、図８に示した実施例で、図２０に示すように、ダイオード用ポリシリコン１５はポリシリコンゲート１３に囲まれて配置され、第１ポリシリコン領域６１及び第２ポリシリコン領域６３をもつ第２ダイオード用ポリシリコン５９がポリシリコンゲート１３に囲まれて配置されているようにしてもよい。また、図１１に示した実施例で、図２１に示すように、ダイオード用ポリシリコン５１はポリシリコンゲート４９に囲まれて配置され、第１ポリシリコン領域７３及び第２ポリシリコン領域７５をもつ第２ダイオード用ポリシリコン７１がポリシリコンゲート４９に囲まれて配置されているようにしてもよい。これらの実施例においても、ダイオード及び第２ダイオードのＰＮ接合部分はポリシリコンパターンの側面には露出していないようにすることができるので、ダイオード及び第２ダイオードの逆方向バイアス時のリーク電流を小さくすることができる。
また、図１８から図２１を参照して説明した実施例においても、金属シリサイド層を備えていないようにしてもよい。
【０１０３】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、形状、材料、配置、数値などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例ではシリコン基板１を用いているが、シリコン基板１に代えてＳＯＩ（silicon on insulator）基板を用いてもよい。
また、上記実施例では素子分離絶縁膜としてＳＴＩ７を用いているが、素子分離絶縁膜はＬＯＣＯＳ（local oxidation of silicon）酸化膜であってもよい。
【０１０４】
また、上記実施例では初段ＭＯＳトランジスタとして、Ｐ型ポリシリコンゲートをもつＰチャネルＭＯＳトランジスタとＮ型ポリシリコンゲートをもつＮチャネルＭＯＳトランジスタを例示したが、初段ＭＯＳトランジスタはＰ型ポリシリコンゲートをもつＮチャネルＭＯＳトランジスタであってもよいし、Ｎ型ポリシリコンゲートをもつＰチャネルＭＯＳトランジスタであってもよい。
また、初段ＭＯＳトランジスタはサイドウォール１７を備えていないものであってもよい。
【０１０５】
また、上記実施例では静電保護素子としてＭＯＳトランジスタからなるものを例示したが、静電保護素子は例えばダイオードからなるものやバイポーラトランジスタからなるものなど、どのような構成からなるものであってもよい。
また、上記実施例では初段ＭＯＳトランジスタへの入力信号は電源電位Ｖｄｄと接地電位ＧＮＤであるが、本発明はこれに限定されるものではない。初段ＭＯＳトランジスタへの入力信号は、例えば電源電位Ｖｄｄ、接地電位ＧＮＤ間の正電圧の電源電圧Ｖｃｃと接地電位ＧＮＤとの組合せや、電源電圧ＶｄｄとＶｃｃの組合せなど、初段ＭＯＳトランジスタの動作時にダイオード及び第２ダイオードに逆方向バイアスがかかるかダイオード及び第２ダイオーの両端が同電位になるようにできる電圧値の入力信号であればどのような組合せであってもよい。なお、入力信号が電源電圧Ｖｃｃと接地電位ＧＮＤとの組合せの場合、ダイオード又は第２ダイオードが接続される電源電圧はＶｄｄであってもよいしＶｃｃであってもよい。初段ＭＯＳトランジスタへの入力信号は負電圧の電源電圧であってもよい。
【図面の簡単な説明】
【０１０６】
【図１】他の一実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図２】同実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。
【図３】同実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図であり、（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態を示す。
【図４】同実施例を製造するための製造工程例を説明するための工程断面図であり、図１（Ｂ）の位置に対応している。
【図５】他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図６】同実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。
【図７】同実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート及びダイオード用ポリシリコンゲートの不純物イオンの状態を示す図であり、（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【図８】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図９】同実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。
【図１０】同実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第２ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図であり、（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態、（Ｄ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【図１１】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１２】同実施例の初段ＭＯＳトランジスタ、外部接続端子及び静電保護素子を示す回路図である。
【図１３】同実施例の初段ＭＯＳトランジスタの動作時のポリシリコンゲート、ダイオード用ポリシリコンゲート及び第２ダイオード用ポリシリコンゲートの不純物イオンの状態を示す図であり、（Ａ）は初段ＭＯＳトランジスタがオフ状態、（Ｂ）は初段ＭＯＳトランジスタがオン状態、（Ｃ）はポリシリコンゲートに正電圧のＥＳＤが入力された状態、（Ｄ）はポリシリコンゲートに負電圧のＥＳＤが入力された状態を示す。
【図１４】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１５】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図である。
【図１６】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１７】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１８】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１９】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２０】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２１】さらに他の実施例の初段ＭＯＳトランジスタ近傍の構造を示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２２】従来の半導体装置の初段ＭＯＳトランジスタ及び静電保護素子を示す回路図である。
【符号の説明】
【０１０７】
１    シリコン基板
３    ＳＴＩ（素子分離絶縁膜）
５    半導体層
１１    ゲート絶縁膜
１３，４９    ポリシリコンゲート
１５，５１    ダイオード用ポリシリコン
１９    金属シリサイド層
２５    外部接続端子
２７，５３    初段ＭＯＳトランジスタ
２９，５５    ダイオード
３１，３３    静電保護素子
５９，７１    第２ダイオード用ポリシリコン
６１，７３    第１ポリシリコン領域
６３，７５    第２ポリシリコン領域
６７，７７    第２ダイオード
【図１】
2008041913.tif 000003
【図２】
2008041913.tif 000004
【図３】
2008041913.tif 000005
【図４】
2008041913.tif 000006
【図５】
2008041913.tif 000007
【図６】
2008041913.tif 000008
【図７】
2008041913.tif 000009
【図８】
2008041913.tif 000010
【図９】
2008041913.tif 000011
【図１０】
2008041913.tif 000012
【図１１】
2008041913.tif 000013
【図１２】
2008041913.tif 000014
【図１３】
2008041913.tif 000015
【図１４】
2008041913.tif 000016
【図１５】
2008041913.tif 000017
【図１６】
2008041913.tif 000018
【図１７】
2008041913.tif 000019
【図１８】
2008041913.tif 000020
【図１９】
2008041913.tif 000021
【図２０】
2008041913.tif 000022
【図２１】
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【図２２】
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