(57)【要約】【課題】ゲート電極からのリーク電流を低減して、高耐圧特性と大電流出力特性が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体系電子デバイスを提供する。【解決手段】AlGaN/GaN系HFET１０は、基板１の上に、GaNから成るバッファ層２、アンドープGaNからなる電子走行層３、およびアンドープAlGaNからなる電子供給層４を順次積層して成る層構造を有する。電子走行層３と電子供給層４両層のヘテロ接合界面の直下に２次元電子ガス層５が形成されるゲート電極Ｇは、電子供給層４側のNi層２１と該Ni層２１上に積層されたAu層２２とを含むNi/Au構造のゲート電極である。Ni層２１の膜厚t1は30nm〜100nmの範囲内である。【選択図】図１
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【特許請求の範囲】
【請求項１】
III-Ｖ族化合物半導体を用いたIII-Ｖ族化合物半導体系電子デバイスにおいて、
前記化合物半導体側のNi層と該Ni層上に積層されたAuとを含むゲート電極を備え、
前記Ni層の膜厚は30nm〜100nmの範囲内であることを特徴とするIII-Ｖ族化合物半導体系電子デバイス。
【請求項２】
前記Ni層の膜厚は、50nm〜100nmの範囲内であることを特徴とする請求項１に記載のIII-Ｖ族化合物半導体系電子デバイス。
【請求項３】
III-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタであることを特徴とする請求項１又は２に記載のIII-Ｖ族化合物半導体系電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタ（hetero junction field effect transistor: HFET）などのIII-Ｖ族化合物半導体系電子デバイスに関する。
【背景技術】
【０００２】
III-Ｖ族化合物半導体を用いた電子デバイスは、材料が本質的に持つ特性から、高温動作、ハイパワー、高速のデバイスとして有望である。
【０００３】
III-Ｖ族化合物半導体系電子デバイスとしてGaNなどのIII-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタ（Hetero-junction FET: HFET）あるいは別名HEMT (High Electron Mobility Transistor; 高電子移動度トランジスタ)が知られている（例えば、特許文献１参照）。
【０００４】
この特許文献１に記載されたGaN系HFETは、半絶縁性のサファイア基板上にAlNバッファ層、電子走行層となるノンドープGaN層、電子供給層となるｎ−AlGaN層を順次積層したものである。そして、電子供給層の上には、ソース電極、ゲート電極、ドレイン電極が平面配置されている。ここで、電子走行層と電子供給層両層のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層が形成される。
【０００５】
以上の２次元電子ガス層の働きにより、ソース電極とドレイン電極を作動すると、電子走行層に供給された電子が２次元電子ガス層中で高速移動してドレイン電極へと走行する。このとき、ゲート電極に加える電圧を変化させると、当該ゲート電極の直下の空乏層の厚さが変化するので、ソース電極とドレイン電極間を走行する電子の制御を行なうことができる。
【０００６】
このような機構により動作するGaNを用いた高電子移動度トランジスタ（GaN系のHFET）は、ゲート幅を長くし大素子化ことにより数A級の電流出力を有する素子が作製可能である。また100 V以上の破壊耐圧を有していることから、電源デバイスなどへの応用が期待されている。
【０００７】
このような高耐圧・大電流出力特性を有するHFETなどのIII-Ｖ族化合物半導体系電子デバイスの場合、ゲート電極からのリーク電流の増大によって素子が破壊する可能性が高い。このリーク電流を抑制するためには、AlxGa1-xNとの仕事関数差が大きいNi、Pd、Ir、Ptなどの金属が用いられる。特にNiは、これらの金属のうちで比較的AlxGa1-xNとの仕事関数差が大きく（ショットキー障壁が高く）、また表面保護膜との密着性が良好であることから、ゲート電極として用いられる場合が多い。この場合、Ni上に、ゲート電極自身の抵抗を下げることを目的としてAuを積層する構造が広く用いられている。このようなNi/Au構造を例えばGaN系HFET のゲート電極として用いた場合、そのゲート電極を400℃-600℃で５分ほどの熱処理をすることによりゲート電極とAlxGa1-xNとの仕事関数差が大きくなり、ショットキー特性が良くなり（ショットキー障壁が高くなり）、ゲート電極からのリーク電流の抑制が可能であるといった報告がある。
【特許文献１】特開２００３−１７９０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、本願の発明者による研究によると、ゲート電極として上記Ni/Au構造を用いたIII-Ｖ族化合物半導体系電子デバイス、例えばGaNなどのIII-Ｖ族化合物半導体を用いたHFETを400℃-600℃で熱処理すると、Auが下の方に拡散し、その結果、ショットキー特性が悪くなり、ゲートのリーク電流が増えてしまうことが分かった。
【０００９】
例えば、数A級の大素子HFETでは、高出力化のために、すなわち素子のオン抵抗を低減するために、AuやAl、Cuなどで配線する必要がある。このことはソース電極やドレイン電極、ゲート電極などとこの配線金属を接触させる必要があることを意味する。Ni/Au構造を高耐圧・大電流出力特性を有するIII-Ｖ族化合物半導体を用いたHFET、例えばGaN系HFETのゲート電極として用いた場合、このゲート電極と配線金属を接触させる工程で熱処理が必要になる。この熱処理を例えば400℃程度で実際に行ったところ、Ni上に積層されたAuの拡散が起こり、下の方に拡散したAuが化合物半導体（AlxGa1-xN）と接触することにより、ショットキー特性が悪くなり、ゲート電極からのリーク電流が増大する可能性があることが分かった。ゲート電極からのリーク電流が増えると、そのリーク電流で耐圧が持たなくなり、素子が破壊する可能性が高くなるので、高出力高耐圧のHFETを実現するのが難しくなる。
【００１０】
なお、ここにいう「ゲート電極からのリーク電流」とは、ゲート電圧をしきい値以下に下げて、空乏層を広げて二次元電子ガスを切った状態、つまりチャネルを空乏化してHFETをオフにした状態で、ゲート電極から漏れる電流をいう。
【００１１】
本発明は、上述した従来の問題に鑑みて為されたものであり、その目的は、ゲート電極からのリーク電流を低減して、高耐圧特性と大電流出力特性が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体系電子デバイスを提供することにある。
【課題を解決するための手段】
【００１２】
上記の問題点を解決するために、本願の発明者は、Ni/Au構造のゲート電極形成直後と、最終プロセス終了後のAuの拡散状況を比較した。その結果を図３に示す。図３において、細線の曲線３０，３１は、ゲート電極形成後における、Ni，Auの深さ方向（厚さ方向）におけるモル濃度をそれぞれ示しており、また、太線の曲線３２，３３は、最終プロセス終了後における、Ni，Auの深さ方向におけるモル濃度をそれぞれ示している。また、図３において、ゲート電極上面を深さ０（nm）としている。
【００１３】
この場合、Auの拡散を調べるために、基板上にNi層を200 nm形成し、その上にAuを形成した試料を用いた。その結果、図３に示すとおり、Auは最終プロセス終了後はゲート電極形成直後と比較して30 nm程度拡散していることが分かった。なお、ここで「最終プロセス終了後」とは、化合物半導体側のNi層と該Ni層上に積層されたAuとを含むNi/Au構造のゲート電極を形成し、このゲート電極とAl、Cuなどの配線金属を接触させる工程における熱処理など、デバイスを作る全てのプロセスを終了した後を意味する。
【００１４】
図３に示す結果に鑑みて、本発明の第１の態様に係るIII-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタは、化合物半導体側のNi層と該Ni層上に積層されたAuとを含むゲート電極を備え、前記Ni層の膜厚は、30nm〜100nmの範囲内であることを要旨としている。
【００１５】
この態様によれば、Ni/Au構造をIII-Ｖ族化合物半導体系電子デバイスのゲート電極として用い、Ni層の膜厚を30nm〜100nmの範囲内としているので、Auが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散したとしても、Auが化合物半導体（例えばAlxGa1-xN）と接触するのが防止される。これにより、ショットキー特性を良好にして、ゲート電極からのリーク電流を小さくすることができる。従って、ゲート電極からのリーク電流を低減することができ、破壊耐圧が例えば１００Ｖ以上の高耐圧特性を有し、かつ例えば１Ａ以上の大電流出力が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体系電子デバイスを実現することができる。
【００１６】
本発明の他の態様に係るIII-Ｖ族化合物半導体系電子デバイスは、前記Ni層の膜厚は、50nm〜100nmの範囲内であることを要旨とする。
【００１７】
この態様によれば、Ni層の膜厚を50nm〜100nmの範囲内としているので、Auが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散したとしても、Auが化合物半導体（例えばAlxGa1-xN）と接触するのがより確実に防止される。これにより、ショットキー特性をより一層良好にして（ショットキー障壁をより高くして）、ゲート電極からのリーク電流をより小さくすることができる。
【００１８】
本発明の他の態様に係るIII-Ｖ族化合物半導体系電子デバイスは、III-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタであることを要旨とする。
【００１９】
この態様によれば、ゲート電極からのリーク電流を低減することができ、高耐圧特性と大電流出力特性が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタを実現することができる。
【発明の効果】
【００２０】
本発明によれば、ゲート電極からのリーク電流を低減して、高耐圧特性と大電流出力特性が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体系電子デバイスを提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明を具体化した一実施形態を図面に基づいて説明する。
【００２２】
以下の一実施形態では、III-Ｖ族化合物半導体系電子デバイスとしてのIII-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタの一例として、AlGaN/GaN系ヘテロ接合電界効果トランジスタ（Hetero-junction FET: HFET）について説明する。
（一実施形態）
図１は、一実施形態に係るAlGaN/GaN系ヘテロ接合電界効果トランジスタ（以下、HFETという）１０の概略構成を示している。図２はAlGaN/GaN系HFET１０のゲート電極の構造を示す断面図である。
【００２３】
このAlGaN/GaN系HFET１０は、例えばサファイア基板のような基板１の上に、GaNから成るバッファ層２、アンドープGaNからなる電子走行層３、および電子走行層３に比べて厚さの薄いアンドープAlGaNからなる電子供給層４を順次積層して成る層構造（ヘテロ接合構造）を有している。そして、電子供給層４の上には、ソース電極Ｓ、ゲート電極Ｇ、ドレイン電極Ｄが平面配置されている。電子走行層３と電子供給層４両層のヘテロ接合界面においては、結晶歪みに基づくピエゾ圧電効果でピエゾ電界が発生し、両者の接合界面の直下に２次元電子ガス層５が形成される。
【００２４】
そして、AlxGa1-xNからなる電子供給層４とGaNからなる電子走行層３の間に電子走行層３のバンドギャップエネルギーよりもバンドギャップエネルギーの大きな窒化物系化合物半導体からなる中間層６が挿入されている。これにより、より高密度の２次元電子ガス層５が形成され、より低損失、高出力特性のAlGaN/GaN系HFET１０が実現できる。
【００２５】
ゲート電極Ｇは、AlGaNからなる電子供給層（化合物半導体）４側のNi層２１と該Ni層２１上に積層されたAu層２２とを含むNi/Au構造のゲート電極である。
【００２６】
ここで、Ni層２１の膜厚t1は、30nm〜100nmの範囲内である。Ni層２１の膜厚t1が30nm未満であると、上述した図３に示す結果から、Au層２２のAuが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散し、AuがAlGaNからなる電子供給層４と接触する恐れがあるので良くない。また、Niは比抵抗が大きいので、Ni層２１の膜厚t1が100nmを超えると、ゲート電極Ｇの抵抗が高くなり過ぎるので良くない。
【００２７】
以上の構成を有する一実施形態によれば、以下のような効果を得ることができる。
○Ni/Au構造をAlGaN/GaN系HFET１０のゲート電極Ｇとして用い、Ni層２１の膜厚を30nm〜100nmの範囲内としているので、Auが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散したとしても、AuがAlGaNからなる電子供給層４と接触するのが防止される。これにより、ショットキー特性を良好にして、ゲート電極Ｇからのリーク電流を小さくすることができる。
【００２８】
図４には、Ni層２１の膜厚を25nmにした場合におけるゲート電極Ｇからのリーク電流の測定結果と、その膜厚を100nmにした場合におけるゲート電極Ｇからのリーク電流の測定結果をそれぞれ示している。
【００２９】
図４では、Ni層２１の膜厚（Niの厚さ）が25nmの場合と、その膜厚が100nmの場合のそれぞれにおいて、ゲート電圧をしきい値以下に下げて、空乏層を広げて二次元電子ガスを切った状態で、Vdsを0Vから200Vまで変化させたときの、Idsをそれぞれ測定した結果を示している。図４の曲線４１はNi層２１の膜厚が25nmの場合におけるIdsの測定結果を、曲線４２はNi層２１の膜厚が100nmの場合におけるIdsの測定結果をそれぞれ示している。測定したIdsのうち、ゲート電極Ｇから流れるリーク電流が支配的であるので、図４の曲線４１，４２でそれぞれ示すIdsは実質的にゲート電極Ｇからのリーク電流を表していることになる。この図４から、Ni層２１の膜厚が100nmの場合におけるゲート電極Ｇからのリーク電流（Ids）の方が、Ni層２１の膜厚が25nmの場合におけるゲート電極Ｇからのリーク電流（Ids）より小さくなっていることが理解できる。
【００３０】
このように、本実施形態によれば、Ni/Au構造ゲート電極Ｇにおいて、Ni層２１の膜厚を30nm〜100nmの範囲内としているので、Auが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散したとしても、AuがAlGaNからなる電子供給層４と接触するのが防止される。これにより、ショットキー特性を良好にして、ゲート電極Ｇからのリーク電流を小さくすることができる。
【００３１】
従って、破壊耐圧が例えば１００Ｖ以上の高耐圧特性を有し、かつ例えば１Ａ以上の大電流出力が得られるハイパワーデバイスに適したIII-Ｖ族化合物半導体系電子デバイスとしてのAlGaN/GaN系ヘテロ接合電界効果トランジスタ１０を実現することができる。
【００３２】
上記一実施形態では、Ni層２１の膜厚t1を30nm〜100nmの範囲内としているが、Ni層２１の膜厚は50nm〜100nmの範囲内とするのが好ましい。この場合、Au 層２２のAuが最終プロセス終了後にゲート電極形成直後と比較して下の方に30 nm程度拡散したとしても、AuがAlGaNからなる電子供給層４と接触するのがより確実に防止される。これにより、これにより、ショットキー特性をより一層良好にして、ゲート電極Ｇからのリーク電流をより小さくすることができる。
【００３３】
なお、この発明は以下のように変更して具体化することもできる。
【００３４】
・上記一実施形態において、バッファ層２と中間層６の無いAlGaN/GaN系HFETにも本発明は適用可能である。
【００３５】
・上記一実施形態では、III-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタの一例として、AlGaN/GaN系HFETについて説明したが、二次元電子ガスが形成されるGaNからなる電子走行層３はよりバンドギャップの小さなInGaN であっても良いし、AlGaNからなる電子供給層４も InAlGaN であっても良い。また、AlGaNからなる電子供給層４は、より多くの電子を供給するためにドーピングされていても良いことはもちろんである。このように、本発明は、GaN、AlGaN、InGaN などの窒化物半導体を用いた窒化物系半導体HFETに適用可能である。
【００３６】
・また、本発明は、GaN、AlGaN、InGaN などの窒化物半導体以外のIII-Ｖ族化合物半導体、例えばGaAs、GaAlAsなどを用いたヘテロ接合電界効果トランジスタにも適用可能である。
【００３７】
・また、上記一実施形態では、III-Ｖ族化合物半導体を用いたヘテロ接合電界効果トランジスタの一例として、AlGaN/GaN系HFETについて説明したが、HFET 以外のIII-Ｖ族化合物半導体を用いたIII-Ｖ族化合物半導体系電子デバイスにも本発明は広く適用可能である。
【００３８】
・また、上記一実施形態では、化合物半導体側のNi層２１と該Ni層２１上に積層されたAu層２２の２層構造のゲート電極Ｇを備えたAlGaN/GaN系HFETについて説明したが、Ni層２１と該Ni層２１上に積層されたAu層２２を含む３層以上のゲート電極を備えたAlGaN/GaN系HFETなどのIII-Ｖ族化合物半導体系電子デバイスに本発明は適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態に係るAlGaN/GaN系HFETの概略構成を示す断面図。
【図２】同AlGaN/GaN系HFETのNi/Au構造のゲート電極を示す断面図。
【図３】Ni/Au構造のゲート電極形成直後と、最終プロセス終了後のAuの拡散状況を示すグラフ。
【図４】Ni層の膜厚を25nmにした場合におけるリーク電流の測定結果と、その膜厚を100nmにした場合におけるリーク電流の測定結果をそれぞれ示すグラフ。
【符号の説明】
【００４０】
１…サファイア基板、２…バッファ層、３…電子走行層、４…電子供給層、
５…２次元電子ガス層、６…中間層、Ｓ…ソース電極、Ｇ…ゲート電極、
Ｄ…ドレイン電極、１０…AlGaN/GaN系HFET、２１…Ni層、２２…Au層。
【図１】
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【図２】
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【図３】
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【図４】
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