(57)【要約】【課題】回路規模の増大を抑えつつ、フリップフロップ回路の低消費電力化を図る。【解決手段】トランジスタ対１２には、入力データＤおよびそれを反転した信号が入力される。活性化回路２０は、トランジスタ対１２と固定電位の間に設けられ、導通状態において、トランジスタ対１２を活性化させる。クロック制御回路３０は、クロック信号ＣＫを受け、そのエッジのタイミングから所定の期間の間、活性化回路２０を導通状態に設定する。活性化回路２０は、カスケード接続される第１活性化トランジスタＭ３、第２活性化トランジスタＭ４を含む。クロック制御回路３０は、エッジのタイミングから所定の期間の間、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４の両方をオンとし、それ以外の期間において、第１、第２活性化トランジスタＭ３、Ｍ４の少なくとも一方をオフとする。【選択図】図７
2008109608.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックにもとづいて入力データをラッチするラッチ回路を備え、
前記ラッチ回路は、前記第１クロックと、その第１クロックと位相の異なる第２クロックとの位相差期間に、前記入力データを取り込むことを特徴とするフリップフロップ回路。
【請求項２】
前記ラッチ回路は、前記入力データおよびそれを反転した信号が入力されるトランジスタ対を含み、
前記トランジスタ対は、前記位相差期間に活性化することを特徴とする請求項１に記載のフリップフロップ回路。
【請求項３】
第１クロックにもとづいて入力データをラッチする第１ラッチ回路と、
前記第１ラッチ回路でラッチされたデータをラッチし、出力データを生成する第２ラッチ回路と、を含み、
前記第１ラッチ回路は、前記第１クロックと、その第１クロックと位相の異なる第２クロックとの位相差期間に活性化されて、前記入力データを取り込み、
前記第２ラッチ回路は、前記第１ラッチ回路が活性化されていないときに、前記第１ラッチ回路でラッチされたデータをラッチすることを特徴とするフリップフロップ回路。
【請求項４】
直列接続された複数段のインバータを含み、前記第１クロックが初段のインバータに入力され、最終段のインバータの出力を前記第２クロックとして出力するクロック制御回路をさらに備えることを特徴とする請求項１から３のいずれかに記載のフリップフロップ回路。
【請求項５】
入力データをクロック信号にもとづいてラッチするフリップフロップ回路であって、
前記入力データおよびそれを反転した信号が入力されるトランジスタ対と、
導通状態において、前記トランジスタ対を活性化させる活性化回路と、
前記クロック信号を受け、そのエッジのタイミングから所定の期間の間、前記活性化回路を導通状態に設定する制御回路と、
を備えることを特徴とするフリップフロップ回路。
【請求項６】
前記活性化回路は、前記トランジスタ対のソース端子と固定電位の間に、カスケード接続された第１、第２活性化トランジスタを含み、
前記制御回路は、前記エッジのタイミングから前記所定の期間の間、前記第１、第２活性化トランジスタの両方をオンとし、それ以外の期間において、前記第１、第２活性化トランジスタの少なくとも一方をオフとすることを特徴とする請求項５に記載のフリップフロップ回路。
【請求項７】
前記活性化回路は、前記トランジスタ対のソース端子と固定電位の間に設けられた第１活性化トランジスタ及び前記トランジスタ対のドレイン端子側に設けられた第２活性化トランジスタを含み、
前記制御回路は、前記エッジのタイミングから前記所定の期間の間、前記第１、第２活性化トランジスタの両方をオンとし、それ以外の期間において、前記第１、第２活性化トランジスタの少なくとも一方をオフとすることを特徴とする請求項５に記載のフリップフロップ回路。
【請求項８】
前記制御回路は、前記クロック信号を所定の遅延時間だけ遅延させる遅延回路を含み、
前記第１、第２活性化トランジスタのいずれか一方のオンオフを、前記クロック信号に対応付け、他方のオンオフを、遅延された前記クロック信号に対応づけたことを特徴とする請求項６または７に記載のフリップフロップ回路。
【請求項９】
前記遅延回路は、複数段のインバータであることを特徴とする請求項８に記載のフリップフロップ回路。
【請求項１０】
前記クロック信号は、本フリップフロップ回路に供給される第１の電源電圧よりも低い第２の電源電圧に低振幅化されており、前記遅延回路には、前記第２の電源電圧が供給されることを特徴とする請求項８または９に記載のフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力されたデータをラッチするフリップフロップ回路に関する。
【背景技術】
【０００２】
携帯機器を代表とする電池駆動される機器に搭載されるＬＳＩ（Large Scale Integration）は、消費電力の低減が求められる。非特許文献１の図２に記載されるように、ＬＳＩで消費される電力の２０％〜４５％が、クロック信号による容量の充放電の電力として消費されるため、ＬＳＩの消費電力の低減には、この充放電の電力の低減が効果的である。
【０００３】
クロック信号の充放電の電力は、電源電圧の２乗に比例することから、クロック信号のスイッチングにより消費される電力を削減するため、クロックバッファの電源電圧を下げ、クロック信号の振幅を小さくする手法が提案されている。ここで、回路内の全素子に対する電源電圧を低下させると、遅延時間の増加による性能劣化が懸念されるが、クロックバッファのみの電源電圧を下げても、遅延時間の増加は、クロックバッファだけに限定されるため、チップの性能を劣化させることなく、ＬＳＩ全体の消費電力を低減することができる。
【０００４】
携帯機器を代表とする、電池駆動される機器に搭載されるＬＳＩの消費電力を削減するための手法として、電力消費の占める割合の高いクロック信号を、電源電圧よりも低い振幅にしてＬＳＩを動作させる手法が提案されている。
【０００５】
図１は、非特許文献２に開示された低振幅クロックで動作するマスタースレーブ型のフリップフロップ１０００の回路図である。フリップフロップ１０００は、低振幅クロックＣＬＫと入力データＤが入力されて、出力データＱおよび反転出力データＱＮを出力する。フリップフロップ１０００は、クロック制御回路１１０、マスターラッチ回路１２０、スレーブラッチ回路１３０を備える。
【０００６】
クロック制御回路１１０は、インバータＩＮＶ１を備えている。インバータＩＮＶ１は、電源電圧よりも低い電圧が印加されており、フリップフロップ１０００に入力された低振幅クロックＣＬＫを反転して、低振幅反転クロックＣＬＫｂを生成する。クロック制御回路１１０は、低振幅クロックＣＬＫをマスターラッチ回路１２０に対して出力する。また、クロック制御回路１１０は、低振幅反転クロックＣＬＫｂをスレーブラッチ回路１３０に対して出力する。
【０００７】
マスターラッチ回路１２０は、低振幅クロックＣＬＫがＨｉｇｈのときに活性化され、入力データＤをマスターラッチ回路１２０に取り込む。スレーブラッチ回路１３０は、低振幅反転クロックＣＬＫｂがＨｉｇｈのときに活性化され、マスターラッチ回路１２０で取り込んだデータをスレーブラッチ回路１３０に取り込む。スレーブラッチ回路１３０は、活性化されたときに取り込んだデータを出力データＱとして出力し、また、それを反転したデータを反転出力データＱＮとして出力する。
【０００８】
フリップフロップ１０００において、マスターラッチ回路１２０の活性化制御は、マスターラッチ回路１２０に備えられたトランジスタＭ３で行なわれる。また、スレーブラッチ回路１３０の活性化制御は、スレーブラッチ回路１３０に備えられたトランジスタＭ６で行われる。トランジスタＭ３およびＭ６は、いずれもＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、そのゲート端子が接地レベルのとき、完全にオフされるため、マスターラッチ回路１２０およびスレーブラッチ回路１３０は、非活性状態で不要な電流が流れない構成となっている。
【非特許文献１】Takayasu Sakurai、Hiroshi Kawaguchi and Tadahiro Kuroda、"Low-power CMOS Design through Vth Control and Low Swing Circuits"、ISLPED, 1997、International Symposium on Low Power Electronics and Design, pp.1-6
【非特許文献２】Young-Su Kwon, Bong-il Park, In-Cheiol Park, and Chong-Min Kyung、"A new single-clock flip-flop for half-swing clocking"、Proc. Of ASP-DAC '99, pp.117-121
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図１のフリップフロップ１０００においては、低振幅クロックＣＬＫがＨｉｇｈとなっている間、マスターラッチ回路１２０が常に活性化しているため、この期間、入力データＤが変化しないように外部において保持させておく必要があり、ホールド時間が大きくなる問題があった。
【００１０】
また、非特許文献２の回路では、スレーブラッチ回路を、反転クロック信号で活性化しているため、データが出力されるまでの遅延時間が長くなるという問題があった。また、低振幅クロックがＨｉｇｈの期間、マスターラッチ回路が常に活性化しているため、この間にデータ遷移が発生すると、マスターラッチ回路が動作し、不要な電力が消費されてしまうという問題があった。
【００１１】
本発明はこうした状況に鑑みてなされたものであり、その目的のひとつは、低消費電力化が可能なフリップフロップ回路の提供にある。また、本発明の別の目的のひとつは、ホールド時間の短いフリップフロップ回路を提供することにある。
【課題を解決するための手段】
【００１２】
本発明のある態様は、フリップフロップ回路に関する。このフリップフロップ回路は、第１クロックにもとづいて入力データをラッチするラッチ回路を備え、ラッチ回路は、第１クロックと、その第１クロックと位相の異なる第２クロックとの位相差期間に、入力データを取り込む。
【００１３】
「第１クロック」と「第２クロック」とは、同相であっても逆相であってもよい。同相の場合、第１クロックがＨｉｇｈで第２クロックがＬｏｗ、第１クロックがＬｏｗで第２クロックがＨｉｇｈのいずかの期間に、入力データを取り込んでもよい。逆相の場合、第１クロックがＨｉｇｈで第２クロックがＨｉｇｈ、第１クロックがＬｏｗで第２クロックがＬｏｗのいずかの期間に、入力データを取り込んでもよい。
【００１４】
この態様によると、ラッチ回路は、位相差期間に入力データを取り込むため、それ以外の期間に、入力データが遷移しても、フリップフロップ回路の内部にレベル遷移が伝搬しないため、不要な動作を抑制して、消費電力を低減することができる。
【００１５】
ラッチ回路は、入力データおよびそれを反転した信号が入力されるトランジスタ対を含んでもよい。トランジスタ対は、位相差期間に活性化してもよい。これにより、位相差期間外に入力データが遷移しても、フリップフロップ回路の内部にレベル遷移が伝搬しないため、不要な動作を抑制して、消費電力を低減することができる。
【００１６】
本発明の別の態様も、フリップフロップ回路に関する。このフリップフロップ回路は、第１クロックにもとづいて入力データをラッチする第１ラッチ回路と、第１ラッチ回路でラッチされたデータをラッチし、出力データを生成する第２ラッチ回路と、を含み、第１ラッチ回路は、第１クロックと、その第１クロックと位相の異なる第２クロックとの位相差期間に活性化されて、入力データを取り込み、第２ラッチ回路は、第１ラッチ回路が活性化されていないときに、第１ラッチ回路でラッチされたデータをラッチする。
【００１７】
この態様によると、第１ラッチ回路は、位相差期間に入力データを取り込むため、それ以外の期間に、入力データが遷移しても、フリップフロップ回路の内部にレベル遷移が伝搬しないため、不要な動作を抑制して、消費電力を低減することができる。また、第２ラッチ回路で出力タイミングを制御することができる。
【００１８】
直列接続された複数段のインバータを含み、第１クロックが初段のインバータに入力され、最終段のインバータの出力を第２クロックとして出力するクロック制御回路をさらに備えてもよい。これにより、クロック制御回路の遅延時間を、インバータの駆動能力や個数によって容易に決定することができるので、クロック制御回路を簡単に設計することが可能となる。
【００１９】
本発明の別の態様によれば、入力データをクロック信号にもとづいてラッチするフリップフロップ回路が提供される。このフリップフロップ回路は、入力データおよびそれを反転した信号が入力されるトランジスタ対と、導通状態において、トランジスタ対を活性化させる活性化回路と、クロック信号を受け、そのエッジのタイミングから所定の期間の間、活性化回路を導通状態に設定する制御回路と、を備える。
【００２０】
この態様によると、トランジスタ対は、クロック信号のあるエッジから所定の期間の間だけ、活性化されるため、それ以外の期間に、入力データが遷移しても、フリップフロップ回路の内部にレベル遷移が伝搬しないため、不要な動作を抑制して、消費電力を低減することができる。
【００２１】
活性化回路は、カスケード接続された第１、第２活性化トランジスタを含んでもよい。制御回路は、エッジのタイミングから所定の期間の間、第１、第２活性化トランジスタの両方をオンとし、それ以外の期間において、第１、第２活性化トランジスタの少なくとも一方をオフとしてもよい。
この場合、第１、第２活性化トランジスタの両方がオンとなる期間、活性化回路が導通状態となって、トランジスタ対を活性化することができる。
【００２２】
制御回路は、クロック信号を所定の遅延時間だけ遅延させる遅延回路を含んでもよい。第１、第２活性化トランジスタのいずれか一方のオンオフをクロック信号に対応付け、他方のオンオフを、遅延されたクロック信号に対応づけてもよい。
【００２３】
遅延回路は、複数段のインバータであってもよい。この場合、クロック信号のポジティブエッジから遅延時間が経過する間、複数段のインバータの出力と、もとのクロック信号は、第１活性化トランジスタと第２活性化トランジスタとを同時にオンさせることができる。
【００２４】
クロック信号は、本フリップフロップ回路に供給される第１の電源電圧よりも低い第２の電源電圧に低振幅化されており、遅延回路には、第２の電源電圧が供給されてもよい。
この場合、クロック信号による充放電の電力が低減されるため、回路全体の消費電力を低減することができる。
【００２５】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２６】
本発明によれば、消費電力を削減することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２８】
図２は、本発明の実施の形態１に係るフリップフロップ２００の回路図である。フリップフロップ２００は、低振幅クロックＣＬＫと入力データＤが入力されて、出力データＱおよび反転出力データＱＮを出力する。低振幅クロックＣＬＫは、電源電圧よりも低い電圧レベルで振幅するクロックである。フリップフロップ２００は、低振幅クロックＣＬＫに同期して入力データＤを取り込み、取り込んだデータを出力データＱとし、またその反転データを出力反転データＱＮとして出力する。フリップフロップ２００は、クロック制御回路２１０、マスターラッチ回路２２０、スレーブラッチ回路２３０を備える。
【００２９】
クロック制御回路２１０は、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１３を備えており、それぞれが直列に接続されている。インバータＩＮＶ１１の入力端子は、低振幅クロックＣＬＫに接続されている。インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１３は、電源電圧よりも低い電圧が印加されており、これら３つのインバータＩＮＶ１１〜ＩＮＶ１３によって、インバータＩＮＶ１１に入力された低振幅クロックＣＬＫは遅延され、さらに反転されて、低振幅反転クロックＣＬＫｂが生成される。
【００３０】
クロック制御回路２１０は、低振幅クロックＣＬＫと低振幅反転クロックＣＬＫｂをマスターラッチ回路２２０に対して出力する。また、クロック制御回路２１０は、インバータＩＮＶ２１をさらに備え、インバータＩＮＶ２１の入力端子は低振幅クロックＣＬＫに接続され、インバータＩＮＶ２１の出力端子は、トランジスタＭ１７のゲート端子に接続される。クロック制御回路２１０は、スレーブ用低振幅反転クロックＣＬＫｂｓをスレーブラッチ回路２３０に対して出力する。
【００３１】
なお、本実施の形態では、クロック制御回路２１０において３つのインバータを備えた例を示しているが、奇数個のインバータを備えていればよく、直列に接続された奇数個のインバータによって、フリップフロップ２００に入力された低振幅クロックＣＬＫを反転して、低振幅反転クロックＣＬＫｂを生成するようにしてもよい。このとき、インバータの個数は、後述するように、マスターラッチ回路２２０が活性化して入力データＤを取り込むのに十分な時間だけ、低振幅クロックＣＬＫを遅延させることを可能とする最低限の個数であればよい。
【００３２】
マスターラッチ回路２２０は、低振幅クロックＣＬＫがＬｏｗからＨｉｇｈへ変化したときに活性化され、入力データＤをマスターラッチ回路２２０に取り込む。マスターラッチ回路２２０は、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１４、インバータＩＮＶ１４、インバータＩＮＶ１５、インバータＩＮＶ１６を含む。トランジスタＭ１３、トランジスタＭ１４は、活性化回路２０を構成する。トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１３、トランジスタＭ１４はいずれもＮチャンネルＭＯＳＦＥＴである。
【００３３】
マスターラッチ回路２２０において、入力データＤは、トランジスタＭ１１のゲート端子とインバータＩＮＶ１４の入力端子に接続されている。インバータＩＮＶ１４の出力端子は、トランジスタＭ１２のゲート端子と接続されている。トランジスタＭ１１のソース端子とトランジスタＭ１２のソース端子とは共に、トランジスタＭ１３のドレイン端子に接続されている。
【００３４】
トランジスタＭ１４のドレイン端子は、トランジスタＭ１３のソース端子と接続され、トランジスタＭ１４のソース端子は接地されている。また、トランジスタＭ１３のゲート端子には低振幅クロックＣＬＫが入力され、トランジスタＭ１４のゲート端子には低振幅反転クロックＣＬＫｂが入力されている。
【００３５】
さらに、トランジスタＭ１１のドレイン端子とトランジスタＭ１２のドレイン端子との間に、マスター側データ保持回路２２２が設けられ、マスターラッチ回路２２０において取り込んだデータは、マスター側データ保持回路２２２に保持される。マスター側データ保持回路２２２は、インバータＩＮＶ１５とインバータＩＮＶ１６を含む。インバータＩＮＶ１５の入力端子およびインバータＩＮＶ１６の出力端子がトランジスタＭ１１のドレイン端子と接続され、また、インバータＩＮＶ１５の出力端子およびインバータＩＮＶ１６の入力端子がトランジスタＭ１２のドレイン端子と接続されている。
【００３６】
マスターラッチ回路２２０の活性化制御は、トランジスタＭ１３およびトランジスタＭ１４で行われる。すなわち、低振幅クロックＣＬＫおよび低振幅反転クロックＣＬＫｂがともにＨｉｇｈのとき、トランジスタＭ１３およびトランジスタＭ１４がともにオン状態になり、マスターラッチ回路２２０が活性化される。低振幅クロックＣＬＫと低振幅反転クロックＣＬＫｂの少なくともどちらか一方がＬｏｗのとき、トランジスタＭ１３もしくはトランジスタＭ１４がオフ状態になるため、マスターラッチ回路２２０は非活性状態となる。このとき、トランジスタＭ１３およびトランジスタＭ１４はともにＮチャンネルＭＯＳＦＥＴであることから、これらのゲート端子が接地レベルとなることで完全にオフされるため、マスターラッチ回路２２０は非活性状態において、不要な電流が流れない構成となっている。
【００３７】
スレーブラッチ回路２３０は、スレーブ用低振幅反転クロックＣＬＫｂｓがＨｉｇｈのときに活性化され、マスターラッチ回路２２０で取り込んだデータをスレーブラッチ回路２３０に取り込んで出力する。スレーブラッチ回路２３０は、トランジスタＭ１５、トランジスタＭ１６、トランジスタＭ１７、インバータＩＮＶ１７、インバータＩＮＶ１８、インバータＩＮＶ１９、インバータＩＮＶ２０を含む。トランジスタＭ１５、トランジスタＭ１６、トランジスタＭ１７はいずれもＮチャンネルＭＯＳＦＥＴである。
【００３８】
スレーブラッチ回路２３０において、トランジスタＭ１５のゲート端子は、信号線ＮによってトランジスタＭ１１のドレイン端子と接続されている。トランジスタＭ１６のゲート端子は、信号線ＰによってトランジスタＭ１２のドレイン端子と接続されている。トランジスタＭ１５のソース端子とトランジスタＭ１６のソース端子とは共に、トランジスタＭ１７のドレイン端子に接続されている。トランジスタＭ１７のゲート端子には低振幅クロックＣＬＫが入力され、ソース端子は接地されている。
【００３９】
また、トランジスタＭ１５のドレイン端子とトランジスタＭ１６のドレイン端子との間にスレーブ側データ保持回路２３２が設けられ、スレーブラッチ回路２３０において取り込んだデータは、スレーブ側データ保持回路２３２に保持される。スレーブ側データ保持回路２３２は、インバータＩＮＶ１７とインバータＩＮＶ１８を含む。インバータＩＮＶ１７の入力端子およびインバータＩＮＶ１８の出力端子がトランジスタＭ１５のドレイン端子と接続され、また、インバータＩＮＶ１７の出力端子およびインバータＩＮＶ１８の入力端子がトランジスタＭ１６のドレイン端子と接続されている。
【００４０】
さらに、トランジスタＭ１５のドレイン端子は、信号線ＱＩによってインバータＩＮＶ１９の入力端子にも接続され、インバータＩＮＶ１９の出力端子は、反転出力データＱＮ端子に接続されている。また、トランジスタＭ１６のドレイン端子は、信号線ＱＮＩによってインバータＩＮＶ２０の入力端子にも接続され、インバータＩＮＶ２０の出力端子は、出力データＱ端子に接続されている。
【００４１】
スレーブラッチ回路２３０の活性化制御は、トランジスタＭ１７で行われる。すなわち、スレーブ用低振幅反転クロックＣＬＫｂｓがＨｉｇｈのとき、トランジスタＭ１７がオン状態になり、スレーブラッチ回路２３０が活性化される。スレーブ用低振幅反転クロックＣＬＫｂｓがＬｏｗのとき、トランジスタＭ１７がオフ状態になるため、スレーブラッチ回路２３０は非活性状態となる。このとき、トランジスタＭ１７はＮチャンネルＭＯＳＦＥＴであることから、これらのゲート端子が接地レベルとなることで完全にオフされるため、スレーブラッチ回路２３０は非活性状態において、不要な電流が流れない構成となっている。
【００４２】
以上のように構成された本実施の形態に係るフリップフロップ２００の動作について説明する。図３は、フリップフロップ２００の動作シーケンス図である。
【００４３】
フリップフロップ２００に入力される低振幅クロックＣＬＫがＬｏｗからＨｉｇｈに遷移すると、クロック制御回路２１０において、低振幅反転クロックＣＬＫｂが、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１３における遅延時間分だけ遅れて、ＨｉｇｈからＬｏｗに遷移する。これにより、低振幅クロックＣＬＫと低振幅反転クロックＣＬＫｂとがともにＨｉｇｈになるデータ取り込み期間φ１が生成される。
【００４４】
データ取り込み期間φ１において、マスターラッチ回路２２０は活性化され、入力データＤがマスターラッチ回路２２０に取り込まれる。例えば、入力データＤの値がデータ取り込み期間φ１において「１」（Ｈｉｇｈ）のとき、マスターラッチ回路２２０は入力データの値「１」を取り込むことにより、信号線ＮがＬｏｗ、信号線ＰがＨｉｇｈになる。
【００４５】
低振幅反転クロックＣＬＫｂがＨｉｇｈからＬｏｗに遷移し、データ取り込み期間φ１が終了すると、マスターラッチ回路２２０は活性状態から非活性状態になる。マスターラッチ回路２２０が非活性状態にある場合、入力データＤの値が変化しても、マスターラッチ回路２２０は入力データＤを取り込まず、したがって、信号線Ｎおよび信号線Ｐにおけるレベルも変化しない。
【００４６】
一方、低振幅クロックＣＬＫがＬｏｗのとき、スレーブラッチ回路２３０は活性化状態にある。したがって、このときに、スレーブラッチ回路２３０はデータ取り込み期間φ１で確定した信号線Ｎおよび信号線Ｐの信号レベルを取り込み、これらの信号レベルに応じて信号線ＱＩと信号線ＱＮＩのレベルが決まる。例えば、データ取り込み期間φ１において、信号線ＮがＬｏｗ、信号線ＰがＨｉｇｈと確定した場合、信号線ＱＩはＨｉｇｈ、信号線ＱＮＩはＬｏｗとなる。
【００４７】
また、低振幅クロックＣＬＫがＨｉｇｈであっても、データ取り込み期間φ１の後は、マスターラッチ回路２２０が非活性状態にあり、信号線Ｎおよび信号線Ｐの値が変化しないため、データ取り込み期間φ１終了時点における信号線Ｎおよび信号線Ｐに値に応じて信号線ＱＩおよび信号線ＱＮＩの信号レベルが決定された後は、これらの信号線も変化せず、決定されたレベルで確定する。
【００４８】
スレーブラッチ回路２３０で確定された信号線ＱＩおよび信号線ＱＮＩは、それぞれインバータＩＮＶ１９およびインバータＩＮＶ２０によって信号レベルが反転され、反転出力データＱＮおよび出力データＱとして出力される。
【００４９】
以上、実施の形態に係るフリップフロップ２００の構成および動作について説明した。本実施の形態に係るフリップフロップ２００によれば、クロック制御回路２１０において、低振幅クロックＣＬＫを、奇数個のインバータによって遅延かつ反転させて低振幅反転クロックＣＬＫｂを生成し、低振幅クロックＣＬＫと低振幅反転クロックＣＬＫｂがともにＨｉｇｈのとき、すなわちデータ取り込み期間φ１に、マスターラッチ回路２２０が活性化するよう構成している。これにより、以下のような作用効果を享受することができる。
【００５０】
（１）  スレーブラッチ回路２３０が活性化されていても、データ読み込み期間φ１以外はマスターラッチ回路２２０が非活性状態にあるため、マスターラッチ回路２２０とスレーブラッチ回路２３０との間で不要な信号の伝播が発生しない。これにより、不要な電力消費が発生せず、消費電力を抑制することができる。
【００５１】
（２）  マスターラッチ回路２２０が活性化するのは、クロック制御回路２１０に設けられた奇数個のインバータの遅延時間分だけであるので、入力データＤのホールド時間をこの奇数個のインバータの遅延時間によって決定することができる。したがって、この遅延時間が、マスターラッチ回路２２０が活性化されたときに、入力データを取り込むために必要十分な時間となるように、クロック制御回路２１０のインバータの駆動能力や個数を決定すれば、フリップフロップ２００のホールド時間を短くすることが可能となる。
【００５２】
図４は、実施の形態１の第１変形例に係るフリップフロップ２０１の回路図である。第１変形例に係るフリップフロップ２０１は、クロック制御回路２１１、マスターラッチ回路２２１およびスレーブラッチ回路２３０を備える。スレーブラッチ回路２３０の構成は、図２に示したフリップフロップ２００と同様のため、説明を省略する。
【００５３】
クロック制御回路２１１は、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ１３およびインバータＩＮＶ２２を備えており、それぞれが直列に接続されている。インバータＩＮＶ１１の入力端子は、ハイレベルが電源電圧よりも低い電圧レベルで振幅する低振幅クロックＣＬＫに接続されている。４つのインバータＩＮＶ１１〜ＩＮＶ１３、ＩＮＶ２２によって、インバータＩＮＶ１１に入力された低振幅クロックＣＬＫは遅延される。また、周知のレベルシフト回路を用いることで、ローレベルが接地電圧よりも高い電圧レベルで振幅する低振幅遅延クロックＣＬＫｄが生成される。
【００５４】
クロック制御回路２１１は、低振幅クロックＣＬＫと低振幅遅延クロックＣＬＫｄをマスターラッチ回路２２１に対して出力する。クロック制御回路２１１は、インバータＩＮＶ２１をさらに備え、インバータＩＮＶ２１の入力端子は低振幅クロックＣＬＫに接続され、インバータＩＮＶ２１の出力端子は、トランジスタＭ１７のゲート端子に接続される。クロック制御回路２１１は、スレーブ用低振幅反転クロックＣＬＫｂｓをスレーブラッチ回路２３０に対して出力する。
【００５５】
なお、本変形例では、クロック制御回路２１１において４つのインバータを備えた例を示しているが、偶数個のインバータを備えていればよく、直列に接続された偶数個のインバータによって、フリップフロップ２０１に入力された低振幅クロックＣＬＫを遅延させて、低振幅遅延クロックＣＬＫｄを生成するようにしてもよい。このとき、インバータの個数は、後述するように、マスターラッチ回路２２１が活性化して入力データＤを取り込むのに十分な時間だけ、低振幅クロックＣＬＫを遅延させることを可能とする最低限の個数であればよい。
【００５６】
マスターラッチ回路２２１は、トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１８、トランジスタＭ１９、トランジスタＭ１３、インバータＩＮＶ１４、インバータＩＮＶ１５、インバータＩＮＶ１６を含む。トランジスタＭ１３、トランジスタＭ１８およびトランジスタＭ１９は、活性化回路２０ａを構成する。トランジスタＭ１１、トランジスタＭ１２、トランジスタＭ１３はいずれもＮチャンネルＭＯＳＦＥＴであり、トランジスタＭ１８、トランジスタＭ１９はいずれもＰチャンネルＭＯＳＦＥＴである。トランジスタＭ１１とトランジスタＭ１２、およびトランジスタＭ１８とトランジスタＭ１９とは、それぞれ対をなす。
【００５７】
以下、第１変形例に係るマスターラッチ回路２２１について、図２に示したフリップフロップ２００のマスターラッチ回路２２０との共通点については説明を省略し、相違点について説明する。第１変形例に係るマスターラッチ回路２２１では、トランジスタＭ１４を用いない。したがって、トランジスタＭ１３のソース端子が直接接地される。
【００５８】
トランジスタＭ１１のドレイン端子はトランジスタＭ１８のドレイン端子と接続し、トランジスタＭ１２のドレイン端子はトランジスタＭ１９のドレイン端子と接続する。トランジスタＭ１８のソース端子とトランジスタＭ１９のソース端子との間に、マスター側データ保持回路２２２が設けられる。トランジスタＭ１８およびトランジスタＭ１９のゲート端子には、前述の低振幅遅延クロックＣＬＫｄが共通に入力される。
【００５９】
以上のように構成された本変形例に係るフリップフロップ２０１の動作について説明する。図５は、フリップフロップ２０１の動作シーケンス図である。
【００６０】
フリップフロップ２０１に入力される低振幅クロックＣＬＫがＬｏｗからＨｉｇｈに遷移すると、クロック制御回路２１１において、低振幅遅延クロックＣＬＫｄが、インバータＩＮＶ１１、インバータＩＮＶ１２、インバータＩＮＶ３およびインバータＩＮＶ２２における遅延時間分だけ遅れて、ＬｏｗからＨｉｇｈに遷移する。これにより、低振幅クロックＣＬＫがＨｉｇｈで低振幅遅延クロックＣＬＫｄがＬｏｗになるデータ取り込み期間φ１が生成される。
【００６１】
データ取り込み期間φ１において、マスターラッチ回路２２１は活性化され、入力データＤがマスターラッチ回路２２１に取り込まれる。例えば、入力データＤの値がデータ取り込み期間φ１において「１」（Ｈｉｇｈ）のとき、マスターラッチ回路２２１は入力データの値「１」を取り込むことにより、信号線ＮがＬｏｗ、信号線ＰがＨｉｇｈになる。
【００６２】
低振幅遅延クロックＣＬＫｄがＬｏｗからＨｉｇｈに遷移し、データ取り込み期間φ１が終了すると、マスターラッチ回路２２１は活性状態から非活性状態になる。マスターラッチ回路２２１が非活性状態にある場合、入力データＤの値が変化しても、マスターラッチ回路２２１は入力データＤを取り込まず、したがって、信号線Ｎおよび信号線Ｐにおけるレベルも変化しない。スレーブラッチ回路２３０の動作は、図３で説明した動作と同様となる。
【００６３】
図６は、実施の形態１の第２変形例に係るフリップフロップ２０２の回路図である。第２変形例に係るフリップフロップ２０２は、クロック制御回路２１２、マスターラッチ回路２２３およびスレーブラッチ回路２３０を備える。スレーブラッチ回路２３０の構成は、図２に示したフリップフロップ２００と同様のため、説明を省略する。
【００６４】
クロック制御回路２１２は、図２に示したクロック制御回路２１０にＡＮＤゲート２１３が追加された構成である。ＡＮＤゲート２１３の２入力端子には、低振幅クロックＣＬＫおよびインバータＩＮＶ１３から出力された低振幅反転クロックＣＬＫｂがそれぞれ入力される。ＡＮＤゲート２１３の出力端子はトランジスタＭ１３のゲート端子に接続される。ＡＮＤゲート２１３は、低振幅クロックＣＬＫおよび低振幅反転クロックＣＬＫｂのいずれもがＨｉｇｈのときに限り、Ｈｉｇｈを出力する。低振幅クロックＣＬＫおよび低振幅反転クロックＣＬＫｂの少なくとも一方がＬｏｗの場合、Ｌｏｗを出力する。
【００６５】
第２変形例に係るマスターラッチ回路２２３は、図２に示したマスターラッチ回路２２０のトランジスタＭ１４が取り除かれた構成である。したがって、トランジスタＭ１３のソース端子が直接接地される。トランジスタＭ１３のゲート端子には、ＡＮＤゲート２１３の出力信号が入力される。
【００６６】
以上のように構成された本変形例に係るフリップフロップ２０２の動作は、図３に示したフリップフロップ２００の動作と同様である。
【００６７】
以上、本発明を実施の形態１をもとに説明した。実施の形態１は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００６８】
たとえば、フリップフロップ２００に対し、出力データＱを「１」に設定するセット機能や、出力データＱを「０」に設定するリセット機能、もしくはそれら両方の機能を持たせるよう構成してもよい。この場合、マスター側データ保持回路２２２やスレーブ側データ保持回路２３２において、インバータＩＮＶ１５、インバータＩＮＶ１６、インバータＩＮＶ１７、インバータＩＮＶ１８に変えて、ＮＡＮＤ回路やＮＯＲ回路を用い、ＮＡＮＤ回路やＮＯＲ回路の入力端子の１つにセット信号、もしくはリセット信号を接続するようにしてもよい。
【００６９】
実施の形態１では、トランジスタＭ１１〜Ｍ１７をすべてＮチャンネルＭＯＳＦＥＴで構成する例を示したが、これをすべてＰチャンネルＭＯＳＦＥＴで構成してもよい。このとき、トランジスタＭ１４およびトランジスタＭ１７のソース端子には電源電圧が印加される。なお、この場合、信号の極性が逆になるため、マスターラッチ回路２２０は低振幅クロックＣＬＫと低振幅反転クロックＣＬＫｂとがともにＬｏｗにあるとき活性化され、スレーブラッチ回路２３０は低振幅クロックＣＬＫがＨｉｇｈにあるとき活性化される。
【００７０】
また、好ましい態様において、低振幅クロックＣＬＫ、低振幅反転クロックＣＬＫｂは、本フリップフロップ回路に供給される第１の接地電圧よりも高い第２の接地電圧と、本フリップフロップ回路に供給される第１の電源電圧の幅に低振幅化されており、遅延回路には第２の接地電圧が供給されてもよい。
【００７１】
実施の形態１では、入力クロックとして低振幅クロックが入力される例を示したが、電源電圧と同じ幅の振幅を持つクロックを入力するようにしてもよい。
【００７２】
実施の形態１では、フリップフロップ回路２００の出力として、出力データＱおよび反転出力データＱＮを備えている例を示したが、これをどちらか一方のみを備えるように構成してもよい。
【００７３】
図７は、実施の形態２に係るフリップフロップ回路１００の構成を示す回路図である。フリップフロップ回路１００は、入出力端子として、入力データＤが入力される入力端子１０２、出力信号Ｑが出力される出力端子１０４、反転出力信号＊Ｑが出力される反転出力端子１０６、クロック信号ＣＫが入力されるクロック端子１０８を備える。本実施の形態において、ある論理信号の反転、すなわち相補レベルを、＊で表すものとする。このフリップフロップ回路１００は、入力データＤをクロック信号ＣＫにもとづいてラッチし、出力信号Ｑ、反転出力信号＊Ｑを出力する。
【００７４】
フリップフロップ回路１００は、ラッチ回路１０、クロック制御回路３０を含む。
ラッチ回路１０は、トランジスタ対１２、入力インバータ１４、内部インバータ１６ａ、１６ｂ、出力インバータ１８ａ、１８ｂ、活性化回路２０を含み、入力データＤを保持する回路である。
【００７５】
トランジスタ対１２は、ＮチャンネルＭＯＳＦＥＴである第１、第２の入力トランジスタＭ１、Ｍ２を含んで構成され、２つの入力トランジスタＭ１、Ｍ２のソースは共通に接続される。第１入力トランジスタＭ１のゲートは、入力端子１０２と接続され、入力信号Ｄが入力される。第２入力トランジスタＭ２のゲートには、入力インバータ１４によって反転された入力信号＊Ｄが入力される。入力トランジスタＭ１、入力トランジスタＭ２は、活性化された状態において、入力信号Ｄに応じて相補的にオンオフされる。トランジスタ対１２が活性化された状態とは、トランジスタがオンした状態において、第１の固定電位（電源）から第２の固定電位（接地）に至る経路が電気的に導通しうる状態をいう。以下、第１入力トランジスタＭ１、第２入力トランジスタＭ２それぞれのドレインを、内部ノードＮ１、Ｎ２といい、それぞれに現れる信号を、内部信号ＱＩ、ＱＮＩという。
【００７６】
第１入力トランジスタＭ１のドレインと第２入力トランジスタＭ２のドレイン、すなわち内部ノードＮ１、Ｎ２は、互いに逆向きに接続された第１内部インバータ１６ａ、第２内部インバータ１６ｂを介して接続されている。第１内部インバータ１６ａ、第２内部インバータ１６ｂは、内部ノードＮ１、Ｎ２の内部信号ＱＩ、ＱＮＩを、相補的なレベルに保持するメモリ部として機能し、データ保持回路２２を構成する。
【００７７】
第１出力インバータ１８ａは、内部ノードＮ１の内部信号ＱＩを反転して、出力端子１０４から出力する。また、第２出力インバータ１８ｂは、内部ノードＮ２の内部信号ＱＮＩを反転し、反転出力端子１０６から出力する。
【００７８】
活性化回路２０は、トランジスタ対１２と固定電位である接地電位の間に設けられる。活性化回路２０は、導通状態において、トランジスタ対１２を活性化させる。本実施の形態に係るフリップフロップ回路１００において、活性化回路２０は、カスケード接続された第１、第２の活性化トランジスタＭ３、Ｍ４を含む。第１活性化トランジスタＭ３、第２活性化トランジスタＭ４は、いずれもＮチャンネルＭＯＳＦＥＴである。第１活性化トランジスタＭ３のドレインは、トランジスタ対１２を構成する第１入力トランジスタＭ１、第２入力トランジスタＭ２のソースと接続される。第１活性化トランジスタＭ３のソースと、第２活性化トランジスタＭ４のドレインは接続されており、第２活性化トランジスタＭ４のソースは接地される。活性化回路２０は、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４がともにオンとなると、導通状態となり、トランジスタ対１２を活性化させる。
【００７９】
クロック制御回路３０は、クロック信号ＣＫを受け、そのポジティブエッジのタイミングから所定の取り込み期間Ｔｘの間、活性化回路２０を導通状態に設定する。本実施の形態において、制御回路３０は、ポジティブエッジのタイミングから取り込み期間Ｔｘが経過するまでの間、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４の両方をオンとし、それ以外の期間において、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４の少なくとも一方をオフとする。
【００８０】
このために、制御回路３０は、クロック信号ＣＫを所定の遅延時間τだけ遅延させる遅延回路３２を含んで構成される。もとのクロック信号ＣＫおよび遅延したクロック信号ＣＫｄは、それぞれ、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４のゲートに入力される。遅延時間を調節することにより、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４がともにオンとなる時間、すなわちラッチ回路１０の活性化期間を調節することができる。
【００８１】
本実施の形態において、遅延回路３２は、奇数段のインバータを含んで構成され、クロック信号ＣＫを遅延させ、かつ反転したクロック信号ＣＫｄを出力する。
【００８２】
好ましい態様において、クロック信号ＣＫは、本フリップフロップ回路１００に供給される第１の電源電圧よりも低い第２の電源電圧に低振幅化されている。さらに、遅延回路３２には、第２の電源電圧が供給され、奇数段のインバータは、この第２の電源電圧によって動作する。
【００８３】
以上のように構成されたフリップフロップ回路１００の動作について説明する。図８は、図７のフリップフロップ回路１００の動作状態を示すタイムチャートである。
【００８４】
時刻ｔ０以前、クロック信号ＣＫはＬｏｗ、反転されたクロック信号ＣＫｄはＨｉｇｈとなっている。時刻ｔ０に、クロック信号ＣＫがＨｉｇｈとなると、クロック信号ＣＫおよび反転されたクロック信号ＣＫｄがともにＨｉｇｈとなり、活性化回路２０の第１活性化トランジスタＭ３、第２活性化トランジスタＭ４が同時にオンとなって、ラッチ回路１０が活性化される。
【００８５】
第１活性化トランジスタＭ３、第２活性化トランジスタＭ４が両方ともオンとなり活性化回路２０が導通状態となると、第１活性化トランジスタＭ３のドレインと、第１入力トランジスタＭ１、第２入力トランジスタＭ２のソースの電位はＬｏｗとなる。
【００８６】
時刻ｔ０に、ラッチ回路１０が活性化されると、入力信号Ｄが取り込まれる。時刻ｔ０において、入力信号ＤはＨｉｇｈであるから、第１入力トランジスタＭ１がオンとなり、第１入力トランジスタＭ１のドレイン（内部ノードＮ１）の内部信号ＱＩは、そのソースと同じ電位、すなわちＬｏｗに遷移する。なお、各素子の有する有限の遅延時間によって、内部信号ＱＩのレベル遷移は、ラッチ回路１０が活性化される時刻ｔ０よりも遅れた時刻ｔ１に発生する。
【００８７】
時刻ｔ１に内部信号ＱＩがＬｏｗに遷移すると、内部インバータ１６ａによってこれが反転され、内部信号ＱＮＩがＨｉｇｈに遷移する。内部信号ＱＩおよびＱＮＩは、互いに内部インバータ１６ａ、１６ｂによって相補的な信号レベルに安定化した状態で保持される。
【００８８】
時刻ｔ１に、内部信号ＱＩがＨｉｇｈからＬｏｗへと遷移すると、第１出力インバータ１８ａによってこれが反転され、出力信号ＱがＬｏｗからＨｉｇｈへと遷移する。第１出力インバータ１８ａにも遅延が発生するため、出力信号Ｑは、内部信号ＱＩのレベル遷移の発生する時刻ｔ１より遅れた時刻ｔ３にレベル遷移する。同様に、内部信号ＱＮＩのレベル遷移を受け、時刻ｔ３に、反転出力信号＊ＱがＨｉｇｈからＬｏｗへと遷移する。
【００８９】
このようにして、時刻ｔ０にクロック信号ＣＫのポジティブエッジによって、ラッチ回路１０は、時刻ｔ０の入力信号Ｄをラッチし、出力信号Ｑを入力信号Ｄと同じ論理レベルに、反転出力信号＊Ｑを出力信号Ｑの相補レベルに保持することができる。
【００９０】
ここで、遅延回路３２によって遅延、反転されたクロック信号ＣＫｄは、時刻ｔ０から遅延時間τだけ遅れた時刻ｔ２に、ＨｉｇｈからＬｏｗに遷移する。クロック信号ＣＫｄがＬｏｗとなると、第２活性化トランジスタＭ４がオフ、すなわち活性化回路２０が非導通状態となり、ラッチ回路１０が非活性化される。したがって、図７の回路では、クロック信号ＣＫのポジティブエッジから、遅延時間τが経過するまでの期間に、クロック信号ＣＫおよび遅延されたクロック信号ＣＫｄがともにＨｉｇｈとなり、取り込み期間Ｔｘが設定される。この間、活性化回路２０の第１活性化トランジスタＭ３、第２活性化トランジスタＭ４が同時にオンとなって、ラッチ回路１０のトランジスタ対１２が活性化される。時刻ｔ２にトランジスタ対１２が非活性化されても、内部信号ＱＩ、ＱＮＩの信号レベルは、内部インバータ１６ａ、１６ｂによって相補的なレベルに保持される。
【００９１】
本実施の形態において、遅延時間τは、トランジスタ対１２が活性化された後に、入力信号Ｄが、内部信号ＱＩ、ＱＮＩとして安定に保持されるのに必要な時間、すなわち、期間ｔ０〜ｔ１よりも、長く設定される。
【００９２】
時刻ｔ２以降は、ラッチ回路１０が非活性化されるため、その後に、入力信号ＤがＨｉｇｈからＬｏｗへと遷移しても、その遷移は、出力信号Ｑ、反転出力信号＊Ｑに反映されることはない。また、入力信号Ｑのレベル遷移のほかに、図８に示すような、グリッジＧＲが発生しても、内部信号ＱＩ、ＱＮＩには反映されず、余計なレベル遷移が発生しないため、不要な電力消費を削減することができる。
【００９３】
次のクロック信号ＣＫの周期において、時刻ｔ４に、クロック信号ＣＫがＬｏｗからＨｉｇｈに遷移すると、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４がともにオンとなり、ラッチ回路１０が活性化される。時刻ｔ４において、入力信号ＤはＬｏｗであるから、活性化状態において、第１入力トランジスタＭ１がオフ、第２入力トランジスタＭ２がオンとなる。その結果、第２入力トランジスタＭ２のドレインの電位、すなわち、内部信号ＱＮＩがＬｏｗに遷移する。また、内部信号ＱＮＩが内部インバータ１６ｂによって反転され、内部信号ＱＩはＨｉｇｈとなる（時刻ｔ５）。
【００９４】
さらに、内部信号ＱＩ、ＱＮＩが、それぞれ第１、第２の出力インバータ１８ａ、１８ｂによって反転され、出力信号Ｑ、反転出力信号＊ＱがそれぞれＬｏｗ、Ｈｉｇｈに遷移する（時刻ｔ７）。
【００９５】
時刻ｔ４から遅延時間τだけ遅れた時刻ｔ７に、クロック信号ＣＫｄがＨｉｇｈからＬｏｗに遷移し、ラッチ回路１０が非活性化される。トランジスタ対１２が非活性化されても、内部信号ＱＩ、ＱＮＩの信号レベルは、内部インバータ１６ａ、ｂによって相補的なレベルに保持され、出力信号Ｑ、Ｑ＊も保持され続ける。
【００９６】
このように、本実施の形態に係るフリップフロップ回路１００によれば、ラッチ回路１０を活性化する期間を、一定時間Ｔｘ（＝τ）に限定することにより、データの不要な遷移がフリップフロップ回路１００の内部に伝搬するのを防止し、不要なレベル遷移によって生ずる消費電力を低減することができる。
【００９７】
また、本実施の形態に係るフリップフロップ回路１００によれば、活性化回路２０として、直列接続された２つのスイッチを設けたことにより、両方がオンの期間のみ、ラッチ回路１０を活性化し、入力データＤを取り込むことができる。この回路構成によれば、マスターラッチとスレーブラッチの２段構成とする必要がないため、回路素子数を低減することができる。また、１段のラッチ回路で構成されるため、ラッチ動作のためにオン、オフするトランジスタ数が削減されるため、消費電力を低減することができる。したがって、回路規模の増大を抑えつつ、低消費電力化を図ることができる。
【００９８】
さらに、２段構成では、マスターラッチ、スレーブラッチの２段階でラッチ動作を実行していたため、入力データＤの取り込みから、出力データＱに反映されるまでの時間が長くなってしまうが、本実施の形態に係るフリップフロップ回路１００によれば、ラッチ回路１段分の遅延時間で、データを出力することができる。なお、本実施の形態では、クロック信号ＣＫを低振幅化しているため、その作用によっても消費電力を低減することができる。
【００９９】
上述の実施の形態２は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【０１００】
図９は、実施の形態２の第１変形例に係るフリップフロップ回路１００ａの構成を示す回路図である。以下、変形例については、図７のフリップフロップ回路１００との相違点のみを説明する。フリップフロップ回路１００ａは、図７の内部インバータ１６ａに替えて、ＮＡＮＤゲート１７ａを備える。ＮＡＮＤゲート１７ａの一方の入力端子には、内部信号ＱＩが入力され、他方には、セット端子１０９を介して、反転セット信号＊Ｓが入力される。
【０１０１】
セット端子１０９に入力される反転セット信号＊ＳがＬｏｗの期間、ラッチ回路１０ａの活性化、非活性化状態や、入力信号Ｄのレベルによらず、内部信号ＱＮＩは、Ｈｉｇｈに固定される。このとき、内部信号ＱＩは、Ｌｏｗに固定される。その結果、出力信号Ｑは、Ｈｉｇｈ、反転出力信号＊Ｑは、Ｌｏｗとなる。
【０１０２】
反転セット信号＊ＳがＨｉｇｈのとき、ＮＡＮＤゲートは、図７のフリップフロップ回路１００における内部インバータ１６ａと同等の機能を果たし、フリップフロップ回路１００ａの動作も、図７と同様となる。
【０１０３】
したがって、セット端子１０９に、反転セット信号＊ＳとしてＨｉｇｈが入力される期間、フリップフロップ回路１００ａは、図８のタイムチャートと同様に、入力信号Ｄをクロック信号ＣＫにもとづいてラッチする。ある時刻において、反転セット信号＊ＳがＨｉｇｈからＬｏｗに遷移すると、出力信号ＱがＨｉｇｈに、反転出力信号＊ＱがＬｏｗにセットされる。
【０１０４】
この変形例によれば、図７のフリップフロップ回路に、セット機能を付加することができ、さらに、図７のフリップフロップ回路と同様に、従来のフリップフロップ回路と比べて、高速化、低消費電力化、省面積化を図ることができる。
【０１０５】
図１０は、実施の形態２の第２の変形例に係るフリップフロップ回路１００ｂの構成を示す回路図である。このフリップフロップ回路１００ｂは、図７の内部インバータ１６ｂに替えて、ＮＡＮＤゲート１７ｂを備える。ＮＡＮＤゲート１７ｂの一方の入力端子には、内部信号ＱＮＩが入力され、他方には、リセット端子１１２を介して、反転リセット信号＊Ｒが入力される。
【０１０６】
このフリップフロップ回路１００ｂは、反転リセット信号＊ＲがＨｉｇｈの期間、図８のタイムチャートと同様に動作し、入力信号Ｄをラッチする。また、反転リセット信号＊ＲがＨｉｇｈからＬｏｗに遷移すると、出力信号ＱがＬｏｗに、反転出力信号＊ＱがＨｉｇｈにリセットされる。
この構成によれば、図７のフリップフロップ回路に、リセット機能を付加することができ、さらに、図７のフリップフロップ回路と同様に、従来のフリップフロップ回路と比べて、高速化、低消費電力化、省面積化を図ることができる。
【０１０７】
実施の形態２では、クロック端子１０８に供給されるクロック信号ＣＫが低振幅化されている場合について説明したが、本発明は、クロック信号ＣＫが、活性化回路２０を除いたラッチ回路１０に供給される第１の電源電圧と同じ振幅を有する回路にも適用することができる。この場合、遅延回路３２に含まれるインバータに、第１の電源電圧を供給すればよい。この場合であっても、クロック信号ＣＫのポジティブエッジから所定の期間Ｔｘだけ、入力データＤの遷移が、内部信号ＱＩ、ＱＮＩのレベル遷移として取り込まれるため、図７のフリップフロップ回路と同様に、高速化、低消費電力化、省面積化を図ることができる。
【０１０８】
図７のフリップフロップ回路１００では、第１活性化トランジスタＭ３のゲートにクロック信号ＣＫが、第２活性化トランジスタＭ４のゲートにクロック信号ＣＫｄを入力する場合について説明したが、これを逆としてもよい。この場合であっても、クロック信号ＣＫ、ＣＫｄがともにＨｉｇｈの期間、第１活性化トランジスタＭ３、第２活性化トランジスタＭ４の両方がオンとなるため、図７のフリップフロップ回路１００と同様の動作が実現できる。
【０１０９】
図１１は、図９のフリップフロップ回路１００ａの変形例に係るフリップフロップ回路１００ｃの構成を示す回路図である。図１１に係るフリップフロップ回路１００ｃは、図９のフリップフロップ回路１００ａに第３入力トランジスタＭ５が追加された構成である。第３入力トランジスタＭ５のソース端子は、第１活性化トランジスタＭ３のドレイン端子と接続され、第３入力トランジスタＭ５のドレイン端子は、第２入力トランジスタＭ２のソース端子と接続される。第３入力トランジスタＭ５のゲート端子には、セット端子１０９に入力される反転セット信号＊Ｓが入力される。この変形例によると、反転セット信号＊ＳがＬｏｗの期間、第３入力トランジスタＭ５がオフするため、入力信号Ｄのレベルによらず、内部信号ＱＮＩをＨｉｇｈにすることが確実にできる。
【０１１０】
図１２は、図７、図９のフリップフロップ回路１００の変形例に係るフリップフロップ回路１００ｄの構成を示す回路図である。図１２に係るフリップフロップ回路１００ｄは、図７のフリップフロップ回路１００にセット端子１０９およびＮＡＮＤゲート１５ａが追加された構成である。ＮＡＮＤゲート１５ａには、入力端子１０２に入力される入力データＤと、セット端子１０９に入力される反転セット信号＊Ｓとが入力される。ＮＡＮＤゲート１５ａの出力信号は、第１入力トランジスタＭ１と入力インバータ１４に入力される。
【０１１１】
図１３は、図１０のフリップフロップ回路１００ｂの変形例に係るフリップフロップ回路１００ｅの構成を示す回路図である。図１３に係るフリップフロップ回路１００ｅは、図１０のフリップフロップ回路１００ｂに第４入力トランジスタＭ６が追加された構成である。第４入力トランジスタＭ６のソース端子は、第１活性化トランジスタＭ３のドレイン端子と接続され、第４入力トランジスタＭ６のドレイン端子は、第１入力トランジスタＭ１のソース端子と接続される。第４入力トランジスタＭ６のゲート端子には、リセット端子１１２に入力される反転リセット信号＊Ｒが入力される。この変形例によると、反転リセット信号＊ＲがＬｏｗの期間、第４入力トランジスタＭ６がオフするため、入力信号Ｄのレベルによらず、内部信号ＱＩをＨｉｇｈにすることが確実にできる。
【０１１２】
図１４は、図７、図１０のフリップフロップ回路１００の変形例に係るフリップフロップ回路１００ｆの構成を示す回路図である。図１４に係るフリップフロップ回路１００ｆは、図７のフリップフロップ回路１００にリセット端子１１２およびＮＡＮＤゲート１５ｂが追加された構成である。また、第２入力トランジスタＭ２に入力されるデータを反転させる入力インバータ１４が設けられず、第１入力トランジスタＭ１に入力されるデータを反転させる入力インバータ１３が設けられる。ＮＡＮＤゲート１５ｂには、入力端子１０２に入力される入力データＤと、リセット端子１１２に入力される反転リセット信号＊Ｒとが入力される。ＮＡＮＤゲート１５ｂの出力信号は、入力インバータ１３と第２入力トランジスタＭ２に入力される。
【０１１３】
実施の形態２のフリップフロップ回路１００において、ＮチャンネルＭＯＳＦＥＴで示されるトランジスタを、Ｐチャンネルで構成してもよい。この場合、ゲートに与える信号のＨｉｇｈ、Ｌｏｗを適宜反転すればよい。また、好ましい態様において、クロック信号ＣＫ、ＣKｄは、本フリップフロップ回路に供給される第１の接地電圧よりも高い第２の接地電圧と本フリップフロップ回路に供給される第１の電源電圧の幅に低振幅化され、遅延回路３２に含まれるインバータに第２の接地電圧が供給されてもよい。また、動作速度、低消費電力の目的に応じて、クロック信号ＣＫ、ＣＫｄの振幅を可変制御できるようにすることもできる。
【図面の簡単な説明】
【０１１４】
【図１】従来の低振幅クロック用フリップフロップの構成を示す回路図である。
【図２】実施の形態１に係る低振幅クロック用フリップフロップの構成を示す回路図である。
【図３】実施の形態１に係る低振幅クロック用フリップフロップの動作シーケンス図である。
【図４】実施の形態１の第１変形例に係る低振幅クロック用フリップフロップの構成を示す回路図である。
【図５】実施の形態１の第１変形例に係る低振幅クロック用フリップフロップの動作シーケンス図である。
【図６】実施の形態１の第２変形例に係る低振幅クロック用フリップフロップの構成を示す回路図である。
【図７】実施の形態２に係るフリップフロップ回路の構成を示す回路図である。
【図８】図７のフリップフロップ回路の動作状態を示すタイムチャートである。
【図９】実施の形態２の第１の変形例に係るフリップフロップ回路の構成を示す回路図である。
【図１０】実施の形態２の第２の変形例に係るフリップフロップ回路の構成を示す回路図である。
【図１１】図９のフリップフロップ回路の変形例に係るフリップフロップ回路の構成を示す回路図である。
【図１２】図７、図９のフリップフロップ回路の変形例に係るフリップフロップ回路の構成を示す回路図である。
【図１３】図１０のフリップフロップ回路の変形例に係るフリップフロップ回路の構成を示す回路図である。
【図１４】図７、図１０のフリップフロップ回路の変形例に係るフリップフロップ回路の構成を示す回路図である。
【符号の説明】
【０１１５】
１００  フリップフロップ回路、  １０  ラッチ回路、  １２  トランジスタ対、  １４  入力インバータ、  １６  内部インバータ、  １８  出力インバータ、  ２０  活性化回路、  ３０  クロック制御回路、  Ｍ１  第１入力トランジスタ、  Ｍ２  第２入力トランジスタ、  Ｍ３  第１活性化トランジスタ、  Ｍ４  第２活性化トランジスタ、  １０２  入力端子、  １０４  出力端子、  １０６  反転出力端子、  １０８  クロック端子、  ３２  遅延回路、２００  フリップフロップ回路、  ２１０  クロック制御回路、  ２２０  マスターラッチ回路、  ２３０  スレーブラッチ回路、  ２２２  マスター側データ保持回路、  ２２３  マスターラッチ回路。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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