(57)【要約】【課題】半導体装置のゲートパターンの寸法精度を高める。【解決手段】被加工膜に所定のパターンを形成する際に、被加工膜上に、第１の膜、第２の膜、および第３の膜がこの順で積層された積層ハードマスク膜を形成し（Ｓ１００）、微細パターン用レジスト膜を用いて第２の膜をエッチングストッパとして第３の膜に細幅ラインパターンを形成し（Ｓ１０２）、微細パターン用レジスト膜を除去する（Ｓ１０４）。つづいて、再度レジスト膜を用いた露光を行い（Ｓ１０６〜Ｓ１１０）、第２の膜、第１の膜および被加工膜を順次選択的にドライエッチングして被加工膜を所定のパターンに形成する（Ｓ１１２）。その後、被加工膜上に残った第１の膜を除去する（Ｓ１１４）。【選択図】      図２
2008091824.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された被加工膜に所定のパターンを形成する工程を含む半導体装置の製造方法であって、
前記被加工膜上に、第１の膜、第２の膜、および第３の膜がこの順で積層された積層ハードマスク膜を形成する工程と、
第１のパターンを有する第１のレジスト膜をマスクとし前記第２の膜をエッチングストッパとして前記第３の膜を選択的にドライエッチングして前記第３の膜に前記第１のパターンを形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１のレジスト膜を除去した後、第２のパターンを有する第２のレジスト膜を前記積層ハードマスク膜上に形成し、当該第２のレジスト膜をマスクとして、前記積層ハードマスク膜および前記被加工膜を順次選択的にドライエッチングして前記被加工膜を前記所定のパターンに形成する工程と、
前記被加工膜を前記所定のパターンに形成した後、当該被加工膜上に残った前記第１の膜を除去する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記第２のレジスト膜をマスクとして、前記被加工膜を前記所定のパターンに形成する工程は、
前記第３の膜および前記第２のレジスト膜をマスクとして、前記第２の膜を選択的にドライエッチングして当該第２の膜を前記所定のパターンに形成する工程と、
前記第２の膜をマスクとして、前記第１の膜および前記被加工膜を順次選択的にドライエッチングして前記被加工膜を前記所定のパターンに形成する工程と、
を含む半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記第１のレジスト膜を除去する工程と、前記被加工膜を前記所定のパターンに形成する工程との間に、
前記積層ハードマスク膜上に前記第３の膜に形成された前記第１のパターンの一部を除去するための第３のパターンを有する第３のレジスト膜を形成し、当該第３のレジスト膜をマスクとし前記第２の膜をエッチングストッパ膜として前記第３の膜をさらに選択的にドライエッチングする工程と、
前記第３のレジスト膜を除去する工程と、
をさらに含む半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法において、
前記第２のパターンは、平面視において前記第１のパターンと重なる領域を有する半導体装置の製造方法。
【請求項５】
請求項１に記載の半導体装置の製造方法において、
前記第１の膜は、炭素系の膜である半導体装置の製造方法。
【請求項６】
請求項１に記載の半導体装置の製造方法において、
前記第１の膜は、アモルファスカーボンにより構成された半導体装置の製造方法。
【請求項７】
請求項５に記載の半導体装置の製造方法において、
前記第１の膜を除去する工程において、アッシングにより前記第１の膜を除去する半導体装置の製造方法。
【請求項８】
請求項１に記載の半導体装置の製造方法において、
前記所定のパターンは、複数のゲートパターンを含む半導体装置の製造方法。
【請求項９】
請求項１に記載の半導体装置の製造方法において、
前記第３の膜に前記第１のパターンを形成する工程は、
前記積層ハードマスク膜上に、レジスト膜を形成する工程と、
前記第１のパターンを有するレベンソン位相シフトマスクを用いて前記第１のレジスト膜を形成する工程と、
をさらに含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
デバイスの高集積化および高速化に伴い、リソグラフィ工程、とくにゲートパターン形成工程では、露光波長よりもはるかに小さい微細パターンの形成が要求されている。また、近年の高集積化に伴い、システムＬＳＩには種々の回路パターンが多く搭載されるようになっている。マスク（レチクル）内に種々のパターンが存在する場合、種々のパターンのうち、それらの１つに最適化された露光光学条件を採用すると、他のパターンにおいて隣接効果等により光学特性が劣化し解像不良が生じやすくなる。これにより、くびれの増加、寸法バラツキ悪化、配線ショート等の形状異常等欠陥を引き起こす可能性がある。
【０００３】
従来、このような光の近接効果を考慮して、マスクパターンを補正する技術（光近接効果補正（ＯＰＣ：optical proximity correction））が知られている。しかし、回路パターンが複雑化すると、ＯＰＣが複雑化して負担が増えるという問題があった。また、ＯＰＣを行っても、元の寸法・形状変動が大きく、補正精度は悪く（補正後残渣が大きく）、電気特性に不良が生じてしまう。
【０００４】
微細パターンを形成する方法として、レベンソン位相シフトマスクを用いた技術が知られている。レベンソン位相シフトマスクは、とりわけ光学コントラスト・解像性能向上効果が大きく、露光波長の半分以下程度のパターンの形成に際しても有望な技術と考えられている。レベンソン位相シフトは、隣り合ったマスク開口部の透過光の位相が反転するように位相シフタを配置し（製造的にはマスクをエッチングしてマスク厚を調整する）、正負（０−π）の光電場が干渉によって完全に相殺されることを利用して、高解像度を得る手法である。
【０００５】
特許文献１（特開２００５−８６１１９号公報）には、レジスト上に露光を行うための透過部と遮光部を有するフォトマスクを作製する際に、フォトマスクのパターンのライン部とコンタクト部とが隣接した領域を抽出し、当該ライン部からなる第１マスクとコンタクト部からなる第２マスクとを作製する工程と、第１のマスクを用いて第１の照明条件でレジスト上に露光する工程と、第２のマスクを用いて第２の照明条件でレジスト上に露光する工程とを含む微細パターンの形成方法が記載されている。これにより、光隣接効果により生じるレジストパターンの仕上がり寸法ずれを低減することができるとされている。
【０００６】
特許文献２（特開２０００−２２７６５２号公報）には、位相シフトマスクを用いて、間隔の狭いパターンであってもパターンの細りを生じないようにしたパターン形成方法が記載されている。
【特許文献１】特開２００５−８６１１９号公報
【特許文献２】特開２０００−２２７６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に記載された技術は、微細パターンを精度よく形成できないという点で改善の余地を有していた。ライン部とコンタクト部とを異なるマスクを用いて形成することにより、これらを一つのマスクで形成する場合に比べて、レジストパターンの寸法ずれを低減することはできる。しかし、その場合でも、寸法ずれを全くなくすのは困難である。そのため、第１のマスクを用いてレジストに露光した際に、レジストにはコーナラウンディング等の寸法ずれが生じている。そのレジストに第２のマスクを用いて露光した場合、第２のマスクに対しても寸法ずれが生じるが、最初の露光でコーナラウンディング等が生じていた箇所では、寸法ずれが生じやすくなる。とくに、複数のパターンが重なり交差するような領域では、寸法ずれが生じやすい。そのため、微細パターンを精度よく形成するのが困難だった。また、特許文献２に記載の方法でも、被加工膜へのダメージを与えず精度よくパターニングを行うという点で課題があった。
【課題を解決するための手段】
【０００８】
本発明によれば、
半導体基板上に形成された被加工膜に所定のパターンを形成する工程を含む半導体装置の製造方法であって、
前記被加工膜上に、第１の膜、第２の膜、および第３の膜がこの順で積層された積層ハードマスク膜を形成する工程と、
第１のパターンを有する第１のレジスト膜をマスクとし前記第２の膜をエッチングストッパとして前記第３の膜を選択的にドライエッチングして前記第３の膜に前記第１のパターンを形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１のレジスト膜を除去した後、第２のパターンを有する第２のレジスト膜を前記積層ハードマスク膜上に形成し、当該第２のレジスト膜をマスクとして、前記積層ハードマスク膜および前記被加工膜を順次選択的にドライエッチングして前記被加工膜を前記所定のパターンに形成する工程と、
前記被加工膜を前記所定のパターンに形成した後、当該被加工膜上に残った前記第１の膜を除去する工程と、
を含む半導体装置の製造方法が提供される。
【０００９】
このような工程とすると、異なるパターンを有する複数のレジスト膜を用いて複数回のパターニング処理により被加工膜を所定パターンに加工するので、精度よくパターニングを行うことができる。また、レジスト膜を除去する際に、第２の膜で第１の膜が保護されているので、第１の膜としてレジスト膜除去時のアッシングやＳＰＭ（Ｈ２ＳＯ４／Ｈ２Ｏ２）洗浄による洗浄時にダメージを受けやすい材料を用いても、第１の膜がダメージを受けることがない。そのため、パターン形状を精度よく第１の膜に転写することができる。
【００１０】
このような第１の膜としては、たとえばアモルファスカーボン等の炭素系の膜を用いることができる。このような材料を用いた場合、レジスト膜を除去する際に第１の膜が表面に露出していると、アッシングやＳＰＭ洗浄により、レジスト膜の除去とともに第１の膜も膜減りするおそれがある。また、第１の膜としてアモルファスカーボンを用いた場合、アモルファスカーボンは、酸性物質の物理・化学吸着が大きいため、第１の膜直上にレジスト膜を形成すると、レジスト膜の寸法や形状異常が発生するおそれもある。しかし、第２の膜で第１の膜が保護されているので、第１の膜へのダメージを防ぐことができる。第１の膜はアモルファスカーボン膜以外に、被加工膜を加工する際のマスクになって被加工膜にダメージを加えることなくアッシングで容易に除去可能な膜であればよく、たとえば、酸素アッシングで容易に除去可能なレジスト膜やポリイミド膜等の有機高分子膜や無機系カーボン膜等を使うことができる。
【００１１】
一方、第１の膜として炭素系の膜を用いた場合、第１の膜をアッシング等により容易に除去することができる。そのため、被加工膜がパターニングされた後に、被加工膜にダメージを与えることなく、第１の膜を除去することができる。これにより、被加工膜を精度よくパターニングすることができる。
【００１２】
ここで、第１のレジスト膜は、所定のパターンのうちの細幅ラインパターンを形成するのに用いることができる。第２のレジスト膜は、細幅のラインパターンのうち不要部分を除去するトリム、または所定パターンのうちの広幅のラインパターンおよびコンタクトパッドパターンを形成するのに用いることができる。
【発明の効果】
【００１３】
本発明によれば、半導体装置のゲートパターンの寸法精度を高めることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１５】
図１は、本実施の形態における半導体装置の製造方法により製造される半導体装置１００の構成を示す図である。図１（ａ）は上面図、図１（ｂ）は図１（ａ）のａ−ａ断面図である。
【００１６】
半導体装置１００は、半導体基板１０２と、その上に形成されたゲート酸化膜１０４と、その上に形成された多結晶シリコン膜１０６を含む。ここで、図１（ａ）に示すように、多結晶シリコン膜１０６は、細幅の第１のライン１０６ａおよび第２のライン１０６ｂ、広幅の第３のライン１０６ｃ、細幅かつ分割部分を有する第４のライン１０６ｄ、ならびに細幅かつコンタクトパッドを含む第５のライン１０６ｅにより構成される。第１のライン１０６ａ、第２のライン１０６ｂ、第３のライン１０６ｃおよび第４のライン１０６ｄは、ゲートパターンであり、第５のライン１０６ｅは、ゲートパターンとコンタクトパッドである。
【００１７】
以下、本実施の形態において、多結晶シリコン膜１０６に図１に示したようなパターンを形成する工程を説明する。まず、幅や形状等に基づきパターンをいくつかに分類する。本実施の形態においては、細幅ラインとそれ以外とに分類する。それ以外のパターンには、第３のライン１０６ｃおよび第５のライン１０６ｅのコンタクトパッド部分が含まれる。次いで、分類毎にそれぞれフォトマスク（レチクル）を用意し、フォトマスク毎に最適な光学条件を用いてレジスト膜を露光現像する。また、第４のライン１０６ｄのように分割部分を有するパターンについては、一旦ラインを形成した後に、分割部分を除去するトリムにより形成する。行う。そのため、トリム用のフォトマスクも用意する。
【００１８】
その後、以下の手順でパターンを形成する。
（１）細幅のラインパターンを形成
（２）細幅のラインパターンのうち不要部分をトリムにより除去
（３）広幅のラインパターンおよびコンタクトパッドパターン形成
【００１９】
図２は、本実施の形態における半導体装置１００の多結晶シリコン膜１０６のパターニングを行う手順を示すフローチャートである。本実施の形態において、被加工膜である多結晶シリコン膜１０６上にハードマスク膜を形成し、当該ハードマスク膜にパターンを転写し、ハードマスク膜をマスクとして多結晶シリコン膜１０６をパターニングする。本実施の形態において、ハードマスク膜として３層ハードマスク膜を用いる。ここで、３層ハードマスク膜は、互いに接する上下の膜においてエッチング選択比が取れる材料により構成される。これにより、各層へのパターニングを段階的に行うことができる。
【００２０】
まず、多結晶シリコン膜１０６上に、第１の膜、第２の膜、および第３の膜がこの順で積層された３層ハードマスク膜（積層ハードマスク膜）を形成する（Ｓ１００）。ここで、第１の膜、第２の膜、および第３の膜は、半導体基板上の全面に形成される。本実施の形態において、第１の膜は、アモルファスカーボンにより構成することができる。
【００２１】
つづいて、第３の膜上に、レジスト膜を形成し、細幅ラインパターン（第１のパターン）を有するフォトマスクを用いて当該レジスト膜を露光現像して（第１の露光）細幅ラインパターンを有する微細パターン用レジスト膜（第１のレジスト膜）を形成する。次いで微細パターン用レジスト膜をマスクとし第２の膜をエッチングストッパ膜として第３の膜を選択的にドライエッチングして、第３の膜に細幅ラインパターンを形成する（Ｓ１０２）。これにより、図１に示した第１のライン１０６ａ、第２のライン１０６ｂ、第４のライン１０６ｄ（分割部分なし）、および第５のライン１０６ｅのライン部分が形成される。次いで、微細パターン用レジスト膜をアッシング等により除去する（Ｓ１０４）。
【００２２】
その後、第２の膜および第３の膜上にレジスト膜を形成し、第３の膜に形成された細幅ラインパターンの一部を除去するためのトリム用パターン（第３のパターン）を有するフォトマスクを用いて当該レジスト膜を露光現像して（第２の露光）トリム用レジスト膜（第２のレジスト膜）を形成する。トリム用パターンは、ステップＳ１０２で形成した細幅ラインパターンのうち、不要な箇所が開口したパターンとすることができる。つづいて、トリム用レジスト膜をマスクとし第２の膜をエッチングストッパ膜として第３の膜を選択的にドライエッチングして第３の膜の不要部分を除去する（Ｓ１０６）。これにより、図１に示したように分割部分を有する第４のライン１０６ｄが形成される。次いで、第２のレジスト膜をアッシング等により除去する（Ｓ１０８）。この段階までは、第１の膜は第２の膜により保護されている。
【００２３】
その後、第２の膜および第３の膜上にレジスト膜を形成し、コンタクト用パターン（第２のパターン）を有するフォトマスクを用いて当該レジスト膜を露光現像して（第３の露光）コンタクト用レジスト膜（第２のレジスト膜）を形成する。コンタクト用パターンは、平面視において細幅ラインパターンと重なる領域、すなわち交差する領域を有する。また、コンタクト用パターンは、広幅ラインパターンおよびコンタクトパッドのパターンを含む。つづいて、コンタクト用レジスト膜および第３の膜をマスクとして第２の膜を選択的にドライエッチングする。このとき初めて第２の膜がエッチングされ、第１の膜が表面に露出する。つづいて、第２の膜をマスクとして第１の膜および被加工膜を順次選択的にドライエッチングする。これにより、被加工膜に所望のパターンが形成される（Ｓ１１０、Ｓ１１２）。
【００２４】
この後、被加工膜上に残った第１の膜を除去する（Ｓ１１４）。本実施の形態において、第１の膜をアモルファスカーボンにより構成することにより、アッシング等により第１の膜を簡単に除去することができる。
【００２５】
以上のように、本実施の形態における半導体装置１００の製造手順によれば、ハードマスク膜にパターニングを行っている途中で、レジスト膜を除去する必要が生じても、アモルファスカーボンにより構成された第１の膜が表面に露出していないので、アッシングやアッシング後のＨ２ＳＯ４等の薬液での洗浄によるダメージを受けることなく、保護することができる。また、最終的に、第１の膜をアッシングにより容易に除去することもできる。これにより、
【００２６】
次に、本実施の形態における半導体装置１００の製造手順を図３から図１１を参照して具体的に説明する。図３から図１１において、図３（ｂ）から図１１（ｂ）は、それぞれ、図３（ａ）から図１１（ａ）のａ−ａ断面図である。
【００２７】
図３に示したように、本実施の形態において、パターニングを行う領域を４つのエリアに分割している。エリアＡでは細幅のラインパターンが形成され、エリアＢでは広幅のラインパターンが形成され、エリアＣでは細幅のラインパターンが分割され、エリアＤでは、細幅のラインパターンとコンタクトパッドとが形成される。
【００２８】
まず、半導体基板１０２上にゲート酸化膜１０４および多結晶シリコン膜１０６（被加工膜）を形成する。つづいて、多結晶シリコン膜１０６上に、第１の膜１０８、第２の膜１１０、および第３の膜１１２がこの順で積層された３層ハードマスク膜１０７を形成する。第１の膜１０８、第２の膜１１０、および第３の膜１１２は、ハードマスクとして機能する。本実施の形態において、第１の膜１０８は、アモルファスカーボン膜である。
【００２９】
第２の膜１１０および第３の膜１１２は、互いにエッチング選択比の確保が可能な材料により構成される。第２の膜１１０と第３の膜１１２との組合せとしては、第３の膜１１２／第２の膜１１０として、ＳｉＯｘ／Ｓｉ／、Ｓｉ／ＳｉＯｘ、ＳｉＮ／Ｓｉ、Ｓｉ／ＳｉＮ、ＳｉＮ／ＳｉＯｘ、ＳｉＯｘ／ＳｉＮ等があげられる。ここで、ｘは、Ｃ、Ｎ、またはＯ等とすることができる。
【００３０】
つづいて、第３の膜１１２上に第１の反射防止膜１１４およびレジスト膜を形成する。次いで、細幅ラインパターンを有するレベンソン位相シフトマスク（不図示）を用いて当該レジスト膜の露光現像を行い、微細パターン用レジスト膜１１６を形成する（図４）。細幅ラインパターンは、ライン寸法が小さい細幅ラインパターンを形成するためのものであり、細幅ラインパターンが形成される箇所を保護している。また、この例では、エリアＢ全面も保護している。
【００３１】
その後、微細パターン用レジスト膜１１６をマスクとし第２の膜１１０をエッチングストッパとして、第１の反射防止膜１１４および第３の膜１１２を選択的にドライエッチングする。
【００３２】
この後、微細パターン用レジスト膜１１６および第１の反射防止膜１１４をＯ２プラズマアッシング等のアッシングにより除去する。アッシング後、たとえばＳＭＰ等の薬剤により、半導体装置１００表面を洗浄する。このとき、第１の膜１０８は第２の膜１１０により保護されているため、アッシングや薬剤によるダメージを受けることがない。以上により、第３の膜１１２に細幅ラインパターンが形成される（図５）。ここで、エリアＢ上にも第３の膜１１２が残っている。
【００３３】
つづいて、第２の膜１１０上において第３の膜１１２を埋め込むように、第２の反射防止膜１１８を形成する。さらに第２の反射防止膜１１８上にレジスト膜を形成する。次いで、トリム用パターンを有するフォトマスク（不図示）を用い、当該レジスト膜を露光現像してトリム用パターンを有するトリム用レジスト膜１２０を形成する（図６）。図６（ａ）に示すように、トリム用レジスト膜１２０は、第４のライン１０６ｄの分割部分で開口している。また、トリム用レジスト膜１２０は、エリアＢ全面上でも開口している。
【００３４】
その後、トリム用レジスト膜１２０をマスクとし第２の膜１１０をエッチングストッパとして、第３の膜１１２を選択的にドライエッチングする。
【００３５】
この後、トリム用レジスト膜１２０および第２の反射防止膜１１８をＯ２プラズマアッシング等のアッシングにより除去する。アッシング後、たとえばＳＭＰ等の薬剤により、半導体装置１００表面を洗浄する。このとき、第１の膜１０８は第２の膜１１０により保護されているため、アッシングや薬剤によるダメージを受けることがない。
【００３６】
以上により、第３の膜１１２に細幅ラインパターンの一部（分割部分）が除去された、第４のライン１０６ｄに対応するパターンが形成される（図７）。このとき、エリアＢの第３の膜１１２も除去される。すなわち、図７（ｂ）に一点破線で示すように、図７（ａ）のａ−ａ断面において、エリアＢおよびエリアＣの第３の膜１１２が除去される。
【００３７】
つづいて、第２の膜１１０上において第３の膜１１２を埋め込むように、第３の反射防止膜１２２を形成する。さらに第３の反射防止膜１２２上にレジスト膜を形成し、広幅ラインパターンおよびコンタクトパッドのパターンを有するフォトマスク（不図示）を用いて当該レジスト膜の露光現像を行い、コンタクト用レジスト膜１２４を形成する（図８）。ここで、コンタクトパッドのパターンは、平面視において細幅ラインパターンと重なる領域、すなわち交差する領域を有する。このようにすることにより、コンタクトパッドのパターンの幅を広幅ラインパターンの幅と略等しくすることができ、精度よいパターニングを行うことができる。
【００３８】
その後、コンタクト用レジスト膜１２４をマスクとしてドライエッチングを行う。まず、第３の反射防止膜１２２がエッチングされ、次いで第３の膜１１２および第２の膜１１０が露出する。このとき、第２の膜１１０に対するエッチングレートが第３の膜１１２に対するエッチングレートよりも高いエッチングガスを用いると、第３の膜１１２がマスクとして機能し、第２の膜１１０に第３の膜１１２のパターンとコンタクト用レジスト膜１２４のパターンとが反映される。このようなエッチングガスとしては、たとえば、第３の膜１１２／第２の膜１１０として、ＳｉＯ２／Ｓｉを用いた場合、ＨＢｒ／Ｏ２を用いることができる。また、たとえば、第３の膜１１２／第２の膜１１０として、Ｓｉ／ＳｉＯ２を用いた場合、ＣＨＦ２またはＣＨＦ３を用いることができる。本実施の形態において、第２の膜１１０もハードマスク膜として機能するため、コンタクト用レジスト膜１２４のパターンを第２の膜１１０に反映させることができ、交差したパターンを精度よく形成することができる。
【００３９】
このエッチング工程において、コンタクト用レジスト膜１２４、第３の反射防止膜１２２、第３の膜１１２、および第２の膜１１０も徐々にエッチングされる。図９および図１０はこの状態を示す図である。
【００４０】
この後、第２の膜１１０をマスクとして第１の膜１０８および多結晶シリコン膜１０６を順次選択的にドライエッチングする。これにより、多結晶シリコン膜１０６が、所望のパターンに形成される（図１１）。
【００４１】
ここで、多結晶シリコン膜１０６上には第１の膜１０８が残っているが、本実施の形態において第１の膜１０８は、アモルファスカーボン膜により構成される。そのため、Ｏ２プラズマアッシング等のアッシングにより第１の膜１０８を除去することができる。このようにアッシングにより第１の膜１０８を選択的に除去できるので、ゲート酸化膜１０４にはダメージが与えられず、ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置を製造することができる。
【００４２】
とくに、本実施の形態で説明したように、複数のパターンが平面視において重なっている場合、部分的な段差が生じる。そのため、被加工膜である多結晶シリコン膜１０６が所定パターンに形成された後に多結晶シリコン膜１０６直上に部分的に残ったハードマスク膜をエッチングで除去しようとすると、多結晶シリコン膜１０６が露出している部分で多結晶シリコン膜１０６にダメージが生じるおそれがある。しかし、第１の膜１０８をアッシングで除去可能な材料で構成することにより、多結晶シリコン膜１０６へのダメージを与えることなく、ハードマスク膜を除去することができる。
【００４３】
この後、通常の方法により、拡散層等を形成してトランジスタ等の素子を含む半導体装置を製造する。
【００４４】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４５】
たとえば、以上の実施の形態においては、ゲートパターンを形成する態様について説明したが、とくに限定されず、複数のレジスト膜を用いてパターニングを行う場合、種々のパターンに適用することができる。被加工膜は、多結晶シリコン膜以外に、たとえば金属膜、シリサイド膜、単結晶シリコン膜やシリコン基板、または窒化シリコン膜や酸化シリコン膜等の絶縁膜とすることもできる。第１の膜はアモルファスカーボン膜を例に説明したが、被加工膜を加工する際のマスクになって被加工膜にダメージを加えることなくアッシングで容易に除去可能な膜であればよく、たとえば、酸素アッシングで容易に除去可能なレジスト膜やポリイミド膜等の有機高分子膜や無機系カーボン膜等を使うことができる。
【００４６】
以上の実施の形態においては、微細パターンを形成するための第１の露光においてフォトマスクとしてレベンソン位相シフトマスクを用いる例を示したが、ダイポール等の変形照明を用いた露光、その他通常照明条件によるハーフトーンマスクを用いた露光等とすることもできる。第２の露光および第３の露光についても、とくに制限されず、レベンソン位相シフトマスクを用いた露光、ダイポール等の変形照明を用いた露光、およびその他通常照明条件によるハーフトーンマスクを用いた露光等とすることができる。また、微細パターンを形成する際には、レベンソン位相シフトマスクを用いるとともに、他の露光を通常照明条件で行うようにすることもできる。
【００４７】
なお、以上の実施の形態においては、（１）細幅のラインパターンを形成、（２）細幅のラインパターンのうち不要部分をトリムにより除去、および（３）広幅のラインパターンおよびコンタクトパッドパターン形成のために３回露光処理を行う構成を示したが、（１）と（２）の処理のみ、（１）と（３）の処理のみとすることもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態における半導体装置の製造方法により製造される半導体装置の構成を示す図である。
【図２】本発明の実施の形態における半導体装置の多結晶シリコン膜のパターニングを行う手順を示すフローチャートである。
【図３】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図４】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図５】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図６】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図７】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図８】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図９】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図１０】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【図１１】本発明の実施の形態における半導体装置の製造手順を説明するための図である。
【符号の説明】
【００４９】
１００ 半導体装置
１０２ 半導体基板
１０４ ゲート酸化膜
１０６ａ 第１のライン
１０６ｂ 第２のライン
１０６ｃ 第３のライン
１０６ｄ 第４のライン
１０６ｅ 第５のライン
１０６ 多結晶シリコン膜
１０７ ３層ハードマスク膜
１０８ 第１の膜
１１０ 第２の膜
１１２ 第３の膜
１１４ 反射防止膜
１１６ 微細パターン用レジスト膜
１１８ 反射防止膜
１２０ トリム用レジスト膜
１２２ 反射防止膜
１２４ コンタクト用レジスト膜
【図１】
2008091824.tif 000003
【図２】
2008091824.tif 000004
【図３】
2008091824.tif 000005
【図４】
2008091824.tif 000006
【図５】
2008091824.tif 000007
【図６】
2008091824.tif 000008
【図７】
2008091824.tif 000009
【図８】
2008091824.tif 000010
【図９】
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【図１０】
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【図１１】
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【手続補正書】
【提出日】平成19年1月18日(2007.1.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
第２の膜１１０および第３の膜１１２は、互いにエッチング選択比の確保が可能な材料により構成される。第２の膜１１０と第３の膜１１２との組合せとしては、第３の膜１１２／第２の膜１１０として、ＳｉＯｘ／Ｓｉ、Ｓｉ／ＳｉＯｘ、ＳｉＮ／Ｓｉ、Ｓｉ／ＳｉＮ、ＳｉＮ／ＳｉＯｘ、ＳｉＯｘ／ＳｉＮ等があげられる。ここで、ｘは、Ｃ、Ｎ、またはＯ等とすることができる。  
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
この後、微細パターン用レジスト膜１１６および第１の反射防止膜１１４をＯ２プラズマアッシング等のアッシングにより除去する。アッシング後、たとえばＳＰＭ等の薬剤により、半導体装置１００表面を洗浄する。このとき、第１の膜１０８は第２の膜１１０により保護されているため、アッシングや薬剤によるダメージを受けることがない。以上により、第３の膜１１２に細幅ラインパターンが形成される（図５）。ここで、エリアＢ上にも第３の膜１１２が残っている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
この後、トリム用レジスト膜１２０および第２の反射防止膜１１８をＯ２プラズマアッシング等のアッシングにより除去する。アッシング後、たとえばＳＰＭ等の薬剤により、半導体装置１００表面を洗浄する。このとき、第１の膜１０８は第２の膜１１０により保護されているため、アッシングや薬剤によるダメージを受けることがない。