(57)【要約】【課題】リーク電流を低減する。【解決手段】行選択回路１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルの行ごとに設けられたワードラインＷＬを駆動するｍ個のワードラインドライバを含む。ワードラインドライバは、Ｋ個（Ｋは、２≦Ｋ≦ｍを満たす自然数）のセグメントＳＥＧｒ１〜ＳＥＧｒＫに分割される。高電圧生成回路３０は、ｍ個のワードラインドライバに供給される駆動電圧Ｖｒを生成し、Ｋ個のセグメントＳＥＧｒ１〜ＳＥＧｒＫに分配して供給する。行スイッチＳＷｒ１〜ＳＷｒＫは、Ｋ個のセグメントＳＥＧｒ１〜ＳＥＧｒＫごとに設けられ、高電圧生成回路３０から各セグメントＳＥＧｒへの駆動電圧Ｖｒの供給経路に設けられる。行スイッチ制御部４０は、Ｋ個の行スイッチＳＷｒのオンオフを制御する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルの行ごとに設けられたワードラインを駆動するｍ個のワードラインドライバであって、Ｋ個（Ｋは、２≦Ｋ≦ｍを満たす自然数）のセグメントに分割されたワードラインドライバを含む行選択回路と、
前記ｍ個のワードラインドライバに供給される駆動電圧を生成し、前記Ｋ個のセグメントに分配して供給する電圧生成回路と、
前記Ｋ個のセグメントごとに設けられ、前記電圧生成回路から各セグメントへの前記駆動電圧の供給経路に設けられたＫ個のスイッチと、
前記Ｋ個のスイッチのオンオフを制御する制御部と、
を備えることを特徴とするメモリ駆動装置。
【請求項２】
隣接するワードラインドライバを、同一のセグメントとすることを特徴とする請求項１に記載のメモリ駆動装置。
【請求項３】
自然数Ｋは、２のべき乗であることを特徴とする請求項２に記載のメモリ駆動装置。
【請求項４】
前記制御部は、アクセス先の行アドレスの上位ビットにもとづき、オンすべきスイッチを選択することを特徴とする請求項３に記載のメモリ駆動装置。
【請求項５】
前記電圧生成回路は、チャージポンプ回路であることを特徴とする請求項１から３のいずれかに記載のメモリ駆動装置。
【請求項６】
前記スイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含むことを特徴とする請求項１から３のいずれかに記載のメモリ駆動装置。
【請求項７】
前記メモリセルの列ごとに設けられたビットラインのいずれかを選択するｎ個のセレクタ回路であって、Ｌ個（Ｌは、２≦Ｌ≦ｎを満たす自然数）のセグメントに分割されたセレクタ回路を含む列選択回路をさらに備え、
前記電圧生成回路は、前記ｎ個のセレクタ回路に供給される駆動電圧を生成し、前記Ｌ個のセグメントに分配して供給し、
本メモリ駆動装置はさらに、
前記電圧生成回路から各セグメントに対する駆動電圧の供給経路に設けられたＬ個のスイッチを備えることを特徴とする請求項１から３のいずれかに記載のメモリ駆動装置。
【請求項８】
前記列選択回路は、各セグメントが、１ワードのビット数の整数倍のセレクタ回路を含むようにセグメント化されることを特徴とする請求項７に記載のメモリ駆動装置。
【請求項９】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載のメモリ駆動装置。
【請求項１０】
ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、
前記メモリアレイを駆動する請求項１から３のいずれかに記載のメモリ駆動装置と、
を備えることを特徴とするメモリ装置。
【請求項１１】
前記メモリアレイはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）であることを特徴とする請求項１０に記載のメモリ装置。
【請求項１２】
電池と、
請求項１０に記載のメモリ装置と、
を備え、
前記メモリ装置の前記電圧生成回路は、前記電池の電圧を昇圧して前記駆動電圧を生成することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関する。
【背景技術】
【０００２】
近年の半導体集積回路において、データを記憶するためのメモリとして、ＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）などが利用される。ＥＥＰＲＯＭは、メモリにデータを書き込み、あるいはメモリからデータを読み出したり消去する際に、高い駆動電圧が必要とされる。たとえば特許文献１には、関連する技術が記載される。
【０００３】
【特許文献１】特開平５−２２５７９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリアレイは、マトリクス状に配置されたメモリセルを含んでおり、マトリクスの行ごとにワードラインが、列ごとにビットラインが設けられる。さらに、アクセス対象となるメモリセルのアドレスに応じて、適切なワードライン、ビットラインを選択するために、行選択回路、列選択回路が設けられる。
【０００５】
行選択回路は、複数のワードラインドライバを含んで構成される。従来のメモリ装置では、高い駆動電圧がすべてのワードラインドライバに供給されるため、ワードラインの本数に比例してリーク電流が大きくなるという問題があった。
【０００６】
さらに、駆動電圧を生成する電圧生成回路は、リーク電流よりも大きな電流容量が要求されるため、メモリの容量が増大にともない、電圧生成回路の規模が大きくなるという問題があった。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、回路規模を縮小したメモリ駆動装置の提供にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイを駆動するメモリ駆動装置に関する。この駆動装置は、行ごとに設けられたワードラインを駆動するｍ個のワードラインドライバであって、Ｋ個（Ｋは、２≦Ｋ≦ｍを満たす自然数）のセグメントに分割されたワードラインドライバを含む行選択回路と、ｍ個のワードラインドライバに供給される駆動電圧を生成し、Ｋ個のセグメントに分配して供給する電圧生成回路と、Ｋ個のセグメントごとに設けられ、電圧生成回路から各セグメントへの駆動電圧の供給経路に設けられたＫ個のスイッチと、Ｋ個のスイッチのオンオフを制御する制御部と、を備える。
【０００９】
この態様によると、アクセス対象のメモリセルに接続されるワードラインを駆動するワードラインドライバを含むセグメントに接続されるスイッチをオンし、残りのスイッチをオフすることにより、駆動対象とならないワードラインドライバに流れるリーク電流を遮断できるため、回路の消費電力を低減することができる。また、リーク電流の低減にともない、電圧生成回路の回路規模を縮小することができる。
【００１０】
連続して隣接するワードラインドライバを、同一のセグメントとしてもよい。この場合、スイッチおよび駆動電圧用の配線を効率的にレイアウトすることができる。
【００１１】
自然数Ｋは、２のべき乗であってもよい。
ワードラインの本数は２のべき乗であるのが一般的であるため、Ｋを２のべき乗とすることにより、各セグメントに含まれるワードラインドライバの個数を均一に設定することができ、回路のレイアウトを簡易化できる。
【００１２】
制御部は、アクセス先の行アドレスの上位ビットにもとづき、オンすべきスイッチを選択してもよい。
この場合、スイッチのオン、オフの切り替えを容易に実行できる。
【００１３】
電圧生成回路は、チャージポンプ回路であってもよい。
リーク電流の低減にともない、電圧生成回路の電流容量を低く設計できるため、フライングキャパシタや出力キャパシタの容量と小さくでき、回路を小型化することができる。
【００１４】
スイッチは、ＰチャンネルＭＯＳＦＥＴを含んでもよい。
【００１５】
ある態様のメモリ駆動装置は、メモリセルの列ごとに設けられたビットラインのいずれかを選択するｎ個のセレクタ回路であって、Ｌ個（Ｌは、２≦Ｌ≦ｎを満たす自然数）のセグメントに分割されたセレクタ回路を含む列選択回路をさらに備えてもよい。電圧生成回路は、ｎ個のセレクタ回路に供給される駆動電圧を生成し、Ｌ個のセグメントに分配して供給してもよい。本メモリ駆動装置はさらに、電圧生成回路から各セグメントに対する駆動電圧の供給経路に設けられたＬ個のスイッチを備えてもよい。
【００１６】
列選択回路は、各セグメントが、１ワードのビット数の整数倍のセレクタ回路を含むようにセグメント化されてもよい。つまり、ｎ／Ｌは、１ワードのビット数の整数倍であってもよい。この場合、最小アクセス単位である１ワードごと、もしくはその整数倍ごとに、駆動電圧の供給を制御できる。
【００１７】
メモリ駆動装置は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、その面積を削減することができる。
【００１８】
本発明の別の態様は、メモリ装置である。このメモリ装置は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、メモリアレイを駆動する上述のメモリ駆動装置と、を備える。
【００１９】
メモリアレイはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）であってもよい。
【００２０】
本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、上述のメモリ装置と、を備える。メモリ装置の電圧生成回路は、電池の電圧を昇圧して駆動電圧を生成する。
【００２１】
この態様によると、電圧生成回路のサイズを縮小できるため、電気機器を小型化できるとともに、リーク電流を低減できるため電池の使用時間を延ばすことができ、電子機器の付加価値を高めることができる。
【００２２】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２３】
本発明によれば、回路規模を縮小できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２５】
図１は、本発明の実施の形態に係るメモリ装置１２０を搭載した電子機器２００の構成の一部を示すブロック図である。電子機器２００は、たとえば携帯電話端末、ＰＤＡ（Personal Digital Assistant）、オーディオプレイヤなどの電池駆動型のデバイスである。電子機器２００は、メモリ装置１２０、電池１３０、および図示しない回路ブロックを搭載する。
【００２６】
メモリ装置１２０は、たとえばＥＥＰＲＯＭであり、電池１３０が生成する電池電圧Ｖｂａｔを受け、これを電源として動作する。メモリ装置１２０は、メモリ駆動装置１００、メモリアレイ１１０を含む。
【００２７】
メモリアレイ１１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含む。メモリアレイ１１０には、マトリクスの行ごとに設けられたワードラインＷＬ１〜ＷＬｍと、列ごとに設けられたビットラインＢＬ１〜ＢＬｎを含む。
【００２８】
メモリ駆動装置１００は、行選択回路１０、行デコーダ１２、列選択回路２０、列デコーダ２２、高電圧生成回路３０、Ｋ個の行スイッチＳＷｒ１〜ＳＷｒＫ、Ｌ個の列スイッチＳＷｃ１〜ＳＷｃＬ、行スイッチ制御部４０、列スイッチ制御部４２、を備える。好ましくは、メモリ駆動装置１００はひとつの半導体基板上に一体集積化される。さらに、メモリアレイ１１０が同一の半導体基板上に集積化されるのが好ましい。
【００２９】
高電圧生成回路３０は、たとえばチャージポンプ回路であって、電池電圧Ｖｂａｔを昇圧し、たとえば１５Ｖ〜２０Ｖ程度の駆動電圧Ｖｃ、Ｖｒを生成する。駆動電圧Ｖｃは、行選択回路１０に供給され、駆動電圧Ｖｒは列選択回路２０に供給される。
【００３０】
行選択回路１０は、ｍ本のワードラインごとに設けられたｍ個のワードラインドライバ（不図示）を含む。後に詳述するが、各ワードラインドライバは、インバータを含み、それぞれの電源として駆動電圧Ｖｒが供給される。
【００３１】
行デコーダ１２は、アクセス対象のアドレスデータを受け、これをデコードして、行アドレスデータＲＤを生成し、行選択回路１０に出力する。その結果、行選択回路１０において、行アドレスデータＤＲにより指定されたワードラインドライバが選択され、必要なワードライン電圧を選択されたワードラインＷＬに対して出力する。
【００３２】
列選択回路２０は、メモリアレイ１１０の列ごとに設けられたビットラインＢＬを選択するｎ個のセレクタ回路（不図示）を含む。
列デコーダ２２は、アクセス対象のアドレスデータを受け、これをデコードして、列アドレスデータＣＤを生成し、列選択回路２０に出力する。その結果、列選択回路２０において、列アドレスデータＣＤにより指定されたセレクタ回路が選択され、必要なビットライン電圧を選択されたビットラインＢＬに対して出力する。
【００３３】
本実施の形態において、行選択回路１０に含まれるｍ個のワードラインドライバは、Ｋ個（Ｋは、２≦Ｋ≦ｍを満たす自然数）のセグメントＳＥＧｒ１〜ＳＥＧｒＫ（以下、必要に応じてＳＥＧｒと総称する）に分割されている。
高電圧生成回路３０は生成した駆動電圧Ｖｃを、Ｋ個のセグメントに分配して供給する。行スイッチＳＷｒ１〜ＳＷｒＫ（以下、必要に応じてＳＷｒと総称する）は、Ｋ個のセグメントＳＥＧｒ１〜ＳＥＧｒＫごとに設けられ、高電圧生成回路３０から各セグメントＳＥＧｒ１〜ＳＥＧｒＫへの駆動電圧Ｖｒの供給経路に設けられる。
【００３４】
行スイッチ制御部４０は、行スイッチＳＷｒ１〜ＳＷｒＫのオン、オフを制御する。行スイッチ制御部４０は、行デコーダ１２から行アドレスデータＲＤを受け、アクセス対象となるメモリセルに接続されるワードラインＷＬを駆動するワードラインドライバを含むセグメントＳＥＧｒを特定する。行スイッチ制御部４０は、特定されたセグメントＳＥＧｒへの駆動電圧Ｖｒの供給経路上の行スイッチＳＷｒをオンし、その他の行スイッチＳＥＧｒをオフする。
【００３５】
本実施の形態において、ワードラインＷＬの本数ｍは、２のべき乗（２ｘ）である。たとえば、ｍ＝２１０＝１０２４である。これに対して、Ｋも２のべき乗に設定する。たとえば、Ｋ＝２６＝６４とする。このとき、行選択回路１０のセグメント化は、隣接するｍ／Ｋ個のワードラインドライバが同一のセグメントＳＥＧｃに属するように行うことが好ましい。
【００３６】
行選択回路１０のセグメント化をこのように行うことにより、行スイッチ制御部４０は、行アドレスデータＲＤの上位ビット（上記例では上位６ビット）を参照することにより、アクセス対象のワードラインＷＬがどのセグメントに属するかを特定することができ、回路を簡素化することができる。
【００３７】
同様に、列選択回路２０に含まれるｎ個のセレクタ回路は、Ｌ個（Ｌは、２≦Ｌ≦ｎを満たす自然数）のセグメントＳＥＧｃ１〜ＳＥＧｃＬ（以下、必要に応じてＳＥＧｃと総称する）に分割されている。列選択回路２０は、各セグメントＳＥＧｃが、１ワードのビット数の整数倍のセレクタ回路を含むようにセグメント化するのが好ましい。一般に、メモリアクセスはワード単位に行われる。したがって、１ワードを単位としてセグメント化することにより、メモリアクセスが発生するセグメントに対して、好適に駆動電圧Ｖｃを供給することができる。
【００３８】
高電圧生成回路３０は、生成した駆動電圧Ｖｒを、Ｌ個のセグメントＳＥＧｒに分配して供給する。列スイッチＳＷｃ１〜ＳＷｃＬ（以下、必要に応じてＳＷｃと総称する）は、Ｌ個のセグメントＳＥＧｃ１〜ＳＥＧｃＬごとに設けられ、高電圧生成回路３０から各セグメントＳＥＧｃ１〜ＳＥＧｃＬへの駆動電圧Ｖｃの供給経路に設けられる。
【００３９】
列スイッチ制御部４２は、列スイッチＳＷｃ１〜ＳＷｃＬのオン、オフを制御する。列スイッチ制御部４２は、列デコーダ２２から列アドレスデータＣＤを受け、アクセス対象となるメモリセルに接続されるビットラインＢＬに接続されるセレクタ回路を含むセグメントＳＥＧｃを特定する。列スイッチ制御部４２は、特定されたセグメントＳＥＧｃへの駆動電圧Ｖｃの供給経路上の行スイッチＳＷｃをオンし、その他の行スイッチＳＥＧｃをオフする。
【００４０】
列選択回路２０は、各セグメントＳＥＧｃが、１ワードのビット数の整数倍の個数の連続して隣接するセレクタ回路を含むようにセグメント化するのが好ましい。たとえば、１ワードが８ビットの場合、各セグメントＳＥＧｃには８個（またはその整数倍）のセレクタ回路が含まれる。１ワードが１６ビットの場合、各セグメントＳＥＧｃには１６個（またはその整数倍）のセレクタ回路が含まれる。
【００４１】
列選択回路２０をワード単位でセグメント化することにより、メモリアクセスに必要なセレクタ回路を単位として駆動電圧Ｖｃを供給することができる。
【００４２】
図２は、図１の行選択回路１０の構成例を示す回路図である。各セグメントＳＥＧｒ１〜ＳＥＧｒＫは、ｐ＝ｍ／Ｋ（＝１０２４／６４＝１６）個のワードラインドライバＷＬＤを含む。ｉ番目のセグメントＳＥＧｒｉに含まれるワードラインドライバは、同一の行スイッチＳＷｒｉを介して、駆動電圧Ｖｒの供給を受ける。
【００４３】
図２のワードラインドライバＷＬＤ１は、第１トランジスタＭ１〜第４トランジスタＭ４を含む。第１トランジスタＭ１、第３トランジスタＭ３、第４トランジスタＭ４は、ＰチャンネルＭＯＳＦＥＴであり、第２トランジスタＭ２はＮチャンネルＭＯＳＦＥＴである。
【００４４】
第１トランジスタＭ１、第２トランジスタＭ２は、それぞれのドレインおよびゲートが共通に接続され、インバータを構成する。第１トランジスタＭ１のソースには、スイッチＳＷｒを介して駆動電圧Ｖｒが印加され、第２トランジスタＭ２のソースは接地される。第１トランジスタＭ１、第２トランジスタＭ２で構成されるインバータの入力には、行デコーダ１２からの行アドレスデータＲＤが入力される。
第３トランジスタＭ３は、第１トランジスタＭ１のソースとゲートの間に設けられ、そのゲートは、ワードラインＷＬと接続される。第４トランジスタＭ４は、第３トランジスタＭ３と並列に、第１トランジスタＭ１のゲートソース間に設けられる。第４トランジスタＭ４のゲートには、図示しないロジック回路から出力されるディスチャージ信号ＤＩＳが入力される。ディスチャージ信号ＤＩＳは、すべてのワードラインドライバＷＬＤに共通に入力される。
【００４５】
行選択回路１０の動作について説明する。
書き込みを実行する直前のタイミングにおいて、ディスチャージ信号ＤＩＳにローレベルが入力され、第４トランジスタＭ４がオンする。第４トランジスタＭ４がオンすると、第１トランジスタＭ１、第２トランジスタＭ２を含むインバータの入力がハイレベル（Ｖｒ）となり、第２トランジスタＭ２がオンして、ワードラインＷＬのレベルがローレベルとなる。ディスチャージ信号ＤＩＳは、すべてのワードラインドライバＷＬＤに共通に入力されるため、すべてのワードラインＷＬが放電される。
【００４６】
各ワードラインドライバＷＬには、行アドレスデータＲＤが入力されており、そのレベルに応じて、ワードラインＷＬに駆動電圧Ｖｒまたは接地電圧（０Ｖ）のいずれかを出力し、特定のワードラインを選択する。具体的には、選択すべきワードラインドライバＷＬＤに対する行アドレスデータがローレベルとなると、第１トランジスタＭ１がオン、第２トランジスタＭ２がオフとなり、接続されるワードラインのレベルがハイレベル（Ｖｒ）となり、選択された状態となる。その他の選択されないワードラインドライバＷＬＤに対する行アドレスデータＲＤはハイインピーダンスに設定され、そのレベルは接地電圧（０Ｖ）が維持される。
【００４７】
なお、図２のワードラインドライバＷＬＤの構成は、理解の容易のために例示したものであり、その回路構成が限定されるものではない。
【００４８】
図２において、行スイッチＳＷｒは、ＰチャンネルＭＯＳＦＥＴを含んで構成される。ＰチャンネルＭＯＳＦＥＴのゲートには、行スイッチ制御部４０からの制御信号が入力されており、制御信号がローレベルのときスイッチはオン状態、ハイレベルのときスイッチはオフ状態となる。ワードラインドライバＷＬＤに対する駆動電圧Ｖｒの供給は、セグメント単位で行われる。
【００４９】
本実施の形態に係るメモリ駆動装置１００では、図２に示す行選択回路１０と同様に、列デコーダ２２についてもセグメント化され、駆動電圧Ｖｃがセグメント単位で供給可能に構成される。
【００５０】
従来のメモリ駆動装置では、行選択回路１０はセグメント化されておらず、またセグメントごとの行スイッチＳＷｒが設けられていなかった。かかる従来の構成においては、すべてのワードラインドライバＷＬＤに駆動電圧Ｖｒが定常的に印加されるため、ワードラインの本数分のインバータにリーク電流が流れてしまう。
【００５１】
これに対して、本実施の形態に係るメモリ駆動装置１００によれば、駆動電圧Ｖｒは、行スイッチＳＷｒがオン状態となっているセグメントに属するワードラインドライバＷＬＤに対して供給され、行スイッチＳＷｒがオフ状態となるセグメントには供給されない。そこで、アクセス対象でないセグメントの行スイッチＳＷｒをオフすることにより、不要な回路におけるリーク電流の経路のインピーダンスを高めることができ、その結果リーク電流を低減することができる。
【００５２】
さらに、リーク電流が減少することにより、高電圧生成回路３０の電流容量（駆動能力）を下げることができ、回路を小型化することができる。従来の構成において、行選択回路１０、列選択回路２０でのリーク電流が８μＡであったとし、行選択回路１０のリーク電流が１μＡであったとする。
これに対して、本実施の形態では、行選択回路１０におけるリーク電流は、１／Ｋ＝１／１６に低減されるから、行選択回路１０、列選択回路２０全体のリーク電流は、７μＡ程度まで低減される。
【００５３】
高電圧生成回路３０がチャージポンプ回路の場合、フライングキャパシタや出力キャパシタの面積は、７／８倍に縮小することができる。たとえば、従来の回路において３．２ｐＦ×４０個で構成されていたとすると、本実施の形態では３．２ｐＦ×３２個程度にまで低減される。３．２ｐＦの容量が６０μｍ×６０μｍであると仮定すれば、６０×６０×８μｍ２の面積が削減可能となる。当然ながら、面積削減の効果は、半導体製造プロセスにも依存する。
【００５４】
さらに、列選択回路２０においてもセグメント化によってリーク電流を低減できるため、回路面積をさらに小さくすることができる。
【００５５】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【００５６】
実施の形態では、行選択回路１０と列選択回路２０の両方をセグメント化して行スイッチＳＷｒもしくは列選択回路２０を設ける構成としたが、本発明はこれに限定されるものではなく、少なくとも一方について、セグメント化してスイッチを設けてもよい。この場合であっても、リーク電流の低減ならびに回路面積の削減が達成される。
【００５７】
実施の形態では、行スイッチＳＷｒをセグメントＳＥＧｒごとに設ける場合について説明したが、各セグメントＳＥＧｒに含まれるワードラインドライバＷＬＤの個数は任意である。さらにいえば、ワードラインドライバＷＬＤごとに行スイッチＳＷｒを設けてもよい。また、列選択回路２０についても同様である。
【００５８】
また、実施の形態では、隣接するｐ（＝ｍ／Ｋ）個のワードラインドライバを同一のセグメントに分類したが、本発明はこれに限定されるものではなく、Ｋ個ごとのワードラインドライバを同一のセグメントに分類してもよいし、その他のパターンで分類してもよい。
【００５９】
実施の形態では、高電圧生成回路３０が１０Ｖ以上の駆動電圧Ｖｒを生成する場合について説明したが、本発明は、５Ｖ程度の駆動電圧Ｖｒで動作するＥＥＰＲＯＭ、その他フラッシュメモリにも適用可能である。
【００６０】
実施の形態では、ビットラインごとにセンスアンプを設ける場合について説明したが、複数のビットラインごとにセンスアンプを設けてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態に係るメモリ装置を搭載した電子機器の構成の一部を示すブロック図である。
【図２】図１の行選択回路の構成例を示す回路図である。
【符号の説明】
【００６２】
ＷＬＤ  ワードラインドライバ、  ＳＥＧｒ  セグメント、  ＳＥＧｃ  セグメント、  ＷＬ  ワードライン、  ＢＬ  ビットライン、  １０  行選択回路、  １２  行デコーダ、  ２０  列選択回路、  ２２  列デコーダ、  ３０  高電圧生成回路、  ４０  行スイッチ制御部、  ４２  列スイッチ制御部、  １００  メモリ駆動装置、  １１０  メモリアレイ、  １２０  メモリ装置、  １３０  電池、  ２００  電子機器、  Ｍ１  第１トランジスタ、  Ｍ２  第２トランジスタ、  Ｍ３  第３トランジスタ、  Ｍ４  第４トランジスタ。
【図１】
2008165930.tif 000003
【図２】
2008165930.tif 000004