(57)【要約】【課題】通常の入力信号の伝達に影響を与えることなく静電気保護を行う。【解決手段】入力端子Ｉｎと、接地端子ＧＮＤと、これら端子間にゲートおよびソースを接続するＮｃｈトランジスタＮ１と、これら端子間を接続する静電気保護素子１０ａと、ＮｃｈトランジスタＮ１のドレインとゲート間を接続する静電気保護素子２０と、を備える。ここで、入力端子Ｉｎに静電気放電による電圧ＶＥＳＤが印加された場合、静電気保護素子１０ａによって吸収できない放電電流Ｉｄが静電気保護素子２０およびオンとなったＮｃｈトランジスタＮ１のドレイン・ソース間の寄生抵抗（Ｒｅｘ２、Ｒｃｈ、Ｒｅｘ１）を介して接地端子ＧＮＤに流れる。寄生抵抗Ｒｅｘ１に放電電流Ｉｄが流れることで、ＮｃｈトランジスタのＢ点の電位が上昇し、ゲート絶縁膜間電圧Ｖｓｔｒｅｓｓの最大値が電圧ＶＥＳＤに比べて減少する。【選択図】図１
2008288251.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子と、
第２の端子と、
前記第１および第２の端子間にゲートおよびソースを接続するＭＯＳトランジスタと、
前記第１および第２の端子間を接続する第１の静電気保護素子と、
前記ＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子と、
を備えることを特徴とする静電気保護回路。
【請求項２】
前記第１の端子に静電気が印加されることで前記第２の静電気保護素子に流れる電流と、前記ＭＯＳトランジスタにおけるソースに係る寄生抵抗とによって、前記ＭＯＳトランジスタのゲート絶縁膜間電圧の最大値を所望の値以下に制限するように構成することを特徴とする請求項１記載の静電気保護回路。
【請求項３】
前記第１の端子は、入力端子であって、
前記第２の端子は、電源端子または接地端子であって、
前記入力端子を入力とする入力回路を備え、
前記ＭＯＳトランジスタは、前記入力回路に含まれることを特徴とする請求項１または２に記載の静電気保護回路。
【請求項４】
前記入力回路は、入力用の差動増幅回路を含み、
前記ＭＯＳトランジスタは、前記差動増幅回路における差動対の一方のトランジスタであることを特徴とする請求項３記載の静電気保護回路。
【請求項５】
前記入力回路は、入力用の差動増幅回路を含み、
前記ＭＯＳトランジスタは、前記差動増幅回路における差動対のソースに接続される電流源用のトランジスタであることを特徴とする請求項３記載の静電気保護回路。
【請求項６】
前記ＭＯＳトランジスタのゲートと前記第１の端子間に、前記第２の静電気保護素子に流れる電流と同じ電流が流れる回路を含むことを特徴とする請求項２記載の静電気保護回路。
【請求項７】
請求項１乃至６のいずれか一に記載の静電気保護回路を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電気保護回路に係り、特に外部端子から流入する静電気放電（ＥＳＤ：electrostatic discharge）に対する保護回路に係る。
【背景技術】
【０００２】
ＭＯＳトランジスタなどで構成される半導体集積回路装置（ＩＣ）は、静電気放電によって半導体集積回路装置の外部端子（入出力パッド）に印加されるサージ電圧及びサージ電流に対するＥＳＤ耐性が要求される。このため、一般に静電気保護回路が外部端子に接続されている。このような静電気保護回路の一つに、ゲートを接地したＮＭＯＳトランジスタによる保護素子が使われる。
【０００３】
ところで、近年、半導体集積回路装置の微細化が進み、内部トランジスタの静電気放電への耐性がより重要となってきている。図１０は、トランジスタの微細化に伴うゲート酸化膜の破壊電圧（ＶＢＤ）および保護素子のクランプ電圧（Ｖｃｌａｍｐ）の変化を示す図である。図１０において、トランジスタが微細化するにつれて、ゲート酸化膜は薄膜化していき、ＶＢＤは、ゲート酸化膜厚にほぼ比例して急速に減少している。これに対し、ゲートを接地したＮＭＯＳタイプの保護素子におけるＶｃｌａｍｐは、ほとんど下がらず、ＥＳＤ耐性を表すデザインウィンドウ（ＶＢＤ−Ｖｃｌａｍｐ）が小さくなってきている。
【０００４】
このデザインウィンドウを拡張するために、被保護素子にさらに補助的な保護回路（第２の保護素子）を設ける技術が知られている。第２の保護素子によって、メインの保護素子（第１の保護素子）の静電気放電時に発生する電圧が、そのまま被保護素子にかからず、緩和される。すなわち、デザインウィンドウを拡張することができる。ここで、第１の保護素子は、静電気放電による大電流を流しきる能力を有するものである。また、第２の保護素子は、第１の保護素子が大電流を放電している場合に生じる電圧に対して、被保護素子における最もクリティカルな箇所に生じる電圧を緩和するものである。
【０００５】
このような静電気保護回路の例が非特許文献１に記載されている（図１１参照）。図１１において、入力端子Ｉｎと接地端子ＧＮＤとの間に静電気保護素子１００ａが備えられ、入力端子Ｉｎと電源端子ＶＤＤとの間に静電気保護素子１００ｂが備えられる。また、抵抗素子Ｒ１０１が入力端子ＩｎとＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１のゲートとの間に備えられる。さらに、この２つのゲートと接地端子ＧＮＤとの間に保護素子１０１、例えば２つのゲートにドレインを接続し、接地端子ＧＮＤにゲートおよびソースを接続するＮｃｈトランジスタＮ１０２が備えられる。ＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１は、入力段ドライバ（インバータ回路）を構成し、入力端子Ｉｎに供給される信号を内部回路に伝達する。
【０００６】
以上のような構成の静電気保護回路において、静電気保護素子１００ａ、１００ｂが第１の保護素子（メインの保護素子）として機能し、抵抗素子Ｒ１０１および保護素子１０１が第２の保護素子として機能する。また、入力段ドライバが被保護素子に該当する。すなわち、入力端子Ｉｎに静電気放電による電圧ＶＥＳＤが印加された場合、静電気保護素子１００ａによって吸収できない放電電流Ｉｄが抵抗素子Ｒ１０１および保護素子１０１（ブレークダウンしたＮｃｈトランジスタＮ１０２）を介して接地端子ＧＮＤに流れる。この時、ＮｃｈトランジスタＮ１０１のソース・ゲート間の電圧Ｖｓｔｒｅｓｓは、ＮｃｈトランジスタＮ１０２のブレークダウン電圧で制限され、ＮｃｈトランジスタＮ１０１が静電気放電による損傷を受けることを防止する。
【０００７】
また、他の静電気保護回路の例が特許文献１に記載されている（図１２参照）。図１２において、入力端子ＩＮと接地端子ＶＳＳとの間に静電気保護素子２０６が備えられ、入力端子ＩＮと電源端子ＶＤＤとの間に静電気保護素子２０８が備えられる。また、静電気保護素子２２６が、入力端子ＩＮすなわちＮｃｈトランジスタ２０４およびＰｃｈトランジスタ２０２のゲートとＮｃｈトランジスタ２０４のソースとの間に備えられ、静電気保護素子２２８が、入力端子ＩＮとＰｃｈトランジスタ２０２のソースとの間に備えられる。さらに、Ｎｃｈトランジスタ２０４のソースと接地端子ＶＳＳとの間に抵抗素子などのインピーダンス回路２２４が備えられ、Ｐｃｈトランジスタ２０２のソースと電源端子ＶＤＤとの間に抵抗素子などのインピーダンス回路２２２が備えられる。Ｎｃｈトランジスタ２０４およびＰｃｈトランジスタ２０２は、入力段ドライバ（インバータ回路）を構成し、入力端子ＩＮに供給される信号を出力ＯＵＴＰＵＴに伝達する。
【０００８】
以上のような構成の静電気保護回路において、静電気保護素子２０６、２０８が第１の保護素子（メインの保護素子）として機能し、静電気保護素子２２６とインピーダンス回路２２４、および静電気保護素子２２８とインピーダンス回路２２２が第２の保護素子として機能する。また、入力段ドライバが被保護素子に該当する。すなわち、入力端子ＩＮに静電気放電による電圧Ｖｅｓｄが印加された場合、静電気保護素子２０６によって吸収できない放電電流は、静電気保護素子２２６とインピーダンス回路２２４を介して接地端子ＶＳＳに流れる。この時、Ｎｃｈトランジスタ２０４のソース・ゲート間の電圧は、静電気保護素子２２６のブレークダウン電圧Ｖａｓｐで制限され、Ｎｃｈトランジスタ２０４が静電気放電による損傷を受けることを防止する。なお、Ｐｃｈトランジスタ２０２に関しても、同様に静電気保護が働くように機能するのでその説明を省く。
【０００９】
【非特許文献１】ＡＪＩＴＨ  ＡＭＥＲＡＳＥＫＥＲＡ，”ＥＳＤ  ｉｎ  Ｓｉｌｉｃｏｎ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ”，Ｓｅｃｏｎｄ  Ｅｄｉｔｉｏｎ，ＷＩＬＥＹ，２００２、ｐ．１１７−１１８
【特許文献１】米国特許出願公開第２００５／０２３１８６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の静電気保護回路によれば、入力端子に静電気放電による電圧が印加された場合、第１の保護素子によって吸収できない放電電流は、第２の保護素子とインピーダンス回路（例えば非特許文献１では抵抗素子Ｒ１０１が相当し、特許文献１でインピーダンス回路２２４が相当する）とを介して接地（あるいは電源）に流れる。したがって、入力段ドライバのＮｃｈトランジスタ（Ｐｃｈトランジスタ）におけるソース・ゲート間の電圧が制限され、Ｎｃｈトランジスタ（Ｐｃｈトランジスタ）の破壊を防止することができる。このような静電気保護回路において、入力端子から入力される通常の信号に対し、第２の保護素子自体は、ハイインピーダンスに保たれるので、入力信号に影響を与えることはない。
【００１１】
しかしながら、上記のインピーダンス回路は、入力端子から入力される通常の信号に対し悪影響を与えてしまう虞がある。例えば、図１１において、抵抗素子Ｒ１０１とＮｃｈトランジスタＮ１０１およびＰｃｈトランジスタＰ１０１のゲートにおける寄生容量とによって低域通過フィルタが形成され、信号の高域成分が遮断されてしまうことになる。また、図１２において、インピーダンス回路２２４（２２２）によって、出力信号のダイナミックレンジが狭められてしまう。さらに、インピーダンス回路２２４（２２２）とＮｃｈトランジスタ２０４（Ｐｃｈトランジスタ２０２）のドレインにおける寄生容量とによって低域通過フィルタが形成され、出力信号の高域成分が遮断されてしまう可能性もある。
【課題を解決するための手段】
【００１２】
本発明の１つのアスペクトに係る静電気保護回路は、第１の端子と、第２の端子と、第１および第２の端子間にゲートおよびソースを接続するＭＯＳトランジスタと、第１および第２の端子間を接続する第１の静電気保護素子と、ＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子と、を備える。
【発明の効果】
【００１３】
本発明によれば、静電気の印加に伴って生じるＭＯＳトランジスタのゲート絶縁膜間電圧の最大値が所望の値以下に制限され、静電気放電によるＭＯＳトランジスタの損傷を防止する。この場合、静電気保護素子は、通常の入力信号に対してハイインピーダンスを保つので、通常の入力信号の伝達に影響を与えることがなく静電気保護を行うことができる。
【発明を実施するための最良の形態】
【００１４】
本発明の実施形態に係る静電気保護回路は、第１の端子（図１のＩｎ）と、第２の端子（図１のＧＮＤ）と、第１の端子および第２の端子間にゲートおよびソースを接続するＭＯＳトランジスタ（図１のＮ１）と、第１および第２の端子間を接続する第１の静電気保護素子（図１の１０ａ）と、ＭＯＳトランジスタのドレインとゲート間を接続する第２の静電気保護素子（図１の２０）と、を備える。
【００１５】
なお、第１の端子および第２の端子間にゲートおよびソースを接続するＭＯＳトランジスタを備えるにあたり、通常の入力信号の伝達および静電気の印加に伴う放電電流の流出に対して低インピーダンスを呈する回路、例えば容量素子や導通状態のＭＯＳトランジスタなどを接続経路中に挿入することも許されるものとする。また、第２の静電気保護素子をＭＯＳトランジスタのドレインとゲート間を接続するにあたり、通常の入力信号の伝達および静電気の印加に伴う放電電流の流出に対して低インピーダンスを呈する回路、例えば容量素子や導通状態のＭＯＳトランジスタなどを介して接続することも許されるものとする。
【００１６】
ここで、第１の端子に静電気が印加されることで第２の静電気保護素子に流れる電流（図１のＩｄ）と、ＭＯＳトランジスタにおけるソースに係る寄生抵抗（図１のＲｅｘ１）とによって、ＭＯＳトランジスタのゲート絶縁膜間電圧（図１のＶｓｔｒｅｓｓ）の最大値を所望の値以下に制限するように構成することが好ましい。
【００１７】
第１の端子は、入力端子であって、第２の端子は、電源端子または接地端子であって、入力端子を入力とする入力回路を備え、ＭＯＳトランジスタは、入力回路に含まれることが好ましい。
【００１８】
入力回路は、入力用の差動増幅回路を含み、ＭＯＳトランジスタは、差動増幅回路における差動対の一方のトランジスタであってもよい。
【００１９】
入力回路は、入力用の差動増幅回路を含み、ＭＯＳトランジスタは、差動増幅回路における差動対のソースに接続される電流源用のトランジスタであってもよい。
【００２０】
ＭＯＳトランジスタのゲートと第１の端子間に、第２の静電気保護素子に流れる電流と同じ電流が流れる回路を含んでもよい。
【００２１】
このような構成の静電気保護回路によれば、第１の端子に静電気が印加されることで第２の静電気保護素子に流れる電流が、オンとなったＭＯＳトランジスタのドレイン・ソース間を流れる。したがって、静電気の印加に伴うＭＯＳトランジスタのゲート絶縁膜間電圧の最大値が所望の値以下に制限され、静電気放電によるＭＯＳトランジスタの損傷を防止することができる。そして、静電気保護素子は、通常の入力信号に対してハイインピーダンスを保ち、入力信号に影響を与えることがない。以下、実施例に即し、図面を参照して詳しく説明する。
【実施例１】
【００２２】
図１は、本発明の第１の実施例に係る静電気保護回路の構成を示すブロック図である。図１において、静電気保護回路は、電源端子ＶＤＤ、入力端子Ｉｎ、接地端子ＧＮＤ、静電気保護素子１０ａ、１０ｂ、２０、ＮｃｈトランジスタＮ１、ＰｃｈトランジスタＰ１を備える。静電気保護素子１０ａは、入力端子Ｉｎと接地端子ＧＮＤとの間に挿入され、静電気保護素子１０ｂは、入力端子Ｉｎと電源端子ＶＤＤとの間に挿入される。ＮｃｈトランジスタＮ１のゲートおよびＰｃｈトランジスタＰ１のゲートは、共通に入力端子Ｉｎに接続される。ＮｃｈトランジスタＮ１のソースは、接地端子ＧＮＤに接続される。また、ＰｃｈトランジスタＰ１のソースは、電源端子ＶＤＤに接続される。ＮｃｈトランジスタＮ１のドレインおよびＰｃｈトランジスタＰ１のドレインは、共通に図示されない内部の回路に接続される。このようにＮｃｈトランジスタＮ１およびＰｃｈトランジスタＰ１が入力回路を構成する。さらに、静電気保護素子２０は、ＮｃｈトランジスタＮ１のドレイン・ゲート間に接続される。
【００２３】
ここで、静電気保護素子２０の構成例を図２に示す。静電気保護素子２０は、２端子（Ｔ１−Ｔ２）間にかかる電圧（端子Ｔ１の電位＞端子Ｔ２の電位）が所定の電圧以下では、高いインピーダンスを保ち、所定の電圧を超えると低インピーダンスを呈するような回路である。例えば、図２（Ａ）に示すような複数（図では３個の例を示す）のダイオードを順方向に直列接続した回路であってもよい。また、図２（Ｂ）に示すようなダイオードを逆方向に接続してｐｎ接合におけるブレークダウンを利用するようにしてもよい。さらに、図２（Ｃ）に示すようなゲートとソースを共通接続しドレイン・ソース間のブレークダウンを利用するＮｃｈトランジスタで構成してもよい。また、図２（Ｄ）に示すようなＰＮＰトランジスタとＮＰＮトランジスタとを組み合わせたサイリスタ構成であってもよい。さらに、図２（Ｂ）、（Ｃ）にそれぞれ示す保護回路に逆流防止用のダイオードＤを直列に接続して、図２（Ｅ）、（Ｆ）に示すような回路としてもよい。図２（Ｅ）、（Ｆ）に示すような回路によれば、端子Ｔ２の電位が端子Ｔ１の電位に比べて充分大きくなった場合であっても、ダイオードＤによって高いインピーダンスを保つ。
【００２４】
以上のような構成の静電気保護回路において、静電気保護素子１０ａ、１０ｂが第１の保護素子（メインの保護素子）として機能し、静電気保護素子２０が第２の保護素子として機能する。また、ＮｃｈトランジスタＮ１が静電気保護素子１０ａ、１０ｂ、２０によって保護される被保護素子に相当する。
【００２５】
次に、ＮｃｈトランジスタＮ１における構造について説明する。図３は、一般的なＮｃｈトランジスタの構造を示す断面図である。Ｐ基板５０の上層に素子間分離酸化膜５２ａ、５２ｂに挟まれＮ＋拡散層５１ａ、５１ｂが形成される。Ｎ＋拡散層５１ａの表面には、シリサイド層５９ａが形成され、シリサイド層５９ａにコンタクトを介するソース電極５３ａが接続される。また、Ｎ＋拡散層５１ｂの表面には、シリサイド層５９ｂが形成され、シリサイド層５９ｂにコンタクトを介するドレイン電極５３ｂが接続される。また、Ｐ基板５０の上層において、Ｎ＋拡散層５１ａの一端からＮ＋拡散層５１ｂの存在する方向にＮ−拡散層５４ａが形成され、Ｎ＋拡散層５１ｂの一端からＮ＋拡散層５１ａの存在する方向にＮ−拡散層５４ｂが形成される。さらに、Ｎ−拡散層５４ａ、５４ｂの上部には側壁酸化膜５５が形成される。また、Ｎ−拡散層５４ａ、５４ｂに挟まれるＰ基板５０の上部には、下からゲート絶縁膜５６、多結晶シリコン５７、ゲート電極５８が順に形成され、これらは側壁酸化膜５５で囲まれる。
【００２６】
このような構造のＮｃｈトランジスタに関し、ドレイン・ソース間の抵抗は、（１）Ｎｃｈトランジスタのドレイン側の拡散層抵抗（Ｎ＋拡散層５１ｂに係る抵抗）Ｒｓｄ２、（２）ドレインのサイドウォール（側壁酸化膜５５）下のエクステンション領域（Ｎ−拡散層５４ｂ）の抵抗Ｒｅｘ２、（３）Ｎｃｈトランジスタのドレイン・ソース間のチャネル抵抗Ｒｃｈ、（４）ソースのサイドウォール（側壁酸化膜５５）下のエクステンション領域（Ｎ−拡散層５４ａ）の抵抗Ｒｅｘ１、および（５）Ｎｃｈトランジスタのソース側の拡散層抵抗（Ｎ＋拡散層５１ａに係る抵抗）Ｒｓｄ１の総和に相当する。
【００２７】
今、図１において、接地端子ＧＮＤに対して正となる静電気放電による電圧ＶＥＳＤが入力端子Ｉｎに印加されたとする。この場合、静電気保護素子１０ａによって吸収できない放電電流Ｉｄが静電気保護素子２０およびオンとなったＮｃｈトランジスタＮ１のドレイン・ソース間の抵抗（Ｒｓｄ２、Ｒｅｘ２、Ｒｃｈ、Ｒｅｘ１、Ｒｓｄ１）を介して接地端子ＧＮＤに流れる。ソースに係る寄生抵抗である抵抗Ｒｅｘ１、Ｒｓｄ１に放電電流Ｉｄが流れることで、抵抗Ｒｅｘ１、Ｒｓｄ１によってＮｃｈトランジスタのＢ点（図３のＮ−拡散層５４ａにおけるドレインに最も近い点）の電位が上昇する。Ｂ点の電位の上昇によってＮｃｈトランジスタＮ１のゲート絶縁膜間電圧Ｖｓｔｒｅｓｓの最大値が電圧ＶＥＳＤに比べて減少する。したがって、静電気放電によるＮｃｈトランジスタＮ１の損傷が防止される。
【００２８】
一般的なＭＯＳトランジスタにおいて、抵抗Ｒｅｘ１、Ｒｅｘ２は、抵抗Ｒｓｄ１、Ｒｓｄ２に比べてかなり大きな抵抗値である。したがって、Ｂ点の電位の上昇は、抵抗Ｒｅｘ１による所が大きい。ただし、ＦｉｎＦＥＴ（Fin Field Effect Transistor）と呼ばれるようなマルチゲートトランジスタでは、抵抗Ｒｓｄ１、Ｒｓｄ２の値が大きくなるので、Ｂ点の電位の上昇は、抵抗Ｒｓｄ１、Ｒｅｘ１の双方による。
【００２９】
また、通常のレベルの入力信号は、接地端子ＧＮＤおよび電源端子ＶＤＤの電位の間の信号である。このため、通常の動作において、静電気保護素子１０ａ、１０ｂ、２０は、ハイインピーダンスを呈し、入力端子Ｉｎからの信号入力において悪影響を与えることがない。一方、接地端子ＧＮＤに対して正となる静電気放電による電圧ＶＥＳＤが入力端子Ｉｎに印加されて正方向に増大した場合、静電気保護素子２０は、ローインピダンスとなって静電保護素子として機能する。
【００３０】
半導体装置は、以上のような静電気保護回路を備えることで、通常の入力信号に対して影響を与えることなく動作すると共に、静電気放電に対し十分な耐性を有する。
【実施例２】
【００３１】
図４は、本発明の第２の実施例に係る静電気保護回路の構成を示すブロック図である。図４において、図１と同一の符号は同一物を表し、その説明を省略する。図４の静電気保護回路は、静電気保護素子２０の替わりにＰｃｈトランジスタＰ１のドレイン・ゲート間に接続される静電気保護素子２０ａを備える。なお、静電気保護素子２０ａは、図１の静電気保護素子２０と同様の構成である。ただし、静電気保護素子２０とは、接続が逆向きとなっている。なお、図２（Ｅ）に示すような両方向に保護素子として機能する回路であれば、図４の回路構成は、図１と同じとなる。
【００３２】
以上のような構成の静電気保護回路において、静電気保護素子１０ａ、１０ｂが第１の保護素子（メインの保護素子）として機能し、静電気保護素子２０ａが第２の保護素子として機能する。また、ＰｃｈトランジスタＰ１が静電気保護素子１０ａ、１０ｂ、２０ａによって保護される被保護素子に相当する。すなわち、電源端子ＶＤＤに対して負となる静電気放電による電圧ＶＥＳＤが入力端子Ｉｎに印加された場合、静電気保護素子１０ｂによって吸収できない放電電流Ｉｄが静電気保護素子２０ａおよびオンとなっているＰｃｈトランジスタＰ１のドレイン・ソース間の抵抗（Ｒｅｘ１、Ｒｃｈ、Ｒｅｘ２）を介して電源端子ＶＤＤから入力端子Ｉｎに流れる。この時、抵抗Ｒｅｘ１に放電電流Ｉｄが流れることで、抵抗Ｒｅｘ１によってＰｃｈトランジスタＰ１のＢ点の電位が下降する。Ｂ点の電位の下降によってＰｃｈトランジスタＰ１のゲート絶縁膜間電圧Ｖｓｔｒｅｓｓの最大値が電圧ＶＥＳＤに比べて減少する。したがって、静電気放電によるＰｃｈトランジスタＰ１の損傷が防止される。なお、ここではＰｃｈトランジスタＰ１は、一般的なＭＯＳトランジスタであって、抵抗Ｒｅｘ１、Ｒｅｘ２は、抵抗Ｒｓｄ１、Ｒｓｄ２に比べてかなり大きな抵抗値であるとし、抵抗Ｒｓｄ１、Ｒｓｄ２を無視している。
【００３３】
また、静電気保護素子１０ａ、１０ｂ、２０ａは、通常のレベルの出力信号に対してハイインピーダンスを呈し、入力端子Ｉｎからの信号入力において悪影響を与えることがない。一方、電源端子ＶＤＤに対して負となる静電気放電による電圧ＶＥＳＤが入力端子Ｉｎに印加されて負方向に増大した場合、静電気保護素子２０は、ローインピダンスとなって静電保護素子として機能する。
【実施例３】
【００３４】
図５は、本発明の第３の実施例に係る静電気保護回路の構成を示すブロック図である。図５において、図１と同一の符号は同一物を表し、その説明を省略する。図５の静電気保護回路は、図１において、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のゲートおよび静電気保護素子２０の一端（Ｔ１）の接続点と、入力端子Ｉｎとの間に容量素子Ｃ１が備えられる。容量素子Ｃ１は、入力端子Ｉｎに対する静電気放電による電圧ＶＥＳＤの印加、および入力端子Ｉｎに入力される交流信号に対しては、低インピーダンス素子と見なして無視することができる。なお、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のゲートは、抵抗値の大きな抵抗素子Ｒｂを介してバイアス電圧Ｖｂｉａｓが供給されるものとする。したがって、図５の静電気保護回路は、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【実施例４】
【００３５】
図６は、本発明の第４の実施例に係る静電気保護回路の構成を示すブロック図である。図６において、図１と同一の符号は同一物を表し、その説明を省略する。図６の静電気保護回路は、図１において、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のゲートと、静電気保護素子２０の一端（Ｔ１）および入力端子Ｉｎとの間に容量素子Ｃ２が備えられる。静電気保護素子２０は、容量素子Ｃ２を介してＮｃｈトランジスタＮ１のドレインとゲート間を接続する。ここで、容量素子Ｃ２は、入力端子Ｉｎに対する静電気放電による電圧ＶＥＳＤの印加、および入力端子Ｉｎに入力される交流信号に対しては、低インピーダンス素子と見なして無視することができる。なお、ＮｃｈトランジスタＮ１とＰｃｈトランジスタＰ１のゲートは、抵抗値の大きな抵抗素子Ｒｂを介してバイアス電圧Ｖｂｉａｓが供給されるものとする。したがって、図６の静電気保護回路は、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１における静電気放電による損傷が防止される。
【実施例５】
【００３６】
図７は、本発明の第５の実施例に係る静電気保護回路の構成を示すブロック図である。図７において、図１と同一の符号は同一物を表し、その説明を省略する。図７の静電気保護回路は、被保護素子が差動増幅回路を構成するＮｃｈトランジスタＮ１１である。すなわち、ＮｃｈトランジスタＮ１１とＮｃｈトランジスタＮ１２とで差動対を構成し、ＮｃｈトランジスタＮ１１およびＮｃｈトランジスタＮ１２のソースは、電流源となるＮｃｈトランジスタＮ３のドレインに共通に接続される。ＮｃｈトランジスタＮ３は、ソースを接地端子ＧＮＤに接続し、ゲートを図示されない内部回路に接続する。また、ＮｃｈトランジスタＮ１１は、ゲートを入力端子Ｉｎに接続し、ドレインを抵抗素子Ｒ１を介して電源端子ＶＤＤに接続する。ＮｃｈトランジスタＮ１２は、ドレインを抵抗素子Ｒ２を介して電源端子ＶＤＤに接続する。なお、ＮｃｈトランジスタＮ１２のゲートは、図示されない内部回路に接続される。
【００３７】
以上のような構成の静電気保護回路は、入力端子Ｉｎに静電気放電による電圧ＶＥＳＤが印加され、ＮｃｈトランジスタＮ３が導通状態にあれば、静電気保護素子１０ａによって吸収できない放電電流Ｉｄが静電気保護素子２０、ＮｃｈトランジスタＮ１１、および導通状態のＮｃｈトランジスタＮ３を介して接地端子ＧＮＤに流れる。したがって、実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ１１における静電気放電による損傷が防止される。
【実施例６】
【００３８】
図８は、本発明の第６の実施例に係る静電気保護回路の構成を示すブロック図である。図８において、図７と同一の符号は同一物を表し、その説明を省略する。図８の静電気保護回路において、ＮｃｈトランジスタＮ４は、ソースが接地端子ＧＮＤに接続され、ドレインがダイオード接続されて抵抗素子Ｒ３を介して電源端子ＶＤＤに接続される。ＮｃｈトランジスタＮ３は、ゲートをＮｃｈトランジスタＮ４のドレインおよび静電気保護素子２０の一端（Ｔ１）に接続し、ドレインを静電気保護素子２０の他端（Ｔ２）に接続する。
【００３９】
以上のような構成の静電気保護回路において、入力端子Ｉｎに静電気放電による電圧ＶＥＳＤが印加され、放電電流Ｉｄが静電気保護素子１０ｂ、抵抗素子Ｒ３、静電気保護素子２０、ＮｃｈトランジスタＮ３を介して接地端子ＧＮＤに流れたとする。この場合においても実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ３における静電気放電による損傷が防止される。
【実施例７】
【００４０】
図９は、本発明の第７の実施例に係る静電気保護回路の構成を示すブロック図である。図９において、図８と同一の符号は同一物を表し、その説明を省略する。図９の静電気保護回路において、図８の静電気保護素子１０ｂを廃し、静電気保護素子１０ｃが電源端子ＶＤＤと接地端子ＧＮＤ間に挿入される。
【００４１】
以上のような構成の静電気保護回路において、電源端子ＶＤＤに静電気放電による電圧ＶＥＳＤが印加され、放電電流Ｉｄが抵抗素子Ｒ３、静電気保護素子２０、ＮｃｈトランジスタＮ３を介して接地端子ＧＮＤに流れたとする。この場合においても実施例１において説明したのと同様に動作してＮｃｈトランジスタＮ３における静電気放電による損傷が防止される。
【００４２】
以上、実施例６、７に示すように、静電気保護の対象となるＭＯＳトランジスタは、差動対のソースに接続される電流源用のトランジスタであってもよい。さらに、静電気保護の対象となるＭＯＳトランジスタは、差動対のソースに接続される電流源用のトランジスタに限定されず、ＭＯＳトランジスタのドレインとゲート間を接続する静電気保護素子を備え、ＭＯＳトランジスタのゲートと入力端子あるいは電源端子との間に、静電気保護素子に流れる電流と同じ電流が流れる回路を含んだ場合においても本発明を適用することができる。
【００４３】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施例に係る静電気保護回路の構成を示すブロック図である。
【図２】静電気保護素子の構成例を示す図である。
【図３】一般的なＮｃｈトランジスタの構造を示す断面図である。
【図４】本発明の第２の実施例に係る静電気保護回路の構成を示すブロック図である。
【図５】本発明の第３の実施例に係る静電気保護回路の構成を示すブロック図である。
【図６】本発明の第４の実施例に係る静電気保護回路の構成を示すブロック図である。
【図７】本発明の第５の実施例に係る静電気保護回路の構成を示すブロック図である。
【図８】本発明の第６の実施例に係る静電気保護回路の構成を示すブロック図である。
【図９】本発明の第７の実施例に係る静電気保護回路の構成を示すブロック図である。
【図１０】トランジスタの微細化に伴うゲート酸化膜の破壊電圧（ＶＢＤ）および保護素子のクランプ電圧（Ｖｃｌａｍｐ）の変化を示す図である。
【図１１】従来の静電気保護回路の第１の例を示す回路図である。
【図１２】従来の静電気保護回路の第２の例を示す回路図である。
【符号の説明】
【００４５】
１０ａ、１０ｂ、１０ｃ、２０、２０ａ  静電気保護素子
５０  Ｐ基板
５１ａ、５１ｂ  Ｎ＋拡散層
５２ａ、５２ｂ  素子間分離酸化膜
５３ａ  ソース電極
５３ｂ  ドレイン電極
５４ａ、５４ｂ  Ｎ−拡散層
５５  側壁酸化膜
５６  ゲート絶縁膜
５７  多結晶シリコン
５８  ゲート電極
５９ａ、５９ｂ  シリサイド層
Ｃ１、Ｃ２  容量素子
ＧＮＤ  接地端子
Ｉｎ  入力端子
Ｎ１、Ｎ２、Ｎ３、Ｎ１１、Ｎ１２、Ｎ４  Ｎｃｈトランジスタ
Ｐ１  Ｐｃｈトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒｂ  抵抗素子
ＶＤＤ  電源端子
Ｖｉａｓ  バイアス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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