(57)【要約】【課題】フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供する。【解決手段】半導体素子１０は、ｎ型Ｓｉからなる基板１上に形成したＳｉＯ２層４上に、電荷蓄積層５，６を順次積層したフローティングゲート構造からなる。電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃと、それを被覆する酸化層５２とからなる。電荷蓄積層６は、ｎ＋Ｓｉからなる量子ドット６１ａ〜６１ｃと、それを被覆する酸化層６２とからなる。そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。この分布状態は、電流ＩＳＤによって検出される。【選択図】図１
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【特許請求の範囲】
【請求項１】
フローティングゲート構造を有する半導体素子であって、
各々が量子ドットを含み、基板上に積層された複数の電荷蓄積層と、
前記複数の電荷蓄積層に電圧を印加するゲート電極とを備え、
前記複数の電荷蓄積層のうちの１つの電荷蓄積層に含まれる量子ドットは、キャリア濃度が他の電荷蓄積層に含まれる量子ドットよりも高く、
隣接する２つの電荷蓄積層に含まれる２つの量子ドットは、トンネル接合される、半導体素子。
【請求項２】
前記複数の電荷蓄積層は、
キャリア濃度が第１の濃度である第１の量子ドットを含む第１の電荷蓄積層と、
前記キャリア濃度が前記第１の濃度よりも低い第２の量子ドットを含む第２の電荷蓄積層と、
前記第１の量子ドットを前記第２の量子ドットとトンネル接合させるための絶縁層とを含み、
前記ゲート電極は、前記第１の量子ドットと容量結合するように前記第１の電荷蓄積層上に形成される、請求項１に記載の半導体素子。
【請求項３】
前記第１の量子ドットは、ｐ型またはｎ型の伝導型を示す半導体材料からなり、
前記第２の量子ドットは、真性の伝導型を示す半導体材料からなる、請求項２に記載の半導体素子。
【請求項４】
前記第１の量子ドットは、ｎ型シリコンからなり、
前記第２の量子ドットは、ノンドープのシリコンからなる、請求項３に記載の半導体素子。
【請求項５】
前記ゲート電極によって前記第１および第２の電荷蓄積層に印加される第１および第２の電圧の比較結果を前記第１および第２の量子ドットにおけるキャリア分布に応じて流れる電流により検出する検出部を更に備え、
前記ゲート電極は、
前記第１の電圧を前記第１および第２の電荷蓄積層に印加するための第１のゲート電極と、
前記第１の電圧と比較する前記第２の電圧を前記第１および第２の電荷蓄積層に印加するための第２のゲート電極とを含み、
前記第１および第２の量子ドットは、前記第１および第２の電圧の比較結果に応じて分布するキャリアを含む、請求項２から請求項４のいずれか１項に記載の半導体素子。
【請求項６】
前記キャリアは、前記第１および第２の電圧が第１の論理レベルを表す電圧からなるとき、前記第１の量子ドットのみに分布し、前記第１および第２の電圧の一方が前記第１の論理レベルを表す電圧からなり、かつ、前記第１および第２の電圧の他方が前記第１の論理レベルと異なる第２の論理レベルを表す電圧からなるとき、前記第１および第２の量子ドットに分布し、前記第１および第２の電圧が前記第２の論理レベルを表す電圧からなるとき、前記第２の量子ドットのみに分布する、請求項５に記載の半導体素子。
【請求項７】
前記ゲート電極を前記第１の量子ドットと容量結合させるための誘電体層を更に備え、
前記第１のゲート電極は、前記誘電体層に接して前記基板の面内方向において中心から一方側に形成され、
前記第２のゲート電極は、前記誘電体層に接して前記基板の面内方向において中心から他方側に形成され、
前記キャリアは、前記第１の電圧が前記第１の論理レベルを表す電圧からなり、かつ、前記第２の電圧が前記第２の論理レベルを表す電圧からなるとき、前記第１のゲート電極の下側に形成された前記第１の量子ドットと前記第２のゲート電極の下側に形成された前記第２の量子ドットとに分布し、前記第１の電圧が前記第２の論理レベルを表す電圧からなり、かつ、前記第２の電圧が前記第１の論理レベルを表す電圧からなるとき、前記第１のゲート電極の下側に形成された前記第２の量子ドットと前記第２のゲート電極の下側に形成された前記第１の量子ドットとに分布する、請求項６に記載の半導体素子。
【請求項８】
前記第１および第２の電荷蓄積層および前記ゲート電極は、前記基板の一主面に形成された電界効果トランジスタのチャネル領域上に配置され、
前記検出部は、前記電界効果トランジスタのソースおよびドレイン間に流れる電流により前記第１および第２の電圧の比較結果を検出する、請求項６または請求項７に記載の半導体素子。
【請求項９】
前記検出部は、前記第１および第２の電圧が第１の論理レベルを表す電圧からなるとき、第１の電流を検出し、前記第１の電圧が前記第１の論理レベルを表す電圧からなり、かつ、前記第２の電圧が前記第２の論理レベルを表す電圧からなるとき、前記第１の電流よりも小さい第２の電流を検出し、前記第１の電圧が前記第２の論理レベルを表す電圧からなり、かつ、前記第２の電圧が前記第１の論理レベルを表す電圧からなるとき、前記第２の電流よりも小さい第３の電流を検出し、前記第１および第２の電圧が前記第２の論理レベルを表す電圧からなるとき、前記第３の電流よりも小さい第４の電流を検出する、請求項８に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体素子に関し、特に、複合フローティングゲート構造を有する半導体素子に関するものである。
【背景技術】
【０００２】
従来、情報処理構造体は、特許文献１に記載のものが知られている。従来の情報処理構造体は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極の直上に形成された量子ドットと、ＭＯＳＦＥＴが形成された基板の面内方向において量子ドットの両側にそれぞれ形成された第１および第２の情報電極と、量子ドットの上側に形成された電源電極とを備える。
【０００３】
量子ドットは、ＭＯＳＦＥＴのゲート電極および電源電極とトンネル接合によって結合される。また、量子ドットは、第１および第２の情報電極の各々と容量結合される。
【０００４】
従来の情報処理構造体においては、第１および第２の情報電極で決定される電位に応じて、クーロンブロッケード現象により電子が各量子ドットを通して電源電極とゲート電極との間を移動する。そして、情報処理構造体と基板との間に形成されたキャパシタの電位が変化する。
【０００５】
したがって、従来の情報処理構造体は、第１および第２の情報電極で決定される電位に応じて変化するキャパシタの電位を検出することにより、２つの情報電極に印加された電圧を比較する。
【特許文献１】特開２００１−３１３３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、従来の情報処理構造体は、キャリアを外部から量子ドット中へ供給するため、駆動電圧が高くなるという問題がある。
【０００７】
そこで、この発明は、かかる問題を解決するために成されたものであり、その目的は、フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供することである。
【課題を解決するための手段】
【０００８】
この発明によれば、半導体素子は、フローティングゲート構造を有する半導体素子であって、複数の電荷蓄積層と、ゲート電極とを備える。複数の電荷蓄積層は、各々が量子ドットを含み、基板上に積層される。ゲート電極は、複数の電荷蓄積層に電圧を印加する。そして、複数の電荷蓄積層のうちの１つの電荷蓄積層に含まれる量子ドットは、キャリア濃度が他の電荷蓄積層に含まれる量子ドットよりも高い。また、隣接する２つの電荷蓄積層に含まれる２つの量子ドットは、トンネル接合される。
【０００９】
好ましくは、複数の電荷蓄積層は、第１および第２の電荷蓄積層と、絶縁層とを含む。第１の電荷蓄積層は、キャリア濃度が第１の濃度である第１の量子ドットを含む。第２の電荷蓄積層は、キャリア濃度が第１の濃度よりも低い第２の量子ドットを含む。絶縁層は、第１の量子ドットを第２の量子ドットとトンネル接合させる。そして、ゲート電極は、第１の量子ドットと容量結合するように第１の電荷蓄積層上に形成される。
【００１０】
好ましくは、第１の量子ドットは、ｐ型またはｎ型の伝導型を示す半導体材料からなり、第２の量子ドットは、真性の伝導型を示す半導体材料からなる。
【００１１】
好ましくは、第１の量子ドットは、ｎ型シリコンからなり、第２の量子ドットは、ノンドープのシリコンからなる。
【００１２】
好ましくは、半導体素子は、検出部をさらに備える。検出部は、ゲート電極によって第１および第２の電荷蓄積層に印加される第１および第２の電圧の比較結果を第１および第２の量子ドットにおけるキャリア分布に応じて流れる電流により検出する。ゲート電極は、第１および第２のゲート電極を含む。第１のゲート電極は、第１の電圧を第１および第２の電荷蓄積層に印加する。第２のゲート電極は、第１の電圧と比較する第２の電圧を第１および第２の電荷蓄積層に印加する。そして、第１および第２の量子ドットは、第１および第２の電圧の比較結果に応じて分布するキャリアを含む。
【００１３】
好ましくは、キャリアは、第１および第２の電圧が第１の論理レベルを表す電圧からなるとき、第１の量子ドットのみに分布し、第１および第２の電圧の一方が第１の論理レベルを表す電圧からなり、かつ、第１および第２の電圧の他方が第１の論理レベルと異なる第２の論理レベルを表す電圧からなるとき、第１および第２の量子ドットに分布し、第１および第２の電圧が第２の論理レベルを表す電圧からなるとき、第２の量子ドットのみに分布する。
【００１４】
好ましくは、半導体素子は、誘電体層を更に備える。誘電体層は、ゲート電極を第１の量子ドットと容量結合させる。第１のゲート電極は、誘電体層に接して基板の面内方向において中心から一方側に形成され、第２のゲート電極は、誘電体層に接して基板の面内方向において中心から他方側に形成される。キャリアは、第１の電圧が第１の論理レベルを表す電圧からなり、かつ、第２の電圧が第２の論理レベルを表す電圧からなるとき、第１のゲート電極の下側に形成された第１の量子ドットと第２のゲート電極の下側に形成された第２の量子ドットとに分布し、第１の電圧が第２の論理レベルを表す電圧からなり、かつ、第２の電圧が第１の論理レベルを表す電圧からなるとき、第１のゲート電極の下側に形成された第２の量子ドットと第２のゲート電極の下側に形成された第１の量子ドットとに分布する。
【００１５】
好ましくは、第１および第２の電荷蓄積層およびゲート電極は、基板の一主面に形成された電界効果トランジスタのチャネル領域上に配置される。そして、検出部は、電界効果トランジスタのソースおよびドレイン間に流れる電流により第１および第２の電圧の比較結果を検出する。
【００１６】
好ましくは、検出部は、第１および第２の電圧が第１の論理レベルを表す電圧からなるとき、第１の電流を検出し、第１の電圧が第１の論理レベルを表す電圧からなり、かつ、第２の電圧が第２の論理レベルを表す電圧からなるとき、第１の電流よりも小さい第２の電流を検出し、第１の電圧が第２の論理レベルを表す電圧からなり、かつ、第２の電圧が第１の論理レベルを表す電圧からなるとき、第２の電流よりも小さい第３の電流を検出し、第１および第２の電圧が第２の論理レベルを表す電圧からなるとき、第３の電流よりも小さい第４の電流を検出する。
【発明の効果】
【００１７】
この発明による半導体素子は、電圧がゲート電極によって複数の電荷蓄積層に印加されると、キャリア密度が高い量子ドットから供給されたキャリアは、その印加された電圧に応じて、複数の電荷蓄積層の量子ドット間をトンネルにより移動し、複数の電荷蓄積層に含まれる複数の量子ドットに分布する。そして、複数の電荷蓄積層に含まれる複数の量子ドットにおけるキャリアの分布状態によって、記憶した数値を表すことができ、またはゲート電極に印加された２つの電圧の比較結果を表すことができる。
【００１８】
したがって、この発明によれば、半導体メモリまたは比較器として用いられる半導体素子の駆動電圧を低減できる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００２０】
図１は、この発明の実施の形態による半導体素子の断面図である。図１を参照して、この発明の実施の形態による半導体素子１０は、基板１と、ソース電極２と、ドレイン電極３と、ＳｉＯ２層４，１１と、電荷蓄積層５，６と、サイドウォール７，８と、ゲート電極９，１４と、パッド１２，１３とを備える。
【００２１】
基板１は、たとえば、（１００）面を有するｎ型シリコン（Ｓｉ）からなる。ソース電極２およびドレイン電極３は、ｐ＋Ｓｉからなり、基板１の一主面側に形成される。ＳｉＯ２層４は、基板１の一主面に形成され、電子がトンネル不可能な膜厚を有する。つまり、ＳｉＯ２層４は、電荷蓄積層５が基板１と容量結合する膜厚を有する。
【００２２】
電荷蓄積層５は、ＳｉＯ２層４上にＳｉＯ２層４に接して形成される。電荷蓄積層６は、電荷蓄積層５上に電荷蓄積層５に接して形成される。サイドウォール７は、ＳｉＯ２膜を含む絶縁物からなり、電荷蓄積層５，６の一方の側壁およびＳｉＯ２層４に接して形成される。また、サイドウォール８は、ＳｉＯ２膜を含む絶縁物からなり、電荷蓄積層５，６の他方の側壁およびＳｉＯ２層４に接して形成される。そして、サイドウォール７，８は、電荷蓄積層５，６の膜厚の和に略等しい膜厚を有する。
【００２３】
ゲート電極９は、たとえば、ニッケルシリサイド等の金属シリサイド、窒化チタン（ＴｉＮ）等の金属窒化物、金属カーバイドおよびジャーマナナイドのいずれかからなり、電荷蓄積層６およびサイドウォール７，８上に電荷蓄積層６およびサイドウォール７，８に接して形成される。ＳｉＯ２層１１は、ゲート電極９を覆うように形成され、電子がトンネル不可能な膜厚を有する。
【００２４】
パッド１２は、ゲート電極９の一方端の上側に位置し、ＳｉＯ２層１１に接して形成される。また、パッド１３は、ゲート電極９の他方端の上側に位置し、ＳｉＯ２層１１に接して形成される。そして、パッド１２，１３は、それぞれ、ゲート電極９の一方端および他方端と容量結合する。
【００２５】
ゲート電極１４は、ＳｉＯ２層１１上にＳｉＯ２層１１に接して形成される。そして、ゲート電極１４は、タンタル（Ｔａ）、アルミニウム（Ａｌ）、タングステン（Ｗ）およびモリブデン（Ｍｏ）等の純金属あるいはそれらの合金、窒化チタン（ＴｉＮ）および窒化タンタル（ＴａＮ）等の金属シリサイド、ＴｉＮ／Ｗ／ＴｉＮのスタック構造、ＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）およびＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）等の透明導電体または不純物を高濃度にドープして低抵抗化した半導体等からなる。
【００２６】
電荷蓄積層５は、量子ドット５１ａ〜５１ｃと、酸化層５２とからなる。量子ドット５１ａ〜５１ｃの各々は、アンドープのＳｉからなり、ＳｉＯ２層４に接して形成される。そして、量子ドット５１ａ〜５１ｃのドット密度は、５×１０１０ｃｍ−２〜１×１０１３ｃｍ−２の範囲である。酸化層５２は、ＳｉＯ２からなり、量子ドット５１ａ〜５１ｃを被覆するようにＳｉＯ２層４上に形成される。
【００２７】
電荷蓄積層６は、量子ドット６１ａ〜６１ｃと、酸化層６２とからなる。量子ドット６１ａ〜６１ｃの各々は、ｎ＋Ｓｉからなり、酸化層５２上に形成される。この場合、量子ドット６１ａ〜６１ｃは、それぞれ、量子ドット５１ａ〜５１ｃ上に位置するように形成される。また、量子ドット６１ａ〜６１ｃのドット密度は、５×１０１０ｃｍ−２〜１×１０１３ｃｍ−２の範囲であり、キャリア濃度は、１〜１００個／ドットの範囲である。
【００２８】
なお、量子ドットとは、導電性材料により成る量子構造体を意味し、ドットへの１による静電エネルギーの増加が室温のエネルギーである２６ｍｅＶよりも大きくなる程度に小さなサイズを有する半導体単結晶から構成された球状あるいは半球状の微細結晶である。そして、量子ドットがＳｉからなる場合、量子ドットのサイズは、典型的には１０ｎｍ以下である。
【００２９】
したがって、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃの各々は、１０ｎｍ以下の大きさを有する球状あるいは半球状の微細結晶からなる。
【００３０】
量子ドット５１ａ〜５１ｃを被覆する酸化層５２は、量子ドット５１ａと量子ドット６１ａとの距離、量子ドット５１ｂと量子ドット６１ｂとの距離および量子ドット５１ｃと量子ドット６１ｃとの距離が約１〜３ｎｍになる膜厚を有する。つまり、酸化層５２は、量子ドット５１ａ，６１ａ間、量子ドット５１ｂ，６１ｂ間および量子ドット５１ｃ，６１ｃ間で電子がトンネルする膜厚を有する。
【００３１】
また、量子ドット６１ａ〜６１ｃを被覆する酸化層６２は、ゲート電極９と量子ドット６１ａ〜６１ｃとの間で電子がトンネルしない３〜６ｎｍの膜厚、すなわち、ゲート電極９が量子ドット６１ａ〜６１ｃと容量結合する膜厚を有する。
【００３２】
このように、半導体素子１０は、量子ドット５１ａ〜５１ｃを基板１と容量結合させるＳｉＯ２層４と、量子ドット６１ａ〜６１ｃをゲート電極１４と容量結合させるＳｉＯ２層１１とによって挟まれた電荷蓄積層５，６を含むので、半導体素子１０は、ＭＯＳＦＥＴ上に形成されたフローティングゲート構造を有する半導体素子である。
【００３３】
なお、半導体素子１０において、チャネル上の量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃの個数は、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃのサイズおよび密度が決まれば、ＭＯＳＦＥＴのチャネル長およびチャネル幅が任意の寸法を有していても、自ずと決定される。
【００３４】
次に、半導体素子１０の製造方法について説明する。図２および図３は、それぞれ、図１に示す半導体素子１０の製造方法を示す第１および第２の工程図である。図２を参照して、一連の動作が開始されると、素子分離（ＬＯＣＯＳ：Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）によって基板１の表面側に選択酸化領域２１，２２を形成する（図２の（ａ）参照）。
【００３５】
その後、基板１の一主面を２％の酸素雰囲気中において約１０００℃で酸化することにより基板１の一主面の全面にＳｉＯ２膜を形成し、その形成したＳｉＯ２膜をフォトリソグラフィーによってパターンニングしてＳｉＯ２層４を形成する（図２の（ｂ）参照）。
【００３６】
そして、ＳｉＯ２層４の表面を０．１％のフッ酸で洗浄する。これによって、ＳｉＯ２層４の表面がＯＨによって終端される。その後、シラン（ＳｉＨ４）ガスを原料として、５７５℃の基板温度、２６．６Ｐａの反応圧力で６０秒間、減圧化学気相堆積法（ＬＰＣＶＤ：Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）によって量子ドット５１ａ〜５１ｃを自己組織的にＳｉＯ２層４上に形成する（図２の（ｃ）参照）。
【００３７】
そして、量子ドット５１ａ〜５１ｃを２％の酸素雰囲気中において約８５０℃で酸化し、２ｎｍ程度の膜厚を有する酸化層５２を形成する。これによって、電荷蓄積層５が形成される（図２の（ｄ）参照）。
【００３８】
その後、ＳｉＨ４ガスおよびホスフィン（ＰＨ３）ガスを原料として、５７５℃の基板温度、２６．６Ｐａの反応圧力で６０秒間、ＬＰＣＶＤ法によって量子ドット６１ａ〜６１ｃを自己組織的に酸化層５２上に形成する（図２の（ｅ）参照）。
【００３９】
そして、量子ドット６１ａ〜６１ｃ上にアモルファスシリコン（ａ−Ｓｉ）を堆積する。この場合、原料ガスは、ジシラン（Ｓｉ２Ｈ６）ガスであり、基板温度は、４４０℃であり、反応圧力は、２６．６Ｐａである。その後、ａ−Ｓｉを２％の酸化雰囲気中において１０００℃の温度で酸化し、３〜６ｎｍ程度の膜厚を有する酸化層６２を形成する。これによって、電荷蓄積層６が形成される（図３の（ｆ）参照）。
【００４０】
引き続いて、フォトリソグラフィーによって量子ドット５１ａ〜５１ｃ、酸化層５２、量子ドット６１ａ〜６１ｃおよび酸化層６２を所定の寸法にパターンニングし、量子ドット５１ａ〜５１ｃ、酸化層５２、量子ドット６１ａ〜６１ｃおよび酸化層６２の両側から基板１の一主面にボロン（Ｂ）を高濃度にドープすることによってソース電極２およびドレイン電極３を形成する（図３の（ｇ）参照）。
【００４１】
そして、量子ドット５１ａ〜５１ｃ、酸化層５２、量子ドット６１ａ〜６１ｃおよび酸化層６２の両側にサイドウォール７，８を形成するとともに、電荷蓄積層６およびサイドウォール７，８上にゲート電極９を形成する（図３の（ｈ）参照）。
【００４２】
その後、ゲート電極９を覆うようにＳｉＯ２を形成し、その形成したＳｉＯ２をフォトリソグラフィーによって所定の寸法にパターンニングしてＳｉＯ２層１１を形成する。そして、ゲート電極９の一方端上に位置するようにパッド１２をＳｉＯ２層１１に接して形成し、ゲート電極９の他方端上に位置するようにパッド１３をＳｉＯ２層１１に接して形成するとともに、ＳｉＯ２層１１上にゲート電極１４を形成する（図３の（ｉ）参照）。これによって、半導体素子１０が完成する。
【００４３】
図４は、図１に示す半導体素子１０の電気回路の模式図である。なお、図４においては、ゲート電極９の一方端と容量結合したパッド１２を信号ゲートＳＧ１とし、ゲート電極９の他方端と容量結合したパッド１３を信号ゲートＳＧ２とし、ゲート電極１４をゲートＧとして表している。
【００４４】
図４を参照して、キャリアがトンネル不可能な膜厚を有するＳｉＯ２層４が基板１と電荷蓄積層５との間に存在するため、電荷蓄積層５の量子ドット５１ａ〜５１ｃは、それぞれ、キャパシタＣ１〜Ｃ３によって基板１と容量結合する。
【００４５】
また、電荷蓄積層５の酸化層５２は、キャリアが量子ドット５１ａ，６１ａ間、量子ドット５１ｂ，６１ｂ間および量子ドット５１ｃ，６１ｃ間でトンネル可能な膜厚を有するため、量子ドット５１ａ〜５１ｃは、それぞれ、トンネル接合ＴＪ１〜ＴＪ３によって量子ドット６１ａ〜６１ｃと結合される。
【００４６】
さらに、電荷蓄積層６の酸化層６２は、キャリアがゲート電極９と量子ドット６１ａ〜６１ｃとの間でトンネル不可能な膜厚を有するため、量子ドット６１ａ〜６１ｃは、それぞれ、キャパシタＣ４〜Ｃ６によってゲート電極９中のノードＮ１〜Ｎ３と容量結合する。
【００４７】
さらに、ＳｉＯ２層１１は、キャリアがトンネル不可能な膜厚を有するため、ノードＮ２は、キャパシタＣ７によってゲートＧと容量結合する。
【００４８】
そして、量子ドット５１ａ〜５１ｃは、アンドープＳｉからなり、量子ドット６１ａ〜６１ｃは、ｎ＋Ｓｉからなるため、ノードＮ１〜Ｎ３に電圧が印加されていない場合、キャリアは、量子ドット５１ａ〜５１ｃではなく、量子ドット６１ａ〜６１ｃのみに蓄積される。この場合、量子ドット６１ａ〜６１ｃの各々は、２個の電子を蓄積する。
【００４９】
半導体素子１０は、半導体メモリまたは比較器として用いられる。まず、半導体素子１０を半導体メモリとして用いる場合について説明する。図５は、半導体メモリとして用いられる半導体素子１０の動作を説明するための図である。半導体素子１０が半導体メモリとして用いられる場合、ゲート電極９は、１つの信号ゲートＳＧ１からなる。すなわち、ノードＮ１〜Ｎ３には、同じ電圧が印加される。
【００５０】
Ｖ１の電圧が信号ゲートＳＧ１，ＳＧ２に印加された場合、Ｖ１の電圧がノードＮ１〜Ｎ３に印加され、キャリアは、量子ドット６１ａ〜６１ｃのみに蓄積される。そして、この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ１が流れる（図５の（ａ）参照）。
【００５１】
また、Ｖ２（＜Ｖ１）の電圧が信号ゲートＳＧ１，ＳＧ２に印加された場合、Ｖ２（＜Ｖ１）の電圧がノードＮ１〜Ｎ３に印加され、量子ドット６１ａ〜６１ｃに蓄積されたキャリアの一部は、トンネルによって量子ドット５１ａ〜５１ｃへ移動する。そして、キャリアは、量子ドット５１ａ〜５１ｃおよび量子ドット６１ａ〜６１ｃに蓄積される。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ２（＜ＩＳＤ１）が流れる（図５の（ｂ）参照）。
【００５２】
さらに、Ｖ３（＜Ｖ２）の電圧が信号ゲートＳＧ１，ＳＧ２に印加された場合、Ｖ３（＜Ｖ２）の電圧がノードＮ１〜Ｎ３に印加され、量子ドット６１ａ〜６１ｃに蓄積されたキャリアは、トンネルによって更に量子ドット５１ａ〜５１ｃへ移動する。そして、キャリアは、量子ドット５１ａ〜５１ｃのみに蓄積される。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ３（＜ＩＳＤ２）が流れる（図５の（ｃ）参照）。
【００５３】
したがって、ソース電極２とドレイン電極３との間に流れる電流ＩＳＤを検出することによって、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリアの分布状態を知ることができる。その結果、キャリアの各分布状態を数値に対応付けることによって半導体素子１０を半導体メモリとして用いることができる。
【００５４】
半導体素子１０を半導体メモリとして用いる場合、各数値に対応して量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃに分布するキャリアは、量子ドット６１ａ〜６１ｃから供給されるので、半導体メモリの駆動電圧を低くできる。すなわち、電荷蓄積層に分布するキャリアを基板またはゲート電極から供給する場合、容量結合を介してキャリアを電荷蓄積層へ供給するため、大きな駆動電圧が必要であるが、積層された２つの電荷蓄積層５，６のうちの１つの電荷蓄積層６が量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃに分布するキャリアを供給する場合、元来、量子ドット６１ａ〜６１ｃに存在するキャリアを保持するか、量子ドット６１ａ〜６１ｃに存在するキャリアをトンネルによって量子ドット５１ａ〜５１ｃへ移動させるだけであるので、駆動電圧を低くできる。
【００５５】
次に、半導体素子１０を比較器として用いる場合について説明する。図６は、比較器として用いられる半導体素子１０の動作を説明するための図である。半導体素子１０が比較器として用いられる場合、ゲート電極９は、２つの信号ゲートＳＧ１，ＳＧ２からなる。そして、信号ゲートＳＧ１は、量子ドット５１ｂ，６１ｂを中心にして左側の電荷蓄積層５，６上に配置され、信号ゲートＳＧ２は、量子ドット５１ｂ，６１ｂを中心にして右側の電荷蓄積層５，６上に配置される。
【００５６】
そして、論理値である“１”を構成する電圧Ｖ１が信号ゲートＳＧ１，ＳＧ２の両方に印加されると、ノードＮ１〜Ｎ３は、全て、同じ電位になり、キャリアは、量子ドット６１ａ〜６１ｃのみに蓄積される。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ１が流れる（図６の（ａ）参照）。
【００５７】
また、電圧Ｖ１が信号ゲートＳＧ１に印加され、論理値である“０”を構成する電圧Ｖ３（＜Ｖ１）が信号ゲートＳＧ２に印加された場合、量子ドット６１ａは、２個の電子を保持し、量子ドット６１ｂは、２個の電子のうち、ノードＮ３側の電子をトンネルによって量子ドット５１ｂへ移動させ、量子ドット６１ｃは、２個の電子をトンネルによって量子ドット５１ｃへ移動させる。つまり、信号ゲートＳＧ２の下側に存在する電子は、量子ドット６１ｂ，６１ｃから量子ドット５１ｂ，５１ｃへ移動する。その結果、量子ドット６１ａ，５１ｃは、２個の電子を蓄積し、量子ドット６１ｂ，５１ｂは、１個の電子を蓄積し、量子ドット５１ａ，６１ｃは、電子を蓄積しない。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ４（＜ＩＳＤ１）が流れる（図６の（ｂ）参照）。
【００５８】
さらに、電圧Ｖ３が信号ゲートＳＧ１に印加され、電圧Ｖ１が信号ゲートＳＧ２に印加された場合、量子ドット６１ａは、２個の電子をトンネルによって量子ドット５１ａへ移動させ、量子ドット６１ｂは、２個の電子のうち、ノードＮ１側の電子をトンネルによって量子ドット５１ｂへ移動させ、量子ドット６１ｃは、２個の電子を保持する。つまり、信号ゲートＳＧ１の下側に存在する電子は、量子ドット６１ａ，６１ｂから量子ドット５１ａ，５１ｂへ移動する。その結果、量子ドット６１ｃ，５１ａは、２個の電子を蓄積し、量子ドット６１ｂ，５１ｂは、１個の電子を蓄積し、量子ドット５１ｃ，６１ａは、電子を蓄積しない。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ５（＜ＩＳＤ４）が流れる（図６の（ｃ）参照）。
【００５９】
さらに、電圧Ｖ３が２つの信号ゲートＳＧ１，ＳＧ２に印加された場合、量子ドット６１ａ〜６１ｃは、２個の電子をトンネルによってそれぞれ量子ドット５１ａ〜５１ｃへ移動させる。その結果、電子は、量子ドット５１ａ〜５１ｃのみに蓄積される。この場合、ソース電極２とドレイン電極３との間には、電流ＩＳＤ３（＜ＩＳＤ５）が流れる（図６の（ｄ）参照）。
【００６０】
このように、信号ゲートＳＧ１に印加される電圧Ｖ１が信号ゲートＳＧ２に印加される電圧Ｖ１と同じ場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ａ）に示す分布状態となり、信号ゲートＳＧ１に印加される電圧Ｖ１が信号ゲートＳＧ２に印加される電圧Ｖ３よりも高い場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｂ）に示す分布状態となり、信号ゲートＳＧ１に印加される電圧Ｖ３が信号ゲートＳＧ２に印加される電圧Ｖ１よりも低い場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｃ）に示す分布状態となり、信号ゲートＳＧ１に印加される電圧Ｖ３が信号ゲートＳＧ２に印加される電圧Ｖ３と同じ場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｄ）に示す分布状態となる。
【００６１】
そして、図６の（ａ）〜（ｄ）に示す分布状態においては、それぞれ、電流ＩＳＤ１，ＩＳＤ４，ＩＳＤ５，ＩＳＤ３が流れる。つまり、２つの信号ゲートＳＧ１，ＳＧ２に印加される電圧の大小関係に応じて異なる電流ＩＳＤがソース電極２とドレイン電極３との間に流れる。したがって、ソース電極２とドレイン電極３との間に流れる電流ＩＳＤを検出することによって、２つの信号ゲートＳＧ１，ＳＧ２に印加された電圧の大小関係を比較することができる。すなわち、半導体素子１０を比較器として用いることができる。
【００６２】
この場合、２つの信号ゲートＳＧ１，ＳＧ２に印加される電圧の大小関係に応じて、キャリアが量子ドット５１ａ，６１ａ間、量子ドット５１ｂ，６１ｂ間および量子ドット５１ｃ，６１ｃ間でトンネルによって移動するだけであるので、比較器の駆動電圧を低くできる。
【００６３】
２つの信号ゲートＳＧ１，ＳＧ２に印加される電圧をディジタル値で表すと、信号ゲートＳＧ１，ＳＧ２に印加される電圧と、電流ＩＳＤとの関係は、表１のようになる。
【００６４】
【表１】
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【００６５】
ＳＧ１＝ＳＧ２＝１である場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ａ）に示す分布状態となり、ソース電極２とドレイン電極３との間に流れる電流ＩＳＤは、“大”となる。また、ＳＧ１＝１，ＳＧ２＝０である場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｂ）に示す分布状態となり、電流ＩＳＤは、“中”となる。さらに、ＳＧ１＝０，ＳＧ２＝１である場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｃ）に示す分布状態となり、電流ＩＳＤは、“小”となる。さらに、ＳＧ１＝ＳＧ２＝０である場合、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布は、図６の（ｄ）に示す分布状態となり、電流ＩＳＤは、“極小”となる。
【００６６】
したがって、２つの信号ゲートＳＧ１，ＳＧ２に印加される電圧がディジタル値である場合においても、ソース電極２とドレイン電極３との間に流れる電流ＩＳＤを検出することによって半導体素子１０を比較器として用いることができる。
【００６７】
なお、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃは、帯電電位が離散的であるため、量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃを用いた比較器は、ディジタル信号の比較動作に有効である。
【００６８】
図７は、図１に示す半導体素子１０を用いた他の比較器の斜視図である。図７を参照して、比較器１００は、半導体素子１０の電荷蓄積層５，６をそれぞれ電荷蓄積層５０，６０に代え、ゲート電極９をゲート電極９１〜９８に代え、パッド１２，１３をそれぞれパッド１２１〜１２８およびパッド１３１〜１３８に代えたものであり、その他は、半導体素子１０と同じである。
【００６９】
電荷蓄積層５０は、ＳｉＯ２層４上にＳｉＯ２層４に接して形成され、量子ドット５１ａ〜５１ｃと酸化層５２とからなる。そして、電荷蓄積層５０においては、量子ドット５１ａ〜５１ｃは、比較器１００の幅方向ＤＲ１に配置され、量子ドット５１ａ〜５１ｃの複数の組が比較器１００の長さ方向ＤＲ２に配置される。
【００７０】
電荷蓄積層６０は、電荷蓄積層５上に電荷蓄積層５に接して形成され、量子ドット６１ａ〜６１ｃと酸化層６２とからなる。そして、電荷蓄積層６０においては、量子ドット６１ａ〜６１ｃは、幅方向ＤＲ１に配置され、量子ドット６１ａ〜６１ｃの複数の組が長さ方向ＤＲ２に配置される。
【００７１】
この場合、長さ方向ＤＲ２に配置される量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃの間隔は、たとえば、５ｎｍである。
【００７２】
また、複数のゲート電極９１〜９８は、サイドウォール７，８および電荷蓄積層６０上にサイドウォール７，８および電荷蓄積層６０に接して形成され、所定の間隔を隔てて長さ方向ＤＲ２に配置される。より具体的には、ゲート電極９１〜９８の各々は、基板１の法線方向に配置された量子ドット６１ａ〜６１ｃ，５１ａ〜５１ｃ上に位置するように配置される。そして、複数のゲート電極９１〜９８の各々は、ゲート電極９と同じ材料からなり、半円筒形状または逆台形形状の断面形状を有する。また、複数のゲート電極９１〜９８の各々は、２０ｎｍまたはそれ以上の線幅および１０ｎｍ以上の厚みを有する。さらに、隣接する２つのゲート電極９１，９２；９２，９３；９３，９４；９４，９５；９５，９６；９６，９７；９７，９８の間隔は、ハーフピッチで２０ｎｍまたはそれ以上である。その結果、２組以上の量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃが１つのゲート電極（ゲート電極９１〜９８のいずれか）の幅方向に配置される。
【００７３】
なお、ゲート電極９１〜９８は、サイドウォール７，８および電荷蓄積層６０上に金属シリサイド等を形成し、その形成した金属シリサイド等をフォトリソグラフィーによってパターンニングすることによって形成される。
【００７４】
パッド１２１〜１２８は、それぞれ、ゲート電極９１〜９８の一方端上に位置するように長さ方向ＤＲ２に配置され、ＳｉＯ２層１１に接して形成される。また、パッド１３１〜１３８は、それぞれ、ゲート電極９１〜９８の他方端上に位置するように長さ方向ＤＲ２に配置され、ＳｉＯ２層１１に接して形成される。そして、パッド１２１〜１２８は、それぞれ、ゲート電極９１〜９８の一方端と容量結合によって結合し、パッド１３１〜１３８は、それぞれ、ゲート電極９１〜９８の他方端と容量結合によって結合する。
【００７５】
なお、比較器１００においては、ＳｉＯ２層１１は、複数のゲート電極９１〜９８を覆うように形成される。
【００７６】
パッド１２１，１３１からそれぞれ電圧ＶＡ，ＶＢが印加されると、電圧ＶＡ，ＶＢは、容量結合によってパッド１２１，１３１からゲート電極９１に印加され、ゲート電極９１の下側に配置された量子ドット６１ａ〜６１ｃ，５１ａ〜５１ｃにおけるキャリア分布は、電圧ＶＡ，ＶＢの比較結果に応じて図６の（ａ）〜（ｄ）のいずれかの分布状態になる。
【００７７】
パッド１２２，１３２；１２３，１３３；１２４，１３４；１２５，１３５；１２６，１３６；１２７，１３７；１２８，１３８からそれぞれ電圧ＶＡ，ＶＢが印加された場合も、同様である。
【００７８】
そして、ソース電極２とドレイン電極３との間に流れる電流ＩＳＤは、ゲート電極９１〜９８の下側に配置された量子ドット６１ａ〜６１ｃ，５１ａ〜５１ｃにおけるキャリア分布に応じて変化する。
【００７９】
したがって、比較器１００においては、電流ＩＳＤを計測することによって、８個のパッド１２１〜１２８から印加される電圧パターンＶＰＡを８個のパッド１３１〜１３８から印加される電圧パターンＶＰＢと比較することができる。すなわち、電圧パターンＶＰＡ，ＶＰＢをそれぞれパッド１２１〜１２８，１３１〜１３８に同時に印加すると、パターン類似度（ハミング距離）に応じた出力（＝ＩＳＤ）を得ることができる。
【００８０】
このように、比較器１００を多ビット一括コンパレータとして用いることができる。
【００８１】
比較器１００を用いると、次の確率的連想動作を行なうことができる。電圧パターンＶＰＢを記憶パターンデータとし、電圧パターンＶＰＡを入力パターンとして電圧パターンＶＰＡ，ＶＰＢをそれぞれパッド１２１〜１２８，１３１〜１３８に同時に印加し、“大”または“極小”となる電流ＩＳＤを検出することによって、入力パターン（電圧パターンＶＰＡ）に類似した記憶パターン（電圧パターンＶＰＢ）を選ぶことができる。
【００８２】
なお、比較器１００は、８本のゲート電極９１〜９８を備えると説明したが、この発明においては、これに限らず、比較器１００は、ｎ（ｎは２以上の整数）本のゲート電極を備えていればよい。
【００８３】
上述したように、この発明においては、電荷蓄積層６，６０中に元来的に存在するキャリア（＝電子）をゲート電極９，９１〜９８に印加される電圧に応じてトンネルによって電荷蓄積層５，５０中へ移動させてキャリア（＝電子）を電荷蓄積層５および／または電荷蓄積層６（または電荷蓄積層５０および／または電荷蓄積層６０）に分布させ、電荷蓄積層５，６（または電荷蓄積層５０，６０）中におけるキャリア（＝電子）の分布状態に応じた電流ＩＳＤを計測することによって、半導体素子１０を半導体メモリまたは比較器として用いる。
【００８４】
したがって、キャリアを外部（電極または基板）からフローティングゲート中へ移動させる半導体素子に比べ、駆動電圧を小さくできる。
【００８５】
上記においては、電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃを含み、電荷蓄積層６は、ｎ＋Ｓｉからなる量子ドット６１ａ〜６１ｃを含むと説明したが、この発明においては、これに限らず、電荷蓄積層５がアンドープのＳｉからなる量子ドット５１ａ〜５１ｃを含み、電荷蓄積層６がｐ＋Ｓｉからなる量子ドットを含んでいてもよい。この場合、ｐ＋Ｓｉからなる量子ドットのドット密度は、５×１０１０ｃｍ−２〜１×１０１３ｃｍ−２の範囲であり、キャリア濃度は、１〜１００個／ドットの範囲である。
【００８６】
また、電荷蓄積層６がＮ１ｅのキャリア密度を有するｎ＋Ｓｉからなる量子ドットを含み、電荷蓄積層５がＮ２ｅ（＜Ｎ１ｅ）のキャリア密度を有するｎ型Ｓｉからなる量子ドットを含んでいてもよい。
【００８７】
さらに、電荷蓄積層６がＮ１ｈのキャリア密度を有するｐ＋Ｓｉからなる量子ドットを含み、電荷蓄積層５がＮ２ｈ（＜Ｎ１ｈ）のキャリア密度を有するｐ型Ｓｉからなる量子ドットを含んでいてもよい。
【００８８】
また、上記においては、半導体素子１０は、積層された２層の電荷蓄積層５，６を備えると説明したが、この発明においては、半導体素子１０は、３層以上の電荷蓄積層を備えていてもよく、一般的には、ｍ（ｍは２以上の整数）層の電荷蓄積層を備えていればよい。この場合、半導体素子１０に記憶する数値の桁数に応じて、積層される電荷蓄積層の個数を決定してもよい。
【００８９】
この発明においては、電荷蓄積層６または電荷蓄積層６０は、「第１の電荷蓄積層」を構成し、電荷蓄積層５または電荷蓄積層５０は、「第２の電荷蓄積層」を構成する。
【００９０】
また、この発明においては、量子ドット６１ａ〜６１ｃは、「第１の量子ドット」を構成し、量子ドット５１ａ〜５１ｃは、「第２の量子ドット」を構成する。
【００９１】
さらに、この発明においては、酸化層５２は、量子ドット６１ａ〜６１ｃを量子ドット５１ａ〜５１ｃとトンネル接合させるための「絶縁層」を構成する。
【００９２】
さらに、この発明においては、ソース電極２およびドレイン電極３は、ゲート電極９，９１〜９８によって第１および第２の電荷蓄積層５，６（または５０，６０）に印加される第１および第２の電圧の比較結果を第１および第２の量子ドット５１ａ〜５１ｃ，６１ａ〜６１ｃにおけるキャリア分布に応じて流れる電流により検出する「検出部」を構成する。
【００９３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９４】
この発明は、フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子に適用される。
【図面の簡単な説明】
【００９５】
【図１】この発明の実施の形態による半導体素子の断面図である。
【図２】図１に示す半導体素子の製造方法を示す第１の工程図である。
【図３】図１に示す半導体素子の製造方法を示す第２の工程図である。
【図４】図１に示す半導体素子の電気回路の模式図である。
【図５】半導体メモリとして用いられる半導体素子の動作を説明するための図である。
【図６】比較器として用いられる半導体素子の動作を説明するための図である。
【図７】図１に示す半導体素子を用いた他の比較器の斜視図である。
【符号の説明】
【００９６】
１  基板、４  ＳｉＯ２層、５，６  電荷蓄積層、１０  半導体素子、１２，１３  パッド、５１ａ〜５１ｃ，６１ａ〜６１ｃ  量子ドット、５２，６２  酸化層。
【図１】
2008288346.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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