(57)【要約】【課題】パワーダウンモードから通常モードに移行する場合に、昇圧疑似電源電圧発生回路が適切に初期化されるようなパワーオンリセット信号を発生する。【解決手段】  ＤＰＭ信号が立ち下がって、通常モードからディープパワーダウンモードに移行すると、ＮＡＮＤ回路３２は、ハイレベルの信号を出力して、Ｐチャンネル型ＭＯＳトランジスタＱＰをオフにする。接続点Ｎ２の電圧は低下してローレベルになり、ＶＰＰパワーオンリセット信号ＰＯＮ２が立ち上がる。ＤＰＭ信号が立ち上がって再び通常モードになると、昇圧疑似電源電圧ＶＰＰが次第に大きくなり、Ｎチャンネル型ＭＯＳトランジスタＱＮがオンになり、接続点Ｎ２の電圧がローレベルからハイレベルに変化する。そして、ＶＰＰパワーオンリセット信号ＰＯＮ２がローレベルになり、昇圧疑似電源電圧発生回路７の電位レベル不定節点や論理不定回路等の初期化が行われる。【選択図】図１
2008301420.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧が所定値以上であるか否かを示す信号を発生する信号発生手段と、
ドレインに所定の電圧が印加され、前記電源電圧に応じて発生される昇圧疑似電源電圧がゲートに印加され、ソースが抵抗を介して接地されているＮチャンネル型ＭＯＳトランジスタと、
ソースに所定の電圧が印加され、ドレインがコンデンサを介して接地されていると共に前記Ｎチャンネル型ＭＯＳトランジスタのソースに接続されているＰチャンネル型ＭＯＳトランジスタと、
前記信号発生手段により発生された信号と、前記コンデンサに印加された電圧に基づく信号と、の否定論理積を演算する第１の否定論理積演算回路と、
前記第１の否定論理積演算回路の出力信号を否定した信号と、消費電力を抑制するパワーダウンモードであることを示す信号との、否定論理積を演算し、演算結果を前記Ｐチャンネル型ＭＯＳトランジスタのゲートに供給する第２の否定論理積演算回路と、を備え、
前記第１の否定論理和回路の演算結果を示す信号をパワーオンリセット信号とする
パワーオンリセット信号発生装置。
【請求項２】
ドレイン及びゲートが前記電源電圧に接続され、ソースが前記昇圧疑似電源電圧に接続されている第２のＮチャンネル型ＭＯＳトランジスタを更に備えた
請求項１に記載のパワーオンリセット信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に設けられたパワーオンリセット信号発生装置に関する。
【背景技術】
【０００２】
従来、内部昇圧回路及びパワーオンリセット（ＰＯＲ）発生回路を備えた半導体記憶装置が開示されている（特許文献１参照）。同文献の図１及び図２に示すように、内部昇圧回路１０は、外部から供給される電源電位Ｖｃｃに基づいて、それよりも高い所定の昇圧電源電位ＶＰＰ（昇圧疑似電源）を発生し、グローバル昇圧電源線ＧＰＬに供給する。ＰＯＲ発生回路２１は、電源投入後、電源電位Ｖｃｃが所定レベルに達するまでの間、当該半導体記憶装置の内部回路を不活性化するために、電源電位Ｖｃｃの投入に応答して予め定められた期間だけパワーオンリセット信号を発生する。
【特許文献１】特開平９−９７４９５号公報（図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、通常モードの他に、消費電力を抑制するパワーダウンモード（例えばディープパワーダウンモード）を有する半導体記憶装置が提案されている。このような半導体記憶装置では、内部昇圧回路等である昇圧疑似電源電圧発生回路は、パワーダウンモードになると動作を停止し、再び通常モードになると動作を開始する。
【０００４】
しかし、従来、パワーダウンモードから再び通常モードに移行する際に、昇圧疑似電源電圧発生回路を初期化するためのパワーオンリセット信号が発生されなかった。このため、昇圧疑似電源電圧発生回路及びその周辺回路が初期化されず、正常に動作できない問題があった。
【０００５】
本発明は、上述した課題を解決するために提案されたものであり、パワーダウンモードから通常モードに移行する場合であっても、昇圧疑似電源電圧発生回路が適切に初期化されるようなパワーオンリセット信号を発生するパワーオンリセット信号発生装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るパワーオンリセット信号発生装置は、電源電圧が所定値以上であるか否かを示す信号を発生する信号発生手段と、ドレインに所定の電圧が印加され、前記電源電圧に応じて発生される昇圧疑似電源電圧がゲートに印加され、ソースが抵抗を介して接地されているＮチャンネル型ＭＯＳトランジスタと、ソースに所定の電圧が印加され、ドレインがコンデンサを介して接地されていると共に前記Ｎチャンネル型ＭＯＳトランジスタのソースに接続されているＰチャンネル型ＭＯＳトランジスタと、前記信号発生手段により発生された信号と、前記コンデンサに印加された電圧に基づく信号と、の否定論理積を演算する第１の否定論理積演算回路と、前記第１の否定論理積演算回路の出力信号を否定した信号と、消費電力を抑制するパワーダウンモードであることを示す信号との、否定論理積を演算し、演算結果を前記Ｐチャンネル型ＭＯＳトランジスタのゲートに供給する第２の否定論理積演算回路と、を備え、前記第１の否定論理和回路の演算結果を示す信号をパワーオンリセット信号とする。
【０００７】
パワーオンリセット信号発生装置によれば、パワーダウンモードになると、Ｐチャンネル型ＭＯＳトランジスタがオフになり、コンデンサが抵抗を介して放電する。このため、コンデンサに印加された電圧がローレベルになるので、第１の否定論理積演算回路から出力されるパワーオンリセット信号が立ち上がる。また、パワーダウンモードが解除されると、Ｎチャンネル型ＭＯＳトランジスタがオンになり、コンデンサの電圧が次第に大きくなる。このため、コンデンサに印加された電圧がハイレベルになるので、第１の否定論理積演算回路から出力されるパワーオンリセット信号が立ち下がる。
【０００８】
すなわち、パワーオンリセット信号発生装置は、パワーダウンモードが解除されると、昇圧疑似電源電圧発生回路が適切に初期化されるようなパワーオンリセット信号を発生する。
【発明の効果】
【０００９】
本発明に係るパワーオンリセット信号発生装置は、パワーダウンモードから通常モードに移行する場合であっても、昇圧疑似電源電圧発生回路が適切に初期化されるようなパワーオンリセット信号を発生する。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１１】
図１は、本発明の実施の形態に係るパワーオンリセット信号発生装置の構成を示す図である。パワーオンリセット信号発生装置は、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に設けられ、初期化のために必要なＶＤＤパワーオンリセット信号ＰＯＮ１及びＶＰＰパワーオンリセット信号ＰＯＮ２を発生する。
【００１２】
ここで、ＶＤＤパワーオンリセット信号ＰＯＮ１は、電源電圧ＶＤＤが所定レベルを超えたときにハイレベルからローレベルになる信号であり、内部電源発生回路や電源電圧発生回路５の電位レベル不定節点や論理不定回路の初期化を行うために使用される。
【００１３】
ＶＰＰパワーオンリセット信号ＰＯＮ２は、ワード線等の昇圧用疑似電源電圧（以下「昇圧疑似電圧電源」という。）ＶＰＰが所定レベル超えたときにハイレベルからローレベルになる信号であり、昇圧疑似電源電圧発生回路７の電位レベル不定節点や論理不定回路等の初期化を行うために使用される。
【００１４】
パワーオンリセット信号発生装置は、ＶＤＤレベル用パワーオン回路１０、インバータ１１，１２，１３，２１，２２，４１，４２、Ｎチャンネル型ＭＯＳトランジスタＱＮ、抵抗Ｒ、Ｐチャンネル型ＭＯＳトランジスタＱＰ、コンデンサＣ、ＮＡＮＤ回路３１，３２と、を備えている。
【００１５】
ＶＤＤレベル用パワーオン回路１０は、電源電圧発生回路５で発生された電源電圧ＶＤＤが立ち上がって所定レベルＶＤＤＬ１を超えているときはハイレベルの信号を出力し、電源電圧ＶＤＤが所定レベルＶＤＤＬ１を超えていないときはローレベルの信号を出力する。ＶＤＤレベル用パワーオン回路１０の出力端子は、インバータ１１，１２，１３を介して、出力端子ＰＯＮ１に接続されている。出力端子ＰＯＮ１からは、ＶＤＤパワーオンリセット信号ＰＯＮ１が出力される。
【００１６】
Ｎチャンネル型ＭＯＳトランジスタＱＮのドレインは所定の電源に接続され、そのゲートには昇圧疑似電源電圧ＶＰＰが印加され、そのソースは抵抗Ｒを介して接地されると共にインバータ２１の入力端子に接続されている。
【００１７】
Ｐチャンネル型ＭＯＳトランジスタＱＰのソースは所定の電源に接続され、そのゲートはＮＡＮＤ回路３２の出力端子に接続され、そのドレインはインバータ２１の入力端子に接続されている。また、コンデンサＣの一方の極は接地され、他の極はインバータ２１の入力端子に接続されている。このため、図１に示すように、Ｎチャンネル型ＭＯＳトランジスタＱＮのソースとＰチャンネル型ＭＯＳトランジスタＱＰのドレインとの接続点Ｎ２は、等電位になっている。
【００１８】
ＮＡＮＤ回路３１の一方の入力端子はＶＤＤレベル用パワーオン回路１０の出力端子に接続され、ＮＡＮＤ回路３１の他方の入力端子はインバータ２２の出力端子に接続されている。また、ＮＡＮＤ回路３１の出力端子は、インバータ４１、４２を介して、出力端子ＰＯ２に接続されている。出力端子ＰＯＮ２からは、ＶＰＰパワーオンリセット信号ＰＯＮ２が出力される。
【００１９】
ＮＡＮＤ回路３２の一方の入力端子はインバータ４１の出力端子に接続され、ＮＡＮＤ回路３２の他方の入力端子は入力端子ＤＰＭに接続されている。入力端子ＤＰＭに入力されるディープパワーダウンモード（ＤＰＭ）信号は、ハイレベルのときは通常モードであることを示し、ローレベルのときは消費電力を抑制するディープパワーダウンモードであることを示している。
【００２０】
また、電源電圧発生回路５と昇圧疑似電源電圧発生回路７は次のように接続されている。Ｎチャンネル型ＭＯＳトランジスタＱＮ２のドレイン及びベースは、電源電圧発生回路５の出力端子に接続されている。Ｎチャンネル型ＭＯＳトランジスタＱＮ２のソースは、昇圧疑似電源電圧発生回路７の出力端子に接続されている。このＮチャンネル型ＭＯＳトランジスタＱＮ２は、昇圧疑似電源電圧ＶＰＰをプリチャージする機能を有し、電源電圧ＶＤＤはいずれのモードであっても一定に維持されているので、昇圧疑似電源電圧ＶＰＰを（ＶＤＤ−ＶｔＮ）以下にしないようにしている。
【００２１】
以上のように構成されたパワーオンリセット信号発生装置は、通常モード、ディープパワーダウンモードにそれぞれ切り替わると、次のようにしてＶＤＤパワーオンリセット信号ＰＯＮ１及びＶＰＰパワーオンリセット信号ＰＯＮ２を発生する。
【００２２】
図２は、ＤＰＭ信号、電源電圧ＶＤＤ、昇圧疑似電源電圧ＶＰＰ、ＶＤＤパワーオンリセット信号ＰＯＮ１及びＶＰＰパワーオンリセット信号ＰＯＮ２のタイミングチャートである。
【００２３】
（通常モード：電源投入時）
電源が投入されると、電源電圧ＶＤＤ及びＤＰＭ信号が次第に大きくなる。電源電圧ＶＤＤが所定レベルＶＤＤＬ１を超えると、ＶＤＤレベル用パワーオン回路１０はハイレベルの信号を出力する。この結果、出力端子ＰＯＮ１から出力されるＶＤＤパワーオンリセット信号ＰＯＮ１は、ハイレベルからローレベルに変化する。これにより、内部電源発生回路、電源電圧発生回路５の電位レベル不定節点や論理不定回路が初期化される。
【００２４】
（通常モード：時刻Ｔ１）
時刻Ｔ１になると、電源電圧ＶＤＤ及びＤＰＭ信号が完全に立ち上がる。このとき、昇圧疑似電源電圧ＶＰＰはまだゼロであるので、Ｎチャンネル型ＭＯＳトランジスタＱＮはオフのままである。よって、接続点Ｎ２の電位はゼロ（ローレベル）であるから、インバータ２１、２２を介してＮＡＮＤ回路３１に入力される信号もローレベルである。一方、ＶＤＤレベル用パワーオン回路１０からＮＡＮＤ回路３１に入力される信号は上述のようにハイレベルである。よって、ＮＡＮＤ回路３１はハイレベルの信号を出力するので、端子ＰＯＮ２からはハイレベルのＶＰＰパワーオンリセット信号ＰＯＮ２が出力される。
【００２５】
時刻Ｔ１を経過すると、電源電圧ＶＤＤによって昇圧される疑似電圧ＶＰＰが次第に大きくなり、Ｎチャンネル型ＭＯＳトランジスタＱＮがオンになる。すると、コンデンサＣに電荷が蓄積され、接続点Ｎ２の電位が次第に大きくなる。
【００２６】
（通常モード：時刻Ｔ２）
時刻Ｔ２になると、昇圧疑似電源電圧ＶＰＰが所定レベルＶＰＰＬ１を超え、コンデンサＣ２の電位がハイレベルになる。
【００２７】
この結果、ＮＡＮＤ回路３１の他方の入力端子には、インバータ２１、２２を介して、このハイレベルの信号が供給される。なお、ＮＡＮＤ回路３１の一方の入力端子には、上述のようにＶＤＤレベル用パワーオン回路１０からハイレベルの信号が入力されている。よって、ＮＡＮＤ回路３１はローレベル信号を出力するので、端子ＰＯＮ２からはローレベルに変化したＶＰＰパワーオンリセット信号ＰＯＮ２が出力される。以上のように、昇圧疑似電源電圧ＶＰＰが所定レベルＶＰＰＬ１を超えると、ＶＰＰパワーオンリセット信号ＰＯＮ２がハイレベルからローレベルに変化する。
【００２８】
このとき、ＮＡＮＤ回路３２の一方の入力端子には、インバータ４１からハイレベルの信号が入力される。また、ＮＡＮＤ回路３２の他方の入力端子には、通常モードであることを示すハイレベルのＤＰＭ信号が入力される。よって、ＮＡＮＤ回路３２はローレベルの信号を出力するので、Ｐチャンネル型ＭＯＳトランジスタＱＰはオンになる。
【００２９】
さらに、時刻Ｔ２を経過すると、昇圧疑似電源電圧ＶＰＰは完全に立ち上がると共に、接続点Ｎ２の電位も最大になる。
【００３０】
（ディープパワーダウンモード：時刻Ｔ３）
時刻Ｔ３になると、ＤＰＭ信号はハイレベルからローレベルに変化して、ディープパワーダウンモードに移行する。これにより、ＮＡＮＤ回路３２はハイレベルの信号を出力するので、Ｐチャンネル型ＭＯＳトランジスタＱＰはオフになる。
【００３１】
一方、ＤＰＭ信号がローレベルになると、昇圧疑似電源電圧発生回路７は昇圧疑似電源電圧ＶＰＰを発生しなくなり、リーク電流が発生することから、昇圧疑似電源電圧ＶＰＰが低下し始める。そして、Ｎチャンネル型ＭＯＳトランジスタＱＮがオフになり、Ｐチャンネル型ＭＯＳトランジスタＱＰは既にオフであるので、コンデンサＣが抵抗Ｒを介して放電する結果、接続点Ｎ２の電位も次第に低下する。
【００３２】
なお、電源電圧ＶＤＤと昇圧疑似電源電圧ＶＰＰの間にはＮチャンネル型ＭＯＳトランジスタＱＮ２が設けられているので、昇圧疑似電源電圧ＶＰＰは所定レベル（ＶＤＤ−ＶｔＮ）以下にならないようになっている。
【００３３】
（ディープパワーダウンモード：時刻Ｔ４）
昇圧疑似電源電圧ＶＰＰ及び接続点Ｎ２の電位が共に低下して、時刻Ｔ４になると、接続点Ｎ２の電位はローレベルになる。よって、ＮＡＮＤ回路３１の他方の入力端子には、インバータ２１、２２を介して、ローレベルの信号が入力される。また、ＮＡＮＤ回路３１の他方の端子には、上述のようにＶＤＤレベル用パワーオン回路１０からハイレベルの信号が入力されている。このため、ＮＡＮＤ回路３１はハイレベルの信号を出力するので、端子ＰＯＮ２からハイレベルに変化したＶＰＰパワーオンリセット信号ＰＯＮ２が出力される。
【００３４】
以上のように、パワーオンリセット信号発生装置は、ディープパワーダウンモードに移行すると、通常モードのときにローレベルになっていたＶＰＰパワーオンリセット信号ＰＯＮ２を立ち上げるようにしている。
【００３５】
（通常モード：時刻Ｔ５）
時刻Ｔ５になると、ＤＰＭ信号がローレベルからハイレベルになり、再び通常モードに移行する。すると、昇圧疑似電源電圧発生回路７は昇圧疑似電源電圧ＶＰＰを発生するので、昇圧疑似電源電圧ＶＰＰは次第に大きくなる。そして、Ｎチャンネル型ＭＯＳトランジスタＱＮがオンになり、接続点Ｎ２の電位も次第に大きくなる。
【００３６】
（通常モード：時刻Ｔ６）
時刻Ｔ６になると、昇圧疑似電源電圧ＶＰＰは所定レベルＶＰＰＬ１に達し、接続点Ｎ２の電位がハイレベルになる。よって、ＮＡＮＤ回路３１には、インバータ２１、２２を介して、ハイレベルの信号が入力される。ＮＡＮＤ回路３１は、ＶＤＤレベル用パワーオン回路１０からのハイレベルの信号と、インバータ２２からのハイレベルの信号と、に基づき、ローレベルの信号を出力する。よって、端子ＰＯＮ２から出力されるＶＰＰパワーオンリセット信号ＰＯＮ２はハイレベルからローレベルに変化する。
【００３７】
すなわち、上記パワーオンリセット信号発生装置は、ディープパワーダウンモードから通常モードに復帰すると、電源投入時と同様に、昇圧疑似電源電圧発生回路７の電位レベル不定節点や論理不定回路等の初期化を行う。
【００３８】
以上のように、本発明の実施の形態に係るパワーオンリセット信号発生装置は、通常モードからディープパワーダウンモードに移行したときに、ＮＡＮＤ回路３２によってＰチャンネル型ＭＯＳトランジスタＱＰをオフにする。これにより、上記パワーオンリセット信号発生装置は、接続点Ｎ２のラッチを解除して放電し、ローレベルになっていたＶＰＰパワーオンリセット信号ＰＯＮ２を立ち上げるようにしている。
【００３９】
この結果、パワーオンリセット信号発生装置は、再び通常モードに復帰する場合でも、接続点Ｎ２の電圧をローレベルからハイレベルに変化させることができるので、立ち上がっていたＶＰＰパワーオンリセット信号ＰＯＮ２をローレベルにさせて、再度、昇圧疑似電源電圧発生回路７の電位レベル不定節点や論理不定回路等の初期化を行うことができる。
【００４０】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施の形態に係るパワーオンリセット信号発生装置の構成を示す図である。
【図２】ＤＰＭ信号、電源電圧ＶＤＤ、昇圧疑似電源電圧ＶＰＰ、ＶＤＤパワーオンリセット信号ＰＯＮ１及びＶＰＰパワーオンリセット信号ＰＯＮ２のタイミングチャートである。
【符号の説明】
【００４２】
５  電源電圧発生回路
７  昇圧疑似電源電圧発生回路
１０  ＶＤＤレベル用パワーオン回路
１１，２１，１３，２１，２２，４１，４２  インバータ
ＱＮ，ＱＮ２  Ｎチャンネル型ＭＯＳトランジスタ
ＱＰ  Ｐチャンネル型ＭＯＳトランジスタ
３１，３２  ＮＡＮＤ回路
Ｃ  コンデンサ
Ｒ  抵抗
【図１】
2008301420.tif 000003
【図２】
2008301420.tif 000004