(57)【要約】【課題】一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供する。【解決手段】ゲート電極３０は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとを有している。ゲート電極３０の側面３１には、Ｎ型及びＰ型ゲート部分の境界領域ＢＲに切り欠き部３３が設けられている。Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける第１活性領域の直上の部分の幅よりも小さく設定されている。コンタクトプラグ４０は、Ｎ型及びＰ型ゲート部分の上面と、ゲート電極３０の側面３１の切り欠き部３３が形成されている領域とに接触している。【選択図】図４
2008288402.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に第１及び第２活性領域を区画する素子分離構造と、
前記第１活性領域にソース・ドレイン領域を有する第１導電型の第１ＭＩＳトランジスタと、
前記第２活性領域にソース・ドレイン領域を有する第２導電型の第２ＭＩＳトランジスタと、
前記第１及び第２ＭＩＳトランジスタに共通して設けられたゲート電極に接触するコンタクトプラグと
を備え、
前記ゲート電極は、
前記第１活性領域の上方に位置するとともに前記第１導電型の不純物を含み、前記第１ＭＩＳトランジスタのゲートとして機能する第１ゲート部分と、
前記第２活性領域の上方に位置するとともに前記第２導電型の不純物を含み、前記第２ＭＩＳトランジスタのゲートとして機能する第２ゲート部分と
を有し、
前記第１及び第２ゲート部分は、前記第１及び第２活性領域の間の前記素子分離構造上で互いに接触しており、
前記ゲート電極の一方の側面には、前記第１及び第２ゲート部分の境界領域に切り欠き部が設けられており、
前記第１ゲート部分の前記一方の側面における前記切り欠き部が形成されている領域と、前記第１ゲート部分の他方の側面との間の最短距離は、前記第１ゲート部分における前記第１活性領域の直上の部分の幅よりも小さく設定されており、
前記コンタクトプラグは、前記境界領域において、前記第１及び第２ゲート部分の上面と、前記一方の側面における前記切り欠き部が形成されている領域とに接触している、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記第２ゲート部分の前記一方の側面における前記切り欠き部が形成されている領域と、前記第２ゲート部分の他方の側面との間の最短距離は、前記第２ゲート部分における前記第２活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記ゲート電極の前記他方の側面には、前記切り欠き部と対向する第２切り欠き部が前記境界領域に設けられており、
前記コンタクトプラグは、前記境界領域において、前記第１及び第２ゲート部分の上面と、前記一方の側面における前記切り欠き部が形成されている領域と、前記他方の側面における前記第２切り欠き部が形成されている領域とに接触している、半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記ゲート電極の他方の側面には、前記切り欠き部と対向する突出部が前記境界領域に設けられており、
前記突出部の突出距離は、前記第１ゲート部分における前記第１活性領域の直上の部分の幅及び前記第２ゲート部分における前記第２活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
【請求項５】
半導体基板と、
前記半導体基板に第１及び第２活性領域を区画する素子分離構造と、
前記第１活性領域にソース・ドレイン領域を有する第１導電型の第１ＭＩＳトランジスタと、
前記第２活性領域にソース・ドレイン領域を有する第２導電型の第２ＭＩＳトランジスタと、
前記第１及び第２ＭＩＳトランジスタに共通して設けられたゲート電極に接触するコンタクトプラグと
を備え、
前記ゲート電極は、
前記第１活性領域の上方に位置するとともに前記第１導電型の不純物を含み、前記第１ＭＩＳトランジスタのゲートとして機能する第１ゲート部分と、
前記第２活性領域の上方に位置するとともに前記第２導電型の不純物を含み、前記第２ＭＩＳトランジスタのゲートとして機能する第２ゲート部分と
を有し、
前記第１及び第２ゲート部分は、前記第１及び第２活性領域の間の前記素子分離構造上で互いに接触しており、
前記ゲート電極には、前記第１及び第２ゲート部分の境界領域に、当該ゲート電極の厚さ方向に貫通する貫通孔が設けられており、
前記貫通孔によって露出する前記ゲート電極の内側面のうちの前記第１ゲート部分の側面と、前記第１ゲート部分の一方の外側面との間の最短距離と、当該内側面のうちの前記第１ゲート部分の側面と、前記第１ゲート部分の他方の外側面との間の最短距離とを足し合わせた値は、前記第１ゲート部分における前記第１活性領域の直上の部分の幅よりも小さく設定されており、
前記コンタクトプラグは、前記境界領域において、前記第１及び第２ゲート部分の上面と前記内側面とに接触している、半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記貫通孔によって露出する前記ゲート電極の内側面のうちの前記第２ゲート部分の側面と、前記第２ゲート部分の一方の外側面との間の最短距離と、当該内側面のうちの前記第２ゲート部分の側面と、前記第２ゲート部分の他方の外側面との間の最短距離とを足し合わせた値は、前記第２ゲート部分における前記第２活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
【請求項７】
請求項５に記載の半導体装置であって、
前記ゲート電極の一方及び他方の外側面の少なくとも一方には、前記境界領域に突出部が設けられており、
前記突出部の突出距離は、前記第１ゲート部分における前記第１活性領域の直上の部分の幅及び前記第２ゲート部分における前記第２活性領域の直上の部分の幅よりも小さく設定されている、半導体装置。
【請求項８】
請求項１乃至請求項７のいずれか一つに記載の半導体装置であって、
前記ゲート電極の上面における前記コンタクトプラグとの接触部分は凹んでいる、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
従来からＭＩＳトランジスタを備える半導体装置に関して様々な技術が提案されている。例えば、特許文献１〜８には、Ｐ型ＭＯＳトランジスタにおけるＰ型不純物を含むゲート電極と、Ｎ型ＭＯＳトランジスタにおけるＮ型不純物を含むゲート電極との間の不純物の相互拡散を防止する技術が提案されている。
【０００３】
【特許文献１】特開平６−１０４２５９号公報
【特許文献２】特開２００２−７６１３９号公報
【特許文献３】特開平７−８６４２１号公報
【特許文献４】特開平５−１９８６８６号公報
【特許文献５】特開平２−２３９６５６号公報
【特許文献６】特開平８−１０７１５３号公報
【特許文献７】特開平１０−１２７４５号公報
【特許文献８】特開平８−２６４６６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
さて、上述のような異なる導電型の不純物を含む２つのゲート電極を備える半導体装置においては、当該２つのゲート電極の両方に接触するコンタクトプラグが形成されることがある。このような半導体装置においては、一方のゲート電極中の不純物が他方のゲート電極に拡散することを防止するとともに、これらのゲート電極とコンタクトプラグとの接触抵抗を低減させることが望まれる。
【０００５】
そこで、本発明は上述の点に鑑みて成されたものであり、一方のゲート電極中の不純物が他方のゲート電極に拡散することを抑制するとともに、当該ゲート電極とコンタクトプラグとの接触抵抗を低減することが可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
この発明の一実施形態に係る半導体装置は、素子分離構造によって第１及び第２活性領域が区画された半導体基板を備えている。第１活性領域にはＮ型ＭＩＳトランジスタのソース・ドレイン領域が形成されており、第２活性領域にはＰ型ＭＩＳトランジスタのソース・ドレイン領域が形成されている。Ｎ型及びＰ型ＭＩＳトランジスタは、それらに共通のゲート電極を備えている。ゲート電極にはコンタクトプラグが接触している。ゲート電極は、第１活性領域の上方に位置するとともにＮ型不純物を含み、Ｎ型ＭＩＳトランジスタのゲートとして機能するＮ型ゲート部分と、第２活性領域の上方に位置するとともにＰ型不純物を含み、Ｐ型ＭＩＳトランジスタのゲートとして機能するＰ型ゲート部分とを有している。Ｎ型及びＰ型ゲート部分は、第１及び第２活性領域の間の素子分離構造上で互いに接触している。ゲート電極の一方の側面には、Ｎ型及びＰ型ゲート部分の境界領域に切り欠き部が設けられている。Ｎ型ゲート部分の一方の側面における切り欠き部が形成されている領域と、Ｎ型ゲート部分の他方の側面との間の最短距離は、Ｎ型ゲート部分における第１活性領域の直上の部分の幅よりも小さく設定されている。また、Ｐ型ゲート部分の一方の側面における切り欠き部が形成されている領域と、Ｐ型ゲート部分の他方の側面との間の最短距離は、Ｐ型ゲート部分における第２活性領域の直上の部分の幅よりも小さく設定されている。そして、コンタクトプラグは、上記境界領域において、Ｎ型及びＰ型ゲート部分の上面と、ゲート電極の一方の側面における切り欠き部が形成されている領域とに接触している。
【発明の効果】
【０００７】
この発明の一実施形態に係る半導体装置によれば、Ｎ型ゲート部分の一方の側面における切り欠き部が形成されている領域と、Ｎ型ゲート部分の他方の側面との間の最短距離が、Ｎ型ゲート部分における第１活性領域の直上の部分の幅よりも小さく設定されているため、Ｐ型ゲート部分内のＰ型不純物が、Ｎ型ゲート部分における第１活性領域の直上の部分、つまりＮ型ＭＩＳトランジスタのチャネル領域の直上の部分に拡散しにくくなる。したがって、Ｎ型ＭＩＳトランジスタの性能劣化を抑制することができる。
【０００８】
また、Ｐ型ゲート部分の一方の側面における切り欠き部が形成されている領域と、Ｐ型ゲート部分の他方の側面との間の最短距離が、Ｐ型ゲート部分における第２活性領域の直上の部分の幅よりも小さく設定されているため、Ｎ型ゲート部分内のＮ型不純物が、Ｐ型ゲート部分における第２活性領域の直上の部分、つまりＰ型ＭＩＳトランジスタのチャネル領域の直上の部分に拡散しにくくなる。したがって、Ｐ型ＭＩＳトランジスタの性能劣化を抑制することができる。
【０００９】
さらに、コンタクトプラグは、Ｎ型及びＰ型ゲート部分の境界領域において、Ｎ型及びＰ型ゲート部分の上面だけではなく、ゲート電極の一方の側面における切り欠き部が形成されている領域にも接触しているため、コンタクトプラグとゲート電極との間の接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１は本発明の実施の形態１に係る半導体装置の構造を示す上面図である。図２は図１中の矢視Ａ−Ａにおける断面図を、図３は図１中の矢視Ｂ−Ｂにおける断面図をそれぞれ示している。なお図１では、説明の便宜上、図２，３中の層間絶縁膜５０及び配線６０の記載を省略している。
【００１１】
図１〜３に示されるように、本実施の形態１に係る半導体装置は、例えばＰ型のシリコン基板である半導体基板１を備えている。半導体基板１には、Ｎ型ＭＩＳトランジスタＮＭＴが形成される活性領域ＡＲＮと、Ｐ型ＭＩＳトランジスタＰＭＴが形成される活性領域ＡＲＰとを当該半導体基板１に区画する素子分離構造２が形成されている。素子分離構造２は例えばシリコン酸化膜から成る。Ｎ型ＭＩＳトランジスタＮＭＴは例えばＮ型ＭＯＳトランジスタであって、Ｐ型ＭＩＳトランジスタＰＭＴは例えばＰ型ＭＯＳトランジスタである。本実施の形態１では、Ｎ型ＭＩＳトランジスタＮＭＴとＰ型ＭＩＳトランジスタＰＭＴとでインバータ回路を構成している。
【００１２】
活性領域ＡＲＮ，ＡＲＰの上面内には、それぞれＰ型ウェル領域３及びＮ型ウェル領域４が形成されている。Ｐ型ウェル領域３上にはＮ型ＭＩＳトランジスタＮＭＴのゲート絶縁膜１２が形成されており、Ｎ型ウェル領域４上にはＰ型ＭＩＳトランジスタＰＭＴのゲート絶縁膜２２が形成されている。
【００１３】
半導体基板１上には、Ｎ型ＭＩＳトランジスタＮＭＴと、Ｐ型ＭＩＳトランジスタＰＭＴとに共通のゲート電極３０が形成されている。ゲート電極３０は、少なくとも、活性領域ＡＲＮ上から活性領域ＡＲＰ上まで延在している。したがって、ゲート電極３０は、活性領域ＡＲＮ上にゲート絶縁膜１２を介して、活性領域ＡＲＰ上にゲート絶縁膜２２を介してそれぞれ形成されており、さらに活性領域ＡＲＮと活性領域ＡＲＰとの間の素子分離構造２上に形成されている。
【００１４】
ゲート電極３０は、Ｎ型不純物を含むＮ型ゲート部分３０Ｎと、Ｐ型不純物を含むＰ型ゲート部分３０Ｐとで構成されている。Ｎ型ゲート部分３０ＮはＮ型ＭＩＳトランジスタＮＭＴのゲートとして機能し、Ｐ型ゲート部分３０ＰはＰ型ＭＩＳトランジスタＰＭＴのゲートとして機能する。Ｎ型ゲート部分３０Ｎは、活性領域ＡＲＮ上から、活性領域ＡＲＮ，ＡＲＰ間の素子分離構造２上まで延在している。Ｐ型ゲート部分３０Ｐは、活性領域ＡＲＰ上から、活性領域ＡＲＮ，ＡＲＰ間の素子分離構造２上まで延在している。そして、Ｎ型ゲート部分３０Ｎと、Ｐ型ゲート部分３０Ｐとが、活性領域ＡＲＮ，ＡＲＰ間の素子分離構造２上で互いに接触している。つまり、ゲート電極３０では、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界が、活性領域ＡＲＮ，ＡＲＰ間の素子分離構造２上に存在している。
【００１５】
ゲート電極３０は、その上端部に、コバルトシリサイド等から成るシリサイド膜（図示せず）を有している。ゲート電極３０は、シリサイド膜以外の部分はポリシリコンで形成されている。ゲート電極３０の側面には、例えばシリコン窒化膜から成るサイドウォール３８が形成されている。
【００１６】
Ｐ型ウェル領域３の上面内には、Ｎ型ＭＩＳトランジスタＮＭＴの２つのソース・ドレイン領域１１が互いに対向するように形成されている。そして、Ｎ型ゲート部分３０Ｎは、２つのソース・ドレイン領域１１の間のＰ型ウェル領域３上にゲート絶縁膜１２を介して形成されている。一方で、Ｎ型ウェル領域４の上面内には、Ｐ型ＭＩＳトランジスタＰＭＴの２つのソース・ドレイン領域２１が互いに対向するように形成されている。そして、Ｐ型ゲート部分３０Ｐは、２つのソース・ドレイン領域２１の間のＮ型ウェル領域４上にゲート絶縁膜２２を介して形成されている。
【００１７】
半導体基板１上には、ゲート絶縁膜１２，２２、ゲート電極３０及び素子分離構造２を覆って層間絶縁膜５０が形成されている。層間絶縁膜５０は例えばシリコン酸化膜から成る。層間絶縁膜５０内には、その上面からゲート電極３０に達するコンタクトプラグ４０が形成されている。コンタクトプラグ４０は、例えばポリシリコンから成り、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面と、それらの側面とに接触している。また層間絶縁膜５０には、その上面からソース・ドレイン領域１１に達するコンタクトプラグ４２と、その上面からソース・ドレイン領域２１に達するコンタクトプラグ４１とが形成されている。そして、層間絶縁膜５０上にはコンタクトプラグ４０と接触して配線６０が形成されている。配線６０は例えばアルミニウムから成る。なお、図示していないが、層間絶縁膜５０上には、コンタクトプラグ４１，４２にそれぞれ接触する複数の配線も形成されている。
【００１８】
次に、本実施の形態１に係るゲート電極３０の構造について詳細に説明する。図４はゲート電極３０における、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界領域ＢＲを拡大して示す上面図である。図４に示されるように、ゲート電極３０の一方の側面３１には、境界領域ＢＲに切り欠き部３３が形成されている。また、側面３１と対向する、ゲート電極３０の他方の側面３２には、切り欠き部３３と対向するように境界領域ＢＲに切り欠き部３４が形成されている。これにより、ゲート電極３０では、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界領域ＢＲにおいてその幅が狭くなっている。ゲート電極３０では、切り欠き部３３，３４が形成されている領域での幅はｄ２であって、それ以外の領域での幅はｄ１（＞ｄ２）である。以後、ゲート電極３０の側面３１のうち、Ｎ型ゲート部分３０Ｎの側面を「側面３１Ｎ」と呼び、Ｐ型ゲート部分３０Ｐの側面を「側面３１Ｐ」と呼ぶ。また、ゲート電極３０の側面３２のうち、Ｎ型ゲート部分３０Ｎの側面を「側面３２Ｎ」と呼び、Ｐ型ゲート部分３０Ｐの側面を「側面３２Ｐ」と呼ぶ。
【００１９】
本実施の形態１に係る半導体装置では、Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける、切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離はｄ２となっている。また、Ｎ型ゲート部分３０Ｎの側面３２Ｎにおける、切り欠き部３４が形成されている領域３２ＮＮと、Ｎ型ゲート部分３０Ｎの側面３１Ｎとの間の最短距離もｄ２となっている。したがって、Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける、切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅、つまりｄ１よりも小さくなっている。同様に、Ｎ型ゲート部分３０Ｎの側面３２Ｎにおける、切り欠き部３４が形成されている領域３２ＮＮと、Ｎ型ゲート部分３０Ｎの側面３１Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅よりも小さくなっている。
【００２０】
また、本実施の形態１では、Ｐ型ゲート部分３０Ｐの側面３１Ｐにおける、切り欠き部３３が形成されている領域３１ＰＰと、Ｐ型ゲート部分３０Ｐの側面３２Ｐとの間の最短距離はｄ２となっており、Ｐ型ゲート部分３０Ｐの側面３２Ｐにおける、切り欠き部３４が形成されている領域３２ＰＰと、Ｐ型ゲート部分３０Ｐの側面３１Ｐとの間の最短距離もｄ２となっている。したがって、Ｐ型ゲート部分３０Ｐの側面３１Ｐにおける、切り欠き部３３が形成されている領域３１ＰＰと、Ｐ型ゲート部分３０Ｐの側面３２Ｐとの間の最短距離は、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅、つまりｄ１よりも小さくなっている。同様に、Ｐ型ゲート部分３０Ｐの側面３２Ｐにおける、切り欠き部３４が形成されている領域３２ＰＰと、Ｐ型ゲート部分３０Ｐの側面３１Ｐとの間の最短距離は、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さくなっている。
【００２１】
また、本実施の形態１では、図２に示されるように、ゲート電極３０の上面には、境界領域ＢＲに凹部３５が形成されている。具体的には、ゲート電極３０のうち、幅が狭くなっている部分の上面、つまり切り欠き部３３，３４が形成されている部分の上面が、他の部分の上面よりも凹んでいる。そして、この凹部３５には、コンタクトプラグ４０が充填されている。
【００２２】
また、本実施の形態１では、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面と、Ｎ型ゲート部分３０Ｎの側面３１Ｎ，３２Ｎと、Ｐ型ゲート部分３０Ｐの側面３１Ｐ，３２Ｐとに接触している。したがって、コンタクトプラグ４０は、ゲート電極３０の一方の側面３１における切り欠き部３３が形成されている領域（領域３１ＮＮ，３１ＰＰ）と、ゲート電極３０の他方の側面３２における切り欠き部３４が形成されている領域（領域３２ＮＮ，３２ＰＰ）とに接触している。後述するように、コンタクトプラグ４０を充填するコンタクトホールを層間絶縁膜５０に形成する際には、ゲート電極３０の側面のサイドウォール３８の上端部が除去される。その結果、図３に示されるように、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの側面がサイドウォール３８から部分的に露出し、当該露出した側面にコンタクトプラグ４０が接触するようになる。
【００２３】
次に、本実施の形態１に係る半導体装置の製造方法について説明する。図５〜１７は本実施の形態１に係る半導体装置の製造方法を工程順に示す図である。図６〜９，１１，１３，１６は図１中の矢視Ａ−Ａに相当する位置での断面図であって、図１７は図１中の矢視Ｂ−Ｂに相当する位置での断面図である。そして、図５，１０，１２は、それぞれ図６，１１，１３に示される構造の上面図である。
【００２４】
まず図５，６に示されるように、半導体基板１に素子分離構造２、Ｐ型ウェル領域３、Ｎ型ウェル領域４、ゲート絶縁膜１２，２２を形成する。そして、ゲート電極３０となる導電膜１３０を全面に形成する。導電膜１３０は例えばポリシリコンから成る。
【００２５】
次に図７に示されるように、活性領域ＡＲＰ上の導電膜１３０を露出する開口パターンを有するレジスト１３５を導電膜１３０上に形成する。そして、得られた構造に対して、その上方からレジスト１３５をマスクに用いてＰ型不純物１３６Ｐを例えばイオン注入法で導入する。その後、レジスト１３５を除去する。続いて、図８に示されるように、活性領域ＡＲＮ上の導電膜１３０を露出する開口パターンを有するレジスト１３７を導電膜１３０上に形成する。そして、得られた構造に対して、その上方からレジスト１３７をマスクに用いてＮ型不純物１３８Ｎを例えばイオン注入法で導入する。そして、レジスト１３７を除去する。これにより、図９に示されるように、導電膜１３０では、活性領域ＡＲＮ上の部分１３０ＮがＮ型不純物を含むようになり、活性領域ＡＲＰ上の部分１３０ＰがＰ型不純物を含むようになる。
【００２６】
次に、全面にレジスト１４０を形成する。そして、写真製版技術を用いてレジスト１４０を所定形状にパターンニングする。これにより、図１０，１１に示されるように、後の工程で形成されるゲート電極３０と同様の形状を有するレジスト１４０が完成する。このとき、レジスト１４０における幅の狭い部分は、パターンニング時の膜減りにより、その上面が他の部分の上面よりも凹み、レジスト１４０の上面には凹部１４１が形成される。
【００２７】
次に、レジスト１４０をマスクに用いて導電膜１３０をエッチングする。これにより、図１２，１３に示されるように、Ｎ型ＭＩＳトランジスタＮＭＴとＰ型ＭＩＳトランジスタＰＭＴとに共通のゲート電極３０が半導体基板１上に形成される。このとき、エッチング時の膜減りにより、ゲート電極３０の境界領域ＢＲにおける幅の狭い部分の上面に凹部３５が形成される。
【００２８】
次に、Ｐ型ウェル領域３に対して比較的低濃度でＮ型不純物をイオン注入し、ソース・ドレイン領域１１の一部となるＮ型エクステンション領域を形成する。このとき、Ｎ型ゲート部分３０ＮにもＮ型不純物が導入される。そして、Ｎ型ウェル領域４に対して比較的低濃度でＰ型不純物をイオン注入し、ソース・ドレイン領域２１の一部となるＰ型エクステンション領域を形成する。このとき、Ｐ型ゲート部分３０ＰにもＰ型不純物が導入される。
【００２９】
次に図１４に示されるように、ゲート電極３０の側面にサイドウォール３８を形成する。このとき、ゲート電極３０の切り欠き部３３，３４にはサイドウォール３８が充填される。続いて、Ｐ型ウェル領域３に対して比較的高濃度でＮ型不純物をイオン注入する。このとき、Ｎ型ゲート部分３０ＮにもＮ型不純物が導入される。続いて、Ｎ型ウェル領域４に対して比較的高濃度でＰ型不純物をイオン注入する。このとき、Ｐ型ゲート部分３０ＰにもＰ型不純物が導入される。これにより、図１５に示されるように、ソース・ドレイン領域１１，２１が完成する。
【００３０】
次に、全面に層間絶縁膜５０を形成する。そして、図１６，１７に示されるように、層間絶縁膜５０内にその厚さ方向の貫通するコンタクトホール５５を形成する。このコンタクトホール５５は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界領域ＢＲを露出している。したがって、ゲート電極３０の幅の狭い部分はコンタクトホール５５によって露出している。コンタクトホール５５を形成する際には、図１７に示されるように、サイドウォール３８の上端部が削られて、ゲート電極３０の側面が部分的に露出するようになる。
【００３１】
なお、コンタクトプラグ４１，４２が充填される、ソース・ドレイン領域１１，２１に達するコンタクトホールについては、コンタクトホール５５の形成と同時に層間絶縁膜５０に形成しても良いし、その前の工程あるいは後の工程で層間絶縁膜５０に形成しても良い。
【００３２】
次に、コンタクトホール５５を充填するコンタクトプラグ４０と、ソース・ドレイン領域１１に達するコンタクトホールを充填するコンタクトプラグ４２と、ソース・ドレイン領域２１に達するコンタクトホールを充填するコンタクトプラグ４１とを形成する。そして、層間絶縁膜５０上に、コンタクトプラグ４０に接触する配線６０と、コンタクトプラグ４１に接触する配線と、コンタクトプラグ４２に接触する配線とを形成する。これにより、図１〜３に示される半導体装置が完成する。
【００３３】
以上のように、本実施の形態１に係る半導体装置では、Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける切り欠き部３３が形成されている領域３１ＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅、言い換えれば、Ｎ型ＭＩＳトランジスタＮＭＴのチャネル領域の直上の部分の幅よりも小さく設定されている。また、Ｎ型ゲート部分３０Ｎの側面３２Ｎにおける切り欠き部３４が形成されている領域３２ＮＮと、Ｎ型ゲート部分３０Ｎの側面３１Ｎとの間の最短距離が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅よりも小さく設定されている。このように、Ｎ型ゲート部分３０Ｎでは、境界領域ＢＲにおいてその幅が狭くなっているため、Ｐ型ゲート部分３０ＰのＰ型不純物が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分に拡散しにくくなる。よって、Ｎ型ＭＩＳトランジスタＮＭＴの性能劣化を抑制することができる。
【００３４】
さらに、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面だけではなく、ゲート電極３０の一方の側面３１における切り欠き部３３が形成されている領域にも接触しているため、コンタクトプラグ４０とゲート電極３０との接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
【００３５】
これに対して、本実施の形態１とは異なり、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとを完全に分離した場合には、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの間での不純物の相互拡散は防止できるが、ゲート電極３０とコンタクトプラグ４０との接触面積が減少し、それらの間の接触抵抗が増大する。
【００３６】
また、本実施の形態１とは異なり、境界領域ＢＲにおけるゲート電極３０の側面３１，３２のいずれか一方にコンタクトパッドを設けることによって、ゲート電極３０とコンタクトプラグ４０との接触抵抗を低減することはできるが、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの間での不純物の相互拡散を抑制することはできない。
【００３７】
本実施の形態１では、境界領域ＢＲにおけるゲート電極３０の形状を工夫するとともに、当該ゲート電極３０とコンタクトプラグ４０との接触方法を工夫することによって、Ｐ型ゲート部分３０ＰのＰ型不純物が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分に拡散しにくくなるとともに、コンタクトプラグ４０とゲート電極３０との間の接触抵抗を低減することができる。
【００３８】
同様に、本実施の形態１に係る半導体装置では、Ｐ型ゲート部分３０Ｐの一方の側面３１Ｐにおける切り欠き部３３が形成されている領域３１ＰＰと、Ｐ型ゲート部分３０Ｐの他方の側面３２Ｐとの間の最短距離が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅、言い換えれば、Ｐ型ＭＩＳトランジスタＰＭＴのチャネル領域の直上の部分の幅よりも小さく設定されている。また、Ｐ型ゲート部分３０Ｐの側面３２Ｐにおける切り欠き部３４が形成されている領域３２ＰＰと、Ｐ型ゲート部分３０Ｐの側面３１Ｐとの間の最短距離が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さく設定されている。このように、Ｐ型ゲート部分３０Ｐでは、境界領域ＢＲにおいてその幅が狭くなっているため、Ｎ型ゲート部分３０ＮのＮ型不純物が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分に拡散しにくくなる。よって、Ｐ型ＭＩＳトランジスタＰＭＴの性能劣化を抑制することができる。
【００３９】
また、本実施の形態１では、ゲート電極３０の他方の側面３２には、切り欠き部３３に対向して切り欠き部３４が境界領域ＢＲに形成されている。そして、コンタクトプラグ４０は、ゲート電極３０の他方の側面３２における切り欠き部３４が形成されている領域にも接触している。したがって、コンタクトプラグ４０とゲート電極３０との間の接触面積をさらに増大することができ、それらの間の接触抵抗をさらに低減することができる。
【００４０】
さらに、切り欠き部３３，３４を設けることによって、境界領域ＢＲにおいてはゲート電極３０の両側面が凹んでいる。そのため、活性領域ＡＲＮと活性領域ＡＲＰとの間の距離を小さく設定することができる。
【００４１】
上述のように、境界領域ＢＲにおけるゲート電極３０の側面にコンタクトパッドを設けると、活性領域ＡＲＮ，ＡＲＰの間の素子分離構造２上にコンタクトパッドが位置するようになる。この場合には、コンタクトパッドのゲート電位が活性領域ＡＲＮ，ＡＲＰに影響を与えないように、コンタクトパッドと活性領域ＡＲＮとの間の距離、及びコンタクトパッドと活性領域ＡＲＰとの間の距離を十分に確保する必要がある。したがって、活性領域ＡＲＮと活性領域ＡＲＰとを近づけて配置することは困難である。
【００４２】
本実施の形態１では、境界領域ＢＲにおいてゲート電極３０の両側面が凹んでいるため、ゲート電極３０のうち活性領域ＡＲＮ，ＡＲＰの間の素子分離構造２上に位置する部分のゲート電位が活性領域ＡＲＮ，ＡＲＰに与える影響を低減でき、活性領域ＡＲＮと活性領域ＡＲＰとの間の距離を小さく設定することができる。その結果、本半導体装置の微細化が可能となる。
【００４３】
また、本実施の形態１では、ゲート電極３０の上面におけるコンタクトプラグ４０の接触部分が凹んでいるため、ゲート電極３０とコンタクトプラグ４０との接触面積をさらに大きくすることができ、それらの間の接触抵抗をさらに低減することができる。
【００４４】
実施の形態２．
図１８は本発明の実施の形態２に係る半導体装置の構造を示す上面図であり、図１９は図１８中の矢視Ｂ−Ｂにおける断面図である。また図２０は本実施の形態２に係るゲート電極３０の構造を示す上面図である。本実施の形態２に係る半導体装置は、上述の実施の形態１に係る半導体装置において、境界領域ＢＲにおけるゲート電極３０の形状を変更したものである。以下に、実施の形態１に係る半導体装置との相違点を中心に、本実施の形態２に係る半導体装置について説明する。
【００４５】
図２０に示されるように、本実施の形態２では、ゲート電極３０の一方の側面３１には、境界領域ＢＲに切り欠き部１３３が形成されている。また、側面３１と対向する、ゲート電極３０の他方の側面３２には、切り欠き部１３３と対向するように突出部１３４が境界領域ＢＲに形成されている。これにより、本実施の形態２に係るゲート電極３０は、Ｎ型ゲート部分３０ＮとＰ型ゲート部分３０Ｐとの境界領域ＢＲの部分が片側にずれて配置されたような形状となっている。
【００４６】
本実施の形態２に係る半導体装置では、Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける、切り欠き部１３３が形成されている領域３１ＮＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離はｄ３となっている。また、Ｐ型ゲート部分３０Ｐの側面３１Ｐにおける、切り欠き部１３３が形成されている領域３１ＰＰＰと、Ｐ型ゲート部分３０Ｐの側面３２Ｐとの間の最短距離もｄ３となっている。そして、ゲート電極３０では、片側にずれている部分の幅も、それ以外の部分の幅もｄ１となっており、ｄ１＞ｄ３に設定されている。したがって、Ｎ型ゲート部分３０Ｎの側面３１Ｎにおける、切り欠き部１３３が形成されている領域３１ＮＮＮと、Ｎ型ゲート部分３０Ｎの側面３２Ｎとの間の最短距離は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅、つまりｄ１よりも小さくなっている。同様に、Ｐ型ゲート部分３０Ｐの側面３１Ｐにおける、切り欠き部１３３が形成されている領域３１ＰＰＰと、Ｐ型ゲート部分３０Ｐの側面３２Ｐとの間の最短距離は、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さくなっている。
【００４７】
また、本実施の形態２では、ゲート電極３０の側面３２に形成された突出部１３４の突出距離はｄ４であって、ｄ４＜ｄ１に設定されている。したがって、突出部１３４の突出距離は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅及びＰ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さくなっている。
【００４８】
また、本実施の形態２では、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面と、Ｎ型ゲート部分３０Ｎの側面３１Ｎ，３２Ｎと、Ｐ型ゲート部分３０Ｐの側面３１Ｐ，３２Ｐとに接触している。したがって、コンタクトプラグ４０は、ゲート電極３０の一方の側面３１における切り欠き部１３３が形成されている領域（領域３１ＮＮＮ，３１ＰＰＰ）に接触している。ただし、コンタクトプラグ４０は、突出部１３４の先端部の上面及び側面には接触していない。
【００４９】
以上のような構造を有する本実施の形態２に係る半導体装置は、実施の形態１に係る半導体装置の製造方法と同様にして製造することができる。
【００５０】
このように、本実施の形態２に係る半導体装置では、Ｎ型ゲート部分３０Ｎの一方の側面３１Ｎにおける切り欠き部１３３が形成されている領域３１ＮＮＮと、Ｎ型ゲート部分３０Ｎの他方の側面３２Ｎとの間の最短距離が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅よりも小さく設定されている。したがって、Ｐ型ゲート部分３０ＰのＰ型不純物が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分に拡散しにくくなる。よって、Ｎ型ＭＩＳトランジスタＮＭＴの性能劣化を抑制することができる。
【００５１】
さらに、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面だけではなく、ゲート電極３０の一方の側面３１における切り欠き部１３３が形成されている領域にも接触しているため、コンタクトプラグ４０とゲート電極３０との接触面積を増大することができ、それらの間の接触抵抗を低減することができる。
【００５２】
また、本実施の形態２では、Ｐ型ゲート部分３０Ｐの一方の側面３１Ｐにおける切り欠き部１３３が形成されている領域３１ＰＰＰと、Ｐ型ゲート部分３０Ｐの他方の側面３２Ｐとの間の最短距離が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さく設定されている。したがって、Ｎ型ゲート部分３０ＮのＮ型不純物が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分に拡散しにくくなる。よって、Ｐ型ＭＩＳトランジスタＰＭＴの性能劣化を抑制することができる。
【００５３】
また、本実施の形態２では、境界領域ＢＲにおけるゲート電極３０の側面３２に設けられた突出部１３４の突出距離が小さいため、当該突出部１３４のゲート電位が活性領域ＡＲＮ，ＡＲＰに与える影響を低減できる。したがって、突出部１３４と活性領域ＡＲＮとの距離、及び突出部１３４と活性領域ＡＲＰとの距離を小さくすることができる。よって、活性領域ＡＲＮと活性領域ＡＲＰとの間の距離を小さく設定することができ、本半導体装置の微細化が可能となる。
【００５４】
実施の形態３．
図２１は本発明の実施の形態３に係る半導体装置の構造を示す上面図であり、図２２は図２１中の矢視Ｂ−Ｂにおける断面図である。また図２３は本実施の形態３に係るゲート電極３０の構造を示す上面図である。本実施の形態３に係る半導体装置は、上述の実施の形態１に係る半導体装置において、境界領域ＢＲにおけるゲート電極３０の形状を変更したものである。以下に、実施の形態１に係る半導体装置との相違点を中心に、本実施の形態３に係る半導体装置について説明する。
【００５５】
図２３に示されるように、本実施の形態３に係る半導体装置では、境界領域ＢＲにおけるゲート電極３０の側面３１，３２にそれぞれ突出部２３４，２３５が形成されている。その結果、ゲート電極３０の幅が境界領域ＢＲにおいて部分的に広くなっている。
【００５６】
境界領域ＢＲにおけるゲート電極３０の幅の広い部分には、その厚み方向に貫通する貫通孔２３３が形成されている。貫通孔２３３によって露出するゲート電極３０の内側面２３６のうちＮ型ゲート部分３０Ｎの側面２３６Ｎと、Ｎ型ゲート部分３０Ｎの一方の外側の側面３１Ｎとの間の最短距離はｄ５となっており、当該側面２３６Ｎと、Ｎ型ゲート部分３０Ｎの他方の外側の側面３２Ｎとの間の最短距離もｄ５となっている。同様にして、貫通孔２３３によって露出するゲート電極３０の内側面２３６のうちＰ型ゲート部分３０Ｐの側面２３６Ｐと、Ｐ型ゲート部分３０Ｐの一方の外側の側面３１Ｐとの間の最短距離はｄ５となっており、当該側面２３６Ｐと、Ｐ型ゲート部分３０Ｐの他方の外側の側面３２Ｐとの間の最短距離もｄ５となっている。そして、ゲート電極３０では、幅が広くなっている部分を除く部分の幅はｄ１となっており、ｄ１＞（２×ｄ５）に設定されている。
【００５７】
以上より、側面２３６Ｎと側面３１Ｎとの間の最短距離と、側面２３６Ｎと側面３２Ｎとの間の最短距離とを足し合わせた値は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅、つまりｄ１よりも小さくなっている。同様に、側面２３６Ｐと側面３１Ｐとの間の最短距離と、側面２３６Ｐと側面３２Ｐとの間の最短距離とを足し合わせた値は、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さくなっている。
【００５８】
また、本実施の形態３では、ゲート電極３０の側面３１に形成された突出部２３４の突出距離と、ゲート電極３０の側面３２に形成された突出部２３５の突出距離は、ともにｄ６であって、ｄ６＜ｄ１に設定されている。したがって、突出部２３４，２３５のそれぞれの突出距離は、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅、及びＰ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さくなっている。
【００５９】
また、本実施の形態３では、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面と、ゲート電極３０の側面３１，３２と、貫通孔２３３によって露出する内側面２３６とに接触している。ただし、コンタクトプラグ４０は、突出部２３４，２３５のそれぞれの先端部の上面及び側面には接触していない。
【００６０】
以上のような構造を有する本実施の形態３に係る半導体装置は、実施の形態１に係る半導体装置の製造方法と同様にして製造することができる。
【００６１】
このように、本実施の形態３に係る半導体装置では、貫通孔２３３によって露出するゲート電極３０の内側面２３６のうちのＮ型ゲート部分３０Ｎの側面２３６Ｎと、Ｎ型ゲート部分３０Ｎの一方の外側の側面３１Ｎとの間の最短距離と、当該側面２３６Ｎと、Ｎ型ゲート部分３０Ｎの他方の外側の側面３２Ｎとの間の最短距離とを足し合わせた値が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分の幅よりも小さく設定されている。そのため、Ｐ型ゲート部分３０ＰのＰ型不純物が、Ｎ型ゲート部分３０Ｎにおける活性領域ＡＲＮの直上の部分に拡散しにくくなる。したがって、Ｎ型ＭＩＳトランジスタＮＭＴの性能劣化を抑制することができる。
【００６２】
さらに、コンタクトプラグ４０は、境界領域ＢＲにおいて、Ｎ型ゲート部分３０Ｎ及びＰ型ゲート部分３０Ｐの上面だけではなく、ゲート電極３０の内側面２３６にも接触しているため、コンタクトプラグ４０とゲート電極３０との間の接触面積を増大でき、それらの間の接触抵抗を低減することができる。
【００６３】
同様に、貫通孔２３３によって露出するゲート電極３０の内側面２３６のうちのＰ型ゲート部分３０Ｐの側面２３６Ｐと、Ｐ型ゲート部分３０Ｐの一方の外側の側面３１Ｐとの間の最短距離と、当該側面２３６Ｐと、Ｐ型ゲート部分３０Ｐの他方の外側の側面３２Ｐとの間の最短距離とを足し合わせた値は、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分の幅よりも小さく設定されている。そのため、Ｎ型ゲート部分３０ＮのＮ型不純物が、Ｐ型ゲート部分３０Ｐにおける活性領域ＡＲＰの直上の部分に拡散しにくくなる。したがって、Ｐ型ＭＩＳトランジスタＰＭＴの性能劣化を抑制することができる。
【００６４】
また、本実施の形態３では、境界領域ＢＲにおいけるゲート電極３０の側面３０，３１にそれぞれ設けられた突出部２３４，２３５の突出距離が小さいため、活性領域ＡＲＮと活性領域ＡＲＰとの間の距離を小さく設定することができる。その結果、本半導体装置の微細化が可能となる。
【００６５】
なお、本実施の形態３及び上述の実施の形態２に係る半導体装置においても、実施の形態１と同様に、ゲート電極３０の上面におけるコンタクトプラグ４０との接触部分を凹ませることによって、ゲート電極３０とコンタクトプラグ４０との接触抵抗をさらに低減することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１に係る半導体装置の構造を示す上面図である。
【図２】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施の形態１に係る半導体装置の構造を示す断面図である。
【図４】本発明の実施の形態１に係るゲート電極の構造を示す上面図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１２】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１３】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１４】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１５】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１６】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１７】本発明の実施の形態１に係る半導体装置の製造方法を示す図である。
【図１８】本発明の実施の形態２に係る半導体装置の構造を示す上面図である。
【図１９】本発明の実施の形態２に係る半導体装置の構造を示す断面図である。
【図２０】本発明の実施の形態２に係るゲート電極の構造を示す上面図である。
【図２１】本発明の実施の形態３に係る半導体装置の構造を示す上面図である。
【図２２】本発明の実施の形態３に係る半導体装置の構造を示す断面図である。
【図２３】本発明の実施の形態３に係るゲート電極の構造を示す上面図である。
【符号の説明】
【００６７】
１  半導体基板、３０  ゲート電極、３０Ｎ  Ｎ型ゲート部分、３０Ｐ  Ｐ型ゲート部分、４０  コンタクトプラグ、３１，３２  側面、３３，３４，１３３  切り欠き部、３５  凹部、１３４，２３４，２３５  突出部、１３６Ｐ  Ｐ型不純物、１３８Ｎ  Ｎ型不純物、２３３  貫通孔、２３６  内側面、ＡＲＮ，ＡＲＰ  活性領域、ＢＲ  境界領域、ＮＭＴ  Ｎ型ＭＩＳトランジスタ、ＰＭＴ  Ｐ型ＭＩＳトランジスタ。
【図１】
2008288402.tif 000003
【図２】
2008288402.tif 000004
【図３】
2008288402.tif 000005
【図４】
2008288402.tif 000006
【図５】
2008288402.tif 000007
【図６】
2008288402.tif 000008
【図７】
2008288402.tif 000009
【図８】
2008288402.tif 000010
【図９】
2008288402.tif 000011
【図１０】
2008288402.tif 000012
【図１１】
2008288402.tif 000013
【図１２】
2008288402.tif 000014
【図１３】
2008288402.tif 000015
【図１４】
2008288402.tif 000016
【図１５】
2008288402.tif 000017
【図１６】
2008288402.tif 000018
【図１７】
2008288402.tif 000019
【図１８】
2008288402.tif 000020
【図１９】
2008288402.tif 000021
【図２０】
2008288402.tif 000022
【図２１】
2008288402.tif 000023
【図２２】
2008288402.tif 000024
【図２３】
2008288402.tif 000025