(57)【要約】【課題】ソフトエラー耐性の高いＭＯＳトランジスタを提供する。【解決手段】埋め込み絶縁膜からなるＳＴＩ２により素子分離されたトランジスタ１０、２０形成領域のソース・ドレイン領域４、５の直下に、ソース・ドレイン領域４、５と同一導電型の不純物領域からなるバリア層７を設ける。このバリア層７は、ＳＴＩ２より浅い位置に、周辺が埋め込み絶縁膜２の側面に接するように設けられる。トランジスタ１０、２０形成領域の周囲及び底面がＳＴＩ２及びバリア層７により囲まれるから、α線入射時のトランジスタ１０、２０形成領域の電圧変動が、隣接する素子へ及ぼす影響が抑制される。また、バリア層７上面が正孔又は電子の障壁となり、不純物領域７以深に生成した正孔又は電子を透過しないので、α線入射時のノイズが小さい。【選択図】図１
2008288393.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された埋め込み絶縁膜により素子分離された電界効果トランジスタにおいて、
前記トランジスタのソース領域及びドレイン領域の下に、前記ソース領域及びドレイン領域と同一導電型の不純物領域が設けられ、
前記不純物領域は、前記埋め込み絶縁膜の底より浅い位置に形成されていることを特徴とする電界効果トランジスタ。
【請求項２】
前記不純物領域の外周が、前記埋め込み絶縁膜の側面に接して設けられることを特徴する請求項１記載の電界効果トランジスタ。
【請求項３】
前記不純物領域が、前記埋め込み絶縁膜により素子分離された領域全面に設けられることを特徴とする請求項１又は２記載の電界効果トランジスタ。
【請求項４】
前記ソース領域、前記ドレイン領域及び前記不純物領域は、ｐ型導電型であり、ｎウエル又はｎ型半導体基板内に設けられたことを特徴とする請求項１、２又は３記載の電界効果トランジスタ。
【請求項５】
前記不純物領域がｐ型のとき、前記不純物領域は低電源電位に接続され、
前記不純物領域がｎ型のとき、前記不純物領域は高電源電位に接続されていることを特徴とする請求項１〜４の何れかに記載された電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は優れたソフトエラー耐性を有する電界効果トランジスタに関し、とくにα線の通過により半導体基板中に生成されたキャリアのソース・ドレイン領域への流入を抑止するバリア層を有する電界効果トランジスタに関する。
【背景技術】
【０００２】
ＣＭＯＳは消費電力が少ないことから、高集積されて低消費電力が要求される半導体装置、例えばスタッテックメモリに広く使用されている。しかし、メモリセル面積が縮小され、ＣＭＯＳメモリセルを構成するトランジスタのサイズが小さくなると、いわゆるソフトエラーの発生が多くなる。
【０００３】
ソフトエラーは、半導体装置の材料又は宇宙線に起因して生ずる放射線、例えばα線がメモリセルを透過する際、半導体基板中にα線の飛跡に沿って電子及び正孔が生成され、その結果、トランジスタの誤動作を誘起するエラーである。
【０００４】
図９は従来の電界効果トランジスタ断面図であり、ソフトエラーが発生したときのｐＭＯＳ及びｎＭＯＳトランジスタを表している。図１０は従来のトリプルウエル構造に形成された電界効果トランジスタ断面図であり、ＣＭＯＳ回路を構成するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを表している。
【０００５】
図９を参照して、従来のＭＯＳトランジスタでは、半導体基板１に形成された埋め込み絶縁膜からなるＳＴＩ（シャロートレンチアイソレーション：Shallow Trench Isolation）２により素子分離されたトランジスタ形成領域を有する。そして、この素子分離されたトランジスタ形成領域内に、ゲート電極３、ソース領域４及びドレイン領域５を有するＭＯＳトランジスタが形成される。
【０００６】
図９（ａ）を参照して、これらのＭＯＳトランジスタのうちｐＭＯＳトランジスタは、例えばｐ型半導体基板１に形成されたｎウエル６に形成される。また、ｎＭＯＳトランジスタは、図９（ｂ）を参照して、ｐ型半導体基板１に形成され、ｎウエル６に形成されたｐＭＯＳトランジスタとともにＣＭＯＳ回路を構成する。
【０００７】
図９を参照して、半導体基板１に表面からα線１１が照射すると、α線１１の飛跡にそって半導体基板１内に電子と正孔の対が生成する。図９（ａ）を参照して、ｎウエル６に形成されたｐＭＯＳトランジスタでは、ｎウエル６内に生成した電子・正孔対のうち正孔が負電圧が印加されているドレイン領域５に吸収され、ドレインにパルス状のノイズ電流が流れる。また、ｎＭＯＳトランジスタでは、図９（ｂ）を参照して、ｐ型半導体基板１内に生成された電子・正孔対のうちの電子が、正電圧が印加されているドレイン５へ吸収され、ドレイン５にノイズ電流が流れる。
【０００８】
このように、α線の照射がドレイン５にパルス状のノイズを発生させ、その結果、これらのトランジスタの誤動作を誘起する。とくに、ｐＭＯＳトランジスタはｎＭＯＳトランジスタに比較してサイズを小さく設計されることが多いので、同一量のパルス電流であってもドレイン電流に占める割合が大きくなり、ノイズに対する耐性が低い。同様に、サイズが小さければｎＭＯＳトランジスタでもソフトエラー耐性は低くなる。
【０００９】
図１０を参照して、ｐ型半導体基板１にｎウエル６が形成され、そのｎウエル６内にｐウエルを設けたトリプルウエル構造を有し、そのｎウエル６にｐＭＯＳトランジスタを、ｐウエル８にｐＭＯＳトランジスタを形成する半導体装置では、ドレインに流れ込む正孔又は電子はウエル６、８内で生成したものに制限される。このためソフトエラーの発生はいくぶん抑制されるものの、実用上は十分ではない。
【００１０】
このようなソフトエラー耐性を向上するため、トランジスタの下方にｎ型不純物層からなるバリア層を設けた電界効果トランジスタが考案されている。（例えば、特許文献１参照。）。
【００１１】
図１１は従来のソフトエラー耐性を向上した電界効果トランジスタ断面図であり、トランジスタ形成領域の下方にｎ型不純物層からなるバリア層を設けた電界効果トランジスタを表している。
【００１２】
図１１を参照して、従来のソフトエラー耐性を向上した電界効果トランジスタは、ｐ型半導体基板１の上面をＳＴＩ２により素子分離した素子形成領域内に、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタがそれぞれ形成される。なお、ｐＭＯＳトランジスタはｎウエル６０１内に、ｎＭＯＳトランジスタはｐウエル８０１内に形成される。
【００１３】
ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの形成領域の表面にはそれぞれ、ソース・ドレイン領域となるｐ型不純物領域５０１及びｎ型不純物領域５０２が形成されている。そして、ｎウエル６０１及びｐウエル８０１の底面に、ｎ型不純物層からなるバリア層７０１が設けられている。
【００１４】
この電界効果トランジスタでは、ウエル６０１、８０１底面に設けられたｎ型不純物層からなるバリア層７０１が、α線により生成された電子及び正孔の拡散を阻止するバリアとして機能する。従って、バリア層７０１より下方の半導体基板内に生成された電子及び正孔が、半導体基板１表面に形成されたソース・ドレイン領域となるｐ型不純物領域５０１及びｎ型不純物領域５０２に到達することが抑制され、ソフトエラーに起因するノイズが減少する。このため、ソフトエラー耐性が高くなる。
【００１５】
このバリア層を有するｎＭＯＳトランジスタでは、通常の動作状態で、ｎ型半導体層のバリア層７０１とｐウエル８０１とは逆電圧に保持される。このため、バリア層７０１とｐウエル８０１との接合面、即ちバリア層７０１の上面が電子の障壁を形成する。従って、ソース・ドレイン領域であるｎ型不純物領域５０２とバリア層７０１上面の間で生成された電子のみが、ソース・ドレイン領域であるｎ型不純物領域５０２に流れ込みノイズとなるが、バリア層７０１内で生成された電子はｎ型不純物領域５０２に流れ込まないのでノイズの原因にはならない。
【００１６】
これに対して、ｐＭＯＳトランジスタでは、ｎ型半導体層のバリア層７０１とｐウエル７０１とは順電圧に保持されるため正孔に対する障壁が形成されない。正孔に対する障壁は、ｎ型半導体層のバリア層７０１の底面、即ちｐ型半導体基板１とバリア層７０１との接合面に形成される。従って、バリア層７０１内に生成された正孔は、上方のｎ型不純物領域５０２に流れ込みノイズを発生させる。このように、ｐＭＯＳトランジスタではｎウエル６０１内に生成した正孔に加えて、バリア層７０１内に生成した正孔をもノイズを発生させるので、ｎＭＯＳトランジスタに比較してソフトエラー耐性が劣る。加えて、ｐＭＯＳトランジスタは小さく設計されることが多いため、さらにソフトエラー耐性が劣化する。
【００１７】
さらに、このバリア層を有する従来の電界効果トランジスタでは、素子分離帯であるＳＴＩ２の底面より深い位置にバリア層７０１の上面が位置するように形成される。α線の照射により生成された電子又は正孔はドレイン領域（不純物領域５０１、５０２）に吸収され、その後に対をなす一方のキャリアが残るため、ウエル６０１、８０１に電圧が発生する。ＳＴＩ２よりもバリア層７０１を深く形成するこの従来の電界効果トランジスタでは、このウエル６０１、８０１に発生した電圧が隣接する素子へ悪影響を及ぼすことがある。
【特許文献１】特開２００５−２５９９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、従来の電界効果トランジスタは、ウエル又は半導体基板内に生成されたキャリアがソース・ドレイン領域に吸収されて大きなノイズを発生するため、ソフトエラー耐性が低いという問題があった。
【００１９】
ウエル底面にｎ型半導体層からなるバリア層を設けた従来の電界効果トランジスタでは、バリア層がＳＴＩよりも深く位置しており、α線の入射により発生するウエルの電圧変動が隣接する電界効果トランジスタの動作を不安定にさせるという問題がある。
【００２０】
さらに、ｐ型電界効果トランジスタでは、ｎ型半導体層からなるバリア層を設けても正孔の障壁がバリア層の底面に形成されるため、バリア層内に生成された正孔もソース・ドレイン領域に吸収される。このため大きなノイズが発生し、ｐ型電界効果トランジスタのソフトエラー耐性の改善は難しいという問題がある。
【００２１】
本発明は、優れたソフトエラー耐性を有する電界効果トランジスタに関し、とくにα線入射により発生するウエルの電圧変動が隣接する電界効果トランジスタの動作に及ぼす影響が小さな電界効果トランジスタを提供することを目的とする。
【００２２】
さらに、上記目的に加えて、優れたソフトエラー耐性を有するｐ型電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記課題を解決するために、本発明の第１の構成の電界効果トランジスタは、埋め込み絶縁膜、例えばＳＴＩ（Shallow Trench Isolation：シャロートレンチアイソレーション）、により素子分離された電界効果トランジスタのソース領域及びドレイン領域の直下に、ソース領域及びドレイン領域と同一導電型の不純物領域が設けられ、その不純物領域は埋め込み絶縁膜の底より浅い位置に形成される。なお、説明を簡明にするため、以下の本明細書では、上記不純物領域をバリア層ということもある。
【００２４】
本第１の構成では、不純物領域（バリア層）が埋め込み絶縁膜の底より浅い位置に、例えば不純物領域の周辺が埋め込み絶縁膜の壁面に接するように設けられる。従って、電界効果トランジスタが形成されている半導体領域（ウエル又は半導体基板の一部）は、周囲を埋め込み絶縁膜によりかつ底面を不純物領域により囲まれる。これら、不純物領域及び埋め込み絶縁膜は半導体基板に対して絶縁分離帯として機能する。このため、この半導体領域がα線の入射により電圧変動しても、半導体基板との絶縁分離に優れるため隣接する電界効果トランジスタへ与える影響は少ない。
【００２５】
なお、不純物領域はソース領域及びドレイン領域の直下に設けられ、例えばゲート電極の直下に設けられていなくてもよい。かかる構造を採ることで、ゲート電極をマスクとする深いイオン注入及び浅いイオン注入により、容易に不純物領域及びソース・ドレイン領域を形成することができる。
【００２６】
さらに、本第１の構成では、不純物領域の導電型をソース領域及びドレイン領域の導電型と同一にする。この構成では、電界効果トランジスタが形成される半導体領域は、不純物領域及びソース・ドレイン領域と逆導電型になる。即ち、ｐ型電界効果トランジスタでは、ｐ型不純物からなる不純物領域及びソース・ドレイン領域の間に、ｎ型の半導体領域（例えばｎウエル）が挟まる。
【００２７】
通常のｐ型電界効果トランジスタの使用状態では、ｐ型の不純物領域とｎ型の半導体領域との界面が正孔の障壁となる。従って、ｐ型電界効果トランジスタにおいてもｎ型電界効果トランジスタと同様に、不純物領域の上面より上側の半導体領域に生成されたキャリアのみがノイズ源となり、不純物領域内に生成されたキャリアはノイズ源にならない。このため、ｐ型電界効果トランジスタのソフトエラー耐性を高めることができる。
【００２８】
本第１の構成において、不純物領域を電界効果トランジスタの形成領域の底面全面に設けることもできる。この構造では、電界効果トランジスタが形成される半導体領域が埋め込み絶縁膜及び不純物領域により完全に半導体基板から分離される。従って、隣接する電界効果トランジスタへの影響がより小さい。
【００２９】
本発明の第２の構成の電界効果トランジスタは、上述した第１の構成の電界効果トランジスタの不純物領域を、高電源電位又は低電源電位に接続する。より具体的には、ｐ型の不純物領域を低電源電位に接続し、ｎ型の不純物領域を高電源電位に接続する。
【００３０】
この構成では、不純物領域と電界効果トランジスタが形成されている半導体領域との間に、逆電圧方向の電圧が加えられる。このため、不純物領域上面に形成される障壁が高くなり、ソフトエラーの抑制効果が大きくなる。
【００３１】
α線により生成された電子・正孔対の一部は不純物領域にも流入し、ｐ型不純物領域には正孔が、ｎ型不純物領域には電子が蓄積される。その結果、ｐ型不純物領域は正電位に帯電され、ｎ型不純物領域は負電位に帯電される。この帯電は不純物領域と電界効果トランジスタが形成されている半導体領域との接合の障壁を低める。このため、高エネルギのα線により多量の電子・正孔対が生成された場合、不純物領域の電位が障壁を低下させる方向（即ち、順電圧方向に変化する。）に変位し、不純物領域上面での電子又は正孔の阻止効果が減少する。さらには、不純物領域から電子又は正孔が容易に放出されるので、ソフトエラー耐性を劣化させる。
【００３２】
第２の構成では、外部電源を不純物領域に接続することで、不純物領域に蓄積される電子又を正孔を速やかに排除する。このため、不純物領域上面の電子及び正孔に対する障壁を常に高く保つことができる。また、この不純物領域への逆電圧の印加により、不純物領域近傍の電子又は正孔が不純物領域に吸収される。このため、α線入射時にドレイン領域に流れ込む電子又は正孔が少なく、電界効果トランジスタのソフトエラー耐性が向上する。
【発明の効果】
【００３３】
本発明によると、電界効果トランジスタの形成領域が埋め込み絶縁膜及び不純物領域により素子分離されるので、α線の入射によりウエルに発生する電圧が隣接する電界効果トランジスタへ及ぼす影響を効果的に抑制することができる。また、ｐ型電界効果トランジスタを含めて、優れたソフトエラー耐性を有する電界効果トランジスタを提供することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の第１実施形態はダブルウエル構造に形成された、ソース領域及びドレイン領域の直下にバリア層を有するｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ（ｐ型電界効果トランジスタ及びｎ型電界効果トランジスタ）に関する。
【００３５】
図１は本発明の第１実施形態電界効果トランジスタ断面図であり、ダブルウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタを表している。なお、図１（ａ）はｐＭＯＳトランジスタ１０の断面を、図１（ｂ）はｎＭＯＳトランジスタ２０の断面を表している。また、図１（ｃ）にこれらのｐＭＯＳ及びｎＭＯＳトランジスタにより構成されるＣＭＯＳインバータ回路の回路図をしめした。
【００３６】
図１を参照して、第１実施形態では、ｐ型シリコンからなる半導体基板１の上面に素子形成領域（電界効果トランジスタの形成領域）を囲む埋め込み絶縁膜からなるＳＴＩ２が形成され、このＳＴＩ２により各素子形成領域は素子分離されている。このＳＴＩ２は、例えば、半導体基板１表面に形成されたトレンチ内を、絶縁材料例えばＳｉＮ、ＳｉＯ2 で埋め込むことで形成される。
【００３７】
図１（ａ）を参照して、ｐＭＯＳトランジスタは、半導体基板１表面に形成されたｎウエル内に形成される。このｎウエルは、ＳＴＩ２が囲む領域を完全に含むように形成される。半導体基板１上にゲート絶縁膜３ａを介してゲート電極３が設けられ、ゲート電極３の両側の半導体基板１表面にｐ型不純物領域からなるソース領域４及びドレイン領域５が設けられる。
【００３８】
ソース領域４の直下及びドレイン領域５の直下に、それぞれソース領域４及びドレイン領域５と同様の平面パターンを有するｐ型不純物領域からなるバリア層７が設けられる。このような平面パターンを有するバリア層７は、ソース・ドレイン領域４、５の形成と同じマスクを用いたイオン注入により容易に形成することができる。
【００３９】
バリア層７は、通常の動作時にソース及びドレイン領域４、５から伸びる空乏層に接触しないように、離して設けられる。一方、離れると、α線入射時にドレイン領域５に流れ込む正孔数が多くなるので、空乏層に接触しない限りソース・ドレイン領域４、５の近くに配置すること望ましい。このとき、バリア層７の上面が、ＳＴＩ２の深さより浅く位置するようにバリア層７の深さを定める。この構造では、バリア層７の周辺をＳＴＩ２の側壁面に当接させることができるので、バリア層７上のｎウエル６領域内に発生する電圧変動が隣接する電界効果トランジスタへ及ぼす影響を抑制することができる。
【００４０】
さらに、バリア層７は、ｎウエル内に、即ちｎウエル７の底面から十分距離を置いた位置に設けられる。この構造では、ｐ型半導体基板１とｐ型のバリア層７との間に厚いｎウエル７が介在するので、半導体基板１との間に形成される寄生バイポーラトランジスタの利得が小さく、α線の入射時にバリア層７の電位が変動してもラッチアップの発生が抑制される。
【００４１】
図１（ｂ）を参照して、ｎＭＯＳトランジスタ２０は、ｐ型半導体基板１表面に形成されたＳＴＩ２により囲まれた領域内に形成される。この領域上にゲート絶縁膜３ａを介してゲート電極３が設けられ、ゲート電極３の両側の半導体基板１表面にｎ型不純物領域からなるソース領域４及びドレイン領域５が設けられる。
【００４２】
ソース領域４の直下及びドレイン領域５の直下に、それぞれソース領域４及びドレイン領域５と同様の平面パターンを有するｎ型不純物層からなるバリア層７が設けられる。バリア層７は、ソース及びドレイン領域４、５から伸びる空乏層に接触しないように、離して設けられる。また、空乏層に接触しない限りソース・ドレイン領域４、５の近くに配置すること、及びバリア層７の上面がＳＴＩより浅く配置されることは、上述したｐＭＯＳトランジスタ１０と同様である。
【００４３】
以下に、上述した本発明の第１実施形態の電界効果トランジスタの製造方法を説明する。
【００４４】
図２は本発明の第１実施形態製造工程断面図であり、ＣＭＯＳ回路を構成するｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２１の断面を表している。
【００４５】
図２を参照して、本発明の第１実施形態の電界効果トランジスタの製造では、先ず、ｐ型シリコンからなる半導体基板１の上面にトランジスタ形成領域を囲む深さ０．１５μｍのトレンチ２ａを形成する。次いで、半導体基板１上にトレンチ２ａ内を埋め込むＳｉＯ2 膜２ｂを堆積し、ＣＭＰ（化学機械ポリッシュ）により半導体基板１上面に堆積したＳｉＯ2 膜２ｂを除去して、内部がＳｉＯ2 膜２ｂにより埋め込まれたＳＴＩ２を形成する。トレンチ２ａ内部を他の絶縁物、例えばＳｉＯ2 ／ＳｉＮからなる２層若しくは多層の膜又はポリシリコン等の絶縁膜で埋め込むこともできる。
【００４６】
次いで、ｐＭＯＳトランジスタ１０が形成されるべきＳＴＩ２で囲まれたｐＭＯＳトランジスタ１０形成領域に、ｎ型不純物、例えばＰ若しくはＡｓをイオン注入し、ｎウエル６を形成する。次いで、ｐＭＯＳトランジスタ１０形成領域上にゲート絶縁膜３ａを介してゲート電極３を形成する。以上の工程は、通常のダブルウエル構造を有する半導体装置において、ｎウエルに形成されるｐＭＯＳトランジスタの形成工程と同様である。
【００４７】
次いで、図２（ｂ）を参照して、ｐＭＯＳトランジスタ１０形成領域を表出するレジストマスク（不図示）及びゲート電極３をマスクとして、ｐＭＯＳトランジスタ１０形成領域へｐ型不純物、例えばＢを加速電圧４〜６ｋｅＶ、ドーズ量１〜５×１０15ｃｍ-2で、又は、Ａｓを加速電圧２５〜３０ｋｅＶ，ドーズ量１〜５×１０15ｃｍ-2でイオン注入し、ｎウエル６の深い位置、例えば表面から深さ０．０８μｍ〜０．１３μｍの範囲に１×１０20ｃｍ-3の濃度で分布するｐ型不純物層からなるバリア層７を形成する。このバリア層７は、ゲート電極３の直下を除き、ｎウエル６全体を上下に分断するように設けられ、その外周はＳＴＩ２の側面に接する。
【００４８】
次いで、図２（ｃ）を参照して、上述のｐＭＯＳトランジスタ１０形成領域を表出するレジストマスク（不図示）及びゲート電極３をマスクとして、ｐ型不純物、例えばＢを低加速電圧でイオン注入し、ゲート電極３の両側に表面濃度が２×１０20ｃｍ-3のｐ型不純物領域からなるソース領域４及びドレイン領域５を形成する。これにより、ｐＭＯＳトランジスタ１０が製造される。
【００４９】
次いで、図２（ｄ）を参照して、ＳＴＩ２により囲まれたｎＭＯＳトランジスタ２０形成領域を表出するレジストマスク（不図示）及びゲート電極３をマスクとして、ｎ型不純物例えばＰ又はＡｓを高加速電圧でイオン注入し、ｎＭＯＳトランジスタ２０形成領域の深い位置にｎ型不純物からなるバリア層７を形成する。このバリア層７の厚さ及び深さは、ｐＭＯＳトランジスタ１０形成領域に形成されたバリア層７と同様にすることができる。なお、バリア層７の外周はＳＴＩ２の側面に接するように形成することが好ましい。
【００５０】
次いで、図２（ｅ）を参照して、ｎＭＯＳトランジスタ２０形成領域を表出するレジストマスク（不図示）及びゲート電極３をマスクとして、ｎ型不純物、例えばＰ又はＡｓを低加速電圧でイオン注入し、ゲート電極３の両側にソース領域４及びドレイン領域５を形成する。これにより、ｎＭＯＳトランジスタ２０が製造される。
【００５１】
以上の工程の後、さらに回路配線等の工程を経て、ｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２０を含むダブルウエル構造を有する半導体装置が製造される。
【００５２】
図３は電界効果トランジスタの不純物濃度分布図であり、ソース領域４又はドレイン領域５を通り半導体基板１表面に垂直な方向の不純物濃度分布を表している。なお、不純物濃度の測定にはＳＩＭＳ（２次イオン質量分析）装置を用いた。図７（ａ）は図９に示す従来の電界効果トランジスタ（ｐＭＯＳトランジスタ）の不純物濃度分布を、図７（ｂ）は本発明の第１実施形態のｐＭＯＳトランジスタ１０の不純物濃度分布を表している。
【００５３】
図３（ｂ）を参照して、本発明の第１実施形態のｐＭＯＳトランジスタ１０のｐ型不純物濃度は、半導体基板表面（深さ０μｍ近傍）で２０×１０19ｃｍ-3あり、深くなるにつれて急減し深さ０．０５ではほぼノンドープに近くなる。この半導体基板表面の高濃度領域はソース領域４又はドレイン領域５に対応している。さらに、深さ０．０８μｍ〜０．１３μｍの範囲に１×１０20ｃｍ-3の高濃度領域が形成されている。この高濃度領域はバリア層７に対応する。
【００５４】
既述したように、半導体基板１に入射したα線の飛跡にそって電子・正孔対が生成する。ソース・ドレイン領域４、５とバリア層７との間に生成された正孔は、ソース・ドレイン領域４、５に吸収されてノイズを発生させる。一方、バリア層７内及びバリア層より下方で生成した正孔は、バリア層７の上面が正孔に対する障壁となるため、バリア層７内に留まり、ノイズの発生源にはならない。
【００５５】
図３（ａ）を参照して、従来のｐＭＯＳトランジスタでは、ソース領域及びドレイン領域に対応する半導体基板表面に形成された高濃度不純物領域のみが観察され、それより深い領域には不純物濃度の高い領域は存在しない。
【００５６】
かかるバリア層７のない構造では、半導体基板１内（第１実施形態ではｎウエル内）に生成された正孔は、全てソース・ドレイン領域へ吸収され、大きなノイズを発生させる。
【００５７】
図４は本発明の第１実施形態ソフトエラー特性の比較図であり、第１実施形態のｐＭＯＳトランジスタにα線が入射したときのドレイン電流の時間経過をシミュレーションしたものである。なお、図中の曲線イは従来のｐＭＯＳトランジスタのドレイン電流を、図中の曲線ロは本発明の第１実施形態のｐＭＯＳトランジスタ１０のドレイン電流を表している。
【００５８】
図４中の曲線イを参照して、従来のｐＭＯＳトランジスタでは、ドレイン電流はα線入射後急速にピーク値７×１０-4Ａ強まで増加し、その後漸減する。これに対して、バリア層７を有する本発明の第１実施形態のｐＭＯＳトランジスタ１０では、図４中の曲線ロを参照して、ドレイン電流のピーク値はほほ４×１０-4Ａ程度に留まる。このように、本発明のｐＭＯＳトランジスタは、α線入射時に発生するドレイン電流の増加が従来のｐＭＯＳトランジスタの６０％と小さく、ソフトエラー耐性に優れることが明らかである。
【００５９】
本発明の第１実施形態のｎＭＯＳトランジスタ２０についても同様の測定を行なった。図３に示す不純物濃度と同様の濃度分布を有する従来のｎＭＯＳトランジスタ及び第１実施形態のｎＭＯＳトランジスタ２０について比較した結果、α線入射時のドレイン電流の変化もほぼ同様であった。このように、本発明の第１実施形態のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタ２０は、ほぼ同等のソフトエラー耐性を有しており、従来のようなｐＭＯＳトランジスタにおけるソフトエラー耐性の劣化は解消されている。
【００６０】
なお、第１実施形態では、バリア層７はゲート電極３直下に形成されずスリット状の開口部を形成する。この開口部を通して、バリア層７の上下の領域が電気的に接続している。このため、α線入射時にバリア層７上の領域（トランジスタが形成されている領域）に生じた電位変動が、バリア層７の下の領域（ｎウエル６下部及び半導体基板１、又は半導体基板１）を通して隣接するトランジスタ形成領域の電位変動を引き起こす。しかし、短チャネル長のトランジスタでは、ゲート電極３直下に開口するバリア層の開口部の面積は、ソース・ドレイン領域４、５の幅に比べて十分小さいので、開口部のを経て上下の領域をつなぐ経路の電気抵抗が大きく、実用上は電位変動を十分に抑えることができる。
【００６１】
本発明の第２実施形態は、ダブルウエル構造に形成され、バリア層がトランジスタ形成領域の水平断面の全面に設けられたｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２１（ｐ型電界効果トランジスタ及びｎ型電界効果トランジスタ）に関する。                
【００６２】
図５は本発明の第２実施形態電界効果トランジスタ断面図であり、ダブルウエルに形成されたｐＭＯＳ及びｎＭＯＳトランジスタを表している。なお、図１（ａ）はｐＭＯＳトランジスタ１０の断面を、図１（ｂ）はｎＭＯＳトランジスタ２０の断面を表している。
【００６３】
本第２実施形態のｐＭＯＳ及びｎＭＯＳトランジスタ１１、２１は、バリア層７の平面形状を除き、上述した第１実施形態のｐＭＯＳ及びｎＭＯＳトランジスタ１０、２０と同様の構造を有する。
【００６４】
図５を参照して、本第２実施形態では、バリア層７は、ｐＭＯＳトランジスタ１１の形成領域及びｎＭＯＳトランジスタ２１の形成領域の水平断面の全面に渡って設けられる。従って、ｐＭＯＳトランジスタ１１の形成領域は、その周囲はＳＴＩ２により、その底面はバリア層７により完全に囲まれ素子分離される。また、ｎＭＯＳトランジスタ２１の形成領域も、ＳＴＩ２とバリア層７とによって完全に囲まれて素子分離さる。
【００６５】
本第２実施形態では、トランジスタ形成領域がＳＴＩ２とバリア層７により完全に囲まれて素子分離されるので、α線の入射によりトランジスタ形成領域内の電位変動が生じても、隣接するトランジスタ形成領域への影響は小さい。
【００６６】
以下に、本第２実施形態の電界効果トランジスタの製造方法を説明する。
【００６７】
図６は本発明の第２実施形態製造工程断面図であり、ＣＭＯＳ回路を構成するｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２１の断面を表している。
【００６８】
図６（ａ）を参照して、まず、ｐ型シリコンからなる半導体基板１の表面に、ｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２１のそれぞれの形成領域を囲むトレンチ２ａを形成する。次いで、トレンチ２ａ内を埋め込むＳｉＯ2 膜２ｂを堆積し、ＣＭＰにより半導体基板１上面に堆積したＳｉＯ2 膜をして、内部がＳｉＯ2 膜２ｂで埋め込まれたトレンチ２ａからなるＳＴＩ２を形成する。
【００６９】
次いで、図６（ｂ）を参照して、ｐＭＯＳトランジスタ１１の形成領域を表出する開口を有する第１のマスク（不図示）を用いてｎ型不純物、例えばＰ又はＡｓをイオン注入し、ｎウエル６を形成する。ここまでの工程は、第１実施形態の製造工程と同様である。
【００７０】
次いで、図６（ｃ）を参照して、ｎウエル６形成のためｎ型不純物のイオン注入に用いられた前記第１のマスク（不図示）を用いて、ｐ型不純物、例えばＢを高加速電圧でイオン注入し、ｎウエル６の深い位置にｐ型不純物層からなるバリア層７を形成する。このバリア層７は、ＳＴＩ２により囲まれたｐＭＯＳトランジスタ１１の形成領域の水平断面全面に延在して設けられる。また、バリア層７はＳＴＩ２の底より浅い位置に設けられ、バリア層７の周囲はＳＴＩ２の側面に接するように形成される。
【００７１】
次いで、図６（ｃ）を参照して、ｎ型不純物のイオン注入に用いられた前記マスク（不図示）を除去し、半導体基板１上にｎＭＯＳトランジスタ１１の形成領域を表出する開口を有する第２のマスク（不図示）を形成する。そして、この第２のマスク（不図示）を用いて、高加速電圧でｎ型不純物、例えばＰ又はＡｓをイオン注入し、半導体基板１表面から深い位置にｎ型不純物層からなるバリア層７を形成する。このバリア層７も、ｎＭＯＳトランジスタ２１の形成領域全面に、周囲がＳＴＩ２の側面に接するように形成される。この工程により、周囲がＳＴＩ２により底面がバリア層７により囲まれた、ｎ型半導体及びｐ型半導体からなるｐＭＯＳトランジスタ１１形成領域及びｎＭＯＳトランジスタ２１形成領域が形成された。
【００７２】
次いで、図６（ｄ）を参照して、ｐＭＯＳトランジスタ１１形成領域及びｎＭＯＳトランジスタ２１形成領域上に、それぞれゲート絶縁膜３ａを介してゲート電極３を形成する。
【００７３】
次いで、図６（ｅ）を参照して、ｐＭＯＳトランジスタ１１形成領域を表出するマスク（不図示）及びゲート電極３をマスクとして、低加速電圧でｐ型不純物をイオン注入し、ゲート電極３の両側にｐ型不純物領域からなるｐＭＯＳトランジスタ１１のソース領域４及びドレイン領域５を形成する。これにより、ｐＭＯＳトランジスタ１１が製造さた。
【００７４】
次いで、上記のｐＭＯＳトランジスタ１１形成領域を表出するマスク（不図示）を除去し、ｎＭＯＳトランジスタ２１形成領域を表出するマスク（不図示）を形成する。このｎＭＯＳトランジスタ２１形成領域を表出するマスク（不図示）及びゲート電極３をマスクとして、低加速電圧でｎ型不純物をイオン注入し、ゲート電極３の両側にｎ型不純物領域からなるｎＭＯＳトランジスタ２１のソース領域４及びドレイン領域５を形成する。これにより、ｐＭＯＳトランジスタ２１が製造された。
【００７５】
以上の工程を経てダブルウエル内にＣＭＯＳ回路を構成するｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２１を有する半導体装置が製造される。
【００７６】
本発明の第３実施形態はトリプルウエル構造を有する半導体装置に関する。
【００７７】
図７は本発明の第３実施形態電界効果トランジスタ断面図であり、トリプルウエルに形成されたｐＭＯＳトランジスタ及びｎＭＯＳトランジスタを表している。
【００７８】
図７（ａ）を参照して、第３実施形態の第１の実施例では、ｐ型半導体基板１の表面にｎウエル１６及びｐウエル１７が形成される。ｎウエル１６は、ｐＭＯＳトランジスタ１２の形成領域及びｎＭＯＳトランジスタ２２の形成領域にわたり設けられる。そして、ｐウエル１７は、ｎウエル１６内のｎＭＯＳトランジスタ２２の形成領域に設けられる。これらのｎウエル１６及びｐウエル１７は、ｐ型半導体基板１表面に形成されたトリプルウエル構造を構成している。なお、ｐＭＯＳトランジスタ１２形成領域及びｎＭＯＳトランジスタ２２形成領域は、それぞれＳＴＩ２により囲まれ素子分離されている。
【００７９】
ｎウエル１６からなるｐＭＯＳトランジスタ１２形成領域には、ｐ型のソース・ドレイン領域４、５と、その直下に設けられたｐ型のバリア層７とを有するｐＭＯＳトランジスタ１２が形成される。また、ｐウエル１７からなるｎＭＯＳトランジスタ２２形成領域には、ｎ型のソース・ドレイン領域４、５と、その直下に設けられたｎ型のバリア層７とを有するｎＭＯＳトランジスタ２２が形成される。本第１の実施例にかかるｐＭＯＳトランジスタ１２及びｎＭＯＳトランジスタ２２は、ウエル構造の相違を除くと、それぞれ第１実施形態のｐＭＯＳトランジスタ１０及びｎＭＯＳトランジスタ２０と同様の構造を有し、同様のソフトエラー耐性を有する。                                                    
【００８０】
本発明の第３実施形態の第２の実施例は、トリプルウエル構造に第２実施形態の構造を有する電界効果トランジスタを形成した半導体装置に関する。
【００８１】
図７（ｂ）を参照して、第３実施形態の第２の実施例では、ｐ型半導体基板１の表面に、第１の実施例と同様のｎウエル１６及びｐウエル１７が形成される。そして、ｎウエル１６及びｐウエル１７内にそれそれ、第２実施形態のｐＭＯＳトランジスタ１１及びｎＭＯＳトランジスタ２１と同様の構造を有するｐＭＯＳトランジスタ１３及びｎＭＯＳトランジスタ２３が形成される。この第２実施形態は、バリア層７がトランジスタ形成領域の水平断面全面にわたり形成される点で第１の実施例と異なる。
【００８２】
本発明の第３実施形態の第３の実施例は、上記第２の実施例のｐウエル１７構造を変形したものである。
【００８３】
図７（ｃ）を参照して、本第３の実施例では、上記第２の実施例のｎＭＯＳトランジスタ２３が形成されるｐウエル１７を、バリア層７の下方部分をｎウエルに置き換えた構造を有する。即ち、第３の実施例のｎＭＯＳトランジスタ２４は、ｎＭＯＳトランジスタ２４の形成領域であるｐウエル１７の下面にｎ型のバリア層７がなく、直接ｎウエル１６に接する点で第２の実施例と異なっている。
【００８４】
この構造であっても、ｐウエル１７とその底面に接するｎウエル１６との界面に正孔に対する障壁が形成されるから、第２の実施例と同様の高いソフトエラー耐性を有する。なお、ｎウエル１６のｐウエル１７の底面に接する近傍にｎ型不純物を高濃度にイオン注入したバリア層７類似の層（７）を形成し、正孔に対する障壁を大きくしてもよい。
【００８５】
本発明の第４実施形態は、バリア層を低電源電位又は高電源電位に接続した電界効果トランジスタに関する。
【００８６】
図８は本発明の第４実施形態電界効果トランジスタ構造説明図である。図８（ａ）は電界効果トランジスタの断面を、図８（ｂ）は平面図を表している。
【００８７】
図８（ａ）を参照して、本第４実施形態では、第１実施形態のｐＭＯＳトランジスタ１０のバリア層７を、引き出し線９ｃを介して低電源電位Ｖｃｃへ接続する。他方、第１実施形態形態のｎＭＯＳトランジスタ２０のバリア層７を、引き出し線９ｄを介して高電源電位Ｖｄｄへ接続する。このようにすることで、バリア層７とその上のトランジスタ形成領域を構成する半導体領域とは、互いに逆バイアス電圧が印加されるので、正孔又は電子に対する障壁が大きくなりα線入射時のノイズが軽減される。
【００８８】
また、第１実施形態のｐＭＯＳトランジスタ１０を構成するバリア層７には、α線入射により生成された正孔が集積され、バリア層７の電圧が変動する。この電圧変動は、バリア層７上面の正孔に対する障壁を小さくして、ノイズを増加させ、その結果ソフトエラー耐圧を低下させる。同様のバリア層７の電圧変動は、第１実施形態のｎＭＯＳトランジスタ２０でも生ずる。
【００８９】
本第４実施形態の電界効果トランジスタでは、正孔が集積するｐＭＯＳトランジスタ１０のバリア層７は低電源電位Ｖｃｃへ接続されているから、正孔は低電源電位Ｖｃｃへ流れ込み消滅する。このため、α線入射により多量の電子・正孔対が生成されてもバリア層７の電位変動を小さくすることができる。
【００９０】
電子が集積するｎＭＯＳトランジスタ２０についても、正孔を電子に、低電位を高電位に置き換えることで、同様に説明される。従って、第４実施形態の電界効果トランジスタ１０、２０は高いソフトエラー耐性を有する。
【００９１】
図８（ｂ）を参照して、半導体基板１表面にｐＭＯＳトランジスタ１０形成領域及びｎＭＯＳトランジスタ１０形成領域をそれぞれ囲むＳＴＩが形成される。その各形成領域上を横切り、ゲート電極３が設けられる。そしてゲート電極３に沿ってソース・ドレイン領域４、５が形成され、ソース・ドレイン領域４、５の直下にソース・ドレイン領域４、５と重畳してバリア層７が設けられる。
【００９２】
その際、ソース・ドレイン領域４、５はゲート電極３より幅が短く形成され、ゲート電極３の一端側にはソース・ドレイン領域４、５が形成されていないトランジスタ形成領域が表出するように配置する。そして、このソース・ドレイン領域４、５が形成されていないトランジスタ形成領域にバリア層７に接続する接続線９ｃ、９ｄが形成される。
【００９３】
接続線９ｃ、９ｄは、それぞれバリア層７と同じ導電型の高濃度不純物領域からなり、バリア層７と外部電源電位とを低抵抗で接続することができる。なお、半導体基板１表面に表出するソース・ドレイン領域４、５は、通常のＣＭＯＳ回路と同様に、それぞれコンタクトホール４ａ、５ａを介して回路配線に接続される。
【００９４】
上述した本明細書には、以下の付記記載の発明が開示されている。
（付記１）半導体基板上に形成された埋め込み絶縁膜により素子分離された電界効果トランジスタにおいて、
前記トランジスタのソース領域及びドレイン領域の下に、前記ソース領域及びドレイン領域と同一導電型の不純物領域が設けられ、
前記不純物領域は、前記埋め込み絶縁膜の底より浅い位置に形成されていることを特徴とする電界効果トランジスタ。
（付記２）前記不純物領域の外周が、前記埋め込み絶縁膜の側面に接して設けられることを特徴する付記１記載の電界効果トランジスタ。
（付記３）前記不純物領域が、前記埋め込み絶縁膜により素子分離された領域全面に設けられることを特徴とする付記１又は２記載の電界効果トランジスタ。
（付記４）前記ソース領域、前記ドレイン領域及び前記不純物領域は、ｐ型導電型であり、ｎウエル又はｎ型半導体基板内に設けられたことを特徴とする付記１〜３の何れかに記載の電界効果トランジスタ。
（付記５）前記不純物領域を低電源電位に接続したことを特徴とする付記４記載の電界効果トランジスタ。
（付記６）前記不純物領域がｐ型のとき、前記不純物領域は低電源電位に接続され、
前記不純物領域がｎ型のとき、前記不純物領域は高電源電位に接続されていることを特徴とする付記１〜４の何れかに記載された電界効果トランジスタ。
（付記７）半導体基板上に形成された埋め込み絶縁膜により素子分離された電界効果トランジスタにおいて、
前記トランジスタはｎウエル内に形成され、
前記トランジスタを構成するｐ型不純物領域からなるソース領域及びドレイン領域の直下に、ｐ型不純物領域からなる不純物領域が設けられ、
前記不純物領域は、前記ｎウエル内の前記埋め込み絶縁膜の底より浅い位置に形成されていることを特徴とする電界効果トランジスタ。
（付記８）前記ｎウエル内に設けられた前記ｐ型不純物領域からなる不純物領域は、前記ｎウエルの底面から離れて設けられることを特徴とする付記７記載の電界効果トランジスタ。
（付記９）前記不純物領域を低電源電位に接続したことを特徴とする付記４記載の電界効果トランジスタ。
【産業上の利用可能性】
【００９５】
本発明をＣＭＯＳスタテックメモリセルを有する半導体装置に適用することで、ソフトエラーによる誤動作が少ない半導体装置を提供することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の第１実施形態電界効果トランジスタ断面図
【図２】本発明の第１実施形態製造工程断面図
【図３】電界効果トランジスタの不純物濃度分布図
【図４】本発明の第１実施形態ソフトエラー特性の比較図
【図５】本発明の第２実施形態電界効果トランジスタ断面図
【図６】本発明の第２実施形態製造工程断面図
【図７】本発明の第３実施形態電界効果トランジスタ断面図
【図８】本発明の第４実施形態電界効果トランジスタ構造説明図
【図９】従来の電界効果トランジスタ断面図
【図１０】従来のトリプルウエル構造に形成された電界効果トランジスタ断面図
【図１１】従来のソフトエラー耐性を向上した電界効果トランジスタ断面図
【符号の説明】
【００９７】
１  半導体基板
２  ＳＴＩ（埋め込み絶縁膜）
２ａ  トレンチ
２ｂ  ＳｉＯ2 膜
３  ゲート電極
３ａ  ゲート絶縁膜
４  ソース領域
４ａ  ５ａ  コンタクトホール
５  ドレイン領域
６、６０１  ｎウエル
７  バリア層（不純物領域）
８、８０１  ｐウエル
９ｃ、９ｄ  引き出し線
１０、１１、１２  ｐＭＯＳトランジスタ
１６  ｎウエル
１７  ｐウエル
２０、２１、２２  ｎＭＯＳトランジスタ
５０１  ｐ型不純物領域
５０２  ｎ型不純物領域
７０１  バリア層
Ｖｃｃ  低電源電位
Ｖｄｄ  高電源電位
【図１】
2008288393.tif 000003
【図２】
2008288393.tif 000004
【図３】
2008288393.tif 000005
【図４】
2008288393.tif 000006
【図５】
2008288393.tif 000007
【図６】
2008288393.tif 000008
【図７】
2008288393.tif 000009
【図８】
2008288393.tif 000010
【図９】
2008288393.tif 000011
【図１０】
2008288393.tif 000012
【図１１】
2008288393.tif 000013