(57)【要約】【課題】ＦＦＳ方式のアクティブマトリクス型液晶表示装置において、オーバーレイヤー構造を用いて保持容量を形成し、保持容量の最適化を通して表示品質の向上を図ることである。【解決手段】液晶表示装置は、平坦化絶縁膜の上層に、ＦＦＳ絶縁膜を介して画素電極と共通電極とが配置されるオーバーレイヤー構造を有する。ＦＦＳ絶縁膜を介して画素電極と共通電極との重なり部分で保持容量が形成される。保持容量は、保持時間と画素ＴＦＴのリーク電流等から定められる適当な大きさを要すると共に、信号線容量に比べ適当に小さいことが必要である。この２条件を満たすＦＦＳ絶縁膜の膜厚を計算すると、例えば画素密度Ｐ＝１００において４３０ｎｍ以上２４００ｎｍ以下、画素密度Ｐ＝４００において９０ｎｍ以上１４０ｎｍ以下となる。【選択図】図９
2008116485.tif 000002
【特許請求の範囲】
【請求項１】
画素トランジスタのソース・ドレイン配線層と、
前記ソース・ドレイン配線層の上層に設けられる第１絶縁層と、
前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、
前記下部電極層の上層に設けられる第２絶縁層と、
前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、
を有し、
前記第２絶縁層の膜厚ｔは、
表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、前記画素トランジスタのチャネル幅をＷとし、前記画素トランジスタの単位チャネル幅当りのＯＮ抵抗をρON、前記画素トランジスタのゲートラインとドレインラインとが同時にＯＮしている時間をτONとし、前記第２絶縁層の比誘電率をεとし、真空誘電率をε0とし、補正パラメータをｋとして、
ｔ＜［（ε0ε／Ｗ）×｛（０．０２５３８１／Ｐ）2／６｝］／（１００×１０-9｝
及び
ｔ＞［（ε0ε／Ｗ）×｛（０．０２５３８１／Ｐ）2／６｝×ｋ×ρON］／τON
であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
画素トランジスタのソース・ドレイン配線層と、
前記ソース・ドレイン配線層の上層に設けられる第１絶縁層と、
前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、
前記下部電極層の上層に設けられる第２絶縁層と、
前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、
を有し、
前記第２絶縁層の膜厚ｔは、
表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、
Ｐが１００以上４００以下の場合に、
前記画素トランジスタに対する画素保持容量が２００ｆＦを超える第１条件と、
前記画素トランジスタのドレインラインに対する信号線容量が前記画素保持容量の１０倍を超える第２条件と、
を共に満たす条件の下で、９０ｎｍ以上２４００ｎｍ以下の範囲であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とするアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型液晶表示装置に係り、特に、同一基板上に絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、前記上部電極層に電界を通す複数の開口部を相互に平行となるように形成し、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動するアクティブマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス型液晶表示装置の表示方式としては従来ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）方式が広く用いられてきているが、この方式は表示原理上、視野角に制限がある。これを解決する方法として、同一基板上に画素電極と共通電極とを形成し、この画素電極と共通電極との間に電圧を印加し、基板にほぼ平行な電界を発生させ、液晶分子を基板面に主に平行な面内で駆動する横電界方式が知られている。
【０００３】
横電界方式には、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）方式と、ＦＦＳ（（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈ）方式が知られている。ＩＰＳ方式では、櫛歯状の画素電極と櫛歯状の共通電極とを組み合わせて配置される。ＦＦＳ方式では、絶縁層を介して形成された上部電極層と下部電極層について、いずれか一方を共通電極層に割り当て、他方を画素電極層に割り当て、上部電極層に電界を通す開口として例えばスリット等が形成される。
【０００４】
上部電極層と下部電極層との間の絶縁層としては、特許文献１において、画素電極と共通信号電極とを絶縁膜を挟む上下２層のＩＴＯで構成する場合について上下ＩＴＯの間の絶縁層としてＴＦＴの表面保護絶縁層の一層で構成される例、ＴＦＴのゲート絶縁膜で構成される例が開示されている。
【０００５】
【特許文献１】特開２００１−１８３６８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アクティブマトリクス型液晶表示装置においては、液晶を駆動する際の画素電位変化を抑制するために保持容量が設けられる。ＦＦＳ方式の場合には、上部電極層と下部電極層との間の絶縁膜を利用し、上部電極層と下部電極層との間の重なり部分に形成される容量を保持容量として用いることができる。しかし、上部電極層と下部電極層との重なり部分に形成される容量を保持容量として用いると、液晶表示装置における画素密度に依存して、保持容量の大きさが変化する。例えば、画素密度が大きくなり、１画素の平面上の面積が小さくなると保持容量が小さくなり、逆に画素密度が小さくなると、１画素の平面上の面積が大きくなって保持容量が大きくなる。
【０００７】
これを防ぐには、例えば、上部電極層と下部電極層との間の絶縁膜の膜厚を、画素密度に応じて変えることが考えられる。ところで、上記特許文献１述べられている例の１つであるＴＦＴのゲート絶縁膜を上部電極層と下部電極層との間の絶縁膜として用いると、ＴＦＴのゲート絶縁膜の膜厚は、ＴＦＴの特性に重要なパラメータであるので、簡単には変更できない。また、もう１つの例として述べられているＴＦＴの表面保護絶縁層は、あまり薄くすると、信頼性に影響する恐れがある。このほかに、ＴＦＴの表面保護絶縁層の上に設けられる平坦化絶縁膜の利用が考えられるが、これはアクリル膜等で形成されるため、膜質があまりよくない。
【０００８】
このように、従来技術のアクティブマトリクス型液晶表示装置の構造に用いられる絶縁膜は、ＦＦＳ方式において、画素密度の広い範囲に対応する保持容量を形成するために適したものがない。そこで、平坦化絶縁膜の上層に、下部電極層、絶縁膜層、上部電極層を順次形成する構造とし、その絶縁膜を用いて、保持容量を形成することが考えられる。この構造を、オーバーレイヤー構造と呼ぶこととすると、オーバーレイヤー構造における保持容量の最適化を図り、ＦＦＳ方式の表示品質の向上を図る必要がある。
【０００９】
本発明の目的は、オーバーレイヤー構造を用いて保持容量を形成し、保持容量の最適化を通して表示品質の向上を図ることができるＦＦＳ方式のアクティブマトリクス型液晶表示装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明は、ＦＦＳ方式のアクティブマトリクス型液晶表示装置について、オーバーレイヤー構造を用いて保持容量を形成したときの画素電位保持のための条件と、信号線の電位変化の影響を抑制する条件とを考慮して、最適な表示品質のための条件を求めたことに基づく。その結果を実現するための手段は以下の通りである。
【００１１】
本発明に係るアクティブマトリクス型液晶表示装置は、画素トランジスタのソース・ドレイン配線層と、前記ソース・ドレイン配線層の上層に設けられる第１絶縁層と、前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、前記下部電極層の上層に設けられる第２絶縁層と、前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、を有し、前記第２絶縁層の膜厚ｔは、表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、前記画素トランジスタのチャネル幅をＷとし、前記画素トランジスタの単位チャネル幅当りのＯＮ抵抗をρON、前記画素トランジスタのゲートラインとドレインラインとが同時にＯＮしている時間をτONとし、前記第２絶縁層の比誘電率をεとし、真空誘電率をε0とし、補正パラメータをｋとして、ｔ＜［（ε0ε／Ｗ）×｛（０．０２５３８１／Ｐ）2／６｝］／（１００×１０-9｝及びｔ＞［（ε0ε／Ｗ）×｛（０．０２５３８１／Ｐ）2／６｝×ｋ×ρON］／τONであって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とする。
【００１２】
また、本発明に係るアクティブマトリクス型液晶表示装置は、画素トランジスタのソース・ドレイン配線層と、前記ソース・ドレイン配線層の上層に設けられる第１絶縁層と、前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、前記下部電極層の上層に設けられる第２絶縁層と、前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、を有し、前記第２絶縁層の膜厚ｔは、表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、Ｐが１００以上４００以下の場合に、前記画素トランジスタに対する画素保持容量が２００ｆＦを超える第１条件と、前記画素トランジスタのドレインラインに対する信号線容量が前記画素保持容量の１０倍を超える第２条件と、を共に満たす条件の下で、９０ｎｍ以上２４００ｎｍ以下の範囲であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とする。
【発明の効果】
【００１３】
本発明に係るアクティブマトリクス型液晶表示装置によれば、ＦＦＳ方式において、オーバーレイヤー構造を用いて保持容量を形成し、保持容量の最適化を通して表示品質の向上を図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下に、図面を用いて本発明に係る実施の形態につき、詳細に説明する。以下では、ＦＦＳ方式の液晶表示装置で、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色で構成される表示を行うものについて説明するが、もちろん、Ｒ，Ｇ，Ｂの他に例えばＣ（シアン）等を含む多色構成であってもよく、端的に白黒表示を行うものであってもよい。また、以下に述べる形状、構造、材質等は、説明のための１例であり、液晶表示装置の用途にあわせ、適宜変更が可能である。
【００１５】
最初に、ＦＦＳ方式のアクティブマトリクス型液晶表示装置の構成について説明し、その次に、保持容量の最適化の内容について説明する。
【００１６】
図１は、ＦＦＳ方式によるアクティブマトリクス型の液晶表示装置において、Ｒ、Ｇ，Ｂの３色構成で表示を行う場合の表示領域の１表示画素分、すなわち、３色に対応する３つのサブピクセルについての平面構成を示す図である。ＦＦＳ方式の液晶表示装置３０は、画素電極及び共通電極がアレイ基板３２の上に配置され、アレイ基板３２に対向する対向基板上にカラーフィルタ及びブラックマトリクス等が配置され、その間に液晶分子層が封止されて構成される。図１は、対向基板側からアレイ基板３２を見た平面図で、対向基板上に配置される各要素を省略してあるので、実質上はアレイ基板３２の平面図となっている。図２は、図１に示すＡ−Ａ線に沿って、厚さ方向を誇張して示す断面図であるが、ここでもアレイ基板３２についてのみ図示されている。
【００１７】
図１に示されるように、液晶表示装置３０において、複数のドレイン配線４６は、それぞれが直線状に延在し（図１の例では縦方向に延在）、その延在方向に交差する方向（ここでは直交する方向であり、図１の例では横方向）に複数のゲート配線４０がそれぞれ配列される。複数のドレイン配線４６と、複数のゲート配線４０とによって区画される個々の領域が、画素配置領域であり、図１では、Ｒ，Ｇ，Ｂの３色構成に対応して３つの画素配置領域が示される。ここでは、カラー表現単位ごとに１ピクセルと数えて、これを１表示画素とするので、ここで言う画素配置領域は、サブピクセルの領域に当る。以下において画素の語は、特に断らない限りサブピクセル単位として説明するものとし、複数のサブピクセルを集めて１つの表示画素として構成されたものを、表示画素と呼ぶことにする。なお、共通電極６０は、アレイ基板３２の全面または、複数の画素にまたがって配置されているので、図１においては、スリット６１の形状線を除いて、その輪郭線が示されていない。
【００１８】
ここでは、各ドレイン配線４６の配列ピッチは複数のドレイン配線４６全体において同じ場合を例示する。また、各ドレイン配線４６の幅（ドレイン配線４６の配列方向における寸法）も同じとする。また、図１ではドレイン配線４６が直線状の場合を図示しているが、例えば局所的に蛇行部を有し全体として上記延在方向に延在していてもよい。また、画素配列としては、ストライプ配列、デルタ配列、モザイク配列等を形成してもよい。
【００１９】
ドレイン配線４６とゲート配線４０とで区画される各画素配置領域には、画素ＴＦＴ７０がそれぞれ配置される。図１の例では、各画素ＴＦＴ７０について、半導体層３６（図２参照）は略Ｕ字型に延在しており（図面では略Ｕ字型が上下反転して示されている）、その略Ｕ字型の２本の腕部を横切ってゲート配線４０がドレイン配線４６の配列方向に直交して延在している。この構成では、画素ＴＦＴ７０のソース電極４８は、ドレイン配線４６に接続されるドレイン電極とともにゲート配線４０に対して同じ側に位置している。これにより、画素ＴＦＴ７０では、ゲート配線４０がソースとドレインとの間で半導体層３６に２回交差する構成、換言すれば半導体層３６のソースとドレインとの間にゲート電極が２個設けられた構成を有している。
【００２０】
このように、画素ＴＦＴ７０のドレインは直近のドレイン配線４６に接続され、一方、ソースは、ソース電極４８を介して、画素電極５２に接続される。画素電極５２は各画素ごとに設けられ、その画素の画素ＴＦＴ７０のソースに接続される平板状の電極である。図１では、矩形形状の画素電極５２が示されている。
【００２１】
共通電極６０は、上記のように、アレイ基板３２の上に配置される。もっとも、場合によっては、共通電極６０を各画素ごとに設けられるものとしてもよい。その構造の場合は、各画素の共通電極６０を接続する共通電極配線が配置される。共通電極６０は、透明電極膜層に、開口部であるスリット６１が設けられたものである。このスリット６１は、画素電極５２と共通電極６０との間に電圧を印加したときに、電気力線を通し、基板面に対し主に平行な横電界を発生させる機能を有する。
【００２２】
共通電極６０の上には、配向膜が配置され、配向処理としてラビング処理が行われる。ラビング方向は、例えば、図１において、ゲート配線４０に平行な方向に行うことができる。共通電極６０のスリット６１は、その長辺の延びる方向が、このラビング方向に対し僅かに傾いて形成される。例えば、角度で５°程度、ラビング方向に対し傾くように形成することができる。共通電極６０の上に配向膜を形成し、ラビング処理を行うことで、アレイ基板３２が出来上がる。
【００２３】
次に、図２の断面図を用いて、ＦＦＳ方式の液晶表示装置におけるアレイ基板３２の構造を説明する。図２は、上記のように、図１のＡ−Ａ線に沿った断面図で、１つの画素についての各要素が示されている。
【００２４】
アレイ基板３２は、透光性基板３４と、半導体層３６と、ゲート絶縁膜３８と、ゲート配線４０と、層間絶縁膜４４と、ドレイン配線４６と、ソース電極４８と、平坦化絶縁膜５０と、画素電極５２と、ＦＦＳ絶縁膜５８と、共通電極６０とを含んで構成される。
【００２５】
透光性基板３４は、例えばガラスによって構成される。半導体層３６は例えばポリシリコンによって構成され、透光性基板３４上に配置されている。ゲート絶縁膜３８は、例えば酸化シリコン、窒化シリコン等で構成され、半導体層３６を覆って透光性基板３４上に配置されている。ゲート配線４０は、例えばＭｏ、Ａｌ等の金属で構成され、半導体層３６に対向してゲート絶縁膜３８上に配置され、ゲート絶縁膜３８および半導体層３６とともに画素ＴＦＴ７０を構成している。なお、ゲート配線４０は走査線とも呼ばれる。
【００２６】
層間絶縁膜４４は、例えば酸化シリコン、窒化シリコン等で構成され、ゲート配線４０等を覆ってゲート絶縁膜３８上に配置されている。層間絶縁膜４４およびゲート絶縁膜３８を貫いてコンタクトホールが設けられており、当該コンタクトホールは半導体層３６のうちで画素ＴＦＴ７０のソースおよびドレインにあたる位置に設けられている。ドレイン配線４６は、例えばＭｏ、Ａｌ、Ｔｉ等の金属で構成され、層間絶縁膜４４上に配置されているとともに一方の上記コンタクトホールを介して半導体層３６に接続している。なお、ドレイン配線は信号線とも呼ばれる。ソース電極４８は、例えばドレイン配線４６と同じ材料で構成され、層間絶縁膜４４上に配置されているとともに他方の上記コンタクトホールを介して半導体層３６に接続している。
【００２７】
ここでは、半導体層３６において、ドレイン配線４６が接続する部分を画素ＴＦＴ７０のドレインとし、ソース電極４８を介して画素電極５２が接続する部分を画素ＴＦＴ７０のソースとするが、ドレインとソースとを上記とは逆に呼ぶことも可能である。
【００２８】
平坦化絶縁膜５０は、例えばアクリル等の絶縁性透明樹脂等で構成され、ドレイン配線４６およびソース電極４８を覆って層間絶縁膜４４上に配置されている。平坦化絶縁膜５０を貫いてソース電極４８上にコンタクトホールが設けられている。
【００２９】
画素電極５２は、例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｈｉｎ  Ｏｘｉｄｅ）等の透明導電材料で構成され、平坦化絶縁膜５０上に配置されているとともに上記コンタクトホールを介してソース電極４８に接続されている。
【００３０】
ＦＦＳ絶縁膜５８は、画素電極５２と共通電極６０との間に配置される絶縁膜層である。例えば窒素シリコンで構成され、画素電極５２を覆って平坦化絶縁膜５０上に配置されている。なお、平坦化絶縁膜５０が樹脂で構成されている場合には、ＦＦＳ絶縁膜５８は低温プロセスで形成する必要がある。
【００３１】
共通電極６０は、例えばＩＴＯ等の透明導電材料で構成され、ＦＦＳ絶縁膜５８上に配置されており、図示されていないが共通電極用電極に接続されている。共通電極６０は、ＦＦＳ絶縁膜５８を介して画素電極５２に対向して設けられ、画素電極５２に対向する部分に複数のスリット６１を有している。スリット６１は、ゲート配線４０の延在する方向よりやや傾いた方向に長軸を有する細長く閉じた形状の開口である。この傾き角度は、上記のように、配向処理のラビング角度に関係して設定される。
【００３２】
共通電極６０の上には、図示されていないが、配向膜層が配置される。配向膜層は、液晶分子を初期配向させる機能を有する膜で、例えばポリイミド等の有機膜に、ラビング処理を施して用いられる。
【００３３】
このように、同一基板である透光性基板３４上に、平坦化絶縁膜５０の上層部に、絶縁層であるＦＦＳ絶縁膜５８を介して上部電極層である共通電極６０と下部電極層である画素電極５２とが形成される。上記のようにこの構造をオーバーレイヤー構造と呼ぶことができる。そして、上部電極層である共通電極６０にスリット６１を形成して、下部電極層である画素電極５２との間に電圧を印加し、基板面に対し主に平行な横電界を発生させて配向膜層を介して液晶分子を駆動することができる。つまり、オーバーレイヤー構造を用いて、ＦＦＳ方式によるアクティブマトリクス型の液晶表示装置３０が構成される。
【００３４】
上記では、ＦＦＳ絶縁膜５８を介し、下部電極層を画素電極５２とし、上部電極層を共通電極６０として、共通電極６０にスリット６１が設けられるが、下部電極層を共通電極６０とし、上部電極層を画素電極５２とすることもできる。
【００３５】
図３、図４は、下部電極層を共通電極６０とし、上部電極層を画素電極５２とし、画素電極５２にスリット５３を設ける液晶表示装置３０の構成を示す図である。これらの図は、図１、図２に対応し、実質的にアレイ基板３２の構成を示す図となっている。図１、図２と同様の要素には同一の記号を付し、詳細な説明を省略する。
【００３６】
上部電極層を画素電極５２とする場合には、図４に示されるように、ソース電極４８に接続される画素電極５２が、ＦＦＳ絶縁膜５８の上部に配置される。そして、アレイ基板３２の最表面側の電極である画素電極５２に、スリット５３が設けられる。スリット５３は、図１、図２に関連して説明したように、ゲート配線４０の延在する方向よりやや傾いた方向に長軸を有する細長く閉じた形状の開口である。また、下部電極層である共通電極６０は、アレイ基板３２の全面、あるいは複数の画素にまたがって配置される。
【００３７】
また、上記において、上部電極層に設けられる電界を通すための開口部として、細長い開口溝であるスリットを説明したが、上部電極構造を、櫛歯状あるいは柵状の形状に形成することもできる。この場合には、電界は、櫛歯状あるいは柵状の間の開口を通ることになる。
【００３８】
次に、オーバーレイヤー構造を用いたＦＦＳ方式のアクティブマトリクス型液晶における保持容量の最適化について、図５から図９を用いて説明する。
【００３９】
図５は、アクティブマトリクス型液晶表示装置の画素の動作を説明するための等価回路図である。ここでは、画素ＴＦＴ７０に関する各種の容量について示されている。画素ＴＦＴ７０のゲートには、ゲート配線（Ｇａｔｅ）４０が接続され、ドレインには、ドレイン配線（Ｖｉｄｅｏ）４６が接続される。ゲート配線４０は、走査線選択信号が供給される走査信号線であり、ドレイン配線４６は、ビデオ信号が供給されるデータ信号線である。そして、画素ＴＦＴ７０のソースには、画素電極５２が接続される。
【００４０】
ここで、画素電極５２と、共通電極（ＶCOM）６０との間の容量としては、液晶分子の容量に相当する液晶容量ＣLC（７２）と、保持容量ＣSC（７４）とがあることになる。なお、図５の等価回路においては、この液晶容量７２と、保持容量７４とは、１画素、つまり１サブピクセルについての成分が示されている。
【００４１】
また、ドレイン配線４６と共通電極６０との間、及びドレイン配線４６とゲート配線４０との間には、図２等で説明した層間絶縁膜４４を介して信号線容量（Ｃvideo）７６が形成される。図５の等価回路においては、このドレイン配線４６に係る信号線容量７６は、該当する画素ＴＦＴ７０のドレインに接続される１本のドレイン配線４６についての成分が示されている。つまり、１本のドレイン配線４６について、ｎ本のゲート配線４０が接続され、また、共通電極６０がｍ個の画素にまたがって配置されているとすれば、信号線容量７６は、１本のドレイン配線４６とｎ本のゲート配線４０との間に形成される容量成分と、１本のドレイン配線４６とｍ個の画素にまたがって配置される共通電極６０との間に形成される容量成分との和である。
【００４２】
このような等価回路において、図示されていない走査線駆動回路が、ある走査線、例えば図５に示されるゲート配線４０を選択すると、画素ＴＦＴ７０が導通状態となる。そこで、ドレイン配線４６からビデオ信号が画素電極５２に供給され、画素電極５２と共通電極６０との間の電位差に応じた電荷が、液晶容量７２と保持容量７４とに蓄積される。選択されていないゲート配線４０に接続された画素ＴＦＴ７０は遮断状態であるので、保持容量７４に蓄積された電荷が保持されることになる。
【００４３】
ここで、保持容量７４の大きさが小さいと、保持期間の間に、画素ＴＦＴ７０のリーク電流等によって画素電位の変化が生じ、液晶にかかる電圧が変化し、コントラストの低下、クロストーク等の表示不良が生じる恐れがある。一方、保持容量が大きすぎると、充電期間、すなわち１水平走査期間中において、保持容量７４における十分な充電が間に合わず、あるいは、保持容量７４と信号線容量７６との間に生じる電荷の再配分が大きくなって、ドレイン配線４６の電位自体が変化する恐れが生じる。これによって、画素電極電位が所望の電位レベルに到達しないまま、保持状態に入ることが起こり、コントラスト低下、表示ムラ等の表示不良が生じる恐れがある。つまり、保持容量７４は、保持時間と画素ＴＦＴのリーク電流等から定められる適当な大きさを要すると共に、信号線容量に比べ適当に小さいことが必要である。
【００４４】
ここで、保持容量７４は、画素電極５２と共通電極６０との間に形成される容量である。上記のように、画素電極５２と共通電極６０との間にはＦＦＳ絶縁膜５８があるので、ＦＦＳ絶縁膜５８を挟んで、画素電極５２と共通電極６０との間の重なり部分で、保持容量７４が形成されることになる。また、ＦＦＳ方式においては、アレイ基板３２の最表面側の上部電極層に、スリットまたは櫛歯状の開口部が設けられるので、上部電極層の構造は、導電体部分の電極部と、導電体部分が除去された開口部とが、繰り返し配置されたものとなっている。
【００４５】
図６は、模式的に、１つの表示画素８０が３つのサブピクセル、すなわち３つの画素８１から構成されている場合の、１つの画素８１についての電極部８２と開口部８４の様子を示す図である。電極部８２と開口部８４の繰り返し部分では、開口部８４の短軸幅をＳとし、隣接する開口部８４の間の距離である導電体部分の電極部８２の幅をＬとして示すことができる。以下では、Ｓを電極間隔、Ｌを電極幅と呼ぶことにする。ここで、開口部８４は、上記で説明したスリット６１，５３あるいは、櫛歯状形状の開口部に対応する。
【００４６】
図６に示されるモデルを用いて、１画素８１当りの保持容量の大きさを計算することができる。図６に示されるように、画素８１の縦長さをＹとし、横長さをＸとし、３つの画素８１で構成される１つの表示画素８０を、通常用いられるように正方形とする。すなわちＹ＝３Ｘとする。そして、表示領域における画素密度を、２５．３８１ｍｍ（１インチ）当りＰ表示画素とする。また、１画素８１当りの電極部８２の数をｎとし、ＦＦＳ絶縁膜の膜厚をｔFFSとし、その比誘電率をεFFSとし、真空誘電率をε0とする。
【００４７】
画素密度Ｐを用い、１インチ＝２５．３８１ｍｍの換算を用いるとして、Ｙ＝（０．０２５３８１／Ｐ）（ｍ）、Ｘ＝（０．０２５３８１／３Ｐ）（ｍ）となり、また、電極部８２の数は、ｎ＝Ｙ／（Ｌ＋Ｓ）となる。したがって、１画素８１当りの保持容量ＣSCは、ＣSC＝（ε0εFFS／ｔFFS）×ｎＬＸ＝（ε0εFFS／ｔFFS）×｛（０．０２５３８１／Ｐ）／（Ｌ＋Ｓ）｝×Ｌ×（０．０２５３８１／３Ｐ）で与えられる。
【００４８】
図７は、εFFS＝６、ｔFFS＝２００ｎｍ、Ｌ＝Ｓ＝４μｍとして、画素密度Ｐと保持容量ＣSCの関係を計算した結果を示す図である。図７から分かるように、画素密度Ｐが増加すると、保持容量ＣSCの大きさは急激に小さくなり、逆に画素密度Ｐが少なくなると、保持容量ＣSCの大きさは急激に大きくなる。したがって、ｔFFSの膜厚が一定のままでは、画素密度の変化に対し、保持容量ＣSCの大きさが不足または過大となる。これが、本発明における課題である。
【００４９】
図８、図９を用いて、画素密度Ｐに応じたｔFFSの設定方法について説明する。上記のように、保持容量は、保持時間と画素ＴＦＴのリーク電流等から定められる適当な大きさを要すると共に、信号線容量に比べ適当に小さいことが必要である。前者の画素電位保持のためには、経験的に、画素ＴＦＴのチャネル幅が２μｍ程度であれば、そのリーク電流の大きさから、保持容量（ＣSC）が２００ｆＦ以上あれば十分であることが分かっている。また、後者は、保持容量：信号線容量（ＣSC：Ｃvideo）が、１：１０以上あれば、信号線電位変化を例えば１／１０程度とできるので、表示品質の低下を十分抑制することができることが分かっている。
【００５０】
図８は、上記２条件を共に満たすＦＦＳ絶縁膜の膜厚ｔFFSの範囲を示す図である。すなわち、横軸に画素密度をとり、縦軸に保持容量をとり、ＦＦＳ絶縁膜の膜厚をパラメータにとって示される図８において、保持容量（ＣSC）＝２００ｆＦの線と、保持容量：信号線容量（ＣSC：Ｃvideo）＝１：１０を示す線とが破線で示されている。この２つの破線で囲まれた斜線領域が、上記２条件を共に満たすＦＦＳ絶縁膜の膜厚ｔFFSの範囲である。
【００５１】
ここで、信号線容量は、ゲート配線とドレイン配線との間の交差部容量を、単位面積当たり７．１×１０-17ｆＦ／（μｍ）2とし、ドレイン配線と共通電極との間の交差部容量を、単位面積当たり７．１×１０-17ｆＦ／（μｍ）2とし、ゲート配線の幅及びドレイン配線の幅を共に５μｍとし、ゲート配線の総数、すなわち走査線数を２４０本として、画素密度Ｐに対応する値を計算した。また、εFFS＝６、Ｌ＝Ｓ＝４μｍとした。
【００５２】
図９は、図８の内容を、横軸に画素密度、縦軸にＦＦＳ絶縁膜の膜厚ｔFFSをとって、上記２条件を満たす範囲を斜線領域で示したものである。図９の結果から次のことが分かる。すなわち、画素密度Ｐが１００以上４００以下の場合に、画素ＴＦＴに対する保持容量が２００ｆＦを超える第１条件と、画素ＴＦＴのドレイン配線に対する信号線容量が保持容量の１０倍を超える第２条件と、を共に満たす条件の下で、ＦＦＳ絶縁膜の膜厚は、９０ｎｍ以上２４００ｎｍ以下の範囲に設定することがよい。
【００５３】
例えば、画素密度Ｐ＝１００においては、ＦＦＳ絶縁膜の膜厚を４３０ｎｍ以上２４００ｎｍ以下、画素密度Ｐ＝２００においては、ＦＦＳ絶縁膜の膜厚を２００ｎｍ以上６００ｎｍ以下、画素密度Ｐ＝３００においては、ＦＦＳ絶縁膜の膜厚を１３０ｎｍ以上２６０ｎｍ以下、画素密度Ｐ＝４００においては、ＦＦＳ絶縁膜の膜厚を９０ｎｍ以上１４０ｎｍ以下と設定することが望ましい。
【００５４】
さらに、一般的なＦＦＳ絶縁膜の膜厚の設定条件を示すことができる。すなわち、第１条件の２００ｆＦは、画素ＴＦＴのチャネル幅Ｗを２μｍとした場合であるので、これを２００ｆＦ／２μｍとして、ＣSC／Ｗ＝１００×１０-9（ｆＦ／ｍ）と置き換えることができる。したがって、第１条件は、ＣSC／Ｗ＝（ε0εFFS／ｔFFS）×ｎＬＸ／Ｗ＞１００×１０-9（ｆＦ／ｍ）となる。この左辺は、Ｌ＝Ｓとして、ｎＬ＝Ｙ／２を用いると、ＣSC／Ｗ＝（ε0εFFS／ＷｔFFS）×｛（０．０２５３８１／Ｐ）2／６｝］となる。したがって、第１条件は、
ｔFFS＜［（ε0ε／Ｗ）｛（０．０２５３８１／Ｐ）2／６｝］／（１００×１０-9｝
と、一般的に表すことができる。
【００５５】
また、第２条件は、画素ＴＦＴを用いて保持容量ＣSCに充電してデータを書き込むときの条件であるので、次のように考えることができる。すなわち、画素ＴＦＴの単位チャネル幅当りのＯＮ抵抗をρON、画素ＴＦＴゲート配線とドレイン配線とが同時にＯＮしている時間をτONとし、補正パラメータをｋとすると、充電の時定数がτONより小さければよいので、第２条件は、近似的に、ｋ×ρON×Ｗ×ＣSC＜τONと表すことができる。これを実際の液晶表示素子に適用してみると、ｋ＝２程度の値となり、シミュレーション結果とよくあっていることが分かる。そこで、この式におけるＣSCを上記と同様に一般化することで、第２条件は次のように表すことができる。すなわち、この式の左辺は、ｋ×ρON×Ｗ×（ε0εFFS／ｔFFS）×｛（０．０２５３８１／Ｐ）2／６｝］となる。これから、第２条件は、
ｔFFS＞［（ε0ε／Ｗ）×｛（０．０２５３８１／Ｐ）2／６｝×ｋ×ρON］／τON
と、一般的に表すことができる。
【００５６】
例えば、Ｗ＝４μｍ、画素密度Ｐ＝２００、τON＝１６０ｎｓｅｃ、ρON＝０．６６Ω／μｍ、ｋ＝１．７とすると、第１条件は、ｔFFS＜３６６．９ｎｍ、第２条件は、ｔFFS＞２５０．２ｎｍとなり、図９の結果とよく一致する。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る実施の形態において、上部電極層を共通電極としてスリットを設けるＦＦＳ方式の液晶表示装置の表示領域の１表示画素分の平面構成を示す図である。
【図２】図１におけるＡ−Ａ線に沿った断面図である。
【図３】本発明に係る実施の形態において、上部電極層を画素電極としてスリットを設けるＦＦＳ方式の液晶表示装置の表示領域の１表示画素分の平面構成を示す図である。
【図４】図３におけるＡ−Ａ線に沿った断面図である。
【図５】本発明に係る実施の形態において、アクティブマトリクス型液晶表示装置の画素の動作を説明するための等価回路図である。
【図６】本発明に係る実施の形態において、１つの表示画素が３つのサブピクセルから構成されている場合の１つのサブピクセルについての電極部と開口部の様子を示す摸式図である。
【図７】本発明に係る実施の形態において、画素密度Ｐと保持容量ＣSCの関係を計算した例を示す図である。
【図８】本発明に係る実施の形態において、保持容量の最適化の２条件を共に満たすＦＦＳ絶縁膜の膜厚ｔFFSの範囲を示す図である。
【図９】図８の内容を別の表現で表した図である。
【符号の説明】
【００５８】
３０  液晶表示装置、３２  アレイ基板、３４  透光性基板、３６  半導体層、３８  ゲート絶縁膜、４０  ゲート配線、４４  層間絶縁膜、４６  ドレイン配線、４８  ソース電極、５０  平坦化絶縁膜、５２  画素電極、５３，６１  スリット、５８  ＦＦＳ絶縁膜、６０  共通電極、７０  画素ＴＦＴ、７２  液晶容量、７４  保持容量、７６  信号線容量、８０  表示画素、８１  画素、８２  電極部、８４  開口部。
【図１】
2008116485.tif 000003
【図２】
2008116485.tif 000004
【図３】
2008116485.tif 000005
【図４】
2008116485.tif 000006
【図５】
2008116485.tif 000007
【図６】
2008116485.tif 000008
【図７】
2008116485.tif 000009
【図８】
2008116485.tif 000010
【図９】
2008116485.tif 000011
【手続補正書】
【提出日】平成20年2月14日(2008.2.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
画素トランジスタと、前記画素トランジスタに接続する配線層と、
前記画素トランジスタ及び前記配線層の上層に設けられる第１絶縁層と、
前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、
前記下部電極層の上層に設けられる第２絶縁層と、
前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、
を有し、
前記第２絶縁層の膜厚ｔは、
表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、前記画素トランジスタのチャネル幅をＷとし、前記画素トランジスタの単位チャネル幅当りのＯＮ抵抗をρＯＮ、前記画素トランジスタのゲートラインとドレインラインとが同時にＯＮしている時間をτＯＮとし、前記第２絶縁層の比誘電率をεとし、真空誘電率をε０とし、補正パラメータをｋとして、
ｔ＜［（ε０ε／Ｗ）×｛（０．０２５３８１／Ｐ）２／６｝］／（１００×１０−９）
及び
ｔ＞［（ε０ε／Ｗ）×｛（０．０２５３８１／Ｐ）２／６｝×ｋ×ρＯＮ］／τＯＮ
であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項２】
画素トランジスタと、前記画素トランジスタに接続する配線層と、
前記画素トランジスタ及び前記配線層の上層に設けられる第１絶縁層と、
前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、
前記下部電極層の上層に設けられる第２絶縁層と、
前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、
を有し、
前記第２絶縁層の膜厚ｔは、
表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、
Ｐが１００以上４００以下の場合に、
前記画素トランジスタに対する画素保持容量が２００ｆＦを超える第１条件と、
前記画素トランジスタのドレインラインに対する信号線容量が前記画素保持容量の１０倍を超える第２条件と、
を共に満たす条件の下で、９０ｎｍ以上２４００ｎｍ以下の範囲であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とするアクティブマトリクス型液晶表示装置。
【請求項３】
前記第１絶縁層は絶縁性透明樹脂で構成され、前記第２絶縁層は低温プロセスで形成された窒化シリコンで構成されていることを特徴とする請求項１または２に記載のアクティブマトリクス型液晶表示装置。
【請求項４】
前記上部電極は閉じた形状のスリットを有していることを特徴とする請求項１から３のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項５】
前記上部電極は櫛歯状形状の開口部を有していることを特徴とする請求項１から３のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項６】
前記画素保持容量は、前記下部電極層、前記第２絶縁層および前記上部電極層とで形成されることを特徴する請求項１から５のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項７】
前記上部電極は、共通電極層であることを特徴する請求項１から６のいずれかに記載のアクティブマトリクス型液晶表示装置。
【請求項８】
前記上部電極は、画素電極層であることを特徴する請求項１から６のいずれかに記載のアクティブマトリクス型液晶表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係るアクティブマトリクス型液晶表示装置は、画素トランジスタと、前記画素トランジスタに接続する配線層と、前記画素トランジスタ及び前記配線層の上層に設けられる第１絶縁層と、前記第１絶縁層の上層に設けられ、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、前記下部電極層の上層に設けられる第２絶縁層と、前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、を有し、前記第２絶縁層の膜厚ｔは、表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、前記画素トランジスタのチャネル幅をＷとし、前記画素トランジスタの単位チャネル幅当りのＯＮ抵抗をρＯＮ、前記画素トランジスタのゲートラインとドレインラインとが同時にＯＮしている時間をτＯＮとし、前記第２絶縁層の比誘電率をεとし、真空誘電率をε０とし、補正パラメータをｋとして、ｔ＜［（ε０ε／Ｗ）×｛（０．０２５３８１／Ｐ）２／６｝］／（１００×１０−９）及びｔ＞［（ε０ε／Ｗ）×｛（０．０２５３８１／Ｐ）２／６｝×ｋ×ρＯＮ］／τＯＮであって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本発明に係るアクティブマトリクス型液晶表示装置は、画素トランジスタと、前記画素トランジスタに接続する配線層と、前記画素トランジスタ及び前記配線層の上層に設けられる第１絶縁層と、共通電極層または画素電極層のいずれか一方に割り当てられる下部電極層と、前記下部電極層の上層に設けられる第２絶縁層と、前記第２絶縁層の上層に設けられ、前記共通電極層または前記画素電極層のいずれか他方に割り当てられる上部電極層と、を有し、前記第２絶縁層の膜厚ｔは、表示画素を複数のサブピクセルからなる略正方形形状として、前記表示画素の縦方向及び横方向の配置ピッチをそれぞれ２５．３８１ｍｍあたりＰ個とし、Ｐが１００以上４００以下の場合に、前記画素トランジスタに対する画素保持容量が２００ｆＦを超える第１条件と、前記画素トランジスタのドレインラインに対する信号線容量が前記画素保持容量の１０倍を超える第２条件と、を共に満たす条件の下で、９０ｎｍ以上２４００ｎｍ以下の範囲であって、前記上部電極層と前記下部電極層との間に電圧を印加して液晶分子を駆動することを特徴とする。また、本発明に係るアクティブマトリクス型液晶表示装置において、前記第１絶縁層は絶縁性透明樹脂で構成され、前記第２絶縁層は低温プロセスで形成された窒化シリコンで構成されてもよい。また、本発明に係るアクティブマトリクス型液晶表示装置において、前記上部電極は閉じた形状のスリットを有していてもよい。また、本発明に係るアクティブマトリクス型液晶表示装置において、前記上部電極は櫛歯状形状の開口部を有していてもよい。また、本発明に係るアクティブマトリクス型液晶表示装置において、前記下部電極層、前記第２絶縁層および前上部電極層とで容量が形成されてもよい。また、本発明に係るアクティブマトリクス型液晶表示装置において、前記上部電極は、共通電極層であってもよい。また、本発明に係るアクティブマトリクス型液晶表示装置は、前記上部電極は、画素電極層であってもよい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５４
【補正方法】変更
【補正の内容】
【００５４】
さらに、一般的なＦＦＳ絶縁膜の膜厚の設定条件を示すことができる。すなわち、第１条件の２００ｆＦは、画素ＴＦＴのチャネル幅Ｗを２μｍとした場合であるので、これを２００ｆＦ／２μｍとして、ＣＳＣ／Ｗ＝１００×１０−９（ｆＦ／ｍ）と置き換えることができる。したがって、第１条件は、ＣＳＣ／Ｗ＝（ε０εＦＦＳ／ｔＦＦＳ）×ｎＬＸ／Ｗ＞１００×１０−９（ｆＦ／ｍ）となる。この左辺は、Ｌ＝Ｓとして、ｎＬ＝Ｙ／２を用いると、ＣＳＣ／Ｗ＝（ε０εＦＦＳ／ＷｔＦＦＳ）×｛（０．０２５３８１／Ｐ）２／６｝］となる。したがって、第１条件は、
ｔＦＦＳ＜［（ε０ε／Ｗ）｛（０．０２５３８１／Ｐ）２／６｝］／（１００×１０−９）
と、一般的に表すことができる。