(57)【要約】【課題】電界集中の起こりにくい半導体装置および半導体装置の製造方法を提供する。【解決手段】ショットキーダイオード３０は、ＳｉＣ層１１と、ＳｉＣ層１１の上部主面に形成されたアノード電極１３と、ＳｉＣ基板１０の下部主面に形成されたカソード電極１２と、ファセットの両端部に形成されたｐ型不純物領域１５とを備えている。ＳｉＣ層１１は上部主面にファセット形成層１１ａを有しており、ファセットに接触するようにアノード電極１３が形成されている。【選択図】図１
2008109032.tif 000002
【特許請求の範囲】
【請求項１】
炭化ケイ素よりなる半導体層と、
前記半導体層の一方の主面に形成されたアノード電極と、
前記半導体層の他方の主面に形成されたカソード電極とを備え、
前記半導体層は前記一方の主面にファセットを有し、前記ファセットに接触するように前記アノード電極が形成されていることを特徴とする、半導体装置。
【請求項２】
前記ファセットの両端部に形成され、かつ前記半導体層とは異なる導電型の不純物領域をさらに備える、請求項１に記載の半導体装置。
【請求項３】
前記ファセットのうち少なくとも一つが｛０００１｝面または｛０３−３８｝面で構成されていることを特徴とする、請求項１または２に記載の半導体装置。
【請求項４】
前記半導体層は前記一方の主面に複数のトレンチをさらに有し、
隣り合う前記トレンチ同士の間に前記ファセットが形成されており、
前記トレンチの各々の底面および側面のうち少なくとも一方の面に前記不純物領域が形成されていることを特徴とする、請求項２または３に記載の半導体装置。
【請求項５】
炭化ケイ素よりなる半導体層を形成する工程と、
前記半導体層の一方の主面にファセットを形成するファセット工程と、
前記ファセットに接触するようにアノード電極を形成する工程と、
前記半導体層の他方の主面にカソード電極を形成する工程とを備える、半導体装置の製造方法。
【請求項６】
前記ファセット工程は、前記半導体層の表面にケイ素を供給した状態で前記半導体層を熱処理する熱処理工程を含むことを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記熱処理工程は、ケイ素を主な構成元素とする被覆膜を前記半導体層の一方の主面に形成する工程を含む、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ファセット工程は、深さ方向に幅が連続的に減少している開口部を有するレジストを前記半導体層の前記一方の主面に形成する工程と、前記レジストをマスクとして前記半導体層をエッチングする工程とを含むことを特徴とする、請求項５〜７のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、より特定的には、炭化ケイ素（以下、ＳｉＣと記す）よりなる半導体層を備えたショットキーダイオードおよびショットキーダイオードの製造方法に関する。
【背景技術】
【０００２】
ＳｉＣは、バンドギャップが広く、また最大絶縁電界がケイ素（以下、Ｓｉと記す）と比較して約一桁大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field-Effect  Transistor）、サイリスタなどが試作され、その特性から従来のＳｉ半導体装置と比較して非常に特性が良好なことが確認されている。
【０００３】
ＳｉやＳｉＣよりなる半導体層を有する半導体装置においては、低指数面が基板表面の法線から傾斜するように（オフ角をつけて）半導体層をエピタキシャル成長させている。この方法によれば、基板表面の傷、汚れ、または凹凸などが半導体層の成長に影響を及ぼすことが抑止され、半導体層表面の平坦性をある程度向上することができる。
【０００４】
なお、荒井和雄・吉田貞史共編、「ＳｉＣ素子の基礎と応用」、オーム社発行、１６７頁〜１７０頁および２００頁〜２０４頁（非特許文献１）には、オフ角を持つ面を電極面に用いたショットキーダイオードが開示されている。また非特許文献１では、半導体層の面方位ごとの基本特性値が記載されている。
【非特許文献１】荒井和雄・吉田貞史共編、「ＳｉＣ素子の基礎と応用」、オーム社発行、１６７頁〜１７０頁および２００頁〜２０４頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、オフ角をつけてＳｉＣ層をエピタキシャル成長させても、バンチングステップが未だ存在しており、十分な平坦性の半導体層表面を得ることはできなかった。このため、ショットキー電極と半導体層との接触が悪くなり、電界集中が起こるという問題が生じていた。電界集中が起こるとリーク電流が増加し、半導体装置の特性の悪化を招く。
【０００６】
したがって、本発明の目的は、電界集中の起こりにくい半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、ＳｉＣよりなる半導体層と、半導体層の一方の主面に形成されたアノード電極と、半導体層の他方の主面に形成されたカソード電極とを備えている。半導体層は一方の主面にファセットを有しており、ファセットに接触するようにアノード電極が形成されている。
【０００８】
本発明の半導体装置の製造方法は、ＳｉＣよりなる半導体層を形成する工程と、半導体層の一方の主面にファセットを形成するファセット工程と、ファセットに接触するようにアノード電極を形成する工程と、半導体層の他方の主面にカソード電極を形成する工程とを備えている。
【０００９】
本発明の半導体装置および半導体装置の製造方法によれば、ファセットの平坦部分の長さはバンチングステップの平坦部分の長さよりも長いので、半導体層の平坦性が向上する。その結果、アノード電極と半導体層との接触が良好になり、電界集中を起こりにくくすることができる。
【００１０】
本発明の半導体装置において好ましくは、ファセットの両端部に形成され、かつ半導体層とは異なる導電型の不純物領域がさらに備えられている。
【００１１】
これにより、逆方向電圧印加時（カソード電極の電位がアノード電極の電位より高い状態の時）には、半導体層と不純物領域との境界の空乏層によってアノード電極からカソード電極へ延びる電流経路が遮断されるので、半導体装置の耐圧を向上することができる。
【００１２】
本発明の半導体装置において好ましくは、ファセットのうち少なくとも一つが｛０００１｝面または｛０３−３８｝面で構成されている。
【００１３】
ＳｉＣよりなる半導体層における｛０００１｝面および｛０３−３８｝面は、ＳｉまたはＣもいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、これらの面によってファセットを構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。
【００１４】
本発明の半導体装置において好ましくは、半導体層は一方の主面に複数のトレンチをさらに有している。隣り合うトレンチ同士の間にファセットが形成されており、トレンチの各々の底面および側面のうち少なくとも一方の面に不純物領域が形成されている。
【００１５】
これにより、トレンチ同士の間の半導体層が電流経路となる。逆方向電圧印加時には、トレンチ同士の間の半導体層が空乏層化されるので、電流経路を容易に遮断することができ、半導体装置の耐圧を向上することができる。
【００１６】
上記製造方法において好ましくは、ファセット工程は、半導体層の表面にＳｉを供給した状態で半導体層を熱処理する熱処理工程を含んでいる。
【００１７】
Ｓｉを供給した状態でＳｉＣよりなる半導体層を熱処理することにより、ＳｉＣよりなる半導体層をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られる。
【００１８】
上記製造方法において好ましくは、熱処理工程は、Ｓｉを主な構成元素とする被覆膜を半導体層の一方の主面に形成する工程を含んでいる。
【００１９】
これにより、ＳｉＣよりなる半導体層の表面にＳｉを供給した状態を、上記被覆膜によって実現することができる。半導体層における被覆膜が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体層の再構成を促進することができる。
【００２０】
なお、本願明細書において「Ｓｉを主な構成元素とする」とは、Ｓｉを５０質量％以上含むことを意味している。
【００２１】
上記製造方法において好ましくは、ファセット工程は、深さ方向に幅が連続的に減少している開口部を有するレジストを半導体層の一方の主面に形成する工程と、レジストをマスクとして半導体層をエッチングする工程とを含んでいる。
【００２２】
これにより、半導体層表面がレジストの形状に対応した形状となり、ファセットを容易に形成することができる。
【００２３】
上記製造方法において好ましくは、熱処理工程の前に、半導体層の表面を平坦化する工程をさらに備えている。
【００２４】
これにより、ＳｉＣよりなる半導体層が均一に再構成し、ファセットが広い面積で成長する。
【発明の効果】
【００２５】
本発明の半導体装置および半導体装置の製造方法によれば、電界集中を起こりにくくすることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面に基づいて説明する。なお、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を示す断面図である。図１を参照して、本実施の形態の半導体装置としてのショットキーダイオード３０は、ＳｉＣよりなる半導体層としてのｎ型のＳｉＣ基板１０およびｎ型のＳｉＣ層１１を備えている。ＳｉＣ基板１０を構成するＳｉＣ結晶は、たとえば（０００１）面が［１１−２０］方向に８°だけ傾斜する（つまり、８°のオフ角を有する）、または［１−１００］方向に８°のオフ角を有するように形成されている。ＳｉＣ層１１は、ＳｉＣ基板１０上にホモエピタキシャル成長した層であり、ＳｉＣ基板１０の結晶構造を引き継いでいる。ＳｉＣ層１１は上部主面にファセット形成層１１ａを有している。なお、図１においては、説明の便宜のためにＳｉＣ層１１とファセット形成層１１ａとの間に境界線を引いているが、実際にこのような境界線は存在せず、ファセットはＳｉＣ層１１の上部主面に形成されている。
【００２８】
図２は、図１におけるファセット形成層を拡大して示す斜視図である。図２を参照して、ミクロな視点で見ると、ＳｉＣ層１１の表面は平らではなく凹凸があり、ファセット形成層１１ａには複数のファセット１が形成されている。ファセット１の各々は結晶面２と結晶面３とにより構成されている。結晶面３は結晶面２よりも長い平坦部分を有している。ファセット１の一周期の長さＰ１は１００ｎｍ以上である。ここで、ファセット１の一周期の長さとは、マクロな視点で見た場合のＳｉＣ層１１の表面に沿った方向（図２中横方向）における、１つのファセット１を構成する結晶面２と結晶面３とを合わせた長さである。ＳｉＣ層１１が４Ｈ型の結晶構造を有する場合には、結晶面２はたとえば（０００１）面であり、結晶面３はたとえば（１１−２ｎ）（ｎは任意の整数）や、（０３−３８）面である。つまり、図２中水平方向に対する結晶面３の傾斜角度がＳｉＣ層１１のオフ角αとなっている。
【００２９】
ここで、４Ｈ型のＳｉＣ結晶の（０００１）面および（０３−３８）面について説明する。図３は、４Ｈ型のＳｉＣ結晶の（０００１）面の結晶構造を示す図である。
【００３０】
図３を参照して、４Ｈ型のＳｉＣ結晶の（０００１）面は六角柱の上面に相当する面であり、“Ａ”で表わされる原子配列を有するＡ層が最上層となっている。４Ｈ型のＳｉＣ結晶では、“Ａ”で表わされる原子配列を有するＡ層と、“Ｂ”で表わされる原子配列を有するＢ層と、“Ｃ”で表わされる原子配列を有するＣ層とが、ＡＢＣＢＣＡ・・・という積層順序で［０００１］方向（紙面に垂直な方向）に積層している。（０００１）面内において、正六角形の頂点の位置に配列した６つの原子のうち互いに隣り合っている任意の二つの原子を原子５ａ，５ｂとし、これらの原子５ａ，５ｂを結ぶ直線を直線６ａとする。また、Ａ層と［０００１］方向で隣接するＢ層において、（０００１）面から見て原子５ａと原子５ｂとに挟まれる位置の原子を原子５ｃとし、原子５ａと原子５ｃとを結ぶ直線を直線６ｂとする。また、原子５ｂと原子５ｃとを結ぶ直線を直線６ｃとする。以上の３つの直線６ａ〜６ｃによって構成される三角形を含む平面が（０３−３８）面である。
【００３１】
また、ＳｉＣ層１１は６Ｈ型の結晶構造を有していてもよい。６Ｈ型のＳｉＣ結晶では、“Ａ”で表わされる原子配列を有するＡ層と、“Ｂ”で表わされる原子配列を有するＢ層と、“Ｃ”で表わされる原子配列を有するＣ層とが、ＡＢＣＡＣＢＡ・・・という積層順序で［０００１］方向に積層している。この場合には、結晶面２はたとえば（０００１）面であり、結晶面３はたとえば（０１−１４）面である。
【００３２】
なお、４Ｈ型の結晶構造を有するＳｉＣ層１１を形成する場合、ＳｉＣ基板１０を構成するＳｉＣ結晶のオフ角α（ＳｉＣ基板１０の主表面の法線と（０００１）面の法線とのなす角）は、０度以上５５度以下であることが好ましい。（０３−３８）面は（０００１）面に対して５５度傾斜しているので、オフ角αを５５度以下とすることにより、（０００１）面または（０３−３８）面をファセットの広い面（図２における結晶面３）として得ることができる。またオフ角αは０度以上１度以下または１度以上１０度以下であることがより好ましい。オフ角αを０度以上１度以下とすることによって広いテラスを有するＳｉＣ結晶を得ることができる。また１度以上１０度以下とすることによってＳｉＣ結晶を容易にエピタキシャル成長させることができる。オフ角αが０度以上１０度以下である場合には、（０００１）面をファセットの広い面として得ることができる。
【００３３】
また、６Ｈ型の結晶構造を有するＳｉＣ層１１を形成する場合、ＳｉＣ基板１０を構成するＳｉＣ結晶のオフ角αは、０度以上５５度以下であることが好ましい。オフ角αを５５度以下とすることにより、（０１−１４）面は（０００１）面に対して５５度傾斜しているので、（０００１）面または（０１−１４）面をファセットの広い面として得ることができる。またオフ角αは０度以上１度以下または１度以上１０度以下であることがより好ましい。オフ角αを０度以上１度以下とすることによって広いテラスを有するＳｉＣ結晶を得ることができる。また１度以上１０度以下とすることによってＳｉＣ結晶を容易にエピタキシャル成長させることができる。オフ角αが０度以上１０度以下である場合には、（０００１）面をファセットの広い面として得ることができる。
【００３４】
図１および図２を参照して、本実施の形態におけるショットキーダイオード３０の詳細な構造について説明する。ショットキーダイオード３０は、アノード電極１３と、カソード電極１２と、ｐ型不純物領域１５と、絶縁膜１４とをさらに備えている。アノード電極１３はＳｉＣ層１１の上部主面において、ファセット１の結晶面３に接触するように形成されている。アノード電極１３とＳｉＣ層１１とによりショットキー接合が形成されている。ｐ型不純物領域１５はＳｉＣ層１１の上部主面において、ファセット１の両端部に形成されている。絶縁膜１４はＳｉＣ層１１の上部主面において、ファセット１の結晶面２に接触するように形成されている。言い換えれば、絶縁膜１４はｐ型不純物領域１５の真上に形成されている。カソード電極１２はＳｉＣ基板の下部主面に形成されている。カソード電極１２とＳｉＣ基板１０とによりショットキー接合が形成されている。
【００３５】
なお、アノード電極１３は、たとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、またはＭｏ（モリブデン）などよりなっており、カソード電極１２は、たとえばＡｌ（アルミニウム）などよりなっている。
【００３６】
続いて、本実施の形態におけるショットキーダイオード３０の動作について説明する。アノード電極１３とカソード電極１２とが同電位であるか、あるいはカソード電極１２の電位がアノード電極１３の電位より高い場合（逆方向電圧が印加された場合）には、ＳｉＣ層１１とアノード電極１３との境界からｎ型のＳｉＣ層１１内へ空乏層が広がる。加えて、ＳｉＣ層１１とｐ型不純物領域１５とからＳｉＣ層１１内へ空乏層Ｖが広がる。その結果、アノード電極１３とカソード電極１２との間の電流経路が遮断される。
【００３７】
一方、アノード電極１３の電位がカソード電極１２の電位より高い場合（順方向電圧が印加された場合）には、ＳｉＣ層１１とアノード電極１３との境界の空乏層が収縮し、ＳｉＣ層１１とｐ型不純物領域１５との境界の空乏層Ｖが収縮する。その結果、アノード電極１３の真下のＳｉＣ層１１に空乏層化されていない部分ができ、ＳｉＣ層１１およびＳｉＣ基板１０を電流経路としてアノード電極１３とカソード電極１２との間に電流が流れる。
【００３８】
続いて、本実施の形態におけるショットキーダイオード３０の製造方法の一例について図４〜図１３を用いて説明する。
【００３９】
始めに図４を参照して、ＳｉＣ基板１０上にＳｉＣ層１１をエピタキシャル成長させる。これにより、ＳｉＣよりなる半導体層が形成される。このとき、ＳｉＣ層１１の表面には不規則な凹凸（ステップ）が数多く存在している。続いて、ＳｉＣ層１１の表面を平坦化する。具体的には、ＨＣｌ（塩化水素）またはＨ2（水素）を用いたエッチングや反応性イオンエッチングによってＳｉＣ層１１の表面全面をエッチングする。また、ＣＭＰ（Chemical  Mechanical  Polish）によりＳｉＣ層１１の表面全面を研磨してもよい。これにより、ＳｉＣ層１１の表面に存在する凹凸やイオン注入によるＳｉＣ層１１のダメージが除去され、ＳｉＣ層１１の表面が平坦化される。
【００４０】
次に図５を参照して、ＳｉＣ層１１を覆うようにＳｉを主な構成元素とする被覆膜２０を形成する。これによってＳｉＣ層１１の表面にＳｉを供給した状態となる。続いて、たとえば約１５００℃の温度でＳｉＣ層１１を熱処理する。これによって、ＳｉＣ層１１の表面が再構成され、ＳｉＣ層１１の表面には後述するファセット形成層１１ａ（図９）が形成される。
【００４１】
なお、上記においては１５００℃でＳｉＣ層１１を熱処理する場合について示したが、ＳｉＣ層１１の熱処理温度は以下の範囲であることが好ましい。ＳｉＣが昇華して完全に分解することを抑止するためには、２５４５℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することをある程度抑止するためには、２０００℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することを十分抑止し、ＳｉＣ層１１の表面モフォロジの制御を容易にするためには、１８００℃以下であることが好ましい。さらにＳｉＣ層１１の表面モフォロジを良好にするためには、１６００℃以下であることが好ましい。一方、ＳｉＣを成長させファセットの形成を促進するためには、１３００℃以上であることが好ましい。またＳｉＣ層１１の表面モフォロジを良好にするためには、１４００℃以上であることが好ましい。
【００４２】
また、ＳｉＣ層１１の熱処理時間は０より長い時間であればよく、以下の範囲であることが好ましい。比較的大きいファセットを形成するためには、１０分以上であることが好ましい。また一周期の長さが０．５μｍ以上のファセットを形成するためには、３０分以上であることが好ましい。一方、半導体装置の生産性を考慮すると、４時間以下であることが好ましい。また一周期の長さが１．０μｍ以上のファセットを効率よく形成するためには、２時間以下であることが好ましい。なお、「熱処理時間」とはＳｉＣ膜を所定の温度に保持する時間を意味しており、「熱処理時間」に昇温時間および降温時間は含まれない。
【００４３】
ここで、ＳｉＣ層１１の表面にファセット形成層１１ａが形成される様子を、図６〜図８を用いて説明する。なお、図６〜図８は図５のＢ部を拡大して示した図である。図６を参照して、熱処理前のＳｉＣ層１１の表面には、多数のバンチングステップ７が存在している。バンチングステップ７の各々は、結晶面２ａと結晶面３ａとにより構成されている。結晶面３ａは結晶面２ａよりも長い平坦部分を有しており、バンチングステップ７のテラス面となっている。バンチングステップ７の一周期の長さＰ２は１０ｎｍ程度である。ＳｉＣ層１１の表面にＳｉを供給した状態でＳｉＣ層１１を熱処理すると、ＳｉＣ層１１は、結晶面３ａに垂直な方向へは成長せず、図６中矢印で示すように、結晶面２ａを起点として結晶面３ａに沿う方向へ成長する。その結果、バンチングステップ７の各々が集束し、図７に示すように、バンチングステップ７の結晶面３ａよりも広い結晶面３ｂを有するファセット１ｂとなる。ファセット１ｂは、結晶面２ｂを起点として結晶面３ｂに沿う方向へさらに成長する。その結果、ファセット１ｂの各々が集束し、図８に示すように、ファセット１ｂの結晶面３ｂよりも広い結晶面３ｃを有するファセット１ｃとなる。ファセット１ｃは、結晶面２ｃを起点として結晶面３ｃに沿う方向へさらに成長する。その結果、ファセット１ｃの各々が集束し、図９に示すように、ファセット１ｃの結晶面３ｃよりも広い結晶面３を有するファセット１となる。このようにして、ＳｉＣ層１１の上部主面にファセット形成層１１ａが形成される。ファセット形成層１１ａを形成した後、被覆膜２０は除去される。
【００４４】
なお、本実施の形態では被覆膜２０を形成する場合について示したが、被覆膜２０を形成する代わりに、Ｓｉ系のガスをＳｉＣ層１１の表面に導入することで、ＳｉＣ層１１の表面にＳｉを供給してもよい。また、Ｓｉを含む液体をＳｉＣ層１１の表面に塗布することで、ＳｉＣ層１１の表面にＳｉを供給してもよい。
【００４５】
次に図１０を参照して、ファセット１の結晶面３上にレジスト３１ａを形成する。そして、レジスト３１ａをマスクとしてたとえばＡｌなどのイオンをＳｉＣ層１１の上部主面（ファセット１の結晶面２）に注入する。これにより、ＳｉＣ層１１の上部主面にｐ型不純物領域１５が形成される。
【００４６】
次に図１１を参照して、ＳｉＣ層１１を酸化して、ＳｉＯ2（酸化シリコン）よりなる絶縁膜１４をＳｉＣ層１１の上部主面全面に形成する。続いて、ＳｉＣ基板１０の下部主面にカソード電極１２を形成する。
【００４７】
次に図１２を参照して、ファセット１の結晶面２の真上にある絶縁膜１４上にレジスト３１ｂを形成する。そして、レジスト３１ｂをマスクとして絶縁膜１４をエッチングする。その結果、ファセット１の結晶面２の真上にのみ絶縁膜１４が残る。
【００４８】
次に図１３を参照して、たとえばＣＶＤ（Chemical  Vapor  Deposition）などの方法を用いて、レジスト３１ｂ上およびファセットの結晶面３上に金属膜１３ａを形成する。
【００４９】
次に図１を参照して、レジスト３１ｂおよびレジスト３１ｂ上の金属膜１３ａをリフトオフにより除去する。これにより、ファセット１の結晶面３に接触するアノード電極１３が形成される。以上の工程により、本実施の形態におけるショットキーダイオード３０が完成する。
【００５０】
本実施の形態におけるショットキーダイオード３０は、ＳｉＣ層１１と、ＳｉＣ層１１の上部主面に形成されたアノード電極１３と、ＳｉＣ基板１０の下部主面に形成されたカソード電極１２とを備えている。ＳｉＣ層１１は上部主面にファセット１を有しており、ファセット１に接触するようにアノード電極１３が形成されている。
【００５１】
本実施の形態におけるショットキーダイオード３０の製造方法は、ＳｉＣ層１１を形成する工程と、ＳｉＣ層１１の上部主面にファセット１を形成するファセット工程と、ファセット１の結晶面３に接触するようにアノード電極１３を形成する工程と、ＳｉＣ基板１０の下部主面にカソード電極１２を形成する工程とを備えている。
【００５２】
本実施の形態におけるショットキーダイオード３０およびその製造方法によれば、ファセット１の平坦部分の長さＰ１はバンチングステップの平坦部分Ｐ２の長さよりも長いので、ＳｉＣ層１１の平坦性が向上する。その結果、アノード電極１３とＳｉＣ層１１との接触が良好になり、電界集中を起こりにくくすることができる。
【００５３】
本実施の形態におけるショットキーダイオード３０は、ファセット１の両端部に形成されたｐ型不純物領域１５をさらに備えている。これにより、逆方向電圧印加時（カソード電極１２の電位がアノード電極１３の電位より高い状態の時）には、ＳｉＣ層１１とｐ型不純物領域１５との境界の空乏層Ｖによってアノード電極１３からカソード電極１２へ延びる電流経路が遮断されるので、ショットキーダイオード３０の耐圧を向上することができる。
【００５４】
本実施の形態におけるショットキーダイオード３０は、ファセット１が（０００１）および（０３−３８）面で構成されている。ＳｉＣ層１１における（０００１）面および（０３−３８）面は、ＳｉまたはＣもいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、これらの面によってファセット１を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。
【００５５】
本実施の形態におけるショットキーダイオード３０の製造方法において、ファセット工程は、ＳｉＣ層１１の表面にＳｉを供給した状態でＳｉＣ層を熱処理する熱処理工程を含んでいる。これにより、Ｓｉを供給した状態でＳｉＣ層１１を熱処理することにより、ＳｉＣ層１１をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセット１が得られる。
【００５６】
本実施の形態におけるショットキーダイオード３０の製造方法において、熱処理工程は、Ｓｉを主な構成元素とする被覆膜２０をＳｉＣ層の上部主面に形成する工程を含んでいる。これにより、ＳｉＣ層１１の表面にＳｉを供給した状態を、被覆膜２０によって実現することができる。ＳｉＣ層１１における被覆膜２０が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿ったＳｉＣ層１１の再構成を促進することができる。
【００５７】
本実施の形態におけるショットキーダイオード３０の製造方法は、熱処理工程の前に、ＳｉＣ層１１の表面を平坦化する工程をさらに備えている。これにより、ＳｉＣ層１１が均一に再構成し、ファセットが広い面積で成長する。
【００５８】
なお、本実施の形態においては、ショットキーダイオード３０が絶縁膜１４およびｐ型不純物領域１５を備えている場合について示したが、これらの構成は省略されてもよい。また、図１には複数のアノード電極１３が示されているが、これらの電極は同電位とされていればよく、たとえば図示しない位置において互いに電気的に接続されていてもよい。
【００５９】
また、本実施の形態の製造方法においては、ＳｉＣ層１１を成長させることによりファセット１を形成する方法について示したが、ファセット１はたとえば以下の方法で形成されてもよい。図１４（ａ）を参照して、ＳｉＣ層１１上にレジスト３１ｃを形成する。このときレジスト３１ｃは、深さ方向（図１４（ａ）中下方向）に幅（図１４（ａ）中横方向の長さ）が連続的に減少している開口部３２を有するようにパターニングされる。続いて図１４（ｂ）を参照して、レジスト３１ｃをマスクとしてＳｉＣ層１１をエッチングする。その結果、ＳｉＣ層１１の上部主面にファセット１が形成される。この方法によれば、ＳｉＣ層１１表面がレジスト３１ｃの形状に対応した形状となり、ファセット１を容易に形成することができる。
【００６０】
（実施の形態２）
図１５は、本発明の実施の形態２における半導体装置の構成を示す断面図である。図１５を参照して、本実施の形態におけるショットキーダイオード３０においては、ＳｉＣ層１１がその上部主面に複数のトレンチ１７を有している。トレンチ１７は一定間隔で形成されており、隣り合うトレンチ１７同士の間にあるＳｉＣ層１１の上部表面にファセット形成層１１ａが形成されている。ファセット１７に接触してアノード電極１３が形成されている。また、トレンチ１７の各々の底面１７ａにはｐ型不純物領域１５が形成されており、底面１７ａ上には型不純物領域１５に接触してアノード電極１６が形成されている。アノード電極１３および１６は、互いに電気的に接続されて同一電位とされていてもよく、互いに電気的に絶縁されて別々の電位が与えられてもよい。
【００６１】
ショットキーダイオード３０の具体的寸法はたとえば以下の通りである。トレンチ１７の幅Ｗは２μｍ、トレンチ１７の間隔Ｄは１μｍ、トレンチ１７の高さＨは０．５μｍである。
【００６２】
なお、これ以外の構成は、実施の形態１に示すショットキーダイオード３０とほぼ同様であるため、同一の構成には同一の符号を付し、その説明は繰り返さない。
【００６３】
続いて、本実施の形態におけるショットキーダイオード３０の製造方法の一例について図１６〜図１９を用いて説明する。
【００６４】
始めに図１６を参照して、実施の形態１と同様の方法により、ＳｉＣ基板１０上にＳｉＣ層１１を形成する。続いて、ＳｉＣ層１１の上部主面上に所定の形状のレジスト３１ｄをパターニングする。そして、レジスト３１ｄをマスクとしてＳｉＣ層１１をエッチングする。これにより、ＳｉＣ層１１にトレンチ１７が形成される。
【００６５】
次に図１７を参照して、トレンチ１７同士の間のＳｉＣ層１１の上部表面を覆うようにＳｉを主な構成元素とする被覆膜２０を形成する。続いて、実施の形態１と同様の熱処理を施し、図１８に示すようにＳｉＣ層１１の上部表面にファセット形成層１１ａを形成する。その後、被覆膜２０を除去する。
【００６６】
続いて図１９を参照して、トレンチ１７同士の間のＳｉＣ層１１の上部主面上にレジスト３１ｅを形成し、このレジスト３１ｅをマスクとしてたとえばＡｌなどのイオンをトレンチ１７の底面１７ａのＳｉＣ層１１に注入する。これにより、トレンチの底面１７ａにｐ型不純物領域１５が形成される。その後、レジスト３１ｅを除去する。
【００６７】
次に図１５を参照して、ＳｉＣ基板１０の下部主面にカソード電極１２を形成する。そして、ＳｉＣ層１１の上部主面上にアノード電極１３を形成し、トレンチ１７の底面１７ａ上にアノード電極１３を形成する。その結果、本実施の形態におけるショットキーダイオード３０が完成する。
【００６８】
本実施の形態のショットキーダイオード３０によれば、実施の形態１のショットキーダイオードと略同様の効果を得ることができるのに加えて、以下の効果を得ることができる。
【００６９】
本実施の形態におけるショットキーダイオード３０は、ＳｉＣ層１１は上部主面に複数のトレンチ１７をさらに有している。隣り合うトレンチ１７同士の間にファセット１が形成されており、トレンチ１７の各々の底面１７ａにｐ型不純物領域１５が形成されている。これにより、トレンチ１７同士の間のＳｉＣ層１１が電流経路となる。逆方向電圧印加時には、トレンチ１７同士の間のＳｉＣ層１１に空乏層Ｖが延びるので、電流経路を容易に遮断することができ、半導体装置の耐圧を向上することができる。
【００７０】
なお、本実施の形態においては、トレンチ１７の底面１７ａにｐ型不純物領域１５が形成されている場合について示したが、たとえば図２０に示すように、トレンチの底面１７ａおよび側面１７ｂにｐ型不純物領域１５が形成されていてもよい。また、トレンチ１７の側面１７ｂにのみｐ型不純物領域１５が形成されていてもよい。
【００７１】
また、上記実施の形態では（０００１）面や（０３−３８）面などの個別面で結晶面を記している場合があるが、（０００１）面であれば｛０００１｝面、（０３−３８）面であれば｛０３−３８｝面などのように、これらの個別面と等価な集合面であれば同様の効果が得られる。
【００７２】
さらに、上記実施の形態では、ＳｉＣ基板１０およびＳｉＣ層１１がｎ型であり、不純物領域１５がｐ型である場合について示したが、ＳｉＣ基板１０およびＳｉＣ層１１がｐ型であり、不純物領域１５がｎ型であってもよい。
【実施例１】
【００７３】
本実施例では、図１５に示すショットキーダイオードを製造した。具体的には、厚さ４００μ、抵抗率０．０２２Ω・ｃｍ、（０００１）面のオフ角が８°の４Ｈ型ＳｉＣ基板を準備した。次に、厚さ１０μｍ、濃度は５×１０15ｃｍ-3のＳｉＣ層をＳｉＣ基板上に形成した。ＳｉＣ層はＣＶＤエピタキシャル法を用いて形成された。次に、所定の形状のレジストをパターニングし、このレジストをマスクとしてＲＩＥ（Reactive  Ion  Etching）によりＳｉＣ層をドライエッチングした。その結果、幅２μｍ、深さ０．５μｍ、間隔１μｍのトレンチが形成された。続いて、ＳｉＣ層の上部表面にＳｉよりなる被覆膜を成膜し、ＳｉＣ層を１６００℃の温度で熱処理した。その結果、一周期の長さが２μｍのファセットが形成された。続いて、イオン注入により、濃度２×１０17ｃｍ-3、深さ１μｍのｐ型不純物領域をトレンチの底面に形成した。その後、ＳｉＣ基板の下部主面にＡｌよりなるカソード電極を形成し、ＳｉＣ層の上部主面にＮｉよりなるアノード電極を形成した。また、比較例として、ファセットを形成しない以外は図１５の構成とほぼ同様の構成のショットキーダイオード（以下、比較例と記す）を製造した。
【００７４】
次に、製造されたショットキーダイオードの電気的特性を調べた。その結果、本発明のショットキーダイオードは比較例に比べて順方向電圧印加時の電流が増加し、オン抵抗が低減された。逆方向電圧に対する耐圧に関しても、比較例の耐圧が１ｋＶであったのに対して、本発明のショットキーダイオードの耐圧は１．２ｋＶとなり、耐圧が大きく向上した。
【００７５】
以上に開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態１における半導体装置の構成を示す断面図である。
【図２】図１におけるファセット形成層を拡大して示す斜視図である。
【図３】４Ｈ型のＳｉＣ結晶の（０００１）面の結晶構造を示す図である。
【図４】本発明の実施の形態１におけるショットキーダイオードの製造方法の第１工程を示す断面図である。
【図５】本発明の実施の形態１におけるショットキーダイオードの製造方法の第２工程を示す断面図である。
【図６】ファセット形成層が形成される第１状態を示す図５のＢ部拡大図である。
【図７】ファセット形成層が形成される第２状態を示す図５のＢ部拡大図である。
【図８】ファセット形成層が形成される第３状態を示す図５のＢ部拡大図である。
【図９】本発明の実施の形態１におけるショットキーダイオードの製造方法の第３工程を示す断面図である。
【図１０】本発明の実施の形態１におけるショットキーダイオードの製造方法の第４工程を示す断面図である。
【図１１】本発明の実施の形態１におけるショットキーダイオードの製造方法の第５工程を示す断面図である。
【図１２】本発明の実施の形態１におけるショットキーダイオードの製造方法の第６工程を示す断面図である。
【図１３】本発明の実施の形態１におけるショットキーダイオードの製造方法の第７工程を示す断面図である。
【図１４】（ａ）は、本発明の実施の形態１におけるショットキーダイオードの製造方法の変形例の第１工程を示す断面図であり、（ｂ）は本発明の実施の形態１におけるショットキーダイオードの製造方法の変形例の第２工程を示す断面図である。
【図１５】本発明の実施の形態２における半導体装置の構成を示す断面図である。
【図１６】本発明の実施の形態２におけるショットキーダイオードの製造方法の第１工程を示す断面図である。
【図１７】本発明の実施の形態２におけるショットキーダイオードの製造方法の第２工程を示す断面図である。
【図１８】本発明の実施の形態２におけるショットキーダイオードの製造方法の第３工程を示す断面図である。
【図１９】本発明の実施の形態２におけるショットキーダイオードの製造方法の第４工程を示す断面図である。
【図２０】本発明の実施の形態２におけるショットキーダイオードの変形例の構成を示す断面図である。
【符号の説明】
【００７７】
１，１ｂ，１ｃ  ファセット、２，２ａ〜２ｃ，３，３ａ〜３ｃ  結晶面、５ａ〜５ｃ  原子、６ａ〜６ｃ  直線、７  バンチングステップ、１０  ＳｉＣ基板、１１  ＳｉＣ層、１１ａ  ファセット形成層、１２  カソード電極、１３  アノード電極、１３ａ  金属膜、１４  絶縁膜、１５  ｐ型不純物領域、１６  アノード電極、１７  トレンチ、１７ａ  トレンチ底面、１７ｂ  トレンチ側面、２０  被覆膜、３０  ショットキーダイオード、３１ａ〜３１ｅ  レジスト、３２  開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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