(57)【要約】【課題】ダイナミック・レンジの低下に伴う段間出力アンプのオフセット電圧の影響を取り除いて、高速動作が可能で、高精度のＤ／Ａ変換出力を得る。【解決手段】第（Ｎ−１）段の基準抵抗器群における電圧取り出し点を上下それぞれ拡張して、第Ｎ段の基準抵抗器群への入力ダイナミック・レンジＶ0を拡張する。一方、第Ｎ段の基準抵抗器群の上下に、第（Ｎ−１）段の基準抵抗器群における電圧取り出し点の拡張分に相応する拡張抵抗をそれぞれ配設し、１基準抵抗毎に形成されるビット当たりの電圧レンジΔＶに含まれるオフセット電圧Ｖoffsetの割合を低減する。【選択図】  図１
2008022301.tif 000002
【特許請求の範囲】
【請求項１】
複数の基準抵抗器を直列接続し、両端において印加された第（Ｎ−１）の基準電圧を入力デジタル波形信号のデコード結果に応じて選択された２箇所の電圧取り出し点から取り出して、分圧されたアナログ電圧を出力する第（Ｎ−１）段の基準抵抗器群と、
複数の基準抵抗器を直列接続し、両端において印加された第Ｎの基準電圧を入力デジタル波形信号のデコード結果に応じて選択された２箇所の電圧取り出し点から取り出して、分圧されたアナログ電圧を出力する第Ｎ段の基準抵抗器群と、
前記第（Ｎ−１）段の基準抵抗器群の電圧取り出し点から出力される分圧電圧を第Ｎの基準電圧として前記第Ｎ段の基準抵抗器群の両端に印加する段間ＯＰアンプと、
前記第（Ｎ−１）段の基準抵抗器群における電圧取り出し点を上下それぞれ拡張して、第Ｎ段の基準抵抗器群における入力ダイナミック・レンジを拡張するダイナミック・レンジ拡張手段と、
前記ダイナミック・レンジの上下それぞれの拡張分に応じて、第Ｎ段の基準抵抗器群の上下それぞれに配設された拡張抵抗と、
を具備することを特徴とするＤ／Ａ変換器。
【請求項２】
各基準抵抗器の抵抗値をＲとし、
前記ダイナミック・レンジ拡張手段は、入力デジタル波形信号のデコード結果に応じて決定される上側の電圧取り出し点よりもＲ／２だけ上に電圧取り出し点を設定するとともに、下側の電圧取り出し点よりもＲ／２だけ下側に電圧取り出し点を設定し、
第Ｎ段の基準抵抗器群において、電圧取り出し点が配置される２Ｋ個の基準抵抗器群の上側及び下側にそれぞれＫ個の直列接続された基準抵抗器からなる拡張抵抗を装荷する、
ことを特徴とする請求項１に記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル波形信号のデータに応じたアナログ波形信号のレベルを出力するＤ／Ａ変換器に係り、特に、デジタル入力信号をデコードしたバイナリ・コードに応じて基準電圧を直列接続された基準抵抗群を用いて分圧してアナログ電圧を出力する抵抗分圧型のＤ／Ａ変換器に関する。
【０００２】
さらに詳しくは、本発明は、基準抵抗器群を多段に構成した多段抵抗分圧方式のＤ／Ａ変換器に係り、特に、ダイナミック・レンジの低下に伴う段間出力アンプのオフセット電圧の影響を取り除く多段抵抗分圧型のＤ／Ａ変換器に関する。
【背景技術】
【０００３】
コンピュータなどの情報機器でデジタル的に処理されたデータを、通信路上に伝送したり、あるいは音声出力若しくは映像出力したりするために、通常、デジタル信号をアナログ信号に変換する回路すなわちＤ／Ａ変換器が使用される。
【０００４】
Ｄ／Ａ変換器には、加算増幅器を用いた変換回路や、抵抗分圧型回路、電流出力型回路などを挙げることができる。このうち、抵抗分圧型のＤ／Ａ変換器は、デジタル入力信号をデコードしたバイナリ・コードに応じて基準電圧を基準抵抗で分圧してアナログ電圧を出力するように構成されている（例えば、非特許文献１を参照のこと）。抵抗分圧型のＤ／Ａ変換器は、単調増加性や微分非直線性が良好であり、サーボ系などでは好適に適用することができる。
【０００５】
抵抗分圧型のＤ／Ａ変換器は、同一の抵抗値を有する複数個の基準抵抗を直列接続して構成され、その両端に所定の基準電圧が印加された基準抵抗器群と、これら複数個の基準抵抗の中の連続する所定のＮ個（Ｎ＝１，２，…）の抵抗のうちある基準抵抗間の電圧取り出し点から分圧電圧として取り出し、ＯＰアンプなどの出力アンプを介してアナログ波形信号として取り出すようになっている。
【０００６】
隣接する基準抵抗間のノード毎に、アナログ・スイッチを介して出力端子が設けられており、スイッチのオン／オフ制御により電圧取り出し点を選択することができる。そして、入力されたデジタル波形信号をデコードして、電圧取り出し点を求め、そのノードのアナログ・スイッチをオンして分圧電圧が取り出される。
【０００７】
ここで、アナログ・スイッチをｐチャネルあるいはｎチャネルのどちらか一方のトランジスタのみで構成しようとすると、変換動作で必要とする０〜５Ｖの全範囲において線形的なスイッチ動作をすることができなくなる。そこで、高レベル出力側をｐチャネルＭＯＳトランジスタにより構成し、それより低レベル出力側をｎチャネルＭＯＳトランジスタにより構成することで、アナログ・スイッチ群の境界で互いに隣接するｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのインピーダンスあるいはコンダクタンスが等しく設定して、アナログ出力特性の改善を図ったＤ／Ａ変換器について提案がなされている（例えば、特許文献１を参照のこと）。
【０００８】
図４には、５ビットの１段抵抗分圧型Ｄ／Ａ変換器の構成例を示している。図示のＤ／Ａ変換器は、２5個の直列接続された基準抵抗器群と、この抵抗器への電圧印加位置を切り替える２5個のスイッチを備えており、この基準抵抗器群の両端にフルスケールとなる基準電圧ＶrefHigh及びＶrefLowが印加されている。そして、デジタル入力信号をデコーダ回路（図示しない）に通して得られる２5個のバイナリ・コードに基づいて対応したスイッチが１つ選択され、分割されたアナログ電圧を後段の出力アンプに出力する。
【０００９】
図４から分るように、５ビットの抵抗分圧型Ｄ／Ａ変換器の場合は、３２（＝２5）個のスイッチを並列的に配置し、これらスイッチの出力を後段の出力アンプ（ＯＰアンプなど）に出力する。７ビットでは１２８個、８ビットでは５１２個というように、スイッチの個数は多ビット化に伴い増大する。これら多数のスイッチの出力が出力アンプに並列入力され、非常に大きな負荷容量になるとアンプの駆動が難しくなることから、この種のＤ／Ａ変換器は高速動作には不向きとされている。例えば、スイッチ１つ当たりの容量とその配線容量を１０ｆＦと仮定しても、７ビットの場合は１２８×１０ｆＦ＝１．２８ｐＦがＯＰアンプの入力に接続されることになり、非常に大きな負荷容量となる。
【００１０】
抵抗分圧型のＤ／Ａ変換器の負荷容量を減らす方式として、多段抵抗分圧型Ｄ／Ａ変換器が知られている。この方式によれば、抵抗分圧方式のＤ／Ａ変換器における基準抵抗器群を多段に構成することで（例えば、非特許文献１を参照のこと）、１段当たりの負荷容量を減らすことができ、１段の抵抗分圧方式に比べると動作の高速化を図ることができる。また、基本的な動作原理は抵抗分圧方式であるから、良好な単調増加性や微分非直線性を得ることができる。また、１段の抵抗分圧方式に比べると、デコーダ部の設計が容易になり、低消費電力化を図ることができる。
【００１１】
図５には、２段で構成される多段抵抗分圧型Ｄ／Ａ変換器の構成例を示している。図示のＤ／Ａ変換器では、基準抵抗器群は、粗い値でアナログ電圧を出力する第１段の基準抵抗器群と、細かい値でアナログ電圧を出力する第２段の基準抵抗器群に分かれた２段により回路が構成されており、デジタル入力信号をデコードしたバイナリ・データのうち上位（ＭＳＢ）のビットは第１段の基準抵抗器群に入力され、下位（ＬＳＢ）のビットは第２段の基準抵抗器群に入力される。また、第１段の基準抵抗器群の両端にフルスケールとなる基準電圧ＶrefHigh及びＶrefLowが印加されている。
【００１２】
まず第１段の基準抵抗器群では、デコードされた上位（ＭＳＢ）のビットに応じて２箇所の電圧取り出し点が選択され、これに応じて該当する２個のアナログ・スイッチをオンして異なる２つの電圧が取り出される。第１段の基準抵抗器群からの２つの出力電圧は、段間ＯＰアンプを介してＬＳＢのダイナミック・レンジとして第２段の基準抵抗器群の両端にそれぞれ印加される。
【００１３】
そして、第２段の基準抵抗器群では、デコードされた下位（ＬＳＢ）のビットに応じて２箇所の電圧取り出し点が選択され、これに応じて該当する２箇所のアナログ・スイッチをオンして、より細かい値のアナログ電圧が選ばれ、図示しないＯＰアンプを介してアナログ波形信号として出力される。
【００１４】
図６Ａには、第１段の基準抵抗器群における入出力特性を示している。また、図６Ｂには、第２段の基準抵抗器群における入出力特性を示している。
【００１５】
多段抵抗分圧方式によれば、高精度のＤ／Ａ変換出力を得ることができるとともに、基準抵抗器の数を削減することができる。図４では、５ビットのＤ／Ａ変換器を構成するために、３２（＝２5）個の基準抵抗器が必要であるのに対し、図５では、１２（＝２3＋２2）個で済む。
【００１６】
また、多段抵抗分圧型Ｄ／Ａ変換器は、抵抗分圧型Ｄ／Ａ変換器を多段に従属接続して変換することにより、ＯＰアンプの入力段における負荷容量が小さくなり、高速動作が可能である。図５に示した例では、第１段では８（＝２3）個の基準抵抗器を直列接続してＭＳＢを３ビットで構成し、第２段では４（＝２2）個の基準抵抗器を直列接続してＬＳＢを２ビットで構成し、全体として５ビットのＤ／Ａ変換器を構成している。そのため、ＯＰアンプの負荷容量はスイッチ８個分以下に抑えられている。スイッチ１つ当たりの容量とその配線容量の和を１０ｆＦとおくと、ＯＰアンプの入力に接続する容量は８×１０ｆＦ＝８０ｆＦ程度であり、図４に示した回路構成例に比べると、格段に減少していることが分かる。また、多段抵抗分圧方式によれば、デコーダ（図示しない）の構成も非常に簡略化され、低消費電力化を図ることができる。
【００１７】
多段抵抗分圧型Ｄ／Ａ変換器の場合、段間ＯＰアンプのオフセット電圧ＶoffsetによりＤ／Ａ変換特性が劣化するという欠点がある。基準電圧ＶrefすなわちＤ／Ａ変換器のダイナミック・レンジが十分に大きく、ＯＰアンプのオフセット電圧Ｖoffsetに対し１ＬＳＢ当たりの電圧レンジΔＶが大きいときにはＤ／Ａ変換特性に特に問題を与えない。
【００１８】
ところが、今後のプロセスの進化とともに基準電圧Ｖrefの低電圧化が進むと、これに伴ってＤ／Ａ変換器のダイナミック・レンジが低下することから、１ＬＳＢ当たりの電圧レンジΔＶが減少し、ＯＰアンプのオフセット電圧Ｖoffsetの影響が無視できなくなることは容易に推測できる。特に、１ＬＳＢ当たりの電圧レンジΔＶがＯＰアンプのオフセット電圧Ｖoffsetに近づくと、積分非線形誤差（ＩＮＬ）や微分非線形誤差（ＤＮＬ）などのＤ／Ａ変換特性の劣化が顕著に起こる。
【００１９】
一般的なサイズでＯＰアンプを設計すると、そのオフセット電圧は５ｍＶ程度発生することがある。一方、ダイナミック・レンジが２Ｖ、７ビットのＤ／Ａ変換器であれば、１ＬＳＢ当たりの電圧レンジが１５．６ｍＶ程度であり、大きな問題にならない。しかし、電源電圧が低下し、ダイナミック・レンジが０．６Ｖ程度になると、１ＬＳＢ当たりの電圧レンジは４．７ｍＶとなり、オフセット電圧の影響が大きくなる。
【００２０】
このような影響は、Ｄ／Ａ変換器の場合だけでなく、他の回路の場合にも影響を与える。一般的にＯＰアンプのオフセット電圧を低減するには、入力のトランジスタのサイズを大きくすればよい。しかし、あまりサイズを大きくし過ぎると、高速化には向かず、また、チップ・サイズが肥大化するという問題がある。
【００２１】
【特許文献１】特開平７−１３１３５４号公報
【非特許文献１】相良岩男著「Ａ／Ｄ・Ｄ／Ａ変換回路入門  第２版」（日刊工業新聞社、２００４年９月３０日、２６８頁〜２６９頁）
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、基準抵抗器群を多段に構成して高速動作が可能となる、多段抵抗分圧方式の優れたＤ／Ａ変換器を提供することにある。
【００２３】
本発明のさらなる目的は、ダイナミック・レンジの低下に伴う段間出力アンプのオフセット電圧の影響を取り除いて、高速で且つ高精度のＤ／Ａ変換出力を得ることができる、優れたＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【００２４】
本発明は、上記課題を参酌してなされたものであり、複数の基準抵抗器を直列接続し、両端において印加された第（Ｎ−１）の基準電圧を入力デジタル波形信号のデコード結果に応じて選択された２箇所の電圧取り出し点から取り出して、分圧されたアナログ電圧を出力する第（Ｎ−１）段の基準抵抗器群と、
複数の基準抵抗器を直列接続し、両端において印加された第Ｎの基準電圧を入力デジタル波形信号のデコード結果に応じて選択された２箇所の電圧取り出し点から取り出して、分圧されたアナログ電圧を出力する第Ｎ段の基準抵抗器群と、
前記第（Ｎ−１）段の基準抵抗器群の電圧取り出し点から出力される分圧電圧を第Ｎの基準電圧として前記第Ｎ段の基準抵抗器群の両端に印加する段間ＯＰアンプと、
前記第（Ｎ−１）段の基準抵抗器群における電圧取り出し点を上下それぞれ拡張して、第Ｎ段の基準抵抗器群における入力ダイナミック・レンジを拡張するダイナミック・レンジ拡張手段と、
前記ダイナミック・レンジの上下それぞれの拡張分に応じて、第Ｎ段の基準抵抗器群の上下それぞれに配設された拡張抵抗と、
を具備することを特徴とするＤ／Ａ変換器である。
【００２５】
多段抵抗分圧型Ｄ／Ａ変換器は、通常、複数の基準抵抗器を直列接続した第（Ｎ−１）段の基準抵抗器群と、複数の基準抵抗器を直列接続した第Ｎ段の基準抵抗器群とを並列接続して構成される。そして、デコーダにおいてデコードされた上位側のビットに応じて第（Ｎ−１）段の基準抵抗器群からの電圧取り出し点を決定して、両端に印加された第（Ｎ−１）の基準電圧を分圧する。そして、この分圧電圧は、段間ＯＰアンプを介して第Ｎ段の基準抵抗器群の両端に印加され、第Ｎ段の基準抵抗器群が出力するアナログ電圧のダイナミック・レンジとなる。
【００２６】
多段抵抗分圧型Ｄ／Ａ変換器は、基本的には、抵抗分圧方式のＤ／Ａ変換器における基準抵抗器群を多段に接続して構成されており、基本的な動作原理は抵抗分圧方式であるから、良好な単調増加性や微分非直線性を持つ。また、基準抵抗器の個数を削減しながら、段間ＯＰアンプの負荷容量を抑えることにより、高精度のＤ／Ａ変換出力を得ることができるとともに、高速動作が可能となる。
【００２７】
多段抵抗分圧方式のＤ／Ａ変換器では、段間ＯＰアンプを介して下位ビット側の基準抵抗器群に基準電圧が与えられる。このことから、回路の低電圧化が進み、１ＬＳＢ当たりの電圧レンジが小さくなると、段間ＯＰアンプが持つオフセット電圧Ｖoffsetの影響が無視し難くなり、Ｄ／Ａ変換特性の劣化を招来するという問題がある。
【００２８】
そこで、本発明では、第（Ｎ−１）段の基準抵抗器群における電圧取り出し点を上下それぞれ拡張して、第Ｎ段の基準抵抗器群におけるダイナミック・レンジを拡張するとともに、前記ダイナミック・レンジの上下それぞれの拡張分に応じて、第Ｎ段の基準抵抗器群の上下それぞれに拡張抵抗を直列的に配設するようにした。そして、第Ｎ段の基準抵抗器群のうち拡張抵抗を除く元の基準抵抗器群間に配置された電圧取り出し点から所望部分の分圧電圧を取り出すので、出力ダイナミック・レンジは変わらない。
【００２９】
第（Ｎ−１）段の基準抵抗器群における電圧取り出し点を上下それぞれ拡張することにより、第Ｎ段の基準抵抗器群への入力ダイナミック・レンジＶ0を拡張することができる。また、第Ｎ段の基準抵抗器群におけるダイナミック・レンジを拡張しても、段間ＯＰアンプにおけるオフセット電圧Ｖoffsetは変わらない。一方、第Ｎ段の基準抵抗器群の上下において、前記第（Ｎ−１）段の基準抵抗器群における電圧取り出し点の拡張分に相応する拡張抵抗をそれぞれ配設することにより、１基準抵抗毎に形成されるビット当たりの電圧レンジΔＶに含まれるオフセット電圧Ｖoffsetの割合を低減することができる。
【００３０】
第Ｎ段の基準抵抗器群の入力ダイナミック・レンジは上下それぞれに拡張するが、電圧取り出し点は元の出力ダイナミック・レンジの範囲に設けることにより、第（Ｎ−１）段の基準抵抗器群から出力される電圧レベルに対し、より細かい値のアナログ電圧を選ぶことができる。
【００３１】
例えば、各基準抵抗器の抵抗値をＲとすると、前記第（Ｎ−１）段の基準抵抗器群では、入力デジタル波形信号のデコード結果に応じて決定される上側の電圧取り出し点よりもＲ／２だけ上に現実の電圧取り出し点を設定するとともに、下側の電圧取り出し点よりもＲ／２だけ下側に現実の電圧取り出し点を設定する。
【００３２】
また、第Ｎ段の基準抵抗器群において、電圧取り出し点が配置される２Ｋ個の基準抵抗器群の上側及び下側にそれぞれＫ個の直列接続された基準抵抗器からなる拡張抵抗を装荷する。
【００３３】
このような場合、第（Ｎ−１）段の基準抵抗器群から出力される１ビット当たりの電圧レンジは２倍の２Ｖ0となることから、段間ＯＰアンプのオフセット電圧Ｖoffsetの影響を小さくすることができる。
【００３４】
また、上位ビット側としての第（Ｎ−１）段の基準抵抗器群から、下位ビット側としての第Ｎ段の基準抵抗器群に与えられる入力ダイナミック・レンジは２倍の２Ｖ0となり、これを４Ｋ個の基準抵抗器で分圧することになるが、このうち中央の２Ｋ個の基準抵抗器間のみに設けられた電圧取り出し点から分圧されたアナログ電圧を出力するので、出力ダイナミック・レンジはＶ0のままである。
【発明の効果】
【００３５】
本発明によれば、ダイナミック・レンジの低下に伴う段間出力アンプのオフセット電圧の影響を取り除いて、高速動作が可能で、高精度のＤ／Ａ変換出力を得ることができる、優れたＤ／Ａ変換器を提供することができる。
【００３６】
本発明に係る多段抵抗分圧型のＤ／Ａ変換器は、上位ビットの基準抵抗器群においてダイナミック・レンジを上下に拡張した分圧電圧を出力し、下位ビットの基準抵抗器群においては、この拡張されたダイナミック・レンジのうち所望の部分のみを取り出すことにより、段間ＯＰアンプのオフセット電圧が後段に与える影響を低減することができる。すなわち、入力のトランジスタのサイズを大きくすることなく、段間ＯＰアンプのオフセット電圧の影響を取り除くので、Ｄ／Ａ変換処理の高速動作を実現することができる。
【００３７】
本発明のさらに他の目的、特徴や利点は、後述する本発明の実施形態や添付する図面に基づくより詳細な説明によって明らかになるであろう。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しながら本発明の実施形態について詳解する。
【００３９】
本発明は、抵抗分圧方式のＤ／Ａ変換器における基準抵抗器群を多段に構成した多段抵抗分圧型Ｄ／Ａ変換器に関する。多段抵抗分圧型Ｄ／Ａ変換器は、基準抵抗器の個数を削減しながら、高精度のＤ／Ａ変換出力を得ることができる。基本的な動作原理は抵抗分圧方式であるから、良好な単調増加性や微分非直線性を持つ。１段の抵抗分圧方式に比べると、段間ＯＰアンプの負荷容量を抑えることができ、高速動作が可能となる。
【００４０】
ところが、多段抵抗分圧方式のＤ／Ａ変換器では、下位ビット側の基準抵抗器群に与えられるダイナミック・レンジが小さくなることから、回路の低電圧化が進むと、段間ＯＰアンプが持つオフセット電圧Ｖoffsetの影響が無視し難くなり、積分非線形誤差（ＩＮＬ）や微分非線形誤差（ＤＮＬ）などのＤ／Ａ変換特性の劣化が問題となってくる。
【００４１】
そこで、本発明では、多段抵抗分圧型Ｄ／Ａ変換器の上位ビット側の基準抵抗器群における電圧取り出し点を上下それぞれ拡張して、下位ビットの基準抵抗器群に与えられるダイナミック・レンジを拡張するとともに、下位ビット側ではこの入力ダイナミック・レンジの上下それぞれの拡張分に応じて基準抵抗器群の上下それぞれに拡張抵抗を直列的に配設するようにした。
【００４２】
上位ビット側の基準抵抗器群における電圧取り出し点を上下それぞれ拡張することにより、下位ビットの基準抵抗器群の両端に印加される入力ダイナミック・レンジが拡張する。ここで、上位ビット側の基準抵抗器群におけるダイナミック・レンジを拡張しても、段間オペアンプにおけるオフセット電圧Ｖoffsetは変わらないので、下位ビット側の基準抵抗器群ではその上下に拡張抵抗をそれぞれ配設した分だけ、１基準抵抗毎に形成されるビット当たりの電圧レンジΔＶに含まれるオフセット電圧Ｖoffsetの割合を低減することができる。
【００４３】
そして、下位ビット側の基準抵抗器群のうち、拡張抵抗を除く元の基準抵抗器群間に配置された電圧取り出し点から所望部分の分圧電圧を取り出すので、出力ダイナミック・レンジは変わらない。すなわち、ビット当たりに含まれるオフセット電圧の影響を低減しながら、上位ビット側の基準抵抗器群から出力される電圧レベルに対し、より細かい値のアナログ電圧を選ぶことができる。
【００４４】
図１には、上位ビット側の基準抵抗器群における電圧取り出し点を上下それぞれ拡張している様子を、従来の電圧取り出し点と比較しながら示している。
【００４５】
従来は、図１（ａ）に示すように、直列接続された基準抵抗器の間に電圧取り出し点が設けられていた。したがって、基準抵抗器の抵抗値をＲとし、基準抵抗器当たりの電圧降下をＶ0とすると、これが下位ビット側の基準抵抗器群に印加されるダイナミック・レンジとなる。
【００４６】
これに対し、本発明の一実施形態では、図１（ｂ）に示すように、入力デジタル波形信号のデコード結果に応じて本来選択すべき電圧取り出し点を上下にそれぞれＲ／２ずつ拡張している。この結果、電圧降下が上下それぞれにおいてＶ0／２ずつ拡張するので、電圧取り出し点から取り出される分圧電圧はＶ0から２Ｖ0に拡張し、これが下位ビット側の基準抵抗器群に印加される入力ダイナミック・レンジとなる。具体的な実装方法としては、図示のように基準抵抗器の中間点に電圧を取り出すのではなく、基準抵抗器のサイズをＲ／２に細分化して、基準抵抗器間に電圧取り出し点を設けることが好ましい。
【００４７】
また、図２には、下位ビット側の基準抵抗器群において、入力ダイナミック・レンジの上下それぞれの拡張分に応じて基準抵抗器群の上下それぞれに拡張抵抗を直列的に配設している様子を、従来の基準抵抗器群と比較しながら示している。
【００４８】
下位ビット側の抵抗分圧型Ｄ／Ａ変換器が２ビットである場合、従来は図２（ａ）に示すように４個の基準抵抗器を直列接続して構成される。これに対し、本発明の一実施形態では、図１（ｂ）に示したように上位ビット側で上下それぞれにダイナミック・レンジがＶ0／２ずつ拡張している。そこで、下位ビットにおいては、図２（ｂ）に示すように元の４個の基準抵抗器の上下それぞれに２個ずつ基準抵抗器を拡張抵抗として直列接続している。このような構成では、８個の基準抵抗器が直列接続された下位ビットの基準抵抗器群全体としては２Ｖ0の電圧降下分を持つが、これらの中央に配置されている４個の直列接続された基準抵抗器からなる元の基準抵抗器群（図中の太線部分）における電圧降下はＶ0のままである。したがって、これらの所望する範囲に電圧取り出し点を設けることによって、ダイナミック・レンジは元のままであり、上位ビット側の基準抵抗器群から出力される電圧レベルに対し、より細かい値のアナログ電圧を選ぶことができる。
【００４９】
図３Ａの実線部分は、図１（ｂ）に示した上位ビット側の基準抵抗器群における入出力特性、すなわち、後段（ＬＳＢ側）に入力されるアナログ出力電圧を示している。また、図３Ｂの二点鎖線は、下位ビット側の基準抵抗器群における入力特性を示している。また、図３Ｂの一点鎖線は、下位ビットのハイレベル（Ｈｉｇｈ  Ｌｅｖｅｌ）電圧、すなわち、図２（ｂ）Ｖoffset部分の電圧を示している。図３Ｂの二点鎖線部分は、下位ビットのローレベル（Ｌｏｗ  Ｌｅｖｅｌ）電圧、すなわち、図２（ｂ）のゼロ部分の電圧を示している。このように、ダイナミック・レンジを大きくすることにより、オペアンプのオフセット電圧の影響を小さくする作用がある。図３Ｂの破線は、図２（ｂ）に示す太線で示した抵抗部分の電圧であり、実際に出力される電圧を示している。図３Ａに示すように、上位ビット側の基準抵抗器群からはビット当たりの電圧レンジＶ0を基調としながら、各デコード値における出力ダイナミック・レンジが上下それぞれにおいてＶ0／２ずつ拡張されている。また、図３Ｂに示すように、下位ビット側の基準抵抗器群では、２Ｖ0に拡張された入力ダイナミック・レンジのうちその中央のＶ0の範囲を使う。したがって、図２（ｂ）に示した下位ビット側の基準抵抗器群の出力ダイナミック・レンジは図２（ａ）に示したものと変わらず、上位ビット側の基準抵抗器群から出力される電圧レベルに対し、より細かい値のアナログ電圧を出力する。
【００５０】
また、段間ＯＰアンプのオフセット電圧の影響について考察してみると、上位ビット側の基準抵抗器群におけるダイナミック・レンジを拡張しても、段間ＯＰアンプにおけるオフセット電圧Ｖoffsetは変わらない。一方、下位ビット側におけるオフセット電圧Ｖoffsetの影響は、基準抵抗器当たりの電圧降下に分配される。したがって、基準抵抗器毎に形成されるビット当たりのオフセット電圧の影響は、図２（ａ）に示した回路構成ではＶoffset／４であるのに対し、図２（ｂ）に示した回路構成ではＶoffset／８となる。すなわち、上位ビット側におけるダイナミック・レンジの拡張と下位ビット側における拡張抵抗の装荷によって、オフセット電圧の影響が半減することが分かる。
【００５１】
図１（ｂ）に示した回路構成例では、上位ビット側の基準抵抗器群において電圧取り出し点を上下それぞれＲ／２だけ拡張しているが、本発明の要旨はこれに限定されるものではない。例えば、上位ビット側の基準抵抗器群において電圧取り出し点を上下それぞれＲだけ拡張した場合、下位ビット側の基準抵抗器群では、上下それぞれ４個の直列接続された基準抵抗器からなる拡張抵抗を装荷することになり、下位の１ビット当たりのオフセット電圧の影響はさらに低減する。
【産業上の利用可能性】
【００５２】
以上、特定の実施形態を参照しながら、本発明について詳解してきた。しかしながら、本発明の要旨を逸脱しない範囲で当業者が該実施形態の修正や代用を成し得ることは自明である。
【００５３】
ＯＰアンプにおけるオフセット電圧の問題はＤ／Ａ変換器に限定されるものではなく、本発明に係る技術的思想は他のさまざまな回路構成に適用することができる。本明細書では多段抵抗分圧型のＤ／Ａ変換器に適用した実施形態を中心に説明してきたが、多段構造で段間にＯＰアンプを挟み、そのオフセット電圧の影響が回路特性に影響を与える場合には、本発明に従って上下に拡張レンジを設けることによって、同様にその影響を低減することができる。
【００５４】
要するに、例示という形態で本発明を開示してきたのであり、本明細書の記載内容を限定的に解釈するべきではない。本発明の要旨を判断するためには、特許請求の範囲を参酌すべきである。
【図面の簡単な説明】
【００５５】
【図１】図１は、上位ビット側の基準抵抗器群における電圧取り出し点を上下それぞれ拡張している様子を、従来の電圧取り出し点と比較しながら示した図である。
【図２】図２は、下位ビット側の基準抵抗器群において、入力ダイナミック・レンジの上下それぞれの拡張分に応じて基準抵抗器群の上下それぞれに拡張抵抗を直列的に配設している様子を、従来の基準抵抗器群と比較しながら示した図である。
【図３Ａ】図３Ａは、図１（ｂ）に示した上位ビット側の基準抵抗器群における入出力特性を示した図である。
【図３Ｂ】図３Ｂは、図２（ｂ）に示した下位ビット側の基準抵抗器群における入出力特性を示した図である。
【図４】図４は、５ビットの１段抵抗分圧型Ｄ／Ａ変換器の構成例を示した図である。
【図５】図５は、２段で構成される多段抵抗分圧型Ｄ／Ａ変換器の構成例を示した図である。
【図６Ａ】図６Ａは、図５に示した多段抵抗分圧型Ｄ／Ａ変換器の第１段の基準抵抗器群における入出力特性を示した図である。
【図６Ｂ】図６Ｂは、図５に示した多段抵抗分圧型Ｄ／Ａ変換器の第２段の基準抵抗器群における入出力特性を示した図である。
【図１】
2008022301.tif 000003
【図２】
2008022301.tif 000004
【図３Ａ】
2008022301.tif 000005
【図３Ｂ】
2008022301.tif 000006
【図４】
2008022301.tif 000007
【図５】
2008022301.tif 000008
【図６Ａ】
2008022301.tif 000009
【図６Ｂ】
2008022301.tif 000010