(57)【要約】【課題】ＯＰＣの補正精度の誤差を低減すると共に、短いシフタの発生を防止することができ、補正精度の高精度化とマージン向上をはかる。【解決手段】マスクデータ処理方法であって、スタンダードセルを特定ピッチに合わせて配置配線し（Ｓ１，Ｓ２）、セル内で隣接パターンの位相差が１８０°となるように予備シフタパターンを配置すると共に、シフタの位相配置順が逆となるものを２種類準備し（Ｓ３）、パターンの長辺方向に隣接するセル境界の両側の予備シフタパターン同士が接触或いは一部重なるようにシフタを配置し、セル境界の両側のシフタの位相が同位相でない箇所は、シフタの位相配置順が異なる他方の種類に置き換えて隣接するシフタに対して同位相になるように再構成し（Ｓ４）、最終的に得られたシフタに対しＯＰＣ処理を行ってパターン形状を補正する（Ｓ５，Ｓ６）。【選択図】      図５
2008116506.tif 000002
【特許請求の範囲】
【請求項１】
設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、
前記スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置し、且つ予備シフタパターンを前記ピッチに合うように配置したものを用意する工程と、
前記設計データと予備シフタパターンのデータから、図形演算により位相シフトマスク用のシフタパターンを作成する工程と、
前記作成されたシフタパターンに対しＯＰＣ処理を行ってパターン形状を補正することにより、前記位相シフトマスクのパターンデータを作成する工程と、
を含むことを特徴とするマスクデータ処理方法。
【請求項２】
設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、
前記スタンダードセル内で隣接するパターンの位相差が１８０°となるようにシフタパターンを配置し、且つシフタパターンを前記ピッチに合うように配置したものを用意する工程と、
前記設計データとシフタパターンのデータから、図形演算によりトリムマスク用のトリムパターンを作成する工程と、
前記作成されたトリムパターン及び前記シフタパターンに対してＯＰＣ処理を行ってパターン形状を補正することにより、前記トリムマスク及び位相シフトマスクのパターンデータを作成する工程と、
を含むことを特徴とするマスクデータ処理方法。
【請求項３】
設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、
前記スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置すると共に、予備シフタパターンを前記ピッチに合うように配置し、且つシフタの位相配置順が逆となるものを２種類用意する工程と、
前記スタンダードセルに対し、該セル内の予備シフタパターンの長辺方向に隣接するスタンダードセル境界の両側の予備シフタパターン同士が接触或いは一部重なるようにシフタパターンを配置する工程と、
前記スタンダードセル境界の両側のシフタパターンの位相が同位相でない箇所は、シフタの位相配置順が異なる他方の種類に置き換えて隣接するシフタに対して同位相になるように再構成する工程と、
次いで、最終的に得られたシフタパターンに対しＯＰＣ処理を行ってパターン形状を補正することにより、位相シフトマスクのパターンデータを作成する工程と、
を含むことを特徴とするマスクデータ処理方法。
【請求項４】
前記シフタパターンの再構成に加え、前記スタンダードセル内の予備シフタパターンの長辺に垂直な方向に隣接するスタンダードセル境界の両側の予備シフタパターンの位相差が１８０°となるようにシフタパターンを再構成することを特徴とする請求項３記載のマスクデータ処理方法。
【請求項５】
請求項１〜４の何れかに記載のマスクデータ処理方法を用いてマスクを形成し、該マスクを用いて基板上に半導体装置のパターンを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、近接効果の影響を補正するためのマスクデータ処理方法と、この方法を利用して半導体装置を製造する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の製造においては、回路を構成する素子や配線などの高集積化、更にはパターンの微細化が進められている。ＥＷＳ（Engineering Work Station）やＰＣ（Personal Computer）のＣＰＵとして用いられるＲＩＳＣプロセッサ等の製作においては、トランジスタのゲート幅として１００ｎｍ以下のパターン形成が求められている。
【０００３】
回路パターンの微細化に伴い、フォトマスク上のパターンを半導体ウェハ上に転写するフォトリソグラフィ工程では、パターン転写精度の低下が深刻になっており、より微細なパターンの転写可能性と転写精度の向上が追求されている。この手法として、フォトマスクを通過する光の位相を変えることによって投影される像のコントラストを改善する位相シフトマスク露光法、また斜入射照明法等の超解像露光方法がある。
【０００４】
ランダムロジックなどのデバイスのゲートパターン設計においては、製造コスト削減のためにゲート部だけでなく、ゲートとコンタクトパッド間を接続する連結配線部に関しても１５０ｎｍ以下の微細線幅が求められている。また、間隔も２００ｎｍ以下と極めて狭く、且つ複雑なパターンが存在する。
【０００５】
このようなパターンを形成する方法として、レベンソン型位相シフトマスクと通常のフォトマスクを順次露光してレジストパターンを形成し、これをマスクに下地膜をスリミング加工する２重露光法がある（例えば、特許文献１参照）。また、２重露光法ではなく、第１のレジストパターンを形成し、これをマスクに下地膜をスリミング加工し、再度レジストパターンを形成する２重転写法も提案されている（例えば、特許文献２参照）。
【０００６】
ところで、光リソグラフィ技術では、ウェハ上に作り込むデザインルールが小さくなるに伴い設計パターンをウェハ上において所望の形状，寸法通りに転写することが難しくなってきている。これを所望の形状，寸法通りに転写されるようマスク形状に補正を加えることをＯＰＣ（光近接効果補正：Optical Proximity effect Correction）処理と呼び、現代のリソグラフィ技術では必須となっている。さらに、多種多様な原因により発生するプロセス変換差を含めて予めマスク上で補正するＯＰＣ（プロセス変換差も含めた場合、ＰＰＣ（Process Proximity Correction）処理と呼ばれることもある）も用いられる。
【０００７】
ＯＰＣ処理では、まずモデリングを行う。これは、ウェハ上に形成したパターンにシミュレーションモデルを合わせ込む作業であり、設計パターンをウェハ上において所望の形状、寸法通りに転写するために必須である。
【０００８】
しかしながら、近年のデザインルールの微細化、寸法の高精度化に伴い、多種多様なパターンに対して要求される寸法精度を満たすようにモデリングすることは困難になっており、且つ多種多様なパターンに対して高精度に補正するようにＯＰＣ設定することは困難になってきている。
【特許文献１】特開平７−１０６２２７号公報
【特許文献２】特開２００２−３５９３５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、半導体集積回路の製造における光リソグラフィ技術では、ＯＰＣ処理が必須となっている。しかし、デザインルールの微細化、寸法の高精度化に伴い、要求される寸法精度を満たすようにモデリングすることが困難になっている。
【００１０】
本発明は、上記事情を考慮して成されたもので、その目的とするところは、ＯＰＣ処理によりマスクパターンを精度良く補正することができ、且つ必要な寸法精度を満たすようにＯＰＣのモデリングを行い、ＯＰＣの高精度化とマージン向上をはかり得るマスクデータ処理方法及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち、本発明の一態様は、ロジックデバイスを形成するために用いる位相シフトマスクのパターンデータを処理する方法であって、設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、前記スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置し、且つ予備シフタパターンを前記ピッチに合うように配置したものを用意する工程と、前記設計データと予備シフタパターンのデータから、図形演算により位相シフトマスク用のシフタパターンを作成する工程と、前記作成されたシフタパターンに対しＯＰＣ処理を行ってパターン形状を補正することにより、前記位相シフトマスクのパターンデータを作成する工程と、を含むことを特徴とする。
【００１３】
また、本発明の他の一態様は、ロジックデバイスを形成するために用いる位相シフトマスク及びトリムマスクのパターンデータを処理する方法であって、設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、前記スタンダードセル内で隣接するパターンの位相差が１８０°となるようにシフタパターンを配置し、且つシフタパターンを前記ピッチに合うように配置したものを用意する工程と、前記設計データとシフタパターンのデータから、図形演算によりトリムマスク用のトリムパターンを作成する工程と、前記作成されたトリムパターン及び前記シフタパターンに対してＯＰＣ処理を行ってパターン形状を補正することにより、前記トリムマスク及び位相シフトマスクのパターンデータを作成する工程と、を含むことを特徴とする。
【００１４】
また、本発明の他の一態様は、ロジックデバイスを形成するために用いる位相シフトマスクのパターンデータを処理する方法であって、設計データの少なくとも一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する工程と、前記スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置すると共に、予備シフタパターンを前記ピッチに合うように配置し、且つシフタの位相配置順が逆となるものを２種類用意する工程と、前記スタンダードセルに対し、該セル内の予備シフタパターンの長辺方向に隣接するスタンダードセル境界の両側の予備シフタパターン同士が接触或いは一部重なるようにシフタパターンを配置する工程と、前記スタンダードセル境界の両側のシフタパターンの位相が同位相でない箇所は、シフタの位相配置順が異なる他方の種類に置き換えて隣接するシフタに対して同位相になるように再構成する工程と、次いで、最終的に得られたシフタパターンに対しＯＰＣ処理を行ってパターン形状を補正することにより、位相シフトマスクのパターンデータを作成する工程と、を含むことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ＯＰＣのモデリングを特定のピッチのみのパターンに限定することにより、補正精度の誤差を低減することができ、且つプロセス変動に対するマージンを向上できる。また、セル境界を越えてシフタを配置することにより、短いシフタを防止することができ、補正精度の高精度化とマージン向上が期待できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を参照して説明する。
【００１７】
（第１の実施形態）
図１は、本発明の一実施形態に使用したランダムロジックのゲート配線パターンの一例を説明する要部上面図である。
【００１８】
図１に例示するロジックパターンに関して、１０は素子領域、１１はゲート部、１２は連結配線部、１３はコンタクトパッド部、１４は拡長部を示している。ゲート部１１は線幅（ゲート長）３０ｎｍ、連結配線部１２は線幅１４０ｎｍ、コンタクトパッド部１３は幅３２０ｎｍ、拡長部１４はゲートに平行方向の長さ１２０ｎｍ、幅１６０ｎｍである。
【００１９】
このようなパターンを２重露光法及び２重転写法で形成する場合の基本的プロセスを、図２〜図４を用いて説明する。
【００２０】
まず、２重露光法に関して説明する。
【００２１】
２重露光法では、図２（ｄ）に示すゲートパターンを形成する場合、第１のフォトマスクとして、図２（ａ）に示すように素子領域１０上に配置されるゲート部１１を挟む開口を設け、ゲート部１１を挟んで交互に位相シフタを設けたレベンソン型位相シフトマスクを用いる。この位相シフトマスクは、後述するように、ＯＰＣ処理を予め施したパターンデータに基づいて形成されている。
【００２２】
ここで、位相シフトマスクのうちレベンソン位相シフトマスクは、遮光領域を挟んで隣接する開口領域を通過する露光光に１８０°の位相差を与えるよう一方の開口に位相シフタを設けたものである。ハーフトーン位相シフトマスクとは、フォトマスクにおける遮光部分を半透明膜に置き換え、さらに開口部を透過する露光光との位相差を１８０度変えるよう半透明膜の位相差及び透過率を調整したマスクである。
【００２３】
図２（ａ）中において、２１はクロム遮光膜、２２は０°開口部、２３は１８０°開口部である。さらに、第２のフォトマスクとして、図２（ｂ）に示すように、連結配線部１２とコンタクトパッド部１３及びゲート部１１を覆う遮光部２４を含む遮光パターンを設けた通常のクロムマスクを用いる。そして、これらのマスクを用いて順次露光する。
【００２４】
この場合、図２（ｃ）に示すように、遮光部２１，２４の重なる領域に露光光が照射されない暗部２５が形成され、従ってポジ型レジストを用いた場合には、暗部２５にレジストの残ったパターンが形成される。ここで、第２の露光に使用したマスクはトリムマスクと呼ばれる。この方法を多重露光法（この場合には２重露光法）と呼ぶ。
【００２５】
この後、図３に示すように、形成したレジストパターンを用いて下地材料膜をＲＩＥ（Reactive Ion Etching）等により加工してゲートを形成する。このとき、下地材料膜をスリミング処理する。ここで、ゲート材料にはポリシリコンやシリコンゲルマニウム膜が使用されることが多い。
【００２６】
次に、２重転写法に関して説明する。
【００２７】
２重転写法では、まず図４（ａ）に示すレベンソンマスクを露光して第１のレジストパターンを形成する。ここで、図中の３１は遮光膜、３２は０°開口部、３３は１８０°開口部である。また、位相シフトマスクは、後述するように、ＯＰＣ処理を予め施したパターンデータに基づいて形成されている。
【００２８】
次いで、図４（ｂ）に示すように、上記のレジストパターンを用いて下地膜をスリミング加工する。次いで、レジストを剥離した後、再度レジストを塗布し、前記図２（ｂ）に示すようなトリムマスクを用いて露光し、図４（ｃ）に示すように第２のレジストパターン３４を形成する。その後、下地膜をスリミングしない、若しくはスリミング量を減らして加工し、最終的に図４（ｄ）に示すようなゲートパターンを形成する。
【００２９】
なお、図中の３５は、第１のフォトマスクを露光し、第１の加工を行った後の下地膜のパターンである。さらに、図中の３６は、第２のフォトマスクを露光し、第２の加工を行った後の下地膜のパターンである。
【００３０】
ここで、スリミングとは、より微細なゲートを形成するためにレジストパターンに対してゲートをより小さく形成する方法である。まず、レジストパターンの形成後、レジストパターンを用いて下地材料膜、最終的にはゲート材料膜を加工してゲートを形成するまでの工程において、等方的エッチング等の方法を用いてより小さいパターンを得る。これをスリミングプロセスと呼ぶ。これは、リソグラフィの解像限界以下の微細なゲートを形成するために有効である。
【００３１】
次に、前記図１（ａ）及び図４（ａ）に示した位相シフトマスクのパターンデータを作成する方法について説明する。
【００３２】
図５は、本発明の一実施形態に係わるデータ処理方法を説明するためのフローチャートである。
【００３３】
一般に、ロジックデバイスの設計においては、Ｐ＆Ｒ（配置配線）にてライブラリ中のプリミティブセルを配置する方法が用いられる。本実施形態の位相シフトマスクを用いる方法では、Ｐ＆Ｒ及び検証を終えた設計データに対して位相シフトマスクシフタパターン及びトリムマスクのパターンを発生させる。その後、各々のマスクのパターンに対してＯＰＣを行い、マスクデータを完成させる。また、設計データには、一般にはロジックセルのみではなく他の各種のパターンのデータが含まれるが、本実施形態では、ロジックセルを構成する複数のスタンダードセルに関してパターンデータを作成するものとする。
【００３４】
まず、設計データの一部として、ロジックデバイスを構成するための複数のスタンダードセルを、特定のピッチにパターン位置が合うように配置配線する（Ｓ１）。そして、設計データは磁気テープ等の記憶部に記憶させる（Ｓ２）。
【００３５】
具体的には、図６に示すように、Ｐ＆Ｒ（配置配線）にてライブラリ中のプリミティブセル（スタンダードセル）４１を配置する際に、特定ピッチの配置グリッド（単一ピッチ）４２にゲート（素子領域上の）４３が載るように配置する。ここで、予めプリミティブセル４１内のゲート位置は単一ピッチになるように配置されていることが必要である。また、図６中の４４は素子領域、４５はセル境界を示している。
【００３６】
これとは別に、位相シフトマスクのシフタ部のパターンを決定するための予備シフタパターンを記憶部に記憶させておく（Ｓ３）。スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置すると共に、予備シフタパターンを前記ピッチに合うように配置し、且つシフタの位相配置順が逆となるものを２種類準備する。
【００３７】
具体的には、図７に示すように、予備シフタパターンを同じくグリッドに合うように配置したものを準備する。図中の５１は０°シフタ、５２は１８０°シフタを示している。ここで、予備シフタパターンは各セル毎に形成されているが、図７ではセルの境界をまたいて連続するシフタパターンとして示してある。即ち、シフタパターンはゲートと平行方向の長さはプリミティブセルの境界を越えて形成される。また、シフタの長さは種に２種類存在する。これは、ｎＭＯＳとｐＭＯＳのゲートの長手方向長さが一般に異なるためであり、ｎＭＯＳとｐＭＯＳ各々に対応した２種類の長さを準備する。また、シフタの配置が逆となるものを準備しておく。即ち、図７に示す予備シフタパターンをタイプＡとし、これとはシフタの位相配置順が逆となるタイプＢを準備しておく。
【００３８】
次いで、Ｓ２，Ｓ３に記憶されたデータからで位相シフトマスクのシフタパターンを作成し（Ｓ４）、同様にＳ２，Ｓ３に記憶されたデータに対して図形演算を行ってトリムマスクのパターンを作成する（Ｓ７）。そして、Ｓ４で作成されたシフタパターンに対してＯＰＣ処理を行い（Ｓ５）、マスクデータを作成し、これを位相シフトマスク用のパターンデータとして記憶させる（Ｓ６）。一方、Ｓ７で作成されたトリムパターンに対してＯＰＣ処理を行い（Ｓ８）、マスクデータを作成し、これをトリムマスク用のパターンデータとして記憶させる（Ｓ９）。そして、これらのマスクデータを基に位相シフトマスク及びトリムマスクを作製し、これらのマスクを用いてパターン転写を行う。
【００３９】
具体的には、Ｓ４では、スタンダードセルに対し、該セル内のパターンの長辺方向に隣接するスタンダードセル境界の両側の予備シフタパターンが一部重なるようにシフタパターンを配置する。ここで、スタンダードセル境界の両側のシフタパターンの位相が同位相でない箇所は、シフタの位相配置順が異なる他方の種類に置き換えて隣接するシフタに対して同位相になるように再構成する。Ｓ５では、最終的に得られたシフタパターンに対しＯＰＣ処理を行ってパターン形状を補正する。これにより、位相シフトマスクのパターンデータを作成し、これをＳ６に記憶させる。
【００４０】
Ｓ７では、Ｓ２に記憶された設計データとＳ３に記憶されたシフタパターンのデータから、図形演算によりトリムパターンを作成する。Ｓ８では、Ｓ７で得られたトリムパターンに対しＯＰＣ処理を行ってパターン形状を補正する。これにより、トリムマスクのパターンデータを作成し、これをＳ９に記憶させる。
【００４１】
図８及び図９は、上記の方法により作成された位相シフトマスク及びトリムマスクの各パターンデータを示している。図中７１は素子領域、７２はトリム領域である。なお、図９に示す左側のスタンダードセルでは、タイプＢのシフタパターンを用いているが、このままでは、シフタパターンの長手方向に垂直な方向のセル境界の両側の予備シフタパターンの位相差が１８０°となり、シフタパターンの長手方向に平行な方向のセル境界の両側の予備シフタパターンの位相差は０となっている。そこで、左側のシフタパターンをタイプＡに変更する。これにより、図８に示すように、シフタパターンの長手方向に垂直な方向のセル境界の両側の予備シフタパターンの位相差が０となり、シフタパターンの長手方向に平行な方向のセル境界の両側の予備シフタパターンの位相差は１８０°となる。
【００４２】
比較のために、図１０に従来方法により作成されたシフタパターンの配置例を示す。シフタパターンはスタンダードセルの境界を跨ぐことなく、セル内に収まるように形成されている。このため、シフタパターンの短い部分が生じるのを避けられない。
【００４３】
次に、前記図５に示すフローチャートに従って作製されたマスクを用い、２重転写法にてＭＯＳトランジスタのゲート形成プロセスを行った例を説明する。
【００４４】
図１１及び図１２は、スリミング法によるＭＯＳトランジスタの製造工程における要部平面図及び断面図である。
【００４５】
まず、図１１（ａ）に示すように、素子領域１０１及び素子分離領域１０２を有するＳｉ基板１００上に熱酸化法によりゲート絶縁膜２０１を形成した後、ＣＶＤ（Chemical Vapor Deposition）法等によりゲート電極材料膜としてのＳｉＧｅ膜２０２を堆積する。続いて、ゲート電極材料膜２０２の上にＣＶＤ法によりＴＥＯＳ膜２０３、スパッタリング法によりａ−Ｓｉ（アモルファスシリコン）膜２０４を堆積する。次いで、ａ−Ｓｉ膜２０４上にＡＲＣ（反射防止）膜２０５、レジスト２０６を塗布・ベークする。
【００４６】
次いで、図１１（ｂ）に示すように、第１のマスクとしてレベンソン型位相シフトマスクを用い、露光・現像を行ってレジストパターンを形成する。ここで、第１のマスクのパターンは、前述したようにＯＰＣ処理を予め施したパターンデータに基づいて作成されている。第１のマスクによる露光後の加工時のパターン環境は、例えば前記図７に示すようなものである。
【００４７】
次いで、図１１（ｃ）に示すように、レジストパターンを用いてＡＲＣ膜２０５をＲＩＥし、続いて図１１（ｄ）に示すように、ａ−Ｓｉ膜２０４をＲＩＥする。通常、ＲＩＥはレジストパターンに対して被加工膜の加工後のパターンサイズに変換差がつかないようにするが、この工程においてはわざと小さく加工されるようにＲＩＥ条件を調整する。つまり、スリミングを行う。これにより、ゲート部分のパターンをａ−Ｓｉ膜２０４に形成する。
【００４８】
次いで、図１１（ｅ）に示すように、ＡＲＣ膜２０５及びレジスト２０６を剥離する。次いで、図１２（ｆ）に示すように、加工後のａ−Ｓｉ膜２０４上に再度ＡＲＣ膜２０７、レジスト２０８を塗布・ベークし、第２のマスクとしてのトリムマスクを用い、露光・現像を行ってレジストパターンを形成する。ここで、第２のマスクによる露光後の加工時のパターン環境は、例えば前記図８に示すようなものである。
【００４９】
次いで、図１２（ｇ）に示すように、レジストパターンを用いてＡＲＣ膜２０７及び第１の加工後のａ−Ｓｉ膜２０４をＲＩＥする。ここで、第１の露光及び加工においてａ−Ｓｉ膜２０４は既に加工されており、第２の露光後の加工においては、ＴＥＯＳ膜２０３が露出している箇所がある。第２の加工は加工されたａ−Ｓｉ膜２０４をさらに加工し、露出したＴＥＯＳ膜２０３は加工されないような条件で行う。さらに、この工程では配線部を形成するが、配線間スペースがレジストパターンに対して加工後ａ−Ｓｉパターンでできる限り大きくならないよう、即ちスリミングされないように条件を調整する。
【００５０】
次いで、図１２（ｈ）に示すように、ＡＲＣ膜２０７及びレジスト２０８を剥離する。次いで、図１２（ｉ）に示すように、ａ−Ｓｉ膜２０４のパターンをマスクにＴＥＯＳ膜２０３をＲＩＥし、さらに図１２（ｊ）に示すように、ＳｉＧｅ膜２０２をＲＩＥする。最後に、図１２（ｋ）に示すように、ａ−Ｓｉ膜２０４及びＴＥＯＳ膜２０３を剥離する。
【００５１】
ここで、ＴＥＯＳ膜２０３を用いたのは、ａ−Ｓｉ膜２０４のＲＩＥ時に殆どエッチングされない、つまり対ａ−Ｓｉ膜２０４との選択比を高くとることができエッチング停止膜として機能し、かつＳｉＧｅ膜２０２のＲＩＥ時には同じく対ＳｉＧｅとの選択比を高くすることができ、加工に適しているからである。
【００５２】
上記の工程後、図示しないが、前記ゲートパターンを用いて露出したＳｉ基板表面に不純物注入を行い、トランジスタのソース・ドレイン拡散層を形成した後、周知の層間絶縁膜形成、メタル配線工程等を行うことによりＭＯＳトランジスタが完成される。
【００５３】
このように本実施形態によれば、設計データの中でロジックデバイスを構成するための複数のスタンダードセルを、単一ピッチにゲートが載るように配置配線しておき、スタンダードセル内で隣接するパターンの位相差が１８０°となるように予備シフタパターンを配置すると共に、予備シフタパターンを前記ピッチに合うように配置し、且つシフタの位相配置順が逆となるものを２種類準備する。そして、ＯＰＣのモデリングを上記単一ピッチのみのパターンに限定する。これにより、補正精度の誤差を低減することができ、しかもプロセス変動に対するマージンを向上できる。
【００５４】
また本実施形態では、スタンダードセルセル内の予備シフタパターンの長辺方向に隣接するセル境界の両側の予備シフタパターン同士が接触或いは一部重なるようにシフタパターンを配置し、セル境界の両側のシフタパターンの位相が同位相でない箇所は、シフタの位相配置順が異なる他方の種類に置き換えて隣接するシフタに対して同位相になるように再構成する。このように、位相シフタをセルの境界を越えて配置することで、短いシフタを防止することができ、補正精度の高精度化とマージン向上が期待できる。
【００５５】
なお、本発明は上述した各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施形態に使用したランダムロジックのゲート配線パターンの一例を説明する要部平面図。
【図２】２重露光法によるパターン形成方法を説明する要部平面図。
【図３】２重露光法によるパターン形成方法を説明する要部平面図。
【図４】２重転写法によるパターン形成方法を説明する要部平面図。
【図５】本発明の一実施形態に係わるデータ処理方法を説明するためのフローチャート。
【図６】プリミティブセルを特定ピッチに合わせて配置配線する例を示す図。
【図７】シフタパターンの配置例を示す図。
【図８】本実施形態方法によるシフタパターン及びトリムパターンの配置例を示す図。
【図９】本実施形態方法によるシフタパターン及びトリムパターンの配置例を示す図。
【図１０】従来方法によるシフタパターン及びトリムパターンの配置例を示す図。
【図１１】スリミング法によるＭＯＳトランジスタの製造工程における要部断面図と平面図。
【図１２】スリミング法によるＭＯＳトランジスタの製造工程における要部断面図と平面図。
【符号の説明】
【００５７】
１０…素子領域
１１…ゲート部
１２…連結配線部
１３…コンタクトパッド部
１４…拡張部
２１，３１…クロム遮光部
２２，３２…０°開口部
２３，３３…１８０°開口部
２４…トリムマスクのクロム遮光部
２５…暗部
３４…レジストパターン
３５，３６…下地材料膜
４１…プリミティブセル（スタンダードセル）
４２…配置グリッド（単一ピッチ）
４３…ゲート
４４…素子領域
４５…セル境界
５１…０°シフタ
５２…１８０°シフタ
７１…素子領域
７２…トリム領域
１００…Ｓｉ基板
１０１…素子領域
１０２…素子分離領域
２０１…ゲート絶縁膜
２０２…ＳｉＧｅ膜（電極材料膜）
２０３…ＴＥＯＳ膜
２０４…ａ−Ｓｉ膜
２０５，２０７…ＡＲＣ膜
２０６，２０８…レジスト
【図１】
2008116506.tif 000003
【図２】
2008116506.tif 000004
【図３】
2008116506.tif 000005
【図４】
2008116506.tif 000006
【図５】
2008116506.tif 000007
【図６】
2008116506.tif 000008
【図７】
2008116506.tif 000009
【図８】
2008116506.tif 000010
【図９】
2008116506.tif 000011
【図１０】
2008116506.tif 000012
【図１１】
2008116506.tif 000013
【図１２】
2008116506.tif 000014