(57)【要約】【課題】引張応力が作用している被エッチング層上に非晶質炭素膜を形成する際、リフティング現象を抑制するのに有効な半導体素子の製造方法を提供する。【解決手段】半導体基板上に被エッチング層を形成し、その被エッチング層上に非晶質炭素膜を形成するとき、被エッチング層に引張応力が発生している場合は非晶質炭素膜に圧縮応力が発生するようにしてその非晶質炭素膜を形成する。そのようにしてリフティング現象の発生を抑制し、より微細なパターンを形成し、高集積化と微細化された半導体素子とする。【選択図】  図３
2008091863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に被エッチング層を形成する工程と、
前記被エッチング層上に非晶質炭素膜を形成するとき、前記被エッチング層に引張応力が発生している場合は前記非晶質炭素膜に圧縮応力が発生するよう、前記非晶質炭素膜を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記非晶質炭素膜は、100℃〜400℃の温度で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
半導体基板上に被エッチング層が引張応力が発生するよう形成される工程と、
前記被エッチング層上に非晶質炭素膜を蒸着する工程と、
前記被エッチング層に発生させた引張応力を除去するための熱処理を実施する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項４】
前記熱処理は、アルゴン雰囲気で300℃〜500℃の温度で0.5〜2時間実施することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項５】
前記熱処理は、アルゴン雰囲気で300℃〜500℃の温度で1〜20分間RTAで実施することを特徴とする請求項３に記載の半導体素子の製造方法。
【請求項６】
半導体基板上に被エッチング層を形成する工程と、
前記被エッチング層上に所定の圧縮応力を有する圧縮応力膜を形成する工程と、
前記圧縮応力膜上に非晶質炭素膜を蒸着する工程と、
を含み、前記圧縮応力膜の前記圧縮応力によって前記非晶質炭素膜の引張応力が緩和されることを特徴とする半導体素子の製造方法。
【請求項７】
前記圧縮応力膜は、PEニトリド、オキシド、SiON、ストロンチウム酸化膜の少なくともいずれか一つで形成することを特徴とする請求項６に記載の半導体素子の製造方法。
【請求項８】
前記被エッチング層は、導電層であることを特徴とする請求項１乃至７のいずれか１項に記載の半導体素子の製造方法。
【請求項９】
前記導電層は、CVDタングステン、アルミニウム、TiCl4-TiN、ポリシリコンの１つで形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被エッチング層上に非晶質炭素膜(amorphous carbon)の形成に係る半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の高集積化に伴い、一定面積を有するセル(cell)上にできるだけ高密度に半導体素子を形成することが求められ、単位素子である例えばトランジスタ、キャパシタのサイズもますます縮減化されるようになってきている。特に、不揮発性メモリの代表的なフラッシュメモリの場合、デザインルール(design rule)を減少しつつセル内部に形成される半導体素子のサイズも次第に微細化してきている。実際に、最近のフラッシュメモリ装置の最小線幅は0.1μm以下に形成され、60nm以下までも要求されている。そのため、セルを構成する半導体素子の製造工程もますます困難を極めているのが現状である。
【０００３】
特に、金属配線などのパターンを形成するための工程において、従来はSiONなどで反射防止膜を形成し、SiNなどの窒化膜でハードマスクを形成した後、これを用いてフォトリソグラフィ工程を実施した。しかし、この場合、60nm以下の微細線幅を有する半導体素子製造工程では限界を示す。これにより、60nm以下の線幅を有する半導体素子の製造工程時には微細パターンを形成することができるように非晶質炭素膜を用いて反射防止膜とハードマスクを同時に形成し、フォトリソグラフィ工程を実施する技術が提案されている。
【０００４】
しかし、非晶質炭素膜を利用して反射防止膜とハードマスクを形成するようになると、SiONとSiNで反射防止膜とハードマスクの形成時には見られなかったリフティング(lifting)現象が発生するといった問題がある。
【０００５】
かかるリフティング現象は、積層膜の応力集中係数(KC)に関連するが、通常は積層膜の応力集中係数が大きいほど界面の結合力が低くなるために発生する。それに対して、積層膜の応力集中係数が小さいほど、界面の結合力が高くなることでリフティング現象は発生しない。応力集中係数は膜に加えられる応力及び厚さの平方根に比例し、積層膜の応力集中係数はそれぞれの膜の応力集中係数の和と同じである。応力集中係数はつぎの数式（１）で表すことができる。
【０００６】
KC = Ω×応力×厚さ0.5   (Ω=1.46)          ・・・（１）
【０００７】
図１は、積層膜の従来例としてその断面を示し、図４はその従来例の結果である≪表１≫にまとめて示す。この場合、化学気相蒸着法(Chemical Vapor Deposition;ＣＶＤ)で形成したタングステン膜を非晶質炭素膜に積層させて積層膜を形成する。そのとき各膜に作用する応力集中係数と、それら各膜からなる積層膜全体に働く応力集中係数を示す。
【０００８】
通常、フラッシュメモリの金属配線として汎用されるＣＶＤタングステン膜の場合、2000MPa(2e10 dyn/cm2)の高い引張応力を有し、非晶質炭素膜は形成温度が550℃である時、90MPA(0.9e9dyn/cm2)の高い引張応力を有する。したがって、フラッシュメモリの金属配線を形成するためにＣＶＤタングステン膜上に非晶質炭素膜を形成すれば、高い引張応力を有する２膜が積層される。そうすれば、図４の≪表１≫に示すように、積層膜の応力集中係数値が相対的に大きいため、図１中の符号Ａで示す部分で積層膜の界面にリフティング現象が発生する問題がある。
【０００９】
かかるリフティング現象の発生問題を解決するために、引張応力が大きいＣＶＤタングステン膜に代わって物理気相蒸着法(Physical Vapor Deposition;ＰＶＤ）で形成したタングステン膜を用いる技術が周知である。
【００１０】
また、同じく従来例として示す図２の積層膜の断面において、図５の≪表２≫に示すように、ＰＶＤタングステン膜と、PE窒化膜(Plasma Enhanced nitride)と、そして非晶質炭素膜を積層して積層膜を形成するとき、それら各膜に作用する応力集中係数を示し、かつ各膜からなる積層膜全体に対して働く応力集中係数を示す。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、図２に示す製造方法で形成した積層膜の場合、応力集中係数値が相対的に小さいため、図２に示すようにリフティング現象は発生しない。しかし、ＰＶＤタングステン膜を用いると、金属コンタクトを埋め込む工程は困難である。そのため、そうしたＰＶＤタングステン膜を用いて工程を実施しようとすると、従来のＣＶＤタングステンで対立させて金属コンタクトを形成した後、ＰＶＤタングステンを用いて金属配線を形成する必要がある。その結果、ＰＶＤタングステンを用いる工程は工程数が増加して複雑になるという問題がある。
【００１２】
以上から、本発明の目的は、引張応力が作用している被エッチング層上に非晶質炭素膜を形成する際、リフティング現象を抑制するのに有効な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明による代表的な半導体素子の製造方法は、半導体基板上に被エッチング層を形成する工程と、前記被エッチング層上に非晶質炭素膜を形成するとき、前記被エッチング層に引張応力が発生している場合は前記非晶質炭素膜に圧縮応力が発生するよう、前記非晶質炭素膜を形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１４】
本発明の半導体素子の製造方法によれば、引張応力が発生している被エッチング層上にハードマスクを積層し、かつ反射防止膜としての非晶質炭素膜を積層して積層膜を形成するとき、その非晶質炭素膜に圧縮応力を働かせて上記被エッチング層の引張応力と相殺させることで、リフティング現象の発生を抑えることができる。その結果、より微細なパターンを形成でき、高集積化と微細化された半導体素子を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る半導体素子の製造方法の好適な実施形態について図３と、そして図６および図７として示す各表を参照して詳細に説明する。
【００１６】
通常のナンドフラッシュメモリ工程では、タングステンシリサイド(WSi)などでゲート電極を形成した後、上部に窒化膜、層間絶縁膜などを形成し、金属配線層/バリア金属層の積層膜を形成し、窒化膜と酸化膜等でハードマスク膜を形成する。この時、上記層間絶縁膜でPE-TEOS膜を形成し、上記積層膜でＣＶＤタングステン膜/Ti-Tin膜の積層膜を形成すれば、ＣＶＤタングステンの引張応力によりＣＶＤタングステン膜とTi-Tin膜でリフティング現象が発生する。この時、上記全体構造の応力集中係数は0.67MPa/m0.5である。
【００１７】
反面、HDP酸化膜で上記層間絶縁膜を形成し、上記積層膜でＣＶＤタングステン膜/Ti-Tin膜の積層膜を形成することによって、図３に示すように、ＣＶＤタングステン膜とTi-TiN膜でリフティングが発生しないが、この時、上記全体構造の応力集中係数は0.49MPa/m0.5である。また、応力集中係数が大きいほどリフティングが発生するため、全体構造の応力集中係数が0.49MPa/m0.5以下であれば、ＣＶＤタングステン膜上でリフティングが発生しない。
【００１８】
したがって、引張応力が作用している膜を積層して積層膜を形成するとき、その引張応力を減少させて積層膜の応力集中係数を0.49MPa/m0.5以下に低下させることでリフティング現象を抑制する。すなわち、引張応力が作用している被エッチング層の上部にハードマスクと反射防止膜としての非晶質炭素膜を積層して積層膜を形成するとき、非晶質炭素膜または被エッチング層のいずれかの引張応力を緩和させ、あるいは積層膜の間に圧縮応力が作用している圧縮応力膜を形成する。そうすることによってリフティング現象が発生するのを抑制する。被エッチング層としては、望ましくはＣＶＤタングステン、アルミニウム、TiCl4-TiN、ポリシリコンのいずれか１つを用いて導電層として形成する。
【００１９】
以下、数例の実施例を挙げる。
【００２０】
≪実施例１≫
まず、圧縮応力が作用している非晶質炭素膜を形成する。通常、非晶質炭素膜は550℃で形成すると90MPa程度の引張応力を発生する。したがって、その550℃という温度よりも低い温度、望ましくは100〜400℃の温度で非晶質炭素膜を形成すると、非晶質炭素膜は引張応力ではなく圧縮応力を発生するようになる。たとえば、300℃の温度でもって非晶質炭素膜を形成すると、330MPa程度の圧縮応力を発生する。
【００２１】
それゆえ、被エッチング層の上部に非晶質炭素膜を形成するときは、かかる非晶質炭素膜を100℃〜400℃の温度で形成すれば、積層膜のリフティング現象を抑制できるといった効果が得られるようになる。
【００２２】
つぎに、図６の表３は、300℃で形成したＣＶＤタングステン膜と非晶質炭素膜を積層して積層膜を形成した場合に、積層された各膜に作用する応力と応力集中係数を示し、かつその積層膜全体に作用する応力集中係数を示す。結果、この場合の積層膜全体の応力集中係数は0.404MPa/m0.5であって、リフティング現象は発生しない。
【００２３】
≪実施例２≫
被エッチング層の引張応力を緩和するために、被エッチング層に対して応力緩和熱処理工程を実施する。この応力緩和熱処理工程は、アルゴン雰囲気中で300℃〜500℃の温度で0.5〜2時間実施するか、またはアルゴン雰囲気中で温度300℃〜500℃によって1〜20分間RTA(Rapid Thermal Annealing)で実施する。
【００２４】
≪実施例３≫
被エッチング層と非晶質炭素膜の積層膜の間に圧縮応力が作用する膜を形成する。圧縮応力を作用させる膜には、たとえばPEニトリド(Plasma Enhanced nitride)膜、オキシド(oxide)膜、SiON膜、そしてストロンチウム酸化膜(SROx)などを用いることができる。
【００２５】
つぎに、図７の表４は、ＣＶＤタングステン膜と非晶質炭素膜の間にPEニトリド膜を積層して形成した場合、それぞれの膜に作用する応力と応力集中係数、そしてそれら各膜からなる積層膜全体に作用する応力集中係数を示す。結果、この場合積層膜の応力集中係数が0.338MPa/m0.5のときは、リフティングは発生しない。
【００２６】
以上、本発明の半導体素子の製造方法について、その実施形態を説明したがそれに限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２７】
【図１】従来例の非晶質炭素膜とCVDタングステン膜の断面を示す図。
【図２】同従来例のＰＶＤタングステン膜とPE窒化膜及び非晶質炭素膜の断面を示す図。
【図３】本発明の実施形態としてHDP酸化膜とＣＶＤタングステン膜及びTi-Tin膜の積層膜を含む半導体素子の断面を示す図。
【図４】従来例の結果を≪表１≫として示す図。
【図５】従来例の結果を≪表２≫として示す図。
【図６】本発明による実施例１の結果を≪表３≫として示す図。
【図７】本発明による実施例２の結果を≪表４≫として示す図。
【符号の説明】
【００２８】
Ａ    積層膜の界面のリフティング発生部
【図４】
2008091863.tif 000003
【図５】
2008091863.tif 000004
【図６】
2008091863.tif 000005
【図７】
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【図１】
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【図２】
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【図３】
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