(57)【要約】【課題】所望の特性を有するトランジスタを精度よく形成する。【解決手段】トランジスタのエクステンション領域を形成するためのオフセットスペーサとしてシリコン窒化膜を用いる場合に、レジスト膜を除去する工程の前に、シリコン窒化膜表面に酸素プラズマ処理により酸化保護表面を形成しておく。【選択図】図１
2008117848.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、種類の異なるトランジスタが形成される複数のトランジスタ形成領域が形成された半導体装置の製造方法であって、
前記複数のトランジスタ形成領域にそれぞれ形成された複数のゲート電極の側壁にそれぞれオフセットスペーサとして機能し得るシリコン窒化膜を形成する工程と、
酸素プラズマ処理により、前記シリコン窒化膜の表面を酸化して、当該シリコン窒化膜に酸化保護表面を形成する工程と、
前記複数のトランジスタ形成領域のうちの一部分をレジスト膜で保護した状態で、他の部分の前記複数のトランジスタ形成領域に不純物を導入して、前記酸化保護表面が形成された前記シリコン窒化膜および前記ゲート電極をマスクとして当該他の部分の前記複数のトランジスタ形成領域にエクステンション領域を形成する工程と、
前記レジスト膜を除去する工程と、
前記複数のトランジスタの前記ゲート電極の前記酸化保護表面が形成された前記シリコン窒化膜の側壁にサイドウォールを形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記サイドウォールを形成する工程の前に、前記エクステンション領域を形成する工程と、前記レジスト膜を除去する工程とを、前記レジスト膜で保護する前記トランジスタ形成領域を変えて複数回繰り返す半導体装置の製造方法。
【請求項３】
請求項２に記載の半導体装置の製造方法において、
前記エクステンション領域を形成する工程と、前記レジスト膜を除去する工程とを複数回繰り返した後に、前記酸化保護表面を形成する工程を再度行い、さらにその後、前記エクステンション領域を形成する工程と、前記レジスト膜を除去する工程とを行う半導体装置の製造方法。
【請求項４】
請求項１から３いずれかに記載の半導体装置の製造方法において、
前記シリコン窒化膜をそれぞれ形成する工程の前に、
前記複数のトランジスタ形成領域のうちの一部分をレジスト膜で保護した状態で、他の部分の前記複数のトランジスタ形成領域に不純物を導入して、前記ゲート電極をマスクとして当該他の部分の前記複数のトランジスタ形成領域にエクステンション領域を形成する工程と、
当該エクステンション領域を形成する工程で用いた前記レジスト膜を除去する工程と、
をさらに含む半導体装置の製造方法。
【請求項５】
請求項１から４いずれかに記載の半導体装置の製造方法において、
前記種類の異なるトランジスタは、第１導電型のトランジスタと前記第１の導電型と反対の第２の導電型のトランジスタとを含む半導体装置の製造方法。
【請求項６】
請求項１から５いずれかに記載の半導体装置の製造方法において、
前記シリコン窒化膜に酸化保護表面を形成する工程において、前記酸素プラズマ処理は、前記半導体基板の温度が７００℃以下の条件で行う半導体装置の製造方法。
【請求項７】
請求項１から６いずれかに記載の半導体装置の製造方法において、
前記レジスト膜を除去する工程は、前記レジスト膜をアッシングにより除去する工程と、前記半導体基板上の全面をＳＰＭ薬液で洗浄する工程と、を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置に電界効果トランジスタ（ＦＥＴ）を形成する際に、ソース・ドレイン領域に比較的低濃度に不純物を添加したＬＤＤ（Lightly Doped Drain）領域（エクステンション領域ともいう。）を形成することがある。これにより、ショートチャネル効果を抑制することができる。一般的に、ＬＤＤ領域は、ゲート電極をマスクとして不純物注入を行うことにより形成される。
【０００３】
たとえば特許文献１（特開２０００−２１６３７３号公報）には、ＬＤＤ領域の形成を制御するために、ゲート構造の側壁上にオフセットスペーサを設けた構成が記載されている。
【０００４】
オフセットスペーサを用いる場合、オフセットスペーサの材料としてシリコン窒化膜を用いると、シリコン窒化膜はシリコン酸化膜に比較してストレスの強い材料のため、とくにｎ型チャネルの性能を向上させることができる。
【０００５】
通常、半導体基板上には、導電型の異なるトランジスタや能力の異なるトランジスタ等、複数種のトランジスタが形成される。複数種のトランジスタを形成するためには、異なるステップで不純物イオンを注入する必要がある。そのため、あるステップで一部のトランジスタの形成領域をレジスト膜で保護してイオン注入を行った後、レジスト膜を除去して、他のステップで他の一部のトランジスタの形成領域をレジスト膜で保護してイオン注入を行い、その後イオン注入後にレジスト膜を除去するという処理が行われる。また、種々のトランジスタを形成するために、各トランジスタのエクステンション領域は、複数回のイオン注入処理により形成されることが多い。
【０００６】
しかし、シリコン窒化膜は、レジスト除去時に膜減りが生じるという問題がある。とくに、レジスト除去時に、ＳＰＭ（硫酸と過酸化水素水の混合溶液）処理を行うと、膜減りが顕著に生じてしまう。９０ｎｍノード以降のプロセスで用いられるオフセットスペーサ構造では、ゲートとエクステンション領域とのオーバーラップ長をコントロールするため、ゲート側壁に形成されるオフセットスペーサの幅が数Åでも変化するとトランジスタ特性が大きく変動してしまい、所望のトランジスタを得ることができなくなってしまう。そのため、製造バラツキ低減のためには、オフセットスペーサの膜厚変化を抑えることが重要となる。
【０００７】
図１４は、この様子を示す図である。
半導体装置１は、半導体基板２と、その上に形成されたゲート絶縁膜１０と、ゲート絶縁膜１０上に形成されたゲート電極１２と、ゲート電極の側壁に形成され、シリコン窒化膜により構成されたオフセットスペーサ１４とを含む（図１４（ａ））。このような状態で、他の領域に形成されたトランジスタを一旦レジスト膜で保護してイオン注入を行い、その後にレジスト膜を除去すると、レジスト膜除去時のＳＰＭ処理の影響で、シリコン窒化膜により構成されたオフセットスペーサ１４に膜減りが生じてしまう（図１４（ｂ））。とくに、薬液があたりやすい上部でシリコン窒化膜がエッチングされ、オフセットスペーサ１４がテーパ形状になってしまう。
【０００８】
上述したように、オフセットスペーサ１４はゲートとエクステンション領域とのオーバーラップ長をコントロールするために設けられるが、オフセットスペーサとして機能するためには、ある程度の厚み、たとえば、３０ｎｍ以上程度の高さが必要である。オフセットスペーサの高さが充分でない部分では、イオン注入を行う際にイオンが通過して、半導体基板２中に注入されてしまう。そのため、ゲートとエクステンション領域とのオーバーラップ長が設計通りにならなくなってしまう。これにより、トランジスタ特性の精緻なコントロールをすることが難しくなる。
【０００９】
特許文献１では、ゲート構造の側壁上にオフセットスペーサを形成した後に、基板およびゲート構造をアニールするために約８００℃の温度で薄酸化物アニール処理を実施する手順が記載されている。これにより、薄酸化物アニール処理中にオフセットスペーサがゲート構造を保護し、ゲート酸化物層とゲート導体層の界面にバーズビークが形成されるのを防ぐことができるとされている。
【００１０】
特許文献２（特開２００１−２５０９４４号公報）には、ポリシリコンゲートを覆うように、シリコン窒化膜を形成し、酸化雰囲気中で熱処理を施すことにより、シリコン酸窒化膜を形成し、それを異方性エッチングし、シリコン窒化膜とシリコン酸窒化膜とがこの順で積層されたサイドウォールを形成する技術が記載されている。これにより、エピタキシャル成長法によりソース・ドレイン領域に所定の膜厚の選択シリコン膜を形成する際に、サイドウォール表面にシリコン片が堆積しないようにすることができるとされている。
【特許文献１】特開２０００−２１６３７３号公報
【特許文献２】特開２００１−２５０９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、特許文献１に記載の技術では、オフセットスペーサ形成後に高温（約８００℃）で薄酸化物アニール処理を行っている。そのため、たとえば、ゲート電極がポリシリコンにより構成され、ポリシリコン中に不純物が拡散されている場合、その不純物の拡散により、Ｎ型のＭＯＳ領域とＰ型のＭＯＳ領域との間で不純物の相互拡散が生じたり、不純物がゲート電極を突き抜けたりするおそれがある。これにより、不純物の拡散が生じ、トランジスタの特性が劣化するという問題が生じる。
【課題を解決するための手段】
【００１２】
本発明によれば、
半導体基板上に、種類の異なるトランジスタが形成される複数のトランジスタ形成領域が形成された半導体装置の製造方法であって、
前記複数のトランジスタ形成領域にそれぞれ形成された複数のゲート電極の側壁にそれぞれオフセットスペーサとして機能し得るシリコン窒化膜を形成する工程と、
酸素プラズマ処理により、前記シリコン窒化膜の表面を酸化して、当該シリコン窒化膜に酸化保護表面を形成する工程と、
前記複数のトランジスタ形成領域のうちの一部分をレジスト膜で保護した状態で、他の部分の前記複数のトランジスタ形成領域に不純物を導入して、前記酸化保護表面が形成された前記シリコン窒化膜および前記ゲート電極をマスクとして当該他の部分の前記複数のトランジスタ形成領域にエクステンション領域を形成する工程と、
前記レジスト膜を除去する工程と、
前記複数のトランジスタの前記ゲート電極の前記酸化保護表面が形成された前記シリコン窒化膜の側壁にサイドウォールを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１３】
本発明によれば、
種類の異なるトランジスタが形成される第１のトランジスタ形成領域および第２のトランジスタ形成領域を含む半導体基板上の前記第１のトランジスタ形成領域および前記第２のトランジスタ形成領域にそれぞれ形成された第１のゲート電極および第２のゲート電極の側壁にシリコン窒化膜をそれぞれ形成する工程と、
酸素プラズマ処理により、前記シリコン窒化膜の表面を酸化して、当該シリコン窒化膜に酸化保護表面を形成する工程と、
前記第１のトランジスタ形成領域を第１のレジスト膜で保護した状態で前記第２のゲート電極側壁に形成され、前記酸化保護表面が形成された前記シリコン窒化膜をオフセットスペーサとし、当該オフセットスペーサおよび前記第２のゲート電極をマスクとして前記第２のトランジスタ形成領域に不純物を導入してエクステンション領域を形成する工程と、
前記第１のレジスト膜を除去する工程と、
前記第１のゲート電極および前記第２ゲート電極の前記酸化保護表面が形成された前記シリコン窒化膜の側壁にサイドウォールを形成する工程と、
を含む半導体装置の製造方法が提供される。
【００１４】
以上の構成によれば、オフセットスペーサをシリコン窒化膜で構成した場合でも、表面に酸化保護表面が形成されているため、レジスト膜を除去する際にＳＰＭ薬液を用いても、オフセットスペーサの膜減りを防ぐことができる。これにより、オフセットスペーサとして機能する幅を所望通りに保つことができ、ゲートとエクステンション領域とのオーバーラップ長を所望の値に制御することができる。また、高温処理を原因とする不純物の拡散を低減することができる。これらにより、トランジスタ特性の製造ばらつきを低減することができる。
【発明の効果】
【００１５】
本発明によれば、所望の特性を有するトランジスタを精度よく形成することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照しつつ、本発明による半導体装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１７】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の構成を示す断面図である。
図１（ａ）に示すように、半導体装置１００は、たとえばシリコン基板である半導体基板１０２と、半導体基板１０２上に形成された第１のゲート絶縁膜１５２と、その上に形成された第１のゲート電極１５４と、第１のゲート電極１５４の両側壁に形成された第１のオフセットスペーサ１５６と、および半導体基板１０２表面において第１のオフセットスペーサ１５６の側方の領域に形成された第１のエクステンション領域１６２とを有する。第１のオフセットスペーサ１５６は、第１のゲート電極１５４に接して設けられたシリコン窒化膜１５７と、シリコン窒化膜１５７表面に形成された酸化保護表面１５８とを含む。酸化保護表面１５８は、第１のゲート電極１５４側壁にシリコン窒化膜１５７を形成した後に、酸素プラズマ処理によりシリコン窒化膜１５７表面を酸化することにより形成される。ここで、酸素プラズマ処理は、半導体基板１０２の温度が７００℃以下、より好ましくは６５０℃以下の低温、となる条件で行われる。酸素プラズマ処理は、オゾンまたは酸素およびこれらの混合雰囲気下で、バイアス印加または無印加の条件で行われる。処理時間は、１０秒から１０分程度、より好ましくは、１分から２分程度とすることができる。これにより、酸化保護表面の膜厚をＳＰＭ処理耐性を保てる程度の厚さとするとともにエクステンション領域の幅への影響を与えない程度に薄くすることができる。酸化保護表面の膜厚は、数Å程度（２〜３Å程度、１０Å未満が好ましい。）とすることができる。
【００１８】
つづいて、図１（ｂ）に示すように、第１のオフセットスペーサ１５６の側壁に第１のサイドウォール１６０を形成する。
【００１９】
図２は、本実施の形態において、半導体基板１０２上に、種類の異なる２つのトランジスタが形成された半導体装置１００の構成を示す断面図である。ここで、半導体基板１０２上には、第１のトランジスタ形成領域１１０と第２のトランジスタ形成領域１１２とが設けられる。本実施の形態において、第１のトランジスタ形成領域１１０には第１導電型のトランジスタが形成され、第２のトランジスタ形成領域１１２には第１導電型とは異なる第２導電型のトランジスタが形成されるものとすることができる。ここで、第１導電型および第２導電型の組合せは、Ｐ型およびＮ型またはその逆とすることができる。
【００２０】
半導体装置１００は、第１のトランジスタ形成領域１１０に形成された第１のトランジスタ１５０と、第２のトランジスタ形成領域１１２に形成された第２のトランジスタ１７０と、および第１のトランジスタ形成領域１１０と第２のトランジスタ形成領域１１２とを分離する素子分離絶縁膜１０４とを含む。
【００２１】
第１のトランジスタ１５０は、図１に示したのと同様の構成を有し、第１のゲート絶縁膜１５２と、第１のゲート電極１５４と、第１のオフセットスペーサ１５６と、第１のサイドウォール１６０と、第１のエクステンション領域１６２と、および半導体基板１０２表面において第１のサイドウォール１６０の側方の領域に形成された第１のソース・ドレイン領域１６４とを有する。
【００２２】
第２のトランジスタ１７０も、導電型が異なる点を除き第１のトランジスタ１５０と同様の構成を有する。第２のトランジスタ１７０は、半導体基板１０２上に形成された第２のゲート絶縁膜１７２と、第２のゲート絶縁膜１７２上に形成された第２のゲート電極１７４と、半導体基板１０２表面において第２のオフセットスペーサ１７６の側方の領域に形成された第２のエクステンション領域１８２と、第２のオフセットスペーサ１７６の側方に形成された第２のサイドウォール１８０と、および半導体基板１０２表面において第２のサイドウォール１８０の側方の領域に形成された第２のソース・ドレイン領域１８４とを含む。
【００２３】
第２のオフセットスペーサ１７６は、第２のゲート電極１７４に接して設けられたシリコン窒化膜１７７と、シリコン窒化膜１７７表面に形成された酸化保護表面１７８とを含む。酸化保護表面１７８は、第２のゲート電極１７４側壁にシリコン窒化膜１７７を形成した後に、酸素プラズマ処理によりシリコン窒化膜１７７表面を酸化することにより形成される。
【００２４】
次に、図３〜図６を参照して、図２に示した半導体装置１００の製造手順を詳細に説明する。
まず、半導体基板１０２に素子分離絶縁膜１０４を形成する。つづいて、半導体基板１０２上全面にゲート絶縁膜となる絶縁膜、およびゲート電極となるゲート電極膜を形成した後、これらをパターニングして第１のトランジスタ形成領域１１０に第１のゲート絶縁膜１５２および第１のゲート電極１５４、第２のトランジスタ形成領域１１２に第２のゲート絶縁膜１７２および第２のゲート電極１７４をそれぞれ形成する（図３（ａ））。ゲート絶縁膜は、たとえばシリコン酸化膜や高誘電率膜により構成することができ、これらの積層膜とすることもできる。また、ゲート電極膜は、たとえばポリシリコンや金属材料により構成することができる。
【００２５】
つづいて、半導体基板１０２上全面にシリコン窒化膜１１４を形成する（図３（ｂ））。シリコン窒化膜１１４は、後に第１のトランジスタ１５０および第２のトランジスタ１７０のオフセットスペーサとして機能する膜である。オフセットスペーサの幅により、ゲート電極とエクステンション領域とのオーバーラップ長が規定される。そのため、シリコン窒化膜１１４の膜厚は、製造対象のトランジスタにおけるゲート電極とエクステンション領域とのオーバーラップ長の目的値を考慮して、決定される。
【００２６】
次に、エッチングにより、シリコン窒化膜１１４をエッチバックし、ゲート電極側壁部分のシリコン窒化膜１１４以外を除去する（図３（ｃ））。このとき、第１のゲート電極１５４および第２のゲート電極１７４上面のシリコン窒化膜１１４も除去される。これにより、第１のトランジスタ形成領域１１０および第２のトランジスタ形成領域１１２に、シリコン窒化膜１５７およびシリコン窒化膜１７７がそれぞれ形成される。
【００２７】
その後、酸素プラズマ処理により、シリコン窒化膜１５７およびシリコン窒化膜１７７表面を酸化して、酸化保護表面１５８および酸化保護表面１７８をそれぞれ形成する（図４（ａ））。酸素プラズマ処理は、１００℃以上の温度（半導体基板温度）で行うことができる。これにより、短い処理時間で酸化保護表面１５８および酸化保護表面１７８を形成することができる。また、酸素プラズマ処理は、７００℃以下、より好ましくは６５０℃以下の温度（半導体基板温度）で行うことができる。これにより、不純物の拡散を防ぐことができ、トランジスタの性能ばらつきを防ぐことができる。
【００２８】
つづいて、第２のトランジスタ形成領域１１２にレジスト膜１１６を形成して、第２のトランジスタ形成領域１１２を保護する（図４（ｂ））。次いで、半導体基板１０２上の全面に第１導電型の不純物をイオン注入する。これにより、第１のトランジスタ形成領域１１０に第１のエクステンション領域１６２が形成される（図４（ｃ））。
【００２９】
その後、レジスト膜１１６を除去する（図５（ａ））。レジスト膜１１６は、酸素プラズマアッシング等により除去することができる。また、レジスト膜１１６をアッシングで除去した後、ＳＰＭにより半導体基板１０２全面を洗浄する。このとき、第１のオフセットスペーサ１５６および第２のオフセットスペーサ１７６のシリコン窒化膜が表面に露出していると、ＳＰＭによりシリコン窒化膜がエッチングされ、膜減りが生じてしまう。このような膜減りが生じると、図１４に示したようにオフセットスペーサがテーパ状となってしまい、膜厚が薄い部分ではオフセットスペーサとして機能しなくなってしまう。本実施の形態において、シリコン窒化膜の表面に酸化保護表面が形成されているので、このような膜減りを防ぐことができ、オフセットスペーサの形状を垂直に保つことができる。
【００３０】
つづいて、第１のトランジスタ形成領域１１０にレジスト膜１１８を形成して、第１のトランジスタ形成領域１１０を保護する（図５（ｂ））。次いで、半導体基板１０２上の全面に第２導電型の不純物をイオン注入する。これにより、第２のトランジスタ形成領域１１２に第２のエクステンション領域１８２が形成される（図５（ｃ））。
【００３１】
その後、レジスト膜１１８を除去する（図６（ａ））。レジスト膜１１８は、酸素プラズマアッシング等により除去することができる。また、レジスト膜１１８をアッシングで除去した後、ＳＰＭにより半導体基板１０２全面を洗浄する。本実施の形態において、シリコン窒化膜の表面に酸化保護表面が形成されているので、オフセットスペーサの膜減りを防ぐことができ、オフセットスペーサの形状を垂直に保つことができる。
【００３２】
なお、第１のエクステンション領域１６２および第２のエクステンション領域１８２を形成するためのイオン注入は、それぞれ１回ずつに限られず、複数回行われてもよい。ここでは導電型が異なる２種のトランジスタしか記載していないが、半導体装置１００は、たとえば導電型が同じであるが、不純物イオンの濃度が異なる３種以上のトランジスタ（たとえばＡ、Ｂ、Ｃ）を含むことができる。この場合、レジスト膜で保護するトランジスタ形成領域を変えて、エクステンション領域を形成する工程と、レジスト膜を除去する工程とを、複数回繰り返すことができる。具体的には、まず、トランジスタＡの形成領域をレジスト膜で保護してトランジスタＢおよびトランジスタＣのエクステンション領域にイオン注入を行った後、レジスト膜を除去する。つづいて、トランジスタＢの形成領域をレジスト膜で保護してトランジスタＡおよびトランジスタＣのエクステンション領域にイオン注入を行った後、レジスト膜を除去する。これにより、エクステンション領域に注入されるイオン濃度が異なる３種のトランジスタを形成することができる。
【００３３】
このように複数回のイオン注入によりエクステンション領域を形成する場合、その都度レジスト膜を除去する工程が行われる。この場合に、オフセットスペーサがシリコン窒化膜で形成されており、表面にシリコン窒化膜が露出している場合、レジスト膜を除去する際に用いるＳＰＭによりオフセットスペーサの膜減りが生じてしまう。イオン注入の回数が増えるに従いオフセットスペーサの膜減り量が多くなるため、ゲートとエクステンション領域とのオーバーラップ長を制御するのが困難になる。
【００３４】
本実施の形態における半導体装置１００の製造手順によれば、第１のオフセットスペーサ１５６および第２のオフセットスペーサ１７６において、それぞれ表面に酸化保護表面１５８および酸化保護表面１７８が形成されている。酸化保護表面１５８および酸化保護表面１７８を設けることにより、シリコン窒化膜に比べてＳＰＭ薬液に対するエッチングレートを約１０倍以上高めることができる。これにより、オフセットスペーサの膜減りを防ぐことができる。これにより、オフセットスペーサとして機能する幅を所望通りに保つことができ、ゲートとエクステンション領域とのオーバーラップ長を所望の値に制御することができる。そのため、トランジスタ特性の製造ばらつきを低減することができる。
【００３５】
また、シリコン窒化膜表面に酸過保護表面を形成するための酸素プラズマ処理は、複数回行うこともできる。たとえば、エクステンション領域を形成する工程と、レジスト膜を除去する工程とを、複数回繰り返した後に、酸素プラズマ処理を行い、さらにその後、エクステンション領域を形成する工程と、レジスト膜を除去する工程を行うことができる。
【００３６】
オフセットスペーサの幅によってトランジスタにおけるゲート電極とエクステンション領域とのオーバーラップ長やチャネル長が決定されるため、オフセットスペーサのサイズは厳密に規定される必要がある。そのため、酸化保護表面の膜厚はできるだけ薄くすることが好ましい。一方、半導体基板上に、多数種のトランジスタが形成される場合、通常、一部のトランジスタ形成領域をレジスト膜で保護した状態で他のトランジスタ形成領域に不純物を注入する処理を、保護する領域と不純物を注入する領域との組合せを種々に変えて複数回繰り返す。これによって、多数種のトランジスタを効率よく形成することができる。この場合、レジスト膜を除去する処理も複数回繰り返される。酸化保護表面の膜厚を薄くした場合、レジスト膜を除去する処理を複数回繰り返しその都度ＳＰＭ処理を行うと、酸化保護表面も徐々にエッチングされるおそれがある。レジスト膜を除去する処理を複数回行う度に、再度酸素プラズマ処理を行うことにより、酸化保護表面の膜厚を薄く保ってオフセットスペーサのサイズを厳密に規定するとともに、シリコン窒化膜が酸化保護表面で保護された状態を保つことができ、トランジスタを所望の特性に保つことができる。本実施の形態における半導体装置の製造手順によれば、酸化保護表面を酸素プラズマ処理で行うので、この処理を低温で行うことができ、酸素プラズマ処理を複数回行っても、不純物の拡散を防ぐことができる。
【００３７】
つづいて、半導体基板１０２上全面にサイドウォール用絶縁膜１２０を形成する（図６（ｂ））。サイドウォール用絶縁膜１２０は、たとえばシリコン酸化膜、またはシリコン窒化膜により構成することができる。次いで、サイドウォール用絶縁膜１２０をエッチバックして第１のトランジスタ形成領域１１０および第２のトランジスタ形成領域１１２にそれぞれ第１のサイドウォール１６０および第２のサイドウォール１８０を形成する（図６（ｃ））。なお、サイドウォール用絶縁膜１２０をシリコン窒化膜により構成した場合、第１のサイドウォール１６０および第２のサイドウォール１８０を形成した後に、酸素プラズマ処理により、これらの表面を酸化して、酸化保護表面を形成してもよい。サイドウォールは、チャネル長を決定するオフセットスペーサ程厳密に形状変化を防ぐ処理を行う必要はないが、このような処理を行うことにより、この後のＳＰＭ処理等によりサイドウォールがエッチングされてサイドウォールの形状が変化するのを防ぐことができる。
【００３８】
その後、第２のトランジスタ形成領域１１２にレジスト膜を形成して、第２のトランジスタ形成領域１１２を保護し、その状態で半導体基板１０２上の全面に第１導電型の不純物をイオン注入する。これにより、第１のトランジスタ形成領域１１０に第１のソース・ドレイン領域１６４が形成される。つづいて、第２のトランジスタ形成領域１１２に形成したレジスト膜を除去する。このレジスト膜も、酸素プラズマアッシングにより除去することができ、またＳＰＭで洗浄することができる。
【００３９】
次いで、第１のトランジスタ形成領域１１０にレジスト膜を形成して、第１のトランジスタ形成領域１１０を保護する。その後、半導体基板１０２上の全面に第２導電型の不純物をイオン注入する。これにより、第２のトランジスタ形成領域１１２に第２のソース・ドレイン領域１８４が形成される。このレジスト膜も、酸素プラズマアッシングにより除去することができ、またＳＰＭで洗浄することができる。これにより、図２に示した構成の半導体装置１００が得られる。
【００４０】
（第２の実施の形態）
本実施の形態において、一部のトランジスタでは、オフセットスペーサが設けられていない点で、第１の実施の形態と異なる。
【００４１】
図７は、本実施の形態における半導体装置２００の構成を示す断面図である。
半導体装置２００は、たとえばシリコン基板である半導体基板２０２と、半導体基板２０２上に形成された第３のトランジスタ形成領域２１０および第４のトランジスタ形成領域２１２と、第３のトランジスタ形成領域２１０および第４のトランジスタ形成領域２１２とを分離する素子分離絶縁膜２０４とを含む。また、半導体装置２００は、第３のトランジスタ形成領域２１０上に形成された第３のトランジスタ２５０と、第４のトランジスタ形成領域２１２上に形成された第４のトランジスタ２７０とを含む。本実施の形態において、第３のトランジスタ２５０は第１導電型、第４のトランジスタ２７０は第２導電型とすることができる。ここで、第１導電型および第２導電型の組合せは、Ｐ型およびＮ型またはその逆とすることができる。
【００４２】
ここで、第３のトランジスタ２５０は、オフセットスペーサを有しない。第３のトランジスタ２５０は、半導体基板２０２上に形成された第３のゲート酸化膜２５２と、その上に形成された第３のゲート電極２５４と、第３のゲート電極２５４の両側壁に形成された第３のサイドウォール２６０と、半導体基板２０２表面において第３のゲート電極２５４の側方の領域に形成された第３のエクステンション領域２６２と、および半導体基板２０２表面において第３のサイドウォール２６０の側方の領域に形成された第３のソース・ドレイン領域２６４とを含む。第３のサイドウォール２６０は、第３のゲート電極２５４の側壁に形成されたシリコン窒化膜２５７と、シリコン窒化膜２５７の表面に形成された酸化保護表面２５８と、酸化保護表面２５８の側壁に形成された絶縁膜２５９とを含む。
【００４３】
第４のトランジスタ２７０は、半導体基板２０２上に形成された第４のゲート酸化膜２７２と、その上に形成された第４のゲート電極２７４と、第４のゲート電極２７４の両側壁に形成された第４のオフセットスペーサ２７６と、第４のオフセットスペーサ２７６の側壁に形成された第４のサイドウォール２８０と、半導体基板２０２表面において第４のオフセットスペーサ２７６の側方の領域に形成された第４のエクステンション領域２８２と、および半導体基板２０２表面において第４のサイドウォール２８０の側方の領域に形成された第４のソース・ドレイン領域２８４とを含む。第４のオフセットスペーサ２７６は、第４のゲート電極２７４の側壁に形成されたシリコン窒化膜２７７と、シリコン窒化膜２７７の表面に形成された酸化保護表面２７８とを含む。第４のサイドウォール２８０は、第３のサイドウォール２６０の絶縁膜２５９と同じ材料により構成することができる。
【００４４】
次に、図８〜図１２を参照して、図７に示した半導体装置２００の製造手順を詳細に説明する。
まず、半導体基板２０２に素子分離絶縁膜２０４を形成する。つづいて、半導体基板２０２上に第３のトランジスタ２５０の第３のゲート酸化膜２５２および第３のゲート電極２５４、ならびに第４のトランジスタ２７０の第４のゲート酸化膜２７２および第４のゲート電極２７４を形成する（図８（ａ））。これらは、第１の実施の形態で説明したのと同様に形成することができる。
【００４５】
次いで、第４のトランジスタ形成領域２１２にレジスト膜２１１を形成して、第４のトランジスタ形成領域２１２を保護する（図８（ｂ））。その後、半導体基板１０２上の全面に第１導電型の不純物をイオン注入する。これにより、第３のトランジスタ形成領域２１０に第３のエクステンション領域２６２が形成される（図８（ｃ））。
【００４６】
その後、レジスト膜２１１を除去する（図９（ａ））。レジスト膜２１１は、酸素プラズマアッシング等により除去することができる。また、レジスト膜２１１をアッシングで除去した後、ＳＰＭ薬液により半導体基板２０２全面を洗浄する。
【００４７】
つづいて、半導体基板２０２上全面にシリコン窒化膜２１３を形成する（図９（ｂ））。シリコン窒化膜２１３は、後に第３のゲート酸化膜２５２のオフセットスペーサとして機能する膜である。そのため、シリコン窒化膜２１３の膜厚は、製造対象のトランジスタにおけるゲート電極とエクステンション領域とのオーバーラップ長の目的値を考慮して、決定される。
【００４８】
次に、酸素プラズマ処理により、シリコン窒化膜２１３表面を酸化して、酸化保護表面２１４を形成する（図９（ｃ））。酸素プラズマ処理は、第１の実施の形態において酸化保護表面１５８および酸化保護表面１７８を形成する手順で説明したのと同様の条件で行うことができる。酸素プラズマ処理を７００℃以下、より好ましくは６５０℃以下で行うことにより、第３のトランジスタ形成領域２１０に形成された第３のエクステンション領域２６２の不純物の拡散を防ぐことができ、第３のエクステンション領域２６２を所望の範囲に形成することができる。これにより、第３のトランジスタ２５０のトランジスタ特性を良好にすることができる。
【００４９】
その後、第３のトランジスタ形成領域２１０にレジスト膜２１６を形成して、第３のトランジスタ形成領域２１０を保護する（図１０（ａ））。つづいて、第４のトランジスタ形成領域２１２に形成されたシリコン窒化膜２１３および酸化保護表面２１４をエッチバックし、第４のゲート電極２７４側壁部分以外を除去する。これにより、第４のトランジスタ形成領域２１２に、シリコン窒化膜２７７および酸化保護表面２７８により構成された第４のオフセットスペーサ２７６が形成される（図１０（ｂ））。
【００５０】
その後、レジスト膜２１６を除去する（図１０（ｃ））。レジスト膜２１６も、酸素プラズマアッシングにより除去することができ、またＳＰＭで洗浄することができる。このとき、第４のオフセットスペーサ２７６は、表面に酸化保護表面２７８が形成されているため、ＳＰＭによる膜減りが生じることなく、レジスト膜２１６を除去することができる。
【００５１】
つづいて、第３のトランジスタ形成領域２１０上にレジスト膜２１８を形成し、第３のトランジスタ形成領域２１０を再度保護する（図１１（ａ））。次いで、半導体基板２０２上の全面に第２導電型の不純物をイオン注入する。これにより、第４のトランジスタ形成領域２１２に第４のエクステンション領域２８２が形成される（図１１（ｂ））。
【００５２】
その後、レジスト膜２１８を除去する（図１１（ｃ））。レジスト膜２１８も、酸素プラズマアッシングにより除去することができ、またＳＰＭで洗浄することができる。このとき、第４のオフセットスペーサ２７６は、表面に酸化保護表面２７８が形成されているため、ＳＰＭによる膜減りが生じることなく、レジスト膜２１８を除去することができる。
【００５３】
つづいて、半導体基板２０２上全面にサイドウォール用絶縁膜２２０を形成する（図１２（ａ））。サイドウォール用絶縁膜２２０は、第１の実施の形態におけるサイドウォール用絶縁膜１２０と同様の材料により構成することができる。次いで、サイドウォール用絶縁膜２２０をエッチバックして、第３のトランジスタ形成領域２１０および第４のトランジスタ形成領域２１２に、それぞれ第３のサイドウォール２６０および第４のサイドウォール２８０を形成する（図１２（ｂ））。第３のサイドウォール２６０は、シリコン窒化膜２５７、酸化保護表面２５８、およびサイドウォール用絶縁膜２２０をエッチバックした絶縁膜２５９により構成される。
【００５４】
なお、第１の実施の形態で説明したのと同様、サイドウォール用絶縁膜２２０をシリコン窒化膜により構成した場合、第３のサイドウォール２６０および第４のサイドウォール２８０を形成した後に、酸素プラズマ処理により、これらの表面を酸化して、酸化保護表面を形成してもよい。
【実施例】
【００５５】
（実施例１）
シリコン基板上にシリコン窒化膜を形成してシリコン窒化膜表面を酸素プラズマ処理（１４０℃）によりシリコン窒化膜表面に酸化保護表面を形成したサンプル（Ｏ２処理有り）、および酸素プラズマ処理を行っていないサンプル（Ｏ２処理無し）につき、ＳＰＭ処理を行い、膜減り量を測定した。ＳＰＭ薬液は、レジスト膜除去時に用いるのと同様の条件（Ｈ２ＳＯ４：Ｈ２Ｏ２＝５：１、処理温度１４０℃）とした。
【００５６】
図１３（ａ）は、ＳＰＭ処理回数とシリコン窒化膜の膜減り量との関係を示す図である。Ｏ２処理有りのサンプルは、処理回数が５回の場合でも、処理回数がゼロ回の場合と膜厚がほとんど変わらなかった。一方、Ｏ２処理無しの場合、処理回数が増えるに従い膜減り量が多くなり、処理回数３回で、膜減り量が約１５Åとなった。
【００５７】
（実施例２）
第１の実施の形態の図１に示した構成の半導体装置１００を製造し、トランジスタ特性（Ｉｏｎ）を測定した。オフセットスペーサとしては、シリコン窒化膜およびその表面に酸素プラズマ処理（１４０℃）により酸化保護表面を形成したものを用いた（Ｏ２処理有り）。また、比較例として、シリコン窒化膜により構成されたオフセットスペーサを形成した後、酸素プラズマ処理を行わないサンプル（Ｏ２処理無し）も製造した。
【００５８】
図１３（ｂ）は、オフセットスペーサＳＰＭ処理回数とトランジスタ特性（Ｉｏｎ）との関係を示す図である。Ｏ２処理有りのサンプルは、処理回数が増えても、トランジスタ特性がほとんど変動しなかった。一方、Ｏ２処理無しの場合、処理回数が増えるに従いＩｏｎが減少し、トランジスタ特性にばらつきが生じることが明らかになった。
【００５９】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００６０】
第２の実施の形態において、図９および図１０を参照して説明したように、シリコン窒化膜２１３の表面に酸化保護表面２１４を形成した後に、これらをエッチバックする例を示した。しかし、他の例として、第１の実施の形態で説明したのと同様、第３のゲート電極２５４および第４のゲート電極２７４の側壁のみにシリコン窒化膜２１３を残すようにシリコン窒化膜２１３をエッチバックした後に、酸素プラズマ処理により、シリコン窒化膜２１３表面に酸化保護表面を形成するようにしてもよい。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態において、半導体基板上に、種類の異なる２つのトランジスタが形成された半導体装置の構成を示す断面図である。
【図３】図２に示した半導体装置の製造手順を示す工程断面図である。
【図４】図２に示した半導体装置の製造手順を示す工程断面図である。
【図５】図２に示した半導体装置の製造手順を示す工程断面図である。
【図６】図２に示した半導体装置の製造手順を示す工程断面図である。
【図７】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図８】図７に示した半導体装置の製造手順を示す工程断面図である。
【図９】図７に示した半導体装置の製造手順を示す工程断面図である。
【図１０】図７に示した半導体装置の製造手順を示す工程断面図である。
【図１１】図７に示した半導体装置の製造手順を示す工程断面図である。
【図１２】図７に示した半導体装置の製造手順を示す工程断面図である。
【図１３】本発明の実施例の結果を示す図である。
【図１４】従来の問題点を示す図である。
【符号の説明】
【００６２】
１００ 半導体装置
１０２ 半導体基板
１０４ 素子分離絶縁膜
１１０ 第１のトランジスタ形成領域
１１２ 第２のトランジスタ形成領域
１１４ シリコン窒化膜
１１６ レジスト膜
１１８ レジスト膜
１２０ サイドウォール用絶縁膜
１５０ 第１のトランジスタ
１５２ 第１のゲート絶縁膜
１５４ 第１のゲート電極
１５６ 第１のオフセットスペーサ
１５７ シリコン窒化膜
１５８ 酸化保護表面
１６０ 第１のサイドウォール
１６２ 第１のエクステンション領域
１６４ 第１のソース・ドレイン領域
１７０ 第２のトランジスタ
１７２ 第２のゲート絶縁膜
１７４ 第２のゲート電極
１７６ 第２のオフセットスペーサ
１７７ シリコン窒化膜
１７８ 酸化保護表面
１８０ 第２のサイドウォール
１８２ 第２のエクステンション領域
１８４ 第２のソース・ドレイン領域
２００ 半導体装置
２０２ 半導体基板
２０４ 素子分離絶縁膜
２１０ 第３のトランジスタ形成領域
２１１ レジスト膜
２１２ 第４のトランジスタ形成領域
２１３ シリコン窒化膜
２１４ 酸化保護表面
２１６ レジスト膜
２１８ レジスト膜
２２０ サイドウォール用絶縁膜
２５０ 第３のトランジスタ
２５２ 第３のゲート酸化膜
２５４ 第３のゲート電極
２５７ シリコン窒化膜
２５８ 酸化保護表面
２５９ 絶縁膜
２６０ 第３のサイドウォール
２６２ 第３のエクステンション領域
２６４ 第３のソース・ドレイン領域
２７０ 第４のトランジスタ
２７２ 第４のゲート酸化膜
２７４ 第４のゲート電極
２７６ 第４のオフセットスペーサ
２７７ シリコン窒化膜
２７８ 酸化保護表面
２８０ 第４のサイドウォール
２８２ 第４のエクステンション領域
２８４ 第４のソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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