(57)【要約】【課題】消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることが可能なＡＤ変換回路を提供すること。【解決手段】ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の量子化信号を生成する量子化部と、このｍ個並列の量子化信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、このｍ個のアナログ信号のそれぞれと上記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する残差増幅部と、を有する変換ステージを複数縦続接続して備えた変換部と、この変換部の変換ステージそれぞれにおけるｍ個並列の量子化信号を該変換ステージの縦続位置に応じた遅延量を考慮して並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の第１の量子化信号を生成する第１の量子化部と、前記ｍ個並列の第１の量子化信号をそれぞれ復号してｍ個の第１の復号アナログ信号を生成する第１の復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、
前記ｍ個の増幅残差信号のそれぞれを１ビット以上に量子化してｍ個並列の第２の量子化信号を生成する第２の量子化部を有する第２の変換ステージと、
前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部と
を具備することを特徴とするＡＤ変換器。
【請求項２】
ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の第１の量子化信号を生成する第１の量子化部と、前記ｍ個並列の第１の量子化信号をそれぞれ復号してｍ個の第１の復号アナログ信号を生成する第１の復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の第１の増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、
前記ｍ個の第１の増幅残差信号のそれぞれを１ビット以上に量子化してｍ個並列の第２の量子化信号を生成する第２の量子化部と、前記ｍ個並列の第２の量子化信号をそれぞれ復号してｍ個の第２の復号アナログ信号を生成する第２の復号部と、前記ｍ個の第１の増幅残差信号のそれぞれと前記ｍ個の第２の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の第２の増幅残差信号を出力する第２の残差増幅部とを有する第２の変換ステージと、
前記ｍ個の第２の増幅残差信号を前記ｍ個のアナログ信号の代わりに前記第１の変換ステージに導くスイッチと、
前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部と
を具備することを特徴とするＡＤ変換器。
【請求項３】
前記ｎが２であり、前記ｍが３であり、前記第１、第２の変換ステージの前記第１、第２の量子化部が生成する３つ並列の第１、第２の量子化信号がそれぞれ１ビットであり、前記第１の残差増幅部の前記定数倍がほぼ２倍であることを特徴とする請求項１記載のＡＤ変換器。
【請求項４】
前記ｎが２であり、前記ｍが３であり、前記第１、第２の変換ステージの前記第１、第２の量子化部が生成する３つ並列の第１、第２の量子化信号がそれぞれ１ビットであり、前記第１、第２の残差増幅部の前記定数倍がそれぞれほぼ２倍であることを特徴とする請求項２記載のＡＤ変換器。
【請求項５】
前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号それぞれと参照電圧との比較により３つ並列の１ビット量子化信号を生成し、かつ、該第１、第２の量子化部における前記参照電圧それぞれが、前記３つのアナログ信号を平均化演算することで生成されるように、構成されていることを特徴とする請求項３記載のＡＤ変換器。
【請求項６】
前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号それぞれと参照電圧との比較により３つ並列の１ビット量子化信号を生成し、かつ、該第１、第２の量子化部における前記参照電圧それぞれが、前記３つのアナログ信号を平均化演算することで生成されるように、構成されていることを特徴とする請求項４記載のＡＤ変換器。
【請求項７】
前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号のうちの２つからなる３つの異なるペア内での該アナログ信号同士の比較により３つ並列の１ビット量子化信号を生成することを特徴とする請求項３記載のＡＤ変換器。
【請求項８】
前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号のうちの２つからなる３つの異なるペア内での該アナログ信号同士の比較により３つ並列の１ビット量子化信号を生成することを特徴とする請求項４記載のＡＤ変換器。
【請求項９】
前記第１の変換ステージにおける前記第１の復号部および前記第１の残差増幅部が、３つのＭＤＡＣからなり、該３つのＭＤＡＣそれぞれの一部構成である前記第１の残差増幅部が、共通化された、同相除去機能を有する３入力３出力演算増幅回路を含むことを特徴とする請求項３記載のＡＤ変換器。
【請求項１０】
前記第１の変換ステージにおける前記第１の復号部および前記第１の残差増幅部が、第１の３つのＭＤＡＣからなり、該第１の３つのＭＤＡＣそれぞれの一部構成である前記第１の残差増幅部が、共通化された、同相除去機能を有する第１の３入力３出力演算増幅回路を含み、
前記第２の変換ステージにおける前記第２の復号部および前記第２の残差増幅部が、第２の３つのＭＤＡＣからなり、該第２の３つのＭＤＡＣそれぞれの一部構成である前記第２の残差増幅部が、共通化された、同相除去機能を有する第２の３入力３出力演算増幅回路を含むこと
を特徴とする請求項４記載のＡＤ変換器。
【請求項１１】
前記第１の変換ステージの前記第１の復号部が、前記３つ並列の第１の１ビット量子化信号がすべて同一値である場合に、前記３つの第１の復号アナログ信号として、前記第１の１ビット量子化信号の２値それぞれに対応するアナログ値の間の値を有する信号を３つ生成することを特徴とする請求項３記載のＡＤ変換器。
【請求項１２】
前記第１の変換ステージの前記第１の復号部が、前記３つ並列の第１の１ビット量子化信号がすべて同一値である場合に、前記３つの第１の復号アナログ信号として、前記第１の１ビット量子化信号の２値それぞれに対応するアナログ値の間の値を有する信号を３つ生成し、
前記第２の変換ステージの前記第２の復号部が、前記３つ並列の第２の１ビット量子化信号がすべて同一値である場合に、前記３つの第２の復号アナログ信号として、前記第２の１ビット量子化信号の２値それぞれに対応するアナログ値の間の値を有する信号を３つ生成すること
を特徴とする請求項４記載のＡＤ変換器。
【請求項１３】
前記第１の変換ステージの前記第１の復号部が、前記３つの第１の復号アナログ信号として、同相成分の除去された３つのアナログ信号を生成することを特徴とする請求項３記載のＡＤ変換器。
【請求項１４】
前記第１の変換ステージの前記第１の復号部が、前記３つの第１の復号アナログ信号として、同相成分の除去された３つのアナログ信号を生成し、
前記第２の変換ステージの前記第２の復号部が、前記３つの第２の復号アナログ信号として、同相成分の除去された３つのアナログ信号を生成すること
を特徴とする請求項４記載のＡＤ変換器。
【請求項１５】
２次元ベクトルを表す信号で変調された搬送波をダウンコンバートして前記２次元ベクトルを表すベースバンド信号として３つのアナログ信号を生成する周波数変換器と、
前記３つのアナログ信号のそれぞれを１ビット以上に量子化して３並列の第１の量子化信号を生成する第１の量子化部と、前記３つ並列の第１の量子化信号をそれぞれ復号して３つの第１の復号アナログ信号を生成する第１の復号部と、前記３つのアナログ信号のそれぞれと前記３つの第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍して３つの増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、前記３つの増幅残差信号のそれぞれを１ビット以上に量子化して３つ並列の第２の量子化信号を生成する第２の量子化部を有する第２の変換ステージと、前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、３つ並列のディジタル信号を生成する合成部とを備えたＡＤ変換器と、
前記３つ並列のディジタル信号から、２次元ベクトルを表す前記信号として、２つ並列のディジタル信号を生成する３相２相変換器と、
前記２つ並列のディジタル信号をディジタル処理する処理部と
を具備することを特徴とする無線受信機。
【請求項１６】
２次元ベクトルを表す信号で変調された搬送波をダウンコンバートして前記２次元ベクトルを表すベースバンド信号として３つのアナログ信号を生成する周波数変換器と、
前記３つのアナログ信号のそれぞれを１ビット以上に量子化して３つ並列の第１の量子化信号を生成する第１の量子化部と、前記３つ並列の第１の量子化信号をそれぞれ復号して３つの第１の復号アナログ信号を生成する第１の復号部と、前記３つのアナログ信号のそれぞれと前記３つの第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍して３つの第１の増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、前記３つの第１の増幅残差信号のそれぞれを１ビット以上に量子化して３つ並列の第２の量子化信号を生成する第２の量子化部と、前記３つ並列の第２の量子化信号をそれぞれ復号して３つの第２の復号アナログ信号を生成する第２の復号部と、前記３つの第１の増幅残差信号のそれぞれと前記３つの第２の復号アナログ信号のそれぞれとの差のそれぞれを定数倍して３つの第２の増幅残差信号を出力する第２の残差増幅部とを有する第２の変換ステージと、前記３つの第２の増幅残差信号を前記３つのアナログ信号の代わりに前記第１の変換ステージに導くスイッチと、前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、３つ並列のディジタル信号を生成する合成部とを備えたＡＤ変換器と、
前記３つ並列のディジタル信号から、２次元ベクトルを表す前記信号として、２つ並列のディジタル信号を生成する３相２相変換器と、
前記２つ並列のディジタル信号をディジタル処理する処理部と
を具備することを特徴とする無線受信機。
【請求項１７】
ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をｍ個並列のＫビットディジタル信号に変換するＡＤ変換器であって、
ｋ（０≦ｋ≦Ｋ−１）ビット目まで決定済みでかつ（ｋ＋１）ビット目以降に仮の値が与えられたｍ個並列のＫビットディジタル値をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、
前記ｍ個のアナログ信号のそれぞれと前記ｍ個の復号アナログ信号のそれぞれとを比較してｍ個並列の１ビット量子化信号を生成する量子化部と、
前記ｍ個並列の１ビット量子化信号それぞれの値に基づいて、ｍ個並列のＫビットコードそれぞれの（ｋ＋１）ビット目をそれぞれ決定し、（ｋ＋１）ビット目まで決定済みでかつ（ｋ＋２）ビット目以降に仮の値がそれぞれ与えられたｍ個並列のＫビットディジタル値を出力する第１の制御部と、
前記ｋを０からＫ−１まで変化させたそれぞれの状態で前記復号部、前記量子化部、前記第１の制御部を動作させ、Ｋビット目まで決定済みのｍ個並列のＫビットディジタル値を前記ｍ個並列のＫビットディジタル信号として出力する第２の制御部と
を具備することを特徴とするＡＤ変換器。
【請求項１８】
前記ｎが２であり、前記ｍが３であることを特徴とする請求項１７記載のＡＤ変換器。
【請求項１９】
前記第１の制御部が、前記ｍ個並列の１ビット量子化信号がすべて同一値である場合に、前記ｍ個並列のＫビットコードであってｋビットまで決定済みでかつ（ｋ＋１）ビット目以降に仮の値がそれぞれ与えられたものを前記ｍ個並列のＫビットディジタル信号としてさらに出力することを特徴とする請求項１７記載のＡＤ変換器。
【請求項２０】
２次元ベクトルを表す信号で変調された搬送波をダウンコンバートして前記２次元ベクトルを表すベースバンド信号として３つのアナログ信号を生成する周波数変換器と、
前記３つのアナログ信号を３つ並列のＫビットディジタル信号に変換するＡＤ変換器であって、ｋ（０≦ｋ≦Ｋ−１）ビット目まで決定済みでかつ（ｋ＋１）ビット目以降に仮の値が与えられた３つのＫビットディジタル値をそれぞれ復号して３つの復号アナログ信号を生成する復号部と、前記３つのアナログ信号のそれぞれと前記３つの復号アナログ信号のそれぞれとを比較して３つ並列の１ビット量子化信号を生成する量子化部と、前記３つ並列の１ビット量子化信号それぞれの値に基づいて、３つ並列のＫビットコードそれぞれの（ｋ＋１）ビット目をそれぞれ決定し、（ｋ＋１）ビット目まで決定済みでかつ（ｋ＋２）ビット目以降に仮の値がそれぞれ与えられた３つ並列のＫビットディジタル値を出力する第１の制御部と、前記ｋを０からＫ−１まで変化させたそれぞれの状態で前記復号部、前記量子化部、前記第１の制御部を動作させ、Ｋビット目まで決定済みの３つ並列のＫビットディジタル値を前記３つ並列のＫビットディジタル信号として出力する第２の制御部とを備えたＡＤ変換器と、
前記３つ並列のＫビットディジタル信号から、２次元ベクトルを表す前記信号として、２つ並列のディジタル信号を生成する３相２相変換器と、
前記２つ並列のディジタル信号をディジタル処理する処理部と
を具備することを特徴とする無線受信機。
【請求項２１】
ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をｍ個並列のディジタル信号に変換するＡＤ変換器であって、
前記ｍ個並列のディジタル信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、
前記ｍ個のアナログ信号のそれぞれと前記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを線形変換してｍ個の線形変換アナログ信号を出力する線形変換部と、
前記ｍ個の線形変換アナログ信号のそれぞれを量子化して、ｍ個並列の１ビット量子化信号を前記ｍ個並列のディジタル信号として生成する量子化部と
を具備することを特徴とするＡＤ変換器。
【請求項２２】
前記ｎが２であり、前記ｍが３であることを特徴とする請求項２１記載のＡＤ変換器。
【請求項２３】
前記線形変換部が、３つのアナログ信号のそれぞれと３つの復号アナログ信号のそれぞれとの差のそれぞれを線形変換処理するための、共通化された、同相除去機能を有する３入力３出力演算増幅回路を含むことを特徴とする請求項２２記載のＡＤ変換器。
【請求項２４】
前記量子化部が、３つの線形変換アナログ信号それぞれと参照電圧との比較により３つ並列の１ビット量子化信号を生成し、かつ、該量子化部それぞれにおける前記参照電圧が、前記３つの線形変換アナログ信号を平均化演算することで生成されるように構成されていることを特徴とする請求項２２記載のＡＤ変換器。
【請求項２５】
前記量子化部が、３つの線形変換アナログ信号のうちの２つからなる３つの異なるペア内での該線形変換アナログ信号同士の比較により３つ並列の１ビット量子化信号を生成することを特徴とする請求項２２記載のＡＤ変換器。
【請求項２６】
２次元ベクトルを表す信号で変調された搬送波をダウンコンバートして前記２次元ベクトルを表すベースバンド信号として３つのアナログ信号を生成する周波数変換器と、
２次元ベクトルを表す３つのアナログ信号を３つ並列のディジタル信号に変換するＡＤ変換器であって、前記３つ並列のディジタル信号をそれぞれ復号して３つの復号アナログ信号を生成する復号部と、前記３つのアナログ信号のそれぞれと前記３つの復号アナログ信号のそれぞれとの差のそれぞれを線形変換して３つの線形変換アナログ信号を出力する線形変換部と、前記３つの線形変換アナログ信号のそれぞれを量子化して、３つ並列の１ビット量子化信号を前記３つ並列のディジタル信号として生成する量子化部を備えたＡＤ変換器と、
前記３つ並列のディジタル信号から、２次元ベクトルを表す前記信号として、２つ並列のディジタル信号を生成する３相２相変換器と、
前記２つ並列のディジタル信号をディジタル処理する処理部と
を具備することを特徴とする無線受信機。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベクトルの（組になった）アナログ信号をＡＤ変換するＡＤ変換器およびこれを用いた無線受信機に関する。
【背景技術】
【０００２】
２００５年現在の無線通信分野においては、信号を振幅と位相の両方について変調する方式が多く採用されている。このために多くの場合、同相（In-phase）信号（Ｉ信号という）と直交相（Quadrature-phase）信号（Ｑ信号という）と呼ばれる直交２信号を用いている。
【０００３】
１９９５年頃は、例えば集積回路上にフィルタを形成する場合、Ｉ信号およびＱ信号ともにシングルエンド方式（信号線と接地線間の電圧を信号として扱う回路方式）が採用されることもあった。２０００年以降は、Ｉ信号およびＱ信号ともに差動方式（プラスの信号線とマイナスの信号線との間の電圧を信号として扱う回路方式）が採られることが多くなっている。シングルエンド方式の利点は、差動方式と比較して部品点数が少ないことである。１９９０年代の通信方式は伝送レートが低く、大きなキャパシタを必要としたため、いくつかのキャパシタは集積回路の外付け部品として回路ボード上に実装されていた。外付け部品の数は可能な限り少ない方が低コストとなるので、シングルエンド方式が望ましい。
【０００４】
しかしながらシングルエンド方式では、電源電圧、接地電位とは別にアナログの基準電圧としてアナロググラウンド電位を集積回路内部の各増幅回路に供給する必要がある。この場合、アナロググラウンド電位には信号電流が流れ込むため、電流供給（または電流吸収）能力が高いアナロググラウンド用バッファアンプを用いる必要がある。アナロググラウンド用バッファアンプの出力インピーダンスが高いと、アナロググラウンド電位が信号電流によって変動する。この変動は、例えばＩ信号からＱ信号への信号漏洩の原因となったり、出力から入力への信号漏洩の原因となったりする。後者の信号漏洩は、回路の発振という問題を引き起こす。
【０００５】
２０００年以降の無線通信方式は高速データ伝送のために広帯域化され、比較的容量の小さいキャパシタを用いるように変化してきた。ほとんどの部品がチップ上に集積可能となり、差動方式が採用されることが多くなった。差動方式はプラス端子とマイナス端子にそれぞれ大きさが等しく、極性が逆の電圧を載せ、増幅などを行う方式である。仮想的にプラス端子とマイナス端子の電圧の平均値がアナロググランド電位の役割を果たすが、プラス端子から出力された電流はマイナス端子に流れ込むため、アナロググラウンド端子を用意する必要はない。シングルエンド方式では必要であったアナロググラウンド用バッファアンプは不要であり、消費電力は差動方式の方が小さくなる。
【０００６】
現在では、ほとんど差動方式が採用されている。アナログ信号をディジタル信号に変換する場合についても、米国特許第６０３１４８０号明細書、同第６７５３８０１号明細書に明示されているように、差動増幅回路を用いることが多い。
【特許文献１】米国特許第６０３１４８０号明細書
【特許文献２】米国特許第６８５３８０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、微細加工技術の進展により半導体チップの面積あたりのコストが上昇するに従って、アナログ回路、特に受動素子がチップ面積の、したがってチップコストの大きな割合を占めるようになってきた。このため受動素子の面積削減がコスト削減のためには重要な課題である。
【０００８】
シングルエンド方式は部品点数が少ないという点において、チップ面積とコストの削減に有利ではあるが、アナロググラウンド電位を各回路ブロックに供給するために電流駆動能力が高いバッファアンプを必要とするため、消費電力が増大してしまうという問題がある。この問題を解決するため発明者らはアンプ、フィルタ、周波数変換回路を有するアナログ３相信号処理回路の創案を試みている。
【０００９】
同様に、アナログディジタル（ＡＤ）変換器についても、電流駆動能力が大きいアナロググラウンド電位を用意する必要がなくかつコスト削減が可能となる方式が必要である。
【００１０】
本発明は、消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることが可能なＡＤ変換回路およびこれを用いた無線受信機を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係るＡＤ変換器は、ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の第１の量子化信号を生成する第１の量子化部と、前記ｍ個並列の第１の量子化信号をそれぞれ復号してｍ個の第１の復号アナログ信号を生成する第１の復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、前記ｍ個の増幅残差信号のそれぞれを１ビット以上に量子化してｍ個並列の第２の量子化信号を生成する第２の量子化部を有する第２の変換ステージと、前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。
【００１２】
このＡＤ変換器は、入力が、ｎ次元のベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号となっており、ｎ次元のベクトルをその各成分それぞれの差動信号として扱う場合（入力数２ｎ）に比べて入力数が減少（ｍ＜２ｎ）している。したがって、これに応じてＡＤ変換回路で必要となる各素子、特にチップ占有面積割合が大きい受動素子の数を減少することができ低コスト化が実現する。また、ｍ個のアナログ信号は、ｎ次元のベクトルを表す信号でかつそれぞれ差動信号を含んでおり、アナロググラウンド電位を各回路ブロックに供給するために電流駆動能力が高いバッファアンプを必要としない。よって省電力である。このＡＤ変換器内部では、ｍ個のアナログ信号に対してそれぞれいわゆるパイプライン処理により所定のディジタル化がなされ、ｍ個並列のディジタル信号が生成される。
【００１３】
また、本発明の別の態様に係るＡＤ変換器は、ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の第１の量子化信号を生成する第１の量子化部と、前記ｍ個並列の第１の量子化信号をそれぞれ復号してｍ個の第１の復号アナログ信号を生成する第１の復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の第１の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の第１の増幅残差信号を出力する第１の残差増幅部とを有する第１の変換ステージと、前記ｍ個の第１の増幅残差信号のそれぞれを１ビット以上に量子化してｍ個並列の第２の量子化信号を生成する第２の量子化部と、前記ｍ個並列の第２の量子化信号をそれぞれ復号してｍ個の第２の復号アナログ信号を生成する第２の復号部と、前記ｍ個の第１の増幅残差信号のそれぞれと前記ｍ個の第２の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の第２の増幅残差信号を出力する第２の残差増幅部とを有する第２の変換ステージと、前記ｍ個の第２の増幅残差信号を前記ｍ個のアナログ信号の代わりに前記第１の変換ステージに導くスイッチと、前記第１の量子化信号に対する前記第２の量子化信号の遅延分前記第１の量子化信号を遅延させて、前記第１の量子化信号と前記第２の量子化信号とを並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。
【００１４】
このＡＤ変換器は、入力が、ｎ次元のベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号となっており、ｎ次元のベクトルをその各成分それぞれの差動信号として扱う場合（入力数２ｎ）に比べて入力数が減少（ｍ＜２ｎ）している。したがって、これに応じてＡＤ変換回路で必要となる各素子、特にチップ占有面積割合が大きい受動素子の数を減少することができ低コスト化が実現する。また、ｍ個のアナログ信号は、ｎ次元のベクトルを表す信号でかつそれぞれ差動信号を含んでおり、アナロググラウンド電位を各回路ブロックに供給するために電流駆動能力が高いバッファアンプを必要としない。よって省電力である。このＡＤ変換器内部では、ｍ個のアナログ信号に対してそれぞれいわゆる循環型処理で所定のディジタル化がなされ、ｍ個並列のディジタル信号が生成される。
【００１５】
また、本発明のさらに別の態様に係るＡＤ変換器は、ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をｍ個並列のＫビットディジタル信号に変換するＡＤ変換器であって、ｋ（０≦ｋ≦Ｋ−１）ビット目まで決定済みでかつ（ｋ＋１）ビット目以降に仮の値が与えられたｍ個並列のＫビットディジタル値をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の復号アナログ信号のそれぞれとを比較してｍ個並列の１ビット量子化信号を生成する量子化部と、前記ｍ個並列の１ビット量子化信号それぞれの値に基づいて、ｍ個並列のＫビットコードそれぞれの（ｋ＋１）ビット目をそれぞれ決定し、（ｋ＋１）ビット目まで決定済みでかつ（ｋ＋２）ビット目以降に仮の値がそれぞれ与えられたｍ個並列のＫビットディジタル値を出力する第１の制御部と、前記ｋを０からＫ−１まで変化させたそれぞれの状態で前記復号部、前記量子化部、前記第１の制御部を動作させ、Ｋビット目まで決定済みのｍ個並列のＫビットディジタル値を前記ｍ個並列のＫビットディジタル信号として出力する第２の制御部とを具備する。
【００１６】
このＡＤ変換器は、入力が、ｎ次元のベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号となっており、ｎ次元のベクトルをその各成分それぞれの差動信号として扱う場合（入力数２ｎ）に比べて入力数が減少（ｍ＜２ｎ）している。したがって、これに応じてＡＤ変換回路で必要となる各素子、特にチップ占有面積割合が大きい受動素子の数を減少することができ低コスト化が実現する。また、ｍ個のアナログ信号は、ｎ次元のベクトルを表す信号でかつそれぞれ差動信号を含んでおり、アナロググラウンド電位を各回路ブロックに供給するために電流駆動能力が高いバッファアンプを必要としない。よって省電力である。このＡＤ変換器内部では、ｍ個のアナログ信号に対してそれぞれいわゆる逐次比較処理（逐次近似処理）で所定のディジタル化がなされ、ｍ個並列のディジタル信号が生成される。
【００１７】
また、本発明のさらに別の（第４の）態様に係るＡＤ変換器は、ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をｍ個並列のディジタル信号に変換するＡＤ変換器であって、前記ｍ個並列のディジタル信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、前記ｍ個のアナログ信号のそれぞれと前記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを線形変換してｍ個の線形変換アナログ信号を出力する線形変換部と、前記ｍ個の線形変換アナログ信号のそれぞれを量子化して、ｍ個並列の１ビット量子化信号を前記ｍ個並列のディジタル信号として生成する量子化部とを具備する。
【００１８】
このＡＤ変換器は、入力が、ｎ次元のベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号となっており、ｎ次元のベクトルをその各成分それぞれの差動信号として扱う場合（入力数２ｎ）に比べて入力数が減少（ｍ＜２ｎ）している。したがって、これに応じてＡＤ変換回路で必要となる各素子、特にチップ占有面積割合が大きい受動素子の数を減少することができ低コスト化が実現する。また、ｍ個のアナログ信号は、ｎ次元のベクトルを表す信号でかつそれぞれ差動信号を含んでおり、アナロググラウンド電位を各回路ブロックに供給するために電流駆動能力が高いバッファアンプを必要としない。よって省電力である。このＡＤ変換器内部では、ｍ個のアナログ信号に対してそれぞれいわゆるデルタシグマ型の処理で所定のディジタル化がなされ、ｍ個並列のディジタル信号が生成される。
【発明の効果】
【００１９】
本発明に係るＡＤ変換回路およびこれを用いた無線受信機によれば、消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることができる。
【発明を実施するための最良の形態】
【００２０】
上記一態様または別の態様における実施態様として、前記ｎが２であり、前記ｍが３であり、前記第１、第２の変換ステージの前記第１、第２の量子化部が生成する３つ並列の第１、第２の量子化信号がそれぞれ１ビットであり、前記第１の残差増幅部の前記定数倍がほぼ２倍である、とすることができる。この場合、２次元のベクトル（例えばＩ（ｔ）成分とＱ（ｔ）成分とからなる）を表す３つのアナログ信号が入力信号となる。３つのアナログ信号は、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号とすることができる。また、３つ並列の量子化信号がそれぞれ１ビットであることで、量子化部の構成が最も単純化される。残差増幅部の定数倍は、量子化部が生成する３つ並列の量子化信号がそれぞれ１ビットであることに対応してほぼ２倍となる。
【００２１】
ここで、前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号それぞれと参照電圧との比較により３つ並列の１ビット量子化信号を生成し、かつ、該第１、第２の量子化部における前記参照電圧それぞれが、前記３つのアナログ信号を平均化演算することで生成されるように、構成されている、とすることができる。
【００２２】
この場合、量子化部は１ビットの量子化を行うのに参照電圧との比較を行い、その参照電圧は、３つのアナログ信号を平均化することで生成されている。これは、３つのアナログ信号が、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号とすれば、平均化信号が、（（Ｉ／２）＋（−Ｉ／４−√３・Ｑ／４）＋（−Ｉ／４＋√３・Ｑ／４））／３＝０（ＩＱ平面の原点）となり１ビット量子化のための参照電圧として好ましい値となるからである。このような平均化信号を参照電圧として用いれば、３つのアナログ信号に同相ノイズが重畳した場合にも同相ノイズに影響されない量子化が可能である。
【００２３】
また、ここで、前記第１、第２の変換ステージが、前記第１、第２の量子化部においてそれぞれ、３つのアナログ信号のうちの２つからなる３つの異なるペア内での該アナログ信号同士の比較により３つ並列の１ビット量子化信号を生成する、とすることもできる。この場合には、参照電圧の生成が不要になる利点があり、かつ、量子化部と復号部との接続構成もより容易になる。
【００２４】
また、ここで、前記第１の変換ステージにおける前記第１の復号部および前記第１の残差増幅部が、３つのＭＤＡＣ（Multiplying D-to-A Converter）からなり、該３つのＭＤＡＣそれぞれの一部構成である前記第１の残差増幅部が、共通化された、同相除去機能を有する３入力３出力演算増幅回路を含む、とすることができる。この場合、３入力３出力演算増幅回路の３入力信号に同相成分が重畳しても出力側では同相成分が非常に小さくなり好ましい。これにより、その３入力信号に同相成分が含まれることがある程度許容できるので、例えばＭＤＡＣ全体そしてその構成が簡素化できる。
【００２５】
また、ここで、前記第１の変換ステージの前記第１の復号部が、前記３つ並列の第１の１ビット量子化信号がすべて同一値である場合に、前記３つの第１の復号アナログ信号として、前記第１の１ビット量子化信号の２値それぞれに対応するアナログ値の間の値を有する信号を３つ生成する、としてもよい。これは、３つ並列の１ビット量子化信号がすべて同一値である場合の３つの復号アナログ信号が大きな同相成分を持たないようにする工夫である。
【００２６】
また、ここで、前記第１の変換ステージの前記第１の復号部が、前記３つの第１の復号アナログ信号として、同相成分の除去された３つのアナログ信号を生成する、としてもよい。これによれば、残差増幅部を通常の１入力１出力演算増幅器による構成とすることも一応可能である。
【００２７】
また、上記さらに別の態様における実施態様として、前記ｎが２であり、前記ｍが３である、とすることができる。この場合、２次元のベクトル（例えばＩ（ｔ）成分とＱ（ｔ）成分とからなる）を表す３つのアナログ信号が入力信号となる。３つのアナログ信号は、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号とすることができる。
【００２８】
また、実施態様として、前記第１の制御部が、前記ｍ個並列の１ビット量子化信号がすべて同一値である場合に、前記ｍ個並列のＫビットコードであってｋビットまで決定済みでかつ（ｋ＋１）ビット目以降に仮の値がそれぞれ与えられたものを前記ｍ個並列のＫビットディジタル信号としてさらに出力する、としてもよい。ｍ個並列の１ビット量子化信号がすべて同一値（すべて０またはすべて１）となった場合は、仮の値の与えられたビットの部分を含めたｍ個並列のＫビットコードが、ｍ個のアナログ信号にそれぞれ等しいと言える。そこで、この場合には、さらに逐次比較することなく、ＡＤ変換結果を得ることができる。
【００２９】
また、上記さらに別の態様（第４の態様）における実施態様として、前記ｎが２であり、前記ｍが３である、とすることができる。この場合、２次元のベクトル（例えばＩ（ｔ）成分とＱ（ｔ）成分とからなる）を表す３つのアナログ信号が入力信号となる。３つのアナログ信号は、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号とすることができる。
【００３０】
ここで、前記線形変換部が、３つのアナログ信号のそれぞれと３つの復号アナログ信号のそれぞれとの差のそれぞれを線形変換処理するための、共通化された、同相除去機能を有する３入力３出力演算増幅回路を含む、とすることができる。この場合、３入力３出力演算増幅回路の３入力信号に同相成分が重畳しても出力側では同相成分が非常に小さくなり好ましい。
【００３１】
また、ここで、前記量子化部が、３つの線形変換アナログ信号それぞれと参照電圧との比較により３つ並列の１ビット量子化信号を生成し、かつ、該量子化部それぞれにおける前記参照電圧が、前記３つの線形変換アナログ信号を平均化演算することで生成されるように構成されている、とすることができる。
【００３２】
この場合、量子化部は１ビットの量子化を行うのに参照電圧との比較を行い、その参照電圧は、３つの線形変換アナログ信号を平均化することで生成されている。これは、３つの線形変換アナログ信号が、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号とすれば、平均化信号が、（（Ｉ／２）＋（−Ｉ／４−√３・Ｑ／４）＋（−Ｉ／４＋√３・Ｑ／４））／３＝０（ＩＱ平面の原点）となり１ビット量子化のための参照電圧として好ましい値となるからである。このような平均化信号を参照電圧として用いれば、３つの線形変換アナログ信号に同相ノイズが重畳した場合にも同相ノイズに影響されない量子化が可能である。
【００３３】
また、ここで、前記量子化部が、３つの線形変換アナログ信号のうちの２つからなる３つの異なるペア内での該線形変換アナログ信号同士の比較により３つ並列の１ビット量子化信号を生成する、とすることもできる。この場合には、参照電圧の生成が不要になる利点があり、かつ、復号部の構成をより簡素にすることができる。
【００３４】
以上を踏まえ、以下では実施形態を図面を参照しながら説明する。図１は、一実施形態に係るＡＤ変換器の構成を示している。図１に示すように、このＡＤ変換器は、変換部１０と合成部２０とを有する。変換部１０は、変換ステージ１１、１２、…、１Ｋの縦続接続からなる。
【００３５】
変換部１０は、３つのアナログ信号が入力されてそれらそれぞれに対して各変換ステージ１１、１２、…、１Ｋで１ビットの量子化を行う。各変換ステージ１１、１２、…、１Ｋでは、量子化後の残差アナログ量を次の変換ステージへの３つのアナログ信号として出力する。合成部２０は、変換部１０の変換ステージそれぞれにおける３つ並列の量子化信号を該変換ステージの縦続位置に応じた遅延量を考慮して並列位置ごとに合成し、３つのディジタル信号を生成する。変換部１０および合成部２０により、いわゆるパイプライン型ＡＤ変換器を構成する。ただし、３つのアナログ信号が入力され、これに応じて３つのディジタル信号が出力される点は特有である。
【００３６】
このＡＤ変換器では、各変換ステージ１１、１２、…、１Ｋにおいて残差が増幅されるので、後段の変換ステージにいくほど細かい量子化を行っていることになる。また、信号を増幅して伝えるので、各変換ステージ１１、１２、…、１Ｋの内部雑音の影響は前段ほど大きく、後段ほど小さい。これらの特徴は通常のパイプライン型ＡＤ変換器と同様である。
【００３７】
ここで、このＡＤ変換器に入力されるべき３つのアナログ信号について補足する。これらのアナログ信号は、位相平面上の２次元ベクトルを表す信号である。したがって、独立には２つの信号で足りるが、信号処理上等の利点からあえて３つの信号としたものである。位相平面をＩＱ平面とすると、３つのアナログ信号ｖ０Ｔ，ｖ１Ｔ，ｖ２Ｔは、例えば（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号に相当する信号である。３つのアナログ信号ｖ０Ｔ，ｖ１Ｔ，ｖ２Ｔは、同相成分（ｖ０Ｔ＋ｖ１Ｔ＋ｖ２Ｔ）／３＝ｖｍと、３つの差動成分ｖ０Ｔ−ｖｍ，ｖ１Ｔ−ｖｍ，ｖ２Ｔ−ｖｍとを有している。ここで３つの差動成分を加えると定義から当然０となる。同相成分ｖｍを０としたとき３つのアナログ信号ｖ０Ｔ，ｖ１Ｔ，ｖ２Ｔは、（Ｉ／２，−Ｉ／４−√３・Ｑ／４，−Ｉ／４＋√３・Ｑ／４）の各信号に一致する。
【００３８】
図２は、図１中に示した変換ステージ１１、１２、…、１Ｋの内部構成例を示している。図２に示すように、変換ステージ１１は、量子化部１０１、復号部１０２、残差増幅部１０３を有する（他の変換ステージも同様；ただし変換ステージ１Ｋは復号部１０２、残差増幅部１０３を有さなくてもよい）。
【００３９】
量子化部１０１は、入力された３つのアナログ信号をそれぞれ１ビットに量子化して３つ並列の量子化信号を生成する。復号部１０２は、この３つ並列の量子化信号をそれぞれ復号して３つの復号アナログ信号を生成する。残差増幅部１０３は、上記３つのアナログ信号のそれぞれと３つの復号アナログ信号のそれぞれとの差のそれぞれを２倍して３つの増幅残差信号を出力する。残差増幅部１０３は、このため減算器１０４、１０５、１０６と、３入力３出力演算増幅回路１０７とを有する。３入力３出力演算増幅回路は、同相成分には利得がほとんどなく、差動成分に対して大きな利得がある（後述する）。
【００４０】
図３は、図２中に示した量子化部１０１の内部構成例を示している。図３に示すように、量子化部１０１は、３つの並列に構成された比較回路１０１ａ、１０１ｂ、１０１ｃを有する。比較回路１０１ａ、１０１ｂ、１０１ｃそれぞれの一方の入力として３つのアナログ信号が供給され、比較回路１０１ａ、１０１ｂ、１０１ｃそれぞれの他方の入力（基準入力）として参照電圧が加えられている。３つのアナログ信号それぞれと参照電圧との大小関係により、比較回路１０１ａ、１０１ｂ、１０１ｃの各出力に１ビットの量子化信号が得られる。参照電圧は、量子化部１０１に入力される３つのアナログ信号の同相成分に相当する電圧としてあらかじめ発生させておく。
【００４１】
図４は、図３中に示した比較回路１０１ａ（１０１ｂ、１０１ｃ）の具体例を示している。この例ではＦＥＴ（field effect transistor）であるＱ１〜Ｑ１０により構成している。なお、図４中のクロックの入力端子は、量子化信号を出力するタイミングを与えるためのクロック入力端子である。
【００４２】
図５は、図３中に示した比較回路１０１ａ（１０１ｂ、１０１ｃ）の別の具体例を示している。この例では、参照電圧を発生するため、この量子化部１０１に入力されている３つのアナログ信号を利用する。図５に示すように、ＦＥＴであるＱ１１、Ｑ１２、Ｑ１３を設け、それらのゲートに３つのアナログ信号をそれぞれ加える。このようにすることで、等価的に、３つのアナログ信号の平均化された値（すなわちそれらの同相成分）が参照電圧となる。したがって、３つのアナログ信号に同相ノイズが重畳した場合（例えば電源電圧変動）にもこのノイズに影響を受けにくい量子化が行える。
【００４３】
図６は、図３に示した量子化部１０１の動作（理想的な場合）を説明するための位相平面を示している。すでに述べたように、３つのアナログ信号はその平均を同相成分し、同相成分とそれぞれの信号電圧との差のそれぞれを３つの差動成分としている。このため、３つのアナログ信号の差動成分の和は０になる。和が０になるという条件の下で、３つのアナログ信号の自由度は２であり、位相平面（ＩＱ平面）上のベクトルと１対１の対応が可能となる。
【００４４】
図３に示した量子化部１０１を誤差がない量子化部と仮定すると、入力アナログ信号は図６に示す破線で区切られた６つの領域に応じて、それぞれ図６に示す２進コードに変換される。コード「０００」とコード「１１１」に相当する領域は存在しない。しかしながら、実際の比較回路１０１ａ等はオフセットを持つし、あらかじめ発生させた参照電圧と３つのアナログ信号の同相成分電圧とは必ずしも一致しない。
【００４５】
このため、実際には図７に示すように、破線の位置が理想的な場所からずれてしまう。図７における破線で囲まれた中心に近い領域では各比較回路１０１ａ、１０１ｂ、１０１ｃの出力は「０００」となる。破線のずれ方によっては中心付近にできる領域は「１１１」になる場合もある。これらの誤差を考慮すると、量子化部１０１は図８に示す７点に量子化する量子化器とみなすことができる。中心の点は「０００」または「１１１」に相当する。
【００４６】
図９は、図２中に示した復号部１０２および残差増幅部１０３の具体例を示している。ただし、説明の簡単化のため、１信号分のみの図示である。この回路は全体として、ＭＤＡＣ（Multiplying D-to-A Converter）と呼ばれる回路になっている。図９中に示す３入力３出力演算増幅回路Ａ１は、差動成分に対して高い利得をもち、同相成分に対して小さい利得となる同相成分（共通モード）除去機能を有する（図２中の３入力３出力演算増幅回路１０７に相当する）。
【００４７】
また、３つ並列の１ビットの量子化信号に対しては、デコーダＤ１が特に「０００」、「１１１」の検出（すなわち３つのアナログ信号が位相平面の中央の点に相当する場合の検出）を行う。この検出がされると、スイッチＳＷ６の切り替え位置はｃｏｍとなる。他のコードの場合は、入力されるアナログ信号に対応する量子化信号のハイ／ローに応じて、それぞれＶｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎの切り替え位置となる。ｃｏｍは、Ｖｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎの中間の電圧である。復号部１０２の機能は、デコーダＤ１、およびスイッチＳＷ６と３つの参照電圧ｃｏｍ、Ｖｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎとによって実現されている。
【００４８】
以上の３入力３出力演算増幅回路Ａ１の性質およびデコーダＤ１の存在を除けば、このＭＤＡＣは、シングルエンド方式または差動方式のＭＤＡＣと同じ回路構成である。一例として３つ並列の１ビットの量子化信号が「００１」と「１０１」の場合について述べる。「００１」の場合は、３つのスイッチＳＷ６（他の２信号分の回路におけるＳＷ６を含めて３つ）はそれぞれ、Ｖｒｅｆ＿Ｎ、Ｖｒｅｆ＿Ｎ、Ｖｒｅｆ＿Ｐの切り替え位置となる。仮にＶｒｅｆ＿Ｐ−Ｖｒｅｆ＿Ｎが１Ｖとすると、同相成分が除去された後の復号アナログ信号（すなわち３入力３出力演算増幅回路Ａ１の出力での換算）はそれぞれ（−１／３，−１／３，２／３）となる。
【００４９】
「１０１」の場合は３つのスイッチＳＷ６はそれぞれ、Ｖｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎ、Ｖｒｅｆ＿Ｐの接続位置となり、同相成分が除去された後の復号アナログ信号（すなわち３入力３出力演算増幅回路Ａ１の出力での換算）はそれぞれ（１／３，−２／３，１／３）となる。これらの復号アナログ信号が入力のアナログ信号からそれぞれ減算され、さらにその減算結果が３入力３出力演算増幅回路Ａ１でそれぞれ２倍に増幅されて出力される。
【００５０】
ＭＤＡＣとしての動作を補足すると、以下である。図示のようにＳＷ１、ＳＷ２、ＳＷ３が閉じ、ＳＷ４、ＳＷ５が開いた状態では、入力のアナログ信号に応じた電圧が同一容量のコンデンサＣ１、Ｃ２に充電される。次に、逆にＳＷ１、ＳＷ２、ＳＷ３が開き、ＳＷ４、ＳＷ５が閉じた状態になると、３入力３出力演算増幅回路Ａ１の入力ノードが０Ｖとなるように、３入力３出力演算増幅回路Ａ１の出力からＳＷ４、Ｃ１、Ｃ２、ＳＷ５、ＳＷ６を介してＶｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎ、ｃｏｍのいずれかに流れる電流が発生する。
【００５１】
ここで分かりやすくため０Ｖであるｃｏｍに電流が流れるとすると、当初、３入力３出力演算増幅回路Ａ１の入力ノードはＣ２の充電電圧分だけマイナスの電位となり、これを上記電流でゼロボルトに回復するように電流が流れるのでＣ１には当初の２倍の電荷まで充電がなされる。したがって、３入力３出力演算増幅回路Ａ１の出力には入力アナログ信号の２倍の電圧が発生する。同様に、Ｖｒｅｆ＿Ｐ、Ｖｒｅｆ＿Ｎ、ｃｏｍの実際の電圧を考慮すれば減算を込みに考えることができる。
【００５２】
図１０は、図９中に示した３入力３出力演算増幅回路Ａ１の具体例を示している。この例では、ＦＥＴであるＱ２１〜Ｑ２９と、定電流源Ｉ１〜Ｉ４、抵抗Ｒ１〜Ｒ３、演算増幅回路Ａ２とにより構成している。基本的にいわゆるフォールデッドカスコード型増幅器となっている。このタイプの増幅器は共通モード（同相成分）の入力許容範囲が広いという利点がある。
【００５３】
抵抗Ｒ１〜Ｒ３および演算増幅回路Ａ２は、これらにより同相成分フィードバック回路を構成し、出力側の同相成分が同相成分基準電圧Ｖｃｏｍに等しくなるように電流源回路のＦＥＴであるＱ２４、Ｑ２５、Ｑ２６のゲート電圧を制御する。出力側の同相成分は、図示するように、一方がそれぞれ増幅器の出力に接続された値の等しい抵抗Ｒ１〜Ｒ３のスター接続の共通ノード電圧として生成され得る。
【００５４】
図１１は、信号が存在する領域を考慮したときの回路動作に必要な範囲を位相平面上で示している。以上説明したＡＤ変換器では、位相平面上に存在する信号を６角形の外延を有する範囲内に収めるように回路設計を行うことで、４角形の外延を有する範囲内に収める場合（すなわち通常の２相の処理）より回路動作上の利点が得られる。すなわち、図１１に示すように、位相平面上の円で示される範囲３１に信号が存在するならば、この範囲３１をカバーする４角形の範囲３２より６角形の範囲３３の方が円の範囲３１からのはみ出し面積が小さい。したがって、無駄なバイアス電流を流す必要が小さく済み省電力化できる。
【００５５】
図１２は、図２中に示した復号部１０２および残差増幅部１０３の別の具体例を示している（図９と同様に１信号分の図示）。図９に示したように３入力３出力演算増幅回路Ａ１の同相成分除去比が十分高い場合には、図９に示したＭＤＡＣで足りる。そうでない場合は、復号部１０２の出力に相当する段階で同相成分が発生しないように工夫するのが好ましい。そこで、図１２に示すように、各容量Ｃ１、Ｃ２を分割してそれぞれＣ１１およびＣ１２と、Ｃ２１およびＣ２２とにすることで、Ｖｒｅｆ＿Ｐ／２とＶｒｅｆ＿Ｎ／２とを作ることができる。これらの１／２の電圧を発生させる場合には、デコーダＤ２でそのような場合を検出し、検出結果によりＳＷ５１、ＳＷ５２のいずれか一方を閉じた状態にする。
【００５６】
図１２に示すような工夫を行えば、「００１」や「１０１」に対応する復号アナログ信号を、（−０．５，−０．５，１．０）や（０．５，−１．０，０．５）のように同相成分を除去した形（３つの復号アナログ信号を加えるとゼロ）で作ることが可能となる。
【００５７】
以上説明したように、この実施形態のＡＤ変換器によれば、電流駆動能力が大きいアナロググラウンド電位を用意する必要がなくかつコスト削減が可能となる。これは処理する信号が、同相成分と３つの差動成分とを有する３つのアナログ信号となっており、基本的に差動成分が信号となっていて電流駆動能力が大きいアナロググラウンド電位を用意する必要がないからである。さらに３つのアナログ信号を処理するので、Ｉ、Ｑ信号それぞれを差動信号とする場合に比べて必要な容量素子の数が３／４となる。したがって、チップ面積が減少しコスト削減が実現する。また、基本的にはパイプライン型のＡＤ変換器であることから高いサンプルレートとする場合にも向いている。
【００５８】
次に、上記説明の実施形態の変形例を図１３ないし図１６を参照して説明する。図１３は、図２中に示した量子化部１０１の内部構成の別の例を示している。図１３に示すように、この量子化部１０１Ａは、３つの並列に構成された比較回路１０１ｄ、１０１ｅ、１０１ｆを有する。比較回路１０１ｄ、１０１ｅ、１０１ｆそれぞれの一方の入力には、３つのアナログ信号のうちのひとつが供給され、他方の入力には３つのアナログ信号のうちの別のひとつが供給される。それぞれの入力ペアは互いに異なる。
【００５９】
入力されるアナログ信号同士の大小関係により、比較回路１０１ｄ、１０１ｅ、１０１ｆの各出力に１ビットの量子化信号が得られる。比較回路１０１ｄ、１０１ｅ、１０１ｆの具体的回路としては図４と同様に構成することができる。ただし、参照電圧は入力されず、他方の入力にもアナログ信号が供給される。すなわち、この量子化部１０１Ａでは図３に示した量子化部１０１では必要であった参照電圧の供給が不要である。このため回路を簡素化でき、より小さいチップ面積のＡＤ変換器が実現する。
【００６０】
図１４は、図１３に示した量子化部１０１Ａの動作（理想的な場合）を説明するための位相平面を示している。図１３に示した量子化部１０１Ａは３つのアナログ信号の差成分を１ビットに量子化するので、比較回路１０１ｄ、１０１ｅ、１０１ｆでの誤差がない場合には、図１４に示すように領域の境界線と３つのアナログ信号の軸とは一致する。比較回路１０１ｄ、１０１ｅ、１０１ｆに誤差がある場合には、図１５に示すように、「１１１」または「０００」に相当する領域が存在することになる。
【００６１】
図１６は、図１３に示した量子化部１０１Ａに対応する場合の復号部１０２Ａおよび残差増幅部１０３Ａの具体例を示している。ただし、説明の簡単化のため、１信号分のみの図示である。この回路は全体として、図９、図１２と同様、ＭＤＡＣである。ここで図９、図１２中に示した構成要素と同じものには同一符号を付してある。その部分の説明は省略する。図１６に示すように、この回路では、図１２に示した回路では必要な、Ｖｒｅｆ＿ＰとＶｒｅｆ＿Ｎとの中間電圧ｃｏｍを必要としない。また、スイッチＳＷ６１、ＳＷ６２を制御する信号はデコーダＤ２を介さずに比較回路１０１ｄ、１０１ｅ、１０１ｆの出力信号をそのまま利用できる。さらにＳＷ５１、ＳＷ５２は不要である。
【００６２】
「１１１」信号がこのＭＤＡＣに入力された場合、ＳＷ６１とＳＷ６２のうちのどちらかがＶｒｅｆ＿Ｐに接続され、他方がＶｒｅｆ＿Ｎに接続されるので、互いに打ち消しあう信号入力となる。このため、コンデンサＣ２１とコンデンサＣ２２とが図１２における中間電圧ｃｏｍに接続された状態と等しくなる。また「０００」信号が入力された場合には、図１６のコンデンサＣ２１とコンデンサＣ２２とは「１１１」の場合とはそれぞれ逆の電圧に接続され、結果として互いに打ち消しあう信号入力となる。このため特にデコーダＤ２を用いることなく、「１１１」と「０００」は出力「０」に相当する信号として復号される。デコーダＤ２が必要ないので、回路が簡略化できるのみならず、より高速動作に適した回路となる。
【００６３】
なお、以上の各ＡＤ変換器では、２次元のベクトルを表す３つのアナログ信号を入力とする場合について述べたが、一般的にｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をＡＤ変換する場合も同様である。また、量子化部１０１は各１ビットの量子化信号を出力する以外に、各２ビット以上とすることも可能である。この場合そのビット数に応じて残差増幅部の定数倍の値を変える。例えば各２ビットであれば定数倍は４倍とする。
【００６４】
次に、別の実施形態について図１７を参照して説明する。図１７は、別の実施形態に係るＡＤ変換器の構成を示している。図１７において図１中に示した構成要素と同一のものには同一符号を付してある。このＡＤ変換器は、変換ステージ１１、１２、合成部２０Ａ、スイッチ６１、６２、６３を有する。
【００６５】
スイッチ６１、６２、６３は、３つのアナログ入力信号が変換ステージ１１に入力される前に介在する。スイッチ６１、６２、６３の他方の入力端子にはそれぞれ変換ステージ１２からの出力アナログ信号が供給される（これにより変換ステージ１１、１２の循環接続がされる）。合成部２０Ａは、変換ステージ１１、１２それぞれにおける３つ並列の量子化信号を該変換ステージ１１、１２の縦続位置および循環位置に応じた遅延量を考慮して並列位置ごとに合成し、３つのディジタル信号を生成する。
【００６６】
以上の構成により、このＡＤ変換器は、いわゆる循環型ＡＤ変換器となっている。ただし、３つのアナログ信号が入力され、これに応じて３つのディジタル信号が出力される点は特有である。動作としては、スイッチ６１、６２、６３が当初、入力信号である３つのアナログ信号を変換ステージ１１に導き、これにより変換ステージ１１、１２が作動し、次に、変換ステージ１２の出力が変換ステージ１１に導かれるようにスイッチ６１、６２、６３が切り換わり、これによりさらに変換ステージ１１、１２が作動し、以下同様に所定のビット数が得られるまで循環接続の状態が維持される。所定のビット数が得られたらスイッチ６１、６２、６３が入力信号である３つのアナログ信号を変換ステージ１１に導くように切り換わり次のＡＤ変換動作に移行する。
【００６７】
ほかの動作の点は、すでに述べた上記の実施形態についての説明で尽きている。すなわち、変換ステージ１１、１２の内部構成やその動作については、図２ないし図１２または図１３ないし図１６を参照した説明と同様である。したがって、この実施形態でも、電流駆動能力が大きいアナロググラウンド電位を用意する必要がなくかつコスト削減が可能となる。さらに３つのアナログ信号を処理するので、Ｉ、Ｑ信号それぞれを差動信号とする場合に比べて必要な容量素子の数が３／４となる。よって、チップ面積が減少しコスト削減が実現する。なお、上記の実施形態（図１）と比較しても、回路規模がより小さいためさらにコスト低減になるが、変換ステージ１１、１２を循環して動作させるためＡＤ変換のサンプルレートは劣る。この実施形態も、一般的なｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をＡＤ変換する場合に適用できる。
【００６８】
次に、さらに別の実施形態について図１８を参照して説明する。図１８は、さらに別の実施形態に係るＡＤ変換器の構成を示している。同図に示すように、このＡＤ変換器は、サンプルホールド部７１、量子化部７２、制御部７３、復号部７４を有する。
【００６９】
サンプルホールド部７１は、３つの入力のアナログ信号をそれぞれＡＤ変換のサンプルレートに応じてサンプルホールドし、そのホールドされた信号を量子化部７２に導く。量子化部７２は、ホールドされた３つのアナログ信号のそれぞれと、復号部７４からの３つの復号アナログ信号のそれぞれとを比較して３つ並列の１ビット量子化信号を生成する。生成された１ビット量子化信号は制御部７３に導かれる。制御部７３は、３つ並列の１ビット量子化信号それぞれの値に基づいて、３つのＫビットコードそれぞれの（ｋ＋１）ビット目をそれぞれ決定し（１≦ｋ＋１≦Ｋ）、（ｋ＋１）ビット目まで決定済みでかつ（ｋ＋２）ビット目以降に仮の値がそれぞれ与えられた３つ並列のＫビットディジタル値を出力する。出力された３つ並列のＫビットディジタル値は復号部７４に導かれる。
【００７０】
復号部７４は、この３つ並列のＫビットディジタル値をそれぞれ復号して３つの復号アナログ信号を生成する。制御部７３は、さらに、ｋを０からＫ−１まで変化させたそれぞれの状態で復号部７４、量子化部７２を動作させ、Ｋビット目まで決定済みの３つ並列のＫビットディジタル値を３つ並列のＫビットディジタル信号として出力する。この３つ並列のＫビットディジタル信号が、ひとつのサンプルタイミングにおけるＡＤ変換出力になる。このＡＤ変換器は、いわゆる逐次比較型（逐次近似型）のＡＤ変換器である。ただし、３つのアナログ信号が入力され、これに応じて３つのディジタル信号が出力される点は特有である。
【００７１】
上記を概略的に述べると、サンプルホールド部７１の出力と復号部７４の出力との比較結果により量子化部７２で１ビット量子化がなされ、その量子化の値に基づき制御部７３の出力ディジタルコードが書き換えられる。制御部７３の出力ディジタルコードは復号部７４に入力され、次回の比較に利用される。
【００７２】
図１９は、図１８中に示した量子化部７２の具体例を示している。ただし、説明の簡単化のため、１信号分のみの図示である。この回路は、すでに説明した図４の比較回路と同様の構成である。すなわち、ＦＥＴであるＱ１〜Ｑ１０により構成し、図中のクロックの入力端子にクロックを加えることで、量子化信号を出力するタイミングを与える。Ｑ１０のゲートには復号アナログ信号を加える。
【００７３】
図１８に示した３入力のＡＤ変換器の動作の前提として、通常のスカラー入力をＡＤ変換する場合について図２０を参照して説明する。図２０は、図１８中に示した制御部７３の動作を数直線上で示しており、同時に通常の逐次比較型ＡＤ変換器の動作を説明するものでもある。入力アナログ信号を黒四角、ある段階の制御部７３の出力に応じた復号部７４の出力を黒丸で示す。この比較の結果では入力アナログ信号の方が大きいので、制御部７３の出力が修正されて矢印１３１で示すように復号部７４の出力が増加する。
【００７４】
次に比較すると、図の通り、まだ復号部７４出力より入力アナログ入力の方が大きいので、制御部７３の出力の修正により矢印１３２のように復号部７４出力が大きくなる。さらに次に比較すると、今度は入力アナログ信号の方が小さいので矢印１３３のように復号部７４出力を減らすように制御部７３の出力が修正・書き換えられる。このアルゴリズムは２分探査とも呼ばれている。
【００７５】
図２１は、図１８中に示した制御部７３の動作を位相平面上で示している。入力アナログ信号を黒四角、ある段階の制御部７３の出力に応じた復号部７４の出力を黒丸で示す。図示するように、この３入力のＡＤ変換器では、量子化部７２の出力において、単なるスカラーごとの大小ではなく残差ベクトルの向きが検出できる。すなわち、量子化部７２の出力が例えば「１００」である場合は、入力アナログ信号（ベクトル）が位相平面上で右側６０度の扇型領域にあると判定される（図８も参照できる）。これにより制御部７３の出力が修正されて矢印１４１で示すように復号部７４の出力（ベクトル）が修正される。
【００７６】
次に、修正後の復号ベクトルと入力アナログベクトルとの残差ベクトルを量子化部７２で量子化することで残差ベクトルをこの場合「１１０」と求めることができる。これにより、制御部７３は矢印１４２に相当するように出力のディジタルコードを修正する。さらに次に矢印１４３のように徐々に入力ベクトルと復号ベクトルとの差が小さくなるように修正を繰り返すことで最も近い復号ベクトルとこれに相当するディジタルコードを決定することができる。
【００７７】
なお、量子化部７２の出力がすべて同一の値（すべて０またはすべて１）になった場合には、制御部７３はそれ以上の出力コードの修正を行わない。この時点で３つの入力アナログ信号に対応するディジタル信号が制御部７３の出力に得られているとみることができるからである（これは図８を参照しても分かる）。この点は、図１８に示すＡＤ変換回路がスカラー用の３つのＡＤ変換回路を単に並列に構成したものと異なる点である。
【００７８】
この実施形態でも、電流駆動能力が大きいアナロググラウンド電位を用意する必要がなくかつコスト削減が可能となる。さらに３つのアナログ信号を処理するので、Ｉ、Ｑ信号それぞれを差動信号とする場合に比べて必要な容量素子の数が３／４となる。よって、チップ面積が減少しコスト削減が実現する。また、上記のパイプライン型のＡＤ変換器（図１）との比較では、回路規模が小さいためさらにコスト低減になる。また、循環型のＡＤ変換器（図１７）との比較では、増幅動作が不要なので消費電力が小さい。ただし、パイプライン型ＡＤ変換器に比較すると、逐次比較するためＡＤ変換のサンプルレートは劣る。なお、この実施形態も、一般的なｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をＡＤ変換する場合に適用できる。
【００７９】
次に、さらに別の（第４の）実施形態に係るＡＤ変換器について図２２を参照して説明する。図２２は、さらに別の（第４の）実施形態に係るＡＤ変換器の構成を示している。同図に示すように、このＡＤ変換器は、線形変換部８１、量子化部８２、復号部８３を有する。
【００８０】
線形変換部８１は、ＡＤ変換の入力である３つのアナログ信号のそれぞれと復号部８３からの３つの復号アナログ信号のそれぞれとの差のそれぞれを線形変換して３つの線形変換アナログ信号を出力する。線形変換アナログ信号は量子化部８２に供給される。量子化部８２は、３つの線形変換アナログ信号のそれぞれを量子化して、３つ並列の１ビット量子化信号を３つ並列のディジタル信号として生成する。復号部８３は、３つ並列のディジタル信号をそれぞれ復号して３つの復号アナログ信号を生成する。３つの復号アナログ信号は線形変換部８１に導かれる。
【００８１】
以上の構成により、このＡＤ変換器は、いわゆるデルタシグマ型ＡＤ変換器となっている。ただし、３つのアナログ信号が入力され、これに応じて３つのディジタル信号が出力される点は特有である。なお、量子化部８２には、図３に示した量子化部１０１と同様のものを用いることができる。したがって、その内部構成である比較回路１０１ａ等は図４や図５に示したものが具体例となる。
【００８２】
線形変換部８１について補足すると、線形変換部８１は、ＡＤ変換の入力である３つのアナログ信号のそれぞれと復号部８３からの３つの復号アナログ信号のそれぞれとの差を入力とするが、この入力から出力までの伝達特性はある周波数特性を持った線形の伝達特性である。この線形変換部８１が有する周波数特性によって量子化雑音の周波数分布を制御することが可能である。よって粗い分解能の量子化部８２を用いて、狭い周波数範囲であれば精度が高いＡＤ変換が可能となる。これらの点は従来のスカラー信号をＡＤ変換するデルタシグマ型ＡＤ変換器と同様である。
【００８３】
図２３は、図２２中に示した線形変換部８１の具体例を示している。ただし、説明の簡単化のため、１信号分の図示である。この線形変換部８１Ａはスイッチトキャパシタ積分器を用いる。図示の各スイッチの状態においてはサンプリング容量Ｃ７１にアナログ入力信号に相当する電荷が蓄積される。次に、各スイッチの状態が反転すると、サンプリング容量Ｃ７１に蓄えられた電荷が積分容量Ｃ７２に転送され、前回までに蓄えられた電荷に加算されることにより積分の動作がなされる。
【００８４】
このとき、サンプリング容量Ｃ７１には復号部８３により復号されたアナログ信号が印加され、積分容量Ｃ７２から復号アナログ信号に相当する電荷が吸い出される。結果として、アナログ入力と復号アナログ信号の差に相当する電荷が積分容量Ｃ７２に蓄積されることになる。なお、演算増幅回路Ａ３については、同相成分除去のため図９中に示したような３入力３出力演算増幅回路Ａ１（具体的回路例は図１０）を用いるのが好ましい。
【００８５】
線形変換部８１Ａにおいて、アナログ入力信号をｘ、復号アナログ信号をｖ、線形変換部８１の出力をｙとしたとき、図２３に示す回路の入出力関係は、
【数１】
2008035008.tif 000003
となる。ただし、Ｃｓはサンプリング容量Ｃ７１の容量値、ＣＩは積分容量Ｃ７２の容量値である。６入力、３出力全体の入出力関係は、
【数２】
2008035008.tif 000004
となる、ただし、
【数３】
2008035008.tif 000005
である。
【００８６】
図２３では線形変換部８１の構成としてスイッチトキャパシタ積分器を用いる場合を示したが、スイッチトキャパシタフィルタとしては、積分器のような低域通過特性のみでなく、帯域通過特性や高域通過特性が実現できることはよく知られている。また、スカラー信号用の通常のデルタシグマ型ＡＤ変換器では高次のフィルタを用いた試作報告が多数あるので、これらの高次フィルタを本実施形態用に拡張して用いることは可能である。
【００８７】
なお、量子化部８２としては、図１３に示した量子化部１０１Ａを用いることも可能である。この場合に対応する復号部８３は、図２４に示すような簡単なスイッチ回路による構成の復号部８３Ａとすることができる。３つの復号信号は、スイッチＳＷ８０、ＳＷ８１、ＳＷ８２による選択により、正の参照電圧Ｖｒｅｆ＿Ｐまたは負の参照電圧Ｖｒｅｆ＿Ｎのいずれかとなる。スイッチＳＷ８０、ＳＷ８１、ＳＷ８２の制御には、量子化信号をそのまま利用することができる。すなわち、量子化信号からスイッチＳＷ８０、ＳＷ８１、ＳＷ８２を制御する信号に変換するデコーダを必要としない。このため高速動作に適しているのみならず、回路規模を小さくできるので、それだけチップ面積や消費電力を削減可能である。
【００８８】
図１３に示した量子化部１０１Ａおよび図２４に示した復号部８３Ａに対応する線形変換部８１の具体例を示す回路が図２５である。ここでは説明の簡単化のため、１信号分の図示である。この線形変換部８１Ｂは、図２３に示したものと同様、スイッチトキャパシタ積分器を用いる。図示の各スイッチの状態においてはサンプリング容量Ｃ７０１、Ｃ７０２にアナログ入力信号に相当する電荷が蓄積される。
【００８９】
次に、各スイッチの状態が反転すると、サンプリング容量Ｃ７０１、Ｃ７０２に蓄えられた電荷が積分容量Ｃ７２に転送され、前回までに蓄えられた電荷に加算されることにより積分の動作がなされる。このとき、サンプリング容量Ｃ７０１、Ｃ７０２には復号部８３Ａにより復号されたアナログ信号が印加され、積分容量Ｃ７２から復号アナログ信号に相当する電荷が吸い出される。結果として、アナログ入力と復号アナログ信号の差に相当する電荷が積分容量Ｃ７２に蓄積されることになる。なお、演算増幅回路Ａ３については、同相成分除去のため３入力３出力演算増幅回路Ａ１（図１０）を用いるのが好ましい。
【００９０】
図２６は、図２４に示したような参照電圧を利用する復号部８３Ａの代わりに用いる、参照電流を用いる構成の復号部８３Ｂを示している。この場合に対応する量子化部は、やはり図１３に示した構成である。この場合の復号部８３Ｂは構成が単純であり、この点は図２４に示した参照電圧を用いる復号部８３Ａの場合と共通する。図２６において、３つの参照電流は、量子化信号０、１、２によって出力先が選択される。復号信号は電流信号としてそれぞれ出力される。
【００９１】
この復号部８３ＢではスイッチＳＷ９０、ＳＷ９１、ＳＷ９２の制御に量子化信号をそのまま利用することができるので、量子化信号からスイッチＳＷ９０、ＳＷ９１、ＳＷ９２を制御する信号に変換するデコーダを必要としない。このため高速動作に適しているのみならず、回路規模を小さくできるので、それだけチップ面積や消費電力を削減可能である。
【００９２】
図２７は、図２６に示した復号部８３Ｂと組み合わせて用いる線形変換部８１の具体例を示している。ただし、説明の簡単化のため、１信号分の図示である。この線形変換部８１Ｃは連続時間積分器（ＲＣ積分器）である。電圧入力信号は抵抗Ｒ７１によって電流に変換され、電流型の復号部８３Ｂから供給される電流復号信号と合成される。正常な動作範囲においては入力信号と復号成分は互いに打ち消しあい、誤差分だけが積分容量Ｃ７２に蓄積される。ＡＤ変換器として電流入力型とする場合には抵抗Ｒ７１も省略可能である。なお、演算増幅回路Ａ３については、同相成分除去のため３入力３出力演算増幅回路Ａ１（図１０）を用いるのが好ましい。
【００９３】
次に、図２８は、図２２中に示した線形変換部８１のさらに別の具体例を示している。この線形変換部８１Ｄは、その構成として、抵抗Ｒ８１〜Ｒ９８、容量Ｃ８１〜Ｃ８２、３入力３出力演算増幅回路Ａ４、Ａ５（これらの具体例として図１０に示したものを用いることができる）を有する。これらの構成により、図示するようにＲＣフィルタが内在している。したがって、３相信号経路にＲＣの信号パスがあり、式２の行列において０であった要素（３相信号間の相互結合を示す要素）にも特定の周波数特性を有する式が現れる。このような場合でも本実施形態のＡＤ変換回路を実現できる。
【００９４】
図２２に示す実施形態でも、電流駆動能力が大きいアナロググラウンド電位を用意する必要がなくかつコスト削減が可能となる。さらに３つのアナログ信号を処理するので、Ｉ、Ｑ信号それぞれを差動信号とする場合に比べて必要な容量素子の数が３／４となる。よって、チップ面積が減少しコスト削減が実現する。また、上記のパイプライン型のＡＤ変換器との比較では、回路規模が小さいためさらにコスト低減になる。なお、この実施形態も、一般的なｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号をＡＤ変換する場合に適用できる。
【００９５】
次に、以上説明した各ＡＤ変換器を無線受信機に応用した場合の実施形態について図２９を参照して説明する。図２９は、図１、図１７、図１８、または図２２に示したＡＤ変換器を使用した無線受信機の構成を示している。図２９に示すように、この無線受信機は、アンテナ４５、低雑音増幅器４６、周波数変換器４７、低域通過フィルタ４８、可変利得増幅回路４９、ベクトルＡＤ変換器５０、３相２相変換器５１、処理部５２を有する。ベクトルＡＤ変換器５０は上記で説明したいずれかのＡＤ変換器である。
【００９６】
この無線受信機の動作を説明する。搬送波に搬送された信号はアンテナ４５によって電気信号に変換され、低雑音増幅器４６にて増幅された後、周波数変換回路（ダウンコンバータ）４７によって３相ベースバンド信号に変換される。周波数変換回路４７の復調軸は、ＩＱ位相平面上の互いに１２０°の角度をもって原点で交わる３つの軸である。周波数変換回路４７の出力は３相フィルタによって不要信号（高調波成分）が除去され、可変利得増幅回路４９によってＡＤ変換器５０の入力として都合のよい振幅にまで増幅される。
【００９７】
ＡＤ変換器５０の出力はディジタル信号ではあるが、上記のように３相信号（３つ並列のディジタル信号）である。以後の処理では、ディジタル信号処理は、実部、虚部の２成分として扱うことが多いので、３相２相変換器５１で２相に変換された後に処理部５２に供給される。処理部５２では、２つのディジタル信号に対して所定に処理を行う。
【００９８】
このような無線受信機の構成により、ベースバンドアナログ部が３相信号処理回路に統一される。３相信号処理回路はシングルエンド方式において必要としたアナロググランド用バッファアンプを必要とせず低消費電力化に適しており、かつＩ信号およびＱ信号のような複素信号を増幅することが可能でありながら、必要な回路素子の数は通常の差動方式に比較して少ない。したがって、半導体チップ上の占有面積を小さくすることができる。受信機ベースバンドアナログ部を３相信号処理回路に統一することによってこの効果は最大となり、それだけ集積回路製造の低コスト化が可能となる。さらに３相信号と直交信号への変換をディジタル部で行えるので、アナログ的な誤差の影響を回避できる利点もある。
【００９９】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１００】
【図１】一実施形態に係るＡＤ変換器の構成を示すブロック図。
【図２】図１中に示した変換ステージの内部構成例を示すブロック図。
【図３】図２中に示した量子化部の内部構成例を示すブロック図。
【図４】図３中に示した比較回路の具体例を示す回路図。
【図５】図３中に示した比較回路の別の具体例を示す回路図。
【図６】図３に示した量子化部の動作（理想的な場合）を説明するための位相平面図。
【図７】図３に示した量子化部の動作（実際的な場合）を説明するための位相平面図。
【図８】図３に示した量子化部の動作を位相平面上で示す説明図。
【図９】図２中に示した復号部および残差増幅部の具体例を示す回路図。
【図１０】図９中に示した３入力３出力演算増幅回路の具体例を示す回路図。
【図１１】信号が存在する領域を考慮したときの回路動作に必要な範囲を位相平面上で示す説明図。
【図１２】図２中に示した復号部および残差増幅部の別の具体例を示す回路図。
【図１３】図２中に示した量子化部の内部構成の別の例を示すブロック図。
【図１４】図１３に示した量子化部の動作（理想的な場合）を説明するための位相平面図。
【図１５】図１３に示した量子化部の動作（実際的な場合）を説明するための位相平面図。
【図１６】図２中に示した復号部および残差増幅部のさらに別の具体例を示す回路図。
【図１７】別の実施形態に係るＡＤ変換器の構成を示すブロック図。
【図１８】さらに別の実施形態に係るＡＤ変換器の構成を示すブロック図。
【図１９】図１８中に示した量子化部の具体例を示す回路図。
【図２０】図１８中に示した制御部の動作を数直線上で示す説明図。
【図２１】図１８中に示した制御部の動作を位相平面上で示す説明図。
【図２２】さらに別の（第４の）実施形態に係るＡＤ変換器の構成を示すブロック図。
【図２３】図２２中に示した線形変換部の具体例を示す回路図。
【図２４】図２２中に示した復号部の一具体例を示す回路図。
【図２５】図２２中に示した線形変換部の別の具体例を示す回路図。
【図２６】図２２中に示した復号部の別の具体例を示す回路図。
【図２７】図２２中に示した線形変換部のさらに別の具体例を示す回路図。
【図２８】図２２中に示した線形変換部のさらに別の具体例を示す回路図。
【図２９】図１、図１７、図１８、図２３に示したＡＤ変換器を使用した無線受信機の構成を示すブロック図。
【符号の説明】
【０１０１】
１０…変換部、１１，１２，１Ｋ…変換ステージ、２０，２０Ａ…合成部、３１…信号存在領域、３２…２相信号を処理するのに必要な範囲、３３…３相信号を処理するのに必要な範囲、４５…アンテナ、４６…低雑音増幅器、４７…周波数変換器、４８…低域通過フィルタ、４９…可変利得増幅回路、５０…ベクトルＡＤ変換器、５１…３相２相変換器、５２…処理部、６１，６２，６３…スイッチ、７１…サンプルホールド部、７２…量子化部、７３…制御部、７４…復号部、８１，８１Ａ，８１Ｂ，８１Ｃ，８１Ｄ…線形変換部、８２…量子化部、８３，８３Ａ，８３Ｂ…復号部、１０１，１０１Ａ…量子化部、１０１ａ，１０１ｂ，１０１ｃ，１０１ｄ，１０１ｅ，１０１ｆ…比較回路、１０２，１０２Ａ…復号部、１０３，１０３Ａ…残差増幅部、１０４，１０５，１０６…減算器、１０７…３入力３出力演算増幅回路。
【図１】
2008035008.tif 000006
【図２】
2008035008.tif 000007
【図３】
2008035008.tif 000008
【図４】
2008035008.tif 000009
【図５】
2008035008.tif 000010
【図６】
2008035008.tif 000011
【図７】
2008035008.tif 000012
【図８】
2008035008.tif 000013
【図９】
2008035008.tif 000014
【図１０】
2008035008.tif 000015
【図１１】
2008035008.tif 000016
【図１２】
2008035008.tif 000017
【図１３】
2008035008.tif 000018
【図１４】
2008035008.tif 000019
【図１５】
2008035008.tif 000020
【図１６】
2008035008.tif 000021
【図１７】
2008035008.tif 000022
【図１８】
2008035008.tif 000023
【図１９】
2008035008.tif 000024
【図２０】
2008035008.tif 000025
【図２１】
2008035008.tif 000026
【図２２】
2008035008.tif 000027
【図２３】
2008035008.tif 000028
【図２４】
2008035008.tif 000029
【図２５】
2008035008.tif 000030
【図２６】
2008035008.tif 000031
【図２７】
2008035008.tif 000032
【図２８】
2008035008.tif 000033
【図２９】
2008035008.tif 000034