(57)【要約】【課題】消去時間を縮小させるとともに、素子の信頼性を低下させないＮＡＮＤ型フラッシュメモリ素子のデータ消去方法を提供する。【解決手段】消去しようとするブロックのメモリセルに第１消去電圧を印加する段階と、第２検証電圧より高い第１検証電圧を用いて前記メモリセルの消去状態を検証する第１検証段階と、前記第１検証段階をパスしていないメモリセルを第１グループに分類し、前記第１検証段階をパスしたメモリセルに対して第２検証電圧で検証する第２検証段階と、前記第２検証電圧に対してパスしたメモリセルを第２グループに分類し、パスしていないメモリセルを第３グループに分類する段階と、前記第１、第２及び第３グループのメモリセルに対してそれぞれ異なるステップ電圧及び消去電圧を用いて前記メモリセルのデータを消去する段階と、を含んでＮＡＮＤ型フラッシュメモリ素子のデータ消去方法を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン及びソース選択トランジスタ及び多数のメモリセルからなるセルストリングが多数個配列されたメモリセルブロックを備えるフラッシュメモリ素子のデータ消去方法において、
消去しようとするブロックのメモリセルに第１消去電圧を印加する段階と、
第２検証電圧より高い第１検証電圧を用いて前記メモリセルの消去状態を検証する第１検証段階と、
前記第１検証段階をパスしていないメモリセルを第１グループに分類し、前記第１検証段階をパスしたメモリセルに対して第２検証電圧で検証する第２検証段階と、
前記第２検証電圧に対してパスしたメモリセルを第２グループに分類し、パスしていないメモリセルを第３グループに分類する段階と、
前記第１、第２及び第３グループのメモリセルに対して、それぞれ異なるステップ電圧及び消去電圧を用いて前記メモリセルのデータを消去する段階と、を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項２】
前記第１消去電圧は、１７Ｖであることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項３】
前記第１検証電圧は０．５Ｖで、前記第２検証電圧は０Ｖであることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項４】
前記第１グループのメモリセルに対して、ステップ電圧を１Ｖにし、消去電圧が１９Ｖになるまで消去動作を行うことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項５】
前記第２グループのメモリセルに対して、ステップ電圧を０．５Ｖにし、消去電圧が１８Ｖになるまで消去動作を行うことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項６】
前記第３グループのメモリセルに対して、ステップ電圧を０．５Ｖにし、消去電圧が１８．５Ｖになるまで消去動作を行うことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項７】
前記メモリセルを第１〜第３グループに分類する段階で、
フラグセルに各グループに該当するデータを保存することを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項８】
前記フラグセルは、２ビットで構成されることを特徴とする請求項７に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【請求項９】
前記ブロックに対して再び消去過程を繰り返すときは、前記フラグセルのデータを読み出した後、前記データに該当するグループの消去電圧及びステップ電圧を用いることを特徴とする請求項７に記載のＮＡＮＤ型フラッシュメモリ素子のデータ消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ素子のデータ消去方法に関するもので、特に、マルチレベルセル（ＭＬＣ）ＮＡＮＤ型フラッシュメモリ素子のデータ消去方法に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、電気的にプログラム及び消去可能な不揮発性メモリ素子である。ＮＡＮＤ型フラッシュメモリ素子は、ＭＰ３プレーヤー、デジタルカメラ、カムコーダ、ノートブックコンピュータ、ＰＤＡ、セルラーフォンなどの携帯用家電と、コンピュータのＢＩＯＳ、プリンター、ＵＳＢドライブなどに広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリ素子の消去動作時、選択されたメモリセルのワードラインに０Ｖの電圧を印加し、半導体基板に約２０Ｖの消去電圧を印加する。その結果、トンネル酸化膜両端の電圧差によってフローティングゲート内に保存された電子が、Ｆ−Ｎ（Ｆｌｏｗｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによって半導体基板に移動し、結果としてセルのしきい電圧が変わる。
【０００４】
最近は、一層小さいチップサイズで保存容量を増加させるために、一つのメモリセルに２ビット以上のデータを選択的に保存可能にするマルチレベルセル（Ｍｕｌｔｉ−Ｌｅｖｅｌ  Ｃｅｌｌ、以下、ＭＬＣという）構造が提案された。ＭＬＣ構造によると、一つのプログラムセルのしきい電圧分布で、２ビット、３ビット及び４ビット以上のデータが示される。
【０００５】
ＭＬＣ構造のＮＡＮＤ型フラッシュメモリ素子のデータ消去動作は、ＩＳＰＥ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｅｒａｓｅ）方式で行われる。ＩＳＰＥ方式は、一つのブロックのメモリセルに約２０Ｖの消去電圧を１パルスだけ印加し、０Ｖの検証電圧でメモリセルのしきい電圧を検証することで、ブロック内の全てのセルが消去状態であるかどうかを確認する。このとき、全てのセルが消去状態でない場合、ステップ電圧Ｖｓｔｅｐを用いて一層高い電圧を印加し、消去状態を再び検証する方法を、全てのセルが消去状態の検証段階をパスするまで繰り返して行う。この過程における最大ループの数は、予め決定される。
【０００６】
【特許文献１】米国特許７，２００，０４９号明細書
【特許文献２】米国特許６，９３７，５２１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような従来のデータ消去方法では、全てのブロックに対して同一の消去電圧及びステップ電圧が印加される。すなわち、各ブロックのセルスピードを考慮せずに、同一の高い消去電圧及びステップ電圧を適用するので、消去時間を減少させることができなく、メモリ素子がプログラム／消去サイクリングに対する損傷を一層多く受けるようになり、メモリ素子の信頼性が低下する。
【０００８】
本発明は、上記の問題点を解決するためになされたもので、その目的は、消去時間を縮小させるとともに、素子の信頼性を低下させないＮＡＮＤ型フラッシュメモリ素子のデータ消去方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係るＮＡＮＤ型フラッシュメモリ素子のデータ消去方法は、ドレイン及びソース選択トランジスタ及び多数のメモリセルからなるセルストリングが多数個配列されたメモリセルブロックを備えるフラッシュメモリ素子のデータ消去方法において、消去しようとするブロックのメモリセルに第１消去電圧を印加する段階と、第２検証電圧より高い第１検証電圧を用いて前記メモリセルの消去状態を検証する第１検証段階と、前記第１検証段階をパスしていないメモリセルを第１グループに分類し、前記第１検証段階をパスしたメモリセルに対して第２検証電圧で検証する第２検証段階と、前記第２検証電圧に対してパスしたメモリセルを第２グループに分類し、パスしていないメモリセルを第３グループに分類する段階と、前記第１、第２及び第３グループのメモリセルに対して、それぞれ異なるステップ電圧及び消去電圧を用いて前記メモリセルのデータを消去する段階と、を含むことを特徴とする。
【００１０】
前記第１グループのメモリセルに対しては、ステップ電圧を１Ｖにして消去電圧が１９Ｖになるまで消去動作を行い、前記第２グループのメモリセルに対しては、ステップ電圧を０．５Ｖにして消去電圧が１８Ｖになるまで消去動作を行い、前記第３グループのメモリセルに対しては、０．５Ｖをステップ電圧にして消去電圧が１８．５Ｖになるまで消去動作を行う。
【００１１】
前記メモリセルを第１〜第３グループに分類する段階で、フラグセルに各グループに該当するデータを保存する。
【００１２】
前記ブロックに対して再び消去過程を繰り返すときは、前記フラグセルのデータを読み出した後、前記データに該当するグループの消去電圧及びステップ電圧を用いる。
【発明の効果】
【００１３】
本発明に係るＮＡＮＤ型フラッシュメモリ素子のデータ消去方法によると、ＩＳＰＥ方式のデータ消去方式の検証レベルによってスローセルの状態を区分し、セルの状態によって互いに異なるステップ電圧及び消去電圧を用いる。本発明のデータ消去方法は、各ブロックのセルの消去速度によって選択的な消去電圧及びステップ電圧を印加するので、全体の消去時間を減少させるとともに、プログラム／消去サイクリングに対する損傷を減少させることで、素子の信頼性を増加させることができる。
【発明を実施するための最良の形態】
【００１４】
本発明は、検証レベルによってスローセルの状態を区分し、セルの状態によって互いに異なるステップ電圧及び消去電圧を用いる。また、本発明のデータ消去方法は、各ブロックのセルの消去速度によって選択的に異なる消去電圧及びステップ電圧を印加するので、全体の消去時間を減少させることができる。
【００１５】
図１、図３Ａ〜図３Ｅに示すように、消去動作が開始されると、メモリに１７Ｖの消去電圧Ｖｅｒａｓｅを入力し、初期ループ数として０を入力する（Ｓ１１０）。次に、消去動作に対する情報を保存するフラグビットが"００"であるかを確認する（Ｓ１２０）。確認結果、フラグビットが"００"である場合、次の段階に進行する。フラグビットが"００"でない場合に対しては、以下で説明する。
【００１６】
フラグビットが"００"である場合、消去するブロックのメモリセルに１パルスの消去電圧（１７Ｖ）を供給し、メモリセルにプログラムされたデータを消去する（Ｓ１３０）。従来は、２０Ｖの消去電圧を用いたが、本発明では、消去不良が生じない程度の低い電圧（例えば１７Ｖ）を消去電圧として用いる。一般的に、消去電圧によるサイクリング損傷は、消去電圧が印加される１番目パルスの上昇期間の間に流れるＦ−Ｎ電流量によるトンネル酸化膜の劣化に起因する。したがって、本発明では、消去開始電圧として、消去不良が発生しない程度の１７Ｖを用いるので、高い消去電圧によるサイクリング損傷を著しく減少させることができる。次に、０．５Ｖの検証電圧Ｖfを用いて、消去電圧が印加されたブロックのメモリセルの消去状態を検証する（Ｓ１４０）（図３Ａを参照）。
【００１７】
消去が行われたブロックのメモリセルのうち、検証電圧である０．５Ｖより高いしきい電圧Ｖｔｈを有するメモリセルが存在するかを判断する（Ｓ１５０）。
【００１８】
判断結果、検証電圧である０．５Ｖより高いしきい電圧Ｖｔｈを有するメモリセルが存在する場合、すなわち、消去状態を確認する検証段階をパスしていないセルがある場合、ステップ電圧Ｖｓｔｅｐだけ増加させた消去電圧を供給して再び消去動作を行う。消去電圧が１９Ｖになるまでステップバイアスを１Ｖにし、消去電圧を徐々に増加させながら消去動作を繰り返す（Ｓ２０２〜Ｓ２０６）（図３Ｃを参照）。このとき、フラグビットには"０１"が保存される。
【００１９】
段階１５０で検証段階をパスしていないセルがないと判断される場合、すなわち、全てのセルが０．５Ｖの検証電圧に対してパスした場合、検証電圧を低下させ、０Ｖの検証電圧を用いてセルの消去状態を再び検証する（Ｓ１６０、Ｓ１７０）（図３Ｂを参照）。
【００２０】
０．５Ｖの検証電圧に対してパスしたが、０Ｖの検証電圧に対してパスしていないスローセルが存在する場合、ステップバイアスを０．５Ｖにし、消去電圧を増加させながら消去電圧が１８Ｖになるまで消去動作を繰り返す（Ｓ３０２〜Ｓ３０６）（図３Ｄを参照）。このとき、フラグセルにはデータ"１０"が保存される（Ｓ３０８）。
【００２１】
消去を行ったブロックのメモリセルが０．５Ｖと０Ｖの検証電圧に対して全てパスした場合、ステップバイアスを０．５Ｖにし、消去電圧が１８Ｖになるまで消去電圧を増加させながら消去動作を行って完了する（Ｓ４０２〜Ｓ４０６）（図３Ｅを参照）。このとき、フラグビットにはデータ"１１"が保存される（Ｓ４０８）。
【００２２】
一方、フラグビットに保存されたデータは、該当のブロックを再び消去するときに有用に用いられる。その後、同一のブロックに対して再び消去を行うときは、フラグビットに保存されたデータを読み出し、フラグビットに保存されたデータによって消去電圧及びステップ電圧をそれぞれ決定して印加することができる。
【００２３】
図２、図４Ａ〜図４Ｃに示すように、同一のブロックに対して再び消去を行うとき、まず、メモリに消去開始電圧として１７Ｖを入力し、ループ数として０を入力する（Ｓ１１０）。次に、フラグビットに保存されたデータを読み出す（Ｓ１２０）。フラグビットの保存されたデータが"００"である場合、初めて消去動作を行うブロックであるので、前の段階1３０から順に進行する。
【００２４】
フラグビットに保存されたデータが"０１"である場合、ステップ電圧を１Ｖにし、消去電圧が１８Ｖになるまで消去電圧を１Ｖずつ増加させながら印加する（Ｓ２００〜Ｓ２０６）（図４Ａを参照）
また、フラグビットに保存されたデータが"１０"である場合、ステップ電圧を０．５Ｖにし、消去電圧が１８．５Ｖになるまで消去電圧を０．５Ｖずつ増加させながら印加する（Ｓ３００〜Ｓ３０６）（図４Ｂを参照）。
【００２５】
また、フラグビットに保存されたデータが"１１"である場合、０．５Ｖの検証段階を経ずに、ステップ電圧を０．５Ｖにし、消去電圧が１８Ｖになるまで消去電圧を０．５Ｖずつ増加させながら印加し、消去動作を完了する（Ｓ４０２〜Ｓ４０６）（図４Ｃを参照）。
【００２６】
以上、本発明の実施例を図面に基づいて説明してきたが、本発明の属する技術分野で通常の知識を有する者であれば、上記の内容に基づいて本発明の範疇内で多様な応用及び変形が可能であろう。
【図面の簡単な説明】
【００２７】
【図１】本発明に係るＮＡＮＤ型フラッシュメモリ素子のデータ消去方法を説明するためのフローチャートである。
【図２】本発明に係るＮＡＮＤ型フラッシュメモリ素子のデータ消去方法を説明するためのフローチャートである。
【図３Ａ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図３Ｂ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図３Ｃ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図３Ｄ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図３Ｅ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図４Ａ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図４Ｂ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図４Ｃ】本発明のデータ消去方法によるワードラインの電圧変化を示した図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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