(57)【要約】【課題】  寸法幅の異なる微細パターンを有する多重露光フォトマスクのレイアウト面積の増加を抑制する。【解決手段】  ラッチフィードバック回路に適用する位相シフトマスクでは、０°及び１８０°の一方の位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、及びＩＳ１−３が最小寸法幅のゲートパターンの一側面に設けられ、１８０°及び０°の他方の位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２が最小寸法幅のゲートパターンの一側面と相対向する他側面に設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−３、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置される。最小寸法幅より比較的広い微細寸法幅であるゲートパターンの両側には、同位相の位相シフタが設けられる。【選択図】  図３
2008083391.tif 000002
【特許請求の範囲】
【請求項１】
第１の寸法幅を有し、一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面に０°或いは１８０°の第３の位相シフタが設けられ、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが設けられる第２のパターンとを有する第１のフォトマスクと、
前記第１及び第２のパターンをマスクする遮光領域を有する第２のフォトマスクと、
を具備することを特徴とする多重露光フォトマスク。
【請求項２】
第１の寸法幅を有し、一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面に０°或いは１８０°の第３の位相シフタが設けられ、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが設けられる第２のパターンとを有する第１のフォトマスクと、
前記第１パターンをマスクする遮光領域と、前記第２のパターンよりも寸法幅が狭く、且つ前記第２のパターンと同一位置に中心が配置される第３のパターンとを有する第２のフォトマスクと、
を具備することを特徴とする多重露光フォトマスク。
【請求項３】
前記位相シフタは、同一寸法幅を有することを特徴とする請求項１又は２に記載の多重露光フォトマスク。
【請求項４】
トランジスタ領域及び配線領域を備え、前記トランジスタ領域に第１の寸法幅を有する第１のパターンと前記第１の寸法幅よりも広い第２の寸法幅を有する第２のパターンが設けられる多重露光フォトマスクのレイアウト方法であって、
第１のフォトマスクのレイアウト方法では、
前記第１のパターンの一側面に０°及び１８０°の一方の第１の位相シフタを配置し、前記第１のパターンの前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタを配置する工程と、
前記第２のパターンの一側面に０°或いは１８０°の第３の位相シフタを配置し、前記第２のパターンの前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタを配置する工程と、
前記第１のパターン、前記第２のパターン、及び前記第１乃至４の位相シフタを除く領域をマスキングする工程と、
を具備し、
第２のフォトマスクのレイアウト方法では、
前記第１のパターン、前記第２のパターン、及び前記第１乃至４の位相シフタの領域をマスキングする工程、
を具備することを特徴とする多重露光フォトマスクのレイアウト方法。
【請求項５】
トランジスタ領域及び配線領域を備え、前記トランジスタ領域に第１の寸法幅を有する第１のゲートパターンと前記第１の寸法幅よりも広い第２の寸法幅を有する第２のゲートパターンが設けられる多重露光フォトマスクを用いた半導体装置の製造方法であって、
一側面に０°及び１８０°の一方の第１の位相シフタが配置され、前記第１のパターンの前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが配置される前記第１のゲートパターンと、一側面に０°或いは１８０°の第３の位相シフタが配置され、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが配置される前記第２のゲートパターンと、前記第１のゲートパターン、前記第２のゲートパターン、及び前記第１乃至４の位相シフタを除く領域をマスクする第１の遮光領域とを有する位相シフトマスクを用いて第１の露光を行う工程と、
前記第１のゲートパターン、前記第２のゲートパターン、及び前記第１乃至４の位相シフタをマスクする第２の遮光領域と、前記配線領域に配置されるゲート配線パターンとを有するトリミングマスクを用いて第２の露光を行う工程と、
前記第1及び第２の露光後に、現像処理を行い、ゲートレジストパターンを形成する工程と、
を具備することを特徴とする多重露光フォトマスクを用いた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術の分野等の微細加工に使用される多重露光フォトマスクに関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large  Scale  Integrated  Circuit）の微細化、低電圧化、及び高集積度化の進展に伴い、ＬＳＩの超微細加工に使用される位相シフトマスクが多用されている。ロジックＬＳＩやシステムＬＳＩなどでは、例えばゲートパターンは密ピッチ及び疎ピッチのパターンが混在し、その形成領域を明確に分離できない。このため、ロジックＬＳＩやシステムＬＳＩなどには、露光工程で密ピッチと疎ピッチのレジストパターンを形成する手段として、多重露光法が使用される。多重露光法で、例えば二重露光法の場合、１回目の露光で例えばレベンソン型位相シフトマスクを用いてパターンを形成し、２回目の露光で位相シフタを用いない通常マスクとしてのトリミングマスクを用いて不要な部分を取り除き、現像処理を行い、レジストパターンを形成している（例えば、特許文献１参照。）。
【０００３】
近年、ロジックＬＳＩやシステムＬＳＩなどでは、トランジスタのドライブ能力、消費電力、或いはリーク電流などを考慮し、トランジスタ特性に応じた寸法幅の異なる微細パターンを複数使用することが増加している。ところが、特許文献１などの二重露光法では、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が、位相シフトマスクのデザインルールにより制限されるのでレイアウト面積が増大するという問題点がある。また、位相シフタの形状は、微細パターンの加工精度に大きく依存するので、微細パターンに対応する位相シフタを使用した場合、微細パターンよりも寸法がやや広い微細パターンがあるとレイアウト面積が増大するという問題点がある。
【特許文献１】特開２００３−１４９７８７号公報（頁８、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、レイアウト面積の増加を抑制でき、寸法幅の異なる微細パターンを有する多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の多重露光フォトマスクは、第１の寸法幅を有し、一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面に０°或いは１８０°の第３の位相シフタが設けられ、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが設けられる第２のパターンとを有する第１のフォトマスクと、前記第１及び第２のパターンをマスクする遮光領域を有する第２のフォトマスクとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の多重露光フォトマスクのレイアウト方法は、トランジスタ領域及び配線領域を備え、前記トランジスタ領域に第１の寸法幅を有する第１のパターンと前記第１の寸法幅よりも広い第２の寸法幅を有する第２のパターンが設けられる多重露光フォトマスクのレイアウト方法であって、第１のフォトマスクのレイアウト方法では、前記第１のパターンの一側面に０°及び１８０°の一方の第１の位相シフタを配置し、前記第１のパターンの前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタを配置する工程と、前記第２のパターンの一側面に０°或いは１８０°の第３の位相シフタを配置し、前記第２のパターンの前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタを配置する工程と、前記第１のパターン、前記第２のパターン、及び前記第１乃至４の位相シフタを除く領域をマスキングする工程とを具備し、第２のフォトマスクのレイアウト方法では、前記第１のパターン、前記第２のパターン、及び前記第１乃至４の位相シフタの領域をマスキングする工程を具備することを特徴とする。
【０００７】
また、本発明の一態様の多重露光フォトマスクを用いた半導体装置の製造方法は、トランジスタ領域及び配線領域を備え、前記トランジスタ領域に第１の寸法幅を有する第１のゲートパターンと前記第１の寸法幅よりも広い第２の寸法幅を有する第２のゲートパターンが設けられる多重露光フォトマスクを用いた半導体装置の製造方法であって、一側面に０°及び１８０°の一方の第１の位相シフタが配置され、前記第１のパターンの前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが配置される前記第１のゲートパターンと、一側面に０°或いは１８０°の第３の位相シフタが配置され、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが配置される前記第２のゲートパターンと、前記第１のゲートパターン、前記第２のゲートパターン、及び前記第１乃至４の位相シフタを除く領域をマスクする第１の遮光領域とを有する位相シフトマスクを用いて第１の露光を行う工程と、前記第１のゲートパターン、前記第２のゲートパターン、及び前記第１乃至４の位相シフタをマスクする第２の遮光領域と、前記配線領域に配置されるゲート配線パターンとを有するトリミングマスクを用いて第２の露光を行う工程と、前記第1及び第２の露光後に、現像処理を行い、ゲートレジストパターンを形成する工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、レイアウト面積の増加を抑制でき、寸法幅の異なる微細パターンを有する多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法について、図面を参照して説明する。図１は位相シフトマスク及びトリミングマスクの設計方法を示すフローチャート、図２はラッチフィードバック回路を示す回路図、図３はラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図、図４はラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図、図５はラッチフィードバック回路のゲートレジストパターンを示す平面図である。本実施例ではシステムＬＳＩに使用されるラッチフィードバック回路のパターン形成に位相シフトマスク及びトリミングマスクを用いた２重露光法を用いている。ここで言うトリミングマスクとは、位相シフタを有しない通常マスクのことである。
【００１１】
位相シフトマスク及びトリミングマスクの設計方法では、図１に示すように、まず、システムＬＳＩを構成する回路が、ドライブ能力の異なるトランジスタ、消費電力の異なるトランジスタ、或いはリーク電流の異なるトランジスタなどを有するかのチェックを行い、このいずれかに当てはまる回路を抽出する。ここでは、図２に示すドライブ能力の異なるトランジスタを有するラッチフィードバック回路１０を抽出する。
【００１２】
ラッチフィードバック回路１０には、インバータ１、クロックドインバータ２、及びトランスファーゲート３が設けられ、インバータ１とクロックドインバータ２はラッチ回路を構成する。ラッチフィードバック回路１０は、入力信号ＩＮを入力し、クロック信号ＷＮ及びＷＰにもとづいて入力信号ＩＮをデータ信号としてラッチし、データ信号としての出力信号Ｏｕｔを出力し、メモリ回路として用いられる。
【００１３】
トランスファーゲート３は、ゲートにクロック信号ＷＰが入力されるＰｃｈ  ＭＯＳトランジスタＰＴ４とゲートにクロック信号ＷＮが入力されるＮｃｈ  ＭＯＳトランジスタＮＴ４から構成される。トランスファーゲート３はクロック信号ＷＰが“Ｌｏｗ”レベルで、クロック信号ＷＮが“Ｈｉｇｈ”レベルのときに、動作し、入力信号ＩＮをインバータ１に出力する。
【００１４】
インバータ１は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に、縦続接続されたＰｃｈ  ＭＯＳトランジスタＰＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ１から構成される。インバータ１はトランスファーゲート３を介して入力側に入力信号ＩＮが入力され、入力信号ＩＮを反転した信号を出力し、あわせてクロックドインバータ２の入力側に出力する。
【００１５】
クロックドインバータ２は、高電位側電源Ｖｄｄと低電位側電源Ｖｓｓの間に、縦続接続されたＰｃｈ  ＭＯＳトランジスタＰＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ３、及びＮｃｈ  ＭＯＳトランジスタＮＴ２から構成される。クロックドインバータ２はインバータ１から出力される信号をＰｃｈ  ＭＯＳトランジスタＰＴ３及びＮｃｈ  ＭＯＳトランジスタＮＴ３のゲートに入力し、クロック信号ＷＮがＰｃｈ  ＭＯＳトランジスタのゲートに入力され、クロック信号ＷＰがＮｃｈ  ＭＯＳトランジスタのゲートに入力され、インバータ１から出力される信号を反転し、その信号を出力信号としてインバータ１の入力側に帰還入力される。
【００１６】
ここで、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、ＰＴ３、及びＰＴ４とＮｃｈ  ＭＯＳトランジスタＮＴ１、ＮＴ３、及びＮＴ４には比較的高いドライブ能力（駆動力とも呼応される）が要求され、Ｐｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２には比較的高いドライブ能力が要求されない（ステップＳ１）。
【００１７】
次に、ラッチフィードバック回路１０の回路パターンの抽出を行う。ここでは、ゲートパターンを抽出する。Ｐｃｈ  ＭＯＳトランジスタＰＴ１、ＰＴ３、及びＰＴ４とＮｃｈ  ＭＯＳトランジスタＮＴ１、ＮＴ３、及びＮＴ４のゲートは比較的高いドライブ能力が要求されるので、最小寸法幅にし、Ｐｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２のゲートは比較的高いドライブ能力が要求されないので、最小寸法幅より比較的広い微細寸法幅とする（ステップＳ２）。
【００１８】
続いて、ラッチフィードバック回路１０をトランジスタ領域と配線領域に区分する。トランジスタ領域とはゲート、ソース、ドレインなどが配置される領域（セル部）であり、配線領域とはゲート引き出し配線、ゲート電極配線などが配置される領域である。ここで、区分する理由は、配線領域には比較的幅の広いパターンが配置され、トランジスタ領域には最小寸法幅のパターンを含め比較的幅の狭いパターンが配置されるからである。このため、トランジスタ領域に位相シフトマスクの位相シフタが配置されることとなる（ステップＳ３）。
【００１９】
そして、トランジスタ領域を選択し、トランジスタ領域のゲートパターンのゲート電極部となる部分の寸法が最小寸法幅かどうかを判別する（ステップＳ４）。
【００２０】
ゲート電極部となる部分の寸法が最小寸法幅のゲートパターンの両側面に位相シフタを設ける。具体的には一側面に０°及び１８０°の一方の位相シフタを設け、一側面と相対向する他側面に０°及び１８０°の他方の位相シフタを設ける（ステップＳ５）。
【００２１】
次に、ゲートパターンのゲート電極部となる部分の寸法が最小寸法幅ではない場合、隣接する最小寸法幅のゲートパターンに配置される位相シフタと接するゲートパターンを配置する。ここでは、一側面と他側面には同じ位相の位相シフタを配置する。位相シフタを用いないトリミングマスク部分を遮光するための遮光領域を設け、位相シフトマスクを作成する。
【００２２】
図３に示すように、ラッチフィードバック回路１０に適用する位相シフトマスクでは、トランジスタ領域ＴＥ１に、ゲートパターン、位相シフタ、及びそれ以外の遮光領域ＳＥ１が配置され、トランジスタ領域ＴＥ１の周囲の配線領域ＨＥ１に、遮光領域ＳＥ１が配置される。このため、ゲートレイヤの配線部分（破線表示）は遮蔽される。
【００２３】
最小寸法幅のゲートパターン（ゲート長Ｌｇ１）の一側面には、例えば０°の位相シフタが設けられ、一側面と相対向する他側面には、例えば１８０°の位相シフタが設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、及びＩＳ１−３は、０°及び１８０°の一方の位相シフタであり、ここでは、例えば０°の位相シフタを用いている。一方、位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、０°及び１８０°の他方の位相シフタであり、ここでは、例えば１８０°の位相シフタを用いている。
【００２４】
位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−３、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置され、周囲を遮光領域ＳＥ１と接する。最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ１１）は、一側面に位相シフタＩＳ１−２、一側面と相対向する他側面に同じ位相の位相シフタＩＳ１−３が設けられる。
【００２５】
最小寸法幅のゲートパターンと隣接する最小寸法幅のゲートパターンは均一のピッチで配置される。ところが最小寸法幅より比較的広い微細寸法幅のゲートパターンが配置されるので、ゲートパターンは、同一ピッチで配置されず、密ピッチ部分と疎ピッチ部分が混在することとなる（ステップＳ６）。
【００２６】
続いて、配線領域を選択する。配線領域のゲートパターンを認識し、トランジスタ領域を遮光するための遮光領域を設け、トリミングマスクを作成する。
【００２７】
図４に示すように、ラッチフィードバック回路１０に適用するトリミングマスクでは、最小寸法幅のゲートパターン及び位相シフタが設けられるトランジスタ領域ＴＥ１が遮光領域ＳＥ２で遮光され、最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ１１よりも寸法の狭いゲート長Ｌｇ２）とゲートレイヤの配線部分がデータ領域となる（ステップＳ７）。
【００２８】
位相シフトマスクとトリミングマスクを用いて２重露光され、現像されたゲートレジストパターンでは、図５に示すように、トランジスタ領域ＴＥ１内に形成される最小幅寸法のゲートレジストパターンは所定のレジスト寸法幅Ｗ１で形成される。最小寸法幅より比較的広い微細寸法幅のゲートレジストパターンは所定のレジスト寸法Ｗ２で形成される。ここで、露光及び現像工程でのパターン変換差がない場合、レジスト寸法幅Ｗ１はゲート長Ｌｇ１となり、レジスト寸法幅Ｗ２はゲート長Ｌｇ２となる。
【００２９】
位相シフトマスクとトリミングマスクで露光されるレジストは、例えばポジタイプのフォトレジストが用いられる。ここでは、位相シフトマスク用いたレジストとトリミングマスクを用いたフォトレジストの露光順序は、最初に上記方法により作成されたレベンソン型位相シフトマスクを露光し、次に上記方法により作成されたトリミングマスクを露光している。その理由は、レベンソン型位相シフトマスクは、微細寸法であり高マスク合わせ精度が要求されるからである。なお、上記方法により作成されたレベンソン型位相シフトマスクの露光は、例えば、波長（λ）１９３ｎｍを有するＡｒＦ（フッ化アルゴン）エキシマレーザが用いられる。密ピッチゲートパターンの最小寸法であるレジスト寸法幅は、例えば６５ｎｍになるように露光量を最適な値に設定される。
【００３０】
位相シフトマスクとトリミングマスクを用いて二重露光され、現像されて形成されたレジストパターンをマスクとして、例えばＲＩＥ（Reactive  Ion  Etching）法を用いて、図示しないゲート電極膜が加工され、ゲート電極及びゲート電極配線が形成される。
【００３１】
ここでは、二重露光及び現像後にゲート加工をしているが、最初、トリミングマスクでの露光及び現像後にゲート加工を行い、次に、位相シフトマスクでの露光及び現像後にゲート加工を行なってもよい。この場合、工程数は増加するが二重露光時よりも合わせズレを抑制することが可能となる。また、最初のゲート加工でゲート電極膜上の絶縁膜のみエッチング除去し、２回目のゲート加工でゲート電極膜をエッチング除去してもよい。
【００３２】
次に、ラッチフィードバック回路のパターン配置について図６を参照して説明する。図６はラッチフィードバック回路のレイアウトを示す図である。ここでは、コンタクトまでの主なパターンを図示し、配線及びビア以降については省略している。
【００３３】
図６に示すように、ラッチフィードバック回路のレイアウト３０では、ＮウエルＮＥ１領域の拡散領域ＳＤＧ１にＰｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ４が設けられ、ＰウエルＰＥ１領域の拡散領域ＳＤＧ２にはＮｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４が設けられる。
【００３４】
ゲートＧＬ１、ＧＬ３ａ、ＧＬ３ｂ、ＧＬ４ａ、及びＧＬ４ｂは最小ゲート長Ｌｇ１で形成され、ゲートＧＬ２は最小ゲート長より比較的広い微細なゲート長Ｌｇ２で形成される。ＮウエルＮＥ１の配線領域ＨＥ１には、ＮウエルサブコンタクトであるコンタクトＮＳＣ１が設けられ、ＰウエルＰＥ１の配線領域ＨＥ１には、ＰウエルサブコンタクトであるコンタクトＰＳＣ１が設けられる。
【００３５】
ゲート電極配線のコンタクトであるコンタクトＧＣ１乃至６は配線領域ＨＥ１に設けられ、トランジスタのソース或いはドレインのコンタクトであるコンタクトＣＨ１乃至４は拡散領域ＳＤＧ１に設けられ、トランジスタのソース或いはドレインのコンタクトであるコンタクトＣＨ１１乃至１４は拡散領域ＳＤＧ２に設けられる。
【００３６】
ここでは、ゲートの引き出し配線部の寸法をＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２のゲート長と同じ寸法にしているが、異なる寸法、例えばゲートの引き出し配線部の寸法を大きくしてもよい。
【００３７】
上述したように、本実施例の多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法では、システムＬＳＩの回路を構成するトランジスタが、異なるドライブ能力、消費電流、或いはリーク電流などの特性を要求されるのかをチェックされ、それに当てはまる回路が抽出される。そして、抽出されたラッチフィードバック回路１０に適用される位相シフトマスクでは、０°及び１８０°の一方の位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、及びＩＳ１−３が最小寸法幅のゲートパターンの一側面に設けられ、０°及び１８０°の他方の位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２が最小寸法幅のゲートパターンの一側面と相対向する他側面に設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−３、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置され、周囲を遮光領域ＳＥ１と接する。最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターンは、両側面を同一位相シフタが配置される。抽出されたラッチフィードバック回路１０に適用されるトリミングマスクでは、位相シフトマスクよりも狭い寸法のＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターンが配置される。
【００３８】
このため、最小寸法幅パターンと最小寸法幅パターンよりもやや広い微細パターンが回路領域に混在し、密ピッチ部分と疎ピッチ部分があっても、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が位相シフトマスクのデザインルールにより制限されず、レイアウト面積の増加を従来よりも抑制することができる。
【００３９】
なお、本実施例では、メモリ回路としてのラッチフィードバック回路に適用しているが、トランジスタの閾値電圧の絶対値（｜Ｖｔｈ｜）を複数備えたＭＴＣＭＯＳ（Multi  Threshold  CMOS）から構成されるゲート回路や順序回路にも適用できる。なお、ゲート回路としては、例えば、｜Ｖｔｈ｜が比較的小さい高速動作のトランジスタにはゲート寸法の狭いパターン（Ｌｇ  小）を用い、｜Ｖｔｈ｜が比較的大きい低速動作或いはリーク電流規格の厳しいトランジスタにはゲート寸法の広いパターン（Ｌｇ  大）を用いたＮＡＮＤゲート、インバータ、ＡＮＤゲート、ＯＲゲート、ＮＯＲゲート等に適用できる。順序回路としては、例えば、フリップフロップ、レジスター、カウンタ等に適用できる。また、２重露光法をゲートレジストパターンの形成に用いているが、拡散領域や配線などのレジストパターン形成に適用してもよい。
【実施例２】
【００４０】
次に、本発明の実施例２に係る多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法について、図面を参照して説明する。図７はラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図、図８はラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図、図９はラッチフィードバック回路のゲートフォトレジストパターンを示す平面図である。本実施例では、最小寸法幅より比較的広い微細寸法幅であるゲートパターンの形成方法を変更している。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図７に示すように、ラッチフィードバック回路１０に適用する位相シフトマスクでは、トランジスタ領域ＴＥ１の横方向寸法が実施例１よりも、（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭くなっている。
【００４３】
最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ２）は、一側面に位相シフタＩＳ１−２、一側面と相対向する他側面に同じ位相の位相シフタＩＳ１−３が設けられる。
【００４４】
最小寸法幅のゲートパターンと隣接する最小寸法幅のゲートパターンは均一のピッチで配置されるが、最小寸法幅より比較的広い微細寸法幅のゲートパターンが配置されるので、ゲートパターンは、同一ピッチで配置されず、密ピッチ部分と疎ピッチ部分が混在することとなる。
【００４５】
図８に示すように、ラッチフィードバック回路１０に適用するトリミングマスクでは、トランジスタ領域ＴＥ１が遮光領域ＳＥ２で遮光され、ゲートレイヤの配線部分がデータ領域となる。
【００４６】
図９に示すように、最小幅寸法のゲートレジストパターンは、横方向寸法が実施例１よりも（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭いトランジスタ領域ＴＥ１内に形成され、所定のレジスト寸法幅Ｗ１で形成される。最小寸法幅より比較的広い微細寸法幅のゲートレジストパターンは、所定のレジスト寸法Ｗ２で形成される。ここで、露光及び現像工程でのパターン変換差がない場合、レジスト寸法幅Ｗ１はゲート長Ｌｇ１となり、レジスト寸法幅Ｗ２はゲート長Ｌｇ２となる。
【００４７】
次に、ラッチフィードバック回路のパターン配置について図１０を参照して説明する。図１０はラッチフィードバック回路のレイアウトを示す図である。ここでは、コンタクトまでの主なパターンを図示し、配線及びビア以降については省略している。
【００４８】
図１０に示すように、ラッチフィードバック回路のレイアウト３０ａでは、ＮウエルＮＥ１領域の横方向寸法が実施例１よりも（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭い拡散領域ＳＤＧ１に、Ｐｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ４が設けられ、ＰウエルＰＥ１領域の横方向寸法が実施例１よりも（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭い拡散領域ＳＤＧ２に、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４が設けられる。
【００４９】
ゲートＧＬ３ａ及びＧＬ３ｂとゲートＧＬ２の間隔は、実施例１よりも｛（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）／２｝分狭く、ゲートＧＬ１とゲートＧＬ２の間隔は、実施例１よりも｛（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）／２｝分狭く配置される。コンタクトＣＨ２及びＣＨ１２とゲートＧＬ２の間隔は、実施例１よりも狭く配置される。
【００５０】
上述したように、本実施例の多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法では、ラッチフィードバック回路１０に適用される位相シフトマスクでは、０°及び１８０°の一方の位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、及びＩＳ１−３が最小寸法幅のゲートパターンの一側面に設けられ、０°及び１８０°の他方の位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２が最小寸法幅のゲートパターンの一側面と相対向する他側面に設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−３、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置され、周囲を遮光領域ＳＥ１と接する。最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターンは、両側面を同一位相シフタが配置される。
【００５１】
このため、最小寸法幅パターンと最小寸法幅パターンよりもやや広い微細パターンが回路領域に混在し、密ピッチ部分と疎ピッチ部分があっても、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が位相シフトマスクのデザインルールにより制限されず、レイアウト面積の増加を従来よりも抑制することができる。また、実施例１よりもトランジスタ領域ＴＥ１の横方向寸法が（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）分狭いのでラッチフィードバック回路のレイアウトを小さくできる。
【実施例３】
【００５２】
次に、本発明の実施例３に係る多重露光フォトマスク及びそのレイアウト方法について、図面を参照して説明する。図１１はラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図、図１２はラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図である。本実施例では、最小寸法幅より比較的広い微細寸法幅であるゲートパターンの形成方法を変更している。
【００５３】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５４】
図１１に示すように、ラッチフィードバック回路１０に適用する位相シフトマスクでは、トランジスタ領域ＴＥ１に、ゲートパターン、位相シフタ、位相シフタとゲートの間隔Ｗｂの領域、及びそれ以外の遮光領域ＳＥ１が配置され、トランジスタ領域ＴＥ１の周囲の配線領域ＨＥ１に、遮光領域ＳＥ１が配置される。このため、ゲートレイヤの配線部分（破線表示）は遮蔽される。
【００５５】
最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ２）の一側面が位相シフタとゲートの間隔Ｗｂ分だけ位相シフタＩＳ１−２と離間配置され、一側面と相対向する他側面が位相シフタとゲートの間隔Ｗｂ分だけ位相シフタＩＳ２−２と離間配置される。なお、位相シフタとゲートの間隔Ｗｂ部分は、０°或いは１８０°の位相とは異なる位相である。
【００５６】
ここでは、最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ２）の両側に、位相シフタとゲートの間隔Ｗｂ分だけ離間配置される位相シフタを異なる位相シフタにしているが、同一の位相シフタにしてもよい。
【００５７】
図１２に示すように、ラッチフィードバック回路１０に適用するトリミングマスクでは、トランジスタ領域ＴＥ１が遮光領域ＳＥ２で遮光され、ゲートレイヤの配線部分がデータ領域となる。
【００５８】
上述したように、本実施例の多重露光フォトマスク及びそのレイアウト方法では、抽出されたラッチフィードバック回路１０に適用される位相シフトマスクでは、０°及び１８０°の一方の位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、及びＩＳ１−３が最小寸法幅のゲートパターンの一側面に設けられ、０°及び１８０°の他方の位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２が最小寸法幅のゲートパターンの一側面と相対向する他側面に設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−３、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置され、周囲を遮光領域ＳＥ１と接する。最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターンは、一側面が位相シフタとゲートの間隔Ｗｂ分だけ位相シフタＩＳ１−２と離間配置され、一側面と相対向する他側面が位相シフタとゲートの間隔Ｗｂ分だけ位相シフタＩＳ１−２と位相の異なる位相シフタＩＳ２−２と離間配置される。
【００５９】
このため、最小寸法幅パターンと最小寸法幅パターンよりもやや広い微細パターンが回路領域に混在し、密ピッチ部分と疎ピッチ部分があっても、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が位相シフトマスクのデザインルールにより制限されず、レイアウト面積の増加を従来よりも抑制することができる。
【実施例４】
【００６０】
次に、本発明の実施例４に係る多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法について、図面を参照して説明する。図１３はラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図である。本実施例では、ラッチフィードバック回路のトランジスタ領域にゲートコンタクトを設けている。
【００６１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６２】
図１３に示すように、ラッチフィードバック回路１０に適用するゲート位相シフトマスクでは、トランジスタ領域ＴＥ１に、ゲートパターン、位相シフタ、及びそれ以外の遮光領域ＳＥ１が配置され、トランジスタ領域ＴＥ１の周囲の配線領域ＨＥ１に、遮光領域ＳＥ１が配置される。このため、ゲートレイヤの配線部分（破線表示）は遮蔽される。そして、実施例１と異なり、トランジスタ領域ＴＥ１にゲートコンタクト部（１）及び（２）が設けられ、最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン部のトランジスタ領域ＴＥ１にゲートコンタクト部が設けられる。
【００６３】
ゲートコンタクト部（１）が設けられる位相シフタ部分は、位相シフタＩＳ１−２ａ及びＩＳ１−２ｂで分割配置され、その間（ゲートコンタクト部（１）の側面部）には、位相シフタが配置されない。ゲートコンタクト部（２）が設けられる位相シフタ部分は、位相シフタＩＳ１−３ａ及びＩＳ１−３ｂで分割配置され、その間（ゲートコンタクト部（２）の側面部）には、位相シフタが配置されない。
【００６４】
最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターン（ゲート長Ｌｇ２）の一側面には、位相シフタＩＳ１−２ａ及びＩＳ１−２ｂが設けられ、一側面と相対向する他側面には、同位相の位相シフタＩＳ１−３ａ及びＩＳ１−３ｂが設けられる。なお、ラッチフィードバック回路に適用するトリミングマスクは、トランジスタ領域ＴＥ１が遮光領域ＳＥ２となる。
【００６５】
次に、ラッチフィードバック回路のパターン配置について図１４を参照して説明する。図１４はラッチフィードバック回路のレイアウトを示す図である。ここでは、コンタクトまでの主なパターンを図示し、配線及びビア以降については省略している。
【００６６】
図１４に示すように、ラッチフィードバック回路のレイアウト３０ｂでは、ＮウエルＮＥ１領域の横方向寸法が実施例１よりも（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭い拡散領域ＳＤＧ１にＰｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ４が設けられ、ＰウエルＰＥ１領域の横方向寸法が実施例１よりも（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）寸法分狭い拡散領域ＳＤＧ２にはＮｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ４が設けられる。そして、実施例１とは異なり、トランジスタ領域ＴＥ１にゲートコンタクトであるコンタクトＧＣ３ａ、ＧＣ４ａ、及びＧＣ５が設けられる。
【００６７】
ゲートＧＬ３ａ及びＧＬ３ｂとゲートＧＬ２の間隔は、実施例１よりも｛（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）／２｝分狭く、ゲートＧＬ１ａとゲートＧＬ２の間隔は、実施例１よりも｛（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）／２｝分狭く配置される。コンタクトＣＨ２及びＣＨ１２とゲートＧＬ２の間隔は、実施例１よりも狭く配置される。コンタクトＧＣ３ａはＮウエルＮＥ１のフィールド領域上に設けられ、コンタクトＧＣ４ａ及びＧＣ５はＰウエルＰＥ１のフィールド領域上に設けられる。
【００６８】
次に、比較例としてのラッチフィードバック回路について、図１５を参照して説明する。図１５は比較のラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図である。
【００６９】
図１５に示すように、比較例では、すべてのトランジスタのゲートパターンは最小寸法幅で形成され、トランジスタ領域ＴＥ１にゲートコンタクト部Ａ乃至Ｃが形成される。すべてのトランジスタのゲートパターンを最小寸法幅で形成するために、すべてのゲートパターンの一側面には０°及び１８０°の一方の位相シフタが設けられ、一側面と相対向する他側面には０°及び１８０°の他方の位相シフタが設けられる。
【００７０】
ここでは、ゲートコンタクト部Ａ及びＢが設けられる位相シフタＩＳ２−２ａの形状は四角形状にすることが困難となり、位相シフタ凹凸部が発生する。このため、ゲートコンタクト部Ａの側面部分の位相シフタＩＳ２−２ａの位相シフタ幅とゲートコンタクト部Ｂの側面部分の位相シフタＩＳ２−２ａの位相シフタ幅は、他の部分よりも寸法が狭くなり、ゲートコンタクト部Ａを有するゲートパターンとゲートコンタクト部Ｂを有するゲートパターンは、ゲートレジストパターンが所定の最小寸法幅で形成されない。
【００７１】
上述したように、本実施例の多重露光フォトマスク及びそのレイアウト方法、多重露光フォトマスクを用いた半導体装置の製造方法では、ラッチフィードバック回路１０に適用される位相シフトマスクでは、０°及び１８０°の一方の位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２ａ、ＩＳ１−２ｂ、ＩＳ１−３ａ、及びＩＳ１−３ｂが最小寸法幅のゲートパターンの一側面に設けられ、０°及び１８０°の他方の位相シフタＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２が最小寸法幅のゲートパターンの一側面と相対向する他側面に設けられる。位相シフタＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２ａ、ＩＳ１−２ｂ、ＩＳ１−３ａ、ＩＳ１−３ｂ、ＩＳ２−１ａ、ＩＳ２−１ｂ、及びＩＳ２−２は、同一位相シフタ幅Ｗａで配置され、周囲を遮光領域ＳＥ１と接する。最小寸法幅より比較的広い微細寸法幅であるＰｃｈ  ＭＯＳトランジスタＰＴ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２を形成するゲートパターンの一側面には、位相シフタＩＳ１−２ａ及びＩＳ１−２ｂが設けられ、一側面と相対向する他側面には、同位相の位相シフタＩＳ１−３ａ及びＩＳ１−３ｂが設けられる。
【００７２】
このため、最小寸法幅パターンと最小寸法幅パターンよりもやや広い微細パターンが回路領域に混在し、密ピッチ部分と疎ピッチ部分があっても、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が位相シフトマスクのデザインルールにより制限されず、レイアウト面積の増加を従来よりも抑制することができる。また、実施例１よりもトランジスタ領域ＴＥ１の横方向寸法が（ゲート長Ｌｇ１１−ゲート長Ｌｇ２）分狭いのでラッチフィードバック回路のレイアウトを小さくできる。更に、トランジスタ領域ＴＥ１にゲートコンタクトを適宜配置しているので、実施例２よりもラッチフィードバック回路のレイアウトの配線を含めた配置を容易化できる。
【実施例５】
【００７３】
次に、本発明の実施例５に係る多重露光フォトマスク及びそのレイアウト方法について、図面を参照して説明する。図１６は配線形成方法を示すフローチャート、図１７は配線部の位相シフトマスクを示す平面図である。本実施例ではシステムＬＳＩの配線領域の信号配線の間に電源配線を設けている。
【００７４】
システムＬＳＩの配線部の配線形成方法では、図１６に示すように、まず、システムＬＳＩの配線レイヤを抽出する。ここでは、例えば１層目配線を抽出する（ステップＳ１１）。
【００７５】
次に、１層目配線パターンが回路部或いは配線部に設けられているかの判定を行う。ここで、回路部とは、トランジスタなどの能動素子や抵抗などの受動素子が設けられた領域を言い、配線部とは、回路部間の電気的接続を行う複数の信号配線や電源を供給する電源配線などが設けられた領域を言う（ステップＳ１２）。
【００７６】
続いて、配線部を選択し、配線部の信号配線がカップリング防止を必要しているかの判定を行う。ここで言うカップリングとは、信号を伝送する複数の配線が隣接配置された場合に発生する相互作用をさす。例えば、メモリのＢｉｔ線間の間隔や高速の複数の信号配線の間隔が狭くなったりした場合に発生する。なお、回路部が選択された場合、及びカップリング防止が不要な場合には作業を終了する（ステップＳ１３）。
【００７７】
そして、カップリング防止が必要と判断された場合、新たに電源配線を信号配線の間に配置する。電源配線は所定の電位に設定されるので、隣接する信号配線に伝送される信号の相互作用を大幅に低減するシールド配線として機能する（ステップＳ１４）。
【００７８】
次に、信号配線及び電源配線の両側面に位相シフタを配置する。ここでは、電源配線を通常の電源線として用いるので、信号配線を最小寸法幅とし、電源配線を最小寸法幅よりも比較的広い微細寸法幅としている（ステップＳ１５）。
【００７９】
続いて、２重露光法に用いる位相シフトマスクを作成する。図１７に示すように、システムＬＳＩの配線部４０に対応する部分の位相シフトマスクでは、信号配線ＳＧ１乃至３（信号配線パターン）、電源配線ＳＬ１乃至４（電源配線パターン）、位相シフタＩＳ１ａ乃至ｄ、及び位相シフタＩＳ２ａ乃至ｄが設けられる。信号配線ＳＧ１乃至３は、最小寸法幅で形成され、電源配線ＳＬ１乃至４は最小寸法幅よりも比較的広い微細寸法幅で形成される。
【００８０】
信号配線ＳＧ１乃至３の一側面に配置される位相シフタと一側面と相対向する他側面に配置される位相シフタとは位相が異なる。電源配線ＳＬ１乃至４の一側面に配置される位相シフタと一側面と相対向する他側面に配置される位相シフタとは位相が同じである。位相シフタＩＳ１ａ乃至ｄは同位相で、例えば０°の位相シフタであり、位相シフタＩＳ２ａ乃至ｄは同位相で、例えば１８０°の位相シフタである。
【００８１】
電源配線ＳＬ１は、一側面に位相シフタＩＳ１ａが設けられ、一側面と相対向する他側面に同位相の位相シフタＩＳ１ｂが設けられる。信号配線ＳＧ１は、一側面に位相シフタＩＳ１ｂが設けられ、一側面と相対向する他側面に異なる位相の位相シフタＩＳ２ａが設けられる。電源配線ＳＬ２は、一側面に位相シフタＩＳ２ａが設けられ、一側面と相対向する他側面に同位相の位相シフタＩＳ２ｂが設けられる。信号配線ＳＧ２は、一側面に位相シフタＩＳ２ｂが設けられ、一側面と相対向する他側面に位相の異なる位相シフタＩＳ１ｃが設けられる。電源配線ＳＬ３は、一側面に位相シフタＩＳ１ｃが設けられ、一側面と相対向する他側面に同位相の位相シフタＩＳ１ｄが設けられる。信号配線ＳＧ３は、一側面に位相シフタＩＳ１ｄが設けられ、一側面と相対向する他側面に位相の異なる位相シフタＩＳ２ｃが設けられる。電源配線ＳＬ４は、一側面にの位相シフタＩＳ２ｃが設けられ、一側面と相対向する他側面に同位相の位相シフタＩＳ２ｄが設けられる。
【００８２】
位相シフタＩＳ１ａ乃至ｄ及び位相シフタＩＳ２ａ乃至ｄは、同一位相シフタ幅で配置される。なお、位相シフタ幅は最小寸法幅の配線パターンを形成するために選択された寸法であり、位相シフタ幅を変更した場合、所望のレジストパターンが得られなくなり、寸法が狭くなったり、広くなったりする。また、０°の位相シフタ幅を１８０°の位相シフタ幅と変えたとき、最悪の場合、レジストパターンが消失する。また、電源配線ＳＬ１乃至４の両側面には、同一位相の０°或いは１８０°の位相シフタを用いているが、電源配線ＳＬ１乃至４の寸法幅が最小寸法幅より比較的広い微細寸法幅であるので露光及び現像後でのレジスト寸法は所定のレジスト幅に形成される（ステップＳ１６）。
【００８３】
ここでは、電源配線の寸法幅を信号配線よりも広くしているが、電源配線の寸法幅を信号配線よりも狭くしてもよい。その場合、電源配線はシールド配線としてのみ機能し、電源配線の両側面に位相の異なる位相シフタを配置し、信号配線の両側面に同一位相の位相シフタを配置する。２重露光法に用いる配線部４０の通常マスクでは、すべて遮光領域となる。なお、２重露光法を１層目配線パターンの形成に適用しているが、２層目以降の配線にも適用することができる。
【００８４】
上述したように、本実施例の多重露光フォトマスク及びそのレイアウト方法では、システムＬＳＩの配線部の配線がカップリング防止を必要しているかの判定が行われ、カップリング防止が必要と判断された場合、新たに電源配線が信号配線の間に配置される。２重露光法に使用されるシステムＬＳＩの配線部４０に対応する部分の位相シフトマスクでは、信号配線ＳＧ１乃至３（信号配線パターン）、電源配線ＳＬ１乃至４（電源配線パターン）、位相シフタＩＳ１ａ乃至ｄ、及び位相シフタＩＳ２ａ乃至ｄが設けられる。信号配線ＳＧ１乃至３は、最小寸法幅で形成され、電源配線ＳＬ１乃至４は最小寸法幅よりも比較的広い微細寸法幅で形成される。信号配線ＳＧ１乃至３は、一側面に位相シフタが設けられ、一側面と相対向する他側面に位相の異なる位相シフタが設けられる。電源配線ＳＬ１乃至４は、両側面に同一位相の位相シフタが設けられる。位相シフタＩＳ１ａ乃至ｄ及び位相シフタＩＳ２ａ乃至ｄは、同一位相シフタ幅で配置される。
【００８５】
このため、最小寸法幅パターンと最小寸法幅パターンよりもやや広い微細パターンが配線部に混在しても、位相シフトマスクを用いて形成される微細パターンの間のスペースや微細パターンの形状が位相シフトマスクのデザインルールにより制限されず、レイアウト面積の増加を従来よりも抑制することができる。
【００８６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００８７】
例えば、実施例では、１つの位相シフトマスクと１つの通常マスクを用いた２重露光法を用いているが、必ずしもこれに限定されるものではなく、例えば２つの異なる位相シフトマスクと１つの通常マスクを用いた３重露光法などの多重露光法を適用してもよい。また、実施例５では、１層目配線に適用しているが２層目以上の配線に適用してもよい。
【００８８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の寸法幅を有し、一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面に０°或いは１８０°の第３の位相シフタが所定の間隔離間して配置され、前記一側面と相対向する他側面に０°或いは１８０°の第４の位相シフタが前記所定の間隔離間して配置される第２のパターンとを有する第１のフォトマスクと、前記第１及び第２のパターンをマスクする遮光領域を有する第２のフォトマスクとを具備する多重露光フォトマスク。
【００８９】
（付記２）  第１の寸法幅を有し、一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面に０°或いは１８０°の第３の位相シフタが設けられ、前記一側面と相対向する他側面に前記第３の位相シフタと同位相の第４の位相シフタが設けられる第２のパターンとを有する第１のフォトマスクと、前記第１及び第２のパターンをマスクする遮光領域を有する第２のフォトマスクと、を具備し、前記第１及び第２のフォトマスクはげーと、配線、或いは拡散領域のフォトレジスト形成用に用いられる多重露光フォトマスク。
【００９０】
（付記３）  一側面にゲートコンタクト部が設けられ、前記ゲートコンタクト部を除く領域が第１の寸法幅を有し、前記ゲートコンタクト部を除く一側面に０°及び１８０°の一方の第１の位相シフタが設けられ、前記一側面と相対向する他側面に０°及び１８０°の他方の第２の位相シフタが設けられる第１のパターンと、前記第１の寸法幅よりも広い第２の寸法幅を有し、一側面が前記第１の位相シフタと接し、前記一側面と相対向する他側面に前記第１の位相シフタと同位相の第３の位相シフタが設けられる第２のパターンとを有する第１のフォトマスクと、前記第１及び第２のパターンをマスクする遮光領域を有する第２のフォトマスクとを具備する多重露光フォトマスク。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係る位相シフトマスク及びトリミングマスクの設計方法を示すフローチャート。
【図２】本発明の実施例１に係るラッチフィードバック回路を示す回路図。
【図３】本発明の実施例１に係るラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図。
【図４】本発明の実施例１に係るラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図。
【図５】本発明の実施例１に係るラッチフィードバック回路のゲートフォトレジストパターンを示す平面図。
【図６】本発明の実施例１に係るラッチフィードバック回路のレイアウトを示す図。
【図７】本発明の実施例２に係るラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図。
【図８】本発明の実施例２に係るラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図。
【図９】本発明の実施例２に係るラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図。
【図１０】本発明の実施例２に係るラッチフィードバック回路のレイアウトを示す図。
【図１１】本発明の実施例３に係るラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図。
【図１２】本発明の実施例３に係るラッチフィードバック回路に適用されるゲートトリミングマスクを示す平面図。
【図１３】本発明の実施例４に係るラッチフィードバック回路に適用されるゲート位相シフトマスクを示す平面図。
【図１４】本発明の実施例４に係るラッチフィードバック回路のレイアウトを示す図。
【図１５】本発明の実施例４に係る比較のゲート位相シフトマスクを示す平面図。
【図１６】本発明の実施例５に係る配線形成方法を示すフローチャート。
【図１７】本発明の実施例５に係る配線部の位相シフトマスクを示す平面図。
【符号の説明】
【００９２】
１  インバータ
２  クロックドインバータ
３  トランスファーゲート
１０  ラッチフィードバック回路
３０、３０ａ、３０ｂ  ラッチフィードバック回路のレイアウト
４０  配線部
ＣＨ１〜４、ＣＨ１１〜１４、ＧＣ１〜６、ＧＣ３ａ、ＧＣ４ａ、ＮＳＣ１、ＰＳＣ１  コンタクト
ＧＬ１、ＧＬ１ａ、ＧＬ２、ＧＬ２ａ、ＧＬ３ａ、ＧＬ３ｂ、ＧＬ４ａ、ＧＬ４ｂ  ゲート
ＨＥ１  配線領域
ＩＮ  入力信号
ＩＳ１−１ａ、ＩＳ１−１ｂ、ＩＳ１−２、ＩＳ１−２ａ、ＩＳ１−２ｂ、ＩＳ１−３、ＩＳ１−３ａ、ＩＳ１−３ｂ、ＩＳ１ａ〜ｄ、ＩＳ２−１ａ、ＩＳ２−１ｂ、ＩＳ２−２、ＩＳ２−２ａ、ＩＳ２ａ〜ｄ  位相シフタ
Ｌｇ１、Ｌｇ２、Ｌｇ１１  ゲート長
ＮＥ１  Ｎウエル
ＮＴ１〜４  Ｎｃｈ  ＭＯＳトランジスタ
Ｏｕｔ  出力信号
ＰＥ１  Ｐウエル
ＰＴ１〜４  Ｐｃｈ  ＭＯＳトランジスタ
ＳＥ１、ＳＥ２  遮光領域
ＳＤＧ１、ＳＤＧ２  拡散領域
ＳＧ１〜３  信号配線
ＳＬ１〜４  電源配線
ＴＥ１  トランジスタ領域
Ｗ１、Ｗ２  レジスト寸法
Ｗａ  位相シフタ幅
Ｗｂ  位相シフタとゲートの間隔
ＷＮ、ＷＰ  クロック信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
2008083391.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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