(57)【要約】【課題】極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型トランジスタの素子特性の特性を改善を実現するも、ｐ型トランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高いＣＭＯＳトランジスタを実現する。【解決手段】第１のポケット領域となるｐ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ａの下方においてソース側とドレイン側とで離間するような不純物種及び注入条件を用いる。一方、第２のポケット領域となるｎ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ｂの下方においてソース側とドレイン側とで繋がるような不純物種及び注入条件を用いる。そして、ポリゲートストレス技術を実行する。【選択図】図５−２
2008091425.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域の上方に第１のゲート電極を有するｎチャネル型トランジスタと、第２の半導体領域の上方に第２のゲート電極を有するｐチャネル型トランジスタとを備えた半導体装置であって、
前記ｎチャネル型トランジスタは、前記第１の半導体領域における前記第１のゲート電極下に相当する第１のチャネル領域の深さ方向に圧縮歪が導入されており、
前記ｐチャネル型トランジスタは、前記第２の半導体領域における前記第２のゲート電極下に相当する第２のチャネル領域の深さ方向に圧縮歪を緩和する残留欠陥領域が一体形成されていることを特徴とする半導体装置。
【請求項２】
前記ｎチャネル型トランジスタは、前記第２のチャネル領域に、圧縮歪を付加する一対の残留欠陥領域が互いに離間して形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐチャネル型トランジスタの前記残留欠陥領域は、前記第２の半導体領域にｎ型不純物が導入されてなる第２のポケット領域であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記ｎチャネル型トランジスタの形成領域である第１の半導体領域の上方に第１のゲート電極を、前記ｐチャネル型トランジスタの形成領域である第２の半導体領域の上方に第２のゲート電極をそれぞれ形成する工程と、
前記第１のゲート電極の少なくとも上部をアモルファス化する工程と、
前記第２の半導体領域における前記第２のゲート電極下において、少なくとも前記第２のゲート電極の下面を囲む一連領域をアモルファス化する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、被覆膜を形成する工程と、
前記被覆膜が形成された状態で熱処理し、前記第１のゲート電極のアモルファス化された部分と、前記第２の半導体領域のアモルファス化された部分とを結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記第２の半導体領域の前記一連領域をアモルファス化する工程の前又は後に、
前記第１の半導体領域における前記第１のゲート電極下において、互いに離間するように一対の領域をアモルファス化する工程を更に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相補型の半導体装置及びその製造方法に関し、例えば４５ｎｍノード以降の世代における微細なＣＭＯＳトランジスタを主な対象とする。
【背景技術】
【０００２】
シリコンを用いたＣＭＯＳデバイス技術の発展は、現在のエレクトロニクス産業を支えてきており、更なるパフォーマンス向上のため、今なお、これまでを上回るペースで微細化が進められている。テクノロジノードで表されるＣＭＯＳデバイスにおける世代は、現在、６５ｎｍノードの量産が開始されており、開発段階では、その中心を４５ｎｍノードへと移しつつある。このように世代が進み微細化が進むにつれて、ＭＯＳトランジスタのゲート長は世代を表すハーフピッチサイズより更に小さなサイズである３５ｎｍ（６５ｎｍノード）、２５ｎｍ（４５ｎｍノード）と縮小されてゆき、ＭＯＳトランジスタの動作物理的限界へと急速に近づきつつある。
【０００３】
このように微細化が進行すると、もはや単純なるゲート長のスケーリングだけではＣＭＯＳデバイス特性、ひいては回路特性は向上せず、逆に急激に劣化を来す。図６に、オフ電流Ｉoffを一定としたスケーリングにおける回路特性の変化をシミュレーションにより見積もった結果を示す。ゲート長が４０ｎｍ程度以下の領域においては、遅延時間が増大することが判る。これは、ＭＯＳトランジスタの有する全抵抗に対する寄生抵抗の占める割合が大きくなり、チャネル抵抗と同程度となることにより、寄生抵抗の影響が無視できないことが大きな原因である。しかし、チップサイズの縮小等を考えた時、世代とともにデバイスサイズを縮小してゆくことは必要不可欠である。
【０００４】
以上の背景より、ゲート長のスケーリング時に更なるトランジスタ特性向上技術として所謂テクノロジブースターが導入され始めてきている。そのうち、最も有望な技術として開発が進められているものに、歪シリコン技術が挙げられる。これは、ＣＭＯＳトランジスタのチャネル領域に歪を印加することにより、キャリアの移動度を向上させ、トランジスタ特性を向上させる技術である。チャネル領域への歪導入方法としては、ソース／ドレイン領域にシリコンと格子定数の異なる物質を埋め込む手法や、特許文献１のようにゲート絶縁膜の形成条件を調節することにより歪を制御する手法等が開発されている。現在では、歪シリコン技術は、低コストによる特性改善技術として必要不可欠なものになってきており、更なるＣＭＯＳトランジスタの特性改善のために、歪シリコン技術を向上させることが重要である。
【特許文献１】特開２００３−４５９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、前者の手法ではｎ型及びｐ型ＭＯＳトランジスタ毎に異なる物質及び条件でエピタキシャル成長する必要があり、後者の手法ではｎ型及びｐ型ＭＯＳトランジスタ毎に膜材料や積層数を変えて形成する必要がある。即ちこれらの場合、工程数の増加、しかも複雑で手間のかかる工程が付加されるという問題がある。更には、このような工程数の増加を招いて歪を制御しようとしても、ｎ型及びｐ型ＭＯＳトランジスタに適した歪を効果的に導入することは困難である。
【０００６】
そこで、多結晶シリコン膜からなるゲート電極の形成後にこれを覆う被覆膜を形成し、ゲート電極の堆積膨張を利用して、ゲート電極からチャネル領域のチャネル長に垂直な方向（深さ方向）に圧縮歪を加える手法（ポリゲートストレス技術）が研究されている。以下、このポリゲートストレス技術の概要を示す。
【０００７】
テクノロジブースターとして歪シリコンチャネルを用いる場合、歪の効果を端的に示す指標として、図１に示すシリコン（Ｓｉ）のバルク及び（００１）面反転層におけるピエゾ抵抗係数が挙げられる。図１において、正符号は、引っ張り歪を印加した場合に抵抗値が低下する（素子特性が向上する）ことを意味している。同じストレスを印加した時の抵抗変化に対する感度は、ピエゾ抵抗係数の絶対値で表され、これが大きいほど感度が高く、従ってより効果的であるということが言える。
【０００８】
図１から判るように、ｎ型ＭＯＳトランジスタにおいては、チャネル領域に深さ方向に圧縮ストレスを加えることにより、チャネル領域に圧縮歪が生じる。この圧縮歪により、ｎ型ＭＯＳトランジスタの移動度が向上する。通常、ｎ型ＭＯＳトランジスタに対しては、引っ張り応力を有するコンタクトエッチストッパ膜をトランジスタ形成後に堆積し、チャネル長方向に引っ張りストレスを印加して特性向上を図る手法が広く用いられているが、これに加えて、チャネル領域の深さ方向に圧縮ストレスを印加することにより、更なる特性改善が期待できる。
【０００９】
図２に、ポリゲートストレス技術の概要を説明するための模式図を示す。
ｎ型ＭＯＳトランジスタについては、先ず、ソース／ドレイン領域１０１を形成するための不純物のイオン注入を行う前に、ゲート電極１０２の上部に所定の元素を導入してゲート電極１０２の上部１０２ａをアモルファス化する。そして、上記した不純物のイオン注入を行った後、このゲート電極１０２を覆うように被覆膜１０３を形成してアニール処理を行う。このアニール処理により、不純物が活性化されてソース／ドレイン領域１０１が形成されるとともに、ゲート電極１０２のアモルファス化部分である上部１０２ａが結晶化する。この結晶化時において、ゲート電極１０２が被覆膜で抑えられた状態でゲート電極１０２が結晶化により堆積膨張し、チャネル領域の深さ方向に圧縮ストレスが印加され、圧縮歪（矢印Ａで示す）が生じる。この手法は、特に複雑な工程を付加することなく簡便に、チャネル領域の深さ方向に圧縮歪を導入することが可能となる。
【００１０】
しかしながら、ポリゲートストレス技術により、ｎ型ＭＯＳトランジスタの素子特性は向上する反面、当該圧縮歪はｐ型ＭＯＳトランジスタに対しては逆の作用をもたらし、素子特性を劣化させる。これは、ｐ型ＭＯＳトランジスタ側もソース・ドレイン領域形成時にゲート電極上部が若干アモルファス化されるのを防げないこと、また、不純物が大量にｐ型ＭＯＳトランジスタゲート電極に導入されることに起因する、ｐ型ＭＯＳトランジスタゲート電極の堆積膨張が生じるためであり、即ち、ＣＭＯＳトランジスタにおいて、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとで作り分けすることなしに、当該圧縮歪の導入技術を適用すると、ｐ型ＭＯＳトランジスタの素子特性を劣化させるという問題がある。
【００１１】
ここで、ｐ型ＭＯＳトランジスタの素子特性の劣化を防止するため、ｎ型ＭＯＳトランジスタにのみポリゲートストレス技術を適用すべく作り分けを行うことが考えられる。具体的には、図２のように、全面に形成した被覆膜１０３について、リソグラフィー及びエッチング技術によりｐ型ＭＯＳトランジスタ側を除去し、ｎ型ＭＯＳトランジスタ側のみに被覆膜１０３を残す。この状態で上記のアニール処理を行うことになる。ところがこの場合、当然に工程数の増加を招き、リソグラフィー技術によるマスク形成のために製造コストが上昇する。しかもこの場合、ｐ型ＭＯＳトランジスタ側への圧縮歪の防止が不十分となるきらいがあるという問題がある。
【００１２】
本発明は、上記の課題に鑑みてなされたものであり、極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型トランジスタの素子特性の改善を実現するも、ｐ型トランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高い相補型の半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、第１の半導体領域の上方に第１のゲート電極を有するｎチャネル型トランジスタと、第２の半導体領域の上方に第２のゲート電極を有するｐチャネル型トランジスタとを備えた半導体装置であって、前記ｎチャネル型トランジスタは、前記第１の半導体領域における前記第１のゲート電極下に相当する第１のチャネル領域の深さ方向に圧縮歪が導入されており、前記ｐチャネル型トランジスタは、前記第２の半導体領域における前記第２のゲート電極下に相当する第２のチャネル領域の深さ方向に圧縮歪を緩和する残留欠陥領域が一体形成されている。
【００１４】
本発明の半導体装置の製造方法は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた半導体装置の製造方法であって、前記ｎチャネル型トランジスタの形成領域である第１の半導体領域の上方に第１のゲート電極を、前記ｐチャネル型トランジスタの形成領域である第２の半導体領域の上方に第２のゲート電極をそれぞれ形成する工程と、前記第１のゲート電極の少なくとも上部をアモルファス化する工程と、前記第２の半導体領域における前記第２のゲート電極下において、少なくとも前記第２のゲート電極の下面を囲む一連領域をアモルファス化する工程と、前記第１のゲート電極及び前記第２のゲート電極を覆うように、被覆膜を形成する工程と、前記被覆膜が形成された状態で熱処理し、前記第１のゲート電極のアモルファス化された部分と、前記第２の半導体領域のアモルファス化された部分とを結晶化する工程とを含む。
【発明の効果】
【００１５】
本発明によれば、極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型トランジスタの素子特性の改善を実現するも、ｐ型トランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高い相補型の半導体装置が実現される。
【発明を実施するための最良の形態】
【００１６】
−本発明の基本骨子−
本発明者は、極めて簡易にｎ型トランジスタの素子特性を向上させることのできるポリゲートストレス技術を前提として、ｐ型トランジスタの特性劣化を可及的に防止するべく鋭意検討した。その結果、ポリゲートストレス技術の過程において、ｐ型トランジスタの半導体領域のチャネル領域に積極的にアモルファス化部位を形成することに想到した。
【００１７】
図３は、本発明の主要な技術的着想を説明するための図である。
本発明者は、シリコン半導体基板にゲート長の異なるゲート電極を形成し、イオン注入によりチャネル領域の一部をアモルファス化する実験を行った。図３（ａ）が大ゲート長（１００ｎｍ程度）にゲート電極を形成した場合のＴＥＭによる写真、図３（ｂ）が図３（ａ）の構造物を模式的に示す断面図である。一方、図３（ｃ）が小ゲート長（３０ｎｍ程度）にゲート電極を形成した場合のＴＥＭによる写真、図３（ｄ）が図３（ｃ）の構造物を模式的に示す断面図である。
【００１８】
図３（ａ），（ｂ）の構造物Ａでは、ゲート電極１１２をマスクとしてシリコン半導体基板１２１にＧｅをイオン注入したところ、ゲート電極１１２の両側におけるシリコン半導体基板１２１の表層には、一対のアモルファス領域１１３，１１４が形成された。一対のアモルファス領域１１３，１１４は、ゲート電極１１２のゲート長が大きいためにゲート電極１１２の下方で離間する状態に形成された。
【００１９】
一方、図３（ｃ），（ｄ）の構造物Ｂでは、ゲート電極１２２をマスクとしてシリコン半導体基板１２１にＧｅをイオン注入したところ、ゲート電極１２２の両側におけるシリコン半導体基板１２１の表層には、一対のアモルファス領域１２３，１２４が形成された。一対のアモルファス領域１２３，１２４は、ゲート電極１２２のゲート長が小さいためにゲート電極１２２の下方で繋がって一体化し、ゲート電極１２２の下面を囲む一連領域として形成された。
【００２０】
上記のように形成された各構造物Ａ，Ｂについて、ポリゲートストレス技術を適用し、
ゲート電極１１２，１２２の上部をアモルファス化した後に被覆膜で覆い、アニール処理をすることにより、チャネル領域に導入された歪について調べた。その結果を以下の表１に示す。ここで、チャネル長（ゲート長）方向をｘ方向、チャネル長に垂直な方向をｙ方向とし、正符号が引張歪、負符号が圧縮歪を示す。ここでは、図３（ａ），（ｃ）におけるポイント１（ゲート電極１１２，１２２の直下の部位），ポイント２（ゲート電極１１２，１２２の下方（ポイント１よりも深い部位）），ポイント３（ゲート電極１１２，１２２に隣接する表面部位）の位置で応力を調べた。
【００２１】
【表１】
2008091425.tif 000003
【００２２】
表１に示すように、構造物Ａでは、チャネル領域に相当するポイント１及びその下方のポイント２において、ｙ方向に大きな圧縮歪が、ｘ方向に引張歪がそれぞれ確認された。これに対して、構造物Ｂでは、チャネル領域に相当するポイント１及びその下方のポイント２において、ｙ方向に構造物Ａにおけるｙ方向の圧縮歪よりも絶対値の小さい引張歪が、ｘ方向に構造物Ａにおけるｘ方向の引張歪よりも絶対値の小さい引張歪がそれぞれ確認された。
【００２３】
このことは、ポリゲートストレス技術を採用する場合、チャネル領域にゲート電極の下方で互いに離間するように一対のアモルファス領域を形成する（或いは、チャネル領域のゲート電極の下方部分でアモルファス領域を形成しない）ことにより、ゲート電極の結晶化時の熱膨張で当該ゲート電極からチャネル領域のチャネル長に垂直な方向へ大きな圧縮歪が導入されることを意味する。一方、チャネル領域にゲート電極の下方で当該ゲート電極の下面を囲む一連のアモルファス領域を一体形成することにより、ゲート電極の結晶化時の熱膨張で当該ゲート電極からチャネル領域のチャネル長に垂直な方向へ圧縮ストレスが印加される際に、チャネル長に垂直な方向に生じる圧縮歪が緩和されることを意味する。このように、チャネル領域におけるアモルファス領域の形成状態を制御することにより、チャネル領域に導入される歪を自在に制御することができる。
【００２４】
従って、前者の構造（例えば構造物Ａ）をｎ型ＭＯＳトランジスタに採用することにより、チャネル領域のチャネル長に垂直な方向への圧縮歪が高まり、素子特性を向上させることができる。一方、後者の構造（例えば構造物Ｂ）をｐ型ＭＯＳトランジスタに採用することにより、チャネル領域のチャネル長に垂直な方向への圧縮歪が低下し、素子特性の劣化を抑止することができる。なお、ｎ型ＭＯＳトランジスタについては、チャネル領域の少なくともゲート電極の下方の部位でアモルファス化されていなければ良いことを考慮し、特に一対のアモルファス領域を形成しない構成も採用できる。
【００２５】
本発明では、当該構造（例えば構造物Ａ，Ｂ）を採用し、当該構造を形成した後、ポリゲートストレス技術を行う。このとき、アニール処理により、ゲート電極上部のアモルファス部分の結晶化と共に、チャネル領域のアモルファス領域を結晶化する。チャネル領域では、当該アニール処理により、アモルファス−結晶界面領域が残留欠陥領域となる。このとき、ｎ型ＭＯＳトランジスタでは、チャネル領域に対して深さ方向に大きな圧縮歪が導入された状態となるとともに、ｐＭＯＳトランジスタでは、チャネル領域に対して深さ方向に所望の圧縮歪が十分に緩和された状態となる。
【００２６】
更に本発明では、上記の事実に鑑みて、当該構造（例えば構造物Ａ，Ｂ）を採用するにあたり、更に工程数を減少させる観点から、半導体領域（シリコン半導体基板）に形成するポケット領域を利用し、当該ポケット領域を上記のアモルファス領域として兼用することを提案する。
【００２７】
詳細には、ｎ型ＭＯＳトランジスタのエクステンション領域及びポケット領域を形成するための不純物導入時において、特に、ポケット領域となるｐ型不純物のイオン注入により形成されるアモルファス領域が、ゲート電極の下方においてソース側とドレイン側とで繋がらないような不純物種及び注入条件を用いる。現在のｎ型ＭＯＳトランジスタにおいては、ポケット領域形成時にイオン注入する不純物のプロファイルをより急峻にするために、当該不純物としてインジウム（Ｉｎ）等の比較的重い元素が用いられるが、このように重い元素を注入すると、低ドーズ量（１０13／ｃｍ2台の後半）でも容易にアモルファス化してしまう。これを避けるために、ポケット領域となるｐ型不純物のイオン注入時には、チャネル領域のゲート電極の下方の部位がアモルファス化されない程度のドーズ量とするか、あるいは、ホウ素（Ｂ）等の比較的軽い元素を不純物種として用いる。
【００２８】
一方、ｐ型ＭＯＳトランジスタのエクステンション領域及びポケット領域を形成するための不純物導入時において、ｎ型ＭＯＳトランジスタとは反対に、アンチモン（Ｓｂ）等の比較的重い元素を用いてチャネル領域をアモルファス化するようにして、ソース側とドレイン側とでアモルファス領域がゲート電極の下方で繋がるような不純物種及び注入条件を用いる。または、ゲルマニウム（Ｇｅ）又はシリコン（Ｓｉ）等を用いてプリアモルファス化注入を行っても良い。ここで、明確にアモルファス領域を形成しなくとも、イオン注入によって生じる所謂エンド・オブ・レンジ（end-of-range：EOR）欠陥が残留するような形にしても良い。ｐ型ＭＯＳトランジスタのゲート電極の下方における一体化されたアモルファス領域の様子は、図４のようにＴＥＭによる観察より容易に確認することができる。
【００２９】
−本発明を適用した具体的な実施形態−
以下、上述した本発明の基本骨子を踏まえ、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。本実施形態では、ＣＭＯＳトランジスタの構成をその製造方法と共に説明する。
図５−１及び図５−２は、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００３０】
先ず、図５−１（ａ）に示すように、ｎＭＯＳ領域には、ｐウェル１８ａ、ゲート絶縁膜１２を介してパターン形成された多結晶シリコン膜１３ａを、ｐＭＯＳ領域には、ｎウェル１８ｂ、ゲート絶縁膜１２を介してパターン形成された多結晶シリコン膜１３ｂをそれぞれ形成する。
【００３１】
詳細には、先ずシリコン半導体基板１０を用意し、シリコン半導体基板１０の素子分離領域に素子分離構造、例えば素子分離領域に形成した溝内を絶縁物で埋設してなるＳＴＩ（Shallow Trench Isolation）法等により素子分離構造１１を形成し、シリコン半導体基板１０上で活性領域を画定する。ここで、当該活性領域として、ｎ型ＭＯＳトランジスタの形成領域（ｎＭＯＳ領域）と、ｐ型ＭＯＳトランジスタの形成領域（ｐＭＯＳ領域）とが画定される。
【００３２】
次に、ｎＭＯＳ領域とｐＭＯＳ領域とで不純物を打ち分ける。
ｎＭＯＳ領域には、ｐ型不純物、例えばホウ素（Ｂ）を、加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
一方、ｐＭＯＳ領域には、ｎ型不純物、例えばリン（Ｐ）を、加速エネルギー３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
その後、アニール処理を行い、イオン注入された各不純物を活性化し、ｎＭＯＳ領域にはｐウェル１８ａを、ｐＭＯＳ領域にはｎウェル１８ｂをそれぞれ形成する。
【００３３】
次に、ｎＭＯＳ領域とｐＭＯＳ領域の各表面を覆う薄い（膜厚１０ｎｍ程度）の酸化膜（不図示）を除去した後、例えば熱酸化法によりｎＭＯＳ領域とｐＭＯＳ領域の各表面にゲート絶縁膜１２を膜厚１．５ｎｍ程度に形成する。
【００３４】
次に、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に、例えばＣＶＤ法により多結晶シリコン膜を膜厚７０ｎｍ程度に堆積する。
そして、多結晶シリコン膜のｎＭＯＳ領域の部分には、ｎ型不純物、例えばリン（Ｐ+）を、ドーズ量５×１０15／ｃｍ2だけイオン注入する。
一方、多結晶シリコン膜のｐＭＯＳ領域の部分には、ｐ型不純物、例えばホウ素（Ｂ+）を、ドーズ量５×１０15／ｃｍ2だけイオン注入する。
その後、この多結晶シリコン膜及びゲート絶縁膜１２をｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれで電極形状にパターニングし、ｎＭＯＳ領域では多結晶シリコン膜１３ａ、ｐＭＯＳ領域では多結晶シリコン膜１３ｂとする。
【００３５】
続いて、図５−１（ｂ）に示すように、ｎＭＯＳ領域に、一対の第１のエクステンション領域となるイオン注入と、一対の第１のポケット領域となるイオン注入とを順次行う。
詳細には、先ず、リソグラフィーによりｐＭＯＳ領域のみを覆いｎＭＯＳ領域を露出させるレジストマスク２０ａを形成する。そして、ｎＭＯＳ領域のみに、一対の第１のエクステンション領域となるｎ型不純物、例えば砒素（Ａｓ）を、加速エネルギー２ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。図５−１（ｂ）には、多結晶シリコン膜１３ａの両側におけるシリコン半導体基板１０の表層の、イオン注入された部位を一対の第１のエクステンション注入領域１４ａとして示す。
【００３６】
次に、引き続きレジストマスク２０ａを用い、ｎＭＯＳ領域のみに、一対の第１のポケット領域となるｐ型不純物をイオン注入する。このとき、第１のポケット領域となるｐ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ａの下方においてソース側とドレイン側とで繋がらない（離間する）ような不純物種及び注入条件を用いる。ここでは例えば、ｐ型不純物としてインジウム（Ｉｎ）等に比べて軽い元素であるホウ素（Ｂ）を用い、加速エネルギー５ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。図５−１（ｂ）には、シリコン半導体基板１０の表層にイオン注入されて互いに離間するように形成されたアモルファス領域を、一対の第１のポケット注入領域１５ａとして示す。なお、第１のポケット領域となるイオン注入の注入条件として、チャネル領域の多結晶シリコン膜１３ａの下方の部位がアモルファス化されない程度のドーズ量で、所定のｐ型不純物をイオン注入しても良い。
【００３７】
続いて、図５−１（ｃ）に示すように、ｐＭＯＳ領域に、一対の第２のエクステンション領域となるイオン注入と、一対の第２のポケット領域となるイオン注入とを順次行う。
詳細には、先ず、レジストマスク２０ａを灰化処理等により除去した後、リソグラフィーによりｎＭＯＳ領域のみを覆いｐＭＯＳ領域を露出させるレジストマスク２０ｂを形成する。そして、ｐＭＯＳ領域のみに、一対の第２のエクステンション領域となるｐ型不純物、例えばＢＦ2を、加速エネルギー２ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。図５−１（ｃ）には、多結晶シリコン膜１３ｂの両側におけるシリコン半導体基板１０の表層の、イオン注入された部位を一対の第２のエクステンション注入領域１６ａとして示す。
【００３８】
次に、引き続きレジストマスク２０ｂを用い、ｐＭＯＳ領域のみに、一対の第２のポケット領域となるｎ型不純物をイオン注入する。このとき、ｎＭＯＳ領域とは反対に、第２のポケット領域となるｎ型不純物のイオン注入により形成されるアモルファス領域が、多結晶シリコン膜１３ｂの下方においてソース側とドレイン側とで繋がるような条件で行う。ここでは例えば、ｎ型不純物としてリン（Ｐ）や砒素（Ａｓ）等に比べて比較的重い元素であるアンチモン（Ｓｂ）を用い、加速エネルギー６０ｋｅＶ、ドーズ量３×１０13／ｃｍ2の条件でイオン注入する。ここで、アモルファス領域が確実に繋がるように、当該イオン注入を斜め方向から行っても良い。具体的には、シリコン半導体基板１０の表面に垂直な法線を基準（０°）として、例えば３０°の方向からイオン注入することが好適である。図５−１（ｃ）には、シリコン半導体基板１０の表層にイオン注入されて、多結晶シリコン膜１３ｂの下面を囲むように一体化した一連のアモルファス領域を、一対の第２のポケット注入領域１７ａとして示す。ここで、明確にアモルファス領域を形成しなくとも、イオン注入によって生じるＥＯＲ欠陥が残留するような形にしても良い。
【００３９】
続いて、図５−２（ａ）に示すように、ｎＭＯＳ領域には、サイドウォール絶縁膜１９の形成、ポリゲートストレス技術における多結晶シリコン膜１３ａのアモルファス化、及び一対のソース／ドレイン領域２３の形成を順次行う。
一方、ｐＭＯＳ領域には、サイドウォール絶縁膜１９の形成、ポリゲートストレス技術における多結晶シリコン膜１３ｂのアモルファス化、及び一対のソース／ドレイン領域２５の形成を順次行う。
【００４０】
詳細には、先ず、レジストマスク２０ｂを灰化処理等により除去した後、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に絶縁膜、ここではＣＶＤ法によりシリコン酸化膜１９ａ及びシリコン窒化膜１９ｂを順次堆積する。このとき、先に形成したアモルファス領域である第１及び第２のポケット注入領域１５ａ，１７ａが結晶化しないような低温、例えば５３０℃程度以下の低温でＣＶＤプロセスを行う必要がある。そして、全面をＲＩＥによりエッチバック（全面異方性エッチング）して、多結晶シリコン膜１３ａ，１３ｂの両側面のみにシリコン酸化膜１９ａ及びシリコン窒化膜１９ｂを残して、サイドウォール絶縁膜１９を形成する。
【００４１】
次に、ポリゲートストレス技術の一環として、多結晶シリコン膜１３ａの上部をアモルファス化する。ここでは、ｎＭＯＳ領域にゲルマニウム（Ｇｅ）をイオン注入法で導入し（プリアモルファス化注入）、多結晶シリコン膜１３ａの上部１３Ａをアモルファス化する。ここで、後述のソース／ドレイン領域形成のためのイオン注入時において、当該イオン注入により多結晶シリコン膜１３ａの上部１３Ａがアモルファス化される場合には、このプリアモルファス化注入を行う必要はない。
【００４２】
次に、ｎＭＯＳ領域のみに、一対のソース／ドレイン領域となるｎ型不純物、例えば砒素（Ａｓ）を、加速エネルギー２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件でイオン注入する。図５−２（ａ）には、多結晶シリコン膜１３ａの両側におけるシリコン半導体基板１０の表層の、イオン注入された部位を一対の第１のソース／ドレイン注入領域２３ａとして示す。
【００４３】
次に、レジストマスクを灰化処理等により除去した後、リソグラフィーによりｎＭＯＳ領域のみを覆いｐＭＯＳ領域を露出させるレジストマスク（不図示）を形成する。
【００４４】
次に、ポリゲートストレス技術の一環として、多結晶シリコン膜１３ｂの上部をアモルファス化する。ここでは、ｐＭＯＳ領域にゲルマニウム（Ｇｅ）をイオン注入法で導入し（プリアモルファス化注入）、多結晶シリコン膜１３ｂの上部１３Ｂをアモルファス化する。ｐＭＯＳ領域では、このＧｅの多結晶シリコン膜１３ｂへの導入は、チャネリングを防止するために通常行われている。
【００４５】
次に、ｐＭＯＳ領域のみに、一対のソース／ドレイン領域となるｐ型不純物、例えばホウ素（Ｂ）を、加速エネルギー３ｋｅＶ、ドーズ量５×１０15／ｃｍ2の条件でイオン注入する。図５−２（ａ）には、多結晶シリコン膜１３ｂの両側におけるシリコン半導体基板１０の表層の、イオン注入された部位を一対の第２のソース／ドレイン注入領域２５ａとして示す。
【００４６】
続いて、図５−２（ｂ）に示すように、全面を覆う被覆膜２６を形成し、アニール処理を施す。
詳細には、先ず、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に、例えば絶縁膜、ここではＣＶＤ法によりシリコン酸化膜又はシリコン窒化膜を膜厚３０ｎｍ〜７０ｎｍ程度に堆積し、被覆膜２６を形成する。ここで、先に形成したアモルファス領域である第１及び第２のポケット注入領域１５ａ，１７ａが結晶化しないような低温、例えば５３０℃程度以下の低温でＣＶＤプロセスを行う必要がある。
【００４７】
次に、及び導入された不純物を活性化させるとともに、ポリゲートストレス技術の一環として、アニール処理を行う。ここでは、１０００℃以上の温度でスパイク急速アニール（ＲＴＡ）処理を行う。これにより、導入された不純物が活性化され、ｎＭＯＳ領域には、一対の第１のエクステンション領域１４、一対の第１のポケット領域１５、一対の第１のソース／ドレイン領域２３が形成される。一方、ｐＭＯＳ領域には、一対の第２のエクステンション領域１６、一対の第２のポケット領域１７、一対の第２のソース／ドレイン領域２５が形成される。ここで、第１及び第２のポケット領域１５，１７は、アモルファス領域とされた第１及び第２のポケット注入領域１５ａ，１７ａが結晶化されてなるものであり、残留欠陥領域となる。
【００４８】
更に、当該スパイクＲＴＡ処理により、被覆膜２５により多結晶シリコン膜１３ａ，１３ｂが覆われた状態で、アモルファス化された上部１３Ａ，１３Ｂが結晶化し（これにより、多結晶シリコン膜１３ａ，１３ｂが第１及び第２のゲート電極２７ａ，２７ｂとなる。）、体積膨張が起こり、ｎＭＯＳ領域及びｐＭＯＳ領域の各チャネル領域に深さ方向の圧縮ストレスが印加される。ここで、工程の簡略化及び工程数の削減を考慮して、ｐＭＯＳ領域も被覆膜２５で覆われているため、ｎＭＯＳ領域と同様にｐＭＯＳ領域のチャネル領域にも深さ方向の圧縮ストレスが印加されることになる。ところが、第２のポケット注入領域１７ａをアモルファス領域として形成して結晶化することにより、ｐＭＯＳ領域におけるチャネル領域の深さ方向の圧縮歪は大幅に緩和される。結果として、ｎＭＯＳ領域のみに選択的に圧縮ストレスが印加され、大きな圧縮歪が導入されることになる。これにより、ｎ型ＭＯＳトランジスタの素子特性が大幅に向上するとともに、ｐ型ＭＯＳトランジスタの素子特性の劣化が可及的に抑止される。
【００４９】
続いて、図５−２（ｃ）に示すように、被覆膜２６を除去し、サリサイド化を行う。
詳細には、先ず、被覆膜２６をウェットエッチングにより除去する。そして、全面にシリサイド金属、例えばＮｉ（不図示）をスパッタ法により堆積し、熱処理して第１及び第２のゲート電極２７ａ，２７ｂの上面と第１及び第２のソース／ドレイン領域２３，２５の上面とＮｉとが反応し、各シリサイド層２８が形成される。その後、未反応のＮｉをウェットエッチングにより除去する。
【００５０】
しかる後、ｎＭＯＳ領域及びｐＭＯＳ領域にそれぞれ引っ張り、圧縮応力を有するコンタクトエッチストッパ膜の形成、全面を覆う層間絶縁膜の形成、コンタクト孔及びこれを埋め込む配線層の形成等の工程を経て、ＣＭＯＳトランジスタを完成させる。
【００５１】
以上説明したように、本実施形態によれば、極めて簡易にｎ型ＭＯＳトランジスタの素子特性を向上させることのできるポリゲートストレス技術を適用してｎ型ＭＯＳトランジスタの素子特性の改善を実現するも、ｐ型ＭＯＳトランジスタの特性劣化を確実に防止し、しかも徒に工程数や製造コストの増加をもたらすことのない信頼性の高いＣＭＯＳトランジスタが実現される。本実施形態のＣＭＯＳトランジスタでは、ｐ型ＭＯＳトランジスタを特性劣化させることなくｎ型ＭＯＳトランジスタの素子特性（特にオン電流）を１０％以上も改善させることができ、更なるデバイスサイズのスケーリングが可能となる。
【００５２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００５３】
（付記１）第１の半導体領域の上方に第１のゲート電極を有するｎチャネル型トランジスタと、第２の半導体領域の上方に第２のゲート電極を有するｐチャネル型トランジスタとを備えた半導体装置であって、
前記ｎチャネル型トランジスタは、前記第１の半導体領域における前記第１のゲート電極下に相当する第１のチャネル領域の深さ方向に圧縮歪が導入されており、
前記ｐチャネル型トランジスタは、前記第２の半導体領域における前記第２のゲート電極下に相当する第２のチャネル領域の深さ方向に圧縮歪を緩和する残留欠陥領域が一体形成されていることを特徴とする半導体装置。
【００５４】
（付記２）前記ｎチャネル型トランジスタは、前記第２のチャネル領域に、圧縮歪を付加する一対の残留欠陥領域が互いに離間して形成されていることを特徴とする付記１に記載の半導体装置。
【００５５】
（付記３）前記ｎチャネル型トランジスタの前記一対の残留欠陥領域は、前記第１の半導体領域にｐ型不純物が導入されてなる第１のポケット領域であることを特徴とする付記２に記載の半導体装置。
【００５６】
（付記４）前記ｐチャネル型トランジスタの前記残留欠陥領域は、前記第２の半導体領域にｎ型不純物が導入されてなる第２のポケット領域であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００５７】
（付記５）前記第１のゲート電極は、少なくとも上部がアモルファス化された状態から結晶化する際に前記第１の半導体領域の深さ方向に圧縮歪を印加するものであることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００５８】
（付記６）ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた半導体装置の製造方法であって、
前記ｎチャネル型トランジスタの形成領域である第１の半導体領域の上方に第１のゲート電極を、前記ｐチャネル型トランジスタの形成領域である第２の半導体領域の上方に第２のゲート電極をそれぞれ形成する工程と、
前記第１のゲート電極の少なくとも上部をアモルファス化する工程と、
前記第２の半導体領域における前記第２のゲート電極下において、少なくとも前記第２のゲート電極の下面を囲む一連領域をアモルファス化する工程と、
前記第１のゲート電極及び前記第２のゲート電極を覆うように、被覆膜を形成する工程と、
前記被覆膜が形成された状態で熱処理し、前記第１のゲート電極のアモルファス化された部分と、前記第２の半導体領域のアモルファス化された部分とを結晶化する工程と
を含むことを特徴とする半導体装置の製造方法。
【００５９】
（付記７）前記第２の半導体領域の前記一連領域をアモルファス化する工程の前又は後に、
前記第１の半導体領域における前記第１のゲート電極下において、互いに離間するように一対の領域をアモルファス化する工程を更に含むことを特徴とする付記６に記載の半導体装置の製造方法。
【００６０】
（付記８）前記第１の半導体領域の前記一対の領域をアモルファス化する工程において、前記第１の半導体領域にｐ型不純物を導入して、前記第１のゲート電極下で互いに離間する一対の第１のポケット領域を形成し、当該一対の第１のポケット領域を前記一対の領域として兼用することを特徴とする付記７に記載の半導体装置の製造方法。
【００６１】
（付記９）前記第２の半導体領域の前記一連領域をアモルファス化する工程の前又は後に、
前記第１の半導体領域における少なくとも前記第１のゲート電極下の部分がアモルファス化されない条件で前記第１の半導体領域にｐ型不純物を導入して第１のポケット領域を形成することを特徴とする付記６に記載の半導体装置の製造方法。
【００６２】
（付記１０）前記第２の半導体領域の前記一連領域をアモルファス化する工程において、前記第２の半導体領域にｎ型不純物を導入して、前記第２のゲート電極下で一体化される第２のポケット領域を形成し、当該第２のポケット領域を前記一連領域として兼用することを特徴とする付記６〜９のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１１）前記第２のポケット領域を形成する際に、当該第２のポケット領域が前記第２のゲート電極下で一体化されるように、前記第２の半導体領域に対して斜め方向から前記ｎ型不純物を導入することを特徴とする付記９に記載の半導体装置の製造方法。
【００６４】
（付記１２）前記結晶化の工程の後に、
前記被覆膜を除去する工程を更に含むことを特徴とする付記６〜１１のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６５】
【図１】（Ｓｉ）のバルク及び（００１）面反転層におけるピエゾ抵抗係数を示す図である。
【図２】ポリゲートストレス技術の概要を説明するための模式図である。
【図３】本発明の主要な技術的着想を説明するための図である。
【図４】本発明におけるアモルファス領域の様子を示す、一部ＴＥＭによる写真を含む模式図である。
【図５−１】本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５−２】図５−１に引き続き、本実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】Ｉoffを一定としたスケーリングにおける回路特性の変化を示すシミュレーションによる特性図である。
【符号の説明】
【００６６】
１０  シリコン半導体基板
１１  素子分離構造
１２  ゲート絶縁膜
１３ａ，１３ｂ  多結晶シリコン膜
１３Ａ，１３Ｂ  上部
１５    第１のポケット領域
１５ａ  第１のポケット注入領域
１６  第２のエクステンション領域
１６ａ  第２のエクステンション注入領域
１７  第２のポケット領域
１７ａ  第２のポケット注入領域
１８ａ  ｐウェル
１８ｂ  ｎウェル
１９  サイドウォール絶縁膜
１９ａ  シリコン酸化膜
１９ｂ  シリコン窒化膜
２１  第１のバッファ領域
２１ａ  第１のバッファ注入領域
２３  第１のソース／ドレイン領域
２３ａ  第１のソース／ドレイン注入領域
２５  第２のソース／ドレイン領域
２５ａ  第２のソース／ドレイン注入領域
２６  被覆膜
２７ａ，２７ｂ  ゲート電極
２８  シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５−１】
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【図５−２】
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【図６】
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