(57)【要約】【課題】低い消費電力で過電流判定を行える新たな手法を提供する。【解決手段】基準電流を流すと当該基準電流に対応する電圧が得られる基準ＭＯＳＦＥＴＭｒに、ＦＥＴＭ０１、Ｍ０２、Ｍ０３、及びＭ０４からなる差動増幅部に流されるバイアス電流Ｉｒｅｆを流してレベルシフト電圧Ｖｌｓを得る。このレベルシフト電圧Ｖｌｓで、過電流検出の対象であるメインＭＯＳＦＥＴＭｍのドレイン電流の大きさに対応する検出電圧Ｖｉｎのレベルをシフトさせて、当該差動増幅部の一方の入力であるＦＥＴＭ０３のゲート端子に印加する。当該当該差動増幅部のもう一方の入力であるＦＥＴＭ０４のゲート端子は、グランドに接続して接地電位としておく。【選択図】図１
2008234015.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力の電位差を増幅する差動増幅部と、
基準電流を流すと当該基準電流に対応する電圧が得られる基準負荷と、
を有し、
前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を前記基準負荷に流し、
前記基準負荷に前記電流を流して得られた電圧であるレベルシフト電圧で、過電流検出の対象である電流の大きさに対応する検出電圧のレベルをシフトさせた電圧を、前記差動増幅部の２つの入力のうちの一方へ入力し、
所定の基準電圧を、前記差動増幅部の２つの入力のうちの他方へ入力する、
ことを特徴とする過電流検出回路。
【請求項２】
前記基準負荷は、前記レベルシフト電圧を得るときのゲート電位が固定されている第一のＭＯＳＦＥＴであり、
前記過電流検出の対象である電流は、第二のＭＯＳＦＥＴのドレイン電流である、
ことを特徴とする請求項１に記載の過電流検出回路。
【請求項３】
前記過電流検出の対象である前記ドレイン電流は、前記第二のＭＯＳＦＥＴのソース端子からドレイン端子へと流れる電流であることを特徴とする請求項２に記載の過電流検出回路。
【請求項４】
前記所定の基準電圧は、接地電位であることを特徴とする請求項３に記載の過電流検出回路。
【請求項５】
前記第一のＭＯＳＦＥＴと前記第二のＭＯＳＦＥＴとを単一の半導体基板上に形成したことを特徴とする請求項２に記載の過電流検出回路。
【請求項６】
前記差動増幅部からの出力を増幅する増幅部を更に有し、
前記レベルシフト電圧を得るために、前記差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流と共に、前記増幅部に流されるバイアス電流のうちの少なくとも一部の電流を、前記基準負荷に流す、
ことを特徴とする請求項１に記載の過電流検出回路。
【請求項７】
前記レベルシフト電圧を得るために前記第一のＭＯＳＦＥＴに流す電流を、該第一のＭＯＳＦＥＴがオフ状態である期間において、該第一のＭＯＳＦＥＴからバイパスさせるバイパス手段を更に有することを特徴とする請求項２に記載の過電流検出回路。
【請求項８】
前記バイパス手段は、前記第二のＭＯＳＦＥＴがオフ状態である期間においてオン状態とされる第三のＭＯＳＦＥＴであることを特徴とする請求項７に記載の過電流検出回路。
【請求項９】
請求項１から８までのうちのいずれか１項に記載の過電流検出回路を用い、
前記過電流検出回路による過電流検出の対象が、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流である、
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項１０】
基準電流を流すと当該基準電流に対応する電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を流し、
前記基準負荷に前記電流を流して得られた電圧であるレベルシフト電圧で、過電流検出
の対象である電流の大きさに対応する検出電圧のレベルをシフトさせた電圧を、前記差動増幅部の２つの入力のうちの一方へ入力し、
所定の基準電圧を、前記差動増幅部の２つの入力のうちの他方へ入力する、
ことを特徴とする過電流検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路の消費電流の削減技術に関する。
【背景技術】
【０００２】
ＤＣ−ＤＣコンバータのような電子回路においても、携帯機器等に用いられるようなものでは低消費電流化が強く要求される。
ＤＣ−ＤＣコンバータ等で使用可能である従来の過電流検出回路の第一の回路例を図３に示す。なお、同図に示す回路は、特許文献１においても従来技術として挙げられているものである。
【０００３】
図３において、ＦＥＴＭ０及びＭ１はどちらもｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ここで、ＦＥＴＭ０はＤＣ−ＤＣコンバータの出力段におけるメインのＦＥＴであり、駆動負荷ＺＬを駆動する。ＦＥＴＭ０のドレイン電流Ｉｄ０は、電源線ＶＤから駆動負荷ＺＬ及びＦＥＴＭ０を経てグランド（接地電位）へと流れる。また、ＦＥＴＭ１は基準負荷としての機能を有しており、定電流源である基準電流源Ｉｒｅｆ（その定電流値もＩｒｅｆとする）による電源線ＶＤＤからの電流をドレイン電流Ｉｄ１としてグランドへと流す。すなわち、Ｉｄ１＝Ｉｒｅｆである。
【０００４】
この回路においては、説明を簡単にするため、ＦＥＴＭ０及びＭ１の両者でゲート電位ＶＧを同一レベルとし、ＦＥＴＭ０とＦＥＴＭ１とのミラー比を１としている。
ここで、ＦＥＴＭ０のドレイン電流Ｉｄ０とＦＥＴＭ１のドレイン電流Ｉｄ１との関係がＩｄ０＞Ｉｄ１（＝Ｉｒｅｆ）になった場合、すなわち、ＦＥＴＭ０のドレイン電位Ｖｄ０とＦＥＴＭ１のドレイン電位Ｖｄ１との関係がＶｄ０＞Ｖｄ１になった場合に、ＦＥＴＭ０のドレイン電流Ｉｄ０を過電流と判定する。
【０００５】
なお、比較器ＣＯＭＰは、ＦＥＴＭ０のドレイン電圧Ｖｄ０とＦＥＴＭ１で生成される基準電圧Ｖｄ１とを比較する。ここで、Ｖｄ０＜Ｖｄ１からＶｄ０＞Ｖｄ１へと変化したとき、すなわち、ＦＥＴＭ０のドレイン電流Ｉｄ０がＩｒｅｆを超えたときには、その出力を「Ｈ」レベルから「Ｌ」レベルに遷移させて、この過電流状態を報知する。
【０００６】
図３に示した過電流検出回路における過電流の判定閾値であるＩｒｅｆの値は、ＦＥＴＭ０とＦＥＴＭ１との相対的な特性によって決まるものである。ここで、ＦＥＴＭ０とＦＥＴＭ１とを同一半導体基板上に形成する等して、外乱に対するこの両者の電気的特性の変動の傾向を揃えておけば、この判定閾値は温度変動等の外乱に対して安定性が高いという特徴を有している。
【０００７】
次に図４について説明する。同図は、ＤＣ−ＤＣコンバータ等で使用可能である従来の過電流検出回路の第二の回路例を示している。なお、同図に示す回路は、本願出願人が本願に先行して行った特許出願（特願２００５−２７４７８６号）に係る発明を実施するものである。
【０００８】
図４において、メインＭＯＳＦＥＴＭｍ、基準ＭＯＳＦＥＴＭｒ、並びにＦＥＴＭ０１及びＭ０２は、いずれもｎチャネルＭＯＳＦＥＴである。また、ＦＥＴＭ０３及びＭ０４は、どちらもｐチャネルＭＯＳＦＥＴである。
【０００９】
なお、この回路においては、説明を簡単にするため、メインＭＯＳＦＥＴＭｍと基準Ｍ
ＯＳＦＥＴＭｒとの両者でゲート電位Ｖｇを同一レベルで固定とし、メインＭＯＳＦＥＴＭｍと基準ＭＯＳＦＥＴＭｒとのミラー比を１としている。
【００１０】
図４の回路は、メインＭＯＳＦＥＴＭｍのドレイン−ソース間を流れる電流値が所定値よりも大きいかどうかを検出するものである。
図４において、コンパレータ（比較器）１００は、ＦＥＴＭ０１及びＭ０２とＦＥＴＭ０３及びＭ０４とからなる差動増幅部と、この差動増幅部へバイアス電流を供給する定電流源Ｉｒｅｆとを備えて構成されている。
【００１１】
ＦＥＴＭ０１及びＭ０２の両ゲート端子とＦＥＴＭ０１のドレイン端子とが纏められてＦＥＴＭ０３のドレイン端子に接続されている。従って、ＦＥＴＭ０１及びＭ０２は、ＦＥＴＭ０２のドレイン電流をＦＥＴＭ０１のドレイン電流に一致させるカレントミラーである。ＦＥＴＭ０２のドレイン端子はＦＥＴＭ０４のドレイン端子と接続されており、この接続点が差動増幅部の出力Ｖｏｕｔとなっている。この出力Ｖｏｕｔからは、当該差動増幅部の２つの入力である、ＦＥＴＭ０３及びＭ０４の各ゲート端子の電位差が増幅されて出力される。
【００１２】
定電流源Ｉｒｅｆによる電源線ＶＤＤからの電流は、２つに分けられてＦＥＴＭ０３及びＭ０４各々のドレイン端子に入力される。ＦＥＴＭ０１及びＭ０２の両ソース端子は、基準負荷としての機能を有する基準ＭＯＳＦＥＴＭｒのドレイン端子に接続されている。
【００１３】
ＦＥＴＭ０３及びＭ０４は入力差動対を構成している。当該入力差動対における反転側入力であるＦＥＴＭ０４のゲート端子には、検出電圧Ｖｉｎが印加される。この検出電圧Ｖｉｎは、メインＭＯＳＦＥＴＭｍのドレイン−ソース間電圧である。ここで、メインＭＯＳＦＥＴＭｍのソース端子はグランド（接地電位）に接続されているので、検出電圧Ｖｉｎは、メインＭＯＳＦＥＴＭｍのドレイン−ソース間を流れる電流値に対応した電圧値となる。
【００１４】
一方、当該入力差動対における非反転側入力であるＦＥＴＭ０３のゲート端子には、基準電圧Ｖｒが印加されている。この基準電圧Ｖｒは、基準電流Ｉｒｅｆに対応して得られる電圧であり、定電流源Ｉｒｅｆが前述した差動増幅部に供給しているバイアス電流を基準ＭＯＳＦＥＴＭｒにドレイン電流として流したときにおける、基準ＭＯＳＦＥＴＭｒのドレイン−ソース間電圧である。なお、基準ＭＯＳＦＥＴＭｒのソース端子はグランド（接地電位）に接続されている。
【００１５】
コンパレータ１００は、検出電圧Ｖｉｎを、基準電圧Ｖｒと比較する。ここで、Ｖｉｎ＞Ｖｒとなると、出力電圧Ｖｏｕｔが「Ｌ」レベルになる。これは、メインＭＯＳＦＥＴＭｍのドレイン−ソース間を流れる電流値が所定値よりも大きいことを示している。
【００１６】
図４の回路は以上のように動作する。ここで、メインＭＯＳＦＥＴＭｍと基準ＭＯＳＦＥＴＭｒとを同一半導体基板上に形成する等して、外乱に対するこの両者の電気的特性の変動の傾向を揃えておくと、駆動電圧や周囲温度に対する依存性の少ない過電流判定を行うことができる。また、図４の回路は、定電流源Ｉｒｅｆが供給している差動増幅部へのバイアス電流を基準ＭＯＳＦＥＴＭｒへ流すようにしたので、基準ＭＯＳＦＥＴＭｒのための専用の電流源が不要であり、消費電力が低減されている。
【特許文献１】特開２００４−１４０４２３号公報（段落［０００５］−［０００６］、図５）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図３の回路において、基準電圧Ｖｄ１は、基準電流源よりの定電流Ｉｒｅｆを基準負荷であるＦＥＴＭ１に流して生成しているため、負の電圧とすることができない。図４の回路においても、基準電圧Ｖｒは、差動増幅部のバイアス電流を基準ＭＯＳＦＥＴＭｒに流して生成しているため、負の電圧とすることができない。従って、図３，４の回路を使用して過電流の検出が可能な電流の向きは、正方向（メインＭＯＳＦＥＴＭｍをドレイン端子からソース端子へ流れる向き）に限られる。このため、例えばＤＣ−ＤＣコンバータにおいては、インダクタ電流のピーク値を制限する用途（ハイサイド側スイッチング素子であるＭＯＳＦＥＴの順方向電流の検出用）やその逆流を検出する用途（ローサイド側スイッチング素子であるＭＯＳＦＥＴの順方向電流の検出用）等には図４の回路を使用できるが、インダクタ電流のボトム値を制限する用途（ローサイド側スイッチング素子であるＭＯＳＦＥＴの逆方向電流の検出用）等には使用できない。
【００１８】
また、図３の回路においては定電流源Ｉｒｅｆを用意する必要があるので、低消費化に関する課題を有している。すなわち、上記の説明ではミラー比を１としたが、ミラー比Ｍ（＝ＦＥＴＭ０のドレイン電流／ＦＥＴＭ１のドレイン電流）を大きくしてＩｒｅｆを小さくしようとしても、ミラー比の大きさには限界があり、メインのＦＥＴであるＦＥＴＭ０に流れる電流が大電流であると、定電流Ｉｒｅｆもある程度の大きさにせざるを得ない。図４の回路は、この定電流Ｉｒｅｆに関する問題を解決するものになっていて、本発明においてもこれを解決する必要がある。
【００１９】
本発明は上述した問題に鑑みてなされたものであり、その解決しようとする課題は、低い消費電力で過電流判定を行える新たな手法を提供することである。
【課題を解決するための手段】
【００２０】
本発明の態様のひとつである過電流検出回路は、２つの入力の電位差を増幅する差動増幅部と、基準電流を流すと当該基準電流に対応する電圧が得られる基準負荷と、を有し、該差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を該基準負荷に流し、該基準負荷に該電流を流して得られた電圧であるレベルシフト電圧で、過電流検出の対象である電流の大きさに対応する検出電圧のレベルをシフトさせた電圧を、該差動増幅部の２つの入力のうちの一方へ入力し、所定の基準電圧を、該差動増幅部の２つの入力のうちの他方へ入力する、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
【００２１】
なお、この本発明に係る過電流検出回路において、該基準負荷を、該レベルシフト電圧を得るときのゲート電位が固定されている第一のＭＯＳＦＥＴとし、該過電流検出の対象である電流を、第二のＭＯＳＦＥＴのドレイン電流とすることができる。
【００２２】
上記の構成によれば、検出電圧のレベルをレベルシフト電圧でシフトした電圧と、所定の基準電圧との大小比較の結果を、差動増幅部の出力から得ることができる。そして、この結果より、検出対象である電流が過電流状態にあるか否かを知ることができる。ここで、上記の構成によれば、差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を基準負荷に流すようにしたので、基準負荷に電流を流すための専用の電流源が不要である。この結果、回路全体での総消費電流が減少する。
【００２３】
なお、前述した本発明に係る過電流検出回路において、該過電流検出の対象である該ドレイン電流を、該第二のＭＯＳＦＥＴのソース端子からドレイン端子へと流れる電流とすることができる。つまり、本発明では、検出電圧のレベルをレベルシフト電圧でシフトした電圧と、所定の基準電圧との大小比較を行うようにしたので、第二のＭＯＳＦＥＴの逆方向ドレイン電流に対する過電流検出を行うことができる。
【００２４】
なお、このとき、該所定の基準電圧を、接地電位とすることができる。このようにすることにより、接地電位とは電位の異なる基準電圧を得るための構成が不要となる。
また、前述した本発明に係る過電流検出回路において、該第一のＭＯＳＦＥＴと該第二のＭＯＳＦＥＴとを単一の半導体基板上に形成することができる。
【００２５】
このようにすることにより、第一のＭＯＳＦＥＴと第二のＭＯＳＦＥＴとの外乱に対する電気的特性の変動の傾向が揃うので、駆動電圧や周囲温度に対する依存性の少ない過電流判定を行うことができるようになる。
【００２６】
また、前述した本発明に係る過電流検出回路において、該差動増幅部からの出力を増幅する増幅部を更に有し、該レベルシフト電圧を得るために、該差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流と共に、該増幅部に流されるバイアス電流のうちの少なくとも一部の電流を、該基準負荷に流す、ように構成することができる。
【００２７】
こうすることにより、該増幅部から該基準負荷に流れる電流が該差動増幅部の出力により変化することを利用してヒステリシス特性を実現できるので、過電流の検出結果が得られた後の回路誤動作が防止される。
【００２８】
また、前述した本発明に係る過電流検出回路において、該レベルシフト電圧を得るために該第一のＭＯＳＦＥＴに流す電流を、該第一のＭＯＳＦＥＴがオフ状態である期間において、該第一のＭＯＳＦＥＴからバイパスさせるバイパス手段を更に有するように構成することができる。
【００２９】
ここで、該バイパス手段は、該第二のＭＯＳＦＥＴがオフ状態である期間においてオン状態とされる第三のＭＯＳＦＥＴとすることができる。
この構成によれば、第二のＭＯＳＦＥＴがオフ状態の期間における、差動増幅部に流されるバイアス電流の流路が確保される。
【００３０】
なお、上述した本発明に係る過電流検出回路を用い、該過電流検出回路による過電流検出の対象が、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流である、ことを特徴とするＤＣ−ＤＣコンバータについても、本発明に係るものである。
【００３１】
上記の構成を有するＤＣ−ＤＣコンバータでは、負荷を駆動する出力段のＭＯＳＦＥＴのドレイン電流が過電流状態となったことを検出して当該ＭＯＳＦＥＴの動作を止めることができ、過電流によるＤＣ−ＤＣコンバータの故障が防止される。ここで、上述した本発明に係る過電流検出回路を用いることにより、回路全体での総消費電流が減少する。
【００３２】
また、基準電流を流すと当該基準電流に対応する電圧が得られる基準負荷に、２つの入力の電位差を増幅する差動増幅部に流されるバイアス電流のうちの少なくとも一部の電流を流し、該基準負荷に該電流を流して得られた電圧であるレベルシフト電圧で、過電流検出の対象である電流の大きさに対応する検出電圧のレベルをシフトさせた電圧を、該差動増幅部の２つの入力のうちの一方へ入力し、所定の基準電圧を、該差動増幅部の２つの入力のうちの他方へ入力する、ことを特徴とする過電流検出方法も本発明に係るものであり、この方法によっても、前述した本発明に係る過電流検出回路と同様の作用効果を奏する結果、前述した課題が解決される。
【発明の効果】
【００３３】
本発明によれば、以上のようにすることにより、低い消費電力で上述の逆方向電流に対しても過電流の判定が行えるという効果を奏する。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態を図面に基づいて説明する。
まず図１について説明する。同図は、本発明を実施する過電流検出回路の構成を示している。
【００３５】
図１において、図４に示したものと同一の構成要素には同一の符号を付しており、その詳細な説明は省略する。
図４の回路は、メインＭＯＳＦＥＴＭｍのドレイン−ソース間を流れる逆方向（ソース端子からドレイン端子へ流れる向き）の電流値が所定値よりも大きいかどうかを検出するものである。
【００３６】
図１の回路は、コンパレータ１００におけるＦＥＴＭ０３及びＭ０４で構成されている入力差動対の反転側入力（ＦＥＴＭ０４のゲート端子）に検出電圧Ｖｉｎを印加するのではなく、当該反転側入力をグランド（接地電位）に接続した点と、基準負荷としての機能を有する基準ＭＯＳＦＥＴＭｒのソース端子をグランド（接地電位）に接続するのではなく、当該ソース端子に検出電圧Ｖｉｎを印加した（すなわち、当該ソース端子とメインＭＯＳＦＥＴＭｍのドレイン端子とを接続した）点において、図４に示した回路と異なっている。
【００３７】
図１の回路において、定電流源ＩｒｅｆがＦＥＴＭ０１及びＭ０２とＦＥＴＭ０３及びＭ０４とからなる差動増幅部へ供給するバイアス電流が、基準ＭＯＳＦＥＴＭｒのドレイン端子からソース端子へと流れることにより、レベルシフト電圧Ｖｌｓが基準ＭＯＳＦＥＴＭｒのドレイン−ソース間に発生する。従って、前述した入力差動対の非反転側入力（ＦＥＴＭ０３のゲート端子）には、メインＭＯＳＦＥＴＭｍのドレイン−ソース間電圧である検出電圧Ｖｉｎと、前述したレベルシフト電圧Ｖｌｓとの和の電圧（検出電圧Ｖｉｎのレベルをレベルシフト電圧Ｖｌｓでシフトさせた電圧）が印加される。
【００３８】
前述したように、図１の回路では、当該入力差動対の反転側入力はグランドに接続されている。従って、コンパレータ１００は、検出電圧Ｖｉｎのレベルをレベルシフト電圧Ｖｌｓでシフトさせた電圧を、グランドの電位（接地電位）と比較することになる。
【００３９】
ここで、Ｖｉｎ＋Ｖｌｓ＜０となると、コンパレータ１００は、出力電圧Ｖｏｕｔを「Ｌ」レベルとする。つまり、コンパレータ１００は、Ｖｉｎ＜−Ｖｌｓのときには、出力電圧Ｖｏｕｔを「Ｌ」レベルにする。これはすなわち、Ｖｉｎに対応する電流である、メインＭＯＳＦＥＴＭｍを流れる逆方向の電流（メインＭＯＳＦＥＴＭｍをソース端子からドレイン端子へ流れる向きの電流）が、所定値よりも大きい場合を示している。
【００４０】
図１の回路は以上のように動作する。ここで、メインＭＯＳＦＥＴＭｍと基準ＭＯＳＦＥＴＭｒとを同一半導体基板上に形成する等して、外乱に対するこの両者の電気的特性の変動の傾向を揃えておく。すると、駆動電圧や周囲温度に対する依存性の少ない過電流判定を行うことができる。また、図１の回路は、定電流源Ｉｒｅｆが供給している差動増幅部へのバイアス電流を基準負荷としての機能を有する基準ＭＯＳＦＥＴＭｒへ流すようにしているので、基準ＭＯＳＦＥＴＭｒのための専用の電流源が不要であり、消費電力が低減されている。
【００４１】
次に図２について説明する。同図は、本発明を実施する過電流検出回路を用いて出力の過電流検出を行うＤＣ−ＤＣコンバータ１の構成の一部を示している。
図２に示したＤＣ−ＤＣコンバータ１では、同期整流型ＤＣ−ＤＣコンバータにおけるインダクタ電流のボトム値をローサイドＭＯＳＦＥＴから検出し、当該ボトム値が所定値に達するかどうかを判定するために、過電流検出回路を使用している。
【００４２】
図２において、ローサイドＭＯＳＦＥＴＭｎ、基準負荷としての機能を有する基準ＭＯＳＦＥＴＭｒ、バイパスＭＯＳＦＥＴＭｒ’、並びにＦＥＴＭ１１、Ｍ１２、及びＭ１６はいずれもｎチャネルＭＯＳＦＥＴである。また、ハイサイドＭＯＳＦＥＴＭｐ並びにＦＥＴＭ１３、Ｍ１４、Ｍ１５、Ｍ１７、及びＭ１８はいずれもｐチャネルＭＯＳＦＥＴである。
【００４３】
まず、比較器（コンパレータ）１０について説明する。コンパレータ１０は、ＦＥＴＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ１５、Ｍ１６、Ｍ１７、及びＭ１８と、定電流源Ｉｒｅｆ’及び出力バッファ１９とを備えて構成されている。
【００４４】
ＦＥＴＭ１８、Ｍ１５、及びＭ１７の全てのゲート端子とＦＥＴＭ１８のドレイン端子とが接続されており、カレントミラーを構成している。ここで、ＦＥＴＭ１８、ＦＥＴＭ１５、及びＦＥＴＭ１７の全てのソース端子が電源線ＶＤＤに接続されており、更に、定電流源Ｉｒｅｆ’がＦＥＴＭ１８のドレイン端子とグランドとの間に接続されているので、ＦＥＴＭ１８のドレイン電流Ｉｂは、定電流源Ｉｒｅｆ’により決定されるので、ＦＥＴＭ１５及びＭ１７は、どちらも一定のドレイン電流を流す定電流源とみなすことができる。
【００４５】
また、ＦＥＴＭ１１、Ｍ１２、Ｍ１３、及びＭ１４により差動増幅部が構成されている。この差動増幅部には、定電流であるＦＥＴＭ１５のドレイン電流が、バイアス電流として流される。
【００４６】
ＦＥＴＭ１３及びＭ１４は入力差動対を構成している。当該入力差動対における非反転側入力であるＦＥＴＭ１３のゲート端子は、コンパレータ１０の非反転側入力であり、ここには基準ＭＯＳＦＥＴＭｒのドレイン端子が接続されている。一方、当該入力差動対における反転側入力であるＭ１４のゲート端子は、コンパレータ１０の反転側入力であり、ここにはインバータＩＮＶ１の出力端子が接続されている。なお、ＦＥＴＭ１５からの定電流は、２つに分けられてＦＥＴＭ１３及びＭ１４各々のソース端子に入力されている。
【００４７】
ＦＥＴＭ１１及びＭ１２の両ゲート端子とＭ１１のドレイン端子とが纏められてＦＥＴＭ１３のドレイン端子に接続されている。従って、ＦＥＴＭ１１及びＭ１２はＦＥＴＭ１２のドレイン電流をＦＥＴＭ１３のドレイン電流に一致させるカレントミラーである。ＦＥＴＭ１２のドレイン端子はＦＥＴＭ１４のドレイン端子と接続されており、この接続点がこの差動増幅部の出力である。この出力は、ＦＥＴＭ１６のゲート端子へと導かれている。
【００４８】
ＦＥＴＭ１６及びＭ１７は、上述した差動増幅部からの出力を増幅する中間増幅部である。
ＦＥＴＭ１６は、上述した差動増幅部の出力を受け、この出力を反転する。なお、ＦＥＴＭ１６のドレイン端子には、ＦＥＴＭ１７のドレイン端子が接続されているので、ＦＥＴＭ１６がオン状態のときには定電流であるＦＥＴＭ１７のドレイン電流がＦＥＴＭ１６を流れることとなる。
【００４９】
ＦＥＴＭ１６のドレイン端子は出力バッファ１９の入力とも接続されている。この出力バッファ１９の出力がコンパレータ１０の出力Ｖｏｕｔとなる。
次に、ＤＣ−ＤＣ変換部２０について説明する。
【００５０】
ＤＣ−ＤＣ変換部２０において、負荷を駆動する出力段のハイサイドＭＯＳＦＥＴＭｐとローサイドＭＯＳＦＥＴＭｎとは直列接続されており、ハイサイドＭＯＳＦＥＴＭｐ、
ローサイドＭＯＳＦＥＴＭｎの順で、電源線Ｖｉｎとグランドとの間に挿入されている。
【００５１】
ハイサイドＭＯＳＦＥＴＭｐ及びローサイドＭＯＳＦＥＴＭｎ各々のゲート端子はコントローラ２１にそれぞれ接続されている。コントローラ２１がこれらに印加する制御信号の電圧レベルを変化させて「Ｈ」レベル若しくは「Ｌ」レベルとすると、このレベルの変化に応じ、ハイサイドＭＯＳＦＥＴＭｐ及びローサイドＭＯＳＦＥＴＭｎのオン・オフの状態が交互に切り替わる。
【００５２】
図２の回路では、このローサイドＭＯＳＦＥＴＭｎの逆方向電流（ソース端子からドレイン端子へ流れる向きの電流）の状態の検出を行う。従って、ローサイドＭＯＳＦＥＴＭｎのドレイン電位が、電流検出の対象である電流の大きさに対応する検出電圧（図１における検出電圧Ｖｉｎ）となる。
【００５３】
なお、ローサイドＭＯＳＦＥＴＭｎのドレイン−ソース間に並列に接続されているＬＣの直列接続は、ＤＣ−ＤＣコンバータ１の出力平滑用のフィルタである。
次に、コンパレータ１０とＤＣ−ＤＣ変換部２０との接続部分について説明する。
【００５４】
コンパレータ１０におけるＦＥＴＭ１１及びＭ１２の両ソース端子とＦＥＴＭ１６のソース端子とが纏められて、基準ＭＯＳＦＥＴＭｒのドレイン端子と接続されている。従って、ＦＥＴＭ１６がオン状態のときには、基準ＭＯＳＦＥＴＭｒには、ドレイン電流として、前述した差動増幅部及び中間増幅部それぞれのバイアス電流が集められて流される。また、ＦＥＴＭ１６がオフ状態のときには、基準ＭＯＳＦＥＴＭｒには、ドレイン電流として、差動増幅部のバイアス電流が流される。
【００５５】
つまり、前述した差動増幅部及び中間増幅部をそれぞれ流れるバイアス電流を回収し、基準電流Ｉｒｅｆとして基準ＭＯＳＦＥＴＭｒに流すことで、レベルシフト電圧Ｖｌｓを基準ＭＯＳＦＥＴＭｒのドレイン−ソース間に発生させる。
【００５６】
なお、基準ＭＯＳＦＥＴＭｒのゲート端子には、インバータＩＮＶ１の入力端子と共に、ローサイドＭＯＳＦＥＴＭｎのゲート端子に印加されているものと同一の制御信号が、コントローラ２１により印加される。
【００５７】
バイパスＭＯＳＦＥＴＭｒ’は、コンパレータ１０から流れ出し、レベルシフト電圧Ｖｌｓを得るために基準ＭＯＳＦＥＴＭｒに流す基準電流Ｉｒｅｆを、当該基準ＭＯＳＦＥＴＭｒがオフ状態の期間においてバイパスさせ、その流路を確保するために設けられている。
【００５８】
バイパスＭＯＳＦＥＴＭｒ’は、そのドレイン端子が基準ＭＯＳＦＥＴＭｒのドレイン端子に接続されており、そのソース端子はグランドに接続されている。また、バイパスＭＯＳＦＥＴＭｒ’のゲート端子はインバータＩＮＶ２の出力端子と接続されており、このインバータＩＮＶ２の入力端子は、基準ＭＯＳＦＥＴＭｒのゲート端子に接続されている。従って、バイパスＭＯＳＦＥＴＭｒ’のオン／オフの状態は基準ＭＯＳＦＥＴＭｒのオン／オフの状態と逆になるので、基準ＭＯＳＦＥＴＭｒがオフ状態の場合における基準電流Ｉｒｅｆの経路が確保される。
【００５９】
ＤＣ−ＤＣコンバータ１は以上のように構成されている。
次に、このＤＣ−ＤＣコンバータ１におけるインダクタ電流のボトム値の検出動作について説明する。
【００６０】
まず、ローサイドＭＯＳＦＥＴＭｎがオフ状態の場合、すなわち、コントローラ２１が
ローサイドＭＯＳＦＥＴＭｎのゲート端子に印加する制御信号の電圧レベルが「Ｌ」レベルの場合を想定する。この場合、コンパレータ１０の反転側入力には、インバータＩＮＶ１の出力信号、すなわち「Ｈ」レベルの信号が印加される。
【００６１】
なお、この場合、基準ＭＯＳＦＥＴＭｒはオフ状態であり、バイパスＭＯＳＦＥＴＭｒ’はオン状態となる。このときにコンパレータ１０から流れ出す基準電流ＩｒｅｆによってバイパスＭＯＳＦＥＴＭｒ’に生成される電圧（すなわち、コンパレータ１０の非反転側入力に印加される電圧）は、インバータＩＮＶ１からの「Ｈ」レベルの出力信号よりも十分小さいものとなるように、バイパスＭＯＳＦＥＴＭｒ’を形成しておく。
【００６２】
このとき、コンパレータ１０中の差動増幅部の出力は「Ｌ」レベルとなるので、コンパレータ１０中の中間増幅部の出力は「Ｈ」レベルとなる。従って、コンパレータ１０の出力Ｖｏｕｔは「Ｈ」レベルとなる。
【００６３】
ここで、コントローラ２１がローサイドＭＯＳＦＥＴＭｎのゲート端子に印加する制御信号の電圧レベルが「Ｌ」レベルから「Ｈ」レベルへと遷移した場合を考える。この場合、コンパレータ１０の反転側入力には、インバータＩＮＶ１からの「Ｌ」レベルの出力信号（すなわち、接地電位）が、大小比較のための所定の基準電圧として印加される。
【００６４】
このとき、基準ＭＯＳＦＥＴＭｒは、ゲート端子に「Ｈ」レベルの電圧が印加されることによりオン状態になり、バイパスＭＯＳＦＥＴＭｒ’は、インバータＩＮＶ２の作用によりオフ状態になる。すると、コンパレータ１０から流れ出す基準電流Ｉｒｅｆが基準ＭＯＳＦＥＴＭｒを流れてレベルシフト電圧Ｖｌｓが生成されるので、コンパレータ１０の非反転側入力には、ローサイドＭＯＳＦＥＴＭｎのドレイン−ソース間電圧とレベルシフト電圧Ｖｌｓとの和の電圧（ローサイドＭＯＳＦＥＴＭｎのドレイン−ソース間電圧のレベルをレベルシフト電圧Ｖｌｓでシフトさせた電圧）が印加される。従って、コンパレータ１０は、この和の電圧を接地電位と比較することになる。
【００６５】
ここで、例えばローサイドＭＯＳＦＥＴＭｎがオン状態に遷移した直後において、ソース端子からドレイン端子へと流れる向きのドレイン電流Ｉｄｎの電流量が大きいことにより、上述した和の電圧が接地電位よりも小さくなると、コンパレータ１０中の差動増幅部の出力は「Ｌ」レベルとなる。このとき、コンパレータ１０中の中間増幅部の出力は「Ｈ」レベルとなるので、コンパレータ１０の出力Ｖｏｕｔは「Ｈ」レベルとなる。
【００６６】
一方、上述した和の電圧が接地電位よりも大きくなった場合、すなわち、上述したドレイン電流Ｉｄｎの電流量が小さくなった場合には、コンパレータ１０中の差動増幅部の出力は「Ｈ」レベルとなる。このとき、コンパレータ１０中の中間増幅部の出力は「Ｌ」レベルとなるので、コンパレータ１０の出力Ｖｏｕｔは「Ｌ」レベルとなる。
【００６７】
従って、コントローラ２１がローサイドＭＯＳＦＥＴＭｎに印加する制御信号が「Ｈ」レベルであるときに、コンパレータ１０の出力Ｖｏｕｔが「Ｈ」レベルとなれば、ＤＣ−ＤＣコンバータ１におけるインダクタ電流のボトム値が、所定値を超えたと判定することができる。
【００６８】
なお、図２の回路において、前述した和の電圧が接地電位よりも大きくなった場合には、コンパレータ１０中の差動増幅部の出力は「Ｈ」レベルとなる。すると、ＦＥＴＭ１６がオン状態となるので、コンパレータ１０から出力される基準電流Ｉｒｅｆが増加する。この基準電流Ｉｒｅｆの増加により、レベルシフト電圧Ｖｌｓが上昇するが、これは前述した和の電圧を更に増加させることになるので、結果として、「Ｈ」レベルに切り替わったコンパレータ１０の出力Ｖｏｕｔを維持する方向に寄与することになる。すなわち、こ
れによりヒステリシス特性を実現して、回路の誤動作防止機能を持たせることができる。
【００６９】
図２に示したＤＣ−ＤＣコンバータ１は以上のように動作する。ここでは、メインＭＯＳＦＥＴＭｎと基準ＭＯＳＦＥＴＭｒとを同一半導体基板上に形成する等して、外乱に対するこの両者の電気的特性の変動の傾向を揃えておく。すると、駆動電圧や周囲温度に対する依存性の少ない過電流判定を行うことができる。また、この図２の回路においても、定電流源とみなせるＦＥＴＭ１５が供給している差動増幅部へのバイアス電流を基準ＭＯＳＦＥＴＭｒへ流すようにしているので、基準ＭＯＳＦＥＴＭｒのための専用の電流源が不要であり、消費電力が低減されている。
【００７０】
以上、本発明の実施形態を説明したが、本発明は、上述した各実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良・変更が可能である。
例えば、上述した実施形態においてはＭＯＳＦＥＴを使用していたが、接合型ＦＥＴ等を用いて同様の回路を構成することも可能である。
【００７１】
また、図１や図２の回路においては、コンパレータ１０若しくは１００から流れ出す基準電流Ｉｒｅｆの全てを基準ＭＯＳＦＥＴＭｒに流しているが、基準ＭＯＳＦＥＴＭｒには、定電流であれば、基準電流Ｉｒｅｆの一部を流すようにしてもよい。すなわち、図１の回路では、例えば、ＦＥＴＭ０１、Ｍ０２、Ｍ０３、及びＭ０４からなる演算増幅部のバイアス電流の一部を分流した定電流を基準ＭＯＳＦＥＴＭｒに流すようにしてもよい。また、図２の回路では、例えば、ＦＥＴＭ１１、Ｍ１２、Ｍ１３、及びＭ１４からなる演算増幅部のバイアス電流の全部若しくは一部とＦＥＴＭ１６及びＭ１７からなる中間増幅部のバイアス電流の全部若しくは一部とを合流させた電流を分流した定電流を基準ＭＯＳＦＥＴＭｒに流すようにしてもよい。
【図面の簡単な説明】
【００７２】
【図１】本発明を実施する過電流検出回路の構成を示す図である。
【図２】本発明を実施する過電流検出回路を用いて出力の過電流検出を行うＤＣ−ＤＣコンバータの構成の一部を示す図である。
【図３】従来の過電流検出回路の第一の回路例を示す図である。
【図４】従来の過電流検出回路の第二の回路例を示す図である。
【符号の説明】
【００７３】
１  ＤＣ−ＤＣコンバータ
１０、１００、ＣＯＭＰ  コンパレータ
１９  出力バッファ
２０  ＤＣ−ＤＣ変換部
２１  コントローラ
Ｌ  インダクタ
Ｃ  キャパシタ
ＩＮＶ１、ＩＮＶ２  インバータ
Ｉｒｅｆ、Ｉｒｅｆ’  電流源
Ｍ０、Ｍ１、Ｍ０１、Ｍ０２、Ｍ１１、Ｍ１２、Ｍ１６、
Ｍｍ、Ｍｎ、Ｍｒ、Ｍｒ’  ｎチャネルＭＯＳＦＥＴ
Ｍ０３、Ｍ０４、Ｍ１３、Ｍ１４、Ｍ１５、
Ｍ１７、Ｍ１８、Ｍｐ  ｐチャネルＭＯＳＦＥＴ
ＺＬ  駆動負荷
【図１】
2008234015.tif 000003
【図２】
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【図３】
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【図４】
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