(57)【要約】【課題】選択時及び非選択時の高電圧状態をチェックし、高電圧による障害が発生しないよう耐圧緩和制御を行うテストパッド制御回路を有する半導体集積回路を提供する。【解決手段】内部高電圧電源に接続された第１のスイッチトランジスタ１０と、パッドに接続された第２のスイッチトランジスタ１７と、制御信号により、第１のスイッチトランジスタ１０をオンし、内部高電圧電源が所定の電圧を越えたことを示す第１の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第１のスイッチ制御回路３０−１と、制御信号により、第２のスイッチトランジスタ１５をオンし、パッドに印加された電圧が所定の電圧を越えたことを示す第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第２のスイッチ制御回路３０−２と、パッドに印加された電圧が所定の電圧を越えると第２の検出信号を発生するレベル検出回路２０とを有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
テストパッド制御回路を有する半導体集積回路であって、
内部高電圧電源に接続された第１のスイッチトランジスタと、パッドに接続された第２のスイッチトランジスタと、
制御信号により、前記第１のスイッチトランジスタをオンし、前記内部高電圧電源が所定の電圧を越えたことを示す第１の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第１のスイッチ制御回路と、
前記制御信号により、前記第２のスイッチトランジスタをオンし、前記パッドに印加された電圧が所定の電圧を越えたことを示す第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第２のスイッチ制御回路と、
前記パッドに印加された電圧が前記所定の電圧を越えると前記第２の検出信号を発生するレベル検出回路とを有し、
前記制御信号による選択時において、前記半導体集積回路の第１及び第２のスイッチ制御回路は、前記第１および第２のスイッチトランジスタをオンし、
且つ、前記第１のスイッチ制御回路は、前記内部高電圧電源が前記所定の電圧を越えると、前記第１の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和し、前記第２のスイッチ制御回路は、前記第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和し、
非選択時において、前記半導体集積回路の第１及び第２のスイッチ制御回路は、前記第１および第２のスイッチトランジスタをオフし、
且つ、前記第２のスイッチ制御回路は、前記パッドに印加された電圧が前記所定の電圧を越えると、前記第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和することを特徴とする半導体集積回路。
【請求項２】
前記レベル検出回路は、外部テスターからの活性化信号を受信する独立のパッドを有し、前記活性化信号により動作することを特徴とする請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、より詳しくは、テストパッド制御回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路チップの検査において、内部電源をテストモードで外に取り出し、電圧テストを行うモードがある。この場合、複数のチップがテスト用ボード又は基板に搭載されてテストされる。このため、各チップの内部電源電圧の取り出しパッドは、共通のチェック端子に接続され、順次、選択されたチップの内部電源電圧だけがパッドに取り出されてテストされる構成になっている。
【０００３】
ところで、測定される内部電圧が高電圧である場合、選択時におけるチップの内部電圧が所定のレベルを超えたとき、または非選択時におけるチップのパッドの電圧が所定のレベルを超えたときには、高電圧による障害が発生しないよう何らかの対策が講じられる必要がある。特許文献１には、マルチチップパッケージに実装された複数のチップを共通のパッドを通じてテストする場合、テストモードに必要な高電圧の代わりに、電源電圧レベルのノーマル電圧を外部パッドを通じて入力した後、選択されたチップの内部でこのノーマル電圧を昇圧することにより、他のチップの高電圧による損傷を防止する旨の記載がある。
【特許文献１】特開平１０−１９０３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、このような問題を解決するためになされたものであり、その目的は、選択時及び非選択時の高電圧状態をチェックし、高電圧による障害が発生しないよう耐圧緩和制御を行うテストパッド制御回路を有する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の半導体集積回路は、テストパッド制御回路を有する半導体集積回路であって、内部高電圧電源に接続された第１のスイッチトランジスタと、パッドに接続された第２のスイッチトランジスタと、制御信号により、第１のスイッチトランジスタをオンし、内部高電圧電源が所定の電圧を越えたことを示す第１の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第１のスイッチ制御回路と、制御信号により、第２のスイッチトランジスタをオンし、パッドに印加された電圧が所定の電圧を越えたことを示す第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和する第２のスイッチ制御回路と、パッドに印加された電圧が所定の電圧を越えると第２の検出信号を発生するレベル検出回路とを有し、制御信号による選択時において、半導体集積回路の第１及び第２のスイッチ制御回路は、第１および第２のスイッチトランジスタをオンし、且つ、第１のスイッチ制御回路は、内部高電圧電源が所定の電圧を越えると、第１の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和し、第２のスイッチ制御回路は、第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和し、非選択時において、半導体集積回路の第１及び第２のスイッチ制御回路は、第１および第２のスイッチトランジスタをオフし、且つ、第２のスイッチ制御回路は、パッドに印加された電圧が所定の電圧を越えると、第２の検出信号により、保有しているトランジスタ回路に印加される電圧を緩和することを特徴とする。
【０００６】
本発明の半導体集積回路のレベル検出回路は、外部テスターからの活性化信号を受信する独立のパッドを有し、活性化信号により動作することを特徴とする。
【発明の効果】
【０００７】
本発明の半導体集積回路によれば、選択時及び非選択時の高電圧状態をチェックし、高電圧による障害が発生しないよう耐圧緩和制御を行うテストパッド制御回路を有する半導体集積回路が可能となるため、複数の半導体集積回路チップのテストパッドを共通に接続して、内部電源テストを連続して行う場合、安全にテストを実施できる半導体集積回路を提供することが可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明による半導体集積回路の実施の形態について、図を用いて説明する。図２は、本発明による半導体集積回路チップのテストにおける接続構成を示す接続図である。図２において、複数の半導体集積回路チップがメモリテスターに接続されている。各チップの内部電圧は、順次、テストパッド制御回路１００により制御されてパッドに取り出され、メモリテスターにより検査される。次にチップのテストパッド制御回路１００の動作について説明する。
【０００９】
図１は、本発明のテストパッド制御回路の回路構成を示すブロック図である。図１において、テストパッド制御回路１００を構成する第１のスイッチトランジスタ１０のドレインと第２のスイッチトランジスタ１５のドレインとは、互いに接続されている。第１のスイッチトランジスタ１０のソースは、第１のＰウエル１２と内部高電圧電源ＨＶＮＥＧとに接続されている。第２のスイッチトランジスタ１５のソースは、第２のＰウエル１７とパッド２５とに接続されている。
【００１０】
第１のスイッチ制御回路３０−１の制御信号入力端ＩＮは、テストイネーブル信号ＴＥＳＴＥＮに接続され、出力端ＯＵＴは、第１のスイッチトランジスタ１０のゲートに接続され、検出信号入力端ＨＶＤＥＴは、第１の検出信号ＮＥＧＤＥＴに接続され、負電圧入力端ＶＮＥＧは、内部高電圧電源ＨＶＮＥＧに接続されている。第２のスイッチ制御回路３０−２の制御信号入力端ＩＮは、テストイネーブル信号ＴＥＳＴＥＮに接続され、出力端ＯＵＴは、第２のスイッチトランジスタ１５のゲートに接続され、負電圧入力端ＶＮＥＧは、パッド２５に接続されている。レベル検出回路２０の負電圧入力端ＶＮＥＧは、パッド２５に接続され、検出信号出力端ＤＥＴＯＵＴは、第２のスイッチ制御回路３０−２の検出信号入力端ＨＶＤＥＴに接続されている。なおレベル検出回路２０は、周知のレベル検出回路であってよい。
【００１１】
内部高電圧電源ＨＶＮＥＧのレベルをテスターでモニタするチップの選択モードにおいて、第１及び第２のスイッチ制御回路３０−１、２は、テストイネーブル信号ＴＥＳＴＥＮのハイレベルを受信し、第１及び第２のスイッチトランジスタ１０、１５をオンする。これにより、内部高電圧電源ＨＶＮＥＧはパッド２５に伝達され、テスターでモニタされる。非選択モードにおいては、パッドを共有している他のチップの出力をチップ内に取り込まないように、テストイネーブル信号ＴＥＳＴＥＮのローレベルを受信し、第１及び第２のスイッチトランジスタ１０、１５をオフする。このように、第１及び第２のスイッチ制御回路３０−１、２は、基本的には、第１のスイッチトランジスタ１０及び第２のスイッチトランジスタ１５を、それぞれ確実にスイッチ動作させるためのレベルシフタとして動作している。
【００１２】
図３は、第１及び第２のスイッチ制御回路を示す回路図である。図３において、ＰＭＯＳトランジスタ３１、３２のソース及びＰＭＯＳトランジスタ３４、３５のソースは、それぞれインバータ３８の出力端に接続されている。ＰＭＯＳトランジスタ３１、３２のドレインは、ＮＭＯＳ３３のドレインに接続されるとともに、ＰＭＯＳトランジスタ３４のゲートに接続されている。ＰＭＯＳトランジスタ３４、３５のドレインは、ＮＭＯＳ３６のドレインに接続されるとともに、ＰＭＯＳトランジスタ３２のゲート及び出力端ＯＵＴに接続されている。ＮＭＯＳ３３のゲートはＰＭＯＳトランジスタ３２のゲートに、ソースは負電圧入力端ＶＮＥＧに接続されている。ＮＭＯＳ３６のゲートはＰＭＯＳトランジスタ３４のゲートに、ソースは負電圧入力端ＶＮＥＧに接続されている。
【００１３】
ＮＯＲ回路３７の出力端はＰＭＯＳトランジスタ３５のゲートに、一方の入力端は検出信号入力端ＨＶＤＥＴに、他方の入力端はＰＭＯＳトランジスタ３１のゲートに接続されている。インバータ３８の入力端は、検出信号入力端ＨＶＤＥＴに接続されている。ＮＯＲ回路３９の出力端はＰＭＯＳトランジスタ３１のゲートに、一方の入力端は検出信号入力端ＨＶＤＥＴに、他方の入力端はインバータ４０の出力端に接続されている。インバータ４０の入力端は、制御信号入力端ＩＮに接続されている。
【００１４】
図４は、第１及び第２のスイッチ制御回路の各ノードにおける電圧を示す電圧レベル表である。図４ａにおいて、選択時である制御信号入力端ＩＮのテストイネーブル信号ＴＥＳＴＥＮがハイレベルで、且つ、内部高電圧電源ＨＶＮＥＧが一定の電圧範囲内（例えば０〜−５Ｖの範囲）である検出信号入力端ＨＶＤＥＴの第１の検出信号ＮＥＧＤＥＴがローレベルである状態２のとき、インバータ３８の出力端のノードＬＳＶＤＤ及びノードＢのレベルはハイレベルとなり、ノードＡのレベルはローレベルとなる。このためＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３３とがオンし、ＰＭＯＳトランジスタ３２がオフするためノードＣはローレベルとなる。ここでＰＭＯＳトランジスタ３４がオンし、ＮＭＯＳトランジスタ３６がオフするため、出力端ＯＵＴはインバータ３８の出力端のノードＬＳＶＤＤのハイレベルを出力し、第１のスイッチトランジスタ１０をオンする。同様に第２のスイッチトランジスタ１５もオンされ、内部高電圧電源ＨＶＮＥＧはパッド２５に伝達され、テスターでモニタされる。
【００１５】
また、非選択時である制御信号入力端ＩＮのテストイネーブル信号ＴＥＳＴＥＮがローレベルで、且つ、内部高電圧電源ＨＶＮＥＧが一定の電圧範囲内である検出信号入力端ＨＶＤＥＴの第１の検出信号ＮＥＧＤＥＴがローレベルである状態１のとき、ノードＢのレベルはローレベルとなり、インバータ３８の出力端のノードＬＳＶＤＤ及びノードＡ、Ｃのレベルはハイレベルとなる。このためＰＭＯＳトランジスタ３４、３５はオフし、ＮＭＯＳ３６がオンするため、出力端ＯＵＴは負電圧入力端ＶＮＥＧの電圧である内部高電圧電源ＨＶＮＥＧのレベルを出力し、第１のスイッチトランジスタ１０をオフする。同様に第２のスイッチトランジスタ１５もオフされ、パッド２５に掛かる電圧が、内部に伝達されることはない。
【００１６】
状態２から、内部高電圧電源ＨＶＮＥＧが所定の値を越えた（例えば−５Ｖ以下）ことを示すＨＶＤＥＴの第１の検出信号ＮＥＧＤＥＴがハイレベルである（半導体集積回路内で生成される）状態４に遷移すると、インバータ３８の出力端のノードＬＳＶＤＤ、ノードＡ及びノードＢのレベルはローレベルとなる。このときＰＭＯＳトランジスタ３５とＰＭＯＳトランジスタ３１がオフ状態になるが、ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３６で構成されるラッチにより状態２における論理状態が保持されるため、出力端ＯＵＴはインバータ３８の出力端のノードＬＳＶＤＤのローレベルを出力し、第１のスイッチトランジスタ１０をオンする。同様に第２のスイッチトランジスタ１５もオンになる。
【００１７】
このように、内部高電圧電源ＨＶＮＥＧが所定の値を越えた場合は、ＮＭＯＳトランジスタ３６のドレイン電圧はインバータ３８の出力端のノードＬＳＶＤＤと同じローレベルとなる。この耐圧緩和制御動作により、ＮＭＯＳトランジスタ３６のソース・ドレイン間には、内部高電圧電源ＨＶＮＥＧが所定の値を越えた電圧とノードＬＳＶＤＤの電圧ＶＤＤとの和の電圧が掛かることはなく、耐圧破壊などの障害を回避できる。同様にＰＭＯＳトランジスタ３１、３２についても耐圧破壊などの障害を回避できる。
【００１８】
次に状態１の第２のスイッチ制御回路３０−２において、パッド２５に掛かる電圧が所定の値を越えると、レベル検出回路２０はこれを検知し、第２の検出信号ＰＡＤＤＥＴがハイレベルである状態３に遷移する。このとき、インバータ３８の出力端のノードＬＳＶＤＤ、ノードＡ及びノードＢのレベルはローレベルとなる。また、ＰＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３５はオフ状態になるが、ＰＭＯＳトランジスタ３２とＰＭＯＳトランジスタ３４とＮＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３６で構成されるラッチにより状態１における論理状態が保持されるため、出力端ＯＵＴはパッド２５に掛かる電圧が所定の値を越えたレベルを出力し、第２のスイッチトランジスタ１５のオフ状態を維持する。
【００１９】
このとき、ＮＭＯＳトランジスタ３３のドレイン電圧は、ノードＬＳＶＤＤの電圧と同じく、ハイレベルからローレベルに遷移する。この耐圧緩和制御動作により、ＮＭＯＳトランジスタ３３のソース・ドレイン間には、パッド２５の電圧が所定の値を越えた電圧とノードＬＳＶＤＤの電圧ＶＤＤとの和の電圧が掛かることはなく、耐圧破壊などの障害を回避できる。同様にＰＭＯＳトランジスタ３４、３５についても耐圧破壊などの障害を回避できる。図４ｂは、ＶＤＤ＝１．８Ｖ、ＧＮＤ＝０Ｖ、ＶＮＥＧ＝−５Ｖ、及び所定のレベルを超えた電圧＝−１０Ｖのときの、状態１〜４の各ノードの電圧レベルを示している。
【００２０】
図５は、状態２から４に遷移したときの各電圧の変化を示す電圧遷移図である。図５において、チップ選択のため、第１のスイッチ制御回路３０−１にテストイネーブル信号ＴＥＳＴＥＮのハイレベルが印加される。半導体集積回路の内部高電圧電源ＨＶＮＥＧの電圧が一定の電圧範囲内であれば、半導体集積回路内で発生される第１の検出信号ＮＥＧＤＥＴはローレベルである。このとき、インバータ３８の出力端のノードＬＳＶＤＤの電圧はハイレベルとなり、出力端ＯＵＴからハイレベルの出力信号ＯＵＴ１が出力される。第２のスイッチ制御回路３０−２においても同様の動作が行われ、出力端ＯＵＴからハイレベルの出力信号ＯＵＴ２が出力される。これにより、第１及び第２スイッチトランジスタ１０、１５はオンし、内部高電圧電源ＨＶＮＥＧの電圧はパッド２５にパッド電圧ＮＥＧＰＡＤとして伝達され、テストが開始される。
【００２１】
テスト中、内部高電圧電源ＨＶＮＥＧが所定の値を超えると、第１の検出信号ＮＥＧＤＥＴはハイレベルとなり、レベル検出回路２０もパッド２５の電圧を検知して、第２の検出信号ＰＡＤＤＥＴはハイレベルとなる。これに応答して、インバータ３８の出力端のノードＬＳＶＤＤの電圧はハイレベルからローレベルとなり、耐圧緩和制御動作により、ＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ３１、３２を保護する。また出力端ＯＵＴからは、ローレベルの出力信号ＯＵＴ１、２がそれぞれ出力され、第１及び第２スイッチトランジスタ１０、１５をオンする。
【００２２】
図６は、状態１から３に遷移したときの各電圧の変化を示す電圧遷移図である。図６において、チップ非選択のため、第１のスイッチ制御回路３０−１にテストイネーブル信号ＴＥＳＴＥＮのローレベルが印加される。半導体集積回路の内部高電圧電源ＨＶＮＥＧの電圧が一定の電圧範囲内であれば、半導体集積回路内で発生される第１の検出信号ＮＥＧＤＥＴはローレベルである。このとき、インバータ３８の出力端のノードＬＳＶＤＤの電圧はハイレベルとなり、出力端ＯＵＴからローレベルの出力信号ＯＵＴ１が出力される。第２のスイッチ制御回路３０−２において、パッド２５に掛かる電圧が所定の値を超えると、レベル検出器２０はこれを検知し、第２の検出信号ＰＡＤＤＥＴがハイレベルとなる。このとき、インバータ３８の出力端のノードＬＳＶＤＤの電圧はローレベルとなり、出力端ＯＵＴからＮＥＧＰＡＤと同じレベルの信号ＯＵＴ２が出力される。これにより、第１及び第２スイッチトランジスタ１０、１５はオフし、パッド２５に掛かる電圧は内部に伝達されない。
【００２３】
このとき選択された他のチップの内部高電圧電源ＨＶＮＥＧが所定の値を越えると、レベル検出回路２０はパッド２５の電圧を検知して、第２の検出信号ＰＡＤＤＥＴはハイレベルとなる。これに応答して、インバータ３８の出力端のノードＬＳＶＤＤの電圧はハイレベルからローレベルとなり、耐圧緩和制御動作により、ＮＭＯＳトランジスタ３３及びＰＭＯＳトランジスタ３４、３５を保護する。また出力端ＯＵＴからは、ＮＥＧＰＡＤと同じレベルの出力信号ＯＵＴ２が出力され、第２スイッチトランジスタ１５のオフを維持する。
【００２４】
図７は、本発明のテストパッド制御回路のレベル検出回路が活性化信号を受信する独立のパッドを有した回路構成を示すブロック図である。半導体集積回路チップの電源を投入後、レベル検出回路２０を常時動作させておくと、スタンバイ電流のスペックを守れなくなる場合がある。このため、レベル検出回路２０を非選択時に活性化させるための独立のパッド２７を設け、テスターから個別に制御を可能とする。図８は、本発明のレベル検出回路が活性化信号を受信する独立のパッドを有した半導体集積回路チップのテストの接続構成を示す接続図である。これにより、非選択チップについては独立のパッド２７で検出回路２０を活性化する制御が可能となり、トランジスタ回路の耐圧緩和とスタンバイ電流のスペック実現を両立することが可能となる。
【００２５】
以上説明したように、本発明によると、選択時及び非選択時の高電圧状態をチェックし、高電圧による障害が発生しないよう耐圧緩和制御を行うテストパッド制御回路を有する半導体集積回路が可能となるため、複数の半導体集積回路チップのテストパッドを共通に接続して、内部電源テストを連続して行う場合、安全にテストを実施できる半導体集積回路を提供することが可能となる。さらに独立のパッドを設けることで、トランジスタ回路の耐圧緩和とスタンバイ電流のスペック実現を両立することが可能となる。
【図面の簡単な説明】
【００２６】
【図１】本発明のテストパッド制御回路の回路構成を示すブロック図。
【図２】本発明による半導体集積回路チップのテストの接続構成を示す接続図。
【図３】第１及び第２のスイッチ制御回路を示す回路図。
【図４】第１、２のスイッチ制御回路の各ノードにおける電圧を示す電圧レベル表。
【図５】状態２から４に遷移したときの各電圧の変化を示す電圧遷移図。
【図６】状態１から３に遷移したときの各電圧の変化を示す電圧遷移図。
【図７】本発明の独立パッドを有したレベル検出回路の回路構成を示すブロック図。
【図８】本発明のレベル検出回路が独立のパッドを有した半導体集積回路チップのテスト接続図。
【符号の説明】
【００２７】
１０  第１のスイッチトランジスタ
１２  第１のＰウエル
１５  第２のスイッチトランジスタ
１７  第２のＰウエル
２０  レベル検出回路
２５  パッド
２７  独立のパッド
３０−１  第１のスイッチ制御回路
３０−２  第２のスイッチ制御回路
３１、３２、３４、３５  ＰＭＯＳトランジスタ
３３、３６  ＮＭＯＳトランジスタ
３７、３９  ＮＯＲ回路
３８、４０  インバータ
１００  テストパッド制御回路
ＩＮ  制御信号入力端
ＯＵＴ  出力端
ＨＶＤＥＴ  検出信号入力端
ＶＮＥＧ  負電圧入力端
ＤＥＴＯＵＴ  検出信号出力端
ＨＶＮＥＧ  内部高電圧電源
ＮＥＧＤＥＴ  第１の検出信号
ＴＥＳＴＥＮ  テストイネーブル信号
ＰＡＤＤＥＴ  第２の検出信号
ＯＵＴ１、２  出力信号
ＬＳＶＤＤ  インバータ３８の出力端のノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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