(57)【要約】【課題】  出力電圧の安定時間を短縮し、且つ消費電力を低減できる電圧選択回路、駆動回路、電気光学装置及び電子機器を提供する。【解決手段】  選択データに対応した１つの選択電圧を複数の電圧の中から選択するための電圧選択回路であって、各選択ブロックが、前記複数の電圧の一部の電圧群の中から選択データの一部に基づいて電圧を選択出力するためのスイッチ素子を有する複数の選択ブロックと、前記複数の選択ブロックの各選択ブロックのスイッチ素子の選択制御信号を生成する選択制御信号生成回路とを含む。選択制御信号生成回路が、前記選択電圧を出力する選択ブロックのスイッチ素子のみをオンオフ制御し、且つ前記選択電圧を出力しない選択ブロックのスイッチ素子がオフ状態となるように、前記選択制御信号を生成する。【選択図】      図８
2008111917.tif 000002
【特許請求の範囲】
【請求項１】
選択データに対応した１つの選択電圧を複数の電圧の中から選択するための電圧選択回路であって、
各選択ブロックが、前記複数の電圧の一部の電圧群の中から選択データの一部に基づいて電圧を選択出力するためのスイッチ素子を有する複数の選択ブロックと、
前記複数の選択ブロックの各選択ブロックのスイッチ素子の選択制御信号を生成する選択制御信号生成回路とを含み、
前記選択制御信号生成回路が、
前記選択電圧を出力する選択ブロックのスイッチ素子のみをオンオフ制御し、且つ前記選択電圧を出力しない選択ブロックのスイッチ素子がオフ状態となるように、前記選択制御信号を生成することを特徴とする電圧選択回路。
【請求項２】
請求項１において、
前記選択制御信号生成回路が、
前記選択電圧を出力する選択ブロックのスイッチ素子のうち、該選択電圧が供給される経路のスイッチ素子のみオン状態となるように前記選択制御信号を生成することを特徴とする電圧選択回路。
【請求項３】
請求項１又は２において、
前記複数の選択ブロックの各選択ブロックは、
前記選択データの一部のビットのデータに基づいて２つの第１の被選択電圧の一方を前記選択電圧として出力するため第１のセレクタを構成するスイッチ素子と、
前記選択データの全ビットのデータに基づいて２以上の第２の被選択電圧の１つを前記第１の被選択電圧として出力するためのスイッチ素子を有する第２のセレクタとを含むことを特徴とする電圧選択回路。
【請求項４】
請求項３において、
前記選択制御信号生成回路が、
前記第２のセレクタの切替制御後に前記第１のセレクタの切替制御を行うように、前記選択制御信号を生成することを特徴とする電圧選択回路。
【請求項５】
請求項３又は４において、
前記選択制御信号生成回路が、
前記第１又は第２のセレクタのスイッチ素子のうち、オン状態からオフ状態に切り替えるスイッチ素子の制御を、オフ状態からオン状態に切り替えるスイッチ素子の制御に先立って行うように、前記選択制御信号を生成することを特徴とする電圧選択回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記複数の電圧数をＱ（Ｑは２以上の整数）、各選択ブロックのスイッチ素子の直列段数をＤ（Ｄは２以上の整数）とした場合に、
前記複数の選択ブロックの各選択ブロックは、
（Ｑ／２Ｄ−１）種類の電圧のうち１つの電圧を出力する初段セレクタと、
前記初段セレクタにより選択された１つの電圧が供給される（Ｑ−１）段に直列接続された２入力１出力セレクタとを含むことを特徴とする電圧選択回路。
【請求項７】
請求項１乃至５のいずれかにおいて、
各選択ブロック内で前記選択電圧が供給される経路の寄生容量の容量値と該経路のスイッチ素子のオン抵抗値との積に対応した遅延時間が最小となる段数をＥ、各選択ブロックの入力電圧数をＰ（Ｐは２以上の整数）とした場合、
前記複数の選択ブロックの各選択ブロックは、
Ｐ種類の電圧のうち１つの電圧を出力する初段セレクタと、
前記初段セレクタにより選択された１つの電圧が供給される（Ｅ−１）段に直列接続された２入力１出力セレクタとを含むことを特徴とする電圧選択回路。
【請求項８】
電気光学装置を駆動するための駆動回路であって、
複数の階調電圧を生成する階調電圧発生回路と、
前記選択データとしての階調データに基づいて、前記複数の電圧としての前記複数の階調電圧のうち前記選択電圧として１つの階調電圧を選択する請求項１乃至７のいずれか記載の電圧選択回路と、
前記１つの階調電圧に基づいて前記電気光学装置のソース線を駆動するソース線駆動回路とを含むことを特徴とする駆動回路。
【請求項９】
請求項１乃至７のいずれか記載の電圧選択回路を含むことを特徴とする駆動回路。
【請求項１０】
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する請求項８又は９記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項１１】
請求項８又は９記載の駆動回路を含むことを特徴とする電気光学装置。
【請求項１２】
請求項１乃至７のいずれか記載の電圧選択回路を含むことを特徴とする電子機器。
【請求項１３】
請求項８又は９記載の駆動回路を含むことを特徴とする電子機器。
【請求項１４】
請求項１０又は１１記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧選択回路、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話機等の電子機器には、表示装置として電気光学装置が搭載される。電気光学装置として、低消費電力化の観点から液晶表示パネル（Liquid Crystal Display：ＬＣＤ）パネルが採用されることが多い。この液晶表示パネルは、複数のゲート線と、複数のソース線と、各ゲート線及び各ソース線により特定される複数の画素とを含み、液晶駆動回路（広義には、駆動回路）により駆動される。より具体的には、液晶駆動回路のソースドライバにより複数のソース線が駆動され、該液晶駆動回路のゲートドライバにより複数のゲート線が走査される。
【０００３】
ソースドライバには、種々の性能が求められる。ソースドライバに求められる性能のうち代表的なものとして、多階調電圧出力の精度、消費電力、出力安定時間がある。ソースドライバは、通常、複数の階調電圧を発生させ、ソース出力毎に、複数の階調電圧の中から階調データに対応した階調電圧を選択して出力する。そのため、ソースドライバに求められる性能を達成するためには早期に電圧レベルを安定化させる必要があり、最終的には、複数の階調電圧をどのように扱うかが課題となる。
【０００４】
例えば特許文献１には、複数の階調電圧の中から１つの電圧を選択する階調電圧選択回路が開示されている。この階調電圧選択回路は、ロード信号を用いて階調電圧選択回路のデコード信号を生成することで、遅延により２つの階調電圧が同時選択される異電位ショートの状態を回避し、同時に複数のスイッチ素子がオンすることによる無駄な電力の消費を防ぐ技術が開示されている。
【特許文献１】特開平１１−２０５１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、複数の階調電圧を発生させる多階調電圧生成回路は、ソース出力毎に設けられた複数の階調電圧選択回路に接続される。複数の階調電圧選択回路の各階調電圧選択回路は、特許文献１に開示されているように複数のスイッチ素子を含み、複数のスイッチ素子のスイッチ制御により階調電圧の選択制御が行われる。ところが、特許文献１に開示された技術であっても、階調電圧選択回路のスイッチ素子のうち、最終的に選択される階調電圧が供給されるスイッチ素子以外の非選択スイッチもまた多階調電圧生成回路に接続される。
【０００６】
従って、多階調電圧生成回路は、階調電圧発生回路の非選択スイッチが負荷として接続されてしまい、負荷の増大に伴う充放電時間の増加により出力電圧の安定時間が長くなる。また、安定時間の短縮化を図るために、スイッチ素子の抵抗値を下げる等して、消費電力を増大させざるを得ないという問題があった。
【０００７】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、出力電圧の安定時間を短縮し、且つ消費電力を低減できる電圧選択回路、駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために本発明は、
選択データに対応した１つの選択電圧を複数の電圧の中から選択するための電圧選択回路であって、
各選択ブロックが、前記複数の電圧の一部の電圧群の中から選択データの一部に基づいて電圧を選択出力するためのスイッチ素子を有する複数の選択ブロックと、
前記複数の選択ブロックの各選択ブロックのスイッチ素子の選択制御信号を生成する選択制御信号生成回路とを含み、
前記選択制御信号生成回路が、
前記選択電圧を出力する選択ブロックのスイッチ素子のみをオンオフ制御し、且つ前記選択電圧を出力しない選択ブロックのスイッチ素子がオフ状態となるように、前記選択制御信号を生成する電圧選択回路に関係する。
【０００９】
本発明によれば、選択電圧を出力しない選択ブロックのスイッチ素子の負荷に電荷を充放電する必要がなくなり、選択電圧を出力する選択ブロックのスイッチ素子の負荷に電荷を充放電するだけで済む。例えば、選択電圧を出力しない選択ブロックのスイッチ素子の出力側の負荷に電荷を充放電させる必要もなくなる。その結果、出力電圧の安定時間を短縮し、且つ消費電力を低減できるようになる。
【００１０】
また本発明に係る電圧選択回路では、
前記選択制御信号生成回路が、
前記選択電圧を出力する選択ブロックのスイッチ素子のうち、該選択電圧が供給される経路のスイッチ素子のみオン状態となるように前記選択制御信号を生成することができる。
【００１１】
本発明によれば、より一層消費電力を低減し、出力電圧の安定時間を短縮させることができるようになる。
【００１２】
また本発明に係る電圧選択回路では、
前記複数の選択ブロックの各選択ブロックは、
前記選択データの一部のビットのデータに基づいて２つの第１の被選択電圧の一方を前記選択電圧として出力するため第１のセレクタを構成するスイッチ素子と、
前記選択データの全ビットのデータに基づいて２以上の第２の被選択電圧の１つを前記第１の被選択電圧として出力するためのスイッチ素子を有する第２のセレクタとを含むことができる。
【００１３】
本発明によれば、２入力１出力セレクタを採用することができるようになり、非選択時に充放電されるべき負荷を最小限に抑えることができるようになる。
【００１４】
また本発明に係る電圧選択回路では、
前記選択制御信号生成回路が、
前記第２のセレクタの切替制御後に前記第１のセレクタの切替制御を行うように、前記選択制御信号を生成することができる。
【００１５】
本発明によれば、第１のセレクタの負荷に、無駄に電荷を充放電する必要がなくなり、消費電力を削減できるようになる。
【００１６】
また本発明に係る電圧選択回路では、
前記選択制御信号生成回路が、
前記第１又は第２のセレクタのスイッチ素子のうち、オン状態からオフ状態に切り替えるスイッチ素子の制御を、オフ状態からオン状態に切り替えるスイッチ素子の制御に先立って行うように、前記選択制御信号を生成することができる。
【００１７】
本発明によれば、オフ状態からオン状態に切り替わる際の負荷を削減できるので、無駄に電荷を充放電する必要がなくなり、消費電力を削減できるようになる。
【００１８】
また本発明に係る電圧選択回路では、
前記複数の電圧数をＱ（Ｑは２以上の整数）、各選択ブロックのスイッチ素子の直列段数をＤ（Ｄは２以上の整数）とした場合に、
前記複数の選択ブロックの各選択ブロックは、
（Ｑ／２Ｄ−１）種類の電圧のうち１つの電圧を出力する初段セレクタと、
前記初段セレクタにより選択された１つの電圧が供給される（Ｑ−１）段に直列接続された２入力１出力セレクタとを含むことができる。
【００１９】
本発明によれば、初段セレクタと２入力１出力セレクタとにより構成できるため、初段セレクタの入力数を決定するだけよく、選択電圧を選択出力する際に電圧選択回路の負荷をできるだけ小さくできる上に、電圧選択回路の設計が容易化できるようになる。
【００２０】
また本発明に係る電圧選択回路では、
各選択ブロック内で前記選択電圧が供給される経路の寄生容量の容量値と該経路のスイッチ素子のオン抵抗値との積に対応した遅延時間が最小となる段数をＥ、各選択ブロックの入力電圧数をＰ（Ｐは２以上の整数）とした場合、
前記複数の選択ブロックの各選択ブロックは、
Ｐ種類の電圧のうち１つの電圧を出力する初段セレクタと、
前記初段セレクタにより選択された１つの電圧が供給される（Ｅ−１）段に直列接続された２入力１出力セレクタとを含むことができる。
【００２１】
本発明によれば、負荷が小さいにもかかわらず遅延時間が長くなるような場合に、低消費電力化を図る一方、出力の安定時間を短縮できるようになる。
【００２２】
また本発明は、
電気光学装置を駆動するための駆動回路であって、
複数の階調電圧を生成する階調電圧発生回路と、
前記選択データとしての階調データに基づいて、前記複数の電圧としての前記複数の階調電圧のうち前記選択電圧として１つの階調電圧を選択する上記のいずれか記載の電圧選択回路と、
前記１つの階調電圧に基づいて前記電気光学装置のソース線を駆動するソース線駆動回路とを含む駆動回路に関係する。
【００２３】
また本発明は、
上記のいずれか記載の電圧選択回路を含む駆動回路に関係する。
【００２４】
上記のいずれかの発明によれば、出力電圧の安定時間を短縮し、且つ消費電力を低減できる駆動回路を提供することができるようになる。
【００２５】
また本発明は、
複数のゲート線と、
複数のソース線と、
各画素が、前記複数のゲート線の各ゲート線と前記複数のソース線の各ソース線により特定される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記記載の駆動回路とを含む電気光学装置に関係する。
【００２６】
また本発明は、
上記記載の駆動回路を含む電気光学装置に関係する。
【００２７】
本発明によれば、出力電圧の安定時間を短縮し、且つ消費電力を低減できる駆動回路を含む電気光学装置を提供することができるようになる。
【００２８】
また本発明は、
上記のいずれか記載の電圧選択回路を含む電子機器に関係する。
【００２９】
また本発明は、
上記記載の駆動回路を含む電子機器に関係する。
【００３０】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００３１】
上記のいずれかの発明によれば、出力電圧の安定時間を短縮し、且つ消費電力を低減できる電圧選択回路が適用された電子機器を提供できるようになる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３３】
１．  液晶装置
図１に、本実施形態における液晶装置のブロック図の例を示す。
【００３４】
液晶装置１０（液晶表示装置。広義には表示装置）は、表示パネル１２（狭義には液晶パネル、ＬＣＤ（Liquid Crystal Display）パネル）、ソースドライバ２０（広義にはデータ線駆動回路）、ゲートドライバ３０（広義には走査線駆動回路）、表示コントローラ４０、電源回路５０を含む。なお、液晶装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。
【００３５】
ここで表示パネル１２（広義には電気光学装置）は、複数のゲート線（広義には走査線）と、複数のソース線（広義にはデータ線）と、各画素電極が各ゲート線及び各ソース線により特定される画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチング素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３６】
より具体的には、表示パネル１２では、アクティブマトリクス基板（例えばガラス基板）上に、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
【００３７】
ＴＦＴＫＬのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
【００３８】
なお、対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。例えば、対向電極ＣＥは、対向基板上に一面に形成される。
【００３９】
ソースドライバ２０は、階調データに基づいて表示パネル１２のソース線Ｓ１〜ＳＮを駆動する。一方、ゲートドライバ３０は、表示パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
【００４０】
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソースドライバ２０及びゲートドライバ３０に対しては、例えば動作モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【００４１】
電源回路５０は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【００４２】
このような構成の液晶装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソースドライバ２０、ゲートドライバ３０及び電源回路５０が協調して表示パネル１２を駆動する。
【００４３】
なお、図１では、液晶装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、ソースドライバ２０、ゲートドライバ３０、表示コントローラ４０、電源回路５０の一部又は全部を表示パネル１２上に形成してもよい。
【００４４】
また図１において、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ６０を構成してもよい。
【００４５】
図２に、本実施形態における液晶装置の他の構成例のブロック図を示す。
【００４６】
図２では、表示パネル１２上（パネル基板上）に、ソースドライバ２０、ゲートドライバ３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数の画素（画素電極）と、複数のソース線を駆動するソースドライバと、複数のゲート線を走査するゲートドライバとを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。
【００４７】
なお図２では、表示パネル１２上においてゲートドライバ３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。
【００４８】
また図１又は図２において、表示ドライバ６０が、表示コントローラ４０を内蔵してもよい。或いは図１又は図２において、表示ドライバ６０が、ソースドライバ２０及びゲートドライバ３０のいずれか一方と、電源回路５０とを集積化した半導体装置であってもよい。
【００４９】
１．１  ゲートドライバ
図３に、図１又は図２のゲートドライバ３０の構成例を示す。
【００５０】
ゲートドライバ３０は、シフトレジスタ３２、レベルシフタ３４、出力バッファ３６を含む。
【００５１】
シフトレジスタ３２は、各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ３２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯをフリップフロップに保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。ここで入力されるイネーブル入出力信号ＥＩＯは、表示コントローラ４０から供給される垂直同期信号である。
【００５２】
レベルシフタ３４は、シフトレジスタ３２からの電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００５３】
出力バッファ３６は、レベルシフタ３４によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００５４】
１．２  ソースドライバ
図４に、図１又は図２のソースドライバ２０の構成例のブロック図を示す。
【００５５】
ソースドライバ２０は、多階調電圧生成回路２２と、複数のソース駆動ブロック２４１〜２４Ｎとを含む。多階調電圧生成回路２２は、各階調に対応したＪ（Ｊは２以上の整数）種類の階調電圧を発生する。多階調電圧生成回路２２は、高電位側電圧と低電位側電圧との間の電圧を抵抗分割でＪ分割したＪ種類の階調電圧を発生する。多階調電圧生成回路２２は、各階調信号線にＪ種類の階調電圧の各階調電圧が供給される階調信号線２６を介して、Ｊ種類の階調電圧の一部ずつを複数のソース駆動ブロック２４１〜２４Ｎに供給する。
【００５６】
複数のソース駆動ブロック２４１〜２４Ｎの各ソース駆動ブロックは、同じ構成を有しているため、以下ではソース駆動ブロック２４Ｎの構成について説明する。
【００５７】
ソース駆動ブロック２４Ｎは、階調電圧選択回路（広義には電圧選択回路。ＤＡＣ（Digital-to-Analog Converter)）６０Ｎと、増幅器６２Ｎと、出力選択回路６４Ｎと、端子６６Ｎとを含む。端子６６Ｎが、ソース線ＳＮと電気的に接続される。階調電圧選択回路６０Ｎは、多階調電圧生成回路２２により生成された複数の電圧の中から、ソース線ＳＮの階調データに対応した１つの電圧を選択する。増幅器６２Ｎは、ボルテージフォロワ接続された演算増幅器であり、階調電圧選択回路６０Ｎによって選択された電圧をインピーダンス変換する。出力選択回路６４Ｎは、階調電圧選択回路６０Ｎにより選択された電圧をそのまま端子６６Ｎに出力したり、増幅器６２Ｎによりインピーダンス変換された電圧を端子６６Ｎに出力したりする。
【００５８】
より具体的には、出力選択回路６４Ｎは、１水平走査期間内の前半に設けられたプリバッファ期間に増幅器６２Ｎの出力電圧を端子６６Ｎに出力し、該１水平走査期間内の後半に設けられたＤＡＣ駆動期間に階調電圧選択回路６０Ｎの出力電圧を端子６６Ｎに出力する制御を行う。こうすることで、ソース線ＳＮを高速に充電できる上に、且つ精度良くソース線ＳＮに階調電圧を設定できるようになる。また、ＤＡＣ駆動期間に、増幅器６２Ｎの動作電流を停止又は制限することで、無駄な消費電流を削減できるようになる。
【００５９】
図５に、図４のソースドライバ２０の他の構成例のブロック図を示す。
【００６０】
図５において、図４と同一部分には同一符号を付し、適宜説明を省略する。図５のソースドライバが図４のソースドライバと異なる点は、各ソース駆動ブロックにおいて増幅器及び出力選択回路が省略され、階調電圧選択回路の出力電圧が端子にそのまま供給される点である。
【００６１】
図５の構成によれば、１水平走査期間内にソース線に階調電圧を設定する時間に余裕がある場合に、各ソース駆動ブロックの構成を簡素化できる。そのため、ソースドライバ２０の低コスト化と低消費電力化とを図ることができる。
【００６２】
１．３  電源回路
図６に、図１又は図２の電源回路５０の構成例を示す。
【００６３】
電源回路５０は、正方向２倍昇圧回路５２、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。
【００６４】
正方向２倍昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＯＵＴを生成する。即ち正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような正方向２倍昇圧回路５２は、公知のチャージポンプ回路により構成できる。電源電圧ＶＯＵＴは、ソースドライバ２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。なお正方向２倍昇圧回路５２は、２倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＯＵＴを出力することが望ましい。
【００６５】
走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＯＵＴが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲートドライバ３０によって駆動されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。
【００６６】
対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。
【００６７】
図７に、図１又は図２の表示パネル１２の駆動波形の一例を示す。
【００６８】
ソース線には、階調データの階調値に応じた階調電圧ＤＬＶが印加される。図７では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。
【００６９】
ゲート線には、非選択時において非選択電圧として低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において選択電圧として高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。
【００７０】
対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図７では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。
【００７１】
２．  階調電圧選択回路
ところで本実施形態では、ソースドライバ２０の各ソース駆動ブロックの階調電圧選択回路の電圧選択制御を工夫することで、ソース線に出力される階調電圧の安定時間の短縮化と消費電力の低減とを図る。
【００７２】
図８に、図４又は図５の階調電圧選択回路６０Ｎの構成例のブロック図を示す。図８は階調電圧選択回路６０Ｎの構成例を示すが、階調電圧選択回路６０１〜６０Ｎ−１も同様の構成を有している。
【００７３】
階調電圧選択回路６０Ｎは、選択制御ロジック（広義には選択制御信号生成回路）７０Ｎと、階調電圧選択スイッチ回路９０Ｎとを含む。選択制御ロジック７０Ｎは、階調選択用デコーダロジック８０Ｎと、ブロック選択ロジック８２Ｎとを含む。階調電圧選択スイッチ回路９０Ｎは、いわゆるトーナメント方式のデコーダであり、Ｒ（Ｒは２以上の整数）個の選択ブロック９２Ｎ−１〜９２Ｎ−Ｒを含む。
【００７４】
階調電圧選択回路６０Ｎには、多階調電圧生成回路２２によって生成されたＪ種類の階調電圧Ｖ０〜ＶＪが入力される。また、階調電圧選択回路６０Ｎには、選択データとしての階調データＤ０〜ＤＸが入力される。例えばＸが５の場合、階調データのビット数が６であるため、Ｊは６４（＝２６）である。
【００７５】
階調電圧選択スイッチ回路９０Ｎの選択ブロック９２Ｎ−１〜９２Ｎ−Ｒの各選択ブロックには、Ｊ種類の階調電圧Ｖ０〜ＶＪの一部ずつが入力され、選択ブロック９２Ｎ−１〜９２Ｎ−ＲとしてＪ種類の階調電圧Ｖ０〜ＶＪが入力されるようになっている。各選択ブロックは、トーナメント方式でトランスミッションスイッチ（広義にはスイッチ素子）が接続される。階調データＤ０〜ＤＸは、階調選択用デコーダロジック８０Ｎ及びブロック選択ロジック８２Ｎに入力される。
【００７６】
ブロック選択ロジック８２Ｎは、階調データに基づいて選択ブロック９２Ｎ−１〜９２Ｎ−Ｒのいずれか１つを選択するためのブロック選択信号ＢＳを生成する。例えばＲが２の場合、ブロック選択ロジック８２Ｎは、階調データの最上位ビットのデータＤＸに基づいて、選択ブロック９２Ｎ−１〜９２Ｎ−Ｒのいずれか１つを選択するためのブロック選択信号ＢＳを生成する。
【００７７】
階調選択用デコーダロジック８０Ｎは、選択ブロック９２Ｎ−１〜９２Ｎ−Ｒのそれぞれに、トランスミッションスイッチのスイッチ制御信号を供給する。各選択ブロックは、トランスミッションスイッチで構成される複数のセレクタを含み、初段のセレクタがＰ（Ｐは２以上の整数）入力１出力セレクタであり、それ以外のセレクタが２入力１出力セレクタである。
【００７８】
図９に、図８の階調電圧選択回路６０Ｎの構成例の回路図を示す。
【００７９】
図９において図８と同一部分には同一符号を付し、適宜説明を省略する。図９では、図示及び説明の簡略化のために、Ｘが３、Ｊが１５、Ｒが２であり、階調電圧選択回路６０Ｎが１６階調から１階調を選択するものとする。
【００８０】
多階調電圧生成回路２２は、１６種類の階調電圧Ｖ０〜Ｖ１５を生成する。選択ブロック９２Ｎ−１には、１６種類の階調電圧Ｖ０〜Ｖ１５のうち階調電圧Ｖ０〜Ｖ７が入力される。選択ブロック９２Ｎ−２には、１６種類の階調電圧Ｖ０〜Ｖ１５のうち階調電圧Ｖ８〜Ｖ１５が入力される。
【００８１】
選択ブロック９２Ｎ−１は、初段セレクタとして４入力１出力セレクタＳＥＬ４１Ｎ−１、ＳＥＬ４２Ｎ−１と、４入力１出力セレクタＳＥＬ４１Ｎ−１、４２Ｎ−１の出力の１つを選択するための２入力１出力セレクタＳＥＬ２１Ｎ−１と、２入力１出力セレクタＳＥＬ２１Ｎ−１の出力と隣の選択ブロック９２Ｎ−２の出力との１つを選択する２入力１出力セレクタＳＥＬ２２Ｎ−１を構成するトランスミッションスイッチ（スイッチ素子）ＳＷ２２Ｎ−１とを含む。
【００８２】
同様に、選択ブロック９２Ｎ−２は、初段セレクタとして４入力１出力セレクタＳＥＬ４１Ｎ−２、ＳＥＬ４２Ｎ−２と、４入力１出力セレクタＳＥＬ４１Ｎ−２、４２Ｎ−２の出力の１つを選択するための２入力１出力セレクタＳＥＬ２１Ｎ−２と、２入力１出力セレクタＳＥＬ２１Ｎ−２の出力と隣の選択ブロック９２Ｎ−１の出力との１つを選択する２入力１出力セレクタＳＥＬ２２Ｎ−１を構成するトランスミッションスイッチ（スイッチ素子）ＳＷ２２Ｎ−２とを含む。
【００８３】
図１０に、図９のトランスミッションスイッチの構成例の回路図を示す。
【００８４】
図９のトランスミッションスイッチが、図９の各セレクタを構成するスイッチ素子として採用される。このトランスミッションスイッチは、ｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、ＭＯＳトランジスタを単にトランジスタと略す）ｐＴｒと、ｎ型（第２導電型）のトランジスタｎＴｒとを含む。トランジスタｐＴｒ、ｎＴｒのソース同士（又はソースとドレイン）が接続され、トランジスタｐＴｒ、ｎＴｒのドレイン同士（又はドレインとソース）が接続される。トランジスタｐＴｒのゲートは、トランジスタｎＴｒのゲート信号の反転信号により制御される。
【００８５】
図９に戻って説明を続ける。４入力１出力セレクタ４１Ｎ−１は、階調電圧Ｖ０〜Ｖ３のうちいずれか１つを選択するためのセレクタである。４入力１出力セレクタ４１Ｎ−１を構成するトランスミッションスイッチは、スイッチ制御信号Ｂ０Ｌ００〜Ｂ０Ｌ０３によりスイッチ制御（オンオフ制御）される。４入力１出力セレクタ４２Ｎ−１は、階調電圧Ｖ４〜Ｖ７のうちいずれか１つを選択するためのセレクタである。４入力１出力セレクタ４２Ｎ−１を構成するトランスミッションスイッチは、スイッチ制御信号Ｂ０Ｌ０４〜Ｂ０Ｌ０７によりスイッチ制御（オンオフ制御）される。
【００８６】
２入力１出力セレクタＳＥＬ２１Ｎ−１は、スイッチ制御信号Ｂ０Ｌ１０、Ｂ０Ｌ１１によりスイッチ制御される。
【００８７】
スイッチ制御信号Ｂ０Ｌ００〜Ｂ０Ｌ０７、Ｂ０Ｌ１０、Ｂ０Ｌ１１は、階調選択用デコーダロジック８０Ｎにおいて生成される。階調選択用デコーダロジック８０Ｎは、例えば階調データの下位３ビットのデータとブロック選択信号ＢＳとに基づいて上記のスイッチ制御信号を生成する。
【００８８】
トランスミッションスイッチＳＷ２２Ｎ−１は、ブロック選択信号ＢＳのうちブロック選択信号Ｂ０によりスイッチ制御される。
【００８９】
４入力１出力セレクタ４１Ｎ−２は、階調電圧Ｖ８〜Ｖ１１のうちいずれか１つを選択するためのセレクタである。４入力１出力セレクタ４１Ｎ−２を構成するトランスミッションスイッチは、スイッチ制御信号Ｂ１Ｌ００〜Ｂ１Ｌ０３によりスイッチ制御（オンオフ制御）される。４入力１出力セレクタ４２Ｎ−２は、階調電圧Ｖ１２〜Ｖ１５のうちいずれか１つを選択するためのセレクタである。４入力１出力セレクタ４２Ｎ−２を構成するトランスミッションスイッチは、スイッチ制御信号Ｂ１Ｌ０４〜Ｂ１Ｌ０７によりスイッチ制御（オンオフ制御）される。
【００９０】
２入力１出力セレクタＳＥＬ２１Ｎ−２は、スイッチ制御信号Ｂ１Ｌ１０、Ｂ１Ｌ１１によりスイッチ制御される。
【００９１】
スイッチ制御信号Ｂ１Ｌ００〜Ｂ１Ｌ０７、Ｂ１Ｌ１０、Ｂ１Ｌ１１は、階調選択用デコーダロジック８０Ｎにおいて生成される。階調選択用デコーダロジック８０Ｎは、例えば階調データの下位３ビットのデータとブロック選択信号ＢＳとに基づいて上記のスイッチ制御信号を生成する。
【００９２】
トランスミッションスイッチＳＷ２２Ｎ−２は、ブロック選択信号ＢＳのうちブロック選択信号Ｂ１によりスイッチ制御される。
【００９３】
図８に示す階調電圧選択スイッチ回路９０Ｎの各選択ブロックには、選択制御ロジック７０Ｎの階調選択用デコーダロジック８０Ｎからのスイッチ制御信号と、選択制御ロジック７０Ｎのブロック選択ロジック８２Ｎからのブロック選択信号ＢＳとが入力される。
【００９４】
図１１に、図８の階調選択用デコーダロジック８０Ｎの構成例の回路図を示す。
【００９５】
図１１では、階調データＤ０〜Ｄ３（Ｘ＝３）のうち下位３ビットのデータＤ０〜Ｄ２とブロック選択信号ＢＳ（Ｂ０，Ｂ１）とが入力される。そして、階調選択用デコーダロジック８０Ｎは、階調データＤ０〜Ｄ２とブロック選択信号ＢＳとに基づいてスイッチ制御信号Ｂ０Ｌ１０、Ｂ０Ｌ１１、Ｂ０Ｌ００〜Ｂ０Ｌ０７、Ｂ１Ｌ１０、Ｂ１Ｌ１１、Ｂ１Ｌ００〜Ｂ１Ｌ０７を生成する。
【００９６】
図１２に、図８のブロック選択ロジック８２Ｎの構成例の回路図を示す。
【００９７】
図１２では、階調データＤ０〜Ｄ３のうち最上位ビットのデータＤ３が入力される。そして、ブロック選択ロジック８２Ｎは、階調データＤ３に基づいてブロック選択信号ＢＳ（Ｂ０、Ｂ１）を生成する。
【００９８】
図１１に示す階調選択用デコーダロジック８０Ｎと図１２に示すブロック選択ロジック８２Ｎとにより、スイッチ制御信号Ｂ０Ｌ１０、Ｂ０Ｌ１１、Ｂ０Ｌ００〜Ｂ０Ｌ０７、Ｂ１Ｌ１０、Ｂ１Ｌ１１、Ｂ１Ｌ００〜Ｂ１Ｌ０７は、図９において階調電圧Ｖ０〜Ｖ１５のうち選択電圧として選択される階調電圧の経路のトランスミッションスイッチのみがオン状態となり、他のトランスミッションスイッチがオフ状態となるように生成される。
【００９９】
３．  本実施形態の動作の説明
次に、本実施形態の比較例と本実施形態とを対比することで、本実施形態の動作を説明する。
【０１００】
３．１  比較例
まず、本実施形態の比較例における階調電圧選択回路について説明する。
【０１０１】
図１３に、本実施形態の第１の比較例における階調電圧選択回路の構成例を示す。
【０１０２】
図１３では、本実施形態と同様に階調電圧Ｖ０〜Ｖ１５の中から１つの階調電圧を選択する例を示している。第１の比較例における階調電圧選択回路３００Ｎは、例えば図４のソース駆動ブロック２４Ｎにおける階調電圧選択回路６０Ｎに代えて設けられる。階調電圧選択回路３００Ｎは、階調選択用デコーダロジック３１０Ｎと、各トランスミッションスイッチが階調電圧Ｖ０〜Ｖ１５の各階調電圧を出力する１６個のトランスミッションスイッチ３２０Ｎ−０〜３２０Ｎ−１５含む。階調選択用デコーダロジック３１０Ｎは、階調データＤ０〜Ｄ３に基づいて、トランスミッションスイッチ３２０Ｎ−０〜３２０Ｎ−１５の各トランスミッションスイッチのオンオフ制御を行うためのスイッチ制御信号を生成する。図１３では、トランスミッションスイッチ３２０Ｎ−２がオン状態となり階調電圧Ｖ２が選択される例を示している（Ｐ１）。
【０１０３】
図１４に、本実施形態の第２の比較例における階調電圧選択回路の構成例を示す。
【０１０４】
図１４では、本実施形態と同様に階調電圧Ｖ０〜Ｖ１５の中から１つの階調電圧を選択する例を示しているが、トランスミッションスイッチが、図９と同様にいわゆるトーナメント方式で接続されている。第２の比較例における階調電圧選択回路４００Ｎは、例えば図４のソース駆動ブロック２４Ｎにおける階調電圧選択回路６０Ｎに代えて設けられる。階調電圧選択回路４００Ｎは、階調選択用デコーダロジック４１０Ｎと、各トランスミッションスイッチがトーナメント方式で接続された複数のトランスミッションスイッチとを含む。階調選択用デコーダロジック４１０Ｎは、階調データＤ０〜Ｄ１に基づいてスイッチ制御信号を生成する４ｔｏ１デコーダと、階調データＤ２に基づいてスイッチ制御信号を生成する２ｔｏ１デコーダと、階調データＤ３に基づいてスイッチ制御信号を生成する２ｔｏ１デコーダとを含む。図１４では、階調電圧Ｖ１０が選択される例を示している（Ｐ２）。
【０１０５】
ところで、ソースドライバには、高精度な多階調電圧出力、低消費電力、短い出力安定時間が求められる。上記のいずれの特性においても、図４の階調信号線２６、配線６１Ｎ、端子６６Ｎの順序で電圧レベルが安定する必要がある。従って、多階調電圧生成回路２２の出力が、上記の特性の善し悪しを左右させる。
【０１０６】
ここで、階調信号線２６に接続される１階調（１本）当たりの負荷容量は、次の式で表される。
【０１０７】
階調信号線の負荷＝Ｎ×（ＬＤ１＋ＬＤ２＋ＬＤ３）      ・・・（１）
ここで、Ｎはソース駆動ブロック数、ＬＤ１は階調電圧選択回路６０の負荷、ＬＤ２は配線６１の負荷、ＬＤ３は端子６６の負荷である。
【０１０８】
より具体的には、階調電圧選択回路６０の負荷ＬＤ１、配線６１の負荷ＬＤ２は、次の式で表される。
【０１０９】
ＬＤ１＝階調電圧選択回路内の入力側の接続負荷＋出力側の接続負荷    ・・・（２）
ＬＤ２＝増幅器６２のゲート負荷＋出力選択回路６４の接続トランジスタ負荷＋配線６１の負荷                                                ・・・（３）
ここで、ＬＤ１は、トランスミッションスイッチを構成するトランジスタがオンすると、該トランスミッションスイッチの出力側に接続される他のトランスミッションスイッチの出力側のソース負荷（ドレイン負荷）が接続される。そのため、階調レベルが切り替わるたびに電荷の充放電が繰り返されてしまい、消費電流が多くなり、充放電時間の増大に伴い端子の出力電圧の安定時間を長期化させてしまう。
【０１１０】
図１５に、トランスミッションスイッチの負荷の説明図を示す。
【０１１１】
図１５は、トランスミッションスイッチがオフ状態に設定されているときの負荷の説明図である。トランスミッションスイッチの入力側のＡ点から見た場合、出力側の負荷が切断されるため、該トランスミッションスイッチの負荷は入力側の負荷のみを考慮すればよい。
【０１１２】
図１６に、トランスミッションスイッチの負荷の別の説明図を示す。
【０１１３】
図１６は、トランスミッションスイッチがオン状態に設定されているときの負荷の説明図である。トランスミッションスイッチの入力側のＡ点から見た場合、該トランスミッションスイッチを通る経路の負荷は、該トランスミッションスイッチの入力側のＡ点の負荷、該トランスミッションスイッチの出力側のＢ点の負荷、出力側において配線を介して接続される他のトランスミッションスイッチの出力側の負荷の合計となる。そのため、階調数が増加すると、トランスミッションスイッチを通る経路の負荷が増大する。これにより、安定時間を短縮するためには多階調電圧生成回路２２を構成する抵抗分割用の抵抗値を低くして、負荷充電速度をあげる方法を取る必要があり、その結果として消費電流が増加してしまう。
【０１１４】
例えば、トランスミッションスイッチのすべてが並列接続される、図１３の第１の比較例における階調電圧選択回路３００Ｎにおいて、例えば他の階調電圧から階調電圧Ｖ２に切り替える場合を考える。各トランスミッションスイッチの入力の負荷容量と出力の負荷容量との比を１：１と仮定すると、安定状態から階調電圧Ｖ２に切り替えるときの多階調電圧生成回路２２の変動負荷は、「１７」となる（Ｐ１０）。
【０１１５】
一方、図１４の第２の比較例における階調電圧選択回路４００Ｎにおいて、例えば他の階調電圧から階調電圧Ｖ１０に切り替える場合を考える。各トランスミッションスイッチの入力の負荷容量と出力の負荷容量との比を１：１と仮定すると、安定状態から階調電圧Ｖ１０に切り替えるときの多階調電圧生成回路２２の変動負荷は、「３２」となる（Ｐ１１）。
【０１１６】
このように、第１又は第２の比較例の階調電圧選択回路では、多階調電圧生成回路２２から見た負荷として、多階調電圧生成回路２２の出力側に接続されるトランスミッションスイッチ群の各トランスミッションスイッチの出力側の負荷も加わってしまう。そのため、本来選択されるべき階調電圧の経路以外の経路の負荷も電荷の充放電が行われるため、消費電力の増大及び充放電時間の長期化を招いていた。
【０１１７】
３．２  本実施形態の説明
そこで本実施形態では、階調電圧選択回路において、トランスミッションスイッチ群を複数の選択ブロックに分割し、選択制御ロジックが、最終的に選択される選択電圧を出力する選択ブロックのトランスミッションスイッチのみをオンオフ制御し、且つ該選択電圧を出力しない選択ブロックのトランスミッションスイッチがオフ状態となるように、スイッチ制御信号を生成するようにした。こうすることで、選択電圧を出力しない選択ブロックのトランスミッションスイッチの出力側の負荷を、多階調電圧生成回路２２が電荷を充放電する必要がなくなるため、消費電力を削減し、且つ充放電時間を短縮できるようになる。
【０１１８】
なお、本実施形態では、消費電力をできるだけ削減するために、選択電圧を出力する選択ブロックのトランスミッションスイッチのうち、該選択電圧が供給される経路のトランスミッションスイッチのみオン状態となるようにスイッチ制御信号を生成することが望ましい。
【０１１９】
また、図９のトランスミッションスイッチＳＷ２２Ｎ−１、ＳＷ２２Ｎ−２や、２入力１出力セレクタＳＥＬ２１Ｎ−２に着目すると、オフ状態となるトランスミッションスイッチの出力側の負荷をできるだけ少なくするために、初段のセレクタを除いて、２入力１出力セレクタを採用することが望ましい。即ち、複数の選択ブロックの各選択ブロックは、階調データの一部のビットのデータに基づいて生成されるブロック選択信号ＢＳにより２つの第１の被選択電圧の一方を選択電圧として出力するため第１のセレクタを構成するスイッチ素子と、階調データの全ビットのデータに基づいて生成される２以上の第２の被選択電圧の１つを第１の被選択電圧として出力するためのスイッチ素子を有する第２のセレクタとを含むことが望ましい。
【０１２０】
より具体的には、本実施形態において、階調電圧数をＱ（Ｑは２以上の整数）、各選択ブロックのトランスミッションスイッチの直列段数をＤ（Ｄは２以上の整数）とした場合に、各選択ブロックは、（Ｑ／２Ｄ−１）種類の階調電圧のうち１つの電圧を出力する初段セレクタと、該初段セレクタにより選択された１つの電圧が供給される（Ｑ−１）段に直列接続された２入力１出力セレクタとを含むことが望ましい。
【０１２１】
例えば、図９では、Ｑが１６、Ｄが３であり、各選択ブロックは、４（＝１６／２３−１）入力１出力セレクタで構成された初段セレクタ（ＳＥＬ４１Ｎ−１、ＳＥＬ４２Ｎ−１、ＳＥＬ４１Ｎ−２、ＳＥＬ４２Ｎ−２）と、２（＝３−１）段に直列接続された２入力１出力セレクタ（例えばＳＥＬ２１Ｎ−１、ＳＥＬ２１Ｎ−２）とを含む。
【０１２２】
こうすることで、多階調電圧生成回路２２の負荷をできるだけ小さくできる上に、回路設計が容易化される。
【０１２３】
図１７に、本実施形態の階調電圧選択回路６０Ｎの動作説明図を示す。
【０１２４】
図１７において、図９と同一部分には同一符号を付し、適宜説明を省略する。
【０１２５】
図１７では、他の階調電圧から階調電圧Ｖ１０に切り替えられる例を示している。経路Ｐ３は、階調電圧Ｖ１０が選択電圧として出力される経路である。階調電圧Ｖ１０が選択される場合、本実施形態では、各トランスミッションスイッチを経由する際に、経路Ｐ１３に示す配線を経由して接続されるトランスミッションスイッチの寄生容量が充放電される。即ち、経路１３の寄生容量が、多階調電圧生成回路２２が充放電する負荷容量となる。
【０１２６】
本実施形態では、この経路１３の寄生容量を最低限にするため、必要な伝達経路のみのトランスミッションスイッチのみをオン状態に設定し、且つ不要なトランスミッションスイッチをオフ状態に設定する。図１７では、階調電圧Ｖ１０を選択出力するブロックである選択ブロック９２Ｎ−２を選択し、且つ非選択ブロックである選択ブロック９２Ｎ−１を非選択状態としている。即ち、選択ブロック９２Ｎ−２のトランスミッションスイッチのうち、階調電圧Ｖ１０を出力する経路のトランスミッションスイッチのみをオン状態とし、選択ブロック９２Ｎ−１のトランスミッションスイッチをすべてオフ状態としている。こうすることで、選択されているブロックである選択ブロック９２Ｎ−２においても、トーナメント方式の初段のセレクタを構成するトランスミッションスイッチでは、階調電圧Ｖ１０を選択するようにトランスミッションスイッチをオン状態とすることで、最小限の負荷で階調電圧を選択出力させることができる。
【０１２７】
本実施形態における階調電圧選択回路６０Ｎにおいて、例えば他の階調電圧から階調電圧Ｖ１０に切り替える場合を考える。各トランスミッションスイッチの入力の負荷容量と出力の負荷容量との比を１：１と仮定すると、安定状態から階調電圧Ｖ１０に切り替えるときの多階調電圧生成回路２２の変動負荷は、「１１」となる（Ｐ１３）。従って、本実施形態によれば、第１又は第２の比較例と比較して多階調電圧生成回路２２の変動負荷を削減できるようになる。
【０１２８】
また、本実施形態では、選択制御ロジック７０Ｎが、第２のセレクタとしての２入力１出力セレクタＳＥＬ２１Ｎ−１、ＳＥＬ２１Ｎ−２の切替制御後に、第１のセレクタとしての２入力１出力セレクタを構成するトランスミッションスイッチＳＷ２２Ｎ−１、ＳＷ２２Ｎ−２の切替制御を行うように、スイッチ制御信号及びブロック選択信号ＢＳ（選択制御信号）を生成することが望ましい。こうすることで、トランスミッションスイッチＳＷ２２Ｎ−１、ＳＷ２２Ｎ−２の負荷に、無駄に電荷を充放電する必要がなくなり、消費電力を削減できるようになる。
【０１２９】
更に、本実施形態では、第２のセレクタとしての２入力１出力セレクタＳＥＬ２１Ｎ−１、ＳＥＬ２１Ｎ−２を構成するトランスミッションスイッチ、第１のセレクタを構成するトランスミッションスイッチＳＷ２２Ｎ−１、ＳＷ２２Ｎ−２のうち、オン状態からオフ状態に切り替えるトランスミッションスイッチのスイッチ制御を、オフ状態からオン状態に切り替えるトランスミッションスイッチのスイッチ制御に先立って行うように、スイッチ制御信号及びブロック選択信号ＢＳ（選択制御信号）を生成することが望ましい。こうすることで、オフ状態からオン状態に切り替わる際の負荷を削減できるので、無駄に電荷を充放電する必要がなくなり、消費電力を削減できるようになる。
【０１３０】
４．  変形例
４．１  第１の変形例
本実施形態では、階調電圧選択回路６０Ｎの負荷をできるだけ小さくするための構成及び制御を実現していたが、本発明がこれに限定されるものではない。本実施形態の第１の変形例では、階調電圧数が増加するとセレクタの直列段数が増えることに着目し、階調電圧選択回路６０Ｎの応答速度を最小にするための構成及び制御の実現を図る。
【０１３１】
そのため、第１の変形例では、最終的に選択される選択電圧を出力するパスの負荷である寄生容量の容量値と寄生抵抗（スイッチ素子のオン抵抗）の抵抗値との積が最小となるように各選択ブロックが構成される。より具体的には、各選択ブロック内で選択電圧が供給される経路の寄生容量の容量値と該経路のスイッチ素子のオン抵抗値との積が最小となる段数をＥ、各選択ブロックの入力電圧数をＰ（Ｐは２以上の整数）とした場合、複数の選択ブロックの各選択ブロックは、Ｐ種類の電圧のうち１つの電圧を出力する初段セレクタと、初段セレクタにより選択された１つの電圧が供給される（Ｅ−１）段に直列接続された２入力１出力セレクタとを含むように構成される。
【０１３２】
このため、第１の変形例では、配線の寄生容量と、オン状態のトランスミッションスイッチのオン抵抗との積に基づいて、応答速度を見積もる。
【０１３３】
図１８に、図１７の選択ブロック９２Ｎ−２の等価回路を示す。
【０１３４】
図１８では、オン状態のトランスミッションスイッチを抵抗素子、配線の寄生容量をコンデンサとしている。なお、図１８において図１７と同一部分には同一符号を付し、適宜説明を省略する。
【０１３５】
ここで、ノードＮＤ１の遅延時間ｔＡは、次式のように定まる。
【０１３６】
ｔＡ＝ｆ（Ｃ１×Ｒ１）      ・・・（４）
ここで、ｆは所与の充放電係数（例えば立ち上がりレベルが６３パーセントに達するときの充放電係数）であり、Ｃ１はノードＮＤ１の寄生容量であり、Ｒ１は多階調電圧生成回路２２の合成抵抗である。
【０１３７】
また、ノードＮＤ２の遅延時間ｔＢは、次式のように定まる。
【０１３８】
ｔＢ＝ｆ（Ｃ２×（Ｒ１＋Ｒ２））      ・・・（５）
ここで、ｆは所与の充放電係数（例えば立ち上がりレベルが６３パーセントに達するときの充放電係数）であり、Ｃ２はノードＮＤ２の寄生容量であり、Ｒ２はノードＮＤ１、ＮＤ２間のスイッチ抵抗である。
【０１３９】
更に、ノードＮＤ３の遅延時間ｔＣは、次式のように定まる。
【０１４０】
ｔＣ＝ｆ（Ｃ３×（Ｒ１＋Ｒ２＋Ｒ３））      ・・・（６）
ここで、ｆは所与の充放電係数（例えば立ち上がりレベルが６３パーセントに達するときの充放電係数）であり、Ｃ３はノードＮＤ３の寄生容量であり、Ｒ３はノードＮＤ２、ＮＤ３間のスイッチ抵抗である。
【０１４１】
更にまた、階調電圧選択回路６０Ｎの出力ノードの遅延時間ｔＤは、次式のように定まる。
【０１４２】
ｔＤ＝ｆ（Ｃ４×（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４））      ・・・（７）
ここで、ｆは所与の充放電係数（例えば立ち上がりレベルが６３パーセントに達するときの充放電係数）であり、Ｃ４は該出力ノードの寄生容量であり、Ｒ４はノードＮＤ３と該出力ノード間のスイッチ抵抗である。
【０１４３】
従って、階調電圧選択回路６０Ｎの応答時間は、遅延時間ｔＡ〜ｔＤの和により定まる。
【０１４４】
図１９及び図２０に、２５６種類の階調電圧と直列段数との関係を見積もるための表を示す。
【０１４５】
図１９に示すように、例えば初段セレクタとして２５６入力１出力セレクタを採用すると、直列段数Ｅは１で済むが、多階調電圧生成回路２２からの負荷は「２５６」となる。一方、初段セレクタとして１２８入力１出力セレクタを採用すると、次段に２入力１出力セレクタを設ける必要があるものの、多階調電圧生成回路２２からの負荷は「１３１」となる。こうして、初段のワイヤード数Ｐを変化させた場合の多階調電圧生成回路２２からの負荷を見積もった値が図１９の表である。
【０１４６】
図２０は、スイッチ抵抗の抵抗値を１０キロオームとし、図１９の直列段数毎に、負荷に対応した遅延時間を概算した表である。
【０１４７】
図２１に、図１９及び図２０の表のグラフを示す。
【０１４８】
図２１では、横軸に直列段数Ｅ、左の縦軸に負荷容量、右の横軸に応答速度を示す。図２１に示すように、直列段数を増加させることで、選択電圧が通る経路の負荷を軽減させることができ、直列段数が「７」のときに最小負荷となる。その一方、応答速度は直列段数が「５」のときが最速となる。従って、２５６階調の場合には、初段セレクタとして１６入力１出力セレクタを採用し、残りの４段のセレクタとして２入力１出力セレクタを採用することで、応答時間が最小の階調電圧選択回路６０Ｎを提供できるようになる。即ち、Ｐが１６、Ｅが５である。
【０１４９】
以上のように、第１の変形例においても、消費電力を削減しながら出力安定時間を短縮化できる階調電圧選択回路を提供できる。
【０１５０】
４．２  第２の変形例
本実施形態又は本実施形態の第１の変形例では、図１１に示すように階調選択用デコーダロジック８０Ｎを論理回路で構成していたが、本発明は、これに限定されるものではない。本実施形態の第２の変形例では、階調選択用デコーダロジック８０Ｎを、ＲＯＭデコーダにより構成している。この場合、階調選択用デコーダロジック８０Ｎの回路規模を大幅に削減できるようになる。
【０１５１】
図２２に、本実施形態の第２の変形例における階調選択用デコーダロジックの構成例の回路図を示す。第２の変形例における階調選択用デコーダロジックは、階調データＤ０〜Ｄ２、ブロック選択信号ＢＳ（Ｂ０、Ｂ１）及びプリチャージ信号ＸＰＲＥにより、スイッチ制御信号を生成する。
【０１５２】
各スイッチ制御信号は、出力ラッチを介して出力される。プリチャージ信号ＸＰＲＥによりプリチャージされた信号線が、出力ラッチに接続されている。出力ラッチは、階調データＤ０〜Ｄ２及びブロック選択信号ＢＳ（Ｂ０、Ｂ１）に対応して、接地レベル又は電源電圧レベルに設定される信号線の電圧をラッチし、スイッチ制御信号として出力する。
【０１５３】
５．  電子機器
図２３に、本実施形態、第１又は第２の変形例におけるソースドライバが適用される電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
【０１５４】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。
【０１５５】
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。
【０１５６】
表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。
【０１５７】
電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。
【０１５８】
ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、第１〜第３の実施形態のいずれかのソースドライバの機能を有する。ゲートドライバ５３０は、図１又は図２のゲートドライバ３０の機能を有する。
【０１５９】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１６０】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
【０１６１】
以上のような構成により、出力電圧の安定時間を短縮し、且つ消費電力を低減できるソースドライバの適用により、低コスト且つ低消費電力の電子機器を提供できる。
【０１６２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１６３】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１６４】
【図１】本実施形態における液晶装置の構成例のブロック図。
【図２】本実施形態における液晶装置の他の構成例のブロック図。
【図３】図１又は図２のゲートドライバの構成例のブロック図。
【図４】図１又は図２のソースドライバの構成例のブロック図。
【図５】図１又は図２のソースドライバの他の構成例のブロック図。
【図６】図１又は図２の電源回路の構成例のブロック図。
【図７】図１又は図２の表示パネルの駆動波形の一例を示す図。
【図８】図４又は図５の階調電圧選択回路の構成例のブロック図。
【図９】図８の階調電圧選択回路の構成例の回路図。
【図１０】図９のトランスミッションスイッチの構成例の回路図。
【図１１】図８の階調選択用デコーダロジックの構成例の回路図。
【図１２】図８のブロック選択ロジックの構成例の回路図。
【図１３】本実施形態の第１の比較例における階調電圧選択回路の構成例の図。
【図１４】本実施形態の第２の比較例における階調電圧選択回路の構成例の図。
【図１５】トランスミッションスイッチの負荷の説明図。
【図１６】トランスミッションスイッチの負荷の説明図。
【図１７】本実施形態の階調電圧選択回路の動作説明図。
【図１８】図１７の選択ブロックの等価回路を示す図。
【図１９】２５６種類の階調電圧と直列段数との関係を見積もるための図。
【図２０】２５６種類の階調電圧と直列段数との関係を見積もるための図。
【図２１】図１９及び図２０の表のグラフを示す図。
【図２２】本実施形態の第２の変形例における階調選択用デコーダロジックの構成例の回路図。
【図２３】本実施形態、第１又は第２の変形例におけるソースドライバが適用される電子機器の構成例のブロック図。
【符号の説明】
【０１６５】
２０  ソースドライバ、  ２２  多階調電圧生成回路、
２４１〜２４Ｎ  ソース駆動ブロック、  ２６  階調信号線、
６０Ｎ  階調電圧選択回路、  ６１Ｎ  配線、  ６２Ｎ  増幅器、
６４Ｎ  出力選択回路、  ６６Ｎ  端子、  ７０Ｎ  選択制御ロジック、
８０Ｎ  階調選択用デコーダロジック、  ８２Ｎ  ブロック選択ロジック、
９０Ｎ  階調電圧選択スイッチ回路、  ９２Ｎ−１〜９２Ｎ−Ｒ  選択ブロック、
Ｂ０Ｌ００〜Ｂ０Ｌ０７、Ｂ０Ｌ１１、Ｂ０Ｌ１０、Ｂ１Ｌ００〜Ｂ１Ｌ０７、Ｂ１Ｌ１１、Ｂ１Ｌ１０  スイッチ制御信号、  ＢＳ、Ｂ０、Ｂ１  ブロック選択信号、
Ｄ０〜Ｄ３  階調データ、
ＳＥＬ２１Ｎ−１、ＳＥＬ２１Ｎ−２  ２入力１出力セレクタ、
ＳＥＬ４１Ｎ−１、ＳＥＬ４１Ｎ−２、ＳＥＬ４２Ｎ−１、ＳＥＬ４２Ｎ−２  ４入力１出力セレクタ、  ＳＷ２２Ｎ−１、ＳＷ２２Ｎ−２  トランスミッションスイッチ、
Ｖ０〜Ｖ１５  階調電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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