(57)【要約】【課題】外部端子の負荷を均一にし、記憶データのデータ幅の小さい半導体装置を用い、データ幅の大きい半導体記憶装置を構成することを可能とすること。【解決手段】本発明は、メモリセルアレイ２２ａと、メモリセルアレイに記憶する記憶データを入出力するメモリセルアレイのアドレスであるアドレスデータの入力を行うための端子であって、アドレスデータの一部を入力する第１端子１２ａと、アドレスデータの残りの一部を入力する第２端子１３ａを有する端子と、端子にアドレスデータが入力された場合、入換情報に基づき、アドレスデータの一部を第１内部アドレス線ＡＩ（ｎ）または第２内部アドレス線ＡＩ（ｎ＋１６）に接続し、アドレスデータの残りの一部を他方の内部アドレス線に接続するスイッチ２０ａと、を有する半導体装置およびその制御方法である。【選択図】図５
2008165917.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子と、を有する前記端子と、
前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、
前記端子に前記アドレスデータが入力された場合、所定の入換情報に基づき前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するスイッチと、を具備する半導体装置。
【請求項２】
前記端子に前記記憶データが入出力された場合は、前記記憶データは前記スイッチを経由せず前記メモリセルアレイに入出力される半導体装置。
【請求項３】
前記第１端子は、前記記憶データを入出力し、前記アドレスデータの一部を入力し、
前記第２端子は、前記アドレスデータの残りの一部を入力する請求項１または２記載の半導体装置。
【請求項４】
前記所定の入換情報を入力する入換情報端子を具備し、
前記所定の入換情報は、前記入換情報端子に印加される電圧である請求項１から３のいずれか一項記載の半導体装置。
【請求項５】
前記所定の入換情報を記憶する入換情報記憶部を具備する請求項１から３記載の半導体装置。
【請求項６】
請求項１から５のいずれか一項記載の半導体装置である第１半導体装置と第２半導体装置を具備し、
前記第１半導体装置の前記第１端子は、前記第１半導体装置および前記第２半導体装置のメモリセルアレイに記憶する記憶データの一部である第１記憶データを入出力し、前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの一部である第１アドレスデータを入力する外部の端子である第１外部端子に接続され、
前記第１半導体装置の前記第２端子は、前記記憶データの残りの一部である第２記憶データを入出力し、前記アドレスデータの残りの一部である第２アドレスデータを入力する外部の端子である第２外部端子と接続され、
前記第２半導体装置の前記第１端子は前記第２外部端子に接続され、
前記第２半導体装置の前記第２端子は前記第１外部端子に接続された半導体装置。
【請求項７】
前記第１半導体装置の前記所定の入換情報と、前記第２半導体装置の前記所定の入換情報とは異なる請求項６記載の半導体装置。
【請求項８】
前記第１記憶データの大きさと前記第２記憶データの大きさは同じである請求項６または７記載の半導体装置。
【請求項９】
メモリセルアレイと、メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子を有する前記端子と、前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、を具備する半導体装置の制御方法において、
前記端子に前記アドレスデータが入力された場合、所定の入換情報に基づき、前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するステップを有する半導体装置の制御方法。
【請求項１０】
メモリセルアレイと、メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子を有する前記端子と、前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、をそれぞれ具備する第１半導体装置および第２半導体装置の制御方法において、
前記第１半導体装置の前記第１端子を、前記第１半導体装置および前記第２半導体装置のメモリセルアレイに記憶する記憶データの一部である第１記憶データを入出力し、前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの一部である第１アドレスデータを入力する外部の端子である第１外部端子に接続するステップと、
前記第１半導体装置の前記第２端子を、前記記憶データの残りの一部である第２記憶データを入出力し、前記アドレスデータの残りの一部である第２アドレスデータを入力する外部の端子である第２外部端子に接続するステップと、
前記第２半導体装置の前記第１端子を前記第２外部端子に接続するステップと、
前記第２半導体装置の前記第２端子を前記第１外部端子に接続するステップと、
前記端子に前記アドレスデータが入力された場合、前記第１半導体装置および前記第２半導体装置それぞれにおいて、所定の入換情報に基づき、前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するステップと、を有する半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその制御方法に関し、半導体記憶装置を有する半導体装置およびその制御方法に関する。
【背景技術】
【０００２】
近年、フラッシュメモリやＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置は多くの電子機器で使用されている。半導体記憶装置は、データを記憶するメモリセルがマトリックス状に配置されたメモリセルアレイを有している。外部回路は、メモリセルアレイに記憶する記憶データを入出力するアドレスを指定してメモリセルアレイからデータを入出力する。外部回路からの記憶データの入出力およびアドレスを示すアドレスデータの入力は入出力回路を介して行われる。外部回路と入出力回路との記憶データの入出力は、複数ビット並列に行われる。この複数ビットの数をデータ幅と言い、データ幅は、例えば１６ビットや３２ビットである。また、記憶データを入出力するメモリセルアレイのアドレスは、例えば２５ビットのアドレスデータにより指定される。外部回路と入出力回路との間の記憶データ、アドレスデータの入出力は、それぞれデータ端子、アドレス端子を介して行われる。しかし、これらの端子の削減が求められている。そこで、データ端子とアドレス端子とを兼用する場合がある。
【０００３】
データ端子とアドレス端子とを兼用した半導体記憶装置についてフラッシュメモリを例（従来例１）に説明する。図１は記憶データを１６ビットのデータ幅で入出力し、アドレスデータが２５ビットからなるフラッシュメモリの模式図である。半導体チップ６０に、メモリセルアレイ６８と入出力回路６９が設けられている。入出力回路６９はパッド６２および６３と接続している。パッド６２および６３は、例えばパッケージの外部端子６６とワイヤで接続される。パッド６２はＤ０／Ａ０からＤ１５／Ａ１５を有しており、それぞれ外部端子６６のＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５に接続されている。パッド６３はパッドＡ１６からＡ２４を有しており、それぞれ外部端子６７のＥｘＡ１６からＥｘＡ２４と接続されている。
【０００４】
図２は外部回路から外部端子６６および６７に入出力されるデータ構造を示した図である。外部回路は、アドレスデータと記憶データを送るバスを兼用したシステムバスを含んでいる。外部回路は外部端子ＥｘＤ０／Ａ０はデータ入出力時には記憶データの１ビット目ＤＢ０を入出力する。アドレス入力時はアドレスデータの１ビット目ＡＢ０を入力する。外部端子ＥｘＤ１５／Ａ１５までは同様である。このように、外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５は、データ端子とアドレス端子とを兼用している。一方、外部端子ＥｘＡ１６からＥｘＡ２４はアドレスデータのみを入力するアドレス端子である。また、半導体チップ６０のパッド６２はデータパッドとアドレスパッドとを兼用している。一方、パッド６２はアドレスのみを入力するアドレスパッドである。
【０００５】
特許文献１には、アドレス端子とデータ端子を兼用しない複数の半導体記憶装置において、それぞれの半導体記憶装置のアドレス端子を共通に接続し、データ端子は別々に外部バスに接続する。これにより、各々の半導体記憶装置のデータ幅が少なくても、これより幅の太い外部バスに対応できる技術が開示されている。
【特許文献１】特開平９−２３１１３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置の記憶データの入出力するデータ幅を増やす要求がある。しかし、例えば、新たにデータ幅が３２ビットの半導体記憶装置を実現するには、入出力回路の設計開発を行わなくてはならない。この場合、開発期間や開発費用が大きくなる。そこで、例えば従来例１のようなデータ幅が１６ビットの半導体チップを２つ用い、データ幅が３２ビットの半導体記憶装置を構成することができれば、データ幅が３２ビットの半導体記憶装置の開発期間や開発費用を抑制することができる。しかしながら、通常の手段により、アドレス端子とデータ端子を兼用しデータ幅が１６ビットの半導体チップを２つ用いて、データ幅が３２ビットの半導体記憶装置を構成しようとすると、外部端子の負荷が均一でなくなるという課題がある。
【０００７】
本発明は、上記課題に鑑みなされたものであり、外部端子の負荷を均一にし、記憶データのデータ幅の小さい半導体装置を用い、データ幅の大きい半導体記憶装置を構成することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、メモリセルアレイと、メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子と、を有する前記端子と、前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、前記端子に前記アドレスデータが入力された場合、所定の入換情報に基づき前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するスイッチと、を具備する半導体装置である。本発明によれば、スイッチがアドレスデータの一部とアドレスデータの残りの一部を入れ換えるまたは入れ換えずにアドレスデータとすることができる。本発明の半導体装置を２つ用いることにより、外部端子に接続される負荷を均等にすることができる。これにより、記憶データのデータ幅がより大きい半導体記憶装置を構成することが可能となる。
【０００９】
上記構成において、前記端子に前記記憶データが入出力された場合は、前記記憶データは前記スイッチを経由せず前記メモリセルアレイに入出力される構成とすることができる。この構成によれば、記憶データは、入換情報によらず、そのままメモリセルアレイに入出力することができる。
【００１０】
上記構成において、前記第１端子は、前記記憶データを入出力し、前記アドレスデータの一部を入力し、前記第２端子は、前記アドレスデータの残りの一部を入力する構成とすることができる。
【００１１】
上記構成において、前記所定の入換情報を入力する入換情報端子を具備し、前記所定の入換情報は、前記入換情報端子に印加される電圧である構成とすることができる。また、上記構成において、前記所定の入換情報を記憶する入換情報記憶部を具備する構成とすることができる。これらの構成によれば、簡単に入換情報を入力することができる。
【００１２】
本発明は、上記構成の半導体装置である第１半導体装置と第２半導体装置を具備し、前記第１半導体装置の前記第１端子は、前記第１半導体装置および前記第２半導体装置のメモリセルアレイに記憶する記憶データの一部である第１記憶データを入出力し、前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの一部である第１アドレスデータを入力する外部の端子である第１外部端子に接続され、前記第１半導体装置の前記第２端子は、前記記憶データの残りの一部である第２記憶データを入出力し、前記アドレスデータの残りの一部である第２アドレスデータを入力する外部の端子である第２外部端子と接続され、前記第２半導体装置の前記第１端子は前記第２外部端子に接続され、前記第２半導体装置の前記第２端子は前記第１外部端子に接続された半導体装置である。本発明によれば、外部端子は全て２つの端子に接続される。よって、外部端子に接続される負荷を均等にすることができる。これにより、第１半導体装置および第２半導体装置の記憶データのデータ幅のより大きい記憶データの並列するビットを入出力可能となる。
【００１３】
上記構成において、前記第１半導体装置の前記所定の入換情報と、前記第２半導体装置の前記所定の入換情報とは異なる構成とすることができる。
【００１４】
上記構成において、前記第１記憶データの大きさと前記第２記憶データの大きさは同じである構成とすることができる。この構成によれば、同じ記憶容量で同じ構成の半導体装置を用い記憶データを記憶することができる。
【００１５】
本発明は、メモリセルアレイと、メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子を有する前記端子と、前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、を具備する半導体装置の制御方法において、前記端子に前記アドレスデータが入力された場合、所定の入換情報に基づき、前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するステップを有する半導体装置の制御方法である。本発明によれば、スイッチがアドレスデータの一部とアドレスデータの残りの一部を入れ換えるまたは入れ換えずにアドレスデータとすることができる。本発明で制御されるの半導体装置を２つ用いることにより、外部端子に接続される負荷を均等にすることができる。これにより、データ幅のより大きい記憶データを記憶することができる。
【００１６】
本発明は、メモリセルアレイと、メモリセルアレイに記憶する記憶データの入出力および前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの入力を行うための端子であって、前記アドレスデータの一部を入力する第１端子と、前記アドレスデータの残りの一部を入力する第２端子を有する前記端子と、前記アドレスデータが供給される第１内部アドレス線および第２内部アドレス線と、をそれぞれ具備する第１半導体装置および第２半導体装置の制御方法において、前記第１半導体装置の前記第１端子を、前記第１半導体装置および前記第２半導体装置のメモリセルアレイに記憶する記憶データの一部である第１記憶データを入出力し、前記記憶データを入出力する前記メモリセルアレイのアドレスを示すアドレスデータの一部である第１アドレスデータを入力する外部の端子である第１外部端子に接続するステップと、前記第１半導体装置の前記第２端子を、前記記憶データの残りの一部である第２記憶データを入出力し、前記アドレスデータの残りの一部である第２アドレスデータを入力する外部の端子である第２外部端子に接続するステップと、前記第２半導体装置の前記第１端子を前記第２外部端子に接続するステップと、前記第２半導体装置の前記第２端子を前記第１外部端子に接続するステップと、前記端子に前記アドレスデータが入力された場合、前記第１半導体装置および前記第２半導体装置それぞれにおいて、所定の入換情報に基づき、前記アドレスデータの一部を前記第１内部アドレス線および前記第２内部アドレス線のいずれか一方に接続し、前記アドレスデータの残りの一部を前記第１内部アドレス線および前記第２内部アドレス線の他方に接続するステップと、を有する半導体装置の制御方法である。本発明によれば、外部端子に接続される負荷を均等にすることができる。これにより、第１半導体装置および第２半導体装置の記憶データのデータ幅のより大きい記憶データの並列するビットを入出力可能となる。
【発明の効果】
【００１７】
本発明によれば、外部端子の負荷を均一にし、記憶データのデータ幅の小さい半導体装置を用い、データ幅の大きい半導体記憶装置を構成することが可能となる。
【発明を実施するための最良の形態】
【００１８】
外部端子として、記憶データのデータ幅が３２ビット、アドレスデータが２５ビットで、データ端子とアドレス端子を兼ねた場合を例に説明する。図３はこの場合の外部回路から外部端子に入出力されるデータ構造を示した図である。外部端子ＥｘＤ０／Ａ０からＥｘＤ２４／Ａ２４はデータ端子とアドレス端子とを兼用している。ＥｘＤ２５からＥｘＤ３１はデータ端子である。
【００１９】
図４は、比較例として、記憶データのデータ長が１６ビット、データパッドとアドレスパッドとを兼用しない半導体チップ７０ａおよび７０ｂを用い、外部回路から図３で示した記憶データを入出力する半導体装置である。半導体チップ７０ａおよび７０ｂはそれぞれメモリセルアレイ７８ａおよび７８ｂ、入出力回路７９ａおよび７９ｂを有している。また、アドレスパッド７２ａおよび７２ｂ、データパッド７３ａおよび７３ｂを有している。半導体チップ７０ａのアドレスパッド７２ａであるＡ０からＡ２４は外部端子７６ａであるＥｘＤ０／Ａ０からＥｘＡ２４にそれぞれ接続されている。よって、アドレスパッドＡ０からＡ２４に外部端子７６ａからアドレスデータが入力されると、アドレスデータのビットＡＢ０からＡＢ２４は入出力回路７９ａに入力される。一方、データパッド７３ａであるＤ０からＤ１５は外部端子７７ａであるＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５にそれぞれ接続されている。よって、データパッドＤ０からＤ１５に外部端子７７ａから記憶データが入出力されると、記憶データのビットＤＢ０からＤＢ１５は入出力回路７９ａに入出力される。このように、半導体チップ７９ａには外部端子の記憶データのデータ幅３２ビットうち１６ビット分であるＤＢ０からＤＢ１５を記憶する。
【００２０】
半導体チップ７０ｂのアドレスパッド７２ｂであるＡ０からＡ２４は外部端子７６ｂであるＥｘＤ０／Ａ０からＥｘ２４にそれぞれ接続されている。よって、アドレスパッドＡ０からＡ２４に外部端子７６ｂからアドレスデータのビットＡＢ０からＡＢ２４が入力されると、アドレスデータのビットＡＢ０からＡＢ２４は入出力回路７９ｂに入力される。一方、データパッド７３ｂであるＤ０からＤ１５は外部端子７７ｂであるＥｘＤ１６／Ａ１６からＥｘＤ３１にそれぞれ接続されている。よって、データパッドＤ０からＤ１５に外部端子７７ｂから記憶データが入出力されると、記憶データのビットＤＢ１６からＤＢ３１は入出力回路７９ａに入出力される。このように、半導体チップ７９ａには外部端子の記憶データのデータ幅３２ビットのうち残りの１６ビット分であるＤＢ１６からＤＢ３２を記憶する。以上のように、比較例によれば、記憶データのデータ幅が１６ビットで、データ入力パッドとアドレスパッドとを兼用しない半導体チップを２つ用い、記憶データのデータ幅は３２ビット、アドレスデータは２５ビットで、データ端子とアドレス端子とを兼ねる半導体記憶装置を実現している。
【００２１】
しかしながら、比較例に係る半導体記憶装置においては、以下の課題がある。図４のように、外部端子ＥｘＤ０／Ａ０は半導体チップ７０ａのパッドＡ０、Ｄ０および半導体チップ７０ｂのパッドＡ０と３つのパッドに接続される。一方、外部端子ＥｘＡ３１は半導体チップ７０ａのＤ１５の１つのパッドに接続される。このように、外部端子に接続されるパッドが３つの場合と１つの場合が生じる。よって、外部端子の負荷が異なると言う課題がある。上記課題を解決するための実施例を以下に説明する。
【実施例１】
【００２２】
図５は実施例１に係る半導体記憶装置の模式図である。半導体チップ１０ａおよび１０ｂは、記憶データのデータ幅が１６ビット、データパッドとアドレスパッドを兼用する半導体装置である。半導体チップ１０ａおよび１０ｂは、それぞれフラッシュメモリセルを有するメモリセルアレイ２２ａおよび２２ｂ、入出力回路２４ａおよび２４ｂをそれぞれ有している。入出力回路２４ａおよび２４ｂは、それぞれオプションパッド１４ａおよび１４ｂから入力した入換情報に基づきアドレスデータを入れ替えるスイッチ２０ａおよび２０ｂをそれぞれ有している。
【００２３】
スイッチ２０ａおよび２０ｂは、それぞれ第１内部アドレス線ＡＩ（ｎ）および第２内部アドレス線ＡＩ（ｎ＋１６）に接続する。ここで、ｎは第１内部アドレス線については０から１５、第２内部アドレス線については０から８である。半導体チップ１０ａおよび１０ｂは、第１パッド１２ａおよび１２ｂ、第２パッド１３ａおよび１３ｂ、入換情報を入力するオプションパッド１４ａおよび１４ｂをそれぞれ有している。入出力回路２４ａおよび２４ｂは、入換情報がＶｃｃの場合は第1パッドに入力されたアドレスデータを第２内部アドレス線ＡＩ（ｎ＋１６）に接続し、第２パッドに入力されたアドレスデータを第１内部アドレス線ＡＩ（ｎ）に接続する。この接続動作を、アドレスデータを入れ替えると言う。一方、入換情報がＶｓｓの場合は第１パッドに入力されたアドレスデータを第１内部アドレス線ＡＩ（ｎ）に接続し、第２パッドに入力されたアドレスデータを第２内部アドレス線ＡＩ（ｎ＋１６）に接続する。この接続動作を、アドレス動作を入れ替えないと言う。なお、各パッド１２ａ、１３ａ、１２ｂおよび１３ｂの記号の下の二重線は、各半導体チップ１０ａおよび１０ｂで選択されているアドレスデータを示している。例えば第１パッド１２ａであるＤ０／Ｄ１６／Ａ０／Ａ１６のＡ０の下の二重線はこのパッドから入力されるアドレスデータがビットＡＢ０であることを示している。詳細については後述する。
【００２４】
半導体チップ１０ａの第１パッド１２ａであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５は外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５にそれぞれ接続される。第２パッド１３ａであるＡ０／Ａ１６からＡ１５は外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１にそれぞれ接続される。オプションパッド１４ａはローレベルであるＶｓｓに接続される。このため、スイッチ２０ａはアドレスデータを入れ換えない。一方、半導体チップ１０ｂの第１パッド１２ｂであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５は外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１にそれぞれ接続される。第２パッド１３ｂであるＡ０／Ａ１６からＡ１５は外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５にそれぞれ接続される。オプションパッド１４ｂはハイレベルであるＶｃｃに接続される。このため、スイッチ２０ｂはアドレスデータを入れ換える。
【００２５】
図６は半導体チップ１０ａおよび１０ｂのブロック図である。第１外部端子１６が第１パッド１２に、第２外部端子１７が第２パッド１３に、オプション端子１８（ＶｓｓまたはＶｃｃ）がオプションパッド１４に接続される。各パッド１２、１３および１４は入出力回路２４に接続される。入出力回路２４はＩ／Ｏ回路３０、アドレスバッファ３２および３３並びにスイッチ２０を有している。
【００２６】
図６では、スイッチ２０を１つ図示しているが、スイッチ２０は、第１パッド１２のＤ０／Ｄ１６／Ａ０／Ａ１６と第２パッド１３のＡ０／Ａ１６との組から第１パッド１２のＤ１５／Ｄ３１／Ａ１５と第２パッド１３のＡ１５との組の各々に対して設けられており、オプションパッド１４からの入換信号は共通に入力される。例えば、第１パッド１２のＤ０／Ｄ１６／Ａ０／Ａ１６と第２パッド１３のＡ０／Ａ１６との組はスイッチ２０を介して内部アドレス線ＡＩ（０）とＡＩ（１６）とに接続され、入換情報に応じて第１パッド１２と第２パッド１３とに入力されたアドレスデータはそれぞれ内部アドレス線ＡＩ（０）とＡＩ（１６）とのいずれか一方に供給される。また同様にして、第１パッド１２のＤ８／Ｄ２４／Ａ８／Ａ２４と第２パッド１３のＡ８／Ａ２４との組は内部アドレス線ＡＩ（８）とＡＩ（２４）とに接続される。第１パッド１２のＤ９／Ｄ２５／Ａ９からＤ１５／Ｄ３１／Ａ１５と第２パッド１３のＡ９からＡ１５との組は、スイッチ２０を介して内部アドレス線ＡＩ（９）からＡＩ（１５）にそれぞれ接続され、入換情報に応じて第１パッド１２と第２パッド１３との一方に入力されたアドレスデータが内部アドレス線ＡＩ（９）からＡＩ（１５）に供給される。
【００２７】
第１パッド１２に入出力した記憶データまたはアドレスデータはＩ／Ｏ回路３０に入出力またはアドレスバッファ３２に出力される。Ｉ／Ｏ回路３０にはＷＲＥ信号が入力する。ＷＲＥ信号はＩ／Ｏ回路３０を活性化させる信号である。記憶データが入出力される場合はＩ／Ｏ回路３０が活性化する。アドレスバッファ３２にはＡＤＶ信号が入力する。ＡＤＶ信号はアドレスバッファ３２および３３を活性化させる信号である。アドレスデータが入力される場合、アドレスバッファ３２および３３は、活性化しアドレスデータをスイッチ２０に出力する。一方、第２パッド１３に入力したアドレスデータはアドレスバッファ３３に出力される。アドレスバッファ３３はアドレスデータをスイッチ２０に出力する。オプションパッド１４はスイッチ２０に接続する。スイッチ２０はオプションパッド１４がＶｓｓかＶｃｃかによって、アドレスバッファ３２および３３から入力したアドレスデータを入れ換えるか入れ換えず内部アドレス線ＡＩ（ｎ）、ＡＩ（ｎ＋１６）に出力する。
【００２８】
内部アドレス線ＡＩはメモリセルアレイ２２に記憶する記憶データのアドレスをＸデコーダ３６およびＹデコーダ３８に出力する。Ｉ／Ｏ回路３０は記憶データをライト回路リード回路４２に入出力する。ライト回路リード回路４２は記憶データをＹセレクタ４０を介しメモリセルアレイ２２に書き込む、また記憶データを読み出す。Ｙセレクタ４０はＹデコーダ３８の指示で記憶データを書き込むまたは読み出すビット線ＢＬを選択する。Ｘデコーダは記憶データを書き込むまたは読み出すワード線ＷＬを選択する。以上により、メモリセルアレイ２２の所望のアドレスに記憶データを書き込みまたは読み出すことができる。
【００２９】
図７から図１０を用い、実施例１に係る半導体記憶装置において、メモリセルアレイ２２に記憶データを入出力する際およびアドレスデータを入力する際の制御について説明する。
【００３０】
図７は半導体チップ１０ａにアドレスデータが入力される場合のデータ構造を示している。半導体チップ１０ａ（チップ１）のパッド１２ａおよび１３ａと外部端子１６ａおよび１７ａとは図５を用い説明したようにそれぞれ接続されている。外部端子の入力としてアドレスデータ２５ビットの各ビットであるＡＢ０からＡＢ２４が外部端子ＥｘＤ０／Ａ０からＥｘ２４／Ａ２４からそれぞれ入力される。半導体チップ１０ａは外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５が第１パッド１２ａであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ｄ１５にそれぞれ接続されているため、Ｄ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ｄ１５にアドレスデータのビットＡＢ０からＡＢ１５がそれぞれ入力される。ＡＢ０からＡＢ１５はアドレスバッファ３２およびＩ／Ｏ回路に入力する。アドレスデータが入力する間は、アドレスバッファ３２はＡＶＤ信号により活性化されている。一方、Ｉ／Ｏ回路３０はＷＲＥ信号により不活性化されている。このため、ＡＢ０からＡＢ１５はアドレスバッファ３２に入力され、Ｉ／Ｏ回路３０には入力されない。アドレスバッファ３２は、ＡＢ０からＡＢ１５をスイッチ２０ａに出力する。
【００３１】
一方、外部端子ＥｘＤ１６／Ａ１６からＥｘＤ２４／Ａ２４が第２パッド１３ａであるＡ０／Ａ１６からＡ８／Ａ２４にそれぞれ接続されているため、Ａ０／Ａ１６からＡ８／Ａ２４にアドレスデータのビットＡＢ１６からＡＢ２４がそれぞれ入力される。アドレスバッファ３３はアドレスバッファ３２と同様に活性化されているため、ＡＢ１６からＡＢ２４はアドレスバッファ３３に入力される。アドレスバッファ３３は、アドレスデータのビットＡＢ１６からＡＢ２４をスイッチ２０ａに出力する。
【００３２】
半導体チップ１０ａのオプションパッド１４ａはＶｓｓに接続されている。このときスイッチ２０ａは第１パッド１２ａと第２パッド１３ａとから入力したアドレスデータを入れ換えず出力する。すなわち、第１パッド１２ａから入力されたアドレス信号は第１内部アドレス線ＡＩ（ｎ）に出力され、第２パッド１３ａから入力されたアドレス信号は第２内部アドレス線ＡＩ（ｎ＋１６）に出力される。図７の内部アドレス線ＡＩは、各パッドに入力されたビットが出力される各内部アドレス線を示している。図７のように、スイッチ２０ａは第１パッド１２ａのＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ｄ１５にそれぞれ入力されたＡＢ０からＡＢ１５と第２パッド１３ａのＡ０／Ａ１６からＡ８／Ａ２４にそれぞれ入力されたＡＢ１６からＡＢ２４とを入れ換えずに内部アドレス線ＡＩに出力する。
【００３３】
図８は半導体チップ１０ａに記憶データが入出力される場合のデータ構造を示している。外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５にそれぞれ入出力された記憶データのビットＤＢ０からＤＢ１５は第１パッド１２ａであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５からそれぞれ入出力される。記憶データの入出力の間は、Ｉ／Ｏ回路３０は活性化されアドレスバッファ３２は非活性化されている。よって、記憶データのビットＤＢ０からＤＢ１５はＩ／Ｏ回路３０に入出力されアドレスバッファ３２には入力されない。外部端子１７ａであるＥｘＤ１６／Ａ１６からＥｘＤ３１にそれぞれ入出力された記憶データのビットＤＢ１６からＤＢ３１は第２パッド１３ａのＡ０／１６からＡ１５からそれぞれ入出力される。第２パッド１３ａはＩ／Ｏ回路３０には接続されていない。また、記憶データの入出力の間はアドレスバッファ３３は非活性化されている。このため、記憶データのビットＤＢ１６からＤＢ３１はＩ／Ｏ回路３０には入力されない。
【００３４】
以上のように、半導体チップ１０ａにおいては、アドレスデータのビットＡＢ０からＡＢ２４で指定されたアドレスに、記憶データのビットＤＢ０からＤＢ１５が書き込みまたは読み出しされる。
【００３５】
図９は半導体チップ１０ｂにアドレスが入力される場合のデータ構造を示している。半導体チップ１０ｂ（チップ２）のパッド１２ｂおよび１３ｂと外部端子とは図５を用い説明したようにそれぞれ接続されている。外部端子の入出力としてアドレスデータの２５ビットの各ビットであるＡＢ０からＡＢ２５が外部端子ＥｘＤ０／Ａ０からＥｘＤ２４／Ａ２４からそれぞれ入力される。半導体チップ１０ｂは外部端子ＥｘＤ１６／Ａ１６からＥｘＤ２４／Ａ２４が第１パッド１２ｂであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ８／Ｄ２４／Ａ８／Ａ２４にそれぞれ接続されているため、第１パッドＤ０／Ｄ１６／Ａ０／Ａ１６からＤ８／Ｄ２４／Ａ８／Ａ２４にアドレスデータのビットＡＢ１６からＡＢ２４がそれぞれ入力される。アドレスデータが入力する間は、アドレスバッファ３２は活性化、Ｉ／Ｏ回路３０は不活性化されている。このため、アドレスデータのビットＡＢ１６からＡＢ２４はアドレスバッファ３２に入力され、Ｉ／Ｏ回路３０には入力されない。アドレスバッファ３２は、アドレスデータのビットＡＢ１６からＡＢ２６をスイッチ２０ｂに出力する。
【００３６】
一方、外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５が第２パッド１３ｂａであるＡ０／Ａ１６からＡ１５にそれぞれ接続されているため、第２パッドＡ０／Ａ１６からＡ１５にアドレスデータのビットＡＢ０からＡＢ１５がそれぞれ入力される。アドレスバッファ３３はアドレスバッファ３２と同様に活性化されているため、アドレスデータのビットＡＢ０からＡＢ１５はアドレスバッファ３３に入力される。アドレスバッファ３３は、アドレスデータのビットＡＢ０からＡＢ１５をスイッチ２０に出力する。
【００３７】
半導体チップ１０ｂのオプションパッド１４ｂはＶｃｃに接続されている。このときスイッチ２０ｂは第１パッド１２ｂと第２パッド１３ｂとから入力したアドレスデータを入れ換えて出力する。すなわち、第１パッド１２ｂから入力されたアドレスデータは第２内部アドレス線ＡＩ（ｎ＋１６）に出力され、第２パッド１３ｂから入力されたアドレスデータは第１内部アドレス線ＡＩ（ｎ）に出力される。スイッチ２０ｂは、第１パッド１２ｂのＤ０／１６／Ａ０／Ａ１６からＤ８／Ｄ２４／Ａ８／Ａ２４にそれぞれ入力されたアドレスデータのビットＡＢ１６からＡＢ２４と、第２パッド１３ｂのＡ０／Ａ１６からＡ１５／Ａ３１にそれぞれ入力されたアドレスデータのビットＡＢ０からＡＢ３１と、を入れ換え内部アドレス線ＡＩに出力する。
【００３８】
図１０は半導体チップ１０ｂに記憶データが入出力される場合のデータ構造を示している。外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１にそれぞれ入出力された記憶データのビットＤＢ１６からＤＢ３１は第１パッド１２ｂのＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５からそれぞれ入出力される。記憶データの入出力の間は、Ｉ／Ｏ回路３０は活性化されアドレスバッファ３２は非活性化されている。よって、記憶データのビットＤＢ１６からＤＢ３１はＩ／Ｏ回路３０に入出力されアドレスバッファ３２には入力されない。外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５にそれぞれ入出力された記憶データのビットＤＢ０からＤＢ１５は第２パッド１３ａのＡ０／１６からＡ１５からそれぞれ入出力される。第２パッド１３ｂはＩ／Ｏ回路３０には接続されていない。または記憶データの入出力の間はアドレスバッファ３３は非活性化されている。このため、記憶データのビットＤＢ０からＤＢ１５はＩ／Ｏ回路３０には入力されない。
【００３９】
以上のように、半導体チップ１０ｂにおいては、アドレスデータのビットＡＢ０からＡＢ２４で指定されたアドレスに、記憶データのビットＤＢ１６からＤＢ３１が書き込みまたは読み出しされる。
【００４０】
実施例１に係る半導体記憶装置の半導体チップ１０ａ（または１０ｂ）は、メモリセルアレイ１８に記憶する記憶データを入出力するアドレスを示すアドレスデータの入力を行うための端子であるパッド１２ａ、１３ａ（または１２ｂ、１３ｂ）（端子）を有している。第１パッド１２ａ（１２ｂ）はアドレスデータの一部のビットＡＢ０からＡＢ１５（ＡＢ１６からＡＢ２４）を入力するパッド（第１端子）であり、第２パッド１３ａ（１３ｂ）はアドレスデータの残りの一部のビットＡＢ１６からＡＢ２４（ＡＢ０からＡＢ１５）を入力するパッド（第２端子）である。第１内部アドレス線ＡＩ（ｎ）（ｎは０から１５）および第２内部アドレス線ＡＩ（ｎ＋１６）、（ｎは０から８）には、このアドレスデータが供給される。そして、スイッチ２０ａ（２０ｂ）は、パッド１２ａおよび１３ａ（１２ｂおよび１３ｂ）にアドレスデータのビットＡＢ０からＡＢ２４が入力された場合、オプションパッド１４ａの電圧（すなわち所定の入換情報）に基づき、アドレスデータの一部のビットＡＢ０からＡＢ１５とアドレスデータの残りの一部のビットＡＢ１６からＡＢ２４とを入換または入換せずアドレスデータとする。すなわち、半導体チップ１０ａのスイッチ２０ａは、アドレスデータの一部のビットＡＢ０からＡＢ１５を第１内部アドレス線ＡＩ（ｎ）に、アドレスデータの残りの一部のビットＡＢ１６からＡＢ２４を第２内部アドレス線ＡＩ（ｎ＋１６）に接続する。また、半導体チップ１０ｂのスイッチ２０ｂは、アドレスデータの一部のビットＡＢ０からＡＢ１５を第２内部アドレス線ＡＩ（ｎ＋１６）に、アドレスデータの残りの一部のビットＡＢ１６からＡＢ２４を第１内部アドレス線ＡＩ（ｎ）に接続する。このように、半導体チップ１０ａおよび１０ｂは、オプションパッド１４ａおよび１４ｂにより、スイッチ２０ａおよび２０ｂがそれぞれアドレスデータのビットＡＢ０からＡＢ１５とＡＢ１６からＡＢ２４とを入れ換えるか入れ換えずに外部からのアドレスデータを内部アドレス線ＡＩに出力することができる。
【００４１】
また、図６のように、第１パッド１２ａ（または１２ｂ）に記憶データのビットＤＢ０からＤＢ１５（ＤＢ１６からＤＢ３１）が入出力された場合は、記憶データはスイッチ２０ａを経由せずメモリセルアレイ１８に記憶データが入出力される。これにより、記憶データのビットＤＢ０からＤＢ１５（またはＤＢ１６からＤＢ３１）は、入換情報によらず、そのままメモリセルアレイ１８に入出力することができる。
【００４２】
さらに、第１パッド１２ａ（または１２ｂ）（第１端子）は、記憶データビットのビットＤＢ０からＤＢ１５（ＤＢ１６からＤＢ３１）を入出力し、アドレスデータの一部ビットのビットＡＢ０からＡＢ１５（またはＡＢ１６からＡＢ２４）を入力する。第２パッド１３ａ（または１３ｂ）（第２端子）は、アドレスデータの残りの一部のビットＡＢ１６からＡＢ２４（ＡＢ０からＡＢ１５）を入力する。
【００４３】
さらに、入換情報を外部回路から入力するオプションパッド１４ａ、１４ｂ（入換情報端子）を有し、入換情報は、オプションパッド１４ａ、１４ｂに印加される電圧ＶｓｓおよびＶｃｃである。このように、オプションパッド１４ａ、１４ｂに印加される電圧を入換情報とすることにより、スイッチ２０ａ、２０ｂに簡単に入換情報を入力することができる。
【００４４】
実施例１に係る半導体記憶装置は、半導体チップ１０ａ（第１半導体装置）と半導体チップ１０ｂ（第２半導体装置）を有している。そして、外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５（第１外部端子）は、記憶データのビットＤＢ０からＤＢ３１の一部であるビットＤＢ０からＤＢ１５（第１記憶データ）を入出力し、アドレスデータのビットＡＢ０からＡＢ２４の一部のビットであるＡＢ０からＡＢ１５（第１アドレスデータ）を出力する。外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１（第２外部端子）は、記憶データのビットＤＢ０からＤＢ３１の残りの一部であるＤＢ１６からＤＢ３１（第２記憶データ）を入出力し、前記アドレスデータの残りの一部のビットであるＡＢ１６からＡＢ２４（第２アドレスデータ）を出力する。半導体チップ１０ａの第１パッド１２ａであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５（第１端子）には外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５（第１外部端子）が接続され、第２パッド１３ａ（第２端子）には外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１（第２外部端子）が接続される。一方、半導体チップ１０ｂの第１パッド１２ｂであるＤ０／Ｄ１６／Ａ０／Ａ１６からＤ１５／Ｄ３１／Ａ１５（第１端子）には外部端子ＥｘＤ１６／Ａ１６からＥｘＤ３１（第２外部端子）が接続され、第２パッド１３ａ（第２端子）には外部端子ＥｘＤ０／Ａ０からＥｘＤ１５／Ａ１５（第１外部端子）が接続される。このような構成により、外部端子Ｄ０／Ａ０からＤ３１は全て２つのパッドに接続される。よって、比較例のように、外部端子が３つのパッドと１つのパッドに接続されることがない。これにより、外部端子に接続される負荷を均等にすることができる。
【００４５】
また、半導体チップ１０ａの入換情報はＶｓｓであり、半導体チップ１０ｂの入換情報はＶｃｃであり異なる。これにより、図７および図９のように、半導体チップ１０ａと半導体チップ１０ｂとのスイッチ２０ａおよび２０ｂは一方はアドレスデータを入れ換え、他方はアドレスデータを入れ換えない。よって、半導体チップ１０ａと半導体チップ１０ｂとで異なるパッドに入力されたアドレスデータを同じ配列のアドレスデータに戻すことができる。
【００４６】
さらに、第１記憶データの大きさは１６ビットであり、第２記憶データの大きさは１６ビットであり同じである。これにより、同じ記憶容量で同じ構成の半導体チップ１０ａと１０ｂを用い記憶データのビットＤＢ０からＤＢ３１を記憶することができる。
【実施例２】
【００４７】
実施例２はオプションパッドの代わりに入換情報をＣＡＭ（連想メモリ）に記憶させる半導体チップの例である。図１１は図４の半導体チップ１０ａに対し、オプションパッド１４ａの代わりに１ビットのＣＡＭ２６を有している。その他の構成は実施例１の半導体チップ１０ａおよび１０ｂと同じであり、半導体チップ１０はメモリセルアレイ２２、スイッチ２０、パッド１２、１３を有する。
【００４８】
実施例２によれば、入換情報を記憶するＣＡＭ（入換情報記憶部）を有する。実施例２に係る半導体チップ１０を２つ用い実施例１に係る半導体記憶装置を構成する。そして、例えば、半導体記憶装置の出荷時に、ＣＡＭにデータを入力しておくことにより、実施例１と同様の機能を有する半導体記憶装置とすることができる。
【００４９】
実施例１および実施例２はフラッシュメモリを用いた半導体装置の例であったが、本発明は、メモリセルアレイを有するＤＲＡＭ、ＳＲＡＭ等の半導体記憶装置に適用することもできる。また、第１端子として半導体チップ１０ａおよび１０ｂのパッド１２ａおよび１２ｂ、第２端子として半導体チップ１０ａおよび１０ｂのパッド１３ａおよび１３ｂを例に説明した。第１端子および第２端子は半導体チップから記憶データまたはアドレスデータを入出力する端子であればよく、例えば、半導体チップに形成されたバンプ等であってもよい。さらに、第１外部端子および第２外部端子としてパッケージのリードを例に説明したが、バンプ等で接続されていても良い。さらに、半導体チップ１０ａおよび１０ｂは積層されて実装されていてもよい。また、外部回路から入出力する記憶データのデータ幅が３２ビット、半導体チップ１０ａおよび１０ｂのデータ幅が１６ビットの例であったが、これらに限られない。実施例１のように、外部回路から入出力する記憶データのデータ幅は半導体チップ１０ａおよび１０ｂのデータ幅の倍であることが好ましい。
【００５０】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である
【図面の簡単な説明】
【００５１】
【図１】図１は従来例に係る半導体記憶装置の模式図である。
【図２】図２は従来例に係る外部端子のデータ構造を示す図である。
【図３】図３は比較例および実施例に係る外部端子のデータ構造を示す図である。
【図４】図４は比較例に係る半導体記憶装置の模式図である。
【図５】図５は実施例１に係る半導体記憶装置の模式図である。
【図６】図６は実施例１に係る半導体記憶装置の半導体チップのブロック図である。
【図７】図７は実施例１における半導体チップ１０ａにアドレスデータが入力した場合のデータ構造を示す図である。
【図８】図８は実施例１における半導体チップ１０ａに記憶データが入力した場合のデータ構造を示す図である。
【図９】図９は実施例１における半導体チップ１０ｂにアドレスデータが入力した場合のデータ構造を示す図である。
【図１０】図１０は実施例１における半導体チップ１０ｂに記憶データが入力した場合のデータ構造を示す図である。
【図１１】図１１は実施例２に係る半導体チップの模式図である。
【符号の説明】
【００５２】
１０、１０ａ、１０ｂ    半導体チップ
１２、１２ａ、１２ｂ    第１パッド
１３、１３ａ、１３ｂ    第２パッド
１４、１４ａ、１４ｂ    オプションパッド
１６                    第１外部端子
１７                    第２外部端子
１８                    メモリセルアレイ
２０、２０ａ、２０ｂ    スイッチ
２２、２２ａ、２２ｂ    メモリセルアレイ
【図１】
2008165917.tif 000003
【図２】
2008165917.tif 000004
【図３】
2008165917.tif 000005
【図４】
2008165917.tif 000006
【図５】
2008165917.tif 000007
【図６】
2008165917.tif 000008
【図７】
2008165917.tif 000009
【図８】
2008165917.tif 000010
【図９】
2008165917.tif 000011
【図１０】
2008165917.tif 000012
【図１１】
2008165917.tif 000013