(57)【要約】【課題】静電容量を確保しながら、内部電極へのめっき液侵入による信頼性劣化を防止することができる積層セラミックコンデンサを提供すること。【解決手段】誘電体基体１の端面１１において内部電極３１〜３ｎ−１を取り囲む最小寸法の長方形として定義される第１の内部電極形成領域Ｓ１を仮想し、誘電体基体１の中央部断面１０１において内部電極３１〜３ｎを取り囲む最小寸法の長方形として定義される第２の内部電極形成領域Ｓ２を仮想したとき、第１の内部電極形成領域Ｓ１及び第２の内部電極形成領域Ｓ２は、第１の内部電極形成領域Ｓ１の幅寸法Ｗ１及び厚さ寸法Ｔ１と、第２の内部電極形成領域Ｓ２の幅寸法Ｗ２及び厚さ寸法Ｔ２とについて、０．３５≦Ｗ１／Ｗ２≦０．９、かつ、０．３５≦Ｔ１／Ｔ２≦０．９を満たすように形成されている。【選択図】図４
2008091400.tif 000002
【特許請求の範囲】
【請求項１】
誘電体基体と、複数の内部電極とを含む積層セラミックコンデンサであって、
前記誘電体基体は、長さ方向、幅方向及び厚さ方向を有する略直方体状であり、
前記内部電極は、前記誘電体基体の内部で前記厚さ方向に互いに間隔を隔てて層状に埋設され、一端が前記誘電体基体の前記長さ方向の端面に引き出される態様で形成されており、
前記誘電体基体の前記端面において、前記幅方向に相対する二辺及び前記厚さ方向に相対する二辺を有し、前記内部電極を取り囲む最小寸法の長方形として定義される第１の内部電極形成領域を仮想し、
前記長さ方向でみた前記誘電体基体の中央部の、前記幅方向及び前記厚さ方向に平行な断面において、前記幅方向に相対する二辺及び前記厚さ方向に相対する二辺を有し、前記内部電極を取り囲む最小寸法の長方形として定義される第２の内部電極形成領域を仮想したとき、
前記第１の内部電極形成領域及び前記第２の内部電極形成領域は、前記第１の内部電極形成領域の幅寸法及び厚さ寸法をそれぞれＷ１及びＴ１とし、前記第２の内部電極形成領域の幅寸法及び厚さ寸法をそれぞれＷ２及びＴ２として、０．３５≦Ｗ１／Ｗ２≦０．９、かつ、０．３５≦Ｔ１／Ｔ２≦０．９を満たすように形成されている、
積層セラミックコンデンサ。
【請求項２】
一面に内部電極層が、一チップ領域でみて容量形成部と前記容量形成部よりも幅の狭い引き出し部とを有する態様で形成された第１の誘電体グリーンシートを用意し、
一面に内部電極層を有せず、厚み付与層が、一チップ領域でみて前記引き出し部に重なり、前記容量形成部に重ならない態様で形成された第２の誘電体グリーンシートを用意し、
前記第１の誘電体グリーンシートを複数備えるとともに、前記複数の第１の誘電体グリーンシートの上層及び下層に前記第２の誘電体グリーンシートを備えたシート積層体を作製し、
前記シート積層体をその積層方向に加圧することにより、前記厚み付与層の厚みを利用して前記内部電極層の前記引き出し部を前記シート積層体の前記積層方向の中央に寄せ、
その後、前記シート積層体を一チップ領域に裁断する
積層セラミックコンデンサの製造方法。
【請求項３】
請求項２に記載された積層セラミックコンデンサの製造方法であって、
前記第１の誘電体グリーンシートの前記一面において前記内部電極層が形成された領域を除いた領域に、段差吸収層が形成されている、
積層セラミックコンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層セラミックコンデンサ及びその製造方法に関する。
【背景技術】
【０００２】
一般に、積層セラミックコンデンサは、長さ方向、幅方向及び厚さ方向で定められる略直方体状の誘電体基体と、誘電体基体の長さ方向の端面及びその端面の周りのコーナー部に形成された外部電極とを有している。誘電体基体の内部には、複数の内部電極が、互いに厚さ方向に間隔を隔て、長さ方向に延びる態様で埋設され、一端が誘電体基体の上記端面に引き出されて外部電極に接続されている。
【０００３】
外部電極は、下地膜の上にＮｉめっき膜などのめっき膜を積層した構造となっている（特許文献１を参照）。下地膜は、その上にめっき膜を析出させるための電極膜として働くとともに、誘電体基体との接合強度を確保する役割を担う。めっき膜は、積層セラミックコンデンサをはんだ付けする際の耐熱性を確保する役割を担う。
【０００４】
このような外部電極を形成するには、まず、誘電体基体の端面及びコーナー部に導体ペーストを付着させ、焼き付けることで下地膜を形成する。コーナー部では、導体ペーストの付着量が少ないので、下地膜の膜厚も薄くなりがちである。
【０００５】
次に、誘電体基体を下地膜ごとめっき液に浸漬し、下地膜の上にめっき膜を析出させる。このとき、誘電体基体のコーナー部では下地膜の膜厚が薄いので、めっき液が下地膜を通って誘電体基体のコーナー部表面に達し、誘電体基体の端面に引き出された内部電極に浸入する可能性がある。内部電極にまでめっき液が浸入すると、積層セラミックコンデンサの信頼性低下、例えば、絶縁抵抗特性が劣化するといった問題を招く。
【０００６】
内部電極にめっき液が浸入するのを防止するための手法としては、誘電体基体の長さ方向に垂直な断面でみて、内部電極が形成される領域を、その周りの、内部電極が形成されない領域よりもかなり小さくすることで、誘電体基体のコーナー部から内部電極を遠ざける手法が考えられる。
【０００７】
しかし、この手法では、内部電極が形成される領域がかなり小さくなるから、積層セラミックコンデンサに必要な静電容量を確保することが難しくなる。
【特許文献１】特開２０００−１１４０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、静電容量を確保しながら、内部電極へのめっき液侵入による信頼性劣化を防止することができる積層セラミックコンデンサ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上述した課題を解決するため、本発明に係る積層セラミックコンデンサは、誘電体基体と、複数の内部電極とを含む。
【００１０】
前記誘電体基体は、長さ方向、幅方向及び厚さ方向を有する略直方体状である。前記内部電極は、前記誘電体基体の内部で前記厚さ方向に互いに間隔を隔てて層状に埋設され、一端が前記誘電体基体の前記長さ方向の端面に引き出される態様で形成されている。
【００１１】
前記誘電体基体の前記端面において、前記幅方向に相対する二辺及び前記厚さ方向に相対する二辺を有し、前記内部電極を取り囲む最小寸法の長方形として定義される第１の内部電極形成領域を仮想し、前記長さ方向でみた前記誘電体基体の中央部の、前記幅方向及び前記厚さ方向に平行な断面において、前記幅方向に相対する二辺及び前記厚さ方向に相対する二辺を有し、前記内部電極を取り囲む最小寸法の長方形として定義される第２の内部電極形成領域を仮想したとき、前記第１の内部電極形成領域及び前記第２の内部電極形成領域は、前記第１の内部電極形成領域の幅寸法及び厚さ寸法をそれぞれＷ１及びＴ１とし、前記第２の内部電極形成領域の幅寸法及び厚さ寸法をそれぞれＷ２及びＴ２として、０．３５≦Ｗ１／Ｗ２≦０．９、かつ、０．３５≦Ｔ１／Ｔ２≦０．９を満たすように形成されている。
【００１２】
上述した本発明に係る積層セラミックコンデンサは、第１、第２の内部電極形成領域の幅寸法についてＷ１／Ｗ２≦０．９を満たし、第１、第２の内部電極形成領域の厚み寸法についてＴ１／Ｔ２≦０．９を満たすから、長さ方向でみた誘電体基体の中央部を基準として、誘電体基体の端面では、内部電極形成領域の幅寸法及び厚み寸法の双方が絞られていることになる。よって、誘電体基体の中央部で、積層セラミックコンデンサに必要な静電容量を確保しながら、誘電体基体の端面で、コーナー部から内部電極を遠ざけ、内部電極へのめっき液浸入を抑制することができる。
【００１３】
更に、発明者らの実験結果によれば、Ｗ１／Ｗ２≦０．９、かつ、Ｔ１／Ｔ２≦０．９を満たすことにより、内部電極へのめっき液侵入による信頼性劣化を防止できることがわかった。また、Ｗ１／Ｗ２≧０．３５、かつ、Ｗ１／Ｗ２≧０．３５を満たすことにより、誘電体基体のクラック発生を防止できることがわかった。
【００１４】
更に、本発明は、積層セラミックコンデンサの製造方法を提供する。本発明に係る積層セラミックコンデンサでは、一面に内部電極層が、一チップ領域でみて容量形成部と前記容量形成部よりも幅の狭い引き出し部とを有する態様で形成された第１の誘電体グリーンシートを用意する。そして、一面に内部電極層を有せず、厚み付与層が、一チップ領域でみて前記引き出し部に重なり、前記容量形成部に重ならない態様で形成された第２の誘電体グリーンシートを用意する。そして、前記第１の誘電体グリーンシートを複数備えるとともに、前記複数の第１の誘電体グリーンシートの上層及び下層に前記第２の誘電体グリーンシートを備えたシート積層体を作製する。そして、前記シート積層体をその積層方向に加圧することにより、前記厚み付与層の厚みを利用して前記内部電極層の前記引き出し部を前記シート積層体の前記積層方向の中央に寄せる。その後、前記シート積層体を一チップ領域に裁断する。
【００１５】
本発明に係る積層セラミックコンデンサの製造方法によれば、上述した本発明に係る積層セラミックコンデンサを製造することができる。
【００１６】
また、前記第１の誘電体グリーンシートの前記一面において前記内部電極層が形成された領域を除いた領域に、段差吸収層が形成されていてもよい。
【発明の効果】
【００１７】
以上述べたように、本発明によれば、静電容量を確保しながら、内部電極へのめっき液侵入による信頼性劣化を防止することができる積層セラミックコンデンサ及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明に係る積層セラミックコンデンサの一実施形態を示す斜視図、図２は、図１の２−２線に沿った断面図である。図示された積層セラミックコンデンサは、誘電体基体１と、複数（ｎ）の内部電極３１〜３ｎと、一対の外部電極４、５とを含む。
【００１９】
まず、図１を参照すると、誘電体基体１は、例えばチタン酸バリウムを主成分とするセラミック材料から構成され、典型的には、セラミック焼結体である。誘電体基体１は、長さ方向Ｌ、幅方向Ｗ及び厚さ方向Ｔで定められる略直方体形状となっており、長さ方向Ｌに相対する２つの端面１１、１２と、幅方向Ｗに相対する２つの側面１３、１４と、厚さ方向Ｔに相対する上面１５及び下面１６とを有する。図示において、誘電体基体１の、幅方向Ｗでみた幅寸法及び厚さ方向でみた厚さ寸法をそれぞれＷ０、Ｔ０で表す。
【００２０】
次に、図２を参照すると、内部電極３１〜３ｎは、誘電体基体１の内部で厚さ方向Ｔに互いに間隔を隔てて層状に埋設され、誘電体基体の端面１１、１２に交互に引き出される態様で形成されている。内部電極３１〜３ｎは、誘電体基体１の長さ方向Ｌの中央部では、長さ方向Ｌにまっすぐ延びており、端面１１、１２側では、誘電体基体１の厚さ方向Ｔの中央部に寄せられている。内部電極３１〜３ｎは、例えば、ＣｕやＮｉから構成される。
【００２１】
図３は、図１及び図２に示された積層セラミックコンデンサにおける内部電極の形状パターンを示す図である。図３（ａ）に示すように、奇数番号が付された内部電極、例えば、内部電極３１は、容量形成部３０１と、引き出し部３０２とを有する。容量形成部３０１は、積層セラミックコンデンサとしての静電容量を確保する役割を担う。引き出し部３２は、外部電極４（または外部電極５）との電気的導通を確保する役割を担う。引き出し部３２は、幅方向Ｗでみて容量形成部の幅寸法Ｗ２よりも小さい幅寸法Ｗ１に設定されており、誘電体基体１の端面１１に引き出されている。
【００２２】
図３（ｂ）に示すように、偶数番号が付された内部電極、例えば、内部電極３２も、容量形成部３０１と、引き出し部３０２とを有する。偶数番号が付された内部電極については、容量形成部３０１と、引き出し部３０２との配置関係を左右に反転させた点を除き、奇数番号が付された内部電極と同様であるので重複説明を省略する。
【００２３】
図４は、誘電体基体の端面を、図２の４−４線に沿って示す図である。誘電体基体１の端面１１には、奇数番号が付された内部電極３１〜３ｎ−１が現れている。端面１１における第１の内部電極形成領域Ｓ１は、幅方向Ｗに相対する二辺及び厚さ方向Ｔに相対する二辺を有し、内部電極３１〜３ｎ−１を取り囲む最小寸法の長方形として定義することができる。第１の内部電極形成領域Ｓ１は、幅方向Ｗでみた幅寸法Ｗ１と、厚さ方向Ｔでみた厚さ寸法Ｔ１とを有する。
【００２４】
図４では、内部電極３１〜３ｎ−１は、何れも積層ずれを生じておらず、幅方向Ｗでみて同一の位置に揃って配置されているが、図４と異なり、内部電極３１〜３ｎ−１の何れかが、積層ずれを生じ、幅方向Ｗでみた位置がずれて配置されている場合、第１の内部電極形成領域Ｓ１は、積層ずれが生じた内部電極をも包含する長方形として定義される。
【００２５】
更に、図４には、誘電体基体１の端面１１におけるサイドマージン寸法ＷＧ１及び外層厚さ寸法ＴＧ１が示されている。サイドマージン寸法ＷＧ１は、幅方向Ｗでみた第１の内部電極形成領域Ｓ１と、誘電体基体１の面（例えば背面１４）との間隔として定義できる。また、外層厚さ寸法ＴＧ１は、厚さ方向Ｔでみた第１の内部電極形成領域Ｓ１と、誘電体基体１の面（例えば上面１５）との間隔として定義できる。
【００２６】
図５は、長さ方向でみた誘電体基体の中央部における断面を、図２の５−５線に沿って示す図である。誘電体基体１の中央部における断面１０１には、ｎ層の内部電極３１〜３ｎが現れている。断面１０１における第２の内部電極形成領域Ｓ２は、幅方向Ｗに相対する二辺及び厚さ方向Ｔに相対する二辺を有し、内部電極３１〜３ｎを取り囲む最小寸法の長方形として定義することができる。第２の内部電極形成領域Ｓ２は、幅方向Ｗでみた幅寸法Ｗ２と、厚さ方向でみた厚さ寸法Ｔ２とを有する。内部電極３１〜３ｎの何れかが、積層ずれを生じ、幅方向Ｗでみた位置がずれて配置されている場合、第２の内部電極形成領域Ｓ２は、積層ずれが生じた内部電極をも包含する長方形として定義されることは、第１の内部電極形成領域Ｓ１と同様である。
【００２７】
更に、図５には、誘電体基体１の中央部断面１０１におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２が示されている。サイドマージン寸法ＷＧ２は、幅方向Ｗでみた第２の内部電極形成領域Ｓ２と、誘電体基体１の面（例えば背面１４）との間隔として定義できる。また、外層厚さ寸法ＴＧ２は、厚さ方向Ｔでみた第２の内部電極形成領域Ｓ２と、誘電体基体１の面（例えば上面１５）との間隔として定義できる。
【００２８】
再び、図１及び図２に戻って説明する。外部電極４は、下地膜４１、第１のめっき膜４２及び第２のめっき膜を積層した構造となっており、誘電体基体１の端面１１、側面１３、１４、上面１５及び下面１６に跨って形成されている。
【００２９】
まず、下地膜４１は、誘電体基体１の端面１１、側面１３、１４、上面１５及び下面１６に付着された焼結金属膜であり、誘電体基体１の端面１１において内部電極２と接続されている。焼結金属膜でなる下地膜４１は、金属粉末または合金粉末に、バインダ及び溶剤を混合して導電ペーストを調製し、この導電ペーストを誘電体基体１の端面１１、側面１３、１４、上面１５及び下面１６に塗布し、焼き付けることにより形成できる。焼結金属膜の例としては、Ｃｕ、Ｎｉ、ＡｇまたはＡｇ−Ｐｄの焼結膜がある。
【００３０】
次に、第１のめっき膜４２は、電気めっきによるめっき膜であり、下地膜４１の上層に形成されている。詳しくは、第１のめっき膜４２は、下地膜４１の表面に直接に付着されている。第１のめっき膜４２の例としては、Ｎｉめっき膜が挙げられる。
【００３１】
最後に、第２のめっき膜４３は、電気めっきによるめっき膜であり、第１のめっき膜４２の上層に形成されている。詳しくは、第２のめっき膜４３は、第１のめっき膜４２の表面に直接に付着されている。第２のめっき膜４３の例としては、Ｓｎめっき膜が挙げられる。
【００３２】
外部電極４と同様、外部電極５も、下地膜４１、第１のめっき膜４２及び第２のめっき膜を積層した構造となっており、誘電体基体１の端面１２、側面１３、１４、上面１５及び下面１６に跨って形成されている。以下、外部電極５の説明を省略し、外部電極４について代表的に説明を行う。
【００３３】
外部電極４において最上層に位置する第２のめっき膜４３は、Ｓｎめっき膜でなる。Ｓｎめっき膜でなる第２のめっき膜４３は、はんだ付け時、はんだとの親和性を確保する役割を担う。
【００３４】
第２のめっき膜４３の下層に位置する第１のめっき膜４２は、Ｎｉめっき膜でなる。Ｎｉめっき膜でなる第１のめっき膜４２は、はんだ付け時の耐熱性を確保する役割を防ぐ役割を担う。
【００３５】
第１のめっき膜４２の下層に位置する下地膜４１は、焼結金属膜でなる。焼結金属膜でなる下地膜４１は、その上に第１のめっき膜４２を析出させるための電極膜として働くとともに、誘電体基体１との接合強度を確保する役割を担う。
【００３６】
このような外部電極４を形成するには、まず、ディップ法（dip法）などにより、誘電体基体１の端面１１、側面１３、１４、上面１５及び下面１６に導電ペーストを付着させ、焼き付けることで下地膜４１を形成する。このとき、誘電体基体１のコーナー部２１〜２４（図１参照）では、導体ペーストの付着量が少ないので、下地膜４１の膜厚も薄くなりがちである。
【００３７】
次に、誘電体基体１を下地膜４１ごとめっき液に浸漬し、下地膜４１の上に第１のめっき膜４２を析出させる。このとき、誘電体基体１のコーナー部２１〜２４では下地膜４１の膜厚が薄いので、めっき液が下地膜４１を通って誘電体基体１のコーナー部２１〜２４の表面に達し、誘電体基体１の端面１１に引き出された内部電極３１〜３ｎ−１に浸入する可能性がある。内部電極３１〜３ｎ−１にまでめっき液が浸入すると、積層セラミックコンデンサの信頼性低下、例えば、絶縁抵抗特性が劣化するといった問題を招く。
【００３８】
本発明では、誘電体基体１の端面１１における第１の内部電極形成領域Ｓ１、及び、誘電体基体の中央部断面１０１における第１の内部電極形成領域Ｓ２が、次の関係式（１）及び（２）を満たすように形成されている。
０．３５≦Ｗ１／Ｗ２≦０．９    （１）
０．３５≦Ｔ１／Ｔ２≦０．９    （２）
Ｗ１／Ｗ２≦０．９及びＴ１／Ｔ２≦０．９から分かるように、第２の内部電極形成領域Ｓ２を基準として、第１の内部電極形成領域Ｓ１が、幅寸法及び厚さ寸法の双方について絞られている。よって、誘電体基体１の中央部断面１０１で、積層セラミックコンデンサに必要な静電容量を確保しながら、誘電体基体１の端面１１で、コーナー部２１〜２４から内部電極３１〜３ｎ−１を遠ざけ、内部電極３１〜３ｎ−１へのめっき液浸入を抑制することができる。
【００３９】
更に、誘電体基体１のもう一つの端面１２における第１の内部電極形成領域（図示せず）と、誘電体基体の中央部断面１０１における第１の内部電極形成領域Ｓ２との関係についても同様であり、上述した関係式（１）及び（２）を満たす。
【００４０】
内部電極へのめっき液浸入を抑制する点について、表１〜表５に記載された実験データを挙げて説明する。表には、各サンプルＮｏごとに、次のデータが示されている。
誘電体基体の幅寸法Ｗ０及び厚さ寸法Ｔ０
誘電体基体の端面におけるサイドマージン寸法ＷＧ１及び外層厚さ寸法ＴＧ１
誘電体基体の端面における第１の内部電極形成領域の幅寸法Ｗ１及び厚さ寸法Ｔ１
誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２
誘電体基体の中央部断面における第２の内部電極形成領域の幅寸法Ｗ２及び厚さ寸法Ｔ２
寸法比ＷＧ１／Ｗ１
寸法比ＴＧ１／Ｔ１
寸法比Ｗ１／Ｗ２
寸法比Ｔ１／Ｔ２
信頼性劣化率
クラック発生率
ここで、信頼性劣化率とは、初期の絶縁抵抗値に対して、１０００時間後また測定したときに絶縁抵抗値が１桁よりも大きく低下した積層セラミックコンデンサの割合を指す。なお、各サンプルＮｏごとに、１００個の積層セラミックコンデンサを作製した。
【００４１】
表１〜表５を通して、誘電体基体の幅寸法Ｗ及び厚さ寸法Ｔはともに５００μｍと一定にした。そして、表１〜表５ごとに、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２を一定とすることで、誘電体基体の端面における第１の内部電極形成領域の幅寸法Ｗ１及び厚さ寸法Ｔ１を一定とした。また、誘電体基体の端面におけるサイドマージン寸法ＷＧ１及び外層厚さ寸法ＴＧ１を変化させることで、誘電体基体の中央部断面における第２の内部電極形成領域の幅寸法Ｗ２及び厚さ寸法Ｔ２を変化させた。これにより、第１、第２の内部電極形成領域の間の寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２を変化させた。
【００４２】
表１は、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２をともに２５μｍとしたときの実験データ、表２は、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２をともに５０μｍとしたときの実験データ、表３は、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２をともに７５μｍとしたときの実験データ、表４は、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２及び外層厚さ寸法ＴＧ２をともに１００μｍとしたときの実験データ、表５は、誘電体基体の中央部断面におけるサイドマージン寸法ＷＧ２を５０μｍとし、外層厚さ寸法ＴＧ２を７５μｍとしたときの実験データである。
【００４３】
【表１】
2008091400.tif 000003
【００４４】
【表２】
2008091400.tif 000004
【００４５】
【表３】
2008091400.tif 000005
【００４６】
【表４】
2008091400.tif 000006
【００４７】
【表５】
2008091400.tif 000007
【００４８】
まず、表１を参照する。サンプル３〜９に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．９以下とすると、信頼性劣化率を５％未満に抑えることができる。これに対し、サンプル１、２に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．９を超えると、信頼性劣化率が５％を超えて増大する。
【００４９】
また、サンプル１〜７に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．３５以上とすると、クラック発生率を５％未満に抑えることができる。これに対し、サンプル８、９に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．３５未満では、クラック発生率が５％を超えて増大する。
【００５０】
次に、表２を参照する。サンプル１３〜１８に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．９以下とすると、信頼性劣化率を５％未満に抑えることができる。これに対し、サンプル１０〜１２に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．９を超えると、信頼性劣化率が５％を超えて増大する。
【００５１】
また、サンプル１０〜１７に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．３５以上とすると、クラック発生率を５％未満に抑えることができる。これに対し、サンプル１８に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．３５未満では、クラック発生率が５％を超えて増大する。
【００５２】
次に、表３を参照する。サンプル２３〜２７に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．９以下とすると、信頼性劣化率を５％未満に抑えることができる。これに対し、サンプル１９〜２２に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．９を超えると、信頼性劣化率が５％を超えて増大する。
【００５３】
また、サンプル１９〜２６に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．３５以上とすると、クラック発生率を５％未満に抑えることができる。これに対し、サンプル２７に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．３５未満では、クラック発生率が５％を超えて増大する。
【００５４】
次に、表４を参照する。サンプル３３〜３６に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．９以下とすると、信頼性劣化率を５％未満に抑えることができる。これに対し、サンプル２８〜３２に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．９を超えると、信頼性劣化率が５％を超えて増大する。
【００５５】
また、サンプル２８〜３５に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．３５以上とすると、クラック発生率を５％未満に抑えることができる。これに対し、サンプル３６に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．３５未満では、クラック発生率が５％を超えて増大する。
【００５６】
最後に、表５を参照する。サンプル４１〜４５に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．９以下とすると、信頼性劣化率を５％未満に抑えることができる。これに対し、サンプル３７〜４０に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．９を超えると、信頼性劣化率が５％を超えて増大する。
【００５７】
また、サンプル３７〜４４に示すように、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２の両者を０．３５以上とすると、クラック発生率を５％未満に抑えることができる。これに対し、サンプル４５に示すように、寸法比Ｗ１／Ｗ２または寸法比Ｔ１／Ｔ２の何れかが０．３５未満では、クラック発生率が５％を超えて増大する。
【００５８】
よって、表１〜表５に記載された実験データからは、信頼性劣化率と、クラック発生率との両者を抑制するため、寸法比Ｗ１／Ｗ２及び寸法比Ｔ１／Ｔ２について、０．３５≦Ｗ１／Ｗ２≦０．９、かつ、０．３５≦Ｔ１／Ｔ２≦０．９を満たすことが好ましいことがわかる。より好ましくは、０．４５≦Ｗ１／Ｗ２≦０．８、かつ、０．４５≦Ｔ１／Ｔ２≦０．８を満たす。より一層好ましくは、０．５５≦Ｗ１／Ｗ２≦０．７５、かつ、０．５５≦Ｔ１／Ｔ２≦０．７５を満たす。
【００５９】
次に、図１〜図５に示した積層セラミックコンデンサの製造方法について説明する。
【００６０】
まず、図６に示すように、第１の誘電体グリーンシート７１の面上に内部電極層３０を形成する。内部電極層３０は、一チップ領域Ｑ１でみて、容量形成部３０１と、引き出し部３０２とを有する態様で形成される。図示では、便宜上、一チップ領域Ｑ１のみを示してある。一チップ領域Ｑ１は、積層セラミックコンデンサ一個分の領域であり、長さ方向Ｌの境界線６１、６２及び幅方向Ｗの境界線６３、６４で定められる長方形の領域として示されている。
【００６１】
第１の誘電体グリーンシート７１は、誘電体粉末、溶剤及びバインダなどを混合した誘電体ペーストで構成され、一定の厚さとなっている。また、内部電極層３０は、導体粉末、溶剤及びバインダなどを混合した導体ペーストを、所定パターンで印刷することにより形成することができる。
【００６２】
また、図６に示された第１の誘電体グリーンシート７１と異なり、第１の誘電体グリーンシート７１の面上において内部電極層３０が形成された領域を除いた領域に、段差吸収層を形成してもよい。一例を挙げれば、段差吸収層は、内部電極層３０の容量形成部３０１からみて幅方向Ｗの両側に形成することができる。また、段差吸収層は、第１の誘電体グリーンシート７１と主成分が同一の誘電体ペーストを、所定パターンで印刷することにより形成することができる。
【００６３】
次に、図７に示すように、第２の誘電体グリーンシート７２の面上に厚み付与層８１を形成する。但し、内部電極層は形成しない。厚み付与層８１は、一チップ領域Ｑ１でみて引き出し部３０２に重なり、容量形成部３０１に重ならない態様で形成される。詳しくは、厚み付与層８１は、一チップ領域Ｑ１の、長さ方向Ｌに対向する両側に形成されている。
【００６４】
第２の誘電体グリーンシート７２は、第１の誘電体グリーンシート７１と同様な誘電体ペーストで構成され、一定の厚さとなっている。また、厚み付与層８１は、第２の誘電体グリーンシート７２と主成分が同一の誘電体ペーストを、所定パターンで印刷することにより形成することができる。厚み付与層８１の厚みは任意である。
【００６５】
図８は、第２の誘電体グリーンシート上に形成される厚み付与層の別のパターンを示す図である。図７に示された厚み付与層のパターンとの対比において、図８に示された厚み付与層８１は、長さ方向Ｌに対向する両側のみならず、幅方向Ｗに対向する両側にも形成されている。
【００６６】
次に、図９に示すように、複数層（ｎ層）の第１の誘電体グリーンシート７１を備えるとともに、ｎ層の第１の誘電体グリーンシート７１の上層及び下層に第２の誘電体グリーンシート７２を備えたシート積層体を作製する。具体的には、内部電極層３０が形成された第１の誘電体グリーンシート７１を、単位層９１１〜９１ｎとして積層する。更に、これらの単位層９１１〜９１ｎに加え、厚み付与層８１が形成された第２の誘電体グリーンシート７２を、上層単位層９２１〜９２ｍ及び下層単位層９３１〜９３ｍとして積層する。
【００６７】
シート積層体の作製において、上層単位層９２１〜９２ｍは、単位層９１１〜９１ｎとの関係でみて、厚み付与層８１が内部電極層３０の引き出し部３０２に重なるように配置される。下層単位層９３１〜９３ｍについても同様であり、下層単位層９３１〜９３ｍは、単位層９１１〜９１ｎとの関係でみて、厚み付与層８１が内部電極層３０の引き出し部３０２に重なるように配置される。
【００６８】
次に、得られたシート積層体を、その積層方向Ｔに加圧することにより、厚み付与層８１の厚みを利用して内部電極層３０の引き出し部３０２をシート積層体の積層方向Ｔの中央に寄せる。これにより、図２に示した誘電体基体１の内部構造が得られる。
【００６９】
次に、加圧されたシート積層体を、境界線６１〜６４に沿って一チップ領域Ｑ１に裁断した後、脱バインダ及び焼成等の工程を行うと、図１０に示すような積層チップが得られる。図１０において、図２に現れた構成部分と同一性ある構成部分には、同一の参照符号を付してある。
【００７０】
次に、図１１に示すように、誘電体基体１に下地膜４１、５１を形成する。具体的には、ディップ法などにより、誘電体基体１の端面１１、側面（図示せず）、上面１５及び下面１６に導電ペーストを付着させ、焼き付けることで下地膜４１を形成する。下地膜５１についても同様に、誘電体基体１の端面１２、側面（図示せず）、上面１５及び下面１６に導電ペーストを付着させ、焼き付けることで下地膜５１を形成する。
【００７１】
次に、図１２に示すように、電気めっきを用い、下地膜４１、５１の表面に第１のめっき膜４２、５２を析出させる。具体的には、誘電体基体１を下地膜４１、５１ごとめっき液９４に浸漬し、通電することで下地膜４１、５１の表面に第１のめっき膜４２、５２を析出させることができる。
【００７２】
この後、図１２に示した電気めっき工程と同様な電気めっき工程により、第１のめっき膜の上に第２のめっき膜を析出させることができる。これにより、図１〜図５に示した積層セラミックコンデンサが得られる。
【００７３】
上述した積層セラミックコンデンサの製造方法では、シート積層体を、その積層方向Ｔに加圧することにより、厚み付与層８１の厚みを利用して内部電極層３０の引き出し部３０２をシート積層体の積層方向Ｔの中央に寄せるので、この後、シート積層体を一チップ領域Ｑ１に裁断して誘電体基体の端面を生じさせると、図４に示すように、誘電体基体１の端面１１で、内部電極３１〜３ｎ−１をコーナー部２１〜２４から遠ざけた構造となる。従って、図１１に示すように誘電体基体１の端面１１に下地膜４１を形成した後、図１２に示すように誘電体基体１を下地膜４１ごとめっき液９４に浸漬しても、内部電極３１〜３ｎ−１にめっき液９４が浸入するのを抑制することができる。
【００７４】
上述した積層セラミックコンデンサの製造方法は、第２の誘電体グリーンシート７２に形成された厚み付与層８１の厚みによって、第１の誘電体グリーンシート７１に形成された内部電極層３０の引き出し部３０２を積層方向Ｔの中央に寄せるものである（図９参照）。このとき、内部電極層３０の引き出し部３０２が極端に積層方向Ｔの中央に寄せられてしまうと、第１の内部電極形成領域Ｓ１の厚み寸法Ｔ１や、外層厚さ寸法ＴＧ１を調整できなくなる可能性がある（図４参照）。
【００７５】
好ましくは、第１の誘電体グリーンシート７１の面上において内部電極層３０が形成された領域を除いた領域に、段差吸収層を形成する。かかる態様によれば、内部電極層３０の引き出し部３０２をシート積層体の積層方向Ｔの中央に寄せる度合いを調整することができる。
【００７６】
以上、実施の形態を参照して説明したが、本発明はこの実施形態に限定されるものではなく、特許請求の範囲内において、種々の変形、変更が可能であることは言うまでもない。
【図面の簡単な説明】
【００７７】
【図１】本発明に係る積層セラミックコンデンサの一実施形態を示す斜視図である。
【図２】図１の２−２線に沿った断面図である。
【図３】図１及び図２に示された積層セラミックコンデンサにおける内部電極の形状パターンを示す図である。
【図４】誘電体基体の端面を、図２の４−４線に沿って示す図である。
【図５】長さ方向でみた誘電体基体の中央部における断面を、図２の５−５線に沿って示す図である。
【図６】積層セラミックコンデンサの製造方法に用いられる第１の誘電体シートの一例を示す図である。
【図７】積層セラミックコンデンサの製造方法に用いられる第２の誘電体シートの一例を示す図である。
【図８】積層セラミックコンデンサの製造方法に用いられる第２の誘電体シートの別の例を示す図である。
【図９】積層セラミックコンデンサの製造方法においてシート積層体を作製する工程を示す図である。
【図１０】積層セラミックコンデンサの製造方法において積層チップを示す図である。
【図１１】積層セラミックコンデンサの製造方法において下地膜を形成する工程を示す図である。
【図１２】積層セラミックコンデンサの製造方法において第１のめっき膜を形成する工程を示す図である。
【符号の説明】
【００７８】
１                    誘電体基体
３１〜３ｎ            内部電極
４、５                外部電極
４１、５１            下地膜
４２、５２            第１のめっき膜
４３、５３            第２のめっき膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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