(57)【要約】【課題】バイアス電圧印加時の保持特性が良好でデータの長期保持に適した不揮発性半導体記憶装置およびその動作方法を提供する。【解決手段】ｐ型ウエル領域２は半導体基板１の主表面に形成されている。ｎ型不純物領域３はｐ型ウエル領域２の下に位置している。第１の絶縁層６は半導体基板１の主表面上であってｐ型ウエル領域２上に形成されている。電荷蓄積用絶縁層７は第１の絶縁層２上に形成されている。ゲート電極層１０は電荷蓄積用絶縁層７上に形成されている。ｐ型ウエル領域２とｎ型不純物領域３とに順バイアスを印加することによりホットキャリアを生成して電荷蓄積用絶縁層７に注入することで消去動作が行なわれる。【選択図】図５
2008091621.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成された第１導電型の第１不純物領域と、
前記第１の不純物領域の下に位置する第２導電型の第２不純物領域と、
前記半導体基板の主表面上であって前記第１不純物領域上に形成された第１の絶縁層と、
前記第１の絶縁層上に形成された電荷蓄積用絶縁層と、
前記電荷蓄積用絶縁層上に形成されたゲート電極層とを備え、
前記第１の不純物領域と前記第２不純物領域とに順バイアスを印加することによりホットキャリアを生成して前記電荷蓄積用絶縁層に注入することで消去動作を行なえるように構成されていることを特徴とする、不揮発性半導体記憶装置。
【請求項２】
前記電荷蓄積用絶縁層の電荷を前記ゲート電極層に引き抜くとともに、前記電荷蓄積用絶縁層から引き抜く電荷と正負反対の電荷を前記ゲート電極層から前記電荷蓄積用絶縁層に注入することで書込動作を行なえるように構成されていることを特徴とする、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記電荷蓄積用絶縁層と前記ゲート電極層との間に形成され、かつ前記電荷蓄積用絶縁層よりも大きいエネルギバンドギャップを有する材質よりなる第２の絶縁層と、
前記第２の絶縁層と前記ゲート電極層との間に形成され、かつ前記第２の絶縁層よりも小さいエネルギバンドギャップを有する材質よりなる第３の絶縁層とをさらに備えたことを特徴とする、請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記ゲート電極層は、不純物がドープされた層を有し、前記書込動作時に前記ゲート電極層に空乏層が生じるような濃度で前記不純物は前記層にドープされていることを特徴とする、請求項１〜３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記電荷蓄積用絶縁層に電荷がない状態でディプレッション状態となるように前記半導体基板の主表面に形成されたチャネルドープ領域をさらに備えたことを特徴とする、請求項１〜４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
主表面を有する半導体基板と、前記半導体基板の主表面に形成された第１導電型の第１不純物領域と、前記第１の不純物領域の下に位置する第２導電型の第２不純物領域と、前記半導体基板の主表面上であって前記第１不純物領域上に形成された電荷蓄積用絶縁層と、前記電荷蓄積用絶縁層上に形成されたゲート電極層とを備えた不揮発性半導体記憶装置の動作方法であって、
前記第１の不純物領域と前記第２不純物領域とに順バイアスを印加するとともに前記ゲート電極層に電圧を印加することにより、ホットキャリアを生成し、前記ホットキャリアを前記電荷蓄積用絶縁層に注入して消去動作を行なうことを特徴とする、不揮発性半導体記憶装置の動作方法。
【請求項７】
前記ゲート電極層に電圧を印加することで、前記電荷蓄積用絶縁層の電荷を前記ゲート電極層に引き抜くとともに、前記電荷蓄積用絶縁層から引き抜く電荷と正負反対の電荷を前記ゲート電極層から前記電荷蓄積用絶縁層に注入して書込動作を行なうことを特徴とする、請求項６に記載の不揮発性半導体記憶装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその動作方法に関し、特に、電荷蓄積用絶縁層に対して電荷を注入・引抜することにより消去・書込を行なう不揮発性半導体記憶装置およびその動作方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の１つとしてフラッシュメモリがある。このフラッシュメモリのトランジスタ技術には、大別するとフローティングゲート技術とＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）技術がある。フローティングゲート技術では、フローティング(浮遊)ゲートの上に制御ゲートを重ねた２層構造のゲート電極を備えたトランジスタが用いられる。フローティングゲート型のフラッシュメモリでは、隣接するフローティングゲート間の容量結合が微細化に伴い増大するため、さらなるスケーリングが困難となっている。そのため、ゲート間カップリングのないＭＯＮＯＳ技術が注目されるようになってきた。
【０００３】
ＭＯＮＯＳ技術では、ＭＯＮＯＳ(金属／酸化膜／窒化膜／酸化膜／シリコン)構造のゲートを備えたトランジスタが用いられる。この酸化膜／窒化膜／酸化膜の構造に存在している捕獲準位に電荷が注入され、保持される。このようなＭＯＮＯＳ技術を用いたフラッシュメモリは、たとえば非特許文献１〜３に記載されている。
【０００４】
非特許文献１および２には、ゲートの材質にＴａＮを用い、トップ絶縁層の材質にＡｌ2Ｏ3を用いたＴＡＮＯＳ（TaN-Al2O3-SiN-Oxide-Si）構造の電荷捕獲メモリセルが記載されている。また非特許文献３には、トンネル絶縁層として酸化膜と窒化膜と酸化膜との多層構造を用いたＢＥ（Bandgap Engineered）−ＳＯＮＯＳ構造が記載されている。
【０００５】
非特許文献１〜３のいずれのメモリセルにおいても、電荷蓄積層の下層のボトム絶縁層をトンネル現象によって電荷が通過することにより書込・消去動作が行なわれる。
【非特許文献１】Chang-Hyun Lee et al. (Samsung), "Charge Trapping Memory Cell of TANOS (Si-Oxide-SiN-Al2O3-TaN) Structure Compatible to Conventional NAND Flash Memory", IEEE Nonvolatile Semiconductor Memory Workshop 2006, pp. 54-55
【非特許文献２】Chang-Hyun Lee et al. (Samsung), "A Novel SONOS Structure of SiO2/SiN/Al2O3 with TaN Metal Gate for Multi-Giga Bit Flash Memories", IEDM 2003 Tech. Digest, pp. 613-616, December 2003
【非特許文献３】Hang-Ting Lue et al. (Macronix), "BE-SONOS: A Bandgap Engineered SONOS with Excellent Performance and Reliability", IEDM 2005 Tech. Digest, pp. 555-558, December 2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のようにトンネル現象によって書込・消去が行なわれる場合、電荷がボトム絶縁層を通過しやすくするためにはボトム絶縁層を薄くする必要がある。しかし、この場合、電荷蓄積層内の電荷がボトム絶縁層を介して漏れやすくなるため、データの保持特性が悪くなる。特に、ＮＡＮＤ型フラッシュメモリの読出し時には、非選択のメモリセルに高いゲート電圧を印加する必要がある。仮に非選択のメモリセルにおいてウエルとゲートとの間に６Ｖ程度のバイアス電圧が印加されると、数千時間でデータが消失してしまう。このように従来の薄いトンネル絶縁層（ボトム絶縁層）を用いたＭＯＮＯＳ構造のメモリではデータの長期保持ができないという問題点があった。
【０００７】
また正孔は電子よりも酸化膜（ＳｉＯ2）中の移動度が低い。このため、酸化膜中で正孔を移動させようとすると、電子が移動する場合よりも多くのダメージが酸化膜中に生じる。よって、トンネル現象によって書込・消去が行なわれる場合であってトンネル絶縁層が酸化膜の場合には、書替サイクルが繰返されると、トンネル酸化膜が厚いほど正孔注入によるダメージが入りやすく、バイアス電圧印加時の保持特性が劣化していくという問題点があった。
【０００８】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、バイアス電圧印加時の保持特性が良好でデータの長期保持に適した不揮発性半導体記憶装置およびその動作方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の不揮発性半導体記憶装置は、半導体基板と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、第１の絶縁層と、電荷蓄積用絶縁層と、ゲート電極層とを備えている。半導体基板は、主表面を有している。第１不純物領域は、半導体基板の主表面に形成されている。第２不純物領域は、第１の不純物領域の下に位置している。第１の絶縁層は、半導体基板の主表面上であって第１不純物領域上に形成されている。電荷蓄積用絶縁層は、第１の絶縁層上に形成されている。ゲート電極層は、電荷蓄積用絶縁層上に形成されている。第１の不純物領域と第２不純物領域とに順バイアスを印加することによりホットキャリアを生成して電荷蓄積用絶縁層に注入することで消去動作を行なえるような構成が用いられている。
【００１０】
本発明の不揮発性半導体記憶装置の動作方法は、主表面を有する半導体基板と、半導体基板の主表面に形成された第１導電型の第１不純物領域と、第１の不純物領域の下に位置する第２導電型の第２不純物領域と、半導体基板の主表面上であって第１不純物領域上に形成された電荷蓄積用絶縁層と、電荷蓄積用絶縁層上に形成されたゲート電極層とを備えた不揮発性半導体記憶装置の動作方法であって、第１の不純物領域と第２不純物領域とに順バイアスを印加するとともにゲート電極層に電圧を印加することにより、ホットキャリアを生成し、そのホットキャリアを電荷蓄積用絶縁層に注入して消去動作を行なうことを特徴とするものである。
【発明の効果】
【００１１】
本発明によれば、第１の不純物領域と第２不純物領域とに順バイアスを印加することによりホットキャリアを生成して電荷蓄積用絶縁層に注入することで消去動作が行なわれる。このため、消去動作時にトンネル現象により電荷を注入する必要がなく、電荷蓄積用絶縁層の下の第１の絶縁層の膜厚を厚く維持することができる。これにより、バイアス電圧印加時の保持特性を良好とすることができ、データの長期保持に適した不揮発性半導体記憶装置およびその動作方法を得ることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。図１を参照して、ＮＡＮＤ型フラッシュメモリのメモリセルアレイ内においては、複数のメモリセルＭＣが行列状に配置されている。行方向（図中横方向）に並んだメモリセルＭＣの各々のコントロールゲートは、行方向に延びるワード線ＷＬ０〜ＷＬ７のいずれかに電気的に接続されている。
【００１３】
また列方向（図中縦方向）に並んだ複数のメモリセルＭＣは直列に接続されている。直列に接続されたメモリセルＭＣ群の一方の端部にはビット線側選択トランジスタＳＧ０が、他方側にはソース線側選択トランジスタＳＧ１がそれぞれ接続されている。ビット線側選択トランジスタＳＧ０のソースはデータ線であるビット線ＢＬ０、ＢＬ１に接続されており、ソース線側選択トランジスタＳＧ１のソースは共通ソース線に接続されている。
【００１４】
行方向に並んだビット線側選択トランジスタＳＧ０の各々のゲートは、行方向に延びるビット線側選択ゲート線ＳＷ０に電気的に接続されている。行方向に並んだソース線側選択トランジスタＳＧ１の各々のゲートは、行方向に延びるソース線側選択ゲート線ＳＷ１に電気的に接続されている。
【００１５】
図２は本発明の実施の形態１における不揮発性半導体記憶装置を適用したＮＡＮＤ型フラッシュメモリのメモリセルアレイ内の平面レイアウトを示す概略平面図である。図３は図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。図４は、図３に示された１つのメモリセルの構成を拡大して示す拡大断面図である。
【００１６】
主に図２を参照して、たとえばシリコンよりなる半導体基板１の表面に複数のメモリセルＭＣが行列状に配置形成されている。各メモリセルＭＣのゲート電極層と一体化したワード線１０が行方向（図中横方向）に延在している。また複数のワード線１０の一方側（図中上側）には、各ビット線側選択トランジスタＳＧ０のゲート電極層を一体化した導電層２０が行方向（図中横方向）に延在している。複数のワード線１０の他方側（図中下側）には、各ソース線側選択トランジスタＳＧ１のゲート電極層を一体化した導電層２０が行方向（図中横方向）に延在している。
【００１７】
各メモリセルＭＣのソース／ドレイン領域４が形成される活性領域１ａは列方向（図中縦方向）に延在している。活性領域１ａは、半導体基板１の表面にて、たとえばトレンチ分離などの素子分離構造により取り囲まれることで、他の活性領域と電気的に分離されている。
【００１８】
主に図３を参照して、半導体基板１の主表面には、たとえばｐ型のウエル領域（第１不純物領域）２が形成されている。このウエル領域２の下に位置し、かつウエル領域２と接するようにたとえばｎ型の不純物領域（第２不純物領域）３が形成されている。ウエル領域２には、複数のメモリセルＭＣと、複数のビット線側選択トランジスタＳＧ０と、複数のソース線側選択トランジスタＳＧ１とが形成されている。
【００１９】
主に図４を参照して、複数のメモリセルＭＣの各々は、たとえばｎ型の１対のソース／ドレイン領域４と、たとえばｎ型のチャネルドープ領域５と、第１の絶縁層６と、電荷蓄積用絶縁層７と、第２の絶縁層８と、第３の絶縁層９と、ゲート電極層１０とを有している。
【００２０】
１対のｎ型ソース／ドレイン領域４は、ｐ型ウエル領域２の表面に互いに距離をおいて形成されている。ｎ型チャネルドープ領域５は、１対のｎ型ソース／ドレイン領域４の間を繋ぐようにｐ型ウエル領域２の表面に形成されており、１対のｎ型ソース／ドレイン領域４よりも浅く形成されている。ｎ型チャネルドープ領域５は、電荷蓄積用絶縁層７に電荷がない状態でメモリセルＭＣがディプレッション状態となるように半導体基板１の主表面に形成されている。つまりｎ型チャネルドープ領域５は、電荷蓄積用絶縁層７に電荷がない状態で１対のｎ型ソース／ドレイン領域４を電気的に接続するように形成されている。第１の絶縁層６は、たとえばシリコン酸化膜よりなっており、半導体基板１の主表面上であって、１対のｎ型ソース／ドレイン領域４に挟まれたｐ型ウエル領域２（ｎ型チャネルドープ領域５）上に形成されている。電荷蓄積用絶縁層７は、第１の絶縁層６上に形成され、かつ第１の絶縁層６よりも小さいエネルギバンドギャップを有する材質（たとえばシリコン窒化膜）よりなっている。ゲート電極層１０は、電荷蓄積用絶縁層７上に形成されている。
【００２１】
第２の絶縁層８は、電荷蓄積用絶縁層７とゲート電極層１０との間に形成され、かつ電荷蓄積用絶縁層７よりも大きいエネルギバンドギャップを有する材質（たとえばシリコン酸化膜）よりなっている。第３の絶縁層９は、第２の絶縁層８とゲート電極層１０との間に形成され、かつ第２の絶縁層８よりも小さいエネルギバンドギャップを有する材質（たとえばシリコン窒化膜）よりなっている。
【００２２】
ゲート電極層１０は、不純物がドープされた層、たとえばｎ型不純物がドープされた多結晶シリコン層を有している。書込動作時にゲート電極層１０に電圧が印加されることによりゲート電極層１０に空乏層が生じるような濃度で、その不純物はその層（たとえば多結晶シリコン層）にドープされている。
【００２３】
このメモリセルＭＣは、図５に示すように、ｐ型ウエル領域２とｎ型不純物領域３とに順バイアスを印加することにより（つまりｐ型ウエル領域２に相対的に正の電位、ｎ型不純物領域３に相対的に負の電位を印加することにより）、ホットキャリア（たとえばホットエレクトロン）を生成して電荷蓄積用絶縁層７に注入することで消去動作を行なえるように構成されている。
【００２４】
またメモリセルＭＣは、図６に示すように、電荷蓄積用絶縁層７の電荷（たとえば電子）をゲート電極層１０に引き抜くとともに、電荷蓄積用絶縁層７から引き抜く電荷と正負反対の電荷（たとえば正孔）をゲート電極層１０から電荷蓄積用絶縁層７に注入することで書込動作を行なえるように構成されている。
【００２５】
主に図３を参照して、複数のメモリセルＭＣの一方側（図３中右側）にはビット線側選択トランジスタＳＧ０が、他方側（図３中左側）にはソース線側選択トランジスタＳＧ１が、それぞれ配置されている。ビット線側選択トランジスタＳＧ０およびソース線側選択トランジスタＳＧ１の各々は、たとえばｎ型の１対のソース／ドレイン領域４と、ゲート絶縁層２１と、ゲート電極層２０とを有している。１対のｎ型ソース／ドレイン領域４は、ｐ型ウエル領域２の表面に互いに距離をおいて形成されている。ゲート電極層２０は、１対のｎ型ソース／ドレイン領域４に挟まれたｐ型ウエル領域２上にゲート絶縁層２１を介して形成されている。
【００２６】
複数のメモリセルＭＣのうち互いに隣り合うメモリセルＭＣ同士は、単一の不純物領域４をソース／ドレイン領域として共有している。また互いに隣り合うメモリセルＭＣとビット線側選択トランジスタＳＧ０とも単一の不純物領域４をソース／ドレイン領域として共有しており、互いに隣り合うメモリセルＭＣとソース線側選択トランジスタＳＧ１とも単一の不純物領域４をソース／ドレイン領域として共有している。
【００２７】
半導体基板１の主表面であってｐ型ウエル領域２内にはｐ+不純物領域２ａが形成されており、このｐ+不純物領域２ａを介してｐ型ウエル領域２に電位を印加することができる。また半導体基板１の主表面であってｎ型不純物領域３内にはｎ+不純物領域３ａが形成されており、このｎ+不純物領域３ａを介してｎ型不純物領域３に電位を印加することができる。ｐ+不純物領域２ａとソース線側選択トランジスタＳＧ１との間、およびｐ+不純物領域２ａとｎ+不純物領域３ａとの間には、素子分離構造としてたとえばトレンチ分離１ｂが形成されている。このトレンチ分離１ｂは、半導体基板１の表面に形成された溝と、その溝内を埋め込む絶縁層とにより構成されている。
【００２８】
次に、本実施の形態の不揮発性半導体記憶装置の動作方法について説明する。
まず、消去動作について説明する。
【００２９】
図７および図８は、消去動作時における各部への電圧印加状態を示す概略断面図および模式的平面図である。図７および図８を参照して、消去動作時には、ｐ型ウエル領域２にはたとえば１Ｖ、ｎ型不純物領域３にはたとえば０Ｖがそれぞれ印加される。また全てのワード線１０と、ビット線側選択トランジスタＳＧ０およびソース線側選択トランジスタＳＧ１の各ゲート電極層２０とにはたとえば１２Ｖが印加される。また各ビット線にはたとえば６Ｖが印加され、ソース線にはたとえば６Ｖが印加される。
【００３０】
これにより、図５に示すように、ｐ型ウエル領域２とｎ型不純物領域３とに順バイアスが印加されてｎ型不純物領域３からｐ型ウエル領域２へ電子が注入される。この電子がｐ型ウエル領域２の電位（１Ｖ）とｎ型チャネルドープ領域５の電位（６Ｖ）との電位差により加速されて、ホットエレクトロンが生成される。このホットエレクトロンは、チャネルドープ領域５の電位（６Ｖ）とゲート電極層１０の電位（１２Ｖ）との電位差により電荷蓄積用絶縁層７へ注入される。この操作により、同一のｐ型ウエル領域２に形成されたすべてのメモリセルＭＣが消去（正閾値電圧）状態となる。
【００３１】
次に、書込動作について説明する。
図９および図１０は、書込動作時における各部への電圧印加状態を示す選択ビットおよび非選択ビットの概略断面図である。また図１１は、書込動作時における各部への電圧印加状態を示す模式的平面図である。
【００３２】
図９および図１１を参照して、書込動作時には、ｐ型ウエル領域２にはたとえば０Ｖ、ｎ型不純物領域３にはたとえば０Ｖがそれぞれ印加される。また選択ワード線１０にはたとえば１５Ｖ、非選択ワード線１０にはたとえば１０Ｖが印加される。またビット線側選択トランジスタＳＧ０のゲート電極層２０にはたとえば０Ｖ、ソース線側選択トランジスタＳＧ１のゲート電極層２０とにはたとえば８Ｖが印加される。また選択ビット線にはたとえば０Ｖが印加され、ソース線にはたとえば０Ｖが印加される。
【００３３】
図１０および図１１を参照して、書込動作時には、非選択ビット線にはたとえば６Ｖが印加される。これ以外の部分に印加される電圧は図９に示す電圧と同じであるため、その説明を省略する。
【００３４】
これにより、図９および図１１に示すように、選択ビットに接続されたメモリセルＭＣおいては、ｎ型チャネルドープ領域５の電位が０Ｖとなる。このため、選択ビット線と選択ワード線１０との交差部に位置する選択メモリセルＭＣにおいては、ｎ型チャネルドープ領域５の電位（０Ｖ）とゲート電極層１０の電位（１５Ｖ）との電位差が１５Ｖと大きくなり、ｎ型チャネルドープ領域５とゲート電極層１０との間の多層膜６〜９に強電界が印加される。また選択ワード線１０においては空乏層が生じる。
【００３５】
上記の強電界により、図６に示すように、電荷蓄積用絶縁層７中の電子がゲート電極層１０に引き抜かれるとともに、ゲート電極層１０中の正孔が電荷蓄積用絶縁層７中にトンネル現象により注入される。この操作により、選択メモリセルＭＣが書込（負閾値電圧）状態となる。
【００３６】
またこの時、書込選択ビットでは図９および図１１に示すように選択ビット線が０Ｖとされてｎ型チャネルドープ領域５の電位が０Ｖに固定されるのに対して、書込非選択ビットでは図１０および図１１に示すように非選択ビット線が６Ｖとされてｎ型チャネルドープ領域５の電位が６Ｖに上げられ、絶縁層６〜９に印加される電界を下げることで書込が抑止される。
【００３７】
以上の消去と書込動作により、各メモリセルＭＣが正閾値電圧状態“０”と負閾値電圧状態“１”とにプログラムされる。
【００３８】
次に、読出動作について説明する。
図１２および図１３は、読出動作時における各部への電圧印加状態を示す概略断面図および模式的平面図である。図１２および図１３を参照して、読出動作時には、ｐ型ウエル領域２およびｎ型不純物領域３の各々にはたとえば０Ｖが印加される。また選択ワード線１０にはたとえば０Ｖが印加される。非選択ワード線１０と、ビット線側選択トランジスタＳＧ０およびソース線側選択トランジスタＳＧ１の各ゲート電極層２０とにはたとえば３Ｖが印加される。また各ビット線にはたとえば１Ｖが印加され、ソース線にはたとえば０Ｖが印加される。
【００３９】
これにより、非選択ワード線１０に接続された非選択メモリセルＭＣが導通状態とされる。また選択ワード線１０に接続された選択メモリセルＭＣは、図１４に示すように選択ワード線１０の電位ＶWLが０であるため、負閾値電圧状態“１”のときには導通状態となってビット線に電流ＩBLが流れ、正閾値電圧状態“０”のときには非導通状態となる。これにより、“１”、“０”の判定が行なわれて、情報の読出しが行なわれる。
【００４０】
次に、本実施の形態の作用効果について説明する。
従来例のようにトンネル現象によって電荷の注入／引抜を行なう場合、図１５に示すバンド図のように電子（図中黒丸）および正孔（図中白丸）がトンネル酸化膜を通過しやすくするために、このトンネル酸化膜を薄くする必要がある。しかし、トンネル酸化膜を薄くすると、電荷蓄積用絶縁層内の電子あるいは正孔がトンネル酸化膜を介して直接トンネルして漏れやすくなるため、データの保持特性が悪くなる。
【００４１】
これに対して本実施の形態によれば、ｐ型ウエル領域２とｎ型不純物領域３とに順バイアスが印加されることにより、図１６に示すバンド図のように、ホットエレクトロンが生成されて電荷蓄積用絶縁層７に注入されて消去動作が行なわれる。このため、消去動作時にＦＮ（Fowler-Nordheim）トンネル現象により電荷を注入する必要がなく、電荷蓄積用絶縁層７の下の第１の絶縁層６の膜厚を厚く維持することができる。これにより、バイアス電圧印加時の保持特性を良好とすることができ、データの長期保持に適した不揮発性半導体記憶装置およびその動作方法を得ることができる。
【００４２】
また従来例のようにトンネル現象によって正孔を注入する場合、図１７に示すバンド図のように正孔（図中白丸）がトンネル酸化膜を通過することになる。データ保持特性改善のためトンネル酸化膜を厚くしても、正孔は電子よりも酸化膜中の移動度が極端に低いため、トンネル酸化膜が厚いほど酸化膜中に正孔が捕獲されるなどのダメージが入りやすく、バイアス電圧印加時の保持特性を却って劣化させてしまう。
【００４３】
また仮に従来例において正孔をゲート電極層側から注入しようとしても、図１８のバンド図に示すように、電荷蓄積用絶縁層の上のトップ酸化膜（電荷ブロック層）による高い電位障壁のため、正孔を電荷蓄積用絶縁層に注入することができない。
【００４４】
これに対して本実施の形態によれば、図１９に示すバンド図のように、電荷蓄積用絶縁層７中の電子がゲート電極層１０に引き抜かれるとともに、ゲート電極層１０中の正孔が電荷蓄積用絶縁層７中に注入される。本実施の形態では、従来例のように正孔が電荷蓄積用絶縁層７の下の第１の絶縁層６を通過することがないため、この第１の絶縁層６を厚くしても、この第１の絶縁層６には正孔が通過することによるダメージは生じない。このため、バイアス電圧印加時の保持特性が劣化していくことは防止され、書換耐性を向上させることができる。
【００４５】
また本実施の形態によれば、第２の絶縁層８の上に第３の絶縁層９が形成されており、この第３の絶縁層９は第２の絶縁層８よりもエネルギバンドギャップの小さい材質よりなっている。このように第３の絶縁層９を設けることにより、図１９に示すバンド図のように、第２の絶縁層８の電位障壁の高さが実効的に低下するため、正孔をトンネルにより電荷蓄積用絶縁層７に注入することができる。
【００４６】
このような多層構造にすることにより、トンネル確率の電界依存性が増大することは、以下の文献で指摘されている。
【００４７】
文献：Konstantin K. Likharev, "Layered tunnel barriers for nonvolatile memory device", Appl. Phys. Letters, 73 (1998), pp. 2137-2139
また本実施の形態では、電荷蓄積用絶縁層７の上に、電荷蓄積用絶縁層７よりもエネルギバンドギャップの大きい材質よりなる第２の絶縁層８が形成されている。このため、低電界でのリーク電流を低減することができる。
【００４８】
また本実施の形態では、ゲート電極層１０はｎ型不純物がドープされた多結晶シリコン層を有し、書込動作時にゲート電極層１０に空乏層が生じるような濃度で不純物がドープされているため、この空乏層で発生した正孔を電荷蓄積用絶縁層７へ効率良く注入することができる。
【００４９】
また正孔注入を促進するために、ゲート電極層１０にｐ型不純物がドープされた多結晶シリコン層を用いることもできるが、この場合には、メモリの初期閾値電圧が上がってしまうというデメリットがある。
【００５０】
また本実施の形態では、電荷蓄積用絶縁層７に電荷がない状態でディプレッション状態となるように半導体基板１の主表面にチャネルドープ領域５が形成されている。このため、書込状態（負閾値電圧状態）にするために電荷蓄積用絶縁層７に過剰に正孔を注入する必要がない。上述のように過剰に正孔を注入するためにシリコン酸化膜（第２の絶縁層）８を通過させるとシリコン酸化膜８に大きなダメージが生じるが、本実施の形態では正孔を過剰に注入する必要がないため、このようなダメージの発生を防止することができる。
【００５１】
（実施の形態２）
図２０は、本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す図２のＩＩＩ−ＩＩＩ線に対応する概略断面図である。図２０を参照して、本実施の形態の構成は、メモリセルの構成において実施の形態１の構成と異なっている。
【００５２】
実施の形態１のメモリセルＭＣでは、メモリゲート形成後にｎ型不純物をイオン注入することで各メモリゲート間にｎ+不純物拡散層がソース／ドレインとして形成されていた。これに対して、本実施の形態のメモリセルＭＣでは、第１のメモリゲート１０の加工後にさらにＭＯＮＯＳ多層膜６ａ〜９ａとゲート用多結晶シリコン層１０ａとが堆積、加工されることにより第１のメモリゲート１０間に第２のメモリゲート１０ａが埋め込まれている。
【００５３】
第１のメモリゲート１０を有する本実施の形態のメモリセルＭＣは、ｎ型の１対のソース／ドレイン領域４が、列方向（図１中縦方向）に直列に接続された複数のメモリセルＭＣにおいて互いに共有されている点において、実施の形態１のメモリセルＭＣの構成と異なる。
【００５４】
また第２のメモリゲート１０ａを有するメモリセルＭＣは、たとえばｎ型のチャネルドープ領域５と、たとえばｎ型の１対のソース／ドレイン領域４と、ＭＯＮＯＳ多層膜６ａ〜９ａと、第２のメモリゲート１０ａとを有している。
【００５５】
チャネルドープ領域５は、半導体基板１の主表面であってｐ型ウエル領域２の表面に形成されており、電荷蓄積用絶縁層７に電荷がない状態でディプレッション状態となるように形成されている。またこのチャネルドープ領域５は、第１のメモリゲート１０を有するメモリセルＭＣのチャネルドープ領域５と一体に形成されている。
【００５６】
１対のｎ型ソース／ドレイン領域４は、第１のメモリゲート１０を有するメモリセルＭＣのｎ型ソース／ドレイン領域４と共有されている。つまり、複数の第１のメモリゲートを有するメモリセルＭＣと複数の第２のメモリゲートを有するメモリセルＭＣとで１対のソース／ドレイン領域４が共有されている。
【００５７】
ＭＯＮＯＳ多層膜６ａ〜９ａは、第１のメモリゲート１０の上面および側面と、第１のメモリゲート１０間の半導体基板１の主表面上とを覆うように形成されている。このＭＯＮＯＳ多層膜６ａ〜９ａは、順に積層して形成された第１の絶縁層６ａ、電荷蓄積用絶縁層７ａ、第２の絶縁層８ａおよび第３の絶縁層９ａを有している。第１の絶縁層６ａは第１の絶縁層６と同様の材質よりなっており、電荷蓄積用絶縁層７ａは電荷蓄積用絶縁層７と同様の材質よりなっており、第２の絶縁層８ａは第２の絶縁層８と同様の材質よりなっており、第３の絶縁層９ａは第３の絶縁層９と同様の材質よりなっている。
【００５８】
第２のメモリゲート１０ａは、第１のメモリゲート１０間を埋め込むようにＭＯＮＯＳ多層膜６ａ〜９ａ上に形成されている。この第２のメモリゲート１０ａは第１のメモリゲート１０と同様の材質よりなっている。
【００５９】
第１のメモリゲート１０を有するメモリセルＭＣと第２のメモリゲート１０ａを有するメモリセルＭＣとの各々は、ｐ型ウエル領域２とｎ型不純物領域３とに順バイアスを印加することによりホットエレクトロンを生成して電荷蓄積用絶縁層７に注入することで消去動作を行なえるように構成されている。
【００６０】
また第１のメモリゲート１０を有するメモリセルＭＣと第２のメモリゲート１０ａを有するメモリセルＭＣとの各々は、電荷蓄積用絶縁層７の電荷（電子）をゲート電極層１０に引き抜くとともに、電荷蓄積用絶縁層７から引き抜く電荷（電子）と正負反対の電荷（正孔）をゲート電極層１０から電荷蓄積用絶縁層７に注入することで書込動作を行なえるように構成されている。
【００６１】
なお、これ以外の本実施の形態の構成は、上述した実施の形態１の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００６２】
また本実施の形態の不揮発性半導体記憶装置の動作方法（消去、書込、読出）においては、実施の形態１と同様の電圧が各部に印加される。
【００６３】
本実施の形態によれば、電荷蓄積用絶縁層７、７ａが用いられており、導電性のフローティングゲートが用いられていないため、隣接するフローティングゲート間の絶縁膜の信頼性確保を考慮する必要がない。また隣接するフローティングゲート間の絶縁膜の信頼性確保を考慮する必要がないため、電荷蓄積用絶縁層７、７ａ同士を近づけて配置することができ、容易に高密度化を図ることができる。
【００６４】
上記の実施の形態１および２においては、不純物領域３、ソース／ドレイン領域４およびチャネルドープ領域５がｎ型で、ウエル領域２がｐ型の場合について説明したが、それぞれの領域が逆導電型の領域であっても上記と同様の動作が可能である。この場合、消去動作においては、ｎ型ウエル領域２とｐ型不純物領域とに順バイアスを印加することによりホットホールが生成されて電荷蓄積用絶縁層７に注入される。
【００６５】
また上記の実施の形態１および２においては、第１の絶縁層６がシリコン酸化膜、電荷蓄積用絶縁層７がシリコン窒化膜、第２の絶縁層８がシリコン酸化膜、第３の絶縁層９がシリコン窒化膜である場合について説明したが、第１の絶縁層６、電荷蓄積用絶縁層７、第２の絶縁層８および第３の絶縁層９の各々の材質はこれに限定されるものではない。第１の絶縁層６および第２の絶縁層８は電荷蓄積用絶縁層７よりもエネルギバンドギャップが大きい材質であればよく、第３の絶縁層９は第２の絶縁層８よりもエネルギバンドギャップが小さい材質であればよい。
【００６６】
また上記の実施の形態１および２においては、ワード線が８本の場合について説明したが本発明はこれに限定されるものではなく、ワード線の本数は適宜変更可能である。
【００６７】
また図８、図１１および図１３においては、電圧印加の様子を説明する便宜上、平面レイアウト図と回路図とが組み合わされている。
【００６８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００６９】
本発明は、電荷蓄積用絶縁層に対して電荷を注入・引抜することにより消去・書込を行なう不揮発性半導体記憶装置であって、大容量のＮＡＮＤ型フラッシュメモリに特に有利に適用され得る。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置をＮＡＮＤ型フラッシュメモリに適用した模式的回路構成を示す回路図である。
【図２】本発明の実施の形態１における不揮発性半導体記憶装置を適用したＮＡＮＤ型フラッシュメモリのメモリセルアレイ内の平面レイアウトを示す概略平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う概略断面図である。
【図４】図３に示された１つのメモリセルの構成を拡大して示す拡大断面図である。
【図５】消去動作の様子を示す概略断面図である。
【図６】書込動作の様子を示す概略断面図である。
【図７】消去動作時における各部への電圧印加状態を示す概略断面図である。
【図８】消去動作時における各部への電圧印加状態を示す模式的平面図である。
【図９】書込動作時における各部への電圧印加状態を示す選択ビットの概略断面図である。
【図１０】書込動作時における各部への電圧印加状態を示す非選択ビットの概略断面図である。
【図１１】書込動作時における各部への電圧印加状態を示す模式的平面図である。
【図１２】読出動作時における各部への電圧印加状態を示す概略断面図である。
【図１３】読出動作時における各部への電圧印加状態を示す模式的平面図である。
【図１４】ワード線に印加する電圧ＶWLを変化させたときのビット線に流れる電流ＩBLの変化を示す図である。
【図１５】従来の不揮発性半導体記憶装置における書込動作時を示すバンド図である。
【図１６】本発明の実施の形態１における不揮発性半導体記憶装置における消去動作時を示すバンド図である。
【図１７】従来の不揮発性半導体記憶装置における消去動作時を示すバンド図である。
【図１８】従来の不揮発性半導体記憶装置においてゲート電極層から電荷蓄積用絶縁層に正孔を注入して書込動作を行なう様子を示すバンド図である。
【図１９】本発明の実施の形態１における不揮発性半導体記憶装置における書込動作時を示すバンド図である。
【図２０】本発明の実施の形態２における不揮発性半導体記憶装置の構成を概略的に示す図２のＩＩＩ−ＩＩＩ線に対応する概略断面図である。
【符号の説明】
【００７１】
１  半導体基板、１ａ  活性領域、１ｂ  トレンチ分離、２  ｐ型ウエル領域、２ａ  ｐ+不純物領域、３  ｎ型不純物領域、３ａ  ｎ+不純物領域、４  ソース／ドレイン領域、５  チャネルドープ領域、６，６ａ  第１の絶縁層、７，７ａ  電荷蓄積用絶縁層、８，８ａ  第２の絶縁層、９，９ａ  第３の絶縁層、１０，１０ａ  ゲート電極層（ワード線）、２０  ゲート電極層、２１  ゲート絶縁層、ＭＣ  メモリセル、ＳＧ０  ビット線側選択トランジスタ、ＳＧ１  ソース線側選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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