(57)【要約】【課題】  高分解能周期設定を行う場合でも、キャリアの近傍に発生したスプリアスを除去可能にして、高精度可変クロック信号の低ジッタ化を実現する。【解決手段】  高精度可変クロックのキャリアに生じるスプリアスがそのキャリアから遠い位置で生じるように、波形発生装置（半導体試験装置）１のパターン発生器１０で設定される周期データを補正する。これにより、そのスプリアスがＰＬＬ５０で確実に除去可能となり、高精度可変クロック信号の低ジッタ化を実現できる。【選択図】    図１
2008298465.tif 000002
【特許請求の範囲】
【請求項１】
周期パターンを発生するパターン発生器と、前記周期パターンと基準クロックとにもとづきクロック信号を出力するタイミング発生器と、前記クロック信号からスプリアスを除去する位相ロックループ回路とを備えた波形発生装置であって、
前記パターン発生器は、前記クロック信号の発生周期を周期データとして設定する周期設定器を有し、
この周期設定器は、前記位相ロックループ回路が除去可能な位置で前記スプリアスが生じるように補正された周期データを設定する
ことを特徴とする波形発生装置。
【請求項２】
前記周期設定器は、前記クロック信号の周期が最も遅いときに生じるスプリアスの位置が、前記位相ロックループ回路で除去可能な位置となるように補正された周期データを設定する
ことを特徴とする請求項１記載の波形発生装置。
【請求項３】
前記周期設定器は、前記タイミング発生器で起こる位相変動の周期の逆数が、前記位相ロックループ回路で除去可能とするスプリアスの位置の最小値よりも大きくなるように補正された周期データを設定する
ことを特徴とする請求項１又は２記載の波形発生装置。
【請求項４】
前記タイミング発生器で入力されて前記クロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、
この基準クロック周期の整数倍に対する、前記周期データの周期の位相を算出し、
前記基準クロック周期を前記位相で除算し、この除算により得られた商と前記周期データの周期とを乗算し、この乗算により得られた積を、前記位相変動の周期とする
ことを特徴とする請求項３記載の波形発生装置。
【請求項５】
前記クロック信号に生じるスプリアスの位置（１／Ｔ１）が、
１／Ｔ１＝１／（Ａ×Ｂ／Ｃ１）＞Ｄ
Ａ：前記クロック信号の最も遅い周期
Ｂ：前記基準クロック周期
Ｃ１：前記位相
Ｄ：位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのＣ１の値にもとづいて、前記周期データを補正する
ことを特徴とする請求項４記載の波形発生装置。
【請求項６】
前記タイミング発生器で入力されて前記クロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、
この基準クロック周期の整数倍に対する、前記周期データの周期の位相を算出し、
前記タイミング発生器の設定周期に関する分解能を前記位相で除算し、この除算により得られた商と前記周期データの周期とを乗算し、この乗算により得られた積を、前記位相変動の周期とする
ことを特徴とする請求項３記載の波形発生装置。
【請求項７】
前記クロック信号に生じるスプリアスの位置（１／Ｔ２）が、
１／Ｔ２＝１／（Ａ×Ｅ／Ｃ２）＞Ｄ
Ａ：前記クロック信号の最も遅い周期
Ｅ：前記タイミング発生器の設定周期に関する分解能
Ｃ２：前記位相
Ｄ：位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのＣ２の値にもとづいて、前記周期データを補正する
ことを特徴とする請求項６記載の波形発生装置。
【請求項８】
波形発生装置のパターン発生器で設定される周期データを補正する設定周期補正方法であって、
前記波形発生装置のタイミング発生器から出力されたクロック信号に生じるスプリアスを、前記波形発生装置の位相ロックループ回路で除去可能な位置に生じるように、前記周期データを補正し、この補正した周期データを前記パターン発生器に設定する
ことを特徴とする設定周期補正方法。
【請求項９】
所定の周期でクロック信号を出力する波形発生装置を備えた半導体試験装置であって、
前記波形発生装置が、請求項１〜７のいずれかに記載の波形発生装置からなる
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン発生器を備えた波形発生装置、そのパターン発生器の設定周期を補正する設定周期補正方法、及び、その波形発生装置を備えた半導体試験装置に関し、特に、波形発生装置に備えられたタイミング発生器の出力信号におけるキャリア近傍に発生したスプリアスを、そのキャリアから遠いところへ移動させることで、波形発生装置に備えられたＰＬＬでのスプリアスの除去を可能とする波形発生装置、設定周期補正方法及び半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置では、電子デバイスの動作周波数に応じた周波数の試験パターンを電子デバイスに供給して試験を行っている。また、試験対象となる電子デバイスが動作周波数の異なる複数のコアを有する場合には、それぞれのコアを順に試験していた。
ところで、電子デバイスの試験を詳細に行なうためには、複数のコアを同時に動作させて試験を行う必要がある。そこで、これまでの半導体試験装置では、複数のコアのそれぞれの動作周波数に応じた複数のクロックを生成し、この生成した複数のクロックに基づいて、それぞれ同時に動作させて試験を行っていた。
【０００３】
また、近年では、電子デバイスにおける各コアに対し複数のクロックを同期させて与える試験（マルチタイムドメイン）が行われている。これは、複数の異なるインタフェイス速度を有したデバイスに対して行なわれる試験である。
この種のマルチタイムドメインの試験装置（波形発生装置）の構成を図９に示す。
なお、図９に示す波形発生装置は、マルチタイムドメインの試験を行なうために半導体試験装置に搭載される装置である。
【０００４】
同図に示すように、波形発生装置（半導体試験装置）１００は、パターン発生器１１０と、タイミング発生器１２０と、ＰＬＬ１３０とを備えている。
ここで、パターン発生器１１０は、設定周期にもとづいて周期パターンを発生する。
タイミング発生器１２０は、パターン発生器１１０から入力した周期パターンを、基準クロックにもとづき高精度可変クロックとして出力する。
なお、これらパターン発生器やタイミング発生器に関しては、従来から種々の改良が提案されている（例えば、特許文献１参照。）。
【０００５】
ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）１３０は、タイミング発生器１２０から出力された高精度可変クロックからスプリアスを除去する。
ここで、スプリアスとは、信号（ここでは、高精度可変クロック）に発生する不必要な成分をいう。
このスプリアスが発生する原因について、図１０〜図１３を参照して説明する。
図１０に示すように、タイミング発生器１２０は、基準クロック単位の遅延回路１２１−１〜１２１−ｎと、高精度可変遅延回路１２２とを有している。ここで、タイミング発生器１２０では、周期パターン信号を受け取るたびに、基準クロックに対する位相を積算し、それに対応する遅延回路１２１−１〜１２１−ｎにリアルタイムに切り換える構成となっている。
そして、図１１に示すように、基準クロックの周期の整数倍に対する設定周期との差が十分小さいとき、その積算された位相がタイミング発生器の設定周期に関する分解能αに達するたびに遅延経路が変化し、位相誤差も変動する。また、その積算された位相が基準クロック周期に達すると、周期分が差し引かれ、１サイクル遅らせる。このように、設定周期に応じた位相変動が周期的に生じると、スプリアスが発生する。
【０００６】
なお、発生するスプリアスのキャリアに対する位置は、図１１中の位相誤差の変動周期Ｔ１、Ｔ２から求めることができる。
ここで、変動周期Ｔ１について、図１２を参照して説明する。
同図に示すように、例えば、基準クロック周期が４ｎｓであって、ＲＡＴＥ周期設定値が９ｎｓ（＝４×２＋２０ｎｓ）の場合、パターン発生器１１０からは周期８ｎｓの周期パターンが出力され、タイミング発生器１２０からは、周期パターンに対して１発目が０ｎｓ、２発目が１ｎｓ、３発目が２ｎｓ、４発目が３ｎｓだけ遅延したクロックが出力される。そして、次の５発目は４ｎｓの遅延となるがこれは基準クロック周期と同じであるため、その周期分を差し引き、１サイクル遅らせる。すなわち、Ｔ１≒３６ｎｓの周期でタイミング誤差が変動するため、基本周波数に対し１／Ｔ１の位置にスプリアスが生じることになる。
【０００７】
次に、変動周期Ｔ２について、図１３を参照して説明する。
同図に示すように、例えば、基準クロック周期が４ｎｓであって、ＲＡＴＥ周期設定値が８．００００００１１９２０９２ｎｓ（＝４×２＋２−２３ｎｓ）の場合において、タイミング発生器の設定周期に関する分解能が２−７ｎｓであるとすると、パターン発生器１１０からは周期８ｎｓの周期パターンが出力され、タイミング発生器１２０からは、１発目から（２１６−１）発目までが遅延量０ｎｓのクロックが出力される。そして、次の２１６発目が２−７ｎｓの遅延となり、それら１発目から２１６発目までの周期Ｔ２≒０．５２４ｍｓごとに遅延経路が変化し、位相誤差も変動する。すなわち、Ｔ２の周期でタイミング誤差が変動するため、基本周波数に対し１／Ｔ２の位置にスプリアスが生じることになる。
そして、以上のようなスプリアスを、波形発生装置に備えられたＰＬＬによって除去していた。
【特許文献１】特開平４−７９５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、ＰＬＬが除去し得るスプリアスは、キャリアに対して遠い位置に発生するものに限られていた。これは、ＰＬＬのループフィルタがローパスフィルタであることから、速い周波数の位相変動ほど減衰して出力が追従しにくくなることによるものであった。
このため、設定周期が例えば９ｎｓのように、基準クロックの整数倍に対する設定周期の位相が大きいときは、スプリアスはキャリアより遠い位置に発生するので、ＰＬＬによるスプリアスの除去は可能であった。ところが、８．００００００１１９２０９２ｎｓのように、基準クロックの整数倍に対する設定周期の位相が小さいときは、スプリアスがキャリアの近傍に発生するので、ＰＬＬによるスプリアスの除去が困難となっていた。
【０００９】
こうした問題は、高分解能周期設定を必要とする試験が行われるようになって、はじめて起きてきた問題であった。
電子デバイスの各コアを個別に試験する従来の試験では、動作周波数は各コア毎に生成されていた。この場合、周期設定の分解能は低いので、スプリアスは、キャリアに対し数十ｋＨｚ〜数百ｋＨｚといった遠い位置で発生していた。このため、ＰＬＬによりスプリアスを十分に除去することができた。
ところが、マルチタイムドメインのような高分解能周期設定を必要とする試験では、各コアに対し複数のクロックを同期させるため、周期設定の分解能が高くなる。そうすると、スプリアスは、図９に示すように、キャリアに対し数十Ｈｚ〜数ｋＨｚの近い位置に発生してしまい、ＰＬＬでは除去できなくなって、そのまま出力されていた。
【００１０】
ここで、キャリア近傍のスプリアスを除去する（減衰を大きくする）方法として、ループフィルタ１３２のループ帯域を狭くすることが考えられる。ところが、この方法では、ループ帯域を狭くしたときに周波数スイッチング特性が悪くなるという欠点があった。
【００１１】
また、電圧制御発振器の裸特性がより見えるようになるので、電圧制御発振器の位相ノイズが大きい場合は注意が必要となっていた。
このため、ループ帯域はスプリアスやスイッチング特性などの要求仕様に応じてトレードオフしなければならず、いくらでも小さくしてよい訳ではないということになる。
【００１２】
本発明は、上記の事情にかんがみなされたものであり、高分解能周期設定を行う場合でも、キャリアの近傍に発生したスプリアスを除去可能にして、高精度可変クロック信号の低ジッタ化を実現可能とする波形発生装置、設定周期補正方法及び半導体試験装置の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の波形発生装置は、周期パターンを発生するパターン発生器と、周期パターンと基準クロックとにもとづきクロック信号を出力するタイミング発生器と、クロック信号からスプリアスを除去する位相ロックループ回路とを備えた波形発生装置であって、パターン発生器は、クロック信号の発生周期を周期データとして設定する周期設定器を有し、この周期設定器は、位相ロックループ回路が除去可能な位置でスプリアスが生じるように補正された周期データを設定する構成としてある。
【００１４】
波形発生装置をこのような構成とすれば、高精度可変クロック信号（クロック信号）に生じたスプリアスが位相ロックループ回路で除去可能なように周期データが補正されるため、高分解能周期設定を行う場合でも、そのスプリアスを確実に除去して、クロック信号の低ジッタ化を実現できる。
ここで、位相ロックループ回路が除去可能な位置でスプリアスが生じるようにするとは、クロック信号のキャリアに対し所定の周波数以上遠い位置でスプリアスが生じるようにすることをいう。
【００１５】
また、本発明の波形発生装置は、周期設定器が、クロック信号の周期が最も遅いときに生じるスプリアスの位置が、位相ロックループ回路で除去可能な位置となるように補正された周期データを設定する構成とすることができる。
波形発生装置をこのような構成とすると、クロック信号の周期が最も遅いときであっても、位相ロックループ回路で除去可能な位置にスプリアスを生じさせることができる。
【００１６】
クロック信号の周期が遅くなると、位相誤差の変動周期も遅くなる。この位相変動の周期の逆数はスプリアスの発生位置となるため、クロック信号の周期が遅くなるほどスプリアスはキャリアに接近した位置に生じる。ここで、クロック信号の周期が最も遅いときでもスプリアスがキャリアから遠くに生じるようにすれば、それ以上スプリアスがキャリアに近づいて生じることは無いため、必ず位相ロックループ回路で除去される。これにより、高精度可変クロック信号の低ジッタ化を実現できる。
【００１７】
また、本発明の波形発生装置は、周期設定器が、タイミング発生器で起こる位相変動の周期の逆数が、位相ロックループ回路で除去可能とするスプリアスの位置の最小値よりも大きくなるように補正された周期データを設定する構成とすることができる。
波形発生装置をこのような構成とすれば、位相変動の周期の逆数の値でスプリアスが生じるため、位相ロックループ回路で除去可能な位置にスプリアスを生じさせることができ、確実にそのスプリアスを除去できる。
【００１８】
また、本発明の波形発生装置は、タイミング発生器で入力されてクロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、この基準クロック周期の整数倍に対する、周期データの周期の位相を算出し、基準クロック周期を位相で除算し、この除算により得られた商と周期データの周期とを乗算し、この乗算により得られた積を、位相変動の周期とする構成とすることができる。
波形発生装置をこのような構成とすると、積算位相が基準クロックの周期に達したときに位相誤差の変動が起こる場合に、この位相変動の周期性にもとづくスプリアスを確実に除去できる。
【００１９】
また、本発明の波形発生装置は、クロック信号に生じるスプリアスの位置（１／Ｔ１）が、
１／Ｔ１＝１／（Ａ×Ｂ／Ｃ１）＞Ｄ
Ａ：クロック信号の最も遅い周期
Ｂ：基準クロック周期
Ｃ１：位相
Ｄ：位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのＣ１の値にもとづいて、周期データを補正する構成とすることができる。
【００２０】
波形発生装置をこのような構成とすれば、対基準遅延時間にもとづき補正された周期データがパターン発生器に設定されることで、スプリアスがキャリアに対し遠い位置で生じるため、位相ロックループ回路での除去が可能となる。
【００２１】
また、本発明の波形発生装置は、タイミング発生器で入力されてクロック信号の出力タイミングの基準となる基準クロックの周期を、基準クロック周期とし、この基準クロック周期の整数倍に対する、周期データの周期の位相を算出し、タイミング発生器の設定周期に関する分解能を位相で除算し、この除算により得られた商と周期データの周期とを乗算し、この乗算により得られた積を、位相変動の周期とする構成としてある。
【００２２】
波形発生装置をこのような構成とすると、積算位相がタイミング発生器の分解能に達したときに位相誤差の変動が起こる場合に、この位相変動の周期性にもとづくスプリアスを確実に除去できる。
【００２３】
また、本発明の波形発生装置は、クロック信号に生じるスプリアスの位置（１／Ｔ２）が、
１／Ｔ２＝１／（Ａ×Ｅ／Ｃ２）＞Ｄ
Ａ：クロック信号の最も遅い周期
Ｅ：タイミング発生器の設定周期に関する分解能
Ｃ２：位相
Ｄ：位相ロックループ回路で除去可能とするスプリアスの位置の最小値
を満たすときのＣ２の値にもとづいて、周期データを補正する構成としてある。
【００２４】
波形発生装置をこのような構成とすると、対基準遅延時間にもとづき補正された周期データがパターン発生器に設定されることで、スプリアスがキャリアに対し遠い位置で生じるため、位相ロックループ回路での除去が可能となる。
【００２５】
また、本発明の設定周期補正方法は、波形発生装置のパターン発生器で設定される周期データを補正する設定周期補正方法であって、波形発生装置のタイミング発生器から出力されたクロック信号に生じるスプリアスを、波形発生装置の位相ロックループ回路で除去可能な位置に生じるように、周期データを補正し、この補正した周期データをパターン発生器に設定する方法としてある。
【００２６】
設定周期補正方法をこのような方法とすると、キャリアに対して遠い位置にスプリアスが生じるため、位相ロックループ回路での除去が可能となり、クロック信号の低ジッタ化を実現できる。
【００２７】
また、本発明の半導体試験装置は、所定の周期でクロック信号を出力する波形発生装置を備えた半導体試験装置であって、波形発生装置が、請求項１〜７のいずれかに記載の波形発生装置からなる構成としてある。
半導体試験装置をこのような構成とすると、この半導体試験装置が高分解能周期設定を行う場合でも、波形発生装置においてクロック信号の低ジッタ化を実現できる。
【発明の効果】
【００２８】
以上のように、本発明によれば、波形発生装置のタイミング発生器から出力されるクロック信号に生じるスプリアスをキャリアに対して遠い位置に生じさせることができるため、そのスプリアスを位相ロックループ回路で確実に除去できる。
したがって、高分解能周期設定を行う場合でも、高精度可変クロック信号の低ジッタ化を実現できる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る波形発生装置、設定周期補正方法及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。
【００３０】
［設定周期補正方法］
（Ｉ．周期データの補正及び設定）
まず、本実施形態の設定周期補正方法（周期データの補正及び設定を行う手順）について、図１を参照して説明する。
同図は、本実施形態の設定周期補正方法の手順を示すフローチャートである。
【００３１】
ユーザにより、電子デバイスの各ドメイン（コア）のＲＡＴＥ設定値が指定される（ステップ１０）。そして、各ドメイン間で同期が取れるように、各ドメインのＲＡＴＥ設定値が調整される（ステップ１１）。
次いで、対象となるクロックのドメインのＲＡＴＥ設定値について、ＰＬＬ５０で除去できない位置にスプリアスが生じるか否かが判定される（ステップ１２）。
判定の結果、その位置にスプリアスが生じるときは、補正演算を行って（ステップ１３）、ドメイン間で同期が取れるように、各ドメインのＲＡＴＥ設定値が再調整される（ステップ１４）。この再調整されたＲＡＴＥ設定値が、波形発生装置（半導体試験装置）１のパターン発生器１０の周期設定器１２（後述）に設定される（ステップ１５）。
一方、その位置にスプリアスが生じないときは、補正演算は行われず、このＲＡＴＥ設定値が、周期設定器１２に設定される（ステップ１５）。
【００３２】
（II．補正演算）
次に、設定周期の補正演算について説明する。
（II−１．スプリアスが生じる位置の算出）
まず、スプリアスが生じる位置の算出方法について説明する。
スプリアスが生じる位置（１／Ｔ１、１／Ｔ２）は、上述したように、図１１中のＴ１、Ｔ２から求めることができる。
具体的には、次式により算出される。
１／Ｔ１＝１／（ａ［ｎｓ］×ｂ［ｎｓ］／ｃ１［ｎｓ］）
・・・（式１）
１／Ｔ２＝１／（ａ［ｎｓ］×ｅ［ｎｓ］／ｃ２［ｎｓ］）
・・・（式２）
【００３３】
ここで、ａは、タイミング発生器４０から出力される高精度可変クロック（クロック信号）の最も遅い周期である。
ｂは、タイミング発生器４０に入力される基準クロックの周期である。
ｃ１は、基準クロック周期の整数倍に対する、周期データの周期の位相である。
Ｔ１は、クロック信号に生じるスプリアスの周期である。この周期は、すなわち位相変動の周期であって、基準クロック周期を位相で除算し、この除算により得られた商とクロック信号の周期とを乗算し、この乗算により得られた積が周期Ｔ１として算出される。
【００３４】
ｅは、タイミング発生器４０の設定周期に関する分解能である。
ｃ２は、基準クロック周期の整数倍に対する、周期データの周期の位相である。
Ｔ２は、クロック信号に生じるスプリアスの周期である。この周期は、すなわち位相変動の周期であって、タイミング発生器の分解能を位相で除算し、この除算により得られた商とクロック信号の周期とを乗算し、この乗算により得られた積が周期Ｔ２として算出される。
【００３５】
（II−２．スプリアスが生じる位置の補正）
そして、ＰＬＬ５０で除去可能な位置にスプリアスを生じさせるための設定周期を求めるために、次の各式中のＤを満たすＣ１又はＣ２が算出される。
１／Ｔ１＝１／（Ａ［ｎｓ］×Ｂ［ｎｓ］／Ｃ１［ｎｓ］）＞Ｄ［Ｈｚ］
・・・（式３）
１／Ｔ２＝１／（Ａ［ｎｓ］×Ｅ［ｎｓ］／Ｃ２［ｎｓ］）＞Ｄ［Ｈｚ］
・・・（式４）
これら式３及び式４は、スプリアスの生じる位置がキャリアに最も近くなる条件（設定周期が最大のとき）において、その位置がＰＬＬ５０で十分除去可能な位置であることを満たす式である。
【００３６】
ここで、Ａは、高精度可変クロック（クロック信号）の最も遅い周期である。
Ｂは、タイミング発生器４０に入力される基準クロックの周期である。
Ｃ１は、基準クロック周期の整数倍に対する、周期データの周期の位相である（Ｃ１＝２−ｍ）。ただし、式３では、Ｄを満たす値として算出され、このＣ１のｍの値にもとづいて、周期データが補正される。
Ｄは、ＰＬＬ５０で除去可能とするスプリアスの位置の最小値である。
Ｅは、タイミング発生器４０の設定周期に関する分解能である。
Ｃ２は、基準クロック周期の整数倍に対する、周期データの周期の位相である（Ｃ２＝２−ｎ）。ただし、式４では、Ｄを満たす値として算出され、このＣ２のｎの値にもとづいて、周期データが補正される。
【００３７】
式３及び式４において、Ａを高精度可変クロックの最も遅い周期としたのは、ＰＬＬ５０で確実にスプリアスを除去可能とするためである。
すなわち、Ａが示す周期が早くなるほどスプリアスの位置はキャリアから遠くなるため、Ａが高精度可変クロックの最も遅い周期である場合にスプリアスをキャリアから遠い位置に生じさせるようにすれば、高精度可変クロックがどのような周期であっても確実にＰＬＬ５０でスプリアスを除去できる。
【００３８】
また、式３及び式４において「＞Ｄ」としているのは、タイミング発生器４０で起こる位相変動の周期の逆数が、ＰＬＬ５０で除去可能とするスプリアスの位置の最小値よりも大きくなるようにするためである。
これにより、ＰＬＬ５０が除去可能とする周波数の範囲内にスプリアスを発生させることができ、そのスプリアスを確実に除去できる。
さらに、式３と式４の２つの演算を行うことにより、Ｔ１を原因として生じたスプリアスについても、また、Ｔ２を原因として生じたスプリアスについても、それらをキャリアより遠い位置に発生させてＰＬＬにより除去することができる。
【００３９】
そして、上記式３又は式４により算出されたＣ１とＣ２にもとづいて周期データが補正される。
パターン発生器１０の周期設定器１２においては、その補正した周期データをバイナリ表記したときの各ｂｉｔごとに「１」又は「０」が入力される。つまり、バイナリ表記でＣ１（＝２−ｍ）に相当するｂｉｔとＣ２（＝２−ｎ）に相当するｂｉｔを周期設定器１２に立てればよいことになる。
【００４０】
このように補正された周期データがパターン発生器１０に設定されることで、クロック信号に生じるスプリアスを、そのクロック信号のキャリアから遠い位置で生じるようにすることができる。そして、式３及び式４においては「＞Ｄ」の条件下でＣ１やＣ２が算出されるため、ＰＬＬ５０で除去可能な位置にスプリアスが生じる。このため、確実にスプリアスが除去され、クロック信号の低ジッタ化を実現できる。
【００４１】
（II−３．補正演算の具体例）
次に、図１のフローチャートにおけるステップ１３の補正演算、ステップ１４のＲＡＴＥ設定値の調整の具体例について説明する。
前提として、ここでのＲＡＴＥ設定値のＬＳＢ（Ｌｅｓｓ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：２進数表現の最下位ビット）の重みを２−２８ｎｓ、基準クロックの周期を４ｎｓ、タイミング発生器の設定周期に関する分解能を２−７ｎｓ、ＰＬＬ５０で十分除去可能なスプリアスの位置を４０ｋＨｚとする。なお、スプリアスの位置が１０Ｈｚ以下の場合は、低すぎるため対象外とする。
【００４２】
ＲＡＴＥ設定値を、次の値とする。
ＲＡＴＥ＝１３．００００００１１９２０９２［ｎｓ］
（設定値＝０ｘｄ０００００２０）
このときの１／ＲＡＴＥは、次の値となる。
１／ＲＡＴＥ≒７６．９２３［ＭＨｚ］（図２（ａ）参照）
【００４３】
次いで、ＰＬＬ５０で除去できない位置にスプリアスが生じるか否かが判定される（図１のステップ１２）。スプリアスが生じる位置は、式３及び式４を用いて算出される。
１／Ｔ１＝１／（１３ｎｓ×４ｎｓ／２−２３ｎｓ）≒２．２９Ｈｚ
１／Ｔ２＝１／（１３ｎｓ×２−７ｎｓ／２−２３ｎｓ）≒１．１７ｋＨｚ
ここで、１／Ｔ１については、２．２９Ｈｚ＜４０ｋＨｚであるためＰＬＬ５０で除去できないものの、＜１０Ｈｚであって低すぎるため対象外とする。
一方、１／Ｔ２については、１．１７ｋＨｚ＜４０ｋＨｚであるためＰＬＬ５０で除去できず、問題となる周波数である。
【００４４】
１／Ｔ２について補正演算を行うと次のようになる（図１のステップ１３）。
ＲＡＴＥ＝１３．００７８７３６５４３６５５［ｎｓ］
（設定値＝０ｘｄ０２０４０２０）
このときの１／ＲＡＴＥは、次の値となる。
１／ＲＡＴＥ≒７６．８７６５１５４５［ＭＨｚ］
【００４５】
各ドメインのＲＡＴＥ設定値を再調整する。
ＲＡＴＥ＝１３．００７８７４１９０８０７３［ｎｓ］
（設定値＝０ｘｄ０２０４０ｂ０）
このときの１／ＲＡＴＥは、次の値となる。
１／ＲＡＴＥ≒７６．８７６５１２２８［ＭＨｚ］（図２（ｂ）参照）
【００４６】
さらに、１／Ｔ１と１／Ｔ２は、それぞれ次の値となる。
１／Ｔ１＝１／（１３ｎｓ×４ｎｓ／２−７ｎｓ）≒１５０ｋＨｚ
１／Ｔ２＝１／（１３ｎｓ×２−７ｎｓ／２−１４ｎｓ）≒６０１ｋＨｚ
ここで、１／Ｔ１と１／Ｔ２は、いずれも＞４０ｋＨｚである。このため、発生したスプリアスは、ＰＬＬ５０で除去できる。
【００４７】
このように得られたＲＡＴＥ設定値は、周期データとして、パターン発生器１０の周期設定器１２で設定される。
本実施形態においては、ＲＡＴＥ設定値のＬＳＢの重みが２−２８ｎｓであるため、図３に示すように、上位４ビット、下位２５ビットの設定が可能である。
ここで、１／Ｔ１のｍは、「−７」であり、１／Ｔ２のｎは、「−１４」であるため、周期設定器１２においては、２−７ｎｓと、２−１４ｎｓにｂｉｔを立てればよいことになる。
【００４８】
以上のように、本実施形態の設定周期補正方法によれば、スプリアスの生じる位置がキャリアから遠くなるように周期データが補正されるため、そのスプリアスをＰＬＬで確実に除去できる。したがって、高精度可変クロックの低ジッタ化を実現できる。
【００４９】
［波形発生装置及び半導体試験装置］
次に、以上のような本発明の設定周期補正方法を実施するための波形発生装置及び半導体試験装置の実施形態について、図４〜図７を参照して説明する。
図４は、本実施形態の半導体試験装置の構成を示すブロック図、図５は、パターン発生器の構成を示すブロック図、図６は、周期発生器の構成を示すブロック図、図７は、パターン発生器の各部の信号の状態を示す波形図である。
なお、波形発生装置は、マルチタイムドメインの試験を行なうために半導体試験装置に搭載される装置である。
【００５０】
図４に示すように、波形発生装置（半導体試験装置）１は、パターン発生器１０と、タイミング発生器４０と、ＰＬＬ５０とを備えている。
ここで、パターン発生器１０は、図５に示すように、周期発生器１１を備えている。
周期発生器１１は、図５及び図６に示すように、設定された周期データと対応して、端子１３の基準クロックの周期Ｔのｍ倍（ｍは正整数）を周期とするパルスＡ１と、周期Ｔのｐ倍（ｐはｍより小さい正整数）を周期とするパルスＡ２とを出力する。
例えば、図７に示すように、設定された周期Ｔａが８．５Ｔの場合、パルスＡ１の周期ｍＴは、８Ｔと９Ｔとを交互にとり、パルスＡ２の周期ｐＴは、２Ｔとなる。
【００５１】
また、周期発生器１１は、さらに周期Ｔよりも小さい遅延量を示す微小周期データＲＤを、設定周期データの周期Ｔ以下の重みの下位データと、パルスＡ１の発生状態とに応じて出力する。
なお、周期発生器１１より出力されるパルスＡ１と微小周期データＲＤとは一般的に次のように表される。
つまり、この波形発生装置１０から発生されるタイミングパルスの第１番目から第ｉ＋１番目（ｉは１以上の整数）までの設定周期の総和を周期Ｔで割った値Ｍ１の整数部から、タイミングパルスの第１番目から第ｉ番目までの設定周期の総和（ｉ＝１の時はゼロとする）をＴで割った値Ｍ２の整数部を引いた値にＴを掛け算した値がパルスＡ１の周期であり、Ｍ２の小数部が微小データＲＤである。
【００５２】
この周期発生器１１は、図６に示すように構成されている。すなわち、周期設定器１２において、発生すべき周期を示す周期データが設定される。周期データ中の周期Ｔ以上の重みをもつビット数をｎ１、Ｔ未満の重みのビット数をｎ２とする。
図６では、ｎ１＝５、ｎ２＝２の場合で各ビットの重みを図に示した。この例では、発生すべき周期からＴを減算した値を周期設定器１２に設定する。図７の例では発生すべき周期は８．５Ｔであり、これに対応して図６に示すように「００１１１１０」が設定される。
なお、図６及び図７においては、ｎ１＝５、ｎ２＝２としてあるが、これらに限るものではなく、それぞれ任意好適な数とすることができる。
【００５３】
ＲＳ−ＦＦ１４、ｎ２ビットのＤ形ＦＦ１５は、端子１６の初期化信号ｉＮｉＴにより予めリセットされている。
起動信号ＳＴＡＲＴが端子１７に与えられると、ＲＳ−ＦＦ１４はセットされてそのＱ内力Ｇ１は、高レベルになり、出力ＧＩによりゲート１８、１９が開かれる。また、起動信号ＳＴＡＲＴは、ＯＲゲート２０に与えられ、その出力Ｓ６によりゲート２１が開かれ、ゲート２１より端子１３の基準クロックＣＫの一つがパルスＡ１として出力される。
【００５４】
また、ＯＲゲート２０の出力Ｓ６は、ｎ１ビットのダウンカウンタ２２のロード端子ＬＯに入力され、その信号Ｓ６が与えられている状態における基準クロックＣＫの立ち下がりで周期設定器１２の上位ビットｎ１がプリセットされ、ダウンカウンタ２２の計数内容Ｄ１はこの例では７が出力される。その後、ダウンカウンタ２２は、クロックＣＫごとにその立ち下がりでダウンカウントされる。
【００５５】
ＯＲゲート２０の出力Ｓ６は、微分回路２３にも供給され、微分回路２３の出力Ｓ７によりカウンタ２４がクリアされ、その出力Ｄ４は０となる。カウンタ２４は、パルスＡ２の周期をＴのｐ倍にするためのものであり、この例ではｐ＝２であってカウンタ２４が基準クロックＣＫを２個計数するごとにＡＮＤゲート２５から幅Ｔの信号Ｓ８を出力する。この信号Ｓ８は、ゲート１９に与えられ、信号Ｇ１、Ｓ８、クロックＣＫの一致出力がパルスＡ２として得られる。
【００５６】
周期設定器１２の設定周期データ中のｎ２の下位ビットは、ｎ２ビット加算器２６に与えられ、Ｄ−ＦＦ１５の出力と加算され、その加算出力は、Ｄ−ＦＦ１５のデータ端子Ｄ０、Ｄ１へ供給される。この例ではｎ２＝２であり、加算器２６は、２ビット加算器である。加算器２６の桁上げ出力Ｃ１はゲート２７に反転して与えられ、ゲート２８に非反転で与えられる。初期状態でＤ−ＦＦ１５はリセットされ、その出力は０であり、したがって桁上げ出力Ｃ１は０でゲート２７が開かれている。また加算器２６の２ビット出力中の上位ビット出力ｄ２は、この例では設定周期データの下位２ビットが１、０であるから高レベルとなっている。
【００５７】
Ｄ−ＦＦ１５は、ゲート１８の出力Ｓ５の立ち下がりで加算器２６の出力を取り込み、出力を周期発生器１１の微小周期データＲＤとして出力する。Ｄ−ＦＦ１５及び加算器２６は、累積加算回路を構成している。
この例ではダウンカウンタ２２がクロックＣＫを７個計数して計数値Ｄ１が０になると、ゼロ検出回路２９から出力Ｓ１が生じ、これがゲート２７を通過し、信号Ｓ２としてさらにＯＲゲート３０を通じてゲート１８へ与えられ、その出力Ｓ５がＯＲゲート２０に供給されるため、ゲート２１からクロックＣＫの１個が８Ｔ離れてパルスＡ１として出力され、また微分回路２３から出力が生じカウンタ２４がクリアされ、かつダウンカウンタ２２に設定周期データがプリセットされる。
ゲート１８の出力Ｓ５の立ち下がりでＤ−ＦＦ１５は、加算器２６の出力を取り込み、Ｄ−ＦＦ１５の出力は、ｄ３＝１、ｄ４＝０となり、その上位ビット出力ｄ３は高レベルになり、このため、加算器２６の出力は０、０となるとともに桁上げ出力Ｃ１が高いレベルになり、また加算器２６の出力ｄ２は低レベルになる。
【００５８】
この状態で同様のことが行われるが、次のダウンカウンタ２２がゼロになった時にその検出回路２９の出力Ｓ１は、ゲート２８を通過し、出力Ｓ３が生じ、これが次のクロックＣＫによりＤ−ＦＦ３１に取り込まれ、その出力Ｓ４がゲート１８へ供給され、よって前述と同様にゲート２１からパルスＡ１が生じるが、このパルスＡ１は、先のパルスＡ１から９Ｔである。
また、Ｄ−ＦＦ１５に対する取込みが行われ、その出力ｄ３は低レベルになり、この結果、加算器２６の出力ｄ２は高レベルになり初期状態に戻る。したがって、同様のことが繰り返され、パルスＡ１の周期は８Ｔと９Ｔとを繰り返し、パルスＡ２の同期は２Ｔとなり、微小周期データＲＤはｄ３＝０、ｄ４＝０（０Ｔ）とｄ３＝１、ｄ４＝０（０．５Ｔ）とを８Ｔ、９Ｔの周期で繰り返す。
【００５９】
タイミング発生器４０は、基準クロック単位の遅延回路４１−１〜４１−ｎと、高精度可変遅延回路４２とを有している。
この構成は、図９に示す従来のタイミング発生器１２０と同様であるため、ここでの説明は省略する。なお、タイミング発生器４０では、高精度可変クロックの出力タイミングの基準となる基準クロックが入力される。
【００６０】
ＰＬＬ５０は、図８に示すように、位相検出器５１と、ループフィルタ５２と、電圧制御発振器５３と、Ｎ分周器５４とを備えている。
位相検出器（Ｐｈａｓｅ  Ｄｅｔｅｃｔｏｒ）５１は、基準周波数信号とＮ分周器からの出力信号との位相差を電圧（又は電流）のかたちで出力する。
ループフィルタ（Ｌｏｏｐ  Ｆｉｌｔｅｒ）５２は、ＰＬＬ５０の時定数を決定する。
電圧制御発振器（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）５３は、電圧で出力周波数を制御する。
Ｎ分周器（Ｄｉｖｉｄｅｒ）５４は、出力信号の周波数を分周して入力側へ送る。
【００６１】
つまり、ＰＬＬ５０は、出力が入力の位相検出器５１に戻されて、入力と出力の位相差をなくすように、出力が入力の位相変動に追従するフィードバックループを構成している。
ここで、ループフィルタ５２は、ローパスフィルタであるため、速い周波数の位相変動（キャリアに対して遠いスプリアス）ほどフィルタで減衰され、出力が追従しにくくなる。このため、結果的に入力のスプリアスが除去される。
【００６２】
以上説明したように、本実施形態の波形発生装置、設定周期補正方法及び半導体試験装置によれば、スプリアスの生じる位置がキャリアから遠くなるように周期データが補正されるため、そのスプリアスをＰＬＬで確実に除去でき、高精度可変クロックの低ジッタ化を実現できる。
【００６３】
以上、本発明の波形発生装置、設定周期補正方法及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る波形発生装置、設定周期補正方法及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、スプリアスの除去について示したが、例えば、一定の周波数又は周期で発生するノイズの除去についても適用可能である。
【００６４】
また、本発明の設定周期補正方法は、その補正演算をプログラム化し、演算装置に実行させることもできる。この場合、その演算装置と波形発生装置のパターン発生器とを接続し、演算装置で補正された周期データをパターン発生器が入力することもできる。
【産業上の利用可能性】
【００６５】
本発明は、スプリアスの除去に関する発明であるため、スプリアスが生じる信号が出力される装置や機器に利用可能である。
【図面の簡単な説明】
【００６６】
【図１】本発明の波形発生装置の動作を示すフローチャートである。
【図２】補正前と補正後のスプリアスの生じる位置を示す波形図である。
【図３】周期設定器への入力例を示す図表である。
【図４】本発明の波形発生装置の構成を示すブロック図である。
【図５】本発明のパターン発生器の構成を示すブロック図である。
【図６】パターン発生器の周期発生器の構成を示す回路図である。
【図７】パターン発生器における各部の信号の変位を示す波形図である。
【図８】ＰＬＬの構成を示すブロック図である。
【図９】従来の波形発生装置（半導体試験装置）の構成を示すブロック図である。
【図１０】タイミング発生器の構成を示す回路図である。
【図１１】スプリアスの発生原理を示す波形図である。
【図１２】基準クロック周期＝４ｎｓ、周期設定値＝９ｎｓのときのタイミング発生器の動作を示す波形図である。
【図１３】基準クロック周期＝４ｎｓ、周期設定値＝８．００００００１１９２０９２ｎｓのときのタイミング発生器の動作を示す波形図である。
【符号の説明】
【００６７】
１  波形発生装置（半導体試験装置）
１０  パターン発生器
１１  周期発生器
１２  周期設定器
４０  タイミング発生器
５０  ＰＬＬ（位相ロックループ回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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