(57)【要約】      （修正有）【課題】積層チップパッケージと該製造方法を提供する。【解決手段】ここに記載される積層チップパッケージは上部チップの側面にスペーサ２０ａが形成され、上下部チップ等を電気的に接続する金属配線がスペーサ２０ａの上に形成される。また、このパッケージの製造方法は、第１半導体チップ１０の上に第２半導体チップ３０を積層する段階と、前記第２半導体チップ３０の側面にスペーサ２０ａを形成する段階と、前記スペーサ２０ａの上に前記第１半導体チップ１０及び第２半導体チップ３０を電気的に接続する金属配線を形成する段階とを含む。【選択図】図２ｂ
2008109138.tif 000002
【特許請求の範囲】
【請求項１】
第１半導体チップの上に第２半導体チップを積層する段階と、
前記第２半導体チップの側面にスペーサを形成する段階と、
前記スペーサの上に前記第１半導体チップ及び第２半導体チップを電気的に接続する金属配線を形成する段階とを含むことを特徴とする半導体パッケージの製造方法。
【請求項２】
前記スペーサは接着剤を使用して形成されることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記金属配線を形成する段階は、
金属配線の為の配線膜を形成する段階と、
前記配線膜をパターニングする段階とを含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
前記配線膜を形成する段階は、
シード金属膜を形成する段階と、
電気めっきを行って前記シード金属膜の上に金属膜を形成する段階とを含むことを特徴とする請求項３に記載の半導体パッケージの製造方法。
【請求項５】
前記電気めっきを行う前に前記シード金属膜の上にマスクパターンを形成する段階と、
前記電気めっきを行った後に前記マスクパターンを除去する段階と、をさらに含み、
前記金属膜は前記マスクパターンで覆われないシード金属層の上に選択的に形成されると共に、
前記配線膜をパターニングする段階は前記マスクパターンの下のシード金属層を除去することを含むことを特徴とする請求項４に記載の半導体パッケージの製造方法。
【請求項６】
前記金属配線は銅であることを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項７】
前記銅配線は電気めっき法を利用して形成することを特徴とする請求項６に記載の半導体パッケージの製造方法。
【請求項８】
前記金属配線の上にはんだバンプを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項９】
半導体ウエハーに第１半導体チップを形成する段階と、
第２半導体チップを前記第１半導体チップの上に取付する段階と、
前記ウエハーと前記半導体チップ等の上に金属膜を蒸着する段階と、
前記金属膜をパターニングして前記第１半導体チップ及び前記第２半導体チップを電気的に接続する金属配線を形成する段階とを含むことを特徴とする半導体パッケージの製造方法。
【請求項１０】
前記第２半導体チップは接着剤を使用して前記第１半導体チップの上に取付けられ、前記第２半導体チップの側面に前記接着剤を使用してスペーサを形成することを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１１】
前記スペーサの高さと幅とが同じ寸法であることを特徴とする請求項１０に記載の半導体パッケージの製造方法。
【請求項１２】
前記スペーサの高さは第２半導体チップの厚さと同じ寸法であることを特徴とする請求項１１に記載の半導体パッケージの製造方法。
【請求項１３】
前記金属配線の上にはんだバンプを形成する段階をさらに含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１４】
前記金属膜は銅を含むことを特徴とする請求項９に記載の半導体パッケージの製造方法。
【請求項１５】
前記銅配線は電気めっき法を利用して形成することを特徴とする請求項１２に記載の半導体パッケージの製造方法。
【請求項１６】
第１半導体チップと、
前記第１半導体チップの上に積層された第２半導体チップと、
前記第２半導体チップの側面に形成されたスペーサと、
前記スペーサの上に形成され、前記第１半導体チップ及び前記第２半導体チップを電気的に接続する金属配線とを含むことを特徴とする積層半導体パッケージ。
【請求項１７】
前記第２半導体チップは前記第１半導体チップの上に接着剤を使用して取付けられ、前記スペーサは前記第２半導体チップが前記第１半導体チップに取付けられる時、前記接着剤から形成されることを特徴とする請求項１６に記載の積層半導体パッケージ。
【請求項１８】
前記第２半導体チップの大きさは前記第１半導体チップの大きさよりも小さいことを特徴とする請求項１６に記載の積層半導体パッケージ。
【請求項１９】
前記スペーサの高さと幅が実質的に同じ寸法であることを特徴とする請求項１６に記載の積層半導体パッケージ。
【請求項２０】
前記金属配線は銅を含むことを特徴とする請求項１６に記載の積層半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージに関するもので、もっと詳しくは複数の半導体チップが垂直に積層される積層チップパッケージ及び該パッケージの製造方法に関するものである。
【背景技術】
【０００２】
半導体素子とそれに対するパッケージ技術は相互に関連して高密度化、高速度化、小型化及び薄型化を目標にして継続的に発展を繰り返してきた。
パッケージの構造に於いて、ピン挿入実装形（ｔｈｒｏｕｇｈ  ｈｏｌｅｍｏｕｎｔｉｎｇ）から表面実装形（ｓｕｒｆａｃｅ  ｍｏｕｎｔｉｎｇ）に急速に変わり、回路基板に対する実装密度を高めてきた。最近にはベアチップ（ｂａｒｅ  ｃｈｉｐ）の特性をそのままにパッケージの状態に維持しながらも取り扱いが容易化し、パッケージの大きさが大幅に減ったチップサイズのパッケージ（ＣＳＰ；Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）が幾つかの会社によって開発されて、引き続き研究が行われている。又、用量と実装密度の増加の為に多数の単位半導体チップ又は単位半導体チップパッケージを積層させた形態の３次元の積層技術も注目を集めている。特に、最近には半導体チップレベルの３次元の積層技術に対する研究が活発である。
【０００３】
図１は従来技術による半導体チップの積層状態の構造を表す断面図である。図示された様に、下部に位置した半導体チップ３の上に他の半導体チップ５が接着剤６を媒介にして回路パターンが具備された基板１の上に次第に取付けられ、前記チップ３、５等のチップパッド３ａ、５ａ等と基板１の電極パッド７等は金属ワイヤー４によって電気的に接続されている。そして、前記チップ３、５等及び金属ワイヤーを含む基板１の上部面はエポキシ成型樹脂でパッケージのボディー部を形成し、基板１の下部面には外部との電気的な接触手段として機能するはんだボール９が取付けられている。
【０００４】
然し、前記の様な構造を持つ従来の積層チップパッケージはチップ等と基板の間の電気的な連結がワイヤーボンディングを通じて行われるが、各チップのチップパッド３ａ、５ａ等と基板１の電極パッド等７の間の連結が各々個別的に行われることによって、工程時間が多く掛かる問題点があり、又、ワイヤーのループ（ｌｏｏｐ）の面積を確保しなければならないのでパッケージの面積の減少に限界がある。特に、積層されるチップの数が増加される場合にはパッケージの大きさの減少はさらに難しくなり、ワイヤー等の間に短絡が発生する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の実施例は新しい構造の積層半導体パッケージ及び該製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の実施例による半導体パッケージの製造方法は第１半導体チップの上に第２半導体チップを積層する段階と、前記第２半導体チップの側面にスペーサを形成する段階と、前記スペーサの上に前記第１半導体チップ及び第２半導体チップを電気的に接続する金属配線を形成する段階とを含む。
【０００７】
本発明の実施例による半導体パッケージの製造方法は半導体ウエハーに第１半導体チップを形成する段階と、第２半導体チップを前記第１半導体チップの上に取付する段階と、前記ウエハーと前記半導体チップ等の上に金属膜を蒸着する段階と、前記金属膜をパターニングして前記第１半導体チップ及び前記第２半導体チップを電気的に接続する金属配線を形成する段階とを含む。
【０００８】
本発明の実施例による半導体パッケージは第１半導体チップと、前記第１半導体チップの上に積層された第２半導体チップと、前記第２半導体チップの側面に形成されたスペーサと、前記スペーサの上に形成され、前記第１半導体チップ及び前記第２半導体チップを電気的に接続する金属配線とを含む。
【発明の効果】
【０００９】
本発明の実施例によるとボンディングワイヤーを除去することによって、ボンディングワイヤーによって発生したボンディングワイヤーの曲がりと突出現象、ＥＭＣ（Ｅｐｏｘｙ  Ｍｏｌｄｉｎｇ  Ｃｃｏｍｐｏｕｎｄ）の未充填及び電気的な連結の不安定性等による信頼性の低下が防止できる。
【発明を実施するための最良の形態】
【００１０】
本発明のその他の具体的な事項等は詳細な説明及び図面等に含まれている。
本発明の利点及び特徴、そして、これらを達成する方法は添付された図面と、後述する実施例等を参考にすれば明確になる。然し、本発明は、以下に開示される実施例等に限定されるものではなく、他の多様な形態で実現できる。本発明の実施例等は通常の知識を持つ者に発明の技術を理解させる為に提供されるものであり、本発明の範囲は請求項によって定義される。従って、実施例で、よく知られた工程段階等、素子構造及び技術等は本発明が曖昧に解釈されることを避ける為に具体的な説明は省略する。又、明細書の全体に亘って同一な符号は同一な構成要素を表す。
【００１１】
又、本明細書の実施例等は本発明の理想的な例示図である断面図等を参考にして説明する。従って、製造技術及び/又は許容誤差等によって例示図の形態は変形できる。又、本発明の実施例等は図示された特定の形態で制限されなく製造工程によって生成される形態も含まれる。又、図面に例示された領域等は、概略的な属性を持ち、図面で例示された領域等の模様は半導体パッケージの領域の特定な形態を例示する為であり、発明の範囲を制限するものではない。
【００１２】
又、以下の説明から、ある層が他の層の上部に位置することと記載される場合、該層は他の層の直ぐ上に位置していてもよく、その間に第３の層が介されていてもよい。
本発明の実施例等は積層半導体パッケージに関するものであり、少なくとも２層以上の半導体チップが積層される半導体パッケージに関するものである。本発明の実施例に対するより明確な理解の為に、以下には二つの半導体チップ等が積層された積層半導体パッケージを例に取って説明する。
【００１３】
図２ａは本発明の実施例によるウエハーの状態で半導体の積層構造を表す平面図である。
図２ａに図示された様に、シリコーンウエハー基板（ｗａｆｅｒ  ｓｕｂｓｔｒａｔｅ）２００には一般的にウエハーの製造工程を通じて所定の集積回路等が形成される。ウエハー基板２００に集積された回路等が複数の集積回路チップ１０を構成し、隣り合う集積回路チップ１０等の間に回路等が形成されない領域であるチップの切断領域（ｓｃｒｉｂｅ  ｌｉｎｅ）９０が存在する。一方、ウエハー基板２００の集積回路チップ１０を成す集積回路が本発明を理解するのに必ず必要なものではないので、本明細書及び図面に開示しない。
【００１４】
以下に、本実施例でウエハー基板２００に形成された集積回路チップ１０が第１半導体チップとなり、第１半導体チップの上に配置される他の集積回路チップ３０が第２半導体チップとなる。然し、第１半導体チップ及び第２半導体チップは本発明の実施例をより明確に説明する為の相対的な用語であり、本発明を制限するものではない。例えば、二つの半導体チップ等が積層された積層パッケージから何れか一つの半導体チップが第１半導体チップになり、他の半導体チップが第２半導体チップになる。第２半導体チップ３０はチップの切断領域に沿って切断されたチップであり、第１半導体チップ１０の上に接着剤を媒介にして取付けられる。本発明の一つの実施例によると、第１半導体チップ１０のボンディングパッドと第２半導体チップ３０のボンディングパッドは金属配線６５で連結される。
【００１５】
図２ｂを参考にして第１半導体チップ１０及び第２半導体チップ３０の電気的な連結に対して説明する。図２ｂは図２ａの一部分に対する断面図である。
図２ｂを参考にすれば、第１半導体チップ１０の上に第２半導体チップ３０が接着剤２０ｂによって取付けられる。例えば、第２半導体チップ３０は第１半導体チップ１０の一部分が露出される様に第１半導体チップ１０の上に取付けられる。露出された第１半導体チップ１０の一部分に第１半導体チップ１０のボンディングパッド１５が位置する。第２半導体チップ３０の側面にスペーサ２０ａが具備される。このスペーサ２０ａの下部に隣接して第１半導体チップ１０のボンディングパッド１５が位置する。そして、このスペーサ２０ａの上部に隣接して第２半導体チップ３０のボンディングパッド３５が位置する。第１半導体チップ１０のボンディングパッド１５と第２半導体チップ３０のボンディングパッド３５はスペーサ２０の上に形成された金属配線６５によって電気的に接続される。
【００１６】
金属配線６５は例えば、金属物質を形成した後フォトリソグラフィー工程でパターニングすることによって形成される。本発明の実施例によると、第２半導体チップ３０の側面にスペーサ２０ａが形成されていて金属配線の為の金属物質が露出された第１半導体チップ１０、スペーサ２０ａ、そして、第２半導体チップ３０に沿って切れ目なく良好に連結される。
【００１７】
スペーサ２０ａは例えば、接着剤２０ｂを使用して第１半導体チップ１０と第２半導体チップ３０を接着する時又は第１半導体チップ１０上に第２半導体チップ３０を接着した後に、接着剤を第２半導体チップ３０の側面に形成した後で硬化処理することによって形成される。
【００１８】
本発明の実施例で、第２半導体チップ３０の側面にスペーサが形成される様に第２半導体チップ３０が第１半導体チップ１０の上に位置する。この為に、第２半導体チップ３０は第１半導体チップ１０の一部分が露出される様に第１半導体チップ１０の上に位置する。例えば、第２半導体チップ３０の幅が第１半導体チップ１０の幅よりも狭い。この場合に第２半導体チップ３０の全ての側面等外側の第１半導体チップ１０が露出される様に第２半導体チップ３０が第１半導体チップ１０の上に位置する。即ち、第２半導体チップ３０の上部面の面積が前記第１半導体チップ１０の上部面の面積より小さい。然し、第２半導体チップ３０の幅がさらに広い場合、又は、上部面の面積が広い場合にも第２半導体チップ３０の一部分が露出できる。即ち、第２半導体チップ３０の側面等の中で一部の側面の外側の第１半導体チップ１０が露出される様に第２半導体チップ３０が第１半導体チップ１０の上に配置できる。
【００１９】
本発明の実施例で第１半導体チップ１０及び第２半導体チップ３０は多様な機能を行う。又、他の種類のメモリー素子を含む。
図３ａ乃至図３ｈは本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
図３ａを参考にすれば、第１半導体チップ１０を具備する。第１半導体チップ１０は例えば、半導体のウエハー基板の上に形成されたウエハーレベルの半導体チップを利用できる。
【００２０】
図３ｂを参考にすれば、第１半導体チップ１０の上に第２半導体チップ３０を接着剤２０ｂを媒介にして積層する。この時、第２半導体チップ３０の側面に側壁スペーサ２０ａを形成する。
側壁スペーサ２０ａは対角線の斜め面を持つ様に形成される。スペーサ２０ａの高さは第２半導体チップ３０の厚さと同じ又は小さく形成できる。上下に積層されているチップ等の間に斜め面を持つスペーサ２０ａによってチップ等の間を電気的に接続する為の金属配線を容易に形成できる。
【００２１】
図３ｃを参考にすれば、金属配線の為のシード（ｓｅｅｄ）金属膜４０をスパッタ（ｓｐｕｔｔｅｒ）方法で蒸着する。シード金属膜は銅（Ｃｕ）又はニッケル（Ｎｉ）等を含む。
図３ｄを参考にしてマスクパターン５０をシード金属膜４０上に形成する。このマスクパターン５０は金属配線が形成される領域のシード金属膜４０を露出する。このマスクパターン５０は例えば、フォトレジストを使用して形成される。
【００２２】
図３ｅを参考にすれば、電気めっき方式を利用してマスクパターン５０で覆われないシード金属膜４０の上部に金属膜６０を形成する。
図３ｆに図示された様にマスクパターン５０を通常の方法で除去して金属膜６０の外のシード金属膜を露出させる。次に、金属膜６０の外に露出されたシード金属膜４０を金属膜６０をエッチングマスクとして除去することによって上下チップ等のボンディングパッドを電気的に接続する金属配線膜６５を形成する。
【００２３】
図３ｇに図示された様に金属膜６５の上にはんだバンプ（ｓｏｌｄｅｒ  ｂｕｍｐ）７０を形成する。はんだバンプ７０が形成されるバンプパッドは金属配線膜６５を通じってチップパッドと連結されるのでバンプパッドの位置はチップパッドの位置と違う様に配置できる。即ち、パッド等の位置は再配列できる。チップの切断領域に沿ってウエハーを切断して積層されたチップ等を分離する。
【００２４】
図３ｈに図示された様に回路が形成された印刷回路基板（ＰＣＢ：Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ）基板１００の上にフリップチップ（Ｆｌｉｐ  Ｃｈｉｐ）の組立をすることによってマルチチップパッケージを完成する。
【００２５】
詳述した方法で、電気めっきはマスクパターンを形成する前に行うことができる。即ち、シード金属膜を形成した後電気めっきを行って金属膜を形成した後にマスクパターンを形成する。続いて、マスクパターンから覆われてない金属膜及びシード金属膜を除去して金属配線を形成する。
【００２６】
又、詳述した方法で、シード金属膜を形成しないまま金属膜を形成した後に該金属膜をパターニングして金属配線を形成しても良い。
詳述した方法で、接着膜２０ｂとスペーサ２０ａは他の工程で形成できる。例えば、先に接着膜２０ｂを使用して第１半導体チップの上に第２半導体チップを取付する。続いて、第２半導体チップの側面にスペーサを形成する。
【図面の簡単な説明】
【００２７】
【図１】従来技術による積層チップパッケージの構造を表す断面図である。
【図２ａ】本発明の実施例による積層チップパッケージの構造を表す平面図である。
【図２ｂ】本発明の実施例による積層チップパッケージの構造を表す断面図である。
【図３ａ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｂ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｃ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｄ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｅ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｆ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｇ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【図３ｈ】本発明の実施例による積層チップパッケージの製造工程を説明する為の断面図である。
【符号の説明】
【００２８】
１０  第１半導体チップ
２０  接着剤
３０  第２半導体チップ
４０  シード金属
５０  フォトレジスト
６０  金属膜
７０  はんだバンプ
１００  基板
２００  ウエハー
【図１】
2008109138.tif 000003
【図２ｂ】
2008109138.tif 000004
【図３ａ】
2008109138.tif 000005
【図３ｂ】
2008109138.tif 000006
【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
2008109138.tif 000012
【図２ａ】
2008109138.tif 000013