(57)【要約】【課題】不所望の発熱を生じるＩＩＩ族窒化物半導体デバイスを効率的に冷却し得る冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板を提供する。【解決手段】冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法は、ＩＩＩ族窒化物半導体基礎基板（１）の一主面上において溝（２）を形成する工程と、その溝に蓋をして封止するようにＩＩＩ族窒化物半導体層（３）をラテラル結晶成長させる工程とを含み、それによって、その蓋で封止された溝が冷媒を通過させるためのマイクロチャネルとして利用され得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＩＩＩ族窒化物半導体の基礎基板の一主面上において溝を形成する工程と、
前記溝に蓋をして封止するようにＩＩＩ族窒化物半導体層をラテラル結晶成長させる工程とを含み、
それによって、前記蓋で封止された前記溝が冷媒を通過させるためのマイクロチャネルとして利用され得ることを特徴とする冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項２】
前記溝を形成する工程は、
前記溝の領域に対応した開口領域を含むマスク層を形成するサブ工程と、
前記マスク層の前記開口領域を介して前記基礎基板をドライエッチングすることによって前記溝を掘るサブ工程と、
を含むことを特徴とする請求項１に記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項３】
前記溝を形成する工程は、
前記溝に対応する領域において前記溝の深さ以上の厚さを有するＳｉＯ2マスク層を形成するサブ工程と、
前記基礎基板の前記一主面上で前記ＳｉＯ2マスク層によって覆われていない領域において、前記溝の深さと同等の厚さを有するＩＩＩ族窒化物半導体層をエピタキシャル結晶成長によって形成するサブ工程と、
エッチング液によって前記ＳｉＯ2マスク層を除去するサブ工程と、
を含むことを特徴とする請求項１に記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項４】
前記溝を形成する工程は、
前記溝に対応する領域においてＳｉＯ2マスク層を形成するサブ工程と、
前記ＳｉＯ2マスク層によって覆われていない領域からラテラル結晶成長させることによって、前記溝の深さより大きな厚さを有するＩＩＩ族窒化物半導体層を形成するサブ工程と、
前記ＳｉＯ2マスク層上でその両端側からの前記ラテラル結晶成長が合体した結晶欠陥領域をエッチングすることによって前記溝を掘るサブ工程と、
を含むことを特徴とする請求項１に記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項５】
前記結晶欠陥領域は、高密度の転位または結晶軸反転領域を含んでいることを特徴とする請求項４に記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項６】
前記結晶欠陥領域に前記溝を掘るためのエッチングは、水酸化カリウム、水酸化ナトリウム、リン酸、および硫酸カリウムの少なくとも１種以上を含む液を用いたウェットエッチングであることを特徴とする請求項４または５に記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項７】
前記溝の幅が１μｍ以上で１００μｍ以下であることを特徴とする請求項1から６のいずれかに記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項８】
隣り合う前記溝の間隔が２０μｍ以上で１０００μｍ以下であることを特徴とする請求項１から７のいずれかに記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項９】
前記ＩＩＩ族窒化物半導体基板がＧａＮからなることを特徴とする請求項１から８のいずれかに記載の冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法。
【請求項１０】
請求項１から９のいずれかに記載の製造方法によって得られた冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板を用いて半導体デバイスを製造する方法であって、
前記マイクロチャネル含有ＩＩＩ族窒化物半導体基板上において、ｎ型、ｉ型、およびｐ型から選択された複数のＩＩＩ族窒化物半導体層をエピタキシャル結晶成長させて積層する工程と、
前記複数のＩＩＩ族窒化物半導体層の少なくとのいずれかに電気を供給するための電極を形成してデバイス化する工程と、
を含むことを特徴とするＩＩＩ族窒化物半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスを冷却するために冷媒を通過させるマイクロチャネルを含む基板に関し、特に冷媒用マイクロチャネルを含むＩＩＩ族窒化物半導体基板の製造方法に関する。
【背景技術】
【０００２】
近年では、ＩＩＩ族窒化物半導体を利用して作製されたＬＥＤ（発光ダイオード）やＬＤ（レーザダイオード）などの発光素子を含む種々の発光装置が実用化されている。
【０００３】
しかし、これらの発光装置においては、発光素子の温度変化によって発光特性が影響されやすく、冷却装置を利用して一定の温度に維持されることが望まれる場合がある。また、アレイ状に配列された多くの発光素子を含む高出力タイプの発光装置や大電流を通電するパワーデバイスでは、それらの発熱量が大きいので、冷却装置によって過熱を防止することが望まれる場合が多い。
【０００４】
そのような半導体デバイスを冷却し得る冷却装置の一例が、特許文献１の特開平１１−７４６１４号公報において開示されている。この特許文献１に開示されているような冷却装置は、ガスまたは液体の冷却媒体を通過させるマイクロチャネルを含んでいる。そして、半導体デバイスの基板がその冷却装置に接触させられ、その基板から冷却装置への熱伝導によって熱が消散させられる。
【０００５】
しかし、このような冷却装置では、半導体基板からその冷却装置への接触熱伝導における熱的インピーダンスによって、冷却効率が低下させられる。そこで、このような冷却効率の低下を改善するために、特許文献２の特開２００３−２４３５９０号公報は、半導体基板に冷媒が直接に接する冷却装置を開示している。
【特許文献１】特開平１１−７４６１４号公報
【特許文献２】特開２００３−２４３５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図５は、特許文献２において開示されたマイクロチャネル含有半導体基板を模式的な断面図で示している。このマイクロチャネル含有半導体基板は、半導体ダイ１１を含んでおり、その上面には複数の平行な溝１２が形成されている。そして、それらの溝１２はシリコンプレート（またはガラス板）１３の蓋によって封止されている。
【０００７】
特許文献２においては、半導体ダイ１１とシリコンプレート１３との結合方法が具体的に開示されていないようであるが、接着剤などを用いて結合されるものと考えられる。
【０００８】
ところで、マイクロチャネルに注入される冷媒には、一般に所定の圧力が加えられる。その場合、半導体ダイ１１とシリコンプレート１３との間の接着剤の接合力が不十分であれば、それらが互いに分離して、冷媒が外部に漏れることになる。
【０００９】
係る先行技術における状況に鑑み、本発明は、不所望の発熱を生じるＩＩＩ族窒化物半導体デバイスを効率的に冷却することができかつ機械的に安定な冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明による冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法は、ＩＩＩ族窒化物半導体の基礎基板の一主面上において溝を形成する工程と、その溝に蓋をして封止するようにＩＩＩ族窒化物半導体層をラテラル結晶成長させる工程とを含み、それによって、その蓋で封止された溝が冷媒を通過させるためのマイクロチャネルとして利用され得ることを特徴としている。このような本発明によって、ＩＩＩ族窒化物半導体デバイスを効率的に冷却することができかつ機械的に安定な冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板を提供することができる。
【００１１】
なお、溝を形成する工程は、その溝の領域に対応した開口領域を含むマスク層を形成するサブ工程と、そのマスク層の開口領域を介して基礎基板をドライエッチングすることによって溝を掘るサブ工程とを含み得る。これらのサブ工程によって、基礎基板に溝を簡便かつ低コストで形成することができる。
【００１２】
また、溝を形成する工程は、その溝に対応する領域においてその溝の深さ以上の厚さを有するＳｉＯ2マスク層を形成するサブ工程と、基礎基板面上でＳｉＯ2マスク層によって覆われていない領域において、溝の深さと同等の厚さを有するＩＩＩ族窒化物半導体層をエピタキシャル結晶成長によって形成するサブ工程と、エッチング液によってＳｉＯ2マスク層を除去するサブ工程とを含んでいてもよい。これらのサブ工程によっても、基礎基板に溝を簡便かつ低コストで形成することができる。
【００１３】
さらに、溝を形成する工程は、その溝に対応する領域においてＳｉＯ2マスク層を形成するサブ工程と、そのＳｉＯ2マスク層によって覆われていない領域からラテラル結晶成長させることによって、溝の深さより大きな厚さを有するＩＩＩ族窒化物半導体層を形成するサブ工程と、ＳｉＯ2マスク層上でその両端側からのラテラル結晶成長が合体した結晶欠陥領域をエッチングすることによって溝を掘るサブ工程とを含むこともできる。これらのサブ工程によっても、基礎基板に溝を簡便かつ低コストで形成することができる。
【００１４】
なお、その結晶欠陥領域は、高密度の転位または結晶軸反転領域を含んでいる。すなわち、その結晶欠陥領域が、高密度の転位または結晶軸反転領域を含んでいることに起因して、容易にエッチングされ得るのである。また、結晶欠陥領域に溝を掘るためのエッチングは、水酸化カリウム、水酸化ナトリウム、リン酸、および硫酸カリウムの少なくとも１種以上を含む液を用いたウェットエッチングであり得る。これらのエッチング液を用いることによって、結晶欠陥領域が迅速かつ確実にエッチングされ得る。
【００１５】
溝の幅は１μｍ以上で１００μｍ以下であることが好ましく、隣り合う溝の間隔は２０μｍ以上で１０００μｍ以下であることが好ましい。これらの寸法条件を満たすことによって、基板内における冷却媒体の流通性を確保でき、その基板上に形成されるデバイスに対して適切な冷却効率を実現することができる。また、ＩＩＩ族窒化物半導体基板は、ＧａＮからなることが好ましい。すなわち、ＩＩＩ族窒化物半導体基板がＧａＮからなっていれば、その基板とその上に形成されるＧａＮ系デバイスとの間の格子歪を小さくすることができる。
【００１６】
以上のような製造方法によって得られた冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板を用いて半導体デバイスを製造することができ、その半導体デバイスの製造方法は、マイクロチャネル含有ＩＩＩ族窒化物半導体基板上において、ｎ型、ｉ型、およびｐ型から選択された複数のＩＩＩ族窒化物半導体層をエピタキシャル結晶成長させて積層する工程と、それら複数のＩＩＩ族窒化物半導体層の少なくとのいずれかに電気を供給するための電極を形成してデバイス化する工程とを含み得る。こうして作製された半導体デバイスは、その動作時において大きな発熱を生じても適切に冷却され得て、良好な動作特性を維持し得る。
【発明の効果】
【００１７】
以上のような本発明による冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板は、温度変化や温度上昇による特性劣化の著しい発光デバイス、特に多数の発光素子がアレイ状に配列されていて多量に熱を発生する高出タイプの光デバイスや、大電流を通電して使用するパワーデバイスなどを形成するための基板として好ましく使用することができ、しかもその機械的安定性に優れている。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の一実施形態による冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法を模式的断面図で図解している。なお、本願の各図において、幅や厚さなどの寸法関係は、図面の明瞭化と簡略化のために適宜に変更されており、実際の寸法関係を表わしてはいない。
【００１９】
図１（Ａ）において、たとえばＧａＮのようなＩＩＩ族窒化物半導体の基礎基板１が作製される。この基礎基板の上面は、たとえばｃ軸方向と略称される［０００１］方向に直交していてＣ面方位と略称される（０００１）面方位を有することが好ましく、後で詳述される方法によって形成され得る溝２が設けられている。ただし、基礎基板１の主面は、必ずしもＣ面に限られず、他の結晶学的方位面を有することも可能である。冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板上に形成されるデバイスの種類と寸法に適するように、溝２の幅と深さは、たとえば１μｍ以上で１００μｍ以下の範囲内に設定することができる。また、隣り合う溝２の間隔は、たとえば２０μｍ以上で１０００μｍ以下の範囲内で設定することができる。
【００２０】
図１（Ｂ）においては、ＯＭＶＰＥ（有機金属気相エピタキシ）装置内に図１（Ａ）の溝付き基礎基板１が設置され、ＩＩＩ族窒化物半導体層３が結晶成長させられる。たとえば、ＴＭＧ（トリメチルガリウム）とＮＨ3ガスを流しながら、ＧａＮ層３がエピタキシャル成長させられ得る。基礎基板１の上面がＣ面である場合、ＧａＮ層３は、図１（Ｂ）中の矢印で示されているように、厚さ方向に結晶成長するよりも、むしろ横方向に顕著に結晶成長する。このような横方向の結晶成長は、一般にラテラル結晶成長と呼ばれており、ＩＩＩ族窒化物半導体の結晶成長技術分野において周知である（たとえば、特開２００３−３３２２４４号公報参照）。
【００２１】
図１（Ｃ）に示されているように、図１（Ｂ）中のＧａＮ層３のラテラル結晶成長が進行すれば、溝２がそのＧａＮ層３によって蓋されて封止される。その後、ＧａＮ層３が、たとえば５μｍの厚さまでさらに結晶成長させられる。こうすることによって、図１（Ｃ）に示されているように、内部に冷媒用のマイクロチャネルが形成されたＩＩＩ族窒化物半導体基板が作製され得る。
【００２２】
このような冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板上には、ＩＩＩ族窒化物半導体からなるＬＥＤやＬＤなどの発光素子を直接形成することができる。
【００２３】
たとえば、ＯＭＶＰＥ装置内において、冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板上に、公知の方法によって、引き続いてＩＩＩ族窒化物半導体のｎ型層、発光層、およびｐ型層を順次積層することができる。この場合、前述のＴＭＧとＮＨ3に加えて、さらにＴＭＩ（トリメチルインジウム）やＴＭＡ（トリメチルアルミ）を利用することができる。ＴＭＩを添加して形成されるＧａＩｎＮ層は、ＧａＮ層に比べて小さなエネルギバンドギャップを有し得る。他方、ＴＭＡを添加して形成されるＧａＡｌＮ層は、ＧａＮ層に比べて大きなエネルギバンドギャップを有し得る。ｎ型ＩＩＩ族窒化物半導体層は、不純物としてたとえばＳｉやＣを添加することによって形成され得る。他方、ｐ型ＩＩＩ族窒化物半導体層は、不純物としてたとえばＭｇを添加することによって形成され得る。
【００２４】
そして、冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板上に、たとえばｎ型クラッド層、ｎ型ガイド層、発光層、ｐ型電子ブロック層、ｐ型ガイド層、ｐ型クラッド層、ｐ型コンタクト層を順次エピタキシャル成長させることによって、ＩＩＩ族窒化物半導体レーザ積層構造を形成することができる。この積層構造の上面にＮｉ／Ａｕなどからなるｐ型用電極をスパッタまたは真空蒸着などのよって形成し、冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の裏面上にＴｉ／Ａｌなどからなるｎ型用電極を同様に形成することによって、冷媒用マイクロチャネルを含有するＩＩＩ族窒化物半導体発光デバイスを作製することができる。
【００２５】
このようなＩＩＩ族窒化物半導体発光デバイスは、そのＩＩＩ族窒化物半導体基板自体が冷媒用マイクロチャネルを含んでいるので効率よく冷却され得る。また、エピタキシャル結晶成長によって溝２上に形成された蓋３は、溝付き基礎基板１に連続する結晶として形成されているので、機械的にも非常に安定である。
【００２６】
ところで、図１（Ａ）に示された溝付きＩＩＩ族窒化物半導体基礎基板１は以下に述べられるような種々の方法によって作製することができ、図２の模式的な断面図はその作製方法の一例を図解している。
【００２７】
図２（Ａ）において、たとえばＧａＮからなるＩＩＩ族窒化物半導体基板１上にフォトレジスト層４がスピンコートによって塗布される。
【００２８】
図２（Ｂ）において、フォトレジスト層４は、たとえばピッチ４００μｍで幅２０μｍの開口を含むストライプ状パターンを有するフォトマスクを用いて、フォトリソグラフィ法によって露光される。その露光後のフォトレジスト層４を現像することによって、フォトレジスト層４内に２０μｍ幅のストライプ状の開口部４ａが設けられる。
【００２９】
図２（Ｃ）において、開口部４ａを有するフォトレジスト層４をマスクとして用いながら、たとえば塩素ガスを利用したドライエッチング法によってたとえば深さ２０μｍまで掘り進むことによって、溝２を形成することができる。
【００３０】
図２（Ｄ）に示されているように、図２（Ｃ）中のフォトレジスト層４はアセトンを利用して除去され、得られた溝付き基礎基板１は洗浄されて乾燥される。こうして、図１（Ａ）に示されているような溝付きＩＩＩ族窒化物半導体基礎基板１が準備され得る。
【００３１】
図３の模式的な断面図では、図１（Ａ）に示された溝付きＩＩＩ族窒化物半導体基礎基板１の形成方法の他の例が図解されている。
【００３２】
図３（Ａ）においては、たとえばＧａＮからなるＩＩＩ族窒化物半導体下地基板１ａ上に、たとえば厚さ５μｍのＳｉＯ2膜５がＰＣＶＤ（プラズマ化学気相堆積）法によって堆積される。そのＳｉＯ2膜５上には、フォトレジスト層６がスピンコートによって塗布される。そのフォトレジスト層６は、たとえばピッチ３００μｍで幅２９０μｍのストライプ状パターンを有するフォトマスクを用いたフォトリソグラフィによってパターン化される。そして、ＳｉＯ2膜５上に、幅１０μｍのストライプ状レジストマスク６が残される。
【００３３】
図３（Ｂ）において、ストライプ状レジストマスク６を利用しながら、たとえばＣＨＦ3ガスを用いたドライエッチング法によって、レジストマスク６によって覆われていない領域においてＳｉＯ2層５が除去される。これによって、ＳｉＯ2膜パターン５が形成される。
【００３４】
図３（Ｃ）においては、図３（Ｂ）中のレジストマスク６が除去された後に、ＯＭＶＰＥ装置内にＳｉＯ2膜パターン付き下地基板１ａが設置される。そして、たとえばＴＭＧおよびＮＨ3ガスを流しながら、ＧａＮ層１ｂがＳｉＯ2膜５と同じ厚さの５μｍに成長させられる。このとき、周知のようにＳｉＯ2膜５はＩＩＩ族窒化物半導体層の結晶成長を抑制する作用を有し（たとえば、特開２００３−３３２２４４号公報参照）、ＳｉＯ2膜５上にはＧａＮ層が結晶成長しない。
【００３５】
図３（Ｄ）において、図３（Ｃ）中のＳｉＯ2膜５がたとえばフッ酸を用いて除去され、幅１０μｍで深さ５μｍの溝２が形成される。こうして、図１（Ａ）に示されているような溝付きＩＩＩ族窒化物半導体基礎基板１が準備され得る。なお、図３においてＳｉＯ2膜５の厚さは形成されるべき溝２の深さと等しく設定されたが、ＳｉＯ2膜５は形成されるべき溝２の深さ以上の厚さを有していればよいことが容易に理解されよう。また、ＳｉＯ2膜５を除去するためのエッチング液としては、フッ酸に限られず、フッ化アンモニウムを含むエッチング液や、さらには公知の他の適切なエッチング液を利用することもできる。
【００３６】
図４の模式的な断面図では、図１（Ａ）に示された溝付きＩＩＩ族窒化物半導体基礎基板１の形成方法のさらに他の例が図解されている。
【００３７】
図４（Ａ）においては、たとえば主面として（１１１）面を有するＧａＡｓ支持基板７上に、ＰＣＶＤ法によってＳｉＯ2膜８がたとえば０．２μｍの厚さに堆積される。ＳｉＯ2膜８上には、フォトレジスト層（図示せず）がスピンコートによって塗布される。このフォトレジスト層は、たとえばピッチ５００μｍで幅２０μｍのストライプ状パターンを有するフォトマスクを用いたフォトリソグラフィによって、幅２０μｍのストライプ状のレジストマスクとして残される。そして、たとえばＣＨＦ3ガスを用いたドライエッチング法によって、レジストマスクで覆われていない領域において、ＳｉＯ2膜８が結晶成長抑制膜として残される。
【００３８】
図４（Ｂ）において、ＯＭＶＰＥ装置にＳｉＯ2膜パターン付き支持基板７が設置されて、たとえばＴＭＧおよびＮＨ3ガスを流しながらＧａＮ層１ｃが結晶成長させられる。このＧａＮ層１ｃの上面は、好ましくはＣ面として成長させ得る。このとき、ＳｉＯ2膜８はＧａＮ層１ｃの結晶成長抑制膜として作用するので、ＧａＡｓ支持基板７上においてＳｉＯ2膜８の存在しない領域からＧａＮ層１ｃが結晶成長を開始し、ＳｉＯ2膜８では矢印で示されているようにラテラル結晶成長する。そして、ＳｉＯ2膜８上で両端側からラテラル結晶成長が進行して合体した部分は、高密度の転位またはｃ軸方向が反転された結晶欠陥領域９となる。ラテラル結晶成長が合体した後のさらなる厚さ方向の結晶成長においては、その結晶欠陥領域９も厚さ方向に引き継がれて成長することになる。
【００３９】
図４（Ｄ）において、ＧａＮ層１ｃをたとえば４００μｍの厚さまで成長させた後に、ＧａＡｓ支持基板７とＳｉＯ2膜８を除去するとともに、ＧａＮ層１ｃの上下両面が平坦化加工される。その平坦化処理後において、ＧａＮ層１ｃはたとえば約３００μｍの厚さを有することになる。
【００４０】
平坦化されたＧａＮ層１ｃの両主面のうちでＧａＡｓ支持基板７と接していた主面側をレジスト膜で保護処理した後、水酸化カリウム液に浸すことによって結晶欠陥（結晶反転）領域９のみが選択的にエッチングされ得る。エッチング槽に定期的に揺動を加えながらこのエッチングを続けて、たとえば３０μｍの深さの溝２が形成され得る。
【００４１】
こうして、図１（Ａ）に示されているような溝付きＩＩＩ族窒化物半導体基礎基板１が準備され得る。なお、図４の例ではＧａＡｓ支持基板７とＳｉＯ2膜８が除去されたが、冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板上に半導体デバイスを形成することにおいてそれらのＧａＡｓ支持基板７とＳｉＯ2膜８が障害とならない場合には除去されなくてもよい。
【産業上の利用可能性】
【００４２】
以上のような本発明の製造方法によって得られる冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板は、温度変化や温度上昇による特性劣化の著しい発光デバイス、特に多数の発光素子がアレイ状に配列されていて多量に熱を発生する高出タイプの光デバイスや、大電流を通電して使用するパワーデバイスなどを形成するための基板として好ましく使用することができ、しかもその機械的安定性に優れている。
【図面の簡単な説明】
【００４３】
【図１】本発明による冷媒用マイクロチャネル含有ＩＩＩ族窒化物半導体基板の製造方法を図解する模式的断面図である。
【図２】図１における溝付き基礎基板の作製方法の一例を図解する模式的断面図である。
【図３】図１における溝付き基礎基板の作製方法の他の例を図解する模式的断面図である。
【図４】図１における溝付き基礎基板の作製方法のさらに他の例を図解する模式的断面図である。
【図５】特許文献２に開示された冷媒用マイクロチャネル含有半導体基板を図解する模式的断面図である。
【符号の説明】
【００４４】
１  溝付きＩＩＩ族窒化物半導体基礎基板、１ａ  ＩＩＩ族窒化物半導体下層基板、１ｂ，１ｃ  ＩＩＩ族窒化物半導体層、２  溝、３  ＩＩＩ族窒化物半導体層、４  フォトレジスト膜、４ａ  開口部、５  酸化珪素膜、６フォトレジスト膜、７  ＩＩＩ族窒化物半導体支持基板、８  酸化珪素膜、９  結晶欠陥領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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