(57)【要約】【課題】ゲート間絶縁膜より下方の膜を所望の特性を得つつ構成できるようにする。【解決手段】Ｘ方向およびＹ方向に複数並設された浮遊ゲート電極ＦＧの上を渡って第２のゲート絶縁膜７が連続的に形成されている。このため、第２のゲート絶縁膜７上のゲート電極分離領域ＧＶに対して層間絶縁膜Ｚを埋込むときには第２のゲート絶縁膜７の上面まで埋込めばよい。【選択図】図３
2008117907.tif 000002
【特許請求の範囲】
【請求項１】
表面の所定方向に沿って形成される素子分離溝により素子形成領域が複数に区画される半導体基板と、
前記半導体基板の前記素子形成領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、前記所定方向に沿った一対の第１の側面および前記所定方向の交差方向に沿った一対の第２の側面を有し、前記所定方向に沿って所定間隔をおいて複数併設されると共に、前記交差方向に対して前記素子分離溝を介して複数並設された第１のゲート電極と、
前記前記素子分離溝内および前記所定方向における前記第１のゲート電極間の前記第１のゲート絶縁膜上に形成され、前記第１の側面および前記第２の側面を覆うように形成された素子分離絶縁膜と、
前記第１のゲート電極上および前記素子分離絶縁膜上に形成されたゲート間絶縁膜と、
前記第１のゲート電極の上に位置する前記ゲート間絶縁膜上に、前記交差方向に沿って形成された第２のゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】
前記ゲート間絶縁膜は、前記第１のゲート電極および前記素子分離絶縁膜上に平面状に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のゲート電極は上面に凹部が形成され、この凹部の内面に沿って前記ゲート間絶縁膜が形成されている特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記素子分離絶縁膜の上面の高さは、前記第１のゲート電極の高さと等しいことを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
半導体基板上に第１のゲート絶縁膜を形成する工程と、
前記第１のゲート絶縁膜上に浮遊ゲート電極材を形成する工程と、
前記浮遊ゲート電極材、第１のゲート絶縁膜、半導体基板の上部に対して所定方向に沿って溝を形成する工程と、
前記所定方向に交差する交差方向に沿って前記浮遊ゲート電極材を複数に分離する工程と、
前記浮遊ゲート電極材の前記所定方向に沿った側面および前記交差方向に沿った側面を覆うように素子分離絶縁膜を形成する工程と、
前記浮遊ゲート電極材および前記素子分離絶縁膜の上に第２のゲート絶縁膜を形成する工程と、
前記浮遊ゲート電極材の上に位置する前記第２のゲート絶縁膜上に前記交差方向に沿って制御ゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離領域に対して素子分離絶縁膜が埋め込まれることにより素子形成領域が区画される半導体基板を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置においては、当該半導体装置に搭載される素子の微細化が顕著となっており、設計ルールの縮小化も進んでいる。そこで、複数の素子間を分離する構造としてＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を適用した構成が採用されている（例えば、特許文献１参照）。この特許文献１に開示されている製造方法の要部を説明すると、半導体基板上にトンネル絶縁膜を形成し、その上に第１の導電層を形成し、第１の導電層およびトンネル絶縁膜並びに半導体基板に対して所定方向に沿ってトレンチ溝を形成し、トレンチ溝内に素子分離用絶縁膜を埋込み、第１の導電層上に第２の導電層を形成して素子分離用絶縁膜が露出するまで第２の導電層をエッチバック処理等することで第２の導電層を分離し、素子分離絶縁膜および第２の導電層上にゲート間絶縁膜および制御ゲートを形成し、その後制御ゲート、ゲート間絶縁膜を分離加工すると共に第１および第２の導電層を浮遊ゲート加工することでセル構造を完成させている。
【０００３】
しかしながら、特許文献１に開示されている構成やその製造方法を採用し、トンネル絶縁膜、第１および第２の導電層（電荷蓄積層（浮遊ゲート電極））、ゲート間絶縁膜、制御ゲートを形成した後、第１および第２の導電層を浮遊ゲート電極として加工する場合、所定方向に交差した交差方向に沿って各制御ゲート電極や浮遊ゲート電極を分離する必要がある。このとき、特に浮遊ゲート電極を加工するときに素子分離用絶縁膜を通じて浮遊ゲート電極やトンネル絶縁膜周辺に対して悪影響が引き起こされ特にトンネル絶縁膜の側端部周辺にバーズビークを生じてしまう虞がある。
【０００４】
また、浮遊ゲート電極と制御ゲート電極との間の対向面積が大きければカップリング比が向上し所望の特性を得ることができるものの、近年の素子の微細化、設計ルールの縮小化に伴い、このカップリング比が低くなってしまう虞がある。
【０００５】
また、浮遊ゲート電極の加工処理を行うときには、浮遊ゲート電極を構成する第１および第２の導電層が素子分離用絶縁膜の側壁面の脇に残留してしまい、所定方向に対する交差方向に隣り合う浮遊ゲート電極が電気的に導通接続されてしまうという不具合を生じる虞がある。
【特許文献１】特開２００１−２８４５５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ゲート間絶縁膜より下方の膜を所望の特性を得つつ構成できるようにすることを第１の目的とし、カップリング比を向上できるようにすることを第２の目的とし、素子分離用絶縁膜の側壁面の脇に残留する導電層の悪影響を全てなくすことを第３の目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様は、表面の所定方向に沿って形成される素子分離溝により素子形成領域が複数に区画される半導体基板と、前記半導体基板の前記素子形成領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、前記所定方向に沿った一対の第１の側面および前記所定方向の交差方向に沿った一対の第２の側面を有し、前記所定方向に沿って所定間隔をおいて複数併設されると共に、前記交差方向に対して前記素子分離溝を介して複数並設された第１のゲート電極と、前記前記素子分離溝内および前記所定方向における前記第１のゲート電極間の前記第１のゲート絶縁膜上に形成され、前記第１の側面および前記第２の側面を覆うように形成された素子分離絶縁膜と、前記第１のゲート電極上および前記素子分離絶縁膜上に形成されたゲート間絶縁膜と、前記第１のゲート電極の上に位置する前記ゲート間絶縁膜上に、前記交差方向に沿って形成された第２のゲート電極とを備えた半導体装置を提供する。
【０００８】
本発明の一態様は、半導体基板上に第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜上に浮遊ゲート電極材を形成する工程と、前記浮遊ゲート電極材、第１のゲート絶縁膜、半導体基板の上部に対して所定方向に沿って溝を形成する工程と、前記所定方向に交差する交差方向に沿って前記浮遊ゲート電極材を複数に分離する工程と、前記浮遊ゲート電極材の前記所定方向に沿った側面および前記交差方向に沿った側面を覆うように素子分離絶縁膜を形成する工程と、前記浮遊ゲート電極材および前記素子分離絶縁膜の上に第２のゲート絶縁膜を形成する工程と、前記浮遊ゲート電極材の上に位置する前記第２のゲート絶縁膜上に前記交差方向に沿って制御ゲート電極を形成する工程とを備えた半導体装置の製造方法を提供する。
【発明の効果】
【０００９】
本発明の一態様によれば、第２のゲート絶縁膜より下方の膜に対して悪影響を及ぼすことなく所望の特性を得て構成できる。
本発明の一態様によれば、カップリング比を向上することができる。
本発明の一態様によれば、素子分離絶縁膜の側壁面に残留する導電層の影響を全てなくせる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明の半導体装置を、積層ゲート構造を備えたＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について、図１ないし図１６を参照しながら説明する。尚、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
この図１に示すように、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域（図３の符号２ａ参照）を共用して形成されている。
【００１２】
図１中、Ｘ方向（ワード線方向、ゲート幅方向、交差方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１３】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に例えば直交交差するＹ方向（ゲート長方向、ビット線方向、所定方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１４】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子形成領域（活性領域）Ｓａが図２中Ｘ方向に分離形成されている。
【００１５】
ワード線ＷＬが、素子領域Ｓａと直交する図２中Ｘ方向に沿って複数の素子分離領域Ｓｂおよび素子形成領域Ｓａを渡って形成されている。このワード線ＷＬは、制御ゲート電極としての機能をなす電気的要素でありゲート電極形成領域ＧＣに形成されている。ワード線ＷＬは、図２中のＹ方向に複数本離間して形成されており、複数本のワード線ＷＬは、ゲート電極分離領域ＧＶ（Ｙ方向に隣接する２つのゲート電極形成領域間の領域）に埋め込まれる層間絶縁膜（図示せず）によってＹ方向に対して互いに電気的に分離されている。
【００１６】
また、ビット線コンタクトＣＢに隣接して選択ゲートトランジスタの選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って複数の素子分離領域Ｓｂおよび素子形成領域Ｓａを渡って形成されている。本実施形態の特徴には関係しないため詳述しないが、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを図２中Ｙ方向において挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の各素子領域（活性領域）Ｓａ上にビット線コンタクトＣＢがそれぞれ形成されている。
【００１７】
各ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタの後述する浮遊ゲート電極が設けられている。この浮遊ゲート電極は、Ｘ方向に素子分離領域Ｓｂを挟んで複数個並設されていると共にＹ方向にゲート電極分離領域ＧＶを挟んで複数個並設されている。図２中Ｘ方向に併設された浮遊ゲート電極がワード線ＷＬにより共通接続されている。各選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタの選択ゲート電極が構成されており選択ゲート線ＳＧＬ１によって共通接続されている。
【００１８】
本実施形態においては、メモリセル領域Ｍにおける浮遊ゲート電極および素子分離領域Ｓｂの製造方法に特徴を備えているため、その部分について詳細説明を行い、周辺回路領域の説明については省略する。以下、メモリセルトランジスタの構造について図３（ａ）〜図３（ｃ）を参照しながら説明する。
【００１９】
＜メモリセル領域Ｍにおけるゲート電極構造について＞
以下、本実施形態に係る構造の特徴部分を中心に図３（ａ）〜図３（ｃ）を参照しながら説明する。図３（ａ）は、メモリセル領域Ｍ内において、ゲート電極形成領域ＧＣとゲート電極分離領域ＧＶの一部分（図２の領域Ａ１参照）の斜視図を模式的に示している。図３（ｂ）は、図２のＢ−Ｂ線に沿う模式的な断面図を示している。また図３（ｃ）は、図２のＣ−Ｃ線に沿う模式的な断面図を示している。以下、メモリセル領域Ｍに形成される積層ゲート電極構造について説明する。
【００２０】
図３（ａ）および図３（ｃ）に示すように、半導体基板としてのシリコン基板２の表層には複数の素子分離溝３がそれぞれＹ方向に沿って形成されておりＸ方向に複数並設されている。これらの素子分離溝３にはそれぞれ素子分離絶縁膜４が埋込まれており、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂを構成している。素子分離領域Ｓｂは、シリコン基板２の表層の複数の素子形成領域（活性領域：アクティブエリア）Ｓａを区画する領域であり、複数の素子形成領域ＳａはＹ方向に沿って形成されると共にＸ方向に並設されている。
【００２１】
素子分離絶縁膜４によって区画された素子形成領域Ｓａは、メモリセルトランジスタのソース／ドレイン領域２ａとこれらソース／ドレイン領域２ａに挟まれたチャネル領域２ｂとを含む領域からなる。シリコン基板２の素子形成領域Ｓａ上には第１のゲート絶縁膜５が形成されている。
【００２２】
この第１のゲート絶縁膜５は、シリコン基板２の表面を熱酸化して形成された熱酸化膜（シリコン酸化膜）により構成され、ゲート酸化膜、トンネル絶縁膜として機能する。複数のゲート電極形成領域ＧＣにおいて、第１のゲート絶縁膜５の上にはそれぞれ第１の導電層６が形成されている。
【００２３】
この第１の導電層６は、下層６ａ、上層６ｂの２層（複数層）構造により構成されており、例えばリン等の不純物がドープされた多結晶シリコンにより構成されている。第１の導電層６の下層６ａ、上層６ｂは、その側壁面がそれぞれ実質的に面一に形成されている。複数の第１の導電層６は、複数の素子形成領域Ｓａ上にそれぞれ第１のゲート絶縁膜５を介してＸ方向およびＹ方向に並設されており、第１のゲート電極、浮遊ゲート電極ＦＧとして機能する。第１の導電層６および第１のゲート絶縁膜５のＸ方向の側壁面は、素子分離絶縁膜４の側壁面と整合している。
【００２４】
素子分離絶縁膜４は、その上面が第１のゲート絶縁膜５の上面から上方に突出し、その上面の高さが第１の導電層６の高さと実質的に等しく面一に形成されている。素子分離絶縁膜４は、その製造プロセスの段階に応じて形成されるそれぞれシリコン酸化膜からなる複数の絶縁膜４ａ〜４ｃから構成されている。絶縁膜４ａは、素子分離溝３の内面に沿ってシリコン基板２および第１の導電層６の図３中Ｘ方向の側面に薄く形成されている。絶縁膜４ｃは、第１の導電層６の図３中Ｙ方向の側面に薄く形成されている。素子分離溝３の絶縁膜４ａの内側の素子分離溝３内に絶縁膜４ｂが埋め込み形成されている。この絶縁膜４ｂはゲート電極分離領域ＧＶの第１のゲート絶縁膜５上にも形成されている。この絶縁膜４ｂは第１の導電層６のＸ方向側部に絶縁膜４ａを介して対向すると共に第１の導電層６のＹ方向側部に絶縁膜４ｃを介して対向するよう形成されている。この構造により、素子分離絶縁膜４は、Ｘ方向およびＹ方向に隣り合う浮遊ゲート電極ＦＧである第１の導電層６を電気的および構造的に分離するように構成されている。
【００２５】
実質的に面一に形成された第１の導電層６および素子分離絶縁膜４の上面上には第２のゲート絶縁膜７が当該絶縁膜４および第１の導電層６を覆うように形成されている。第２のゲート絶縁膜７は、例えばＯＮＯ膜（Oxide（シリコン酸化膜層）-Nitride（シリコン窒化膜層）-Oxide（シリコン酸化膜層））により構成されており、複数のゲート電極形成領域ＧＣおよびゲート電極分離領域ＧＶの両領域全面（メモリセル領域Ｍの全面）に渡って平面状に形成されている。
【００２６】
この第２のゲート絶縁膜７は、第１の導電層６と後述する第２の導電層８との間に挟まれることにより形成されており導電層間絶縁膜として構成されている。また、この第２のゲート絶縁膜７は、浮遊ゲート電極ＦＧと制御ゲート電極ＣＧとの間のゲート間絶縁膜として機能する。
【００２７】
ワード線である制御ゲート電極ＣＧは、第２のゲート絶縁膜７の上に構成されており、Ｘ軸方向に並設された第１の導電層６（浮遊ゲート電極ＦＧ）および素子分離絶縁膜４の上方を渡るように形成されている。制御ゲート電極ＣＧは、下層側の第２の導電層８と上層側の第３の導電層９とにより構成されており、第２のゲート電極として構成される。第１の導電層６の上面と第２の導電層８の下面とは第２のゲート絶縁膜７を挟んで対向するように構成されている。
【００２８】
第２の導電層８は、例えばリンや砒素等の不純物がドープされた多結晶シリコンにより構成された下導電層８ａと、その下導電層８ａの上に形成されると共に例えばリンや砒素等の不純物がドープされた多結晶シリコンにより構成された上導電層８ｂとにより構成されている。第２の導電層８の上には第３の導電層９が形成されている。この第３の導電層９は、例えばタングステンシリサイドにより低抵抗化金属シリサイド層として構成されている。制御ゲート電極ＣＧの上にはシリコン窒化膜１０が形成されている。
【００２９】
第２および第３の導電層９並びにシリコン窒化膜１０は、そのＹ方向両側壁面がそれぞれ実質的に面一に形成されており、そのＹ方向幅は第１の導電層６のＹ方向幅と略同一幅に形成されている。
【００３０】
また、ゲート電極分離領域ＧＶの第２のゲート絶縁膜７の上、且つ、層８、９、１０のＹ方向側部に位置して層間絶縁膜Ｚ（図３（ｂ）参照：図３（ａ）、図３（ｃ）には図示せず）が埋込まれており、Ｙ方向に隣接する制御ゲート電極ＣＧを電気的および構造的に分離している。このようにしてフラッシュメモリ装置１のメモリセル領域Ｍのメモリセルが構成されている。
【００３１】
本実施形態に係る構造によれば、Ｘ方向およびＹ方向に複数並設された浮遊ゲート電極ＦＧの上を渡って複数のゲート電極形成領域ＧＣおよびゲート電極分離領域ＧＶに第２のゲート絶縁膜７が連続的に形成されているため、ゲート電極分離領域ＧＶに対して第２のゲート絶縁膜７上に層間絶縁膜Ｚを埋込むときには第２のゲート絶縁膜７の上面まで埋込めばよく、第２のゲート絶縁膜７より下方の膜（特に第１のゲート絶縁膜５）に対して悪影響を引き起こす虞をなくすことができる。
【００３２】
従来、第２のゲート絶縁膜７を形成した後、熱工程を必要とすることがあるが、当該第２のゲート絶縁膜７を形成し第２のゲート絶縁膜７より下方の膜構造を加工した後に熱工程を施すと、第２のゲート絶縁膜７の上方からの水分が第１のゲート絶縁膜５に浸入してしまいトンネル絶縁膜としての電気的特性が悪化してしまうことが確認されている。
【００３３】
本実施形態では第２のゲート絶縁膜７を成膜した後、第２のゲート絶縁膜７の下方の構造を加工処理する必要がなくなるため、第２のゲート絶縁膜７の上方からの水分が第１のゲート絶縁膜５に浸入する虞もなくなり、第１のゲート絶縁膜５のトンネル絶縁膜としての電気的特性を保持することができる。
また、第２および第３の導電層８および９ならびにシリコン窒化膜１０の膜厚分のみ層間絶縁膜Ｚを埋め込めばよいため、アスペクト比を低くして埋込むことができる。
【００３４】
＜製造方法について＞
以下、フラッシュメモリ装置１のメモリセル領域Ｍの構造の製造方法について図３ないし図１８を参照しながら説明する。尚、本実施形態に係る特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良いし、以下の説明工程途中に一般的な工程が必要であれば付加しても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更して適用しても良い。
【００３５】
尚、説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、構造要素に付した符号に１００を加えた符号を付して製造要素の符号として記す。したがって、以下に示す製造要素は、当該製造要素に付された符号から１００を減じた符号を付した構造要素が対応している。
【００３６】
図４に示すように、ｐ型のシリコン基板１０２の上にシリコン酸化膜１０５を約１０［ｎｍ］の膜厚で熱酸化法により形成する。このシリコン酸化膜１０５は、後に加工されることによって第１のゲート絶縁膜、トンネル絶縁膜として機能する膜である。
【００３７】
次に、この第１の絶縁膜１０５の上に減圧ＣＶＤ(Chemical Vapor Deposition)法により例えばリン等の不純物がドープされた非晶質シリコン層１０６ａを第１の導電層として約１４０［ｎｍ］の膜厚で堆積する。この非晶質シリコン層１０６ａは、後に熱処理されることによって多結晶シリコンに変成される。この非晶質シリコン層１０６ａは、浮遊ゲート電極材として形成される層であり、後に加工されることにより浮遊ゲート電極ＦＧ、第１のゲート電極を構成する層である。次に、非晶質シリコン層１０６ａの上に減圧ＣＶＤ法によりダミー膜としてシリコン窒化膜１１１を約７０［ｎｍ］の膜厚で形成する。
【００３８】
次に、シリコン窒化膜１１１上にハードマスク（図示せず）を必要に応じて形成し、図５に示すように、その上にレジスト１１２を塗布し、レジスト１１２をＸ方向に互いに離間した平行な複数のＹ方向に沿った領域Ｇに対してパターンニングしてマスクパターンを形成する。
【００３９】
図６（ａ）〜図１６（ａ）は、図３（ａ）に示す構造を製造する途中の図２のＡ１領域の斜視図を模式的に示している。図６（ｂ）〜図１６（ｂ）は、図３（ｂ）に示す構造を製造する途中の図２のＢ−Ｂ線に沿う縦断面図を模式的に示しており、図６（ｃ）〜図１６（ｃ）は、図３（ｃ）に示す構造を製造する途中の図２のＣ−Ｃ線に沿う縦断面図を模式的に示している。
【００４０】
次に、図６（ａ）〜図６（ｃ）に示すように、パターンニングされたレジスト１１２をマスクとしてハードマスクおよびシリコン窒化膜１１１を除去する。この除去領域は、Ｘ方向に隣り合う２（複数）の浮遊ゲート電極ＦＧおよびＦＧの形成領域間の領域（図３（ａ）および図３（ｃ）参照）であり、浮遊ゲート電極ＦＧをＸ方向に対して複数に分離（分断）するための領域である。
【００４１】
次に、Ｏ２プラズマ中にシリコン基板１０２をさらすことでレジスト１１２を除去し、ハードマスクやシリコン窒化膜１１１をマスクとして非晶質シリコン層１０６ａとシリコン酸化膜１０５およびシリコン基板１０２をＲＩＥ法によりエッチング処理し、非晶質シリコン層１０６ａ、シリコン酸化膜１０５およびシリコン基板１０２の上部に素子分離溝１０３を形成する。このときの処理条件は、シリコン窒化膜１１１に対して高選択性を備えた条件下で非晶質シリコン層１０６ａ、シリコン基板１０２をエッチング処理可能な条件である。尚、シリコン酸化膜１０５は、ハードマスクやシリコン窒化膜１１１に比較して薄いため容易に除去処理可能である。次に、ハードマスクを除去する。
【００４２】
次に、図７（ａ）〜図７（ｃ）に示すように、例えば酸素性雰囲気中で１０００℃に加熱することでシリコン酸化膜１０４ａを素子分離溝１０３の内面に沿って約２［ｎｍ］〜６［ｎｍ］程度形成する。尚、シリコン酸化膜１０４ａは、シリコン窒化膜１１１の側面にも薄く形成される。
【００４３】
次に、図８（ａ）〜図８（ｃ）に示すように、レジスト１１３を塗布し、ゲート電極形成領域ＧＣに対し非晶質シリコン層１０６ａをＸ方向に沿って残留させるためのパターンニングを行う。この際、素子分離溝１０３の底には光が届きづらいためにレジスト１１３が残留している。
【００４４】
次に、図９（ａ）〜図９（ｃ）に示すように、パターンニングされたレジスト１１３をマスクとしてシリコン窒化膜１１１、非晶質シリコン層１０６ａ、シリコン酸化膜１０４ａをシリコン酸化膜１０５の上面までＲＩＥ法によりエッチング処理することでシリコン窒化膜１１１、非晶質シリコン層１０６ａをＹ方向に対し複数に分断する。続いて、ｎ型の不純物をイオン注入することでシリコン基板２の表層に対し不純物導入層１０２ａ（ソース／ドレイン領域２ａに相当）を形成する。
【００４５】
次に、図１０（ａ）〜図１０（ｃ）に示すように、レジスト１１３を除去した後、酸素雰囲気中において加熱することで、非晶質シリコン層１０６ａのＹ方向側壁面に２［ｎｍ］程度のシリコン酸化膜１０４ｃを形成する。尚、このシリコン酸化膜１０４ｃもシリコン窒化膜１１１のＹ方向の側壁面にも薄く形成される。
【００４６】
次に、図１１（ａ）〜図１１（ｃ）に示すように、シリコン酸化膜１０４ａおよび１０４ｃの内側に対してＨＤＰ−ＣＶＤ(High Density Plasma Chemical Vapor Deposition)法によりシリコン酸化膜１０４ｂを堆積し、シリコン窒化膜１１１をストッパーとしてＣＭＰ(Chemical Mechanical Polishing)法によりシリコン酸化膜１０４ａ〜１０４ｃを平坦化処理する。次に、８５０℃の窒素雰囲気中で加熱する。
【００４７】
次に、図１２（ａ）〜図１２（ｃ）に示すように、１５０℃のリン酸処理（ウェットエッチング処理）によってシリコン窒化膜１１１を除去しＮＨ４Ｆ溶液に浸し、非晶質シリコン層１０６ａの上面を露出させる。
【００４８】
次に、図１３（ａ）〜図１３（ｃ）に示すように、リン等の不純物がドープされた非晶質シリコン層１０６ｂを減圧ＣＶＤ法により例えば１００［ｎｍ］の膜厚で堆積し、ＣＭＰ法によりシリコン酸化膜１０４ｂをストッパーとして非晶質シリコン層１０６ｂを平坦化処理する。
【００４９】
次に、図１４（ａ）〜図１４（ｃ）に示すように、シリコン酸化膜１０４ｂおよび非晶質シリコン層１０６ｂの上に例えば減圧ＣＶＤ法によりＯＮＯ膜１０７を成膜する。
次に、図１５（ａ）〜図１５（ｃ）に示すように、リン等の不純物がドープされた非晶質シリコン層１０８ａを減圧ＣＶＤ法により例えば３０［ｎｍ］程度の膜厚で堆積し、同様に、リン等の不純物がドープされた非晶質シリコン層１０８ｂを減圧ＣＶＤ法により堆積する。次に、ＰＶＤ法により非晶質シリコン層１０８ｂの上部に８０［ｎｍ］のタングステンシリサイド層１０９を形成する。
【００５０】
次に、図１６（ａ）〜図１６（ｃ）に示すように、タングステンシリサイド層１０９の上にシリコン窒化膜１１０を形成する。次に、シリコン窒化膜１１０の上にレジスト（図示せず）を塗布し、ゲート電極分離領域ＧＶ上に開口パターンを備えるようにパターンニングし、シリコン窒化膜１１０、タングステンシリサイド層１０９、非晶質シリコン層１０８ｂ、１０８ａをＯＮＯ膜１０７の上面までＲＩＥ法によりエッチング処理し、図３（ａ）〜図３（ｃ）に示すように、層間絶縁膜ＺをＯＮＯ膜１０７上に埋込む。このような工程を経てフラッシュメモリ装置１を構成できる。
【００５１】
このような本実施形態に係る製造方法は、次に示す要部を備えている。シリコン基板１０２の上にシリコン酸化膜１０５を形成する。シリコン酸化膜１０５の上に非晶質シリコン層１０６ａを形成する。非晶質シリコン層１０６ａの側面、シリコン酸化膜１０５の側面、およびシリコン基板１０２の上部に素子分離溝１０３を形成する。素子分離溝１０３の内面に沿ってシリコン酸化膜１０４ａを形成することで非晶質シリコン層１０６ａのＸ方向の側壁面にシリコン酸化膜１０４ａを形成する。非晶質シリコン層１０６ａをＹ方向に複数に分断する。ソース／ドレイン領域２ａを形成する。
【００５２】
非晶質シリコン層１０６ａのＹ方向の側壁面にシリコン酸化膜１０４ｃを形成する。シリコン酸化膜１０４ａおよび１０４ｃの内側にシリコン酸化膜１０４ｂを堆積する。シリコン窒化膜１１１をストッパーとしてシリコン酸化膜１０４ａ〜１０４ｃを平坦化処理する。シリコン窒化膜１１１を除去することで非晶質シリコン層１０６ａの上面を露出させる。非晶質シリコン層１０６ａの上に非晶質シリコン層１０６ｂを堆積しシリコン酸化膜１０４ｂをストッパーとして非晶質シリコン層１０６ｂを平坦化処理する。シリコン酸化膜１０４ｂおよび非晶質シリコン層１０６ｂの上にＯＮＯ膜１０７を形成する。ＯＮＯ膜１０７の上に非晶質シリコン層１０８ａ、１０８ｂを順次堆積し、非晶質シリコン層１０８ｂの上部にタングステンシリサイド層１０９を形成する。タングステンシリサイド層１０９の上にシリコン窒化膜１１０を形成する。シリコン窒化膜１１０、タングステンシリサイド層１０９、非晶質シリコン層１０８ｂ、１０８ａをＲＩＥ法によりエッチング処理してＹ方向に複数に分断する。この分断領域に対して層間絶縁膜Ｚを埋込む。
【００５３】
このような製造方法によれば、ＯＮＯ膜１０７を成膜した後、ＯＮＯ膜１０７の下方の構造を加工処理する必要がなくなるため、ＯＮＯ膜１０７の上方からの水分がシリコン酸化膜１０５に浸入する虞もなくなり、シリコン酸化膜１０５のトンネル絶縁膜としての電気的特性を保持できる。
【００５４】
ＯＮＯ膜１０７上に層間絶縁膜Ｚを埋込むときには、非晶質シリコン層１０８ａ、１０８ｂ、タングステンシリサイド層１０９、シリコン窒化膜１１０の膜厚分のみ層間絶縁膜Ｚを埋込めばよいため、アスペクト比を低くして埋込むことができる。
【００５５】
（第２の実施形態）
図１７および図１８は、本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、浮遊ゲート電極ＦＧの構造とその製造方法にある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００５６】
図１７（ａ）〜図１７（ｃ）は、それぞれ図１３（ａ）〜図１３（ｃ）に示す構造を形成した後の製造工程に係る説明図を示している。
図１３（ａ）〜図１３（ｃ）に示すように、非晶質シリコン層１０６ｂを堆積しＣＭＰ法により平坦化処理した後、図１７（ａ）〜図１７（ｃ）に示すように、非晶質シリコン層１０６ａ、１０６ｂの上部をＲＩＥ法によりエッチング処理することで穴部（上窪部、凹部）１０６ｄの加工を行う。この場合、非晶質シリコン層１０６ａおよび１０６ｂの平面中央上部が例えば直方体または立方体状に除去処理される。
【００５７】
次に、図１８（ａ）〜図１８（ｃ）に示すように、穴部１０６ｄの内面に沿うようにＯＮＯ膜１０７を形成する。すると、穴部１０６ｄ内に形成されたＯＮＯ膜１０７の内側に窪部１０７ａが形成される。
【００５８】
次に、前述実施形態と同様に非晶質シリコン層１０８ａを堆積するが、この工程では非晶質シリコン層１０８ａは窪部１０７ａの内側にも埋め込まれる。後の工程については前述実施形態と同様である。
【００５９】
本実施形態においては、浮遊ゲート電極ＦＧにはそのＸ方向およびＹ方向平面中央部に穴部１０６ｄが設けられ、浮遊ゲート電極ＦＧはＸ方向縦断面およびＹ方向縦断面共に凹型形状をなし、立体的には所謂枡型形状をなす。言い換えると、浮遊ゲート電極ＦＧは、そのシリコン酸化膜１０５との接触面となる底面が正方形状または矩形状の平坦面に形成されると共に、その周縁部が上方に突出した側壁として構成される。
【００６０】
また、浮遊ゲート電極ＦＧの平面略中央上部に穴部１０６ｄが設けられており、当該穴部１０６ｄの内面に沿うようにＯＮＯ膜１０７が形成される。また、ＯＮＯ膜１０７の内側に非晶質シリコン層１０８ａが制御ゲート電極ＣＧとして埋込まれることによって浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧがＯＮＯ膜１０７を挟んで平面方向（Ｘ方向およびＹ方向）にも対向する。
【００６１】
本実施形態によれば、浮遊ゲート電極ＦＧが枡型形状をなすと共に制御ゲート電極ＣＧを構成する非晶質シリコン層１０８ａが窪部１０７ａ内に埋込まれるため、ＯＮＯ膜１０７を挟んだ浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間の対向面積が増加する。これにより、カップリング比を向上できる。
【００６２】
（他の実施形態）
本願発明は上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
【００６３】
上記実施形態では半導体基板としてシリコン基板２を適用したが、本発明では他材料の半導体基板を適用しても良い。
上記実施形態では素子分離絶縁膜４を複数層構造のシリコン酸化膜４ａ〜４ｃ、１０４ａ〜１０４ｃにより構成したが、本発明では素子分離絶縁膜４は単層構造でも良く、また他の絶縁膜材料で構成しても良い。
【００６４】
上記実施形態では第１のゲート絶縁膜５として熱酸化処理によるシリコン酸化膜１０５を適用したが、本発明は他の絶縁材料によって形成しても良い。
上記実施形態では浮遊ゲート電極ＦＧとして不純物ドープ型の多結晶シリコンによる第１の導電層６、非晶質シリコン層１０６ａ、１０６ｂを適用したが、本発明は他の材料による導電層であっても良い。
【００６５】
上記実施形態ではダミー膜としてシリコン窒化膜１１１を適用したが、本発明は他の材料による絶縁膜や他の膜材料を適用しても良い。
上記実施形態では第１の導電層６を上層６ａと下層６ｂの複数層構造としたが、本発明は単層構造でも良い。
【００６６】
上記実施形態では浮遊ゲート電極ＦＧの上に設けられた穴部（窪部、凹部）１０６ｄの形状は直方体または立方体形状で形成したが、本発明ではどのような形状をなしていても良い。また、穴部１０６ｄをＸ方向Ｙ方向の中央上部に設けたが、本発明は中央に限らず、例えば中央脇に形成されていても良い。
【００６７】
上記実施形態では第２のゲート絶縁膜７としてＯＮＯ膜１０７を適用したが、本発明ではＮＯＮＯＮ膜（Nitride（シリコン窒化膜層）-Oxide（シリコン酸化膜層）-Nitride（シリコン窒化膜層）-Oxide（シリコン酸化膜層）-Nitride（シリコン窒化膜層））等による酸化膜層や窒化膜層の積層構造を適用しても良いし、他の高誘電率材料（アルミナ）等を適用しても良い。
【００６８】
上記実施形態では窪部１０７ｄには下側の非晶質シリコン層１０８ａのみ埋込む形態を示したが、本発明では非晶質シリコン層１０８ａを窪部１０７ｄの内面に沿って形成すると共にその内側に上側の非晶質シリコン層１０８ｂをも埋込むようにしても良い。
【００６９】
上記実施形態ではＮＡＮＤ型のフラッシュメモリ装置１に適用したが、本発明はフラッシュメモリ装置に限らず、２層またはそれ以上の積層ゲート電極構造を備えた半導体装置にも適用可能である。
【００７０】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態におけるフラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図
【図２】メモリセル領域の一部構造を概略的に示す平面図
【図３】（ａ）はメモリセル領域の一部構造を模式的に示す斜視図、（ｂ）はメモリセル領域の一部構造を模式的に示す縦断面図（図２のＢ−Ｂ線に沿う縦断面図）、（ｃ）はメモリセル領域の一部構造を模式的に示す縦断面図（図２のＣ−Ｃ線に沿う縦断面図）
【図４】製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１）
【図５】製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その２）
【図６】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その３）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その１）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その１）
【図７】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その４）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その２）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その２）
【図８】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その５）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その３）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その３）
【図９】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その６）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その４）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その４）
【図１０】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その７）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その５）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その５）
【図１１】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その８）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その６）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その６）
【図１２】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その９）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その７）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その７）
【図１３】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１０）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その８）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その８）
【図１４】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１１）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その９）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その９）
【図１５】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１２）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その１０）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その１０）
【図１６】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１３）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その１１）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その１１）
【図１７】本発明の第２の実施形態を示す説明図（（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１４）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その１２）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その１２）
【図１８】（ａ）は製造途中におけるメモリセル領域の一部構造を模式的に示す斜視図（製造途中における図３（ａ）相当図：その１５）、（ｂ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｂ）相当図：その１３）、（ｃ）は製造途中におけるメモリセル領域の一部構造を模式的に示す縦断面図（製造途中における図３（ｃ）相当図：その１３）
【符号の説明】
【００７２】
図面中、２はシリコン基板（半導体基板）、４は素子分離絶縁膜、５は第１のゲート絶縁膜、７は第２のゲート絶縁膜（ゲート間絶縁膜）、１０６ａは非晶質シリコン層（第１の浮遊ゲート電極材）、１０６ｂは非晶質シリコン層（第２の浮遊ゲート電極材）、Ｓａは素子形成領域、Ｓｂは素子分離領域、ＦＧは浮遊ゲート電極（第１のゲート電極）、ＣＧは制御ゲート電極（第２のゲート電極）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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