(57)【要約】 【課題】  Ｓｉ酸化物／ＳｉＣ／Ｓｉ基板構造において、メモリの繰り返し動作回数を従来よりも更に向上することができる半導体メモリ装置を提供する。【解決手段】  ｎ型にドーピングしたＳｉ(111)基板層１上に、ＣＶＤ法によりＳｉＣ層２を形成する。次に、熱酸化装置に酸素を導入し、酸化雰囲気中１１００度以上の温度でＳｉＣを熱酸化する。これにより、ＳｉＣ層２の上部にＳｉＯ２の含有率が９０％程度存在している第１のＳｉ酸化層４が形成される。次に、酸化温度を１１００度未満に下げて、ＳｉＣを熱酸化する。これにより、ＳｉＣ層２と第1のＳｉ酸化層４の間に、第１のＳｉ酸化層４よりもＳｉＯ２の含有率が６５％程度と少ない第２のＳｉ酸化層３が形成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
Ｓｉ基板層、ＳｉＣ層、Ｓｉ酸化層から構成される半導体メモリ装置であって、
前記Ｓｉ基板層に前記ＳｉＣ層が積層し、該ＳｉＣ層に前記Ｓｉ酸化層が積層する構造を有し、
前記Ｓｉ酸化層は、ＳｉＯ２の構成割合が異なる少なくとも２以上の層を積層方向に有し、前記ＳｉＣ層から最も離れた該Ｓｉ酸化層におけるＳｉＯ２の構成割合が、他の層よりも多い
ことを特徴とする半導体メモリ装置。
【請求項２】
前記Ｓｉ酸化層が、前記ＳｉＣ層を熱酸化することで形成される
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
前記Ｓｉ酸化層が、
前記ＳｉＣ層を１１００度以上の酸化温度の熱酸化で形成する第1のＳｉ酸化層と、
前記第1のＳｉ酸化層形成後に、前記ＳｉＣ層を１１００度未満の酸化温度の熱酸化で形成される第２のＳｉ酸化層とを含む
ことを特徴とする請求項１または２記載の半導体メモリ装置。
【請求項４】
前記第１のＳｉ酸化層は、前記ＳｉＣ層から最も離れたＳｉ酸化層であり、ＳｉＯ２の構成割合が、全体の９０％以上である
ことを特徴とする請求項１〜３記載の半導体メモリ装置。
【請求項５】
前記Ｓｉ酸化層が、混合ガス雰囲気中における酸化反応による堆積により形成される
ことをさらに特徴とする請求項１記載の半導体メモリ装置。
【請求項６】
前記Ｓｉ基板層がｎ型である
ことを特徴とする請求項１記載の半導体メモリ装置。
【請求項７】
Ｓｉ基板層、ＳｉＣ層、Ｓｉ酸化層から構成される半導体メモリ装置の製造方法において、
前記Ｓｉ基板層に前記ＳｉＣ層が積層するステップと、該ＳｉＣ層に前記Ｓｉ酸化層が積層するステップとを有し、
前記Ｓｉ酸化層は、ＳｉＯ２の構成割合が異なる少なくとも２以上の層を積層方向に有し、前記ＳｉＣ層から最も離れた該Ｓｉ酸化層におけるＳｉＯ２の構成割合が、他の層よりも多い
ことを特徴とする半導体メモリ装置の製造方法。
【請求項８】
前記Ｓｉ酸化層が、混合ガス雰囲気中における酸化反応による堆積により形成される
ことをさらに特徴とする請求項７記載の半導体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｓｉ、ＳｉＣ、Ｓｉ酸化物で構成される２端子の半導体メモリ装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体メモリ装置は情報の記憶装置として様々な分野で用いられている。従来の半導体メモリ装置として、フラッシュメモリやＲＡＭ、ＲＯＭなどが用いられており、それらは制御電極が３つ必要な３端子メモリである。近年、記憶情報量の拡大の要請に伴って、２つの電極で制御可能な２端子メモリの出現が望まれている。２端子メモリは３端子メモリに比較して電極数が減るため、回路基板でのメモリ１個当たりにおける専有面積が少なくなる。よって、回路基板の単位面積当たりにおけるメモリ数を増加することができ、面積当たりの情報量、即ち、記憶情報密度を拡大することができる。よって、面積の小さい基板で、取り扱える情報量の多い記憶装置の作製が可能となる。
【０００３】
２端子メモリとして、須田らはＳｉＣを用いたメモリを報告した（非特許文献１参照）。このメモリはｎ型Ｓｉ基板上にＳｉＣ膜が形成され、そのＳｉＣ膜の上部にＳｉ酸化物を生成している。つまり、上から、Ｓｉ酸化物／ＳｉＣ／Ｓｉ基板の構造となっている。Ｓｉ酸化物は、ＳｉＣの上部を１０００度で熱酸化することにより、Ｃが酸素Ｏの浸入によってＣＯまたはＣＯ２として除去され、残ったＳｉが酸素Ｏと結合して形成されている。Ｓｉ基板側のＳｉＣは酸化されずにＳｉＣのまま残る。
【０００４】
図８に、バンド図によるメモリ動作のモデルを示す。
上記のＳｉＣを用いたメモリにおけるＳｉ酸化物は、酸化温度が１０００度と低いために、完全酸化物であるＳｉＯ２と、不完全酸化物ＳｉＯｘ（ｘ＜２）が混在する。またこの酸化物は、ＳｉＣのＣが除去される過程を通して形成されたため、温度が低いと他の原子と結合していない未結合手をもったＳｉが結晶欠陥として存在し、かつこの未結合手が電子を放出しており、プラスに帯電したＳｉ＋として残存する。よって、Ｓｉ酸化物の領域、およびＳｉ酸化物とＳｉＣとの界面にこのようなドナー型欠陥が存在する。特にＳｉ酸化物とＳｉＣとの界面により多くのドナー型欠陥が存在する（図８の（１））。
【０００５】
Ｓｉ酸化物の表面にプラスの電圧をかけて行くと、Ｓｉ基板の抵抗が低いために、印加した電圧は主にＳｉ酸化物とＳｉＣにかかる。しかし、Ｓｉ酸化物が障壁となるために電流はほとんど流れない。つまり、メモリ装置全体として抵抗の高い状態となる。この抵抗の高い状態がＯＦＦ状態となる（図８の（２））。
【０００６】
Ｓｉのバンドギャップは1.1ｅＶ、ＳｉＣのバンドギャップは立方晶構造の場合2.3ｅＶである。電圧をさらに増加すると、ＳｉＣとＳｉ基板とにバンドギャップ差が有るために、ある電圧を超えたところで、Ｓｉ基板からＳｉＣ側に電子が注入され、Ｓｉ酸化物とＳｉＣとの界面に多く存在している、ドナー型欠陥であるＳｉ＋に電子が捕獲される。このとき、Ｓｉ基板から電子が捕獲された領域まで電圧がかかりにくくなり、電子の捕獲量の少ないＳｉ酸化物の領域に多くの電圧がかかるようになる。このため、Ｓｉ酸化物に強い電界が発生し、電子がＳｉ酸化物をトンネルするようになり電流が流れる。よってメモリ装置全体として抵抗が低下したことになる。この抵抗の低い状態がＯＮ状態である（図８の（３））。
ＯＦＦ状態からＯＮ状態に遷移することは情報“１”の書込みに対応する。
【０００７】
メモリ装置がＯＮ状態にあるとき、Ｓｉ酸化物の表面にマイナスの電圧を印加すると、電子はドナー型欠陥のＳｉ＋に捕獲されたままなので、電圧が主にＳｉ酸化物にかかり、引き続き電子がＳｉ酸化物をトンネルして電流が流れる（図８の（４））。しかし、Ｓｉ酸化物の表面にさらにマイナスの電圧を印加すると、捕獲されていた電子が放出されＳｉ＋となり、電子はＳｉ基板側に戻される。よって、再び電圧がＳｉ酸化物とＳｉＣの双方にかかるようになる（図８の（５））。結果的にＳｉ酸化物の電界が弱まって、電子がＳｉ酸化物をトンネルできなくなり、電流がほとんど流れなくなる。すなわちメモリ装置の抵抗が全体として増加したことになり、ＯＦＦ状態となる（図８の（６））。ＯＮ状態からＯＦＦ状態に遷移することは情報の消去または情報“０”の書込みに対応する。
【０００８】
即ち、このメモリ動作はＳｉ酸化物に形成されるドナー型欠陥を利用している。電子がＳｉ酸化物およびＳｉ酸化物とＳｉＣとの界面に発生するドナー型欠陥Ｓｉ＋に捕獲されるとＯＮ状態になり、電子がドナー型欠陥から放出されるとＯＦＦ状態になる。よって、ＯＮ状態を論理値“１”の記憶、ＯＦＦ状態を論理値“０”の記憶とするメモリ動作として対応させることが出来る。
Ｓｉ酸化物にかける電圧をプラス側に十分大きくすればＯＦＦ状態からＯＮ状態に、逆にマイナス側に十分大きくすればＯＮ状態からＯＦＦ状態に変えることが出来る。また、低い電圧で電流が流れるか流れないかを調べれば、装置の記憶値である“０（ＯＦＦ状態）”か“１（ＯＮ状態）”かを読み取ることが出来る。
なお、ＳｉＣを酸化した方が、Ｓｉを直接酸化するよりドナー型欠陥をより多く形成可能である。これは、ＳｉＣを酸化することにより、Ｃの除去及びＳｉ酸化物の形成が容易にできるからである。
また、ＳｉＣがあることで、欠陥での電子捕獲の有無により、電圧がＳｉＣとＳｉ酸化物の両方にかかる場合と、Ｓｉ酸化物のみにかかる場合とに変化して、電流の流れやすさ、即ち、メモリ装置の抵抗を変化していることになる。
このようにして、ＳｉＣを利用したメモリ装置を構成している。
【０００９】
【非特許文献１】K.Takada、M.Fukumoto、Y.Suda、「Memory Function of a SiO2/β-SiC/Si MIS Diode」Ext.Abs.1999 Intrenational Conference on Solid State and Materials, p.132-133(1999)
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来のＳｉ酸化物／ＳｉＣ／Ｓｉ基板構造のメモリ装置では、ＳｉＣを１０００度で低温酸化した。このため、Ｓｉ酸化物内には、ＳｉＯ２の他にＳｉＯｘが多く存在する。このＳｉ酸化物のＳｉＯｘの割合は１０％を超えるため、ドナー型欠陥がＳｉ酸化物全体に広く分布しており、一度電子がこれらの欠陥に捕獲されると、Ｓｉ酸化物側の電圧をマイナスに十分大きくしても、電子がＳｉから抜けない現象が生じる。このため、電子が欠陥に捕獲されて１度ＯＮ状態にするとＯＦＦ状態に戻らない現象が生じ、結果的にメモリとして動作しなくなる。メモリとして用いるためには、ＯＮ、ＯＦＦの繰り返し動作が１０５回以上必要となるので、Ｓｉ＋における電子の捕獲、放出が容易となる構造が必要である。
この発明はこのような点に鑑みてなされたもので、Ｓｉ酸化物／ＳｉＣ／Ｓｉ基板構造において、メモリの繰り返し動作回数を従来よりも更に向上することができる半導体メモリ装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上記した目的を達成するために、請求項１記載の半導体メモリ装置は、Ｓｉ基板層、ＳｉＣ層、Ｓｉ酸化層から構成される半導体メモリ装置であって、前記Ｓｉ基板層に前記ＳｉＣ層が積層し、該ＳｉＣ層に前記Ｓｉ酸化層が積層する構造を有し、前記Ｓｉ酸化層は、ＳｉＯ２の構成割合が異なる少なくとも２以上の層を積層方向に有し、前記ＳｉＣ層から最も離れた該Ｓｉ酸化層におけるＳｉＯ２の構成割合が、他の層よりも多いことを特徴とする。
【００１２】
請求項２記載の発明は、請求項１記載の半導体メモリ装置において、前記Ｓｉ酸化層が、前記ＳｉＣ層を熱酸化することで形成されることを特徴とする。
【００１３】
請求項３記載の発明は、請求項１または２記載の半導体メモリ装置において、前記Ｓｉ酸化層が、前記ＳｉＣ層を１１００度以上の酸化温度の熱酸化で形成された第1のＳｉ酸化層と、前記第1のＳｉ酸化層形成後に、前記ＳｉＣ層を１１００度未満の酸化温度の熱酸化で形成された第２のＳｉ酸化層とを含むことを特徴とする。
【００１４】
請求項４記載の発明は、請求項１〜３記載の半導体メモリ装置において、前記第１のＳｉ酸化層は、前記ＳｉＣ層から最も離れたＳｉ酸化層であり、ＳｉＯ２の構成割合が、全体の９０％以上であることを特徴とする。
【００１５】
請求項５記載の発明は、請求項１記載の半導体メモリ装置において、前記Ｓｉ酸化層が、混合ガス雰囲気中における酸化反応による堆積により形成されることをさらに特徴とする。
【００１６】
請求項６記載の発明は、請求項１記載の半導体メモリ装置において、前記Ｓｉ基板層がｎ型であることを特徴とする。
【００１７】
請求項７記載の半導体メモリ装置の製造方法は、Ｓｉ基板層、ＳｉＣ層、Ｓｉ酸化層から構成される半導体メモリ装置の製造方法において、前記Ｓｉ基板層に前記ＳｉＣ層が積層するステップと、該ＳｉＣ層に前記Ｓｉ酸化層が積層するステップとを有し、前記Ｓｉ酸化層は、ＳｉＯ２の構成割合が異なる少なくとも２以上の層を積層方向に有し、前記ＳｉＣ層から最も離れた該Ｓｉ酸化層におけるＳｉＯ２の構成割合が、他の層よりも多いことを特徴とする。
【００１８】
請求項８記載の発明は、請求項７記載の半導体メモリ装置の製造方法において、前記Ｓｉ酸化層が、混合ガス雰囲気中における酸化反応による堆積により形成されることをさらに特徴とする。
【発明の効果】
【００１９】
本発明によれば、Ｓｉ基板層、ＳｉＣ層、Ｓｉ酸化層の順に積層された半導体メモリ装置において、Ｓｉ酸化層が、ＳｉＯ２の構成割合が多い第１のＳｉ酸化層と、ＳｉＯ２の構成割合が少ない第２のＳｉ酸化層という、少なくとも２以上の層を積層方向に有する。よって、欠陥の少ない第１のＳｉ酸化層では電子が捕獲されず、理想的なトンネル層として機能する。また、第２のＳｉ酸化層では電子の捕獲、放出を効果的に行うことができるので、これまで困難であったメモリ動作のＯＮ、ＯＦＦへの遷移が容易となり、繰り返しの動作回数が向上する。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の一実施形態に係る半導体メモリ装置の構成図である。１はＳｉ基板層、２はＳｉＣ層、３は第２のＳｉ酸化層、４は第１のＳｉ酸化層である。
【００２１】
Ｓｉ基板層１は、ｎ型にドーピングしたＳｉ(111)基板を用いる。これは、電子濃度の高いｎ型のＳｉ基板を用いるとメモリ動作を効果的に発現できるためである。また、Ｓｉ＋の欠陥量はＳｉ酸化物内およびＳｉ酸化物とＳｉＣとの界面で制御されるため、Ｓｉ基板層１上に形成するＳｉＣ自体は欠陥が少なく結晶性が高いほうが良い。Ｓｉ基板の面方位が(111)面であると、結晶性の高いＳｉＣが成膜できる。
【００２２】
以下、図２のフローチャートを用いて、半導体メモリ装置の作製方法を説明する。
ｎ型にドーピングしたＳｉ(111)基板層１上に、ＣＶＤ法によりＳｉＣ層２を形成する(ステップＳ１)。ＳｉＣ層２は、ドーピングしたものでも、していないものでもどちらでも良い。ｎ型にドーピングしたＳｉ基板層１上に、ｐ型にドーピングしたＳｉＣ層２を形成しても良い。
【００２３】
次に、熱酸化装置に酸素を導入し、酸化雰囲気中１１００度以上の温度でＳｉＣを熱酸化する。これにより、ＳｉＣ層２の上部に第１のＳｉ酸化層４が形成される(ステップＳ３)。
第1のＳｉ酸化層４の厚さは、２〜２０ｎｍが好ましい。
【００２４】
第１のＳｉ酸化層４は高温でＳｉＣを熱酸化するので、ＳｉＯ２の含有率を９０％以上にすることができる。図３に、ＳｉＣを１２００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図３より、完全酸化物であるＳｉＯ２の含有率が、Ｓｉ酸化物の表面からＳｉＣとの界面近くまで９０％程度存在している。それに対して、不完全酸化物であるＳｉＯｘの含有率が、Ｓｉ酸化物表面で１０％程度、ＳｉＣとの界面付近でさえも３０％程度しか存在していない。
これより、第1のＳｉ酸化層４は、ほぼ完全酸化物ＳｉＯ２で構成されていると考えられる。
【００２５】
次に、酸化温度を１１００度未満に下げて、ＳｉＣを熱酸化する。これにより、ＳｉＣ層２と第1のＳｉ酸化層４の間に第２のＳｉ酸化層３が形成される(ステップＳ５)。
第２のＳｉ酸化層３の厚さは、１０ｎｍ以下が好ましい。
【００２６】
第２のＳｉ酸化層３では第1のＳｉ酸化層４より低い温度でＳｉＣを熱酸化するので、不完全酸化物ＳｉＯｘの割合が第1のＳｉ酸化層４より高い。図４に、ＳｉＣを１０００度で熱酸化を行った場合の、Ｓｉ酸化物表面からＳｉＣまでの深さ方向におけるＳｉ酸化物の含有率を示す。図４より、Ｓｉ酸化物の表面において、完全酸化物ＳｉＯ２の含有率が６５％程度と、１２００度で熱酸化を行った場合よりも少なく、それに対して不完全酸化物であるＳｉＯｘの含有率が、表面で３５％程度、ＳｉＣとの界面付近では６５％程度と高くなっている。
これより、第２のＳｉ酸化層３は、不完全酸化物ＳｉＯｘが混在して構成されていると考えられる。
【００２７】
なお、Ｓｉ基板層１としてＳｉ(100)基板を用いても良い。また、適時、ＳｉＣを形成した後やＳｉ酸化層を形成した後に、Ａｒなどの不活性雰囲気中で、熱処理を行なっても良い。
また、ＳｉＨ４とＮ２Ｏの混合ガスを用いて、化学気相成長法（ＣＶＤ法）により、ＳｉＣ上にＳｉ酸化層を堆積する堆積法を用いて、第１及び第２のＳｉ酸化層を形成しても良い。ＳｉＣを酸化雰囲気中で熱酸化して第２のＳｉ酸化層を形成した後に、堆積法で第１のＳｉ酸化層を形成してもよい。また、第２および第１Ｓｉ酸化層の両方を堆積法で形成してもよい。
【００２８】
メモリ装置の集積化のために、図５のように第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層の上部と、Ｓｉ基板１にそれぞれ電極５、６を形成する。電極はＡｕ、Ｐｔ、Ｎｉ、Ａｌなどが用いられる。多数のメサ型メモリ装置の上部は立体的に配線し、電気的に１つのメモリ装置を選択できるようにすれば良い。
【実施例】
【００２９】
以下、本発明の実施形態について説明する。
ｎ型にドーピングした０．１−０．５ΩcmＳｉ（100）基板層１上に、ＣＶＤ法によりＳｉＣ層２を４００オングストロームエピタキシャル形成した。次に、熱酸化装置に酸素を導入し、酸化雰囲気中で１２００度で３分間酸化し、第１のＳｉ酸化層４を形成した。この第１のＳｉ酸化層４の厚みは１２ｎｍであった。
次に、酸化温度を１０００度に下げて５分間酸化し、第２のＳｉ酸化層３を形成した。第２のＳｉ酸化層３の厚みは２ｎｍであった。
次に、第１のＳｉ酸化層４、第２のＳｉ酸化層３、ＳｉＣ層２をメサ型にエッチングし、第１のＳｉ酸化層の上部にＡｕ電極５を、Ｓｉ基板１にＡｌ電極６を形成した。その後、メサ型上部に立体的配線を形成し、集積型メモリ装置を構成した。
Ｘ線光電子分光法による解析の結果、第１のＳｉ酸化層４は９５〜１００％のＳｉＯ２を含み、第２のＳｉ酸化層３のＳｉＯ２は５０〜８９％であった。
【００３０】
図６は従来の構造による半導体メモリ装置の動作回数、図７は上記実施形態の半導体メモリ装置におけるメモリ動作回数を測定した結果である。なお、図６、７の縦軸は、メモリのＯＮ状態に対するＯＦＦ状態の抵抗比、つまり、ＯＮ状態に比べてＯＦＦ状態ではどの程度電流が流れにくいかを示している。抵抗比＝１のときは、ＯＮ状態、ＯＦＦ状態の間で電流が変化していないことになり、メモリとして動作していないことに対応する。
本実施形態では、従来の、１０００度で熱酸化したＳｉ酸化層が1層のみの場合に比べ、繰り返し特性が１０００倍以上向上している。また、従来ではメモリ動作回数が１００回を超えると、抵抗比が１に近づき、メモリ動作が困難になってくるが、本実施形態では動作回数が１０５回以上でも抵抗比が１．５以上あり、安定したメモリ動作を行うことができる。
また、電子を捕獲する欠陥領域を第２のＳｉ酸化層３の厚みである２ｎｍの極めて狭い範囲に制限できたため、捕獲された電子も電圧の印加で容易に放出されやすく、ＯＮ（情報“１”の書込みに対応）、ＯＦＦ（情報の消去、或いは、情報“０”の書込みに対応）繰り返し回数が１０５回以上に達した。
【産業上の利用可能性】
【００３１】
以上説明したように、本実施形態によれば、Ｓｉ酸化層、ＳｉＣ層、n型Ｓｉ基板層で構成される半導体メモリ装置に関して、Ｓｉ酸化層として、ＳｉＯ２の割合が多く９０％以上含む完全酸化物に近い第１のＳｉ酸化層と、ＳｉＯ２の割合が第１のＳｉ酸化層より少なく欠陥の多い第２のＳｉ酸化層からなる少なくとも２層以上のＳｉ酸化層構造とすることで、欠陥の少ない第１のＳｉ酸化層は電子のトンネルを効果的に行なう層として、また、欠陥の多い第２のＳｉ酸化層は電子の捕獲・放出を効果的に行なう層として、メモリ動作における機能を分担することが出来る。つまり、欠陥を第２のＳｉ酸化層のみに形成することが出来るので、従来のように欠陥がＳｉ酸化物全体に分散して存在することは無い。
【００３２】
また、第２のＳｉ酸化層は、第１のＳｉ酸化層の厚みに依存することなく、極めて薄く形成することが出来る。これにより、第２のＳｉ酸化層は電圧の印加で容易に電子を放出できるので、これまで難しかったＯＮからＯＦＦへの遷移も容易となり、ＯＮ、ＯＦＦ繰り返し動作回数が向上する。
【００３３】
また、ＳｉＣを酸化雰囲気中で熱酸化するとき、酸化温度が１１００度Ｃ未満のときはＳｉＯ２の割合が９０％未満に減少するが、１１００度Ｃ以上のときＳｉＯ２の割合が９０％以上に増加する。即ち、ＳｉＣの酸化温度でＳｉ酸化物の完全性が、或いは欠陥量が制御できる。したがって、ＳｉＣの熱酸化温度を制御することで、第２のＳｉ酸化層のみを、または、第１および第２のＳｉ酸化層の両方を形成できる。ＳｉＣの熱酸化により、第１および第２の２層のＳｉ酸化層を形成する場合は、酸化が表面から層内部に進むため、まず、高い温度で熱酸化し、次により低い温度で熱酸化すれば、ＳｉＯ２の多い第１のＳｉ酸化層が表面付近に、また、その下層に、ＳｉＯ２の少ない第２のＳｉ酸化層が形成できる。
【００３４】
以上、本発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、第１のＳｉ酸化層に替えてＳｉ３Ｎ４を形成することも可能である。
【図面の簡単な説明】
【００３５】
【図１】本発明の一実施形態に係る半導体メモリ装置の構造図である。
【図２】同上の実施形態における半導体メモリ装置の作製方法を示すフローチャートである。
【図３】ＳｉＣを１２００℃で熱酸化した場合の、ＳｉＯ２およびＳｉＯｘの含有率を示すグラフである。
【図４】ＳｉＣを１０００℃で熱酸化した場合の、ＳｉＯ２およびＳｉＯｘの含有率を示すグラフである。
【図５】同上の実施形態におけるメサ型の半導体メモリ装置の構造図である。
【図６】従来の構造における半導体メモリ装置のメモリ動作回数の動特性を測定したグラフである。
【図７】同上の実施形態における半導体メモリ装置のメモリ動作回数の動特性を測定したグラフである。
【図８】従来の、バンド図におけるメモリ動作のモデルを示す。
【符号の説明】
【００３６】
１…Si基板層、２…SiC層、３…第2のSi酸化層、４…第１のSi酸化層、５…Au電極、６…Al電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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