(57)【要約】【課題】本発明では、汎用ＤＤＳを使用した周波数可変の信号発生装置において、ジッター発生を抑制し、高精度の周波数可変の矩形パルス信号を発生する。【解決手段】周波数可変の信号発生装置は、設定値に応じて変更される周波数のアナログ信号を出力するＤＤＳ１と、該アナログ信号から該周波数の第１矩形パルス信号を生成するコンパレータ３と、第１矩形パルス信号を設定される分周比で分周した第２矩形パルス信号を出力するプログラマブル分周器４１と、制御部４とを備える。該周波数を高周波数領域側に変更の場合、該分周器に対し第１矩形パルス信号を出力信号Ｓｏとする。該周波数を低周波数領域側に変更の場合、ＤＤＳに対して設定値を分周比倍の値に変更制御して該分周比倍の周波数を有する第１矩形パルス信号を発生させ、分周器において当該分周比で分周した当該周波数の第２矩形パルス信号を出力信号Ｓｏとする。【選択図】図１
2008109589.tif 000002
【特許請求の範囲】
【請求項１】
設定値に応じて変更される周波数を有するアナログ信号を出力する信号発生手段と、
前記アナログ信号に基づいて前記周波数を有する第１矩形パルス信号を生成するパルス信号生成手段と、
前記第１矩形パルス信号を設定される分周比で分周した第２矩形パルス信号を出力する分周手段と、
前記周波数が高周波数領域側に変更される場合、前記第１矩形パルス信号を出力信号とする制御を行い、前記周波数が低周波数領域側に変更される場合、前記信号発生手段に対して前記設定値を前記分周比倍の値に変更制御して前記パルス信号生成手段から該分周比倍の周波数を有する前記第１矩形パルス信号を出力させ、前記分周手段を当該分周比に設定制御して前記周波数を有する前記第２矩形パルス信号を出力信号とする制御を行う制御手段と、
を備えたことを特徴とする信号発生装置。
【請求項２】
前記信号発生手段が、設定された位相増分値に従った周波数の前記アナログ信号を出力し、該周波数を設定するプログラムレジスタを有するダイレクト・ディジタル・シンセサイザであり、
前記分周手段が、プリセット付きバイナリカウンタで構成されたプログラマブル分周器であり、
前記制御手段は、
前記周波数に対応する位相増分値を決定し、前記プログラムレジスタに該位相増分値を設定する周波数−位相増分値変換手段と、
前記プログラマブル分周器の分周比を前記周波数に対応して決定する周波数−分周比変換手段と、
を備えたことを特徴とする請求項１に記載の信号発生装置。
【請求項３】
前記制御手段は、決定された前記位相増分値の設定から前記第２矩形パルス信号の周波数が変化する時間を計測する時間計測手段を含み、計測した該時間に基づいて前記プログラムレジスタによる前記位相増分値の設定と前記プログラマブル分周手段の前記分周比の設定とを同期させ、前記周波数の変更時に伴う前記分周比の変更前後における前記第２矩形パルス信号の位相同期の制御を行うことを特徴とする請求項２に記載の信号発生装置。
【請求項４】
前記制御手段は、変調レート毎の前記周波数を格納した変調波形格納手段を有し、前記周波数−位相増分値変換手段と前記周波数−分周比変換手段とに該周波数を供給させることを特徴とする請求項２又は３に記載の信号発生装置。
【請求項５】
前記制御手段は、前記周波数が高周波数領域側に変更される場合、前記分周手段に対して前記分周を行わない設定にして、前記第１矩形パルス信号を前記周波数を有する前記第２矩形パルス信号を出力信号とする制御を行うことを特徴とする請求項１乃至４のいずれか一項に記載の信号発生装置。
【請求項６】
前記第１矩形パルス信号と前記第２矩形パルス信号とを切り換えて前記出力信号とする切換手段を備え、
前記制御手段は、前記周波数が高周波数領域側に変更される場合、前記第１矩形パルス信号を出力信号として出力させる前記切換手段の切換制御を行い、前記周波数が低周波数領域側に変更される場合、前記切換手段を制御して、前記第２矩形パルス信号を出力信号として出力させる前記切換手段の切換制御を行うことを特徴とする請求項１乃至４のいずれか一項に記載の信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号発生装置に関し、特に、外部周波数変調機能を有する信号発生手段を使用して、出力におけるジッターの発生を抑制し、高精度の周波数可変の矩形パルス信号を発生する信号発生装置に関するものである。
【背景技術】
【０００２】
正弦波出力ダイレクト・ディジタル・シンセサイザ（以下、ＤＤＳと称す）による周波数可変矩形波の矩形パルス信号（クロック信号）の生成原理を図７に示す。
【０００３】
この方式の信号発生装置は、図７に示すように、位相増分値レジスタ１１、位相積算器１２、波形メモリ１３、ディジタル−アナログ（Ｄ／Ａ）変換器１４を有するＤＤＳ１と、ローパスフィルタ（ＬＰＦ）２、コンパレータ３で構成される。この信号発生装置では、ＤＤＳ１から出力された正弦波信号Ｓａが矩形波のクロック信号Ｓｄに変換されて出力される。
【０００４】
位相増分値レジスタ１１は、１クロックサイクル当りの出力信号の位相変化量（以下、ＦＴＷと称す）を格納する。このＦＴＷの値を該レジスタに変更して格納することで、ＤＤＳ１から出力される正弦波信号Ｓａの周波数ｆｄを変更することができる。
【０００５】
位相積算器１２は、位相増分値レジスタ１１に格納された値、つまり、設定されたＦＴＷの値をクロックサイクル毎に累積演算する。その累積演算の結果は、波形メモリ１３のアドレスポインタとして機能する。波形メモリ１３には、正弦波のサンプルデータが格納されており、アドレスポインタにより指定されたアドレスにおけるサンプルデータをＤ／Ａ変換器１４に出力する。Ｄ／Ａ変換器１４は、波形メモリ１３から出力されたサンプルデータを電圧又は電流のアナログ量に変換する。
【０００６】
ＬＰＦ２は、Ｄ／Ａ変換器１４の出力に含まれる不要な周波数成分を除去し、正弦波信号Ｓａのスペクトラム純度を高めるように作用する。
【０００７】
ＬＰＦ２から出力された正弦波信号は、コンパレータ３により所定の基準値と比較されて矩形波のクロック信号に変換され、周波数可変の信号発生器としての出力信号Ｓｄとなる。この出力信号Ｓｄの周波数は、ＤＤＳ１から出力される正弦波信号Ｓａの周波数ｆｄと同じである。
【０００８】
以上で説明した方式による周波数可変の信号発生器で矩形波のクロック信号を生成した場合、図７に示されるように、コンパレータを用いて、正弦波信号から矩形波パルス信号を生成しているため、一般的に、出力される矩形波信号の周波数が、高周波数領域側に変更される場合には、ジッターが現れ難くいため、ジッター発生の問題は生じない。しかし、その矩形波パルス信号の周波数が低周波数領域側に変更されるにつれて、出力される矩形波パルス信号に、ジッターが増加する。
【０００９】
ところで、上述したＤＤＳを組み込んだ周波数可変の信号発生器が、例えば、計測器などに使用される場合には、その計測器などに搭載されたアプリケーションからの要求として、ジッターに対するスペックが全周波数領域において、数十ｐｓ ｒｍｓ以下、または発振周期の１／１００００以下である必要がある。従来から用いられているＤＤＳを組み込んだ周波数可変の信号発生器では、ジッターに対するスペックを満足する周波数範囲は、回路構成によっても異なるが、例えば、１００ＭＨｚ〜５０ＭＨｚ程度であり、５０ＭＨｚ以下の周波数では、要求されるジッターに対するスペックが満たされない。そのため、矩形波パルス信号の周波数がその５０ＭＨｚ以下である場合でも、ジッターの増加を抑制する必要がある。
【００１０】
そこで、このジッターが増加するという問題に対処するものとして、スペクトル純度が高い信号を生成するようにし、ジッターの少ないディジタル・クロック信号を発生するＤＤＳを用いた信号発生器が提案されている（例えば、特許文献１を参照）。
【００１１】
この提案された信号発生器では、クロック信号は、可変周波数を有し、任意波形の信号を発生できるように、プログラムで制御される。この信号発生器に用いられるＤＤＳは、高分解能、高サンプリング・レートのＤ／Ａ変換器を用いて正弦波信号を発生し、この正弦波信号をディジタル・クロックに変換する。ＤＤＳ信号発生器のアーキテクチャによって、ＣＭＯＳ回路を用いてデータ・ストリームを発生し、これを高サンプル・レートのＤ／Ａ変換器に供給することで、低ジッターのクロック信号を生成している。
【００１２】
【特許文献１】特開２００５−１９５５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、この提案された信号発生器では、低ジッターのクロック信号を発生させるために、ＤＤＳ内部の回路構成を変更して、信号発生のための制御プログラムを用意しなければならない。そのため、低ジッターのクロック信号を実現しようとすると、特別に回路設計したＤＤＳを用いることになり、既存の、そして、汎用のＤＤＳを用いた場合には、低ジッターのクロック信号を発生させることができない。
【００１４】
そこで、本発明は、汎用のＤＤＳを使用することができ、周波数可変の矩形パルス信号を発生させる信号発生装置であって、出力におけるジッターの発生を抑制し、高精度の周波数可変の矩形パルス信号を発生する信号発生装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するために、本発明による信号発生装置では、設定値に応じて変更される周波数を有するアナログ信号を出力する信号発生手段と、前記アナログ信号に基づいて前記周波数を有する第１矩形パルス信号を生成するパルス信号生成手段と、前記第１矩形パルス信号を設定される分周比で分周した第２矩形パルス信号を出力する分周手段と、  前記周波数が高周波数領域側に変更される場合、前記第１矩形パルス信号を出力信号とする制御を行い、前記周波数が低周波数領域側に変更される場合、前記信号発生手段に対して前記設定値を前記分周比倍の値に変更制御して前記パルス信号生成手段から該分周比倍の周波数を有する前記第１矩形パルス信号を出力させ、前記分周手段を当該分周比に設定制御して前記周波数を有する前記第２矩形パルス信号を出力信号とする制御を行う制御手段と、を備えた。
【００１６】
そして、前記信号発生手段が、設定された位相増分値に従った周波数の前記アナログ信号を出力し、該周波数を設定するプログラムレジスタを有するダイレクト・ディジタル・シンセサイザであり、前記分周手段が、プリセット付きバイナリカウンタで構成されたプログラマブル分周器であり、前記制御手段は、前記周波数に対応する位相増分値を決定し、前記プログラムレジスタに該位相増分値を設定する周波数−位相増分値変換手段と、前記プログラマブル分周器の分周比を前記周波数に対応して決定する周波数−分周比変換手段と、を備えた。
【００１７】
前記制御手段は、決定された前記位相増分値の設定から前記第２矩形パルス信号の周波数が変化する時間を計測する時間計測手段を含み、計測した該時間に基づいて前記プログラムレジスタによる前記位相増分値の設定と前記プログラマブル分周手段の前記分周比の設定とを同期させ、前記周波数の変更時に伴う前記分周比の変更前後における前記第２矩形パルス信号の位相同期の制御を行うこととした。
【００１８】
さらに、前記制御手段は、変調レート毎の前記周波数を格納した変調波形格納手段を有し、前記周波数−位相増分値変換手段と前記周波数−分周比変換手段とに該周波数を供給させることとした。
【００１９】
また、前記制御手段は、前記周波数が高周波数領域側に変更される場合、前記分周手段に対して前記分周を行わない設定にして、前記第１矩形パルス信号を前記周波数の前記第２矩形パルス信号を出力信号とする制御を行うこととした。
【００２０】
さらに、前記第１矩形パルス信号と前記第２矩形パルス信号とを切り換えて前記出力信号とする切換手段を備え、前記制御手段は、前記周波数が高周波数領域側に変更される場合、前記第１矩形パルス信号を出力信号として出力させる前記切換手段の切換制御を行い、前記周波数が低周波数領域側に変更される場合、前記切換手段を制御して、前記第２矩形パルス信号を出力信号として出力させる前記切換手段の切換制御を行うこととした。
【発明の効果】
【００２１】
以上のように、本発明の信号発生装置によれば、アナログ信号に基づいて生成された設定値周波数の第１矩形パルス信号を設定される分周比で分周した第２矩形パルス信号を出力する分周手段が備えられ、前記周波数が高周波数領域側に変更される場合、第１矩形パルス信号を出力信号として出力させる制御を行い、前記周波数が低周波数領域側に変更される場合、前記アナログ信号の信号発生手段に対して前記設定値を前記分周比倍の値に変更制御して前記パルス信号生成手段から該分周比倍の周波数を有する第１矩形パルス信号を出力させ、前記分周手段に対して当該分周比に設定制御して前記周波数を有する前記第２矩形パルス信号を出力させて出力信号とする制御を行うようにしたので、アナログ信号の信号発生手段には、従来技術による信号発生手段、例えば、汎用のＤＤＳをそのまま使用でき、矩形パルス信号の周波数が低周波数領域側に変更された場合でも、出力の矩形パルス信号における低ジッター化を図ることができる。
【００２２】
また、決定された位相増分値の設定から第２矩形パルス信号の周波数が変化する時間を計測する時間計測手段を備えることにより、計測した該時間に基づいてプログラムレジスタによる前記位相増分値の設定とプログラマブル分周手段の分周比の設定とを同期させ、前記周波数の変更時に伴う前記分周比の変更前後における第２矩形パルス信号の位相同期の制御を行うこととしたので、プログラマブル分周手段に設定される分周比が、矩形パルス信号の周波数の変更に伴って変更される場合でも、矩形パルス信号の位相連続性が保持されて、高精度の周波数可変の矩形パルス信号を発生することができる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明による信号発生装置に係る第１及び第２実施形態について、図１乃至図６を参照して説明する。
【００２４】
先ず、本発明においては、コンパレータを用いて正弦波信号から矩形パルス信号を生成する方式による周波数可変の信号発生装置の場合には、出力される矩形波信号の周波数が、高周波数領域側に変更される場合には、ジッターが現れ難く、矩形パルス信号の周波数が低周波数領域側に変更されるにつれて、ジッターが増加するという現象に着目して、出力される矩形波信号の周波数が、高周波数領域側にある場合には、生成された矩形パルス信号をそのまま出力信号として出力されるようにし、矩形パルス信号の周波数が低周波数領域側に変更される場合には、矩形パルス信号を分周する分周手段に入力させ、所望の周波数となるような分周比で分周したパルス信号を矩形パルス信号として出力されるようにした。
【００２５】
ここで、分周手段の出力信号を、所望の周波数を有する矩形パルス信号として出力させるには、アナログ信号を出力する信号発生手段で発生されるアナログ信号の周波数について、該周波数に対する設定値を分周手段における分周比倍の値に変更制御し、パルス信号生成手段から該分周比倍の周波数を有する矩形パルス信号を出力させることとした。この分周比倍の周波数を有する矩形パルス信号を分周手段に入力させ、当該分周比で分周することにより、所望の周波数を有するパルス信号が生成され、このパルス信号を出力信号として出力する。
【００２６】
矩形パルス信号の周波数が低周波数領域側に変更される場合には、矩形パルス信号を分周する分周手段から出力されるパルス信号が、信号発生装置の矩形パルス信号として出力されるため、アナログ信号のユラギなどによるジッターの発生に関係なくなり、出力される矩形パルス信号には、分周手段自体による一定のジッターが存在していたとしても、それは問題にならないほど小さく、従来技術による信号発生装置に比較して、ジッターの発生を大きく抑制することができる。
【００２７】
また、本発明による信号発生装置では、所望の周波数を有する矩形パルス信号を出力させるには、分周手段の分周比を切り換える必要がある。この分周比を切り換えることにより、矩形パルス信号の周波数を変更することができるが、分周手段の分周比切り換えのタイミングによっては、矩形パルス信号の位相が、周波数の変更前後において連続しなくなることがある。
【００２８】
そこで、アナログ信号に対する周波数設定値の設定から矩形パルス信号の周波数が変化する時間を計測するようにして、計測した該時間に基づいてアナログ信号に対する周波数設定値の設定と分周手段の分周比の設定とを同期させ、矩形パルス信号の周波数変更時に伴う分周比の変更前後における矩形パルス信号の位相同期の制御を行うこととした。これにより、矩形パルス信号の周波数が変更されても、矩形パルス信号の位相連続性が保持され、高精度の周波数可変の矩形パルス信号を発生することができる。
【００２９】
なお、上述したように、従来技術による信号発生装置では、ジッターに対するスペックを満足する周波数範囲は、例えば、１００ＭＨｚ〜５０ＭＨｚ程度であり、５０ＭＨｚ以下の周波数では、要求されるジッターに対するスペックが満たされないことから、本発明による信号発生装置においては、１００ＭＨｚ〜５０ＭＨｚの周波数範囲が、生成された矩形パルス信号をそのまま出力信号として出力する高周波数領域側となり、５０ＭＨｚ以下で、例えば、１ｍＨｚまでの周波数範囲が、分周手段で生成された矩形パルス信号を出力信号とする低周波数領域側となる。生成された矩形パルス信号をそのまま出力信号とするか、また、分周手段で生成された矩形パルス信号を出力信号とするかの切り換えの目安として、回路構成によって異なるものではあるが、例えば、生成される矩形パルス信号の周波数が５０ＭＨｚであるときを採用することができる。
【００３０】
（第１実施形態）
以上のように、本発明による信号発生装置を実現するためには、アナログ信号を出力する信号発生手段として、従来公知のアナログ信号発振器などを使用することができるが、以下に説明する本発明の第１実施形態では、アナログ信号の生成手段として、図７に示された汎用のＤＤＳを使用した。本発明の信号発生装置に係る第１実施形態が、図１に示される。
【００３１】
図１は、低ジッターの周波数可変の矩形パルス信号（クロック信号）を生成できる第１実施形態の信号発生装置の回路構成を示している。第１実施形態は、ＤＤＳ１をアナログ信号生成手段として使用した場合であり、クロック信号の発生装置としては、基本的には、図７に示された信号発生装置と同様のものを使用している。ＤＤＳ１には、市販の汎用品を使用することができる。図１に示された回路構成には、図７に示された回路構成と同様の部分には、同じ符号を付してある。
【００３２】
図１に示された第１実施形態の周波数可変クロック信号の信号発生装置では、図７に示された信号発生装置に制御手段４（破線で囲まれた部分）が付加されている。この制御手段４には、２ｎのプログラマブル分周器４１が含まれている。プログラマブル分周器及び制御回路には、安価な汎用のフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）によって生成することが可能である。
【００３３】
第１実施形態では、低ジッターを維持しつつ、位相連続で周波数を変更できる矩形パルスのクロックを発生させることを実現するため、ＤＤＳ１の出力信号Ｓａの周波数ｆｄが高い領域では、コンパレータ３の出力信号Ｓｄのジッターは小さく良好であるという特性を生かし、高い周波数領域のクロック信号の発生では、ＤＤＳ１の出力信号Ｓａのコンパレータ出力信号Ｓｄをそのまま出力させる。そして、その周波数領域よりも低い周波数の場合には、プログラマブル分周器４１による分周出力を矩形パルス信号Ｓｏとするようにした。プログラマブル分周器４１による分周出力には、該分周器による一定のジッターが存在するが、そのジッターは比較的小さく、出力されたクロック信号では、一般的に問題にならない。そのため、高い周波数から低い周波数まで、低ジッターのクロック出力を得ることが可能になる。
【００３４】
ここで、制御手段４は、プログラマブル分周器４１の他に、変調波形メモリ４２、周波数−ＦＴＷ変換回路４３、周波数−分周比変換回路４４、ＦＴＷ−ウエイト値（Ｗ）変換回路４５、そして制御回路４６から構成されている。
【００３５】
変調波形メモリ４２は、変調レート毎におけるＤＤＳ１の出力信号Ｓａの周波数ｆｄを格納する。これを変調レートに従って読み出せば、固定パターンの周波数スイープができる。或いは、変調波形メモリの代わりに、Ａ／Ｄ変換器を配置し、外部変調信号を変調レートで逐次取り込むことによっても、ＦＭ変調ができる。
【００３６】
ＤＤＳ１は、位相変化量（ＦＴＷ）に従った周波数ｆｄを有する信号Ｓａを出力する。周波数ｆｄの変化をＤＤＳ１の外部回路と同期させるために、ＤＤＳ１内にプログラムレジスタ１５が接続され、外部同期信号により、プログラムレジスタ１５からＦＴＷが位相増分値レジスタ１１に転送される。
【００３７】
周波数−位相変化量（ＦＴＷ）変換回路４３は、出力信号Ｓｏの周波数ｆｏに対応するＦＴＷを決定する。ＤＤＳ１の動作クロック周波数をｆｃ、ＦＴＷのビット幅をＮとすると、ＦＴＷは、
ＦＴＷ＝２（Ｎ＋ｎ）×（ｆｏ／ｆｃ）
と表される。
【００３８】
周波数−分周比変換回路４４は、出力信号Ｓｏの周波数ｆｏに対応するプログラマブル分周器の分周比ＤＲを決定する。
ｌｏｇ２（ｆＬ／ｆｏ）＜ＤＲ≦ｌｏｇ２（ｆＨ／ｆｏ）となる。
ただし、ＤＲは、０以上の整数である。ここで、ｆＨは、ＤＤＳ１の最高出力周波数以下の周波数を示し、ｆＬ＝ｆＨ／２の関係にあるものとする。
【００３９】
プログラマブル分周器４１は、ＤＤＳ１の出力信号Ｓａの周波数ｆｄを周波数−分周比変換回路４４から得られた分周比ＤＲで分周する。分周比をＤＲとすると、出力信号Ｓｏの周波数ｆｏは、
ｆｏ＝ｆｄ／２ＤＲ
となる。ただし、分周比ＤＲは、０以上の整数であり、出力信号Ｓａの周波数ｆｄの範囲は、ｆＬ＜ｆｄ≦ｆＨである。これは、分周比倍の周波数を有するクロック信号を出力させ、このクロック信号を分周器に入力させ、当該分周比で分周することにより、所望の周波数を有するパルス信号が生成され、このパルス信号を出力信号として出力できることを意味する。
【００４０】
プログラマブル分周器４１は、例えば、プリセット付バイナリカウンタで構成されるが、位相変更時のカウンタプリセット値は、分周比ＤＲの変更前後で出力信号Ｓｏが位相連続となるように演算される。
【００４１】
現在の分周比をＤＲ１、現在のカウンタの値をＣＤＲ１とすると、現在の分周比における次のカウンタ値は、ＣＤＲ１＋１である。従って、このときの位相ＰＤＲ１は、
ＰＤＲ１＝２π（ＣＤＲ１＋１）／２ＤＲ１
となる。ただし、ＤＲ１＞０であり、分周出力は、カウンタの（ＤＲ１−１）ビット目を取り出せば、デューティ５０％のクロックになる。
【００４２】
次の分周比をＤＲ２、次のカウンタのプリセット値をＣＤＲ２とすると、このときの位相ＰＤＲ２は、
ＰＤＲ２＝２πＣＤＲ２／２ＤＲ２
となる。
【００４３】
分周比変更の前後で位相連続であるとすると、位相の関係は、ＰＤＲ１＝ＰＤＲ２である。従って、プリセット値ＣＤＲ２を、
ＣＤＲ２＝（ＣＤＲ１＋１）×２（ＤＲ２−ＤＲ１）
とすれば、位相連続を実現できる。
【００４４】
現在の分周比がＤＲ１＝０、つまり、出力周波数ｆｏが、ｆＬ以上で、分周していない場合には、次の分周比ＤＲ２における位相ＰＤＲ２は、必ず、ＰＤＲ２＝πから始まる。従って、プリセット値ＣＤＲ２を、
ＣＤＲ２＝２ＤＲ２／２＝２（ＤＲ２−１）
とすればよい。この場合は、分周比がＤＲ１＝０であるので、クロック信号Ｓｄの周波数ｆｄが高周波数領域側にあり、コンパレータ３から出力されるパルス信号Ｓｄが、プログラマブル分周器４１で分周されず、そのまま出力信号Ｓｏとして出力される。
【００４５】
上記のプリセット値ＣＤＲ２から分かる様に、次の分周比ＤＲ２によるカウント値は、現在の分周比ＤＲ１によるカウント値に２のべき乗を乗算したものであるので、演算処理にはシフト回路があればよい。ＤＲ２−ＤＲ１＜０の場合は、右シフトとなり、ＤＲ２−ＤＲ１＞０の場合は、左シフトとなる。
【００４６】
位相変化量（ＦＴＷ）−ウエイト値（Ｗ）変換回路４５は、ＤＤＳ１にＦＴＷを設定してから、実際に、出力信号Ｓａの周波数ｆｄが変化するまでの時間、即ち、ウエイト値Ｗが周波数ｆｄの何クロック分かを求める。
【００４７】
制御回路４６は、ＤＤＳ１の出力信号Ｓａの周波数ｆｄに同期して動作し、位相増分値レジスタ１１にＦＴＷの変更を反映させる信号をウエイト値Ｗに基づいたタイミングで生成し、プログラムレジスタ１５に与える。また、プログラマブル分周器４１の分周比を変更させる信号を生成する。
【００４８】
以上のように構成された第１実施形態による周波数可変クロック発生器では、変調波形メモリ４２に格納された周波数ｆｄに対応する変調波形データが位相増分値レジスタ１１に格納されて、周波数ｆｄを有するクロック信号Ｓｄが出力され、プログラマブル分周器４１に入力される。そこで、変調波形メモリ４２から読み出された変調波形データの周波数に従って、周波数−分周比変換回路４４から当該周波数に対応する分周比がプログラマブル分周器４１に設定される。
【００４９】
周波数−分周比変換回路４４は、出力すべきクロック信号Ｓｏの周波数ｆｏが高域周波数領域側にあると判断したときには、分周比０をプログラマブル分周器４１に設定する。このときには、周波数ｆｏのクロック信号Ｓｄは、分周されずに、そのまま出力信号Ｓｏとして出力され、その周波数関係は、ｆｏ＝ｆｄとなる。
【００５０】
また、周波数−分周比変換回路４４は、出力すべきクロック信号の周波数ｆｏが低周波数領域側にあると判断したときには、分周比ＤＲをプログラマブル分周器４１に設定する。このときには、ＤＤＳ１で発生されるアナログ信号Ｓａの周波数ｆｄについて、該周波数に対する設定値を分周比倍（２ＤＲ）の値に変更制御し、該分周比倍の周波数ｆｄを有するクロック信号Ｓｄを出力させ、このクロック信号Ｓｄをプログラマブル分周器４１において当該分周比で分周することにより、所望の周波数ｆｏを有するクロック信号が生成され、このクロック信号を出力信号として出力する。その周波数関係は、ｆｏ＝ｆｄ／２ＤＲである。
【００５１】
以上に説明したように、第１実施形態の回路構成による信号発生器によれば、コンパレータを用いて正弦波信号から矩形パルス信号（クロック信号）を生成する方式による周波数可変の信号発生装置に、例えば、汎用のＤＤＳを使用した場合でも、所望するクロック信号の周波数が高周波数領域側に変更される場合には、該ＤＤＳからの出力信号をそのまま出力し、所望するクロック信号の周波数が、例えば、５０ＭＨｚ以下の低周波数領域側に変更される場合には、所望する周波数に対応して増加された周波数の出力信号を発生させて、該出力信号を分周器で所望する周波数に分周されたクロック信号を出力するようにしたので、アナログ信号のユラギなどによるジッターの発生に関係なくなり、出力されるクロック信号に、プログラマブル分周器自体による一定のジッターが発生していても、そのジッター発生量は僅かであり、従来技術による信号発生装置に比較して、ジッターの発生を大きく抑制することができた。
【００５２】
また、第１実施形態の回路構成による信号発生装置では、所望の周波数を有するクロック信号を出力させるには、分周器の分周比を切り換える必要がある。この分周比を切り換えることにより、出力されるクロック信号の周波数を変更することができるが、分周器の分周比切り換えのタイミングによっては、該クロック信号の位相が、周波数の変更前後において連続しなくなることがある。
【００５３】
そこで、アナログ信号に対する周波数設定値の設定からクロック信号の周波数が変化する時間を計測するようにして、計測した該時間に基づいてアナログ信号に対する周波数設定値の設定と分周器の分周比の設定とを同期させ、クロック信号の周波数変更時に伴う分周比の変更前後におけるクロック信号の位相同期の制御を行うようにしたので、クロック信号の周波数が所望する周波数に変更されても、出力されるクロック信号の位相連続性が保持されることになり、高精度の周波数可変のクロック信号を発生することができた。
【００５４】
そこで、第１実施形態の回路構成による信号発生装置において、クロック信号の周波数が所望する周波数に変更された場合に、クロック信号の位相連続性が保持されるように、分周器の分周比切り換えのタイミング制御について上述したが、図２乃至図４を参照して、そのタイミング制御の詳細について以下に説明する。
【００５５】
図２は、図１に示されたプログラマブル分周器４１にプリセット付きバイナリカウンタを使用した場合において、クロック信号の周波数を変更したときに発生する位相の不連続性を説明するタイミング図である。このバイナリカウンタの例として、３ビットカウンタが使用されている。
【００５６】
図２において、（ａ）は、バイナリカウンタ（プログラマブル分周器４１）に入力されるクロック信号（矩形パルス信号）Ｓｄの波形を示し、（ｂ）乃至（ｄ）の各々は、バイナリカウンタの各ビットに係る波形を示し、（ｅ）は、バイナリカウンタの出力である出力信号Ｓｏの波形を示し、そして、（ｆ）は、バイナリカウンタのカウント状態を表している。
【００５７】
ここで、バイナリカウンタのカウントが時間ｔ０で開始され、そのカウント値が２のときに、分周比が１から３に変更されたとする。図２における矢印が、時間ｔ１に変更指示があったことを示している。しかし、バイナリカウンタでは、１クロック遅れた時間ｔ３において、３ビット目をカウントした後の値を出力することになるので、バイナリカウンタの出力信号は、実線で示された（ｅ）の波形のようになる。
【００５８】
（ｅ）の波形上の円で囲まれた部分のように、時間ｔ１において、破線で示されるが、時間ｔ１のタイミングで立ち上がるクロック信号が得られれば、該クロック信号の位相が、分周比の変更前後において連続しているといえる。しかし、実際には、バイナリカウンタの出力信号は、分周比の変更後、１クロック分遅れて立ち上がるため、分周比の変更前後における矩形パルス信号の位相連続性を保持できない。
【００５９】
そこで、第１本実施形態の信号発生装置においてクロック信号の周波数を変更するための分周比の変更前後における位相の連続性を実現するタイミング図が、図３に示されている。図３における（ａ）乃至（ｆ）は、図２の（ａ）乃至（ｆ）と同様のことを示しているが、図３の（ｅ）は、図２の（ｅ）において破線で示した波形による出力信号の波形と同様である。
【００６０】
図３のタイミング図においても、図２の場合と同様に、バイナリカウンタのカウントが時間ｔ０で開始され、そのカウント値が２のときに、分周比が１（ＤＲ１）から３（ＤＲ２）に変更されたとする。ここで、前述したように、バイナリカウンタのプリセット値ＣＤＲ２について、
ＣＤＲ２＝（ＣＤＲ１＋１）×２（ＤＲ２−ＤＲ１）
となるように設定すれば、位相連続を実現できる。
【００６１】
そこで、この式において、ＣＤＲ１＝２、ＤＲ１＝１、ＤＲ２＝３とすると、
ＣＤＲ２＝（２＋１）×２（３−１）＝１２
となり、バイナリカウンタにプリセット値ＣＤＲ２として１２をロードすれば、位相連続性を保持できることになる。
【００６２】
図３に示した例では、バイナリカウンタが３ビットカウンタであるので、上位ビットは無視されて、１２＆７＝４により（＆は、論理積を表す）、バイナリカウンタに４をロードすることになる。図３において、時間ｔ１のタイミングで、プリセット値ＣＤＲ２が４に設定され、分周比が１から３に変更された様子が示されている。図３の（ｅ）の出力信号の波形に、時間ｔ１において出力信号の波形が立ち上がり（円で示された部分）、位相連続性が保持される様子が示されている。
【００６３】
以上のように、図１に示された第１実施形態による信号発生装置において、プログラマブル分周器に使用されたプリセット付きバイナリカウンタのカウンタ値を変更するタイミングを工夫することによって、分周比の変更前後における位相連続性を保持することができる。一方、前述した第１実施形態の信号発生装置では、プログラマブル分周器４１の分周比を変更することにより、所望の周波数を有する矩形パルス信号を生成しており、そのため、矩形パルス信号の元となるアナログ信号の周波数を、この分周比の大きさに応じて増加させておかなければならない。
【００６４】
しかしながら、変更した分周比に対応する位相増分値を設定してから、ＤＤＳ１の出力信号Ｓａの周波数ｆｄが変化するまでには、ＤＤＳ１０１内部のパイプライン・ディレイのために、時間を要する。そこで、第１実施形態による信号発生装置では、分周比の変更前後の連続性を保持するために、決定された位相増分値の設定から矩形パルス信号の周波数が変化する時間を計測する時間計測手段であるカウンタをＦＴＷ−Ｗ変換回路４５内に備えている。
【００６５】
この時間計測手段によって計測された時間に基づいて、制御回路４６が、プログラムレジスタによる位相増分値の設定と、プログラマブル分周手段の分周比の設定とを同期させている。この同期を取ることによって、出力の矩形パルス信号に係る周波数の変更時に伴う分周比の変更前後における矩形パルス信号の位相同期を実現し、矩形パルス信号の周波数の変更に伴って変更される場合でも、矩形パルス信号の位相連続性が保持されて、高精度の周波数可変の矩形パルス信号を発生することができる。
【００６６】
図４は、第１実施形態の信号発生装置においてクロック信号（矩形パルス信号）の周波数を変更する場合の時間関係を説明するタイミング図であり、制御回路４６が、プログラムレジスタによる位相増分値の設定と、プログラマブル分周器の分周比の設定とを同期させている様子を示している。
【００６７】
図４において、（ａ）は、コンパレータ３の出力信号Ｓｄの波形を示し、（ｂ）は、制御回路４６から出力されるＤＤＳ１に対する同期信号のタイミングを示し、（ｃ）は、ＦＴＷ−Ｗ変換回路４５におけるカウンタのカウンタ値を示している。（ｄ）は、制御回路４６から出力されるプログラマブル分周器４１に対する分周比設定のための同期信号のタイミングを示す。（ｅ）は、プログラマブル分周器４１に対する分周比の設定状態を示している。そして、（ｆ）は、プログラマブル分周器４１の出力信号Ｓｏの波形を示している。
【００６８】
図４においては、プログラマブル分周器４１の分周比ＤＲが、ＤＲ１からＤＲ２に変更されることにより、ＤＤＳ１の出力に接続されたコンパレータ３の出力信号Ｓｄの周波数ｆｄが、ｆｄ１からｆｄ２に変化し、矩形パルス信号の出力信号Ｓｏの周波数ｆｏが、ｆｏ１からｆｏ２に変更される様子が、例示されている。
【００６９】
ここで、図４に示された時間関係について説明する。今、新しいＦＴＷをＤＤＳ１内部のプログラムレジスタ１５に設定し、ＤＤＳ１内部ロジックに反映させるために、図４の（ｃ）のように、制御回路４６からＤＤＳ１に同期信号が時間ｔ０１に送信される。この新しいＦＴＷが周波数−ＦＴＷ変換回路４３から出力されたことを受けて、時間ｔ０１と同時に、ＦＴＷ−Ｗ変換回路４５のカウンタが、ＤＤＳ１のパイプライン・ディレイの時間ｔＤに相当するカウント値、即ち、ウエイト値Ｗのカウントを開始する。なお、ウエイト値Ｗと、周波数ｆｄ、時間ｔＤの関係は、Ｗ＝ｔＤ×ｆｄとなる。
【００７０】
制御回路４６は、時間ｔＤに相当するカウント値Ｗを得た時間ｔ０２の時点で、図４の（ｄ）のように、プログラマブル分周器４１に対して同期信号を送信し、時間ｔ０２と同時に、プログラマブル分周器４１の分周比を、ＤＲ１からＤＲ２に変更設定させる。この同期信号と同時に、プログラマブル分周器４１の分周比がＤＲ１からＤＲ２へ変化すると、プログラマブル分周器４１からの出力信号Ｓｏの周波数ｆｏは、過渡的な状態がなく、滑らかに、ｆｏ１からｆｏ２への周波数変更が行われる。
【００７１】
なお、図４に示した例では、分周比変更後において、コンパレータ３の出力信号Ｓｄの周波数ｆｄ２と、プログラマブル分周器４１の出力信号Ｓｏの周波数ｆｏ２とが同じになっている。このことは、ＤＲ２＝０の場合を示し、分周比変更後においては、プログラマブル分周器４１が分周動作をしておらず、出力信号Ｓｄがそのまま出力信号Ｓｏとして出力されている。
【００７２】
（第１実施形態の具体例）
これまでにおいては、図１に示されたように、本発明による信号発生装置の第１実施形態における回路構成の概略で説明されたが、図５に、第１実施形態の信号発生装置に係る具体的回路構成を示した。図５に示された信号発生装置の回路構成の基本は、図１に示された信号発生装置と同様であるが、図５では、特に、制御手段４の回路構成を中心にして具体的に示している。
【００７３】
図５に示された信号発生装置の具体例で用いられている部品は、本発明に関わる信号発生装置が、汎用のＤＤＳを使用し、簡単で安価に回路構成されることを説明するために用いられているが、本発明の信号発生回路を構成する各部品は、図５に示された部品に限定されるものではなく、同様な機能を有する他の部品で構成してもよいことは当業者にとって自明なことである。
【００７４】
図５において、ＤＤＳ１０１は、図１に示されたＤＤＳ１に対応し、ＤＤＳ１内の回路構成と同様の回路構成を備えており、この具体例では、例えば、アナログ・デバイス社製の汎用ＤＤＳであるＡＤ９８５２を使用することができる。ローパスフィルタ（ＬＰＦ）１０２は、図１のＬＰＦ２に対応し、例えば、インダクタンス（Ｌ）とコンデンサ（Ｃ）とで構成したローパスフィルタであり、コンパレータ１０３は、図１のコンパレータ３に対応する。
【００７５】
さらに、図５の信号発生装置の具体例では、図１に示された制御手段４として、プログラマブル分周器４０１、変調波形メモリ４０２、周波数−ＦＴＷ変換回路４０３、周波数−分周比変換回路４０４、ＦＴＷ−Ｗ変換回路４０５、制御回路４０６、データセレクタ４０７、初期設定値メモリ４０８、そしてクロックセレクタ５０３を備えている。
【００７６】
ＤＤＳ１０１には、水晶発振器５０１が、そして、制御回路４０６には、水晶発振器５０２が接続され、それぞれに基準クロックを供給している。２個の水晶発振器５０１及び５０２は１個で共有することもできる。また、制御手段４に含まれる各回路は、ＦＰＧＡで形成され、例えば、ラティス社製のＦＰＧＡであるＥＣ３内部に構成したディジタル回路である。
【００７７】
ＤＤＳ１０１は、ユーザ設定を保持するプログラムレジスタ（図１に示されたプログラムレジスタ１５に対応）を内蔵しており、該プログラムレジスタに設定値を与えるためのインターフェイスとして、アドレスバス端子Ａ、データバス端子Ｄ、書き込み許可端子ＷＥを備えている。ＤＤＳ１０１のＩ／ＯＵＤ端子には、プログラムレジスタの設定値をＤＤＳ１０１の内部ロジックに転送するための同期信号が入力される。従って、Ｉ／ＯＵＤ端子に入力される同期信号により、ＤＤＳ１０１とユーザ回路との同期を取ることができる。ＤＤＳ１０１の出力端子Ｔａは、ユーザ設定に従った周波数ｆｄの出力信号Ｓａを出力する。
【００７８】
ここで、初期設定値メモリ４０８は、ＤＤＳ１０１の初期化を行う為のデータを保持するものであり、元々、ＤＤＳ１０１が設定周波数で動作を開始する回路構成になっているものであれば、この初期設定値メモリを備える必要はない。
【００７９】
変調波形メモリ４０２は、ＤＤＳ１０１の出力信号Ｓａの周波数ｆｄを設定する周波数データを保持し、変調レート毎に読み出される。図５に示された信号発生装置の制御手段４の回路構成例では、データ長は、４８ビットで例示してある。図５において、各信号線に表示された数字は、この４８ビット構成の場合のビット数を表している。
【００８０】
周波数−ＦＴＷ変換回路４０３は、与えられた周波数データＦｒｅｑと分周比ＤＲから、ＤＤＳ１０１に内蔵されている位相増分値レジスタ１１に設定する値ＦＴＷを計算する。ここでの計算結果のデータ長は、４８ビットである。
【００８１】
周波数−分周比変換回路４０４は、与えられた周波数データＦｒｅｑから、周波数−ＦＴＷ変換回路４０３、及び、プログラマブル分周器４０１に設定する分周比ＤＲを計算する。分周比ＤＲのデータ長は、６ビットである。
【００８２】
ＦＴＷ−ウエイト値（Ｗ）変換回路は、ＤＤＳ１０１とプログラマブル分周器４０１の同期を取るために、Ｉ／ＯＵＤ同期信号とＤＲＵＤ同期信号を生成するためのウエイト値Ｗを計算する。ウエイト値Ｗのデータ長は、４ビットである。
【００８３】
プログラマブル分周器４０１は、分周端子ＴＤＲに与えられた分周比ＤＲからクロック端子Ｔｃｋに入力されるパルス信号を１／２ＤＲに分周し、出力端子Ｔｏから周波数ｆｏの出力信号Ｓｏを出力する。出力端子Ｔｏから出力された出力信号Ｓｏの周波数ｆｏは、分周比の変更前後における位相が連続するように処理される。分周比ＤＲが０の場合には、プログラマブル分周器４０１が分周処理を行わないので、クロック端子Ｔｃｋに入力されるコンパレータ１０３の出力信号Ｓｄをそのまま出力することになる。
【００８４】
クロックセレクタ５０３は、ＦＰＧＡによる制御手段４の内部に供給するクロックを選択する。制御手段４は、通常動作時には、ＤＤＳ１０１からの出力信号Ｓｄが可変クロックとなって同期して動作するが、システムリセット時に、ＤＤＳ１０１の初期状態が発振停止モードに設定される回路構成になっている場合には、制御手段４によりＤＤＳ１０１の初期化が完了するまでは、ＤＤＳ１０１以外からクロックを供給する必要があるため、水晶発振器５０２が備えられている。通常動作時には、クロックセレクタ５０３は、プログラマブル分周器４０１のクロック端子Ｔｃｋと、制御回路４０６のクロック端子Ｔｃｋとに、コンパレータ１０３の出力信号Ｓａを供給するようにしている。
【００８５】
データセレクタ４０７は、ＤＤＳ１０１のデータバス端子Ｄに出力するデータを、制御回路４０６のアドレスバス端子Ａから伝送されるアドレス信号をデコードして、生成した選択信号に応じて選択する。
【００８６】
制御回路４０６は、初期設定値メモリ４０８、変調波形メモリ４０２、データセレクタ４０７、ＤＤＳ１０１に対してアドレス信号を出力する。また、クロックセレクタ５０３に対してクロック選択信号を出力する。さらに、ＤＤＳ１０１とプログラマブル分周器４０１の同期をとるために、ＦＴＷ−Ｗ変換回路４０５で演算されたウエイト値Ｗに基づき、Ｉ／ＯＵＤ端子とＤＲＵＤ端子から同期信号をＤＤＳ１０１とプログラマブル分周器４０１の夫々に出力する。
【００８７】
ここで、分周比ＤＲの変更に伴って、プログラマブル分周器４０１の出力信号Ｓｏの周波数ｆｏを滑らかに変化させるためには、ＤＤＳ１０１の出力信号Ｓａの周波数ｆｄとプログラマブル分周器４０１の分周比との変化が同時でなければならない。周波数ｆｄは、Ｉ／ＯＵＤ端子からの同期信号に同期して変化するが、Ｉ／ＯＵＤ端子の同期信号をアクティブにしてから、実際に、ＤＤＡ１０１の出力信号Ｓａの周波数ｆｄが変化するまでには、ＤＤＳ１０１内部のパイプライン・ディレイのために、時間ｔＤを要する。
【００８８】
従って、プログラマブル分周器４０１の分周比は、Ｉ／ＯＵＤ端子からの同期信号の出力後、時間ｔＤだけ待った後に、ＤＲＵＤ端子から同期信号をプログラマブル分周器４０１に出力して、分周比を変化させる必要がある。この待ち時間ｔＤは、出力信号Ｓａの周波数ｆｄをカウンタで計数することによって求められる。しかしながら、周波数ｆｄは、可変クロックであるため、カウンタの計数量Ｗを周波数ｆｄに応じて変更する必要がある。ここで、計数量Ｗと、周波数ｆｄ、時間ｔＤの関係は、Ｗ＝ｔＤ×ｆｄとなる。
【００８９】
この第１実施形態の具体例による信号発生装置におけるクロック信号の周波数を変更する場合の時間関係は、図４に示されたタイミング図と同様である。新しいＦＴＷをＤＤＳ１０１内部のプログラムレジスタに設定し、ＤＤＳ内部ロジックに反映させるために、Ｉ／ＯＵＤ同期信号をアクティブにすると、待ち時間ｔＤだけ遅れて、ＤＤＳ１０１の出力信号Ｓａの周波数ｆａが変化する。制御回路４０６が出力するＩ／ＯＵＤ同期信号をアクティブにすると同時に、ＦＴＷ−Ｗ変換回路４０５のカウンタで、出力信号Ｓｄの周波数ｆｄのカウントを開始し、ウエイト値Ｗと等しくなったところで、制御回路４０６からのＤＲＵＤ同期信号をアクティイブにする。このＤＲＵＤ同期信号がアクティブになると同時に、プログラマブル分周器４０１の分周比をＤＲ１からＤＲ２へ変化させると、プログラマブル分周器４０１からの出力信号Ｓｏの周波数ｆｏは、過渡的な状態がない、滑らかに、ｆｏ１からｆｏ２に、周波数変更が行われる。
【００９０】
以上に説明してきたように、図５に示された信号発生装置は、図１に示された第１実施形態の信号発生装置と同様に動作し、汎用のＤＤＳを使用することができ、例えば、発生する矩形パルス信号の周波数が５０ＭＨｚ以下であっても、出力信号におけるジッターの発生を抑制し、高精度の周波数可変の矩形パルス信号を発生する信号発生装置を実現できた。
【００９１】
（第２実施形態）
以上に説明した第１実施形態の信号発生装置では、所望するクロック信号（矩形パルス信号）の周波数が高周波数領域側にある場合には、信号発生装置に設けられたプログラマブル分周器の分周比をＤＲ＝０に設定して、アナログ信号からクロック信号を生成するコンパレータの出力信号Ｓｄを、プログラマブル分周器で分周せずに、そのまま出力させていた。つまり、第１実施形態の信号発生装置では、所望する矩形パルス信号の周波数が高周波数領域側及び低周波数領域側のいずれに変更される場合であっても、プログラマブル分周器の出力信号が出力されるものであった。
【００９２】
そこで、第２実施形態では、所望する矩形パルス信号の周波数が低周波数領域側にある場合のみ、信号発生装置に設けられたプログラマブル分周器の分周比を設定し、コンパレータからの出力信号Ｓｄをプログラマブル分周器で分周して、矩形パルス信号の出力信号Ｓｏを出力させ、所望する矩形パルス信号の周波数が高周波数領域側にある場合には、信号発生装置に設けられたプログラマブル分周器を経由させず、コンパレータからの出力信号Ｓｄを直接、矩形パルス信号の出力信号Ｓｏをとして出力させるようにした。
【００９３】
図６に、第２実施形態による信号発生装置が示されるが、第２実施形態は、第１実施形態の信号発生装置の回路構成を基本にした変形例であり、図６では、その変形部分に関連した一部の回路構成が、プログラマブル分周器の出力部を中心にして示されている。
【００９４】
図６に示されるように、図１に示された第１実施形態の信号発生装置の制御手段４において、出力セレクタ６１と分周比判別回路６２とが追加されている。出力セレクタ６１は、コンパレータ３からの出力信号Ｓｄとプログラマブル分周器４１からの分周出力信号とを選択して出力信号Ｓｏを出力する。この出力セレクタ６１は、分周比判別回路６２によって制御される。
【００９５】
ここで、分周比判別回路６２は、周波数−分周比変換回路４４から出力される分周比の値を監視しており、この分周比がＤＲ＝０である場合に、出力セレクタ６１に対して、コンパレータ３からの出力信号Ｓｄを選択する制御を行う。
【００９６】
以上のような回路構成は、ＦＰＧＡによって簡単に実現でき、図６に示された第２実施形態の信号発生装置は、図１に示された第１実施形態の信号発生装置と同様に動作し、汎用のＤＤＳを使用することができ、出力におけるジッターの発生を抑制し、高精度の周波数可変の矩形パルス信号を発生する信号発生装置を実現できる。
【図面の簡単な説明】
【００９７】
【図１】本発明による信号発生装置の第１実施形態における回路構成の概略を説明するブロック図である。
【図２】矩形パルス信号の周波数を変更したときに発生する位相の不連続性を説明するタイミング図である。
【図３】第１本実施形態の信号発生装置において矩形パルス信号の周波数を変更したときにおける位相の連続性を説明するタイミング図である。
【図４】第１実施形態の信号発生装置において矩形パルス信号の周波数を変更する場合の時間関係を説明するタイミング図である。
【図５】第１実施形態による信号発生装置の具体的な回路構成を説明する図である。
【図６】本発明による信号発生装置の第２実施形態における回路構成の概略を説明するブロック図である。
【図７】ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を使用した矩形パルス信号の発生装置を説明する図である。
【符号の説明】
【００９８】
１    ダイレクト・ディジタル・シンセサイザ（ＤＤＳ）
１１    位相増分値レジスタ
１２    位相積算器
１３    波形メモリ
１４    ディジタル−アナログ（Ａ／Ｄ）変換機
１５    プログラムレジスタ
２    ローパスフィルタ（ＬＰＦ）
３    コンパレータ
４    制御手段
４１、４０１    プログラマブル分周器
４２、４０２    変調波形メモリ
４３、４０３    周波数−位相変化量（ＦＴＷ）変換回路
４４、４０４    周波数−分周比変換回路
４５、４０５    位相変化量（ＦＴＷ）−ウエイト値（Ｗ）変換回路
４６、４０６    制御回路
４０７    データセレクタ
４０８    初期設定値メモリ
５０１、５０２    水晶発振器
５０３    クロックセレクタ
６１    出力セレクタ
６２    分周比判別回路
【図１】
2008109589.tif 000003
【図２】
2008109589.tif 000004
【図３】
2008109589.tif 000005
【図４】
2008109589.tif 000006
【図５】
2008109589.tif 000007
【図６】
2008109589.tif 000008
【図７】
2008109589.tif 000009