(57)【要約】【課題】パラレル双方向データ転送を行うデータ転送装置において、安価で且つ調整をしなくても波形歪みを除去できるようにする。【解決手段】Ｔｒｕｅデータ線を駆動するＴｒｕｅバッファ回路４と、Ｔｒｕｅデータ線と対を成すＤｕｍｍｙデータ線を駆動するＤｕｍｍｙバッファ回路５とをビットごとに備え、データ送信時には、そのＤｕｍｍｙバッファ回路５の出力する信号の遷移がＴｒｕｅバッファ回路４の出力する信号の遷移と逆位相となるようにメイン制御回路部１がＴｒｕｅバッファ回路４およびＤｕｍｍｙバッファ回路５を制御する。【選択図】図１
2008046991.tif 000002
【特許請求の範囲】
【請求項１】
シングルエンド方式のパラレル双方向データ転送を行うデータ転送装置において、各ビットのＴｒｕｅデータ線を駆動するＴｒｕｅバッファ回路と、前記Ｔｒｕｅデータ線と対を成すＤｕｍｍｙデータ線を駆動するＤｕｍｍｙバッファ回路と、データ送信時に該Ｄｕｍｍｙバッファ回路の出力する信号の遷移が前記Ｔｒｕｅバッファ回路の出力する信号の遷移と逆位相となるように前記Ｔｒｕｅバッファ回路およびＤｕｍｍｙバッファ回路を制御するバッファ回路制御手段と、を備えたことを特徴とするデータ転送装置。
【請求項２】
請求項１記載のデータ転送装置において、前記Ｔｒｕｅバッファ回路系の配線とＤｕｍｍｙバッファ回路系の配線とを隣接して設けたことを特徴とするデータ転送装置。
【請求項３】
請求項１または２記載のデータ転送装置において、前記バッファ回路制御手段は、前記Ｄｕｍｍｙバッファ回路の駆動状態としてＬＯＷ電位に保持する選択手段を有することを特徴とするデータ転送装置。
【請求項４】
請求項３記載のデータ転送装置において、前記Ｄｕｍｍｙバッファ回路がＬＯＷ電位の駆動状態で前記Ｔｒｕｅバッファ回路およびＤｕｍｍｙバッファ回路により受信された対となるビット信号同士を比較する比較手段を備えたことを特徴とするデータ転送装置。
【請求項５】
請求項３記載のデータ転送装置において、前記Ｄｕｍｍｙバッファ回路がＬＯＷ電位の駆動状態で前記Ｄｕｍｍｙバッファ回路により受信されたビット信号が該Ｄｕｍｍｙバッファ回路の出力側で反転しているか否かを判定する判定手段を備えたことを特徴とするデータ転送装置。
【請求項６】
請求項４または５記載のデータ転送装置において、テストモードデータ転送を行わせるテスト転送手段と、前記テストモードデータ転送の際の前記比較手段の比較結果により前記Ｄｕｍｍｙバッファ回路を反転位相モード制御に切り替える切り替え手段と、を備えたことを特徴とするデータ転送装置。
【請求項７】
請求項６記載のデータ転送装置において、前記テスト転送手段はテストモードデータ転送を定期的に行わせることを特徴とするデータ転送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば集積回路として実現されるデータ転送装置に係り、特に、パラレルデータ転送制御に関する。
【背景技術】
【０００２】
近年、集積回路では、複数の電源電圧供給、アナログＧＮＤとデジタルＧＮＤとの分離、アナログ電源とデジタル電源の分離などが要求されてきており、制御面では、複数の高速インタフェース回路モジュールが複合動作を行えるようになってきている。
また、データ転送を行う集積回路では、高速になればなるほど転送する最小単位であるデータビットのビット幅が小さくなってきて、データを受信するためのセットアップ時間やホールド時間のマージンも少なくなってくるので、高速データ転送では、送信側における波形品質、ボード上の伝送経路における波形品質、コネクタ部の伝送経路における波形品質、および受信側における波形品質が重要となってくる。
【０００３】
転送するデータパターンによっては、対象となるデータビットの波形歪みが異なってくる。例えば、図４（ａ）に示したように３２ビットのデータバスにおいて、ある１つのデータビット（この例ではビット０）だけ、他のデータビットと逆位相動作にした場合、そのビット（ここではビット０）の波形は他のデータビットの逆位相のスイッチング動作が原因となる電源電圧変動やＧＮＤ変動によるノイズの影響で図４（ｂ）に示したように歪む傾向にある。このような電源電圧変動やＧＮＤ変動によるノイズの影響による送信側集積回路内の波形歪みが大きく発生してしまうと、送信側集積回路からの歪んだ駆動波形が、ボード上の伝送経路、コネクタ部の伝送経路、次のボード上の伝送経路、受信側集積回路内部といった順で伝播し、ボード上の伝送線路やコネクタとのインピーダンスのマッチングが合っていなかったりすると、反射波の影響で波形歪みが増幅され、受信端では波形が著しく乱れる。
【０００４】
以下、関連従来技術として、特許文献１に示された出力バッファ装置を示す。
この従来技術は伝送路上の反射ノイズを利用して出力信号波形の歪みを整形するもので、双方向バッファ回路を制御信号Ｃの制御で出力バッファ回路１１とし、伝送路１３を駆動するが（図５参照）、その際、制御信号Ｃで信号印加部１２内のスイッチ１６を制御することにより送信時だけアナログバッファ回路１５からの信号を印加してノイズ成分を相殺する。図５において、方向性結合器１４は伝送路１３上に発生する高周波反射ノイズ成分を検出し位相反転信号を生成するものであり、この方向性結合器１４の特性により検出ノイズ成分と伝送路１３上のノイズ成分とのレベルが等しくなるようにレベルを調整する。
【特許文献１】特開平９−１６８０３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記した従来技術の場合、ノイズ除去のための付加部分が多大になり、したがって、コストアップが大となる。また、レベル調整を伴うので、利用者の負担も大となる。
本発明は、このような従来技術の問題を解決しようとするものであり、具体的には、安価で且つ調整をしなくても波形歪みを除去できるデータ転送装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前記した課題を解決するために、請求項１記載のデータ転送装置は、シングルエンド方式のパラレル双方向データ転送を行うデータ転送装置において、各ビットのＴｒｕｅデータ線を駆動するＴｒｕｅバッファ回路と、前記Ｔｒｕｅデータ線と対を成すＤｕｍｍｙデータ線を駆動するＤｕｍｍｙバッファ回路と、データ送信時に該Ｄｕｍｍｙバッファ回路の出力する信号の遷移が前記Ｔｒｕｅバッファ回路の出力する信号の遷移と逆位相となるように前記Ｔｒｕｅバッファ回路およびＤｕｍｍｙバッファ回路を制御するバッファ回路制御手段とを備える。
請求項２記載のデータ転送装置は、請求項１記載のデータ転送装置において、前記Ｔｒｕｅバッファ回路系の配線とＤｕｍｍｙバッファ回路系の配線とを隣接して設ける。
請求項３記載のデータ転送装置は、請求項１または２記載のデータ転送装置において、前記バッファ回路制御手段は、前記Ｄｕｍｍｙバッファ回路の駆動状態としてＬＯＷ電位に保持する選択手段を有することを特徴とする。
【０００７】
請求項４記載のデータ転送装置は、請求項３記載のデータ転送装置において、前記Ｄｕｍｍｙバッファ回路がＬＯＷ電位の駆動状態で前記Ｔｒｕｅバッファ回路およびＤｕｍｍｙバッファ回路により受信された対となるビット信号同士を比較する比較手段を備える。
請求項５記載のデータ転送装置は、請求項３記載のデータ転送装置において、前記Ｄｕｍｍｙバッファ回路がＬＯＷ電位の駆動状態で前記Ｄｕｍｍｙバッファ回路により受信されたビット信号が該Ｄｕｍｍｙバッファ回路の出力側で反転しているか否かを判定する判定手段を備える。
請求項６記載のデータ転送装置は、請求項４または５記載のデータ転送装置において、テストモードデータ転送を行わせるテスト転送手段と、前記テストモードデータ転送の際の前記比較手段の比較結果により前記Ｄｕｍｍｙバッファ回路を反転位相モード制御に切り替える切り替え手段とを備える。
請求項７記載のデータ転送装置は、請求項６記載のデータ転送装置において、前記テスト転送手段がテストモードデータ転送を定期的に行わせる構成とする。
【発明の効果】
【０００８】
本発明によれば、Ｔｒｕｅデータ線を駆動するＴｒｕｅバッファ回路と、Ｔｒｕｅデータ線と対を成すＤｕｍｍｙデータ線を駆動するＤｕｍｍｙバッファ回路とをビットごとに備え、データ送信時には、そのＤｕｍｍｙバッファ回路の出力する信号の遷移がＴｒｕｅバッファ回路の出力する信号の遷移と逆位相となるようにＴｒｕｅバッファ回路およびＤｕｍｍｙバッファ回路を制御できるので、送信側で発生する波形歪みを除去できる。また、従来技術に比べて安価に実現でき、調整も不要である。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対位置などは特定的な記載がない限りこの説明の範囲をそれのみに限定する主旨ではなく、単なる説明例に過ぎない。
図１は本発明の一実施例としてシングルエンド方式におけるパラレル双方向データ転送で用いる双方向バッファ回路とその制御部を示すブロック図である。
図示したように、Ｔｒｕｅバッファ回路４（ここではビット０のＴｒｕｅバッファ回路のみをＢｕｆ０として示している）、およびＤｕｍｍｙバッファ回路５（ここではビット０のＤｕｍｍｙバッファ回路のみをＢｕｆ０＊として示している）を備えている。この２つは対となるバッファ回路であり、Ｂｕｆ０ではデータ線ＡＤ０としてシングルエンド方式における双方向データ転送が行われる。Ｂｕｆ０＊については受信側におけるデータの取り込みが行われない。ボード上のパターン配線では、バッファ回路Ｂｕｆ０系とＢｕｆ０＊系が端子配置を含め隣合う構成とするのが望ましい。これは、送信側で発生する波形歪みを互いに打ち消し合う効果を大きくするためである。なお、シングルエンド方式とは送信バッファ回路と受信バッファ回路とが１対１で対応している方式である。
【００１０】
また、図１において、送信データはビットパラレルにメイン制御回路部１から各バッファ回路４，５に与えられ、データ線ＡＤ０，ＡＤ１，ＡＤ２・・・を介して各Ｔｒｕｅバッファ回路４で受信された受信データはビットパラレルにメイン制御回路１に取り込まれるが、図１では複数のビットのうちビット０（ＡＤ０）のみを示している。ＣＯＭＰＡＲＥ制御部２もここではビット０対応のものだけ示しているが、実際はビット数分ある。
また、この実施例では、請求項記載のバッファ回路制御手段、テスト転送手段および切り替え手段が、メイン制御回路部１により実現され、比較手段がＣＯＭＰＡＲＥ制御部２により実現される。
【００１１】
次に、図１を用いて送信時の動作を説明する。
この実施例では、メイン制御回路部１が出すＢｕｆ＿ＯＥ信号により、バッファ回路Ｂｕｆ０、Ｂｕｆ０＊共に、データ送信かデータ受信かを切り替える。例えばＢｕｆ＿ＯＥをＨｉｇｈレベルにしてＢｕｆ０およびＢｕｆ０＊を送信バッファ回路として動作させ、Ｂｕｆ０のデータに応じてＡＤ０端子からＡＤ０信号として駆動する。同時に、Ｂｕｆ０＊からはメイン制御回路部１から出力されるＲｅｖｅｒｓｅ／Ｌｏｗ信号により制御されたデータに応じてＡＤ０＊端子からＡＤ０＊信号として駆動する。具体的には、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号がＨｉｇｈレベルの場合、Ｂｕｆ０のデータに対して論理反転されたＡＤ０＊信号として駆動する。それに対して、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号がＬｏｗレベルの場合、Ｂｕｆ０のデータに関係なくＡＤ０＊信号としてＬＯＷレベルが駆動される。
【００１２】
一方、受信時については、Ｂｕｆ＿ＯＥ信号をＬｏｗレベルにしてバッファ回路Ｂｕｆ０およびＢｕｆ０＊を受信バッファ回路として動作させ、ＡＤ０端子から入力されたＡＤ０信号をＢｕｆ０に入力させる。同時に、ＡＤ０＊端子から入力されたＡＤ０＊信号をＢｕｆ０＊に入力させる。Ｂｕｆ０に入力された信号はメイン制御回路部１へ送信されると同時にＣＯＭＰＡＲＥ制御部２へ送信される。また、Ｂｕｆ０＊に入力された信号はＣＯＭＰＡＲＥ制御部２のみに送信される。ＣＯＭＰＡＲＥ制御部２は差動増幅器を備えており、Ｂｕｆ０を介して入力されたＡＤ０信号はその正入力に入り、Ｂｕｆ０＊を介して入力されたＡＤ０＊信号はその負入力に入る。
以上、ビット０について説明したが、他のビットについても同様である。
【００１３】
Ｒｅｖｅｒｓｅ／Ｌｏｗ信号用の双方向バッファ回路であるＲｅｖｅｒｓｅ／Ｌｏｗバッファ回路６については、Ｂｕｆ＿ＯＥ信号がＨｉｇｈレベルの場合は送信バッファ回路として動作し、Ｂｕｆ＿ＯＥ信号がＬｏｗレベルの場合は受信バッファ回路として動作する。そして、送信バッファとして動作する場合には、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号がそのバッファ回路６を介してボード上のＲｅｖｅｒｓｅ／Ｌｏｗ制御信号として送出される。また、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号がＨｉｇｈレベルの場合、前記したように、Ｂｕｆ０のデータに対して論理反転されたデータがＡＤ０＊信号として駆動される。
一方、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号のバッファ回路６が受信バッファ回路として動作する場合には、ボード上からＲｅｖｅｒｓｅ／Ｌｏｗ制御信号がこのバッファ回路６に入力され、そのバッファ回路６からＣＯＭＰＡＲＥ制御部２へ送出される。
３２ビットのパラレルデータ転送の場合、前記したＴｒｕｅバッファ回路４とＤｕｍｍｙバッファ回路５がそれぞれ３２個設けられ、同様の制御がなされる。
【００１４】
次に、テストモードに移行してデータ転送を行う動作を、図２および図３を用いて説明する。図２は集積回路Ａと集積回路Ｂが接続されている状態を示している。ここでは、便宜上、パラレルのデータバスを３２ビットとしている。図３は動作フロー図である。なお、集積回路Ａおよび集積回路Ｂには各データ線および信号線に対応した双方向バッファ回路（図１参照）が内蔵されている。
図２に示したような構成で、集積回路Ａから集積回路Ｂへテストモードでデータ転送を行う場合、メイン制御回路部１はまず、ＴＥＳＴＡ信号をＨｉｇｈにドライブする（Ｓ１）。そして、データパターンの繰り返し回数ｎをセットする。
続いて、メイン制御回路部１は、バッファ回路Ｂｕｆ３１〜Ｂｕｆ０を介し、最初のデータパターンとして０００００００１をデータ線ＡＤ３１〜ＡＤ０に出し、次のデータパターンとしてＦＦＦＦＦＦＦＥを出す。なお、この間、Ｒｅｖｅｒｓｅ／Ｌｏｗ制御信号はＬｏｗにしてデータ線ＡＤ３１＊〜ＡＤ０＊はＬｏｗ状態に保持する（Ｓ２）。さらに、これを１セットのデータパターンとして同じデータパターンのセットをｎ回まで繰り返す（Ｓ３）。
【００１５】
次に、バッファ回路Ｂｕｆ３１〜Ｂｕｆ０を介して、データ線ＡＤ３１〜ＡＤ０の上位ビット側に１ビットシフトしたデータパターンである０００００００２をデータ線ＡＤ３１〜ＡＤ０に出し、次のデータパターンとしてＦＦＦＦＦＦＦＤを出す。なお、この間、Ｒｅｖｅｒｓｅ／Ｌｏｗ制御信号はＬｏｗにしてデータ線ＡＤ３１＊〜ＡＤ０＊はＬｏｗ状態に保持する（Ｓ４）。さらに、これを１セットのデータパターンとして同じデータパターンのセットをｎ回まで繰り返す（Ｓ５）。
この後、データ線ＡＤ３１〜ＡＤ０の上位ビット側への１ビットシフトでデータパターンが８０００００００になったか否かを判定する（Ｓ６）。そして、８０００００００になっていなければ（Ｓ６でＮＯ）、Ｓ４から繰り返す。
【００１６】
それに対して、８０００００００に達したと判定されたならば（Ｓ６でＹＥＳ）、メイン制御回路部１はデータ線ＡＤ３１〜ＡＤ０に８０００００００を出し、次のデータパターンではＥＦＦＦＦＦＦＦを出す。なお、この間、Ｒｅｖｅｒｓｅ／Ｌｏｗ制御信号はＬｏｗにしてデータ線ＡＤ３１＊〜ＡＤ０＊はＬｏｗ状態に保持する（Ｓ７）。さらに、これを１セットのデータパターンとして同じデータパターンのセットをｎ回まで繰り返し（Ｓ８）、テストモードにおけるデータ転送が終了する。
一方、受信側の集積回路Ｂ側では、データ線ＡＤ３１〜ＡＤ０のデータを受信すると、ＡＤ３１〜ＡＤ０信号はＣＯＭＰＡＲＥ制御部２内の差動増幅器の正入力に入り、ＡＤ３１＊〜ＡＤ０＊信号はその負入力に入る。さらに、差動増幅器の出力は予めＣＯＭＰＡＲＥ制御部２内に設定された当該データパターンの当該ビット値と比較され、一致しなければＥＲＲＯＲステータスレジスタ３にＣＯＭＰＡＲＥ  ＥＲＲＯＲを示す情報をセットする。
【００１７】
そして、いずれかのビットにＣＯＭＰＡＲＥ  ＥＲＲＯＲが発生していれば（Ｓ９でＹＥＳ）、メイン制御回路部１はＲｅｖｅｒｓｅモードに切り替え、データ転送時には、Ｒｅｖｅｒｓｅ／Ｌｏｗ信号をＨｉｇｈレベルに制御して、バッファ回路Ｂｕｆ３１〜Ｂｕｆ０のデータに対して論理反転させたデータをＡＤ３１＊〜ＡＤ０＊信号とする（Ｓ１０）。例えば、０００００００１をデータ線ＡＤ３１〜ＡＤ０に出す場合にはＦＦＦＦＦＦＦＥをＡＤ３１＊〜ＡＤ０＊に出し、０００００００２をデータ線ＡＤ３１〜ＡＤ０に出す場合にはＦＦＦＦＦＦＦＤをＡＤ３１＊〜ＡＤ０＊に出すようにするのである。
それに対して、ＣＯＭＰＡＲＥ  ＥＲＲＯＲが発生していなければ（Ｓ９でＮＯ）、引き続きＬｏｗモードで動作させ、Ｂｕｆ３１〜０のデータに関係なくＡＤ３１＊〜ＡＤ０＊信号としてＬＯＷレベルを出力させる（Ｓ１１）。そして、ＴＥＳＴＡ信号をＬｏｗレベルにして集積回路Ａから集積回路Ｂへのデータ転送におけるテストモードを終了する。
同様に、集積回路Ｂから集積回路Ａへのデータ転送におけるテストモードも実行する。
【００１８】
なお、テストモードは定期的に実行できるようにして、その都度その結果に従って、Ｔｒｕｅバッファ回路側のデータ線ＡＤ３１〜ＡＤ０のデータ転送を保証すべくＤｕｍｍｙバッファ回路のデータ転送モード切り替えを行う。
このように、この実施例では、Ｄｕｍｍｙバッファ回路がＴｒｕｅバッファ回路の出力する信号の遷移と逆位相となる信号を出力できるので、送信側で発生する波形歪みを打ち消すことができ、したがって、波形歪みを除去することができる。また、従来技術に比べて安価に実現でき、さらに、従来技術のように調整をしなくてもよい。
【００１９】
なお、この実施例では、テストモードでＣＯＭＰＡＲＥ  ＥＲＲＯＲが発生しなかった場合、Ｄｕｍｍｙバッファ回路をそのままＬＯＷ電位に駆動してデータ転送を行なっているが、このような構成ではＲｅｖｅｒｓｅモード時のようにＤｕｍｍｙバッファ回路におけるスイッチングが発生しないので、その分だけ消費電力を低減できる。
また、ＣＯＭＰＡＲＥ  ＥＲＲＯＲの検出方法としては、Ｄｕｍｍｙバッファ回路により受信されたビット信号の論理レベルが反転している場合（この例ではＨｉｇｈレベルになっていた場合）にＣＯＭＰＡＲＥ  ＥＲＲＯＲとする方法でもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施例としてデータ転送装置の要部を示すブロック図である。
【図２】本発明の一実施例としてデータ線などで接続された両側のバッファ回路内臓集積回路を示す構成図である。
【図３】本発明の一実施例としてデータ転送装置の動作フローを示すフロー図である。
【図４】従来技術の一例を示すデータ転送装置のタイミングチャートおよび波形図である。
【図５】従来技術の一例としてデータ転送系の要部を示す構成図である。
【符号の説明】
【００２１】
１  メイン制御回路部
２  ＣＯＭＰＡＲＥ制御部
３  ＥＲＲＯＲステータスレジスタ
４  Ｔｒｕｅバッファ回路
５  Ｄｕｍｍｙバッファ回路
６  Ｒｅｖｅｒｓｅ／Ｌｏｗバッファ回路
【図１】
2008046991.tif 000003
【図２】
2008046991.tif 000004
【図３】
2008046991.tif 000005
【図４】
2008046991.tif 000006
【図５】
2008046991.tif 000007