(57)【要約】【課題】浮遊ゲートに対して効率的なＦＮトンネリングを可能にするように、浮遊ゲート装置を動作させること。【解決手段】フラッシュメモリ素子上で動作を行う方法であって、浮遊ゲートと制御ゲートの間にゲート結合率が０．４未満である場合に用いられる。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入されるか、または浮遊ゲートから制御ゲートに放出される。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。この方法には特に、バルク結合ＦｉｎＦＥＴ状構造を用いる素子が適している。この方法は特に、ＮＡＮＤアレイ内のセル上で用いる場合にも適している。【選択図】図１
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【特許請求の範囲】
【請求項１】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子の浮遊ゲートと制御ゲートの間のゲート結合率が約０．４未満であり、
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項２】
フラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合ＦｉｎＦＥＴ状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約０．４未満であり、
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項３】
シリコンチャネルがｎチャネル型であり、ステップ（ｂ）がさらに、
（ｉ）浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
（ｉｉ）制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項２記載の方法。
【請求項４】
シリコンチャネルがｐチャネル型であり、ステップ（ｂ）がさらに、
（ｉ）制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
（ｉｉ）浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項２記載の方法。
【請求項５】
ＮＡＮＤフラッシュメモリアレイ内に提供されたフラッシュメモリセル素子上で動作を行う方法であって、前記素子がバルク結合ＦｉｎＦＥＴ状構造のシリコンチャネルを備え、浮遊ゲートと制御ゲートの間のゲート結合率が約０．４未満であり、
（ａ）制御ゲートを介して電位を提供し、及び、
（ｂ）制御ゲートから浮遊ゲートに電子を注入するか、または浮遊ゲートから制御ゲートに電子を放出することを含む方法。
【請求項６】
シリコンチャネルがｎチャネル型であり、ステップ（ｂ）がさらに、
（ｉ）浮遊ゲートから制御ゲートに電子を放出することによってセルをプログラムし、及び、
（ｉｉ）制御ゲートから浮遊ゲートに電子を注入することによってセルを消去することを含む請求項５記載の方法。
【請求項７】
シリコンチャネルがｐチャネル型であり、ステップ（ｂ）がさらに、
（ｉ）制御ゲートから浮遊ゲートに電子を注入することによってセルをプログラムし、及び、
（ｉｉ）浮遊ゲートから制御ゲートに電子を放出することによってセルを消去することを含む請求項５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
フラッシュメモリ素子内では、浮遊ゲート技術を使用することがよく知られている。一般に、ｎ型またはｐ型の半導体のＳｉチャネルが提供される。浮遊ゲートトランジスタは酸化物によって取り囲まれ、ゲート上に蓄積した電荷をそこに留まらせることができる。プログラムおよび消去動作は、チャネル注入のプロセスによって発生する。電子は動作中、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングを経て、チャネルから浮遊ゲート、およびその逆に移動される。
【背景技術】
【０００２】
効率的なチャネル注入を提供するために、ゲート注入の可能性（ＦＮトンネリングによる制御ゲートと浮遊ゲートの間の電子の移動）を低減しなければならない。これは、ゲート結合率を最大化することによって実現される。ゲート結合率（ＧＣＲ）は、浮遊ゲート電位と制御ゲート電位の比率として定義される。ＧＣＲは１であれば最適であるが、０．６より大きければほとんどのフラッシュメモリ素子用としては十分である。
【０００３】
この結果はより大きなメモリ素子の場合は十分であるが、これらの素子を縮小する場合、高いＧＣＲを維持することは困難になる。特に、ＮＡＮＤフラッシュの場合、ノードが４５ｎｍ未満になると０．３未満のＧＣＲが予想される。底部トンネル酸化物は、ＦＮトンネリングを可能にするための十分大きな電界を有することができない。さらに、将来のフラッシュメモリ素子は、素子の短チャネル特性を改善するためにＦｉｎＦＥＴ状構造を必要とする。これらの構造は元々大きなチャネル浮遊ゲート結合容量を有し、従って、元々低いＧＣＲを有する。
【０００４】
さらに、既存のフラッシュメモリ素子アレイには浮遊ゲート間結合の問題がある。アレイ内のセルの密度が大きくなると、浮遊ゲート間結合容量はチャネルおよび浮遊ゲートのゲート結合容量と同等になる。これはセル間の干渉を引き起こし、フラッシュメモリ素子の機能を劣化させる。さらに、ゲート酸化物上の電界ストレスが、ユニットの信頼性および耐久性に影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、特に、ＦｉｎＦＥＴ状構造を用いる場合、浮遊ゲートに対して効率的なＦＮトンネリングを可能にするように、浮遊ゲート装置を動作させることが望ましい。また、素子を縮小する際、信頼性および耐久性を向上させてセル間干渉を低減するように、浮遊ゲート装置を動作させることが望ましい。
【課題を解決するための手段】
【０００６】
フラッシュメモリセル素子上で動作を行う方法は、浮遊ゲートと制御ゲートの間のゲート結合率が０．４未満であるときに提供される。電位は、制御ゲートを介して印加する必要がある。電子は、制御ゲートから浮遊ゲートに注入するか、または浮遊ゲートから制御ゲートに放出する。注入および放出に対応した動作は、素子内に提供されるシリコンチャネルの性質によって決定される。
【０００７】
ｎチャネルセルの場合、書き込みは、浮遊ゲートから制御ゲートに電子を放出することによって実現される。消去は、制御ゲートから浮遊ゲートに電子を注入することによって実現される。ｐチャネルセルの場合、書き込みは、制御ゲートから浮遊ゲートに電子を注入することによって実現される。消去は、浮遊ゲートから制御ゲートに電子を放出することによって実現される。
【発明の効果】
【０００８】
バルク結合ＦｉｎＦＥＴ状構造は元々低いゲート結合率を有するので、この構造を備えた素子はこの方法に特に適している。この方法はセルの規模を２０ｎｍ未満まで縮小できるので、特にＮＡＮＤフラッシュメモリアレイ内のセル上での使用にも適している。
【０００９】
上記の概要および発明の好ましい実施例の以降の詳細な説明は、添付の図面と共に読むことでよく理解される。発明を例示するために、図面には現在の好ましい実施例が示されている。しかし、当然のことながら、この発明は示された正確な構成および手段には限定されない。
【発明を実施するための最良の形態】
【００１０】
図１は、この発明の実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図を示している。図１の左の図は、ｎチャネル素子を示している。その構造は、ｐ井戸２４ａと、ｎドープのソース２０ａおよびドレイン２２ａを備えたＳｉチャネル１８を有する。好ましい実施例では、バルク結合ＦｉｎＦＥＴ構造を用いる。その構造はさらに、ゲート酸化物１６、電荷蓄積浮遊ゲート１４、ポリ間上部トンネリング誘電体１２（inter-poly, top-tunneling dielectric）、および制御ゲート１０を有する。図１の右側はｐチャネル素子を示し、それはｎチャネル素子と同一であるが、Ｓｉチャネル１８はｎ井戸２４ｂ、およびｐドープのソース２０ｂとドレイン２２ｂを有する。
【００１１】
底部ゲート酸化物１６は、プログラムおよび消去動作中、一般に約７ＭＶ／ｃｍ未満の比較的小さな電界ストレス下にある。これは任意のＦＮトンネリングを避け、既存のフラッシュメモリ素子で発生する大部分の損傷を防ぎ、より良好なＤＣ性能を可能にする。さらに、底部酸化物層１６とトンネリング酸化物層１２は分離されている。これは、信頼性と耐久性を向上させる。
【００１２】
図２Ａと２Ｂを参照すると、−ＦＮトンネリングによる制御ゲート１０からの電子注入が示されている。図２Ａを参照すると、例えば、−１６Ｖの高い閾値電圧を制御ゲート１０に加えることによって、ｎチャネル素子上での消去に影響を与える。ＧＣＲが０．３である場合、浮遊ゲート１４の電位は−４．８Ｖである。底部酸化物１６の電界は８ＭＶ／ｃｍ未満であるが、上部酸化物１２の電界は１０ＭＶ／ｃｍより大きく、その結果、制御ゲート１０から浮遊ゲート１４にトンネリングが発生する。ｐチャネル素子を示す図２Ｂも同様である。しかし、この素子は、Ｓｉチャネル１８の性質のために、消去ではなく書き込み動作を行っている。ｎチャネル素子とｐチャネル素子の両方において、電子注入には約０．４未満のＧＣＲが望ましい。
【００１３】
図３Ａと３Ｂを参照すると、＋ＦＮトンネリングによる浮遊ゲート１４からの電子放出が示されている。図３Ａを参照すると、例えば、＋１６Ｖの低い閾値電圧を制御ゲート１０に加えることによって、ｎチャネル素子上での書き込み動作に影響を与える。ＧＣＲが０．３である場合、浮遊ゲート１４の電位は＋４．８Ｖになる。底部酸化物１６内の電界は８ＭＶ／ｃｍ未満であるが、上部酸化物１２の電界は１０ＭＶ／ｃｍより大きく、その結果、浮遊ゲート１４から制御ゲート１０にトンネリングが発生する。ｐチャネル素子を示す図３Ｂも同様である。しかし、この素子は、Ｓｉチャネル１８の性質のために、書き込み動作ではなく消去動作を行っている。ｎチャネル素子とｐチャネル素子の両方において、電子放出には約０．４未満のＧＣＲが望ましい。
【００１４】
図４は、この発明の好ましい一実施例で用いるためのフラッシュメモリセルのチャネルの幅方向の断面図を示している。高密度プラズマ（ＨＤＰ）酸化物２８は、チャネル１８、ゲート酸化物１６、および浮遊ゲート１４を取り囲んでいる。この酸化物２８は、そのセルを周囲のセルから分離する。Ｓｉチャネル１８は、ＦｉｎＦＥＴ構造である。小さなＧＣＲを得る一つの方法は、チャネル１８と浮遊ゲート１４の間の領域を増大させ、二つの間の結合容量を増大させることである。一般的なＦｉｎＦＥＴ構造は元々、チャネル１８と浮遊ゲート１４の間に大きな結合領域を形成し、それはこの発明の好ましい実施例に従って使用するのに特に適したものとする。
【００１５】
図５は、この発明の好ましい実施例に従って使用するためのＮＡＮＤアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向の断面図を示している。井戸２４は、アレイ内のビットライン（図５には示されていない）に沿って広がっている。セルは、接合部２６を共有している。制御ゲート１０の第一角と制御ゲート１０’の対応する角の間の距離は２Ｆであって、Ｆはセルの幅であり、技術ノードとも呼ばれる。
【００１６】
図６は、この発明の好ましい実施例に従って使用するためのＮＡＮＤアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向の断面図を示している。ＨＤＰ酸化物２８は、チャネルフィン１８と１８’を互いに分離している。制御ゲート１０は、アレイ内のワードライン（図６には示されていない）に沿って広がっている。セルは、このゲート１０を共有している。フィン１８の第一端部とフィン１８’の対応する端部の間の距離は２Ｆであり、Ｆは図５に対して定義したとおりである。
【００１７】
図７Ａ、７Ｂ、および７Ｃは、この発明の好ましい実施例によるｎチャネルＮＡＮＤアレイの動作を示している。図７Ａでは、セルＡに対する閾値電圧は、隣接するワードラインに沿って、例えば、１５Ｖを印加し、対応するビットラインを接地することによって減少させる。＋ＦＮトンネリングが発生し、セルＡがプログラムされる。隣接するセルＢ、Ｃ、およびＤは、許容可能なレベルのプログラム障害を有する。図７Ｂでは、閾値電圧は、全てのワードライン上で、例えば、−１８Ｖまで増大させる。−ＦＮトンネリングが発生し、プログラムしたセルが消去される。図７Ｃでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルＡを読み出す。
【００１８】
図８Ａ、８Ｂ、および８Ｃは、この発明の好ましい実施例によるｐチャネルＮＡＮＤアレイの動作を示している。図８Ａでは、セルＡに対する閾値電圧は、隣接するワードラインに沿って、例えば、−１８Ｖを印加し、対応するビットラインを接地することによって増大させる。−ＦＮトンネリングが発生し、セルＡがプログラムされる。隣接するセルＢ、Ｃ、およびＤは、許容可能なレベルのプログラム障害を有する。図８Ｂでは、閾値電圧は、全てのワードライン上で、例えば、＋１５Ｖまで減少させる。＋ＦＮトンネリングが発生し、プログラムしたセルが消去される。図８Ｃでは、対応するワードラインに適切な電位を印加し、他のワードラインに通過電圧を印加し、電流を介して読み取り可能にすることによってセルＡを読み出す。
【００１９】
図９Ａと９Ｂは、閾値電圧（Ｖ）と時間（秒、対数目盛）の関係を示すグラフである。図９Ａのグラフは、浮遊ゲートからの＋ＦＮトンネリングに対応した閾値電圧の低下を示している。ＧＣＲは０．３に固定し、底部酸化物層の厚さ（Ｏ１）は７ｎｍに設定し、トンネリング酸化物層の厚さ（Ｏ２）は１０ｎｍに設定する。制御ゲートには、三つの異なる電位を印加した。その結果は、中間の範囲の電圧を用いて、大きなメモリウィンドウが得られることを示している。図９Ｂのグラフは、制御ゲートからの−ＦＮトンネリングに対応した閾値電圧の増大を示している。シミュレーションは図９Ａのものと同じＧＣＲ、Ｏ１、およびＯ２パラメータを設定し、制御ゲートを介して同じ電位を印加している。
【００２０】
図１０は、結合率と技術ノードサイズ（ｎｍ）の関係を示す表およびグラフである。シミュレーションは、約２０ｎｍまでノードサイズを縮小して行った。αGはＧＣＲである。αBは、浮遊ゲートとチャネルの間の結合率である。αWL-WLは、同じワードライン上のセル間の干渉結合率である。αBL-BLは、同じビットライン上のセル間の干渉結合率である。表の左の欄の残りのプロセスパラメータは、図５と６で定義されラベル付けされている。
【００２１】
図１０のデータは、上記のゲート注入法を用いる浮遊ゲート素子が、約２０ｎｍ未満の技術ノードサイズまで縮小可能であることを示している。ゲート結合率は、約０．３に保持できる。さらに、隣接するセルの干渉結合率は０．１未満に制限され、セル機能の大部分の劣化を除去できる。
【００２２】
当業者には明らかなように、その包括的な発明の概念から逸脱することなく上記の実施例に変更を行うことができる。従って、この発明は開示した特定の実施例には限定されず、この発明の精神および範囲内の修正を含むものと理解される。
【図面の簡単な説明】
【００２３】
【図１】この発明の好ましい一実施例で使用するためのフラッシュメモリセルのチャネルの長手方向における一般的な断面図である。
【図２Ａ】この発明の好ましい一実施例によるｎおよびｐチャネルセルの両方において、−ＦＮトンネリングによる電子注入および電子放出を示す図である。
【図２Ｂ】この発明の好ましい一実施例によるｎおよびｐチャネルセルの両方において、−ＦＮトンネリングによる電子注入および電子放出を示す図である。
【図３Ａ】この発明の好ましい一実施例によるｎおよびｐチャネルセルの両方において、＋ＦＮトンネリングによる電子注入および電子放出を示す図である。
【図３Ｂ】この発明の好ましい一実施例によるｎおよびｐチャネルセルの両方において、＋ＦＮトンネリングによる電子注入および電子放出を示す図である。
【図４】この発明の好ましい一実施例で使用するための好ましいフラッシュメモリセルのチャネルの幅方向における断面図である。
【図５】この発明の好ましい一実施例に従って使用するためのＮＡＮＤアレイにおいて、二つのフラッシュメモリセルのチャネルの長さ方向を示す断面図である。
【図６】この発明の好ましい一実施例に従って使用するためのＮＡＮＤアレイにおいて、二つのフラッシュメモリセルのチャネルの幅方向を示す断面図である。
【図７Ａ】この発明の好ましい一実施例に従って使用するためのｎチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図７Ｂ】この発明の好ましい一実施例に従って使用するためのｎチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図７Ｃ】この発明の好ましい一実施例に従って使用するためのｎチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図８Ａ】この発明の好ましい一実施例に従って使用するためのｐチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図８Ｂ】この発明の好ましい一実施例に従って使用するためのｐチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図８Ｃ】この発明の好ましい一実施例に従って使用するためのｐチャネルＮＡＮＤアレイにおいて、セル上の動作を示す図である。
【図９Ａ】閾値電圧（Ｖ）と時間（秒、対数目盛）の関係を示すグラフである。
【図９Ｂ】閾値電圧（Ｖ）と時間（秒、対数目盛）の関係を示すグラフである。
【図１０】２０ｎｍ未満まで規模を縮小可能なことを示す異なるサイズの技術ノード用のデータを示す図である。
【符号の説明】
【００２４】
１０  制御ゲート
１２  ポリ間上部トンネリング誘電体
１４  電荷蓄積浮遊ゲート
１６  底部ゲート酸化物
１８  チャネル
２０ａ      ソース
２０ｂ      ソース
２２ａ      ドレイン
２２ｂ      ドレイン
２４  井戸
２４ａ      ｐ井戸
２４ｂ      n井戸
２６  接合部
２８  高密度プラズマ（ＨＤＰ）酸化物
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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