(57)【要約】      （修正有）【課題】ＤＡ変換動作に伴う電荷の充放電を少なくして、消費電力を低減したＤＡ変換器を提供する。【解決手段】それぞれ一方の端子が共通接続された４つのキャパシタＣ１〜Ｃ４が設けられている。これらのキャパシタＣ１〜Ｃ４は、それぞれＣ、Ｃ、２Ｃ、４Ｃの容量値を有している。選択回路ＳＥＬは、選択トランジスタＳＴ１〜ＳＴ６を備え、デジタル信号Ｄ０〜Ｄ２の各ビットの値に応じて、第１の基準電位Ｖ１か、第２の基準電位Ｖ２のいずれかを選択して出力する。転送トランジスタＴＴ１〜ＴＴ３は、スタートパルスＳＴＰに応じて、選択回路ＳＥＬの出力をそれぞれ対応するキャパシタＣ２〜Ｃ４の他方の端子に転送する。リセットトランジスタＲＴ１〜ＲＴ４はリセットパルスＲＳＴに応じて、キャパシタＣ１〜Ｃ４の一方の端子と他方の端子を短絡すると共に、それらの端子に第１の基準電位Ｖ１を印加する。【選択図】図１
2008091982.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号の各ビットに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、
デジタル信号の各ビットに応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する選択回路と、
リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、
前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とするＤＡ変換器。
【請求項２】
ｎビットのデジタル信号の中、上位ｍビットのデジタル信号に応じた（２ｍ＋１）個の基準電位を発生する基準電位発生回路と、
上位ビットｍのデジタル信号に応じて、（２ｍ＋１）個の基準電位の中から大小関係において隣接する第１の基準電位及び第２の基準電位を選択する第１の選択回路と、
デジタル信号の下位（ｎ−ｍ）ビットに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、
デジタル信号の下位（ｎ−ｍ）ビットに応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する第２の選択回路と、
リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、
前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とするＤＡ変換器。
【請求項３】
スタートパルスに応じて、前記選択回路の出力をキャパシタの他方の端子に印加する転送トランジスタを備えることを特徴とする請求項１又は請求項２に記載のＤＡ変換器。
【請求項４】
前記ＤＡ変換器を備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の液晶表示装置。
【請求項５】
前記ＤＡ変換器は、マトリクス状に画素が形成されたガラス基板上に低温ポリシリコン技術を用いて形成されたことを特徴とする請求項１乃至請求項４のいずれかに記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤＡ変換器及びＤＡ変換器を備えた液晶表示装置に関する。
【背景技術】
【０００２】
従来より、アクティブマトリクス型の液晶表示装置においては、映像ソースからの映像信号がデジタル信号である場合、これをＤＡ変換器によりＤＡ変換した後に画素に印加してデジタル信号のビット数に応じた多階調の表示を行っていた。
【０００３】
図４は、従来のＤＡ変換器を示す回路図である。このＤＡ変換器は３ビットのデジタル信号Ｄ０〜Ｄ２をアナログ信号に変換する回路である。それぞれ一方の端子が接地された４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が設けられている。これらのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれＣ、Ｃ、２Ｃ、４Ｃの容量値を有している。つまり、３つのキャパシタＣ２，Ｃ３，Ｃ４は、デジタル信号Ｄ０〜Ｄ２の各ビットに応じて重み付けがされている。選択回路ＳＥＬは、デジタル信号Ｄ０〜Ｄ２の各ビットに応じて、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかを選択して出力する回路である。
【０００４】
４つの転送トランジスタＴＴ１〜ＴＴ４は、転送パルスＴＰに応じて、選択回路ＳＥＬの出力をそれぞれ対応するキャパシタＣ２，Ｃ３，Ｃ４の他方の端子に転送すると共に、第１の基準電位Ｖ１をキャパシタＣ１の他方の端子に転送する。また、電荷パルスＣＰに応じて３つのキャパシタＣ２，Ｃ３，Ｃ４の他方の端子を短絡する電荷トランジスタＣＴ２〜ＣＴ４と、電荷パルスＣＰに応じて短絡された３つのキャパシタＣ２，Ｃ３，Ｃ４の他方の端子において共有化された電荷によって決まるアナログ信号を出力する出力トランジスタＣＴ１が設けられている。
【０００５】
図５は、このＤＡ変換器の動作タイミング図である。デジタル信号Ｄ０〜Ｄ２が確定すると、選択回路ＳＥＬによって、ビット毎に、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかが選択される。その後、転送パルスＴＰがＨレベルになると、４つの転送トランジスタＴＴ１〜ＴＴ４がオンして、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が充電される。その後、転送パルスＴＰがＬレベルに立ち下がり、電荷パルスＣＰがＨレベルに立ち上がると、電荷トランジスタＣＴ２〜ＣＴ４の他方の端子が短絡され、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４に蓄積された電荷が共有化され、それによってアナログ信号Ｖｏｕｔの電位が決定されるとともに、そのアナログ信号Ｖｏｕｔは出力トランジスタＣＴ１を通して出力される。
【０００６】
ここで、アナログ信号Ｖｏｕｔは、電荷保存則より以下の数１で表すことができる。
【数１】
2008091982.tif 000003
【０００７】
なお、この種のＤＡ変換器を用いた表示装置は特許文献１に記載されている。
【特許文献１】特開２００３−１２２３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上述のＤＡ変換器においては、デジタル信号Ｄ０〜Ｄ２が変わる毎に、それに対応する基準電位までキャパシタＣ２，Ｃ３，Ｃ４を充放電しなければならないので、消費電力が大きいという問題があった。
【課題を解決するための手段】
【０００９】
本発明のＤＡ変換器は上述の課題に鑑みてなされたものであり、デジタル信号の各ビットに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、デジタル信号の各ビットに応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する選択回路と、リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とする。
【００１０】
かかる構成によれば、キャパシタのカップリングによる電荷移動だけでＤＡ変換を行っているのでＤＡ変換動作に伴う電荷の充放電が少なくなり、消費電力を低減することができる。
【発明の効果】
【００１１】
本発明のＤＡ変換器によれば、ＤＡ変換動作に伴う電荷の充放電が少なくなり、消費電力を低減することができる。特に、液晶表示装置等の表示装置のデジタル映像信号のＤＡ変換に用いて好適である。
【発明を実施するための最良の形態】
【００１２】
以下で、本発明の実施の形態について図面を参照しながら説明する。
【００１３】
第１の実施の形態
図１は、第１の実施の形態による３ビットのＤＡ変換器の回路図である。それぞれ一方の端子が共通接続された４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が設けられている。これらのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれＣ、Ｃ、２Ｃ、４Ｃの容量値を有している。つまり、３つのキャパシタＣ２，Ｃ３，Ｃ４は、デジタル信号Ｄ０〜Ｄ２の各ビットに応じて重み付けがされている。
【００１４】
選択回路ＳＥＬは、６つの選択トランジスタＳＴ１〜ＳＴ６を備え、デジタル信号Ｄ０〜Ｄ２の各ビットに応じて、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかを選択して出力する回路である。
【００１５】
３つの転送トランジスタＴＴ１〜ＴＴ３は、スタートパルスＳＴＰに応じて、選択回路ＳＥＬの出力をそれぞれ対応するキャパシタＣ２，Ｃ３，Ｃ４の他方の端子に転送する。また、４つのリセットトランジスタＲＴ１〜ＲＴ４はリセットパルスＲＳＴに応じて、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の一方の端子と他方の端子を短絡すると共に、それらの一方の端子及び他方の端子に第１の基準電位Ｖ１を印加する。この例においては、選択回路ＳＥＬを構成する６つの選択トランジスタＳＴ１〜ＳＴ６、３つの転送トランジスタＴＴ１〜ＴＴ３、４つのリセットトランジスタＲＴ１〜ＲＴ４はいずれもＮチャネル型ＭＯＳトランジスタであるが、Ｐチャネル型ＭＯＳトランジスタでもよい。
【００１６】
図２は、このＤＡ変換器の動作タイミング図である。デジタル信号Ｄ０〜Ｄ２が確定すると、選択回路ＳＥＬによって、ビット毎に、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかが選択される。
【００１７】
その後、リセットパルスＲＳＴがＨレベルに立ち上がると、リセットトランジスタＲＴ１〜ＲＴ４がオンし、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の一方の端子と他方の端子を短絡すると共に、それらの一方の端子及び他方の端子に第１の基準電位Ｖ１を印加する。
その後、リセットパルスＲＳＴがＬレベルに立ち下がり、リセットトランジスタＲＴ１〜ＲＴ４がオフした後に、スタートパルスＳＴＰがＨレベルに立ち上がり、３つの転送トランジスタＴＴ１〜ＴＴ３がオンする。
【００１８】
すると、選択回路ＳＥＬの選択出力が転送トランジスタＴＴ１〜ＴＴ３を通して、それぞれ対応するキャパシタＣ２，Ｃ３，Ｃ４の他方の端子に印加される。これにより、共通接続されたキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の他方の端子の電位がキャパシタ・カップリングにより変動し、その共通接続端子からデジタル信号Ｄ０〜Ｄ２に応じたアナログ信号Ｖｏｕｔが得られる。このアナログ信号Ｖｏｕｔの出力信号は、数１で表される値と同じになる。
【００１９】
本発明によれば、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４のカップリングによる電荷移動だけでＤＡ変換を行っているのでＤＡ変換動作に伴う電荷の充放電が少なくなり、消費電力を従来例の回路に比して約５０％低減することができる。
【００２０】
一例として、Ｖ１＝４（Ｖ）、Ｖ２＝５（Ｖ）、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の容量値をそれぞれ０．５ｐＦ、０．５ｐＦ、１．０ｐＦ、２．０ｐＦとすると、アナログ信号Ｖｏｕｔ（Ｖ）は数２と、表１によって表される。
【数２】
2008091982.tif 000004
【表１】
2008091982.tif 000005
【００２１】
なお、本実施の形態においては、３ビットのＤＡ変換器を示したが、同様にして２ビットのＤＡ変換器、４ビット以上のＤＡ変換器を構成することができる。
【００２２】
ＤＡ変換器は、低温ポリシリコン技術を用いて、液晶ディスプレイ装置４０の駆動に必要な回路機能をガラス基板３０上に集積するシステム・オン・グラス（ＳＯＧ）により、マトリクス状に画素が形成された表示パネル２０と同じガラス基板３０上に形成してもよい。これにより、半導体部品点数の削減、組立の簡便化ができ、外部回路基板も縮小でき、全体として小型・軽量化を実現することができる。
【００２３】
第２の実施の形態
図３は、第２の実施の形態によるＤＡ変換器の回路図である。このＤＡ変換器は液晶表示装置の映像信号のＤＡ変換に用いられるものであり、６ビットのデジタル映像信号Ｄ０〜Ｄ５の上位３ビットＤ３〜Ｄ５を、ラダー抵抗を用いた第１のＤＡ変換器ＲＤＡＣによってＤＡ変換し、下位３ビットＤ０〜Ｄ２を、キャパシタ・カップリングを用いた第２のＤＡ変換器ＣＤＡＣ（第１の実施の形態のＤＡ変換器と同じ）によってＤＡ変換するものである。この場合、第１のＤＡ変換器の出力である、第１の基準電位Ｖ１、第２の基準電位Ｖ２が第２のＤＡ変換器ＣＤＡＣに入力される。
【００２４】
第１のＤＡ変換器ＲＤＡＣは、液晶表示装置のライン反転のために、正極用の第１のラダー抵抗ＲＡＤ１、負極用の第２のラダー抵抗ＲＡＤ２を備えており、これらは、それぞれ第１のスイッチＳＷ１、第２のスイッチＳＷ２によって切り換えることができる。
【００２５】
正極用の第１のラダー抵抗ＲＡＤ１は、９つの抵抗Ｒ０〜Ｒ９が電源電位Ｖｄｄと接地電位Ｖｓｓの間に直列に接続され、それらの９つの接続点から、９つの基準電位が取り出されている。負極用の第２のラダー抵抗ＲＡＤ２についても同様であるが、９つの基準電位が取り出しの順序が逆転されている。
【００２６】
選択回路ＳＥＬ１は、上位３ビットＤ３〜Ｄ５のデジタル信号に応じて、９つの基準電位の中から大小関係において隣接する２つの基準電位を選択して、これらを第１の基準電位Ｖ１、第２の基準電位Ｖ２として、第２のＤＡ変換器ＣＤＡＣに出力する。選択回路ＳＥＬ１は４８個の選択トランジスタを備えているが、この例ではいずれもＮチャネル型ＭＯＳトランジスタである。そして、第２のＤＡ変換器ＣＤＡＣにおいて、下位３ビットＤ０〜Ｄ２のＤＡ変換が行われ、アナログ信号Ｖｏｕｔが出力される。アナログ信号Ｖｏｕｔはオペアンプ１０を通して表示パネル２０の画素に印加される。
【００２７】
このＤＡ変換器によれば、デジタル映像信号Ｄ０〜Ｄ５の全６ビットを、ラダー抵抗を用いた第１のＤＡ変換器ＲＤＡＣによってＤＡ変換する場合に比べて、素子数を大幅に少なくするとことができる。また、第２のＤＡ変換器ＣＤＡＣにおいては、第１の実施の形態と同様に、消費電力を低減することができる。
【００２８】
なお、この実施の形態においては、６ビットのデジタル映像信号Ｄ０〜Ｄ５の上位３ビットＤ３〜Ｄ５を、ラダー抵抗を用いた第１のＤＡ変換器ＲＤＡＣによってＤＡ変換し、下位３ビットＤ０〜Ｄ２を、キャパシタ・カップリングを用いた第２のＤＡ変換器ＣＤＡＣによってＤＡ変換しているが、これに限らず、例えばデジタル映像信号Ｄ０〜Ｄ５の上位２ビットＤ４〜Ｄ５を、ラダー抵抗を用いた第１のＤＡ変換器ＲＤＡＣによってＤＡ変換し、下位４ビットＤ０〜Ｄ３を、キャパシタ・カップリングを用いた第２のＤＡ変換器ＣＤＡＣによってＤＡ変換してもよい。また、デジタル映像信号Ｄ０〜Ｄ５のビット数を適宜増減して、それに対応したＤＡ変換器を構成してもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の第１の実施の形態によるＤＡ変換器を示す回路図である。
【図２】本発明の第１の実施の形態によるＤＡ変換器の動作タイミング図である。
【図３】本発明の第２の実施の形態によるＤＡ変換器を示す回路図である。
【図４】従来のＤＡ変換器を示す回路図である。
【図５】従来のＤＡ変換器の動作タイミング図である。
【符号の説明】
【００３０】
Ｃ１，Ｃ２，Ｃ３，Ｃ４    キャパシタ
ＴＴ１，ＴＴ２，ＴＴ３    転送トランジスタ
ＲＴ１，ＲＴ２，ＲＴ３，ＲＴ４    リセットトランジスタ
ＳＥＬ  選択回路
ＳＴ１〜ＳＴ６  選択トランジスタ
ＲＤＡＣ  第１のＤＡ変換器    ＣＤＡＣ  第２のＤＡ変換器
ＲＡＤ１  第１のラダー抵抗    ＲＡＤ２  第２のラダー抵抗
ＳＷ１  第１のスイッチ    ＳＷ２  第２のスイッチ
【図１】
2008091982.tif 000006
【図２】
2008091982.tif 000007
【図３】
2008091982.tif 000008
【図４】
2008091982.tif 000009
【図５】
2008091982.tif 000010
【手続補正書】
【提出日】平成19年12月21日(2007.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
デジタル信号の各ビットの重みに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、
デジタル信号の各ビットの値に応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する選択回路と、
リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、
前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とするＤＡ変換器。
【請求項２】
ｎビットのデジタル信号の中、上位ｍビットのデジタル信号に応じた（２ｍ＋１）個の基準電位を発生する基準電位発生回路と、
上位ビットｍのデジタル信号の値に応じて、（２ｍ＋１）個の基準電位の中から大小関係において隣接する第１の基準電位及び第２の基準電位を選択する第１の選択回路と、
デジタル信号の下位（ｎ−ｍ）ビットの重みに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、
デジタル信号の下位（ｎ−ｍ）ビットの値に応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する第２の選択回路と、
リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、
前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とするＤＡ変換器。
【請求項３】
スタートパルスに応じて、前記選択回路の出力をキャパシタの他方の端子に印加する転送トランジスタを備えることを特徴とする請求項１又は請求項２に記載のＤＡ変換器。
【請求項４】
前記ＤＡ変換器を備えたことを特徴とする請求項１乃至請求項３のいずれかに記載の液晶表示装置。
【請求項５】
前記ＤＡ変換器は、マトリクス状に画素が形成されたガラス基板上に低温ポリシリコン技術を用いて形成されたことを特徴とする請求項１乃至請求項４のいずれかに記載の液晶表示装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
図４は、従来のＤＡ変換器を示す回路図である。このＤＡ変換器は３ビットのデジタル信号Ｄ０〜Ｄ２をアナログ信号に変換する回路である。それぞれ一方の端子が接地された４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が設けられている。これらのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれＣ、Ｃ、２Ｃ、４Ｃの容量値を有している。つまり、３つのキャパシタＣ２，Ｃ３，Ｃ４は、デジタル信号Ｄ０〜Ｄ２の各ビットの重みに応じて重み付けがされている。選択回路ＳＥＬは、デジタル信号Ｄ０〜Ｄ２の各ビットの値に応じて、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかを選択して出力する回路である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
４つの転送トランジスタＴＴ１〜ＴＴ４は、転送パルスＴＰに応じて、選択回路ＳＥＬの出力をそれぞれ対応するキャパシタＣ２，Ｃ３，Ｃ４の他方の端子に転送すると共に、第１の基準電位Ｖ１をキャパシタＣ１の他方の端子に転送する。また、電荷パルスＣＰに応じて４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の他方の端子を短絡する電荷トランジスタＣＴ２〜ＣＴ４と、電荷パルスＣＰに応じて短絡された４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の他方の端子において共有化された電荷によって決まるアナログ信号を出力する出力トランジスタＣＴ１が設けられている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
図５は、このＤＡ変換器の動作タイミング図である。デジタル信号Ｄ０〜Ｄ２が確定すると、選択回路ＳＥＬによって、ビット毎に、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかが選択される。その後、転送パルスＴＰがＨレベルになると、４つの転送トランジスタＴＴ１〜ＴＴ４がオンして、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が充電される。その後、転送パルスＴＰがＬレベルに立ち下がり、電荷パルスＣＰがＨレベルに立ち上がると、電荷トランジスタＣＴ２〜ＣＴ４によってキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の他方の端子が短絡され、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４に蓄積された電荷が共有化され、それによってアナログ信号Ｖｏｕｔの電位が決定されるとともに、そのアナログ信号Ｖｏｕｔは出力トランジスタＣＴ１を通して出力される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明のＤＡ変換器は上述の課題に鑑みてなされたものであり、デジタル信号の各ビットの重みに対応して容量値の重み付けがなされ、一方の端子が共通接続された複数のキャパシタと、デジタル信号の各ビットの値に応じて、第１の基準電位か、第２の基準電位のいずれかを選択して、対応するキャパシタの他方の端子に印加する選択回路と、リセット信号に応じて、キャパシタの一方と他方の両端子に第１の基準電位を印加するリセット回路と、を備え、前記リセット回路により、前記キャパシタの両端子に第１の基準電位を印加した後に、前記選択回路の出力を対応するキャパシタの他方の端子に印加することにより、共通接続されたキャパシタの一方の端子からアナログ信号を得ることを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
第１の実施形態
図１は、第１の実施の形態による３ビットのＤＡ変換器の回路図である。それぞれ一方の端子が共通接続された４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４が設けられている。これらのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４は、それぞれＣ、Ｃ、２Ｃ、４Ｃの容量値を有している。つまり、３つのキャパシタＣ２，Ｃ３，Ｃ４は、デジタル信号Ｄ０〜Ｄ２の各ビットの重みに応じて重み付けがされている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
選択回路ＳＥＬは、６つの選択トランジスタＳＴ１〜ＳＴ６を備え、デジタル信号Ｄ０〜Ｄ２の各ビットの値に応じて、第１の基準電位Ｖ１か、第２の基準電位Ｖ２（Ｖ２＞Ｖ１）のいずれかを選択して出力する回路である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
すると、選択回路ＳＥＬの選択出力が転送トランジスタＴＴ１〜ＴＴ３を通して、それぞれ対応するキャパシタＣ２，Ｃ３，Ｃ４の他方の端子に印加される。これにより、共通接続されたキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４の一方の端子の電位がキャパシタ・カップリングにより変動し、その共通接続端子からデジタル信号Ｄ０〜Ｄ２に応じたアナログ信号Ｖｏｕｔが得られる。このアナログ信号Ｖｏｕｔの出力信号は、数１で表される値と同じになる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
第２の実施形態
図３は、第２の実施の形態によるＤＡ変換器の回路図である。このＤＡ変換器は液晶表示装置の映像信号のＤＡ変換に用いられるものであり、６ビットのデジタル映像信号Ｄ０〜Ｄ５の上位３ビットＤ３〜Ｄ５を、ラダー抵抗を用いた第１のＤＡ変換器ＲＤＡＣによってＤＡ変換し、下位３ビットＤ０〜Ｄ２を、キャパシタ・カップリングを用いた第２のＤＡ変換器ＣＤＡＣ（第１の実施の形態のＤＡ変換器と同じ）によってＤＡ変換するものである。この場合、第１のＤＡ変換器ＲＤＡＣの出力である、第１の基準電位Ｖ１、第２の基準電位Ｖ２が第２のＤＡ変換器ＣＤＡＣに入力される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
正極用の第１のラダー抵抗ＲＡＤ１は、１０個の抵抗Ｒ０〜Ｒ９が電源電位Ｖｄｄと接地電位Ｖｓｓの間に直列に接続され、それらの９つの接続点から、９つの基準電位が取り出されている。負極用の第２のラダー抵抗ＲＡＤ２についても同様であるが、９つの基準電位が取り出しの順序が逆転されている。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
選択回路ＳＥＬ１は、上位３ビットＤ３〜Ｄ５のデジタル信号の値に応じて、９つの基準電位の中から大小関係において隣接する２つの基準電位を選択して、これらを第１の基準電位Ｖ１、第２の基準電位Ｖ２として、第２のＤＡ変換器ＣＤＡＣに出力する。選択回路ＳＥＬ１は４８個の選択トランジスタを備えているが、この例ではいずれもＮチャネル型ＭＯＳトランジスタである。そして、第２のＤＡ変換器ＣＤＡＣにおいて、下位３ビットＤ０〜Ｄ２のＤＡ変換が行われ、アナログ信号Ｖｏｕｔが出力される。アナログ信号Ｖｏｕｔはオペアンプ１０を通して表示パネル２０の画素に印加される。