(57)【要約】【課題】  貫通ビアを埋め込む連結プラグでチップ間の連結を成しながら、熱サイクルテストで発生するストレス緩和を可能とするとともに、接合部位でのクラックおよび切断発生を防止する。【解決手段】  積層パッケージは、回路パターンを備えた基板と、前記基板上に積層され、多数の貫通ビア連結プラグおよび各貫通ビア連結プラグを囲む保護リングを備え、前記貫通ビア連結プラグ間連結が成された少なくとも二つ以上の半導体チップと、前記積層された半導体チップを含んだ基板上面を封止する封止材と、前記基板の下面に付着されたはんだボールと、を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
回路パターンを備えた基板と、
前記基板上に積層され、多数の貫通ビア連結プラグおよび各貫通ビア連結プラグを囲む保護リングを備え、前記貫通ビア連結プラグ間連結が成された少なくとも二つ以上の半導体チップと、
前記積層された半導体チップを含んだ基板上面を封止する封止材と、および
前記基板の下面に付着されたはんだボールと、
を含むことを特徴とする積層パッケージ。
【請求項２】
前記貫通ビア連結プラグは、半導体チップの裏面から突出されたことを特徴とする請求項１に記載の積層パッケージ。
【請求項３】
前記貫通ビア連結プラグは、チップを貫通する貫通ホールに埋め込まれた金属膜で構成されることを特徴とする請求項１に記載の積層パッケージ。
【請求項４】
前記保護リングは、前記貫通ビア連結プラグと離間されるように備えたことを特徴とする請求項１に記載の積層パッケージ。
【請求項５】
前記保護リングは、チップを貫通する四角形の枠の形状のホールと、および前記ホール内に埋め込まれた絶縁膜で構成されることを特徴とする請求項１に記載の積層パッケージ。
【請求項６】
貫通ビア連結パターン形成領域を有する半導体チップで構成されたウェハを備えるステップと、
前記半導体チップに貫通ビア連結パターン形成領域を囲む第１溝を形成するステップと、
前記第１溝内に絶縁膜を埋め込むステップと、
前記絶縁膜が埋め込まれた第１溝内側の半導体チップの貫通ビア連結パターン形成領域に第２溝を形成するステップと、
前記第２溝内に金属膜を埋め込むステップと、
前記第１溝内に埋め込まれた絶縁膜と第２溝内に埋め込まれた金属膜が露出されるように半導体チップをバックグラインディングして貫通ビア連結プラグおよびこれを囲む保護リングを形成するステップと、
前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された半導体チップが得られるようにウェハをソーイングするステップと、
前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された少なくとも二つ以上の半導体チップを回路パターンを備えた基板上に前記貫通ビア連結プラグが相互連結されるように積層するステップと、
前記積層された半導体チップを含んだ基板上面を封止材で封止するステップと、および
前記基板下面にはんだボールを付着するステップと、
を含むことを特徴とする積層パッケージの製造方法。
【請求項７】
前記半導体チップをバックグラインディングして貫通ビア連結プラグおよびこれを囲む保護リングを形成するステップの後であって、前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された半導体を積層するステップの前に、
前記貫通ビア連結プラグが突出されるように前記バックグラインディングされた半導体チップの裏面をエッチングするステップをさらに含むことを特徴とする請求項６に記載の積層パッケージの製造方法。
【請求項８】
前記第１溝は前記貫通ビア連結プラグ形成領域を囲む四角形の枠の形状に形成することを特徴とする請求項６に記載の積層パッケージの製造方法。
【請求項９】
前記第１溝内に絶縁膜を埋め込ませるステップは、
前記第１溝を埋め込むように半導体チップ上に絶縁膜を蒸着するステップと、および前記第１溝を除いた半導体チップ表面に蒸着された絶縁膜部分を除去するステップと、で構成されたことを特徴とする請求項６に記載の積層パッケージの製造方法。
【請求項１０】
前記第２溝は前記絶縁膜が埋め込まれた第１溝と離間されるように形成することを特徴とする請求項６に記載の積層パッケージの製造方法。
【請求項１１】
前記第２溝内に金属膜を埋め込むステップは、
前記第２溝の表面を含んだ半導体チップ上にシード金属膜を蒸着するステップと、前記シード金属膜上に電解メッキ工程を通じて第２溝を埋め込むように金属膜を蒸着するステップと、前記第２溝を除いた半導体チップ表面に蒸着された金属膜およびシード金属膜を除去するステップと、で構成されることを特徴とする請求項６に記載の積層パッケージの製造方法。
【請求項１２】
前記第１溝および第２溝は感光膜パターンをエッチングマスクとして利用したエッチング工程で形成するのを特徴とする請求項６に記載の積層パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層パッケージに関するもので、より詳しくは、貫通ビア連結プラグを利用し具現した積層パッケージおよびその製造方法に関するものである。
【背景技術】
【０００２】
半導体産業で集積回路に対するパッケージング技術は小型化に対する要求および実装信頼性を満足させるために持続的に発展してきた。最近になっては電気・電子製品の小型化と共に高性能化が要求されるにつれ、チップ積層に対する多様な技術が開発されている。
【０００３】
半導体産業でいう「積層」とは少なくとも二つ以上の半導体チップ、または、半導体パッケージを垂直に積み上げることをいう。このような積層技術によると、メモリ素子の場合は半導体集積工程で具現可能なメモリ容量より２倍以上のメモリ容量を有するようにできる。また、積層パッケージはメモリ容量増大はもちろん実装密度および実装面積使用の効率性側面で利点を有する。このため、積層パッケージに対する研究および開発が加速化されているのが事実である。
【０００４】
積層パッケージの一つとして、最近、チップ内に貫通ビア連結プラグを形成し、上部チップと下部チップとの間に物理的および電気的な連結を成すようにした積層パッケージ構造が提案された。このような貫通ビア連結プラグを利用した積層パッケージの製作過程は次の通りである。
【０００５】
ウェハレベルでエッチング工程を経て各チップの望む部位にホールを形成する。前記ホールの表面に酸化膜を形成した後、ホール内に金属材質の連結プラグを形成する。前記金属材質の連結プラグは電解メッキを利用して形成する。すなわち、前記酸化膜上にＣＶＤ（Chemical Vapor Deposition）またはＰＶＤ（Physical Vapor Deposition）方式によって導伝性金属からなるシード金属を蒸着し、電解メッキ工程を進行して金属膜でホールを埋め込む。その後、ウェハの回路が形成されない面である裏面側の連結プラグを突出させるために前記ウェハをバックグラインディングする。
【０００６】
前記のような過程を通したウェハをソーイングし個別チップに分離させる。回路パターンを備えた基板上に前記分離されたチップを連結プラグを利用して少なくとも二つ以上積層する。このように積層が完了されたら、積層されたチップを含んだ基板上部面を成形し、基板下面にはんだボールを搭載して積層パッケージを完成する。
【０００７】
しかし、前述した従来の積層パッケージは、チップ間貫通ビアを通じた連結プラグで相互連結を成す場合、熱サイクル信頼性テストの際、連結プラグ間接合部位で熱膨張および収縮によるクラックおよび切断が発生しやすくなり、接合信頼性が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、貫通ビアを埋め込む連結プラグによってチップを連結し、熱サイクルテストでストレス緩和が可能になるようにし、チップ間の接合部位でのクラックおよび切断の発生を防止できる積層パッケージ、およびその製造方法を提供することである。
【０００９】
また本発明の目的は、チップ間接合部位でのクラックおよび切断を防止することによって、はんだ接合部の信頼性を向上させる積層パッケージ、およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態において、積層パッケージは、回路パターンを備えた基板と、前記基板上に積層され、多数の貫通ビア連結プラグおよび各貫通ビア連結プラグを囲む保護リングを備え、前記貫通ビア連結プラグ間連結が成された少なくとも二つ以上の半導体チップと、前記積層された半導体チップを含んだ基板上面を封止する封止材と、および前記基板の下面に付着されたはんだボールと、を含む。
【００１１】
前記貫通ビア連結プラグは、半導体チップの裏面から突出される。
前記貫通ビア連結プラグは、チップを貫通する貫通ホールに埋め込まれた金属膜で構成される。
【００１２】
前記保護リングは、前記貫通ビア連結プラグと離間されるように備えられる。
前記保護リングは、チップを貫通する四角形の枠の形状のホール内に埋め込まれた絶縁膜で構成される。
【００１３】
他の実施形態において、積層パッケージの製造方法は、貫通ビア連結パターン形成領域を有する半導体チップで構成されたウェハを備えるステップと、前記半導体チップに貫通ビア連結パターン形成領域を囲む第１溝を形成するステップと、前記第１溝内に絶縁膜を埋め込ませるステップと、前記絶縁膜が埋め込まれた第１溝内側の半導体チップの貫通ビア連結パターン形成領域に第２溝を形成するステップと、前記第２溝内に金属膜を埋め込むステップと、前記第１溝内に埋め込まれた絶縁膜と第２溝内に埋め込まれた金属膜が露出されるように半導体チップの裏面をバックグラインディングして貫通ビア連結プラグおよびこれを囲む保護リングを形成するステップと、前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された半導体チップが得られるようにウェハをソーイングするステップと、前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された少なくとも二つ以上の半導体チップを回路パターンを備えた基板上に前記貫通ビア連結プラグが相互連結されるように積層するステップと、前記積層された半導体チップを含んだ基板上面を封止材で封止するステップと、および前記基板下面にはんだボールを付着するステップと、を含む。
【００１４】
前記積層パッケージの製造方法は、前記半導体チップの裏面をバックグラインディングして貫通ビア連結プラグおよびこれを囲む保護リングを形成するステップの後であって、前記貫通ビア連結プラグおよびこれを囲む保護リングが形成された半導体を積層するステップの前に、前記貫通ビア連結プラグが突出されるように前記バックグラインディングされた半導体チップの裏面をエッチングするステップをさらに含むことを特徴とする。
【００１５】
前記第１溝は前記貫通ビア連結プラグ形成領域を囲む四角形の枠の形状で形成する。
前記第１溝内に絶縁膜を埋め込ませるステップは、前記第１溝を埋め込むように半導体チップ上に絶縁膜を蒸着するステップと、および前記第１溝を除いた半導体チップ表面に蒸着された絶縁膜部分を除去するステップと、で構成される。
【００１６】
前記第２溝は前記絶縁膜が埋め込まれた第１溝と離間されるように形成する。
前記第２溝内に金属膜を埋め込むステップは、前記第２溝の表面を含んだ半導体チップ上にシード金属膜を蒸着するステップと、前記シード金属膜上に電解メッキ工程を通じて第２溝を埋め込むように金属膜を蒸着するステップと、および前記第２溝を除いた半導体チップの表面に蒸着された金属膜およびシード金属膜を除去するステップと、で構成される。
【００１７】
前記第１溝と前記第２溝は感光膜パターンをエッチングマスクとして利用したエッチング工程で形成する。
【発明の効果】
【００１８】
本発明によれば、２以上の半導体チップを積層することにおいて、貫通ビア連結プラグを利用して半導体チップ間連結がなされるようにし、前記貫通ビア連結プラグを囲む形態の保護リングを設置することによって、熱サイクルテストの際、前記貫通ビア連結プラグに伝達されるストレスを緩和または遮断できる。よって、本発明は半導体チップ間物理的および電気的連結を容易にしながら接合部の信頼性を確保できるので、結果的に、積層パッケージの信頼性が向上できる。
【００１９】
また、貫通ビア連結プラグを形成することにおいて、従来では貫通ホールの側壁に電気的な絶縁のための酸化膜を形成したが、本発明では保護リングが電気的な絶縁の役割をするので前記酸化膜の形成が必要ではなく、よって、本発明は前記酸化膜形成によって発生される色々な問題を根本的に解決できる。
【００２０】
本発明は、積層パッケージを構成することにおいてチップ間の積層を貫通ビア連結プラグを利用して達成し、かつ、前記貫通ビア連結プラグの周囲には、ストレスの緩和および電気的絶縁の役割をする保護リングが備えられる。
【００２１】
このようにすると、製造完了された積層パッケージで前記保護リングが貫通ビア連結パターンとチップ内部間を電気的に絶縁させるのはもちろん信頼性テスト、つまり、熱サイクルテストの際、前記保護リングが、貫通ビア連結プラグに集中するストレスを緩和させる役割をするので、前記貫通ビア連結プラグへのストレス集中ならびにそれによる貫通ビア連結プラグ間接合部位でのクラックおよび切断発生を防止することができる。
【発明を実施するための最良の形態】
【００２２】
図１は本発明の実施形態による積層パッケージを図示した断面図である。基板１１０上に多数の貫通ビア連結プラグ１３０を備えた半導体チップ１２０が少なくとも二つ以上積層されている。前記基板１１０は回路パターンを備え、上面には多数の電極端子が、そして、下面には多数のはんだボールランドが配列される。本実施形態で、半導体チップ１２０は二つが積層されたが、必要によってより多くのものが積層できる。
【００２３】
前記積層された半導体チップ１２０は、貫通ビア連結プラグ１３０によって相互に物理的および電気的な連結が成される。前記貫通ビア連結プラグ１３０は再配線等を通じて半導体チップ１２０のパッドと電気的に連結されたもので、半導体チップ１２０を貫通する貫通ホール１３２に埋め込まれた金属膜１３６で構成される。
【００２４】
前記貫通ビア連結プラグ１３０は半導体チップ１２０の下面１２６に配置された部分が前記半導体チップ１２０の下面から突出する。
【００２５】
前記貫通ビア連結プラグ１３０を囲む形態で保護リング１４０が設置されている。前記保護リング１４０は貫通ビア連結プラグ１３０および半導体チップ１２０の内部の電気的絶縁を達成するだけではなく、貫通ビア連結プラグ１３０に伝達される機械的ストレスを緩和する役割を果たす。平面上から見ると、四角形の枠の形状を有し、前記貫通ビア連結プラグ１３０と離間されるように備えられる。このような保護リング１４０は半導体チップ１２０を貫通し、四角形の枠の断面形状を有するホール１４２内に埋め込まれた絶縁膜１４４で構成される。
【００２６】
前記半導体チップ１２０を保護するために、積層された半導体チップ１２０を含んだ基板１１０上面が、ＥＭＣ(Epoxy Molding Compound)のような封止材１５０で封止されている。前記基板１１０の下面には、より詳細には、基板下面に備えられたはんだボールランド（図示されていない）には、外部回路への実装手段であるはんだボール１６０が付着されている。
【００２７】
前記のような構造を有する本発明による積層パッケージは、貫通ビア連結プラグ１３０の周囲に保護リングが設置されているので、この保護リングによって貫通ビア連結プラグ間接合部位にストレスが集中するのを緩和または遮断でき、そのため、ストレスによる接合部位でのクラックおよび切断発生が防止でき、結果的には、積層パッケージの信頼性が向上できる。
【００２８】
また、従来の貫通ビア連結プラグは貫通ホールの側壁に電気的絶縁のための酸化膜が形成されるが、本発明では保護リングが電気的絶縁の役割をするので、前記酸化膜の形成が必要ではなく、よって、本発明は前記酸化膜形成により発生できる色々な問題が根本的に解決できる。
【００２９】
図２Ａ〜図２Ｈは本発明の実施形態による積層パッケージの製造方法を説明するために貫通ビア連結プラグ形成部を図示した平面図および断面図である。
【００３０】
図２Ａ（ａ）および図２Ａ（ｂ）は、いくつかの半導体チップ１２０から構成される半導体ウェハの一部を示した図である。各々の半導体チップ１２０は多数の貫通ビア連結パターン形成領域を有する。各半導体チップ１２０上に感光膜塗布・露光および現像の過程を順次進行することによって前記貫通ビア連結プラグ形成領域を囲む四角形の枠形状の開口部１７２を有する第１感光膜パターン１７０を形成する。
【００３１】
図２Ｂ（ａ）および図２Ｂ（ｂ）を参照すると、第１感光膜パターン１７０をエッチングマスクとして利用し露出されたチップの部分をエッチングし第１溝１２２を形成する。前記第１溝１２２は第１感光膜パターン１７０の開口部１７２と同じように貫通ビア連結プラグ形成領域を囲む四角形の枠形状で形成される。
【００３２】
図２Ｃ（ａ）および図２Ｃ（ｂ）を参照すると、第１感光膜パターンを除去する。次いで、前記第１溝１２２を埋め込むように半導体チップ１２０上に絶縁膜１４４を蒸着した後、前記第１溝１２２を除いた半導体チップ１２０表面に蒸着された絶縁膜部分を除去する。
【００３３】
図２Ｄ（ａ）および図２Ｄ（ｂ）を参照すると、絶縁膜１４４を含んで半導体チップ１２０上に感光膜の塗布・露光および現像を順次進行し、貫通ビア連結プラグ形成領域を露出させる第２感光膜パターン１７４を形成する。前記第２感光膜パターン１７４をエッチングマスクとして利用し、露出された半導体チップ１２０の貫通ビア連結プラグ形成領域をエッチングして第２溝１２４を形成する。前記第２溝１２４は、絶縁膜１４４が埋め込まれた第１溝１２２と離間して前記第１溝１２２の内側に配置されるように形成する。
【００３４】
図２Ｅ（ａ）および図２Ｅ（ｂ）を参照すると、第２感光膜パターン１７４を除去する。第２溝１２４の表面を含んだ半導体チップ１２０上に薄膜のシード金属膜１３４を蒸着する。その後、前記第２溝１２４を埋め込むように電解メッキ工程を進行して前記シード金属膜１３４上に金属膜１３６を蒸着する。
【００３５】
図２Ｆ（ａ）および図２Ｆ（ｂ）を参照すると、エッチバックまたはＣＭＰ(Chemical Mechanical Polishing)工程を通して、第２溝１２４以外は、半導体チップ１２０上に蒸着された金属膜１３６とシード金属膜１３４とを除去する。
【００３６】
図２Ｇ（ａ）および図２Ｇ（ｂ）を参照すると、第１溝内に埋め込まれた絶縁膜１４４および第２溝内に埋め込まれた金属膜１３６が露出されるように半導体チップ１２０の裏面をバックグラインディングし、これを通じて、貫通ホール１３２内に金属膜１３６が埋め込まれて構成された貫通ビア連結プラグ１３０と前記貫通ビア連結プラグを囲む四角形の枠形状を有するホール１４２と前記ホール１４２内に絶縁膜１４４が埋め込まれて構成された保護リング１４０を形成する。半導体チップ１２０の下面に位置した貫通ビア連結プラグ部分が前記半導体チップ１２０の下面から突出されるように半導体チップ１２０の下面を湿式エッチングまたはプラズマエッチングする。
【００３７】
図２Ｈを参照すると、前記貫通ビア連結プラグ１３０およびこれを囲む保護リング１４０が形成された半導体チップ１２０を有するウェハをソーイングして個々の半導体チップに分離させる。その後、分離された半導体チップ１２０を基板１１０上に少なくとも二つ以上、例えば、二つを積層する。前記基板１１０は、図示はしていないが、回路パターンを備え、上面には電極端子が配列され、下面にははんだボールランドが配列される。前記半導体チップ１２０の積層は、突出された貫通ビア連結プラグ１３０を利用して物理的および電気的に連結させ達成される。
【００３８】
前記半導体チップ１２０を保護するために、積層された半導体チップ１２０および基板１１０の上面を封止材１５０で封止する。その後、前記基板１１０下面のはんだボールランドに外部回路への実装手段としてはんだボール１６０を付着し、このようにして、本発明による積層パッケージの製造を完成する。
【００３９】
一方、前述した本発明の積層パッケージの製造方法において、ウェハをソーイングするまでの製造過程は該当ウェハをサポーターに付着させたままで実施する。
【００４０】
以上、ここでは本発明を特定の実施形態に関連して図示し説明したが、本発明がそれに限定されるのではなく、以下の特許請求の範囲は本発明の精神と分野を離脱しない限度内で、本発明が多様に改造および変更されることができるのを当業界で通常の知識を有した者なら容易に分かる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による積層パッケージを図示した断面図である。
【図２Ａ】図２Ａ（ａ）および図２Ａ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｂ】図２Ｂ（ａ）および図２Ｂ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｃ】図２Ｃ（ａ）および図２Ｃ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｄ】図２Ｄ（ａ）および図２Ｄ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｅ】図２Ｅ（ａ）および図２Ｅ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｆ】図２Ｆ（ａ）および図２Ｆ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｇ】図２Ｇ（ａ）および図２Ｇ（ｂ）は本発明の実施形態による積層パッケージの製造方法を説明するための平面図および断面図である。
【図２Ｈ】本発明の実施形態による積層パッケージの製造方法を説明するための断面図である。
【符号の説明】
【００４２】
１１０    基板
１２０    半導体チップ
１２２    第１溝
１２４    第２溝
１３０    貫通ビア連結プラグ
１３２    貫通ホール
１３４    シード金属膜
１３６    金属膜
【図１】
2008091852.tif 000003
【図２Ａ】
2008091852.tif 000004
【図２Ｂ】
2008091852.tif 000005
【図２Ｃ】
2008091852.tif 000006
【図２Ｄ】
2008091852.tif 000007
【図２Ｅ】
2008091852.tif 000008
【図２Ｆ】
2008091852.tif 000009
【図２Ｇ】
2008091852.tif 000010
【図２Ｈ】
2008091852.tif 000011