(57)【要約】【課題】回路素子に高電圧を印加したときに、基板と素子領域を構成するシリコン層との間でコンデンサ誘電体の作用をする埋め込み酸化シリコン２の上面に電荷が蓄えられるのを抑制して、素子のオン抵抗を減少させると共に、素子部で発生した熱を効率よく放出することができる半導体デバイスを得る。【解決手段】高電圧を取り扱う高電位部１０６と、低電圧を取り扱う低電位部１０５とを同一ＳＯＩ基板上に形成した半導体デバイスにおいて、高電位部１０６をＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とから構成し、ＳＯＩ基板を構成する半導体基板の、高電位部１０６下側に位置する部分を、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の下面に、金属層１７、第１の酸化シリコン層１９ａ、低誘電体層１８、および第２の酸化シリコン層１９ｂを順次積層してなる構造とした。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板と、該基板上に形成された第１の絶縁層と、該第１の絶縁層上に形成された半導体層とを備えた半導体装置であって、                     
該基板は、
第１導電型半導体あるいは第２導電型半導体からなる第１の基板領域と、
該第１の基板領域に隣接して位置し、第１の導電体層と第２の絶縁層とを、該第１の導電体層が該第１の絶縁層と該第２の絶縁層との間に位置するよう積層した第２の基板領域とを有する、半導体装置。
【請求項２】
前記第２の絶縁層を構成する絶縁材料の誘電率が、前記第１の絶縁層を構成する絶縁材料の誘電率より低い、請求項１に記載の半導体装置。
【請求項３】
前記第１の絶縁層は酸化シリコンにより形成されており、前記第２の絶縁層は、該酸化シリコンより誘電率の低い低誘電率絶縁体により形成されている、請求項２に記載の半導体装置。
【請求項４】
前記第２の絶縁層は、フッ素添加された酸化シリコンにより形成されている、請求項３に記載の半導体装置。
【請求項５】
前記第２の絶縁層は、炭素添加された酸化シリコンにより形成されている、請求項３に記載の半導体装置。
【請求項６】
前記第１の導電体層は、１０６／Ω・ｍ以上の電気伝導率を有する第１の導電体により形成されている、請求項１ないし請求項５のいずれかに記載の半導体装置。
【請求項７】
前記第１の導電体層は、１７０Ｗ／（ｍ・ｋ）以上の熱伝導率を有する第１の熱伝導体により形成されている、請求項１ないし請求項５のいずれかに記載の半導体装置。
【請求項８】
前記第１の導電体層は、銅により形成されている、請求項６または請求項７に記載の半導体装置。
【請求項９】
前記第１の導電体層は、銀により形成されている、請求項６または請求項７に記載の半導体装置。
【請求項１０】
前記基板は、その裏面上に形成された第２の導電体層を有し、
該第２の導電体層は、１０６／Ω・ｍ以上の電気伝導率を有する第２の導電体により形成されている、請求項１ないし請求項９のいずれかに記載の半導体装置。
【請求項１１】
前記基板は、その裏面上に形成された第２の導電体層を有し、
該第２の導電体層は、１７０Ｗ／（ｍ・ｋ）以上の熱伝導率を有する第２の熱伝導体により形成されている、請求項１ないし請求項９のいずれかに記載の半導体装置。
【請求項１２】
前記第２の導電体層は、銅により形成されている、請求項１０または請求項１１に記載の半導体装置。
【請求項１３】
前記第２の導電体層は、銀により形成されている、請求項１０または請求項１１に記載の半導体装置。
【請求項１４】
前記半導体層は、該半導体層内に形成された絶縁領域により電気的に分離され、かつ回路素子が形成された複数の素子領域を有し、
低電圧が印加される素子領域を含む低電位部は、前記第１の基板領域上に位置し、
高電圧が印加される素子領域を含む高電位部および該高電位部の近傍部は、前記第２の基板領域上に位置している、
請求項１ないし請求項１３のいずれかに記載の半導体装置。
【請求項１５】
前記半導体層は、該半導体層内に形成された絶縁領域により電気的に分離され、かつ回路素子が形成された複数の素子領域を有し、
低電圧が印加される素子領域を含む低電位部の、該回路素子の電極が形成された部分は、前記第２の基板領域上に位置し、該低電位部の、該回路素子の電極が形成された部分以外の部分は、前記第１の基板領域上に位置し、
高電圧が印加される素子領域を含む高電位部および該高電位部の近傍部は、該第２の基板領域上に位置している、
請求項１ないし請求項１３のいずれかに記載の半導体装置。
【請求項１６】
前記高電位部は、
前記第１の導電体層、前記第１の絶縁層、および前記半導体層がコンデンサを構成するように、該半導体層の表面に電極が形成されたコンデンサ領域を含み、
該コンデンサ領域は、該半導体層内に形成された絶縁領域により、隣接する素子領域と電気的に分離され、該電極は、該回路素子に高電圧が印加されたとき、該高電圧と等電位となる、
請求項１４または請求項１５のいずれかに記載の半導体装置。
【請求項１７】
前記第２の導電体層は、前記基板の裏面電極としての電極部分と、放熱パッドとしての放熱部分とに分離されており、
前記第２の基板領域は、前記第１の導電体層で発生した熱が、該放熱部分から放熱されるよう、該第１の導電体層と該放熱部分との間の熱伝導路となる、前記第２の絶縁層を貫通する導電部材を有する、
請求項１０ないし請求項１３のいずれかに記載の半導体装置。
【請求項１８】
第１導電型あるいは第２導電型の半導体基板上に第１の絶縁層および半導体層を順次形成してなる絶縁分離基板を用いて半導体装置を製造する方法であって、
該半導体層の表面領域に回路素子を形成する工程と、
該絶縁分離基板の裏面を該第１の絶縁層が露出するまで選択的にエッチングして裏面側溝部を形成する工程と、
該裏面側溝部の底面上に第１の導電体層および第２の絶縁層を、該裏面側溝部が埋め込まれるように順次形成する工程と
を含む、半導体装置の製造方法。
【請求項１９】
前記回路素子を形成する工程は、
前記半導体層を、第１の絶縁層が露出するまで選択的にエッチングして表面側溝部を形成する工程と、
該表面側溝部に絶縁材料を埋め込んで、互いに電気的に分離された複数の素子領域を形成する工程と、
該素子領域内に、該回路素子を構成する半導体領域、および該回路素子を構成する電極を形成する工程と
を含む、請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記裏面側溝部の底面上に第１の導電体層および第２の絶縁層を形成した後、該絶縁分離基板の裏面側を平坦化する工程と、
該平坦化後に、該裏面全面に、裏面電極を構成する第２の導電体層を形成する工程と
をさらに含む、請求項１９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のパワー素子とそれを制御する回路を１チップ上に集積したパワーＩＣなどの半導体装置およびその製造方法に関するものであり、特にＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する高パワーＩＣおよびその製造方法に関するものである。
【背景技術】
【０００２】
従来から、高パワーＩＣの分野では、レベルシフタや出力段のＭＯＳＦＥＴなどを含む、高電圧を扱う機能ブロック（高電位部）と、論理素子などを含む、高電位部に比べて低電圧を扱う機能ブロック（低電位部）とを同一のシリコン基板上に形成した半導体デバイスの開発が行われている。これらデバイスには各素子間を電気的に分離する技術が必要不可欠である。
【０００３】
この素子分離方法のうちの一つとして、特許文献１で報告されているようなＳＯＩ構造を利用した絶縁分離法が知られている。
【０００４】
図２０は、該特許文献に開示の絶縁分離構造を有する従来の半導体デバイスを示している。
【０００５】
この半導体デバイス４００の絶縁分離構造では、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板４０ａが用いられており、該ＳＯＩ基板４０ａでは、ｐ型（ｐ−）シリコンからなるベース基板１上に埋め込み酸化シリコン層２が形成され、埋め込み酸化シリコン層２上にｎ型シリコン層３が形成されている。また、該シリコン層３には、酸化シリコンが埋め込まれた分離溝４が形成されており、該分離溝４によりシリコン層３が分離されている。
【０００６】
この半導体デバイス４００では、高電圧を取り扱う高電位部６と、低電圧を取り扱う低電位部５とが分離溝４により分離されている。シリコン基板１上には、高電位部６のＬＤＤＭＯＳＦＥＴ（Ｌａｔｅｒａｌ  Ｄｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  ＭＯＳＦＥＴ）７や低電位部（論理素子部）５のＭＯＳＦＥＴ８が各素子領域（以下、素子部ともいう。）に形成されている。埋め込み酸化シリコン層２は各素子領域とベース基板とを、分離溝４は各素子領域同士を電気的に分離している。
【０００７】
上記低電位部５には低電位部ＭＯＳＦＥＴ部８が形成されている。つまり、低電位部５のｎ型シリコン層３の表面領域にはｐ型領域５が形成され、該ｐ型領域５ａの表面部分には、対向するｎ型（ｎ＋）領域５ｂおよび５ｃが形成され、該領域５ｂおよび５ｃ上にはソース電極１４およびドレイン電極１２が形成されている。また、ｐ型領域５ａの表面の、該両ｎ型領域５ｂおよび５ｃ間の部分には、ゲート絶縁膜１３ａを介してゲート電極１３が形成されている。また、上記高電位部６には高電位部ＬＤＤＭＯＳＦＥＴ部７が形成されている。つまり、高電位部６のｎ型シリコン層３の表面領域にはｐ型領域６ａが形成され、該ｐ型領域６ａの表面部分には、ｎ型（ｎ＋）領域６ｂが形成されている。また、高電位部６では、ｎ型シリコン層３の表面領域の、ｎ型領域６ｂと対向する部分に、ｎ型（ｎ＋）領域６ｃが形成されている。そして、ｎ型領域６ｂ上にはソース電極１１が形成され、ｎ型領域６ｃ上にはドレイン電極１２が形成され、さらに、ｐ型領域６ａ表面の、対向するｎ型領域６ｂおよび６ｃの間に位置する部分には、ゲート絶縁膜１０ａを介してゲート電極１０が形成されている。
【０００８】
このような絶縁分離は接合分離に比べて、素子間の寄生効果の影響が小さく、分離された素子領域内で自由度の高い回路設計が可能であり、高集積化に適している。
【特許文献１】特開平１−１０３８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、このような絶縁分離構造では、ＬＤＤＭＯＳＦＥＴ７などの大電流を取り扱う高電位部６において寄生容量に蓄積された電荷によってのオン抵抗が上昇し、また該高電位部６が多量の熱を発生し、放熱機構が必要であるといった問題があり、以下この問題について簡単に説明する。
【００１０】
図２１は、図２０に示す絶縁分離構造により絶縁分離されたｎチャネルのＬＤＤＭＯＳＦＥＴ部７を用いた半導体デバイスの一例を示す。
【００１１】
ＬＤＤＭＯＳＦＥＴ部７のドレイン電極９に例えば６００Ｖの高電圧が印加され、ベース基板１が接地されている場合、埋め込み酸化シリコン層２はコンデンサの誘電体として作用する。このとき、ドレイン電極９とベース基板１の電位差により、埋め込み酸化シリコン層２の上面には正電荷１５が、下面には負電荷１６が発生する。該ＬＤＤＭＯＳＦＥＴ７はｎチャネルであるため、浮遊した正電荷１５の層はキャリアである電子の流れを妨げる。つまり、高電圧の６００Ｖをドレイン電極９に印加した場合、チャネル領域の幅が幅ｄ１から幅ｄ２に減少してしまい、その結果、ＬＤＤＭＯＳＦＥＴ７のオン抵抗が上昇することとなる。また、ＬＤＤＭＯＳＦＥＴ７などの大電流を取り扱う部分は、多量の熱が発生するため、放熱機構を有することが望まれる。
【００１２】
本発明は、上記問題を解決するものであり、絶縁分離構造により電気的に分離された素子部に高電圧を印加したときに、ベース基板と素子部とを電気的に分離する酸化シリコン層の素子部側面に電荷が蓄えられるのを抑制し、素子のオン抵抗を減少させると共に、素子部で発生した熱を効率よく放出することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明にかかる半導体装置は、基板と、該基板上に形成された第１の絶縁層と、該第１の絶縁層上に形成された半導体層とを備えた半導体装置であって、該基板は、第１導電型半導体あるいは第２導電型半導体からなる第１の基板領域と、該第１の基板領域に隣接して位置し、第１の導電体層と第２の絶縁層とを、該第１の導電体層が該第１の絶縁層と該第２の絶縁層との間に位置するよう積層した第２の基板領域とを有するものであり、そのことにより上記目的が達成される。
【００１４】
本発明の半導体装置において、前記第２の絶縁層を構成する絶縁材料の誘電率が、前記第１の絶縁層を構成する絶縁材料の誘電率より低い、ことが好ましい。
【００１５】
本発明の半導体装置において、前記第１の絶縁層は酸化シリコンにより形成されており、前記第２の絶縁層は、該酸化シリコンより誘電率の低い低誘電率絶縁体により形成されていることが好ましい。
【００１６】
本発明の半導体装置において、前記第２の絶縁層は、フッ素添加された酸化シリコンにより形成されていることが好ましい。
【００１７】
本発明の半導体装置において、前記第２の絶縁層は、炭素添加された酸化シリコンにより形成されていることが好ましい。
【００１８】
本発明の半導体装置において、前記第１の導電体層は、１０６／Ω・ｍ以上の電気伝導率を有する第１の導電体により形成されている、ことが好ましい。
【００１９】
本発明の半導体装置において、前記第１の導電体層は、１７０Ｗ／（ｍ・ｋ）以上の熱伝導率を有する第１の熱伝導体により形成されていることが好ましい。
【００２０】
本発明の半導体装置において、前記第１の導電体層は、銅により形成されていることが好ましい。
【００２１】
本発明の半導体装置において、前記第１の導電体層は、銀により形成されていることが好ましい。
【００２２】
本発明の半導体装置において、前記基板は、その裏面上に形成された第２の導電体層を有し、該第２の導電体層は、１０６／Ω・ｍ以上の電気伝導率を有する第２の導電体により形成されていることが好ましい。
【００２３】
本発明の半導体装置において、前記基板は、その裏面上に形成された第２の導電体層を有し、該第２の導電体層は、１７０Ｗ／（ｍ・ｋ）以上の熱伝導率を有する第２の熱伝導体により形成されていることが好ましい。
【００２４】
本発明の半導体装置において、前記第２の導電体層は、銅により形成されていることが好ましい。
【００２５】
本発明の半導体装置において、前記第２の導電体層は、銀により形成されていることが好ましい。
【００２６】
本発明の半導体装置において、前記半導体層は、該半導体層内に形成された絶縁領域により電気的に分離され、かつ回路素子が形成された複数の素子領域を有し、低電圧が印加される素子領域を含む低電位部は、前記第１の基板領域上に位置し、高電圧が印加される素子領域を含む高電位部および該高電位部の近傍部は、前記第２の基板領域上に位置していることが好ましい。
【００２７】
本発明の半導体装置において、前記半導体層は、該半導体層内に形成された絶縁領域により電気的に分離され、かつ回路素子が形成された複数の素子領域を有し、低電圧が印加される素子領域を含む低電位部の、該回路素子の電極が形成された部分は、前記第２の基板領域上に位置し、該低電位部の、該回路素子の電極が形成された部分以外の部分は、前記第１の基板領域上に位置し、高電圧が印加される素子領域を含む高電位部および該高電位部の近傍部は、該第２の基板領域上に位置していることが好ましい。
【００２８】
本発明の半導体装置において、前記高電位部は、前記第１の導電体層、前記第１の絶縁層、および前記半導体層がコンデンサを構成するように、該半導体層の表面に電極が形成されたコンデンサ領域を含み、該コンデンサ領域は、該半導体層内に形成された絶縁領域により、隣接する素子領域と電気的に分離され、該電極は、該回路素子に高電圧が印加されたとき、該高電圧と等電位となることが好ましい。
【００２９】
本発明の半導体装置において、前記第２の導電体層は、前記基板の裏面電極としての電極部分と、放熱パッドとしての放熱部分とに分離されており、前記第２の基板領域は、前記第１の導電体層で発生した熱が、該放熱部分から放熱されるよう、該第１の導電体層と該放熱部分との間の熱伝導路となる、前記第２の絶縁層を貫通する導電部材を有することが好ましい。
【００３０】
本発明にかかる半導体装置の製造方法は、第１導電型あるいは第２導電型の半導体基板上に第１の絶縁層および半導体層を順次形成してなる絶縁分離基板を用いて半導体装置を製造する方法であって、該半導体層の表面領域に回路素子を形成する工程と、該絶縁分離基板の裏面を該第１の絶縁層が露出するまで選択的にエッチングして裏面側溝部を形成する工程と、該裏面側溝部の底面上に第１の導電体層および第２の絶縁層を、該裏面側溝部が埋め込まれるように順次形成する工程とを含むものであり、そのことにより上記目的が達成される。
【００３１】
本発明の半導体装置の製造方法において、前記回路素子を形成する工程は、前記半導体層を、第１の絶縁層が露出するまで選択的にエッチングして表面側溝部を形成する工程と、該表面側溝部に絶縁材料を埋め込んで、互いに電気的に分離された複数の素子領域を形成する工程と、該素子領域内に、該回路素子を構成する半導体領域、および該回路素子を構成する電極を形成する工程とを含むことが好ましい。
【００３２】
本発明の半導体装置の製造方法において、前記裏面側溝部の底面上に第１の導電体層および第２の絶縁層を形成した後、該絶縁分離基板の裏面側を平坦化する工程と、該平坦化後に、該裏面全面に、裏面電極を構成する第２の導電体層を形成する工程とをさらに含むことが好ましい。
【００３３】
上記構成により、以下、本発明の作用を説明する。
【００３４】
本発明においては、基板と、該基板上に形成された第１の絶縁層と、該第１の絶縁層上に形成された半導体層とを備え、該基板を、第１導電型半導体あるいは第２導電型半導体からなる第１の基板領域と、該第１の基板領域と隣接して位置し、第１の導電体層と第２の絶縁層とを、該第１の導電体層が該第１の絶縁層と該第２の絶縁層との間に位置するよう積層した第２の基板領域とを有する構造としたので、第２の基板領域側では、第１の基板領域側に比べて、第１の絶縁層の上面から基板の下面までの間に生成される合成静電容量は低減されることとなる。
【００３５】
これにより、基板と半導体層との間でコンデンサの作用をする第１の絶縁層の上面に電荷が蓄えられるのを抑制して、素子のオン抵抗を減少させることができる。またこのような素子のオン抵抗の低減により素子部（つまり素子領域）で発生する熱を低減することができる。
【００３６】
さらに、第２の基板領域側では、第１の基板領域側に比べて、誘電体部分の膜厚が大きくなり、その結果、電界強度が減少し、該第２の基板領域上に配置される素子の耐圧性を向上させることができる。
【００３７】
また、第２の基板領域では、第１の絶縁層の下側には第１の導電体層が配置されているため、素子部で発生した熱を効果的に放熱することもできる。
【００３８】
本発明においては、半導体層の、高電位が印加される高電位部を、前記第２の基板領域上に位置するように配置し、前記第１の導電体層、第１の絶縁層、および半導体層がコンデンサを構成するように、該半導体層の表面に電極を形成し、該コンデンサの形成領域を隣接する素子領域と電気的に分離し、該コンデンサを、回路素子を配置した素子領域で発生する静電容量と並列になるよう接続しているので、回路素子を配置した素子領域に蓄積される電荷の電荷量を減少させることができ、これにより、素子のオン抵抗をさらに減少させ、また該素子部で発生する熱をより低減することができる。
【００３９】
本発明においては、基板の裏面に第２の導電体層を形成し、該第２の導電体層を、基板の裏面電極としての電極部分と、放熱パッドとしての放熱部分とに分離し、第２の基板領域には、該第１の導電体層で発生した熱が、該放熱部分から放熱されるよう、前記第１の導電体層と該第２の導電体層の放熱部分との間の熱伝導路となる、前記第２の絶縁層を貫通する導電部材を設けたので、素子領域で発生した熱は、第１の絶縁層と第２の絶縁層の間の熱伝導率の大きい第１の導電体層から、導電部材を介して放熱パッドに導かれて放出されることとなり、素子領域およびその近傍の領域に熱が溜まるのをより効果的に防止することができる。
【発明の効果】
【００４０】
以上により、本発明によれば、絶縁分離構造により電気的に分離された素子部に高電圧を印加したときに、基板と素子部とを電気的に分離する絶縁層の素子部側に電荷が蓄えられるのを抑制し、素子のオン抵抗を減少させると共に、素子部で発生した熱を効率よく放出することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の実施形態について、図面を参照して説明する。
（実施形態１）
図１は、本発明の実施形態１による半導体装置である半導体デバイスの構造を示す断面図であり、図中、図２０と同一符号は、図２０に示す従来の半導体デバイスにおけるものと同一のものを示す。
【００４２】
この実施形態１の半導体デバイス１００は、高電圧を取り扱う高電位部１０６と、低電圧を取り扱う低電位部１０５とを有している。ここで、該低電位部１０５は、図２０に示す低電位部５と同一構成であり、該低電位部５と同様、ｐ型（ｐ−）シリコンより形成されているベース基板１上に、埋め込み酸化シリコン層２が形成されており、埋め込み酸化シリコン層２の上面にｎ型シリコン層３が形成され、該シリコン層３には、図２０に示す低電位部ＭＯＳＦＥＴ部８と同一構成のＭＯＳＦＥＴ部１０８が形成されている。なお、本実施形態では、ベース基板１にｐ型シリコンを用いたが、これはｎ型シリコンに置き換えてもよい。
【００４３】
そして、本実施形態では、高電位部１０６は、ＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とから構成されている。ここで、ＬＤＤＭＯＳＦＥＴ部１０７は図２０に示すＬＤＤＭＯＳＦＥＴ部７と同一構成である。また、補助コンデンサ部２２を構成するｎ型シリコン層３は、ＬＤＤＭＯＳＦＥＴ部１０７を構成するｎ型シリコン層３とは分離溝４により分離されており、補助コンデンサ部２２のｎ型シリコン層３の表面にはｎ型（ｎ＋）領域６ｄが形成され、該ｎ型領域６ｄ上にはコンデンサ電極１５が形成されている。
【００４４】
このような高電位部１０６では、埋め込み酸化シリコン層２の下面に、銅からなる金属層１７、第１の酸化シリコン層１９ａ、酸化シリコンより低い誘電率のフッ素添加された酸化シリコン（ＳｉＯＦ）により形成された低誘電体層１８、および第２の酸化シリコン層１９ｂが、図１に示すように順次形成されている。ベース基板１の裏面には、銅からなる裏面電極２０が全面に形成されている。この実施形態１においても、高電位部１０６や低電位部１０５などにおける機能素子を電気的に分離する分離溝４には、図２０に示す従来の素子分離構造と同様、酸化シリコンが埋め込まれている。
【００４５】
なお、本実施形態では、低誘電体層１８をＳｉＯＦにより形成したが、低誘電体層１８の構成材料は、例えば、炭素添加された酸化シリコン（ＳｉＯＣ）などに置き換えてもよく、酸化シリコンより低い誘電率である誘電体であれば、どのようなものでもよい。また、金属層１７や裏面電極２０には銅を用いたが、これらの構成材料は、例えば銀などに置き換えてもよく、熱伝導率と電気伝導率が高い金属、例えば、熱伝導率が１７０Ｗ／（ｍ・ｋ）以上であり、電気伝導率が１０６／Ω・ｍ以上である金属であればどのようなものでもよい。
【００４６】
次に作用効果について説明する。
【００４７】
図２に示すように、高電位部１０６のドレイン電極９に高電圧（例えば６００Ｖ）が印加され、そのソース１１が負荷に接続され、裏面電極２０が接地された場合を考える。この場合、埋め込み酸化シリコン層２と低誘電体層１８は、コンデンサの誘電体として作用する。この作用に着目し、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の静電容量をコンデンサＣ１、補助コンデンサ部２２の埋め込み酸化シリコン層２の静電容量をコンデンサＣ２、ＬＤＤＭＯＳＦＥＴ部１０７の低誘電体層１８の静電容量をコンデンサＣ３とした場合、これらのコンデンサの接続関係は、図３に示すようなコンデンサの接続関係と考えられる。つまり、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の下側に、金属層１７を介して低誘電体層１８が配置されていることから、ドレイン電極と接地との間に、コンデンサＣ１およびＣ２の並列接続体とコンデンサＣ３とを直列に接続した接続関係と考えることができる。
【００４８】
このようなコンデンサの接続関係では、図２０に示すような従来の素子分離構造におけるベース基板と素子部のシリコン層との間の静電容量に比べ、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面から低誘電体層１８の下面までの間に生成される合成静電容量は低減される。また、低誘電体層１８は酸化シリコンに比べ誘電率が低くいことも合成静電容量の低減に寄与している。また、補助コンデンサ部２２の埋め込み酸化シリコン層２は、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２に対して、これらのシリコン層により生ずるコンデンサが並列接続となるように配置されており、これにより、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面に発生する正電荷の電荷量を低減している。
【００４９】
なお、図２中、２３は、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面に発生した正電荷、２５は、補助コンデンサ部２２の埋め込み酸化シリコン層２の上面に発生した正電荷、２４は、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の下面に発生した負電荷、２６は、補助コンデンサ部２２の埋め込み酸化シリコン層２の下面に発生した負電荷である。また、２７は、低誘電体層１８の上面側に、ＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とにまたがって発生した正電荷、２８は、低誘電体層１８の下面側に、ＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とにまたがって発生した負電荷である。
【００５０】
図３のコンデンサの接続関係より、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２に印加される電圧Ｖ１は式（１）のようになる。
【００５１】
【数１】
2008288345.tif 000003
ここでは、説明の簡略化のために、第１および第２の酸化シリコン層１９ａおよび１９ｂによるコンデンサ作用は、これらの層が非常に薄いために無視した。
【００５２】
つまり、第１および第２の酸化シリコン層１９ａおよび１９ｂの静電容量をそれぞれＣ４とした場合、金属層１７と裏面電極２０との間に挿入されている２つの酸化シリコン層１９ａおよび１９ｂと低誘電体層１８の合成容量Ｃ５は式（２ａ）および式（２ｂ）のようになる。
【００５３】
【数２】
2008288345.tif 000004
ここで、酸化シリコン層１９ａおよび１９ｂの静電容量Ｃ４は、該酸化シリコン層の厚さが非常に小さいため、低誘電体層１８の静電容量Ｃ３に比べて非常に大きい。よって、式（２ｂ）の分母は１と近似でき、このため、酸化シリコン層１９ａおよび１９ｂの影響を無視することができる。
【００５４】
また、式（１）ではシリコン層３での電圧降下が無いと近似している。ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面に浮遊する正電荷２３の電荷量Ｑ１は、以下の式（３）のように求めることができる。
【００５５】
【数３】
2008288345.tif 000005
なお、Ｃ１、Ｃ２、Ｃ３は以下の式のように表される。
【００５６】
【数４】
2008288345.tif 000006
【００５７】
【数５】
2008288345.tif 000007
【００５８】
【数６】
2008288345.tif 000008
ここで、εｏｘは埋め込み酸化シリコン層２の誘電率、ｄｏｘは埋め込み酸化シリコン層２の膜厚、εｄｉは低誘電体層１８の誘電率、ｄｄｉは低誘電体層１８の膜厚、Ｓ１はＬＤＤＭＯＳＦＥＴ部１０７における埋め込み酸化シリコン層２の表面積、Ｓ２は補助コンデンサ部２２における埋め込み酸化シリコン層２の表面積である。
【００５９】
上式より、電荷量Ｑ１を低減するためには、Ｓ２を大きくし、εｄｉを小さくすればよいことがわかる。ただし、Ｓ２を大きくすると素子面積が大きくなるため、用途に応じて最適な大きさに調節する必要がある。
【００６０】
以上の結果より、ＬＤＤＭＯＳＦＥＴ部１０７に蓄積される正電荷２３の電荷量Ｑ１が減少し、オン抵抗の上昇を低減できる。また、埋め込み酸化シリコン層２に加えて低誘電体層１８が形成されているため、図２０のような従来の素子分離構造に比べて誘電体部分の膜厚が大きくなり、その結果、ＬＤＤＭＯＳＦＥＴ部１０７での電界強度が減少し、耐圧性が向上する。
【００６１】
次に製造方法について説明する。
【００６２】
図４から図１１は、本発明の実施形態１による半導体デバイスの製造方法における主要な工程を示している。
【００６３】
まず、ＳＯＩ基板１ａを準備する（図４参照）。ここで、本発明のＳＯＩ基板１ａを構成するベース基板１にはｐ型シリコンを用いているが、これはｎ型シリコンであっても問題はない。また、ＳＯＩ基板１ａは、直接接合法（Ｓｉｌｉｃｏｎ  Ｄｉｒｅｃｔ  Ｂｏｎｄｉｎｇ：ＳＢＤ法）やＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法などの従来より使用されている工程を用いて形成する。
【００６４】
形成したＳＯＩ基板を水蒸気雰囲気中で加熱することにより、ＳＯＩ基板の表面、つまり表面および裏面に酸化シリコン膜３０を形成する。続いて、酸化シリコン膜３０上にマスク層３１を形成し、光リソグラフィー技術により、マスク層３１の、分離溝４に対応する部分２９を除去する（図５参照）。
【００６５】
続いて、反応性イオンエッチング法により、酸化シリコン膜３０の露出面から埋め込み酸化シリコン層２まで、酸化シリコン膜３０およびシリコン層３を異方性エッチングによりエッチングして溝４ａを形成する。続いて、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法や水蒸気雰囲気中での熱酸化などにより酸化シリコンを堆積させ、該溝４ａに酸化シリコンを埋め込んで分離溝４を形成する（図６参照）。
【００６６】
次に、残っているマスク層３１や酸化シリコン膜３０を除去した後、従来から使用されているＣＭＯＳ製造工程、ＬＤＤＭＯＳＦＥＴ製造工程、パワーデバイス製造工程などを用いて、低電位部１０５と高電位部１０６の各部分に、所望の素子を形成する（図７参照）。
【００６７】
次に、マスク層３４をベース基板１の裏面に形成し、分離溝４を形成したときと同様の方法で、ベース基板の低電位部１０５以外の部分を、本半導体デバイスの裏面から埋め込み酸化シリコン層２までエッチングして、溝３５を形成する（図８参照）。続いて、溝３５にスパッタ法などにより金属層１７を形成する（図９参照）。
【００６８】
その後、溝３５に低誘電体層１８をＥＣＲ（ｅｌｅｃｔｒｏｎ  ｃｙｃｌｏｔｒｏｎ  ｒｅｓｏｎａｎｃｅ）ＣＶＤ法により形成する（図１０参照）。ＥＣＲＣＶＤ法では、マイクロ波と磁場を印加した状態で、四フッ化シリコン（ＳｉＦ４）と酸素の雰囲気中でＳｉＯＦが形成される。上記方法以外でも、プラズマＣＶＤ法や液相ＣＶＤ法などにより、低誘電体層１８を形成してもよい。なお、低誘電体層１８の形成前後には、通常、極薄い酸化シリコン層１９ａおよび１９ｂが形成される場合があるが、これらの酸化シリコン層は、低誘電体層１８と、その上側の金属層１７およびその下側の金属層２０との間のバッファ層として積極的に形成するようにしてもよい。これらの酸化シリコン層を積極的に形成する場合は、低誘電体層１８の形成前に酸化シリコン層１９ａの形成を、低誘電体層１８の形成後に酸化シリコン層１９の形成を、ＣＶＤ法や水蒸気雰囲気中での熱酸化などにより行う。
【００６９】
そして、マスク層３４を除去した後に、ＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）研磨を用いて第２の酸化シリコン層１９ｂや低誘電体層１８と、ベース基板１の低電位部１０５における部分を平坦化し、スパッタ法などにより裏面に金属層２０を形成する（図１１参照）。  
【００７０】
以上の工程により、本実施形態１の半導体デバイスを得る。
【００７１】
このように本実施形態１では、高電圧を取り扱う高電位部１０６と、低電圧を取り扱う低電位部１０５とを同一ＳＯＩ基板上に形成した半導体デバイスにおいて、高電位部１０６を、ＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とを含むものとし、ベース基板の、高電位部１０６の下側に位置する部分を、埋め込み酸化シリコン層２の下面に、金属層１７、第１の酸化シリコン層１９ａ、低誘電体層１８、および第２の酸化シリコン層１９ｂを順次積層してなる構造としたので、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面から低誘電体層１８の下面までの間に生成される合成静電容量は低減されることとなる。また、上記低誘電体層１８が酸化シリコンに比べ誘電率が低くいことも合成静電容量の低減に寄与している。
【００７２】
これにより、高電位部の素子部に高電圧を印加したときに、ベース基板と高電位部の素子部を構成するシリコン層との間でコンデンサ誘電体の作用をする埋め込み酸化シリコン２の上面に電荷が蓄えられるのを抑制することができる。
【００７３】
また、補助コンデンサ部２２の埋め込み酸化シリコン層２により生ずるコンデンサと、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２により生ずるコンデンサとは並列接続となるので、ＬＤＤＭＯＳＦＥＴ部１０７に蓄積される正電荷２３の電荷量Ｑ１が減少する。
【００７４】
その結果、ＬＤＤＭＯＳＦＥＴ部１０７における素子のオン抵抗を減少させることができ、またこれにより該素子部で発生する熱を低減することができる。
【００７５】
しかも、酸化シリコン層２の下側には金属層１７が配置されているため、素子部で発生した熱を効果的に放熱することもできる。
【００７６】
さらに、本実施形態１では、ベース基板の、高電位部１０６の下側に位置する部分は、低誘電体層１８が挿入された構造となっているので、図２０のような従来の素子分離構造に比べて、高電位部１０６下側のベース基板では誘電体部分の膜厚が大きくなり、その結果電界強度が減少し、高電位部における素子の耐圧性が向上する。
【００７７】
なお、上記実施形態１では、低誘電体層１８を含むベース基板の構造を、高電圧が印加される高電位部１０６に用いた場合を示しているが、低誘電体層１８を含むベース基板の構造は、低電位部１０５の、駆動電圧が印加される電極付近など、耐圧性の向上や寄生容量により発生する電荷の影響を低減する必要がある部分に用いてもよい。
（実施形態２）
図１２は、本発明の実施形態２による半導体装置である半導体デバイスの構造を示す断面図である。
【００７８】
この実施形態２の半導体デバイス２００は、金属部材３２と熱放出用パッド２１とを有する点で実施形態１と異なっており、その他の構成は実施形態１におけるものと同じである。
【００７９】
すなわち、本実施形態２の半導体デバイス２００における低電位部２０５は、実施形態１における半導体デバイス１００の低電位部１０５と同一構成であるが、この実施形態２の高電位部２０６は、ベース基板１の裏面の一部に形成された、銅よりなる熱放出用パッド２１を有しており、該熱放出用パッド２１と金属層１７とは銅よりなる金属部材３２で接続されている。この熱放出用パッド２１は、ベース基板１の裏面電極２０とは電気的に分離されている。なおここでは、金属層１７、金属部材３２、熱放出用パッド２１、および裏面電極２０に銅を用いているが、これらの導電性部材の構成材料は、上記実施形態１と同様に、例えば銀などの熱伝導率と電気伝導率が高い金属に置き換えてもよい。
【００８０】
ＬＤＤＭＯＳＦＥＴ部７などの高電位部２０６は、高電位・大電流により多量の熱を発生するので、熱の放出する機構があることが望ましい。埋め込み酸化シリコン層２や低誘電体層１８などは金属に比べて熱伝導が大きくない。
【００８１】
本実施形態では、発生した熱は、埋め込み酸化シリコン層２と低誘電体層１８の間に位置する熱伝導率の大きい金属層１７から、金属部材３２を介して熱放出用パッド２１に放出される。また、裏面電極２０も同様に熱伝導率が大きく、熱を放出しやすい。これにより、埋め込み酸化シリコン層２や低誘電体層１８近傍に熱が溜まることを防いでいる。
【００８２】
次に製造方法について説明する。
【００８３】
図１３から図１７は、本実施形態２の半導体デバイスの製造方法における主要工程を示している。
【００８４】
ＳＯＩ基板を準備し、低電位部２０５と高電位部２０６の各部分において、所望の素子を形成するまでの工程は、実施形態１におけるものと同様である。
【００８５】
そして、各部分に素子を形成した後、ベース基板の裏面にマスク層３３を形成し、光リソグラフィー技術と異方性エッチング技術によりベース基板１をエッチングして溝を設け、スパッタ技術などを用いて、該溝に金属材料を埋め込んで金属部材３２を形成する（図１３参照）。
【００８６】
次にマスク層３３やその下側の酸化シリコン層３０を除去した後、別のマスク層３４をベース基板１の裏面に、低電位部２０５に対応する部分と金属部材３２とを覆うように形成し、ＳＯＩ基板の表面側に分離溝４を形成したときと同様の方法で、ＳＯＩ基板のベース基板１を、本半導体デバイスの裏面から埋め込み酸化シリコン層２まで選択的に除去して、ＬＤＤＭＯＳＦＥＴ部１０７に対応する部分に溝３５ａを、補助コンデンサ部２２に対応する部分に溝３５ｂを形成する（図１４参照）。
【００８７】
その後、該溝３５ａおよび３５ｂにスパッタ法などにより金属層１７を形成する（図１５参照）。次に、溝３５ａおよび３５ｂに低誘電体層１８をＥＣＲＣＶＤ法により形成する（図１６参照）。ＥＣＲＣＶＤ法では、マイクロ波と磁場を印加した状態で、四フッ化シリコン（ＳｉＦ４）と酸素の雰囲気中でＳｉＯＦが形成される。上記方法以外でも、プラズマＣＶＤ法や液相ＣＶＤ法などにより、低誘電体層１８を形成してもよい。なお、低誘電体層１８の形成前後には、通常、極薄い酸化シリコン層１９ａおよび１９ｂが形成される場合があるが、これらの酸化シリコン層は、低誘電体層１８と、その上側の金属層１７およびその下側の金属層２０との間のバッファ層として積極的に形成するようにしてもよい。これらの酸化シリコン層を積極的に形成する場合は、低誘電体層１８の形成前に酸化シリコン層１９ａの形成を、低誘電体層１８の形成後に酸化シリコン層１９の形成を、ＣＶＤ法や水蒸気雰囲気中での熱酸化などにより行う。続いて、マスク層３４を除去した後に、ＣＭＰ研磨を用いて低誘電体層１８の酸化シリコン層１９ｂと、ベース基板の、低電位部に対応する部分と、金属部材３２とを平坦化し、スパッタ法などにより裏面に金属膜３６を形成する（図１７参照）。
【００８８】
その後に、エッチング技術により、該金属膜３６の、溝３７を形成すべき部分を選択的にエッチングし、金属膜３６の裏面電極２０として機能する電極部分と、金属膜３６の放熱パッド２１として機能する放熱部分とを電気的に分離して、本実施形態の半導体デバイス２００を得る。
【００８９】
このように本実施形態２では、実施形態１の半導体デバイスにおいて、高電位部２０６に対応するベース基板裏面側に熱放出用パッド２１を形成し、ＳＯＩ基板の埋め込み酸化シリコン層に隣接して配置した金属層１７と、該熱放出用パッド２１とを金属部材３２により接続したので、発生した熱は、埋め込み酸化シリコン層２と低誘電体層１８の間に熱伝導率の大きい金属層１７から、金属部材３２を介して熱放出用パッド２１に導かれて放出される。また、裏面電極２０も同様に熱伝導率が大きく、熱を放出しやすい。これにより、本実施形態２では、実施形態１の効果に加えて、埋め込み酸化シリコン層２や低誘電体層１８近傍に熱が溜まるのをより効果的に防止することができる効果が得られる。
【００９０】
なお、上記実施形態２では、低誘電体層１８を含むベース基板の構造を、高電圧が印加される高電位部２０６に用いた場合を示しているが、低誘電体層１８を含むベース基板の構造は、低電位部２０５の、駆動電圧が印加される電極付近など、耐圧性の向上や寄生容量により発生する電荷の影響を低減する必要がある部分に用いてもよい。
（実施形態３）
図１８は、本発明の実施形態３による半導体装置である半導体デバイスの構造を示す断面図である。
【００９１】
この実施形態３の半導体デバイス１０３は、実施形態２の半導体デバイス２００における、ＬＤＤＭＯＳＦＥＴ部１０７と補助コンデンサ部２２とからなる高電圧部２０６に代えて、ＬＤＤＭＯＳＦＥＴ部１０７のみからなる高電圧部３０６を備えたものであり、その他の構成は、実施形態２と同様の構成である。
【００９２】
次に作用効果について説明する。
【００９３】
高電位部３０６のドレイン電極９に高電圧（例えば６００Ｖ）が印加され、裏面電極２０が接地された場合を考える。この場合、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の静電容量をＣ１、ＬＤＤＭＯＳＦＥＴ部７の低誘電体層１８の静電容量をＣ３とすると、実施形態２における、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面から低誘電体層１８の下面までの間に生成される合成静電容量Ｃは、図１９のように、１／Ｃ＝１／Ｃ１＋１／Ｃ３と置き換えることができる。
【００９４】
本実施形態３では、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２に対して低誘電体層１８が、埋め込み酸化シリコン層２による静電容量と低誘電体層１８による静電容量とが直列接続となるよう配置されているため、図２０に示す従来の素子分離部におけるベース基板と酸化シリコン層２上のｎ型シリコン層との間の静電容量に比べ、ＬＤＤＭＯＳＦＥＴ部１０７の埋め込み酸化シリコン層２の上面から低誘電体層１８の下面までの間に生成される合成静電容量が低減される。また、低誘電体層１８は酸化シリコンに比べ誘電率が低くいことも、静電容量の低減に寄与している。図１９より、コンデンサＣ１に印加される電圧Ｖ２は式（７）のようになる。
【００９５】
【数７】
2008288345.tif 000009
ここでは、説明を簡単にするために、酸化シリコン層１９ａおよび１９ｂのコンデンサ作用は、これらの層が非常に薄いために無視し、シリコン層３では電圧降下が無いとした。ＬＤＤＭＯＳＦＥＴ部７の埋め込み酸化シリコン層２の上面に蓄えられる電荷量Ｑ２は、下記の式（８）のように求めることができる。
【００９６】
【数８】
2008288345.tif 000010
このように本実施形態３では、高電位部３０６に高電圧を印加したときに、該高電位部３０６に蓄積される電荷量Ｑ２が減少し、高電位部３０６における素子のオン抵抗の上昇を低減できる。また、埋め込み酸化シリコン層２に加えて低誘電体層１８が形成されているため、図２０のような従来のものに比べて、ＳＯＩ基板の、高電位部３０６の下側部分で誘電体部分の膜厚が大きくなり、その結果、電界強度が減少し、高電位部３０６における素子の耐圧性が向上する。
【００９７】
さらに、埋め込み酸化シリコン層２と低誘電体層１８の間に熱伝導率の大きい金属層１７が形成されており、発生した熱は金属層１７から金属部材３２を介して熱放出用パッド２１に放出される。また、裏面電極２０も同様に熱伝導率が大きく、熱を放出しやすい。これにより、埋め込み酸化シリコン層２やＳｉＯＦ層１８近傍に熱が溜まるのを防止することができる。
【００９８】
なお、上記実施形態では特に説明していないが、上記実施形態１〜３の半導体デバイスは１００、２００、３００のうちのいずれかは、エアコンディショナー、冷蔵庫、電気洗濯機などの高電圧・高電流を扱う家電機器の制御回路、また、自動車などの車載のバッテリを制御するバッテリ制御回路に用いることができる。
【００９９】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、これらの実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１００】
本発明は、複数のパワー素子とそれを制御する回路を１チップ上に集積したパワーＩＣなどのパワーデバイスの分野において、回路素子に高電圧を印加したときに、絶縁分離された素子領域に電荷が蓄えられるのを抑制して、素子のオン抵抗を減少させると共に、素子部で発生した熱を効率よく放出することができるデバイスを得ることができる。
【図面の簡単な説明】
【０１０１】
【図１】図１は、本発明の実施形態１による半導体デバイスを説明する模式図であり、該半導体デバイスの断面構造を示している。
【図２】図２は、上記実施形態１の半導体デバイスにおける静電容量が低減する原理を説明するための模式図である。
【図３】図３は、上記実施形態１の半導体デバイスにおける合成静電容量を説明する回路図である。
【図４】図４は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板の断面構造を示している。
【図５】図５は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板の表面に酸化シリコン層を形成した状態を示している。
【図６】図６は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板における分離溝を形成した状態を示している。
【図７】図７は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板の表面領域に素子を形成した状態を示している。
【図８】図８は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分に溝を形成した状態を示している。
【図９】図９は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分の溝に金属層を形成した状態を示している。
【図１０】図１０は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分の溝に、低誘電体層を形成した状態を示している。
【図１１】図１１は、上記実施形態１の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の全面に金属層を形成した状態を示している。
【図１２】図１２は、本発明の実施形態２による係る半導体デバイスを説明する模式図であり、該半導体デバイスの断面構造を示している。
【図１３】図１３は、上記実施形態２の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板の表面領域に素子を形成した状態を示している。
【図１４】図１４は、上記実施形態２の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分に溝を形成した状態を示している。
【図１５】図１５は、上記実施形態２の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分の溝に金属層を形成した状態を示している。
【図１６】図１６は、上記実施形態２の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の、高電位部に対応する部分の溝に、低誘電体層を形成した状態を示している。
【図１７】図１７は、上記実施形態２の半導体デバイスの製造工程を説明する模式図であり、ＳＯＩ基板裏面側の全面に金属層を形成した状態を示している。
【図１８】図１８は、本発明の実施形態３による係る半導体デバイスを説明する模式図であり、該半導体デバイスの断面構造を示している。
【図１９】図１９は、上記実施形態３の半導体デバイスにおける合成静電容量を説明する回路図である。
【図２０】図２０は、従来の半導体デバイスを説明する模式図であり、該半導体デバイスの断面構造を示している。
【図２１】図２１は、従来の半導体デバイスの問題を説明するための模式図であり、該半導体デバイスの断面構造を示している。
【符号の説明】
【０１０２】
１  ベース基板
２  埋め込み酸化シリコン層
３  シリコン層
４  分離溝
５ａ、６ａ  ｐ型領域
５ｂ、５ｃ、６ｂ、６ｃ、６ｄ  ｎ型領域
９  ＬＤＤＭＯＳＦＥＴドレイン電極
１０  ＬＤＤＭＯＳＦＥＴゲート電極
１１  ＬＤＤＭＯＳＦＥＴソース電極
１２  ＭＯＳＦＥＴドレイン電極
１３  ＭＯＳＦＥＴゲート電極
１４  ＭＯＳＦＥＴソース電極
１５、２３、２５、２７  正電荷
１６、２４、２６、２８  負電荷
１７、３２  金属層
１８  低誘電体層
１９ａ、１９ｂ  第１、第２の酸化シリコン層
２０  裏面電極
２１  熱放出用パッド
２２  補助コンデンサ部
３０  酸化シリコン膜
３１、３３，３４  マスク層
３５、３５ａ、３５ｂ  溝
１００、２００、３００  半導体デバイス
１０５、２０５  低電位部
１０６、２０６、３０６  高電位部
１０７  ＬＤＤＭＯＳＦＥＴ部
１０８  ＭＯＳＦＥＴ部
【図１】
2008288345.tif 000011
【図２】
2008288345.tif 000012
【図３】
2008288345.tif 000013
【図４】
2008288345.tif 000014
【図５】
2008288345.tif 000015
【図６】
2008288345.tif 000016
【図７】
2008288345.tif 000017
【図８】
2008288345.tif 000018
【図９】
2008288345.tif 000019
【図１０】
2008288345.tif 000020
【図１１】
2008288345.tif 000021
【図１２】
2008288345.tif 000022
【図１３】
2008288345.tif 000023
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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