(57)【要約】【課題】インターフェース仕様が異なる複数の半導体装置を搭載することができるマルチチップモジュールを実現する。【解決手段】本発明のマルチチップモジュールは、第１のインターフェース仕様を有する第１の半導体装置１１ａと、第２のインターフェース仕様を有する第２の半導体装置１１ｂと、第１のインターフェース仕様と第２のインターフェース仕様とを相互に変換するインターフェース変換回路１３が形成された半導体基板１２を有し、第１の半導体装置１１ａおよび第２の半導体装置１１ｂが半導体基板１２上に積載され、インターフェース回路１３を介して相互に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のインターフェース仕様を有する第１の半導体装置と、
第２のインターフェース仕様を有する第２の半導体装置と、
前記第１のインターフェース仕様と前記第２のインターフェース仕様とを相互に変換するインターフェース変換回路が形成された半導体基板を有し、
前記第１の半導体装置および前記第２の半導体装置が前記半導体基板上に積載され、前記インターフェース回路を介して相互に接続されていることを特徴とするマルチチップモジュール。
【請求項２】
前記半導体基板は前記第１および第２の半導体装置が積載された主面に対向する面に外部接続のためのバンプをさらに有し、ＢＧＡ（Ball Grid Array）構造であることを特徴とする請求項１に記載のマルチチップモジュール。
【請求項３】
前記第１の半導体装置は、前記第１のインターフェース仕様として第１の入出力電圧レベルを有し、
前記第２の半導体装置は、前記第２のインターフェース仕様として前記第１の入出力電圧レベルと異なる第２の入出力電圧レベルを有し、
前記インターフェース回路は、前記第１の入出力電圧レベルと前記第２の入出力電圧レベルを相互に変換することを特徴とする請求項１に記載のマルチチップモジュール。
【請求項４】
前記第１の半導体装置は、前記第１のインターフェース仕様として第１の数の入出力端子を有し、
前記第２の半導体装置は、前記第２のインターフェース仕様として前記第１の数と異なる第２の数の入出力端子を有し、
前記インターフェース回路は、前記第１の半導体装置からの信号と前記第２の半導体装置からの信号とを前記第１のインターフェース仕様および前記第２のインターフェース仕様に基づいて相互に変換することを特徴とする請求項１に記載のマルチチップモジュール。
【請求項５】
前記第１の半導体装置は、前記第１の数の入出力端子を介してデータをパラレルに入出力し、
前記第２の半導体装置は、前記第２の数の入出力端子を介してデータをシリアルに入出力し
前記インターフェース回路は、前記第１の半導体装置からの前記データと前記第２の半導体装置からの前記データとを相互にパラレル-シリアル変換することを特徴とする請求項１に記載のマルチチップモジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体装置を搭載したマルチチップモジュールに係わり。特に、半導体装置間の接続を有するマルチチップモジュールに関する。
【背景技術】
【０００２】
近年、１つのＩＣパッケージの中に複数個のシリコンベアチップを収めたマルチチップモジュール（Multi Chip Module。例えば「特許文献１」を参照。）や、従来のＩＣパッケージほどの大きさの基板に、それぞれシリコンを内蔵した複数のＩＣパッケージを実装して、これを一つのＩＣパッケージと同様に取り扱うマルチパッケージモジュール（Multi Package Module。例えば「特許文献２」を参照。）というタイプのＩＣが実用化されている。これらのうち、前者のマルチチップモジュールは、ＣＰＵやメモリなど半導体製造プロセスが異なる複数のベアチップを積層し、あるいは、パッケージの基体となるシリコン基板に積載し、アルミ配線などにより直接接続することで、後者のマルチパッケージモジュールに比べて高速動作と高密度実装を実現することができる。
【０００３】
しかしながら、従来のマルチチップモジュールでは、半導体装置（ベアチップ）間を直接接続する場合、それぞれの半導体装置上の回路でインターフェース仕様（例えば、入出力の電圧レベル、データ幅、あるいは制御方式等。）を合わせておく必要があり、インターフェース仕様が異なる半導体装置を相互に直接接続することはできないという問題があった。このため、ＣＰＵやメモリなど組み合わせる半導体装置の種類によって、インターフェース仕様だけが異なる数種類のチップをわざわざ製造しなければならないという問題があった。
【特許文献１】特開２００４−１０３８８７号公報
【特許文献２】特開２００２−３１４０３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、インターフェース仕様が異なる複数の半導体装置を搭載することができるマルチチップモジュールを提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１のインターフェース仕様を有する第１の半導体装置と、第２のインターフェース仕様を有する第２の半導体装置と、前記第１のインターフェース仕様と前記第２のインターフェース仕様とを相互に変換するインターフェース変換回路が形成された半導体基板を有し、前記第１の半導体装置および前記第２の半導体装置が前記半導体基板上に積載され、前記インターフェース回路を介して相互に接続されていることを特徴とするマルチチップモジュールが提供される。
【発明の効果】
【０００６】
本発明によれば、マルチチップモジュールの基体となるシリコン基板上にインターフェース回路が形成されているので、インターフェース仕様が異なる複数の半導体装置を搭載することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００８】
図１は、本発明の実施例１に係わるマルチチップモジュールの構造を示すイメージ図である。ここでは、一例として、２つの半導体装置（ベアチップ）１１ａおよび１１ｂとその接続にかかわる部分を示した。図１（ａ）はマルチチップモジュールの平面図を示し、図１（ｂ）はマルチチップモジュールの立面図を示している。
【０００９】
本発明の実施例１に係わるマルチチップモジュールは、パッケージの基体となる半導体基板１２、半導体基板１２上に形成された電圧レベルシフター回路１３、および半導体装置１１ａおよび１１ｂを備えている。
【００１０】
半導体装置１１ａおよび１１ｂは半導体基板１２の上に積載され、半導体基板１２の表面には電圧レベルシフター回路１３が形成され、半導体基板１２の裏面には半田バンプ１４が形成されている。
【００１１】
半導体装置１１ａの入出力信号１５ａは電圧レベルシフター回路１３の第１の入出力に電気的に接続され、半導体装置１１ｂの入出力信号１５ｂは電圧レベルシフター回路１３の第２の入出力に電気的に接続されている。
【００１２】
半導体装置１１ａおよび１１ｂは、それぞれに最適な通常の半導体製造プロセスを用いてベアチップとして製造される。
【００１３】
これらはそれぞれ異なるインターフェース仕様に基づく入出力を有し、入出力信号１５ａおよび１５ｂは互いに異なる電圧レベルを有している。例えば、半導体装置１１ａはメモリであり、入出力信号１５ａは３.３Ｖの規格、つまり、“Ｈ”レベルが３.３Ｖ、“Ｌ”レベルが０Ｖとなっている。また、半導体装置１１ｂはＣＰＵであり、入出力信号１５ｂは１.８Ｖの規格、つまり、“Ｈ”レベルが１.８Ｖ、“Ｌ”レベルが０Ｖとなっている。
【００１４】
電圧レベルシフター回路１３は、入出力信号１５ａの３.３Ｖ規格と入出力信号１５ｂの１.８Ｖ規格とを相互に変換するレベルシフト回路で、半導体基板１２の表面にあらかじめ形成されている。
【００１５】
半導体基板１２は、パッケージの基体となるシリコン基板で、通常の半導体製造プロセスを用いて電圧レベルシフター回路１３をシリコンウェハ上に形成した後、図１（ａ）に示したようにパッケージ外形に合わせてダイシング（切断工程）される。
【００１６】
半導体基板１２の裏面に形成される半田バンプ１４は、外部との信号接続に使用され、必要に応じて半導体装置１１ａおよび１１ｂ、および電圧レベルシフター回路１３に電気的に接続されている。半田バンプ１４は、いわゆるＢＧＡ構造に配置されている。
【００１７】
上記実施例１によれば、基体となる半導体基板１２上に電圧レベルシフター回路１３が形成されているので、入出力電圧レベルが異なる半導体装置１１ａおよび１１ｂを積載してマルチチップモジュールを容易に構成することができる。
【００１８】
また、上記実施例１によれば、入出力電圧レベルが異なっていても半導体装置１１ａおよび１１ｂを１つのモジュールに積載できるので、量産時において半導体装置の組み合わせ方によってインターフェース仕様だけが異なる数種類のベアチップを用意する必要がなく、製造コストの低減や製造期間の短縮を実現することができる。
【００１９】
上述の実施例１では、半導体装置１１ａおよび１１ｂはメモリとＣＰＵであるとしたが、本発明はこれに限られるものではなく、通常の半導体製造プロセスを用いて製造されるベアチップで入出力電圧レベルが異なるものであれば、原理的には適用可能である。
【００２０】
また、上述の実施例１では、入出力信号１５ａおよび１５ｂは３.３Ｖ規格および１.８Ｖ規格であるとしたが、本発明はこれに限られるものではなく、例えば、一方の“Ｌ”レベルがマイナスの電圧レベルであるような入出力信号の場合にも適用可能である。
【実施例２】
【００２１】
図２は、本発明の実施例２に係わるマルチチップモジュールの構造を示すイメージ図である。ここでは、一例として、２つの半導体装置（ベアチップ）２１ａおよび２１ｂとその接続にかかわる部分を示した。図２（ａ）はマルチチップモジュールの平面図を示し、図２（ｂ）はマルチチップモジュールの立面図を示している。
【００２２】
本発明の実施例２に係わるマルチチップモジュールは、パッケージの基体となる半導体基板２２、半導体基板２２上に形成されたパラシリ変換回路２３、および半導体装置２１ａおよび２１ｂを備えている。
【００２３】
半導体装置２１ａおよび２１ｂは半導体基板２２の上に積載され、半導体基板２２の表面にはパラシリ変換回路２３が形成され、半導体基板２２の裏面には半田バンプ２４が形成されている。
【００２４】
半導体装置２１ａの入出力信号２５ａはパラシリ変換回路２３の第１の入出力に電気的に接続され、半導体装置２１ｂの入出力信号２５ｂはパラシリ変換回路２３の第２の入出力に電気的に接続されている。
【００２５】
半導体装置２１ａおよび２１ｂは、それぞれに最適な通常の半導体製造プロセスを用いてベアチップとして製造される。
【００２６】
これらはそれぞれ異なるインターフェース仕様に基づく入出力を有し、入出力信号２５ａおよび２５ｂは互いに異なるデータ幅（ビット数）を有している。例えば、半導体装置２１ａはＩ/Ｏが２４ビットのメモリであり、入出力信号２５ａは２４ビットのデータ幅を持ちこれら２４ビットがパラレルに入出力される。これに対して、半導体装置２１ｂは通信機能を備えたＣＰＵであり、入出力信号２５ｂは１ビット幅でシリアルに入出力される。
【００２７】
バラシリ変換回路は、入出力信号２５ａからの２４ビットパラレルデータを入出力信号２５ｂの１ビットシリアルデータに変換するパラレル-シリアル変換回路で、半導体基板２２の表面にあらかじめ形成されている。
【００２８】
図２では、一例として、半導体装置２１ａから半導体装置２１ｂへのデータ転送の場合を示したが、同様に、半導体装置２１ｂからの入出力信号２５ｂの１ビットシリアルデータを入出力信号２５ａの２４ビットパラレルデータに変換して半導体装置２１ａへ転送するように構成することも容易である。
【００２９】
半導体基板２２は、パッケージの基体となるシリコン基板で、通常の半導体製造プロセスを用いてパラシリ変換回路２３をシリコンウェハ上に形成した後、図２（ａ）に示したようにパッケージ外形に合わせてダイシング（切断工程）される。
【００３０】
半導体基板２２の裏面に形成される半田バンプ２４は、外部との信号接続に使用され、必要に応じて半導体装置２１ａおよび２１ｂ、およびパラシリ変換回路２３に電気的に接続されている。半田バンプ２４は、いわゆるＢＧＡ構造に配置されている。
【００３１】
上記実施例２によれば、基体となる半導体基板２２上にパラシリ変換回路２３が形成されているので、入出力データ幅およびその入出力制御方法が異なる半導体装置２１ａおよび２１ｂを積載してマルチチップモジュールを容易に構成することができる。
【００３２】
また、上記実施例２によれば、入出力のデータ幅やその制御方法が異なっていても半導体装置２１ａおよび２１ｂを１つのモジュールに積載できるので、量産時において半導体装置の組み合わせ方によってインターフェース仕様だけが異なる数種類のベアチップを用意する必要がなく、製造コストの低減や製造期間の短縮を実現することができる。
【００３３】
上述の実施例２では、半導体装置２１ａおよび２１ｂはメモリとＣＰＵであるとしたが、本発明はこれに限られるものではなく、通常の半導体製造プロセスを用いて製造されるベアチップで入出力データ幅が異なるものであれば、原理的には適用可能である。
【００３４】
また、上述の実施例２では、入出力信号２５ａが２４ビット幅でパラレル入出力、入出力信号２５ｂが１ビット幅でシリアル入出力であるとしたが、本発明はこれに限られるものではなく、例えば、８ビットパラレル-シリアル変換回路を８つ用いて６４ビット幅のパラレルデータと８ビット幅のシリアルデータとをインターフェースするように構成することもできる。
【００３５】
さらに、上述の実施例１および２の説明では、半導体基板に積載される半導体装置（ベアチップ）は２つであるとしたが、本発明はこれに限られるものではなく、３つ以上の半導体装置を１つの半導体基板の上に積載してマルチチップモジュールを構成することもできる。
【００３６】
さらに、上述の実施例１および２の説明では、マルチチップモジュールはＢＧＡ構造であるとしたが、本発明はこれに限られるものではなく、例えばＱＦＰ（Quad Flat Package）やＰＧＡ（Pin Grid Array）など他のパッケージ構造に適用することも可能である。
【００３７】
さらに、上述の実施例１および２の説明では、半導体基板に形成されるインターフェース回路は電圧レベルシフター回路１３またはパラシリ変換回路２３であるとしたが、本発明はこれに限られるものではなく、例えば、入出力制御方式が異なる半導体装置間の接続や入出力速度（クロック周波数）が異なる半導体装置間の接続などを行うロジック回路なども考えられる。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例１に係わるマルチチップモジュールの構造を示すイメージ図。
【図２】本発明の実施例２に係わるマルチチップモジュールの構造を示すイメージ図。
【符号の説明】
【００３９】
１１ａ、１１ｂ、２１ａ、２１ｂ  半導体装置
１２、２２  半導体基板
１３  電圧レベルシフター回路
１４、２４  半田バンプ（ＢＧＡ）
１５ａ、１５ｂ、２５ａ、２５ｂ  入出力信号
２３  パラシリ変換回路
【図１】
2008288308.tif 000003
【図２】
2008288308.tif 000004