(57)【要約】【課題】高い電流利得が得られる半導体装置及びその製造方法を提供する。【解決手段】基板と、基板の上に設けられた第１導電型のベース層と、ベース層に接続されたベース電極と、ベース層の上に設けられた第２導電型のコレクタ層と、コレクタ層の上に設けられたコレクタ電極と、ベース層の上に設けられた第２導電型のエミッタ層と、エミッタ層の上に設けられたエミッタ電極と、コレクタ層とエミッタ層との間に設けられベース層上でコレクタ層とエミッタ層とを分離する、幅が１００ｎｍ（ナノメートル）以下の分離溝とを備えている。【選択図】図１
2008288306.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に設けられた第１導電型のベース層と、
前記ベース層に接続されたベース電極と、
前記ベース層の上に設けられた第２導電型のコレクタ層と、
前記コレクタ層の上に設けられたコレクタ電極と、
前記ベース層の上に設けられた第２導電型のエミッタ層と、
前記エミッタ層の上に設けられたエミッタ電極と、
前記コレクタ層と前記エミッタ層との間に設けられ、前記ベース層上で前記コレクタ層と前記エミッタ層とを分離する、幅が１００ｎｍ（ナノメートル）以下の分離溝と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記エミッタ層の上に設けられた前記エミッタ電極は、前記エミッタ層における前記分離溝に面する側面と略面一な側面を有し、
前記エミッタ電極の前記側面に対して、前記分離溝の幅と実質同じ大きさの間隙を隔てて対向する絶縁層が前記コレクタ層の上に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記コレクタ層の上に設けられた前記コレクタ電極は、前記コレクタ層における前記分離溝に面する側面と略面一な側面を有し、
前記コレクタ電極の前記側面に対して、前記分離溝の幅と実質同じ大きさの間隙を隔てて対向する絶縁層が前記エミッタ層の上に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項４】
第１導電型半導体層の上に第２導電型半導体層を形成する工程と、
前記第２導電型半導体層の上に絶縁層を形成する工程と、
選択的に開口が形成されたレジストマスクを用いて前記絶縁層を選択的に等方性エッチングし、前記第２導電型半導体層における前記開口の下の部分を露出させると共に、前記レジストマスクの下の前記絶縁層を所定量サイドエッチングする工程と、
前記開口から露出する前記第２導電型半導体層の表面に電極を形成する工程と、
前記レジストマスクを除去して、前記絶縁層のサイドエッチングにより形成された前記絶縁層と前記電極との間の間隙を選択的に露出させる工程と、
前記第２導電型半導体層における前記間隙から露出する部分をエッチングして前記第１導電型半導体層に達する分離溝を形成し、前記分離溝によって前記第１導電型半導体層上で互いに分離された第２導電型のエミッタ層と第２導電型のコレクタ層とを形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記絶縁層における前記サイドエッチングの前記所定量を、１００ｎｍ（ナノメートル）以下に制御することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
横型バイポーラトランジスタにおいて、エミッタから供給されるキャリアのベース層における拡散を抑えてコレクタへと効率よく注入させて高い電流利得を得るには、エミッタ面積Ｓに対するエミッタ周辺長Ｌの比Ｌ／Ｓを大きくすることが有効である。しかしながら、Ｌ／Ｓを大きくしても、特にキャリア（正孔）の移動度が小さいｐｎｐ型の横型バイポーラトランジスタ（例えば特許文献１に開示。）では十分な電流利得の向上は期待できず、エミッタからコレクタへのキャリアの注入効率をより向上させた構造が望まれる。
【特許文献１】特開２００５−１８３４３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、高い電流利得が得られる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００４】
本発明の一態様によれば、基板と、前記基板の上に設けられた第１導電型のベース層と、前記ベース層に接続されたベース電極と、前記ベース層の上に設けられた第２導電型のコレクタ層と、前記コレクタ層の上に設けられたコレクタ電極と、前記ベース層の上に設けられた第２導電型のエミッタ層と、前記エミッタ層の上に設けられたエミッタ電極と、前記コレクタ層と前記エミッタ層との間に設けられ、前記ベース層上で前記コレクタ層と前記エミッタ層とを分離する、幅が１００ｎｍ（ナノメートル）以下の分離溝と、を備えたことを特徴とする半導体装置が提供される。
【０００５】
また、本発明の他の一態様によれば、第１導電型半導体層の上に第２導電型半導体層を形成する工程と、前記第２導電型半導体層の上に絶縁層を形成する工程と、選択的に開口が形成されたレジストマスクを用いて前記絶縁層を選択的に等方性エッチングし、前記第２導電型半導体層における前記開口の下の部分を露出させると共に、前記レジストマスクの下の前記絶縁層を所定量サイドエッチングする工程と、前記開口から露出する前記第２導電型半導体層の表面に電極を形成する工程と、前記レジストマスクを除去して、前記絶縁層のサイドエッチングにより形成された前記絶縁層と前記電極との間の間隙を選択的に露出させる工程と、前記第２導電型半導体層における前記間隙から露出する部分をエッチングして前記第１導電型半導体層に達する分離溝を形成し、前記分離溝によって前記第１導電型半導体層上で互いに分離された第２導電型のエミッタ層と第２導電型のコレクタ層とを形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００６】
本発明によれば、高い電流利得が得られる半導体装置が提供される。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照し本発明の実施形態について説明する。なお、以下の実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明する。また、各図面中、同じ構成要素には同一の符号を付す。
【０００８】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置における要部の断面構造を示す模式図である。  
図２は、同半導体装置における要部の平面構造を示す模式図である。なお、図１は、図２におけるＡ−Ａ線断面図を示す。  
図３は、同半導体装置におけるエミッタ層とコレクタ層との平面配置関係を示す模式図である。
【０００９】
本実施形態では、半導体装置として横型ｐｎｐ型バイポーラトランジスタを一例に挙げて説明する。
【００１０】
基板２の上に、下から順に、ベースコンタクト層４、第３のベース層６、第２のベース層８、第１のベース１２が設けられている。
【００１１】
例えば、基板２の材料としては半絶縁性ＧａＡｓ、ベースコンタクト層４の材料としてはｎ＋型ＧａＡｓ（Ｓｉ濃度５×１０１８ｃｍ−３）、第３のベース層６の材料としてはｎ−型ＧａＡｓ（Ｓｉ濃度５×１０１６ｃｍ−３）、第２のベース層８の材料としてはｎ−型ＩｎＧａＰ（Ｓｉ濃度５×１０１６ｃｍ−３）、第１のベース１２の材料としてはｎ−型ＧａＡｓ（Ｓｉ濃度１×１０１６ｃｍ−３）をそれぞれ用いることができる。
【００１２】
第１のベース層１２の上には、エミッタ層１４ａとコレクタ層１４ｂが設けられている。エミッタ層１４ａ及びコレクタ層１４ｂは、共に例えばｐ＋型ＧａＡｓからなる。
【００１３】
エミッタ層１４ａとコレクタ層１４ｂとは、それら両者の間に設けられた分離溝２７によって、第１のベース層１２上で互いに分離されている。図３に示すように、エミッタ層１４ａの平面形状は例えば四角形状に形成され、そのエミッタ層１４ａの周囲を囲むように分離溝２７が形成され、その分離溝２７を介在させてコレクタ層１４ｂがエミッタ層１４ａの周囲を囲んでいる。なお、エミッタ層１４ａの平面形状は、四角形以外の多角形、さらには円形や楕円形状であってもよい。
【００１４】
エミッタ層１４ａの上には、エミッタ電極２１ａと絶縁層１６ａが設けられている。コレクタ層１４ｂの上には、コレクタ電極２１ｂと絶縁層１６ｂ、１６ｃが設けられている。エミッタ電極２１ａ及びコレクタ電極２１ｂは金属材料からなり、絶縁層１６ａ〜１６ｃは例えば酸化シリコンからなる。
【００１５】
エミッタ電極２１ａは、図２に示すように、分離溝２７の平面形状に沿った四角いリング状の平面パターンで形成されている。エミッタ電極２１ａの内側に、エミッタ電極２１ａに対して離間して絶縁層１６ａが形成されている。
【００１６】
コレクタ層１４ｂ上には、分離溝２７側の最も内側に絶縁層１６ｂが形成され、その外側に絶縁層１６ｂを囲むようにコレクタ電極２１ｂが形成され、そのコレクタ電極２１ｂの外側にコレクタ電極２１ｂを囲むように絶縁層１６ｃが形成されている。絶縁層１６ｂとコレクタ電極２１ｂとの間には間隙が形成されてそれら両者は互いに分離され、コレクタ電極２１ｂと絶縁層１６ｃとの間にも間隙が形成されてそれら両者は互いに分離されている。
【００１７】
エミッタ電極２１ａにおいて外側（分離溝２７側）の側面４１は、エミッタ層１４ａにおける分離溝２７に面する側面と略面一である。絶縁層１６ｂにおいて内側（分離溝２７側）の側面４２は、コレクタ層１４ｂにおける分離溝２７に面する側面と略面一である。したがって、エミッタ電極２１ａの外側の側面４１と絶縁層１６ｂの内側の側面４２とは、分離溝２７の幅と実質同じ大きさの間隙を隔てて対向している。分離溝２７は、後述するように、エミッタ電極２１ａと絶縁層１６ｂとをマスクとして、それら両者の間の間隙から露出する下の層をエッチングすることによって形成される。
【００１８】
ベース層６、８、１２の一部はエッチングにより除去され、その除去された部分にはベースコンタクト層４の表面の一部が露出され、その露出した部分にベース電極２９がベースコンタクト層４に接して設けられている。ベース電極２９は、ベースコンタクト層４を介して、ベース層６、８、１２に電気的に接続されている。ベース電極２９は、コレクタ層１４ｂよりも外側の領域に位置している。
【００１９】
本実施形態で例示する横型バイポーラトランジスタにおけるベース層は、共にｎ−型ＧａＡｓからなる第１のベース層１２と第３のベース層６との間に、それらよりも大きなバンドギャップを有するｎ−型ＩｎＧａＰからなる第２のベース層８を挟んだ構造を有する。
【００２０】
エミッタ層１４ａに接する第１のベース層１２の下に、その第１のベース層１２よりも大きなバンドギャップを有する第２のベース層８が存在することにより、エミッタ層１４ａから第１のベース層１２に注入されてベースコンタクト層４へと流れようとする正孔に対して第２のベース層８が障壁となる。このため、エミッタ層１４ａから第１のベース層１２に注入された正孔が大量にベースコンタクト層４へと流れ込むことを防止することができ、その分コレクタ層１４ｂへ到達する正孔を増加させて高い電流利得を得ることが可能となる。
【００２１】
しかし、このような構造を採用しても特にキャリア（正孔）移動度が小さいｐｎｐ型の横型バイポーラトランジスタでは高い電流利得を得にくく、さらに高い電流利得を実現するためには、エミッタ層１４ａから注入された正孔がベース層１２を拡散する距離を小さくして効率よくコレクタ層１４ｂに到達させるようにすることが有効である。そのためには、エミッタ層１４ａとコレクタ層１４ｂとの距離をできるだけ小さくする必要があり、すなわちそれら両者をベース層１２上で分離する分離溝２７の幅を小さくする必要がある。
【００２２】
現状の汎用的なレジストマスクを用いたフォトリソグラフィ及びエッチング技術では、分離溝２７の幅としては５００（ｎｍ）程度が限界であるが、本実施形態では、以下に説明するプロセスによって、幅が１００ｎｍ（ナノメートル）以下の分離溝を制御性よく形成することができる。
【００２３】
図４〜図６は、本実施形態に係る半導体装置の製造工程の要部を例示する工程断面図である。
【００２４】
まず、図４（ａ）に示すように、基板（半絶縁性ＧａＡｓ基板）２の上に、ベースコンタクト層（ｎ＋型ＧａＡｓ層）４、第３のベース層（ｎ−型ＧａＡｓ層）６、第２のベース層（ｎ−型ＩｎＧａＰ層）８、第１のベース層（ｎ−型ＧａＡｓ層）１２、および後述する工程により分離されてエミッタ層１４ａとコレクタ層１４ｂとなる半導体層（ｐ＋型ＧａＡｓ層）１４を順次エピタキシャル成長させて形成する。その後、半導体層１４の上全面に、例えば１０（ｎｍ）ほどの厚さの酸化シリコンからなる絶縁層１６を形成する。
【００２５】
次に、絶縁層１６の上全面にレジスト膜を形成した後、公知のフォトリソグラフィ及びエッチングによりそのレジスト膜をパターニングする。これにより、図４（ｂ）に示すように、絶縁層１６の上に、選択的に開口１８ａが形成されたレジストマスク１８が形成される。
【００２６】
そして、そのレジストマスク１８を用いて、絶縁層１６を選択的に等方性エッチングする。例えば、エッチャントとしてフッ化アンモニウム溶液を用いて、酸化シリコンからなる絶縁層１６をウェットエッチングする。
【００２７】
このエッチングにより、図５（ａ）に示すように、半導体層１４においてレジストマスク１８の開口１８ａの下の部分が露出されると共に、レジストマスク１８の下の絶縁層１６において開口１８ａ近傍部分がサイドエッチングされて除去される。被エッチング層である絶縁層１６の種類、厚さ、レジストマスク１８の開口１８ａの面積、エッチャントの種類や量などの各種条件に応じて、エッチング時間を適切に制御することで、開口１８ａの縁部真下位置からのサイドエッチング量が１００（ｎｍ）以下になるよう制御される。
【００２８】
次に、レジストマスク１８をそのままマスクとして金属膜を蒸着する。これにより、図５（ｂ）に示すように、半導体層１４においてレジストマスク１８の開口１８ａから露出する表面上に、エミッタ電極２１ａとコレクタ電極２１ｂが形成される。絶縁層１６ａ〜１６ｃが上記サイドエッチングにより除去された部分には、レジストマスク１８がマスクとなって金属膜（電極）は形成されない。したがって、エミッタ電極２１ａと絶縁層１６ａとの間、エミッタ電極２１ａと絶縁層１６ｂとの間、コレクタ電極２１ｂと絶縁層１６ｂとの間、コレクタ電極２１ｂと絶縁層１６ｃとの間のそれぞれには、１００（ｎｍ）以下の間隙が形成される。レジストマスク１８の上に形成された金属膜２１ｃはレジストマスク１８と共に除去（リフトオフ）される。
【００２９】
レジストマスク１８を除去した後、図６（ａ）に示す別のレジストマスク２５が形成される。このレジストマスク２５は、エミッタ電極２１ａと絶縁層１６ｂとの間の間隙２３と、その近傍のエミッタ電極２１ａの一部及び絶縁層１６ｂの一部のみを部分的に露出させるようにパターニングされる。
【００３０】
その状態で、例えばアンモニアと過酸化水素水との混合液であるアルカリ系エッチャントを用いて半導体層１４のウェットエッチングを行う。このときのエッチャントは、半導体層１４のみを溶解し、エミッタ電極２１ａ、絶縁層１６ｂおよびレジストマスク２５は溶解しない。したがって、半導体層１４において、エミッタ電極２１ａと絶縁層１６ｂとの間の間隙２３の下の部分のみが選択的に除去されて、図６（ｂ）に示すように第１のベース層１２に至る分離溝２７が形成される。この分離溝２７によって、第１のベース層１２上で互いに分離されたエミッタ層１４ａとコレクタ層１４ｂが形成される。
【００３１】
上記分離溝２７形成時のエッチャントは、エミッタ電極２１ａと絶縁層１６ｂを溶解しないので、レジストマスク２５の開口２５ａ幅をエミッタ電極２１ａと絶縁層１６ｂとの間の間隙２３の幅（１００（ｎｍ）以下）に合わせる必要はなく、間隙２３の幅より大きくてよい。すなわち、レジスト膜に特別な装置やプロセスを使って微細開口を形成する必要はなく、汎用的なレジスト膜の加工技術を使うことができ、コストアップをまねかない。エミッタ電極２１ａとこれに対して間隙２３を隔てて対向している絶縁層１６ｂが、分離溝２７形成のためのマスクとして機能する。分離溝２７形成後も、絶縁層１６ａ〜１６ｃは、そのまま残されて保護膜としての機能も担う。
【００３２】
分離溝２７の幅は間隙２３の大きさによって規定される。この間隙２３を形成するにあたっては、例えばエキシマレーザなどを用いた高価な露光装置を用いて微細開口をレジストに形成せずとも、前述したように絶縁層１６ｂを等方性エッチングする際に生じるマスク下のサイドエッチングを利用することで、１００（ｎｍ）以下という微細幅を実現することができる。
【００３３】
エミッタ層１４ａとコレクタ層１４ｂとの間の分離溝２７の幅を微細にすることで、エミッタ層１４ａから注入された正孔がベース層１２を拡散する距離を小さくして効率よくコレクタ層１４ｂに到達させることができ、高い電流利得を得ることができる。
【００３４】
図７は、横型ｐｎｐ型のバイポーラトランジスタにおいてエミッタ層１４ａとコレクタ層１４ｂとの間の分離溝２７の幅（ｎｍ）と、電流利得（電流増幅率）βとの関係を示すグラフ図である。
【００３５】
現状の回路設計上、電流利得βとしては２０以上が望ましく、これには、図７のグラフより、分離溝２７の幅を１００（ｎｍ）以下にする必要がある。本実施形態では、前述したように、コストアップをまねかずに幅が１００（ｎｍ）以下の分離溝２７を実現することができ、電流利得βが２０以上という要求を満たすことができる。
【００３６】
また、設計通りの特性を安定して実現するには、分離溝２７の幅を制御性良く所望の値にする必要があるが、前述したように、各種条件に応じてエッチング時間を適切に制御することによって、容易にサイドエッチング量を所定量に制御することが可能である。
【００３７】
分離溝２７は、第１のベース層１２の表面よりも内部に入るように形成してもよい。ただし、分離溝２７を第１のベース層１２の表面にまでとどめた構造の方が、エミッタ層１４ａからコレクタ層１４ｂへと正孔が流れる経路（第１のベース層１２）における断面積をより大きく確保でき、エミッタ層１４ａからコレクタ層１４ｂへの正孔の注入効率を向上できる。
【００３８】
ベース層としては、図８に示すように、第１のベース層１２だけの構成であってもよい。また、図９に示すように、ベース層として、第１のベース層１２とその下に設けた第２のベース層８だけの構成であってもよい。
【００３９】
図９に示す具体例においても、エミッタ層１４ａに接する第１のベース層１２の下に、その第１のベース層１２よりも大きなバンドギャップを有する第２のベース層８が存在することにより、エミッタ層１４ａから第１のベース層１２に注入されてベースコンタクト層４へと流れようとする正孔に対して第２のベース層８が障壁となる。このため、エミッタ層１４ａから第１のベース層１２に注入された正孔が大量にベースコンタクト層４へと流れ込むことを防止することができ、その分コレクタ層１４ｂへ到達する正孔を増加させて高い電流利得を得ることが可能となる。
【００４０】
［第２の実施形態］
図１０は、本発明の第２の実施形態に係る半導体装置における要部の断面構造を示す模式図である。  
図１１は、同半導体装置における要部の平面構造を示す模式図である。なお、図１０は、図１１におけるＢ−Ｂ線断面図を示す。
【００４１】
基板２の上に、下から順に、ベースコンタクト層４、第３のベース層６、第２のベース層８、第１のベース１２が設けられている。第１のベース層１２の上には、エミッタ層１４ａとコレクタ層１４ｂが設けられている。
【００４２】
エミッタ層１４ａの上には、エミッタ電極２１ａと絶縁層２８ａが設けられている。コレクタ層１４ｂの上には、コレクタ電極２１ｂと絶縁層２８ｂが設けられている。絶縁層２８ａ、２８ｂは、第１の実施形態における絶縁層１６ａ〜１６ｃと同様、例えば酸化シリコンからなる。
【００４３】
エミッタ層１４ａ上の絶縁層２８ａは、図１１に示すように、分離溝３０の平面形状に沿った四角いリング状の平面パターンで形成されている。その絶縁層２８ａの内側に、絶縁層２８ａに対して離間してエミッタ電極２１ａが形成されている。
【００４４】
コレクタ層１４ｂ上には、分離溝３０側の最も内側にコレクタ電極２１ｂが形成され、その外側にコレクタ電極２１ｂを囲むように絶縁層２８ｂが形成されている。コレクタ電極２１ｂと絶縁層２８ｂとの間には間隙が形成されてそれら両者は互いに分離されている。
【００４５】
エミッタ層１４ａ上の絶縁層２８ａにおいて外側（分離溝３０側）の側面は、エミッタ層１４ａにおける分離溝３０に面する側面と略面一である。コレクタ電極２１ｂにおいて内側（分離溝３０側）の側面は、コレクタ層１４ｂにおける分離溝３０に面する側面と略面一である。したがって、絶縁層２８ａの外側の側面とコレクタ電極２１ｂの内側の側面とは、分離溝３０の幅と実質同じ大きさの間隙を隔てて対向している。
【００４６】
本実施形態に係る半導体装置は、図５（ｂ）に示す工程までは、前述した第１の実施形態と同様に進められる。
【００４７】
そして、レジストマスク１８をその上の金属膜２１ｃと共に除去（リフトオフ）した後、第１の実施形態とは異なり、本実施形態では、コレクタ電極２１ｂと、エミッタ層１４ａ上の絶縁層２８ａとの間の間隙を露出させた状態で、例えばアンモニアと過酸化水素水との混合液であるアルカリ系エッチャントを用いて半導体層１４のウェットエッチングを行う。これにより、半導体層１４において、コレクタ電極２１ｂと絶縁層２８ａとの間の間隙の下の部分のみが選択的に除去されて、図１０に示すように第１のベース層１２に至る分離溝３０が形成される。この分離溝３０によって、第１のベース層１２上で互いに分離されたエミッタ層１４ａとコレクタ層１４ｂが形成される。
【００４８】
本実施形態では、コレクタ電極２１ｂとこれに対して微小間隙を隔てて対向している絶縁層２８ａが、分離溝３０形成のためのマスクとして機能し、分離溝３０の幅はコレクタ電極２１ｂと絶縁層２８ａとの間の間隙の大きさによって規定される。この間隙を形成するにあたっては、本実施形態においても、第１の実施形態と同様、絶縁層２８ａを等方性エッチングする際に生じるマスク下のサイドエッチングを利用することで、１００（ｎｍ）以下という微細幅を実現することができる。
【００４９】
そして、エミッタ層１４ａとコレクタ層１４ｂとの間の分離溝３０の幅を微細にすることで、エミッタ層１４ａから注入された正孔がベース層１２を拡散する距離を小さくして効率よくコレクタ層１４ｂに到達させることができ、高い電流利得を得ることができる。
【００５０】
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体装置における要部の断面構造を示す模式図である。  
本実施形態に係る半導体装置は、前述した横型ｐｎｐ型バイポーラトランジスタを、縦型ｎｐｎ型バイポーラトランジスタと同一基板２上に形成した具体例である。
【００５１】
基板２の上には、下から順に、ｎ＋型ＧａＡｓ層４、ｎ−型ＧａＡｓ層６、ｎ−型ＩｎＧａＰ層８、ｎ−型ＧａＡｓ層１２が設けられている。
【００５２】
横型ｐｎｐ型トランジスタの形成領域には、ｎ−型ＧａＡｓ層１２の上に、それぞれエミッタ層とコレクタ層として機能するｐ型のＧａＡｓ層１４ａ、１４ｂが設けられ、これらは前述したように、微細幅（１００（ｎｍ）以下）の分離溝２７によってｎ−型ＧａＡｓ層１２上で分離されている。
【００５３】
縦型ｎｐｎ型トランジスタの形成領域には、ｎ−型ＧａＡｓ層１２の上に、下から順に、ｐ型ＧａＡｓ層１４ｃ、ｎ−型ＧａＡｓ層３３、ｎ型ＩｎＧａＡｓ層３４が設けられている。
【００５４】
ｐ型ＧａＡｓ層１４ｃは縦型ｎｐｎ型トランジスタのベース層として機能し、そのｐ型ＧａＡｓ層１４ｃにはベース電極３２が接して設けられている。ｎ−型ＧａＡｓ層３３、ｎ型ＩｎＧａＡｓ層３４は、それぞれ、縦型ｎｐｎ型トランジスタのエミッタ層、エミッタコンタクト層として機能し、ｎ型ＩｎＧａＡｓ層３４の上には縦型ｎｐｎ型トランジスタのエミッタ電極３５が設けられている。
【００５５】
横型ｐｎｐ型バイポーラトランジスタにおけるエミッタ層１４ａ、コレクタ層１４ｂ、および縦型ｎｐｎ型バイポーラトランジスタにおけるベース層１４ｃは、ｎ−型ＧａＡｓ層１２上全面に形成された同一の層（ｐ型ＧａＡｓ層）を加工して得られる。
【００５６】
ｎ＋型ＧａＡｓ層４は、横型ｐｎｐ型バイポーラトランジスタ形成領域で、横型ｐｎｐ型バイポーラトランジスタのベース電極２９に接し、縦型ｎｐｎ型バイポーラトランジスタ形成領域で、縦型ｎｐｎ型バイポーラトランジスタのコレクタ電極３１に接している。ｎ＋型ＧａＡｓ層４は、横型ｐｎｐ型バイポーラトランジスタにおけるベースコンタクト層として機能すると共に、縦型ｎｐｎ型バイポーラトランジスタにおけるコレクタコンタクト層として機能する。
【００５７】
ｎ−型ＧａＡｓ層６、ｎ−型ＩｎＧａＰ層８およびｎ−型ＧａＡｓ層１２は、横型ｐｎｐ型バイポーラトランジスタにおけるベース層として機能すると共に、縦型ｎｐｎ型バイポーラトランジスタにおけるコレクタ層として機能する。
【００５８】
一般に、バイポーラトランジスタの場合、ｐｎｐ型に比べｎｐｎ型の方が高周波性能が高いので、ｎｐｎ型の構造が用いられることが多い。しかしながら、同一基板上にｎｐｎ型バイポーラトランジスタとｐｎｐ型バイポーラトランジスタとが集積されていれば、ＩＣを設計する上での設計自由度が増す。例えば、ｎｐｎ型バイポーラトランジスタにより構成されるパワーアンプのバイアス回路の一部をｐｎｐ型バイポーラトランジスタで構成することによりコントロール電圧の低減が図れる。
【００５９】
以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。
【００６０】
本発明の半導体装置における半導体や絶縁層の材料としては前述したものに限らず、他の半導体や絶縁材料を適宜用いることができる。
【００６１】
また、本発明はｐｎｐ型の横型バイポーラトランジスタに限らず、ｎｐｎ型の横型バイポーラトランジスタにも適用可能である。ｎｐｎ型に比べてキャリア移動度が小さいｐｎｐ型に対して本発明を適用すると特に大きな電流利得向上の効果が期待できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る半導体装置における要部の断面構造を示す模式図。
【図２】同第１の実施形態に係る半導体装置における要部の平面構造を示す模式図。
【図３】同第１の実施形態に係る半導体装置におけるエミッタ層とコレクタ層との平面配置関係を示す模式図。
【図４】同第１の実施形態に係る半導体装置の製造工程の要部を例示する工程断面図。
【図５】図４に続く工程断面図。
【図６】図５に続く工程断面図。
【図７】エミッタ層とコレクタ層との間の分離溝の幅と、電流利得との関係を示すグラフ図。
【図８】第１の実施形態に係る半導体装置において、ベース層の他の構成例を示す模式断面図。
【図９】第１の実施形態に係る半導体装置において、ベース層のさらに他の構成例を示す模式断面図。
【図１０】本発明の第２の実施形態に係る半導体装置における要部の断面構造を示す模式図。
【図１１】同第２の実施形態に係る半導体装置における要部の平面構造を示す模式図。
【図１２】本発明の第３の実施形態に係る半導体装置における要部の断面構造を示す模式図。
【符号の説明】
【００６３】
２…基板、４…ベースコンタクト層、６…第３のベース層、８…第２のベース層、１２…第１のベース層、１４ａ…エミッタ層、１４ｂ…コレクタ層、１６ａ〜１６ｃ…絶縁層、２１ａ…エミッタ電極、２１ｂ…コレクタ電極、２７…分離溝、２９…ベース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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