(57)【要約】【課題】ＰＯＬ電源からなる給電ユニットと、この給電ユニットから電力供給を受ける低電圧／大電流消費の回路ユニットとからなり、該回路ユニットの負荷急変に対して高速に応答な回路システムである。【解決手段】回路ユニット３は、自内の消費電力の増大を前もって予測する増大予測機能部５を備えており、該機能部５において増大予測がなされると、給電ユニット２の出力電圧が降下し始めるより前に、給電制御機能部６に対しその増大予測情報Ｉｐｒを与え、前もって電力供給能力を増大させておく。【選択図】図１
2008165583.tif 000002
【特許請求の範囲】
【請求項１】
電力供給を受けて回路動作を行う回路ユニットと、該回路ユニットに対し前記の電力供給を行う給電ユニットと、を有する回路システムにおいて、
前記給電ユニットは、前記回路ユニットにおいてあるタイミング以降に消費電力の増大が見込まれるとき、そのタイミングに先行して予めその電力供給能力を増大させておくことを特徴とする回路システム。
【請求項２】
前記回路ユニットは、前記消費電力の増大を前記タイミングより以前に予測可能な増大予測機能部を備え、その予測時に、増大予測情報を送出することを特徴とする請求項１記載の回路システム。
【請求項３】
前記給電ユニットは、前記回路ユニットにおいて前記消費電力の増大を前記タイミングより以前に予測したときに送出される増大予測情報を受信して前記の電力供給能力を増大させる給電制御機能部を備えることを特徴とする請求項１記載の回路システム。
【請求項４】
前記給電ユニットは、前記回路ユニットの急速な負荷変動に対して高速応答可能な分散給電型のＰＯＬ電源であることを特徴とする請求項１記載の回路システム。
【請求項５】
前記回路ユニットがＬ２スイッチデバイスであるとき、前記増大予測機能部は、入力されるＬ２フレームの先頭部分が該Ｌ２スイッチデバイス内に入り込んだことを検出したとき前記増大予測情報を生成することを特徴とする請求項２記載の回路システム。
【請求項６】
外部電源からの電力供給を受けて回路動作を行う回路ユニットであって、あるタイミング以降に自回路ユニット内の消費電力が増大することを自ら予測し、その予測したタイミングに先行して予めその外部電源に対して電力供給能力の増大を指示する増大予測機能部を備えることを特徴とする回路ユニット。
【請求項７】
所定の回路動作を行う回路ユニットに対して電力の供給を行う給電ユニットであって、前記回路ユニットが自ら予測して送出した消費電力の増大を示す増大予測情報を受信したとき、その電力供給能力を増大させる給電制御機能部を備えることを特徴とする給電ユニット。
【請求項８】
電力供給を受けて回路動作を行う回路ユニットと、該回路ユニットに対し前記の電力供給を行う給電ユニットと、を有する回路システムにおける給電方法であって、
前記回路ユニットにおいて、あるタイミングより以降に消費電力の増大が予測されるか否かを判定する第１ステップと、
前記第１ステップにおいてその消費電力の増大が予測されたとき、その予測したタイミングに先行して供給電力の増大予測情報を前記回路ユニットに対して出力する第２ステップと、
前記第２ステップにおいて出力された前記増大予測情報を前記給電ユニットにおいて受信し、自らの給電能力を前記タイミングより以前に増大させる第３ステップと、
を有することを特徴とする給電方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路システム、特に回路ユニットを、該回路ユニットの負荷急変に対し高速に応答して電力供給を行う給電ユニットとからなる回路システムに関する。
【背景技術】
【０００２】
通信装置、サーバシステム、高性能パソコン等のＩＴ（information technology）装置においては、その機能や性能の急激な向上に伴い、当該装置を構成するハードウェア、特にＦＰＧＡ（field programmable gate array）、Ｌ２／Ｌ３（layer2／layer3）スイッチ、ＣＰＵ，ＤＳＰ等の回路ユニット（デバイス）において低電圧／大電流化が急速に進んでいる。このため、これらのハードウェアを駆動する給電ユニットにおいても、高効率、高精度、高速応答といった高性能化が要求されている。ここに、ＰＯＬ（point-of-load）を初めとした分散給電方式による給電ユニットの提案がなされ、その採用が始まってきている。
【０００３】
なお本発明に関連する公知技術の一例として、下記の〔特許文献１〕がある。この〔特許文献１〕に開示されている電源制御装置においては、システム内の電源制御ユニットから電源ユニットに対して基準電圧を供給し、システムの所定部分の電圧を測定しながらこの基準電圧を制御することによって電源ユニットの出力電圧を制御できるように構成することにより電源ユニットの出力調整を自動化したことを特徴としている。
【０００４】
【特許文献１】特開２０００−９９１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したＰＯＬを初めとした分散給電方式のもとでの給電ユニットについては、上記の高速応答性能の向上のために、リップルコンバータ方式やマルチフェーズシフト方式といった高速応答性に優れた方式の研究開発が進んでいる。
【０００６】
しかしながら、現時点においても、回路ユニット（デバイス）における低電圧／大電流化の流れは止まらず、上述したＰＯＬによる分散給電システムに対する要求性能、特に高速応答性能に対する要求はますます厳しくなってきている。
【０００７】
したがって本発明は、今後、回路ユニット（デバイス）の低電圧／大電流化がさらに進展していくことを考慮して、さらなる高速応答性能の向上を実現することのできる、回路ユニットおよび給電ユニットを備えた回路システムを提供することを目的とするものである。この場合、上記のリップルコンバータ方式やマルチフェーズシフト方式等の公知技術とは全く異なる視点でその高速応答性能を実現するものである。
【課題を解決するための手段】
【０００８】
図１は本発明に係る回路システムの基本構成を示す図である。本図において、参照番号１は本発明に係る回路システムを示し、電力供給を受けて回路動作を行う回路ユニット３と、該回路ユニット３に対し電源ライン４を介しその電力供給を行う給電ユニット２と、を有する。
ここに給電ユニット２は、回路ユニット３においてあるタイミング以降に消費電力の増大が見込まれるとき、そのタイミングに先行して予めその電力供給能力を増大させておくことを基本動作とするものである。
【０００９】
かかる基本動作を実施するための一具体例として、図１においては増大予測機能部５および給電制御機能部６を示す。すなわち回路ユニット３は、自回路ユニット内の消費電力の増大を上記のタイミングより以前に予測可能な該増大予測機能部５を備え、その予測時に、増大予測情報Ｉｐｒ（prediction）を送出する。一方給電ユニット２は、回路ユニット３においてその消費電力の増大を上記のタイミングより以前に予測したときに送出される上記増大予測情報Ｉｐｒを指示ライン７を介して受信し、電力供給能力を増大させる該給電制御機能部６を備える。
【００１０】
かくして、回路ユニット３における消費電力の増大に伴う給電ユニット２の出力電圧の低下を事前に予測し、該出力電圧の低下を生じさせることなく電力供給を行うことができる。
【発明の効果】
【００１１】
回路ユニットが例えばＬ２スイッチである場合、Ｌ２フレームが該Ｌ２スイッチに入力されたことを例えばそのＬ２フレームの先頭部分（例えばプリアンブル）により検出し、その後に電力消費の大きいデータ部分（ＩＰパケット）が続くことを予測する。
【００１２】
これまでの一般的な給電ユニットでは、上記電力消費の大きいデータ部分の到来により回路ユニットの負荷が急増すると、まずこの給電ユニットの出力電圧の低下を自ら検出し、この検出によって出力電流を増加させる。すなわちフィードバック制御である。この場合、通常回路ユニットの直近に配置される外付けコンデンサの放電時間の影響で、上記出力電圧は急速には低下し得ず、上記の検出までに第１の遅れ時間を伴う。そしてその検出後、上記の出力電圧は、該コンデンサへの充電電流の供給によって、元の電圧まで上昇していくが、このときチョークコイル（後述）の影響等によって急速には上昇し得ず、元の電圧に復帰するまでに第２の遅れ時間を伴う。
【００１３】
結局、上記第１および第２の遅れ時間の和よりも短い時間で元の出力電圧まで回復することはできないことから、ここに従来の一般的な給電ユニットにおける高速応答性能の限界が生じている。
【００１４】
本発明は、従来技術による上記回路ユニットにおける負荷の急増に起因する、上記給電ユニットの出力電圧の降下から元の出力電圧への復帰までに生ずる上記第１および第２の遅れ時間を大幅に縮小することを可能にするものであり、ここに目的とする給電ユニットの高速応答性能の改善を図ることができる。
【発明を実施するための最良の形態】
【００１５】
本発明によりもたらされる効果を明確にするために、まず初めに、従来の給電ユニットについて説明しておく。
【００１６】
図１１は従来の一般的な給電ユニット２の一例を示し、ＰＯＬに使用される非絶縁型ＤＣ−ＤＣコンバータよりなる給電ユニット２を示す。
【００１７】
このＰＯＬの構成では、この給電ユニット２を、低電圧／大電流を消費する回路ユニット（デバイス）３の直近に配置する。回路ユニット３の直近から給電することにより給電配線パターンの持つ抵抗分やインダクタンス分による電圧ドロップおよびノイズの発生を極力抑え、また高速応答型ＰＯＬにおいては出力電圧変動のフィードバックループでの位相遅延を最小限に抑える。
【００１８】
図１１に示すＤＣ−ＤＣコンバータ（２）の基本特性としての出力電圧リップルは、主に、チョークコイル１３と連携しながらスイッチングトランジスタ（ＦＥＴ）１１および１２を交互にオン／オフする（スイッチング制御）ことによる、出力コンデンサ１４への充電と、回路ユニット３での電力消費による該出力コンデンサ１４からの放電と、により発生する。
【００１９】
本図に示すＰＷＭ（pulse width modulation）制御では、上記の出力電圧の変動をエラーアンプ１５により監視し、それをＰＷＭコントローラ１８にフィードバックして上記スイッチング制御のオン／オフ・デューティレシオを変化させ、これによりその出力電圧を制御する。
【００２０】
以下、本発明で解決する課題の一例を挙げるが、ここでは従来技術として、平均的な応答速度（約１０μｓ）を持つＰＯＬを例に取り、その課題を説明する。この場合、その応答速度（出力電圧の低下を検出後、フィードバックが掛かり、元の出力電圧に戻る時間、すなわち前述した第１および第２の遅れ時間）が１０μｓであることから、そのフィードバックが掛かるまでの遅れ時間は早くても約３μｓ程度と考えられる。これを図を参照して説明する。
【００２１】
図１２は回路ユニット３の負荷電流（ａ）、給電ユニット２の出力電圧（ｂ）および出力電流（ｃ）の各波形を示す図である。
【００２２】
本図において、回路ユニット３の負荷電流Ｉが、時刻ｔ１において１０Ａに急変（負荷変動）したとする。そうすると、給電ユニット２の出力電圧Ｖｏｕｔは降下し始めるが、出力コンデンサ１４や外付けコンデンサ１９の影響で急速には降下せず、徐々に下降する。そして時刻ｔ２において所定のスレッショルド（ＲＥＦ）に達したとき、その下降する出力電圧Ｖｏｕｔを上昇させようとするフィードバック制御が、図１１のエラーアンプ１５、ＰＷＭコンパレータ１６およびＰＷＭコントローラ１８により行われる。
【００２３】
このフィードバック制御の開始により出力電流Ｉｏｕｔが増大し、時刻ｔ２以降、出力電圧Ｖｏｕｔの降下が減少し時刻ｔ３においてその降下が停止する。その後Ｖｏｕｔは上昇に転じ、時刻ｔ４以降において元の出力電圧Ｖｏｕｔに戻る。
【００２４】
上述した元の出力電圧Ｖｏｕｔに戻る時間「１０μｓ」は、図１２におけるｔ１→ｔ４に対応し、また、フィードバックが掛かるまでの遅れ時間「３μｓ」は、ｔ１→ｔ２に相当する。なお、通常、ＰＯＬにおいては、出力電圧Ｖｏｕｔの降下は例えば５０mV以内と規定されており、元の出力電圧への復帰時間が高速であることのみならず、その出力電圧の変動幅が小さいことも要求される。
【００２５】
以上の動作を具体的な数値を用いて以下に説明する。
ある時刻ｔ１で回路ユニット３の負荷が急激に変動（電流引き込み）したとする。またＤＣ−ＤＣコンバータの出力電圧が１．０Ｖ、コンデンサ１４と１９の総和が１００μＦ、出力電流Ｉｏｕｔの変動１０Ａ、その電流変動速度２０Ａ／μｓとしてこの条件下で、３μｓ後の出力電圧Ｖｏｕｔの低下を計算する。
【００２６】
この条件下では、０≦ｔ≦５００ns（ｔ２→ｔ３）までは電流Ｉは単調に増加し、５００ns≦ｔ（ｔ３）では一定（１０Ａ）となる。
【００２７】
０≦ｔ≦５００nsにおける電圧変動は、
ΔＶ（ｔ）＝１／Ｃ＊∫ｉ（ｔ）ｄｔ＝１／Ｃ＊∫ａｔｄｔ（ａ：１０Ａ／５００ns電流変化率）
より
ΔＶ（５００ns）＝２５mV
となる。
【００２８】
５００ns≦ｔにおける電圧変動は、
ΔＶ＝１／Ｃ＊ｉ＊（ｔ−５００ns）
より
ΔＶ（３μｓ）＝２５mV＋２５０mV＝２７５mV
となる。
【００２９】
これは、１．０Ｖの約２８％となる。通常１．０Ｖ動作デバイスの許容電圧範囲は±５％（５０mV）程度であることから、このＰＯＬはデバイス駆動用電源として使用することはできない。
【００３０】
また、実際にはこれ以外のノイズ成分（配線パターンで発生するノイズ等）も加わることも忘れてはならない。
【００３１】
現実には、高速応答への要求は既に変動電流ΔＩ≧１０Ａで変化率≧２０Ａ／μｓを超える要求が出てきており、上述したＰＯＬのレベル（性能）での対応は到底不可能となる。
【００３２】
このような要求に応えるために、リップルコンバータ方式等を採用した高速応答型ＰＯＬが登場してきている。なおリップルコンバータ方式ＰＯＬの性能については、後述する。
【００３３】
高速応答のリップルコンバータ方式を含め、現在のＰＯＬコンバータは出力電流Ｉｏｕｔが変動し、その結果として発生する出力電圧Ｖｏｕｔの変動をフィードバックするといった構成であることから、どうしても応答の遅れが出る宿命にある。
【００３４】
本発明ではこの点に着目し、図１に示した新しい応答制御方式を提案する。すなわち本方式は負荷変動のタイミングを予測して制御パラメータとしてフィードバック制御に加算することにより超高速な応答性能を実現するものである。この本発明の革新性は、電流を消費する側の回路ユニット３の中に、これから処理するデータ予測を行う機能を持たせ、その結果をＰＯＬ制御パラメータとして加える。つまり回路ユニット３と、給電ユニット（ＰＯＬ）２とをチップセットとして扱い、それらで連携して給電制御を行うこととする。
【００３５】
本発明においては主に通信装置についての具体例で説明する。この通信装置の分野においては、近年のインターネット／イントラネット等の急速な普及が、スイッチ等の装置の高機能化、高性能化（大容量化、高速化）を押し進め、これに伴い装置を構成する回路ユニット（デバイス）類の低電圧／大電流化が求められている。この場合、負荷急変を予測してこれを制御パラメータに加えるという基本的な考え方はきわめて有効である。ただし、この基本的な考え方は、サーバや高性能パソコン等の他の分野へも応用が可能である。そのパソコンに応用した場合の適用例については後述する。
【００３６】
以上の説明では、従来技術として平均的応答速度（約１０μｓ）を持つＰＯＬについて述べたが、さらなる従来技術として、現時点でおそらく最高応答性能を持つリップルコンバータ方式ＰＯＬについて検討してみる。
【００３７】
このリップルコンバータ方式は、基準電圧に対して、Ｈｉｇｈ側／Ｌｏｗ側のスレッショルド（Ｖｔｈｈ，Ｖｔｈｌ）を設け、Ｌｏｗ側を下回ると入力側から給電するＦＥＴ（図１１のＦＥＴ１１に相当）をオン、そのＨｉｇｈ側スレッショルドを超えるとそのＦＥＴをオフする方式である。これによりＬｏｗ側スレッショルド以下の検出と同時に全開で給電できるため、高速な応答ができる。
【００３８】
現時点でのリップルコンバータ方式高速ＰＯＬにおける応答速度は、既述と同じ条件である出力電流変動１０Ａ、変動速度２０Ａ／μｓ、出力側コンデンサ総和１００μＦにおいて、負荷変動２％（２０mV）で応答する。この性能であれば、前述した負荷急変に対しては全く問題なく対応可能であり、このＰＯＬのフィードバック遅れ時間を算出すると、約１５０ns程度となる。
【００３９】
ここで、負荷変動に対する電流変化率および電流変動幅が２倍になったとする。この場合の電流変動速度は８０Ａ／μｓとなる。また出力電流の変動は１０Ａである。この場合、フィードバックが掛かるまでの電圧変動ΔＶは、
０≦ｔ≦２５０ns：ΔＶ＝１／Ｃ＊∫ｉｄｔ（ｉ＝ａｔ：ａは単位時間当たりの電流変化率）
２５０ns≦ｔ：ΔＶ＝１／Ｃ＊ｉ＊ｔ（ｉ＝２０Ａ）
で計算され、そのΔＶの値は約３８mV程度となる（ただしＬｏｗ側スレッショルドＶｔｈｌを１０mVとして計算）。
【００４０】
しかし、上記電流変化に対する配線パターンのインダクタンス分によるノイズと、配線パターン抵抗によるノイズとが、数１０mVの大きさで加算されるため、このような電圧変動ΔＶのもとではリップルコンバータ方式でも対応ができなくなる。
【００４１】
さてここで、図１に示した本発明に係る回路システム１の具体的な実施例について述べる。
【００４２】
負荷変動レベルは先の例で示した電流（Ｉ）変動速度８０Ａ／μｓ、出力電流変動２０Ａおよび出力電圧１．０Ｖを適用する。出力コンデンサ１４および外付けコンデンサ１９容量も同じく１００μＦとする。
【００４３】
また図１の回路システム１における回路ユニット３として、近年のインターネット／イントラネットの普及によって低電圧／大電流化が急速に進んでいる大容量のＬ２スイッチ装置を例にとって説明する。
【００４４】
既にＬ２スイッチの分野では、２００Gbpsを超える交換能力を持つ装置が現れ始めている。現在は、装置内部のスイッチデバイスは、数個のデバイスにより５０Gbps程度の容量ずつに分割されて処理されており、既に電流変動速度を２０Ａ／μｓ、出力電流変動を１０Ａ以上とする要求が出ている。近い将来、高機能化ならびに高性能化によってこれらのデバイスの集積度が上がり、１個ないしは２個程度のデバイスで２００Gbps程度の交換処理が行われるようになるであろうことは容易に想像でき、この場合の負荷変動に対する高速応答の要求はさらに厳しくなる。
【００４５】
このためここでは、ＧｂＥ（Gigabit Ethernet（登録商標））１００チャネルを収容するＬ２スイッチデバイスであって、１００Gbpsの交換能力を持ち、高速負荷変動時の電流変動速度として８０Ａ／μｓ、出力電流変動として２０Ａをそれぞれ要求するＬ２スイッチデバイスを、回路ユニット１２の一例とする。なおＬ２スイッチ機能を実現するＬＳＩチップ等をＬ２スイッチデバイスと表すことにし、全体としてはＬ２スイッチ装置と称する。このＬ２スイッチデバイスに対して本発明の負荷変動予測を適用する場合の一例を説明する。
【００４６】
図２はＬ２スイッチ装置２０の構成を示す図であって、その中にＬ２スイッチデバイス２１が含まれ、このＬ２スイッチデバイス２１の中で本発明が具体化される。本図において、Ｌ２スイッチ装置２０の内部は複数のチャネルＣＨ１，ＣＨ２〜ＣＨｎからなり、各チャネルは共に同一構成である。すなわち、光送信モジュール等を有する光インタフェース２２と、物理層での処理を行うＰＨＹ部２３と、データリンク層での処理を行うＭＡＣ部２４と、さらにはＬ２スイッチデバイス２１内のイングレス（ingress）処理部２５およびイーグレス（egress）処理部２６と、からなり、スイッチファブリック２７に接続する。
【００４７】
イングレス（入力）処理部２５は、ＭＡＣフレームのアドレスの転送データベース（ＦＤＢ）登録、中継判定などを行い、イーグレス（出力）処理部２６は、ＭＡＣフレームを優先度などに応じて送信ポートに転送し、スイッチファブリック２７は、イングレス処理部２５からイーグレス処理部２６への、ＭＡＣフレームの交換をハードウェアで行う。なお、２８は、給電ユニット２からの電力供給を受ける電源入力部である。
【００４８】
図３はＬ２フレームの構成を示す図であり、図２のＬ２スイッチ装置２０は、このＬ２フレームＦを扱う。なおＬ２フレームＦ内の下端に示す８，６…等の数字はバイト数を表す。そしてこのＬ２フレームＦに含まれるＬ３データとしては、現在大半を占めているＩＰプロトコルを使用する。ここにＬ２スイッチデバイス２１における負荷変動の予測、およびＰＯＬ（給電ユニット２）側の動作は、以下のようになる。
【００４９】
１）Ｌ２スイッチデバイス２１にＭＡＣフレームが先頭から入力される際、Ｌ２スイッチデバイス２１はまずＳＦＤ（start frame delimiter）を検出する。この時点で、少なくとも６４バイトのデータ量が保証される。ＭＡＣフレームの最小長が６４バイトであるからである。
【００５０】
２）そのＳＦＤを検出したチャネルＣＨにおいて、データが入力された旨を示すフラグ（データ入力フラグ：図６のＦＬ参照）を立てる（ＯＮにする）。このデータ入力フラグは当該チャネルＣＨにおいて、データ処理が発生していることを示すものである。なお、この時点では、データの大部分はまだＬ２スイッチデバイス２１内に到達していないので、消費電力はほとんど発生していない。
【００５１】
３）そのデータ入力が進み、ＭＡＣフレームの先頭から１７，１８バイト目が入力されると、このデータをカウンタ（図６の４４参照）にセットする。このカウンタはこの後、当該チャネルＣＨにおいて処理を行うデータ量（データ長）を示している。この１７，１８バイト目は、ＩＰヘッダを含むＩＰデータグラム全体の長さを、バイト単位の数値で表している。この時点で既に入力済みのヘッダ分４バイトを差し引いた長さが残りのＩＰデータグラムの長さとなるが、ＭＡＣフレームの最後に４バイトのＦＣＳ（frame check sequence）が付くので、この時点で読み込んだＩＰデータグラム長がそのままＭＡＣフレーム最後までのデータ長となる。
【００５２】
４）上記カウンタをデクリメントする。本実施例ではＧｂＥであり、またセットされた値はバイト単位であるから、デクリメントを行うクロックは１２５MHz（１Ｇ÷８）となる。
【００５３】
５）上記カウンタがゼロとなった時点で当該チャネルＣＨの上記データ入力フラグをクリアする。すなわち当該チャネル、正確に言えばイングレス処理部２５におけるデータ処理（電力を消費する期間）の終了を示す。
【００５４】
６）各チャネルＣＨにおいて同様の処理を行い、ＯＮ状態の上記データ入力フラグの総数に応じた制御信号をＰＯＬ（給電ユニット２）に渡す。この制御信号はすなわち図１の増大予測情報Ｉｐｒであり、Ｌ２スイッチデバイス２１全体のデータ処理量を示すものである。またデータ入力フラグは、これから処理を行う予定のデータ量（データ長）まで含めた期間アサートされるので、当該チャネルＣＨで電力が消費される期間を予測している。
【００５５】
７）ＰＯＬ（給電ユニット２）側は、リップルコンバータ方式におけるＬｏｗ側／Ｈｉｇｈ側スレッショルド（Ｖｔｈｌ／Ｖｔｈｈ）の検出と監視を行うと同時に、出力電圧ＶｏｕｔがＬｏｗ側スレッショルドＶｔｈｌ以上であってリップルコンバータの入力側ＦＥＴ（１１）がオフの期間は、Ｌ２スイッチデバイス２１から受け取った制御信号（Ｉｐｒ）に応じてＰＷＭ制御を行う。すなわちＬ２スイッチデバイス２１から入力される制御信号（Ｉｐｒ）が、Ｌ２スイッチ装置２０において処理を行うデータ量が多い状態を示していれば、ＰＷＭ制御における給電オンの期間（入力側ＦＥＴ（１１）がオンの期間）を長くして出力電圧Ｖｏｕｔの低下を抑える。また、リップルコンバータ方式のＬｏｗ側またはＨｉｇｈ側スレッショルド（Ｖｔｈｌ，Ｖｔｈｈ）にかかった場合は、リップルコンバータ方式の本来の動作を行う。
【００５６】
ここで、Ｌ２スイッチデバイス２１における負荷（消費電力）の変動については概ね以下のことが言える。
【００５７】
Ｌ２スイッチデバイス２１において消費電力が増えるのは、主に処理するデータ量が多い場合である。また負荷急変は、処理するデータ量が少ない状態から多い状態へ急激に移行する際に発生する。この場合でも少数チャネル（数チャネル程度）でデータ入力が発生しても、この程度であればＬ２デバイスの電源端子（２８）直近に実装されている外付けコンデンサ１９からの給電で十分まかなうことができる。また、複数チャネルであっても短いデータ量（数フレーム程度）でかつ短時間であれば、これも外付けコンデンサ１９からの給電で間に合う。実際には、短いフレームで大量のデータが継続して流れることはない。なぜなら、短いフレームではフレーム内のヘッダ部分の割合が相対的に大きくなり、伝送効率が大幅に悪化するからである。
【００５８】
本実施例にて取り扱うような大きな負荷急変（電流変動速度８０Ａ／μｓ、出力電流変動２０Ａ）と、それによる電圧低下とが発生するのは、多数のチャネルで負荷の軽い状態から負荷の重い状態へ、短時間に移行する場合である。本発明による給電は、少数チャネルのみのデータ量変動や短いフレームによるデータ変動もカバーするものであるが、その効果が大きく現れるのは先に述べたような大きな負荷急変が発生した場合である。
【００５９】
このように大きな負荷急変を発生させる大量のデータ入力が発生した場合、１フレーム（Ｆ）の長さは、ほぼ最大長に近い。なぜなら前述したように、短いフレームでは伝送効率が大きく悪化するからである。なお、ＭＡＣフレームの長さは最小６４バイト〜最大１５１８バイトである（ＩＥＥＥ  ８０２．３の規定による）。
【００６０】
上述した負荷変動予測の原理は、ＳＦＤ検出によってＭＡＣフレームの入力をまず検知し、そしてＩＰヘッダに含まれるパケット長に情報より、処理を行うデータの長さを予測する。この時点ではＭＡＣフレームのほとんどはまだＬ２スイッチデバイス２１内に入っていないため、消費電力の増加はほとんど発生していない。この消費電力が大きくなるのはＭＡＣフレームのデータの大部分がＬ２スイッチデバイス２１に入り込み、それらデータをスイッチングするときである。すなわち、Ｌ２スイッチデバイス２１においてはストアアンドフォワード方式が採られるので、内部キューへの書き込み時である。したがって、仮にＭＡＣフレームのフレーム長を１０００バイトとした場合、初めの１０％程度のデータが入力された時点では、まだ消費電力はそれほど増加していない。この１０％程度のデータ長は１００バイト、すなわち８００ビットであり、ＧｂＥでは８００nsの時間に相当する。前述のＳＦＤ検出時点において、当該チャネルでデータ処理が開始されたことを上記データ入力フラグを用いてＰＯＬ（給電ユニット２）側に通知することにより、遅くとも出力電圧Ｖｏｕｔの変動が始まるよりも上記の８００ns前に、ＰＯＬ（給電ユニット２）の供給電力を予め増大させておくことが可能となる。そうすると、前述した高速応答リップルコンバータ方式のフィードバック遅れ時間が約１５０nsであることから、この予測制御方式を用いることにより、出力電圧Ｖｏｕｔが変動し始めるよりも約８００ns前から、その電圧変動に対応するための準備を開始できることになる。
【００６１】
次に本発明を実現するための詳細例を述べる。
図４は本発明に基づく回路ユニット３の構成例を示す図（その１）であり、
図５は同図（その２）である。両図に示す該回路ユニットは、図２のＬ２スイッチデバイス２１の例をもって示す。
図４は、図２におけるイングレス処理部２５のみをチャネル毎に集積して示し、また、図５は、図２におけるイーグレス処理部２６のみをチャネル毎に集積して示すものである。図４の各チャネル対応に設けられる受信ポート（＃１，＃２…＃ｎ）からの入力データストリームは、まず最初に本発明に係る負荷予測部３１に入力され、ここで負荷急変の予測のための検出が行われる。また図５の各チャネル対応に設けられる送信ポート（＃１，＃２…＃ｎ）へ出力すべき、スイッチファブリック２７からの交換済みデータは、まず最初に本発明に係る負荷予測部３５に入力され、ここで負荷急変の予測が行われる。なお、スイッチファブリック２７は、「ストアアンドフォワード方式」の場合、主としてメモリによって構成される。
【００６２】
図４のイングレス部２５では、上記負荷急変があればその予測のための検出をした後、フォーマット変換部３２にて、次段のＬ２中継処理部３３での処理に適合したデータフォーマットに変換し、該Ｌ２中継処理部３３での処理を経てからスイッチファブリック２７へ、またはさらにＬ３中継処理部３４での処理を経てからスイッチファブリック２７へ、それぞれデータが入力される。
【００６３】
一方図５のイーグレス部２６では、上記の負荷急変があればその予測のための検出をした後、送信データ群をキュー部３６にて所定の順位で出力し、さらにフォーマット変換部３７にて図３のＬ２フレームフォーマットに変換し直した出力データストリームとして、当該Ｌ２スイッチ装置２０より、ネットワークに送出する。
【００６４】
図６は図４に示す負荷予測部３１とその関連部分の一具体例を示す図である。なお、図５に示すイーグレス処理部２６での負荷予測部３５とその関連部分の構成についても全く同様であるから、図６ではイングレス処理部２５でのその一具体例のみを示す。
【００６５】
また受信ポート＃１，＃２…＃ｎにそれぞれ接続する各負荷予測部３１＃１，＃２…＃ｎは、いずれも同一構成であるから、負荷予測部３１＃１についてのみ詳細に示す。この負荷予測部３１＃１は、ＳＦＤ検出部４１と、ＲＳ−ＦＦ（reset・set-flip・flop）４２と、フレーム長検出部４３と、ダウンカウンタ４４とを備えて構成される。なおフレーム長検出部４３の後段には、図４に示したフォーマット変換部３２−Ｌ３中継処理部３４が続き、スイッチファブリック２７に至る。
【００６６】
上記負荷予測部３１＃１，＃２…＃ｎのそれぞれから出力される予測出力ＰＲ＃１，＃２…ＰＲ＃ｎは、まとめて、予測出力増幅部４５にその利得制御入力として印加される。ここに該予測出力増幅部４５の出力が、図１に示す増大予測情報Ｉｐｒとなり、給電ユニット２に出力される。
【００６７】
図６の構成をさらに具体的に説明すると、上記の各受信ポート＃１，＃２…＃ｎから入力されたデータストリーム（ＧｂＥ信号）のＳＦＤ（図３参照）をＳＦＤ検出部４１にて検出し、この検出によってＲＳ−ＦＦ４２をセットする。このＲＳ−ＦＦ４２の出力が当該チャネル（ＣＨ１）における上記予測出力ＰＲ＃１となる。ここではデータ入力フラグＦＬと称する。このデータ入力フラグＦＬが立つことで、今回の回路においてはＰＯＬ（給電ユニット２）制御信号すなわち前述の増大予測情報Ｉｐｒを出力する増幅部４５の増幅率は１チャネル分上昇し、ＰＯＬ側のＰＷＭ制御電圧が上昇し、これによりＰＷＭ制御を行うＦＥＴ（図１１の１１参照）オン（Ｔｏｎ）期間が拡大され、ＰＯＬの電力供給能力が増大される。
【００６８】
次にフレーム長検出部４３においてデータグラムのパケット長（図３の左から１７，１８バイト目）を読み取り、この値（バイト単位）をそのままダウンカウンタ４４にセットする。このダウンカウンタ４４は伝送クロックの１／８のクロック（この具体例ではＧｂＥであるので、約１２５MHzのクロック）でカウントダウンを行う。
【００６９】
ダウンカウンタ４４のカウントがゼロになった時点でＲＳ−ＦＦ４２をリセットし、ここでデータ入力フラグＦＬはクリアされる。これは受信データストリームの最後のデータ（図３の右半分の「データ」）が、フレーム長検出部４３を通過したタイミングである。このとき、当該データストリームのほとんどのデータはスイッチファブリック２７内の既述したメモリ上に書き込まれた状態であるので、このデータストリームに関して消費電力は既に減少しゼロに近くなっている状態である。
【００７０】
上記の動作を全てのチャネル（＃１，＃２…＃ｎ）の各入出力部で行うことにより、その時点で必要となるＬ２スイッチデバイス２１全体での電力情報を事前にＰＯＬ（給電ユニット２）側に伝えることができる。
【００７１】
上記の予測出力増幅部４５をさらに詳しく説明すると、該増幅部４５はその中核として可変利得増幅器４６を有し、その帰還ループに、スイッチ（ＦＥＴ）と抵抗との並列回路４７が接続される。この並列回路はチャネル対応に、すなわちｎ個の負荷予測部３１＃１，３１＃２，３１＃ｎの各々に対応して、４７＃１，４７＃２…４７＃ｎのように直列接続される。これら並列回路４７は、可変利得増幅器４６の利得を、上記データ入力フラグＦＬ（＃１，＃２…＃ｎ）の有無に応じて可変にするものである。例えばデータ入力フラグが立っているときは、対応する上記並列回路のＦＥＴがオフとなり、利得が増大して該増幅器４６の出力電圧（Ｉｐｒ）は一段分レベルアップする。一方立っていたそのデータ入力フラグが降ろされたときは、そのＦＥＴはオンとなり、一段分レベルアップした該出力電圧（Ｉｐｒ）は元のレベルに戻る。
【００７２】
上述のように生成される増大予測情報Ｉｐｒは、給電ユニット２へ出力されて、目的とする高速負荷変動予測応答が達成される。
図７は本発明に基づく給電ユニット２の構成例を示す図である。本図において、前述した図１１の構成要素と対応する部分には同一の参照番号および参照記号を示す。ただし図１１は非絶縁型ＤＣ−ＤＣコンバータを示すのに対し、図７においては給電ユニット２として、現状において最速と考えられるリップルコンバータ型ＰＯＬ５１の例を示す。本図中のリップルコンバータ制御部５２がそのリップルコンバータ型ＰＯＬ５１を特徴づけている。なお図１１の基準電圧ＲＥＦを生成する部分も、基準電圧発生器５３として示す。その中にはツェナーダイオード２Ｄが含まれる。
【００７３】
図７において最も注目すべき部分はエラーアンプ１５であり、その反転入力（−）には通常のリップルコンバータ制御部５２からの出力が印加される一方、その非反転入力（＋）に、Ｌ２スイッチデバイス２１（すなわち回路ユニット３）からの前述した、増大予測情報Ｉｐｒが、ＰＯＬ制御信号として、印加されることである。
【００７４】
この場合、リップルコンバータ機能（５２）優先で動作する。つまり出力電圧Ｖｏｕｔが、リップルコンバータ機能のＬｏｗ側のスレッショルドＶｔｈｌを下回った場合は、ＰＷＭコントローラ１８が入力側ＦＥＴ１１をオンにする。このときＶｏｕｔは最大出力となる。またＶｏｕｔがリップルコンバータ機能のＬｏｗ側／Ｈｉｇｈ側スレッショルド（Ｖｔｈｌ／Ｖｔｈｈ）の間にあるときは、ＰＯＬ制御入力（Ｉｐｒ）に従いＰＷＭ制御を行う。さらにＶｏｕｔがリップルコンバータ機能のＨｉｇｈ側スレッショルドＶｔｈｈを超えた場合は、ＰＷＭコントローラ１８が出力Ｖｏｕｔの過電圧を抑えるために、入力側ＦＥＴ１１をオフにする。
という動作を行う。
【００７５】
ここで、以上述べた本発明の高速負荷変動予測応答方式を採用した場合の性能について述べる。この場合の条件としては、電流変動速度：８０Ａ／μｓ、出力電流変動：２０Ａとする。その他の条件としては、入力電圧：３．３Ｖ、出力電圧１．０Ｖ、出力側コンデンサ（１４，１９）の容量Ｃ：１００μＦ、リップルコンバータ型ＰＯＬの出力側におけるインダクタ（１３）Ｌ：０．０２μＨ、リップルコンバータとしてのＨｉｇｈ側スレッショルド電圧Ｖｔｈｈを定格の１１０％、Ｌｏｗ側スレッショルドＶｔｈｌを定格の９０％とする。
【００７６】
データ処理量の少ない状態から、多数のチャネル（ＣＨ）でほぼ同時にデータストリームが受信され、急激にデータ処理量が増加する状態になったとき、負荷急変が発生する。
【００７７】
前述したように本発明を採用することにより、負荷急変の約８００ns前から予め電力供給能力を増大させておくことができる。この８００nsの間に上昇可能な出力電圧ΔＶは、
ｄｉ＝１／Ｌ＊（Ｖｉｎ−Ｖｏ）：ｄｔ
より、
ΔＶ＝１／Ｃ＊∫ｉｄｔ
（ただし、ＶｉｎおよびＶｏはインダクタの入力電圧および出力電圧）
となり、
ΔＶ＝１／Ｃ＊（Ｖｉｎ−Ｖｏ）／Ｌ＊∫ｔｄｔ＝１／（１００μＦ）＊（３．３−１．０）／０．０２μＨ＊１／２＊ｔ2＝１４．７２＊１０-3＝３６８mV
となる。
【００７８】
したがってリップルコンバータ機能（５２）のＨｉｇｈ側スレッショルドＶｔｈｈ上限の１０mVまで十分到達する。
【００７９】
上記の負荷急変が始まった後、リップルコンバータ型ＰＯＬ５１における入力側ＦＥＴ１１がオフの期間も消費電力に応じて電力供給されるため、電圧下降量ΔＶは、下記の式で表される。
ΔＶ＝１／Ｃ＊（Ｖｉｎ−Ｖｏ）／Ｌ  ∫ｔｄｔ＝１／Ｃ＊Ｉ＊ｔ
（ただし、ＩはＰＯＬ５１からの出力電流）
これを計算すると、負荷急変開始後における出力電圧Ｖｏｕｔの変動は、任意の時間ｔに対して±１０mV以内（±１％以内）となる。
【００８０】
図８は本発明に基づく回路ユニット３および給電ユニット２の特性例を示す波形図であり、前述した図１２の波形図に対応する。ただし図１２の（ｂ）および（ｃ）に示した波形は図８では点線で示す。本図で特に注目すべき点は、上記（ｂ）において負荷電流Ｉの立ち上がりに対し時間Δｔだけ先行して上昇する出力電圧Ｖｏｕｔであり、時刻ｔ１以降、短時間で元の１．０Ｖに収束する。その途中の電圧変動は上記の１０mV以内である。
【００８１】
以上述べた本発明の回路システム１を要約すると、回路ユニット３としては、低電圧かつ大電流で電力消費するデバイスに有利に適用され、一方給電ユニット２としては、回路ユニット３の急速な負荷変動に対して高速応答可能な分散給電型のＰＯＬ電源であることが好ましい。
【００８２】
一例として回路ユニット３がＬ２スイッチデバイス２１であるとき、増大予測機能部５（図１）は、入力されるＬ２フレームの先頭部分が該Ｌ２スイッチデバイス２１内に入り込んだことを検出したとき増大予測情報Ｉｐｒを生成する。この場合、増大予測機能部５は可変利得増幅器４６を含むようにすると、その利得を増大させて増大予測情報Ｉｐｒを生成する。さらに増大予測機能部５は、Ｌ２フレーム(図３）内のＩＰパケット長を表示する情報をもとに増大予測情報Ｉｐｒの生成時間を設定するようにする。
【００８３】
なお好ましくは上記のＰＯＬ電源はリップルコンバータ方式によるＰＯＬ電源であって、電力供給能力の増大を指示する増大予測情報Ｉｐｒが示す増大のレベルよりも、当該リップルコンバータ制御による増大のレベルを優先させるようにする。
【００８４】
また以上述べた本発明の考え方は、電力供給を受けて回路動作を行う回路ユニット３と、この回路ユニット３に対しその電力供給を行う給電ユニット２と、を有する回路システム１における給電方法として捉えることができる。
【００８５】
図９は本発明に基づく給電方法を表すフローチャートである。
ステップＳ１１：回路ユニット３において、あるタイミングより以降に消費電力の増大が予測されるか否かを判定する。
ステップＳ１２：ステップＳ１１においてその消費電力の増大が予測されたとき、その予測したタイミングに先行して供給電力の増大予測情報Ｉｐｒを回路ユニット３に対して出力する。
ステップＳ１３：ステップＳ１２において出力された増大予測情報Ｉｐｒを給電ユニット２において受信し、自らの給電能力を上記のタイミングより以前に増大させる。
【００８６】
また本発明は上記の給電方法を実行するための給電用プログラムとしても捉えることができる。この給電用プログラムは、コンピュータに対し、（ｉ）回路ユニット３において、あるタイミングより以降に消費電力の増大が予測されるか否かを判定する第１手順と、（ii）この第１手順においてその消費電力の増大が予測されたとき、その予測したタイミングに先行して供給電力の増大予測情報Ｉｐｒを回路ユニット３に対して出力する第２手順と、（iii）この第２手順において出力された増大予測情報Ｉｐｒを給電ユニット２において受信し、自らの給電能力を上記のタイミングより以前に増大させる第３手順と、を実行させるための命令よりなる。
【００８７】
以上の説明は本発明をＬ２スイッチ装置２０を回路ユニット３とする例について述べたが、電力を消費する側の回路ユニット３と、供給する側の給電ユニット（ＰＯＬ）２を連携させ、最適な給電を行うという考え方は他の分野にも応用できる。例えばパソコン（ＰＣ）等で使用されるＣＰＵにも応用できる。
【００８８】
図１０は本発明の給電方法を他の回路システムに応用した一例を表すフローチャートであり、上記のＣＰＵに応用した例を示す。この給電方法の基本とするところは、回路ユニット３がＣＰＵであるとき、待機モードまたは休止モード（スリープモード）にある該ＣＰＵが、外部からの割り込み信号によって通常動作モードに移行する際、増大予測機能部５は、その割り込み信号の発生を検出したとき増大予測情報Ｉｐｒを生成する点にある。
【００８９】
最近のＰＣは低消費電力化のためのパワーマネジメント機能を備えており、ＣＰＵが一定時間操作されないとき該ＣＰＵを待機モードまたは休止モードに移行させる（ステップＳ２１）。その後ユーザ操作が行われると、該ＣＰＵをその待機／休止モードから通常動作モードへ移行させる（ステップＳ２６）。このときに大きな負荷急変が発生する。本発明によれば、この負荷急変に次のように対応することができる。
【００９０】
ＣＰＵを待機／休止モードから動作モードへ移行させる処理は、通常割り込みを使って行われる。このためにハードウェアがユーザ操作を検出すると割り込み信号を発生させる（ステップＳ２２）。この場合割り込み受付機能のみは待機／休止モードにしない。
【００９１】
ＣＰＵがこの割り込み信号を受けると、対応する割り込み処理ルーチンを呼び出す（ステップＳ２３）この処理の中にはＣＰＵは通常動作モードへ移行させるための処理、例えば、待避データの転送、各種レジスタの設定、割り込みマスク解除等が記述されている。
【００９２】
ここでこの割り込み処理ルーチン内に給電ユニット（ＰＯＬ）２への制御信号である増大予測情報Ｉｐｒを発生させる手順を追加する（ステップＳ２３′）。
【００９３】
このように、ＰＯＬ制御信号（Ｉｐｒ）を発生させ、ＰＯＬ側の給電出力を定格電圧の範囲内で上げておく。ＣＰＵ側はそのＰＯＬ制御信号の送信から、ＰＯＬの立ち上がりを待つための１μｓ位のウエイト時間を取った後（ステップＳ２４）、ＣＰＵを通常動作モードに移行させる。このとき既にＰＯＬ側の給電出力は上がっているので、先のＬ２スイッチデバイス２１の例と同様に、負荷急増によって出力電圧が大きく低下することを防ぐことができる。
【００９４】
以上詳述した本発明の実施態様は、以下のとおりである。
【００９５】
（付記１）
電力供給を受けて回路動作を行う回路ユニットと、該回路ユニットに対し前記の電力供給を行う給電ユニットと、を有する回路システムにおいて、
前記給電ユニットは、前記回路ユニットにおいてあるタイミング以降に消費電力の増大が見込まれるとき、そのタイミングに先行して予めその電力供給能力を増大させておくことを特徴とする回路システム。
【００９６】
（付記２）
前記回路ユニットは、前記消費電力の増大を前記タイミングより以前に予測可能な増大予測機能部を備え、その予測時に、増大予測情報を送出することを特徴とする付記１記載の回路システム。
【００９７】
（付記３）
前記給電ユニットは、前記回路ユニットにおいて前記消費電力の増大を前記タイミングより以前に予測したときに送出される増大予測情報を受信して前記の電力供給能力を増大させる給電制御機能部を備えることを特徴とする付記１記載の回路システム。
【００９８】
（付記４）
前記回路ユニットは、低電圧かつ大電流で電力消費するデバイスであることを特徴とする付記１記載の回路システム。
【００９９】
（付記５）
前記給電ユニットは、前記回路ユニットの急速な負荷変動に対して高速応答可能な分散給電型のＰＯＬ電源であることを特徴とする付記１記載の回路システム。
【０１００】
（付記６）
前記回路ユニットがＬ２スイッチデバイスであるとき、前記増大予測機能部は、入力されるＬ２フレームの先頭部分が該Ｌ２スイッチデバイス内に入り込んだことを検出したとき前記増大予測情報を生成することを特徴とする付記２記載の回路システム。
【０１０１】
（付記７）
前記増大予測機能部は可変利得増幅器を含み、その利得を増大させて前記増大予測情報を生成することを特徴とする付記６記載の回路システム。
【０１０２】
（付記８）
前記増大予測機能部は、前記Ｌ２フレーム内のＩＰパケット長を表示する情報をもとに前記増大予測情報の生成時間を設定することを特徴とする付記７記載の回路システム。
【０１０３】
（付記９）
前記ＰＯＬ電源はリップルコンバータ方式によるＰＯＬ電源であって、前記電力供給能力の増大を指示する増大予測情報が示す増大のレベルよりも、当該リップルコンバータ制御による増大のレベルを優先させることを特徴とする付記５記載の回路システム。
【０１０４】
（付記１０）
前記回路ユニットがＣＰＵであるとき、待機モードまたは休止モードにある該ＣＰＵが、外部からの割り込み信号によって通常動作モードに移行する際、前記増大予測機能部は、該割り込み信号の発生を検出したとき前記増大予測情報を生成することを特徴とする付記２記載の回路システム。
【０１０５】
（付記１１）
外部電源からの電力供給を受けて回路動作を行う回路ユニットであって、あるタイミング以降に自回路ユニット内の消費電力が増大することを自ら予測し、その予測したタイミングに先行して予めその外部電源に対して電力供給能力の増大を指示する増大予測機能部を備えることを特徴とする回路ユニット。
【０１０６】
（付記１２）
前記外部電源は前記回路ユニットの急速な負荷変動に対して高速応答可能な分散給電型のＰＯＬ電源であって、前記回路ユニットは、前記増大予測機能部から前記予測時に送出される増大予測情報を該ＰＯＬ電源に印加することを特徴とする付記１１記載の回路ユニット。
【０１０７】
（付記１３）
所定の回路動作を行う回路ユニットに対して電力の供給を行う給電ユニットであって、前記回路ユニットが自ら予測して送出した消費電力の増大を示す増大予測情報を受信したとき、その電力供給能力を増大させる給電制御機能部を備えることを特徴とする給電ユニット。
【０１０８】
（付記１４）
前記給電ユニットは、前記回路ユニットの急速な負荷変動に対して高速応答可能な分散給電型のＰＯＬ電源であることを特徴とする付記１３記載の回路システム。
【０１０９】
（付記１５）
電力供給を受けて回路動作を行う回路ユニットと、該回路ユニットに対し前記の電力供給を行う給電ユニットと、を有する回路システムにおける給電方法であって、
前記回路ユニットにおいて、あるタイミングより以降に消費電力の増大が予測されるか否かを判定する第１ステップと、
前記第１ステップにおいてその消費電力の増大が予測されたとき、その予測したタイミングに先行して供給電力の増大予測情報を前記回路ユニットに対して出力する第２ステップと、
前記第２ステップにおいて出力された前記増大予測情報を前記給電ユニットにおいて受信し、自らの給電能力を前記タイミングより以前に増大させる第３ステップと、
を有することを特徴とする給電方法。
【０１１０】
（付記１６）
電力供給を受けて回路動作を行う回路ユニットと、該回路ユニットに対し前記の電力供給を行う給電ユニットと、を有する回路システムにおける給電用プログラムであって、
前記回路ユニットにおいて、あるタイミングより以降に消費電力の増大が予測されるか否かを判定する第１手順と、
前記第１手順においてその消費電力の増大が予測されたとき、その予測したタイミングに先行して供給電力の増大予測情報を前記回路ユニットに対して出力する第２手順と、
前記第２手順において出力された前記増大予測情報を前記給電ユニットにおいて受信し、自らの給電能力を前記タイミングより以前に増大させる第３手順と、
をコンピュータに実行させるための命令よりなることを特徴とするプログラム。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る回路システムの基本構成を示す図である。
【図２】Ｌ２スイッチ装置の構成を示す図である。
【図３】図２のＬ２スイッチ装置が扱うＬ２フレームの構成を示す図である。
【図４】本発明に基づく回路ユニットの構成例を示す図（その１）である。
【図５】本発明に基づく回路ユニットの構成例を示す図（その２）である。
【図６】図４に示す負荷予測部とその関連部分の一具体例を示す図である。
【図７】本発明に基づく給電ユニットの構成例を示す図である。
【図８】本発明に基づく回路ユニットおよび給電ユニットの特性例を示す波形図である。
【図９】本発明に基づく給電方法を表すフローチャートである。
【図１０】本発明の給電方法を他の回路システムに応用した一例を表すフローチャートである。
【図１１】従来の一般的な給電ユニットの一例を示す図である。
【図１２】回路ユニットおよび図１１の給電ユニットの特性例を示す波形図である。
【符号の説明】
【０１１２】
１    回路システム
２    給電ユニット
３    回路ユニット
４    電源ライン
５    増大予測機能部
６    給電制御機能部
７    指示ライン
１１，１２    スイッチングトランジスタ（ＦＥＴ）
１３    チョークコイル
１４    出力コンデンサ
１５    エラーアンプ
１６    ＰＷＭコンパレータ
１７    のこぎり波発振器
１８    ＰＷＭコントローラ
１９    外付けコンデンサ
２０    Ｌ２スイッチ装置
２１    Ｌ２スイッチデバイス
２５    イングレス処理部
２６    イーグレス処理部
２７    スイッチファブリック
２８    電源入力部
３１    負荷予測部
３５    負荷予測部
４５    予測出力増幅部
４６    可変利得増幅器
５１    リップルコンバータ型ＰＯＬ
５２    リップルコンバータ制御部
【図１】
2008165583.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008165583.tif 000009
【図８】
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【図９】
2008165583.tif 000011
【図１０】
2008165583.tif 000012
【図１１】
2008165583.tif 000013
【図１２】
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