(57)【要約】【課題】フラッシュメモリ素子、その製造方法及び動作方法を提供する。【解決手段】上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷が注入される領域としきい電圧を決定する領域とを分離するチャンネル領域と、このチャンネル領域上に形成されたゲート構造と、を備えることを特徴とするメモリ素子、その製造方法及び動作方法である。【選択図】図４Ａ
2008288588.tif 000002
【特許請求の範囲】
【請求項１】
上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷が注入される領域としきい電圧を決定する領域とを分離するチャンネル領域と、
前記チャンネル領域上に形成されたゲート構造と、を備えることを特徴とするメモリ素子。
【請求項２】
前記チャンネル領域は、
その上端部分の両側に凸状の曲率を有するように形成されたことを特徴とする請求項１に記載のメモリ素子。
【請求項３】
前記チャンネル領域は、その上端部分の中央に凹状の曲率をさらに有するように形成されたことを特徴とする請求項２に記載のメモリ素子。
【請求項４】
前記凸状の曲率を有する部分が前記凹状の曲率を有する部分より大きい曲率を有するように形成されたことを特徴とする請求項３に記載のメモリ素子。
【請求項５】
前記ゲート構造は、トンネル絶縁膜を備え、
前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されたことを特徴とする請求項４に記載のメモリ素子。
【請求項６】
前記ゲート構造をなす少なくとも一部層は、前記チャンネル領域の屈曲形態が維持されるように形成されることを特徴とする請求項１ないし５のうち何れか１項に記載のメモリ素子。
【請求項７】
前記ゲート構造は、
前記チャンネル領域の屈曲形態が維持されるように、前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、
前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型であることを特徴とする請求項６に記載のメモリ素子。
【請求項８】
基板を準備する工程と、
前記基板のチャンネル領域を形成する予備的な位置に形成され、その上端部分に相互離隔された第１及び第２突起を有する突出部と、この突出部の両側に前記第１及び第２突起を露出させるように形成された絶縁物質領域とを有する構造を形成する工程と、
エッチング工程を進めて、前記第１及び第２突起に凸状の曲率を有させることによって、その上端部分の両側に凸状の曲率を有するチャンネル領域を形成する工程と、
前記チャンネル領域上にゲート構造を形成する工程と、を含むことを特徴とするメモリ素子の製造方法。
【請求項９】
前記突出部及び絶縁物質領域を有する構造を形成する工程は、
（ａ）前記基板に突出部とそれより突出してその両側に前記絶縁物質領域とを形成して段差構造を作る工程と、
（ｂ）前記突出部の前記絶縁物質領域と隣接した部分に第１ハードマスク膜を存在させ、突出部の中央部分のみを露出させる工程と、
（ｃ）前記突出部の露出された中央部分を一部深さまでエッチングして、前記突出部の上端部分に相互離隔された前記第１及び第２突起を形成する工程と、
（ｄ）前記第１ハードマスク膜を除去し、前記第１及び第２突起の外面が露出されるように前記絶縁物質領域の一部を除去する工程と、を含むことを特徴とする請求項８に記載のメモリ素子の製造方法。
【請求項１０】
前記（ａ）工程は、
前記基板上に第２ハードマスク膜を形成する工程と、
チャンネル領域を形成する予備的な部分以外の第２ハードマスク膜及び基板の一部深さを除去して、前記突出部を作る工程と、
前記突出部の両側に、この突出部より突出して段差になるように絶縁物質領域を形成する工程と、
前記第２ハードマスク膜を除去して段差構造を露出させる工程と、を含むことを特徴とする請求項９に記載のメモリ素子の製造方法。
【請求項１１】
前記（ｂ）工程は、
前記段差構造上に第１ハードマスク膜を形成する工程と、
エッチング工程を進めて、突出部の前記絶縁物質領域と隣接した部分にのみ第１ハードマスク膜を残す工程と、を含むことを特徴とする請求項９に記載のメモリ素子の製造方法。
【請求項１２】
前記チャンネル領域は、その上端部分の中央に凹状の曲率をさらに有するように形成されたことを特徴とする請求項８に記載のメモリ素子の製造方法。
【請求項１３】
前記凸状の曲率は、前記凹状の曲率より大きい曲率を有するように形成されたことを特徴とする請求項１２に記載のメモリ素子の製造方法。
【請求項１４】
前記ゲート構造は、トンネル絶縁膜を備え、
前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されることを特徴とする請求項１３に記載のメモリ素子の製造方法。
【請求項１５】
前記ゲート構造は、複数層からなり、
前記ゲート構造をなす少なくとも一部層は、前記チャンネル領域の屈曲形態が維持されるように形成されることを特徴とする請求項８ないし１４のうち何れか１項に記載のメモリ素子の製造方法。
【請求項１６】
前記ゲート構造は、
前記チャンネル領域の屈曲形態が維持されるように、前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、
前記電荷トラップ層上に形成されたブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型であることを特徴とする請求項１５に記載のメモリ素子の製造方法。
【請求項１７】
プログラム用電圧や消去用電圧を印加して、請求項１ないし５のうち何れか１項によるメモリ素子または請求項８ないし１４のうち何れか１項による製造方法によって製造されたメモリ素子のチャンネル領域の上端部分の両側屈曲部分を通じて電荷を注入する工程と、
付加電圧を印加して、注入された電荷の移動を促進させる工程と、を含むことを特徴とするメモリ素子の動作方法。
【請求項１８】
前記メモリ素子のゲート構造をなす少なくとも一部層は、前記チャンネル領域の上端部分の屈曲形態が維持されるように形成されることを特徴とする請求項１７に記載のメモリ素子の動作方法。
【請求項１９】
前記付加電圧は、
ＤＣ電圧またはＤＣ＋ＡＣ電圧であることを特徴とする請求項１８に記載のメモリ素子の動作方法。
【請求項２０】
前記付加電圧の大きさは、プログラム電圧や消去電圧より小さいことを特徴とする請求項１９に記載のメモリ素子の動作方法。
【請求項２１】
前記付加電圧のＤＣ極性は、プログラム電圧や消去電圧と反対であることを特徴とする請求項１９に記載のメモリ素子の動作方法。
【請求項２２】
前記付加電圧は、
ＤＣ電圧またはＤＣ＋ＡＣ電圧であることを特徴とする請求項１７に記載のメモリ素子の動作方法。
【請求項２３】
前記付加電圧の大きさは、プログラム電圧や消去電圧より小さいことを特徴とする請求項２２に記載のメモリ素子の動作方法。
【請求項２４】
前記付加電圧のＤＣ極性は、プログラム電圧や消去電圧と反対であることを特徴とする請求項２２に記載のメモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子、その製造方法及び動作方法に係り、電子や正孔が注入される部分の劣化に起因した信頼性低下の問題を改善できるフラッシュメモリ素子、その製造方法及び動作方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち、不揮発性メモリ装置は、電源供給が遮断されても保存されたデータが消滅されずに保存される保存装置であって、代表的なものとして、フラッシュメモリがある。
【０００３】
フラッシュメモリを構成するメモリセルは、電荷が保存される、すなわちデータが保存されるフローティングゲートとこれを制御するコントロールゲートとが順次に積層された構造のゲートを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによってプログラムまたは消去される。
【０００４】
このようなフラッシュメモリにおいて、毎年増加しているメモリ容量の拡大要求を満足させるために、メモリセルのサイズは、急速に縮小している。また、セルサイズの縮小に合せて、フローティングゲートの垂直方向の高さを効果的に低めることが要求されている。
【０００５】
しかし、フローティングゲートのサイズは、不揮発性メモリ装置のサイズを減らすのに限界要因として作用する。
【０００６】
このような限界要因を克服するために、フローティングゲートの代りに、電荷トラップ層を備えるフラッシュメモリ、すなわち、電荷トラップ型フラッシュ（ＣＴＦ：Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリが提案された。
【０００７】
ＣＴＦメモリは、電荷トラップ層に電荷がトラップされることによって、しきい電圧が移動する特性を利用する。このようなＣＴＦメモリは、フローティングゲートに電荷を保存する従来のフラッシュメモリに比べて、小さいサイズを有しうる。
【０００８】
図１Ａ及び図１Ｂは、ＣＴＦメモリ素子におけるプログラム動作及び消去動作を説明する図面である。
【０００９】
図１Ａ及び図１Ｂを参照すれば、ＣＴＦメモリを構成するメモリセルの基本構造は、次の通りである。半導体基板のチャンネル領域８上に電荷のトンネリングのためのトンネル酸化膜１が形成されており、このトンネル酸化膜１上に、このトンネル酸化膜１をトンネリングした電荷がトラップされる電荷トラップ層３が形成されている。この電荷トラップ層３上には、前記電荷が電荷トラップ層３を通過して上側に移動することを遮断するか、または減らすためのブロッキング酸化膜５が形成されており、このブロッキング酸化膜５上に制御ゲート７が形成されている。チャンネル領域８は、半導体基板に形成され、メモリセルアレイでは、チャンネル領域８を限定してメモリセルの間を電気的に分離させるように、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜９を形成する。そして、その上に前記トンネル酸化膜１、電荷トラップ層３、ブロッキング酸化膜５及び制御ゲート７を形成する。前記チャンネル領域８によってメモリセルが定義される。
【００１０】
図１Ａを参照すれば、プログラム時には、制御ゲート７に高電圧（例えば、１６−１７Ｖ）を印加し、チャンネル領域８には、低電圧（例えば、０Ｖ）を印加する。これにより、電子がチャンネル領域８から電荷トラップ層３に注入されてトラップされる。このとき、半導体基板にもチャンネル領域８と同様に、低電圧（すなわち、Ｖｂｏｄｙ＝０Ｖ）を印加する。
【００１１】
図１Ｂを参照すれば、消去時には、制御ゲート７に低電圧（例えば、０Ｖ）を印加し、チャンネル領域８は、フローティングさせ、基板には、高電圧（例えば、Ｖｂｏｄｙ＝１７−１８Ｖ）を印加する。これにより、電荷トラップ層３からチャンネル領域８に電子が放出するか、またはチャンネル領域８から電荷トラップ層３に正孔を注入して、正孔−電子再結合によって電荷トラップ層３に保存されていた電子を除去する。
【００１２】
このようなＣＴＦメモリにおいて、しきい電圧は、図２に示したように、大体チャンネル領域８とトンネル酸化膜１とが隣接したチャンネル領域８の中央部分Ａ’で決定される。しかし、プログラム時や消去時に、この部分に電子や正孔が注入されつつ、トンネル酸化膜１の劣化が発生する。このような劣化は、図３に示したように、電子や正孔が注入される部分のトンネル酸化膜１にトラップが発生するためである。このようなトラップは、下のチャンネルに影響を与えて、プログラムしたしきい電圧を移動させる。
【００１３】
このように、プログラム時や消去時に電子や正孔が注入される部分が劣化すれば、しきい電圧が変化するなどの信頼性低下の問題が発生する恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の実施形態は、電荷注入領域をしきい電圧決定領域から分離することによって信頼性を向上させたＣＴＦメモリ素子、その製造方法及び動作方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明によれば、メモリ素子は、上端部分の両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われ、電荷注入領域としきい電圧決定領域とを分離するチャンネル領域と、前記チャンネル領域上に形成されたゲート構造と、を備えることを特徴とする。
【００１６】
前記チャンネル領域は、その上端部分の両側に凸状の曲率を有するように形成されたことが望ましい。
【００１７】
前記チャンネル領域は、その上端部分の中央に凹状の曲率をさらに有するように形成される。
【００１８】
このとき、前記凸状の曲率を有する部分が前記凹状の曲率を有する部分より大きい曲率を有するように形成されたことが望ましい。
【００１９】
前記ゲート構造は、トンネル絶縁膜を備え、前記トンネル絶縁膜は、前記凹状の曲率を有する部分付近が前記凸状の曲率を有する部分付近より厚く形成されたことが望ましい。
【００２０】
前記ゲート構造をなす少なくとも一部層は、前記チャンネル領域の屈曲形態が維持されるように形成されることが望ましい。
【００２１】
前記ゲート構造は、前記チャンネル領域の屈曲形態が維持されるように前記チャンネル領域上に形成されるトンネル絶縁膜及び電荷トラップ層と、前記電荷トラップ層上に形成されたブロッキング絶縁膜と、前記ブロッキング絶縁膜上に形成された制御ゲートと、を備える電荷トラップ型でありうる。
【００２２】
本発明の実施形態によれば、メモリ素子の製造方法は、基板を準備する工程と、前記基板のチャンネル領域を形成する予備的な位置に形成され、その上端部分に相互離隔された第１及び第２突起を有する突出部と、この突出部の両側に前記第１及び第２突起を露出させるように形成された絶縁物質領域とを有する構造を形成する工程と、エッチング工程を進めて、前記第１及び第２突起に凸状の曲率を有させることによって、その上端部分の両側に凸状の曲率を有するチャンネル領域を形成する工程と、前記チャンネル領域上にゲート構造を形成する工程と、を含みうる。
【００２３】
前記突出部及び絶縁物質領域を有する構造を形成する工程は、（ａ）前記基板に突出部とこれより突出するようにその両側に前記絶縁物質領域とを形成して段差構造を作る工程と、（ｂ）前記突出部の前記絶縁物質領域と隣接した部分に第１ハードマスク膜を存在させ、突出部の中央部分のみを露出させる工程と、（ｃ）前記突出部の露出された中央部分を一部深さまでエッチングして、前記突出部の上端部分に相互離隔された前記第１及び第２突起を形成する工程と、（ｄ）前記第１ハードマスク膜を除去し、前記第１及び第２突起の外面が露出されるように前記絶縁物質領域の一部を除去する工程と、を含みうる。
【００２４】
ここで、前記（ａ）工程は、前記基板上に第２ハードマスク膜を形成する工程と、チャンネル領域を形成する部分以外の第２ハードマスク膜及び基板の一部深さを除去し、前記突出部を作る工程と、前記突出部の両側に、この突出部より突出して段差になるように絶縁物質領域を形成する工程と、前記第２ハードマスク膜を除去して段差構造を露出させる工程と、を含むことを特徴とする。
【００２５】
前記（ｂ）工程は、前記段差構造上に第１ハードマスク膜を形成する工程と、エッチング工程を進めて、突出部の前記絶縁物質領域と隣接した部分にのみ第１ハードマスク膜を残す工程と、を含むことを特徴とする。
【００２６】
本発明の実施形態によれば、メモリ素子にプログラム動作や消去動作を行う方法は、プログラム用電圧や消去用電圧を印加して、前記メモリ素子または前記製造方法によって製造されたメモリ素子のチャンネル領域の上端部分の両側の屈曲部分を通じて電荷を注入する工程と、付加電圧を印加し、注入された電荷の移動を促進させる工程と、を含むことを特徴とする。
【００２７】
前記付加電圧は、ＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。
【００２８】
このとき、前記付加電圧の大きさは、プログラム電圧や消去電圧より小さいことが望ましい。
【００２９】
また、前記付加電圧のＤＣ極性は、プログラム電圧や消去電圧と反対であることが望ましい。
【発明の効果】
【００３０】
本発明によれば、電荷を注入する領域を、しきい電圧を決定する領域から分離しうる。
【００３１】
したがって、プログラム時や消去時、電子や正孔が注入される領域のトンネル絶縁膜（酸化膜）の劣化に起因したしきい電圧が変化するなどの信頼性低下の問題が生じない。
【００３２】
さらに、このような本発明によるフラッシュメモリ素子のプログラム動作時や消去動作時、プログラムや消去のために電荷を注入した後、付加電圧をかければ、電荷の安定化及び再結合速度を大きく向上させ、不完全な再結合可能性を顕著に下げ、反対電荷との共存可能性を大きく減らせる。したがって、消去状態やプログラム状態の安定性も確保でき、プログラム時や消去時にしきい電圧の散布劣化可能性を大きく下げることができる。
【発明を実施するための最良の形態】
【００３３】
以下、添付された図面を参照しつつ、本発明の実施形態によるフラッシュメモリ素子、その製造方法及び動作方法を詳細に説明する。本発明の実施形態によるフラッシュメモリ素子は、フローティングゲートを有するフローティングゲート型フラッシュメモリ素子及び電荷トラップ層を有するＣＴＦメモリ素子を含む。以下では、本発明によるフラッシュメモリ素子の実施形態として、ＣＴＦ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリ素子について説明する。
【００３４】
図４Ａは、本発明の実施形態による電荷トラップ型メモリ素子１０を概略的に示す。図４Ｂは、図４ＡのＣＴＦメモリ素子１０を他の方向から見た断面図である。図４Ａ及び図４Ｂは、本発明によるＣＴＦメモリ素子１０の一メモリセルを示す図面であって、このようなメモリセルが、例えば、ＮＡＮＤ型フラッシュメモリ装置を構成するように配列されるとき、図４Ａは、ワードライン方向の断面図であり、図４Ｂは、ビットライン方向の断面図である。
【００３５】
図４Ａ及び図４Ｂを参照すれば、本発明によるＣＴＦメモリ素子１０は、基板１１に形成されたチャンネル領域１１ａと、このチャンネル領域１１ａ上に形成されたゲート構造２０とを備える。図４Ａでは、基板１１の図示は、省略した。
【００３６】
前記基板１１は、シリコン半導体基板でもあり、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌｔｏｒ）基板に単結晶シリコン層を形成した基板でもありうる。
【００３７】
前記チャンネル領域１１ａは、上端部分の少なくとも両側に屈曲を有するように形成され、この両側の屈曲部分がプログラム時や消去時に電荷が注入される領域として使われている。このような構造でチャンネル領域１１ａを形成すれば、電荷が注入される領域としきい電圧が決定される領域とを分離しうる。
【００３８】
さらに具体的に、チャンネル領域１１ａは、その上端部分の両側に凸状の曲率を有する部分Ａを備え、その中央に凹状の曲率を有する部分Ｂをさらに備えうる。このとき、前記凸状の曲率を有する部分Ａが凹状の曲率を有する部分Ｂより大きい曲率を有することが望ましい。
【００３９】
図５Ａは、凸状の曲率を有する部分に注入される電子の密度を示す。図５Ｂは、凸状の曲率を有する部分に注入される正孔の密度を示す。
【００４０】
図５Ａを参照すれば、凸状の曲率が存在する所に電子が主に注入されるということが分かる。また、図５Ｂを参照すれば、凸状の曲率が存在する所に正孔が主に注入されるということが分かる。
【００４１】
このように、凸状の曲率が存在する領域に電荷、すなわち、電子及び正孔が主に注入される理由は、曲率によるハイフィールド効果に起因する。
【００４２】
したがって、図４Ａのように、チャンネル領域１１ａの上端部分を両側の凸状の曲率を有する部分Ａと、中央の凹状の曲率を有する部分Ｂとで形成する場合、電荷は、主に両側の凸状の曲率を有する部分Ａ（以下、電荷注入領域））を通じて注入され、しきい電圧は、凹状の曲率を有する部分Ｂ（以下、しきい電圧決定領域）で決定される。
【００４３】
したがって、劣化が発生する電荷注入領域Ａをしきい電圧を決定する領域Ｂから分離しうるので、電子や正孔が注入される電荷注入領域Ａの劣化に起因したしきい電圧が変化される問題を改善するので、信頼性が大きく向上しうる。
【００４４】
一方、本発明によるＣＴＦメモリ素子１０において、ゲート構造２０は、トンネル絶縁膜２１を備える。このとき、電荷注入領域Ａの曲率がしきい電圧領域Ｂの曲率より大きくなるようにし、トンネル絶縁膜２１は、凸状の曲率を有する電荷注入領域Ａの付近より凹状の曲率を有するしきい電圧領域Ｂの付近がさらに厚くなるように形成されることが望ましい。これは、消去時にしきい電圧領域Ｂに電子が直接放出される可能性を無くすためである。すなわち、しきい電圧領域Ｂの曲率を電荷注入領域Ａより小さくし、しきい電圧領域Ｂ付近のトンネル絶縁膜２１を厚くすれば、消去時にしきい電圧領域Ｂに電子が直接放出されることを防止しうる。
【００４５】
一方、前記ゲート構造２０は、複数層からなるが、このとき、ゲート構造２０をなす少なくとも一部層は、前記チャンネル領域１１ａの上端部分の屈曲形態を維持させるように形成されたことが望ましい。
【００４６】
すなわち、ＣＴＦメモリ素子１０の場合、前記ゲート構造２０は、チャンネル領域１１ａ上に形成されたトンネル絶縁膜２１、トンネル絶縁膜２１上に形成される電荷トラップ層２３、電荷トラップ層２３上に形成されるブロッキング絶縁膜２５及びブロッキング絶縁膜２５上に形成される制御ゲート２７を備えうる。
【００４７】
このとき、前記トンネル絶縁膜２１と電荷トラップ層２３とは、図４Ａのように、チャンネル領域１１ａの屈曲形態が維持されるようにチャンネル領域１１ａ上に形成されることが望ましい。
【００４８】
前記トンネル絶縁膜２１は、電荷、すなわち、電子や正孔のトンネリングのための膜である。トンネル絶縁膜２１をトンネリングした電荷は、電荷トラップ層２３でトラップされる。プログラム時、注入された電子は、電荷トラップ層２３にトラップされる。消去時、注入された正孔は、電荷トラップ層２３にトラップされている電子と再結合する。ブロッキング絶縁膜２５は、電荷が電荷トラップ層２３を通過して上側に移動することを遮断する。
【００４９】
一方、図４Ｂを参照すれば、前記基板１１には、所定の導電性不純物がドーピングされた第１及び第２不純物領域１３，１４が形成される。第１及び第２不純物領域１３，１４のうち一つは、ドレインＤ、残りの一つは、ソースＳとして使われる。図４Ｂで、１９は、スペーサを表す。
【００５０】
前記トンネル絶縁膜２１は、第１及び第２不純物領域１３，１４と接触し、チャンネル領域１１ａ上に位置するように前記基板１１上に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜として、例えば、ＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはこれらの組合わせからなる酸化物で形成される。また、前記トンネル絶縁膜２１は、シリコン窒化膜、例えば、Ｓｉ３Ｎ４で形成されることもある。このとき、シリコン窒化膜は、例えば、ジェット気相蒸着のような特殊な製法を使用して、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と同じほど）、シリコンとの界面特性に優れるように形成されることが望ましい。また、代案として、前記トンネル絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造でなされることもある。
【００５１】
前記電荷トラップ層２３は、電荷トラップによって情報記録がなされる領域である。この電荷トラップ層２３は、ポリシリコン、窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうち何れか一つを含むように形成される。
【００５２】
例えば、電荷トラップ層２３は、Ｓｉ３Ｎ４のような窒化物やＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ、ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物で形成される。
【００５３】
また、前記電荷トラップ層２３は、電荷トラップサイトとして不連続的に配された複数のナノドットを含みうる。このとき、前記ナノドットは、微小結晶体の形態によってなる。
【００５４】
前記ブロッキング絶縁膜２５は、電荷トラップ層２３が形成された位置を通過して上側に電荷が移動することを遮断するためのものであって、酸化層からなる。
【００５５】
前記ブロッキング絶縁膜２５は、ＳｉＯ２で形成されるか、またはトンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロッキング絶縁膜２５は、複数層構造で形成されることもある。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層を備えて二層またはそれ以上で構成される。
【００５６】
前記制御ゲート２７は、金属膜で形成される。例えば、前記制御ゲート２７は、アルミニウム（Ａｌ）で形成され、それ以外にも、通常的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉなどのシリサイド物質で形成されることもある。
【００５７】
一方、前記チャンネル領域１１ａは、半導体基板１１に形成されるが、このとき、このチャンネル領域１１ａは、メモリセルの間を電気的に分離させるようにＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程によって形成される素子分離膜１５によって限定される。
【００５８】
図４Ａでは、本発明によるＣＴＦメモリ素子１０が素子分離膜１５によって限定されたチャンネル領域１１ａを有し、チャンネル領域１１ａ上にチャンネル領域１１ａの屈曲が維持されるようにトンネル絶縁膜２１及び電荷トラップ層２３が形成され、その上に電荷トラップ層２３及び素子分離膜１５にわたってブロッキング絶縁膜２５及び制御ゲート２７を形成した例を示す。
【００５９】
前記のような本発明によるＣＴＦメモリ素子によれば、チャンネル領域１１ａ、トンネル絶縁膜２１及び電荷トラップ層２３に曲率を与えて、電子や正孔の注入領域を調節する。これにより、電荷が注入される領域Ａとしきい電圧が決定される領域Ｂとが分離されるので、トンネル絶縁膜２１の劣化に起因して、しきい電圧が変化するなどの信頼性低下の問題が発生しなくなる。
【００６０】
図６は、本発明の実施形態によるＣＴＦメモリ素子におけるプログラム動作を説明する図面である。
【００６１】
図６を参照すれば、プログラム時、制御ゲート２７には、相対的に高電圧（例えば、１６−１７Ｖ）を印加し、基板１１は、例えば、Ｖｂｏｄｙ＝０Ｖ状態に置ける。
【００６２】
プログラム時に、曲面によるハイフィールド効果として、電子は、主に凸状の曲率を有する電荷注入領域Ａに注入される。このとき、しきい電圧が決定される領域Ｂでは、逆曲率によって電子がほとんど注入されない。したがって、電子が注入される領域としきい電圧を決定する領域とが空間的に分離される。
【００６３】
図７Ａは、プログラム動作によって電荷トラップ層２３に電子を注入した状態及びこれによるポテンシャルを示す。図７Ｂは、図７Ａのプログラム動作によって電荷トラップ層２３に電子を注入したＣＴＦメモリに付加電圧を印加する時の電子の移動及びポテンシャルの変化を示す。
【００６４】
チャンネル領域１１ａの両側の凸状の曲率を有する電荷注入領域Ａを通じて電子が主に注入されるため、電荷トラップ層２３の両側は、高いポテンシャル領域、中央部は、低いポテンシャル領域となる。図７Ａの下の図面は、電荷トラップ層２３内における横方向ポテンシャルプロファイルを概略的に示す。
【００６５】
このようなポテンシャル差によって、電子は、電荷トラップ層２３の中央部分に移動してトラップされ、これにより、しきい電圧が変化する。
【００６６】
本発明の実施形態によるプログラム方法によれば、前記のように電子を注入した後、プログラム電圧と反対バイアスの付加電圧を印加しうる。この付加電圧は、注入された電子の電荷トラップ層２３内における移動を促進させる。
【００６７】
付加電圧は、プログラム電圧に比べて小さな大きさのボディバイアスＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。このとき、前記付加電圧のＤＣ極性は、プログラム電圧と反対であることが望ましい。
【００６８】
図７Ｂでは、制御ゲート２７を約０Ｖ状態に置き、基板１１に約８Ｖ（例えば、Ｖｂｏｄｙ＝〜８Ｖ）のボディバイアス電圧を印加する例を示す。
【００６９】
このように、付加電圧を印加する場合、図７Ｂの下の図面に示されたように、電子の密度が高い所と低い所とのポテンシャル差がさらに大きくなる。これにより、電子の移動がさらに促進される。
【００７０】
このように、付加電圧は、電子の移動に対する駆動力を増大させて電子を移動させる。特に、ＤＣ電圧にＡＣ電圧を混ぜてバイアスを加える場合、ＡＣ電圧が電子の移動度を高めて電子の移動をさらに容易にする。
【００７１】
図８Ａは、本発明の実施形態によるＣＴＦメモリ素子１０における消去動作を説明する図面である。図８Ｂは、図８Ａの消去動作によって電荷トラップ層２３に正孔を注入した状態でＣＴＦメモリ素子１０に付加電圧を印加する時の正孔の移動を示す。
【００７２】
図８Ａを参照すれば、消去時、制御ゲート２７は、例えば、約０Ｖ状態に置き、基板１１には、例えば、Ｖｂｏｄｙ＝約１７Ｖ〜約１８Ｖの高電圧が印加される。
【００７３】
消去時にも、正孔は、凸状の曲率を電荷注入領域Ａに注入するので、トンネル絶縁膜２１の劣化は、この電荷注入領域Ａに限定される。
【００７４】
このとき、しきい電圧領域Ｂの曲率が電荷注入領域Ａの曲率より小さく、しきい電圧領域Ｂ付近のトンネル絶縁膜２１がさらに厚く形成されるので、凹状の曲率を有するしきい電圧領域Ｂから電子が直接放出されることが防止される。
【００７５】
本発明の実施形態による消去方法によれば、前記のように正孔を注入した後、消去電圧と反対バイアスの付加電圧を印加して、電荷トラップ層２３内で正孔をしきい電圧が決定される部分まで移動させて消去する。このとき、付加電圧は、注入された正孔の移動を促進させうる。
【００７６】
消去動作時の付加電圧は、消去電圧に比べて小さな大きさのＤＣ電圧またはＤＣ＋ＡＣ電圧でありうる。このとき、前記付加電圧のＤＣ極性は、消去電圧と反対でありうる。
【００７７】
図８Ｂのように、制御ゲート２７に、例えば、約８Ｖの低い付加電圧をＤＣまたはＤＣ＋ＡＣでかければ、正孔を電荷トラップ層２３内に移動させて消去動作を促進させうる。すなわち、前記のように、付加電圧を印加すれば、消去時にも電子と正孔との再結合が速くなされる。
【００７８】
前記のように、ＣＴＦメモリ素子１０に電子を注入し、注入された電子が電荷トラップ層２３のトラップサイトにトラップされることによって、プログラム状態のしきい電圧を有させるプログラムを行うか、または前記メモリ素子１０に正孔を注入して電子−正孔再結合によって電子を消去し、消去状態のしきい電圧になるように消去を行える。
【００７９】
このように、メモリセルは、２つの状態、例えば、プログラム状態と消去状態とを有する。メモリセルのしきい電圧を減少させて、読み取り時に、制御ゲート２７に提供される電圧によってビットラインに連結されたドレインに電流が流れるオン状態を消去状態とし、メモリセルのしきい電圧を高めて読み取り時に、制御ゲート２７に提供される電圧によってビットラインに連結されたドレインに電流が流れないオフ状態をプログラム状態とする。
【００８０】
図９は、本発明の実施形態によるＣＴＦメモリ素子１０における読み取り動作を説明する図面である。
【００８１】
図９を参照すれば、読み取り時、制御ゲート２７には、例えば、４.５Ｖほどの読み取り電圧を印加し、基板１１は、例えば、Ｖｂｏｄｙ＝０Ｖ状態に置く。
【００８２】
電荷注入領域Ａに対応する電荷トラップ層２３内の電子の密度が依然として高いため、電荷注入領域Ａのしきい電圧は、高い。電荷注入領域Ａとしきい電圧決定領域Ｂとの間のＣ領域は、しきい電圧決定領域Ｂと電子密度が類似しているが、しきい電圧決定領域Ｂは、凹状の曲率によってハイゲートフィールドがかかるので、このしきい電圧決定領域Ｂが最も低いしきい電圧を有する。
【００８３】
劣化の原因である電荷注入領域Ａが、しきい電圧が決定される部分から分離されているので、プログラムしたしきい電圧が移動する問題が発生せず、読み取り時にも信頼性向上の効果が得られる。
【００８４】
前記のような本発明の実施形態によるＣＴＦメモリによれば、チャンネル、トンネル絶縁膜２１及び電荷トラップ層２３に屈曲を与えて電子や正孔の注入領域を調節しうる。これにより、電荷が注入される領域としきい電圧が決定される領域とが分離されるので、しきい電圧が変化するなどの信頼性低下の問題が発生しなくなる。
【００８５】
また、プログラム時には、プログラムバイアスをかけて電子を注入した後に、プログラムバイアスより低いＤＣまたはＤＣ＋ＡＣ付加電圧をかけて、電荷トラップ層２３内で電子を所望の所に移動させて、しきい電圧が決定される領域を注入領域から分離しうる。
【００８６】
消去時には、消去バイアスをかけて正孔を注入した後に、消去バイアスより低いＤＣまたはＤＣ＋ＡＣの付加電圧をかけて、電荷トラップ層２３内で正孔をしきい電圧が決定される部分まで移動させて消去させうる。
【００８７】
したがって、プログラムや消去のために電荷を注入した後、付加電圧をかければ、電荷の安定化及び再結合速度を大きく向上させ、不完全な再結合可能性を顕著に下げ、反対電荷との共存可能性を大きく減らせる。したがって、消去状態やプログラム状態の安定性も確保でき、プログラム時や消去時にしきい電圧の散布劣化可能性を大きく低下させうる。
【００８８】
一方、一般的なフラッシュメモリ素子の動作方法によれば、プログラム時には、ＣＴＦメモリ素子のメモリセルにパルス状のプログラム電圧を印加してプログラムし、検証電圧を印加してメモリセルがプログラムされたか否かを確認するプログラム検証動作を行う。
【００８９】
また、増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式でプログラムする時には、プログラム電圧を印加してプログラムした後、次いで、検証電圧を印加してメモリセルのしきい電圧を確認する過程を、メモリセルのしきい電圧がプログラム状態に達するまで反復する。
【００９０】
消去時には、ＣＴＦメモリ素子のメモリセルにパルス状の消去電圧を印加して消去する。次いで、検証電圧を印加してメモリセルが正しく消去されたか否かを確認する消去検証動作を行う。
【００９１】
したがって、本発明の実施形態による動作方法のように、プログラムや消去のために電荷を注入した後、付加電圧をかける場合には、プログラムや消去のためのパルス電圧と検証電圧との間に付加電圧を印加する。すなわち、プログラムや消去のための電圧を印加し、付加電圧を印加してプログラムや消去を行った後、検証電圧を印加して検証動作を行う。このとき、プログラム電圧、消去電圧、付加電圧、検証電圧は、図１０Ａないし図１２Ｂのように、パルス状に印加される。
【００９２】
図１０Ａ及び図１０Ｂは、本発明の実施形態によるフラッシュメモリ素子の作動方法によるプログラム時の電圧波形の実施形態を示す。図１０Ａは、付加電圧がプログラム電圧より小さい大きさの反対極性のＤＣ電圧であるとき、図１０Ｂは、付加電圧がプログラム電圧より小さい大きさであり、ＤＣ極性がプログラム電圧と反対であるＤＣ＋ＡＣ電圧である場合を示す。
【００９３】
図１０Ａ及び図１０Ｂのように、プログラム時には、プログラム電圧、付加電圧、検証電圧が一つのパッケージをなして順次に印加される。
【００９４】
図１１Ａ及び図１１Ｂは、それぞれ図１０Ａ及び図１０Ｂの電圧波形を利用して、ＩＳＰＰ方式でのプログラム時の電圧波形を示す。
【００９５】
図１１Ａ及び図１１Ｂは、本発明の実施形態による作動方法をＩＳＰＰ方式でプログラムする時にも適用しうるということを示す。図１１Ａ及び図１１Ｂで、Ｖｐｇｍは、ＩＳＰＰ方式でプログラムする時の基本的なプログラム電圧、ΔＶｐｇｍは、ＩＳＰＰにおけるプログラム電圧増大の大きさを示す。
【００９６】
本発明の作動方法をＩＳＰＰ方式のプログラムに適用する場合には、所定大きさのプログラム電圧パルスを印加してプログラムした後、次いで、付加電圧パルスを印加する。次いで、検証電圧パルスを印加して、しきい電圧がプログラム状態に達したか否かを確認する。プログラム状態に達していないならば、プログラム電圧パルスの大きさを一定の大きさほど増大させて前の過程を反復する。しきい電圧がプログラム状態に達するまで、このような過程を複数回反復する。
【００９７】
図１２Ａ及び図１２Ｂは、本発明の実施形態によるフラッシュメモリ素子の作動方法による消去時の電圧波形の実施形態を示す。図１２Ａは、付加電圧が消去電圧より小さい大きさの反対極性のＤＣ電圧であるとき、図１２Ｂは、付加電圧が消去電圧より小さい大きさであり、ＤＣ極性が消去電圧と反対であるＤＣ＋ＡＣ電圧である場合を示す。
【００９８】
図１２Ａ及び図１２Ｂのように、消去時には、消去電圧、付加電圧、検証電圧が一つのパッケージをなして順次に印加される。
【００９９】
以下では、前記のような本発明の実施形態によるＣＴＦメモリ素子１０の製造方法を図１３Ａないし図１３Ｋを参照して説明する。
【０１００】
図１３Ａないし図１３Ｉを参照すれば、まず、基板１１を準備する。このとき、前記基板１１は、シリコン半導体基板でもあり、またはＳＯＩ基板に単結晶シリコン層を形成した基板でもありうる。
【０１０１】
次いで、基板１１のチャンネル領域１１ａを形成する位置に形成され、その上端部分に相互離隔された第１及び第２突起３３ａ，３３ｂを有する突出部３３と、この突出部３３の両側に前記第１及び第２突起３３ａ，３３ｂを露出させるように形成された絶縁物質領域１５’を有する構造を形成する。
【０１０２】
次いで、エッチング工程を進める。このようにエッチング工程を進めれば、図１３Ｊのように、第１及び第２突起３３ａ，３３ｂが凸状の曲率を有する形態でエッチングされる。したがって、その上端部分の両側に凸状の曲率部分を有するチャンネル領域１１ａが形成される。
【０１０３】
このチャンネル領域１１ａ上に、図１３Ｊ及び図１３Ｋのように、ゲート構造２０を形成する。このとき、少なくともトンネル絶縁膜２１及び電荷トラップ層２３は、チャンネル領域１１ａの屈曲を維持するように形成される。
【０１０４】
前記突出部３３及び絶縁物質領域１５’を有する構造を形成するために、図１３Ａないし図１３Ｄの工程を通じて、基板１１に突出部３３及びこれより突出するようにその両側に絶縁物質領域１５’を形成した段差構造を作る。
【０１０５】
このような段差構造を作るために、図１３Ａのように、基板１１上にハードマスク膜３１を形成する。次いで、予備的なチャンネル領域１１ａを形成する部分以外のハードマスク膜部分及び基板１１の一部深さを除去して、図１３Ｂのように、突出部３３を作る。前記ハードマスク膜３１は、窒化膜、例えば、Ｓｉ３Ｎ４膜でありうる。
【０１０６】
次いで、図１３Ｃのように、突出部３３の両側に、この突出部３３より突出して段差になるように絶縁物質領域１５’を形成する。この絶縁物質領域１５’は、大体ハードマスク膜３１の高さまで形成される。次いで、図１３Ｄのように、ハードマスク膜３１を除去すれば、段差構造が露出される。
【０１０７】
前記絶縁物質領域１５’は、酸化物で形成される。本発明によるＣＴＦメモリ素子１０をＳＴＩ工程によってメモリセルが電気的に分離されるように形成する場合、この絶縁物質領域１５’は、ＳＴＩ工程による素子分離膜１５に該当しうる。
【０１０８】
次いで、図１３Ｅ及び図１３Ｆのように、突出部３３の絶縁物質領域１５’と隣接した部分にのみハードマスク膜３５が存在し、突出部３３の中央部分は、露出されるようにハードマスク膜３５を形成する。このために、図１３Ｅのように、段差構造の全面にハードマスク膜３５を形成した後、エッチング工程を進めれば、図１３Ｆのような突出部３３の絶縁物質領域１５’と隣接した部分にのみハードマスク膜３５が残り、突出部３３の中央部分は、露出された構造が得られる。
【０１０９】
次いで、図１３Ｇのように、前記ハードマスク膜３５をマスクとして、突出部３３に対するエッチング工程を進め、突出部３３の露出された中央部分を一部深さまでエッチングすれば、突出部３３の上端部分に相互離隔された第１及び第２突起３３ａ，３３ｂを有する構造が得られる。
【０１１０】
次いで、図１３Ｈのように、ハードマスク膜３５を除去する。
【０１１１】
次いで、図１３Ｉのように、第１及び第２突起３３ａ，３３ｂの外面が露出されるように絶縁物質領域１５’の一部を除去する。
【０１１２】
この状態でエッチング工程を進めれば、図１３Ｊのように、第１及び第２突起３３ａ，３３ｂは、凸状の曲率を有する形態にエッチングされる。それと共に、第１及び第２突起３３ａ，３３ｂの間は、凹状の曲率を有する形態にエッチングされる。このような屈曲を有するチャンネル領域１１ａ上にトンネル絶縁膜２１を形成し、その上に電荷トラップ層２３、ブロッキング絶縁膜２５及び制御ゲート２７を形成すれば、図１３Ｋのように、本発明の実施形態によるＣＴＦメモリ素子１０が得られる。
【０１１３】
以上、図１３Ａないし図１３Ｋを参照して本発明の実施形態によるＣＴＦメモリ素子１０の製造方法を説明したが、本発明の製造方法がこれに限定されず、特許請求の範囲に記載された技術的思想の範囲内で多様な変形及び均等な実施形態が可能である。
【０１１４】
一方、以上では、本発明の実施形態による電荷注入領域としきい電圧が決定される領域とを空間的に分離する技術をＣＴＦメモリに適用する場合を説明及び図示したが、それらを例示的に示しただけである。
【０１１５】
本発明の技術は、ＣＴＦメモリ素子１０だけでなく、他のメモリ素子、例えば、フローティングゲートと制御ゲート２７とを有する通常的な意味のフローティングゲート型フラッシュメモリ素子に適用されることもある。このようなフローティングゲート型フラッシュメモリ素子に本発明の技術を適用した実施形態については、前述したところ及びフラッシュメモリ素子の技術分野でよく知られているところから十分に類推しうるので、ここでは、詳細な説明及び図示を省略する。
【産業上の利用可能性】
【０１１６】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１１７】
【図１Ａ】ＣＴＦメモリ素子におけるプログラム動作を説明する図面である。
【図１Ｂ】ＣＴＦメモリ素子における消去動作を説明する図面である。
【図２】ＣＴＦメモリ素子でしきい電圧が決定される領域を示す図面である。
【図３】ＣＴＦメモリ素子におけるトンネル酸化膜のトラップに起因した劣化を説明するための図面である。
【図４Ａ】本発明の実施形態による電荷トラップ型メモリ素子を概略的に示す図面である。
【図４Ｂ】図４ＡのＣＴＦメモリ素子を他の方向から見た断面図である。
【図５Ａ】凸状の曲率を有する部分に注入される電子密度を示す図面である。
【図５Ｂ】凸状の曲率を有する部分に注入される正孔の密度を示す図面である。
【図６】本発明の実施形態によるＣＴＦメモリ素子におけるプログラム動作を説明する図面である。
【図７Ａ】プログラム動作によって電荷トラップ層に電子を注入した状態及びこれによるポテンシャルを示す図面である。
【図７Ｂ】図７Ａのプログラム動作によって電荷トラップ層に電子を注入したＣＴＦメモリに付加電圧を印加する時の電子の移動及びポテンシャルの変化を示す図面である。
【図８Ａ】本発明の実施形態によるＣＴＦメモリ素子における消去動作を説明する図面である。
【図８Ｂ】図８Ａの消去動作によって電荷トラップ層に正孔を注入した状態でＣＴＦメモリ素子に付加電圧を印加する時の正孔の移動を示す図面である。
【図９】本発明の実施形態によるＣＴＦメモリ素子における読み取り動作を説明する図面である。
【図１０Ａ】本発明の実施形態によるフラッシュメモリ素子の作動方法によるプログラム時の電圧波形の実施形態を示す図面である。
【図１０Ｂ】本発明の実施形態によるフラッシュメモリ素子の作動方法によるプログラム時の電圧波形の実施形態を示す図面である。
【図１１Ａ】図１０Ａの電圧波形を利用してＩＳＰＰ方式でプログラム時の電圧波形を示す図面である。
【図１１Ｂ】図１０Ｂの電圧波形を利用してＩＳＰＰ方式でプログラム時の電圧波形を示す図面である。
【図１２Ａ】本発明の実施形態によるフラッシュメモリ素子の作動方法による消去時の電圧波形の実施形態を示す図面である。
【図１２Ｂ】本発明の実施形態によるフラッシュメモリ素子の作動方法による消去時の電圧波形の実施形態を示す図面である。
【図１３Ａ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｂ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｃ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｄ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｅ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｆ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｇ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｈ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｉ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｊ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【図１３Ｋ】本発明の実施形態によるＣＴＦメモリ素子の製造方法の一実施形態を示す図面である。
【符号の説明】
【０１１８】
１０  電荷トラップ型フラッシュメモリ素子
１１  基板
１１ａ  チャンネル領域
１３  第１不純物領域
１４  第２不純物領域
１５  素子分離膜
１９  スペーサ
２０  ゲート構造
２１  トンネル絶縁膜
２３  電荷トラップ層
２５  ブロッキング絶縁膜
２７  制御ゲート
【図１Ａ】
2008288588.tif 000003
【図１Ｂ】
2008288588.tif 000004
【図２】
2008288588.tif 000005
【図３】
2008288588.tif 000006
【図４Ａ】
2008288588.tif 000007
【図４Ｂ】
2008288588.tif 000008
【図６】
2008288588.tif 000009
【図７Ａ】
2008288588.tif 000010
【図７Ｂ】
2008288588.tif 000011
【図８Ａ】
2008288588.tif 000012
【図８Ｂ】
2008288588.tif 000013
【図９】
2008288588.tif 000014
【図１０Ａ】
2008288588.tif 000015
【図１０Ｂ】
2008288588.tif 000016
【図１１Ａ】
2008288588.tif 000017
【図１１Ｂ】
2008288588.tif 000018
【図１２Ａ】
2008288588.tif 000019
【図１２Ｂ】
2008288588.tif 000020
【図１３Ａ】
2008288588.tif 000021
【図１３Ｂ】
2008288588.tif 000022
【図１３Ｃ】
2008288588.tif 000023
【図１３Ｄ】
2008288588.tif 000024
【図１３Ｅ】
2008288588.tif 000025
【図１３Ｆ】
2008288588.tif 000026
【図１３Ｇ】
2008288588.tif 000027
【図１３Ｈ】
2008288588.tif 000028
【図１３Ｉ】
2008288588.tif 000029
【図１３Ｊ】
2008288588.tif 000030
【図１３Ｋ】
2008288588.tif 000031
【図５Ａ】
2008288588.tif 000032
【図５Ｂ】
2008288588.tif 000033