(57)【要約】【課題】最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合に、該ディジタル信号の値が（１０００・・・０００）から（０１１１・・・１１１）へ変化するところ、およびその逆に変化するところで、大きなグリッチが発生するのを抑えることができるＤ／Ａコンバータ回路を提供する。【解決手段】入力されたディジタル信号の各ビットに対応する複数のシャント抵抗を含むＲ−２Ｒラダー抵抗網１と、該Ｒ−２Ｒラダー抵抗網１における電流経路を該ディジタル信号に基づいて切り替えて、該Ｒ−２Ｒ抵抗網の最上位ビットに対応するシャント抵抗Ｒ１９の一端に、該ディジタル信号の値に応じたアナログ電圧を発生させる、各ビットに対応するスイッチ回路Ｓ０〜Ｓ９とを備え、該Ｒ−２Ｒ抵抗網１を、該最上位ビットに対応するシャント抵抗Ｒ１９と接地との間に接続されたコンデンサＣ１を有するものとした。【選択図】図１
2008301287.tif 000002
【特許請求の範囲】
【請求項１】
入力されたディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路であって、
該ディジタル信号の各ビットに対応する複数の抵抗を含むＲ−２Ｒラダー抵抗網と、
該Ｒ−２Ｒラダー抵抗網における電流経路を、該Ｒ−２Ｒラダー抵抗網の出力端に、該ディジタル信号に応じたアナログ電圧が発生するよう切り替える電流経路切り替え回路とを備え、
該Ｒ−２Ｒラダー抵抗網は、該ディジタル信号の最上位ビットに対応する抵抗に接続されたコンデンサーを有するＤ／Ａコンバータ回路。
【請求項２】
前記ディジタル信号の各ビットに対応する抵抗は、直列接続の一対の抵抗からなるシャント抵抗であり、
前記コンデンサーは、該ディジタル信号の最上位ビットに対応するシャント抵抗における抵抗接続点に接続されている請求項１に記載のＤ／Ａコンバータ回路。
【請求項３】
前記シャント抵抗を構成する直列接続の一対の抵抗は、同一の抵抗値を有する請求項２に記載のＤ/Ａコンバータ回路。
【請求項４】
前記電流経路切り替え回路は、前記ディジタル信号の各ビットに対応する複数のスイッチ回路を含み、
該各スイッチ回路は、該ディジタル信号の各ビットに対応するシャント抵抗の一端を、該ディジタル信号の各ビットデータに応じて電源と接地のいずれかに接続する請求項２または３に記載のＤ／Ａコンバータ回路。
【請求項５】
前記スイッチ回路は、電源と接地との間に第１導電型トランジスタと第２導電型トランジスタとを直列に接続してなり、対応するビットデータを反転する第１のインバータ回路と、電源と接地との間に第１導電型トランジスタと第２導電型トランジスタとを直列に接続してなり、該第１のインバータ回路の出力を反転する第２のインバータ回路とを有する請求項４記載のＤ／Ａコンバータ回路。
【請求項６】
前記ディジタル信号の最上位ビット以外の少なくとも１つ以上のビットに対応するシャント抵抗における抵抗接続点に接続されたコンデンサーを有する請求項２または３に記載のＤ／Ａコンバータ回路。
【請求項７】
前記ディジタル信号の最上位ビットの１つ下のビットに対応するシャント抵抗における抵抗接続点にコンデンサーが接続されている請求項６に記載のＤ／Ａコンバータ回路。
【請求項８】
前記コンデンサーは、ＭＯＳトランジスターのゲート容量を用いたものである請求項１ないし７のいずれかに記載のＤ／Ａコンバータ回路。
【請求項９】
前記コンデンサーは、ＬＳＩの製造に使用するメタル層を絶縁層の両側に配置してなるＭＩＭコンデンサーである請求項１ないし７のいずれかに記載のＤ／Ａコンバータ回路。
【請求項１０】
前記コンデンサーは、ポリシリコン層を絶縁層の両側に配置してなるコンデンサーである請求項１ないし７のいずれかに記載のＤ／Ａコンバータ回路。
【請求項１１】
液晶表示部を駆動する液晶駆動装置であって、
ディジタル画像信号に基づいて、該液晶表示部に駆動電圧を供給する駆動回路として、請求項１から１０のいずれかに記載のＤ／Ａコンバータ回路を有する液晶駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｄ／Ａコンバータ回路および液晶駆動装置に関し、特に、入力されるディジタル信号をアナログ信号に変換するＲ−２Ｒ方式のＤ／Ａコンバータ回路において、ＤＡ変換時のグリッチの発生を抑制したもの、およびこのようなＤ／Ａコンバータ回路を用いた液晶駆動装置に関する。
【背景技術】
【０００２】
従来から、Ｒ−２Ｒ方式Ｄ／Ａコンバータ回路は、液晶表示部を駆動するソースドライバ回路などの液晶駆動装置において、階調表示用データに応じて階調表示用電圧を選択するＤ／Ａコンバータ回路などとして使用されている。
【０００３】
このようなＲ−２Ｒ方式Ｄ／Ａコンバータ回路は、一般的に良く知られており、図６は、１０ビットのＲ−２Ｒ方式Ｄ／Ａコンバータ回路の具体的な回路構成を示している。
【０００４】
このＲ−２Ｒ方式Ｄ／Ａコンバータ回路２００は、ディジタル信号の各ビットＤ０〜Ｄ９のデータ（以下ビットデータともいう。）が入力されるディジタル入力ノードＴ０〜Ｔ９と、各ビットＤ０〜Ｄ９に対応する直列接続の一対の単位抵抗（以下単に抵抗という。）Ｒ０ａ〜Ｒ９ａおよびＲ０ｂ〜Ｒ９ｂからなるシャント抵抗Ｒ１０〜Ｒ１９とを有している。このＤ／Ａコンバータ回路２００では、ディジタル信号の各ビットＤ０〜Ｄ９に対応するスイッチ回路Ｓ０〜Ｓ９が設けられており、各スイッチ回路は、各ビットデータに応じて、対応するシャント抵抗Ｒ１０〜Ｒ１９の一端の電位を、電源電位と接地電位のいずれかに切り替えるよう構成されている。
【０００５】
また、最下位ビットＤ０に対応するシャント抵抗Ｒ１０の他端と接地との間にはシリーズ抵抗Ｒ０およびＲ００が直列に接続されている。また、最下位ビットＤ０に対応するシャント抵抗Ｒ１０の他端と、次のビット（２番目のビット）Ｄ１に対応するシャント抵抗Ｒ１１の他端との間には、シリーズ抵抗Ｒ１が接続されている。同様に、２番目のビットＤ１から最上位ビットの１つ下のビットＤ８までの各ビットに対応するシャント抵抗Ｒ１１〜Ｒ１８の他端と、３番目のビットＤ２から最上位ビットＤ９までの各ビットに対応するシャント抵抗Ｒ１２〜Ｒ１９の他端との間には、それぞれシリーズ抵抗Ｒ２〜Ｒ９が接続されている。ここで、上記シャント抵抗Ｒ１０〜Ｒ１９を構成する抵抗Ｒ０ａ〜Ｒ９ａおよびＲ０ｂ〜Ｒ９ｂ、シリーズ抵抗Ｒ００およびＲ０〜Ｒ９は、Ｒ−２Ｒ抵抗網１０を構成しており、それぞれの抵抗の抵抗値はＲであり、従って、一対の直列接続の抵抗からなるシャント抵抗の抵抗値は２Ｒである。
【０００６】
また、スイッチ回路Ｓ０〜Ｓ９は、入力されたディジタル信号に基づいて該Ｒ−２Ｒ抵抗網１０における電流経路を切り替える電流経路切り替え回路２０を構成している。そして、このＲ−２Ｒ抵抗網１０は、該Ｒ−２Ｒラダー抵抗網１０における電流経路が、入力されたディジタル信号に基づいて上記スイッチ回路Ｓ０〜Ｓ９により切り替えられて、最上位ビットＤ９に対応するシャント抵抗Ｒ１９の他端（以下、アナログ出力ノードともいう。）Ｎｏｕｔに、該ディジタル信号の値に応じたアナログ電圧が発生するようになっている。
【０００７】
また、上記Ｒ−２Ｒラダー抵抗網１０の出力ノードＮｏｕｔにはオペアンプ２が接続されており、該オペアンプ２の出力信号が、Ｒ−２Ｒ方式Ｄ／Ａコンバータ回路２００からアナログ信号として出力される。
【０００８】
図７は、上記スイッチ回路の具体的な回路構成を示している。
【０００９】
例えば、ディジタル信号のｎ番目のビットに対応するスイッチ回路Ｓｎは、電源と接地との間にＰｃｈＭＯＳトランジスタ３ａとＮｃｈＭＯＳトランジスタ４ｂとを直列に接続してなり、対応するビットのデータを反転する第１のインバータ回路５ａと、電源と接地との間にＰｃｈＭＯＳトランジスタ３ｂとＮｃｈＭＯＳトランジスタ４ｂとを直列に接続してなり、該第１のインバータ回路５ａの出力を反転する第２のインバータ回路５ｂとから構成されており、該各インバータ回路はＣＭＯＳ回路構成となっている。
【００１０】
次に動作について説明する。
【００１１】
このような構成のＤ／Ａコンバータ回路２００では、ディジタル信号の各ビットＤ０〜Ｄ９のデータがディジタル入力ノードＴ０〜Ｔ９に入力されると、各スイッチ回路Ｓ０〜Ｓ９は、各ビットデータの値に応じてシャント抵抗Ｒ１０〜Ｒ１９の一端の電位をＨｉｇｈレベル（ＶＤＤ）あるいはＬｏｗレベル（ＧＮＤ）に切り替える。
【００１２】
例えば、入力された１０ビットディジタル信号の値（以下、ディジタル入力コードともいう。）が、（１０００００００００）である場合、スイッチ回路Ｓ９により最上位ビットのシャント抵抗Ｒ１９の一端がＨｉｇｈレベルにされ、最上位ビット以外のビットのシャント抵抗Ｒ１８〜Ｒ１０の一端が、スイッチ回路Ｓ８〜Ｓ０によりＬｏｗレベルにされる。この場合、電源と出力ノードＮｏｕｔとの間の抵抗値は、最上位ビットに対応するシャント抵抗Ｒ１９による抵抗値（２Ｒ）であり、また、出力ノードＮｏｕｔと接地との間の抵抗は、該Ｒ−２Ｒ抵抗網における該シャント抵抗Ｒ１９以外の抵抗による抵抗値（２Ｒ）である。従って、Ｒ−２Ｒ抵抗網１０の出力ノードＮｏｕｔには、アナログ電圧ＤＡＯＵＴとして１／２ＶＤＤが出力され、これがオペアンプ２を介してアナログ信号ＡＶＯＵＴとしてＤ／Ａコンバータ回路の出力端子Ｔｏｕｔから出力される。
【００１３】
また、入力された１０ビットディジタル信号の値（ディジタル入力コード）が、（１１００００００００）である場合、最上位ビットＤ９のシャント抵抗Ｒ９ａおよび最上位ビットより１つ下のビットＤ８のシャント抵抗Ｒ１８の一端にはスイッチ回路Ｓ９〜Ｓ８によりＨｉｇｈレベルにされ、他のシャント抵抗Ｒ１７〜Ｒ１０の一端はスイッチ回路Ｓ７〜Ｓ０によりＬｏｗレベルにされる。これにより、Ｒ−２Ｒ抵抗網１０の出力ノードＮｏｕｔには、上記と同様に、ディジタル入力コードに対応するアナログ電圧ＤＡＯＵＴが出力され、これがオペアンプ２を介してアナログ信号ＡＶＯＵＴとしてＤ／Ａコンバータ回路の出力端子Ｔｏｕｔから出力される。
【００１４】
このようにＤ／Ａコンバータ回路２００では、ディジタル入力コードに応じて、電源電圧ＶＤＤを１０２４（１０ビット）分割したレベルのうちの所定レベルが、アナログデータ（アナログ信号）ＶＯＵＴとして出力される。
【００１５】
ところで、Ｄ／Ａコンバータ回路においては、ディジタル入力コードが変化するとき、変換されたアナログ信号に、本来発生してはいけないグリッチと呼ばれるスパイク状の雑音が現れる。
【００１６】
このスパイク状のノイズとしては、通常、最上位ビット（ＭＳＢ）の値が切り替わる、つまりディジタル入力コードが（１０００・・・０００）から（０１１１・・・１１１）へ切り替わるところ、およびその逆の切り替えが行われるところで最も大きなものが発生する。
【００１７】
これは、ディジタル入力コードが入力される入力ノードでの各ビット間のスキュー及びＤ／Ａコンバータ内部のノードでの各ビット間のスキュー、またＤ／Ａコンバータ内での各ビットに対応するスイッチ回路のＯＮ、ＯＦＦ時間差などにより、発生することが知られている。
【００１８】
例えば、Ｒ−２Ｒ抵抗網１０における各ビットに対応するシャント抵抗の一端の電位を、入力されたディジタル信号に応じてＨｉｇｈレベルとＬｏｗレベルのいずれかに切り替えているスイッチ回路が、図７に示すＣＭＯＳ回路構成である場合、ＰｃｈＭＯＳトランジスターとＮｃｈＭＯＳトランジスターのＯＮ抵抗を極力小さくする必要があり、かつ全てのビットに対してＯＮ抵抗を均一にする必要がある。これが均一でない場合、各ビット間でスキューが生じたり、ＨｉｇｈレベルおよびＬｏｗレベルを切り替える際に時間差が生じたりして、グリッチが発生してしまう。
【００１９】
このような課題に対する対応策は、例えば特許文献１に開示されている。
【００２０】
この特許文献１に課題として開示されているように、ＭＯＳトランジスターのＯＮ抵抗を無視できるくらい理想的に小さくするためには、ＭＯＳトランジスターのチャネル幅を広げる、つまり大きな面積のトランジスターを構成する必要があるが、これは、高集積化を損なう上に、ＭＯＳトランジスターのゲート容量を大きくしてしまい、切り替えスイッチの高速化を損なうことになってしまう。
【００２１】
そこで、この文献では、グリッチ低減の方法として、Ｒ−２Ｒ抵抗網をスイッチするＭＯＳトランジスターのうちの、最上位ビットＭＳＢに対応するＭＯＳトランジスタを除く全てのＭＯＳトランジスターに、全てのビットデータ段のゲート容量が等しくなるようにダミーゲートを併設し、全てのビットのＯＮ、ＯＦＦ速度を均一にし、グリッチを低減するようにしたものが開示されている。
【００２２】
しかしながら、このような文献開示の方法では、トランジスターの製造ばらつきは避けられないものであり、また、ＭＯＳトランジスターからなるスイッチ回路は、ＰｃｈＭＯＳトランジスターとＮｃｈＭＯＳトランジスターの同時スイッチングによる貫通電流によるスイッチングノイズが、Ｒ−２Ｒ抵抗網をスイッチングする波形にひずみを生じさせ、それが全ビット間のスキューや、全ビットに対応するスイッチ回路のＯＮ、ＯＦＦ速度を不均一にする原因となり、グリッチを発生させてしまう。
【００２３】
また、このようなＲ−２Ｒ方式Ｄ／Ａコンバータ回路は、上述したように、ソースドライバ回路で、階調表示用データに応じて階調表示用電圧を選択するＤ／Ａコンバータ回路として使用されているが、このような液晶駆動装置を用いた場合、上述した波形ひずみは、液晶表示品位を劣化させる恐れがある。
【特許文献１】特開平１０−２８０５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述したように、従来のＤ／Ａコンバータ回路では、Ｒ−２Ｒ抵抗網のスイッチングを理想状態で行うことは困難であることから、最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合、該ディジタル信号の値、つまりディジタル入力コードが（１０００・・・０００）から（０１１１・・・１１１）へ変化するところ、およびその逆に変化するところで、最も大きなグリッチが発生するのは避けられない。
【００２５】
本発明は、上記従来の問題を解決するためになされたもので、最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合に、該ディジタル信号の最上位ビットの値が変化するときに大きなグリッチが発生するのを抑えることができるＤ／Ａコンバータ回路およびこれを用いた液晶駆動装置を得ることを目的とする。
【課題を解決するための手段】
【００２６】
本発明にかかるＤ／Ａコンバータ回路は、入力されたディジタル信号をアナログ信号に変換するＤ／Ａコンバータ回路であって、該ディジタル信号の各ビットに対応する複数の抵抗を含むＲ−２Ｒラダー抵抗網と、該Ｒ−２Ｒラダー抵抗網における電流経路を、該Ｒ−２Ｒラダー抵抗網の出力端に、該ディジタル信号に応じたアナログ電位が発生するよう切り替える電流経路切り替え回路とを備え、該Ｒ−２Ｒラダー抵抗網は、該ディジタル信号の最上位ビットに対応する抵抗に接続されたコンデンサーを有するものであり、そのことにより上記目的が達成される。
【００２７】
本発明において、前記ディジタル信号の各ビットに対応する抵抗は、直列接続の一対の抵抗からなるシャント抵抗であり、前記コンデンサーは、該ディジタル信号の最上位ビットに対応するシャント抵抗における抵抗接続点に接続されていることが好ましい。
【００２８】
本発明において、前記シャント抵抗を構成する直列接続の一対の抵抗は、同一の抵抗値を有することが好ましい。
【００２９】
本発明において、前記電流経路切り替え回路は、前記ディジタル信号の各ビットに対応する複数のスイッチ回路を含み、該各スイッチ回路は、該ディジタル信号の各ビットに対応するシャント抵抗の一端を、該ディジタル信号の各ビットデータに応じて電源と接地のいずれかに接続することが好ましい。
【００３０】
本発明において、前記スイッチ回路は、電源と接地との間に第１導電型トランジスタと第２導電型トランジスタとを直列に接続してなり、対応するビットデータを反転する第１のインバータ回路と、電源と接地との間に第１導電型トランジスタと第２導電型トランジスタとを直列に接続してなり、該第１のインバータ回路の出力を反転する第２のインバータ回路とを有することが好ましい。
【００３１】
本発明において、前記ディジタル信号の最上位ビット以外の少なくとも１つ以上のビットに対応するシャント抵抗における抵抗接続点に接続されたコンデンサーを有することが好ましい。
【００３２】
本発明において、前記ディジタル信号の最上位ビットの１つ下のビットに対応するシャント抵抗における抵抗接続点にコンデンサーが接続されていることが好ましい。
【００３３】
本発明において、前記コンデンサーは、ＭＯＳトランジスターのゲート容量を用いたものであることが好ましい。
【００３４】
本発明において、前記コンデンサーは、ＬＳＩの製造に使用するメタル層を絶縁層の両側に配置してなるＭＩＭコンデンサーであることが好ましい。
【００３５】
本発明において、前記コンデンサーは、ポリシリコン層を絶縁層の両側に配置してなるコンデンサーであることが好ましい。
【００３６】
本発明にかかる液晶駆動装置は、液晶表示部を駆動する液晶駆動装置であって、ディジタル画像信号に基づいて、該液晶表示部に駆動電圧を供給する駆動回路として、上述した本発明のＤ／Ａコンバータ回路を有するものであり、そのことにより上記目的が達成される。
【００３７】
上記構成により、以下、本発明の作用を説明する。
【００３８】
本発明においては、ディジタル信号の各ビットに対応する複数の抵抗を含むＲ−２Ｒラダー抵抗網と、該Ｒ−２Ｒラダー抵抗網の出力端に、該ディジタル信号に応じたアナログ電圧が発生するよう切り替える電流経路切り替え回路とを備え、該Ｒ−２Ｒラダー抵抗網を、該ディジタル信号の最上位ビットに対応する抵抗に接続されたコンデンサーを有する構成としたので、最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合に、該ディジタル信号の値が（１０００・・・０００）から（０１１１・・・１１１）へ変化するところ、およびその逆に変化するところで、該最上位ビットに対応する抵抗に流れる電流が変化しても、該抵抗に接続されたコンデンサーにより、この電流の変化による電圧の変化を緩和することができる。
【００３９】
この結果、該ディジタル信号の値が（１０００・・・０００）から（０１１１・・・１１１）へ変化するところ、およびその逆に変化するところで、大きなグリッチが発生するのを抑えることができる。
【００４０】
また、本発明においては、前記ディジタル信号の各ビットに対応する抵抗を、直列接続の一対の抵抗からなるシャント抵抗とし、前記コンデンサーを、該ディジタル信号の最上位ビットに対応するシャント抵抗における抵抗接続点に接続したので、該コンデンサとＲ−２Ｒ抵抗網の抵抗とによるＣＲフィルターが形成され、グリッチ抑制を効果的に行うことができる。
【００４１】
また、本発明においては、前記ディジタル信号の最上位ビットに対応するシャント抵抗の接続点にコンデンサを接続するだけでなく、該最上位ビット以外の少なくとも１つ以上のビットに対応するシャント抵抗の抵抗接続点にコンデンサーを接続しているので、最上位ビット（ＭＳＢ）以外のビットの切り替わるディジタル信号が入力された場合、該ビットの値が変化するところで、該ビットに対応する抵抗に流れる電流が変化しても、この抵抗に接続されたコンデンサーにより、この電流の変化による電圧の変化を緩和することができる。
【発明の効果】
【００４２】
本発明によれば、Ｄ／Ａコンバータ回路を構成するＲ−２Ｒラダー抵抗網を、ディジタル信号の最上位ビットに対応する抵抗に接続されたコンデンサーを有するものとしたので、最上位ビット（ＭＳＢ）の切り替わるディジタル信号がＤ／Ａコンバータ回路に入力された場合に、該ディジタル信号の最上位ビットの値が変化するときに大きなグリッチが発生するのを抑えることができる。
【発明を実施するための最良の形態】
【００４３】
以下に、本発明の実施形態について図面を参照しながら説明する。  
【００４４】
（実施形態１）
図１は、本発明の実施形態１によるＤ／Ａコンバータ回路を説明する図であり、１０ビットのＲ−２Ｒ方式Ｄ／Ａコンバータ回路の具体的な回路構成を示している。
【００４５】
本実施形態１によるＤ／Ａコンバータ回路１００は、従来のＤ／Ａコンバータ回路を構成するＲ−２Ｒ抵抗網１０において、入力されるディジタル信号の最上位ビットに対応するシャント抵抗Ｒ１９の一部と接地との間にコンデンサＣ１を接続したものである。
【００４６】
すなわち、本実施形態１のＲ−２Ｒ方式Ｄ／Ａコンバータ回路１００は、従来のＤ／Ａコンバータ回路２００と同様、ディジタル信号の各ビットＤ０〜Ｄ９のデータ（以下ビットデータともいう。）が入力されるディジタル入力ノードＴ０〜Ｔ９と、各ビットデータに対応するシャント抵抗Ｒ１０〜Ｒ１９とを有している。なお、これらのシャント抵抗１０〜Ｒ１９は、一対の直列接続の抵抗Ｒ０ａ〜Ｒ９ａおよびＲ０ｂ〜Ｒ９ｂからなる。また、このＤ／Ａコンバータ回路１００においても、ディジタル信号の各ビットＤ０〜Ｄ９に対応するスイッチ回路Ｓ０〜Ｓ９が設けられており、各スイッチ回路は、各ビットデータに応じて、対応するシャント抵抗の一端の電位を、電源電圧と接地電位のいずれかに切り替えるよう構成されている。つまり、各ビットに対応する入力ノードＴ０〜Ｔ９をＨｉｇｈレベルとＬｏｗレベルとの間で切り替えるスイッチ回路Ｓ０からＳ９は、図７に示すようにＣＭＯＳ構成のインバータ回路で構成され、入力ディジタル信号の各ビットＤｎ（ｎ＝０から９）のデータが、Ｈｉｇｈレベル（ＶＤＤ）である場合、ＤＯＵＴｎ（ｎ＝０から９）Ｈｉｇｈレベルを出力し、入力ディジタル信号の各ビットＤｎ（ｎ＝０から９）のデータがＬｏｗレベル（ＧＮＤ）である場合、Ｌｏｗレベル（ＧＮＤ）を出力するバッファー回路となっている。
【００４７】
そして、この実施形態１のＤ／Ａコンバータ回路１００では、最上位ビットＤ９に対応するシャント抵抗Ｒ１９における一対の抵抗Ｒ９ａおよびＲ９ｂの接続点と、接地との間にはコンデンサＣ１が接続されている。従って、本実施形態１では、上記シャント抵抗を構成する抵抗Ｒ０ａ〜Ｒ９ａおよびＲ０ｂ〜Ｒ９ｂ、シリーズ抵抗Ｒ００、Ｒ０〜Ｒ９、並びにコンデンサＣ１が、Ｒ−２Ｒ抵抗網１を構成しており、それぞれの抵抗の抵抗値はＲであり、従ってシャント抵抗の抵抗値は２Ｒである。
【００４８】
ここで、上記コンデンサーＣ１の容量値は、百数十ｆＦ程の容量値であり、ＭＯＳトランジスターのゲート容量で十分作成可能である。従って、ここでは、コンデンサーＣ１には、ＭＯＳトランジスターのゲート容量を用いている。ただし、該コンデンサには種々のものを用いることができ、例えば、ＬＳＩの製造に使用するメタル層を絶縁層の両側に配置してなる、メタル配線間の容量を用いるＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｄ−Ｍｅｔａｌ）構造のコンデンサーや、ポリシリコン層を絶縁層の両側に配置してなる、ポリシリコン配線間の容量を用いるダブルポリキャパシターを使用してもよい。
【００４９】
なお、この実施形態１のＤ／Ａコンバータ回路１００におけるその他の構成は、従来のＤ／Ａコンバータ回路２００におけるものと同一である。
【００５０】
次に動作について説明する。
【００５１】
ディジタル信号がＤ／Ａコンバータ回路１００に入力されると、該Ｄ／Ａコンバータ回路１００では、ディジタル信号の各ビットＤ０〜Ｄ９のデータに応じて、それぞれ対応するスイッチ回路Ｓ０〜Ｓ９を切り替えて、Ｒ−２Ｒ抵抗網１を駆動する。これにより、Ｒ−２Ｒ抵抗網１では、ディジタル入力コードに応じた電流経路が形成され、その出力ノードＮｏｕｔには、ディジタル信号の値に応じたアナログ電圧が発生する。このアナログ電圧は、Ｒ−２Ｒ抵抗網１の後段のオペアンプ２を介して、Ｄ／Ａコンバータ回路１００のＤＡ変換出力ＡＶＯＵＴとして出力される。
【００５２】
ここで、最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合、ディジタル入力コードが、５１１（０１１１１１１１１１）から５１２（１０００００００００）へ変化するときには、スイッチ回路Ｓ９がシャント抵抗Ｒ１９の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替え、これ以外のスイッチ回路Ｓ０〜Ｓ８がシャント抵抗Ｒ１０〜Ｒ１８の一端を電源電位（Ｈｉｇｈレベル）から接地電位（Ｌｏｗレベル）に切り替える。一方、ディジタル入力コードが、５１２（１０００００００００）から５１１（０１１１１１１１１１）へ変化するときには、スイッチ回路Ｓ９がシャント抵抗Ｒ１９の一端を電源電位（Ｈｉｇｈレベル）から接地電位（Ｌｏｗレベル）に切り替え、これ以外のスイッチ回路Ｓ０〜Ｓ８がシャント抵抗Ｒ１０〜Ｒ１８の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替える。
【００５３】
図２は、次の条件で、上記のようなディジタル入力コードの切り替え時におけるグリッチの発生状態をシミュレーションしたものである。つまり、１０ビットＲ−２Ｒ抵抗網を構成する個々の抵抗の抵抗値はＲ＝６０ＫΩ、Ｄ／Ａコンバータ回路の駆動周波数は３ＭＨｚ、電源電圧はＶＤＤ＝５Ｖである。
【００５４】
図２には、縦軸を電圧（ｖ）とし横軸を時間（ｕｓｅｃ）として、上記シャント抵抗Ｒ１９の抵抗接続点に接続したコンデンサーＣ１の値を変化させたときの、グリッチの発生状態をシミュレーションしたものが示されている。
【００５５】
ここでは、コンデンサーの値は、０ｆＦ、５０ｆＦ、１００ｆＦ、１５０ｆＦ、１７５ｆＦ、２００ｆＦと順次変化させている。１００fＦでは、コンデンサーを挿入する前の約１／２までグリッチを抑えることが可能であることがわかる。
【００５６】
このように本実施形態１によれば、Ｒ−２Ｒ抵抗網１を構成している、最上位ビット（ＭＳＢ）Ｄ９のデータが駆動するシャント抵抗Ｒ１９の抵抗接続点と接地との間にコンデンサーＣ１を挿入しているので、最上位ビット（ＭＳＢ）の切り替わるディジタル信号が入力された場合に、該ディジタル信号の値が（１０００・・・０００）から（０１１１・・・１１１）へ変化するところ、およびその逆に変化するところで、該最上位ビットに対応するシャント抵抗に流れる電流が変化しても、該シャント抵抗に接続されたコンデンサーにより、この電流の変化による電圧の変化が緩和される。これにより、最上位ビット（ＭＳＢ）の切り替わるディジタル入力コードが入力された場合に大きなグリッチが発生するのを抑えることができる。
【００５７】
また、この実施形態では、ディジタル信号の最上位ビットに対応するシャント抵抗における一対の抵抗Ｒ９ａおよびＲ９ｂの接続点にコンデンサーＣ１を接続したので、該コンデンサＣ１とＲ−２Ｒ抵抗網の抵抗とによるＣＲフィルターが形成され、グリッチ抑制を効果的に行うことができる。
【００５８】
なお、本実施形態１では、シャント抵抗Ｒ１９を構成する一対の抵抗Ｒ９ａおよびＲ９ｂの接続点と接地との間にコンデンサーＣ１を挿入したが、このコンデンサＣ１は、シャント抵抗Ｒ１９における抵抗Ｒ９ａの、抵抗Ｒ９ｂとの接続点とは反対側の一端と接地との間、あるいはシャント抵抗Ｒ１９における抵抗Ｒ９ｂの、抵抗Ｒ９ａとの接続点とは反対側の一端と接地との間に挿入してもよい。
（実施形態２）
図３は、本発明の実施形態２によるＤ／Ａコンバータ回路を説明する図であり、１０ビットのＲ−２Ｒ方式Ｄ／Ａコンバータ回路の具体的な回路構成を示している。
【００５９】
本実施形態２によるＤ／Ａコンバータ回路１００ａは、実施形態１のＤ／Ａコンバータ回路１００を構成するＲ−２Ｒ抵抗網１において、入力されるディジタル信号の最上位ビットの１つ下のビットに対応するシャント抵抗Ｒ１８の一部と接地との間にコンデンサＣ２をさらに接続したものである。
【００６０】
すなわち、この実施形態２のＤ／Ａコンバータ回路１００ａでは、最上位ビットＤ９に対応するシャント抵抗Ｒ１９の一対の抵抗Ｒ９ａおよびＲ９ｂの接続点と接地との間にコンデンサーＣ１が接続され、最上位ビットより一つ下のビットＤ８に対応するシャント抵抗Ｒ１８の一対の抵抗Ｒ８ａおよびＲ８ｂの接続点と接地との間にコンデンサーＣ２が接続されている。従って、本実施形態２では、上記シャント抵抗Ｒ１０〜Ｒ１９を構成する抵抗Ｒ０ａ〜Ｒ９ａおよびＲ０ｂ〜Ｒ９ｂ、シリーズ抵抗Ｒ００、Ｒ０〜Ｒ９、およびコンデンサＣ１およびＣ２が、Ｒ−２Ｒ抵抗網１ａを構成しており、それぞれの抵抗の抵抗値はＲであり、従ってシャント抵抗の抵抗値は２Ｒである。なお、この実施形態２のＤ／Ａコンバータ回路１００ａにおけるその他の構成は、従来のＤ／Ａコンバータ回路２００におけるものと同一である。
【００６１】
次に動作について説明する。
【００６２】
この実施形態２のＤ／Ａコンバータ回路１００ａにおいても、ディジタル信号がＤ／Ａコンバータ回路１００ａに入力されると、該Ｄ／Ａコンバータ回路１００ａでは、ディジタル信号の各ビットＤ０〜Ｄ９のデータに応じて、それぞれ対応するスイッチ回路Ｓ０〜Ｓ９がＲ−２Ｒ抵抗網１ａを駆動する。これにより、Ｒ−２Ｒ抵抗網１ａの出力ノードＮｏｕｔには、ディジタル信号の値に応じたアナログ電圧が発生し、このアナログ電圧は、オペアンプ２を介して、Ｄ／Ａコンバータ回路１００のＤＡ変換出力ＡＶＯＵＴとして出力される。
【００６３】
ここで、最上位ビット（ＭＳＢ）より１つ下のビットのデータが切り替わるディジタル信号が入力された場合、ディジタル入力コードが、２５５（００１１１１１１１１）から２５６（０１００００００００）へ変化するときには、スイッチ回路Ｓ８がシャント抵抗Ｒ１８の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替え、スイッチ回路Ｓ０〜Ｓ７がシャント抵抗Ｒ１０〜Ｒ１７の一端を電源電位（Ｈｉｇｈレベル）から接地電位（Ｌｏｗレベル）に切り替える。このとき、スイッチ回路Ｓ９の切り替えは行われず、シャント抵抗Ｒ１９の一端は接地電位のままである。一方、ディジタル入力コードが、２５６（０１００００００００）から２５５（００１１１１１１１１）へ変化するときには、スイッチ回路Ｓ８がシャント抵抗Ｒ１８の一端を電源電位（Ｈｉｇｈレベル）から接地電位（Ｌｏｗレベル）に切り替え、スイッチ回路Ｓ０〜Ｓ７がシャント抵抗Ｒ１０〜Ｒ１７の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替える。このときも、スイッチ回路Ｓ９の切り替えは行われず、シャント抵抗Ｒ１９の一端は接地電位のままである。
【００６４】
図４は、上記実施形態１と同様に、上記のようなディジタル入力コードの切り替え時（２５５と２５６との切り替え）におけるグリッチの発生状態をシミュレーションしたものである。
【００６５】
ただし、図４に示すシミュレーションでは、最上位ビットに対応するコンデンサーＣ１の値を１５０ｆＦに固定し、最上位ビットの１つ下のビットに対応するコンデンサーＣ２の値を、０ｆＦ、５０ｆＦ、１００ｆＦ、１５０ｆＦ、１７５ｆＦ、２００ｆＦと順次変化させている。１００fＦでは、コンデンサーを挿入する前の約１／２以下までグリッチを抑えることが可能であることがわかる。
【００６６】
また、最上位ビット（ＭＳＢ）より１つ下のビットのデータが切り替わるディジタル信号が入力された場合、ディジタル入力コードが、７６７（１０１１１１１１１１）から７６８（１１００００００００）へ変化するときには、スイッチ回路Ｓ８がシャント抵抗Ｒ１８の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替え、スイッチ回路Ｓ０〜Ｓ７がシャント抵抗Ｒ１０〜Ｒ１７の一端を電源電位から接地電位に切り替える。このとき、スイッチ回路Ｓ９の切り替えは行われず、シャント抵抗Ｒ１９の一端は電源電位のままである。一方、ディジタル入力コードが、７６８（１１００００００００）から７６７（１０１１１１１１１１）へ変化するときには、スイッチ回路Ｓ８がシャント抵抗Ｒ１８の一端を電源電位（Ｈｉｇｈレベル）から接地電位（Ｌｏｗレベル）に切り替え、スイッチ回路Ｓ０〜Ｓ７がシャント抵抗Ｒ１０〜Ｒ１７の一端を接地電位（Ｌｏｗレベル）から電源電位（Ｈｉｇｈレベル）に切り替える。このときも、スイッチ回路Ｓ９の切り替えは行われず、シャント抵抗Ｒ１９の一端は電源電位のままである。
【００６７】
図５は、上記実施形態１と同様に、上記のようなディジタル入力コードの切り替え時（７６７と７６８との切り替え）におけるグリッチの発生状態をシミュレーションしたものである。
【００６８】
ただし、図５に示すシミュレーションでは、最上位ビットに対応するコンデンサーＣ１の値を１５０ｆＦに固定し、最上位ビットの１つ下のビットに対応するコンデンサーＣ２の値を、０ｆＦ、５０ｆＦ、１００ｆＦ、１５０ｆＦ、１７５ｆＦ、２００ｆＦと順次変化させている。１００fＦでは、コンデンサーＣ２を挿入する前の約１／２以下までグリッチを抑えることが可能であることがわかる。
【００６９】
このようにコンデンサーＣ１とコンデンサーＣ２の両方をＲ−２Ｒ抵抗網に挿入することで、これらのコンデンサとＲ−２Ｒ抵抗網の抵抗ＲとによるＣＲフィルターが構成され、グリッチがフィルターリングされ、グリッチ抑制効果が得られる。
【００７０】
このように本実施形態２では、最上位ビットに対応するシャント抵抗Ｒ１９の抵抗接続点と接地との間にコンデンサーＣ１を挿入するとともに、最上位ビットより１つ下のビットに対応するシャント抵抗Ｒ１８の抵抗接続点と接地との間にコンデンサーＣ２を挿入したので、よりグリッチの発生量を抑制することが可能となる。
【００７１】
なお、上記実施形態では、Ｒ−２Ｒ抵抗網において、最上位ビットに対応するシャント抵抗にコンデンサーＣ１を接続したもの、あるいは最上位ビットに対応するシャント抵抗と最上位ビットより１つ下のビットに対応するシャント抵抗の双方にコンデンサーＣ１およびＣ２を接続したものを示したが、最上位ビット以外のビットに対応するシャント抵抗のうち、コンデンサーを接続するシャント抵抗は、最上位ビットより２つ下のビットから最下位ビットまでの間のビットに対応するいずれのシャント抵抗であってもよい。このようなコンデンサの接続は、つまり、最上位ビットに対応するシャント抵抗に加えて、最上位ビット以外のいずれのビットに対応するシャント抵抗にコンデンサを付加するかは、Ｒ−２Ｒの抵抗値やＲ−２Ｒ抵抗網を駆動するスイッチの駆動能力に応じて適宜決定するようにすれば良い。
【００７２】
なお、上記実施形態１および２では、特に説明しなかったが、上記実施形態１および２のＤ／Ａコンバータ回路を用いた液晶駆動装置は、液晶表示装置を備えた、例えば携帯電話装置やパーソナルコンピュータなどの電子情報機器で利用可能なものである。
【００７３】
例えば、本発明のさらなる実施形態による電子情報機器は、本発明の上述した実施形態１および２のＤ／Ａコンバータ回路の少なくともいずれかを用いたもので、この電子情報機器を構成する、液晶表示部を駆動する液晶駆動装置は、本発明の上述した実施形態１および２のＤ／Ａコンバータ回路の少なくともいずれかを有している。このような電子情報機器の、液晶表示部を駆動する液晶駆動装置に、上記Ｄ／Ａコンバータ回路を用いることにより、表示画像の品質を高めることができる。
【００７４】
また、本発明のＤ／Ａコンバータ回路は、液晶駆動装置以外の半導体ＬＳＩなどでも用いることができるものであることは言うまでもない。
【００７５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００７６】
本発明は、入力されるディジタル信号をアナログ信号に変換するＲ−２Ｒ方式のＤ／Ａコンバータ回路、およびこのようなＤ／Ａコンバータ回路を用いた液晶駆動装置の分野において、Ｒ−２Ｒ抵抗網における、最上位ビット（ＭＳＢ）のデータが駆動するシャント抵抗にコンデンサーを接続することにより、ＤＡ変換時のグリッチの発生を抑制できるものである。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明の実施形態１によるＤ／Ａコンバータ回路を説明する図である。
【図２】図２は、上記実施形態１のＤ／Ａコンバータ回路のアナログ出力波形を説明する図であり、そのディジタル入力コードが５１１（０１１１１１１１１１）から５１２（１０００００００００）へ変化したときの波形、およびその逆の変化が生じたときの波形を示している。
【図３】図３は、本発明の実施形態２によるＤ／Ａコンバータ回路を説明する図である。
【図４】図４は、上記実施形態２のＤ／Ａコンバータ回路のアナログ出力波形を説明する図であり、そのディジタル入力コードが２５５（００１１１１１１１１）から２５６（０１００００００００）へ変化したときの波形、およびその逆の変化が生じたときの波形を示している。
【図５】図５は、上記実施形態２のＤ／Ａコンバータ回路のアナログ出力波形を説明する図であり、そのディジタル入力コードが７６７（１０１１１１１１１１）から７６８（１１００００００００）に変化したときの波形、およびその逆の変化が生じたときの波形を示している。
【図６】図６は、従来のＲ−２Ｒ方式Ｄ／Ａコンバータ回路を説明する図である。
【図７】図７は、従来のＤ／Ａコンバータ回路および本発明の実施形態１および２によるＤ／Ａコンバータ回路を構成するスイッチ回路の構成を示す図である。
【符号の説明】
【００７８】
１，１ａ  Ｒ−２Ｒ抵抗網
２  オペアンプ
３ａ，３ｂ  ＰｃｈＭＯＳトランジスター
４ａ，４ｂ  ＮｃｈＭＯＳトランジスター
５ａ，５ｂ  第１，第２のインバータ回路
２０  電流経路切り替え回路
１００，１００ａ  Ｒ−２Ｒ方式Ｄ／Ａコンバータ回路
Ｃ１，Ｃ２  コンデンサー
Ｎｏｕｔ  出力ノード
Ｒ１〜Ｒ９  シリーズ抵抗
Ｒ１０〜Ｒ１９  シャント抵抗
Ｒ０ａ〜Ｒ９ａ，Ｒ０ｂ〜Ｒ９ｂ  抵抗
Ｓ０〜Ｓ９，Ｓｎ  スイッチ回路
Ｔ０〜Ｔ９  入力ノード
Ｔｏｕｔ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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