(57)【要約】【課題】 表示モードの変換機能を有するＬＣＤを提供する。【解決手段】 本発明の装置はマイクロコンピューターと、３つ以上のラインメモリを有するメモリブロックと、メモリ記入動作のためのドットクロック信号ＷＤｃｌｋ及びメモリの読出動作のためのドットクロック信号ＲＤｃｌｋを発生するドットクロック発生回路と、水平出力信号Ｈout を発生する水平出力発生回路と、フラグ回路と、メモリの制御回路とを含む。これにより、解像度の低いＶＧＡ、ＳＶＧＡモード用のカラー、水平及び垂直同期信号がＸＧＡモードＬＣＤに提供される場合でもドットクロックの周波数と水平同期信号の周波数を増加させることによって、ＬＣＤの画面の全体に映像が表示されるようになる。【選択図】図２
2008165243.tif 000002
【特許請求の範囲】
【請求項１】
ホストから入力される第１ディスプレイ信号を液晶表示パネルの画面の全体に映像が表示される第２ディスプレイ信号に変換する液晶表示装置の映像信号の変換方法において、
前記第１ディスプレイ信号の入力解像度モードを検出する段階と、
前記入力解像度モードと、前記液晶表示パネルの画面の全体に映像が表示されるようにする前記液晶表示パネルの表示解像度モードとを比較する段階と、
前記比較の段階で前記入力解像度モードと前記表示解像度モードとが相異なる場合、前記入力解像度モードと第１フレイムレイトとを持つ前記第１ディスプレイ信号を、前記表示解像度モードと第２フレイムレイトとを持つ前記第２ディスプレイ信号に変換する段階とを含み、
前記第２フレイムレイトは前記第１フレイムレイトと同一であることを特徴とする映像信号の変換方法。
【請求項２】
前記第１ディスプレイ信号は水平同期信号と垂直同期信号とを含み、
前記第１ディスプレイ信号の前記入力解像度モードの検出する段階は、前記水平同期信号と前記垂直同期信号とを利用して判別することを特徴とする、請求項１に記載の映像信号の変換方法。
【請求項３】
前記第１ディスプレイ信号は直列フォーマットを持ち、前記第２ディスプレイ信号は並列フォーマットを持つことを特徴とする、請求項２に記載の映像信号の変換方法。
【請求項４】
前記第１ディスプレイ信号はアナログ信号であって、前記第２ディスプレイ信号はディジタル信号であることを特徴とする、請求項２に記載の映像信号の変換方法。
【請求項５】
前記表示解像度モードは前記液晶表示パネルによって支援される最大の解像度であることを特徴とする、請求項１に記載の映像信号の変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置(Liquid Crystal Display;LCD)に関し、さらに具体的には表示モードの変換機能を有するＬＣＤ(LIQUID  CRYSTAL DISPLAY WITH DISPLAYMODE CONVERSION FUNCTION)に関する。
【背景技術】
【０００２】
画素(pixcl) のそれぞれに対応するスイッチング素子によって各画素を個別的に点滅（ＯＮ／ＯＦＦ）させるアクティブ・マトリックス液晶表示装置は、図１３に示されるように、ＬＣＤ制御装置２０と、ＬＣＤパネル３０とを含んでいる。
【０００３】
そして、ＬＣＤパネル３０には、ＬＣＤの駆動装置４０が内装されている。また、ＬＣＤ制御装置２０はパーソナルコンピューターなどのようなホスト１０から提供されるアナログカラー信号をディジタルカラー信号に変換し、水平出力信号Ｈout 及びドットクロック信号Ｄｃｌｋを発生する。ＬＣＤ制御装置２０からそれぞれ出力されるディジタルカラー信号と、ドットクロック信号及び水平出力信号はＬＣＤパネル３０内に装着されたＬＣＤの駆動回路４０に提供される。
【０００４】
図１４を参照すると明らかなように、従来のＬＣＤ制御装置２０は、水平同期信号Ｈsync(horizontal synchronous signal) が入力されて水平出力信号Ｈoutとドットクロック信号Ｄｃｌｋを発生するＰＬＬ回路２１と、ホストから提供されるアナログのＲ(red)、Ｇ(green) 、Ｂ(blue)信号をそれぞれディジタルのＲ、Ｇ、Ｂ信号に変換してＬＣＤの駆動回路４０に提供するＡＤＣ回路２２を含んでいる。そして、その前記水平出力信号Ｈoutは、水平同期信号Ｈsyncに対応する信号であり、その周波数は水平同期信号Ｈsyncのそれと同一である。
【０００５】
尚、ホストの特性によってＰＬＬ回路２１に入力される水平同期信号Ｈsyncの極性が変化する可能性があるが、前記ＰＬＬ回路２１は予め決まっている極性の水平出力信号Ｈout を出力する。
【０００６】
例えば、マイナス極性(negative polarity) の水平出力信号Ｈoutに同期して動作する駆動回路４０を有するＬＣＤにおいて、ホストからＰＬＬ回路２１にプラス極性(positive polarity) の水平同期信号Ｈsyncが提供されても、ＰＬＬ回路２１はマイナス極性の水平出力信号ＨoutをＬＣＤの駆動回路４０に提供する。ここでＰＬＬ回路２１は、よく知られているように、位相検出器、ＶＣＯ(Voltage Controlled  Oscillator) 、分周器(divider) 、出力発生器(output generator)から構成されている。
【０００７】
一般に、ＬＣＤは単一表示モード(single display mode) を支援する。例えば、ＶＧＡ(Video  Graphics Array)、ＳＶＧＡ(Super ＶＧＡ）、又はＸＧＡ(Extended Graphics Array) モードの中の一つのみを支援する。
【０００８】
従って、例えば総解像度(total resolution)１３４４×８０６のＸＧＡモードを支援するＬＣＤに、総解像度８００×４４９のＶＧＡモード用の信号が提供されると、図１５に示されるように、上記ＸＧＡのＬＣＤの画面上の一部の領域Ａのみに映像が表示され、それ以外の領域Ｂでは映像が表示されない。総解像度１０５６×６２８のＳＶＧＡモード信号がＸＧＡのＬＣＤに提供される場合も同様である。
【０００９】
このように、従来は、低解像度の表示モードを支援するホストから低解像度の表示モード信号が提供される場合であって、ＬＣＤが高解像度の表示モードを支援するものであるときは、映像がＬＣＤの画面の一部のみにしか表示されないという問題点があった。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従って、本発明は、ＬＣＤの表示モードよりも低い解像度の表示モード信号がホストから入力された場合でも、ＬＣＤの画面全体に映像を表示できるＬＣＤを提供することを目的とする。
【００１１】
また、本発明は、ホストからの低解像度の表示モード信号を、ＬＣＤが支援する高解像度の表示モード信号に変換する機能を有するＬＣＤ制御装置(controller)を提供することを他の目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の液晶表示装置では、ホストから水平同期信号と垂直同期信号を入力されこの入力信号からホストの支援表示モードを判別し、そしてその支援表示モードに対応する周波数の水平出力信号とドットクロック信号を出力し、前記ホストから提供されるアナログカラー信号を該当ＬＣＤパネルの表示モードに適合するディジタルカラー信号に変換するＬＣＤ制御手段と、前記水平出力信号及び前記ドットクロック信号を入力して前記ＬＣＤパネルを駆動するＬＣＤの駆動手段とを含む。そして、このような構成により前記ホストの支援表示モードの信号をＬＣＤパネルの表示モードに対応する信号に変換する。
【００１３】
この装置のＬＣＤ制御手段は、上記水平同期信号及び垂直同期信号が入力されこの入力から上記ホストの支援表示モードを判別しそしてホストの支援表示モードに対応するモードの水平出力信号の波形に従ったデータ信号を出力する表示モード判別手段と、上記ディジタルカラー信号を貯蔵するためのメモリ手段と、水平同期信号を入力して前記メモリ手段の記入動作のための記入ドットクロック信号と前記メモリ手段の読出動作のための読出ドットクロック信号とを発生するドットクロック発生手段と、前記垂直同期信号に応答して前記データ信号を入力しそして前記読出ドットクロック信号と同期して前記水平出力信号を発生する水平出力発生手段と、前記水平同期信号及び前記記入ドットクロック信号を入力し前記メモリ手段の記入動作を制御し、且つ前記水平出力信号及び前記読出ドットクロック信号を入力し前記メモリ手段の読出動作を制御するメモリ制御手段とを含む。
【００１４】
この装置のメモリ手段は、上記ディジタルカラー信号をそれぞれ貯蔵するための第１乃至第３のメモリブロックと、上記メモリ制御手段によって制御され且つ上記各メモリブロックに記入されたカラー信号を選択的に出力する出力選択手段とを含む。
【００１５】
この装置のメモリブロックのそれぞれは、少なくとも３つのラインメモリを含む。
【００１６】
この装置のメモリ制御手段は、各メモリブロックの多数のラインメモリの中で、記入動作と読出動作を遂行するラインメモリを所定の順序通りに指定するための複数のフラグを発生するフラグ手段と、前記フラグ手段から提供される複数のフラグに応答し、１つのラインメモリが記入動作と読出動作のために同時に選択されることがないようにしながら記入動作と読出動作が遂行されるラインメモリをそれぞれ選択するための第１及び第２のメモリ選択信号を発生するメモリ選択制御手段と、前記水平同期信号、前記水平出力信号、前記記入ドットクロック信号及び前記読出ドットクロック信号が入力され、前記メモリ選択制御手段によって制御されながら前記メモリ手段の記入及び読出動作のためのメモリアクセスを管理するメモリ管理手段とを含む。
【００１７】
この装置のメモリ選択制御手段は、上記フラグ手段から提供される情報によって現在記入動作中であるラインメモリの記入動作の完了の前に上記ラインメモリが次の読出動作のために選択されるかどうかを予測し、次の読出動作のために前記ラインメモリが選択されると判断される場合に上記読出フラグ発生手段をディスエーブルさせるための読出フラグの制御信号を発生する選択誤謬の監視手段を含む。
【００１８】
この装置のメモリ選択制御手段は、水平同期信号と水平出力信号のタイミングが一致する場合に上記読出フラグ発生手段をイネーブルさせるため他に１つの読出フラグの制御信号を発生する循環誤謬の監視手段と、前記読出フラグの制御信号の中のいずれの一つを前記読出フラグ発生手段に選択的に提供する制御信号出力手段とを含む。
【００１９】
この装置のメモリ管理手段は、メモリ選択制御手段から提供される第１のメモリ選択信号に応答して各メモリブロック中のラインメモリの記入及び読出動作を制御する記入／読出制御手段と、上記水平同期信号、上記水平出力信号、上記記入読出のドットクロック信号及び上記読出ドットクロック信号を入力されメモリの読出動作及びメモリの記入動作のための記入アドレス及び読出アドレスを発生するアドレス発生手段と、前記記入／読出制御手段によって制御され前記記入アドレス及び読出アドレスをそれぞれ選択して前記各メモリブロック中のラインメモリにそれぞれ提供するアドレス選択手段及び、前記記入／読出制御手段によって制御され前記記入及び読出ドットクロック信号をそれぞれ選択して前記各メモリブロック中のラインメモリにそれぞれ提供するドットクロック選択手段とを含む。
【００２０】
この装置のＬＣＤパネルは、ＸＧＡモードを支援し、ＬＣＤ制御手段にＶＧＡモード信号が入力されてもＸＧＡモードの信号をＬＣＤの駆動手段に提供する。
また、この装置のＬＣＤパネルは、ＸＧＡモードを支援し、ＬＣＤ制御手段にＳＶＧＡモードの信号が入力されてもＸＧＡモードの信号をＬＣＤの駆動手段に提供する。
【００２１】
更に、低解像度モード用のカラー、水平及び垂直同期信号がＸＧＡモードのＬＣＤに提供される場合、ドットクロック信号の周波数と水平同期信号の周波数を増加させる。これによって、画面の映像表示領域が水平方向及び垂直方向に拡大されＬＣＤ画面の全体に映像が表示される。
【発明の効果】
【００２２】
本発明の液晶表示装置は上記のように構成されているので、ＬＣＤが支援するモードの解像度より相対的に低い解像度のモード信号がＬＣＤに入力されたとしてもＬＣＤ画面の全体に映像が表示できる。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面に基づき、本発明によるＬＣＤ制御装置の実施形態について詳細に説明する。
【００２４】
まず、ＶＧＡモードの信号が本発明のＬＣＤ制御装置に入力される場合、垂直同期信号Ｖsyncの周波数を同一のままに、水平同期信号Ｈsyncの周波数及びドットクロック信号Ｄｃｌｋの周波数を表１で示すように０．６倍増加させる。これによって、入力信号がＶＧＡモードであっても、ＬＣＤ画面上での映像がほとんどＸＧＡモードの解像度で表示できる。
【００２５】
【表１】
2008165243.tif 000003
【００２６】
表１での解像度は常用解像度(active resolution) を示し、（ ）の中の値は総解像度(total  resolution)を示す。
【００２７】
表１のように、例えば、６４０×４８０の解像度は１０２４×７６８の解像度に変換されるので、変換前の解像度：変換後の解像度＝１：１．６である。この変換方式によると、ホストからの５つのライン分のカラーＲ、Ｇ、Ｂ信号が８つのライン分のカラーＲ、Ｇ、Ｂ信号に変換される。
【００２８】
次に、ＳＶＧＡモード信号が本実施形態のＬＣＤ制御装置に入力される場合、垂直同期信号Ｖsyncの周波数は同一のままで、水平同期信号Ｈsyncの周波数及びドットクロック信号Ｄｃｌｋの周波数を次の表２で示すように約０．２５倍増加させる。これによって、入力される信号がＳＶＧＡモード信号であっても、ＬＣＤ画面上での映像はほとんどＸＧＡモードの解像度で表示できる。これを図１に示す。
【００２９】
【表２】
2008165243.tif 000004
【００３０】
表２での解像度は常用解像度を示し、（ ）の中の値は総解像度を示している。
【００３１】
表２のように、例えば、８００×６００の解像度は１０００×７５０の解像度に変換されるので、変換前の解像度：変換後の解像度＝１：１．２８である。但しこの場合は、変換の便宜上、変換前の解像度：変換後の解像度＝１：１．２５となるようにする。この変換方式によると、ホストからの４つのライン分のカラー信号が５つのライン分のカラー信号に変換される。つまり、本発明では入力信号の解像度を変換により高くすることによって、低解像度の信号が入力されてもＬＣＤの画面一杯の映像を表示できるようにするものであり、その目的は、ドットクロック信号をアナログ入力信号の数よりも増加させることにより達成される。
【００３２】
図２はＶＧＡ又はＳＶＧＡモードの信号をＸＧＡモードの信号に変換する本発明のＬＣＤ制御装置の回路の構成を示している。
【００３３】
図２を参照すると、ホストから出力される水平同期信号Ｈsyncと垂直同期信号Ｖsyncはマイクロコンピューター１００に入力される。マイクロコンピューター１００は水平同期信号Ｈsyncと垂直同期信号Ｖsyncからホストが支援する表示モード（以下、‘ホスト支援表示モード’とする）を判別し、その結果を示す第１及び第２のモード表示信号ＭＤ１、ＭＤ２を発生する。
【００３４】
ホストの支援表示モードがＳＶＧＡモードであるときにはマイクロコンピューター１００からハイレベルの第１のモード表示信号ＭＤ１とハイレベルの第２のモード表示信号ＭＤ２が出力され、ホスト支援表示モードがＶＧＡモードである際にはローレベルの第１のモード表示信号ＭＤ１とハイレベルの第２のモード表示信号ＭＤ２が出力される。また、ホスト支援表示モードがＸＧＡモードである際にはマイクロコンピューター１００からローレベルの第２のモード表示信号ＭＤ２が出力される。この出力信号の変化により、ホストの支援表示モードを判別し、後で行うドットクロック信号増加の割合を適切なものとする。
【００３５】
また、マイクロコンピューター１００からはＸＧＡモード用の水平同期信号である水平出力信号Ｈout の一周期当りのドットの数を表示する第１のデータ信号ＴＡと前記水平出力信号Ｈout のパルス幅を示す第２のデータ信号ＰＷが提供される。
【００３６】
ドットクロック発生回路２００は二つのＰＬＬ回路２１０、２２０から構成され、ＰＬＬ回路２１０、２２０はメモリの記入動作及び読出動作のための記入ドットクロック信号（ＷＤｃｌｋ）及び読出ドットクロック信号（Ｒ Ｄｃｌｋ）をそれぞれ発生する。
【００３７】
水平出力発生回路３００はホストから提供される垂直同期信号Ｖsyncとマイクロコンピューター１００から提供される上記第１及び第２のデータ信号ＴＡ、ＰＷに基づき水平出力信号Ｈout を発生する。この際、前記水平出力信号Ｈout は水平同期信号（Ｈsync：以下‘Ｈin’と示す）に同期して発生する。
【００３８】
図２に示すように、本発明の装置は、Ｒ、Ｇ、Ｂ信号にそれぞれ対応する３つのメモリブロック４１０ａ、４１０ｂ、４１０ｃ及び出力選択部４２０を備えたメモリ４００を含んでいる。そしてメモリブロック４１０ａ、４１０ｂ、４１０ｃのそれぞれは少なくとも３つ以上のラインメモリからなる。このラインメモリを３つ以上としたのは、出力信号を水増しするためにある瞬間に記入動作を行うメモリと、読出動作を行うメモリと及び待機中のメモリが必要だからである。尚、この点には後で詳しく触れる。
【００３９】
水平同期信号Ｈinとドットクロック発生回路２００及び水平出力発生回路３００の出力はメモリ管理回路５００、メモリ選択制御回路６００、及びフラグ回路７００からなるメモリ制御回路に提供される。メモリ制御回路５００、６００、７００に水平同期信号Ｈin及び記入ドットクロック信号Ｗ Ｄｃｌｋが入力され、これにより上記メモリ４００の記入動作が制御される。また、水平出力信号Ｈout 及び読出ドットクロック信号Ｒ Ｄｃｌｋがメモリ制御回路５００、６００、及び７００に入力され、これによりメモリ４００の読出動作が制御される。
【００４０】
フラグ回路(flag circuit)５００は、各メモリブロック内で、記入動作と読出動作が遂行されるラインメモリをあらかじめ決まっている順序通りに指定するためのフラグ信号を提供する。
【００４１】
メモリ選択制御回路６００は、各メモリブロックのいずれのラインメモリでも記入動作と読出動作が同時に行われないようにしながら、記入動作及び読出動作が遂行されるラインメモリをそれぞれ選択するメモリ選択信号Ｗ
Ｓｅｌ、ＲＳｅｌを提供する。
【００４２】
そして、メモリ管理回路７００はメモリ選択制御回路６００の指示を受けて各メモリブロックにおけるラインメモリでの記入、読出動作としてのメモリアクセスを管理する。
【００４３】
次に、添付された図面に基づいて本発明によるＬＣＤ制御装置の実施形態を更に詳細に説明する。
【００４４】
図２に示されたように、メモリ４００は３つのメモリブロック４１０ａ、４１０ｂ、４１０ｃと、これらにそれぞれ対応する３つの３×１のマルチプレクサー４２０ａ、４２０ｂ、４２０ｃからなる出力選択回路４２０を具備している。
【００４５】
図３は、図２に示されたメモリブロック４１０ａ、４１０ｂ、及び４１０ｃと、マルチプレクサー４２０ａ、４２０ｂ、及び４２０ｃとメモリ管理回路７００の詳細な構成を示している。図３に示されていない他の二つのメモリブロックも、図面に示されたメモリブロックと同じように、メモリ管理回路７００に接続される。
【００４６】
図３を参照すると明らかなように、各メモリブロック４１０ａ、４１０ｂ、４１０ｃは、３つのラインメモリＬＭ０、ＬＭ１、ＬＭ２から構成される。そして各ラインメモリは少なくとも１３４４words ×８bitsの記憶容量(storage capacity)を有する。
【００４７】
次に、図４は図２に示された出力選択回路４２０の実施形態を示している。図４を参照すると明らかなように、３つの３×１のマルチプレクサー４２０ａ、４２０ｂ、及び４２０ｃのそれぞれの３つの入力端子は、各メモリブロック内のラインメモリＬＭ０、ＬＭ１、ＬＭ２のデータ出力ポート（図示せぬ）にそれぞれ接続される。
【００４８】
各マルチプレクサーはメモリ選択制御回路６００から提供される読出メモリの選択信号Ｒ Ｓｅｌ０、Ｒ Ｓｅｌ１に応答して各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２から入力されるデータのいずれか１つを選択して出力する。このマルチプレクサー４２０ａ、４２０ｂ、４２０ｃの出力Ｒout 、Ｇout 、Ｂout はＬＣＤの駆動回路に提供される。
【００４９】
再び、図３を参照する。メモリ管理回路７００は、記入／読出制御部７１０、アドレス発生部７２０、アドレス選択部７３０及び、ドットクロック選択部７４０を含んでいる。記入／読出制御部７１０はメモリ選択制御回路６００から提供される記入メモリ選択信号ＷＳｅｌに応答して各メモリブロックのラインメモリでなされる記入及び読出動作を制御する。
【００５０】
アドレス発生部７２０は水平同期信号Ｈin及び水平出力信号Ｈout に応答してメモリの読出動作及びメモリの記入動作のための記入アドレスＷ Ａｄｄ及び読出アドレスＲ Ａｄｄを発生する。アドレス選択部７３０は記入／読出制御部７１０によって制御されており、記入アドレスＷＡｄｄ及び読出アドレスＲ Ａｄｄを選択して各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２にそれぞれ提供する。
【００５１】
ドットクロック選択部７４０も記入／読出制御部７１０によって制御されており、記入ドットクロックＷ Ｄｃｌｋ及び読出ドットクロックＲＤｃｌｋを選択して各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２にそれぞれ提供する。
【００５２】
この装置のＬＣＤの解像度より低い解像度のモード信号がホストから制御装置に提供される場合には、各メモリブロック４１０ａ、４１０ｂ、及び４１０ｃのラインメモリＬＭ０、ＬＭ１、ＬＭ２の記入及び読出動作は次のように遂行される。
【００５３】
各カラー信号と関連し、メモリの記入動作は水平同期信号Ｈinに同期して遂行され、またメモリの読出動作は水平出力信号Ｈout に同期して遂行される。メモリの記入動作は各メモリブロックのラインメモリＬＭ０から始められ、またメモリの読出動作は各メモリブロックのラインメモリＬＭ２から始められる。そして、各メモリブロッックで記入／読出動作が行われるラインメモリは循環的に(inrotation) 選択される。
【００５４】
尚、記入動作中のラインメモリの読出動作が要求される場合には、すぐ直前に読出動作が完了したラインメモリの読出動作がもう一度遂行されるようにする。これによって、同一のメモリで同時に記入動作と読出動作が行われることがないようにされる。
【００５５】
図５は、ホストからＶＧＡモードの信号がＸＧＡモードを支援する本実施形態のＬＣＤに提供される場合の、メモリブロック内で記入動作及び読出動作が遂行されるラインメモリを順序通りに時間の経過に沿って示している。
【００５６】
図５を参照すると、５ラインのＶＧＡモードのカラー信号は８ラインのＸＧＡモードのカラー信号に変換される。信号変換が始まると、ラインメモリＬＭ０では記入動作が、そしてラインメモリＬＭ２では読出動作がそれぞれ遂行される。
【００５７】
ラインメモリＬＭ２の読出動作の後にはラインメモリＬＭ０の読出動作が遂行されなければならないが、図５に示されたように、ラインメモリＬＭ２の読出動作が完了される時点ｔ１で、ラインメモリＬＭ０は記入動作の遂行中に置かれている。従って、ラインメモリＬＭ２の読出動作が完了した後に上記ラインメモリＬＭ２の読出動作がもう一度繰り返される。
【００５８】
次に、２つ目のラインメモリＬＭ２の読出動作が完了した時点ｔ２では、ラインメモリＬＭ１が記入動作の遂行中に置かれている。従って、ラインメモリＬＭ２の２つ目の読出動作が完了すると、３つ目の読出動作はラインメモリＬＭ０で遂行される。
【００５９】
次に、ラインメモリＬＭ０での３つ目の読出動作の後にはラインメモリＬＭ１の読出動作が遂行されるはずであるが、４つ目のメモリの読出動作が始められる時点ｔ３でも、ラインメモリＬＭ１の記入動作が持続される。従って３つ目の読出動作が完了した後に、前記ラインメモリＬＭ０の読出動作がもう一度繰り返されることとなる。
【００６０】
この後も、以上で説明されたように、記入動作及び読出動作が一つのラインメモリで同時に発生することのないように動作が遂行される。これによって、ｔ４の時点では、５番目のメモリの記入動作が完了し、同時に８番目のメモリの読出動作が完了する。以上の動作により、５ラインに該当するカラー信号が各メモリブロックに入力される間に、該当メモリブロックから８ラインに該当するカラー信号が出力される。このことはメモリブロックの入力信号についての出力信号の比が１．６であることを意味する。結局、メモリブロックの入力信号ＶであるＧＡモードの信号がＸＧＡモードの信号に変換されたことになる。
【００６１】
図６では、ＳＶＧＡモードの信号が本実施形態の液晶表示装置に提供される場合の、各メモリブロックで、記入動作が遂行されるラインメモリ及び読出動作が遂行されるラインメモリのそれぞれを、順序通りに時系列に沿って示している。
【００６２】
図６を参照すると、４ラインに該当するカラー信号が各メモリブロックから入力される間に、上で説明したメモリの記入／読出方法に従って、該当メモリブロックからは５ラインに該当するカラー信号が出力される。これによって、４ラインのＳＶＧＡモードのカラー信号は５ラインのＸＧＡモードのカラー信号に変換される。
【００６３】
図７は水平出力発生回路３００の実施形態を示している。図７を参照すると、水平出力発生回路３００は、ダウンカウンター(down counter)３０１と、２つの比較器３０２、３０３、そしてＪＫフリップ・フロップ３０４とを含んでいる。
【００６４】
ダウンカウンター３０１は、マイクロコンピューター１００から提供される１１ビットの第１のデータ信号ＴＡ＜１０：０＞を垂直同期信号Ｖsyncによってロード(load)し、読出ドットクロックＲ Ｄｃｌｋのライジングエッジ(rising
edge) の時点でそのつど、ロードされた値をダウンカウントする。
【００６５】
上記ダウンカウンター３０１は自分の出力値が‘０’になると自らにマイクロコンピューター１００からの第１のデータ信号ＴＡ＜１０：０＞をロードする。また、比較器３０２は第１のデータ信号ＴＡ＜１０：０＞とダウンカウンター３０１の出力が同一である場合にハイレベルの信号を出力する。この場合、ＪＫフリップ・フロップ３０４の副出力端子バーＱからは、図８に示されるように、ローレベルの信号が出力される。
【００６６】
比較器３０３は、ダウンカウンター３０１の下位３ビット (３ low order
bits)の出力がマイクロコンピューター１００から提供される第２のデータ信号ＰＷ＜２：０＞と同一である場合にハイレベルの信号を出力する。この場合には、図８に示されるように、ＪＫフリップ・フロップ３０４の出力がハイレベルに反転される。
【００６７】
以後、ダウンカウンター３０１の下位３ビットの出力が第２のデータ信号ＰＷ＜２：０＞と同一となる度に、比較器３０３からハイレベルの信号が反復的に出力される。しかし、比較器３０２は第１のデータ信号ＴＡ＜１０：０＞がダウンカウンター３０１にロードされる場合のみにハイレベルの信号を出力するので、図８に示されたように、ＪＫフリップ・フロップ３０４の出力はローレベルに維持される。
【００６８】
図９は図２に示されたフラグ回路５００の実施形態を示している。図９を参  照すると、記入動作のためのフラグＦａ、Ｆｂ、Ｆｃを発生する記入フラグ発生回路５１０と読出動作のためのフラグらＦｄ、Ｆｅ、Ｆｆを発生する読出フラグ発生回路５２０は同一構成を有する。すなわち、フラグ発生回路ら５１０、５２０のそれぞれは、アンドゲートと三つのＤフリップ・フロップから構成されるローテート・シフト・レジスター(rotatc shifter register) とを含む。
【００６９】
この場合、単に記入フラグ発生回路５１０のアンドゲート５１１の１つの入力端子に水平同期信号Ｈinが提供され、読出フラグ発生回路５２０のアンドゲート５２１の１つの入力端子に水平出力信号Ｈout が提供される。
【００７０】
各フラグ発生回路５１０、５２０には、アクティブハイ(active high) のイネーブル信号(Enable)とアクティブロー(active
low)のリセット信号Reset がマイクロコンピューター１００からそれぞれ入力される。フリップ・フロップ５１２と５２２とのセット端子と、それ以外のフリップ・フロップ５１３、５１４、５２３、５２４のリセット端子には前記リセット信号Reset
がそれぞれ提供される。
【００７１】
従って、上記リセット信号Reset がローレベルである場合には、フリップ・フロップ５１２及び５２２はそれぞれセット状態になり、それ以外のフリップ・フロップ５１３、５１４、５２３、５２４はそれぞれリセット状態になる。このとき、フラグＦａとＦｆとはハイレベルになり、それ以外のフラグＦｂ、Ｆｃ、Ｆｄ、及びＦｅはローレベルになる。
【００７２】
イネーブル信号(Enable)がハイレベルであって且つ上記リセット信号Reset
がハイレベルである場合、水平同期信号Ｈin及び水平出力信号Ｈout のリーディングエッジでのフラグ発生回路５１０、５２０の出力がそれぞれローテートシフトされる。これによって、各メモリブロックでは、水平同期信号Ｈin及び水平出力信号Ｈout
にそれぞれ同期しながら、記入用のラインメモリと読出用のラインメモリが循環的にそれぞれ指定される。
【００７３】
図１０は図２に示されたようにメモリ選択制御回路６００の実施形態を示している。図１０を参照すると、メモリ選択制御回路６００は、選択誤謬監視部(selection error supervisor)６１０と、循環誤謬監視部(cyclic error supervisor) ６２０及び、制御信号出力部６３０とを含む。
【００７４】
選択誤謬の監視部６１０は、水平出力信号Ｈout を反転させるインバーター６１１と、このインバーター６１１の出力に同期して読出フラグＦｆ、Ｆｄ、Ｆｅを受け入れこれらをそれぞれラッチするＤフリップ・フロップ６１２、６１３、６１４と、上記読出フラグＦｆ、Ｆｄ、Ｆｅと記入フラグＦａ、Ｆｂ、Ｆｃが同一であるかどうかを比較するアンドゲート６１５、６１６、６１７とノアゲート６１８とから構成される。
【００７５】
図１０に示されたように、記入フラグＦｃとＦｂは記入メモリ選択信号Ｗ Ｓｅｌ０及Ｗ Ｓｅｌ１として、そして読出フラグ信号ＦｆとＦｅは読出メモリの選択信号ＲＳｅｌ０及びＲ Ｓｅｌ１としてそれぞれ使用される。
【００７６】
この監視部６１０から出力される記入メモリ選択信号Ｗ Ｓｅｌ０、Ｗ Ｓｅｌ１と読出メモリ選択信号Ｒ Ｓｅｌ０、Ｒ Ｓｅｌ１はメモリ管理回路７００と出力選択回路４２０にそれぞれ提供される。
【００７７】
次の表３及び表４は、記入メモリ選択信号Ｗ Ｓｅｌ０、Ｗ Ｓｅｌ１と読出メモリ選択信号Ｒ Ｓｅｌ０、Ｒ Ｓｅｌ１の論理レベルに従って、各メモリブロックで、記入用のメモリ及び読出用メモリとしてそれぞれ選択されるラインメモリを示している。
【００７８】
【表３】
2008165243.tif 000005
【００７９】
【表４】
2008165243.tif 000006
【００８０】
一方、選択誤謬監視部６１０は、現在記入動作中であるラインメモリを監視し、また上記メモリの記入動作の完了の前にそのメモリが次の読出動作のために選択されるかどうかを予測し、そして次の読出動作のために前記メモリが選択されると判断されると読出フラグ発生回路５２０をディスエーブルさせるための読出フラグの制御信号ＲＦＣ１を発生する。
【００８１】
図１１を参照すると明らかなように、記入用のラインメモリは水平同期信号Ｈinのライジングエッジにより選択され、次の読出動作用のラインメモリは水平出力信号Ｈout のフォーリングエッジにより選択される。
【００８２】
例えば、時間区間ｔ１＜ｔ＜ｔ４の間の記入動作のためのラインメモリは時点ｔ１で決められ、時間区間ｔ３＜ｔ＜ｔ５の間の読出動作のためのラインメモリは時点ｔ２で決められる。
【００８３】
ｔ２の時点で、次の読出動作のためのラインメモリが現在記入動作の遂行されるラインメモリと一致する場合、選択誤謬監視部６１０はローレベルの読出フラグの制御信号ＲＦＣ１を発生する。これによって読出フラグ発生回路５２０がディスエーブルされその出力がローテートシフトされない。その結果、現在読出動作が遂行中であるラインメモリが次の読出動作のためにもう一度使用される。
【００８４】
一方、ｔ２の時点で、次の読出動作のためのラインメモリが現在記入動作の遂行されるラインメモリと一致しない場合、選択誤謬監視部６１０はハイレベルの読出フラグの制御信号ＲＦＣ１を発生する。これによって、読出フラグ発生回路５２０がイネーブルされ、前記回路５２０の出力がローテートシフトされる。その結果、現在読出動作が遂行中であるラインメモリの次の順序のラインメモリが次回の読出動作の際に使用される。
【００８５】
図１０に示されたように、循環誤謬監視部６２０は、Ｄフリップ・フロップ６２１、６２２、６２３からなるカウンター回路と、アンドゲート６２４とオフゲート６２５、６２６からなるカウンティング範囲の制御回路(couting range control circuit) と、アンドゲート６２７からなるリセット回路と、ノアゲート６２８からなる読出フラグ制御回路とから構成される。
【００８６】
カウンティング範囲制御回路６２４、６２５、及び６２６はマイクロコンピューター１００から提供される第１のモード表示信号ＭＤ１に応答してカウンター回路６２１、６２２、及び６２３の出力範囲を制御する。
【００８７】
リセット回路６２７にはマイクロコンピューター１００からのリセット信号Resetと第２のモード表示信号ＭＤ２とを入力して、ＸＧＡモード信号がこのＬＣＤに入力される際に上記カウンター回路６２１、６２２、６２３をリセットする。また、読出フラグ制御回路６２８は読出フラグ発生回路５２０をイネーブルさせるための読出フラグ制御信号ＲＦＣ２を発生する。
【００８８】
この実施形態のＬＣＤにＶＧＡモード信号が入力される場合に、上記カウンター回路６２１、６２２、６２３の出力が‘５’となったときに、前記読出フラグイネーブル制御回路６２８は読出フラグ発生回路５２０をイネーブルさせるための読出フラグ制御信号ＲＦＣ２を発生する。そしてＳＶＧＡモードの信号が入力される場合には、前記カウンター回路６２１、６２２、６２３の出力が‘８’となったときに、前記読出フラグのイネーブル制御回路６２８は、読出フラグの発生回路５２０をイネーブルさせるための読出フラグ制御信号ＲＦＣ２を発生する。
【００８９】
このように、循環誤謬監視部６２０は、ＶＧＡモード信号が入力される場合には上記カウンター回路６２１、６２２、６２３の出力が‘５’となる度に強制的に読出フラグ発生回路５２０をイネーブルさせる。また、ＳＶＧＡモード信号が入力される場合には、循環誤謬監視部６２０は前記カウンター回路６２１、６２２、６２３の出力が‘８’となる度に、強制的に読出フラグ発生回路５２０をイネーブルさせる。その理由は、そのタイミング毎に水平同期信号Ｈinと水平出力信号Ｈoutが一致するようになるため、そのときに装置が誤作動する可能性が高いからである。
【００９０】
制御信号出力部６３０は、選択誤謬の監視部６１０の出力と循環誤謬監視部６２０の出力をそれぞれ受け入れる２つの入力端子と読出フラグ発生回路５２０のイネーブル端子に接続される出力端子を有するオアゲート６３１からなる。前記制御信号出力部６３０の出力信号がローレベルである際には読出フラグ発生回路５２０がディスエーブルされる。従って、この場合には水平出力信号Ｈout が入力されても読出フラグ発生回路５２０の出力らローテートシフトがなされない。
【００９１】
一方、上記制御信号の出力部６３０の出力信号がハイレベルである場合には読出フラグ発生回路５２０がイネーブルされる。従って、この場合は水平出力信号Ｈout が入力されるときに、読出フラグ発生回路５２０の出力のローテートシフトがなされる。
【００９２】
図１１は図３に示されたメモリ管理回路７００の１つの実施形態を示している。図１１を参照すると明らかなように、記入／読出の制御部７１０はインバーター７１１、７１２、７１４、及び７１６とアンドゲート７１３、７１５、及び７１７とから構成される。
【００９３】
表３に示されたように、各メモリブロックで、まず、Ｗ Ｓｅｌ０＝‘Ｌ’、Ｗ Ｓｅｌ１＝‘Ｌ’であると、ラインメモリＬＭ０が記入イネーブル状態になってそれ以外のラインメモリらＬＭ１、ＬＭ２は読出イネーブル状態になる。次いで、ＷＳｅｌ０＝‘Ｌ’、Ｗ Ｓｅｌ０＝‘Ｈ’であると、ラインメモリＬＭ１が記入イネーブル状態になってそれ以外のラインメモリＬＭ０、ＬＭ２は読出イネーブル状態になる。最後に、ＷＳｅｌ０＝‘Ｈ’、Ｗ Ｓｅｌ０＝‘Ｌ’であると、ラインメモリＬＭ２が記入イネーブル状態になってそれ以外のラインメモリＬＭ０、ＬＭ１は読出イネーブル状態になる。
【００９４】
アドレス発生部７２０は水平同期信号Ｈinによって初期化され、且つ記入ドットクロックＷＤｃｌｋに同期して記入動作用のアドレスＷ Ａｄｄを発生する記入アドレス発生部７２１と、水平出力信号Ｈout によって初期化され、且つ読出ドットクロックＲＤｃｌｋに同期して読出動作用のアドレスＲ Ａｄｄを発生する読出アドレス発生部７２２からなる。前記記入アドレス発生部７２１と読出アドレス発生部７２２はアップカウンターからそれぞれ構成される。
【００９５】
アドレス選択部７３０は３つの２×１のマルチプレクサー７３１、７３２、７３３から構成される。各マルチプレクサーの２つの入力端子には記入アドレスＷＡｄｄ及び読出アドレス、ＲＡｄｄがそれぞれ提供される。そして、前記マルチプレクサー７３１、７３２、及び７３３の出力は各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２にそれぞれ提供される。前記マルチプレクサー７３１、７３２、７３３の選択制御端子には記入／読出制御部７１０内のアンドゲート７１３、７１５、及び７１７の出力がそれぞれ提供される。記入及び読出アドレスＷＡｄｄ、Ｒ Ａｄｄは記入／読出制御部７１０によって選択され各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２のいずれかにそれぞれ提供される。
【００９６】
ドットクロック選択部７４０も３つの２×１マルチプレクサー７４１、７４２、及び７４３から構成される。各マルチプレクサーの２つの入力端子には記入及び読出ドットクロックＷＤｃｌｋ、Ｒ Ｄｃｌｋがそれぞれ提供される。
【００９７】
上記マルチプレクサー７４１、７４２、７４３の出力は各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２にそれぞれ提供される。前記マルチプレクサー７４１、７４２、及び７４３の選択制御端子には記入／読出の制御部７１０内のアンドゲート７１３、７１５、７１７の出力がれぞれ提供される。記入及び読出ドットクロックＷＤｃｌｋ、Ｒ Ｄｃｌｋは記入／読出制御部７１０によって選択的に各メモリブロックのラインメモリＬＭ０、ＬＭ１、ＬＭ２にそれぞれ提供される。
【００９８】
以上では、入力信号が８ビットのカラー信号の場合を例として用いて本発明を説明した。但し、本発明は必ずしもこれに制限されるものではない。つまり、この技術分野の通常の知識を有している者であれば、１６ビット又はそれ以上のカラー信号の場合についても本発明をそのまま適用できることは自明である。そして、そのような範囲における本発明の変更は、全て本発明の技術範囲に属するということをよく理解すべきである。
【図面の簡単な説明】
【００９９】
【図１】ＶＧＡモード信号がＸＧＡモードの液晶表示装置に提供される場合における、本発明による映像表示領域を示している図。
【図２】本発明による液晶表示制御装置の回路構成を示しているブロック図。
【図３】図２に示されたメモリブロックの周辺の回路構成を示しているブロック図。
【図４】図２に示された出力選択回路の実施形態を示しているブロック図。
【図５】ＶＧＡモード信号が本発明の液晶表示装置に提供される際に、各メモリブロック内で、記入動作が遂行されるラインメモリ及び読出動作が遂行されるラインメモリをそれぞれ順序通り時系列に沿って示している図。
【図６】ＳＶＧＡモード信号が本発明の液晶表示装置に提供される際に、各メモリブロック内で、記入動作が遂行されるラインメモリ及び読出動作が遂行されるラインメモリをそれぞれ順序通り時系列に沿って示している図。
【図７】図２に示された水平出力発生回路の実施形態を示している回路図。
【図８】垂直同期信号と水平出力信号のタイミング図。
【図９】図２に示されたフラグ回路の実施形態を示している回路図。
【図１０】図２に示されたメモリ選択制御回路の実施形態を示している回路図。
【図１１】記入動作に従って読出動作用のラインメモリが選択される課程を説明するためのタイミング図。
【図１２】図３に示されたメモリ管理回路の好ましい実施形態を示している回路図。
【図１３】アクティブマトリックス液晶表示装置の構成を概略的に示しているブロック図。
【図１４】従来の液晶表示装置の回路構成を示しているブロック図、
【図１５】ＶＧＡモード信号がＸＧＡモードの液晶表示装置に提供される場合の、従来の技術による映像表示領域を示している図。
【符号の説明】
【０１００】
１００ マイクロコンピューター
２００ ドットクロック発生回路
３００ 水平出力発生回路
４００ メモリ
５００ フラグ回路
６００ メモリ選択制御回路
７００ メモリ管理回路
【図１】
2008165243.tif 000007
【図２】
2008165243.tif 000008
【図３】
2008165243.tif 000009
【図４】
2008165243.tif 000010
【図５】
2008165243.tif 000011
【図６】
2008165243.tif 000012
【図７】
2008165243.tif 000013
【図８】
2008165243.tif 000014
【図９】
2008165243.tif 000015
【図１０】
2008165243.tif 000016
【図１１】
2008165243.tif 000017
【図１２】
2008165243.tif 000018
【図１３】
2008165243.tif 000019
【図１４】
2008165243.tif 000020
【図１５】
2008165243.tif 000021