(57)【要約】      （修正有）【課題】内蔵のアナログ回路に流れる直流バイアス電流の温度依存性を低減すること。【解決手段】半導体チップＩＣ  ｃｈｉｐにアナログ回路ＤＡ＿Ｓｔ、ＯＰ＿Ｓｔ、バイアス回路Ｂｉａｓ＿Ｃｋｔ、チップ温度検出ユニット１、制御ユニット２、チップ温度変更ユニット３を内蔵する。バイアス回路はバイアス電流Ｉｒｅｆの値を決定するバイアス素子Ｑｎ４を含む。チップ温度検出ユニット１、制御ユニット２、チップ温度変更ユニット３はチップ温度の低下に応答して半導体チップを加熱する。それにより、チップ温度の変動によるバイアス回路Ｂｉａｓ＿Ｃｋｔに流れるバイアス電流Ｉｒｅｆおよびアナログ回路ＤＡ＿Ｓｔ、ＯＰ＿Ｓｔの直流バイアス電流の変動が補償される。アナログ回路の消費電流、増幅率、高周波特性、過渡特性の温度依存性を低減することができる。【選択図】図１２
2008301305.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップにアナログ信号を処理するアナログ回路と、バイアス回路と、チップ温度検出ユニットと、制御ユニット、チップ温度変更ユニットとを内蔵して、
前記バイアス回路は前記バイアス回路に流れるバイアス電流の値を決定するバイアス素子を含み、前記アナログ回路の直流バイアス電流は前記バイアス回路に流れる前記バイアス電流により設定され、
前記チップ温度検出ユニットは前記半導体チップのチップ温度を検出して、前記チップ温度検出ユニットの検出結果は前記制御ユニットの入力に供給され、前記制御ユニットの出力信号が前記チップ温度変更ユニットの入力に供給され、前記チップ温度変更ユニットは前記チップ温度の低下に応答して前記半導体チップを加熱することにより、前記半導体チップの前記チップ温度の変動による前記バイアス回路に流れる前記バイアス電流および前記アナログ回路の前記直流バイアス電流の変動が補償される半導体集積回路。
【請求項２】
前記アナログ回路は前記半導体集積回路の外部出力端子を駆動する出力回路を含み、
前記出力回路は、前記外部出力端子の出力電圧をプルアップするプルアップ出力トランジスタと、前記外部出力端子の前記出力電圧をプルダウンするプルダウン出力トランジスタとを含み、
前記チップ温度変更ユニットは、前記半導体チップの加熱のための加熱デバイスと、前記加熱デバイスに駆動電流を流す駆動トランジスタとを含み、
前記チップ温度変更ユニットの前記駆動トランジスタが流す前記駆動電流の最大値は、前記出力回路の前記プルアップ出力トランジスタの直流バイアス電流と前記プルダウン出力トランジスタの直流バイアス電流よりも大きく設定されている請求項１に記載の半導体集積回路。
【請求項３】
前記アナログ回路は前記出力回路の入力に伝達される信号を生成する差動増幅器を更に含む請求項２に記載の半導体集積回路。
【請求項４】
前記駆動トランジスタの前記駆動電流の前記最大値が前記加熱デバイスに流れることによる最大消費電力は、前記バイアス回路と前記アナログ回路との合計の最大消費電力よりも大きく設定されている請求項２に記載の半導体集積回路。
【請求項５】
前記半導体チップでは、前記加熱デバイスと前記バイアス素子とが大きな熱結合を形成するようにその間の最短経路上には寄生素子以外の他の能動素子は配置されていない請求項４に記載の半導体集積回路。
【請求項６】
前記チップ温度検出ユニットは前記半導体チップの前記チップ温度を検出する温度検出デバイスを含み、
前記半導体チップでは、前記加熱デバイスと前記温度検出デバイスとが大きな熱結合を形成するようにその間の最短経路上には寄生素子以外の他の能動素子は配置されていない請求項５に記載の半導体集積回路。
【請求項７】
前記チップ温度変更ユニットの前記加熱デバイスは前記チップ温度の増加に応答して前記半導体チップを冷却するペルチェ・デバイスである請求項６に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関するもので、特に半導体チップの温度を制御することにより内蔵されたアナログ回路に流れる直流バイアス電流の温度依存性を低減するのに有益な技術に関する。
【背景技術】
【０００２】
下記非特許文献１には、短絡電流リミット回路と内蔵サーマルシャットダウン回路とからなる内部障害保護を持つモノリシック電力増幅器が記載されている。長期間の出力短絡に電力増幅器が耐えられるように、短絡電流リミット回路は出力電力トランジスタの最大電流を安全な値に制限する。パッケージの制限により、サーマルシャットダウン回路は接合温度（チップ温度）の最大を例えば１７５°Ｃの安全な値に制限する。
【０００３】
下記非特許文献２には、可能な限り大きな温度範囲でシングルチップ内部の温度を安定化するアクティブ制御システムが記載されている。この制御システムは、温度センサー、加熱用ヒーター、冷却用集積化ペルチェ・クーラー、温度センス読み出し・コントローラ、ヒーター・クーラー駆動回路を含んでいる。プレーナー・オンチップ・集積化クーラーは、電気的に直列に接続され、２枚の絶縁層にサンドイッチされたｎ型とｐ型の熱電素子とから構成されている。下記非特許文献１には、このペルチェ・デバイスによるアクティブ冷却・加熱を使用した絶対温度比例（ＰＴＡＴ）回路も記載されている。
【０００４】
一方、下記非特許文献３には、初段の差動入力段と２段目のＡ級もしくはＡＢ級の反転出力段との２つの段からなるＣＭＯＳ演算増幅器が記載されている。初段の差動入力段は、ＰＭＯＳ定電流ソース、ＰＭＯＳ差動対、ＮＭＯＳカレントミラー負荷で構成されている。２段目の反転出力段は、ＰＭＯＳ負荷、ＮＭＯＳ駆動素子、ＣＲ位相補償回路で構成されている。
【０００５】
また、下記非特許文献４には、ＣＭＯＳプロセスのｐ型基板（サブストレート）、ｎ型ウェル、ｐ＋拡散層を使用したサブストレートｐｎｐトランジスタを２個使用したＣＭＯＳバンドギャップ基準電圧回路が記載されている。ベース・エミッタ電圧ＶＢＥと２個のトランジスタのサイズ差によるベース・エミッタ電圧の差ΔＶＢＥとを組み合わせることで、温度係数の非常に小さなＣＭＯＳバンドギャップ基準電圧を生成することができる。
【０００６】
更に、下記非特許文献５には、ＰＭＯＳカレントミラーとＮＭＯＳカレントミラーと抵抗とを組み合わせたＣＭＯＳ基準電圧回路が記載されている。バイポーラトランジスタを使用することなく、電源電圧の変動や温度の変動に対して比較的非感応の基準電圧が、ＣＭＯＳ基準電圧回路から生成されることができる。
【０００７】
【非特許文献１】Ｅ．  Ｌ．  Ｌｏｎｇ，  “Ａ  Ｈｉｇｈ−Ｇａｉｎ  １５−Ｗ  Ｍｏｎｏｌｉｔｈｉｃ  Ｐｏｗｅｒ  Ａｍｐｌｉｆｉｅｒ  ｗｉｔｈ  Ｉｎｔｅｒｎａｌ  Ｆａｕｌｔ  Ｐｒｏｔｅｃｔｉｏｎ”，  １９７０  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＩＮＩＣＡＬ  ＰＡＰＥＲＳ，  ＰＰ．１０８〜１０９，１８９．
【非特許文献２】Ｄａｖｅｙ  Ｄ．  Ｌ．  Ｗｉｊｎｇａａｒｄｓ  ｅｔ  ａｌ，  “Ｓｔｕｄｙ  ｏｎ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔａｂｉｌｉｔｙ  Ｉｍｐｒｏｖｅｍｅｎｔ  ｏｆ  Ｏｎ−Ｃｈｉｐ  Ｒｅｆｅｒｅｎｃｅ  Ｅｌｅｍｅｎｔｓ  Ｕｓｉｎｇ  Ｉｎｔｅｇｒａｔｅｄ  Ｐｅｌｔｉｅｒ  Ｃｏｏｌｅｒｓ”，  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ  ＡＮＤ  ＭＥＡＳＵＲＥＲＭＥＮＴ，  ＶＯＬ．５２，  ＮＯ．２，  ＡＰＲＩＬ  ２００３，  ＰＰ．４７８〜４８２．
【非特許文献３】ＢＨＵＰＥＮＤＲＡ  Ｋ．  ＡＨＵＪＡ，  “Ａｎ  Ｉｍｐｒｏｖｅｄ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｆｏｒ  ＣＭＯＳ  Ｏｐｅｒａｔｉｏｎａｌ  Ａｍｐｌｉｆｉｅｒｓ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．  ＳＣ−１８，  ＮＯ．６，  ＤＥＣＥＭＢＥＲ  １９８３，  ＰＰ．６２９〜６３３．
【非特許文献４】ＢＡＮＧ−ＳＵＰ  ＳＯＮＧ  ｅＴａｌ，  “Ａ  Ｐｒｅｃｉｓｉｏｎ  Ｃｕｒｖａｔｕｒｅ−Ｃｏｍｐｅｎｓａｔｅｄ  ＣＭＯＳ  Ｂａｎｄｇａｐ  Ｒｅｆｅｒｅｎｃｅ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，  ＶＯＬ．  ＳＣ−１８，  ＮＯ．６，  ＤＥＣＥＭＢＥＲ  １９８３，  ＰＰ．６３４〜６４３．
【非特許文献５】Ｈｏｙ−Ｊｕｎ  Ｙｏｏ  ｅｔ  ａｌ，  “Ａ  Ｐｒｅｃｉｓｉｏｎ  ＣＭＯＳ  Ｖｏｌｔａｇｅ  Ｒｅｆｅｒｅｎｃｅ  ｗｉｔｈ  Ｅｎｈａｎｃｅｄ  Ｓｔａｂｉｌｉｔｙ  ｆｏｒ  ｔｈｅ  Ａｐｐｌｉｃａｔｉｏｎ  ｔｏ  Ａｄｖａｎｃｅｄ  ＶＬＳＩ‘ｓ”，  １９９３  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｃｉｒｃｕｉｔｓ  ａｎｄ  Ｓｙｓｔｅｍｓ，  ３−６  Ｍａｙ  １９９３，  ＰＰ．１３１８〜１３２１．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者等は本発明に先立って、温度依存性の低減されたモノリシック集積化演算増幅器の開発に従事した。すなわち、本発明者等には、消費電流、増幅率、高周波特性、過渡特性の温度依存性が低減されたモノリシック集積化演算増幅器を開発すると言う開発課題が与えられた。
【０００９】
図１は、本発明に先立って本発明者等により検討されたモノリシック集積化演算増幅器を示す図である。図１のモノリシック集積化演算増幅器は、前記非特許文献３に記載されているように、初段の差動入力段と２段目のＡ級もしくはＡＢ級の反転出力段との２つの段とから構成されている。初段の差動入力段は、バイアス素子としてのＮＭＯＳＱｎ４、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４、ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２、ＮＭＯＳカレントミラー負荷Ｑｎ１、Ｑｎ２で構成されている。２段目の反転出力段は、ＰＭＯＳ負荷Ｑｐ５、ＮＭＯＳ駆動素子Ｑｎ３、位相補償容量Ｃ１で構成されている。ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２のそれぞれのゲート入力は、演算増幅器の反転入力端子ＶＩＮ−、非反転入力端子ＶＩＮ＋として機能する。ＮＭＯＳ駆動素子Ｑｎ３のドレイン出力は、演算増幅器の出力端子ＶＯＵＴとして機能する。演算増幅器の初段の差動入力段と２段目の反転出力段とにそれぞれ流れる直流バイアス電流は、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の入力トランジスタＱｐ３に接続されたバイアス素子Ｑｎ４の電圧・電流特性により決定される。電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、入力トランジスタＱｐ３とバイアス素子Ｑｎ４とが直列に接続されている。
【００１０】
バイアス素子としてのＮＭＯＳＱｎ４はしきい値電圧が負の値であるデプレッションＮＭＯＳで構成され、デプレッションＮＭＯＳＱｎ４のゲートはソースと接続されている。ＮＭＯＳＱｎ４のしきい値電圧を−ＶthQn4とし、ゲート・ソース間電圧をＶgsQn4とし、チャンネルコンダクタンスをβとすると、ドレイン電流Id Qn4は、次式のように与えられる。
【００１１】
Id Qn4＝β(ＶgsQn4−(−ＶthQn4))２／２＝β|ＶthQn4|２／２  …（１式）
しかし、デプレッションバイアス素子としてのＮＭＯＳＱｎ４のしきい値電圧−ＶthQn4は、大きな温度依存性を有する。バイアス素子としてのＮＭＯＳＱｎ４のしきい値電圧−ＶthQn4が温度変化により変化すると、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の直流バイアス電流、ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２の直流バイアス電流、ＰＭＯＳ負荷Ｑｐ５とＮＭＯＳ駆動素子Ｑｎ３の直流バイアス電流の値が全て変動する。
【００１２】
図２は、図１のモノリシック集積化演算増幅器において温度変化によるデプレッションバイアス素子としてのＮＭＯＳＱｎ４のしきい値電圧の変化によるＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の直流バイアス電流Ｉｒｅｆの温度依存性を示す図である。周囲温度Ｔａが約２２５Ｋから３２５Ｋに変化した場合、直流バイアス電流Ｉｒｅｆの値は約２μＡから約４μＡと約２倍に増加し、これによりこの回路の消費電流も２倍に増加している。
【００１３】
図３は、本発明に先立って本発明者等により検討された他のモノリシック集積化演算増幅器を示す図である。図３に示すモノリシック集積化演算増幅器は、前記非特許文献４に記載されたＣＭＯＳバンドギャップ基準電圧回路ＢＧＲが使用されている。このＣＭＯＳバンドギャップ基準電圧回路ＢＧＲは、サイズの異なるサブストレートｐｎｐトランジスタＱｐｒ１、Ｑｐｒ２と抵抗Ｒ１とで構成されている。
【００１４】
ＣＭＯＳバンドギャップ基準電圧回路ＢＧＲには、バイアス回路ＢＣが接続されている。バイアス回路ＢＣは、フォールデッドカスコードカレントミラー回路、差動増幅器ＡＭＰ、ＮＭＯＳＱｎ４、抵抗Ｒ２、Ｒ３、サブストレートｐｎｐトランジスタＱｐｒ３とから構成されている。フォールデッドカスコードカレントミラー回路は、２個直列接続のＮＭＯＳカレントミラー回路と、２個直列接続のＰＭＯＳカレントミラー回路とから構成されている。ＣＭＯＳバンドギャップ基準電圧回路ＢＧＲとバイアス回路ＢＣによって、温度依存性の少ない基準電圧Ｖｒｅｆが形成される。この基準電圧Ｖｒｅｆと略同一の電圧が抵抗Ｒ３の両端間に印加されるので、抵抗Ｒ３に流れる電流Ｉｒｅｆも温度依存性の少ない定電流となる。
【００１５】
しかし、温度依存性の少ない定電流Ｉｒｅｆが供給される図３の右側の演算増幅器コア回路では、十分な温度補償が行われていない。すなわち、２段目の反転出力段のＮＭＯＳ駆動増幅素子Ｑｎ３のしきい値電圧ＶthQn3の温度依存性は、補償されていない。これを詳細に説明すると、次のようになる。すなわち、図３の右側の演算増幅器コア回路では、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４のペア性が取れ、ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２のペア性が取れ、ＮＭＯＳカレントミラー負荷Ｑｎ１、Ｑｎ２のペア性が取れるので、温度変化しても、ＰＭＯＳ差動対Ｑｐ２のドレインの差動出力電圧の変動は無視できるレベルとなる。また、カレントミラーの出力トランジスタとしても機能しているＰＭＯＳ負荷Ｑｐ５の電流も、温度依存性の少ない定電流Ｉｒｅｆの値に維持されている。しかし、略一定の差動出力電圧が印加される２段目の反転出力段のＮＭＯＳ駆動増幅素子Ｑｎ３のしきい値電圧ＶthQn3の温度依存性は、何の対策も取られていない。例えば、温度が低下すると２段目の反転出力段のＮＭＯＳ駆動増幅素子Ｑｎ３のしきい値電圧ＶthQn3の値が低下して、ＮＭＯＳ駆動増幅素子Ｑｎ３の出力端子ＶＯＵＴをプルダウンする出力シンク電流Ｉｓｉｎｋが低下する。
【００１６】
その結果、図１と図３とに示す本発明に先立って検討されたモノリシック集積化演算増幅器では、温度変化により直流バイアス電流が変化して、消費電流、増幅率、高周波特性、過渡特性の温度依存性が大きいと言う問題が明らかとされた。
【００１７】
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。従って、本発明の目的とするところは、半導体集積回路に内蔵のアナログ回路に流れる直流バイアス電流の温度依存性を低減することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
【００２０】
即ち、本発明の代表的な半導体集積回路では、チップ温度検出ユニットはチップ温度を検出して、検出結果は制御ユニットの入力に供給される。前記制御ユニットの出力信号がチップ温度変更ユニットの入力に供給され、前記チップ温度変更ユニットは前記チップ温度の低下に応答して前記半導体チップを加熱する。それにより、前記半導体チップの前記チップ温度の変動による前記バイアス回路に流れる前記バイアス電流および前記アナログ回路の前記直流バイアス電流の変動が補償される。
【発明の効果】
【００２１】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、半導体集積回路に内蔵のアナログ回路に流れる直流バイアス電流の温度依存性を低減することができる。
【発明を実施するための最良の形態】
【００２２】
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２３】
〔１〕本発明の代表的な実施の形態による半導体集積回路は、半導体チップ（ＩＣ  ｃｈｉｐ）にアナログ信号を処理するアナログ回路（ＤＡ＿Ｓｔ、ＯＰ＿Ｓｔ）と、バイアス回路（Ｂｉａｓ＿Ｃｋｔ）と、チップ温度検出ユニット（１）と、制御ユニット（２）と、チップ温度変更ユニット（３）とを内蔵する。
【００２４】
前記バイアス回路は前記バイアス回路に流れるバイアス電流（Ｉｒｅｆ）の値を決定するバイアス素子（Ｑｎ４）を含み、前記アナログ回路の直流バイアス電流は前記バイアス回路に流れる前記バイアス電流により設定される。
【００２５】
前記チップ温度検出ユニットは前記半導体チップのチップ温度を検出して、前記チップ温度検出ユニットの検出結果は前記制御ユニットの入力に供給される。前記制御ユニットの出力信号が前記チップ温度変更ユニットの入力に供給されることにより、前記チップ温度変更ユニットは前記チップ温度の低下に応答して前記半導体チップを加熱する。それにより、前記半導体チップの前記チップ温度の変動による前記バイアス回路に流れる前記バイアス電流および前記アナログ回路の前記直流バイアス電流の変動が補償される（図１２参照）。
【００２６】
好適な実施の形態による半導体集積回路では、前記アナログ回路は前記半導体集積回路の外部出力端子（ＶＯＵＴ）を駆動する出力回路（Ｏｐ＿Ｓｔ）を含む。前記出力回路は、前記外部出力端子の出力電圧をプルアップするプルアップ出力トランジスタ（Ｑｐ５）と、前記外部出力端子の前記出力電圧をプルダウンするプルダウン出力トランジスタ（Ｑｎ３）とを含む。前記チップ温度変更ユニットは、前記半導体チップの加熱のための加熱デバイス（Ｒｈ／ｃ）と、前記加熱デバイスに駆動電流を流す駆動トランジスタ（Ｑｄｒ）とを含む。前記チップ温度変更ユニットの前記駆動トランジスタが流す前記駆動電流の最大値は、前記出力回路の前記プルアップ出力トランジスタの直流バイアス電流と前記プルダウン出力トランジスタの直流バイアス電流よりも大きく設定されている。
【００２７】
好適な実施の形態による半導体集積回路は、前記アナログ回路は前記出力回路の入力に伝達される信号を生成する差動増幅器（ＤＡ＿Ｓｔ）を更に含む。
【００２８】
より好適な実施の形態による半導体集積回路では、前記駆動トランジスタの前記駆動電流の前記最大値が前記加熱デバイスに流れることによる最大消費電力は、前記バイアス回路と前記アナログ回路との合計の最大消費電力よりも大きく設定されている。
【００２９】
更により好適な実施の形態による半導体集積回路の前記半導体チップでは、前記加熱デバイスと前記バイアス素子とが大きな熱結合を形成するようにその間の最短経路上には寄生素子以外の他の能動素子は配置されていない（図１３参照）。
【００３０】
具体的な一つの実施の形態による半導体集積回路では、前記チップ温度検出ユニットは前記半導体チップの前記チップ温度を検出する温度検出デバイス（Ｄ）を含む。前記半導体チップでは、前記加熱デバイスと前記温度検出デバイスとが大きな熱結合を形成するようにその間の最短経路上には寄生素子以外の他の能動素子は配置されていない（図１３参照）。
【００３１】
最も具体的な一つの実施の形態による半導体集積回路では、前記チップ温度変更ユニットの前記加熱デバイスは前記チップ温度の増加に応答して前記半導体チップを冷却するペルチェ・デバイスである。
【００３２】
《実施の形態の説明》
次に、実施の形態について更に詳述する。
【００３３】
《本発明の半導体集積回路の概念》
図４は、本発明の実施の形態の半導体集積回路の概念を示す図である。すなわち、半導体集積回路のチップＩＣ  ｃｈｉｐは、検出チップ温度Ｔｓを検出するチップ温度検出ユニット１、制御ユニット２、チップ温度変更ユニット３、チップ設定温度Ｔｔｇｔに対応する情報を格納したチップ設定温度設定部４を含んでいる。制御ユニット２には、チップ温度検出ユニット１で検出された検出チップ温度Ｔｓの情報とチップ設定温度設定ユニット４からのチップ設定温度Ｔｔｇｔの情報とが供給される。制御ユニット２は、供給された情報に応答して、チップ温度変更ユニット３へのチップ温度変更制御出力信号を生成する。従って、チップ設定温度Ｔｔｇｔよりも検出チップ温度Ｔｓが低い場合には、制御ユニット２は次のように動作する。すなわち、チップ温度変更ユニット３がチップＩＣ  ｃｈｉｐを加熱することにより検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔまで上昇するようなチップ温度変更制御出力信号を、制御ユニット２が生成する。
【００３４】
図５は、図４に示した本発明の概念による半導体集積回路において、チップ設定温度Ｔｔｇｔが４００Ｋに設定された場合に、周辺温度Ｔａが２２５Ｋ〜４００Ｋとチップ設定温度Ｔｔｇｔよりも低い場合のチップ温度変更ユニット３の加熱温度を示す図である。周辺温度Ｔａが高温の４００Ｋの時には、チップ温度変更ユニット３が略２７５Ｋの低い加熱を行うことにより、検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔの４００Ｋに上昇するものである。すると、加熱以前の検出チップ温度は、４００Ｋ−２７５Ｋ＝１２５Ｋであったと推定される。周辺温度Ｔａが低温の２２５Ｋの時には、チップ温度変更ユニット３が略４５０Ｋの高い加熱を行うことにより、検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔの４００Ｋに上昇するものである。チップ温度変更ユニット３が略４５０Ｋの高温とチップ温度検出ユニット１の４００Ｋの検出チップ温度Ｔｓとの温度差は、チップＩＣ  ｃｈｉｐ上のチップ温度変更ユニット３からチップ温度検出ユニット１までの熱伝導経路ＴＣで吸収されるものである。
【００３５】
また、チップ設定温度Ｔｔｇｔよりも検出チップ温度Ｔｓが高い場合には、チップ温度変更ユニット３がチップＩＣ  ｃｈｉｐを冷却するように制御することもできる。この場合には、高い検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔまで低下するようなチップ温度変更制御出力信号を、制御ユニット２が生成する。
【００３６】
従って、本発明の概念によれば、集積回路チップＩＣ  ｃｈｉｐの検出チップ温度Ｔｓを目標のチップ設定温度Ｔｔｇｔに略一定に制御することで、半導体集積回路に内蔵され温度依存性を有するアナログ回路に流れる直流バイアス電流の温度依存性を低減するものである。その結果、消費電流、増幅率、高周波特性、過渡特性等の半導体集積回路の重要な電気的特性の温度変動を低減することができる。
【００３７】
図６は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。図６の半導体集積回路では、チップ外部５の周辺温度Ｔａとチップ温度変更ユニット３Ａからの加熱／冷却の変更温度とが加算部３Ｂにて加算されることで、チップ温度検出ユニット１の検出チップ温度Ｔｓが生成される。チップ温度検出ユニット１の検出チップ温度Ｔｓとチップ設定温度設定ユニット４のチップ設定温度Ｔｔｇｔとは減算部２Ｂで減算され、減算結果が制御ユニット２Ａに供給される。
【００３８】
図７は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。図７の半導体集積回路では、チップ温度検出ユニット１の検出チップ温度Ｔｓは検出電圧Ｖｓに変換されており、チップ設定温度設定ユニット４のチップ設定温度Ｔｔｇｔも設定電圧Ｖｔｇｔに変換されている。これらの電圧は、制御ユニット２で比較される。制御ユニット２は、抵抗Ｒｃ１、Ｒｃ２と電圧比較器ＡＭＰとで構成されている。チップ温度変更ユニット３は、ＮＭＯＳ駆動トランジスタＱｄｒと温度変更器Ｈ／Ｃとで構成されている。半導体集積回路のチップＩＣ  ｃｈｉｐの検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔよりも低い場合には、検出電圧Ｖｓは設定電圧Ｖｔｇｔよりも高くなる。すると、電圧比較器ＡＭＰの出力電圧は高くなり、ＮＭＯＳ駆動トランジスタＱｄｒの駆動電流は大きくなり、温度変更器Ｈ／Ｃの加熱ヒーターでの加熱が増大する。半導体集積回路のチップＩＣ  ｃｈｉｐの検出チップ温度Ｔｓがチップ設定温度Ｔｔｇｔよりも高い場合には、検出電圧Ｖｓは設定電圧Ｖｔｇｔよりも低くなる。すると、電圧比較器ＡＭＰの出力電圧は低くなり、ＮＭＯＳ駆動トランジスタＱｄｒの駆動電流は小さくなり温度変更器Ｈ／Ｃの加熱ヒーターでの加熱が減少する。
【００３９】
このようにチップ温度変更ユニット３でチップを加熱する場合は、温度変更器Ｈ／Ｃの加熱ヒーターは抵抗で構成されることができる。抵抗に流れるＮＭＯＳ駆動トランジスタＱｄｒの駆動電流によるジュール熱により、温度変更器Ｈ／Ｃの抵抗の温度が上昇する。チップ温度変更ユニット３からチップ温度検出ユニット１までの熱伝導経路ＴＣを介して抵抗の温度上昇が伝達され、チップ温度検出ユニット１の検出チップ温度Ｔｓが上昇する。この場合には、温度変更器Ｈ／Ｃを前記非特許文献１に記載されたようなプレーナー・ペルチェ・デバイスに所定の方向に電流を流すことにより、ペルチェ・デバイスを発熱することもできる。
【００４０】
チップ温度変更ユニット３でチップを冷却する場合は、例えば上記のプレーナー・ペルチェ・デバイスを使用することができる。例えば、ＮＭＯＳ駆動トランジスタＱｄｒとペルチェ・デバイスとの間に切り換えスイッチを接続して、発熱と冷却とで切り換えスイッチの接続を変更する。発熱でのペルチェ・デバイスの発熱駆動電流の方向と逆方向となるように、冷却でペルチェ・デバイスに逆方向の冷却駆動電流を流す。
【００４１】
図８は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。図８の半導体集積回路では、図７の検出チップ温度Ｔｓに対応する検出電圧Ｖｓを生成するチップ温度検出ユニット１は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続された抵抗Ｒ１とシリコンＰＮ接合ダイオードＤとにより構成されている。半導体集積回路のシリコンチップＩＣ  Ｃｈｉｐの抵抗Ｒ１の温度依存性よりも、シリコンＰＮ接合ダイオードＤの温度依存性は大きい。シリコンＰＮ接合ダイオードＤの順方向電圧は−２ｍＶ／Ｋの負の温度依存性を持ち、ダイオードＤの順方向電圧によるチップ温度検出ユニット１の検出チップ温度Ｔｓに対応する検出電圧は検出チップ温度Ｔｓまたは周囲温度Ｔａの上昇と伴に低下する。
【００４２】
図９は、周囲温度Ｔａの変化による図８の半導体集積回路のチップ温度検出ユニット１のシリコンＰＮ接合ダイオードの順方向電圧による検出電圧の温度依存性を示す図である。
【００４３】
一方、図８の半導体集積回路では、図７のチップ設定温度Ｔｔｇｔに対応する設定電圧Ｖｔｇｔを生成するチップ設定温度設定ユニット４は、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されると伴に温度依存性の略等しい抵抗Ｒ２、Ｒ３により構成されている。その結果、チップ設定温度設定ユニット４から生成されるチップ設定温度Ｔｔｇｔに対応する設定電圧Ｖｔｇｔのレベルは、温度変化に対して略一定となる。
【００４４】
図１０は、図８に示した本発明の概念による半導体集積回路において、チップ設定温度Ｔｔｇｔが４００Ｋに設定された場合に、周辺温度Ｔａが２２５Ｋ〜４００Ｋとチップ設定温度Ｔｔｇｔよりも低い場合のチップ温度変更ユニット３の加熱温度を示す図である。尚、図１０の特性は、図５の特性と略同一となっている。
【００４５】
図１１は、図８に示した本発明の概念による半導体集積回路において、検出チップ温度Ｔｓが２２５Ｋ〜４００Ｋで変化した場合に、チップ設定温度Ｔｔｇｔである４００Ｋに上昇するのに必要なチップ温度変更ユニット３のＮＭＯＳ駆動トランジスタＱｄｒの駆動電流を示す図である。ＮＭＯＳ駆動トランジスタＱｄｒの駆動電流は、温度変更器Ｈ／Ｃの２５Ωの抵抗にジュール熱による発熱を生成する。図１１で一番上の特性は、半導体集積回路のシリコンチップＩＣ  Ｃｈｉｐのチップ面積が５ｍｍ×５ｍｍの最大のチップ面積の場合を示しており、最も大きな駆動電流が必要となっている。図１１で下から２番目は、チップ面積が１ｍｍ×１ｍｍの比較的小さなチップ面積の場合を示しており、比較的小さな駆動電流が必要となっている。図１１で１番目下は、チップ面積が０．５ｍｍ×０．５ｍｍの最小のチップ面積の場合を示しており、最小の駆動電流が必要となっている。
【００４６】
《本発明の実施の形態による半導体集積回路の回路構成》
図１２は、本発明の１つの実施の形態による半導体集積回路の回路構成を示す図である。図１２に示した半導体集積回路のシリコンチップＩＣ  Ｃｈｉｐは、図１に示した回路と同一の回路構成を有する演算増幅器コア回路ＯＰ  ＡＭＰを含んでいる。また、図１２に示した半導体集積回路のシリコンチップＩＣ  Ｃｈｉｐでは、モノリシック集積化演算増幅器ＯＰ  ＡＭＰは、図１と同様に、初段の差動入力段ＤＡ＿Ｓｔと２段目のＡ級もしくはＡＢ級の反転出力段Ｏｐ＿Ｓｔとの２つの段とから構成されている。初段の差動入力段ＤＡ＿Ｓｔと反転出力段Ｏｐ＿Ｓｔとは、バイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス電流Ｉｒｅｆによりそれぞれの直流バイアス電流と動作電流とが設定される。バイアス回路Ｂｉａｓ＿Ｃｋｔは、バイアス素子としてのデプレッション型ＮＭＯＳＱｎ４と、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４とで構成されている。初段の差動入力段ＤＡ＿Ｓｔは、ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２、ＮＭＯＳカレントミラー負荷Ｑｎ１、Ｑｎ２で構成されている。２段目の反転出力段Ｏｐ＿Ｓｔは、ＰＭＯＳ負荷Ｑｐ５、ＮＭＯＳ駆動素子Ｑｎ３、位相補償容量Ｃ１で構成されている。ＰＭＯＳ差動対Ｑｐ１、Ｑｐ２のそれぞれのゲート入力は、演算増幅器の反転入力端子ＶＩＮ−、非反転入力端子ＶＩＮ＋として機能する。ＮＭＯＳ駆動素子Ｑｎ３のドレイン出力は、演算増幅器の出力端子ＶＯＵＴとして機能する。
【００４７】
図１２のシリコンチップＩＣ  Ｃｈｉｐの低消費電力のモノリシック集積化演算増幅器ＯＰ  ＡＭＰのバイアス回路Ｂｉａｓ＿Ｃｋｔと初段の差動入力段ＤＡ＿Ｓｔと２段目の反転出力段Ｏｐ＿Ｓｔとの消費電力は大きい場合でも、３０ｍＷ以下に設定されている。初段の差動入力段ＤＡ＿Ｓｔの直流バイアス電流と動作電流とは、バイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス電流Ｉｒｅｆにより設定されることができる。また、２段目の反転出力段Ｏｐ＿Ｓｔは、演算増幅器の出力端子ＶＯＵＴに接続される外部重負荷容量を駆動できるように、比較的高い電流駆動能力を持っている。２段目の反転出力段Ｏｐ＿ＳｔのＮＭＯＳ駆動素子Ｑｎ３の出力シンク電流Ｉｓｉｎｋは、１０ｍＡ以下に設定されている。尚、２段目の反転出力段Ｏｐ＿ＳｔのＰＭＯＳ負荷Ｑｐ５の出力ソース電流Ｉｓｏｕｒｃｅは、４０ｍＡ以下に設定されている。また、ＮＭＯＳ駆動素子Ｑｎ３の直流バイアス電流と出力シンク電流Ｉｓｉｎｋは、ＮＭＯＳ駆動素子Ｑｎ３の素子サイズとバイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス電流Ｉｒｅｆとにより設定されることができる。また、ＰＭＯＳ負荷Ｑｐ５の直流バイアス電流と出力ソース電流Ｉｓｏｕｒｃｅとは、ＰＭＯＳ負荷Ｑｐ５の素子サイズとバイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス電流Ｉｒｅｆとにより設定されることができる。更に、初段の差動入力段ＤＡ＿Ｓｔの直流バイアス電流は、２ｍＡ以下の電流に設定されている。尚、初段の差動入力段ＤＡ＿Ｓｔの直流バイアス電流は、ＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の素子サイズの比とバイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス電流Ｉｒｅｆとにより設定されることができる。
【００４８】
一方、図１２のシリコンチップＩＣ  Ｃｈｉｐのチップ面積は１ｍｍ×１ｍｍであるので、チップ温度変更ユニット３の温度変更器Ｈ／Ｃの２５Ωの加熱・冷却デバイスＲｈ／ｃを駆動するＮＭＯＳ駆動トランジスタＱｄｒの駆動電流の最大値は、図１１の下から２番目に示すように、略６０ｍＡに設定されている。図１２のシリコンチップＩＣ  Ｃｈｉｐのチップ面積は１ｍｍ×１ｍｍで、検出チップ温度Ｔｓが２２５Ｋの時のＮＭＯＳ駆動トランジスタＱｄｒの駆動電流の最大値は略０．０６Ａの値である。この最大値の駆動電流がチップ温度変更ユニット３の温度変更器Ｈ／Ｃの２５Ωの加熱・冷却デバイスＲｈ／ｃを流れる際の最大消費電力は、略９０ｍＷとなる。このチップ温度変更ユニット３での略９０ｍＷの最大消費電力は、モノリシック集積化演算増幅器ＯＰ  ＡＭＰのバイアス回路Ｂｉａｓ＿Ｃｋｔ、初段の差動入力段ＤＡ＿Ｓｔ、２段目の反転出力段Ｏｐ＿Ｓｔの合計の最大消費電力３０ｍＷよりも大きくなっている。
【００４９】
図１２のシリコンチップＩＣ  Ｃｈｉｐでは、モノリシック集積化演算増幅器ＯＰ  ＡＭＰのバイアス回路Ｂｉａｓ＿ＣｋｔとしてのＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の直流バイアス電流Ｉｒｅｆを決定するバイアス素子ＮＭＯＳＱｎ４とチップ温度変更ユニット３は熱結合Ｔｈｒ＿Ｃｐｌを形成するものである。チップ温度変更ユニット３で、特にＮＭＯＳ駆動トランジスタＱｄｒの駆動電流が流れる加熱・冷却デバイスＲｈ／ｃはバイアス素子ＮＭＯＳＱｎ４と大きな熱結合Ｔｈｒ＿Ｃｐｌを形成するものである。また、チップ温度変更ユニット３の加熱・冷却デバイスＲｈ／ｃは、チップ温度検出ユニット１の温度検出デバイスとしてのシリコンＰＮ接合ダイオードＤと大きな熱結合を形成している。これらは、次の図１３で詳細に説明する。また、図１２のシリコンチップＩＣ  Ｃｈｉｐは、電源電圧ＶＤＤの変動や温度の変動に対して比較的非感応の基準電圧Ｖｒｅｆを生成するＣＭＯＳ基準電圧発生回路ＲＶＧを含んでいる。ＣＭＯＳ基準電圧発生回路ＲＶＧで生成された基準電圧Ｖｒｅｆは、チップ温度検出ユニット１とチップ設定温度設定ユニット４とに供給される。ＣＭＯＳ基準電圧発生回路ＲＶＧは、前記非特許文献５に記載されたように、ＰＭＯＳカレントミラーＱｐ６、Ｑｐ７、ＮＭＯＳカレントミラーＱｎ５、Ｑｎ６、抵抗Ｒ４の組み合わせで構成されている。ＣＭＯＳ基準電圧発生回路ＲＶＧは、電源電圧ＶＤＤの投入時に起動電流を流す起動回路ＳＴと、ボルテージフォロワとして動作するように出力端子と反転入力端子とが接続された増幅器Ａｍｐ２とを含んでいる。
【００５０】
図１２に示した本発明の１つの実施の形態による半導体集積回路では、温度変化にも拘らずチップ温度変更ユニット３はシリコンチップＩＣ  ｃｈｉｐの検出チップ温度Ｔｓを略一定に制御する。その結果、温度変化にも拘らず、バイアス回路Ｂｉａｓ＿Ｃｋｔのバイアス素子としてのデプレッション型ＮＭＯＳＱｎ４に流れるバイアス電流Ｉｒｅｆの値も、略一定に制御される。従って、温度変化にも拘らず、初段の差動入力段ＤＡ＿Ｓｔの直流バイアス電流と動作電流と消費電力とは、略一定に制御される。また、２段目の反転出力段Ｏｐ＿ＳｔのＮＭＯＳ駆動素子Ｑｎ３の直流バイアス電流と出力シンク電流Ｉｓｉｎｋも、略一定に制御される。更に、ＰＭＯＳ負荷Ｑｐ５の直流バイアス電流と出力ソース電流Ｉｓｏｕｒｃｅも、略一定に制御される。
【００５１】
図１３は、図１２に示した本発明の１つの実施の形態による半導体集積回路を構成する種々のデバイスのレイアウトを示すシリコンチップＩＣ  Ｃｈｉｐの平面図である。
【００５２】
同図に示すように、チップの左上にはＣＭＯＳ基準電圧発生回路ＲＶＧが配置され、その下にチップ温度検出ユニット１とチップ設定温度設定ユニット４とからなる温度センス部Ｔｅｍｐ＿Ｓｅｎｓｅと、チップ温度変更ユニット３の温度変更器Ｈ／Ｃとが配置されている。チップの右側にはモノリシック集積化演算増幅器ＯＰ  ＡＭＰのコアが配置されている。このコアの左下には、モノリシック集積化演算増幅器ＯＰ  ＡＭＰのバイアス回路Ｂｉａｓ＿ＣｋｔとしてのＰＭＯＳカレントミラーＱｐ３、Ｑｐ４の直流バイアス電流Ｉｒｅｆを決定するバイアス素子ＮＭＯＳＱｎ４が配置されている。
【００５３】
特に、駆動電流が流れる加熱・冷却デバイスＲｈ／ｃとバイアス素子ＮＭＯＳＱｎ４とが大きな熱結合Ｔｈｒ＿Ｃｐｌを形成するように、その間の最短経路上には寄生素子以外の他の能動素子は配置されていない。また、チップ温度変更ユニット３の加熱・冷却デバイスＲｈ／ｃと温度検出デバイスとしてのシリコンＰＮ接合ダイオードＤとが大きな熱結合を形成するように、その間の最短経路上には寄生素子以外の他の能動素子は配置されていない。
【００５４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５５】
半導体集積回路のアナログコアは、モノリシック集積化演算増幅器以外の電圧比較器等のアナログ回路やＡ／Ｄ変換器やＤ／Ａ変換器等のアナログ信号とディジタル信号との間の変換器を含むことができる。
【００５６】
また、半導体集積回路のアナログコアの演算増幅器や電圧比較器は、ＣＭＯＳ以外にもＮＰＮとＰＮＰとのバイポーラトランジスタで構成することもできる。更に、直流バイアス電流Ｉｒｅｆを決定するバイアス素子はデプレッション型のＭＯＳトランジスタ以外にもシリコン単結晶もしくは多結晶抵抗等の温度依存性を持つ素子を使用することができる。
【図面の簡単な説明】
【００５７】
【図１】図１は、本発明に先立って本発明者等により検討されたモノリシック集積化演算増幅器を示す図である。
【図２】図２は、図１のモノリシック集積化演算増幅器において温度変化によるデプレッションバイアス素子としてのＮＭＯＳのしきい値電圧の変化によるＰＭＯＳカレントミラーの直流バイアス電流の温度依存性を示す図である。
【図３】図３は、本発明に先立って本発明者等により検討された他のモノリシック集積化演算増幅器を示す図である。
【図４】図４は、本発明の実施の形態の半導体集積回路の概念を示す図である。
【図５】図５は、図４に示した本発明の概念による半導体集積回路において、チップ設定温度が４００Ｋに設定された場合に、周辺温度が２２５Ｋ〜４００Ｋとチップ設定温度よりも低い場合のチップ温度変更ユニットの加熱温度を示す図である。
【図６】図６は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。
【図７】図７は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。
【図８】図８は、本発明の実施の形態の半導体集積回路の概念を更に詳細に示す図である。
【図９】図９は、周囲温度Ｔａの変化による図８の半導体集積回路のチップ温度検出ユニットのシリコンＰＮ接合ダイオードの順方向電圧による検出電圧の温度依存性を示す図である。
【図１０】図１０は、図８に示した本発明の概念による半導体集積回路において、チップ設定温度が４００Ｋに設定された場合に、周辺温度が２２５Ｋ〜４００Ｋとチップ設定温度よりも低い場合のチップ温度変更ユニットの加熱温度を示す図である。
【図１１】図１１は、図８に示した本発明の概念による半導体集積回路において、検出チップ温度が２２５Ｋ〜４００Ｋで変化した場合に、チップ設定温度ある４００Ｋに上昇するのに必要なチップ温度変更ユニットのＮＭＯＳ駆動トランジスタの駆動電流を示す図である。
【図１２】図１２は、本発明の１つの実施の形態による半導体集積回路の回路構成を示す図である。
【図１３】図１３は、図１２に示した本発明の１つの実施の形態による半導体集積回路を構成する種々のデバイスのレイアウトを示すシリコンチップの平面図である。
【符号の説明】
【００５８】
１  チップ温度検出ユニット
２  制御ユニット
３  チップ温度変更ユニット
４  チップ設定温度設定ユニット
Ｔｓ  検出チップ温度
Ｔｔｇｔ  チップ設定温度
Ｔａ  周囲温度
ＶＤＤ  電源電圧
ＧＮＤ  接地電圧
ＡＭＰ  電圧比較器
ＴＣ  熱伝導経路
Ｈ／Ｃ  温度変更器
Ｄ  シリコンＰＮ接合ダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
Ｑｄｒ  駆動トランジスタ
ＯＰ  ＡＭＰ  演算増幅器コア回路
Ｂｉａｓ  Ｃｋｔ  バイアス回路
ＤＡ＿Ｓｔ  初段の差動増幅段
Ｏｐ＿ｓｔ  ２段目の反転出力段
ＮＭＯＳＱｎ４  バイアス素子
Ｑｐ３、Ｑｐ４  ＰＭＯＳカレントミラー
Ｑｐ１、Ｑｐ２  ＰＭＯＳ差動対
Ｑｎ１、Ｑｎ２  ＮＭＯＳカレントミラー
Ｑｐ５  ＰＭＯＳ負荷
Ｑｎ３  ＮＭＯＳ駆動素子
Ｃ１  位相補償容量
Ｒｈ／ｃ  加熱・冷却デバイス
ＲＶＧ  ＣＭＯＳ基準電圧発生回路
Ｑｐ６、Ｑｐ７  ＰＭＯＳカレントミラー
Ｑｎ５、Ｑｎ６  ＮＭＯＳカレントミラー
ＳＴ  起動回路
【図１】
2008301305.tif 000003
【図２】
2008301305.tif 000004
【図３】
2008301305.tif 000005
【図４】
2008301305.tif 000006
【図５】
2008301305.tif 000007
【図６】
2008301305.tif 000008
【図７】
2008301305.tif 000009
【図８】
2008301305.tif 000010
【図９】
2008301305.tif 000011
【図１０】
2008301305.tif 000012
【図１１】
2008301305.tif 000013
【図１２】
2008301305.tif 000014
【図１３】
2008301305.tif 000015