(57)【要約】      （修正有）【課題】出力用パワーＭＯＳトランジスタの発生磁界を低減し、制御回路に影響を与えない半導体装置を提供する。【解決手段】半導体基板８０上に形成され、複数のトランジスタセルを有する出力用パワーＭＯＳトランジスタ１０、１０ａ、１０ｂと、該出力用パワーＭＯＳトランジスタを制御する制御部２０とを備えた半導体装置１００であって、前記出力用パワーＭＯＳトランジスタと前記制御部は隣接して配置され、前記出力用パワーＭＯＳトランジスタは、平行に配列された複数のゲート配線１１、１２と、該複数のゲート配線を両端から挟むように対向して配置された２本のゲート給電用配線１５、１６とを備え、前記複数のゲート配線は、隣接する前記ゲート配線同士の給電電流の向きが互いに逆向きとなるように、前記２本のゲート給電用配線と交互に一端でのみ接続されたことを特徴とする。【選択図】図１
2008288277.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、複数のトランジスタセルを有する出力用パワーＭＯＳトランジスタと、該出力用パワーＭＯＳトランジスタを制御する制御部とを備えた半導体装置であって、
前記出力用パワーＭＯＳトランジスタと前記制御部は隣接して配置され、
前記出力用パワーＭＯＳトランジスタは、平行に配列された複数のゲート配線と、該複数のゲート配線を両端から挟むように対向して配置された２本のゲート給電用配線とを備え、
前記複数のゲート配線は、隣接する前記ゲート配線同士の給電電流の向きが互いに逆向きとなるように、前記２本のゲート給電用配線と交互に一端でのみ接続されたことを特徴とする半導体装置。
【請求項２】
前記制御部は、複数のトランジスタを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力用パワーＭＯＳトランジスタは、前記ゲート配線と平行に延在する接続配線を有し、該接続配線で前記２本のゲート給電用配線を接続したことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ゲート配線は、ポリシリコンで形成され、
前記ゲート給電用配線は、メタルで形成されたことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、パワーＭＯＳトランジスタを搭載した半導体装置に関する。
【背景技術】
【０００２】
従来から、半導体基板上に、平行に配列された複数のゲート配線が設けられ、その両側にドレインとソースが平行に配置されて１つのトランジスタセルを構成し、全体として複数のトランジスタセルからなるパワーＭＯＳトランジスタが知られている。かかるパワーＭＯＳトランジスタは、例えば電源回路等の出力段に利用されたときには、大電流が流され、かつ高速スイッチング動作が要求される場合が多い。ところが、大電流で高速スイッチング動作を行おうとすると、平行に配列された複数のゲート配線を流れる電流の向きが反転する際、反転前に流れていた電流により発生していた残留磁界エネルギーにより、高速反転動作が妨げられるという問題があった。
【０００３】
図５は、従来のパワーＭＯＳトランジスタ２００の半導体基板上に形成されたパターンを示した図である。図５において、ゲート配線１１０が半導体基板上に平行に複数配列され、それらの各々の一端がゲート給電用配線１２０に接続されている。ゲート給電用配線１２０の中央部には、ゲート電極１３０が設けられている。各ゲート配線１１０の両側には、各々ソース１１１とドレイン１１２が配置されている。かかるパワーＭＯＳトランジスタ２００を駆動させるときには、ゲート電極１３０に電圧が印加され、ゲート給電用配線１２０を介して、各ゲート配線１１０に電流が供給される。各ゲート配線１１０に供給された電流により、両側の各々のソース１１１とドレイン１１２が駆動する。このように、複数のトランジスタセルを並列駆動させることにより、１つのパワーＭＯＳトランジスタ２００として動作する。
【０００４】
ここで、図５に係るパワーＭＯＳトランジスタ２００において、複数のゲート配線１１０は総て同じ側の端部がゲート給電用配線１２０に接続されているので、動作中の電流の方向は、総てのゲート配線１１０で同じ方向になる。よって、ゲート配線１１０を流れる電流により、ゲート配線の周囲に発生する磁界は同じ向きとなり、パワーＭＯＳトランジスタ２００は全体として大きな磁界を発生させる。そして、スイッチングにより電流の向きが切り換わったときには、発生する磁界の向きも逆に切り換わるが、切り換え前の磁界エネルギーが電流の流れを妨げ、高速スイッチングが妨げられるという問題があった。
【０００５】
そこで、かかる磁界エネルギーの影響を低減させるため、従来から種々の提案がなされている。
【０００６】
図６は、図５とは異なる従来のパワーＭＯＳトランジスタ２００ａのパターン構成図である。図５と同様に、複数のゲート配線１１０が平行に配列され、その各両側にソース１１１とドレイン１１２が配置されて、複数のトランジスタセルを構成している。図６において、平行に配列されたゲート配線１１０に対して、その両端に各々ゲート給電用配線１２０、１２１が接続され、ゲート配線１１０の両側から電流を供給するようになっている点で、図５に示したパワーＭＯＳトランジスタ２００と異なっている。
【０００７】
このように、平行に配列された複数のゲート配線１１０の両端の各々にゲート給電用配線１２０、１２１を接続することによって、ゲート電極１３０に電圧が供給されたときには、ゲート配線１１０に平行に配置された接続配線１２２、１２３を介してゲート給電用配線１２１にも電流が供給され、ゲート配線１１０の両端から反対向きの電流が各々供給されることになる。これにより、ゲート配線１１０の周囲に反対向きの磁界を発生させることができ、反対向きの磁界が互いに相殺され、発生する磁界エネルギーを減少させることができる。
【０００８】
なお、ソースとドレインを半導体基板の表裏に配置した縦型ＭＯＳＦＥＴとして構成され、オン抵抗の低減及びスイッチ損失低減を目的として電極配置がなされた半導体チップが知られている（例えば、特許文献１参照）。
【特許文献１】特開２００３−１７６９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の図６に示した従来のパワーＭＯＳトランジスタ２００ａにおいては、各ゲート配線１１０の中央部では発生磁界がうまく相殺されるものの、端部では同じ大きさの反対向きの磁界は離れて発生しているため、端部の発生磁界の相殺がうまくなされないという問題があった。
【００１０】
また、パワーＭＯＳトランジスタを出力用に用いる場合に、省スペース化の要請から、出力用パワーＭＯＳトランジスタとこれを制御する制御回路を、１つの半導体集積回路装置内に収容したい場合がある。かかる場合に、出力用パワーＭＯＳトランジスタからの発生磁界を低減し、同一チップ内に収容された制御回路に、磁界による悪影響を与えたくないという要請があった。
【００１１】
そこで、本発明は、出力用パワーＭＯＳトランジスタと制御回路を１チップ内に収容しつつも、出力用パワーＭＯＳトランジスタの発生磁界を低減し、制御回路に影響を与えない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、第１の発明に係る半導体装置（１００）は、半導体基板（８０）上に形成され、複数のトランジスタセルを有する出力用パワーＭＯＳトランジスタ（１０、１０ａ、１０ｂ）と、該出力用パワーＭＯＳトランジスタ（１０、１０ａ、１０ｂ）を制御する制御部（２０）とを備えた半導体装置（１００）であって、
前記出力用パワーＭＯＳトランジスタ（１０、１０ａ、１０ｂ）と前記制御部（２０）は隣接して配置され、
前記出力用パワーＭＯＳトランジスタ（１０、１０ａ、１０ｂ）は、平行に配列された複数のゲート配線（１１、１２）と、該複数のゲート配線（１１、１２）を両端から挟むように対向して配置された２本のゲート給電用配線（１５、１６）とを備え、
前記複数のゲート配線（１１、１２）は、隣接する前記ゲート配線（１１、１２）同士の給電電流の向きが互いに逆向きとなるように、前記２本のゲート給電用配線（１５、１６）と交互に一端でのみ接続されたことを特徴とする。
【００１３】
これにより、１つの半導体装置内に出力用パワーＭＯＳトランジスタと制御部を収容して省スペース化を図るとともに、出力用パワーＭＯＳトランジスタの発生磁界を低減し、高速スイッチング動作を可能にするとともに、制御部への磁界の影響を低減することができる。
【００１４】
第２の発明は、第１の発明に係る半導体装置（１００）において、
前記制御部（２０）は、複数のトランジスタを含むことを特徴とする。
【００１５】
これにより、１チップ内に出力用パワーＭＯＳトランジスタの種々の制御が可能な制御部を搭載することができ、半導体装置としての完成度を高めることができる。
【００１６】
第３の発明は、第１又は第２の発明に係る半導体装置（１００）において、
前記出力用パワーＭＯＳトランジスタ（１０、１０ａ、１０ｂ）は、前記ゲート配線（１１、１２）と平行に延在する接続配線（１７）を有し、該接続配線（１７）で前記２本のゲート給電用配線（１５、１６）を接続したことを特徴とする。
【００１７】
これにより、簡素なパターン構成で２本のゲート給電用配線に電流を供給することができる。
【００１８】
第４の発明は、第１〜３のいずれか一つの発明に係る半導体装置（１００）において、
前記ゲート配線（１１、１２）は、ポリシリコンで形成され、
前記ゲート給電用配線（１５、１６）は、メタルで形成されたことを特徴とする。
【００１９】
これにより、複数の隣接するゲート配線に反対方向から均等な電流を供給することができ、確実に磁界の発生を低減することができる。
【００２０】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
【発明の効果】
【００２１】
本発明によれば、半導体装置内に出力用パワーＭＯＳトランジスタと制御部を収容して省スペース化を図れるとともに、出力用パワーＭＯＳトランジスタの発生磁界を低減し、制御部に磁界の悪影響を与えないようにすることができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【００２３】
図１は、本発明を適用した実施例に係る半導体装置１００の構成図である。図１において、本実施例に係る半導体装置１００は、半導体基板８０上に、出力用パワーＭＯＳトランジスタ１０と、制御部２０と、入力端子３０と、出力端子４０と、電源端子５０と、接地端子６０と、メタル配線７０とを備える。半導体装置１００は、いわゆる半導体集積回路装置又は半導体チップとして構成され、１つの半導体装置１００内に、出力用パワーＭＯＳトランジスタ１０と制御部２０とが隣接して配置されている。
【００２４】
出力用パワーＭＯＳトランジスタ１０は、半導体装置１００の出力段の役割を果たすトランジスタである。よって、出力用パワーＭＯＳトランジスタ１０は、大電流の出力電流を流すが、かかる大電流に耐えられるように構成されている。出力用パワーＭＯＳトランジスタには、例えば数アンペア程度の電流が流されてよく、大きいときには、６Ａ程度の電流が流されてもよい。
【００２５】
出力用パワーＭＯＳトランジスタ１０は、半導体基板８０上にゲート配線、ソース及びドレインからなるトランジスタセルが複数形成された電界効果型トランジスタ（ＦＥＴ、Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）として構成されてよい。なお、出力用パワーＭＯＳトランジスタ１０の具体的構成については、後述する。
【００２６】
制御部２０は、出力用パワーＭＯＳトランジスタ１０を制御する制御回路を備えた部分である。制御部２０は、複数のトランジスタ、抵抗等を含んだ制御回路として構成されてよい。制御部２０は、出力用パワーＭＯＳトランジスタのスイッチング駆動を行うため、少なくとも出力用パワーＭＯＳトランジスタのオン・オフ制御を行うスイッチング回路を含む。スイッチング回路は、例えば、ｐチャンネルＭＯＳトランジスタとｎチャンネルＭＯＳトランジスタを組み合わせたＣＭＯＳ回路であってもよいし、インバータとバッファを更に含むｎチャンネルＭＯＳトランジスタから構成されたスイッチング回路であってもよい。
【００２７】
制御部２０を流れる電流は、出力用パワーＭＯＳトランジスタ１０の制御に必要な、例えばハイレベル信号とローレベル信号を区別できる程度の大きさの電圧を用いてよく、例えば数ｍ〜数１０ｍＡ程度の大きさの電流であってもよい。これは、出力用パワーＭＯＳトランジスタ１０を流れる電流よりも遥かに小さい。従って、制御部２０内を流れる電流による発生磁界は殆ど問題とならず、出力用パワーＭＯＳトランジスタを流れる大電流により発生する磁界による影響の方が大きい。
【００２８】
入力端子３０は、制御部２０に入力信号を入力するための端子であり、入力信号は、例えば制御部２０がデジタル回路で構成されている場合には、ハイレベル信号又はローレベル信号であってよい。
【００２９】
出力端子４０は、出力用パワーＭＯＳトランジスタ１０からの出力電力を出力するための端子であり、これが外部への出力端子にワイヤーボンディング等により接続され、外部に電力を出力するように構成してよい。
【００３０】
電源端子５０は、出力用パワーＭＯＳトランジスタ１０及び制御部２０に電源を供給するための接続端子であり、ここから電源電圧が供給されてよい。
【００３１】
接地端子６０は、出力用パワーＭＯＳトランジスタ１０及び制御部２０に接続され、電位０ボルトの基準電位を作るための端子である。接地端子６０の他方は、地面に接続されて接地されてよい。
【００３２】
メタル配線７０は、出力用パワーＭＯＳトランジスタ１０と制御部２０を接続するための金属配線である。配線用の低抵抗の金属であれば何でも好適に適用可能であり、例えば、アルミニウム金属であってもよい。
【００３３】
次に、図２を用いて、本実施例に係る半導体装置１００に適用される出力用パワーＭＯＳトランジスタ１０の具体的パターン構成の一例について説明する。図２は、本実施例に係る出力用パワートランジスタ１０のレイアウト構成を示した図である。なお、今まで説明したのと同様の構成要素については、同一の参照符号を付し、その説明を省略する。
【００３４】
図２において、本実施例に係る出力用パワーＭＯＳトランジスタ１０は、ゲート配線１１、１２と、ソース１３と、ドレイン１４と、ゲート給電用配線１５、１６とから構成される。また、接続配線１７、１８と、ゲート電極１９と、ソース引き出し線１３ａと、ドレイン引き出し線１４ａとを備えていてよい。
【００３５】
出力用パワーＭＯＳトランジスタ１０に接続される構成要素としては、出力端子４０と、接地端子６０とが接続されてよい。出力端子４０は、出力用パワーＭＯＳトランジスタ１０のドレイン引き出し線１４ａに接続されており、ここから出力用パワーＭＯＳトランジスタ１０全体としての電力が出力される。一方、出力用パワーＭＯＳトランジスタ１０のソース１３からの引き出し線１３ａは、接地されている。なお、ドレイン引き出し線１４ａは、総てのトランジスタセルのドレイン１４に接続されてよく、ソース引き出し線１３ａは、同様に総てのトランジスタセルのソース１３に接続されてよい。
【００３６】
また、制御部２０の最終段の素子として、例えば、ＣＭＯＳインバータ２１がゲート電極１９に接続されてよく、その場合には、ｐチャンネルＭＯＳトランジスタ２２のドレインと、ｎチャンネルＭＯＳトランジスタ２３のドレインとが、ゲート電極１９に接続されてよい。ｐチャンネルＭＯＳトランジスタ２２のソースは電源端子５０に接続されてよく、ｎチャンネルＭＯＳトランジスタ２３のソースは接地端子６０に接続されてよい。なお、図２において、制御部２０の内部の他の構成要素を省略し、最終段のＣＭＯＳインバータ２１のみを図示している。この場合には、ＣＭＯＳを構成するｎチャンネルＭＯＳトランジスタ２２のゲートとｐチャンネルＭＯＳトランジスタ２３のゲートが、入力端子３０に接続される。
【００３７】
次に、本実施例に係る半導体装置１００に搭載される出力用パワーＭＯＳトランジスタ１０のレイアウト構成について詳説する。
【００３８】
本実施例に係る出力用パワーＭＯＳトランジスタ１０において、複数のゲート配線１１、１２が、半導体基板８０上で平行に配列形成されている。各々のゲート１１、１２の両側には、ソース１３とドレイン１４が各々平行に形成され、ゲート１１、１２の１本とその両側のソース１３とドレイン１４で１つのトランジスタセルを構成する。従って、図２において、本実施例に係る出力用パワーＭＯＳトランジスタ１０は、ゲート１１、１２の数と等しい数のトランジスタセルを備えている。
【００３９】
ゲート配線１１、１２の両端には、２本のゲート給電用配線１５、１６が対向してゲート配線１１、１２を挟むように配置されている。隣接するゲート配線１１、１２は、互いに一端のみが、２本のゲート給電用配線１５、１６に交互に接続されている。即ち、ゲート配線１１は、電源端子５０側に配置されたゲート給電用配線１５にのみ接続され、ゲート配線１１に隣接して配置されたゲート配線１２は、接地端子６０側に配置されたゲート給電用配線１６にのみ接続されている。以下、同様に繰り返しとなり、ゲート電極１９側から数えて奇数番目のゲート配線１１は、電源端子５０側に配置されたゲート給電用配線１５にのみ接続され、反対側の接地端子６０側のゲート給電用配線１６には接続されていない。同様に、ゲート電極１９側から数えて偶数番目のゲート配線１２は、接地端子６０側のゲート給電用配線１６にのみ接続され、反対側の電源端子５０側のゲート給電用配線１５には接続されていない。また、ゲート給電用配線１５、１６は、接続配線１７により制御部２０側の端部が互いに接続され、接続配線１７の中央付近にゲート電極１９が設けられている。更に、ゲート給電用配線１５、１６のゲート電極１９から離れた側の端部は、接続配線１８により接続されている。そして、ゲート給電用配線１５、１６と接続配線１７、１８とで、ゲート配線１１、１２の周囲を四方から囲むようなレイアウトとなっている。
【００４０】
このような構成において、ゲート電極１９から電流が供給されたとすると、電流は接続配線１７、１８を介してゲート給電用配線１５、１６に各々供給され、これらからゲート配線１１、１２に給電電流が供給される。ここで、ゲート電極から見て奇数番目のゲート配線１１には、電源端子５０側から接地端子６０側に向かう向きの電流、つまり図２においては下向きの電流が流れる。一方、ゲート電極１９側から見て偶数番目のゲート配線１２には、接地端子６０側から電源端子５０側に向かう向きの電流、つまり、図２においては上向きの電流が流れる。よって、隣接するゲート配線１１、１２には、必ず反対向きの電流が流れることになる。従って、電流により発生する磁界は、隣接するゲート配線１１、１２同士で常に逆向きとなり、互いに相殺されることになる。これにより、出力用パワーＭＯＳトランジスタ１０全体として発生する磁界も低減され、半導体装置１００内で隣接する制御部２０にも磁界の影響を与えない。
【００４１】
なお、ゲート電極１９から電流が供給される場合だけでなく、ｎチャンネルＭＯＳトランジスタ２３がオンとなり、ゲート電極１９がローレベル電位となってゲート配線１１、１２から接地端子６０に向かって電流が流れ出す場合であっても、ゲート配線１１、１２は各々ゲート給電用配線１５、１６の一方にのみ接続されているため、電流の流れ出す方向も強制的に定められ、隣接するゲート配線１１、１２は互いに逆向きの電流が流れる。例えば、ゲート電極から見て奇数番目のゲート配線１１には総て接地端子６０側から電源端子５０側の上向きの電流が流れ、偶数番目のゲート配線１２には総て電源端子５０側から接地端子６０側への下向きの電流が流れ、やはり隣接するゲート配線１１、１２同士で反対向きの電流が流れるようになっている。
【００４２】
このように、平行に配列された複数のゲート配線１１、１２の両端から挟むように２本のゲート給電用配線１５、１６を配置し、隣接するゲート配線１１、１２同士で互いに逆側となる一端のみをゲート給電用配線１５、１６に達するまで延在させ、ゲート給電用配線１５、１６に接続したことにより、ゲート配線１１、１２を流れる給電電流の向きを強制的に逆向きとすることができる。これにより、発生する電流磁界も隣接するゲート配線１１、１２同士で逆向きとなり、常に磁界（磁力線）を相殺させることができる。
【００４３】
なお、図２においては、ゲート電極１９から数えて奇数番目のゲート配線１１を電源端子５０側のゲート給電用配線１５に接続し、偶数番目のゲート配線１２を接地端子６０側のゲート給電用配線１６に接続しているが、隣接するゲート配線１１、１２が互いに逆側のゲート給電用配線１５、１６に接続さえされていれば、奇数番目のゲート配線１１が接地端子６０側にゲート給電用配線１６に接続され、偶数番目のゲート配線１２が電源端子５０側のゲート給電用配線１５に接続されても良いことは言うまでもない。
【００４４】
また、本実施例に係る出力用パワーＭＯＳトランジスタ１０において、例えばゲート配線１１、１２には多結晶であるポリシリコンが適用され、ゲート給電用配線１５、１６及び接続配線１７、１８は配線用メタルが適用されてよい。配線用メタルは、配線に用いられる金属であれば、金、銅、アルミニウム等を適宜用途に応じて利用してよく、例えば、アルミニウムを用いてもよい。ゲート配線１１、１２、ゲート給電用配線１５、１６及び接続配線１７、１８は総て導体であるが、ゲート配線１１、１２よりも、ゲート給電用配線１５、１６及び接続配線１７、１８には、導電性の高い配線用の金属が用いられている。例えば、ゲート配線１１、１２にポリシリコンが用いられた場合には、そのシート抵抗は１００Ω／□程度であり、ゲート給電用配線１５、１６にアルミニウムが用いられた場合には、そのシート抵抗は０．０４Ω／□程度であるので、ゲート給電用配線１５、１６の方が、ゲート配線１１、１２よりも１０００倍以上導電性が高く構成される。このように、ゲート給電用配線１５、１６及び接続配線１７、１８に良導体である金属を用いることにより、ゲート給電用配線１５、１６及び接続配線１７、１８の抵抗を低減し、横に平行に配列された複数のゲート配線１１、１２に対して、略均一な給電電流を供給できる。
【００４５】
また、制御部２０の最終段素子には、一例としてＣＭＯＳスイッチング回路２１を例示したが、他のスイッチング回路又は素子の態様であってもよい。図２においては、理解の容易のために制御部２０の途中回路は省略しているが、種々の制御回路の態様が追加適用されてよい。
【００４６】
次に、図２とは異なる態様の実施例に係る出力用パワーＭＯＳトランジスタ１０について説明する。
【００４７】
図３は、図２の実施例に係る出力用パワーＭＯＳトランジスタ１０とは異なる態様の実施例に係る出力用パワーＭＯＳトランジスタ１０ａのレイアウトについて示した図である。
【００４８】
図３において、半導体基板８０上にゲート配線１１、１２が複数平行に配列され、その両側に各々ソース１３とドレイン１４が配置され、複数のトランジスタセルを構成している。ゲート配線１１、１２の両端には、ゲート配線１１、１２を挟むように対向して２本のゲート給電用配線１５、１６が配置され、それらは接続配線１７、１８でその両端が接続され、全体としてゲート配線１１の周囲を囲むような形状となっている。隣接するゲート配線１１、１２は、互いに逆側となる一端のみが伸長され、伸長された一端のみがゲート給電用配線１５、１６に接続されるように構成されている。
【００４９】
これまで説明した構成は、図２の実施例に係る出力用パワーＭＯＳトランジスタ１０と同様であるが、本実施例に係る出力用パワーＭＯＳトランジスタ１０ａは、ゲート電極１９が、接続配線１７の中央付近ではなく、ゲート給電用配線１６の中央付近に設けられている点で異なる。このように、ゲート電極１９は、半導体装置１００のレイアウトの態様に応じて、異なる位置に設けるようにしてもよい。図３において、ゲート給電用配線１５、１６及び接続配線１７、１８が同一の良導体の配線用金属で構成されている場合には、配線抵抗は極めて小さく、またその比抵抗率も同一特性を示すので、ゲート配線１９はいずれの位置に設けてもよい。
【００５０】
なお、例えば、図３に係る実施例の出力用パワーＭＯＳトランジスタ１０ａを９０度回転させ、ゲート電極１９を制御部２０に近接した位置に配置するようにすれば、ゲート配線１１、１２の方向が、制御部２０に対して横方向に延在する方向に配置される。磁界は、ゲート配線１１、１２の給電電流の方向に対して垂直方向に、アンペール右ねじの法則に従って発生するので、制御部２０に向かわない方向で磁界が発生し、制御部２０への磁界の影響を更に低減することができる。
【００５１】
このように、ゲート電極１９の位置は、半導体装置１００の用途やレイアウト要求に応じて、ゲート給電配線１５、１６及び接続配線１７、１８の所望の位置に設けることができる。また、ゲート配線１１、１２の延在方向を調整することにより、発生する磁界の向きを調整し、半導体装置１００にとって、全体として磁界の影響の少ない構成とすることができる。
【００５２】
図４は、図２及び図３とは異なる態様の実施例に係る出力用パワーＭＯＳトランジスタ１０ｂを示した図である。
【００５３】
図４において、ゲート配線１１、１２が平行に複数配列されてその両側にソース１３とドレイン１４が各々配置されているトランジスタセルの構成と、２本のゲート給電用配線１５、１６がゲート配線１１、１２の両端外側に配置され、隣接するゲート配線１１、１２の互いに逆側の伸長された一端のみが２本のゲート給電用配線１５、１６の一方のみに交互に接続されている構成、及び接続配線１７が２本のゲート給電用配線１５、１６の制御部２０側の端部を相互に接続し、接続配線１７の略中央部にゲート電極１９が設けられている構成については、図２に係る実施例の出力用パワーＭＯＳトランジスタ１０と同様である。
【００５４】
図４の実施例に係る出力用パワーＭＯＳトランジスタ１０ｂは、制御部２０と反対側の接続配線１８が取り除かれ、制御部２０に近い側の接続配線１７のみでゲート給電用配線１５、１６を接続している点のみが、図２の実施例に係る出力用パワーＭＯＳトランジスタ１０と異なっている。このような構成としても、ゲート給電用配線１５、１６は、導電性の高い配線用メタルで接続され、ゲート電極１９からの電流を、接続配線１７を介してゲート給電用配線１５、１６に供給することができるので、何ら問題は生じない。また、本実施例によれば、接続配線１８を省略して接続配線１７のみとするので、接続配線１８用のスペースを無くして省スペース化できるとともに、接続配線１８を設ける労力を減らすことができる。
【００５５】
なお、図４に示したゲート給電用配線１５、１６を接続する接続配線１７を１本とする態様において、ゲート電極１９を、図３に示した態様と同様に、ゲート給電用配線１６の中央付近に設けるようにしてもよい。しかしながら、この場合には、ゲート電極１９とゲート配線１１との間の配線距離と、ゲート電極１９とゲート電極１２との間の配線距離が異なるので、供給される電流の均一性が保たれるように、ゲート給電用配線１５、１６及び接続配線１７の導電性を十分高くして影響が出ないようにする等の工夫が必要である。
【００５６】
図２乃至図４で説明したように、隣接するゲート配線１１、１２を、２本のゲート給電用配線１５、１６に交互に一端でのみ接続する関係を保つことができれば、接続配線１７、１８やゲート電極１９のレイアウトや、制御部２０とゲート配線１１、１２の配列方向は、用途に応じて種々の態様としてよい。
【００５７】
以上、図１乃至図４を用いて説明したように、本実施例の係る出力用パワーＭＯＳトランジスタ１０、１０ａ、１０ｂによれば、隣接するゲート配線１１、１２の給電電流の向きが常に逆向きとなり、発生する電流磁界が隣同士で相殺されるので、出力用パワーＭＯＳトランジスタ１０、１０ａ、１０ｂから発生する磁界が小さくなり、１チップ内に制御部２０を隣接して設けた半導体装置１００として構成することができる。また、電流の向きによらず発生する磁界が常に相殺されるので、スイッチング動作により電流の向きが切り換わるときも、切り換え前の逆向きの磁界エネルギーに、切り換え後の電流の流れが妨げられる現象を低減することができる。従って、高速スイッチング動作により低損失で出力用パワーＭＯＳトランジスタ１０、１０ａ、１０ｂを駆動できる半導体装置１００とすることができる。
【００５８】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。例えば、本発明と同様の思想を、出力用パワーＭＯＳトランジスタの代わりに、バイポーラトランジスタに適用してもよい。この場合には、ゲート配線１１、１２をベース配線として、本発明を適用することができる。
【図面の簡単な説明】
【００５９】
【図１】半発明を適用した実施例に係る半導体装置１００の構成図である。
【図２】本実施例に係る出力用パワートランジスタ１０のレイアウトを示した図である。
【図３】図２の実施例とは異なる態様の実施例に係る出力用パワーＭＯＳトランジスタ１０ａを示した図である。
【図４】、図２及び図３とは異なる態様の実施例に係る出力用パワーＭＯＳトランジスタ１０ｂを示した図である。
【図５】従来のパワーＭＯＳトランジスタ２００のパターンを示した図である。
【図６】図５とは異なる従来のパワーＭＯＳトランジスタ２００ａのパターン図である。
【符号の説明】
【００６０】
１０、１０ａ、１０ｂ    出力用パワーＭＯＳトランジスタ
１１、１２、１１０    ゲート配線
１３、１１１    ソース
１３ａ    ソース引き出し線
１４、１１２    ドレイン
１４ａ    ドレイン引き出し線
１５、１６、１２０、１２１    ゲート給電用配線
１７、１８、１２２、１２３    接続配線
１９、１３０    ゲート電極
２０    制御部
２１    ＣＭＯＳ回路
２２    ｐチャンネルＭＯＳトランジスタ
２３    ｎチャンネルＭＯＳトランジスタ
３０    入力端子
４０    出力端子
５０    電源端子
６０    接地端子
７０    メタル配線
８０    半導体基板
１００、２００、２００ａ    半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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