(57)【要約】【課題】ゲートレベルでの動的シミュレーション方法及び装置を提供する。【解決手段】ゲートレベルでの動的シミュレーション方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、変動するパワー及び接地を含む回路モデルを提供する段階、及び回路モデルを利用してネットリストをシミュレーションする段階を含む。【選択図】      図１
2008041097.tif 000002
【特許請求の範囲】
【請求項１】
変動するパワー及び接地に関する情報を含むネットリストを提供する段階と、
前記変動するパワー及び接地を含む回路モデルを提供する段階と、
前記回路モデルを利用して前記ネットリストをシミュレーションする段階と、を含むゲートレベルの動的シミュレーション方法。
【請求項２】
前記シミュレーション結果を利用して前記ネットリストの正常動作可否を確認する段階を更に含むことを特徴とする請求項１記載のゲートレベルの動的シミュレーション方法。
【請求項３】
前記パワー及び接地の状態によって前記シミュレーションの結果が変わることを特徴とする請求項１記載のゲートレベルの動的シミュレーション方法。
【請求項４】
前記シミュレーション方法は、Ｖｅｒｉｌｏｇ  ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）を利用することを特徴とする請求項１記載のゲートレベルの動的シミュレーション方法。
【請求項５】
前記シミュレーション方法は、ＶＨＤＬを利用することを特徴とする請求項１記載のゲートレベルの動的シミュレーション方法。
【請求項６】
変動するパワー及び接地に関する情報を含むネットリストを含むネットリストを提供する段階と、
前記変動するパワー及び接地を含む回路モデルを提供する段階と、
前記回路モデルを利用して前記ネットリストをシミュレーションする段階と、を含むゲートレベルにおける動的シミュレーションを機能させるためのプログラムを記録したコンピュータで読むことができる記録媒体。
【請求項７】
変動するパワー及び接地に関する情報を含むネットリストを保存するデータベースと、
前記変動するパワー及び接地を含む回路モデルを提供するモデリングツールと、
前記回路モデルを利用して前記ネットリストをシミュレーションするシミュレータと、を含むゲートレベルのシミュレーション装置。
【請求項８】
前記パワー及び接地の状態によって前記シミュレータの出力が変わることを特徴とする請求項７記載のゲートレベルのシミュレーション装置。
【請求項９】
前記シミュレータは、Ｖｅｒｉｌｏｇ  ＨＤＬを利用することを特徴とする請求項７記載のゲートレベルのシミュレーション装置。
【請求項１０】
前記シミュレータは、ＶＨＤＬを利用することを特徴とする請求項７記載のゲートレベルのシミュレーション装置。
【請求項１１】
変動するパワー及び接地を含むチップに関するデザインを提供する段階と、
前記チップの構成部分を電圧の必要性と前記変動するパワー及び接地の状態に対するタイミングによって分割して１つ以上の電圧島（ｖｏｌｔａｇｅ  ｉｓｌａｎｄ）を形成する段階と、
前記１つ以上の電圧島をゲート−レベルでシミュレーションして前記電圧島の電圧の必要性及びタイミングに関する情報を含むリストを出力する段階と、
前記リストに基づいて前記ゲート−レベルでの前記チップに対するデザインを分析する段階と、を含む電圧島を含む集積回路チップに対するデザイン方法。
【請求項１２】
前記回路モデルに対する回路構成要素を配置する段階を更に含むことを特徴とする請求項１１記載の電圧島を含む集積回路チップに対するデザイン方法。
【請求項１３】
前記それぞれの電圧島に対するゲート−レベルでのシミュレーションは、
前記変動するパワー及び接地に関する情報を含むネットリストを提供する段階と、
前記ネットリストを利用して前記電圧島をシミュレーションする段階と、を含むことを特徴とする請求項１１記載の電圧島を含む集積回路チップに対するデザイン方法。
【請求項１４】
前記変動するパワー及び接地の状態によって前記シミュレーションの結果が変わることを特徴とする請求項１１記載の電圧島を含む集積回路チップに対するデザイン方法。
【請求項１５】
変動するパワー及び接地を含む回路モデルを提供する段階と、
前記変動するパワー及び接地に関する情報を含むネットリストを提供する段階と、
前記回路モデルを利用して前記ネットリストをゲートレベルでシミュレーションする段階と、
前記シミュレーション結果に基づいて前記ネットリストの正常動作の可否を判断する段階と、
前記ネットリストが正常動作すると、前記ネットリストに対するレイアウトを生成する段階と、を含むチップ設計方法。
【請求項１６】
前記パワー及び接地の状態によって前記シミュレーションの結果が変わることを特徴とする請求項１５記載のチップ設計方法。
【請求項１７】
前記ネットリストに対するゲートレベルでのシミュレーションは、Ｖｅｒｉｌｏｇ  ＨＤＬで行われることを特徴とする請求項１５記載のチップ設計方法。
【請求項１８】
前記ネットリストに対するゲートレベルでのシミュレーションは、ＶＨＤＬで行われることを特徴とする請求項１５記載のチップ設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路のシミュレーションに係り、より詳細にはゲートレベルでの半導体集積回路に対するシミュレーションに関する。
【背景技術】
【０００２】
集積回路の典型的なデザインプロセスにおいて、チップデザインは、ＣＡＤデザインで行われ、レジスタ−トランスファーレベルとして表現される。このようなレジスタ−トランスファーレベルでは、ＨＤＬ（Ｈａｒｄｗａｒｅ  Ｄｅｓｃｒｉｐｔｉｏｎ  Ｌａｎｇｕａｇｅ）を使用する。ＨＤＬは、動作の観点でチップデザインを記述し、デザインの構造に関しては具体的に記述しない。
【０００３】
レジスタ−トランスファーレベルでのデザインが満足されると、チップデザインはゲートレベルの技術のために分析される。
【０００４】
しかし、既存のゲートレベルの分析は、パワーと接地の状態を安定的に仮定し、入力信号ピンの状態を基準として出力信号ピンの状態を決定する方式であった。しかし、このような方式は、パワーと接地の状態を変えることができる多重電圧デザインであるが、パワーゲイティングデザインでは間違ったシミュレーション結果を誘発する虞がある。
【０００５】
従って、多重電圧デザインやパワーゲイティングデザインで使用することができるゲートレベルでのシミュレーション方法が必要になった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記問題点を解決するための本発明の一目的は、変動するパワー及び接地を含むゲートレベルでの動的シミュレーション方法を提供することにある。
【０００７】
本発明の一目的は、前記動的シミュレーション方法を機能させるためのコンピュータで読むことができる記録媒体を提供することにある。
【０００８】
本発明の一目的は、前記ゲートレベルでの動的シミュレーション方法を利用したシミュレーション装置を提供することにある。
【０００９】
本発明の一目的は、変動するパワー及び接地を含む集積回路のデザイン方法を提供することにある。
【００１０】
本発明の一目的は、前記集積回路のデザインを機能させるためのプログラムを記録したコンピュータで読むことができる記録媒体を提供することにある。
【００１１】
本発明の一目的は、変動するパワー及び接地を含む電圧島を含む集積回路チップに対するデザイン方法を提供することにある。
【００１２】
本発明の一目的は、変動するパワー及び接地を含むチップ設計方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するための本発明の一実施例によるゲートレベルでの動的シミュレーション方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、前記変動するパワー及び接地を含む回路モデルを提供する段階、及び前記回路モデルを利用して前記シミュレーションネットリストをシミュレーションする段階を含む。
【００１４】
前記ゲートレベルでの動的シミュレーション方法は、前記パワー及び接地の状態によって前記シミュレーション結果が変わることができる。前記シミュレーション方法は、Ｖｅｒｉｌｏｇ  ＨＤＬを利用することができる。前記シミュレーション方法は、ＶＨＤＬを利用することができる。
【００１５】
前記目的を達成するための本発明の一実施例によるゲートレベルにおける動的シミュレーションを機能させるためのプログラムを記録したコンピュータで読むことができる記録媒体は、変動するパワー及び接地に対する情報を含むネットリストを提供する段階、前記変動するパワー及び接地を含む回路モデルを提供する段階、及び前記回路モデルを利用して前記ネットリストをシミュレーションする段階を含む。
【００１６】
前記目的を達成するための本発明の他の実施例によるゲートレベルでのシミュレーション装置は、変動するパワー及び接地に関する情報を含むネットリストをデータベース、前記変動するパワー及び接地を含む回路モデルを提供するモデリングツール、及び前記回路モデルを利用して前記シミュレーションネットリストをシミュレーションするシミュレータを含む。前記シミュレータの出力は、前記パワー及び接地の状態によって変わることができる。
【００１７】
前記目的を達成するための本発明の他の実施例による集積回路のデザイン方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、前記変動するパワー及び接地を含む回路モデルを提供する段階、前記回路モデルを利用して前記ネットリストをゲートレベルでシミュレーションする段階、及び前記シミュレーション結果を利用して前記ネットリストの正常動作可否を確認する段階を含む。
【００１８】
前記目的を達成するための本発明の他の実施例による集積回路のデザインを機能させるためのプログラムを記録したコンピュータで読むことができる記録媒体は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、前記変動するパワー及び接地を含む回路モデルを提供する段階、前記回路モデルを利用して前記ネットリストをゲートレベルでシミュレーションする段階、及び前記シミュレーション結果を利用して前記ネットリストの正常動作可否を確認する段階を含む。
【００１９】
前記目的を達成するための本発明の更に他の実施例による電圧島を含む集積回路チップに対するデザイン方法は、変動するパワー及び接地を含むチップに対するデザインを提供する段階、前記チップの構成部分を電圧の必要性と前記変動するパワー及び接地の状態に対するタイミングによって分割して１つ以上の電圧島を形成する段階、前記１つ以上の電圧島をゲート−レベルでシミュレーションして前記電圧島の電圧の必要性及びタイミングに関する情報を含むリストを出力する段階、及び前記リストに基づいて前記ゲート−レベルでの前記チップに対するデザインを分析する段階を含む。
【００２０】
前記電圧島を含む集積回路チップに対するデザイン方法は、前記回路モデルに対する回路構成要素を配置する段階を更に含むことができる。前記それぞれの電圧島に対するゲート−レベルでのシミュレーションは、前記変動するパワー及び接地に対するネットリストを含むシミュレーションネットリストを提供する段階、及び前記ネットリストを利用して前記電圧島をシミュレーションする段階を含むことができる。
【００２１】
前記目的を達成するための本発明の更に他の実施例によるチップ設計方法は、変動するパワー及び接地に関する回路モデルを提供する段階、前記変動するパワー及び接地に関する情報を含むネットリストを提供する段階、前記回路モデルを利用して前記ネットリストをゲートレベルでシミュレーションする段階、前記シミュレーション結果に基づいて前記ネットリストの正常動作可否を判断する段階、及び前記ネットリストが正常動作すると、前記回路モデルに対するレイアウトを生成する段階を含む。
【発明を実施するための最良の形態】
【００２２】
本文に開示している本発明の実施例において、特定の構造的乃至機能的説明は、ただ本発明の実施例を説明するための目的として例示されたものであって、本発明の実施例は、多様な形態で実施することができ、本文に説明した実施例に限定されることはない。
【００２３】
本発明は、多様な変更を加えることができ、多様な形態を有することができ、特定の実施例を図面に例示し、本文で詳細に説明する。しかし、これは、本発明を特定の開示形態に対して限定するものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むことと理解すべきである。各図面を説明しながら類似の参照符号を構成要素に付与した。
【００２４】
第１、第２などの用語は、多様な構成要素を説明するのに用いることができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は、一つの構成要素を他の構成要素から区別する目的としてのみ用いられる。例えば、本発明の権利範囲から離脱しないまま、第１構成要素は第２構成要素として命名することができ、同様に第２構成要素も第１構成要素として命名することができる。
【００２５】
いずれかの構成要素が他の構成要素に「連結」されているとか「接続」していると言及したときには、その他の構成要素に直接的に連結されているかまたは接続されていることもあるが、中間に他の構成要素が存在することもあると理解すべきである。反面、いずれかの構成要素が他の構成要素に「直接連結」されているか「直接接続」されていると言及されたときには、中間に他の構成要素が存在しないことと理解すべきである。構成要素間の関係を説明する他の表現、即ち、「〜間に」と「すぐ〜間に」または「〜に隣る」と「〜に直接隣る」なども同様に解釈すべきである。
【００２６】
本明細書中で用いた用語は、ただ特定の実施例を説明するために盛り込まれるものであって、本発明を限定しようとする意図ではない。単数の表現は、文脈上明確に異なるように意味しない限り、複数の表現を含む。本明細書中において、「含む」または「有する」などの用語は、説示した特徴、数字、段階、動作、構成要素、部分品またはこれらを組み合わせたものの存在または付加可能性を予め排除しないものと理解すべきである。
異なるものとして定義しない限り、技術的であるか科学的な用語であるかを含めてここで用いられる全ての用語は、本発明が属する技術分野において通常の知識を有する者によって一般的に理解されるものと同一の意味を有している。一般的に用いられる辞典に定義されているもののような用語は、関連技術の文脈上で有する意味と一致する意味を有するものと解釈すべきであり、本明細書中で明白に定義されない限り、異常的であるか過度に形式的な意味には解釈されない。
【００２７】
以下、添付図面を参照して本発明の好ましい実施例をより詳細に説明する。図面上の同一構成要素には同一参照符号を付与し、同一構成要素についての重複説明は省略する。
【００２８】
図１は、本発明の一実施例によるゲートレベルでの動的シミュレーション方法を示すフローチャートである。
【００２９】
図１を参照すると、本発明の一実施例によるゲートレベルでの動的シミュレーション方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階（Ｓ１１０）、変動するパワー及び接地を含む回路モデルを提供する段階（Ｓ１２０）、及び回路モデルを利用してネットリストをシミュレーションする段階（Ｓ１３０）を含む。このようなシミュレーション方法は、シミュレーションを機能させるためのプログラムを記録したコンピュータで読むことができる保存媒体に保存することができる。
【００３０】
ネットリストには変動するパワー及び接地に関する情報が含まれている。従って、より実際に近いシミュレーション結果を得ることができる。
【００３１】
図２は、本発明の実施例による変動するパワーと接地を含むバッファをモデリングした図で、図３は、本発明の一実施例と比較するためのパワーと接地を含まないバッファをモデリングした図である。
【００３２】
図４は、図２の変動するパワーと接地を含むバッファをＶｅｒｉｌｏｇ  ＨＤＬとして表現した図で、図５は、図３の変動するパワーと接地を含まないバッファをＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【００３３】
図２を参照すると、バッファ２１０は、入力端子２２０、出力端子２３０、第１電源端子２４０、及び第２電源端子２５０を含む。入力端子２２０には、入力（Ａ）が印加され、出力端子２３０では出力（Ｙ）が出力される。第１電源端子２４０にはＶＤＤが印加され、第２電源端子２５０にはＶＳＳが印加される。
【００３４】
図４を参照すると、図２のモデルをＶｅｒｉｌｏｇ  ＨＤＬとして表現すると、（１）のようにまずバッファ２１０の変数を指定する。次に、（１）で指定された変数を（２）乃至（４）のように入力と出力とに分ける。次に、（５）のように入力Ａの値を中間値Ｙ_ｉｎｔに指定する。次に（６）のようにＶＤＤとＶＳＳの状態によってＹ_ｉｎｔの値をＹに割り当てるか、指定されない値１’ｂｘをＹに割り当てる。次に、（７）のようにシミュレーションを終了する。（６）で、ａｓｓｉｇｎ  Ｙ＝（ＶＤＤ＆＆！ＶＳＳ）？Ｙ_ｉｎｔ：１’ｂｘという表現があるが、これはＹの値がＶＤＤとＶＳＳの状態によってＹ_ｉｎｔや１’ｂｘ値のうちの１つに割り当てられるという表現である。（ＶＤＤ＆＆！ＶＳＳ）値が１であれば、Ｙ_ｉｎｔがＹに割り当てられ、（ＶＤＤ＆＆！ＶＳＳ）値が０であれば、１’ｂｘがＹに割り当てられる。ここで、＆＆という表現は論理演算ＡＮＤと同じ、！という表現は論理演算ＮＯＴと同じである。従って、ＶＤＤが論理１で、ＶＳＳが論理０である時、Ｙ_ｉｎｔがＹに割り当てられる。即ち、Ｙ_ｉｎｔは入力Ａと同じなので、ＶＤＤが論理１で、ＶＳＳが論理０である時、入力Ａが出力Ｙにバッファリングされる。ＶＤＤが論理１で、ＶＳＳが論理０である場合を除いては、１’ｂｘがＹに割り当てられるので、バッファ２１０は入力Ａを出力Ｙにバッファリングしない。従って、図２と図４では、パワー及び接地の状態によって入力Ａが出力Ｙにバッファリングされるか、出力Ｙがフローティング状態になる。勿論、このようなシミュレーションはｖｅｒｉｌｏｇ  ＨＤＬのみならず、ＶＨＤＬでも行なうことができる。
【００３５】
図３及び図５は、図２及び図４とは異なり、パワー及び接地に関する情報がない。従って、全ての場合に入力Ａが出力Ｙにバッファリングされる。従って、このようなモデルを多重電圧デザインやパワーゲイティングデザインに使用すると、間違ったシミュレーション結果が出ることがある。
【００３６】
図６及び図７は、本発明の一実施例によるゲートレベルでの動的シミュレーション方法でＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれモデリングした図である。
【００３７】
図８及び図９は、図６と図７のＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【００３８】
図６のＰＭＯＳパワースイッチは、ゲートに印加される制御信号ＥＮＢシグナルによってドレインに印加されるＶＲＤＤがＶＤＤに伝達されるか、ＶＤＤがフローティング状態になる。即ち、ＥＮＢシグナルが論理０であれば、ＶＤＤはＶＲＤＤと同じ値になり、ＥＮＢシグナルが論理１であれば、ＶＤＤはフローティング状態になる。ここで、ＶＲＤＤはリアルパワーラインに連結されるパワーピンを示す。図８にａｓｓｉｇｎ  ＶＤＤ＝（！ＥＮＢ）？ＶＲＤＤ：１’ｂｘという表現がある。ＥＮＢの値が論理０であれば、（！ＥＮＢ）の値が論理１なので、ＶＲＤＤがＶＤＤに割り当てられる。ＥＮＢの値が論理１であれば、（！ＥＮＢ）の値が論理０なので、１’ｂｘがＶＤＤに割り当てられる。ここで、１’ｂｘは指定されない値である。
【００３９】
図７のＮＭＯＳパワースイッチは、ゲートに印加される制御信号ＥＮシグナルによってドレインに印加されるＶＲＳＳがＶＳＳに伝達されるか、ＶＳＳがフローティング状態になる。即ち、ＥＮシグナルが論理１であれば、ＶＲＳＳがＶＳＳに伝達され、ＥＮシグナルが論理０であれば、ＶＳＳがフローティング状態になる。ここで、ＶＲＳＳはリアルグラウンドラインに連結されるグラウンドピンを示す。図９にａｓｓｉｇｎ  ＶＳＳ＝（ＥＮ）？ＶＲＳＳ：１’ｂｘという表現がある。図８と同様に、ＥＮの値が論理１であれば、ＶＲＳＳがＶＳＳに割り当てられ、ＥＮの値が論理０であれば、１’ｂｘ値がＶＳＳに割り当てられる。ここで、１’ｂｘは指定されない値である。
【００４０】
このような図６と図７のパワースイッチは、図２でＶＤＤとＶＳＳにそれぞれＶＲＤＤとＶＲＳＳを印加するのに使用することができる。
【００４１】
図１０は、図６と図７のパワースイッチを図２のバッファに適用した回路モデルである。
【００４２】
図１０の回路モデルには、図４と図８と図９のｖｅｒｉｌｏｇが適用されることができる。図１０の回路モデルは、ＥＮＢとＥＮシグナルによってＶＲＤＤとＶＲＳＳの状態によって入力Ａが出力Ｙにバッファリングされるか、出力Ｙを指定しないことができる。
【００４３】
図１１は、本発明の一実施例によるゲートレベルのシミュレーション装置を示すブロック図である。
【００４４】
図１１を参照すると、本発明の一実施例によるゲートレベルのシミュレーション装置は、変動するパワー及び接地に対する情報を含むネットリストを保存するデータベース７１０、変動するパワー及び接地を含む回路モデルを提供するモデリングツール７２０、及び回路モデルを利用してネットリストをシミュレーションするシミュレータ７３０を含む。
【００４５】
図１１のシミュレーション装置で図２のバッファをシミュレーションすると仮定する。データベース７１０は、バッファ２１０の変数である入力Ａ、出力Ｙ、ＶＤＤ、及びＶＳＳに関する情報を含むネットリストを提供する。モデリングツール７２０は、入力Ａ、出力Ｙ、ＶＤＤ、及びＶＳＳが含まれた回路モデル２００を提供する。シミュレータ７３０は、入力Ａ、出力Ｙ、ＶＤＤ、及びＶＳＳに関する情報を含む回路モデル２００を利用してネットリストをシミュレーションする。シミュレーションネットリストにはＶＤＤ及びＶＳＳが含まれているので、シミュレーション結果はＶＤＤ及びＶＳＳの状態によって入力Ａが出力Ｙにバッファリングされるか、出力Ｙがフローティング状態になる。このようなシミュレーション装置は、パワー及び接地の状態が変化する多重電圧デザインやパワーゲイティングデザインをシミュレーションするのに使用することができる。このようなシミュレーション装置が多重電圧デザインやパワーゲイティングデザインに使用されると、パワー及び接地の状態による正しいシミュレーション結果を得ることができる。図１１のシミュレーション装置は、Ｖｅｒｉｌｏｇ  ＨＤＬやＶＨＤＬを使用してシミュレーションすることができる。
【００４６】
図１２は、本発明の一実施例による集積回路のデザイン方法を示すフローチャートである。
【００４７】
図１２を参照すると、本発明の一実施例による集積回路のデザイン方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階（Ｓ８１０）、変動するパワー及び接地を含む回路モデルを提供する段階（Ｓ８２０）、回路モデルを利用してネットリストをゲートレベルでシミュレーションする段階（Ｓ８３０）、シミュレーション結果を利用してネットリストの正常動作可否を確認する段階（Ｓ８４０）を含む。Ｓ８１０段階において、ネットリストはｖｅｒｉｌｏｇ  ＨＤＬやＶＨＤＬを使用して提供することができる。Ｓ８３０段階において、ネットリストに対するシミュレーションは図１のシミュレーション方法を使用して行なうことができる。Ｓ８４０段階において、ネットリストに対する正常動作可否が確認されると、この回路モデルに基づいて集積回路をデザインすることができる。このようにデザインされた集積回路には、パワー及び接地に関する情報が含まれている。従って、より正確に実際に近い集積回路の動作をシミュレーションして、これを集積回路のデザインに反映することができる。このような集積回路のデザイン方法は、このデザインを機能させるためのプログラムを記録したコンピュータで読むことができる記録媒体に保存することができる。
【００４８】
図１３は、本発明の一実施例による電圧島を含む集積回路チップに対するデザイン方法を示すフローチャートである。
【００４９】
図１３を参照すると、本発明の一実施例による電圧島を含む集積回路チップに対するデザイン方法は、変動するパワー及び接地を含むチップに対するデザインを提供する段階（Ｓ９１０）、前記チップの構成部分を電圧必要と前記変動するパワー及び接地の状態に対するタイミングによって分割して電圧島を形成する段階（Ｓ９３０）、前記それぞれの電圧島をゲートレベルでシミュレーションして、前記電圧島の電圧必要及びタイミングに関する除法を含むリストを出力する段階（Ｓ９４０）、及び前記リストに基づいて前記ゲートレベルでの前記チップに対するデザインを分析する段階（Ｓ９５０）を含む。本発明の一実施例による電圧島を含む集積回路チップに対するデザイン方法は、前記回路モデルに対する回路構成要素を配置する段階（Ｓ９２０）を更に含むことができる。前記それぞれの電圧島に対するゲート−レベルでのシミュレーション（Ｓ９４０）は、前記変動するパワー及び接地に対するネットリストを含むシミュレーションネットリストを提供する段階（Ｓ９４２）、及び前記ネットリストを利用して前記電圧島をシミュレーションする段階（Ｓ９４４）を含む。図１４を参照して、本発明の一実施例による電圧島を含む集積回路チップに対するデザイン方法をより具体的に説明する。
【００５０】
図１４は、本発明の一実施例による電圧島を含む集積回路チップに対するデザインの対象となるチップの構成を示す概略的なブロック図である。図１４では、１つの電圧島がチップに含まれる場合を示したが、２つ以上の電圧島を含むことができるのは自明である。
【００５１】
図１４を参照すると、チップは父母地形１０１０と父母地形内に含まれる電圧島１０２０を含む。チップには、変動するパワーＶＤＤ電圧及び接地電圧ＶＳＳが印加される。電圧島１０２０は、チップの構成部分がどのくらい電圧を必要とするかと、変動するパワーＶＤＤ及び接地ＶＳＳの状態に対するタイミングによって分割して形成する（Ｓ９３０）。父母地形にはＶＤＤ０が印加され、電圧島にはＶＤＤＩを印加することができる。このように形成された電圧島１０２０及びチップデザインをゲートレベルでシミュレーションして電圧島の電圧必要及び変動するパワーＶＤＤ及び接地ＶＳＳの状態に対するタイミングに関する情報を含むリストを出力する（Ｓ９４０）。このリストに基づいて電圧島１０２０を含む集積回路チップに対するデザインを分析する（Ｓ９５０）。この分析に基づいて集積回路チップに対するパワー消費をチェックすることもでき、チップに対するデザインが意図した通りに形成されたかの可否を確認することができる。
【００５２】
図１５は、本発明の一実施例によるチップ設計方法を示すフローチャートである。
【００５３】
図１５を参照すると、本発明の一実施例によるチップ設計方法は、変動するパワー及び接地を含む回路モデルを提供する段階（Ｓ１１１０）、変動するパワー及び接地に関する情報を含むネットリストを提供する段階（Ｓ１１２０）、回路モデルを利用してネットリストをゲートレベルでシミュレーションする段階（Ｓ１１３０）、シミュレーション結果に基づいてネットリストの正常動作可否を判断する段階（Ｓ１１４０）、及びネットリストの正常動作が判断されると、回路モデルに対するレイアウトを生成する段階（Ｓ１２５０）を含む。反面、正常動作ではない場合には、正常動作可否を判断する段階後に、回路モデルを提供する段階に戻す。シミュレーションは、Ｖｅｒｉｌｏｇ  ＨＤＬやＶＨＤＬを利用して行なうことができる。又、パワー及び接地の状態によってシミュレーション結果を変えることができ、これをチップ設計に反映することができる。従って、より実際に近いチップの動作をシミュレーションしてこれをチップの設計に反映することができる。
【産業上の利用可能性】
【００５４】
前述したように、本発明の一実施例によるゲートレベルでの動的シミュレーション方法及びシミュレーション装置は、変動するパワー及び接地に対する状態を反映してシミュレーションするので、変動するパワー及び接地に対する情報を含むシミュレーション結果を得ることができ、多重電圧デザインやパワーゲイティングデザインで使用して正確なシミュレーション結果を得ることができる。
【００５５】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施例によるゲートレベルでの動的シミュレーション方法を示すフローチャートである。
【図２】本発明の実施例による変動するパワーと接地を含むバッファをモデリングした図である。
【図３】本発明の一実施例と比較するためのパワーと接地を含まないバッファをモデリングした図である。
【図４】図２の変動するパワーと接地を含むバッファをＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【図５】図３の変動するパワーと接地を含まないバッファをＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【図６】本発明の一実施例によるゲートレベルでの動的シミュレーション方法でＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれモデリングした図である。
【図７】本発明の一実施例によるゲートレベルでの動的シミュレーション方法でＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれモデリングした図である。
【図８】図６と図７のＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【図９】図６と図７のＰＭＯＳパワースイッチとＮＭＯＳパワースイッチをそれぞれＶｅｒｉｌｏｇ  ＨＤＬとして表現した図である。
【図１０】図６と図７のパワースイッチを図２のバッファに適用した回路モデルである。
【図１１】本発明の一実施例によるゲートレベルのシミュレーション装置を示すブロック図である。
【図１２】本発明の一実施例による集積回路のデザイン方法を示すフローチャートである。
【図１３】本発明の一実施例による電圧島を含む集積回路チップに体するデザイン方法を示すフローチャートである。
【図１４】本発明の一実施例による電圧島を含む集積回路チップに対するデザインの対象になるチップの構成を示す概略的なブロック図である。
【図１５】本発明の一実施例によるチップ設計方法を示すフローチャートである。
【符号の説明】
【００５７】
２１０    バッファ
２２０    入力端子
２３０    出力端子
２４０    第１電源端子
２５０    第２電源端子
７１０    データベース
７２０    モデリングツール
７３０    シミュレータ
１０１０    父母地形
１０２０    電圧島
【図１】
2008041097.tif 000003
【図２】
2008041097.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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