(57)【要約】【課題】ＥＣＣ回路を介したデータ読み出しの高速化を図る。【解決手段】半導体記憶装置は、メモリセルアレイ１１、スペアメモリセルアレイ１２、スペアデータ切り替え回路１３、シンドローム計算回路１４及び誤り検出・訂正回路１５を備える。スペアメモリセルアレイ中のメモリセルに置き換えたメモリセルのデータを０に設定してメモリセルアレイから読み出したデータＤ０，Ｄ１，Ｄ２，…のシンドロームを計算し、当該シンドローム計算と並行してスペアメモリセルから読み出したデータＳＤ０，ＳＤ１，ＳＤ２，…への切り替えを行い、上記スペアメモリセルアレイ中のメモリセルから読み出したデータのシンドロームを計算する。算出したシンドロームＳｙ０，Ｓｙ１，Ｓｙ２，…とスペアデータ切り替え回路の出力を誤り検出・訂正回路に供給し、メモリセルアレイから読み出されたデータに１ビットの誤りがある時に訂正する。【選択図】      図１
2008041123.tif 000002
【特許請求の範囲】
【請求項１】
一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、
前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、
リダンダンシ情報が供給されて制御され、前記メモリセルアレイから読み出されたデータ、前記スペアメモリセルアレイから読み出されたデータ、及び前記メモリセルアレイから読み出されたパリティビットがそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、
前記シンドローム計算と並行して、前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、
前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路とを具備し、
前記シンドローム計算回路で前記メモリセルアレイから読み出したデータのシンドロームを計算し、当該シンドローム計算と並行してスペアメモリセルから読み出したデータへの切り替えを行い、前記シンドローム計算回路で前記スペアメモリセルアレイ中のメモリセルから読み出したデータのシンドロームを計算し、
前記シンドローム計算回路で前記メモリセルアレイから読み出したデータのシンドロームを計算する際に、前記スペアデータ切り替え回路から前記誤り検出・訂正回路への入力を、前記シンドローム計算回路の出力に関与しないレベルに設定する
ことを特徴とする半導体記憶装置。
【請求項２】
一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、
前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、
前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、
リダンダンシ情報が供給されて制御され、前記メモリセルアレイから読み出されたデータとパリティビット、及び前記スペアデータ切り替え回路を介して前記スペアメモリセルアレイから読み出されたデータそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、
前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路とを具備し、
前記シンドローム計算回路により、前記メモリセルアレイから読み出したデータのシンドロームを計算した後、前記スペアメモリセルアレイ中のメモリセルから読み出したデータのシンドロームを再計算する
ことを特徴とする半導体記憶装置。
【請求項３】
一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、
前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、
前記スペアメモリセルアレイから読み出されたデータが供給され、前記スペアメモリセルのシンドロームを計算するスペアセルシンドローム計算回路と、
前記メモリセルアレイから読み出されたデータとパリティビット、及び前記スペアセルシンドローム計算回路から出力されるシンドロームがそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、
前記シンドローム計算と並行して、前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、
前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記シンドローム計算回路は、前記メモリセルアレイから読み出されたデータとパリティビットが入力されるシンドローム生成回路と、前記メモリセルアレイから読み出されたデータ、パリティビット、及びリダンダンシ情報が供給され、置換データを出力する切り替えデータ判定回路と、前記リダンダンシ情報と前記スペアメモリセルアレイから読み出されたデータが供給され、スペアデータを出力する切り替えスペアデータ判定回路と、前記シンドローム生成回路、前記切り替えデータ判定回路、及び前記切り替えスペアデータ判定回路の出力信号が供給され、シンドロームを出力するエクスクルーシブオア回路とを備えることを特徴とする請求項１乃至３いずれか１つの項に記載の半導体記憶装置。
【請求項５】
前記シンドローム生成回路は、前記メモリセルアレイから読み出されたデータとパリティビットが入力されるエクスクルーシブオア回路を含むことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、更に詳しくは強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶する強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体の特性の一つである自発分極がヒステリシス特性を示すことを利用し、強誘電体の異なる二つの分極の大きさによって二値データを不揮発に記憶するものである。従来の強誘電体メモリにおけるメモリセルは、一般にＤＲＡＭと同様のアーキテクチャを採用しており（例えば特許文献１あるいは特許文献２参照）、常誘電体キャパシタを強誘電体キャパシタに置き換え、強誘電体キャパシタとトランジスタを直列接続してメモリセルを構成している。このメモリセルを複数配置して、メモリセルアレイを構成する。
【０００３】
また、上記メモリセルアレイとは別に、メモリセルアレイ内の不良ビットを救済するために、スペアメモリセルアレイを配置し、メモリセルアレイ内のあるブロックで不良ビットが発生した場合、スペアメモリセルアレイのブロックに置き換えるようにしている。これによって、チップ面積のオーバーヘッド（Over Head）を最小限に抑え、チップ歩留まり（Chip Yield）を上げることができる。
【０００４】
更に、チップ中に誤り検出・訂正（ＥＣＣ：Error Checking and Correcting）回路を搭載することで、読み出された複数のデータの中で１ビット（bit）のみ誤りが存在した場合、そのデータの誤りを訂正して出力することができる。このＥＣＣ回路を搭載する方式は、メモリセルアレイ内のあるセルが読み出しも書き込みもできない不良ビットではなく、条件によってある確率で誤りデータが読み出されるような不良ビットに有効である。この方式を採用することで読み出したデータの信頼性を向上できる。
【０００５】
ところで、スペアメモリセルアレイとＥＣＣ回路の両方をチップ中に搭載した場合、スペアメモリセルアレイによるデータの置き換えが必要になった時には、初めにメモリセルアレイのデータとスペアメモリセルアレイのデータとを切り替える。次に、シンドローム計算回路によって、メモリセルアレイ内のデータと一部のスペアメモリセルアレイ内のデータからシンドロームを計算する。そして、１ビットの誤りがあった場合には、ＥＣＣ回路によって、シンドロームと読み出しデータとに基づいて誤りを訂正して出力する。強誘電体メモリは不揮発性のメモリであるが、通常は破壊読出しであるため、データ線にデータが読み出されてからデータを再書き込みするまでの短い期間にこの一連の動作を行う必要がある。
【０００６】
通常、上記スペアメモリセルアレイはメモリセルアレイに隣接して配置されるため、メモリセルアレイにはスペアメモリセルアレイに近いブロックと遠いブロックが生ずる。このため、スペアメモリセルアレイから離れて配置されたブロックとの間には配線長の差が大きくなり、このブロック中のメモリセルから読み出したデータとスペアメモリセルアレイのデータとを切り替える際には、メモリセルアレイ内のデータとスペアメモリセルアレイ内のデータ切り替え時間が増大する。この結果、サイクルタイムやアクセスタイムの増加を招く。
【特許文献１】特開２００１−１４３４７８号
【特許文献２】特開２００１−２５０３７６号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、ＥＣＣ回路を介したデータ読み出しの高速化を図ることができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によると、一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、リダンダンシ情報が供給されて制御され、前記メモリセルアレイから読み出されたデータ、前記スペアメモリセルアレイから読み出されたデータ、及び前記メモリセルアレイから読み出されたパリティビットがそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、前記シンドローム計算と並行して、前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路とを具備し、前記シンドローム計算回路で前記メモリセルアレイから読み出したデータのシンドロームを計算し、当該シンドローム計算と並行してスペアメモリセルから読み出したデータへの切り替えを行い、前記シンドローム計算回路で前記スペアメモリセルアレイ中のメモリセルから読み出したデータのシンドロームを計算し、前記シンドローム計算回路で前記メモリセルアレイから読み出したデータのシンドロームを計算する際に、前記スペアデータ切り替え回路から前記誤り検出・訂正回路への入力を、前記シンドローム計算回路の出力に関与しないレベルに設定する半導体記憶装置が提供される。
【０００９】
本発明の他の一態様によると、一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、リダンダンシ情報が供給されて制御され、前記メモリセルアレイから読み出されたデータとパリティビット、及び前記スペアデータ切り替え回路を介して前記スペアメモリセルアレイから読み出されたデータそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路とを具備し、前記シンドローム計算回路により、前記メモリセルアレイから読み出したデータのシンドロームを計算した後、前記スペアメモリセルアレイ中のメモリセルから読み出したデータのシンドロームを再計算する半導体記憶装置が提供される。
【００１０】
本発明の更に他の一態様によると、一方の電極がプレート線に接続された強誘電体キャパシタと、ドレイン端子が前記強誘電体キャパシタの他方の電極に接続され、ゲート端子がワード線に接続され、ソース端子がビット線に接続されたトランジスタとを有するメモリセルがマトリックス状に配置された複数のブロックを備えたメモリセルアレイと、前記メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイと、前記スペアメモリセルアレイから読み出されたデータが供給され、前記スペアメモリセルのシンドロームを計算するスペアセルシンドローム計算回路と、前記メモリセルアレイから読み出されたデータとパリティビット、及び前記スペアセルシンドローム計算回路から出力されるシンドロームがそれぞれ入力され、シンドロームを計算するシンドローム計算回路と、前記シンドローム計算と並行して、前記メモリセルアレイから読み出されたデータと、前記スペアメモリセルアレイから読み出されたデータとの切り替え動作を行うスペアデータ切り替え回路と、前記シンドローム計算回路で算出されたシンドロームと前記スペアデータ切り替え回路で切り替えられたデータが入力され、読み出された複数のデータのうち、誤りが生じた場合にその誤りを訂正する誤り検出・訂正回路とを具備する半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明によれば、ＥＣＣ回路を介したデータ読み出しの高速化を図ることができる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。  
図１は、本発明の第一の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図である。この強誘電体メモリは、メモリセルアレイ１１、スペアメモリセルアレイ１２、スペアデータ切り替え回路１３、シンドローム計算回路１４及び誤り検出・訂正（ＥＣＣ）回路１５を含んで構成されている。
【００１３】
上記メモリセルアレイ１１は、複数のブロックに分割されている。各々のブロックには、強誘電体キャパシタとトランジスタとで構成されたメモリセルがマトリックス状に配置されている。上記強誘電体キャパシタの一方の電極はプレート線に接続され、他方の電極は上記トランジスタのドレイン端子に接続される。このトランジスタは、ゲート端子がワード線に接続され、ソース端子がビット線に接続されている。
【００１４】
上記スペアメモリセルアレイ１２も上記メモリセルアレイ１１と同様に構成されており、メモリセルアレイ１１内のあるブロックで不良ビットが発生した場合、スペアメモリセルアレイ１２内のブロックに置き換えるようになっている。
【００１５】
上記メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，…、スペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…、及び上記メモリセルアレイ１１から読み出されたパリティビットＰ０，Ｐ１，Ｐ２，…はそれぞれシンドローム計算回路（演算回路）１４に供給される。このシンドローム計算回路１４には、リダンダンシ情報（選択信号ＳＥＬａ〜ＳＥＬｆ）が供給されて制御される。そして、上記データＤ０，Ｄ１，Ｄ２，…，ＳＤ０，ＳＤ１，ＳＤ２，…とパリティビットＰ０，Ｐ１，Ｐ２，…からシンドロームＳｙ０，Ｓｙ１，Ｓｙ２，…が算出される。
【００１６】
このシンドローム計算と並行して、上記スペアデータ切り替え回路１３により、メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，…とスペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…の切り替え動作が行われる。シンドローム計算回路１４によって算出されたシンドロームＳｙ０，Ｓｙ１，Ｓｙ２，…とスペアデータ切り替え回路１３によって切り替えられたデータＷＤ０，ＷＤ１，ＷＤ２，…とから誤り検出・訂正回路１５によって誤りが検出された場合には、データの誤り訂正が行われ、訂正後の正しいデータＣＤ０，ＣＤ１，ＣＤ２，…とパリティビットＰ０，Ｐ１，Ｐ２，…が出力される。
【００１７】
本第一の実施形態に係る半導体記憶装置では、スペアメモリセルアレイ１２中のメモリセルに置き換えたメモリセルのデータを０に設定してメモリセルアレイ１１から読み出したデータＤ０，Ｄ１，Ｄ２，…のシンドロームを計算し、当該シンドローム計算と並行してスペアメモリセルから読み出したデータＳＤ０，ＳＤ１，ＳＤ２，…への切り替えを行い、その後、スペアメモリセルアレイ１２中のメモリセルから読み出したデータのシンドロームを計算する。
【００１８】
なお、必ずしもスペアメモリセルアレイ１２中のメモリセルに置き換えたメモリセルのデータを０に設定する必要はなく、シンドローム計算回路１４でメモリセルアレイ１１から読み出したデータのシンドロームを計算する際に、スペアデータ切り替え回路１３から誤り検出・訂正回路１５への入力を、シンドローム計算回路１４の出力に関与しないレベルに設定すればよい。
【００１９】
このように、シンドローム計算とデータの切り替え動作を並行して行えば、メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，…とスペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…の切り替え後にシンドローム計算を行うのに比べて、データの読み出しから誤り検出及び誤り訂正して出力するまでの時間を短縮することができる。
【００２０】
図２は、上記図１に示した回路におけるシンドローム計算回路１４の構成例を示す回路図である。このシンドローム計算回路１４は、シンドローム生成回路２１、切り替えデータ判定回路２２、切り替えスペアデータ判定回路２３及びエクスクルーシブオア回路２４を含んで構成されている。上記シンドローム生成回路２１は、上記メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，Ｄ３，…，Ｄ６２がそれぞれ入力される二入力エクスクルーシブオア回路２５−１〜２５−３１、上記メモリセルアレイ１１から読み出されたデータＤ６３とパリティＰが入力される二入力エクスクルーシブオア回路２５−３２、上記二入力エクスクルーシブオア回路２５−１〜２５−３２の出力信号がそれぞれ供給される二入力エクスクルーシブオア回路２６−１〜２６−１６、上記二入力エクスクルーシブオア回路２６−１〜２６−１６の出力信号がそれぞれ供給される二入力エクスクルーシブオア回路２７−１〜２７−８、上記二入力エクスクルーシブオア回路２７−１〜２７−８の出力信号がそれぞれ供給される二入力エクスクルーシブオア回路２８−１〜２８−４、上記二入力エクスクルーシブオア回路２８−１〜２８−４の出力信号がそれぞれ供給される二入力エクスクルーシブオア回路２９−１，２９−２、及び上記二入力エクスクルーシブオア回路２９−１，２９−２の出力信号がそれぞれ供給される二入力エクスクルーシブオア回路３０を含んで構成されている。
【００２１】
上記切り替えデータ判定回路２２には、上記メモリセルアレイ１１から読み出されたデータＤ０〜Ｄ６３、パリティビットＰ０〜Ｐ７、及びリダンダンシ情報（選択信号ＳＥＬａ〜ＳＥＬｆ）が供給され、置換データＲＰＤ（Replaced Data）を出力するようになっている。
【００２２】
上記切り替えスペアデータ判定回路２３には、上記リダンダンシ情報（選択信号ＳＥＬａ〜ＳＥＬｆ）と上記スペアメモリセルアレイ１２から読み出されたデータＳＤ０〜ＳＤ５が供給され、スペアデータＳＰＤ（Spare Data）を出力する。
【００２３】
そして、上記シンドローム生成回路２１の出力信号、上記切り替えデータ判定回路２２から出力される置換データＲＰＤ、及び上記切り替えスペアデータ判定回路２３から出力されるスペアデータＳＰＤが上記エクスクルーシブオア回路２４に供給され、このエクスクルーシブオア回路２４からシンドロームＳＹＤを出力するようになっている。
【００２４】
図３は、上記図２に示した切り替えデータ判定回路２２の具体的な構成例を示す回路図である。この切り替えデータ判定回路２２は、マルチプレクサ（ＭＵＸ）３１−１〜３１−１０とエクスクルーシブオア回路３２とを含んで構成されている。
【００２５】
マルチプレクサ３１−１には、メモリセルアレイ１１から読み出されたデータＤ０，Ｄ３，（Ｄ３＋Ｄ４），Ｄ４が供給される。マルチプレクサ３１−２には、メモリセルアレイ１１から読み出されたデータＤ８，Ｄ１１，（Ｄ１１＋Ｄ１２），Ｄ１２が供給される。マルチプレクサ３１−３には、メモリセルアレイ１１から読み出されたデータＤ１６，Ｄ１９，（Ｄ１９＋Ｄ２０），Ｄ２０が供給される。また、マルチプレクサ３１−４には、メモリセルアレイ１１から読み出されたデータＤ２４，Ｄ２７，（Ｄ２７＋Ｄ２８），Ｄ２８が供給される。これらのマルチプレクサ３１−１〜３１−４には、選択信号ＳＥＬｂが供給されて選択動作が行われる。
【００２６】
上記マルチプレクサ３１−１〜３１−４の選択出力は、マルチプレクサ３１−５に供給される。このマルチプレクサ３１−５には、選択信号ＳＥＬａが供給されて選択動作が行われる。このマルチプレクサ３１−５の出力信号は、エクスクルーシブオア回路３２の一方の入力端に供給される。
【００２７】
マルチプレクサ３１−６には、メモリセルアレイ１１から読み出されたデータＤ３２，Ｄ３５，（Ｄ３５＋Ｄ３６），Ｄ３６及びパリティビットＰ４が供給される。マルチプレクサ３１−７には、メモリセルアレイ１１から読み出されたデータＤ４０，Ｄ４３，（Ｄ４３＋Ｄ４４），Ｄ４４及びパリティビットＰ５が供給される。マルチプレクサ３１−８には、メモリセルアレイ１１から読み出されたデータＤ４８，Ｄ５１，（Ｄ５１＋Ｄ５２），（Ｄ５２＋Ｐ６）が供給される。また、マルチプレクサ３１−９には、メモリセルアレイ１１から読み出されたデータＤ５６，Ｄ５９，（Ｄ５９＋Ｄ６０），（Ｄ５９＋Ｄ６０＋Ｐ７）が供給される。これらのマルチプレクサ３１−６〜３１−９には、選択信号ＳＥＬｄが供給されて選択動作が行われる。
【００２８】
上記マルチプレクサ３１−６〜３１−９の選択出力は、マルチプレクサ３１−１０に供給される。このマルチプレクサ３１−１０には、選択信号ＳＥＬｃが供給されて選択動作が行われる。マルチプレクサ３１−１０の出力信号は、エクスクルーシブオア回路３２の他方の入力端に供給される。そして、このエクスクルーシブオア回路３２の出力端から置換データＲＰＤ（Ｓｙ４）が出力される。
【００２９】
上記図３に示した回路は、シンドロームＳｙ４の場合に切り替えられたデータを選択するものである。ここでは、データＤ０〜Ｄ３１のうち３ビットがスペアセルで置き換えられ、データＤ３２〜Ｄ６３のうち３ビットがスペアセルで置き換えられる場合を示した。上記選択信号ＳＥＬａで、データＤ０〜Ｄ７，Ｄ８〜Ｄ１５，Ｄ１６〜Ｄ２３，Ｄ２４〜Ｄ３１のどの８ビットが置き換えられたかを選択し、選択信号ＳＥＬｃでデータＤ３２〜Ｄ３９，Ｄ４０〜Ｄ４７，Ｄ４８〜Ｄ５５，Ｄ５６〜Ｄ６３のどの８ビットが置き換えられたかを選択する。そして、選択信号ＳＥＬｂ，ＳＥＬｄで８ビット中どの３ビットが置き換えられたかを選択することができる。このように、検査行列の８ビットごとに周期性を持たせることで、切り替えデータの選択が容易になる。
【００３０】
図４は、上記図２に示した切り替えスペアデータ判定回路２３の具体的な構成例を示す回路図である。この切り替えスペアデータ判定回路２３は、マルチプレクサ（ＭＵＸ）３３−１，３３−２とエクスクルーシブオア回路３４とを含んで構成されている。上記マルチプレクサ３３−１には、スペアメモリセルアレイ１２から読み出されたスペアデータＳＤ０，ＳＤ２，（ＳＤ１＋ＳＤ２），（ＳＤ０＋ＳＤ１）が供給される。このマルチプレクサ３３−１には、選択信号ＳＥＬｆが供給されて選択動作が行われる。
【００３１】
上記マルチプレクサ３３−２には、スペアメモリセルアレイ１２から読み出されたスペアデータＳＤ３，ＳＤ５，（ＳＤ４＋ＳＤ５），（ＳＤ３＋ＳＤ４）が供給される。このマルチプレクサ３３−２には、選択信号ＳＥＬｅが供給されて選択動作が行われる。
【００３２】
上記マルチプレクサ３３−１，３３−２の出力信号は、エクスクルーシブオア回路３４に供給され、このエクスクルーシブオア回路３４からスペアデータＳＰＤ（Ｓｙ４）が出力される。
【００３３】
図４に示すように、スペアセルに関しても、どのメモリセルが置き換えられたかによってスペアセルデータを選択する。この際、選択信号ＳＥＬｆによってデータＤ０〜Ｄ３１のどの３ビットが切り替えられたかを選択し、選択信号ＳＥＬｅによってデータＤ３２〜Ｄ６３のどの３ビットが切り替えられたかを選択する。
【００３４】
次に、上記のような構成において、シンドローム生成回路２１の演算動作について概略的に説明する。本実施形態では、メモリセルアレイ１１内のデータがスペアメモリセルアレイ１２内のデータに置き換えられた場合にも、まず、メモリセルアレイ１１内から読み出されたデータからシンドローム生成回路２１によってシンドロームの計算を始める。この際、スペアメモリセルアレイ１２内のデータに置き換えられたメモリセルのデータは０に設定して上記メモリセルアレイ１１から読み出したデータのシンドロームを計算する。この計算結果に対して、メモリセルのスペアメモリセルによって置き換えられたデータ、及びスペアメモリセルのデータとの演算をシンドローム生成回路２１によって行い、最終的なシンドローム計算結果を得る。このようにすれば、メモリセルデータのスペアメモリセルデータへの切り替えとシンドローム計算とを並行して行うことができ、データ切り替え時間の増大を抑制し、サイクルタイムやアクセスタイムの増加を防ぐことができる。
【００３５】
図５及び図６はそれぞれ、本実施形態の検査行列及びシンドローム計算の概念図の一例である。検査行列の各列は各データの認識コードを表し、ここではデータが６４ビット（Ｄ０〜Ｄ６３）の場合を示す。
【００３６】
図７はデータ（Ｄ０〜Ｄ７）が８ビットの場合の認識コードを示している。認識コードの上位４ビットは８ビット単位で６４ビットまで同一である。下位４ビットは８ビットごと（Ｄ０〜Ｄ７，Ｄ８〜Ｄ１５，Ｄ１６〜Ｄ２３，Ｄ２４〜Ｄ３１，Ｄ３２〜Ｄ３９，Ｄ４０〜Ｄ４７，Ｄ４８〜Ｄ５５，Ｄ５６〜Ｄ６３）の認識コードを区別できるようになっている。
【００３７】
図８には、スペアセルに切り替えられた場合のデータ誤り検出・訂正信号（シンドローム）Ｓｙ４〜Ｓｙ７で切り替えられるメモリセルのデータを示している。
【００３８】
図９は、本発明の第二の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図である。この強誘電体メモリは、上述した第１の実施形態と同様にメモリセルアレイ１１、スペアメモリセルアレイ１２、スペアデータ切り替え回路１３、シンドローム計算回路１４、及び誤り検出・訂正回路１５を含んで構成されている。そして、スペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…が直接的にシンドローム計算回路１４に入力されるのではなく、スペアデータ切り替え回路１３を介して入力されるようになっている。
【００３９】
本第二の実施形態の動作は、基本的には第一の実施形態と同様であるが、上記メモリセルアレイ１１から読み出したデータＤ０，Ｄ１，Ｄ２，…とパリティビットＰ０，Ｐ１，Ｐ２，…とに基づいてシンドロームを計算した後、上記スペアデータ切り替え回路１３を介してスペアメモリセルアレイ１２中のメモリセルから読み出したデータＳＤ０，ＳＤ１，ＳＤ２，…をシンドローム計算回路１４に供給し、シンドロームを再計算するようになっている。ここで、一度目のシンドローム計算では、スペアメモリセルアレイ１１中のメモリセルに置き換えたメモリセルのデータを０に設定してシンドロームを計算する。
【００４０】
このような構成であっても前述した第一の実施形態と同様な作用効果が得られる。
【００４１】
なお、上記シンドローム計算回路１４には、第一の実施形態と同様に図２乃至図４に示した回路と実質的に同様な構成が適用でき、図５及び図６に示した検査行列とシンドローム計算の概念を用いることができる。但し、例えば切り替えスペアデータ判定回路２３には、上記スペアデータ切り替え回路１３を介してスペアメモリセルアレイ１２から読み出されたデータが選択的に入力されることになる。
【００４２】
図１０は、本発明の第三の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図である。この強誘電体メモリは、メモリセルアレイ１１、スペアメモリセルアレイ１２、スペアデータ切り替え回路１３、シンドローム計算回路１４、誤り検出・訂正回路１５及びスペアセルシンドローム計算回路１６を含んで構成されている。
【００４３】
メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，…とスペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…は、スペアデータ切り替え回路１３に供給されて切り替え動作が行われる。
【００４４】
上記スペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…は、スペアセルシンドローム計算回路１６に供給されてシンドロームが計算される。このスペアセルシンドローム計算回路１６で計算されたシンドロームＳＳｙ０，ＳＳｙ１，ＳＳｙ２，…は、シンドローム計算回路１４に供給される。また、上記メモリセルアレイ１１から読み出されたデータＤ０，Ｄ１，Ｄ２，…とパリティビットＰ０，Ｐ１，Ｐ２，…もシンドローム計算回路１４に供給される。このシンドローム計算回路１４では、上記シンドロームＳＳｙ０，ＳＳｙ１，…、上記データＤ０，Ｄ１，Ｄ２，…及びパリティビットＰ０，Ｐ１，Ｐ２，…からシンドロームＳｙ０，Ｓｙ１，…が計算される。
【００４５】
そして、上記シンドローム計算回路１４によって計算されたシンドロームＳｙ０，Ｓｙ１，Ｓｙ２，…とスペアデータ切り替え回路１３によって切り替えられたデータＷＤ０，ＷＤ１，ＷＤ２，…とから誤り検出・訂正回路１５によって誤りが検出された場合、データの誤り訂正が行われて正しいデータＣＤ０，ＣＤ１，ＣＤ２，…とパリティビットＰ０，Ｐ１，Ｐ２，…が出力される。
【００４６】
本第三の実施形態は、エクスクルーシブオア回路が２回排他的論理和演算を行うと演算結果が０になることを利用するものである。メモリセルアレイ１１の置き換えられるメモリセルのデータを０にしないで排他的論理和演算し、次にメモリセルアレイの置き換えられるデータとスペアメモリセルアレイのデータを排他的論理和演算する。このように２回の排他的論理和演算を行うことで、一度目の排他的論理和演算の結果をキャンセルできる。
【００４７】
本第三の実施形態は、スペアメモリセルアレイ１２から読み出されるデータＳＤ０，ＳＤ１，ＳＤ２，…のバス幅が大きい場合に好適なものであり、予めスペアメモリセルアレイ１２から読み出されたデータＳＤ０，ＳＤ１，ＳＤ２，…でシンドロームを計算し、その結果とメモリセルアレイ１１内のメモリセルから読み出されたデータＤ０，Ｄ１，Ｄ２，…とでシンドロームを計算することで演算の高速化を図ることができる。
【００４８】
なお、上記シンドローム計算回路１４には、第一、第二の実施形態と同様に図２乃至図４に示した回路と実質的に同様な構成が適用でき、図５及び図６に示した検査行列とシンドローム計算の概念を用いることができる。但し、例えば切り替えスペアデータ判定回路２３には、上記スペアセルシンドローム計算回路１６を介してシンドロームが選択的に入力されることになる。
【００４９】
上述したように、本発明の第一、二の実施形態では、メモリセルアレイ１１から読み出されたデータ、及びスペアメモリセルアレイ１２から読み出されたデータからシンドロームが計算される。
【００５０】
即ち、本発明の一実施形態に係る半導体記憶装置は、強誘電体キャパシタの一方の電極とトランジスタのドレイン端子とを直列接続し、ゲート端子にはワード線を接続させ、ソース端子にはビット線を接続させ、強誘電体のもう一方の電極にプレート線を接続させ、これを複数個、配置させたメモリセルアレイを有し、メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイを備え、メモリセルアレイより読み出された複数のデータのうち、１ビットのみ誤りが生じた場合にその誤りを訂正するＥＣＣ回路を有する強誘電体メモリにおいて、メモリセルアレイ内のデータのみから計算されるデータ誤り検出・訂正信号（シンドローム）と、スペアメモリセルアレイより読み出されたデータ及び、スペアメモリセルアレイによって置き換えられたメモリセルアレイ内のメモリセルより読み出されたデータを演算させる回路を有する。
【００５１】
また、上記半導体記憶装置において、メモリセルアレイ内の不良ビットセルを、スペアメモリセルアレイ内のメモリセルに置き換える際、メモリセルアレイ内のデータのみから計算されるデータ誤り検出・訂正信号（シンドローム）に対して、スペアメモリセルデータとの演算が行われる。
【００５２】
更に、上記半導体記憶装置において、メモリセルアレイ内の不良ビットセルを、スペアメモリセルアレイ内のメモリセルに置き換える際、メモリセルアレイ内のデータのみから計算されるデータ誤り検出・訂正信号（シンドローム）に対して、再度、置き換えられるメモリセルアレイ内のセルデータとの演算が行われる。
【００５３】
本発明の他の一実施形態に係る半導体記憶装置は、強誘電体キャパシタの一方の電極とトランジスタのドレイン端子とを直列接続し、ゲート端子にはワード線を接続させ、ソース端子にはビット線を接続させ、強誘電体のもう一方の電極にプレート線を接続させ、これを複数個、配置させたメモリセルアレイを有し、メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイを備え、メモリセルアレイより読み出された複数のデータのうち、１ビットのみ誤りが生じた場合にその誤りを訂正するための回路（ＥＣＣ）を有する強誘電体メモリにおいて、ＥＣＣ回路にデータ誤り検出・訂正信号（シンドローム）を出力するシンドローム生成回路はメモリセルアレイ内のデータ、及びスペアメモリセルアレイ内のデータからシンドロームを計算する。
【００５４】
上記半導体記憶装置において、メモリセルアレイ内のデータをスペアメモリセルアレイ内のデータのＩ／Ｏへの切り替えと、切り替える前のメモリセルアレイ内のデータを用いて行うシンドローム計算とを並列に行う。
【００５５】
また、上記半導体記憶装置において、メモリセルアレイ内のデータをスペアメモリセルアレイ内のデータのＩ／Ｏへの切り替えによって、各シンドローム演算に必要なメモリセルアレイ内の切り替えられたデータ、及びスペアメモリセルアレイ内のデータを切り替える回路を有する。
【００５６】
本発明の更に他の一実施形態に係る半導体記憶装置は、強誘電体キャパシタの一方の電極とトランジスタのドレイン端子とを直列接続し、ゲート端子にはワード線を接続させ、ソース端子にはビット線を接続させ、強誘電体のもう一方の電極にプレート線を接続させ、これを複数個、配置させたメモリセルアレイを有し、メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイを備え、メモリセルアレイより読み出された複数のデータのうち、１ビットのみ誤りが生じた場合にその誤りを訂正するための回路（ＥＣＣ）を有し、メモリセルアレイ内のデータとスペアメモリセルアレイ内のデータのＩ／Ｏへの出力を切り替える装置を有する強誘電体メモリにおいて、ＥＣＣ回路にデータ誤り検出・訂正信号（シンドローム）を出力するシンドローム生成回路は出力切り替え装置によって切り替えられたスペアメモリセルアレイ内のデータとメモリセルアレイ内のデータからシンドロームを計算する。
【００５７】
上記半導体記憶装置において、メモリセルアレイ内のデータをスペアメモリセルアレイ内のデータのＩ／Ｏへの切り替えと、切り替える前のメモリセルアレイ内のデータを用いて行うシンドローム計算とを並列に行う。
【００５８】
また、上記半導体記憶装置において、メモリセルアレイ内のデータをスペアメモリセルアレイ内のデータのＩ／Ｏへの切り替えによって、各シンドローム演算に必要なメモリセルアレイ内の切り替えられたデータ、及びスペアメモリセルアレイ内のデータを切り替える回路を有する。
【００５９】
本発明の別の一実施形態に係る半導体記憶装置は、強誘電体キャパシタの一方の電極とトランジスタのドレイン端子とを直列接続し、ゲート端子にはワード線を接続させ、ソース端子にはビット線を接続させ、強誘電体のもう一方の電極にプレート線を接続させ、これを複数個、配置させたメモリセルアレイを有し、メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイを備え、メモリセルアレイより読み出された複数のデータのうち、１ビットのみ誤りが生じた場合にその誤りを訂正するための回路（ＥＣＣ）を有し、ＥＣＣ回路を構成する、検査ビット生成回路、シンドローム生成回路に用いられる、読み出しデータ、パリティデータを定義する、認識コードの上位複数ビットは第一の周期で規定される。
【００６０】
本発明の更に別の一実施形態に係る半導体記憶装置は、強誘電体キャパシタの一方の電極とトランジスタのドレイン端子とを直列接続し、ゲート端子にはワード線を接続させ、ソース端子にはビット線を接続させ、強誘電体のもう一方の電極にプレート線を接続させ、これを複数個、配置させたメモリセルアレイを有し、メモリセルアレイ中の不良ビットを含むブロックを置き換えるためのスペアメモリセルアレイを備え、メモリセルアレイより読み出された複数のデータのうち、１ビットのみ誤りが生じた場合にその誤りを訂正するための回路（ＥＣＣ）を有し、メモリセルアレイ内の不良ビットを救済するために、スペアメモリセルアレイ内のデータをＩ／Ｏへの出力を切り替える装置を有する強誘電体メモリにおいて、予めスペアメモリセルアレイ内のデータのシンドロームを計算し、その結果をメモリセルアレイ内のデータによって計算されたシンドロームと演算する。
【００６１】
以上詳述したように、本発明の一つの側面によれば、スペアメモリセルアレイを備え、ＥＣＣ回路を搭載した強誘電体メモリにおいて、スペアセルへの切り替えとデータ誤り検出・訂正信号（シンドローム）の計算を並列に行い、セルアレイのデータのみで計算したシンドロームに対してスペアセルデータとスペアセルによって置き換えられたセルデータを演算することでシンドロームを計算する方式によってＥＣＣ回路を介したデータ読み出しの高速化を図ることができる。
【００６２】
従って、スペアメモリセルアレイを備え、ＥＣＣ回路を搭載した強誘電体メモリにおいて、スペアセルへの切り替えとデータ誤り検出・訂正信号（シンドローム）の計算を並列に行い、ＥＣＣ回路を介したデータ読み出しの高速化を図れる半導体記憶装置が得られる。
【００６３】
以上実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えばエクスクルーシブオア回路を用いる場合を例にとって説明したが、エクスクルーシブオア回路に代えてエクスクルーシブノア回路とインバータの組み合わせでも良く、同等の効果が得られれば他の論理回路を用いても良いのは勿論である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の第一の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図。
【図２】図１に示した回路におけるシンドローム計算回路の構成例を示す回路図。
【図３】図２に示したシンドローム計算回路中の切り替えデータ判定回路の具体的な構成例を示す回路図。
【図４】図２に示したシンドローム計算回路中の切り替えスペアデータ判定回路の具体的な構成例を示す回路図。
【図５】本発明の第一の実施形態に係る半導体記憶装置の検査行列の概念図。
【図６】本発明の第一の実施形態に係る半導体記憶装置のシンドローム計算の概念図。
【図７】データが８ビットの場合の認識コードを示す図。
【図８】スペアセルに切り替えられた場合のデータ誤り検出・訂正信号の切り替えられるメモリセルのデータを示す図。
【図９】本発明の第二の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図。
【図１０】本発明の第三の実施形態に係る半導体記憶装置について説明するためのもので、強誘電体メモリにおける一部を抽出して構成例を示す模式図。
【符号の説明】
【００６５】
１１…メモリセルアレイ、１２…スペアメモリセルアレイ、１３…スペアデータ切り替え回路、１４…シンドローム計算回路、１５…誤り検出・訂正回路、１６…スペアセルシンドローム計算回路、Ｄ０，Ｄ１，Ｄ２…メモリセルアレイから読み出されたデータ、ＳＤ０，ＳＤ１，ＳＤ２…スペアメモリセルアレイから読み出されたデータ、Ｐ０，Ｐ１，Ｐ２…パリティビット、Ｓｙ０，Ｓｙ１，Ｓｙ２…シンドローム。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008041123.tif 000010
【図９】
2008041123.tif 000011
【図１０】
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