(57)【要約】      （修正有）【課題】パターン幅が均一でないパターンを形成できるＳＷＴ（Side wall transfer）プロセスを用いたＳＲＡＭ等の半導体装置の製造方法を提供する。【解決手段】半導体基板上に、切り込み部１６Ａを持つダミーパターン１６を形成し、半導体基板及びダミーパターン１６上に側壁材１７となるアモルファスシリコン等の膜を形成する。側壁材１７となる膜に対して異方性エッチングを行い、ダミーパターン１６の側壁に側壁材１７を残す。さらに、側壁材１７をマスク材としてエッチングを行い、切り込み部以外で得られた側壁材１７の幅に切り込み部１６Ａを加えた幅を持つ部分と側壁材１７の幅を持つ部分とを有するパターンを形成する。【選択図】      図１
2008117816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、切り込み部を持つダミーパターンを形成する工程と、
前記半導体基板及び前記ダミーパターン上に側壁材となる膜を形成する工程と、
前記側壁材となる膜に対して異方性エッチングを行い、前記ダミーパターンの側壁に前記側壁材を残す工程と、
前記側壁材をマスク材としてエッチングを行い、前記切り込み部以外で得られた側壁材幅に前記切り込み部を加えた幅を持つ部分と前記側壁材幅を持つ部分とを有するパターンを形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に、第１ダミーパターンを形成する工程と、
前記半導体基板及び前記第１ダミーパターン上に第１側壁材となる膜を形成する工程と、
前記第１側壁材となる膜に対して異方性エッチングを行い、前記第１ダミーパターンの側壁に前記第１側壁材を残す工程と、
前記第１側壁材をマスク材としてエッチングを行い、前記第１側壁材を転写した第１パターンを形成する工程と、
前記半導体基板及び前記第１パターン上に下地膜を形成し、前記下地膜を前記第１パターンと実質的に同じ高さになるまで平坦化する工程と、
前記下地膜上に、第２ダミーパターンを形成する工程と、
前記下地膜及び前記第２ダミーパターン上に第２側壁材となる膜を形成する工程と、
前記第２側壁材となる膜に対して異方性エッチングを行い、前記第２ダミーパターンの側壁に前記第２側壁材を残す工程と、
前記第１パターン及び前記第２側壁材をマスク材としてエッチングを行い、前記第１パターンを転写した第２パターンと前記第２側壁材を転写した第３パターンを形成する工程とを具備し、
前記第２パターンと前記第３パターンとが接続されていることを特徴とする半導体装置の製造方法。
【請求項３】
前記パターンの形成工程がフィン型電界効果トランジスタのフィンパターン及びゲート電極の少なくとも一方の形成に用いられ、前記フィンパターン及び前記ゲート電極の少なくとも一方におけるコンタクト材が接続される領域の幅は、前記フィンパターン及び前記ゲート電極の少なくとも一方におけるその他の領域の幅より、前記切り込み部の寸法に対応して太く形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２パターンと前記第３パターンの形成工程がフィン型電界効果トランジスタのフィンパターンの形成に用いられ、前記フィン型電界効果トランジスタを有するスタティックランダムアクセスメモリ（ＳＲＡＭ）のメモリセルが製造されることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記第１、第２ダミーパターンの少なくとも一方が切り込み部を持って形成され、前記フィンパターンにおけるコンタクト材が接続される領域の幅は、前記フィンパターンにおけるその他の領域の幅より、前記切り込み部の寸法に対応して太く形成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、Side wall transfer(ＳＷＴ)を用いた半導体装置の製造方法に関するものであり、例えば、Side wall transfer(ＳＷＴ)を用いた、フィン型電界効果トランジスタを含むＳＲＡＭ（static random access memory）に関するものである。
【背景技術】
【０００２】
リソグラフィーの限界を超えた微細なパターンが形成でき、またパターンエッジの粗さ（Line edge roughness(ＬＥＲ)）を低減できる方法としてSide wall transfer(ＳＷＴ)という方法が注目を集めている。例えば、１０ｎｍ前後のゲート電極の作成時や、フィン型電界効果トランジスタ（以下、ＦｉｎＦＥＴと記す）のシリコンからなるフィンパターン（アクティブエリア）の形成時などに用いられており、学会などでもその効果が確かめられている（例えば、非特許文献１参照）。
【０００３】
このような特徴を持つＳＷＴプロセスは、閾値電圧のばらつきにもっとも敏感なデバイスであるＳＲＡＭ、特に、ＦｉｎＦＥＴを用いたＳＲＡＭへの応用が期待されている。ＦｉｎＦＥＴを用いたＳＲＡＭについては、例えば特許文献１等に記載されている。
【０００４】
しかしながら、現在のＳＷＴプロセスでは、(１)同一の幅をもつパターン、(２)単純なレイアウト（例えば、ライン＆スペースの繰り返しパターン）の作成には優れているが、複雑なパターンの形成には適していない。例えば、ＦｉｎＦＥＴを用いたＳＲＡＭにおいては、トランジスタが形成されるフィンパターンの幅はゲート長の２/３以下にする必要があるが、コンタクト材が接続されるソースあるいはドレイン領域のフィンパターンの幅は、コンタクト抵抗を低減するために、より太い幅にすることが求められる。すなわち、コンタクト材が接続されるソースあるいはドレイン領域としてのフィンパターンの幅を、トランジスタのチャネルとなる箇所のフィンパターンの幅よりも太くする必要がある。このように、パターン幅が均一でないパターンをＳＷＴプロセスで形成することは困難であった。
【０００５】
さらに、ＳＲＡＭにおいては、ＳＲＡＭ動作の安定性向上のために、１より大きなベータレシオを持つセルレイアウトを形成することが不可欠であり、この場合、パターンが複雑となる。しかし、この複雑なパターンを、ＳＷＴプロセスを用いて作成することは不可能であった。
【特許文献１】特開２００５−１４２２８９号公報
【非特許文献１】A. Kaneko et al.,“Sidewall Transfer Process and Selective Gate Sidewall Spacer Formation Technology for Sub-15nm FinFET with Elevated Source/Drain Extension”,IEDM Tech Dig., pp.863-866, 2005
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、パターン幅が均一でないパターンを形成できるＳＷＴ（側壁転写）プロセスを用いた半導体装置の製造方法を提供することを目的とする。また、ＳＲＡＭ等における複雑なパターンを形成できるＳＷＴプロセスを用いた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施形態の半導体装置の製造方法は、半導体基板上に、切り込み部を持つダミーパターンを形成する工程と、前記半導体基板及び前記ダミーパターン上に側壁材となる膜を形成する工程と、前記側壁材となる膜に対して異方性エッチングを行い、前記ダミーパターンの側壁に前記側壁材を残す工程と、前記側壁材をマスク材としてエッチングを行い、前記切り込み部以外で得られた側壁材幅に前記切り込み部を加えた幅を持つ部分と前記側壁材幅を持つ部分とを有するパターンを形成する工程とを具備することを特徴とする。
【０００８】
この発明の他の実施形態の半導体装置の製造方法は、半導体基板上に、第１ダミーパターンを形成する工程と、前記半導体基板及び前記第１ダミーパターン上に第１側壁材となる膜を形成する工程と、前記第１側壁材となる膜に対して異方性エッチングを行い、前記第１ダミーパターンの側壁に前記第１側壁材を残す工程と、前記第１側壁材をマスク材としてエッチングを行い、前記第１側壁材を転写した第１パターンを形成する工程と、前記半導体基板及び前記第１パターン上に下地膜を形成し、前記下地膜を前記第１パターンと実質的に同じ高さになるまで平坦化する工程と、前記下地膜上に、第２ダミーパターンを形成する工程と、前記下地膜及び前記第２ダミーパターン上に第２側壁材となる膜を形成する工程と、前記第２側壁材となる膜に対して異方性エッチングを行い、前記第２ダミーパターンの側壁に前記第２側壁材を残す工程と、前記第１パターン及び前記第２側壁材をマスク材としてエッチングを行い、前記第１パターンを転写した第２パターンと前記第２側壁材を転写した第３パターンを形成する工程とを具備し、前記第２パターンと前記第３パターンとが接続されていることを特徴とする。
【発明の効果】
【０００９】
この発明によれば、パターン幅が均一でないパターンを形成できるＳＷＴプロセスを用いた半導体装置の製造方法を提供することが可能である。また、ＳＲＡＭ等における複雑なパターンを形成できるＳＷＴプロセスを用いた半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下に、図面を参照して本発明の実施形態の半導体装置の製造方法について説明する。半導体装置としては、ここではＳＲＡＭを例に取るが、ＳＲＡＭ以外のその他の半導体装置の製造方法にも本発明を適用することができる。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１実施形態］
まず、ＳＷＴプロセスを用いて、均一でない幅を持つパターン、例えば突起状領域を持つパターンを形成する第１実施形態の半導体装置の製造方法について説明する。
【００１２】
図１（ａ）及び図１（ｂ）は、第１実施形態の半導体装置の製造方法を示す平面図である。
【００１３】
フォトリソグラフィ及びＲＩＥにより、図１（ａ）に示すように、半導体基板上に切れ込み１６Ａをもつダミーパターン１６を形成する。このとき、切れ込み１６Ａの幅Ｗｃは、所望の側壁材１７の幅Ｗｓの２倍よりも小さくする。例えば、切れ込み１６Ａ部分以外で得られる側壁材１７の幅Ｗｓ（＝形成したいパターンの幅）を１０ｎｍとすると、切れ込み１６Ａの幅Ｗｃは２０ｎｍよりも細く形成する。このようなダミーパターン１６上に側壁材１７となる膜、例えばアモルファスシリコンを堆積し、異方性エッチング（例えば、ＲＩＥ（reactive ion etching））を行う。このようにしてダミーパターン１６の側壁に側壁材１７を形成すると、幅Ｗｃをもつ切れ込み１６Ａが側壁材１７ですべて埋め込まれ、均一でない幅をもつ側壁材１７が形成される。この側壁材１７をマスク材として加工を行うと、側壁材１７下に、均一でない幅を持つパターン、すなわち突起状領域を持つパターンが形成される。
【００１４】
なおこのとき、切れ込みの幅Ｗｃは、前述したように側壁材１７の幅Ｗｓの２倍よりも小さくする必要がある。しかし、図１（ｂ）に示すように、切れ込み１６Ｂの幅Ｗｃに直交する長さＷLは、幅Ｗｓの２倍より長く形成してもよい。このような切れ込み１６Ｂを持つダミーパターンにおいても、ダミーパターン１６の側壁に側壁材１７を形成した場合、幅Ｗｃ及び長さＷLの寸法をもつ切れ込み１６Ｂが側壁材１７ですべて埋め込まれ、切れ込み１６Ｂの寸法に対応した突起状領域を持つ側壁材１７を形成することができる。
【００１５】
図２〜図４は、ＳＷＴプロセスを用いて、均一でない幅を持つパターンを形成する第１実施形態の半導体装置の製造方法を示す各工程の断面図である。ここでは、均一でない幅を持つパターンとして、ＦｉｎＦＥＴにおけるフィンパターンを形成する場合を例に取る。
【００１６】
まず、シリコン半導体基板１１の表面上に酸化膜１２を形成し、酸化膜１２上にフィンパターン形成時のハードマスクとなるシリコン窒化膜１３を堆積する。シリコン窒化膜１３上にアモルファスシリコン（ａ-Ｓｉ）膜１４を堆積し、さらにアモルファスシリコン膜１４上にシリコン窒化膜１５を堆積する。さらに、シリコン窒化膜１５上にＴＥＯＳ膜１６を堆積する。そして、フォトリソグラフィ及びＲＩＥなどを用いてＴＥＯＳ膜１６をエッチングし、図２（ａ）に示すように、ダミーパターン１６を形成する。
【００１７】
その後、図２（ａ）に示す構造上に、すなわちシリコン窒化膜１５及びダミーパターン１６上に、アモルファスシリコン膜を堆積し、異方性エッチング（例えば、ＲＩＥ等）を行い、図２（ｂ）に示すように、ダミーパターン１６の側壁に側壁材１７を形成する。このとき、側壁材１７に用いる材料としては、ダミーパターン１６であるＴＥＯＳ膜とシリコン窒化膜１５の両方に対して選択比が取れるものであれば、例えば、今回用いたアモルファスシリコン以外の材料を用いてもよい。
【００１８】
次に、ダミーパターン１６をＲＩＥもしくはウェット処理で除去すると、図２（ｃ）に示すように、ダミーパターン１６の側壁にある側壁材１７のみが残る（側壁残しプロセス）。この側壁材１７をマスク材として用いて、図３（ａ）に示すように、ＲＩＥなどによりシリコン窒化膜１５をエッチングし、さらに側壁材１７を除去する。
【００１９】
続いて、シリコン窒化膜１５をマスク材として用いて、図３（ｂ）に示すように、アモルファスシリコン膜１４をエッチングし、さらに図３（ｃ）に示すように、マスク材のトップに残ったシリコン窒化膜１５をＲＩＥもしくはウェット処理で除去する。さらに、アモルファスシリコン膜１４をマスク材として用いて、図４（ａ）に示すように、フィンパターンのハードマスクとなるシリコン窒化膜１３をエッチングする。さらに、図４（ｂ）に示すように、マスク材のトップに残っているアモルファスシリコン膜１４をエッチングし、残されたシリコン窒化膜１３をマスク材として用いて、シリコン半導体基板１１を加工すると、図４（ｃ）に示すように、フィンパターンが形成できる。
【００２０】
前述した製造方法では、ＳＷＴプロセスを用いて、均一でない幅を持つパターン、例えば突起状領域を持つパターンを形成することができる。言い換えると、１回のＳＷＴプロセスで、細い部位と太い部位をもつ、つまり幅が均一でないパターンを形成することができる。さらに、このようなＳＷＴプロセスを用いて、コンタクト材が接続されるソース−ドレイン部分のフィンパターンの幅を太く形成することにより、コンタクト抵抗を低減することが可能となる。
【００２１】
［第２実施形態］
次に、この発明の第２実施形態の半導体装置の製造方法について説明する。前記第１実施形態における構成と同様の部分には同じ符号を付してその説明は省略する。
【００２２】
以下に、ＦｉｎＦＥＴを用いたベータレシオが１のＳＲＡＭセルにおいて、均一でない幅を持つフィンパターン及びゲート電極を、ＳＷＴプロセスを用いて製造する方法を述べる。
【００２３】
図５は、ＳＷＴプロセスを用いて製造した、ＳＲＡＭセルを複数個配置したレイアウト図である。これらＳＲＡＭセルは、均一でない幅を持つフィンパターン及びゲート電極を有しベータレシオが１である。破線２０内が１つのＳＲＡＭセルを示しており、このＳＲＡＭセルに対して上下左右に対象に複数のＳＲＡＭセルが配列されている。ＳＲＡＭセルは、ＳＲＡＭにおける１個のメモリセルであり、１ビットのデータを記憶する基本構成を示す。
【００２４】
図６は、図５中に示した破線２０内のＳＲＡＭセルのレイアウト図である。
【００２５】
ＳＲＡＭセル内には、ドライブトランジスタＤＲ１、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１の３個のトランジスタが配置されている。さらに、ＳＲＡＭセル内には、ＳＲＡＭセルの中心点ＣＮを基準として、前記ドライブトランジスタＤＲ１、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１に対し、ドライブトランジスタＤＲ２、トランスファゲートトランジスタＴＲ２、及びロードトランジスタＬＯ２が点対象に配置されている。
【００２６】
フィンパターンＡＡ１−１とフィンパターンＡＡ１−２とが、同一のダミーパターンＤＰ１を用いてＳＷＴプロセスにより形成したものである。同様に、フィンパターンＡＡ２−１とフィンパターンＡＡ２−２とが、同一のダミーパターンＤＰ２を用いてＳＷＴプロセスにより形成したものであり、またフィンパターンＡＡ３−１とフィンパターンＡＡ３−２とが、同一のダミーパターンＤＰ３を用いてＳＷＴプロセスにより形成したものである。
【００２７】
フィンパターンＡＡ１−１には、突起状領域Ｄ１が形成されている。突起状領域Ｄ１とこの突起状領域Ｄ１が形成されたフィンパターンＡＡ１−１上には、コンタクト材Ｃ１が接続されている。その他のフィンパターンにも、同様に、突起状領域Ｄ１が形成され、さらにコンタクト材Ｃ１が接続されている。
【００２８】
また、ゲート電極ＧＣ１−１，ＧＣ２−１とゲート電極ＧＣ１−２，ＧＣ２−２とが、同一のダミーパターンを用いてＳＷＴプロセスにより形成したものである。ゲート電極ＧＣ１−１，ＧＣ２−１には、突起状領域Ｄ２がそれぞれ形成されている。突起状領域Ｄ２が形成されたゲート電極ＧＣ１−１と、フィンパターンＡＡ３−１とが交差する領域には、コンタクト材Ｃ２が接続されている。突起状領域Ｄ２とこの突起状領域Ｄ２が形成されたゲート電極ＧＣ２−１上には、コンタクト材Ｃ３が接続されている。同様に、ゲート電極ＧＣ１−２，ＧＣ２−２には、突起状領域Ｄ２がそれぞれ形成されている。突起状領域Ｄ２が形成されたゲート電極ＧＣ１−２と、フィンパターンＡＡ３−２とが交差する領域には、コンタクト材Ｃ２が接続されている。突起状領域Ｄ２とこの突起状領域Ｄ２が形成されたゲート電極ＧＣ２−２上には、コンタクト材Ｃ３が接続されている。
【００２９】
前記ＳＲＡＭセルにおいて、突起状領域を持つフィンパターン及びゲート電極の形成には、図１〜図４に示した、ＳＷＴプロセスを用いた製造方法を使用すればよい。
【００３０】
前述したＳＷＴプロセスを用いた製造方法により、ＦｉｎＦＥＴを用いたＳＲＡＭを形成した場合、トランジスタ部のフィンパターンの幅は細く形成できるため、ショートチャネル効果に強いトランジスタが形成できる。また、コンタクト材が接続される部分のフィンパターンの幅を太く形成できるため、コンタクト抵抗を下げることができる。さらに、コンタクト材が接続される部分のゲート電極の幅を太く形成できるため、コンタクト抵抗を下げることができる。これらにより、より高速動作が可能なＦｉｎＦＥＴを用いたＳＲＡＭを製造することができる。
【００３１】
次に、ＦｉｎＦＥＴを用いたベータレシオが３のＳＲＡＭセルにおいて、均一でない幅を持つフィンパターン及びゲート電極を、ＳＷＴプロセスを用いて製造する方法を述べる。
【００３２】
ＳＲＡＭ動作の安定性、特に保持されたデータを読み出すときのデータディスターブ防止のためには、高いベータレシオのセルが必要となる。そこで、ドライブトランジスタにおいてのみ、アクティブエリアとしてのフィンパターン数が３本になるようにレイアウトしたものを図８に示す。これは、図６に示した、ＳＷＴプロセスを一回用いて作成したレイアウトに、再度、ＳＷＴプロセスを適用したものである。これら３つのフィンパターンにドライブトランジスタを形成することにより、ベータレシオが３のＳＲＡＭを実現することができる。
【００３３】
図７は、ＳＷＴプロセスを用いて製造した、ＳＲＡＭセルを複数個配置したレイアウト図である。これらＳＲＡＭセルは、均一でない幅を持つフィンパターン及びゲート電極を有しベータレシオが３である。破線３０内が１つのＳＲＡＭセルを示しており、このＳＲＡＭセルに対して上下左右に対象に複数のＳＲＡＭセルが配列されている。
【００３４】
図８は、図７中に示した破線３０内のＳＲＡＭセルのレイアウト図である。
【００３５】
ＳＲＡＭセル内には、ベータレシオが１のＳＲＡＭの場合と同様のトランスファゲートトランジスタＴＲ１、ロードトランジスタＬＯ１と共に、３本のフィンパターン（アクティブエリア）ＤＲ１−１，ＤＲ１−２，ＤＲ１−３を有するドライブトランジスタＤＲ１が配置されている。さらに、ＳＲＡＭセル内には、ＳＲＡＭセルの中心点ＣＮを基準として、前記ドライブトランジスタＤＲ１、トランスファゲートトランジスタＴＲ１、及びロードトランジスタＬＯ１に対し、３本のフィンパターン（アクティブエリア）ＤＲ２−１，ＤＲ２−２，ＤＲ２−３を有するドライブトランジスタＤＲ２、トランスファゲートトランジスタＴＲ２、及びロードトランジスタＬＯ２が点対象に配置されている。
【００３６】
フィンパターンＡＡ１−１とフィンパターンＡＡ１−２とが、同一のダミーパターンＤＰ１を用いて１回目のＳＷＴプロセスにより形成したものである。同様に、フィンパターンＡＡ２−１とフィンパターンＡＡ２−２とが、同一のダミーパターンＤＰ２を用いて１回目のＳＷＴプロセスにより形成したものであり、またフィンパターンＡＡ３−１とフィンパターンＡＡ３−２とが、同一のダミーパターンＤＰ３を用いて１回目のＳＷＴプロセスにより形成したものである。さらに、フィンパターンＡＡ１−３が、同一のダミーパターンを用いて２回目のＳＷＴプロセスにより形成したものであり、またフィンパターンＡＡ２−３が他の同一のダミーパターンを用いて２回目のＳＷＴプロセスにより形成したものである。
【００３７】
フィンパターンＡＡ１−１とフィンパターンＡＡ１−３とが交差する部分には、突起状領域Ｄ１が形成されている。突起状領域Ｄ１及びこの突起状領域Ｄ１が形成されたフィンパターンＡＡ１−１，ＡＡ１−３上には、コンタクト材Ｃ１が接続されている。同様に、フィンパターンＡＡ２−１とフィンパターンＡＡ２−３とが交差する部分には、突起状領域Ｄ１が形成されている。突起状領域Ｄ１及びこの突起状領域Ｄ１が形成されたフィンパターンＡＡ２−１，ＡＡ２−３上には、コンタクト材Ｃ１が接続されている。その他のフィンパターンにも、図８に示すように、突起状領域Ｄ１が形成され、さらにコンタクト材Ｃ１が接続されている。
【００３８】
また、ゲート電極ＧＣ１−１，ＧＣ２−１とゲート電極ＧＣ１−２，ＧＣ２−２とが、同一のダミーパターンを用いてＳＷＴプロセスにより形成したものである。ゲート電極ＧＣ１−１，ＧＣ２−１には、突起状領域Ｄ２がそれぞれ形成されている。突起状領域Ｄ２が形成されたゲート電極ＧＣ１−１と、フィンパターンＡＡ３−１とが交差する領域には、コンタクト材Ｃ２が接続されている。突起状領域Ｄ２とこの突起状領域Ｄ２が形成されたゲート電極ＧＣ２−１上には、コンタクト材Ｃ３が接続されている。同様に、ゲート電極ＧＣ１−２，ＧＣ２−２には、突起状領域Ｄ２がそれぞれ形成されている。突起状領域Ｄ２が形成されたゲート電極ＧＣ１−２と、フィンパターンＡＡ３−２とが交差する領域には、コンタクト材Ｃ２が接続されている。突起状領域Ｄ２とこの突起状領域Ｄ２が形成されたゲート電極ＧＣ２−２上には、コンタクト材Ｃ３が接続されている。
【００３９】
次に、ＳＲＡＭセルの製造方法において、ＳＷＴプロセスを２回用いて均一でない幅を持つフィンパターンを多数形成する場合の製造方法について説明する。
【００４０】
図９〜図１１は、ＳＷＴプロセスを２回用いて、均一でない幅を持つフィンパターンを形成する製造方法を示す各工程の断面図である。
【００４１】
なお、図９（ａ）までは、前述した第１実施形態における図２〜図３（ａ）までの工程と同様であり、ここでは、図９（ｂ）以降の工程を説明する。
【００４２】
図９（ａ）に示した構造上に、すなわちアモルファスシリコン膜１４及びシリコン窒化膜１５上に、アモルファスシリコン膜１８を堆積し平坦化を行い、図９（ｂ）に示すように、シリコン窒化膜１５間のアモルファスシリコン膜１４上にアモルファスシリコン膜１８を形成する。
【００４３】
次に、図２（ａ）〜図３（ａ）までの工程と同様に、ダミーパターン１９の形成と側壁残しプロセスを用いて、シリコン窒化膜からなる側壁材２０を形成し、２回目のＳＷＴプロセスを行う（図９（ｂ）〜図１０（ｂ））。詳述すると、図９（ｂ）に示す構造上に、すなわちアモルファスシリコン膜１８上にＴＥＯＳ膜１９を堆積する。そして、フォトリソグラフィ及びＲＩＥなどを用いてＴＥＯＳ膜１９をエッチングし、ダミーパターン１９を形成する。続いて、アモルファスシリコン膜１８及びダミーパターン１９上に、シリコン窒化膜を堆積し、異方性エッチング（例えば、ＲＩＥ等）を行い、図９（ｃ）に示すように、ダミーパターン１９の側壁にシリコン窒化膜からなる側壁材２０を形成する。このとき、側壁材２０に用いる材料としては、ダミーパターン１９であるＴＥＯＳ膜とアモルファスシリコン膜１８の両方に対して選択比が取れるものであれば、例えば、今回用いたシリコン窒化膜以外の材料を用いてもよい。
【００４４】
次に、ダミーパターン１９をＲＩＥもしくはウェット処理で除去すると、図１０（ａ）に示すように、ダミーパターン１９の側壁にある側壁材２０のみが残る。この側壁材２０とシリコン窒化膜１５をマスク材として用いて、図１０（ｂ）に示すように、ＲＩＥなどによりアモルファスシリコン膜１８とアモルファスシリコン膜１４をエッチングする。
【００４５】
続いて、図１０（ｃ）に示すように、マスク材のトップに残ったシリコン窒化膜２０をＷＥＴもしくはＲＩＥで除去する。さらに、図１１（ａ）に示すように、アモルファスシリコン膜１４，１８をマスク材として用いて、フィンパターンのハードマスクとなるシリコン窒化膜１３をエッチングする。
【００４６】
続いて、図１１（ｂ）に示すように、マスク材（シリコン窒化膜１３）のトップに残っているアモルファスシリコン膜１４，１８をエッチングし、図１１（ｃ）に示すように、残されたシリコン窒化膜１３をマスク材として用いてシリコン半導体基板１１を加工する。以上により、２回のＳＷＴプロセスによってシリコンからなるフィンパターンが製造される。
【００４７】
前記製造方法では、１回目のＳＷＴプロセスと２回目のＳＷＴプロセスによって形成するフィンパターンの幅を同じにすることにより、ＦｉｎＦＥＴを用いたベータレシオが３のＳＲＡＭセルの製造が可能である。さらに、前記製造方法を用いると、トランジスタ部のフィンパターンの幅が細く形成できるため、ショートチャネル効果に強いトランジスタが形成できる。さらに、コンタクト材が接続される部分のフィンパターンの幅を、トランジスタ部のフィンパターンの幅より太く形成できるため、コンタクト抵抗を下げることができる。これにより、より高速動作が可能なＦｉｎＦＥＴを用いたＳＲＡＭを製造することができる。
【００４８】
また、ＳＷＴプロセスを用いているため、各世代のリソグラフィーの限界を超えた非常に細いパターン幅を持ち、かつパターンエッジの粗さ（ＬＥＲ)が少ないフィンパターンが形成できる。このようなフィンパターンで形成されたＦｉｎＦＥＴを用いたＳＲＡＭでは、トランジスタ特性のばらつきが少ないことにも起因して、高い動作安定性をもつＳＲＡＭを実現することが可能である。
【００４９】
また、前記実施形態では、１回目のＳＷＴプロセスと２回目のＳＷＴプロセスによって形成するフィンパターンの幅を同じにしてベータレシオが３のＳＲＡＭを形成したが、１回目のＳＷＴプロセスと２回目のＳＷＴプロセスによって形成するフィンパターンの幅を変えて３以外のベータレシオのＳＲＡＭを形成することが可能である。例えば、２回目のＳＷＴプロセスによって形成するフィンパターンの幅を、１回目のＳＷＴプロセスによって形成したフィンパターンの幅より太くまたは細くすることで、２回目のＳＷＴプロセスによって形成したフィンパターンにより構成されるトランジスタ部の閾値電圧を変動させ、ベータレシオの実質的な値がさらに調整されたＳＲＡＭを形成することも可能である。
【００５０】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００５１】
【図１】この発明の第１実施形態のＳＷＴプロセスを用いた半導体装置の製造方法示す平面図である。
【図２】第１実施形態のＳＷＴプロセスを用いた半導体装置の製造方法を示す第１工程の断面図である。
【図３】第１実施形態のＳＷＴプロセスを用いた半導体装置の製造方法を示す第２工程の断面図である。
【図４】第１実施形態のＳＷＴプロセスを用いた半導体装置の製造方法を示す第３工程の断面図である。
【図５】この発明の第２実施形態のＳＷＴプロセスを用いて製造した、ベータレシオが１のＳＲＡＭセルを複数個配置したレイアウト図である。
【図６】図５中に示したＳＲＡＭセルのレイアウト図である。
【図７】この発明の第２実施形態のＳＷＴプロセスを用いて製造した、ベータレシオが３のＳＲＡＭセルを複数個配置したレイアウト図である。
【図８】図７中に示したＳＲＡＭセルのレイアウト図である。
【図９】第２実施形態のＳＷＴプロセスを２回用いてフィンパターンを形成する製造方法を示す第１工程の断面図である。
【図１０】第２実施形態のＳＷＴプロセスを２回用いてフィンパターンを形成する製造方法を示す第２工程の断面図である。
【図１１】第２実施形態のＳＷＴプロセスを２回用いてフィンパターンを形成する製造方法を示す第３工程の断面図である。
【符号の説明】
【００５２】
１１…シリコン半導体基板、１２…酸化膜、１３…シリコン窒化膜、１４…アモルファスシリコン（ａ-Ｓｉ）膜、１５…シリコン窒化膜、１６…ダミーパターン（ＴＥＯＳ膜）、１７…側壁材、１８…アモルファスシリコン膜、１９…ダミーパターン（ＴＥＯＳ膜）、２０…側壁材、ＤＲ１，ＤＲ２…ドライブトランジスタ、ＴＲ１，ＴＲ２…トランスファゲートトランジスタ、ＬＯ１，ＬＯ２…ロードトランジスタ、ＡＡ１−１，ＡＡ１−２，ＡＡ１−３，ＡＡ２−１，ＡＡ２−２，ＡＡ２−３，ＡＡ３−１，ＡＡ３−２…フィンパターン、ＤＰ１，ＤＰ２，ＤＰ３…ダミーパターン、Ｄ１，Ｄ２…突起状領域、Ｃ１，Ｃ２，Ｃ３…コンタクト材、ＧＣ１−１，ＧＣ２−１，ＧＣ１−２，ＧＣ２−２…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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