(57)【要約】      （修正有）【課題】小型の読み出し／書込み回路の構成を提供し、これによって面積、および従来のアレイアーキテクチャにおいて用いられている読み出しおよび書込み回路に対する複雑性を低減する。【解決手段】各行と各列とにて組織化された、抵抗メモリセルのアレイ部を含むメモリ装置に関するものであり、上記各行は各ワード線に対応し、上記各列は各ビット線に対応する。上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し／書き込み複合回路をさらに含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
各ワード線に対応する各行、および各ビット線に対応する各列にて組織化された各メモリセルのアレイ部と、
上記アレイ部におけるそれぞれのビット線毎につながっており、上記それぞれのビット線につながっているメモリセルから読み出し、または、上記それぞれのビット線につながっているメモリセルに書き込むように形成されている読み出し／書き込み複合回路とを含む、メモリ装置。
【請求項２】
上記読み出し／書き込み複合回路は、上記それぞれのビット線を、上記アレイ部内の上記ビット線毎に対応するセンス用線に選択的に結合させるように形成されているビット線選択回路を有する、請求項１に記載のメモリ装置。
【請求項３】
相変化メモリを含み、
上記読み出し／書き込み複合回路は、書き込みＳＥＴ回路部分を有し、
上記書き込みＳＥＴ回路部分は、ＳＥＴ動作において、上記それぞれのビット線のために選択されたワード線につながっている上記相変化メモリの相変化素子に対し供給されるＳＥＴ用の電流パルスの大きさに影響するように形成されている、請求項１に記載のメモリ装置。
【請求項４】
相変化メモリを含み、
上記読み出し／書き込み複合回路は書き込みＲＥＳＥＴ回路部分を有し、
上記書き込みＲＥＳＥＴ回路部分は、ＲＥＳＥＴ動作において、上記それぞれのビット線のために選択されたワード線につながっている上記相変化メモリの相変化素子に対し、ＲＥＳＥＴ用の大きさの電流パルスを供給するように形成されている、請求項１に記載のメモリ装置。
【請求項５】
上記読み出し／書き込み複合回路は、非選択の各ビット線を所定の電位に強制的に設定するように形成されたビット線プリチャージ回路部を有する、請求項１に記載のメモリ装置。
【請求項６】
複数の各ビット線を有する各抵抗メモリセルのアレイ部と、
１つのビット線に動作可能につながっている読み出し／書き込み複合回路とを含み、
上記読み出し／書き込み複合回路は、第１の状態において上記ビット線をセンス用回路から絶縁し、第２の状態において上記ビット線を読み出しバイアス電位に結合させるように形成されたビット線選択回路を有する、抵抗メモリ。
【請求項７】
上記読み出し／書き込み複合回路は、さらに、上記ビット線が、上記ビット線へのアドレス指定のために選択されない場合に、上記ビット線を、第１の所定電位まで強制的に設定するように形成されたビット線プリチャージ回路を有する、請求項６に記載の抵抗メモリ。
【請求項８】
上記ビット線プリチャージ回路は、さらに、上記ビット線につながっている抵抗素子がＲＥＳＥＴ状態にプログラムされるために選択される場合に、上記ビット線が第２の所定電位に強制的に設定するように構成されており、
上記第２の所定電位は、上記抵抗メモリの電源電圧の電位と同値であるか、上記電源電圧の電位より小さいか、または、上記電源電圧の電位より大きいかである、請求項７に記載の抵抗メモリ。
【請求項９】
上記ビット線プリチャージ回路は、さらに、上記ビット線につながっている抵抗メモリ素子がＳＥＴ状態にプログラムされるために選択される場合に、上記ビット線がフロート状態とすることを可能となるように構成されている、請求項７に記載の抵抗メモリ。
【請求項１０】
上記読み出し／書き込み複合回路は、さらに、上記ビット線内の電流を上記第２の状態のセンス回路に対し折り返すように形成された、選択的にアクティブにすることが可能であるカレントミラー回路を有する、請求項６に記載の抵抗メモリ。
【請求項１１】
上記読み出し／書き込み複合回路は、さらに、抵抗素子を上記ビット線に選択的に結合させるように形成されたワード線選択回路を有する、請求項６に記載の抵抗メモリ。
【請求項１２】
上記ワード線選択回路は、さらに、上記抵抗素子がプログラミング電流を受け入れる時間周期を決定するように構成されている、請求項１１に記載の抵抗メモリ。
【請求項１３】
上記ビット線選択回路は、さらに、上記抵抗素子がＳＥＴ状態用プログラミング電流を受け入れる時間周期を決定するように構成されている、請求項６に記載の抵抗メモリ。
【請求項１４】
上記各抵抗メモリセルは各相変化メモリセルを有する、請求項６に記載の抵抗メモリ。
【請求項１５】
上記各抵抗メモリセルは遷移金属酸化物を含有する構成部分を有する、請求項６に記載の抵抗メモリ。
【請求項１６】
各ワード線に対応する各行、および各ビット線に対応する各列にて組織化された各抵抗メモリセルのアレイ部と、
１つのビット線に沿った１つ以上のメモリセルを、読み出し動作および書き込み動作のためにアドレス指定する手段とを含み、
上記アドレス指定する手段は、上記ビット線毎に対しそれぞれつながっている、メモリ装置。
【請求項１７】
さらに、複数の各ビット線に動作可能につながっており、上記複数の各ビット線のいずれか１つにつながっているメモリセルのデータ状態に関連する値を出力するための検出手段を含む、請求項１６に記載のメモリ装置。
【請求項１８】
上記アドレス指定する手段は、上記それぞれのビット線を、上記アレイ部内の上記各ビット線のそれぞれにつながっているセンス用線に選択的に結合させるビット線選択手段を有する、請求項１６に記載のメモリ装置。
【請求項１９】
抵抗メモリ部を含み、
上記アドレス指定する手段は、ＳＥＴ動作において、上記それぞれのビット線のために選択されたワード線につながっている抵抗素子に供給されるＳＥＴ用の電流パルスの大きさに影響を及ぼすための書き込みＳＥＴ回路手段を有する、請求項１６に記載のメモリ装置。
【請求項２０】
抵抗メモリ部を含み、
上記アドレス指定する手段は、ＲＥＳＥＴ動作において、上記それぞれビット線のために選択されたワード線につながっている抵抗素子に対し、ＲＥＳＥＴ用の大きさの電流パルスを供給するための書き込みＲＥＳＥＴ回路手段を有する、請求項１６に記載のメモリ装置。
【請求項２１】
上記各抵抗メモリセルは各相変化メモリセル部を有する、請求項１６に記載のメモリ装置。
【請求項２２】
１つビット線につながっているメモリセルをアドレス指定するための上記ビット線毎につながっている読み出し／書き込み複合回路を用いる工程を含む、メモリのアドレス指定方法。
【請求項２３】
上記読み出し／書き込み複合回路を用いる工程は、１つのビット線を、上記メモリの複数の各ビット線につながっている１つのセンス用線に選択的に結合させるステップを備える、請求項２２に記載のメモリのアドレス指定方法。
【請求項２４】
上記メモリは相変化メモリを有し、
上記読み出し／書き込み複合回路を用いる工程は、
ＳＥＴ書き込み動作中のプログラミング電流の大きさに影響を及ぼすために、上記ビット線を第１の所定電位に結合するステップと、
ＲＥＳＥＴ書き込み動作中のプログラミング電流の大きさに影響を及ぼすために、上記ビット線を上記第１の所定電位より大きな第２の所定電位に結合するステップとを備える、請求項２２に記載のメモリのアドレス指定方法。
【請求項２５】
さらに、相変化素子を選択的に上記ビット線に結合させること、および、上記ビット線から切り離すことによって、上記プログラミング電流の持続時間を制御する工程を含む、請求項２４に記載のメモリのアドレス指定方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
［発明の属する分野］本発明は、概して、メモリ装置に関し、さらに詳しく言うと、読み出し回路および書き込み回路の両方をそれらに組み込んだ回路、および、上記読み出し回路および書き込み回路を連合化（複合化）させる方法に関する。
【０００２】
［発明の背景］従来のメモリ装置、特に従来の半導体メモリ装置の場合には、機能的メモリ装置（例えばＰＬＡ、ＰＡＬなど）とテーブルメモリ装置とは、区別されることがある。例えば、テーブルメモリ装置には、ＰＲＯＭ、ＥＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどのようなＲＯＭ装置（読み出し専用メモリ）、および、ＤＲＡＭおよびＳＲＡＭのようなＲＡＭ装置（ランダムアクセスメモリまたは読み出し−書き込みメモリ）が含まれることもある。
【０００３】
ＳＲＡＭ（スタティックランダムアクセスメモリ）の場合には、個々のメモリセルは例えば、クロスカップルされたラッチとして構成されている６個のトランジスタから成る。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）の場合には、通常、状況に応じて制御された１つの単一の容量素子（例えば、ＭＯＳＦＥＴのゲート−ソース静電容量）が用いられ、この静電容量には電荷を記憶することが可能である。
【０００４】
しかしながら、ＤＲＡＭ内の電荷は短時間しか保持されず、データ状態を維持するには、周期的にリフレッシュを行う必要がある。上記ＤＲＡＭとは対照的に、上記ＳＲＡＭはリフレッシュの必要がなく、上記メモリセル内に記憶されたデータは、該ＳＲＡＭに適切な供給電圧が供給されている間はずっと記憶された状態で保持される。ＳＲＡＭおよびＤＲＡＭは、どちらも揮発性とみなされ、データ状態は、これらに電源が供給される間のみ保持される。
【０００５】
揮発性メモリと対照的に、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、および、フラッシュメモリのような不揮発性メモリ装置（ＮＶＭ）は別の特性を有しており、記憶されたデータは、該不揮発性メモリ装置に対応した電源電圧のスイッチをオフ状態に切り換えた場合でも保持される。この種のメモリは、様々な種類のモバイル通信装置にとって有利な点をいくつか有している。このモバイル通信装置とは、例えば、携帯電話上の電子ローロデックス内といった、上記携帯電話の電源が切られた場合でもその中のデータは保持されるような装置である。
【０００６】
近年開発された不揮発性メモリのある種類は、抵抗メモリ装置または抵抗スイッチメモリ装置と呼ばれている。このような抵抗メモリでは、２つの適切な電極（つまりアノードおよびカソード）間に配置されたメモリ材料は、適切なスイッチングプロセスによって、多かれ少なかれ導電状態にあり、より導電性の強い状態は論理値「１」に相当し、より導電性の弱い状態は論理値「０」に相当する（または、その逆も可能である）。
【０００７】
好適な抵抗メモリは、例えばＷ．Ｗ．Ｚｈｕａｍｇ  ｅｔ  ａｌ．の「Ｎｏｖｅｌｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＲＲＡＭ）」，ＩＥＤＭ２００２に記載されたようなペロブスカイトメモリと、例えばＩ．Ｇ．Ｂａｅｋ  ｅｔ  ａｌ．の「Ｍｕｌｔｉ−ｌａｙｅｒ  ｃｒｏｓｓｐｏｉｎｔ  ｂｉｎａｒｙ  ｏｘｉｄｅ  ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ（ＯｘＲＡＭ）  ｆｏｒ  ｐｏｓｔ−ＮＡＮＤ  ｓｔｏｒａｇｅ  ａｐｐｌｉｃａｔｉｏｎ」ＩＥＤＭ２００５に記載されたようなバイナリ酸化物における抵抗スイッチング（ＯｘＲＡＭ）と、相変化メモリ（ＰＣＲＡＭ）と、導電性ブリッジングＲＡＭ（ＣＢＲＡＭ）とであり得る。
【０００８】
相変化メモリの場合には、適切なカルコゲニド化合物（例えばＧｅＳｂＴｅまたはＡｇＩｎＳｂＴｅ化合物）は、例えば、２つの対応する電極間に配置された活物質として用いられ得る。このカルコゲニド化合物材料は、適切なスイッチングプロセスによって、アモルファス（つまり比較的弱導電性）状態、または、結晶質（つまり比較的強導電性）状態とすることが可能であり、従って、可変の抵抗素子のように作用し、上記において強調したように、互いに異なる各データ状態として活用することが可能である。
【０００９】
上記相変化物質をアモルファス状態から結晶状態へ変化させるために、上記電極に適切な加熱電流が印加され、該加熱電流は、該相変化物質をその結晶化温度を超えて加熱する。この動作はＳＥＴ動作と呼ばれることもある。同様に、結晶状態からアモルファス状態へ状態を変化させることは、適切な加熱電流パルスを印加することによって達成される。
【００１０】
これによって、上記相変化材料はその融点を超えて過熱され、該相変化材料を急冷するプロセスによってアモルファス状態が得られる。この動作はＲＥＳＥＴ動作と呼ばれることもある。ＳＥＴ動作とＲＥＳＥＴ動作とを組み合わせることは、データが相変化メモリセルに対し書き込み可能にする１つの手段である。
【００１１】
［発明の概要］本発明の１つ以上の形態の基本的理解を促すために、以下に、簡略化した概要を示す。この概要は、本発明の広範囲におよぶ概要ではなく、本発明の主要な要素または重要な要素を特定することを意図しているのでも、本発明の範囲を線引きすることを意図しているのでもない。むしろ、この概要の主たる目的は、本発明の原理のいくつかを簡略化した形で示し、後述するより詳細な記載への前置きとして示すことである。
【００１２】
本発明は、各行と各列とにて組織化された、メモリセルのアレイ部を含むメモリ装置に向けられたものである。上記メモリ装置には、読み出し／書き込み複合回路が備えられており、上記読み出し／書き込み複合回路は、上記アレイ部における各ビット線のそれぞれにつながっており、該それぞれのビット線につながっているメモリセルから読み出し、メモリセルに書き込むように形成されている。
【００１３】
本発明は、メモリアドレス指定方法も開示する。上記方法は、１つのビット線毎に独自につながっている読み出し／書き込み複合回路を用いて、該ビット線につながっているメモリセルをアドレス指定する工程を含む。
【００１４】
以下の詳細な説明および添付の図面は、本発明の特定の形態および実施形態を詳細に説明するものである。これらは、本発明の原理が実施される様々な各方法の内におけるいくつかの方法のみを示すものである。
【００１５】
［図面の簡単な説明］図１は、本発明の一実施形態によるメモリアーキテクチャを示すブロック図である。図２は、本発明の他の一実施形態によるメモリアーキテクチャを概略的に示す図である。
【００１６】
［発明の詳細な説明］本発明の１つ以上の実施形態を、添付の各図面を参照しながら以下に説明する。同様の参照番号は、上記図面中、同様の部材を参照するために用いられている。本発明は、メモリ回路のアーキテクチャ、および、これに関連した該アーキテクチャのアドレス指定方法に関する。
【００１７】
図１を参照すると、メモリアレイアーキテクチャ１００のブロック図が、本発明の一実施形態に従って示されている。上記アーキテクチャはメモリアレイ部を含み、該メモリアレイ部は、一実施形態において、各列に配置された複数の各ビット線１０２ａ〜１０２ｎ、および、各行に配置された複数の各ワード線１０４ａ〜１０４ｍを含む。
【００１８】
上記複数の各ビット線のそれぞれに、対応した電流源回路１０６、ビット線選択回路１０８、および、ビット線プリチャージ回路１１０がそれぞれ接続されている。同様に、上記複数の各ワード線のそれぞれに、対応したワード線選択回路１１２と、一実施形態における相変化メモリ素子のようなメモリ素子１１４とがそれぞれ接続されている。
【００１９】
一実施形態では、上記相変化メモリ素子は、遷移金属酸化物を含有する構成部分を含む。本明細書には、相変化メモリに関連して様々な各実施形態を記載するが、本発明を他の種類のメモリ技術に用いてもよく、このような全てのメモリが本発明の範囲に含まれると想定されることを理解されたい。
【００２０】
また、図１を参照して、読み出し回路１２０は、上記メモリアレイ部につながっており、該メモリアレイ部につながっている様々な各メモリ素子１１４からデータを読み出すように動作する。一実施形態では、読み出し回路１２０は、１つの列（ビット線）を一度に読み出すように動作可能であり、上記読み出し回路につながっている各列の数（ｎ）は、様々な実施形態によって、４列、８列、１６列、または、３２列のように変動しうる。代わりとなる他の複数の各形態を用いることも可能であり、これらは本発明の範囲に含まれるものと想定される。
【００２１】
一実施形態では、読み出し回路１２０は、カレントミラー回路１２２、電流電圧（Ｉ／Ｖ）変換器１２４、および、センスアンプ回路１２６を含む。一実施形態においては、センスアンプは、Ｉ／Ｖ変換器１２４からの電圧と基準電圧１３０との間を比較の機能の結果である出力１２８を生成するように形成されている。他の実施形態では、カレントミラー回路１２２の出力電流が、基準電流と直接比較されて、メモリセルからデータが読み出される。
【００２２】
本発明の一実施形態に従って、上述のアーキテクチャ１００は、小型の読み出し／書き込み回路の構成を提供し、これによって面積、および、従来のアレイアーキテクチャにおいて用いられている読み出しおよび書き込み回路に対する複雑性を有効に低減することが可能である。
【００２３】
読み出し動作では、各ビット線選択回路１０８は、選択的に各ビット線１０２ａ〜１０２ｎのうちのいずれか１つを読み出し回路１２０に結合させるように形成されている。一実施形態では、各ビット線選択回路１０８はスイッチングマトリクスとして動作し、１つのビット線が動作可能なように読み出し回路１２０に結合されている一方、残りの各ビット線は読み出し回路１２０から電気的に絶縁されている。
【００２４】
他の実施形態では、上記ビット線選択回路は、後述のクランプ装置を含む、電流源回路１０６とあるビット線との直接的な電気接続によって置き換えられる。
【００２５】
下記によりさらに明白なように、ビット線選択回路１０８は、さらに、アクティブにされたビット線のビット線電圧をクランプするように形成されており、これによって該ビット線選択回路に接続されている各メモリ素子を保護できると同時に、各読み出し条件が容易に変動しないようにできる。本発明の一実施形態においては、上記ビット線選択回路は、アクティブにされたビット線のビット線電圧を、上記メモリ装置の電源電圧（ＶDD）とは異なり得るバイアス電圧（ＶBIAS）に関連した電圧にクランプするように形成されている。
【００２６】
さらに、図１に関連した読み出し動作に関して、電流源回路１０６は、必要とされる電流をアクティブにされたビット線に供給するように動作可能であり、該電流源回路から流れる電流量は、検出されているメモリ素子（ＭＥ）１１４のデータ状態を示す関数である。電流源回路１０６の電流が読み出し回路１２０のカレントミラー回路１２２で折り返され、上記データが検出される。
【００２７】
さらに、本発明の一実施形態では、ビット線プリチャージ回路１１０は、非選択の（または非アクティブな）各ビット線が所定の電位（例えば回路グランド）に、強制的にプル（設定）するように形成されており、従って、これらのビット線はディスチャージされるので、非選択ビット線がフロート（浮いた）状態になることはない。
【００２８】
アクティブにされたビット線につながっているビット線プリチャージ回路１１０は、該アクティブにされたビット線の電位を、上記所定の電位から離すように形成されているので、該アクティブにされたビット線は、ビット線選択回路１０８のバイアス電圧に関連するビット線電位まで上昇することが可能である。
【００２９】
さらに、電流源回路１０６は、電流源回路１０６に接続された各ビット線が、非選択のとき、上記非選択の各ビット線を読み出し回路１２０から絶縁するように形成されており、これによって正確な読み出しが容易になる。
【００３０】
本実施形態では、読み出し中には、各ワード線１０４ａ〜１０４ｍの制御に基づいて、上記アクティブにされたビット線につながっている１つのメモリ素子１１４だけが、一度に読み出（または検出）される。一実施形態では、検出されるメモリ素子につながっているワード線がアクティブにされる（例えば高い値に引き上げられる）一方、残りのワード線は非アクティブにされる（例えば低い値に引き下げられる）。
【００３１】
本実施形態では、これにつながっているワード線選択回路１０４は、各メモリ素子１１４のそれぞれを各ビット線の対応するそれぞれに電気的に結合させる。メモリ素子１１４のデータ状態に基づいた、特定な電流値の電流が、該メモリ素子につながっている電流源回路１０６から上記ビット線上に流れ、この電流は、該メモリ素子の電流値を検出するために、読み出し回路１２０に対し折り返される。
【００３２】
本実施形態では、上記メモリアレイは、交差点アレイとして構成され、上記ビット線およびワード線へのバイアスを用いて、上記メモリアレイ内のセルを選択する。
【００３３】
本発明の一実施形態では、上記アクティブにされたビット線につながっている各メモリ素子１１４が、各ワード線１０４ａ〜１０４ｍのアクティブ化および非アクティブ化を、選択的に小さい順番から大きい順番に順次増加させて切り換えることに基づいて、順に読み出される。
【００３４】
他の各ビット線に関連するデータを読み出すために、各ビット線選択回路１０８のそれぞれは、対応するビット線をアクティブにし、これを所望のビット線読み出し電位にクランプするように動作可能である一方、それ以外の各ビット線選択回路は対応する各ビット線のそれぞれを非アクティブにし、かつ、各ビット線プリチャージ回路１１０は、このような、非選択な各ビット線を所定の電圧に強制的に設定する。
【００３５】
書き込みが、指定されたビット線につながっている１つ以上のセルへの書き込み動作では、一実施形態によれば、電流源回路１０６は、それぞれの対応するビット線を読み出し回路１２０から絶縁するように形成されている。さらに、上記電流源回路は、選択されたメモリ素子１１４をプログラムするための電流源として動作することが可能である。
【００３６】
メモリ素子（ＭＥ）が相変化メモリ素子（ＰＣＥ）を含む本発明の一実施形態では、２つの異なる各プログラミング電流が所望のデータ状態に依存して提供される。このような実施形態では、電流源回路１０６は、ＳＥＴ電流パルスを提供するように形成されているが、（以下に説明する）他の回路はＲＥＳＥＴ電流パルスを提供するように動作する。
【００３７】
電流源１０６は、ＳＥＴ電流（電源が制限された）をＳＥＴ動作のために提供する。上記セルをより効率よくブレークダウン（溶融状態に）させるために、一実施形態では、上記印加パワーがデバイス２０７によって制限される前に、ＲＥＳＥＴ装置２１５は、短いブレークダウンパルスを、より高電圧において印加するために使用される。
【００３８】
従って、ＳＥＴ書き込み動作では、本発明の一実施形態によれば、ビット線選択回路１０８および電流源１０６は、上記ビット線をバイアス電位に関連する１つの電圧にクランプするように動作する一方、ビット線プリチャージ回路１１０は不動作の状態である。
【００３９】
上記の方法によって、ビット線選択回路１０８は、このクランプされた電圧が上記ＳＥＴ電流の大きさに影響する書き込みＳＥＴ回路として動作する。ＳＥＴされる必要のあるビット線に沿った各メモリ素子のために、各ワード線はアクティブにされて、各相変化メモリ素子１１４を上記ビット線に結合させ、従って、電流源回路１０６によって供給されたＳＥＴ電流が、その中を流れることを可能にする。
【００４０】
本発明の一実施形態では、上記ＳＥＴ電流パルスの持続時間は、各ワード線がアクティブにされる時間周期によって決定される。他の一実施形態では、各ビット線につながっているビット線プリチャージ回路１１０は、選択的にアクティブにされて、上記ＳＥＴ電流を適切な時間に分岐（シャント）させる。しかし、この追加動作は電力をより消費する。
【００４１】
本発明の一実施形態では、ＳＥＴパルスを必要とする各相変化メモリ素子１１４は、小さい順番から大きい順番に順次アクティブにされ、その結果、所望のセル毎がＳＥＴされるまで、１つのセルずつ順次プログラムされる。本発明の他の一実施形態では、ＳＥＴパルスを必要とする全ての各セルが、ビット線に対し並列に結合され、そのため、上記各セルは同時にＳＥＴされる。さらに、各ビット線は、それぞれ固有の書き込み回路を有している場合、アドレス指定が同時に可能である。
【００４２】
ＲＥＳＥＴ書き込み動作では、上記ＲＥＳＥＴ電流のために、電流源回路１０６は用いられない。従って一実施形態では、各ビット線選択回路１０８のそれぞれは、対応するビット線を電流源回路から絶縁するように動作する。
【００４３】
本発明の一実施形態によれば、ビット線プリチャージ回路１１０は、各上記ビット線をデバイスの電源電位ＶDDよりも大きな値を有するＲＥＳＥＴ電位に結合させるように形成されている。他の一実施形態では、上記ＲＥＳＥＴ電位は電源電圧と同値である。さらに他の一実施形態では、上記ＲＥＳＥＴ電位は上記電源電圧よりも小さい。さらに他の一実施形態では、電荷ポンプが用いられ、上記ＲＥＳＥＴ電位はチップへの電源電圧よりも大きい。
【００４４】
結果として生じるＲＥＳＥＴ電流パルスの大きさは、この増大された上記ＲＥＳＥＴ電位の関数である。結果として、ビット線プリチャージ回路１１０は、上記ＲＥＳＥＴ電圧が上記ＲＥＳＥＴ電流パルスの大きさに影響する、書き込みＲＥＳＥＴ回路として動作する。
【００４５】
本実施形態では、上記ＲＥＳＥＴ電流パルスの持続時間は、それぞれのワード線がアクティブにされるタイミングによって決定される。他の一実施形態では、上記ＲＥＳＥＴ電流パルスの持続時間は、ビット線プリチャージ回路１１０によって、上記ＲＥＳＥＴ電位をビット線プリチャージ回路１１０から分離させるか、または、上記ＲＥＳＥＴ電流を別の電流経路を介してグランドに分岐させるかのいずれかによって、決定され得る。
【００４６】
次に図２を参照すると、読み出し／書き込み回路アーキテクチャ２００を概略的に示す図が、本発明の他の一実施形態に基づき示されている。上記回路アーキテクチャは、ゲート制御端子２２３を有するトランジスタ２２１を含む読み出し回路２２０を含む。ゲート制御端子２２３は、スイッチ部材２０９を介して他のトランジスタ２０７に選択的に結合される。
【００４７】
スイッチが閉じた場合、対応するビット線２０２ａの電流源回路２０６として機能するトランジスタ２０７は、トランジスタ２２１に結合して、カレントミラー回路２２２を形成する。上記の方法で、読み出し中に１つのビット線を流れる電流は、ゲインファクターに応じて増幅されて、読み出し回路２２０に対し折り返される。上記ゲインファクターは、各トランジスタ２０７、２２２の相対的な評価値の関数である。
【００４８】
カレントミラー回路２２２において折り返された電流は、本実施形態の抵抗のような変換器回路２２４によって、電圧に変換される。その後、センスされた上記電圧は、センスアンプ回路２２６によって基準電圧２３０と比較され、それゆえ、センスアンプ回路２２６の出力状態は、検出されたメモリセル２１４のデータ状態を示している。
【００４９】
上述の説明から明らかなように、各電流源回路２０６のそれぞれにつながっているスイッチ２０９は、選択的に、対応するビット線２０２を読み出し回路２２０に結合するか、または、対応するビット線２０２を読み出し回路２２０から絶縁するように動作可能である。
【００５０】
本実施形態では、アーキテクチャ２００は、指定された読み出し回路２２０に動作可能なように接続されている複数の各ビット線２０２ａ〜２０２ｎにおける各スイッチのうち、１つのスイッチ２０９だけが閉じるように形成されている。結果として、このビット線だけが動作可能なように上記読み出し回路に結合されているが、他の各ビット線のスイッチ２０９は開いており、これらのような各ビット線を読み出し回路２２０から電気的に絶縁している。
【００５１】
指定されたビット線（例えばビット線２０２ａ）につながっているメモリセル２１４を読み出す間、スイッチ２１３がトランジスタ２１１の制御端子をバイアス電位ＶBIASに結合させるときに、トランジスタ２１１がスイッチ２１３を介してアクティブにされる。上述のような方法で、トランジスタ２１１はビット線選択回路２０８として動作し、ビット線２０２ａを電流源回路２０６に結合させる。
【００５２】
また、図２のアークテクチャ２００に関連した読み出し動作に関して、ビット線プリチャージ回路２１０は、アクティブにされたビット線２０２ａが、本実施形態の回路グランドのような所定の電位に強制的に設定されないことを保証するために動作する。このような場合、各トランジスタ２１５、２１７を含む回路２１０は、それらの各制御入力端子２２５、２２７のそれぞれへの適切な各制御信号の入力によって、ＯＦＦされる。
【００５３】
しかしながら、読み出しの前に、トランジスタ２１７はアクティブにされて、このビット線２０２ａを所定の電位にプリチャージすることが可能である。さらに、読み出し中において、図２に示すビット線２０２ｂのような非選択なビット線のために、トランジスタ２１７はアクティブにされ、上記非選択ビット線は回路グランドのような所定の電位に強制的に設定される。
【００５４】
上記アクティブにされたビット線のビット線プリチャージ回路２１０を非アクティブにすると、読み出されるために所望のメモリセルにつながっているワード線選択回路２１２がアクティブにされ、それにより、メモリ素子２１４をビット線２０２ａに結合する。
【００５５】
本実施形態では、ワード線選択回路２１２は、ワード線２０４ａを高電位にすることによって、ＯＮ状態に切り換わるワード線選択トランジスタ２２９を含む。上述のような方法で、読み出されているメモリ素子２１４のデータ状態の関数である値を有する電流が、ビット線２０２ａの中を流れることができる。
【００５６】
さらに、読み出し動作中に、ビット線選択回路２０８は、ビット線電圧クランプとして動作する。トランジスタ２１１が、ＶBIASに結合されているスイッチ２１３によってアクティブにされる場合には、ビット線２０２ａは、ＶBIASに比例した電圧にクランプされ、それによって、上記ビット線電圧を、電源電圧ＶDDにおける変動に実質的に無関係にしている。さらに、ＶBIASの値は、一実施形態のＶDDとは無関係に選択されることが有効であり得る。一実施形態では、増幅フィードバックループが上記クランプ装置と共に用いられて、このクランプ回路の速度と正確性を改善している。
【００５７】
ビット線２０２ａ上の電流は、電流源回路２０６のトランジスタ２０７から供給され、スイッチ２０９が閉じられた状態であることによって、読み出し回路２２０に対し折り返される。読み出し回路２２０は、その後、検出されたメモリセル２１４の値または状態を出力する。その後、本実施形態では、アクティブにされたビット線２０２ａに沿った他の複数の各セルを検出することが、上述した方法を繰り返して互いに異なる各ワード線２０４ａ〜２０４ｍ（図示していない）を選択的に１つずつアクティブにすることによって行われる。
【００５８】
次に、図２のアーキテクチャ２００に関連したプログラミング動作または書き込み動作を参照して、相変化メモリのような抵抗スイッチメモリ装置に関して説明する。しかしながら、本発明は、本明細書において明示して記載したアーキテクチャに限定されるものではなく、本発明によって意図されている他のメモリ構成部材を用いることが可能なことに留意されたい。
【００５９】
相変化メモリの場合には、相変化素子がＳＥＴ状態またはＲＥＳＥＴ状態にプログラムされることが可能である。典型的には、ＳＥＴ状態は、ＲＥＳＥＴパルスのために用いられるパルスよりも、低電流量、かつ、より長い持続時間のパルスによって形成される。上記ＳＥＴパルスは、相変化材料をよりゆっくりと加熱して、相対的に結晶状態を達成するように機能する一方、上記ＲＥＳＥＴパルスは、上記相変化材料を急速に加熱／溶解し、その後、上記相変化材料を急冷してアモルファス状態を形成するように機能する。
【００６０】
ＳＥＴ動作では、プログラムされるためにメモリセルにつながっているビット線は、そのビット線につながっている対応する抵抗スイッチ構成部材２０９を開くことによって、読み出し回路２２０から分離、絶縁される。
【００６１】
さらに、対応する上記ビット線につながっているビット線選択回路２０８は、対応するスイッチ２１３がトランジスタ２１１の制御端子をバイアス電位ＶBIASに結合させることによって、アクティブにされる。本実施形態では、対応する上記ビット線のビット線プリチャージ回路２１０は非アクティブであり、各トランジスタ２１５、２１７はＯＦＦされている。
【００６２】
ＳＥＴされるメモリ素子２１４につながっているそれぞれのワード線のアクティブ化によって、前記アクティブにされたビット線に結合された上記メモリ素子には、上記ＳＥＴ電流を上記メモリ素子２１４を通って流れることが可能になる。上記ビット線上の電圧振幅は（および、従って上記ＳＥＴパルスの電流量）は、ＶBIASに対してクランプとして機能しているトランジスタ２１１によって制限されている。
【００６３】
本実施形態では、上記ＳＥＴ電流パルスの持続時間は、それぞれの対応する上記ワード線がアクティブにされるタイミングによって決定され、上記ワード線が再びローレベルとなったときに、上記ＳＥＴパルスは終了する。
【００６４】
他の一実施形態では、ビット線プリチャージ回路２１０内のトランジスタ２１７がアクティブにされ、上記ＳＥＴ電流をグランドに分岐する。しかしながら、このような解決方法は、大量の電力を消費する。
【００６５】
ＲＥＳＥＴ動作では、それぞれの対応する上記ビット線は、対応するスイッチ２０９を開くことによって、読み出し回路２２０から、再び電気的に絶縁される。さらに、ビット線選択回路２０８は、それに対応するスイッチ２１３によりトランジスタ２１１の制御端子を回路グランドのような低電位に結合させることによって、非アクティブにされる。
【００６６】
上記ＲＥＳＥＴ動作では、ビット線プリチャージ回路２１０はアクティブであり、トランジスタ２１５はＯＮされるが、トランジスタ２１７はＯＦＦされる（多くの例では、トランジスタ２１７は、ビット線がアクティブな状態ではない場合に、上記ビット線を接地するために既にＯＮされていることが可能である）。
【００６７】
トランジスタ２１５をアクティブにすることによって、対応する上記ビット線は、ＲＥＳＥＴ電圧値ＶRESETまで強制的に引き上げられる。本実施形態では、ＶRESETは、電源電圧ＶDDよりも大きな値である。他の実施形態では、ＲＥＳＥＴ電圧は、上記電源電圧と同一であるか、または上記電源電圧よりも小さい。
【００６８】
プログラムされるメモリセルにつながっているそれぞれの対応するワード線は、アクティブにされる。本実施形態では、このようなアクティブ化は、上記ワード線をハイレベルに高める工程、および、それによってトランジスタ２２９をアクティブにし、メモリ素子２１４を上記ビット線に結合させる工程を含む。
【００６９】
ほぼＶRESETにまで高められたビット線によって決定された電圧を有するＲＥＳＥＴ電流は、その後、メモリ素子２１４を通って流れる。一実施形態では、上記ＲＥＳＥＴパルスの持続時間は、トランジスタ２２９が上記高められたワード線に応じてＯＮである持続時間によって決定される。
【００７０】
他の一実施形態においては、上記ＲＥＳＥＴパルスの持続時間は、ビット線プリチャージ回路２１０内のトランジスタ２１５がＯＮであるタイミングによって決定される。さらに他の一実施形態では、上記ＲＥＳＥＴパルスの持続時間は、制御入力端子２２７が再びアクティブにされて、上記ＲＥＳＥＴ電流をグランドに分岐するタイミングにより決定される。
【００７１】
図２に示す、本発明の回路アーキテクチャ２００の一実施形態では、指定されたビット線に沿った各セルのプログラミングは、一度に１つのメモリセルにおいて実行される。さらに、ビット線毎は、それ自身のプログラム回路を有しているので、プログラミングは、同時に複数の各ビット線に沿って行われ得る。他の一実施形態では、複数の各セルが、指定されたビット線に沿って同時に、ＳＥＴされ得る。上記ＳＥＴ動作の後、指定されたビット線に沿った複数の各セルは、同時にＲＥＳＥＴされ得る（さらに、上記ＳＥＴ／ＲＥＳＥＴの順序は互いに切換えられ得る）。
【００７２】
本発明を１つまたは複数の実施形態に関して記載して説明してきたが、この説明した実施形態に関して、変更および／または変形が、添付の特許請求の範囲および原理から逸脱することなしになされてもよい。特に、上述の構成要素または構成（アッセンブリ、装置、回路、システムなど）によって実施される様々な機能に関して、このような構成要素を説明するために用いた用語（「手段」への言及を含む）は、他の記載がない限り、（機能的に同等である）上記構成要素の特定の機能を実行する構成要素または構成に相当するように意図されている。これは、本明細書に説明した本発明の実施形態において上記機能を実施する開示した構成と構成的に同等でない場合であっても当てはまる。
【００７３】
さらに、本発明の特定の特徴は、いくつかの各実施形態の内におけるいずれか１つに関して開示されていることが可能である。このような特徴は、望ましいようにおよび指定のまたは特定のアプリケーションに有利であるように、他の実施形態の１つ以上の他の特徴と組み合わされていてもよい。さらに、用語「含んでいる」「含む」「有している」「有する」「とともに」の範囲で、または、この変形を詳細な記載および特許請求の範囲のいずれかにおいて用いている。このような用語は、用語「含む」と同様の意味に含まれるように意図されている。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施形態によるメモリアーキテクチャを示すブロック図である。
【図２】本発明の他の一実施形態によるメモリアーキテクチャを概略的に示す回路図である。
【図１】
2008165957.tif 000003
【図２】
2008165957.tif 000004
【外国語明細書】
2008165957000001.pdf