(57)【要約】【課題】一つのバスマスタのみがバス幅をフルに使わないようなアクセス時までバスを占有するという事態を防止して、バス帯域の使用効率を向上するとともに、アドレスバスの増加を防止して、システムが複雑化することを防止したバスシステムを提供する。【解決手段】マスタＭ１およびＭ２から送信されるアドレス値は、アドレスバスＡ１およびＡ２を介してアドレスセレクタＡＭＵＸ１に与えられ、マスタＭ１およびＭ２から送信されるデータ格納値は、ライトデータバスＤ１およびＤ２を介してライトデータセレクタＤＭＵＸ１に与えられる。アドレスセレクタＡＭＵＸ１で選択されたアドレス値は、出力アドレスバスＡＭ０を介してスレーブＳＬ１〜ＳＬ３に与えられ、スレーブＳＬ１およびＳＬ２については、ビット選択ブロックＢＳ１およびＢＳ３において、出力アドレスバスＡＭ０の上位側ビットを用いるか、下位側ビットを用いるかの選択を行う。【選択図】図１
2008041012.tif 000002
【特許請求の範囲】
【請求項１】
複数のマスタと、
複数のスレーブと、
前記複数のマスタから前記複数のスレーブにアドレス値およびデータ格納値をそれぞれ与える複数のアドレスバスおよび複数のライトデータバスと、
前記複数のマスタのバス使用権を調停するアービターと、を備え、
前記複数のマスタは、
前記アービターに対して、前記複数のアドレスバスおよび前記複数のライトデータバスの何れかのバスの使用権を要求しているアクセスに必要なバス幅が、各バスのバス幅の半分のハーフサイズなのか、全幅のフルサイズなのかを表すアクセスサイズ情報を与え、
前記アービターは、
前記アクセスサイズ情報に基づいて、バスの使用権を要求しているマスタに対して、ハーフサイズのバスの使用権を与えるか、否かを含めたアービトレーションを行う、バスシステム。
【請求項２】
前記アービターは、
前記複数のマスタのうちバスの使用権を要求している第１のマスタに対して、ハーフサイズのバスの使用権を与える場合であって、ハーフサイズのバスの使用権を要求している第２のマスタが存在する場合は、前記第２のマスタにも、該第２のマスタに接続されるバスについてハーフサイズのバスの使用権を与えるアービトレーションを行う、請求項１記載のバスシステム。
【請求項３】
前記バスシステムは、
前記複数のアドレスバスの中の、バスの使用権を得た少なくとも１つのアドレスバスに与えられる前記アドレス値を選択して出力アドレスバスに与えるアドレスセレクタと、
前記複数のデータバスの中の、バス使用権を得た少なくとも１つのライトデータバスに与えられる前記データ格納値を選択して出力データバスに与えるライトデータセレクタと、
前記複数のスレーブのうち、少なくとも２つのスレーブにおいて、
前記出力アドレスバスに接続され、前記出力アドレスバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行う第１のビット選択ブロックと、
前記出力データバスに接続され、前記出力データバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行う第２のビット選択ブロックと、を備え、
前記複数のマスタのうち第１および第２のマスタが、共にハーフサイズのバスの使用権を要求している場合、
前記アドレスセレクタは、
前記第１および第２のマスタのそれぞれから、第１および第２のアドレスバスを介して与えられるハーフサイズの第１および第２のアドレス値を、前記出力アドレスバスの上位側ビットおよび下位側ビットにマッピングしてフルサイズのアドレス値として出力し、
前記ライトデータセレクタは、
前記第１および第２のマスタのそれぞれから、第１および第２ライトデータバスを介して与えられるハーフサイズの第１および第２のデータ格納値を、前記出力データバスの上位側ビットおよび下位側ビットにマッピングしてフルサイズのデータ格納値として出力する、請求項１記載のバスシステム。
【請求項４】
前記バスシステムは、
前記複数のアドレスバスの中の、バスの使用権を得た少なくとも１つのアドレスバスに与えられる前記アドレス値を選択して、前記複数のスレーブに個々に接続される複数の出力アドレスバスの何れかに与えるアドレスセレクタと、
前記複数のライトデータバスの中の、バス使用権を得た少なくとも１つのデータバスに与えられる前記データ格納値を選択して出力データバスに与えるライトデータセレクタと、
前記複数のスレーブのうち、少なくとも２つのスレーブにおいて、
前記出力データバスに接続され、前記出力データバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行うビット選択ブロックと、を備え、
前記複数のマスタのうち第１および第２のマスタが、共にハーフサイズのバスの使用権を要求している場合、
前記アドレスセレクタは、
前記第１および第２のマスタのそれぞれから、第１および第２のアドレスバスを介して与えられるハーフサイズの第１および第２のアドレス値を、前記複数の出力アドレスバスのうち、アクセス先のスレーブに接続される出力アドレスバスにそれぞれ振り分けて出力し、
前記ライトデータセレクタは、
前記第１および第２のマスタのそれぞれから、第１および第２ライトデータバスを介して与えられるハーフサイズの第１および第２のデータ格納値を、前記出力データバスの上位側ビットおよび下位側ビットにマッピングしてフルサイズのデータ格納値として出力する、請求項１記載のバスシステム。
【請求項５】
前記アドレス値をデコードするアドレスデコーダをさらに備え、
前記アドレスデコーダは、前記複数のマスタからアクセス先のスレーブに与えられる前記アドレス値のデコード結果に基づいて作成され、前記アクセス先のスレーブで使用するアドレス空間を選択するモジュールセレクト信号を出力する、請求項１記載のバスシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバスシステムに関し、特に、バス帯域の使用効率を向上したバスシステムに関する。
【背景技術】
【０００２】
バス帯域の使用効率を向上するためには、動作周波数の向上、アイドル期間の低減、バス幅を増やす方法等が知られている。特に、アイドル期間の低減、空き帯域が発生しないアービトレーションの検討が良く知られている。
【０００３】
また、バス帯域向上のため、近年はバス幅自体も広がる傾向にある。しかしながら、従来のバスシステムでは、バス権を獲得した一つのバスマスタのみが、バスを使用できるため、バス幅をフルに使わないようなアクセス時まで無駄にバスを占有し、バス帯域の使用効率が低かった。
【０００４】
このような問題を解消する１つの手法として、例えば特許文献１には、バスを複数の単位バスに分割し、分割されたバスごとにマスタに使用権を与えるという手法が開示されている。
【０００５】
この方法であれば、一つのバスマスタのみがバス幅をフルに使わないようなアクセス時までバスを占有するという事態を避けることができるが、データバスを分割すれば、その分割数に比例してアドレスバスを増やさなければならず、バスシステムが複雑になるが、特許文献１にはアドレスバスの増加に関する記載はない。
【０００６】
【特許文献１】特開平１１−１８４８０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような問題点を解消するためになされたもので、一つのマスタのみがバス幅をフルに使わないようなアクセス時までバスを占有するという事態を防止して、バス帯域の使用効率を向上するとともに、アドレスバスの増加を防止して、システムが複雑化することを防止したバスシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る請求項１記載のバスシステムは、複数のマスタと、複数のスレーブと、前記複数のマスタから前記複数のスレーブにアドレス値およびデータ格納値をそれぞれ与える複数のアドレスバスおよび複数のライトデータバスと、前記複数のマスタのバス使用権を調停するアービターと、を備え、前記複数のマスタは、前記アービターに対して、前記複数のアドレスバスおよび前記複数のライトデータバスの何れかのバスの使用権を要求しているアクセスに必要なバス幅が、各バスのバス幅の半分のハーフサイズなのか、全幅のフルサイズなのかを表すアクセスサイズ情報を与え、前記アービターは、前記アクセスサイズ情報に基づいて、バスの使用権を要求しているマスタに対して、ハーフサイズのバスの使用権を与えるか、否かを含めたアービトレーションを行う。
【発明の効果】
【０００９】
本発明に係る請求項１記載のバスシステムによれば、複数のマスタがアービターに対して、アクセスサイズ情報を与え、アービターは、アクセスサイズ情報に基づいて、バスの使用権を要求しているマスタに対して、ハーフサイズのバスの使用権を与えるか、否かを含めたアービトレーションを行うので、例えば１つの有効なアクセスが１６ビット以下である場合、３２ビットのバスを、１６ビットのバス２本として使うことで、一つのマスタのみがバス幅をフルに使わないようなアクセス時までバスを占有するという事態を防止して、バス帯域の使用効率を向上できる。
【発明を実施するための最良の形態】
【００１０】
＜Ａ．実施の形態１＞
＜Ａ−１．システムの構成＞
図１は、本発明に係る実施の形態１のバスシステム１００の構成を示すブロック図である。
【００１１】
図１に示すようにバスシステム１００においては、２つのマスタＭ１およびＭ２に対して、３つのスレーブＳＬ１、ＳＬ２およびＳＬ３を有しており、マスタとスレーブ間のバス権調停をアービター１によって行う構成となっている。
【００１２】
マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるアドレス値は、アドレスバスＡ１およびＡ２を介してアドレスセレクタＡＭＵＸ１に与えられ、マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるデータ格納値は、ライトデータバスＤ１およびＤ２を介してライトデータセレクタＤＭＵＸ１に与えられる。
【００１３】
ここで、アドレスバスＡ１およびＡ２は、何れも３２ビット（［３１：０］）のバス幅を有し、ライトデータバスＤ１およびＤ２は、何れも３２ビット（［３１：０］）のバス幅を有している。
【００１４】
アドレスセレクタＡＭＵＸ１は、アービター１においてバス権を獲得したマスタから出力されるアドレス値をスレーブに伝えるための、セレクト機能ブロックである。ここで、アドレスセレクタＡＭＵＸ１では、バスを獲得したマスタが２個あった場合、両マスタのアクセスを、それぞれ、アービター１で決定したバスの上位側ビットおよびバスの下位側ビットにマッピングする機能を有している。
【００１５】
アドレスセレクタＡＭＵＸ１で選択されたアドレス値は、出力アドレスバスＡＭ０を介してスレーブＳＬ１〜ＳＬ３に与えられるが、スレーブＳＬ１およびＳＬ２については、ビット選択ブロックＢＳ１およびＢＳ３において、出力アドレスバスＡＭ０の上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、アドレス値が与えられる構成となっている。
【００１６】
また、ライトデータセレクタＤＭＵＸ１で選択されたデータ格納値は、出力データバスＤＭ０を介してスレーブＳＬ１〜ＳＬ３に与えられるが、スレーブＳＬ１およびＳＬ２については、ビット選択ブロックＢＳ２およびＢＳ４において、出力データバスＤＭ０の上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、データ格納値が与えられる構成となっている。
【００１７】
また、スレーブＳＬ１〜ＳＬ３のそれぞれから、マスタに向けて送信されるリードデータ値は、リードデータバスＲ１、Ｒ２およびＲ３を介してリードデータセレクタＲＭＵＸ１に与えられる構成となっている。
【００１８】
ここで、リードデータバスＲ１〜Ｒ３は、何れも３２ビット（［３１：０］）のバス幅を有している。
【００１９】
そして、リードデータセレクタＲＭＵＸ１で選択されたリードデータ値は、ビット選択ブロックＢＳ５およびＢＳ６に与えられ、ビット選択ブロックＢＳ５およびＢＳ６において、バスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、それぞれマスタＭ１およびＭ２に与えられる。なお、以上説明したビット選択ブロックＢＳ１〜ＢＳ６は、図中においてはＨ／Ｌの記号を付して示している。
【００２０】
アービター１は、マスタＭ１およびＭ２との間で、それぞれリクエスト信号Ｒｅｑ１およびＲｅｑ２、承認信号Ａｃｋ１およびＡｃｋ２の他に、アクセスサイズ情報ｓｉｚｅ１およびｓｉｚｅ２、ビット選択信号Ｈ／Ｌｍａｐ１ｍおよびＨ／Ｌｍａｐ２ｍを授受する構成となっている。
【００２１】
ここで、アクセスサイズ情報は、バスの使用権を要求しているアクセスに必要なバス幅が、各バスのバス幅の半分（ハーフサイズ）なのか、全幅（フルサイズ）なのかを表す情報であり、各ビット選択信号は、バスの上位側半分のビットを使用するか、バスの下位側半分のビットを使用するかを指示する信号である。
【００２２】
なお、アービター１からは、アドレスセレクタＡＭＵＸ１にビット選択信号Ｈ／ＬｍａｐＡが、ライトデータセレクタＤＭＵＸにビット選択信号Ｈ／ＬｍａｐＤが、リードデータセレクタＲＭＵＸ１にビット選択信号Ｈ／ＬｍａｐＲが与えられるとともに、ビット選択ブロックＢＳ１およびＢＳ２にはビット選択信号Ｈ／Ｌｍａｐ１ｓが、ビット選択ブロックＢＳ３およびＢＳ４にはビット選択信号Ｈ／Ｌｍａｐ２ｓが与えられ、マスタＭ１およびＭ２からは、それぞれビット選択ブロックＢＳ５およびＢＳ６にビット選択信号Ｈ／Ｌｍａｐ１ｍおよびＨ／Ｌｍａｐ２ｍが与えられる構成となっている。
【００２３】
また、アービター１にはアドレスデコーダ２が付属し、アービトレーション後、アドレスデコーダ２からスレーブＳＬ１〜ＳＬ３に向けてモジュールセレクト信号Ｍｓｅｌ１〜Ｍｓｅｌ３を発信する構成となっており、モジュールセレクト信号Ｍｓｅｌ１およびＭｓｅｌ２は、それぞれビット選択ブロックＢＳ１、ＢＳ２およびＢＳ３、ＢＳ４にも与えられる。
【００２４】
モジュールセレクト信号Ｍｓｅｌ１〜Ｍｓｅｌ３は、アクセス先のスレーブにおいてアドレス空間を選択するために使用され、アドレスバスＡ１およびＡ２を介して与えられるアドレス値を、アドレスデコーダ２でデコードして得られる信号であり、アドレス値の上位側ビットのデコード結果に基づいて作成される。
【００２５】
なお、アサートする各モジュールセレクト信号と、アドレスセレクタＡＭＵＸ１、ライトデータセレクタＤＭＵＸ１、リードデータセレクタＲＭＵＸ１および各ビット選択信号の制御は一致するように制御される。
【００２６】
上記構成において、マスタからスレーブに向けて送信されるアドレス値は、マスタＭ１およびＭ２の中で、現在バスマスタとなっているマスタからのアドレスを、アドレスセレクタＡＭＵＸ１で選択し、全てのスレーブに与えることとなる。
【００２７】
また、マスタからスレーブに向けて送信されるライトデータは、マスタＭ１およびＭ２の中で、現在バスマスタとなっているマスタからのライトデータを、ライトデータセレクタＤＭＵＸ１で選択し、全てのスレーブに与えることとなる。
【００２８】
一方、スレーブからマスタに向けて送信されるデータ格納値は、スレーブＳＬ１〜ＳＬ３の中で、現在バススレーブとなっているスレーブからのリードデータを、リードデータセレクタＲＭＵＸ１で選択し、全てのビット選択ブロックに与えることとなる。
【００２９】
なお、スレーブＳＬ３はビット選択ブロックを介さずにアドレス値およびデータ格納値を受けることになるが、スレーブＳＬ３のアドレス空間は、スレーブＳＬ１およびＳＬ２のアドレス空間よりも若干小さなアドレス空間を想定しており、スレーブＳＬ１およびＳＬ２のように、アドレス値やデータ格納値をきれいに半分に分割できないスレーブであるので、ビット選択ブロックは設けられていない。このような規格のスレーブが混じっていても、本発明の適用は可能である。
【００３０】
また、アドレス値がバスのハーフサイズよりも大きなアドレス幅を有している場合は、アドレスバスの全幅に渡るバス権が与えられるようにアービター１で設定する。
【００３１】
例えば、アクセス先のスレーブのアドレス空間が、３０ビットアドレスの場合は、アドレスバスの３２ビット全てを使うバス権を有するように設定する。
【００３２】
＜Ａ−２．システムの動作＞
次に、図１を参照しつつ、図２〜図８に示すタイミングチャートを用いて、バスシステム１００の動作について説明する。
【００３３】
＜Ａ−２−１．アドレスとデータの動作例＞
図２および図３のそれぞれは、マスタＭ１およびＭ２から、それぞれアドレスバスＡ１およびＡ２に与えられるアドレス値と、それぞれライトデータバスＤ１およびＤ２に与えられるデータ格納値と、スレーブＳＬ１およびＳＬ２から、それぞれリードデータバスＲ１およびＲ２に与えられるリードデータ値のタイミングを示している。
【００３４】
図２および図３においては、マスタＭ１およびＭ２が、共にハーフサイズのバスアクセスを要求している場合を想定しており、アドレスバスＡ１およびＡ２においては１６ビット（［１５：０］）を使用し、ライトデータバスＤ１およびＤ２においては１６ビット（［１５：０］）を使用している。
【００３５】
図２に示すように、アクセスサイズ情報ｓｉｚｅとしてハーフサイズ（ｈａｌｆ）を要求する信号がマスタＭ１からアービター１に与えられている。また、スレーブＳＬ１へのアクセスが要求されているので、モジュールセレクト信号Ｍｓｅｌ１が有意となっている。
【００３６】
この場合、アービター１においてマスタＭ１からのアクセス要求にバス権が与えられると、アドレス値が送信された後、当該アドレス値に対応するデータ格納値が送信される。
【００３７】
なお、図１においては図示を省略したが、スレーブＳＬ１からは、データ格納値の受け取りに必要な期間を規定するデータレディー信号Ｒｅａｄｙ１が出力され、図２の例では、この期間の始まりと終わりのタイミングに合わせて、アドレス値、データ格納値および制御値の期間が設定されている。
【００３８】
なお、アドレス値に基づいて、スレーブＳＬ１から出力すべきリードデータ値が存在する場合は、リードデータバスＲ１を通じて１６ビット（［１５：０］）のリードデータ値が送信される。
【００３９】
なお、上述したアドレス値、データ格納値は、システムクロック信号ＣＬＫが立ち上がった後にマスタＭ１から各バスに出力され、リードデータ値は、システムクロック信号ＣＬＫが立ち上がった後にスレーブＳＬ１から出力される。
【００４０】
また、図３に示すように、アクセスサイズ情報ｓｉｚｅとしてハーフサイズ（ｈａｌｆ）を要求する信号がマスタＭ２からアービター１に与えられている。また、スレーブＳＬ２へのアクセスが要求されているので、モジュールセレクト信号Ｍｓｅｌ２が有意となっている。
【００４１】
この場合、アービター１においてマスタＭ２からのアクセス要求にバス権が与えられると、アドレス値が送信された後、当該アドレス値に対応するデータ格納値が送信される。
【００４２】
なお、図１においては図示を省略したが、スレーブＳＬ２からは、データ格納値の受け取りに必要な期間を規定するデータレディー信号Ｒｅａｄｙ２が出力され、図３の例では、この期間の始まりと終わりのタイミングに合わせて、アドレス値、データ格納値および制御値の期間が設定されている。
【００４３】
なお、アドレス値に基づいて、スレーブＳＬ２から出力すべきリードデータ値が存在する場合は、リードデータバスＲ２を通じて１６ビット（［１５：０］）のリードデータ値が送信される。
【００４４】
なお、上述したアドレス値、データ格納値は、システムクロック信号ＣＬＫが立ち上がった後にマスタＭ２から各バスに出力され、リードデータ値は、システムクロック信号ＣＬＫが立ち上がった後にスレーブＳＬ２から出力される。
【００４５】
＜Ａ−２−２．データセレクタの動作例＞
図４は、アドレスバスＡ１およびＡ２を介してアドレスセレクタＡＭＵＸ１に与えられたアドレス値と、ライトデータバスＤ１およびＤ２を介してライトデータセレクタＤＭＵＸ１に与えられたデータ格納値と、リードデータバスＲ１およびＲ２を介してリードデータセレクタＲＭＵＸ１に与えられたリードデータ値のタイミングを示している。
【００４６】
図４に示すように、アドレスセレクタＡＭＵＸ１にはアドレスバスＡ１およびＡ２を介してアドレス値が与えられるが、アドレスバスＡ１が選択されると、アドレスバスＡ１に与えられたアドレス値が送信された後、次のシステムクロック信号ＣＬＫが立ち上がった後に、当該アドレス値に対応するデータ格納値が送信される。
【００４７】
また、アドレスデコーダ２は、モジュールセレクト信号Ｍｓｅｌ１を有意として出力しており、スレーブＳＬ１はデータ格納値を受け取る。
【００４８】
また、アドレス値に基づいて、スレーブＳＬ１から出力すべきリードデータ値が存在する場合は、リードデータバスＲ１を通じて１６ビット（［１５：０］）のリードデータ値が送信される。
【００４９】
一方、アドレスセレクタＡＭＵＸ１においてアドレスバスＡ２が選択されると、アドレスバスＡ２に与えられたアドレス値が送信された後、次のシステムクロック信号ＣＬＫが立ち上がった後に、当該アドレス値に対応するデータ格納値が送信される。
【００５０】
また、アドレスデコーダ２は、モジュールセレクト信号Ｍｓｅｌ２を有意として出力しており、スレーブＳＬ２はデータ格納値を受け取る。
【００５１】
また、アドレス値に基づいて、スレーブＳＬ２から出力すべきリードデータ値が存在する場合は、リードデータバスＲ２を通じて１６ビット（［１５：０］）のリードデータ値が送信される。
【００５２】
このように、アドレス値を送信した後にデータ値を送信することで、物理的には１本のバスを時分割で使用することができ、アドレス値を送信するフェーズをアドレスフェーズ、データ値を送信するフェーズをデータフェーズと呼称する。
【００５３】
＜Ａ−２−３．アービターの動作例＞
次に、図５を用いてアービター１の動作例について説明する。
図５においては、マスタＭ１およびＭ２からバス権の要求があった場合であって、マスタＭ１およびＭ２から、アクセスサイズ情報ｓｉｚｅとしてハーフサイズを要求する信号がアービター１に与えられている場合を想定している。
【００５４】
図５に示すように、マスタＭ１およびＭ２は、システムクロック信号ＣＬＫがタイミングＴ１で立ち上がる際に、それぞれリクエスト信号Ｒｅｑ１およびＲｅｑ２を有意にして、バス権の要求を行う。
【００５５】
しかし、アービター１はどちらにもすぐにはバス権を承認せず、システムクロック信号ＣＬＫがタイミングＴ３で立ち上がった後に、マスタＭ１およびＭ２のそれぞれに対して承認信号Ａｃｋ１およびＡｃｋ２を与える。
【００５６】
マスタＭ１およびＭ２は、リクエスト信号Ｒｅｑ１およびＲｅｑ２を有意にした後、それぞれアクセスサイズ情報ｓｉｚｅ１およびｓｉｚｅ２として、ハーフサイズを要求する信号を連続して出力しており、それはアービター１から承認信号Ａｃｋ１およびＡｃｋ２が出力された後、システムクロック信号ＣＬＫがタイミングＴ４で立ち上がり、次のトランザクションを開始するまで続く。
【００５７】
ここでは、マスタＭ１およびＭ２がハーフサイズのバスの使用権を要求している場合を想定しており、アービター１はタイミングＴ４において、アドレスセレクタＡＭＵＸ１に対して、マスタＭ１あるいはＭ２に対してハーフサイズのバスの使用権を与えることと、バスの上位側半分のビットを使用するか、バスの下位側半分のビットを使用するかについてビット選択信号Ｈ／ＬｍａｐＡにより指示を与える。
【００５８】
アドレスバスＡ１が選択された場合、アドレスバスＡ１に与えられたアドレス値が送信され、次にシステムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に、ライトデータセレクタＤＭＵＸ１においてライトデータバスＤ１が選択され、上記アドレス値に対応するデータ格納値が送信される。
【００５９】
アドレスバスＡ２が選択された場合、アドレスバスＡ２に与えられたアドレス値が送信され、次にシステムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に、ライトデータセレクタＤＭＵＸ１においてライトデータバスＤ２が選択され、上記アドレス値に対応するデータ格納値が送信される。
【００６０】
なお、図１においては図示を書略したが、マスタＭ１およびＭ２は、それぞれ制御信号Ｃｏｎｔ１およびＣｏｎｔ２を出力し、制御信号Ｃｏｎｔ１およびＣｏｎｔ２を構成する制御値は、アドレスバスＡ１およびＡ２と同じタイミングでスレーブＳＬ１およびＳＬ２に与えられる。なお、制御信号Ｃｏｎｔ１およびＣｏｎｔ２は、ライト動作なのかリード動作なのかを指示する信号であり、各スレーブに与えられる。
【００６１】
また、スレーブＳＬ１およびＳＬ２は、アービター１から承認信号Ａｃｋ１およびＡｃｋ２が出されるタイミングで、データレディー信号Ｒｅａｄｙ１およびＲｅａｄｙ２を有意にして出力し始める。図５の例では、データレディー信号Ｒｅａｄｙ１およびＲｅａｄｙ２は、データ格納値の受け取りに必要な期間を規定しており、この期間の始まりと終わりのタイミングに合わせて、アドレス値、データ格納値および制御値の期間が設定されている。
【００６２】
＜Ａ−２−４．バス権の遷移（アドレス動作）＞
次に、図６を用いてアドレス動作時にバス権が遷移する場合の動作について説明する。
図６においては、マスタＭ１およびＭ２が、共に当初はハーフサイズのバスの使用権を要求している場合であって、かつ、アクセス先スレーブが異なる場合の動作を示している。
【００６３】
図６においては、システムクロック信号ＣＬＫがタイミングＴ３で立ち上がるまでは、アービター１は承認信号Ａｃｋ１およびＡｃｋ２を有意として出力しており、ハーフサイズのバスの使用権を要求しているマスタＭ１およびＭ２は、共にバスの使用権を得ており、アドレスセレクタＡＭＵＸ１は、アドレスバスＡ１およびＡ２のアドレス値を、それぞれのアクセス先スレーブに与えている。
【００６４】
具体的には、図６の例では、アドレス値Ａ１−２およびＡ２−２まで、すなわち、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がって、次のトランザクションを開始するまでは、アドレスセレクタＡＭＵＸ１でアドレスバスＡ１およびＡ２の両方のアドレス値が選択されており、例えばアドレス値Ａ１−２およびＡ２−２は、共にビット選択ブロックＢＳ１およびＢＳ３に与えられ、ビット選択ブロックＢＳ１およびＢＳ３において、バスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、用いる方のビットをバスの下位側ビットとして再編し、それぞれスレーブＳＬ１およびＳＬ２に与えられることになる。
【００６５】
例えば、アドレス値Ａ１−２をバスの上位側ビットとし、アドレス値Ａ２−２をバスの下位側ビットとして送信し、ビット選択ブロックＢＳ１およびＢＳ３において、ビット選択信号Ｈ／Ｌｍａｐ１ｓおよびＨ／Ｌｍａｐ２ｓに基づいて、それぞれバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行う。
【００６６】
ここで、アドレス値Ａ１−２をスレーブＳＬ１に与え、アドレス値Ａ２−２をスレーブＳＬ２に与えるのであれば、ビット選択ブロックＢＳ１ではアドレス値Ａ２−２をバスの上位側ビットに設定し、アドレス値Ａ１−２を下位側ビットに設定する。一方、ビット選択ブロックＢＳ３では、アドレス値Ａ１−２をバスの上位側ビットに設定し、アドレス値Ａ２−２をバスの下位側ビットに設定して、それぞれスレーブＳＬ１およびＳＬ２に与えることになる。
【００６７】
なお、スレーブＳＬ１およびＳＬ２にそれぞれ与えられるモジュールセレクト信号Ｍｓｅｌ１およびＭｓｅｌ２は、上位側アドレスを無視するように与えられるので、スレーブＳＬ１およびＳＬ２では、下位側アドレスのみが有効となる。
【００６８】
なお、アービター１は、図１では図示を省略したが、現在どのマスターが転送を実行し、どのマスタが転送を試みているかを示す状況報告信号ＨＭＡＳＴＥＲを出力するが、図６に示されるように、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がるまではマスタＭ１およびＭ２が転送を実行していることを示している。
【００６９】
しかし、システムクロック信号ＣＬＫがタイミングＴ３で立ち上がった後は、承認信号Ａｃｋ１が非有意状態となるので、タイミングＴ３以降にマスタＭ１がハーフサイズのバスの使用権を要求しても、アドレスバスＡ１のアドレス値は、アドレスセレクタＡＭＵＸ１では選択されなくなる。
【００７０】
一方、タイミングＴ３以後も承認信号Ａｃｋ２は有意状態を維持するので、タイミングＴ３〜Ｔ５の間で出力するアクセスサイズ情報ｓｉｚｅ（フルサイズのバス）に基づいて、マスタＭ２のアクセス要求がタイミングＴ５で受け付けられ、アドレスバスＡ２のアド
レス値、すなわちアドレス値Ａ２−３（３２ビット）が選択される。
【００７１】
続いて、マスタＭ２が、タイミングＴ５〜Ｔ７の間で出力するアクセスサイズ情報ｓｉｚｅ（フルサイズのバス）に基づいて、マスタＭ２のアクセス要求がタイミングＴ７で受け付けられ、アドレスバスＡ２のアドレス値、すなわちアドレス値Ａ２−４（３２ビット）が選択される。
【００７２】
上記の場合、アービター１が出力する状況報告信号ＨＭＡＳＴＥＲは、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後は、マスタＭ２が転送を実行していることを示している。
【００７３】
なお、タイミングＴ３以後は、マスタＭ２のみのアクセス要求が受け付けられ、アドレスセレクタＡＭＵＸ１ではアドレスバスＡ２のアドレス値、すなわちアドレス値Ａ２−３（３２ビット）のみが選択され、ビット選択ブロックＢＳ１およびＢＳ２に与えられる。
【００７４】
ビット選択ブロックＢＳ１およびＢＳ３のそれぞれにおいては、アドレス値Ａ２−３を、スレーブＳＬ１およびＳＬ２に与えるか否かの選択を行うことになる。
【００７５】
ここで、図６においては、スレーブＳＬ１およびＳＬ２は、データ格納値の受け取りに必要な期間を、システムクロック信号ＣＬＫの２周期分に相当する期間に設定しており、データレディー信号Ｒｅａｄｙ１およびＲｅａｄｙ２が、“Ｈ”状態にある期間は、システムクロック信号ＣＬＫの２周期ごとに発生する。
【００７６】
このため、データレディー信号Ｒｅａｄｙ１およびＲｅａｄｙ２が“Ｈ”状態にある期間であって、かつ、システムクロック信号ＣＬＫが立ち上がるタイミングでアドレス値が更新され、トランザクションが次に進むことになる。
【００７７】
＜Ａ−２−５．バス権の遷移（ライト動作）＞
次に、図７を用いてライト動作時にバス権が遷移する場合の動作について説明する。
図７においては、アドレス動作は図６を用いて説明した動作と同じであり説明は省略する。アドレス値Ａ１−２（１６ビット）の送信が終了した後、アドレス値Ａ１−２に対応したデータ格納値Ｄ１−２（１６ビット）が、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に送信され、また、アドレス値Ａ２−２（１６ビット）の送信が終了した後、アドレス値Ａ２−２に対応したデータ格納値Ｄ２−２（１６ビット）が、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に送信される。
【００７８】
具体的には、図７の例では、アドレスセレクタＡＭＵＸ１でアドレスバスＡ１およびＡ２の両方のアドレス値が選択されるので、例えばアドレス値Ａ１−２およびＡ２−２にそれぞれ対応するデータ格納値Ｄ１−２およびＤ２−２は、共にライトデータセレクタＤＭＵＸ１を介してビット選択ブロックＢＳ２およびＢＳ４に与えられ、ビット選択ブロックＢＳ２およびＢＳ４において、バスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、用いる方のビットをバスの下位側ビットとして再編し、それぞれスレーブＳＬ１およびＳＬ２に与えられることになる。
【００７９】
例えば、データ格納値Ｄ１−２をバスの上位側ビットとし、データ格納値Ｄ２−２をバスの下位側ビットとして送信し、ビット選択ブロックＢＳ２およびＢＳ４において、ビット選択信号Ｈ／Ｌｍａｐ１ｓおよびＨ／Ｌｍａｐ２ｓに基づいて、それぞれバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行う。
【００８０】
ここで、データ格納値Ｄ１−２をスレーブＳＬ１に与え、データ格納値Ｄ２−２をスレーブＳＬ２に与えるのであれば、ビット選択ブロックＢＳ２では、データ格納値Ｄ２−２をバスの上位側ビットに設定し、データ格納値Ｄ１−２をバスの下位側ビットに設定する。一方、ビット選択ブロックＢＳ４では、データ格納値Ｄ１−２をバスの上位側ビットに設定し、データ格納値Ｄ２−２をバスの下位側ビットに設定して、それぞれスレーブＳＬ１およびＳＬ２に与えることになる。
【００８１】
なお、スレーブＳＬ１およびＳＬ２にそれぞれ与えられるモジュールセレクト信号Ｍｓｅｌ１およびＭｓｅｌ２は、上位側アドレスを無視するように与えられるので、スレーブＳＬ１およびＳＬ２では、下位側アドレスのみが有効となる。
【００８２】
なお、タイミングＴ３以後は、マスタＭ２のみのアクセス要求が受け付けられ、アドレスバスＡ２のアドレス値、すなわちアドレス値Ａ２−３（３２ビット）が選択されるので、アドレス値Ａ２−３の送信が終了した後、アドレス値Ａ２−３に対応したデータ格納値Ｄ２−３（３２ビット）のみが、システムクロック信号ＣＬＫがタイミングＴ７で立ち上がった後にライトデータセレクタＤＭＵＸ１で選択され、ビット選択ブロックＢＳ２およびＢＳ４に与えられる。
【００８３】
ビット選択ブロックＢＳ２およびＢＳ４のそれぞれにおいては、データ格納値Ｄ２−３を、スレーブＳＬ１およびＳＬ２に与えるか否かの選択を行うことになる。
【００８４】
＜Ａ−２−６．バス権の遷移（リード動作）＞
次に、図８を用いてリード動作時にバス権が遷移する場合の動作について説明する。
図８においては、アドレス動作は図６を用いて説明した動作と同じであり説明は省略する。アドレス値Ａ１−２（１６ビット）の送信が終了した後、アクセス先スレーブからアドレス値Ａ１−２に対応したリードデータ値Ｒ１−２（１６ビット）が、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に出力され、また、アドレス値Ａ２−２（１６ビット）の送信が終了した後、アクセス先スレーブからアドレス値Ａ２−２に対応したリードデータ値Ｒ２−２（１６ビット）が、システムクロック信号ＣＬＫがタイミングＴ５で立ち上がった後に出力される。
【００８５】
なお、タイミングＴ３以後は、マスタＭ２のみのアクセス要求が受け付けられ、アドレスバスＡ２のアドレス値、すなわちアドレス値Ａ２−３（３２ビット）が選択されるので、マスタＭ２のアクセス要求がタイミングＴ５で受け付けられ、アドレスバスＡ２のアドレス値、すなわちアドレス値Ａ２−３（３２ビット）が選択される。
【００８６】
このため、アドレス値Ａ２−３（３２ビット）の送信が終了した後、アクセス先スレーブからアドレス値Ａ２−３に対応したリードデータ値Ｒ２−３（３２ビット）が、システムクロック信号ＣＬＫがタイミングＴ７で立ち上がった後に出力される。
【００８７】
リードデータ値は、リードデータセレクタＲＭＵＸ１に与えられ、リードデータセレクタＲＭＵＸ１で選択されたリードデータ値が、ビット選択ブロックＢＳ５およびＢＳ６に与えられ、ビット選択ブロックＢＳ５およびＢＳ６において、バスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、それぞれマスタＭ１およびＭ２に与えられる。
【００８８】
図８の場合には、リードデータ値Ｒ１−２およびＲ２−２が与えられるタイミングＴ７までは、リードデータセレクタＲＭＵＸ１で両データが選択され、例えば、リードデータ値Ｒ１−２をバスの上位側ビットとし、リードデータ値Ｒ２−２をバスの下位側ビットとして送信し、ビット選択ブロックＢＳ５およびＢＳ６において、ビット選択信号Ｈ／ＬｍａｐＲに基づいて、それぞれバスの上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、用いる方のビットをバスの下位側ビットとして再編し、それぞれマスタＭ１およびＭ２に与えられることになる。
【００８９】
例えば、リードデータ値Ｒ１−２をマスタＭ１に与え、リードデータ値Ｒ２−２をマスタＭ２に与えるのであれば、ビット選択ブロックＢＳ５では、リードデータ値Ｒ２−２をバスの上位側ビットに設定し、リードデータ値Ｒ１−２をバスの下位側ビットに設定する。一方、ビット選択ブロックＢＳ６では、リードデータ値Ｒ１−２をバスの上位側ビットに設定し、リードデータ値Ｒ２−２をバスの下位側ビットに設定して、それぞれマスタＭ１およびＭ２に与えることになる。
【００９０】
一方、リードデータ値Ｒ２−３が与えられるタイミングＴ７以降は、リードデータセレクタＲＭＵＸ１で選択されるのはリードデータ値Ｒ２−３のみとなり、ビット選択ブロックＢＳ５およびＢＳ６のそれぞれにおいては、リードデータ値Ｒ２−３を、マスタＭ１およびＭ２に与えるか否かの選択を行うことになる。
【００９１】
＜Ａ−３．効果＞
以上説明したように、実施の形態１のバスシステム１００によれば、１つの有効なアクセスが１６ビット以下である場合、３２ビットのバスを、１６ビットのバス２本として使うことで、一つのバスマスタのみがバス幅をフルに使わないようなアクセス時までバスを占有するという事態を防止して、バス帯域の使用効率を向上できる。
【００９２】
また、同時に２個のマスタから、異なるスレーブに対してハーフサイズのバスアクセスを要求している場合は並列で処理できるので、バス混雑を緩和できる。
【００９３】
また、データバスを２分割して使用しているが、アドレスバスも元々存在しているアドレスバスを２分割しているだけなので、データバスを２分割しても、アドレスバスが増加することはない。
【００９４】
＜Ａ−４．変形例＞
以上説明したバスシステム１００においては、３２ビットのバスを、１６ビットのバス２本として使用する構成について説明したが、バス幅はこれに限定されるものではなく、例えば６４ビットのバス幅を有するシステムにも本発明は適用可能である。
【００９５】
図９に示すバスシステム１００Ａにおいては、６４ビットのバスを、３２ビットのバス２本として使用する構成を示すブロック図である。なお、図１に示したバスシステム１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９６】
バスシステム１００Ａにおいては、２つのマスタＭ１およびＭ２に対して、２つのスレーブＳＬ１およびＳＬ２を有している。
【００９７】
マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるアドレス値は、アドレスバスＡ１およびＡ２を介してアドレスセレクタＡＭＵＸ１に与えられ、マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるデータ格納値は、ライトデータバスＤ１およびＤ２を介してライトデータセレクタＤＭＵＸ１に与えられる。
【００９８】
ここで、アドレスバスＡ１およびＡ２は、何れも６４ビット（［６３：０］）のバス幅を有し、ライトデータバスＤ１およびＤ２は、何れも６４ビット（［６３：０］）のバス幅を有している。
【００９９】
アドレスセレクタＡＭＵＸ１で選択されたアドレス値は、出力アドレスバスＡＭ０を介してスレーブＳＬ１およびＳＬ２に与えられるが、ビット選択ブロックＢＳ１およびＢＳ３において、出力アドレスバスＡＭ０の上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、アドレス値が与えられる構成となっている。
【０１００】
また、ライトデータセレクタＤＭＵＸ１で選択されたデータ格納値は、出力データバスＤＭ０を介してスレーブＳＬ１およびＳＬ２に与えられるが、ビット選択ブロックＢＳ２およびＢＳ４において、出力データバスＤＭ０の上位側ビットを用いるか、下位側ビットを用いるかの選択を行った後、データ格納値が与えられる構成となっている。
【０１０１】
また、スレーブＳＬ１およびＳＬ２のそれぞれから、マスタに向けて送信されるリードデータ値は、リードデータバスＲ１およびＲ２を介してリードデータセレクタＲＭＵＸ２１に与えられる構成となっている。
【０１０２】
ここで、リードデータバスＲ１およびＲ２は、何れも６４ビット（［６３：０］）のバス幅を有している。
【０１０３】
また、アービター１にはアドレスデコーダ２が付属し、アービトレーション後、アドレスデコーダ２からスレーブＳＬ１およびＳＬ２に向けてモジュールセレクト信号Ｍｓｅｌ１およびＭｓｅｌ２を発信する構成となっており、モジュールセレクト信号Ｍｓｅｌ１およびＭｓｅｌ２は、それぞれビット選択ブロックＢＳ１、ＢＳ２およびＢＳ３、ＢＳ４にも与えられる。
【０１０４】
このような構成を有するバスシステム１００Ａの動作は、図２〜図８を用いて説明したバスシステム１００の動作と同様であり、得られる効果も基本的にはバスシステム１００と同様である。
【０１０５】
特徴的な効果としては、３２ビットのアドレス空間単位で、モジュールセレクトするため、大規模データ格納領域を対象にできるという効果がある。
【０１０６】
＜Ｂ．実施の形態２＞
＜Ｂ−１．システムの構成＞
図１０は、本発明に係る実施の形態２のバスシステム２００の構成を示すブロック図である。なお、図１０に示したバスシステム１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０７】
図１０に示すようにバスシステム２００においては、アドレスセレクタＡＭＵＸ１は、バス権を獲得したバスマスタから出力されるアドレス値を、アクセス先となるスレーブごとに与える機能を有しており、アドレスセレクタＡＭＵＸ１の３つの出力アドレスバスＡＭ１、ＡＭ２およびＡＭ３は、それぞれスレーブＳＬ１、ＳＬ２およびＳＬ３に直接に接続される構成となっている。
【０１０８】
このため、例えば、スレーブＳＬ１およびＳＬ２のアドレス空間が１６ビットで、スレーブＳＬ３のアドレス空間が３２ビットである場合、スレーブＳＬ１に接続される出力アドレスバスＡＭ１のバス幅を１６ビットとし、スレーブＳＬ２に接続される出力アドレスバスＡＭ２のバス幅を１６ビットとし、スレーブＳＬ３に接続される出力アドレスバスＡＭ３のバス幅を３２ビットとすることが可能となる。
【０１０９】
＜Ｂ−２．効果＞
このような構成を有するバスシステム２００の動作は、図２〜図８を用いて説明したバスシステム１００の動作と同様であり、得られる効果も基本的にはバスシステム１００と同様である。
【０１１０】
特徴的な効果としては、アドレスセレクタＡＭＵＸ１の３つの出力アドレスバスＡＭ１〜ＡＭ３を、それぞれスレーブＳＬ１〜ＳＬ３に直接に接続するので、スレーブの個数が少ない場合や、スレーブのアドレス空間が小さい場合は、アドレスバスの総ビット幅を少なくできるという効果がある。
【０１１１】
＜Ｂ−３．変形例＞  
以上説明したバスシステム２００においては、３２ビットのバスを、１６ビットのバス２本として使用する構成について説明したが、バス幅はこれに限定されるものではなく、例えば６４ビットのバス幅を有するシステムにも本発明は適用可能である。
【０１１２】
図１１に示すバスシステム２００Ａにおいては、６４ビットのバスを、３２ビットのバス２本として使用する構成を示すブロック図である。なお、図１０に示したバスシステム２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１１３】
マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるアドレス値は、アドレスバスＡ１およびＡ２を介してアドレスセレクタＡＭＵＸ１に与えられ、マスタＭ１およびＭ２のそれぞれからスレーブに向けて送信されるデータ格納値は、ライトデータバスＤ１およびＤ２を介してライトデータセレクタＤＭＵＸ１に与えられる。
【０１１４】
ここで、アドレスバスＡ１およびＡ２は、何れも６４ビット（［６３：０］）のバス幅を有し、ライトデータバスＤ１およびＤ２は、何れも６４ビット（［６３：０］）のバス幅を有している。
【０１１５】
アドレスセレクタＡＭＵＸ１の３つの出力アドレスバスＡＭ１、ＡＭ２およびＡＭ３は、それぞれスレーブＳＬ１、ＳＬ２およびＳＬ３に直接に接続される構成となっている。
【０１１６】
このため、例えば、スレーブＳＬ１およびＳＬ２のアドレス空間が３２ビットで、スレーブＳＬ３のアドレス空間が６４ビットである場合、スレーブＳＬ１に接続される出力アドレスバスＡＭ１のバス幅を３２ビットとし、スレーブＳＬ２に接続される出力アドレスバスＡＭ２のバス幅を３２ビットとし、スレーブＳＬ３に接続される出力アドレスバスＡＭ３のバス幅を６４ビットとすることが可能となる。
【０１１７】
このような構成を有するバスシステム２００Ａの動作は、図２〜図８を用いて説明したバスシステム１００の動作と同様であり、得られる効果も基本的にはバスシステム１００と同様である。
【０１１８】
特徴的な効果としては、３２ビットのアドレス空間単位で、モジュールセレクトするため、大規模データ格納領域を対象にできるという効果がある。
【０１１９】
なお、以上説明した実施の形態１、２およびその変形例においては、バス幅が３２ビットあるいは６４ビットの場合を例示したが、本発明の適用はこれに限定されるものではなく、１２８ビット、２５６ビットあるいはそれ以上のバス幅であっても適用可能であることは言うまでもない。
【０１２０】
また、以上説明した実施の形態１、２およびその変形例のバスシステムは、英国ＡＲＭ社のＡＭＢＡ  Ｓｐｅｃｉｆｉｃａｔｉｏｎ（Ｒｅｖ２．０）の規格に基づいて構築されたシステムである。
【図面の簡単な説明】
【０１２１】
【図１】本発明に係る実施の形態１のバスシステムの構成を示すブロック図である。
【図２】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図３】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図４】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図５】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図６】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図７】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図８】本発明に係る実施の形態１のバスシステムの動作を説明するフローチャートである。
【図９】本発明に係る実施の形態１のバスシステムの変形例の構成を示すブロック図である。
【図１０】本発明に係る実施の形態２のバスシステムの構成を示すブロック図である。
【図１１】本発明に係る実施の形態２のバスシステムの変形例の構成を示すブロック図である。
【符号の説明】
【０１２２】
Ａ１，Ａ２  アドレスバス、Ｄ１，Ｄ２  ライトデータバス、Ｒ１，Ｒ２  リードデータバス、ＡＭＵＸ１  アドレスセレクタ、ＤＭＵＸ１  ライトデータセレクタ、ＲＭＵＸ１  リードデータセレクタ、ＢＳ１〜ＢＳ６  ビット選択ブロック。
【図１】
2008041012.tif 000003
【図２】
2008041012.tif 000004
【図３】
2008041012.tif 000005
【図４】
2008041012.tif 000006
【図５】
2008041012.tif 000007
【図６】
2008041012.tif 000008
【図７】
2008041012.tif 000009
【図８】
2008041012.tif 000010
【図９】
2008041012.tif 000011
【図１０】
2008041012.tif 000012
【図１１】
2008041012.tif 000013