(57)【要約】【課題】同期読出しおよび非同期読出しのいずれも可能な半導体装置において、消費電力を低減するとともに、回路構成をより簡素化した半導体装置を提供する。【解決手段】同期モードでは、同期モード用センス回路５４は、入力イネーブル信号ＩＮＰ＿Ｅｎａが「Ｈ」レベルに駆動された時点において、データ線対ＤＬ，／ＤＬに現れる読出信号の電位関係に基づいてデータ信号を決定する。ここで、非同期モード用センス回路５２は、データ線対ＤＬ，／ＤＬと電気的に遮断される。非同期モードでは、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｈ」レベルに保持される。これにより、非同期モード用センス回路５２は、データ線対ＤＬ，／ＤＬと電気的に接続され、データ線対ＤＬ，／ＤＬに現れる読出信号を差動増幅して、データ出力Ｄｏｕｔとして出力する。【選択図】図４
2008117492.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルを有するメモリアレイと、
前記メモリセルからデータを読出すためのセンスアンプと、を備える半導体装置であって、
前記半導体装置は、クロック信号に同期して読出し動作を行なう第１のモード、および前記クロック信号と非同期に読出し動作を行なう第２のモードを選択可能に構成され、
前記センスアンプは、
相補のデータ線からなるデータ線対と、
選択されたメモリセルの記憶データに応じた相補の読出信号を前記データ線対に与えるための入力回路と、
前記データ線対に接続され、前記第１のモードの選択時にデータ読出しを行なうための第１のセンス回路と、
前記データ線対に接続され、前記第２のモードの選択時にデータ読出しを行なうための第２のセンス回路とを含み、
前記第１のセンス回路は、前記クロック信号に対応して与えられるイネーブル信号に応答して、当該時点の前記データ線対に現れる前記読出信号の電位関係に基づいて決定した第１のデータ信号を出力するように構成され、
前記第２のセンス回路は、前記データ線対に現れる前記読出信号を差動増幅した第２のデータ信号を出力するように構成され、
前記半導体装置は、さらに、
前記第１のセンス回路を駆動するための電源電位を断続可能な第１のゲート回路と、
前記第２のセンス回路と前記データ線対との間に介挿され、前記第２のセンス回路と前記データ線対とを電気的に断続可能な第２のゲート回路とを備え、
前記第１のゲート回路は、前記第２のモードの選択時に前記第１のセンス回路への前記電源電位の供給を遮断し、
前記第２のゲート回路は、前記第２のモードの非選択時に前記第２のセンス回路と前記データ線対とを電気的に遮断する、半導体装置。
【請求項２】
前記入力回路は、前記データ線対の一端と基準電位との間に介挿される相補のトランジスタを含み、
前記相補のトランジスタの各々は、対応の前記読出信号がゲートに与えられるように構成される、請求項１に記載の半導体装置。
【請求項３】
前記入力回路は、前記相補の読出信号を増幅して、当該増幅後の読出信号を前記相補のトランジスタのゲートに与えるためのアンプ部をさらに含む、請求項２に記載の半導体装置。
【請求項４】
前記入力回路は、前記相補の読出信号を増幅して、当該増幅後の読出信号を前記データ線対に与えるためのアンプ部を含む、請求項１に記載の半導体装置。
【請求項５】
前記半導体装置は、前記入力回路と前記データ線対との間に介挿され、前記入力回路と前記データ線対とを電気的に断続可能に構成された第３のゲート回路をさらに備え、
前記第３のゲート回路は、前記第１および第２のセンス回路が活性化される期間中において、前記入力回路と前記データ線対とを電気的に接続する、請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１のセンス回路は、前記データ線対の一方のデータ線に接続され、前記第１のデータ信号を外部出力するための第１のドライバ回路をさらに含み、
前記第１のドライバ回路は、前記イネーブル信号が前記第１のセンス回路へ与えられるタイミングに遅延して活性化されるように構成される、請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２のセンス回路は、前記第２のデータ信号の出力段に配置される第２のドライバ回路をさらに含み、
前記第２のドライバ回路は、前記第２のモードの選択時に活性化されるように構成される、請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記半導体装置は、演算処理を実行するための演算処理部をさらに備える、請求項１〜７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のメモリセルを有する半導体装置に関するものであり、特に同期読出しおよび非同期読出しのいずれも可能な半導体装置に関するものである。
【背景技術】
【０００２】
半導体製造技術の進歩により、同一チップ上にロジック回路とこのロジック回路からのデータアクセスが可能なメモリモジュールとを形成したＳｏＣ（System on a Chip）が実現されている。このようなＳｏＣ（System on a Chip）は、高速処理および低消費電力などを実現できるため、様々な装置への適用が盛んである。
【０００３】
ところで、メモリモジュールからのデータ読出し方式は、クロック信号に同期してメモリセルの選択およびセンス動作などを実行する同期モード、およびクロック信号と非同期に読出し動作を実行する非同期モードの２つに大別できる。
【０００４】
一般的に、メモリセルの選択やセンス動作などを逐次的に実行する同期モードの方がより読出し動作を高速化することができる。一方で、メモリセルについての評価試験を行なう場合や、外部から接続されるパラレルライタによって特定のメモリセルに書込まれたデータを読出す場合などには、非同期モードが必要となる。そのため、同期モードおよび非同期モードのいずれでも読出し動作が可能なＳｏＣが提案されている。
【０００５】
たとえば、特開２００４−１９９６４８号公報（特許公報１）には、非同期式メモリ装置、ページモードで動作する同期式メモリ装置、およびバーストモードで動作する同期式メモリ装置をすべて１つのチップ上に実現する複合型メモリ装置が開示されている。
【０００６】
また、特開２００５−１０８３０１号公報（特許公報２）には、同一のメモリモジュールにおいて異なる動作モードを実行可能な半導体集積回路装置が開示されている。この半導体集積回路装置は、あらかじめ決められた範囲のサイクル時間に制限されない自由度の高い非同期動作と高速動作モードとを兼ね備える。
【特許文献１】特開２００４−１９９６４８号公報
【特許文献２】特開２００５−１０８３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
同期モードでは、メモリセルの選択および選択されたメモリセルについてのセンス動作がクロック信号に同期して行なわれる。そのため、同期モードでセンス動作を実行するためのセンスアンプは、当該クロック信号に応じた所定のタイミングでの高速なセンス動作が要求される。一方、非同期モードでは、クロック信号と無関係に入力されるアドレス信号に応答してセンス動作を実行しなければならない。そのため、非同期モードでセンス動作を実行するセンスアンプは、連続的なセンス動作が要求される。
【０００８】
すなわち、同期モードおよび非同期モードにおいてセンスアンプに要求される特性は、互いに異なる。そのため、同期モードおよび非同期モードのいずれをも実行可能なメモリモジュールでは、それぞれのモードにおいてセンス動作を実行するための２種類のセンスアンプが互いに独立に設けられる。
【０００９】
しかしながら、このように２種類のセンスアンプが設けられるような構成を採用すると、選択されたメモリセルから得られる読出信号をそれぞれのセンスアンプに供給する必要があるため、比較的消費電力が増大するという問題があった。また、全体の回路構成が複雑化するという問題もあった。
【００１０】
そこで、この発明は、かかる問題を解決するためになされたものであり、その目的は、同期読出しおよび非同期読出しのいずれも可能な半導体装置において、消費電力を低減するとともに、回路構成をより簡素化した半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明によれば、行列状に配置された複数のメモリセルを有するメモリアレイと、メモリセルからデータを読出すためのセンスアンプとを備える半導体装置である。この発明に係る半導体装置は、クロック信号に同期して読出し動作を行なう第１のモード、およびクロック信号と非同期に読出し動作を行なう第２のモードを選択可能に構成され、センスアンプは、相補のデータ線からなるデータ線対と、選択されたメモリセルの記憶データに応じた相補の読出信号をデータ線対に与えるための入力回路と、データ線対に接続され、第１のモードの選択時にデータ読出しを行なうための第１のセンス回路と、データ線対に接続され、第２のモードの選択時にデータ読出しを行なうための第２のセンス回路とを含む。そして、第１のセンス回路は、クロック信号に対応して与えられるイネーブル信号に応答して、当該時点のデータ線対に現れる読出信号の電位関係に基づいて決定した第１のデータ信号を出力するように構成され、第２のセンス回路は、データ線対に現れる読出信号を差動増幅した第２のデータ信号を出力するように構成される。さらに、この発明に係る半導体装置は、第１のセンス回路を駆動するための電源電位を断続可能な第１のゲート回路と、第２のセンス回路とデータ線対との間に介挿され、第２のセンス回路とデータ線対とを電気的に断続可能な第２のゲート回路とを備える。そして、第１のゲート回路は、第２のモードの選択時に第１のセンス回路への電源電位の供給を遮断し、第２のゲート回路は、第２のモードの非選択時に第２のセンス回路とデータ線対とを電気的に遮断する。
【発明の効果】
【００１２】
この発明によれば、同期読出しおよび非同期読出しのいずれも可能な半導体装置において、消費電力を低減するとともに、回路構成をより簡素化した半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１３】
この発明の実施の形態について、図面を参照しながら詳細に説明する。なお、図中の同一または相当部分については、同一符号を付してその説明は繰返さない。
【００１４】
図１は、本実施形態に従う半導体装置１００の概略構成図である。
図１を参照して、半導体装置１００は、メモリモジュール８と、メモリモジュールインターフェイス回路２０と、ＣＰＵ（Central Processing Unit）２２と、ＲＡＭ（Random Access Memory）２４と、ＤＭＡコントローラ（ＤＭＡＣ：Dynamic Memory Access Controller）２６と、データバス１０とを備える、ＳｏＣである。そして、メモリモジュールインターフェイス回路２０と、ＣＰＵ２２と、ＲＡＭ２４と、ＤＭＡコントローラ２６とは、データバス１０を介して互いに接続される。さらに、メモリモジュール８は、メモリモジュールインターフェイス回路２０を介して、データバス１０と接続される。
【００１５】
ＣＰＵ２２は、メモリモジュール８から読出したデータや、ＲＡＭ２４から読出したデータを受けて、演算処理（ロジック演算）を実行するための演算処理部である。そして、ＣＰＵ２２は、演算処理によって得られた演算結果をメモリモジュール８やＲＡＭ２４へ格納する。
【００１６】
ＲＡＭ２４は、ＣＰＵ２２の演算処理に伴う一時的なデータを格納するための記憶領域である。すなわち、ＲＡＭ２４は、揮発性の記憶素子である。
【００１７】
ＤＭＡコントローラ２６は、データバス１０を介してＲＡＭ２４との間で行なわれるデータ転送を制御するための回路である。すなわち、ＤＭＡコントローラ２６は、ＣＰＵ２２を介することなく、メモリモジュール８とＲＡＭ２４との間のデータ転送などを可能にする。
【００１８】
メモリモジュール８は、メモリモジュールインターフェイス回路２０を介して、入力されるデータ（図示しない）をアドレスと対応付けて記憶するとともに、選択されたアドレスに記憶されたデータを読出して、メモリモジュールインターフェイス回路２０へ出力する。一例として、本実施形態においては、メモリモジュール８は、６４ビット単位（Ｄａｔａ０〜Ｄａｔａ６３）でデータを出力する。より詳細には、メモリモジュール８は、制御部１と、複数のメモリアレイ２と、複数のメモリアレイ２に対応する複数のセンスアンプ４と、エラー訂正回路６とを含む。
【００１９】
また、メモリモジュール８は、クロック信号ＣＬＫに同期して読出し動作を行なう同期モードと、クロック信号と非同期に読出し動作を行なう非同期モードを選択可能に構成される。そして、メモリモジュール８は、ＣＰＵ２２から与えられるモード選択信号ＭＯＤに応じて、いずれかのモードで動作する。
【００２０】
制御部１は、メモリモジュールインターフェイス回路２０およびＣＰＵ２２から制御信号（モード選択信号ＭＯＤやクロック信号ＣＬＫなど）を受けて、メモリアレイ２、センスアンプ４およびエラー訂正回路６の動作を制御する。
【００２１】
メモリアレイ２の各々は、行列状に配置された複数のメモリセルを有し、制御部１からから与えられるアドレス信号などに応じて、データの読出しおよびデータの書込み動作を実行する。特に、メモリアレイ２は、不揮発的にデータを記憶可能なメモリセルであり、一例として、各メモリセルは、フラッシュメモリで構成される。代替的に、各メモリセルをＭＲＡＭ（Magnetic Random Access Memory）やＦｅＲＡＭ（Ferroelectric Random Access Memory）などで構成してもよい。
【００２２】
本実施形態では、データ読出しおよび書込みの信頼性を高めるために、メモリモジュール８には、データ領域として用いられる６４個のメモリアレイ２と、パリティ領域として用いられる７個のメモリアレイ２とが設けられる。
【００２３】
そして、メモリアレイ２の各々において選択されたメモリセルから、対応する相補のグローバルビット線対ＧＢＬＰ０，／ＧＢＬＰ０〜ＧＢＬＰ６，／ＧＢＬＰ６、もしくはＧＢＬ０，／ＧＢＬ０〜ＧＢＬ６３，／ＧＢＬ６３を介して、記憶データに応じた読出信号が対応のセンスアンプ４へ出力される。
【００２４】
センスアンプ４の各々は、対応のメモリアレイ２から出力される読出信号に基づいて、対応のメモリセルの記憶データを読出す。そして、センスアンプ４の各々は、読出した記憶データをデータ出力ＤｏｕｔＰ０〜ＤｏｕｔＰ６，Ｄｏｕｔ０〜Ｄｏｕｔ６３として、エラー訂正回路６へ出力する。
【００２５】
エラー訂正回路６は、センスアンプ４の各々から出力されるデータ出力Ｄｏｕｔ０〜Ｄｏｕｔ６３からパリティ検査符号を生成するとともに、当該生成したパリティ検査符号とデータ出力ＤｏｕｔＰ０〜ＤｏｕｔＰ６とを比較して、データ誤り有無の検査ならびにデータ誤りの訂正を実行する。そして、エラー訂正回路６は、当該エラー検査およびエラー訂正を行なった後の読出データＤａｔａ０〜Ｄａｔａ６３をメモリモジュールインターフェイス回路２０へ出力する。
【００２６】
メモリモジュールインターフェイス回路２０は、データ取込クロック生成部１８と、データバッファ１２と、レジスタ１４と、データバスドライバ回路１６とを含む。
【００２７】
データ取込クロック生成部１８は、ＣＰＵ２２の動作タイミングを規定するＣＰＵクロック信号ＣＰＵ＿ＣＬＫを受けて、データバッファ１２およびレジスタ１４の動作タイミングを制御する。さらに、データ取込クロック生成部１８は、ＣＰＵクロック信号ＣＰＵ＿ＣＬＫから、メモリモジュール８を同期モードで作動させるためのクロック信号ＣＬＫを生成し、メモリモジュール８へ与える。
【００２８】
データバッファ１２は、メモリモジュール８から連続的に出力される読出データＤａｔａ０〜Ｄａｔａ６３を一時的に格納するとともに、ＦＩＦＯ（First In First Out）方式に従って、当該格納した読出データをレジスタ１４へ出力する。
【００２９】
レジスタ１４は、データバッファ１２から出力される読出データを、データバス１０のデータ幅（ビット数）と一致させるためにデータ配列を変更するなどして、データバスドライバ回路１６へ出力する。
【００３０】
データバスドライバ回路１６は、データバス１０上に読出しデータを伝搬させるために、ＣＰＵ２２やＲＡＭ１４の入力インピーダンスを考慮して、読出しデータの信号を増幅して出力する。
【００３１】
本実施形態では、特にメモリモジュール８からのデータ読出し動作について詳述する。なお、以下の説明においては、相補のグローバルビット線対を符号「ＧＢＬ，／ＧＢＬ」を用いて総称するとともに、対応のグローバルビット線をそれぞれ符号「ＧＢＬ」および符号「／ＧＢＬ」を用いて総称する。また、センスアンプ４から出力されるデータ出力を符号「Ｄｏｕｔ」を用いて総称する。
【００３２】
図２は、メモリモジュール８の要部を示すより詳細な構成図である。
図２を参照して、メモリアレイ２の各々は、グローバルビット線対ＧＢＬ，／ＧＢＬを介して、センスアンプ４と電気的に接続される。そして、メモリアレイ２の各々は、ビット線ＢＬ１〜ＢＬｎと、ワード線ＷＬ１〜ＷＬｍと、複数（ｎ個×ｍ個）のメモリセルＭＣと、カラムセレクタＣＯＬ〜ＣＯＬｎと、ロウデコーダ３０と、カラムデコーダ３２と、参照メモリセル３４と、プリチャージトランジスタ３６ａ，３６ｂと、ディスチャージトランジスタ３８ａ，３８ｂとを含む。
【００３３】
ビット線ＢＬ１〜ＢＬｎは、行方向に沿って整列配置され、ワード線ＷＬ１〜ＷＬｍは、列方向に沿って整列配置される。そして、ビット線ＢＬ１〜ＢＬｎと、ワード線ＷＬ１〜ＷＬｍとの交差点の各々に対応付けて、メモリセルＭＣが配置される。すなわち、メモリセルＭＣは、ｎ個×ｍ個の行列状に配置される。
【００３４】
メモリセルＭＣの各々は、対応のビット線ＢＬ１〜ＢＬｎと、基準電位との間に接続されるとともに、そのゲートは、対応のワード線ＷＬ１〜ＷＬｍに接続される。そして、メモリセルＭＣは、記憶するデータに応じて出力電極間に生じるしきい電圧を変化させる。一例として、本実施形態では、メモリセルＭＣの各々は、高しきい電圧および低しきい電圧に対応付けて２値のデータを記憶する。なお、以下の説明においては、高電圧状態と低電圧状態との２値をとり得る場合には、「Ｈ」レベル（高電圧状態）および「Ｌ」レベル（低電圧状態）のように表わす。
【００３５】
カラムセレクタＣＯＬ〜ＣＯＬｎの各々は、対応のビット線ＢＬ１〜ＢＬｎと、グローバルビット線ＧＢＬとの間に介挿され、カラムデコーダ３２からゲートに与えられるゲート信号（図示しない）に応じて、対応のビット線ＢＬ１〜ＢＬｎとグローバルビット線ＧＢＬとの間を電気的に接続もしくは遮断する。すなわち、ビット線ＢＬ１〜ＢＬｎのうち、活性化されたカラムセレクタに対応するビット線がグローバルビット線ＧＢＬと電気的に接続される。
【００３６】
ロウデコーダ３０は、ワード線ＷＬ１〜ＷＬｍと電気的に接続され、制御部１（図１）から与えられるアドレス信号ＡＤＤおよび制御信号ＣＴＲＬに応じて、選択されるメモリセルＭＣに対応するワード線を活性化する。すると、活性化されたワード線に対応するメモリセルＭＣは、活性化されて、その出力電極間に記憶データに応じたしきい電圧を生じる。
【００３７】
カラムデコーダ３２は、制御部１（図１）から与えられるアドレス信号ＡＤＤおよび制御信号ＣＴＲＬに応じて、選択されるメモリセルＭＣに対応するカラムセレクタを活性化する。すると、活性化されたカラムセレクタに対応するビット線に接続されるメモリセルＭＣは、グローバルビット線ＧＢＬと接続される。
【００３８】
したがって、活性化されたワード線と、活性化されたカラムセレクタに対応するビット線との交差点に配置されるメモリセルＭＣがグローバルビット線ＧＢＬと接続されることになる。
【００３９】
参照メモリセル３４は、グローバルビット線／ＧＢＬと電気的に接続され、メモリセルＭＣが生じる「Ｈ」レベルと「Ｌ」レベルとの中間のしきい電圧を生じるように形成される。
【００４０】
プリチャージトランジスタ３６ａ，３６ｂは、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬに接続される。そして、プリチャージトランジスタ３６ａ，３６ｂは、ゲートに与えられるプリチャージ指令ＰＲＣに応答して、プリチャージ電位ＶＰＰをそれぞれグローバルビット線ＧＢＬおよび／ＧＢＬに与える。
【００４１】
ディスチャージトランジスタ３８ａ，３８ｂは、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬに接続される。そして、ディスチャージトランジスタ３８ａ，３８ｂは、ゲートに与えられるディスチャージ指令ＤＩＳに応答して、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬを基準電位に放電（ディスチャージ）する。
【００４２】
センスアンプ４は、選択されたメモリセルＭＣで生じる信号と、参照メモリセル３４で生じる信号とを比較して、データ出力Ｄｏｕｔを生成して出力する。なお、本明細書において、「読出信号」とは、選択されたメモリセルＭＣで生じる信号と参照メモリセル３４で生じる信号とからなる相補の信号を意味する。
【００４３】
上述したように、メモリモジュール８は、同期モードおよび非同期モードのいずれでも動作するように構成される。そのため、センスアンプ４は、選択される読出しモードに応じたセンス動作を実行する。
【００４４】
概略すると、同期モードでは、クロック信号ＣＬＫに同期して、メモリセルＭＣの選択、グローバルビット線ＧＢＬ（およびビット線ＢＬ）のプリチャージ、メモリセルＭＣと参照メモリセル３４と生じる信号のセンス動作、およびグローバルビット線ＧＢＬ（およびビット線ＢＬ）のディスチャージが逐次的に実行される。そのため、センスアンプ４は、予め定められるタイミングにおいて、メモリセルＭＣに記憶されているデータ値を判断する必要がある。
【００４５】
一方、非同期モードでは、クロック信号ＣＬＫにかかわらず、メモリモジュール８の外部から与えられるアドレス信号ＡＤＤが新たに与えられる時点（もしくは、アドレス信号ＡＤＤが変更される時点）において、メモリセルＭＣに記憶されているデータ値を判断する必要がある。すなわち、非同期モードでは、センスアンプは、いずれのタイミングにおいても、センス動作を可能に構成される必要がある。
【００４６】
上述のように、同期モードおよび非同期モードのそれぞれにおいて異なるセンス動作が要求される。そのため、従来のＳｏＣでは、それぞれのモードにおいてセンス動作を実行するための２種類のセンスアンプが互いに独立に設けられていた。
【００４７】
図３は、従来のＳｏＣにおけるセンスアンプの一例を示す概略構成図である。
図３を参照して、従来のＳｏＣは、アンプ部４０と、同期モード用センスアンプ４２と、非同期モード用センスアンプ４６とを備える。
【００４８】
アンプ部４０は、グローバルビット線対ＧＢＬ，／ＧＢＬに接続され、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を増幅する。そして、アンプ部４０は、増幅した読出信号を同期モード用センスアンプ４２および非同期モード用センスアンプ４６へ出力する。
【００４９】
同期モード用センスアンプ４２は、クロスカップル型のラッチ回路を含んで構成される。そして、同期モード用センスアンプ４２は、アンプイネーブル信号ＡＭＰ＿Ｅｎａを与えられると、当該時点の読出信号の電位関係に基づいて決定した同期読出データ信号を保持出力する。
【００５０】
一方、非同期モード用センスアンプ４６は、カレントミラー回路を含んで構成される。そして、非同期モード用センスアンプ４６は、非同期イネーブル信号ＡＳＹ＿Ｅｎａを与えられる期間において、アンプ部４０から与えられる読出信号を差動増幅した非同期読出データ信号を連続出力する。
【００５１】
具体的には、同期モード用センスアンプ４２は、ＮチャネルＭＯＳトランジスタＱ１４，Ｑ１６，Ｑ１８，Ｑ２０ａ，Ｑ２０ｂ，Ｑ２４ａ，Ｑ２４ｂと、ＰチャネルＭＯＳトランジスタＱ１０，Ｑ１２と、ドライバ回路４４とを含む。
【００５２】
ＰチャネルＭＯＳトランジスタＱ１０，Ｑ１２と、ＮチャネルＭＯＳトランジスタＱ１４，Ｑ１６とは、クロスカップル型のラッチ回路を構成する。そして、このラッチ回路は、電源電位ＶＤＤと基準電位との間に接続され、電源電位ＶＤＤを受けて駆動する。
【００５３】
ＮチャネルＭＯＳトランジスタＱ１８は、接続ノードＮ１８と基準電位との間に接続されるとともに、そのゲートには、アンプイネーブル信号ＡＭＰ＿Ｅｎａが与えられる。すなわち、ＮチャネルＭＯＳトランジスタＱ１８は、ラッチ回路への電源電位ＶＤＤの供給を断続させる。そして、アンプイネーブル信号ＡＭＰ＿Ｅｎａが「Ｈ」レベルに駆動されると、ＮチャネルＭＯＳトランジスタＱ１８は活性化して、電源電位ＶＤＤからラッチ回路へ駆動電流が供給される。
【００５４】
ＮチャネルＭＯＳトランジスタＱ２０ａおよびＱ２４ａは、接続ノードＮ１０と基準電位との間に直列接続される。そして、ＮチャネルＭＯＳトランジスタＱ２０ａのゲートには、入力イネーブル信号ＩＮＰ＿Ｅｎａが与えられるとともに、ＮチャネルＭＯＳトランジスタＱ２４ａのゲートには、アンプ部４０から出力される読出し信号の一方が与えられる。
【００５５】
同様に、ＮチャネルＭＯＳトランジスタＱ２０ｂおよびＱ２４ｂは、接続ノードＮ２０と基準電位との間に直列接続される。そして、ＮチャネルＭＯＳトランジスタＱ２０ｂのゲートには、入力イネーブル信号ＩＮＰ＿Ｅｎａが与えられるとともに、ＮチャネルＭＯＳトランジスタＱ２４ｂのゲートには、アンプ部４０から出力される読出し信号の他方が与えられる。
【００５６】
入力イネーブル信号ＩＮＰ＿Ｅｎａが「Ｈ」レベルに駆動されると、ＮチャネルＭＯＳトランジスタＱ２０ａ，Ｑ２０ｂは活性化して、それぞれ接続ノードＮ１０およびＮ２０に所定の電位が生じる。ここで、ＮチャネルＭＯＳトランジスタＱ２４ａおよびＱ２４ｂに生じるしきい電圧は、それぞれグローバルビット線対ＧＢＬ，／ＧＢＬを介して伝達される読出信号に応じて決まるので、接続ノードＮ１０およびＮ１２には、それぞれ読出信号に応じた電位が与えられることになる。
【００５７】
すると、接続ノードＮ１０の電位と、接続ノードＮ１２の電位との大小関係に応じて、ＰチャネルＭＯＳトランジスタＱ１０もしくはＱ１２の状態（活性状態もしくは非活性状態）が決定する。さらに、アンプイネーブル信号ＡＭＰ＿Ｅｎａが与えられると、接続ノードＮ２０には、ＰチャネルＭＯＳトランジスタＱ１２の状態に応じて、電源電位ＶＤＤ（「Ｈ」レベル）もしくは基準電位（「Ｌ」レベル）が現れる。さらに、ドライバイネーブル信号ＤＲＶ＿Ｅｎａがドライバ回路４４に与えられることで、接続ノードＮ２０に現れる電位が増幅されて、データ出力Ｄｏｕｔとして出力される。
【００５８】
また、非同期モード用センスアンプ４６は、ＰチャネルＭＯＳトランジスタＱ２８，Ｑ３０，Ｑ３２と、ＮチャネルＭＯＳトランジスタＱ３４ａ，Ｑ３４ｂ，Ｑ３８と、ドライバ回路４８とを含む。
【００５９】
ＰチャネルＭＯＳトランジスタＱ２８，Ｑ３０と、ＮチャネルＭＯＳトランジスタＱ３４ａ，Ｑ３４ｂとは、カレントミラー回路を構成する。そして、このカレントミラー回路は、電源電位ＶＤＤと基準電位との間に接続され、電源電位ＶＤＤを受けて駆動する。
【００６０】
ＮチャネルＭＯＳトランジスタＱ３８は、接続ノードＮ２８と基準電位との間に接続されるとともに、そのゲートには、非同期イネーブル信号ＡＳＹ＿Ｅｎａが与えられる。すなわち、ＮチャネルＭＯＳトランジスタＱ３８は、カレントミラー回路への電源電位ＶＤＤの供給を断続させる。そして、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｈ」レベルに駆動されると、ＮチャネルＭＯＳトランジスタＱ３８は活性化して、電源電位ＶＤＤからカレントミラー回路へ駆動電流が供給される。
【００６１】
このカレントミラー回路では、ＮチャネルＭＯＳトランジスタＱ３４ａを流れる電流と、ＮチャネルＭＯＳトランジスタＱ３４ｂを流れる電流との差に相当する電流が接続ノードＮ２６から送出される。
【００６２】
ここで、ＮチャネルＭＯＳトランジスタＱ３４ａおよびＱ３４ｂは、互いにサイズ（チャネル長さとチャネル幅との比）が同一となるように形成される。そして、ＮチャネルＭＯＳトランジスタＱ３４ａおよびＱ３４ｂのゲートには、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬに現れる読出信号に相当するゲート電流が与えられる。そのため、ＮチャネルＭＯＳトランジスタＱ３４ａおよびＱ３４ｂには、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬに流れる読出信号に対応する貫通電流が流れ、接続ノードＮ２６からは、グローバルビット線ＧＢＬおよび／ＧＢＬに現れる読出信号を差動増幅した電流がドライバ回路４８へ送出される。
【００６３】
ドライバ回路４８は、非同期イネーブル信号ＡＳＹ＿Ｅｎａに応答して活性化するように構成される。そして、非同期モードの選択中には、非同期イネーブル信号ＡＳＹ＿Ｅｎａは「Ｈ」レベルに保持されるので、ドライバ回路４８は、読出信号の電流差に応じた電流出力を差動増幅して、データ出力Ｄｏｕｔとして連続出力する。
【００６４】
上述のように、従来のＳｏＣでは、読出しモードに応じた２種類のセンスアンプが設けられていたため、アンプ部４０から見た電気負荷が大きくなり、アンプ部４０での消費電力が比較的大きかった。また、同期モード用センスアンプ４２および非同期モード用センスアンプ４６の形成に伴って、全体の回路構成が比較的複雑になっていた。
【００６５】
そこで、本実施形態では、図３に示す従来のＳｏＣに比較して、消費電力を低減するとともに、回路構成を簡素化したセンスアンプを提供する。
【００６６】
図４は、本実施形態に従うセンスアンプ４の概略構成図である。
図４を参照して、本実施形態に従うセンスアンプ４は、データ線ＤＬおよび／ＤＬと、入力回路５０と、同期モード用センス回路５４と、非同期モード用センス回路５２と、第１ゲート回路６２と、第２ゲート回路６４と、第３ゲート回路５６とを含む。なお、以下の説明では、相補のデータ線ＤＬおよび／ＤＬをデータ線対ＤＬ，／ＤＬとも総称する。
【００６７】
同期モードにおけるセンスアンプ４での動作を概略すると、クロック信号ＣＬＫに同期してロウデコーダ３０（図２）およびカラムデコーダ３２（図２）がメモリセルＭＣを選択する。このメモリセルＭＣの選択に連動して、制御部１（図１）は、アンプイネーブル信号ＡＭＰ＿Ｅｎａ、入力イネーブル信号ＩＮＰ＿Ｅｎａ、およびドライバイネーブル信号ＤＲＶ＿Ｅｎａを逐次的に「Ｈ」レベルに駆動する。このとき、非同期イネーブル信号ＡＳＹ＿Ｅｎａは、「Ｌ」レベルに保持される。これにより、非同期モード用センス回路５２は、データ線対ＤＬ，／ＤＬと電気的に遮断される。
【００６８】
すると、同期モード用センス回路５４は、入力イネーブル信号ＩＮＰ＿Ｅｎａが「Ｈ」レベルに駆動された時点において、データ線対ＤＬ，／ＤＬに現れる読出信号の電位関係に基づいて、データ信号を「Ｌ」レベルまたは「Ｈ」レベルに決定する。その後、アンプイネーブル信号ＡＭＰ＿Ｅｎａおよびドライバイネーブル信号ＤＲＶ＿Ｅｎａが「Ｈ」レベルに駆動されると、同期モード用センス回路５４は、決定したデータ信号をデータ出力Ｄｏｕｔとして出力する。このとき、非同期モード用センス回路５２からは何らのデータ出力Ｄｏｕｔも行なわれないので、同期モード用センス回路５４からのデータ出力Ｄｏｕｔがエラー訂正回路６（図１）へ出力される。
【００６９】
一方、非同期モードにおけるセンスアンプ４での動作を概略すると、ロウデコーダ３０（図２）およびカラムデコーダ３２（図２）がクロック信号ＣＬＫにかかわらずメモリセルＭＣを選択する。制御部１（図１）は、非同期イネーブル信号ＡＳＹ＿Ｅｎａを「Ｈ」レベルに保持する。これにより、非同期モード用センス回路５２は、データ線対ＤＬ，／ＤＬと電気的に接続され、同期モード用センス回路５４は、電源電位ＶＤＤと遮断されて非活性化する。なお、アンプイネーブル信号ＡＭＰ＿Ｅｎａおよびドライバイネーブル信号ＤＲＶ＿Ｅｎａは、いずれも「Ｌ」レベルに保持され、入力イネーブル信号ＩＮＰ＿Ｅｎａは、「Ｈ」レベルに保持される。
【００７０】
すると、非同期モード用センス回路５２は活性化され、データ線対ＤＬ，／ＤＬに現れる読出信号を差動増幅して、データ出力Ｄｏｕｔとして出力する。このとき、同期モード用センス回路５４からは何らのデータ出力Ｄｏｕｔも行なわれないので、非同期モード用センス回路５２からのデータ出力Ｄｏｕｔがエラー訂正回路６（図１）へ出力される。
【００７１】
以下、センスアンプ４の各部位について詳述する。
入力回路５０は、選択されたメモリセルＭＣの記憶データに応じた相補の読出信号をデータ線対ＤＬ，／ＤＬへ与える。より詳細には、入力回路５０は、相補のＮチャネルＭＯＳトランジスタＱ７２ａおよびＱ７２ｂと、アンプ部６０とを含む。
【００７２】
アンプ部６０は、グローバルビット線対ＧＢＬ，／ＧＢＬに接続され、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を増幅する。そして、アンプ部６０は、増幅した相補の読出信号をそれぞれＮチャネルＭＯＳトランジスタＱ７２ａおよびＱ７２ｂへ出力する。
【００７３】
ＮチャネルＭＯＳトランジスタＱ７２ａおよびＱ７２ｂは、それぞれデータ線ＤＬおよび／ＤＬと基準電位との間に介挿され、そのゲートには、アンプ部６０の対応の出力が与えられる。ここで、ＮチャネルＭＯＳトランジスタＱ７２ａおよびＱ７２ｂは、互いにサイズ（チャネル長さとチャネル幅との比）が同一となるように形成される。そのため、ＮチャネルＭＯＳトランジスタＱ７２ａおよびＱ７２ｂには、それぞれグローバルビット線ＧＢＬおよび／ＧＢＬに流れる読出信号に相当する貫通電流が流れる。したがって、データ線対ＤＬ，／ＤＬには、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号に対応する読出信号が与えられることになる。
【００７４】
なお、データ線対ＤＬ，／ＤＬに現れる読出信号は、データ線対ＤＬ，／ＤＬと基準電位との間に接続される相補のＮチャネルＭＯＳトランジスタＱ７２ａ，Ｑ７２ｂのしきい電圧に依存して決定される。そのため、「Ｈ」レベルの読出信号に対応するＮチャネルＭＯＳトランジスタでは、そのゲートに「Ｈ」レベルの信号が与えられるので、活性化して導通状態となる。そのため、データ線対ＤＬ，／ＤＬには、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号に対して、「Ｈ」レベルと「Ｌ」レベルとを相互に反転した読出信号が現れることになる。
【００７５】
同期モード用センス回路５４は、データ線対ＤＬ，／ＤＬに接続され、同期モード選択時に、データ線対ＤＬ，／ＤＬに現れる読出信号に基づいて、選択されたメモリセルＭＣから記憶データを読出す。より詳細には、同期モード用センス回路５４は、ＰチャネルＭＯＳトランジスタＱ６０，Ｑ６２と、ＮチャネルＭＯＳトランジスタＱ６４，Ｑ６６，Ｑ６８と、ドライバ回路５８とを含む。
【００７６】
ＰチャネルＭＯＳトランジスタＱ６０およびＱ６２、ならびにＮチャネルＭＯＳトランジスタＱ６４およびＱ６６は、クロスカップル型のラッチ回路を構成する。すなわち、接続ノードＮ６４と接続ノードＮ６８との間には、ＰチャネルＭＯＳトランジスタＱ６０とＮチャネルＭＯＳトランジスタＱ６４とが直列に接続されるとともに、ＰチャネルＭＯＳトランジスタＱ６２とＮチャネルＭＯＳトランジスタＱ６６とが直列に接続される。
【００７７】
そして、ＰチャネルＭＯＳトランジスタＱ６０のゲート、およびＮチャネルＭＯＳトランジスタＱ６４のゲートは、ＰチャネルＭＯＳトランジスタＱ６２とＮチャネルＭＯＳトランジスタＱ６６との接続点である接続ノードＮ６２と共通に接続される。
【００７８】
同様に、ＰチャネルＭＯＳトランジスタＱ６２のゲート、およびＮチャネルＭＯＳトランジスタＱ６６のゲートは、ＰチャネルＭＯＳトランジスタＱ６０とＮチャネルＭＯＳトランジスタＱ６４との接続点である接続ノードＮ６０と共通に接続される。
【００７９】
同期モード用センス回路５４は、その駆動電源として、接続ノードＮ６４に接続される第１ゲート回路６２から電源電位ＶＤＤが与えられる。また、ＮチャネルＭＯＳトランジスタＱ６８は、接続ノードＮ６８と基準電位との間に接続され、そのゲートには、アンプイネーブル信号ＡＭＰ＿Ｅｎａが与えられる。
【００８０】
第１ゲート回路６２から電源電位ＶＤＤが供給される期間において、アンプイネーブル信号ＡＭＰ＿Ｅｎａが「Ｈ」レベルに駆動されると、同期モード用センス回路５４は、活性化される。そして、同期モード用センス回路５４は、当該時点にデータ線対ＤＬ，／ＤＬに現れる読出信号の電位関係に基づいて決定した同期読出データ信号をデータ線対ＤＬ，／ＤＬに保持出力する。
【００８１】
ここで、ドライバ回路５８は、接続ノードＮ７２でデータ線／ＤＬと接続され、データ線／ＤＬに出力される同期読出データ信号を受取る。そして、ドライバ回路５８は、同期読出データ信号を増幅して、データ出力Ｄｏｕｔとしてエラー訂正回路６（図１）へ出力する。
【００８２】
以下、同期モード用センス回路５４におけるより詳細な動作を説明する。上述したように、データ線対ＤＬ，／ＤＬに現れる読出信号は、互いに相補である。そのため、データ線ＤＬの接続ノードＮ７０（および接続ノードＮ６０）の電位と、データ線／ＤＬの接続ノードＮ７２（および接続ノードＮ６２）における電位とは、互いに一致することはなく、いずれかの接続ノードがより高電位状態にある。
【００８３】
ここで、データ線ＤＬ、すなわち接続ノードＮ７０がより高電位状態であれば、ＰチャネルＭＯＳトランジスタＱ６０のゲート−ソース間には、接続ノードＮ７２と接続ノードＮ７０との間の電位差に相当する負電圧が印加される。一方、ＰチャネルＭＯＳトランジスタＱ６２のゲート−ソース間には、接続ノードＮ７０と接続ノードＮ７２との間の電位差に相当する正電圧が印加される。そのため、ＰチャネルＭＯＳトランジスタＱ６０は、活性化して導通状態となる一方、ＰチャネルＭＯＳトランジスタＱ６２は、非導通状態を維持する。ＰチャネルＭＯＳトランジスタＱ６０が導通状態になると、接続ノードＮ６０には、ほぼ電源電位ＶＤＤに一致する電位が現れる。すると、ＮチャネルＭＯＳトランジスタＱ６６が活性化して導通状態となるため、接続ノードＮ６２には、ほぼ基準電位に一致する電位が現れる。
【００８４】
このような動作の結果、データ線ＤＬには、ほぼ電源電位ＶＤＤ（「Ｈ」レベル）と一致する電位が与えられるとともに、データ線／ＤＬには、ほぼ基準電位（「Ｌ」レベル）と一致する電位が与えられる。
【００８５】
一方、データ線／ＤＬ、すなわち接続ノードＮ７２がより高電位状態であれば、ＰチャネルＭＯＳトランジスタＱ６２のゲート−ソース間には、接続ノードＮ７０と接続ノードＮ７２との間の電位差に相当する負電圧が印加される。一方、ＰチャネルＭＯＳトランジスタＱ６０のゲート−ソース間には、接続ノードＮ７２と接続ノードＮ７０との間の電位差に相当する正電圧が印加される。そのため、ＰチャネルＭＯＳトランジスタＱ６２は、活性化して導通状態となる一方、ＰチャネルＭＯＳトランジスタＱ６０は、非導通状態を維持する。ＰチャネルＭＯＳトランジスタＱ６２が導通状態になると、接続ノードＮ６２には、ほぼ電源電位ＶＤＤに一致する電位が現れる。すると、ＮチャネルＭＯＳトランジスタＱ６４が活性化して導通状態となるため、接続ノードＮ６０には、ほぼ基準電位に一致する電位が現れる。
【００８６】
このような動作の結果、データ線／ＤＬには、ほぼ電源電位ＶＤＤ（「Ｈ」レベル）と一致する電位が与えられるとともに、データ線ＤＬには、ほぼ基準電位（「Ｌ」レベル）と一致する電位が与えられる。
【００８７】
以上のようなセンス動作によって、同期モード用センス回路５４は、相補の同期読出データ信号をデータ線対ＤＬ，／ＤＬへ出力する。また、出力される電位レベルが確定するまでの過渡的な同期読出データ信号をデータ出力Ｄｏｕｔとして出力しないように、ドライバ回路５８は、アンプイネーブル信号ＡＭＰ＿Ｅｎａが同期モード用センス回路５４へ与えられるタイミングに遅延して、活性化させるように構成される。
【００８８】
非同期モード用センス回路５２は、データ線対ＤＬ，／ＤＬに接続され、非同期モード選択時に、データ線対ＤＬ，／ＤＬに現れる読出信号を差動増幅した非同期読出データ信号をデータ出力Ｄｏｕｔとして連続出力する。より詳細には、非同期モード用センス回路５２は、ＰチャネルＭＯＳトランジスタＱ５０，Ｑ５２，Ｑ５４と、ドライバ回路６６とを含む。
【００８９】
ＰチャネルＭＯＳトランジスタＱ５０およびＱ５２は、カレントミラー回路を構成する。すなわち、ＰチャネルＭＯＳトランジスタＱ５０は、電源電位ＶＤＤとデータ線ＤＬとの間に接続される。また、ＰチャネルＭＯＳトランジスタＱ５２は、電源電位ＶＤＤとデータ線／ＤＬとの間に接続される。ＰチャネルＭＯＳトランジスタＱ５０およびＱ５２のゲートは共通に接続され、さらに、ＰチャネルＭＯＳトランジスタＱ５０のソースとも接続される。
【００９０】
第２ゲート回路６４によって、非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとが電気的に接続されると、電源電位ＶＤＤからそれぞれデータ線ＤＬおよび／ＤＬを介して基準電位に流れる貫通電流が生じる。すると、非同期モード用センス回路５２のカレントミラー回路は、データ線ＤＬを流れる貫通電流と、データ線／ＤＬを流れる貫通電流とを差動増幅し、接続ノードＮ５６から送出する。
【００９１】
ここで、それぞれデータ線ＤＬおよび／ＤＬを流れる貫通電流は、グローバルビット線ＧＢＬおよび／ＧＢＬを流れる読出信号に対応するので、接続ノードＮ５６から送出される差動増幅電流は、選択されたメモリセルＭＣの記憶データを示すことになる。
【００９２】
ドライバ回路６６は、非同期モード用センス回路５２の出力段に配置され、接続ノードＮ５６から送出される差動増幅電流を増幅し、データ出力Ｄｏｕｔとしてエラー訂正回路６（図１）へ出力する。さらに、ドライバ回路６６は、非同期モード用センス回路５２の活性化を指示するための非同期イネーブル信号ＡＳＹ＿Ｅｎａに応答して、活性化する。
【００９３】
ＰチャネルＭＯＳトランジスタＱ５４は、ＰチャネルＭＯＳトランジスタＱ５２と並列接続され、そのゲートには非同期イネーブル信号ＡＳＹ＿Ｅｎａが与えられる。このＰチャネルＭＯＳトランジスタＱ５４は、非同期モード用センス回路５２が非活性状態の期間、すなわち非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｌ」レベルに保持される期間において、接続ノードＮ５６が浮動電位とならないように、接続ノードＮ５６を電源電位ＶＤＤに保持する。
【００９４】
第１ゲート回路６２は、非同期イネーブル信号ＡＳＹ＿Ｅｎａに応じて、同期モード用センス回路５４を駆動するための電源電位ＶＤＤを断続可能に構成される。具体的には、第１ゲート回路６２は、同期モード用センス回路５４の接続ノードＮ６４と電源電位ＶＤＤとの間に接続されるＰチャネルＭＯＳトランジスタＱ５８からなる。そして、ＰチャネルＭＯＳトランジスタＱ５８のゲートには、非同期イネーブル信号ＡＳＹ＿Ｅｎａが与えられる。
【００９５】
そのため、第１ゲート回路６２は、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｈ」レベルに駆動されると、同期モード用センス回路５４への電源電位ＶＤＤの供給を遮断する。すなわち、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｈ」レベルに駆動される期間は、非同期モード用センス回路５２が活性化されるので、同期モード用センス回路５４への電源電位ＶＤＤの供給を遮断して、不要な電力消費を抑制する。
【００９６】
第２ゲート回路６４は、非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとの間に介挿され、非同期イネーブル信号ＡＳＹ＿Ｅｎａに応じて、非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとを電気的に断続する。具体的には、第２ゲート回路６４は、データ線ＤＬと非同期モード用センス回路５２の接続ノードＮ５４との間に介挿されるＮチャネルＭＯＳトランジスタＱ５６ａと、データ線／ＤＬと非同期モード用センス回路５２の接続ノードＮ５６との間に介挿されるＮチャネルＭＯＳトランジスタＱ５６ｂとからなる。そして、ＰチャネルＭＯＳトランジスタＱ５６ａおよびＱ５６ｂのゲートには、非同期イネーブル信号ＡＳＹ＿Ｅｎａが共通して与えられる。
【００９７】
そのため、第２ゲート回路６４は、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｌ」レベルであれば、非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとを電気的に遮断した状態に維持する。そして、非同期イネーブル信号ＡＳＹ＿Ｅｎａが「Ｈ」レベルに駆動されると、第２ゲート回路６４は、非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとを電気的に接続する。このように、第２ゲート回路６４は、同期モードの選択中において、データ線対ＤＬ，／ＤＬに接続される負荷要素を低減し、入力回路５０から見た電気負荷を小さくして、不要な電力消費を抑制する。
【００９８】
第３ゲート回路５６は、入力回路５０と同期モード用センス回路５４との間に介挿され、入力イネーブル信号ＩＮＰ＿Ｅｎａに応じて、入力回路５０と同期モード用センス回路５４とを電気的に断続する。具体的には、第３ゲート回路５６は、入力回路５０のＮチャネルＭＯＳトランジスタＱ７２ａとデータ線ＤＬとの間に介挿されるＮチャネルＭＯＳトランジスタＱ７０ａと、入力回路５０のＮチャネルＭＯＳトランジスタＱ７２ｂとデータ線／ＤＬとの間に介挿されるＮチャネルＭＯＳトランジスタＱ７０ｂとからなる。そして、ＮチャネルＭＯＳトランジスタＱ７０ａおよびＱ７０ｂのゲートには、入力イネーブル信号ＩＮＰ＿Ｅｎａが共通して与えられる。
【００９９】
そして、第３ゲート回路５６は、同期モード用センス回路５４および非同期モード用センス回路５２が活性化される期間中において、入力回路５０から出力される読出信号をデータ線対ＤＬ，／ＤＬへ与える。
【０１００】
以下、同期モードおよび非同期モードにおけるメモリセルＭＣからのデータ読出動作について、タイムチャートを用いて説明する。
【０１０１】
図５は、同期モードのデータ読出しにかかる各部の時間波形を示す図である。なお、図５は、一例として、同期モードにおいて、アドレス＜ＡＡＡ＞のメモリセルＭＣからデータ読出しを行なった後、続いてアドレス＜ＢＢＢ＞のメモリセルＭＣからデータ読出しを行なう場合を示す。
【０１０２】
図５（ａ）は、メモリモジュール８へ与えられるアドレス信号ＡＤＤの内容の時間的変化を示す。図５（ｂ）は、メモリモジュール８へ与えられるクロック信号ＣＬＫの時間波形を示す。図５（ｃ）および図５（ｅ）は、アドレス＜ＡＡＡ＞に対応するそれぞれワード線ＷＬおよびカラムセレクタＣＯＬの時間波形を示す。図５（ｄ）および図５（ｆ）は、アドレス＜ＢＢＢ＞に対応するそれぞれワード線ＷＬおよびカラムセレクタＣＯＬの時間波形を示す。図５（ｇ）は、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号の時間波形を示す。図５（ｈ）は、アンプ部６０からの出力される読出信号の時間波形を示す。図５（ｉ）は、入力イネーブル信号ＩＮＰ＿Ｅｎａの時間波形を示す。図５（ｊ）は、アンプイネーブル信号ＡＭＰ＿Ｅｎａの時間波形を示す。図５（ｋ）は、同期モード用センス回路５４から出力される同期読出データ信号の時間波形を示す。図５（ｌ）は、ドライバイネーブル信号ＤＲＶ＿Ｅｎａの時間波形を示す。図５（ｍ）は、同期モード用センス回路５４から出力されるデータ出力Ｄｏｕｔの時間波形を示す。
【０１０３】
同期モードのデータ読出しでは、非同期イネーブル信号ＡＳＹ＿Ｅｎａは、「Ｌ」レベルに固定される。
【０１０４】
図５（ｂ）を参照して、メモリモジュール８に与えられるクロック信号ＣＬＫは、時刻ｔ１およびｔ９において立ち上がり方向に変化する。本実施形態では、クロック信号ＣＬＫの立ち上がりを基準タイミングとして、読出し動作が実行される。すなわち、時刻ｔ１およびｔ９において、入力されるアドレス信号ＡＤＤが有効になる。時刻ｔ１において、アドレス＜ＡＡＡ＞が有効になると、図５（ｃ）に示すように、時刻ｔ２において、アドレス＜ＡＡＡ＞に対応するワード線ＷＬ＜ＡＡＡ＞が「Ｈ」レベルに駆動される。続いて、図５（ｅ）に示すように、時刻ｔ３において、カラムセレクタＣＯＬ＜ＡＡＡ＞が「Ｈ」レベルに駆動される。この時点で、アドレス＜ＡＡＡ＞に対応するメモリセルＭＣは、グローバルビット線ＧＢＬと電気的に接続される。
【０１０５】
その後、プリチャージトランジスタ３６ａ，３６ｂ（図２）が「Ｈ」レベルに駆動され、アドレス＜ＡＡＡ＞に対応するメモリセルＭＣおよび参照メモリセル３４にプリチャージ電位ＶＰＰが印加される。すると、図５（ｇ）に示すように、グローバルビット線対ＧＢＬ，／ＧＢＬの電位は、プリチャージ電位ＶＰＰまで上昇する（プリチャージ期間）。
【０１０６】
また、同期モード用センスアンプ４２で安定的なセンス動作を実行させるために、図示しないプリチャージトランジスタによって、時刻ｔ４において、データ線対ＤＬ，／ＤＬをプリチャージする。すると、図５（ｋ）に示すように、データ線ＤＬおよび／ＤＬの電位は、いずれも「Ｈ」レベルまで上昇する（出力プリチャージ期間）。
【０１０７】
図５（ｇ）に示すように、アドレス＜ＡＡＡ＞に対応するメモリセルＭＣおよび参照メモリセル３４のプリチャージ後、当該メモリセルＭＣに格納されるデータに応じて、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号に所定の電位差が生じる。すると、時刻ｔ５において、アンプ部６０が活性化される。すると、図５（ｈ）に示すように、アンプ部６０は、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を増幅して出力する。続いて、図５（ｉ）に示すように、時刻ｔ６において、入力イネーブル信号ＩＮＰ＿Ｅｎａが「Ｈ」レベルに駆動される。すると、データ線対ＤＬ，／ＤＬ上には、図５（ｈ）に示すアンプ部６０の出力を反転した読出信号が現れ、この読出信号に応じて、同期モード用センス回路５４のラッチ回路を構成する各トランジスタの状態（導通または非導通）が決定する。さらに、図５（ｊ）に示すように、時刻ｔ７において、アンプイネーブル信号ＡＭＰ＿Ｅｎａが「Ｈ」レベルに駆動される。すると、同期モード用センス回路５４が活性化され、決定された同期読出データ信号を保持出力する。
【０１０８】
同期モード用センス回路５４からの同期読出データ信号の保持出力開始に遅延して、図５（ｌ）に示すように、時刻ｔ８において、ドライバイネーブル信号ＤＲＶ＿Ｅｎａが「Ｈ」レベルに駆動される。すると、図５（ｍ）に示すように、ドライバ回路５８で増幅された同期読出データ信号がデータ出力Ｄｏｕｔとして出力される。
【０１０９】
データ出力Ｄｏｕｔが完了すると、ディスチャージトランジスタ３８ａ，３８ｂ（図２）が「Ｈ」レベルに駆動され、アドレス＜ＡＡＡ＞に対応するメモリセルＭＣおよび参照メモリセル３４に基準電圧が印加されてディスチャージが行なわれる。すると、図５（ｇ）に示すように、グローバルビット線対ＧＢＬ，／ＧＢＬの電位は、いずれも基準電位まで低下する（ディスチャージ期間）。
【０１１０】
その後、クロック信号ＣＬＫの次の立ち上がりタイミングである時刻ｔ９において、次のアドレス＜ＢＢＢ＞が有効になる。そして、上述の時刻ｔ１〜時刻ｔ９と同様の動作が繰返される。その動作内容は同様であるので、詳細な説明は繰返さない。
【０１１１】
図６は、非同期モードのデータ読出しにかかる各部の時間波形を示す図である。なお、図６は、一例として、非同期モードにおいて、アドレス＜ＡＡＡ＞のメモリセルＭＣからデータ読出しを行なった後、続いてアドレス＜ＢＢＢ＞のメモリセルＭＣからデータ読出しを行なう場合を示す。
【０１１２】
図６（ａ）〜図６（ｍ）に示す時間波形は、図６（ｋ）を除いて、図５（ａ）〜図５（ｍ）が示す時間波形に対応する。図６（ｋ）は、非同期モード用センス回路５２から出力される同期読出データ信号の時間波形を示す。
【０１１３】
非同期モードのデータ読出しでは、非同期イネーブル信号ＡＳＹ＿Ｅｎａは、「Ｈ」レベルに固定される。また、図６（ｉ）に示すように、入力イネーブル信号ＩＮＰ＿Ｅｎａは「Ｈ」レベルに固定され、図６（ｊ）に示すように、アンプイネーブル信号ＡＭＰ＿Ｅｎａは「Ｌ」レベルに固定され、図６（ｌ）に示すように、ドライバイネーブル信号ＤＲＶ＿Ｅｎａは「Ｌ」レベルに固定される。
【０１１４】
図６（ｂ）に示すように、メモリモジュール８へクロック信号ＣＬＫが与えられてもよいが、非同期モードでは、クロック信号ＣＬＫと無関係に各部の動作が実行される。
【０１１５】
図６（ａ）に示すように、時刻ｔ１１において、アドレス信号ＡＤＤの値がアドレス＜ＡＡＡ＞に変更されるとする。すると、図６（ｅ）に示すように、時刻ｔ１２において、カラムセレクタＣＯＬ＜ＡＡＡ＞が「Ｈ」レベルに駆動される。続いて、図６（ｃ）に示すように、時刻ｔ１３において、アドレス信号＜ＡＡＡ＞に対応するワード線ＷＬ＜ＡＡＡ＞が「Ｈ」レベルに駆動される。
【０１１６】
すると、図６（ｇ）に示すように、選択されたメモリセルＭＣに格納されるデータに応じて、グローバルビット線対ＧＢＬ，／ＧＢＬには、所定の時定数をもって読出信号が現れる。なお、非同期モードでは、グローバルビット線ＧＢＬおよび／ＧＢＬのプリチャージは行なわれない。
【０１１７】
図６（ｈ）に示すように、このグローバルビット線対ＧＢＬ，／ＧＢＬ上の読出信号に応じて、アンプ部６０の出力も時間的に変化する。すると、データ線対ＤＬ，／ＤＬに現れる読出信号も変化する。その結果、図６（ｋ）に示すように、データ線対ＤＬ，／ＤＬに現れる読出信号を差動増幅する非同期モード用センス回路５２の出力も時間的に変化する。そして、図６（ｍ）に示すように、非同期モード用センス回路５２の出力が安定した時刻ｔ１４において、データ出力Ｄｏｕｔが確定する。
【０１１８】
その後、クロック信号ＣＬＫとは無関係な時刻ｔ１５において、アドレス信号ＡＤＤの値が次のアドレス＜ＢＢＢ＞に変更されると、上述の時刻ｔ１１〜時刻ｔ１５と同様の動作が繰返される。その動作内容は同様であるので、詳細な説明は繰返さない。
【０１１９】
本実施形態では、同期モードが「第１のモード」に相当し、非同期モードが「第２のモード」に相当し、データ線対ＤＬ，／ＤＬが「データ線対」に相当し、同期モード用センス回路５４が「第１のセンス回路」に相当し、非同期モード用センス回路５２が「第２のセンス回路」に相当し、アンプイネーブル信号ＡＭＰ＿Ｅｎａが「イネーブル信号」に相当し、第１ゲート回路６２が「第１のゲート回路」に相当し、第２ゲート回路６４が「第２のゲート回路」に相当し、入力回路５０が「入力回路」に相当し、アンプ部６０が「アンプ部」に相当し、第３ゲート回路５６が「第３のゲート回路」に相当し、ドライバ回路５８が「第１のドライバ回路」に相当し、ドライバ回路６６が「第２のドライバ回路」に相当する。
【０１２０】
この発明の実施の形態によれば、入力回路５０は、同期モード用センス回路５４および非同期モード用センス回路５２が共通に接続されるデータ線対ＤＬ，／ＤＬに対して、読出信号を与える。これにより、同期モード用センスアンプ４２および非同期モード用センスアンプ４６を備える従来の構成に比較して、配線長さを低減できる。よって、アンプ部６０から見た電気負荷が小さくなり、消費電力を低減できる。また、アンプ部６０自体の電流容量も小さくできるので、回路面積も低減できる。
【０１２１】
また、この発明の実施の形態によれば、同期モード用センス回路５４および非同期モード用センス回路５２に対して、共通の入力回路５０が設けられる。これにより、同期モード用センスアンプ４２および非同期モード用センスアンプ４６のそれぞれに入力回路に相当する回路を設ける従来の構成に比較して、より回路構成を簡素化できる。
【０１２２】
さらに、この発明の実施の形態によれば、同期モードが選択される期間においては、第２ゲート回路６４が非同期モード用センス回路５２とデータ線対ＤＬ，／ＤＬとを電気的に遮断する。これにより、動作する必要のない同期モードの選択中において、非同期モード用センス回路５２をデータ線対ＤＬ，／ＤＬから切離すことができるので、アンプ部６０から見た電気負荷をより小さくできる。
【０１２３】
さらに、この発明の実施の形態によれば、非同期モードが選択される期間においては、第１ゲート回路６２が同期モード用センス回路５４への電源電位ＶＤＤの供給を遮断する。これにより、同期モード用センス回路５４が活性化する必要のない非同期モードの選択中において、電源電位ＶＤＤが印加されることで生じるリーク電流を低減できる。よって、非同期モード時の消費電力を抑制できる。
【０１２４】
［変形例］
上述の本実施形態においては、相補のデータ線対ＤＬ，／ＤＬと基準電位との間に接続される相補のトランジスタのゲートにグローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を与えることで、いわば間接的に読出信号をデータ線対ＤＬ，／ＤＬに与える構成について説明した。代替的に、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を直接的にデータ線対ＤＬ，／ＤＬに与えるように構成してもよい。
【０１２５】
図７は、本実施形態の変形例に従うセンスアンプ４＃の概略構成図である。
図７を参照して、本実施形態の変形例に従うセンスアンプ４＃は、図４に示す本実施形態に従うセンスアンプ４において、入力回路５０に代えて入力回路５０＃を配置したものである。
【０１２６】
入力回路５０＃は、アンプ部６０＃から構成される。そして、アンプ部６０＃は、グローバルビット線対ＧＢＬ，／ＧＢＬに接続され、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を増幅する。そして、アンプ部６０＃は、増幅した相補の読出信号をそれぞれデータ線対ＤＬ，／ＤＬへ与える。
【０１２７】
すなわち、アンプ部６０＃は、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を増幅して、データ線対ＤＬ，／ＤＬへ与えるだけである。そのため、上述の本実施形態のように、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号を反転した読出信号がデータ線対ＤＬ，／ＤＬに現れることはなく、グローバルビット線対ＧＢＬ，／ＧＢＬに現れる読出信号のレベル（「Ｈ」レベルもしくは「Ｌ」レベル）は、データ線対ＤＬ，／ＤＬに現れる読出信号のレベルに一致する。その他については、図４と同様であるので、詳細な説明は繰返さない。
【０１２８】
また、データ読出し動作も上述の本実施形態と同様であるので、詳細な説明は繰返さない。
【０１２９】
この発明の実施の形態の変形例によれば、上述のこの発明の実施の形態における効果を発揮できるとともに、入力回路を構成するトランジスタを低減できる。これにより、センスアンプの構成に必要な回路面積を小さくできる。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３１】
【図１】本実施形態に従う半導体装置の概略構成図である。
【図２】メモリモジュールの要部を示すより詳細な構成図である。
【図３】従来のＳｏＣにおけるセンスアンプの一例を示す概略構成図である。
【図４】本実施形態に従うセンスアンプの概略構成図である。
【図５】同期モードのデータ読出しにかかる各部の時間波形を示す図である。
【図６】非同期モードのデータ読出しにかかる各部の時間波形を示す図である。
【図７】本実施形態の変形例に従うセンスアンプの概略構成図である。
【符号の説明】
【０１３２】
１  制御部、２  メモリアレイ、４，４＃  センスアンプ、６  エラー訂正回路、８  メモリモジュール、１０  データバス、１２  データバッファ、１４  レジスタ、１６  データバスドライバ回路、１８  データ取込クロック生成部、２０  メモリモジュールインターフェイス回路、２６  ＤＭＡコントローラ、３０  ロウデコーダ、３２  カラムデコーダ、３４  参照メモリセル、３６ａ，３６ｂ  プリチャージトランジスタ、３８ａ，３８ｂ  ディスチャージトランジスタ、４０，６０，６０＃  アンプ部、４２  同期モード用センスアンプ、４４，４８  ドライバ回路、４６  非同期モード用センスアンプ、５０，５０＃  入力回路、５２  非同期モード用センス回路、５４  同期モード用センス回路、５６  第３ゲート回路、５８，６６  ドライバ回路、６２  第１ゲート回路、６４  第２ゲート回路、１００  半導体装置、ＡＤＤ  アドレス信号、ＡＭＰ＿Ｅｎａ  アンプイネーブル信号、ＡＳＹ＿Ｅｎａ  非同期イネーブル信号、ＢＬ  ビット線、ＣＬＫ  クロック信号、ＣＯＬ  カラムセレクタ、ＣＰＵ＿ＣＬＫ  ＣＰＵクロック信号、ＣＴＲＬ  制御信号、ＤＩＳ  ディスチャージ指令、ＤＬ，／ＤＬ  データ線対、Ｄｏｕｔ  データ出力、ＤＲＶ＿Ｅｎａ  ドライバイネーブル信号、ＧＢＬ，／ＧＢＬ  グローバルビット線対、ＩＮＰ＿Ｅｎａ  入力イネーブル信号、ＭＣ  メモリセル、ＭＯＤ  モード選択信号、ＰＲＣ  プリチャージ指令、Ｑ１０，Ｑ１２，Ｑ１４，Ｑ１６，Ｑ１８，Ｑ２０ａ，Ｑ２０ｂ，Ｑ２４ａ，Ｑ２４ｂ，Ｑ２８，Ｑ３０，Ｑ３２，Ｑ３４ａ，Ｑ３４ｂ，Ｑ３８，Ｑ５０，Ｑ５２，Ｑ５４，Ｑ５６ａ，Ｑ５６ｂ，Ｑ５８，Ｑ６０，Ｑ６２，Ｑ６４，Ｑ６６，Ｑ６８，Ｑ７０ａ，Ｑ７０ｂ  トランジスタ、ＶＤＤ  電源電位、ＶＰＰ  プリチャージ電位、ＷＬ  ワード線。
【図１】
2008117492.tif 000003
【図２】
2008117492.tif 000004
【図３】
2008117492.tif 000005
【図４】
2008117492.tif 000006
【図５】
2008117492.tif 000007
【図６】
2008117492.tif 000008
【図７】
2008117492.tif 000009