(57)【要約】      （修正有）【課題】メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止する。【解決手段】電荷蓄積回路は、電荷転送回路１２を介してビット線に接続され、読み出し動作時にメモリセルからビット線に読み出される電荷を蓄積し、蓄積電荷に応じて読み出し電圧を生成する。読み出し回路は、電荷蓄積回路が生成する読み出し電圧に応じてメモリセルに保持されていたデータの論理を生成する。電荷蓄積回路は、ビット線に読み出される電荷を蓄積するために、一端が電荷転送回路に接続され互いに並列に配置された第１および第２キャパシタＣ９ａ、Ｃ９ｂと、読み出し動作の開始後に第２キャパシタと電荷転送回路との接続を解除する接続解放回路３４ａ、３４ｂとを有する。接続の解除により、電荷転送回路に接続されたキャパシタの容量値は小さくなるため、読み出し電圧を急激に上昇させることができ、読み出しマージンを向上できる。【選択図】図１５
2008234829.tif 000002
【特許請求の範囲】
【請求項１】
データの論理に応じて電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記電荷蓄積回路が生成する読み出し電圧に応じて前記メモリセルに保持されていたデータの論理を生成する読み出し回路とを備え、
前記電荷蓄積回路は、
前記メモリセルから前記ビット線に読み出される電荷を蓄積するために、一端が前記電荷転送回路に接続され互いに並列に配置された第１および第２キャパシタと、
読み出し動作が開始された後、前記第２キャパシタと前記電荷転送回路との電気的な接続を解除する接続解放回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記接続解放回路は、読み出し動作が開始された後、前記第２キャパシタの他端をフローティング状態に設定するフローティング設定回路を備えていることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
電源電圧を検出する電源電圧検出部と、
前記接続解放回路の機能を、前記電源電圧検出部により検出される電源電圧が所定値より低いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【請求項４】
請求項１記載の半導体メモリにおいて、
半導体メモリの温度を検出する温度検出部と、
前記接続解放回路の機能を、前記温度検出部により検出される温度が所定値より高いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
前記メモリセルを有するメモリセルアレイと、
前記メモリセルを選択するためのアドレスを受けるアドレス端子と、
前記アドレスにより選択されるメモリセルの物理的な位置を検出するアドレス検出部と、
前記接続解放回路の機能を、前記アドレス検出部により検出されるアドレスが前記メモリセルアレイの端を示すときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【請求項６】
請求項１記載の半導体メモリにおいて、
半導体メモリの使用期間を示す時間信号を受ける時間端子と、
前記接続解放回路の機能を、前記時間信号が示す使用期間が所定期間を超えているときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記読み出し電圧を検出すると共に、前記接続解放回路の機能を、前記読み出し電圧が所定値に達したときに有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データの論理値を電荷として保持する強誘電体キャパシタ等で構成されるメモリセルを有する半導体メモリに関する。特に、メモリセルに書き込まれたデータを読み出すための回路技術に関する。
【背景技術】
【０００２】
近時、ビット線ＧＮＤセンス方式と称する強誘電体メモリの読み出し方式が提案されている（例えば、特許文献１、非特許文献１参照）。この種の読み出し方式では、プレート線に電圧を印加したときにビット線の電圧が変動しないように、メモリセルからビット線に読み出される電荷を、プリセンスアンプ内に形成されるチャージトランスファと称する電荷転送回路を介して電荷蓄積回路に転送し、電荷蓄積回路に転送された電荷量に応じてメモリセルに保持されていたデータの論理値を判定する。チャージトランスファは、ｐＭＯＳトランジスタにより構成される。ｐＭＯＳトランジスタは、プレート線を立ち上げる前にゲート・ソース間電圧が閾値電圧と同じ値に初期設定される。ｐＭＯＳトランジスタのゲートは、ビット線の電圧の上昇に応じて出力電圧を下降させるインバータアンプで制御される。
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献１】IEEE Journal of Solid-State Circuits, Vol.37, No.5, pp592-597, May 2002
【発明の開示】
【発明が解決しようとする課題】
【０００３】
読み出し動作において、ｐＭＯＳトランジスタのゲート・ソース間電圧が閾値電圧に初期設定された後、プレート線が立ち上がるまでの期間、ｐＭＯＳトランジスタは、弱くオンしている。このため、ｐＭＯＳトランジスタのソース・ドレイン間にリークが発生する。このリークにより、ｐＭＯＳトランジスタのドレイン電圧（負電圧）が上昇するため、読み出しマージンが低下するという問題があった。
【０００４】
また、従来は、インバータアンプを活性化する制御信号の活性化期間を遅延回路等を用いて生成している。このため、制御信号の活性化期間を動作温度および動作電圧のワーストケースに応じて設計する必要があり、動作条件によってはインバータアンプの活性化期間が必要以上に長くなり、無駄な電力を消費していた。インバータアンプは、プリセンスアンプ毎に必要であり、同時に動作する数も多いため、消費電力に与える影響は大きい。
【０００５】
本発明の目的は、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の形態では、メモリセルに接続されたビット線は、電荷転送回路を介して電荷蓄積回路に接続される。メモリセルは、データの論理に応じた電荷を蓄積するキャパシタを有する。電荷蓄積回路は、第１および第２キャパシタを有する。第１キャパシタは、読み出し動作中に、メモリセルからビット線に読み出される電荷を常時蓄積する。第２キャパシタは、読み出し動作が開始された後、接続解放回路の制御により電荷転送回路との電気的な接続が解除される。接続の解除により、電荷転送回路に接続されたキャパシタの容量値は小さくなる。このため、読み出し動作の後半に、読み出し電圧を急激に上昇させることができ、読み出しマージンを向上できる。
【発明の効果】
【０００７】
本発明によれば、メモリセルに書き込まれたデータを読み出すときの読み出しマージンの低下を防止できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【０００９】
図１は、本発明に関連する半導体メモリを示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリは、アドレスバッファＡＤＢ、コマンドバッファＣＭＤＢ、ロウデコーダＲＤＥＣ、タイミング生成回路ＴＧＥＮ、コラムデコーダＣＤＥＣ、プレートドライバＰＤ、ワードドライバＷＤ、メモリコアＣＯＲＥおよびデータ出力バッファＢＵＦを有している。図１では、主に読み出し動作に必要な回路を記載している。このため、書き込み動作に必要なデータ入力バッファおよびライトアンプ等の回路は、記載を省略している。
【００１０】
アドレスバッファＡＤＢは、アドレス信号ＡＤをアドレス端子を介して受信し、受信した信号をロウデコーダＲＤＥＣおよびコラムデコーダＣＤＥＣに出力する。ロウデコーダＲＤＥＣは、アドレス信号の上位ビット（ロウアドレス）をデコードしてロウデコード信号を生成し、生成した信号をワードドライバＷＤおよびプレートドライバＰＤに出力する。コラムデコーダＣＤＥＣは、アドレス信号の下位ビット（コラムアドレス）をデコードしてコラムデコード信号を生成し、生成した信号をデータ出力バッファＢＵＦに出力する。
【００１１】
コマンドバッファＣＭＤＢは、チップセレクト信号／ＣＳおよびライトイネーブル信号／ＷＥ等のコマンド信号をコマンド端子を介して受信し、受信した信号をタイミング生成回路ＴＧＥＮに出力する。タイミング生成回路ＴＧＥＮは、受信したコマンド信号が示す動作モードを解読し、プレートドライバＰＤ、ワードドライバＷＤ、データ出力バッファＢＵＦおよび後述するプリセンスアンプＰＳＡ等を動作させるタイミング信号を、デコード結果に応じて出力する。
【００１２】
プレートドライバＰＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のプレート線ＰＬを選択する。選択されたプレート線ＰＬは、所定の期間低レベルから高レベルに変化する。ワードドライバＷＤは、タイミング生成回路ＴＧＥＮからのタイミング信号およびロウデコーダＲＤＥＣからのロウデコード信号に応答して、所定のワード線ＷＬ（ＷＬＥまたはＷＬＯ）を選択する。選択されたワード線ＷＬは、所定の期間低レベルから高レベルに変化する。
【００１３】
メモリコアＣＯＲＥは、メモリセルアレイＡＲＹと、ビット線ＢＬ（ＢＬＥ、ＢＬＯ）に共通に接続されたリファレンスメモリセルＲＭＣと、ビット線ＢＬにそれぞれ対応するプリセンスアンプＰＳＡ１（ビット線ＧＮＤセンス回路）と、ビット線ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡ１の出力をそれぞれ受けるセンスアンプＳＡとを有している。ワード線ＷＬＥに接続されたメモリセルＭＣは、ビット線ＢＬＥに接続されている。ワード線ＷＬＯに接続されたメモリセルＭＣは、ビット線ＢＬＯに接続されている。
【００１４】
プリセンスアンプＰＳＡ１は、メモリセルＭＣからデータを読み出すときに動作する。プリセンスアンプＰＳＡ１は、ビット線ＢＬＥ（またはＢＬＯ）に読み出される電荷を電圧に変換し、変換した電圧をセンスアンプに出力する。プリセンスアンプＰＳＡ１の詳細は、後述する図３および図４で説明する。センスアンプＳＡは、ビット線対ＢＬＥ、ＢＬＯに対応する一対のプリセンスアンプＰＳＡ１からそれぞれ出力される読み出し電圧を差動増幅し、増幅したデータ信号をデータ出力バッファＢＵＦに出力する。データ出力バッファＢＵＦは、メモリコアＣＯＲＥから読み出される複数ビットの読み出しデータのうち、例えば１６ビットを、コラムデコード信号に応じて選択し、選択した読み出しデータをデータ入出力端子Ｉ／Ｏに出力する。データ入出力端子Ｉ／Ｏは、例えば、１６ビットで構成されている。
【００１５】
図２は、図１に示したメモリセルＭＣおよびリファレンスメモリセルＲＭＣの詳細を示している。
【００１６】
各メモリセルＭＣは、一般に１Ｔ１Ｃ型を称されており、ｎＭＯＳトランジスタからなるアクセストランジスタＮ１（アクセスゲート）および強誘電体キャパシタＦ１を有している。強誘電体キャパシタＦ１は、一端がアクセストランジスタＮ１を介してビット線ＢＬＥまたはビット線ＢＬＯに接続され、他端がプレート線ＰＬに接続されている。相補のビット線ＢＬＥ、ＢＬＯにそれぞれ接続されたメモリセルＭＣのアクセストランジスタＮ１のゲートは、それぞれ異なるワード線ＷＬＥ、ＷＬＯに接続されている。すなわち、相補のビット線ＢＬＥ、ＢＬＯにそれぞれ接続されたメモリセルＭＣは、同時にアクセスされない。
【００１７】
リファレンスメモリセルＲＭＣは、メモリセルＭＣの強誘電体キャパシタＦ１と同じ４つの強誘電体キャパシタＣ１０、Ｃ１１で構成されるリファレンスキャパシタと、２つのｎＭＯＳトランジスタＮ１０、Ｎ１１とを有している。ｎＭＯＳトランジスタＮ１０は、リファレンスワード線ＲＷＬＯが高レベルのときに、リファレンスキャパシタをビット線ＢＬＥに接続する。ｎＭＯＳトランジスタＮ１１は、リファレンスワード線ＲＷＬＥが高レベルのときに、リファレンスキャパシタをビット線ＢＬＯに接続する。
【００１８】
リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタＣ１０と、"論理１"を記憶する強誘電体キャパシタＣ１１を直列に接続した２つの容量対を並列に接続して構成されている。各容量対の一端は、接地線ＶＳＳに接続されている。リファレンスキャパシタの容量値は、（Ｃ１０＋Ｃ１１）／２になる。すなわち、リファレンスキャパシタは、"論理０"を記憶する強誘電体キャパシタＦ１の容量値と、"論理１"を記憶する強誘電体キャパシタＦ１の容量値の中間の容量値を有している。メモリセルキャパシタと同じ複数の強誘電体キャパシタを組み合わせてリファレンスキャパシタを構成することで、中間の容量値を簡易かつ高い精度で構成できる。
【００１９】
１Ｔ１Ｃ型セルで構成されるメモリセルアレイＡＲＹでは、ワード線ＷＬＥが高レベルになりビット線ＢＬＥに接続されたメモリセルＭＣが選択される場合、リファレンスワード線ＲＷＬＥは、リファレンスキャパシタをビット線ＢＬＯに接続するために高レベルになる。同様に、ワード線ＷＬＯが高レベルになりビット線ＢＬＯに接続されたメモリセルＭＣが選択される場合、リファレンスワード線ＲＷＬＯは、リファレンスキャパシタをビット線ＢＬＥに接続するために高レベルになる。そして、強誘電体キャパシタＦ１の容量値に応じて変化するビット線ＢＬＥ（またはＢＬＯ）の電圧と、リファレンスキャパシタの容量値に応じて変化するビット線ＢＬＯ（またはＢＬＥ）の電圧とが、それぞれプリセンスアンプＰＳＡ１に伝達される。
【００２０】
図３は、図１に示したプリセンスアンプＰＳＡ１の詳細を示している。プリセンスアンプＰＳＡ１は、ビット線初期化回路１０、電荷転送回路１２、リーク抑制回路１４、インバータアンプ１６（制御回路）、閾値電圧生成回路１８（初期化回路）、負電圧生成回路２０（電荷蓄積回路、初期化回路）およびレベルシフト回路２２を有している。
【００２１】
ビット線初期化回路１０は、ゲートで制御信号ＢＧＮＤを受け、ソースが接地線に接続され、ドレインがビット線ＢＬ（ＢＬＥまたはＢＬＯ）に接続されたｎＭＯＳトランジスタで構成されている。電荷転送回路１２は、ゲート（制御端子）が閾値電圧生成回路１８の出力ノードＶＴＨに接続され、ソースがビット線ＢＬに接続され、ドレインが負電圧生成回路２０の出力ノードＭＩＮＳに接続されたｐＭＯＳトランジスタで構成されている。リーク抑制回路１４は、ノードＭＧＥＮＸとインバータアンプ１６の入力端子ＩＩＮとの間に配置されたキャパシタＣ３を有している。キャパシタＣ３は、例えば、強誘電体キャパシタで構成されている。キャパシタＣ３の容量値は、後述するインバータアンプ１６のキャパシタＣ１の容量値より十分小さい。インバータアンプ１６の入力電圧ＩＩＮは、キャパシタＣ３の容量結合により、ノードＭＧＥＮＸの立ち下がりに同期して僅かに下がる。
【００２２】
インバータアンプ１６は、ＣＭＯＳインバータ１６ａ（フィードバックインバータ）、ＣＭＯＳインバータ１６ａの出力端子ＩＯＵＴを入力端子ＩＩＮに接続するスイッチＳ１、ＣＭＯＳインバータ１６ａの入力端子ＩＩＮとビット線ＢＬとの間に配置されたキャパシタＣ１、ＣＭＯＳインバータ１６ａの出力ＩＯＵＴ端子と電荷転送回路１２のゲートとの間に配置されたキャパシタＣ２を有している。ＣＭＯＳインバータ１６ａのｐＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷＸを受けるｐＭＯＳトランジスタを介して電源線ＶＤＤに接続されている。ＣＭＯＳインバータ１６ａのｎＭＯＳトランジスタ（図示せず）のソースは、ゲートでパワー制御信号ＰＯＷを受けるｎＭＯＳトランジスタを介して接地線に接続されている。パワー制御信号ＰＯＷＸ、ＰＯＷは、読み出し動作を開始するときに、それぞれ低レベルおよび高レベルに変化し、ＣＭＯＳインバータ１６ａを活性化する。同様に、スイッチＳ１は、読み出し動作を開始するときにオフされる。キャパシタＣ１、Ｃ２は、例えば、強誘電体キャパシタで構成されている。
【００２３】
閾値電圧生成回路１８は、ノードＶＧＥＮＸに高レベル（電源電圧ＶＤＤ）または低レベル（接地電圧）を生成する電圧生成回路１８ａと、ノードＶＧＥＮＸとノードＶＴＨとの間に接続されたキャパシタＣ４と、ノードＶＴＨに接続されたクランプ回路１８ｂと、クランプ回路１８ｂを接地線に接続するスイッチＳ２とを有している。電圧生成回路１８ａは、電源線ＶＤＤと接地線の間に直列に接続されたｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを有している。ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタのゲートは、それぞれ電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮを受けている。クランプ回路１８ｂは、ソースがスイッチＳ２を介して接地線に接続され、ゲートおよびドレインがノードＶＴＨに接続されたｐＭＯＳトランジスタで構成されている。キャパシタＣ４は、例えば、強誘電体キャパシタで構成されている。
【００２４】
負電圧生成回路２０は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータ２０ａと、ノードＭＧＥＮＸとノードＭＩＮＳとの間に配置されたキャパシタＣ５とを有している。キャパシタＣ５は、例えば、強誘電体キャパシタで構成されている。レベルシフト回路２２は、ノードＭＩＮＳに発生する負電圧を正電圧に変換するためのキャパシタ（図示せず）を有している。
【００２５】
図４は、図１に示した半導体メモリの読み出し動作を示している。まず、初期状態において、ｐＭＯＳトランジスタ１２（電荷転送回路）のゲートおよびドレインにそれぞれ接続されたノードＶＴＨおよびＭＩＮＳは、フローティング状態のためその電圧は不定である。しかし、ｐＭＯＳトランジスタ１２のソースおよびドレイン（ｐ型拡散層）と、バックゲート（ｎ型拡散層、接地電圧）とによりｐｎ接合が形成されているため、ノードＶＴＨおよびＭＩＮＳの電圧は、ｐｎ接合の順方向電圧（約０．８Ｖ）より上がることはない。
【００２６】
電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮおよび負電圧制御信号ＭＧＥＮは、低レベルに保持されており、ノードＶＧＥＮＸおよびＭＧＥＮＸは、高レベルに保持されている。制御信号ＢＧＮＤは、高レベルに保持されているため、ｎＭＯＳトランジスタ１０（ビット線初期化回路）はオンし、ビット線ＢＬ（ＢＬＥまたはＢＬＯ）の電圧は、接地電圧に初期化されている。パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持されており、フィードバックインバータ１６ａ（ＣＭＯＳインバータ）は、オフしている。スイッチＳ１、Ｓ２は、オンしている。スイッチＳ１、Ｓ２の動作を制御する制御信号、および電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮ、負電圧制御信号ＭＧＥＮ、制御信号ＢＧＮＤ、パワー制御信号ＰＯＷ、ＰＯＷＸは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。
【００２７】
時刻Ｔ１において、パワー制御信号ＰＯＷ、ＰＯＷＸが高レベルおよび低レベルにそれぞれ変化し、フィードバックインバータ１６ａは活性化される。スイッチＳ１がオンしているため、フィードバックインバータ１６ａの入力電圧ＩＩＮおよび出力電圧ＩＯＵＴは、ともにほぼＶＤＤ／２になる。
【００２８】
時刻Ｔ２において、電圧制御信号ＶＧＥＮＰ、ＶＧＥＮＮが高レベルに変化し、ノードＶＧＥＮＸは、高レベルから低レベルに変化する。キャパシタＣ４による容量結合により、ノードＶＧＥＮＸの低レベルへの変化に応じてノードＶＴＨの電圧も下がる。電源電圧ＶＤＤが３Ｖの場合、ノードＶＧＥＮＸの電圧が３Ｖ下がると、ＶＴＨの電圧も３Ｖ下がろうとする。しかし、スイッチＳ２のオンにより、ｐＭＯＳトランジスタ１８ｂ（クランプ回路）は、ノードＶＴＨの電圧をｐＭＯＳトランジスタ１８ｂの閾値電圧（例えば、−０．６Ｖ）にクランプする。このため、ノードＶＴＨの電圧は、一旦立ち下がった後、微分波形を描いて負電圧（−０．６Ｖ）に落ち着く。このように、閾値電圧生成回路１８は、電荷転送回路１２の入力ノードＶＴＨを所定の電圧に設定する初期化回路として動作する。
【００２９】
ｐＭＯＳトランジスタ１２の閾値電圧は、ｐＭＯＳトランジスタ１８ｂの閾値電圧に等しくなるように設計されている。このため、ノードＶＴＨの電圧が一旦下がったときに、ｐＭＯＳトランジスタ１２はオンし、ノードＭＩＮＳの電圧は、ビット線ＢＬの電圧（接地電圧）まで下がる。ノードＭＧＥＮＸの電圧は、ＣＭＯＳインバータ２０ａにより高レベル（＝電源電圧ＶＤＤ）に設定されているため、キャパシタＣ５には、その容量値と電源電圧ＶＤＤとの積に対応する電荷が充電される。
【００３０】
時刻Ｔ３において、電圧制御信号ＶＧＥＮＮが低レベルに変化し、電圧生成回路１８ａのｎＭＯＳトランジスタがオフする。電圧生成回路１８ａのｐＭＯＳトランジスタは、既にオフしているため、ノードＶＧＥＮＸは、フローティング状態になる。同時にスイッチＳ１、Ｓ２がオフされる。スイッチＳ２のオフにより、ｐＭＯＳトランジスタ１８ｂによるノードＶＴＨのクランプが解除される。スイッチＳ１のオフにより、フィードバックインバータ１６ａの入力と出力との短絡が解除される。フィードバックインバータ１６ａの入力の電圧は、ほぼＶＤＤ／２のため、フィードバックインバータ１６ａは、高いゲインを有する反転アンプとして動作する。一方、制御信号ＢＧＮＤも低レベルに変化し、ビット線ＢＬは、フローティング状態になる。以上により、時刻Ｔ３以降、ビット線ＢＬの電圧が変化すると、キャパシタＣ１の容量結合によりフィードバックインバータ１６ａの入力電圧ＩＩＮが変化する。フィードバックインバータ１６ａは、入力電圧ＩＩＮの変化を増幅し、出力電圧ＩＯＵＴを反対方向に変化させる。キャパシタＣ２の容量結合によりノードＶＴＨの電圧は、出力電圧ＩＯＵＴの変化に伴い変化する。
【００３１】
時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は高レベルから低レベルに変化する。ノードＭＩＮＳの電圧は、キャパシタＣ５の容量結合により、ノードＭＧＥＮＸの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸの電圧は３Ｖ下がり、ノードＭＩＮＳの電圧もほぼ３Ｖ下がる。ノードＭＩＮＳの電圧は、０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。しかし、寄生容量によるロスと、既に浅くオンしているｐＭＯＳトランジスタ１２のリーク電流により、ノードＭＩＮＳの電圧は、−３Ｖより高くなる。ノードＭＩＮＳの電圧は、キャパシタＣ５によりこの電圧に保持される。このように、負電圧生成回路２０は、電荷転送回路１２の入出力ノードＭＩＮＳを所定の電圧に設定し、電荷転送回路１２の電荷転送能力を初期状態に設定する初期化回路として動作する。
【００３２】
また、時刻Ｔ４において、負電圧制御信号ＭＧＥＮの変化によりノードＭＧＥＮＸが立ち下がると、キャパシタＣ３の容量結合により、フィードバックインバータ１６ａの入力電圧ＩＩＮは強制的に僅かに下がる。フィードバックインバータ１６ａは、この電圧変化を増幅し、出力電圧ＩＯＵＴを上昇させる。ノードＶＴＨの電圧は、キャパシタＣ２の容量結合により、出力電圧ＩＯＵＴに応じて上昇する。これにより、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧（絶対値）が小さくなり、ｐＭＯＳトランジスタ１２を介してノードＭＩＮＳからビット線ＢＬに流れるリーク電流は低減される。すなわち、電荷転送回路１２の電荷転送能力は低下する。したがって、メモリセルＭＣからビット線ＢＬに電荷が読み出される前に、ｐＭＯＳトランジスタ１２のソース・ドレイン間リークによりノードＭＩＮＳの電圧が上昇することが防止される。なお、キャパシタＣ１の容量値は、キャパシタＣ３の容量値に比べて十分大きいため、入力電圧ＩＩＮが変化したときに、キャパシタＣ１の容量結合により発生するビット線ＢＬの電圧の変化量は無視できる。
【００３３】
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの電圧が接地電圧から電源電圧ＶＤＤに変化する。ワード線ＷＬの立ち上がりにより、メモリセルＭＣのアクセストランジスタＮ１がオンし、メモリセルＭＣの強誘電体キャパシタＦ１に正電圧が掛かる。メモリセルＭＣがデータ”１”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と反対のため、分極反転が起こり、大きな反転電荷がビット線ＢＬに読み出される。メモリセルＭＣがデータ”０”を記憶している場合、強誘電体キャパシタＦ１に掛かる電圧の極性は、書き込み時と同じため、分極反転は起こらず、比較的小さな電荷がビット線ＢＬに読み出される。このとき、ビット線ＢＬの電圧は、上昇しようとする。しかし、ビット線ＢＬの電圧が僅かに上がると、キャパシタＣ１の容量結合により、フィードバックインバータ１６ａの入力電圧が上がる。フィードバックインバータ１６ａの反転増幅作用およびキャパシタＣ２の容量結合により、ノードＶＴＨの電圧は下がり、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧（絶対値）は大きくなる。このため、ｐＭＯＳトランジスタ１２にドレイン電流が発生し、ビット線ＢＬに読み出された電荷は、ビット線ＢＬからノードＭＩＮＳに転送される。したがって、ビット線ＢＬの電圧上昇は、抑えられ、ほぼ０Ｖ（接地電圧）に保持される。このように、フィードバックインバータ１６ａは、電荷転送回路１２の電荷転送能力を調整する制御回路として動作する。キャパシタＣ５は、ノードＭＩＮＳに転送された電荷により放電されるため、ノードＭＩＮＳの電圧（読み出し電圧）は、上昇する。このように、負電圧生成回路２０のキャパシタＣ５は、蓄積電荷に応じて読み出し電圧を生成する読み出し回路として動作する。なお、メモリセルＭＣがデータ”０”を記憶する場合（”０  ｒｅａｄ”）、ノードＶＴＨの電圧は、メモリセルＭＣがデータ”１”を記憶する場合（”１  ｒｅａｄ”）に比べ、緩やかに低下する。このため、”０  ｒｅａｄ”において、ノードＶＴＨの電圧が、ｐＭＯＳトランジスタ１２の閾値電圧を下回るタイミングは、”１  ｒｅａｄ”において、ノードＶＴＨの電圧が、ｐＭＯＳトランジスタ１２の閾値電圧を下回るタイミングより遅くなる。したがって、”０  ｒｅａｄ”においてノードＭＩＮＳの電圧が上昇を開始するタイミングは、”１  ｒｅａｄ”においてノードＭＩＮＳの電圧が上昇を開始するタイミングより遅くなる。この結果、”０  ｒｅａｄ”の読み出しマージンを大きくできる。
【００３４】
ビット線ＢＬＥに接続されたメモリセルＭＣからデータを読み出す場合、リファレンスメモリセルＲＭＣがビット線ＢＬＯに接続される。同様に、ビット線ＢＬＯに接続されたメモリセルＭＣからデータを読み出す場合、リファレンスメモリセルＲＭＣがビット線ＢＬＥに接続される。リファレンスメモリセルＲＭＣに接続されるプリセンスアンプＰＳＡも、上述と同様に動作し、リファレンスメモリセルＲＭＣから読み出される電荷に応じてノードＭＩＮＳに負電圧を発生させる。リファレンスメモリセルＲＭＣに接続されるプリセンスアンプＰＳＡ内の主要な電圧を、図中に破線で示す。
【００３５】
時刻Ｔ６において、メモリセルＭＣおよびリファレンスメモリセルＲＭＣにそれぞれ対応するノードＭＩＮＳの読み出し電圧（負電圧）は、図３に示したレベルシフト回路２２により正電圧に変換された後、図１に示したセンスアンプＳＡで差動増幅される。そして、メモリセルＭＣに記憶されていたデータの論理値が読み出される。その後、一般の強誘電体メモリと同様に、読み出し動作により分極反転したメモリセルＭＣの分極状態を元に戻すリストア動作が実施される。
【００３６】
図４の一番下の波形は、従来のノードＭＩＮＳの変化を示している。従来では、期間Ｔ４からＴ５において、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧が、ｐＭＯＳトランジスタ１２の閾値電圧に等しく設定されている。このため、ｐＭＯＳトランジスタ１２にリーク電流（ドレイン・ソース間電流）が発生し、ノードＭＩＮＳの電圧は上昇する。この結果、メモリセルＭＣにデータ”０”が記憶されている場合の波形が正方向にシフトし、センスアンプＳＡに入力される電圧差が小さくなってしまう。この結果、読み出しマージンは小さくなる。なお、期間Ｔ４からＴ５は、可能な限り短く設計されるが、時刻Ｔ４、Ｔ５の関係が逆転しないために所定のマージンが必要である。
【００３７】
以上、リーク抑制回路１４を構成するキャパシタＣ３により、ノードＭＩＮＳの電圧が初期値に設定された後、メモリセルＭＣから電荷が読み出されるまでの期間（Ｔ４からＴ５）、電荷転送回路１２の電荷転送能力を低くするために、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧（絶対値）は、ｐＭＯＳトランジスタ１２の閾値電圧（絶対値）より僅かに小さくされる。このため、この期間にｐＭＯＳトランジスタ１２のドレイン・ソース間にリークが発生することを防止できる。
【００３８】
特に、ノードＭＩＮＳの電圧が初期値に設定されることに同期して、電荷転送回路１２の電荷転送能力を一時的に低くするため、ノードＭＩＮＳの初期設定後、データが読み出されるまで電荷蓄積回路１２にリークが発生することを防止できる。したがって、メモリセルＭＣにデータ”０”が記憶されている場合のノードＭＩＮＳの波形が正方向にシフトすることを防止できる。換言すれば、ノードＭＩＮＳに、メモリセルＭＣに記憶されているデータの論理値に応じてセンスアンプＳＡが動作するために十分な読み出し電圧を生成できる。この結果、読み出しマージンの低下を防止できる。すなわち、強誘電体メモリの誤動作を防止できる。
【００３９】
また、リーク抑制回路１４により、インバータアンプ１６の入力電圧を強制的に変化させることで、インバータアンプ１６の増幅作用を利用して電荷転送回路１２の電荷転送能力を容易に調整できる。
【００４０】
図５は、本発明に関連する半導体メモリのプリセンスアンプを示している。図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図１のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ２が形成されている。その他の構成は、図３と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００４１】
プリセンスアンプＰＳＡ２は、図３のプリセンスアンプＰＳＡ１のリーク抑制回路１４の代わりにリーク抑制回路２４を有している。プリセンスアンプＰＳＡ２のその他の構成は、プリセンスアンプＰＳＡ１と同じである。リーク抑制回路２４は、ノードＭＧＥＮＸとインバータアンプ１６の出力端子ＩＯＵＴとの間に配置されたＣＭＯＳインバータ２４ａおよびキャパシタＣ６を有している。すなわち、リーク抑制回路２４の出力は、キャパシタＣ２に直接接続されている。キャパシタＣ６は、例えば、強誘電体キャパシタで構成されている。キャパシタＣ６の容量値は、図３のキャパシタＣ３の容量値よりは大きいが、インバータアンプ１６のキャパシタＣ２の容量値より十分小さい。インバータアンプ１６の出力端子ＩＯＵＴの電圧およびノードＶＴＨの電圧は、キャパシタＣ６の容量結合およびキャパシタＣ２の容量結合により、ノードＭＧＥＮＸの立ち下がりに同期して僅かに上がる。
【００４２】
図６は、図５に示した半導体メモリの読み出し動作を示している。この例では、ノードＶＴＨの時刻Ｔ４以降の波形のみが図４と相違する。その他の波形は、図４と同じである。
【００４３】
時刻Ｔ４において、負電圧制御信号ＭＧＥＮの変化によりノードＭＧＥＮＸが立ち下がると、キャパシタＣ６の容量結合により、フィードバックインバータ１６ａの出力電圧ＩＯＵＴは強制的に僅かに上昇する。ノードＶＴＨの電圧は、キャパシタＣ２の容量結合により、出力電圧ＩＯＵＴに応じて強制的に上昇する。すなわち、ノードＶＴＨの電圧は、インバータアンプ１６の動作と無関係に、負電圧制御信号ＭＧＥＮの変化に同期して上昇する。これにより、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧（絶対値）が小さくなり、ｐＭＯＳトランジスタ１２を介してノードＭＩＮＳからビット線ＢＬに流れるリーク電流は低減される。すなわち、電荷転送回路１２の電荷転送能力は低下する。したがって、図４と同様に、メモリセルＭＣからビット線ＢＬに電荷が読み出される前に、ｐＭＯＳトランジスタ１２のソース・ドレイン間リークによりノードＭＩＮＳの電圧が上昇することが防止される。
【００４４】
この例では、リーク抑制回路２４により、ｐＭＯＳトランジスタ１２のゲート電圧を強制的に直接調整できるため、電荷転送回路１２の電荷転送能力を迅速かつ高い精度で調整できる。
【００４５】
図７は、本発明に関連する半導体メモリのプリセンスアンプを示している。図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図３のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ３が形成されている。その他の構成は、図３と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００４６】
プリセンスアンプＰＳＡ３は、図３のプリセンスアンプＰＳＡ１のリーク抑制回路１４および閾値電圧生成回路１８の代わりに、電荷転送能力調整回路２６（プルダウン回路）および閾値電圧生成回路２８（初期化回路）を有している。また、プリセンスアンプＰＳＡ３には、インバータアンプ１６は形成されていない。プリセンスアンプＰＳＡ３のその他の構成は、プリセンスアンプＰＳＡ１と同じである。
【００４７】
電荷転送能力調整回路２６は、制御信号ＶＢＵＭＰの入力ノードと、ノードＶＴＨとの間に直列に配置されたＣＭＯＳインバータ２６ａおよびキャパシタＣ７を有している。キャパシタＣ７は、例えば、強誘電体キャパシタで構成されている。キャパシタＣ７の容量値は、キャパシタＣ４の容量値より小さく設計されている。ノードＶＴＨの電圧は、制御信号ＶＢＵＭＰの低レベルから高レベルへの変化に応答して、キャパシタＣ７の容量結合により、一時的に下降する。制御信号ＶＢＵＭＰは、タイミング生成回路ＴＧＥＮ（図１）が生成する。
【００４８】
閾値電圧生成回路２８は、スイッチＳ２が削除されていること、電圧生成回路２８ａがＣＭＯＳインバータで構成されていること、およびクランプ回路２８ｂ（ｐＭＯＳトランジスタ）の閾値電圧の絶対値が、電荷転送回路１２（ｐＭＯＳトランジスタ）の閾値電圧の絶対値より低いことを除き、図３の閾値電圧生成回路１８と同じである。スイッチＳ２が存在しないため、クランプ回路２８ｂ（ｐＭＯＳトランジスタ）のソースは、接地線に直接接続されている。電圧生成回路２８ａの入力は、図３の電圧制御信号ＶＧＥＮＰと同じ論理の電圧制御信号ＶＧＥＮを受けている。例えば、ｐＭＯＳトランジスタ２８ｂの閾値電圧は、−０．５Ｖであり、ｐＭＯＳトランジスタ１２の閾値電圧は、−０．６Ｖである。閾値電圧（絶対値）は、トランジスタのゲート長を小さくする、ゲート幅を大きくする、あるいは、バックゲートの不純物濃度を低くする等により下げることができる。
【００４９】
図８は、図７に示した半導体メモリの読み出し動作を示している。この例では、電圧制御信号ＶＧＥＮの波形は、図４の電圧制御信号ＶＧＥＮＰの波形と同じである。制御信号ＶＢＵＭＰは、ワード線ＷＬおよびプレート線ＰＬの活性化タイミングと同じ時刻Ｔ５に高レベルに変化し、時刻Ｔ７に低レベルに変化する。その他の波形は、ノードＶＴＨの波形を除いて図４と同じである。
【００５０】
時刻Ｔ２において、ノードＶＴＨの電圧は、電圧制御信号ＶＧＥＮが高レベルに変化した後、ｐＭＯＳトランジスタ２８ｂの閾値電圧に応じて、例えば、約−０．５Ｖにクランプされる。時刻Ｔ４において、負電圧制御信号ＭＧＥＮが高レベルに変化し、ノードＭＧＥＮＸの電圧は３Ｖ下がり、ノードＭＩＮＳの電圧もほぼ３Ｖ下がる。このとき、ビット線ＢＬおよびノードＶＴＨの電圧は、それぞれ０Ｖ、−０．５Ｖであり、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧の絶対値は、ｐＭＯＳトランジスタ１２の閾値電圧の絶対値より低い。このため、ノードＭＩＮＳからビット線ＢＬへのリークは発生せず、ノードＭＩＮＳの電圧は、期間Ｔ４からＴ５において一定になる。
【００５１】
時刻Ｔ５において、ワード線ＷＬおよびプレート線ＰＬが高レベルに変化し、同時に制御信号ＶＢＵＭＰが高レベルに変化する。ノードＶＴＨは、キャパシタＣ７の容量結合により、制御信号ＶＢＵＭＰの高レベルへの変化に応答して、ｐＭＯＳトランジスタ１２の閾値電圧（例えば、−０．６Ｖ）より低くなる（例えば、−０．８Ｖ）。ノードＶＴＨの電圧は、ｐＭＯＳトランジスタ２８ｂによりクランプされるため、徐々に−０．５Ｖに戻る。ノードＶＴＨの電圧がｐＭＯＳトランジスタ１２の閾値電圧より低い間、ｐＭＯＳトランジスタ１２の電荷転送能力は、一時的に高くなり、ｐＭＯＳトランジスタ１２に十分な電流が流れる。このため、時刻Ｔ５から所定の期間、ビット線に読み出された電荷をノードＭＩＮＳ側に転送することができる。時刻Ｔ７において、制御信号ＶＢＵＭＰが低レベルに変化し、プリセンスアンプＰＳＡ３の動作が終了する。
【００５２】
この例では、ノードＭＩＮＳの電圧が所定の負電圧に設定されてからワード線ＷＬおよびプレート線ＰＬが活性化するまでの期間、ノードＶＴＨの電圧をｐＭＯＳトランジスタ１２の閾値電圧より高くし、ワード線ＷＬおよびプレート線ＰＬの活性化に同期してノードＶＴＨの電圧をｐＭＯＳトランジスタ１２の閾値電圧より一時的に低くする。このため、メモリセルＭＣからビット線ＢＬに電荷が読み出される前にｐＭＯＳトランジスタ１２のドレイン・ソース間にリークが発生することを防止できる。メモリセルＭＣからビット線ＢＬに電荷が読み出されたときには、ノードＭＩＮＳに、メモリセルＭＣに記憶されているデータの論理値に応じてセンスアンプＳＡが動作するために十分な読み出し電圧を生成できる。
【００５３】
プリセンスアンプＰＳＡ３にインバータアンプ１６（図３）を形成していないため、プリセンスアンプＰＳＡ３のレイアウトサイズを小さくできる。プリセンスアンプＰＳＡ３は、ビット線ＢＬ毎に必要な回路であり、チップ内に配置される数が多い。このため、プリセンスアンプＰＳＡ３のレイアウトサイズの削減により、強誘電体メモリのチップサイズを大幅に小さくでき、チップコストを削減できる。また、インバータアンプ１６は、入力電圧に電源電圧ＶＤＤと接地電圧との中間電圧が印加されるため、電源線ＶＤＤから接地線に貫通電流が常に流れている。このため、インバータアンプ１６を使用しないことで、強誘電体メモリの消費電力を削減できる。
【００５４】
図９は、本発明に関連する半導体メモリを示している。図１で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、メモリコアＣＯＲＥが図１と相違している。その他の構成は、図１と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。
【００５５】
メモリコアＣＯＲＥのメモリセルアレイＡＲＹは、相補のビット線ＢＬ、ＢＬＸに接続された一般に２Ｔ２Ｃと称するメモリセルＭＣで構成されている。ビット線ＢＬ、ＢＬＸは、それぞれプリセンスアンプＰＳＡ１に接続されている。メモリコアＣＯＲＥは、ビット線対ＢＬ、ＢＬＸに対応する一対のプリセンスアンプＰＳＡ１毎に、検出回路３０を有している。検出回路３０は、一対のプリセンスアンプＰＳＡ１からそれぞれ出力される読み出し電圧ＯＵＴ、ＯＵＴＸの一方が所定電圧（図１１に示すＶＳＭＴ）を超えたときに、プリセンスアンプＰＳＡ１内のインバータアンプ１６への電源電圧ＶＤＤ、ＶＳＳの供給を停止し、その動作を停止する。
【００５６】
図１０は、図９に示したメモリセルアレイＡＲＹおよび検出回路３０の詳細を示している。メモリセルアレイＡＲＹは、上述したように、２Ｔ２Ｃ型のメモリセルＭＣで構成されている。メモリセルＭＣは、ｎＭＯＳトランジスタからなる転送トランジスタ対Ｎ１、Ｎ２および強誘電体キャパシタ対Ｆ１、Ｆ２を有している。強誘電体キャパシタＦ１は、一端が転送トランジスタＮ１を介してビット線ＢＬに接続され、他端がプレート線ＰＬに接続されている。強誘電体キャパシタＦ２は、一端が転送トランジスタＮ２を介してビット線ＢＬＸに接続され、他端がプレート線ＰＬに接続されている。転送トランジスタＮ１、Ｎ２のゲートは、共通のワード線ＷＬに接続されている。図中、強誘電体キャパシタＦ１、Ｆ２に付けた矢印は、分極状態を表している。上向きの矢印は、"論理０"を記憶している状態である。下向きの矢印は、"論理１"を記憶している状態である。このように、２Ｔ２Ｃ型セルでは、一対の強誘電体キャパシタＦ１、Ｆ２は、互いに反対のデータが書き込まれる。このため、図９に示したセンスアンプＳＡは、相補のビット線ＢＬ、ＢＬＸにそれぞれ読み出された電荷に対応するノードＭＩＮＳの電圧（後述する図１１の”１  ｒｅａｄ”、”０  ｒｅａｄ”）を正電圧に変換した値を差動増幅する。したがって、リファレンスメモリセルは不要である。
【００５７】
検出回路３０は、検出部３０ａ、遅延回路ＤＬＹ、ＡＮＤ回路３０ｂおよびインバータ３０ｃを有している。検出部３０ａは、対応する一対のプリセンスアンプＰＳＡ１の出力ＯＵＴ、ＯＵＴＸをそれぞれ受けるシュミットトリガタイプのインバータ３０ｄ、インバータ３０ｄの出力を受けるＮＡＮＤゲート３０ｅ、ＮＡＮＤゲート３０ｅの出力と遅延回路ＤＬＹの出力とを受けるＮＡＮＤゲート３０ｆを有している。インバータ３０ｄは、入力の立ち上がりの閾値電圧がＶＳＭＴに設定されている。すなわち、インバータ３０ｄは、入力電圧がＶＳＭＴを超えたときに、出力を高レベルから低レベルに変化する。
【００５８】
ＮＡＮＤゲート３０ｅは、負論理のＯＲゲートとして動作する。ＮＡＮＤゲート３０ｆは、遅延回路ＤＬＹにより所定時間遅延された負電圧制御信号ＭＧＥＮの遅延信号ＭＧＥＮＤが高レベルの期間動作し、インバータ３０ｄのいずれかの低レベルへの変化に応答して出力を高レベルから低レベルに変化する。ＡＮＤ回路３０ｂは、ＮＡＮＤゲート３０ｆの出力が低レベルの期間、パワー制御信号ＥＰＯＷの伝達をマスクする。パワー制御信号ＥＰＯＷのマスクにより、パワー制御信号ＰＯＷ、ＰＯＷＸは、低レベル、高レベルにそれぞれ保持される。
【００５９】
図１１は、図９に示した半導体メモリの読み出し動作を示している。この例では、パワー制御信号ＰＯＷ、ＰＯＷＸの非活性化タイミングが図４と相違する。また、検出回路３０の形成により、新たにパワー制御信号ＥＰＯＷと遅延信号ＭＧＥＮＤの波形が記載されている。その他の波形は、図４と同じである。
【００６０】
２Ｔ２Ｃ型のメモリセルＭＣでは、相補のビット線ＢＬ、ＢＬＸに対応するノードＯＵＴ、ＯＵＴＸの電圧の一方は、期間Ｔ５からＴ６の間にシュミットトリガインバータ３０ｄの閾値電圧ＶＳＭＴを必ず超える。検出回路３０は、ノードＯＵＴ、ＯＵＴＸの電圧の一方が閾値電圧ＶＳＭＴを超えたことを検出したときに、パワー制御信号ＰＯＷ、ＰＯＷＸを低レベル、高レベルにそれぞれ変化させ、プリセンスアンプＰＳＡ１内のインバータアンプ１６への電源電圧ＶＤＤおよび接地電圧の供給を停止する。このため、インバータアンプ１６は、増幅動作を停止する。インバータアンプ１６は、入力電圧に電源電圧ＶＤＤと接地電圧との中間電圧が印加されるため、電源線ＶＤＤから接地線に貫通電流が常に流れている。動作が必要ないときにインバータアンプ１６への電源の供給を遮断することで、読み出し動作での消費電力が削減される。
【００６１】
この例では、必要なときのみインバータアンプ１６に電源を供給することで、貫通電流を削減でき、強誘電体メモリの動作中の消費電力を削減できる。
【００６２】
また、本発明を、２Ｔ２Ｃ型のメモリセルを有する強誘電体メモリに適用することで、読み出し電圧ＯＵＴ、ＯＵＴＸの一方は、必ず閾値電圧ＶＳＭＴに達する。このため、インバータアンプ１６の動作を、メモリセルＭＣに保持されているデータの論理値にかかわらず、読み出し動作毎に停止させることができる。この結果、読み出し動作中の消費電力を常に削減できる。
【００６３】
図１２は、本発明に関連する半導体メモリの読み出し動作を示している。図１から図４で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図９のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ２（図５）が形成されている。その他の構成は、図８および図１０と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。
【００６４】
図１３は、本発明に関連する半導体メモリのプリセンスアンプを示している。図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この例では、図３のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ６が形成されている。その他の構成は、図３同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００６５】
プリセンスアンプＰＳＡ６は、図３のプリセンスアンプＰＳＡ１に、強誘電体材料で形成されたキャパシタＣ８（プルアップ回路３２、転送制御回路）を追加して構成されている。プリセンスアンプＰＳＡ６のその他の構成は、プリセンスアンプＰＳＡ１と同じである。キャパシタＣ８は、一端でプルアップ信号ＰＵＰを受け、他端をインバータアンプ１６に形成されるフィードバックインバータ１６ａの入力端子ＩＩＮに接続している。キャパシタＣ８の容量値は、入力端子ＩＩＮとビット線ＢＬとの間を接続するキャパシタＣ１の容量値より十分に小さく、キャパシタＣ３の容量値とほぼ同じである。
【００６６】
図１４は、図１３に示した半導体メモリの読み出し動作を示している。この例では、ノードＶＴＨの時刻Ｔ６以降の波形のみが図４と相違する。その他の波形は、図４と同じである。プルアップ信号ＰＵＰは、負電圧制御信号ＭＧＥＮが立ち下がり、ワード線ＷＬおよびプレート線ＰＬが駆動された後、時刻Ｔ６に立ち上がる。
【００６７】
時刻Ｔ６において、プルアップ信号ＰＵＰの立ち上がりにより、フィードバックインバータ１６ａの入力電圧ＩＩＮは、キャパシタＣ８の容量結合により強制的に僅かに上昇する。この上昇により、フィードバックインバータ１６ａの出力電圧ＩＯＵＴは僅かに下降する。ノードＶＴＨの電圧は、キャパシタＣ２の容量結合により、出力電圧ＩＯＵＴに応じて強制的に下降する。このため、ノードＶＴＨの下降率は、時刻Ｔ６を境に僅かに大きくなる。
【００６８】
ノードＶＴＨの電圧の下降に伴い、ｐＭＯＳトランジスタ１２（電荷転送回路）のゲート・ソース間電圧（絶対値）は大きくなり、ｐＭＯＳトランジスタ１２を介してノードＭＩＮＳからビット線ＢＬに流れるリーク電流は増加する。すなわち、電荷転送回路１２の電荷転送能力は向上する。このため、強誘電体キャパシタＦ１からビット線ＢＬに読み出された電荷は、ビット線ＢＬに残ることなくノードＭＩＮＳに転送される。ノードＭＩＮＳの電圧変化（充電速度）は、図４のノードＭＩＮＳの波形に比べて大きくなる。ビット線ＢＬ上に読み出された電荷をノードＭＩＮＳに確実に転送できるため、メモリセルＭＣの特性のばらつきによる読み出し電圧（ノードＭＩＮＳおよび図１３のノードＯＵＴ）の差は小さくなる。
【００６９】
ここで、キャパシタＣ８の容量値は、ビット線ＢＬ上の電荷をノードＭＩＮＳに転送した後に、ビット線ＢＬの電圧が０Ｖになるように設計される。図３では、インバータアンプ１６は、ビット線ＢＬの電圧のみに応答して動作する。このため、ビット線ＢＬ上に読み出された全電荷をノードＭＩＮＳに転送することは難しく、読み出し動作後に（例えば、時刻Ｔ７）、ビット線ＢＬの電圧は０Ｖより僅かに高くなってしまう。換言すれば、ビット線ＢＬの上昇だけでは、フィードバックインバータ１６ａの入力電圧ＩＩＮを出力電圧ＩＯＵＴと同じ値にできなかった。この例では、キャパシタＣ８により、フィードバックインバータ１６ａの入力電圧ＩＩＮを強制的に出力電圧ＩＯＵＴと同じ値に戻すことで、ビット線ＢＬ上に読み出された全電荷をノードＭＩＮＳに転送できる。
【００７０】
図中のノードＭＩＮＳの波形の右端の曲線は、読み出し電圧のばらつき（メモリセルＭＣの特性のばらつき）を示す分布を示している。図４のノードＭＩＮＳの波形におけるデータ”０”の読み出し電圧のばらつきは大きい。これに対してこの例では、データ”０”の読み出し電圧のばらつきを小さくできる。ワーストのメモリセルＭＣにおいて、データ”０”の読み出しマージンを大きくできるため、図１において、マージンが不足することで不良品になっていた強誘電体メモリを良品として出荷できる。この結果、強誘電体メモリの歩留を向上できる。ここで、読み出しマージンは、データ”０”の読み出し電圧と、図中に破線で示したリファレンスメモリセルＲＭＣからの読み出し電圧との差である。なお、ノードＭＩＮＳの読み出し電圧は、データ”１”では図４および図１４とも、ほぼ０Ｖになる。このため、読み出し電圧のばらつきは小さい。
【００７１】
さらに、データ”１”の読み出し電圧ＭＩＮＳを速く０Ｖに近づけることができるため、メモリセルＭＣから読み出されたデータの論理を、図４より早いタイミング（図１４に示した時刻Ｔ７）で判定できる。この結果、強誘電体メモリのアクセス時間は短縮される。
【００７２】
この例では、プルアップ信号ＰＵＰにより駆動されるキャパシタＣ８により、ビット線ＢＬ上に読み出された電荷をビット線ＢＬ上に残すことなくノードＭＩＮＳに転送できる。この結果、データ”０”の読み出しマージンのばらつきを小さくでき、強誘電体メモリの歩留を向上できる。また、強誘電体メモリのアクセス時間を短縮できる。
【００７３】
図１５は、本発明の半導体メモリの第１の実施形態におけるプリセンスアンプを示している。図３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ７が形成されている。その他の構成は、図１と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００７４】
プリセンスアンプＰＳＡ７は、図３の負電圧生成回路２０の代わりに負電圧生成回路３４（電荷蓄積回路、初期化回路）を有している。また、プリセンスアンプＰＳＡ７は、リーク抑制回路１４を有していない。プリセンスアンプＰＳＡ７のその他の構成は、プリセンスアンプＰＳＡ１と同じである。
【００７５】
負電圧生成回路３４は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータ２０ａ、ノードＭＧＥＮＸとノードＭＩＮＳとの間に配置されたキャパシタＣ９ａ（第１キャパシタ）、電源線ＶＤＤと接地線との間に直列に接続されたｐＭＯＳトランジスタ３４ａ、ｎＭＯＳトランジスタ３４ｂ、およびトランジスタ３４ａ、３４ｂのドレインノードＭＧＥＮＺとノードＭＩＮＳとの間に配置されたキャパシタＣ９ｂ（第２キャパシタ）を有している。ｐＭＯＳトランジスタ３４ａのゲートは、負電圧制御信号ＭＧＥＮを受け、ｎＭＯＳトランジスタ３４ｂのゲートは、キャパシタ制御信号ＵＣＵＴを受けている。キャパシタ制御信号ＵＣＵＴは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。キャパシタＣ９ａ、Ｃ９ｂは、例えば、強誘電体キャパシタで構成されており、その容量値は、図３のキャパシタＣ４の半分および２倍にそれぞれ設計されている。
【００７６】
図１６は、第１の実施形態における半導体メモリの読み出し動作を示している。この実施形態では、時刻Ｔ４以降のノードＶＴＨ、ＭＩＮＳの波形が図４と相違する。その他の波形は、図４と同じである。キャパシタ制御信号ＵＣＵＴは、時刻Ｔ４に立ち上がり、時刻Ｔ６に立ち下がる。この実施形態のプリセンスアンプＰＳＡ７は、リーク抑制回路１４を有していないため、時刻Ｔ４から時刻Ｔ５の期間、ノードＶＴＨの電圧は、上昇することなくほぼ一定の電圧を維持する。
【００７７】
時刻Ｔ４において、負電圧制御信号ＭＧＥＮとキャパシタ制御信号ＵＣＵＴが同時に高レベルに変化する。ｐＭＯＳトランジスタ３４ａはオフし、ｎＭＯＳトランジスタ３４ｂはオンする。ノードＭＧＥＮＸ、ＭＧＥＮＺの電圧は、共に高レベルから低レベルに変化する。ノードＭＩＮＳの電圧は、キャパシタＣ９ａ、Ｃ９ｂの容量結合により、ノードＭＧＥＮＸ、ＭＧＥＮＺの電圧の低下に伴い低下する。電源電圧ＶＤＤが３Ｖの場合、ノードＭＧＥＮＸ、ＭＧＥＮＺの電圧は３Ｖ下がり、ノードＭＩＮＳの電圧もほぼ３Ｖ下がる。ノードＭＩＮＳの電圧は、０Ｖに初期化されているため、ノードＭＧＥＮＸの電圧変化によりほぼ−３Ｖまで下がる。その後、ノードＭＩＮＳの電圧は、寄生容量によるロスと、既に浅くオンしているｐＭＯＳトランジスタ１２のリーク電流により、徐々に上昇する。しかし、キャパシタＣ９ａ、Ｃ９ｂの容量値の合計は、図３のキャパシタＣ５の容量値の２．５倍あるため、上昇の程度は、図４より小さい。時刻Ｔ４から時刻Ｔ６まで動作は、図４と同じである。
【００７８】
時刻Ｔ５において、ワード線ＷＬとプレート線ＰＬの立ち上がりにより、インバータアンプ１６が動作し、ノードＶＴＨの電圧が下降する。この下降により、ｐＭＯＳトランジスタ１２のゲート・ソース間電圧（絶対値）は大きくなり、ノードＭＩＮＳからビット線ＢＬに流れるリーク電流は増加し、ノードＭＩＮＳの電圧は上昇する。但し、ノードＭＩＮＳに図３のキャパシタＣ５より容量値の大きいキャパシタＣ９ａ、Ｃ９ｂが並列に接続されているため、電圧の上昇は、図４に比べ緩やかである。
【００７９】
一方、時刻Ｔ６において、キャパシタ制御信号ＵＣＵＴの立ち下がりにより、ｎＭＯＳトランジスタ３４ｂはオフし、ノードＭＧＥＮＺはフローティング状態になる。このため、キャパシタＣ９ｂは、等価的に開放され、ノードＭＩＮＳから見えなくなる。すなわち、トランジスタ３４ａ、３４ｂは、読み出し動作が開始された後、キャパシタＣ９ｂと電荷転送回路１２（ノードＭＩＮＳ）との電気的な接続を解除する接続解放回路として機能する。また、トランジスタ３４ｂは、読み出し動作が開始された後、キャパシタＣ９ｂの他端をフローティング状態に設定するフローティング設定回路として機能する。
【００８０】
ビット線ＢＬからノードＭＩＮＳに転送された電荷を蓄積するキャパシタは、容量値の小さいキャパシタＣ９ａのみになる。したがって、ノードＭＩＮＳの電圧の上昇率は、急激に大きくなる。しかし、時刻Ｔ５から時刻Ｔ６までの間にメモリセルＭＣからノードＭＩＮＳに転送された電荷は、すでにキャパシタＣ９ａ、Ｃ９ｂに蓄積されている。このため、データ”０”を読み出すときのノードＭＩＮＳの電圧の上昇は抑えられる。この結果、データ”０”とデータ”１”の読み出し電圧（ＭＩＮＳ、ＯＵＴ）の差は、大きくなる。すなわち、読み出しマージンは大きくなる。
【００８１】
また、図１４と同様に、データ”１”の読み出し電圧ＭＩＮＳを速く０Ｖに近づけることができるため、メモリセルＭＣから読み出されたデータの論理を、図４より早いタイミング（図１４に示した時刻Ｔ７）で判定できる。この結果、強誘電体メモリのアクセス時間は短縮される。
【００８２】
以上、この実施形態では、図１から図４に示した例と同様の効果を得ることができる。さらに、この実施形態では、キャパシタＣ９ａ、Ｃ９ｂの容量値を読み出し動作中に小さくすることにより、読み出しマージンを向上できる。この結果、強誘電体メモリの歩留を向上できる。また、強誘電体メモリのアクセス時間を短縮できる。
【００８３】
図１７は、本発明の半導体メモリの第２の実施形態におけるプリセンスアンプを示している。図３および図１５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図３のプリセンスアンプＰＳＡ１の代わりにプリセンスアンプＰＳＡ８が形成されている。その他の構成は、図３と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００８４】
プリセンスアンプＰＳＡ８は、図３の負電圧生成回路２０の代わりに上述した図１５の負電圧生成回路３４を有している。プリセンスアンプＰＳＡ８のその他の構成は、プリセンスアンプＰＳＡ１と同じである。
【００８５】
図１８は、図１７に示した半導体メモリの読み出し動作を示している。この実施形態では、時刻Ｔ５までの波形は、図４と同じである。時刻Ｔ５以降の波形は、図１６と同じである。但し、キャパシタＣ９ａ、Ｃ９ｂの総容量値が図３のキャパシタＣ５の容量値より大きいため、時刻Ｔ４から時刻Ｔ５の間におけるノードＭＩＮＳの電圧の上昇は、図４に比べ緩やかである。キャパシタ制御信号ＵＣＵＴは、上述した図１６と同様に、時刻Ｔ４に立ち上がり、時刻Ｔ６に立ち下がる。この実施形態においても、上述と同様の効果を得ることができる。
【００８６】
図１９は、本発明の半導体メモリの第３の実施形態におけるプリセンスアンプを示している。図３、図５および図１５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図５のプリセンスアンプＰＳＡ２の代わりにプリセンスアンプＰＳＡ９が形成されている。その他の構成は、図５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００８７】
プリセンスアンプＰＳＡ９は、図５の負電圧生成回路２０の代わりに上述した図１５の負電圧生成回路３４を有している。プリセンスアンプＰＳＡ９のその他の構成は、プリセンスアンプＰＳＡ２と同じである。
【００８８】
図２０は、図１９に示した半導体メモリの読み出し動作を示している。この実施形態では、時刻Ｔ５までの波形は、図６と同じである。時刻Ｔ５以降の波形は、図１６とほぼ同じである。但し、時刻Ｔ４から時刻Ｔ５の間におけるノードＭＩＮＳの電圧の上昇は、図６に比べ緩やかである。キャパシタ制御信号ＵＣＵＴは、上述した図１６と同様に、時刻Ｔ４に立ち上がり、時刻Ｔ６に立ち下がる。この実施形態においても、上述と同様の効果を得ることができる。
【００８９】
図２１は、本発明の半導体メモリの第４の実施形態におけるプリセンスアンプを示している。図３、図７および図２８で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図７のプリセンスアンプＰＳＡ３の代わりにプリセンスアンプＰＳＡ１０が形成されている。その他の構成は、図７と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、プリセンスアンプを除き、上述した図１および図２と同じである。
【００９０】
プリセンスアンプＰＳＡ１０は、図７の負電圧生成回路２０の代わりに上述した図１５の負電圧生成回路３４を有している。プリセンスアンプＰＳＡ１０のその他の構成は、プリセンスアンプＰＳＡ３と同じである。
【００９１】
図２２は、図２１に示した半導体メモリの読み出し動作を示している。この実施形態では、時刻Ｔ５までの波形は、図８と同じである。時刻Ｔ５以降の波形は、図１６とほぼ同じである。但し、時刻Ｔ４から時刻Ｔ５の間におけるノードＭＩＮＳの電圧の上昇は、図８に比べ緩やかである。キャパシタ制御信号ＵＣＵＴは、上述した図１６と同様に、時刻Ｔ４に立ち上がり、時刻Ｔ６に立ち下がる。この実施形態においても、上述と同様の効果を得ることができる。
【００９２】
図２３は、本発明の半導体メモリの第５の実施形態におけるプリセンスアンプを示している。図３および図１５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、図１５の構成に電源電圧検出部３６および信号選択部３８（解放制御回路）を追加して構成されている。その他の構成は、図１５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、上述した図１および図２と同じである。
【００９３】
電源電圧検出部３６は、電源電圧ＶＤＤをモニタし、電源電圧ＶＤＤが、例えば２．５Ｖ以下の間、選択制御信号ＳＥＬを低レベルに維持し、電源電圧ＶＤＤが２．５Ｖを超えている間、選択制御信号ＳＥＬを高レベルに維持する。信号選択部３８は、低レベルの選択制御信号ＳＥＬを受けている間、キャパシタ制御信号ＵＣＵＴをキャパシタ制御信号ＵＣＵＴ１として出力する。信号選択部３８は、高レベルの選択制御信号ＳＥＬを受けている間、負電圧制御信号ＭＧＥＮをキャパシタ制御信号ＵＣＵＴ１として出力する。キャパシタ制御信号ＵＣＵＴ１は、負電圧生成回路３４のｎＭＯＳトランジスタ３４ｂのゲートに供給される。
【００９４】
すなわち、この実施形態では、電源電圧ＶＤＤが２．５Ｖを超えているとき、キャパシタＣ９ｂは、読み出し動作中、キャパシタＣ９ａとともに、常に電荷を蓄積するキャパシタとして作用する。電源電圧ＶＤＤが２．５Ｖ以下のとき、キャパシタＣ９ｂは、読み出し動作の途中で等価的に開放され、ノードＭＩＮＳから見えなくなる。換言すれば、プリセンスアンプＰＳＡ７は、電源電圧ＶＤＤが２．５Ｖ以下のときのみ上述した図１６と同じ動作を実行する。すなわち、信号選択部３８は、電源電圧が低いときのみに、トランジスタ３４ｂを読み出し動作中にオフする解放制御回路として機能する。
【００９５】
図２４は、図２３に示した半導体メモリの読み出し動作を示している。この実施形態の動作波形は、ノードＭＩＮＳの波形が電源電圧ＶＤＤの応じて異なることを除き、上述した図１６と同じである。より詳細には、電源電圧ＶＤＤが２．５Ｖ以下のとき、ノードＭＩＮＳの波形は、図１６と同じになる。電源電圧ＶＤＤが２．５Ｖを超えているとき、キャパシタＣ９ａ、Ｃ９ｂは、読み出し動作中にビット線ＢＬからノードＭＩＮＳに転送された電荷を常に蓄積するため（電荷を蓄積するキャパシタの容量値が変わらないため）、ノードＭＩＮＳの波形は、図４に近い波形になる。
【００９６】
電源電圧ＶＤＤが下がると、強誘電体キャパシタに充電される電荷量は、相対的に小さくなる。また、メモリセルＭＣの強誘電体キャパシタＦ１から読み出される電荷量は、電源電圧ＶＤＤが低いほど相対的に小さくなる。このため、プリセンスアンプＰＳＡ７により生成される読み出し電圧ＭＩＮＳは低くなる。具体的には、データ”１”の読み出し電圧とデータ”０”の読み出し電圧との差は小さくなる。本実施形態では、電源電圧ＶＤＤが低い読み出し動作中に、キャパシタＣ９ｂをノードＭＩＮＳから解放することで、強誘電体キャパシタの電源電圧ＶＤＤによる特性の変化に応じて、最適な読み出し電圧ＭＩＮＳが生成される。この実施形態においても、上述したと同様の効果を得ることができる。さらに、電源電圧ＶＤＤに応じて最適な読み出し電圧ＭＩＮＳを生成できる。
【００９７】
図２５は、本発明の半導体メモリの第６の実施形態におけるプリセンスアンプを示している。図３、図１５および図２３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、図１５の構成に温度検出部４０および信号選択部３８を追加して構成されている。その他の構成は、図１５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、上述した図１および図２と同じである。
【００９８】
温度検出部４０は、強誘電体メモリのチップ温度をモニタし、温度が、例えば０℃以下の間、選択制御信号ＳＥＬを高レベルに維持し、温度が０℃を超えている間、選択制御信号ＳＥＬを低レベルに維持する。信号選択部３８は、低レベルの選択制御信号ＳＥＬを受けている間、キャパシタ制御信号ＵＣＵＴをキャパシタ制御信号ＵＣＵＴ１として出力する。信号選択部３８は、高レベルの選択制御信号ＳＥＬを受けている間、負電圧制御信号ＭＧＥＮをキャパシタ制御信号ＵＣＵＴ１として出力する。キャパシタ制御信号ＵＣＵＴ１は、負電圧生成回路３４のｎＭＯＳトランジスタ３４ｂのゲートに供給される。
【００９９】
すなわち、この実施形態では、温度が０℃以下のとき、キャパシタＣ９ｂは、読み出し動作中、キャパシタＣ９ａとともに、常に電荷を蓄積するキャパシタとして作用する。温度が０℃を超えているとき、キャパシタＣ９ｂは、読み出し動作の途中で等価的に開放され、ノードＭＩＮＳから見えなくなる。換言すれば、プリセンスアンプＰＳＡ７は、温度が０℃を超えているときのみ上述した図１６と同じ動作を実行する。このように、信号選択部３８は、チップ温度が高いときのみに、トランジスタ３４ｂを読み出し動作中にオフする解放制御回路として機能する。
【０１００】
この実施形態では、ノードＭＩＮＳの波形は、温度が０℃以下のときに上述した図２４の上側の波形になり、温度が０℃を超えているときに図２４の下側の波形になる。強誘電体キャパシタに充電される電荷量、およびメモリセルＭＣの強誘電体キャパシタＦ１から読み出される電荷量は、温度が高いほど相対的に小さくなる。読み出し動作中にノードＭＩＮＳに接続されるキャパシタＣ９ａ、Ｃ９ｂを温度に応じて切り替えることで、強誘電体キャパシタの温度による特性の変化に応じて、最適な読み出し電圧ＭＩＮＳが生成される。この実施形態においても、上述と同様の効果を得ることができる。さらに、温度に応じて最適な読み出し電圧ＭＩＮＳを生成できる。
【０１０１】
図２６は、本発明の半導体メモリの第７の実施形態におけるプリセンスアンプを示している。図３、図１５および図２３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、図１５の構成にアドレス検出部４２および信号選択部３８を追加して構成されている。その他の構成は、図１５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、上述した図１および図２と同じである。
【０１０２】
アドレス検出部４２は、強誘電体メモリを読み出しアクセスするために供給されるアドレス信号ＡＤを、図１に示したアドレス端子ＡＤを介して受ける。アドレス検出部４２は、アドレス信号ＡＤが図１に示したメモリセルアレイＡＲＹの端に位置するメモリセルＭＣを示すときに低レベルの選択制御信号を出力し、アドレス信号ＡＤがメモリセルＭＣ以外を示すときに高レベルの選択制御信号を出力する。信号選択部３８は、低レベルの選択制御信号ＳＥＬを受けている間、キャパシタ制御信号ＵＣＵＴをキャパシタ制御信号ＵＣＵＴ１として出力する。信号選択部３８は、高レベルの選択制御信号ＳＥＬを受けている間、負電圧制御信号ＭＧＥＮをキャパシタ制御信号ＵＣＵＴ１として出力する。キャパシタ制御信号ＵＣＵＴ１は、負電圧生成回路３４のｎＭＯＳトランジスタ３４ｂのゲートに供給される。
【０１０３】
すなわち、この実施形態では、メモリセルアレイＡＲＹの端以外に位置するメモリセルＭＣが読み出しアクセスされるとき、キャパシタＣ９ｂは、キャパシタＣ９ａとともに、常に電荷を蓄積するキャパシタとして作用する。メモリセルアレイＡＲＹの端に位置するメモリセルＭＣが読み出しアクセスされるとき、キャパシタＣ９ｂは、読み出し動作の途中で等価的に開放され、ノードＭＩＮＳから見えなくなる。換言すれば、プリセンスアンプＰＳＡ７は、メモリセルアレイＡＲＹの端に位置するメモリセルＭＣが読み出しアクセスされるときのみ上述した図１６と同じ動作を実行する。このように、信号選択部３８は、メモリセルアレイＡＲＹの端が読み出しアクセスされたときのみに、トランジスタ３４ｂを読み出し動作中にオフする解放制御回路として機能する。
【０１０４】
この実施形態では、ノードＭＩＮＳの波形は、メモリセルアレイＡＲＹの端以外に位置するメモリセルＭＣが読み出しアクセスされるときに上述した図２４の上側の波形になり、メモリセルアレイＡＲＹの端に位置するメモリセルＭＣが読み出しアクセスされるときに図２４の下側の波形になる。一般に、メモリセルアレイＡＲＹの内部に形成される強誘電体キャパシタＦ１の形状は、同じパターンが繰り返されるため、理想的な形状に形成されやすい。これに対して、メモリセルアレイＡＲＹの端側に形成される強誘電体キャパシタＦ１の形状は、繰り返しパターンが途切れるため、理想的な形状に形成されにくい。また、メモリセルアレイＡＲＹの端に位置するメモリセルＭＣは、メモリセルＭＣを構成する絶縁膜、導電膜の厚さも標準値に対してずれやすい。このため、メモリセルアレイＡＲＹの端側に形成される強誘電体キャパシタＦ１の特性は、標準時に対してずれやすい。特性がずれやすい強誘電体キャパシタＦ１を読み出しアクセスするときに、ノードＭＩＮＳに接続されるキャパシタＣ９ａ、Ｃ９ｂを読み出し動作中に切り替えることで、悪い特性を有する強誘電体キャパシタＦ１からデータを読み出す場合にも、最適な読み出し電圧ＭＩＮＳが生成される。この実施形態においても、上述と同様の効果を得ることができる。さらに、読み出しアクセスするメモリセルＭＣの位置に依存せずに最適な読み出し電圧ＭＩＮＳを生成できる。
【０１０５】
図２７は、本発明の半導体メモリの第８の実施形態におけるプリセンスアンプを示している。図３、図１５および図２３で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、図１５の構成に時間検出部４４および信号選択部３８を追加して構成されている。その他の構成は、図１５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、上述した図１および図２と同じである。
【０１０６】
時間検出部４４は、強誘電体メモリの外部から時間信号ＴＩＭＥ（例えば、レベルが一定の信号）を受ける。強誘電体メモリは、時間信号ＴＩＭＥを受けるための時間端子（図示せず）を有している。強誘電体メモリを使用するシステム（ユーザ）は、例えば、強誘電体メモリのアクセスを開始してから所定期間（強誘電体メモリの使用期間；例えば、３年）が経過するまで高レベルの時間信号ＴＩＭＥを出力し、３年が経過した後に低レベルの時間信号ＴＩＭＥを出力する。時間検出部４４は、高レベルの時間信号ＴＩＭＥを受けているときに、高レベルの選択制御信号ＳＥＬを出力し、高レベルの時間信号ＴＩＭＥを受けているときに、低レベルの選択制御信号ＳＥＬを出力する。信号選択部３８は、高レベルの選択制御信号ＳＥＬを受けている間、負電圧制御信号ＭＧＥＮをキャパシタ制御信号ＵＣＵＴ１として出力する。信号選択部３８は、低レベルの選択制御信号ＳＥＬを受けている間、キャパシタ制御信号ＵＣＵＴをキャパシタ制御信号ＵＣＵＴ１として出力する。キャパシタ制御信号ＵＣＵＴ１は、負電圧生成回路３４のｎＭＯＳトランジスタ３４ｂのゲートに供給される。
【０１０７】
すなわち、この実施形態では、強誘電体メモリのアクセスを開始してから所定期間が経過するまで、キャパシタＣ９ｂは、キャパシタＣ９ａとともに、常に電荷を蓄積するキャパシタとして作用する。所定期間が経過した後、キャパシタＣ９ｂは、読み出し動作の途中で等価的に開放され、ノードＭＩＮＳから見えなくなる。換言すれば、プリセンスアンプＰＳＡ７は、所定期間が経過するまで上述した図１６と同じ動作を実行する。このように、信号選択部３８は、強誘電体メモリの使用期間が所定期間を超えたときのみに、トランジスタ３４ｂを読み出し動作中にオフする解放制御回路として機能する。
【０１０８】
この実施形態では、ノードＭＩＮＳの波形は、所定期間が経過するまで上述した図２４の上側の波形になり、所定期間が経過した後に上述した図２４の下側の波形になる。一般に、強誘電体キャパシタＦ１は、アクセス回数が多いほどリテンション特性（ヒステリシス特性）が劣化し、メモリセルＭＣから読み出される電荷量は少なくなる。このため、長期間使用した強誘電体メモリにおいて、ノードＭＩＮＳに接続されるキャパシタＣ９ａ、Ｃ９ｂを読み出し動作中に切り替えることで、特性が劣化した強誘電体キャパシタＦ１からデータを読み出す場合にも、最適な読み出し電圧ＭＩＮＳが生成される。この実施形態においても、上述と同様の効果を得ることができる。さらに、長期間の使用により特性が劣化した強誘電体キャパシタＦ１からデータを読み出す場合にも最適な読み出し電圧ＭＩＮＳを生成できる。
【０１０９】
図２８は、本発明の半導体メモリの第９の実施形態におけるプリセンスアンプを示している。図３および図１５で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図１５のプリセンスアンプＰＳＡ７の代わりにプリセンスアンプＰＳＡ１５が形成されている。また、電圧検出部４８（解放制御回路）が新たに追加されている。その他の構成は、図１５と同じである。すなわち、半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用して強誘電体メモリとして形成されている。強誘電体メモリは、例えば、携帯電話等の携帯端末のワークメモリとして使用される。強誘電体メモリの基本的な構成は、上述した図１および図２と同じである。
【０１１０】
プリセンスアンプＰＳＡ１５は、図１５の負電圧生成回路３４の代わりに負電圧生成回路４６（電荷蓄積回路、初期化回路）を有している。電圧生成回路４６は、負電圧制御信号ＭＧＥＮを受け、出力がノードＭＧＥＮＸに接続されたＣＭＯＳインバータ２０ａ、ノードＭＧＥＮＸとノードＭＩＮＳとの間に配置されたキャパシタＣ９ａ、電源線ＶＤＤと接地線との間に直列に接続されたｐＭＯＳトランジスタ４６ａ、ｎＭＯＳトランジスタ４６ｂ、４６ｃおよびトランジスタ４６ａ、４６ｂのドレインノードＭＧＥＮＺとノードＭＩＮＳとの間に配置されたキャパシタＣ９ｂを有している。トランジスタ４６ａ、４６ｂのゲートは、負電圧制御信号ＭＧＥＮを受け、トランジスタ４６ｃのゲートは、キャパシタ制御信号ＵＣＵＴを受けている。
【０１１１】
電圧検出部４８は、プリセンスアンプＰＳＡ１５毎に形成されている。電圧検出部４８は、設定信号ＳＥＴおよびプリセンスアンプＰＳＡ１５から出力される読み出し電圧ＯＵＴに応じて、キャパシタ制御信号ＵＣＵＴの論理レベルを設定する。設定信号ＳＥＴは、図１に示したタイミング生成回路ＴＧＥＮにより生成される。
【０１１２】
図２９は、電圧検出部４８の詳細を示している。電圧検出部４８は、電源線ＶＤＤと接地線との間に直列に配置されたｐＭＯＳトランジスタ４８ａおよびｎＭＯＳトランジスタ４８ｂ、４８ｃを有している。ｐＭＯＳトランジスタ４８ａおよびｎＭＯＳトランジスタ４８ｂのゲートは、設定信号ＳＥＴを受けている。ｎＭＯＳトランジスタ４８ｃのゲートは、読み出し電圧ＯＵＴを受けている。ｎＭＯＳトランジスタ４８ｃの閾値電圧は、ＶＴに設計されている。キャパシタ制御信号ＵＣＵＴは、ｐＭＯＳトランジスタ４８ａおよびｎＭＯＳトランジスタ４８ｂのドレインから出力される。
【０１１３】
図３０は、図２８に示した半導体メモリの読み出し動作を示している。この実施形態の動作波形は、ノードＭＩＮＳ、ＯＵＴの波形およびキャパシタ制御信号ＵＣＵＴの立ち下がりエッジのタイミングが異なることと、設定信号ＳＥＴの波形が加えられたことを除き、上述した図１６と同じである。
【０１１４】
設定信号ＳＥＴは、時刻Ｔ４に立ち下がり、時刻Ｔ５に立ち上がる。キャパシタ制御信号ＵＣＵＴは、時刻Ｔ４に設定信号ＳＥＴが低レベルに変化すると、読み出し電圧ＯＵＴに関係なく高レベルに変化する。図中、上側のキャパシタ制御信号ＵＣＵＴは、データ”１”を読み出すプリセンスアンプＰＳＡ７に対応する電圧検出部４８から出力される。下側のキャパシタ制御信号ＵＣＵＴは、データ”０”を読み出すプリセンスアンプＰＳＡ７に対応する電圧検出部４８から出力される。時刻Ｔ６までの読み出し電圧ＭＩＮＳ、ＯＵＴの波形は、図１６と同じである。但し、読み出し電圧ＯＵＴの波形は、図１６には示していない。
【０１１５】
まず、データ”１”がメモリセルＭＣから読み出される場合、読み出し電圧ＯＵＴがｎＭＯＳトランジスタ４８ｃの閾値電圧ＶＴを超えたとき（時刻Ｔ６ａ）、対応するキャパシタ制御信号ＵＣＵＴは低レベルに変化する（図３０（ａ））。この変化により、キャパシタＣ９ｂは、等価的に開放され、ノードＭＩＮＳから見えなくなる。したがって、データ”１”が読み出されるノードＭＩＮＳの電圧の上昇率は、急激に大きくなる（図３０（ｂ））。ノードＭＩＮＳの電圧の変化に追従して、読み出し電圧ＯＵＴも急激に高レベルに変化する（図３０（ｃ））。このように、トランジスタ４６ａ、４６ｂ、４６ｃは、読み出し動作が開始された後、キャパシタＣ９ｂと電荷転送回路１２（ノードＭＩＮＳ）との電気的な接続を解除する接続解放回路として機能する。
【０１１６】
一方、データ”０”がメモリセルＭＣから読み出される場合、読み出し電圧ＯＵＴがｎＭＯＳトランジスタ４８ｃの閾値電圧ＶＴを超えたとき（時刻Ｔ６ｂ）、対応するキャパシタ制御信号ＵＣＵＴは低レベルに変化する（図３０（ｄ））。この変化により、キャパシタＣ９ｂは、等価的に開放され、データ”０”が読み出されるノードＭＩＮＳの電圧の上昇速度は速くなる（図３０（ｅ））。ノードＭＩＮＳの電圧の変化に追従して、読み出し電圧ＯＵＴも急激に高レベルに変化する（図３０（ｆ））。
【０１１７】
すなわち、電圧検出部４８は、読み出し電圧ＯＵＴが所定値に到達したときに、トランジスタ４６ｃを読み出し動作中にオフする解放制御回路として機能する。このように、データ”１”が読み出されるノードＭＩＮＳの電圧の上昇速度を、データ”０”が読み出されるノードＭＩＮＳの電圧に比べて速くすることで、データ”０”とデータ”１”の読み出し電圧（ＭＩＮＳ、ＯＵＴ）の差は、大きくなる。すなわち、読み出しマージンは大きくなる。
この実施形態においても、上述と同様の効果を得ることができる。さらに、データ”０”とデータ”１”の読み出し電圧（ＭＩＮＳ、ＯＵＴ）の差を、図１６に比べて大きくでき、読み出しマージンは大きくできる。
【０１１８】
なお、上述した例では、キャパシタＣ１−Ｃ８、Ｃ９ａ、Ｃ９ｂを強誘電体材料で形成する例について述べた。本発明はかかる例に限定されるものではない。例えば、キャパシタＣ１−Ｃ８、Ｃ９ａ、Ｃ９ｂをＭＯＳトランジスタのゲート絶縁膜（ＭＯＳゲートキャパシタ）、互いに対向するポリシリコン層間に形成されるキャパシタ、あるいは金属配線層間に形成されるキャパシタで構成してもよい。
【０１１９】
上述した例では、本発明を強誘電体キャパシタを有する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に適用してもよい。
【０１２０】
上述した図１３から図３０では、本発明を、図２に示した１Ｔ１Ｃ型のメモリセルＭＣを有する強誘電体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、図１０に示した２Ｔ２Ｃ型のメモリセルを有する強誘電体メモリに適用しても同様の効果を得ることができる。
【０１２１】
上述した図２７では、時間信号ＴＩＭＥに応じて時間検出部４４により生成される選択制御信号ＳＥＬにより、キャパシタ制御信号ＵＣＵＴの生成タイミングを変更する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、時間信号ＴＩＭＥを信号選択部３８で直接受け、時間信号ＴＩＭＥに応じてキャパシタ制御信号ＵＣＵＴの生成タイミングを変更してもよい。
【０１２２】
上述した図２３から図３０では、図１５のプリセンスアンプＰＳＡ７の負電圧生成回路３４の電荷蓄積動作を制御するために、電源電圧検出部３６等を形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、図３１から図３５に示すように、図１７のプリセンスアンプＰＳＡ８の負電圧生成回路３４の電荷蓄積動作を制御するために、電源電圧検出部３６等を形成してもよい。あるいは、特に図示していないが、図１９および図２１の実施形態のプリセンスアンプＰＳＡ９、ＰＳＡ１０の負電圧生成回路３４の電荷蓄積動作を制御するために、電源電圧検出部３６等を形成してもよい。
【０１２３】
上述した図２３では、信号選択部３８は、電源電圧ＶＤＤが所定値（２．５Ｖ）より低いときのみ、キャパシタＣ９ｂを読み出し動作の途中で解放する解放制御回路として機能する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号選択部３８は、電源電圧ＶＤＤが所定値より高いときのみ、電源電圧ＶＤＤが所定の範囲にあるとき、あるいは、電源電圧ＶＤＤが所定の範囲をはずれたときに、解放制御回路として機能してもよい。
【０１２４】
上述した図２５では、信号選択部３８は、チップ温度が所定値（０℃）より高いときのみ、キャパシタＣ９ｂを読み出し動作の途中で解放する解放制御回路として機能する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号選択部３８は、チップ温度が所定値より低いときのみ、チップ温度が所定の範囲にあるとき、あるいは、チップ温度が所定の範囲をはずれたときに、解放制御回路として機能してもよい。
【０１２５】
上述した図２６では、信号選択部３８は、アクセスアドレスがメモリセルアレイＡＲＹの端を示すときに、キャパシタＣ９ｂを読み出し動作の途中で解放する解放制御回路として機能する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号選択部３８は、アクセスアドレスがメモリセルアレイＡＲＹの端以外を示すときに解放制御回路として機能してもよい。
【０１２６】
上述した図２７では、信号選択部３８は、半導体メモリの使用期間が所定期間を超えたときに、キャパシタＣ９ｂを読み出し動作の途中で解放する解放制御回路として機能する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、信号選択部３８は、半導体メモリの使用期間が所定期間内のときに解放制御回路として機能してもよい。
【０１２７】
上述した図２７では、強誘電体メモリの使用期間に応じてキャパシタＣ９ｂの接続時間を変更する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、メモリセルアレイＡＲＹまたは各メモリセルＭＣのアクセス回数をカウントするカウンタを強誘電体メモリに形成し、カウンタ値が所定値を超えたときにャパシタＣ９ｂの接続を読み出し動作中に解除してもよい。
【０１２８】
以上の説明を整理して、付記として開示する。
（付記１）
データの論理に応じた電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記電荷蓄積回路が生成する読み出し電圧に応じて前記メモリセルに保持されていたデータの論理を生成する読み出し回路と、
前記ビット線に読み出された電荷を前記電荷蓄積回路に転送するために、読み出された電荷による前記ビット線の電圧の変化に応じて前記電荷転送回路の電荷転送能力を制御する制御回路と、
読み出し動作において、前記メモリセルから前記ビット線に前記電荷が読み出される前に、前記電荷転送回路の電荷転送能力を一時的に低くするリーク抑制回路とを備えていることを特徴とする半導体メモリ。
（付記２）
付記１記載の半導体メモリにおいて、
前記制御回路は、前記ビット線に接続された入力端子と、前記電荷転送能力を調整するために前記電荷転送回路の制御端子に接続された出力端子とを備え、
前記リーク抑制回路は、前記入力端子に接続されており、読み出し動作において、この入力端子の電圧を前記電荷転送能力が低くなる側に強制的に変化させることを特徴とする半導体メモリ。
（付記３）
付記１記載の半導体メモリにおいて、
前記制御回路は、前記ビット線に接続された入力端子と、前記電荷転送能力を調整するために前記電荷転送回路の制御端子に接続された出力端子とを備え、
前記リーク抑制回路は、前記出力端子に接続されており、読み出し動作において、この出力端子の電圧を前記電荷転送能力が低くなる側に強制的に変化させることを特徴とする半導体メモリ。
（付記４）
付記１記載の半導体メモリにおいて、
読み出し動作において、前記メモリセルから前記ビット線に前記電荷が読み出される前に、前記電荷転送回路の電荷転送能力を初期状態に設定する初期化回路を備え、
前記リーク抑制回路は、前記初期化回路による初期設定に同期して電荷転送能力を一時的に低くすることを特徴とする半導体メモリ。
（付記５）
付記４記載の半導体メモリにおいて、
前記電荷転送回路は、ゲートが前記制御回路の出力に接続され、ソースおよびドレインの一方および他方が前記ビット線および前記電荷蓄積回路に接続されたトランジスタを備え、
前記初期化回路は、読み出し動作において、前記メモリセルから前記ビット線に前記電荷が読み出される前に、前記トランジスタのゲート・ソース間電圧を前記トランジスタの閾値電圧に設定し、
前記リーク抑制回路は、前記初期化回路による設定後、前記メモリセルから前記ビット線に電荷が読み出される前まで、前記ゲート・ソース間電圧の絶対値を前記閾値電圧の絶対値より一時的に低くするために、前記トランジスタのゲート電圧を変化させることを特徴とする半導体メモリ。
（付記６）
付記１記載の半導体メモリにおいて、
読み出し動作において、前記メモリセルから前記ビット線への前記電荷の読み出しが開始された後に、前記電荷転送回路の電荷転送能力を高くする転送制御回路を備えていることを特徴とする半導体メモリ。
（付記７）
付記１記載の半導体メモリにおいて、
前記電荷蓄積回路は、
前記メモリセルから前記ビット線に読み出される電荷を蓄積するために、一端が前記電荷転送回路に接続され互いに並列に配置された第１および第２キャパシタと、
読み出し動作が開始された後、前記第２キャパシタと前記電荷転送回路との電気的な接続を解除する接続解放回路とを備えていることを特徴とする半導体メモリ。
（付記８）
付記７記載の半導体メモリにおいて、
前記接続解放回路は、読み出し動作が開始された後、前記第２キャパシタの他端をフローティング状態に設定するフローティング設定回路を備えていることを特徴とする半導体メモリ。
（付記９）
付記７記載の半導体メモリにおいて、
電源電圧を検出する電源電圧検出部と、
前記接続解放回路の機能を、前記電源電圧検出部により検出される電源電圧が所定値より低いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記１０）
付記７記載の半導体メモリにおいて、
半導体メモリの温度を検出する温度検出部と、
前記接続解放回路の機能を、前記温度検出部により検出される温度が所定値より高いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記１１）
付記７記載の半導体メモリにおいて、
前記メモリセルを有するメモリセルアレイと、
前記メモリセルを選択するためのアドレスを受けるアドレス端子と、
前記アドレスにより選択されるメモリセルの物理的な位置を検出するアドレス検出部と、
前記接続解放回路の機能を、前記アドレス検出部により検出されるアドレスが前記メモリセルアレイの端を示すときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記１２）
付記７記載の半導体メモリにおいて、
半導体メモリの使用期間を示す時間信号を受ける時間端子と、
前記接続解放回路の機能を、前記時間信号が示す使用期間が所定期間を超えているときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記１３）
付記７記載の半導体メモリにおいて、
前記読み出し電圧を検出すると共に、前記接続解放回路の機能を、前記読み出し電圧が所定値に達したときに有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記１４）
付記１記載の半導体メモリにおいて、
前記読み出し電圧が所定値に達したことを検出し、この検出に応答して前記制御回路の動作を停止する検出回路を備えていることを特徴とする半導体メモリ。
（付記１５）
付記１４記載の半導体メモリにおいて、
前記メモリセルに形成され、相補の論理値に応じた電荷をそれぞれ蓄積するキャパシタ対を備え、
前記電荷転送回路、前記電荷蓄積回路、前記制御回路および前記リーク抑制回路は、前記前記キャパシタ対のキャパシタ毎に形成され、
前記検出回路は、前記キャパシタ対に対応する一対の電荷蓄積回路が生成する読み出し電圧のいずれかが所定値に達したことを検出することを特徴とする半導体メモリ。
（付記１６）
データの論理に応じて電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記電荷蓄積回路が生成する読み出し電圧に応じて前記メモリセルに保持されていたデータの論理を生成する読み出し回路と、
前記読み出し動作において、前記メモリセルから前記ビット線に前記電荷が読み出されるときに、前記電荷転送回路の電荷転送能力を高くする電荷転送能力調整回路とを備えていることを特徴とする半導体メモリ。
（付記１７）
付記１６記載の半導体メモリにおいて、
前記メモリセルの前記キャパシタを前記ビット線に接続するためのアクセスゲートと、
読み出し動作において、前記アクセスゲートがオンする前に、前記電荷転送回路の電荷転送能力を初期状態に設定する初期化回路とを備え、
前記電荷転送能力調整回路は、前記アクセスゲートのオンに同期して、電荷転送能力を一時的に高くすることを特徴とする半導体メモリ。
（付記１８）
付記１７記載の半導体メモリにおいて、
前記電荷転送回路は、ゲートが前記リーク抑制回路の出力に接続され、ソースおよびドレインの一方および他方が前記ビット線および前記電荷蓄積回路に接続されたトランジスタを備え
前記初期化回路は、読み出し動作において、前記アクセスゲートがオンする前に、前記トランジスタのゲート・ソース間電圧の絶対値を前記トランジスタの閾値電圧の絶対値より低く設定し、
前記電荷転送能力調整回路は、前記アクセスゲートのオンに同期して前記ゲート・ソース間電圧の絶対値を前記閾値電圧の絶対値より一時的に大きくするために、前記トランジスタのゲート電圧を変化させることを特徴とする半導体メモリ。
（付記１９）
付記１６記載の半導体メモリにおいて、
前記電荷蓄積回路は、
前記メモリセルから前記ビット線に読み出される電荷を蓄積するために、一端が前記電荷転送回路に接続され互いに並列に配置された第１および第２キャパシタと、
読み出し動作が開始された後、前記第２キャパシタと前記電荷転送回路との電気的な接続を解除する接続解放回路とを備えていることを特徴とする半導体メモリ。
（付記２０）
付記１９記載の半導体メモリにおいて、
前記接続解放回路は、読み出し動作が開始された後、前記第２キャパシタの他端をフローティング状態に設定するフローティング設定回路を備えていることを特徴とする半導体メモリ。
（付記２１）
データの論理に応じて電荷を蓄積するキャパシタを有するメモリセルと、
前記メモリセルに接続されたビット線と、
前記ビット線に接続される電荷転送回路と、
前記電荷転送回路を介してビット線に接続され、読み出し動作時に前記メモリセルから前記ビット線に読み出される電荷を蓄積するとともに、蓄積電荷に応じて読み出し電圧を生成する電荷蓄積回路と、
前記電荷蓄積回路が生成する読み出し電圧に応じて前記メモリセルに保持されていたデータの論理を生成する読み出し回路とを備え、
前記電荷蓄積回路は、
前記メモリセルから前記ビット線に読み出される電荷を蓄積するために、一端が前記電荷転送回路に接続され互いに並列に配置された第１および第２キャパシタと、
読み出し動作が開始された後、前記第２キャパシタと前記電荷転送回路との電気的な接続を解除する接続解放回路とを備えていることを特徴とする半導体メモリ。
（付記２２）
付記２１記載の半導体メモリにおいて、
前記接続解放回路は、読み出し動作が開始された後、前記第２キャパシタの他端をフローティング状態に設定するフローティング設定回路を備えていることを特徴とする半導体メモリ。
（付記２３）
付記２１記載の半導体メモリにおいて、
電源電圧を検出する電源電圧検出部と、
前記接続解放回路の機能を、前記電源電圧検出部により検出される電源電圧が所定値より低いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記２４）
付記２１記載の半導体メモリにおいて、
半導体メモリの温度を検出する温度検出部と、
前記接続解放回路の機能を、前記温度検出部により検出される温度が所定値より高いときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記２５）
付記２１記載の半導体メモリにおいて、
前記メモリセルを有するメモリセルアレイと、
前記メモリセルを選択するためのアドレスを受けるアドレス端子と、
前記アドレスにより選択されるメモリセルの物理的な位置を検出するアドレス検出部と、
前記接続解放回路の機能を、前記アドレス検出部により検出されるアドレスが前記メモリセルアレイの端を示すときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記２６）
付記２１記載の半導体メモリにおいて、
半導体メモリの使用期間を示す時間信号を受ける時間端子と、
前記接続解放回路の機能を、前記時間信号が示す使用期間が所定期間を超えているときのみ有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
（付記２７）
付記２１記載の半導体メモリにおいて、
前記読み出し電圧を検出すると共に、前記接続解放回路の機能を、前記読み出し電圧が所定値に達したときに有効にする解放制御回路とを備えていることを特徴とする半導体メモリ。
【０１２９】
付記５記載の半導体メモリでは、電荷転送回路は、ゲートが制御回路の出力に接続され、ソースおよびドレインの一方および他方がビット線および電荷蓄積回路に接続されたトランジスタを有している。初期化回路は、読み出し動作において、メモリセルからビット線に電荷が読み出される前に、トランジスタのゲート・ソース間電圧をトランジスタの閾値電圧に設定する。リーク抑制回路は、初期化回路による設定後、メモリセルからビット線に電荷が読み出される前まで、ゲート・ソース間電圧の絶対値を閾値電圧の絶対値より一時的に低くするために、トランジスタのゲート電圧を変化させる。このように、電荷転送回路をトランジスタで構成し、リーク抑制回路によりトランジスタのゲート・ソース間電圧を調整することで、電荷転送回路の電荷転送能力を容易に調整できる。
【０１３０】
付記８、２０、２２記載の半導体メモリでは、接続解放回路のフローティング設定回路は、読み出し動作が開始された後、第２キャパシタの他端をフローティング状態に設定する。このため、第２キャパシタと電荷転送回路との電気的な接続を容易に解除できる。
【０１３１】
付記９、２３記載の半導体メモリでは、解放制御回路の制御により、接続解放回路の機能は、電源電圧検出部により検出される電源電圧が所定値より低いときのみ有効になる。読み出し動作中の第２キャパシタの接続／非接続を、電源電圧に応じて制御することで、電源電圧による強誘電体キャパシタの特性の変化に応じて、最適な読み出し電圧を生成できる。
【０１３２】
付記１０、２４記載の半導体メモリでは、解放制御回路の制御により、接続解放回路の機能は、温度検出部により検出される温度が所定値より高いときのみ有効になる。読み出し動作中の第２キャパシタの接続／非接続を、温度に応じて制御することで、温度による強誘電体キャパシタの特性の変化に応じて、最適な読み出し電圧を生成できる。
【０１３３】
付記１１、２５記載の半導体メモリでは、解放制御回路の制御により、接続解放回路の機能は、アドレス検出部により検出されるアドレスがメモリセルアレイの端を示すときのみ有効になる。読み出し動作中の第２キャパシタの接続／非接続を、アクセスされるメモリセルの位置に応じて制御することで、レイアウトに依存する強誘電体キャパシタの特性の変化に応じて、最適な読み出し電圧を生成できる。
【０１３４】
付記１２、２６記載の半導体メモリでは、解放制御回路の制御により、接続解放回路の機能は、時間信号が示す使用期間が所定期間を超えているときのみ有効になる。読み出し動作中の第２キャパシタの接続／非接続を、強誘電体メモリの使用期間に応じて制御することで、強誘電体キャパシタの特性の劣化に応じて、最適な読み出し電圧を生成できる。
【０１３５】
付記１３、２７記載の半導体メモリでは、解放制御回路は、読み出し電圧を検出すると共に、接続解放回路の機能を、読み出し電圧が所定値に達したときに有効にする。例えば、参照電圧を用いて読み出し電圧の論理値を検出する場合、あるいは相補の読み出し電圧を用いて読み出し電圧の論理値を検出する場合、一方の電圧は、他方の電圧より早く所定値に到達する。所定値に到達した電圧は、接続解放回路の機能により急激に上昇するため、読み出しマージンを向上できる。
【０１３６】
付記１７記載の半導体メモリでは、メモリセルは、キャパシタをビット線に接続するためのアクセスゲートを有している。初期化回路は、読み出し動作において、アクセスゲートがオンする前に、電荷転送回路の電荷転送能力を初期状態に設定する。電荷転送能力調整回路は、アクセスゲートのオンに同期して、電荷転送能力を一時的に高くする。このため、初期設定後、データの読み出しに同期して電荷転送能力を高くでき、電荷蓄積回路は、読み出し回路が動作するために十分な読み出し電圧を生成できる。データが読み出される前には、電荷蓄積回路とビット線との間で電荷が転送されることを防止できる。
【０１３７】
付記１８記載の半導体メモリでは、電荷転送回路は、ゲートが電荷転送能力調整回路の出力に接続され、ソースおよびドレインの一方および他方がビット線および電荷蓄積回路に接続されたトランジスタを有している。初期化回路は、読み出し動作において、アクセスゲートがオンする前に、トランジスタのゲート・ソース間電圧の絶対値をトランジスタの閾値電圧の絶対値より低く設定する。電荷転送能力調整回路は、アクセスゲートのオンに同期してゲート・ソース間電圧の絶対値を閾値電圧の絶対値より一時的に大きくするために、トランジスタのゲート電圧を変化させる。このように、電荷転送回路をトランジスタで構成し、リーク抑制回路によりトランジスタのゲート・ソース間電圧を調整することで、電荷転送回路の電荷転送能力を容易に調整できる。
【０１３８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【０１３９】
【図１】本発明に関連する半導体メモリを示すブロック図である。
【図２】図１に示したメモリセルおよびリファレンスメモリセルの詳細を示す回路図である。
【図３】図１に示したプリセンスアンプの詳細を示す回路図である。
【図４】図１に示した半導体メモリの読み出し動作を示す波形図である。
【図５】本発明に関連する半導体メモリのプリセンスアンプの詳細を示す回路図である。
【図６】図５に示した半導体メモリの読み出し動作を示す波形図である。
【図７】本発明に関連する半導体メモリのプリセンスアンプの詳細を示す回路図である。
【図８】図７に示した半導体メモリの読み出し動作を示す波形図である。
【図９】本発明に関連する半導体メモリを示すブロック図である。
【図１０】図９に示したメモリセルおよび検出回路の詳細を示す回路図である。
【図１１】図９に示した半導体メモリの読み出し動作を示す波形図である。
【図１２】本発明に関連する半導体メモリの読み出し動作を示す波形図である。
【図１３】本発明に関連する半導体メモリのプリセンスアンプの詳細を示す回路図である。
【図１４】図１３に示した半導体メモリの読み出し動作を示す波形図である。
【図１５】本発明の第１の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図１６】第１の実施形態における半導体メモリの読み出し動作を示す波形図である。
【図１７】本発明の第２の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図１８】図１７に示した半導体メモリの読み出し動作を示す波形図である。
【図１９】本発明の第３の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２０】図１９に示した半導体メモリの読み出し動作を示す波形図である。
【図２１】本発明の第４の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２２】図２１に示した半導体メモリの読み出し動作を示す波形図である。
【図２３】本発明の第５の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２４】図２３に示した半導体メモリの読み出し動作を示す波形図である。
【図２５】本発明の第６の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２６】本発明の第７の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２７】本発明の第８の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２８】本発明の第９の実施形態におけるプリセンスアンプの詳細を示す回路図である。
【図２９】図２８に示した電圧検出部の詳細を示す回路図である。
【図３０】図２８に示した半導体メモリの読み出し動作を示す波形図である。
【図３１】本発明の別の適用例を示す回路図である。
【図３２】本発明の別の適用例を示す回路図である。
【図３３】本発明の別の適用例を示す回路図である。
【図３４】本発明の別の適用例を示す回路図である。
【図３５】本発明の別の適用例を示す回路図である。
【符号の説明】
【０１４０】
１０  ビット線初期化回路
１２  電荷転送回路
１４  リーク抑制回路
１６  インバータアンプ
１８  閾値電圧生成回路
２０  負電圧生成回路
２２  レベルシフト回路
２４  リーク抑制回路
２６  電荷転送能力調整回路
２８  閾値電圧生成回路
３０  検出回路
３２  プルアップ回路
３４  負電圧生成回路
３６  電源電圧検出部
３８  信号選択部
４０  温度検出部
４２  アドレス検出部
４４  時間検出部
４６  負電圧生成回路
４８  電圧検出部
ＡＤＢ  アドレスバッファ
ＡＲＹ  メモリセルアレイ
ＢＬ、ＢＬＥ、ＢＬＯ、ＢＬＸ  ビット線
ＢＵＦ  データ出力バッファ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６、Ｃ７  キャパシタ
Ｃ８、Ｃ９ａ、Ｃ９ｂ  キャパシタ
ＣＤＥＣ  コラムデコーダ
ＣＭＤＢ  コマンドバッファ
ＣＯＲＥ  メモリコア
Ｆ１、Ｆ２  強誘電体キャパシタ
ＩＩＮ  入力端子
ＩＯＵＴ  出力端子
ＭＣ  メモリセル
ＭＧＥＮ  負電圧制御信号
ＭＩＮＳ  ノード
Ｎ１、Ｎ２  アクセストランジスタ
ＯＵＴ、ＯＵＴＸ  読み出し電圧
ＰＤ  プレートドライバ
ＰＳＡ１、ＰＳＡ２、ＰＳＡ３  プリセンスアンプ
ＰＳＡ６、ＰＳＡ７、ＰＳＡ８、ＰＳＡ９  プリセンスアンプ
ＰＳＡ１０、ＰＳＡ１５  プリセンスアンプ
ＰＯＷＸ、ＰＯＷ  パワー制御信号
ＲＤＥＣ  ロウデコーダ
ＲＭＣ  リファレンスメモリセル
ＳＡ  センスアンプ
ＳＥＬ  選択制御信号
ＳＥＴ  設定信号
ＴＧＥＮ  タイミング生成回路
ＵＣＵＴ、ＵＣＵＴ１  キャパシタ制御信号
ＶＴＨ  ノード
ＷＤ  ワードドライバ
ＷＬＥ、ＷＬＯ  ワード線
【図１】
2008234829.tif 000003
【図２】
2008234829.tif 000004
【図３】
2008234829.tif 000005
【図４】
2008234829.tif 000006
【図５】
2008234829.tif 000007
【図６】
2008234829.tif 000008
【図７】
2008234829.tif 000009
【図８】
2008234829.tif 000010
【図９】
2008234829.tif 000011
【図１０】
2008234829.tif 000012
【図１１】
2008234829.tif 000013
【図１２】
2008234829.tif 000014
【図１３】
2008234829.tif 000015
【図１４】
2008234829.tif 000016
【図１５】
2008234829.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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