(57)【要約】【課題】耐圧特性を低下させることなくチップサイズのコンパクト化を図る半導体装置を提供すること。【解決手段】半導体装置１００は，Ｎ+ シリコン基板１７（ドレイン領域）上に，スーパージャンクション構造を有する素子領域１と，素子領域１に隣接する終端領域２とを有している。半導体装置１００の素子領域１では，表層部にＰボディ領域８が形成されている。さらに，Ｐボディ領域８中には，Ｎ+ ソース領域７が形成されている。また，終端領域２内には，Ｎ- ドリフト領域５を貫通し，Ｎ- ドリフト領域５よりも絶縁破壊電圧が高い半導体材料からなる耐圧保持領域１２が形成されている。耐圧保持領域１２は，Ｐ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとから構成される。【選択図】            図２
2008091749.tif 000002
【特許請求の範囲】
【請求項１】
素子領域内であって基板上面側に位置し，第１導電型半導体である第１半導体領域と，前記第１半導体領域と接し，素子領域と終端領域とに跨って配置され，第２導電型半導体である第２半導体領域とを有する半導体装置において，
終端領域内であって基板上面側に位置し，基板上面から見て素子領域を取り囲み，前記第２半導体領域と接し，前記第２半導体領域を挟んで前記第１半導体領域から隔離された第３半導体領域を有し，
前記第３半導体領域は，前記第２半導体領域を構成する半導体材料Ａの絶縁破壊電圧よりも絶縁破壊電圧が高い半導体材料Ｂからなることを特徴とする半導体装置。
【請求項２】
請求項１に記載する半導体装置において，
前記第３半導体領域の基板厚さ方向の深さは，前記第１半導体領域の基板厚さ方向の深さ以上であることを特徴とする半導体装置。
【請求項３】
請求項１または請求項２に記載する半導体装置において，
前記半導体材料Ａがシリコンであり，前記半導体材料Ｂがシリコンカーバイドであることを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のいずれか１つに記載する半導体装置において，
前記第３半導体領域は，
第１導電型半導体である第１耐圧保持領域と，
前記第２半導体領域と接し，前記第１耐圧保持領域を包含し，第２半導体領域である第２耐圧保持領域とを有し，
前記第１耐圧保持領域は，前記第２耐圧保持領域を挟んで前記第２半導体領域から隔離されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載する半導体装置において，
次の式（Ｃ１）および式（Ｃ２）を満たすことを特徴とする半導体装置。
Ｅｍａｘ（半導体材料Ｂ）≧Ｅｍａｘ    （Ｃ１）
Ｅｍａｘ（半導体材料Ａ）≧Ｅ０        （Ｃ２）
Ｅｍａｘ（半導体材料Ｂ）：前記半導体材料Ｂの最大電界強度。
Ｅｍａｘ（半導体材料Ａ）：前記半導体材料Ａの最大電界強度。
Ｅｍａｘ：前記第１耐圧保持領域と前記第２耐圧保持領域との接合界面の電界強度。
Ｅ０：前記第２半導体領域と前記第３半導体領域との接合界面の電界強度。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やＩＧＢＴ（Insulated Gate Bipolar Transistor）に代表される高耐圧特性を有する半導体装置に関する。さらに詳細には，耐圧特性を低下させることなくチップサイズのコンパクト化を図る半導体装置に関するものである。
【背景技術】
【０００２】
従来から，半導体装置では，素子領域の外周部に，基板表面に対して横方向（基板の厚さ方向に直交する方向）の耐圧を維持するための終端領域が設けられている。パワーＭＯＳＦＥＴやＩＧＢＴに代表される高耐圧特性を有する半導体装置の終端構造としては，例えば図１０ないし図１１に示すようなＦＬＲ（Field Limitting Ring）等の耐圧維持構造が提案されている。例えば，ＦＬＲ構造を有する半導体装置９００では，基板表面に，セル領域を取り囲むＦＬＲ層９０が形成される。このＦＬＲ層９０によって電界集中を回避する。ＦＬＲ層９０は，要求耐圧に応じ，セル領域の外側に複数層形成される。
【０００３】
また，高耐圧特性を有する終端構造として，例えば特許文献１には，スーパージャンクション構造を有する素子領域の周辺に，素子領域と同様にＰ型，Ｎ型の領域を交互に配置した終端領域を有し，その終端領域上にフィールド電極を設けた半導体装置が提案されている。この半導体装置では，終端構造とフィールド電極とによって電界集中が緩和され，高耐圧を得ることができるとしている。
【特許文献１】特開２００３−２７３３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら，前記した従来の終端領域には，次のような問題があった。すなわち，終端領域は素子動作を行わない部分であり，本来ならば不要な領域である。そのため，終端領域は極力小さくすることが望まれる。しかしながら，近年の高耐圧化・大電流化にともなって終端領域は広くなる一方であり，半導体装置全体のコンパクト化の妨げとなっている。
【０００５】
一般的に，半導体装置の高耐圧化を実現するには，ｐｎ接合箇所における逆方向耐圧を高めることになる。逆方向耐圧は，ｐｎ接合面に生じる電界強度，ｐｎ接合面から広がる空乏層の幅，および不純物濃度によって決まる。バイアスなしの状態での関係は，一般的に次の式（１），式（２），式（３）のように表される。
【数１】
2008091749.tif 000003
Ｗｄ：空乏層幅，ε：誘電率，ε０：比誘電率，
Ｎｄ：ドナー密度，Ｎａ：アクセプタ密度，φｂｉ：内部電位
ＥMAX＝（ｑＮｄ／εε０）×Ｗｄ（ｎ）＝（ｑＮａ／εε０）×Ｗｄ（ｐ）（２）
Ｗｄ＝Ｗｄ（ｎ）＋Ｗｄ（ｐ）  （３）
【０００６】
上記の関係式のうち，ドナー密度Ｎｄおよびアクセプタ密度Ｎａはデバイス設計上で決まってしまう値である。また，空乏層幅Ｗｄを除くその他のパラメータはすべて一定値である。そのため，変更可能なパラメータは，空乏層幅Ｗｄのみとなる。
【０００７】
また，片側階段接合（Ｎｄ＞＞Ｎａ）と仮定して，外部からバイアスが印加された場合には，上記式（１）は次の式（４）となる。
【数２】
2008091749.tif 000004
上記式（４）をφｂｉの式に直して式（２）を用いると次の式（５）となる。
φｂｉ＝１／２×ＥMAX×Ｗｄ（ｐ）      （５）
【０００８】
つまり，耐圧（φｂｉ）は，図１２に示すグラフのハッチング部分Ａの面積に相当する。式（５）のパラメータのうち，電界強度ＥMAXは半導体材料が持つ絶縁破壊電圧ＥBを超えられない。そのため，高耐圧化を図る（すなわちハッチング部分Ａの面積を大きくする）には，空乏層幅Ｗｄを大きくしなければならない。
【０００９】
実際のチップ上で空乏層幅Ｗｄを確保するということは，本来の素子領域の外周に少なくとも幅Ｗｄの領域が必要であることを意味する。つまり，高耐圧化を図るために空乏層幅Ｗｄが大きくなるように設計すると，チップ面積の増大が不可避的に生じる。
【００１０】
高耐圧特性が要求される半導体装置では，当然カバーしなければならない電界強度も高くなる。このことから，必要な空乏層幅Ｗｄは大きく，終端領域が大きい。また，高耐圧特性が要求される半導体装置が，図１０に示したようなＦＬＲ構造であれば，リング数を増やす必要がある。あるいは，フィールドプレート構造であれば，フィールド電極部分の長さを長くする必要がある。すなわち，高耐圧特性が要求される半導体装置では，素子機能を持たない終端領域の面積が大きくなる。よって，無駄が多い。
【００１１】
具体的に，図１０に示した半導体装置９００では，基板表面に複数のＦＬＲ層９０を形成するためのスペースが必要となる。また，特許文献１に記載された半導体装置では，高耐圧が要求されるほど終端領域のＰ型，Ｎ型の領域の組み合わせ数を増やす必要があり，基板表面に配置するフィールド電極を広げる必要がある。従って，チップサイズが大きくなり，コンパクト化を妨げる。
【００１２】
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，耐圧特性を低下させることなくチップサイズのコンパクト化を図る半導体装置を提供することにある。
【課題を解決するための手段】
【００１３】
この課題の解決を目的としてなされた半導体装置は，素子領域内であって基板上面側に位置し，第１導電型半導体である第１半導体領域と，第１半導体領域と接し，素子領域と終端領域とに跨って配置され，第２導電型半導体である第２半導体領域とを有する半導体装置であって，終端領域内であって基板上面側に位置し，基板上面から見て素子領域を取り囲み，第２半導体領域と接し，第２半導体領域を挟んで第１半導体領域から隔離された第３半導体領域を有し，第３半導体領域は，第２半導体領域を構成する半導体材料Ａの絶縁破壊電圧よりも絶縁破壊電圧が高い半導体材料Ｂからなることを特徴としている。
【００１４】
本発明の半導体装置では，素子領域内に第１半導体領域と第２半導体領域との接合によるｐｎ接合箇所を有し，終端領域内に素子領域を取り囲む第３半導体領域が形成されている。本発明の半導体装置は，第１半導体領域と第２半導体領域とのｐｎ接合箇所から広がる空乏層によって耐圧を維持し，当該ｐｎ接合箇所から横方向に広がる空乏層は，基板表面に位置する第３半導体領域に達する。第３半導体領域は，第２半導体領域を構成する（すなわち素子領域を構成する）半導体材料Ａの絶縁破壊電圧よりも絶縁破壊電圧が高い半導体材料Ｂからなっている。絶縁破壊耐圧が高い半導体材料Ｂとしては，例えば素子領域の半導体材料ＡをＳｉ（シリコン）として，ＳｉＣ（シリコンカーバイド）や，ＧａＮ（ガリウムナイトライド）や，ダイヤモンド等が適用可能である。第３半導体領域は，絶縁破壊耐圧が高い材料であることから，半導体材料Ａのみで構成される半導体装置の必要空乏層幅よりも短い空乏層幅で同等の耐圧を得ることができる。そのため，本発明の半導体装置は，終端領域に第３半導体領域を形成することにより，第３半導体領域を有しない従来の半導体装置と比較して，耐圧確保のために必要な面積が小さい。よって，チップサイズのコンパクト化を図ることができる。
【００１５】
また，第３半導体領域の基板厚さ方向の深さは，第１半導体領域の基板厚さ方向の深さ以上であることが好ましい。すなわち，本発明の半導体装置では，第３半導体領域の下端の位置が第１半導体領域の下端の位置以下となることで，第１半導体領域の下端から第２半導体領域内の横方向に広がる空乏層が第３半導体領域に確実に達する。よって，所望の耐圧特性を確実に得ることができる。
【００１６】
また，本発明の半導体装置は，第１半導体領域および第２半導体領域を構成する半導体材料ＡがＳｉであり，第３半導体領域を構成する半導体材料ＢがＳｉＣであることとするとよりよい。ＳｉＣは，Ｓｉ領域にカーボンを注入し，その後のアニール処理によって形成することができる。そのため，Ｓｉのみで素子を作製する場合と殆ど手順を変えることなく耐圧保持領域を形成することができる。すなわち，第３半導体領域専用の気相成長工程等を設ける必要がなく，イオン注入工程および熱拡散工程（第２半導体領域形成時の熱拡散処理と兼ねても良い）のみで第３半導体領域を形成することができる。よって，作製が簡便である。
【００１７】
また，本発明の半導体装置の第３半導体領域は，第１導電型半導体である第１耐圧保持領域と，第２半導体領域と接し，第１耐圧保持領域を包含し，第２半導体領域である第２耐圧保持領域とを有し，第１耐圧保持領域は，第２耐圧保持領域を挟んで第２半導体領域から隔離されていることとするとよりよい。すなわち，第１耐圧保持領域と第２耐圧保持領域とが接することにより，高絶縁破壊耐圧特性を有する半導体材料Ｂによるｐｎ接合を形成する。これにより，半導体材料Ｂの絶縁破壊耐圧値まで電界強度を上昇させることができ，半導体材料Ａと比較して狭いスペースで絶縁破壊を抑制できる。
【００１８】
具体的に，上記の半導体装置は，次の式（Ｃ１）および式（Ｃ２）を満たす。
Ｅｍａｘ（半導体材料Ｂ）≧Ｅｍａｘ    （Ｃ１）
Ｅｍａｘ（半導体材料Ａ）≧Ｅ０        （Ｃ２）
Ｅｍａｘ（半導体材料Ｂ）：半導体材料Ｂの最大電界強度。
Ｅｍａｘ（半導体材料Ａ）：半導体材料Ａの最大電界強度。
Ｅｍａｘ：第１耐圧保持領域と第２耐圧保持領域との接合界面の電界強度。
Ｅ０：第２半導体領域と第３半導体領域との接合界面の電界強度。
【発明の効果】
【００１９】
本発明によれば，耐圧特性を低下させることなくチップサイズのコンパクト化を図る半導体装置が実現されている。
【発明を実施するための最良の形態】
【００２０】
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間の導通をコントロールし，スーパージャンクション構造をなすＮチャネル横型パワーＭＯＳＦＥＴに本発明を適用したものである。なお，本発明にかかる半導体装置は，スーパージャンクション構造をなすパワーＭＯＳＦＥＴに限らず，他の構造のパワーＭＯＳＦＥＴ，ＩＧＢＴ，ショットキバリアダイオード等の半導体素子に対しても適用可能である。
【００２１】
［第１の形態］
第１の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１および図２に示す構造を有している。図１は，半導体装置１００の基板表面の平面透視図を示し，図２は図１のＸ−Ｘ断面を示している。
【００２２】
半導体装置１００は，図１に示すように，素子領域１と，素子領域１を取り囲む終端領域２とを有している。素子領域１内には，Ｎ+ ソース領域７，Ｎ+ ソース領域７を覆うＰボディ領域８，Ｐボディ領域８を覆うＮ- ドリフト領域５が形成されている。また，終端領域２内には，耐圧保持領域１２が形成されている。耐圧保持領域１２は，環状に形成されており，素子領域１を囲んでいる。Ｎ- ドリフト領域５は，素子領域１と終端領域２とに跨って配置され，Ｐボディ領域８と耐圧保持領域１２とを隔離している。
【００２３】
耐圧保持領域１２は，Ｐ型の半導体領域であるＰ+ 耐圧保持領域１２ｐと，Ｐ+ 耐圧保持領域１２ｐを包含し，Ｎ型の半導体領域であるＮ+ 耐圧保持領域１２ｎとによって構成され，耐圧保持領域１２内にはＰ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとの接合によるｐｎ接合箇所が設けられている。また，Ｎ+ 耐圧保持領域１２ｎは，Ｎ- ドリフト領域５と接し，Ｎ- ドリフト領域５とＰ+ 耐圧保持領域１２ｐとを隔離している。耐圧保持領域１２の詳細については後述する。
【００２４】
また，半導体装置１００は，図２に示すように，スーパージャンクション構造をなす素子領域１と，素子領域１を取り囲む終端領域２とを有している。具体的には，Ｎ+ シリコン基板１７上にＮ- ドリフト領域５が形成され，その表層部にＰボディ領域８が形成されている。さらに，Ｐボディ領域８中には，Ｎ+ ソース領域７が形成されている。すなわち，Ｎ+ ソース領域７は，Ｐボディ領域８を挟んでＮ- ドリフト領域５から離隔した領域となっている。
【００２５】
半導体基板の表層部のＰボディ領域８上には，ゲート酸化膜１０を介してゲート電極１１が形成されている。このような構造を持つ半導体装置１００では，ゲート電極１１への電圧印加によりＰ- ボディ領域８中のゲート電極１１と対向する部分にチャネル効果を生じさせ，もってＮ+ ソース領域７とＮ+ シリコン基板（ドレイン領域）１７との間の導通をコントロールしている。
【００２６】
また，Ｎ+ シリコン基板１７上には，Ｎ- ドリフト領域５とＰ+ 領域６とが半導体基板の横方向に両領域が交互に配置されている。具体的に，Ｐ+ 領域６は，上端がＰボディ領域８と接し，下端がＮ+ シリコン基板１７と接している。すなわち，Ｐ+ 領域６は，Ｎ- ドリフト領域５を縦方向に貫通し，隣り合うＰ+ 領域６，６によって横方向にＮ- ドリフト領域５を挟むように配置されている。そのため，ソース−ドレイン間に逆方向バイアスを印加すると，Ｎ- ドリフト領域５とＰ+ 領域６と境界から広がる空乏層によってＮ- ドリフト領域５を空乏化させ，これにより素子領域の高耐圧化が図られる。
【００２７】
一方，終端領域２内には，Ｎ- ドリフト領域５を貫通し，その底部がＮ+ シリコン基板１７内に位置し，Ｎ- ドリフト領域５よりも絶縁破壊電圧が高い材質からなる耐圧保持領域１２が形成されている。本形態では，Ｎ- ドリフト領域５がＳｉからなり，耐圧保持領域１２がＳｉＣからなる。なお，耐圧保持領域１２は，Ｎ- ドリフト領域５よりも絶縁破壊電圧が高い材質であればよく，本形態ではＳｉＣの他，例えばＧａＮ，ダイヤモンドが適用可能である。耐圧保持領域１２は，Ｐ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとによって構成され，Ｐ+ 耐圧保持領域１２ｐはＮ+ 耐圧保持領域１２ｎに囲まれている。よって，Ｐ+ 耐圧保持領域１２ｐは，Ｎ- ドリフト領域５ないしＮ+ シリコン基板１７と接合していない。
【００２８】
本形態の半導体装置１００は，素子領域１を囲み，Ｎ- ドリフト領域５よりも絶縁破壊電圧が高い材質からなる耐圧保持領域１２を設けることで，次のような特性を有する。すなわち，素子領域１の外周部に絶縁破壊電圧が高い材料を配置することで，所望の耐圧を得るために必要な終端領域のスペースを小さくすることができる。
【００２９】
表１に各材料の絶縁破壊電圧を示す。また，図３に素子を形成する材料（本形態ではＳｉ）およびその材料よりも絶縁破壊電圧が高い材料（本形態ではＳｉＣ）について，所定の耐圧を得るために必要な空乏層厚の概要を示す。
【表１】
2008091749.tif 000005
【００３０】
表１に示したように，ＳｉＣの絶縁破壊電圧はＳｉのおよそ１０倍である。また，耐圧は，図３に示される電界強度Ｅと空乏層厚Ｗとに囲まれた面積で示される。そのため，同じ耐圧となるデバイスを作製する場合に，ＳｉＣの最大電界強度がＳｉの１０倍であることから，ＳｉＣの空乏層厚はＳｉの空乏層厚の１０分の１で足りる。そして，空乏層厚が狭くなることにより，空乏層が広がるためのスペース（すなわち終端領域）をコンパクトにすることができる。よって，基板全体のコンパクト化を図ることができる。
【００３１】
本形態の半導体装置１００では，ソース−ドレイン間に逆方向バイアスを印加すると，Ｎ- ドリフト領域５とＰ- ボディ領域８ないしＰ+ 領域６とのｐｎ接合箇所から空乏層が広がる。このうち，Ｎ- ドリフト領域５内に広がる空乏層は，ドレイン側（縦方向）に向けて広がるほか，終端領域２側（横方向）に向かって広がる。そして，本形態のようにＳｉＣの耐圧保持領域１２を終端領域２内に配置することで，横方向の幅が狭い終端領域（すなわち横方向の幅が狭い空乏層）でも所望の耐圧を得ることができる。よって，チップサイズのコンパクト化が図られる。
【００３２】
仮に，図１０に示したようにＦＬＲ層を設けたとしても，所望の耐圧を得るためには複数のＦＬＲ層が必要となり，同じく横方向に幅が広いスペースが必要となる。すなわち，半導体装置１００は，従来の半導体装置と比較して，終端領域２に必要なスペースが小さい。
【００３３】
なお，耐圧保持領域１２中のＮ+ 耐圧保持領域１２ｎの幅Ｌ（図４参照）は，次の式（Ｅ１），式（Ｅ２）を満たすように設計する必要がある。
Ｅｍａｘ（ＳｉＣ）≧Ｅｍａｘ    （Ｅ１）
Ｅｍａｘ（Ｓｉ）≧Ｅ０          （Ｅ２）
式（Ｅ１）および式（Ｅ２）中，Ｅｍａｘ（ＳｉＣ）は，ＳｉＣの最大電界強度を意味し，Ｅｍａｘ（Ｓｉ）は，Ｓｉの最大電界強度を意味し，Ｅｍａｘは，Ｐ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとのｐｎ接合界面の電界強度を意味し，Ｅ０は，Ｎ- ドリフト領域５と耐圧保持領域１２との接合界面の電界強度を意味する。
【００３４】
すなわち，ｐｎ接合箇所の界面が異なる半導体材料で形成されると，当該部位での絶縁破壊耐圧はその値が低い材料の値で決まってしまう。そこで，Ｐ+ 耐圧保持領域１２ｐとＮ- ドリフト領域５とによってｐｎ接合を形成するのではなく，Ｐ+ 耐圧保持領域１２ｐの周辺にＰ+ 耐圧保持領域１２ｐと同じ材料のＮ+ 耐圧保持領域１２ｎを形成し，ＳｉＣ同士によるｐｎ接合を形成する。これにより，耐圧保持領域１２内では，電界強度がＳｉの絶縁破壊耐圧値を超えて上昇したとしても，ＳｉＣの絶縁破壊耐圧よりも小さければ絶縁破壊は生じない。そこで，Ｎ+ 耐圧保持領域１２ｎの幅Ｌを，Ｐ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとのｐｎ接合箇所の電界強度が両耐圧保持領域の材料（本形態ではＳｉＣ）の最大電界強度以下となるようにする（Ｅ１）。
【００３５】
また，同じように，同導電型で材料が異なる界面でも，当該部位での絶縁破壊耐圧はその値が低い材料の値で決まってしまう。そこで，Ｎ+ 耐圧保持領域１２ｎの幅Ｌを，Ｎ- ドリフト領域５と耐圧保持領域１２との界面における電界Ｅ０が，Ｎ- ドリフト領域５（本形態ではＳｉ）がもつ最大電界強度よりも低くなるようにする（Ｅ２）。これらの条件を満たすことで絶縁破壊を起こすことなく半導体装置１００のコンパクト化を図ることができる。
【００３６】
続いて，本形態の半導体装置１００の製造プロセスを図５ないし図７を基に説明する。まず，図５（Ａ）に示すように，Ｎ+ シリコン基板１７上に，Ｎ- 型シリコン層１５をエピタキシャル成長により形成する。このＮ- 型シリコン層（エピタキシャル層）１５は，後述する工程によってＮ- ドリフト領域５となる部分である。
【００３７】
次に，半導体基板上に酸化膜マスク９１を形成し，その酸化膜マスク９１をパターニングする。このパターニングにより，耐圧保持領域１２となる部分の上方を開口させる。その後，図５（Ｂ）に示すように，Ｎ- ドリフト領域５内にカーボンを注入する。カーボンの一部はＮ+ シリコン基板１７にも達する。カーボン注入後，酸化膜マスク９１を除去する。
【００３８】
次に，アニール処理を行うことで，図５（Ｃ）に示すように，Ｎ- 型シリコン層１５中のカーボンを打ち込まれた領域がＳｉＣ領域となる。すなわち，当該ＳｉＣ領域がシリコンよりも絶縁破壊電圧が高いＮ+ 耐圧保持領域１２ｎとなる。
【００３９】
次に，図５（Ｄ）に示すように，トレンチドライエッチングにより，Ｎ- 型シリコン層１５を縦方向に貫通してその底部がＮ+ シリコン基板１７にまで到達するトレンチ１６を形成する。また，トレンチ１６とともに，Ｎ+ 耐圧保持領域１２ｎ内にもトレンチ１６０が形成される。トレンチ１６は，スーパージャンクションを構成するＰ+ 領域６を形成するためのものであり，その幅および深さはＰ+ 領域６に相当する。また，トレンチ１６０は，耐圧保持領域１２を構成するＰ+ 耐圧保持領域１２ｐを形成するためのものであり，Ｎ- ドリフト領域５やＮ+ シリコン基板１７と接することなく，完全にＮ+ 耐圧保持領域１２ｎ内に包含されるように形成される。
【００４０】
次に，図６（Ｅ）に示すように，トレンチ内埋め込みエピタキシャル成長によってトレンチ１６内をＰ+ 領域６で充填する。すなわち，Ｎ+ シリコン基板１７上に，Ｐ型の領域とＮ型の領域とが繰り返される領域が形成される。このとき，トレンチ１６０内もＰ+ 領域６０で充填される。
【００４１】
次に，半導体基板上に酸化膜マスク９２を形成し，その酸化膜マスク９２をパターニングする。このパターニングでは，耐圧保持領域１２となる領域のうち，Ｐ+ 耐圧保持領域１２ｐ（現段階ではＰ+ 領域６０）の上方のみを開口させ，Ｎ+ 耐圧保持領域１２ｎの上方は開口させない。すなわち，Ｐ+ 領域６０にのみカーボン注入ができるように酸化マスク９２を開口させる。その後，図６（Ｆ）に示すように，Ｐ+ 領域６０内にのみカーボンを注入する。カーボン注入後，酸化膜マスク９２を除去する。
【００４２】
次に，アニール処理を行うことで，図６（Ｇ）に示すように，Ｐ+ 領域６０がＳｉＣ領域となる。すなわち，Ｐ+ 領域６０がシリコンよりも絶縁破壊電圧が高いＰ+ 耐圧保持領域１２ｐとなる。これにより，Ｐ+ 耐圧保持領域１２ｐがＮ+ 耐圧保持領域１２ｎに包含された耐圧保持領域１２が形成される。
【００４３】
次に，半導体基板上に酸化膜マスク９３を形成し，その酸化膜マスク９３をパターニングし，Ｐ+ 領域６の上方を開口させる。その後，図７（Ｈ）に示すように，Ｐ+ 領域６内にボロン等のアクセプタを注入する。アクセプタの注入後，酸化膜マスク９３を除去する。次に，アニール処理を行うことで，図７（Ｉ）に示すように，Ｐボディ領域８を形成する。
【００４４】
その後，表面上にゲート酸化膜１０を形成し，そのゲート酸化膜上にゲート電極１１を形成する。その後，Ｐボディ領域８内にリン等のドナーを注入する。次に，アニール処理を行うことで，図７（Ｊ）に示すように，Ｐボディ領域８内にＮ+ ソース領域７を形成する。最後に，コンタクト，ソース電極，ドレイン電極等を形成することにより，絶縁ゲート型半導体装置１００が作製される。
【００４５】
本形態の半導体装置１００のように，素子領域１を構成する半導体としてＳｉを，耐圧保持領域１２としてＳｉＣを選択することで，Ｓｉのみで素子を作製する場合と殆ど手順を変えることなく耐圧保持領域を形成することができる。また，トレンチ形成工程も１回で済む。すなわち，簡易な工程で耐圧保持領域を形成することができる。
【００４６】
なお，耐圧保持領域の作製手順は，前述の手順に限るものではない。例えば，図８（Ｂ’）に示すように，まず，トレンチドライエッチングにより，Ｎ- 型シリコン層１５を縦方向に貫通し，Ｎ+ シリコン基板１７の一部を掘り下げた位置にその底部が位置するトレンチ１６１を形成する。トレンチ１６１は，耐圧保持領域１２を収容する領域であり，耐圧保持領域１２と同等の幅および深さを確保する。
【００４７】
次に，図８（Ｃ’）に示すように，エピタキシャル成長法により半導体基板の表面にＮ型のＳｉＣ層を成長させる。このとき，Ｐ+ 耐圧保持領域１２ｐのスペースを確保するため，トレンチ１６１を充填しないようにする。これにより，トレンチ１６１の側壁および底面を覆うＮ+ 耐圧保持領域１２ｎが形成される。
【００４８】
次に，図８（Ｄ’）に示すように，エピタキシャル成長法により半導体基板の表面にＰ型のＳｉＣ層を成長させる。このとき，トレンチ１６１内を完全に充填する。トレンチ１６１内の充填後は，半導体基板の表面に成長したＳｉＣ層を除去する。これにより，Ｎ+ 耐圧保持領域１２ｎに包含されるＰ+ 耐圧保持領域１２ｐが形成される。すなわち，耐圧保持領域１２が形成される。その後，図７（Ｈ）以降の工程を実施することにより，絶縁ゲート型半導体装置１００が作製される。
【００４９】
なお，耐圧保持領域１２をＧａＮとすると，上記した２回のエピタキシャル成長法によって作製することが可能である。
【００５０】
［第２の形態］
第２の形態に係る絶縁ゲート型半導体装置２００（以下，「半導体装置２００」とする）は，一般的なＭＯＳＦＥＴであり，図９に示す構造を有している。半導体装置２００は，Ｎ+ シリコン基板１７（ドレイン領域）上に，Ｐボディ領域８，Ｎ+ ソース領域７，Ｎ- ドリフト領域５，耐圧保持領域１３が形成されている。耐圧保持領域１３は，Ｎ+ 耐圧保持領域１３ｎとＰ+ 耐圧保持領域１３ｐとによって構成され，Ｐ+ 耐圧保持領域１３ｐがＮ+ 耐圧保持領域１３ｎに包含されている。
【００５１】
また，Ｎ+ 耐圧保持領域１３ｎは，Ｎ+ シリコン基板１７を掘り下げることなくＮ+ シリコン基板１７の界面と接している。このような構成であっても，第１の形態の半導体装置１００と同様の作用効果が得られる。すなわち，Ｎ+ 耐圧保持領域１３ｎの底部は，必ずしもＮ+ シリコン基板１７内に達している必要はない。つまり，Ｎ+ 耐圧保持領域１３ｎの底部は，Ｎ+ シリコン基板１７の界面に接していればよい。
【００５２】
以上詳細に説明したように実施の形態の半導体装置１００では，終端領域２内に素子領域１を取り囲む耐圧保持領域１２を形成することとしている。そして，耐圧保持領域１２は，素子領域１を構成する半導体材料の絶縁破壊電圧よりも絶縁破壊電圧が高い半導体材料からなることとしている。さらには，耐圧保持領域１２は，Ｐ+ 耐圧保持領域１２ｐとＮ+ 耐圧保持領域１２ｎとによって構成され，内部にｐｎ接合箇所を有している。そのため，素子領域１を構成する半導体材料よりも短い空乏層幅で素子領域１を構成する半導体材料と同等の耐圧を得ることができる。よって，半導体装置１００は，耐圧保持領域１２を有しない従来の半導体装置と比較して，終端領域２として必要な面積が小さい。よって，チップサイズのコンパクト化を図ることができる。また，チップサイズが同じであれば，耐圧保持領域１２を設けることでより高耐圧化を図ることができる。
【００５３】
また，耐圧保持領域１２およびＰ+ 領域６は，Ｎ+ シリコン基板１７と接しており，各下端の基板厚さ方向の位置が等しい。よって，半導体装置１００では，Ｐ+ 領域６とＮ- ドリフト領域５とのｐｎ接合箇所から横方向に広がる空乏層が確実に耐圧保持領域１２に達する。よって，所望の耐圧特性を確実に得ることができる。
【００５４】
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，プレーナ型のゲート構造に限らず，トレンチ型のゲート構造であっても適用可能である。
【００５５】
また，素子領域を構成する半導体についても，シリコンに限らず，他の種類の半導体（ＧａＮ，ＧａＡｓ等）であってもよい。なお，耐圧保持領域１２は，素子領域を構成する半導体よりも絶縁破壊電圧が高い材料を使用する。
【００５６】
また，実施の形態の半導体装置では，Ｐ型の領域に耐圧保持領域１２を形成しているが，これに限るものではない。すなわち，素子領域１を取り囲む終端領域２内に形成されていればよく，例えば実施の形態のＮ- ドリフト領域５の終端領域２に位置する部位に耐圧保持領域を形成してもよい。
【図面の簡単な説明】
【００５７】
【図１】実施の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。
【図２】図１に示した絶縁ゲート型半導体装置のＸ−Ｘ断面を示す断面図および電界強度分布を示す図である。
【図３】空乏層幅と電界強度との関係を示す図である。
【図４】耐圧保持領域近傍の電界強度を示す図である。
【図５】実施の形態にかかる絶縁ゲート型半導体装置の製造プロセスを示す図（その１）である。
【図６】実施の形態にかかる絶縁ゲート型半導体装置の製造プロセスを示す図（その２）である。
【図７】実施の形態にかかる絶縁ゲート型半導体装置の製造プロセスを示す図（その３）である。
【図８】実施の形態にかかる絶縁ゲート型半導体装置の他の製造プロセスを示す図である。
【図９】応用例にかかる絶縁ゲート型半導体装置の構造を示す断面図である。
【図１０】従来の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。
【図１１】図１０に示した絶縁ゲート型半導体装置のＸ−Ｘ断面を示す断面図および電界強度分布を示す図である。
【図１２】従来の半導体装置にかかる空乏層幅と耐圧との関係を示す図である。
【符号の説明】
【００５８】
１      素子領域
２      終端領域
５      Ｎ- ドリフト領域（第２半導体領域）
６      Ｐ+ 領域（第１半導体領域）
７      Ｎ+ ソース領域
８      Ｐ- ボディ領域（第１半導体領域）
１２    耐圧保持領域（第３半導体領域）
１２ｐ  Ｐ+ 耐圧保持領域（第１耐圧保持領域）
１２ｎ  Ｎ+ 耐圧保持領域（第２耐圧保持領域）
１７    Ｎ+ シリコン基板
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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