(57)【要約】      （修正有）【課題】ピエゾ分極により電子を供給する半導体電界効果トランジスタにおいて、パッケージへの半導体素子の搭載により新たに加わる応力を低減することによって、電気的特性変化を低減し、搭載後の特性ばらつきを抑制する構造を提供する。【解決手段】ピエゾ電荷によりキャリアを供給する半導体電界効果トランジスタの半導体素子１０と前記半導体素子１０を搭載するパッケージを備える半導体装置において、発熱源となる前記半導体素子１０の長手方向に平行な方位Ｘ、垂直な方位Ｙ、パッケージの厚み方向と平行な方位Ｚに対して、パッケージの熱伝導率をそれぞれｋＸ、ｋＹ、ｋZとした時に前記熱伝導率が、ｋＸ＜ｋＹ≦ｋZ  という関係を満たす。【選択図】図１
2008117934.tif 000002
【特許請求の範囲】
【請求項１】
ピエゾ電荷によりキャリアを供給する半導体電界効果トランジスタの半導体素子と前記半導体素子を搭載するパッケージを備える半導体装置において、
発熱源となる前記半導体素子の長手方向に平行な方位Ｘ、垂直な方位Ｙ、パッケージの厚み方向と平行な方位Ｚに対して、パッケージの熱伝導率をそれぞれｋＸ、ｋＹ、ｋZとした時に前記熱伝導率が、ｋＸ＜ｋＹ≦ｋZ  という関係を満たすことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、炭素繊維を含む前記パッケージを備えることを特徴とする半導体装置 。
【請求項３】
請求項１乃至２いずれかに記載の半導体装置において、炭素粒子を含む複合材を全体もしくは一部に有する前記パッケージを備えることを特徴とする半導体装置 。
【請求項４】
請求項１乃至３いずれかに記載の半導体装置において、前記パッケージの熱膨張係数をそれぞれαＣＸ、αＣＹ、αＣＺとし、前記半導体素子に含まれる半導体基板の熱膨張係数をαＳとした時に前記熱膨張係数が、｜αＣＺ―αＳ｜≦｜αＣＹ―αＳ｜＜｜αＣＸ―αＳ｜という関係を満たすことを特徴とする半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、前記パッケージのヤング率をそれぞれＥＣＸ、ＥＣＹ、ＥＣＺとした時に前記ヤング率が、ＥＣＺ≦ＥＣＹ＜ＥＣＸという関係を満たすことを特徴とする半導体装置。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置において、前記半導体素子に含まれる半導体結晶の一部、もしくは、すべてがＧａＮ層およびＡｌＸＧａ１−ＸＮ層（０＜Ｘ≦１）で構成されることを特徴とする半導体装置 。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置において、前記パッケージの前記半導体素子を搭載する面方向の熱膨張係数（αｃ）、及び前記半導体基板の前記パッケージとの接続面内の熱膨張係数（αｓ）と、前記パッケージの半導体素子を搭載する面方向のヤング率（Ｅｃ）の間の関係式
Ｇ＝｜αｃ−αｓ｜＊２７０＊Ｅc
において、Ｇが０．１ＧＰａ以下であることを特徴とする半導体装置 。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体結晶中のキャリア電子をピエゾ分極により供給している半導体装置に関する。
【背景技術】
【０００２】
シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）などの半導体を用いた半導体装置がデジタル、アナログ信号処理、無線通信、光通信用などに広く用いられている。このようなＳｉやＧａＡｓベースの結晶を用いた半導体においては、一般に、半導体中のキャリア電子はイオン注入や結晶成長中に行うドーピングなどによる不純物により供給される。特に、高出力増幅器やスイッチング素子などの大電力を扱うような半導体においては、半導体が消費する電力による温度上昇を低減するために、パッケージベース材（半導体を搭載する部分の材料）として、熱伝導率の高い金属材料が用いられる。
【０００３】
熱伝導率の良い金属材料としては、比較的安価な材料として銅（Ｃｕ）が広く用いられているが、Ｃｕと半導体基板、例えばＳｉやＧａＡｓとは３倍から６倍程度、熱膨張係数が異なるためアセンブリ工程で熱応力が半導体基板に加わり、長期信頼性を損なうという問題があった。この課題を解決するため Ｃｕにタングステン（W）やモリブデン（Ｍｏ）などの熱膨張係数の小さな材料を混ぜたり、それらを複数の層構造にすることにより熱膨張係数を半導体基板に近い値に調整するという方法が取られている。これにより比較的高い熱伝導率と半導体基板に近い熱膨張係数の両立を図っている（例えば、特許文献１参照）。
【０００４】
最近、無線通信用フロントエンド高出力増幅器用半導体やスィッチング素子用半導体として、窒化ガリウム（ＧａＮ）をベースとした電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）の開発が進められている。これは、ＧａＮをベースとした半導体が、従来のＳｉやＧａＡｓベースの半導体と比較して、バンドギャップが大きく高電圧動作が可能であるからである。また、ＧａＮをベースとしたＦＥＴにおいては、ＧａＮとＡｌＧａＮのヤング率の差（ΔＥｃ）が大きいことに加えて、高濃度のキャリア電子をイオン注入やドーピングなどの方法ではなく、ＧａＮとＡｌＧａＮの結晶歪によって生じるピエゾ分極により供給することが可能であり、大電流密度化が容易である。このようなＧａＮ系ＦＥＴにおいては、高電圧・大電流密度に伴い消費電力密度が従来のＳｉやＧａＡｓベースのＦＥＴと比較して２倍〜１０倍程度大きい。そのために、動作時のＦＥＴのチャネル温度低減の観点から、パッケージ材としては熱伝導率の大きい材料を用いることが望ましい。 
【特許文献１】特開２００１−２６７４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記文献記載の従来技術は、以下の点で改善の余地を有していた。
【０００６】
第一に、前記のＣｕパッケージ上にＧａＮ系ＦＥＴチップを搭載した場合には、搭載時にＦＥＴチップに外部から応力が新たに加わってしまい、ピエゾ分極で発生していたキャリア電子濃度が変化してしまう。これにより、ＦＥＴの基本的な特性であるドレイン電流−電圧特性がＦＥＴチップのパッケージへの搭載前後で、大きく変化してしまう。
【０００７】
第二に、熱膨張係数を半導体基板に近い値に調整したＣｕＭｏやＣｕＷの場合には、ドレイン電流−電圧特性は若干小さくなるが十分ではない。
【０００８】
さらに、第一及び第二の場合においても、搭載工程で用いるハンダの微妙な量の違いや、搭載温度からの冷却工程における温度プロファイルの違いの影響により、ＦＥＴチップのパッケージへの搭載前後のドレイン電流−電圧特性変化は素子間でおおきくばらつき、制御が困難であった。
【０００９】
このように、ピエゾ分極によってキャリア電子を供給するようなＦＥＴにおいては、これまでの金属製のパッケージでは、チップ搭載時にＦＥＴに新たに加わる応力で特性が変化してしまい、特性の制御が困難になるという課題が新たに生じることが分かった。
【００１０】
本発明は、前記事情に鑑みなされたものであって、ピエゾ分極によってキャリア電子を供給する半導体電界効果トランジスタに特有な課題である、半導体素子をパッケージに搭載する際に生じる特性変動を低減し、かつ、優れた放熱性能をもつ半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明によれば、ピエゾ電荷によりキャリアを供給する半導体電界効果トランジスタの半導体素子と前記半導体素子を搭載するパッケージを備える半導体装置において、発熱源となる前記半導体素子の長手方向に平行な方位Ｘ、垂直な方位Ｙ、パッケージの厚み方向と平行な方位Ｚに対して、パッケージの熱伝導率をそれぞれｋＸ、ｋＹ、ｋZとした時に前記熱伝導率が、ｋＸ＜ｋＹ≦ｋZ  という関係を満たすことを特徴とする半導体装置が提供される。
【００１２】
パッケージの熱伝導率を、パッケージの厚み方向に高くすることにより、半導体素子は、積層方向に高い放熱性を有することとなり、半導体電界効果トランジスタのチャネル温度の上昇を均一かつ効率よく低減させることが可能となる。
【００１３】
また、前記の半導体装置は、炭素繊維を含む前記パッケージを備えることを特徴とする半導体装置とすることができる。さらに、前記の半導体装置は、炭素粒子を含む複合材を全体もしくは一部に有する前記パッケージを備えることを特徴とする半導体装置とすることもできる 。炭素繊維や、炭素粒子を含む混合材は、熱伝導性に異方性をもち、かつ熱膨張係数またはヤング率の小さな材料である。したがって、パッケージ上にピエゾ分極でキャリア電子を供給する半導体素子を搭載した際に、半導体素子がうける応力を小さくすることが可能となり、半導体素子搭載前後の電気的特性変化を低減し、搭載後の電気的特性ばらつきを抑制することができる。
【００１４】
また、前記半導体装置は、ピエゾ電荷によりキャリアを供給する半導体電界効果トランジスタの半導体結晶部分の一部、もしくは、すべてをＧａＮ層およびＡｌＸＧａ１−ＸＮ層（０＜Ｘ≦１）で構成されるものとすることもできる。
【００１５】
さらに、前記半導体装置は、前記パッケージの前記半導体素子を搭載する面方向の熱膨張係数（αｃ）、及び前記半導体基板の前記パッケージとの接続面内の熱膨張係数（αｓ）と、前記パッケージの半導体素子を搭載する面方向のヤング率（Ｅｃ）の間の関係式
Ｇ＝｜αｃ−αｓ｜＊２７０＊Ｅc
において、Ｇが０．１ＧＰａ以下であることを特徴とする半導体装置 とすることができる。
【発明の効果】
【００１６】
本発明によれば、ピエゾ分極により電子を供給する半導体電界効果トランジスタにおいて、パッケージへの半導体素子の搭載により新たに加わる応力を低減することによって、電気的特性変化を低減し、搭載後の特性ばらつきを抑制することを可能とする半導体装置が提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。また、図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。
【００１８】
図１は本発明の第１の実施形態を示す半導体装置の模式的な斜視図である。
また、図２は半導体素子の中央部でｙ方向に切断した模式的な断面図である。本図面においては各部の詳細は省略し説明に必要な箇所のみを抽出して示している。図１、２において１０は半導体素子、１１は半導体素子の発熱領域、１２は整合回路基板、１３はパッケージの蓋、１４は金線、１５はパッケージヒートシンク部である。なお、半導体素子１０及び整合回路基板１２の構成は公知の技術と同様であるので、その説明は省略する。
【００１９】
本実施の形態における半導体装置は以下のように作製される。まず、半導体プロセス前工程において、ピエゾ分極でキャリアを供給する半導体の基板として、例えば、Ｓｉ、ＳｉＣ又はサファイヤのいずれかを用い、Ｓｉ基板の（１１１）面、ＳｉＣ基板の（０００１）面、サファイヤ基板の（０００１）面にエピタキシャル成長させたウルツ鉱型結晶で形成されたＦＥＴなどの半導体デバイスに電極や配線などの表面プロセスを行う。
【００２０】
続いて裏面プロセスにおいてウエハ裏面にＰｌａｔｅｄ  Ｈｅａｔ  Ｓｉｎｋ（ＰＨＳ）処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化し、半導体素子１０が作製される。これらの前工程は公知の技術と同様である。
【００２１】
続いて、作製した半導体素子１０をパッケージに実装する後工程を行う。半導体素子１０及び整合回路基板１２は３００℃に保たれたマウント装置上に保持されたパッケージ上にＡｕＳｎ半田（Ｓｎ２０％含有）により融着される。続いてワイヤーボンディング装置により金線１４を用いて半導体素子１０の入力側パッド電極と整合回路１２のパッド電極さらにはパッケージの入力端子１８の間を電気的に接続する。出力側も同様に半導体素子の出力側電極パッドからパッケージの出力端子１９の間を金線で電気的に接続する。最後にパッケージに蓋１３を被せて封止する。 
【００２２】
ここで、パッケージヒートシンク部１５の材料には、熱伝導性に異方性をもつ材料を用いる。熱伝導性に異方性をもつ材料は、熱伝導率の高い方位が存在する一方で、低い方位も存在するため、発熱源である半導体素子１０の形状やその配置される方位によって放熱性が変化することが予想される。そこで、パッケージヒートシンク部１５は、発熱源の長手方向に平行にＸ、垂直方向にＹ、パッケージの厚み方向をＺとした場合、熱伝導率をＺ方向、あるいはＹ及びＺ方向に高く、Ｘ方向に低くなるように配置する。こうすることにより、発熱源となる半導体素子１０の長手方向に平行な方位Ｘ、垂直な方位Ｙ、パッケージの厚み方向と平行な方位Ｚに対して、パッケージの熱伝導率をそれぞれｋＸ、ｋＹ、ｋZとした時、パッケージの熱伝導率は、ｋＸ＜ｋＹ≦ｋZ  という関係を満たす。したがって、優れた放熱性をもつ半導体装置が実現できる。
【００２３】
また、パッケージヒートシンク部１５は、半導体基板の熱膨張係数とパッケージヒートシンク部１５の熱膨張係数の差（Δα）がＺ方向、あるいはＹ方向及びＺ方向に小さくなるように配置することもできる。こうすることにより、パッケージヒートシンク部１５の熱膨張係数をそれぞれαＣＸ、αＣＹ、αＣＺとし、半導体基板の熱膨張係数をαＳとした時、｜αＣＺ―αＳ｜≦｜αＣＹ―αＳ｜＜｜αＣＸ―αＳ｜という関係を満たすこととなる。したがって、パッケージと半導体素子間の歪量を低減することができる。また、半導体素子にかかる応力を低減することが可能となる。
【００２４】
また、パッケージヒートシンク部１５は、ヤング率がＺ方向、あるいはＹ方向及びＺ方向に小さくなるように配置することもできる。こうすることにより、パッケージのヤング率をそれぞれＥＣＸ、ＥＣＹ、ＥＣＺとした時に、ＥＣＺ≦ＥＣＹ＜ＥＣＸという関係を満たすこととなる。したがって、半導体素子１０にかかる応力を低減することができる。
【００２５】
パッケージヒートシンク部１５の材料には、例えば、炭素繊維を含む材料を用いることができる。また、炭素粒子を含む複合材を用いることもできる。さらに、炭素繊維及び炭素粒子からなる複合材にＣｕやＡｌ等の金属を含浸させた複合材をすることもできる。このような材料は、熱膨張係数が低く、ヤング率が低い材料である。したがって、アセンブリ工程における温度上昇においても、半導体素子に加わる熱応力を減少することができ、信頼性の高い半導体装置が実現できる。
【００２６】
一般に、炭素繊維及び炭素粒子からなる複合材にＣｕやＡｌを含浸させた複合材の熱膨張係数は１０ｐｐｍ／℃以下であり、Ｃｕの熱膨張係数（αｃｕ）１７ｐｐｍ／℃やＣｕ／Ｗの熱膨張係数１９０ｐｐｍ／℃（Ｗ含有量９０％の時）と比較して小さい。一方、ピエゾ分極によってキャリア電子供給を行うＧａＮ／ＡｌＧａＮ系の基板として用いられるＳｉ、ＳｉＣの熱膨張係数は、それぞれ、４ｐｐｍ／℃である。よって、前記複合材とＳｉ、ＳｉＣの熱膨張係数は、近似している。
【００２７】
また、Ｃｕのヤング率（Ｅｃｕ）は１２５ＧＰａであり、Ｃｕ／Ｗのヤング率は２５５ＧＰａ（Ｗ含有量９０％の時）である。一方、炭素繊維及び炭素粒子からなる複合材にＣｕやＡｌを含浸させた複合材のヤング率は１〜３０ＧＰａ（異方性があるものもある）であり、ＣｕやＣｕ／Ｗのヤング率などと比較して小さい。
【００２８】
したがって、炭素繊維及び炭素粒子からなる複合材にＣｕやＡｌを含浸させた複合材をパッケージの材料として用いることにより、パッケージ上にピエゾ分極でキャリア電子を供給する半導体素子を搭載した際に、半導体素子がうける応力を小さくし、半導体素子搭載前後の半導体素子の特性変動、半導体素子間の特性ばらつきを小さくすることができる。
【実施例】
【００２９】
（実施例１）
図２において、半導体素子１０を例えばＳｉ基板上に形成したＡｌＧａＮ／ＧａＮ層で構成されるＦＥＴチップとする。このＦＥＴチップのキャリア電子は主にピエゾ分極により供給される。プロセス前工程において半導体デバイスに電極や配線などの表面プロセスを行う。続いて裏面プロセスにおいてウエハ裏面を研磨等することにより基板厚を１００μｍ厚に薄層化した後、ＰＨＳメッキ処理がされ、エッチングなどが行われた後、ダイシングにより個々にチップ化し、ＦＥＴチップを作製する。これらの前工程は公知の技術と同様である。
【００３０】
ヒートシンク部１５は、炭素繊維及び炭素粒子からなる炭素系複合材料にＣｕを含浸させた複合材とし、Ｘ、Ｙ、Ｚ方位のヤング率（Ｅｃ）および熱膨張係数（αｃ）は、それぞれＥｃｘ＝１０ＧＰａ、Ｅｃｙ＝Ｅｃｚ＝２５ＧＰａ、αｃｘ＝１０ｐｐｍ／℃、αｃｙ＝αｃｚ＝０．１ｐｐｍ／℃とする。また、Ｓｉの熱膨張係数（αｓ）はαｓ＝２．６ｐｐｍ／℃とする。また、ΔＴは、アセンブリ工程における最高温度を３００℃とし、室温（３０℃）との差から、２７０℃とする。３００℃に保たれたマウント装置上に保持されたパッケージ上から室温（３０℃）に冷却した場合、複合材とＦＥＴチップ間の歪量（ε）は 、
εｘ=｜αｃｘ−αｓ｜＊ΔＴ＝２．０ｅ−３  、
εｙ＝｜αｃｙ−αｓ｜＊ΔＴ＝０．７ｅ−３ 、
εｚ＝｜αｃｚ−αｓ｜＊ΔＴ＝０．７ｅ−３
である。一方、パッケージベース材としてＣｕを用いた場合の歪量は 、
εｃｕ＝｜αｃｕ−αｓ｜＊ΔＴ＝３．９ｅ−３ 
である。このように、複合材をパッケージベース材として用いた場合には、Ｃｕベースと比較して歪量を約半分以下に低減することができる。
【００３１】
複合材を用いた場合に、Ｓｉが受ける応力（ｆｃ）は、
ｆｃｘ＝εｘ＊Ｅｃｘ＝０．０２ＧＰａ、
ｆｃｙ＝εｙ＊Ｅｃｙ＝０．０１８ＧＰａ、
ｆｃｚ＝εｚ＊Ｅｃｚ＝０．０１８ＧＰａ
である。一方、パッケージベース材としてＣｕを用いた場合にＳｉが受ける応力（ｆｃｕ）は、
ｆｃｕ＝εｃｕ＊Ｅｃｕ＝０．５ＧＰａ
であり、複合材を用いた場合と比較して２０倍以上大きい。
【００３２】
また、異方性をもつ複合材を前記の方向の配置として用いた場合、ｚ方向の熱伝導率は約５００Ｗ／ｍ℃と極めて大きく、x方向の熱伝導率は約１５０Ｗ／ｍ℃と低いため、優れた放熱性能をもつ。パッケージの熱伝導率は約４００Ｗ／ｍ℃であり、Ｃｕの熱伝導率３９０Ｗ／ｍ℃と比較しても問題のない値である。
【００３３】
このように、複合材をパッケージ材料とすることにより、Ｓｉ基板にかかる応力を低減しつつ、高い熱伝導率を維持することが可能となる。
【００３４】
複合材を前記の向きに配置して作製したパッケージ上に、Ｓｉ基板上に形成したＡｌＧａＮ／ＧａＮ層で構成されるＦＥＴチップを搭載し、ＦＥＴチップ搭載前後のドレイン電流変動をグラフに示した（図３）。また、比較として銅ベースのパッケージの場合のドレイン電流変動もプロットした。
【００３５】
銅ベースのパッケージの場合には、ＦＥＴチップ搭載後にはドレイン電流が約１０％低下するが、複合材を用いた場合には、ほとんど変化しない。また、銅ベースのパッケージの場合には、ＦＥＴチップ間の変動量差が１０％程度異なるが、複合材の場合に極めて小さい。これは、銅ベースのパッケージの場合、ＦＥＴチップ搭載の工程における、ＦＥＴチップがうける応力が大きいことから、Ａｕ／Ｓｎソルダーの微妙な分量ならびに搭載後の降温工程の微妙なばらつきにより、ＦＥＴチップの特性が大きく変化してしまうためである。一方、複合材を用いた場合は、そもそも応力が小さいのでこれらのばらつきの影響を受けにくい。
【００３６】
実施例１では、ピエゾ分極でキャリアを供給する半導体の基板としてＳｉを用いた場合を記載したが、それ以外のＳｉＣやサファイヤを用いても複合材のヤング率が小さいので、同様の効果を得ることができる。
【００３７】
また、実施例１では、半導体基板厚を１００μｍ厚に薄層化した場合について記載したが、一般に、用いられる半導体基板厚２０μｍ〜２００μｍの範囲において、高い効果を得た。ただし、基板厚が薄い場合には、半導体素子とパッケージ間の応力が半導体の動作層に与える影響が大きくなるため、Ｃｕベースのパッケージを用いた場合の特性変動や特性ばらつきは大きくなり、複合材を用いた場合の効果は相対的に顕著に現われる。逆に、基板厚が厚い場合には、Ｃｕベースのパッケージを用いた場合の特性変動や特性ばらつきは小さくなるが、それでも複合材を用いた場合の方が特性変動量、特性ばらつきの点で優れていた。
【００３８】
（実施例２）
複合材の特性は含浸させる金属種類や量により大きく変化する。例えば、金属の割合を多くすれば、その熱膨張係数は金属の熱膨張係数に近づくように大きくなり、炭素又は炭素繊維の割合を多くすれば、その熱膨張係数は炭素の熱膨張係数に近づくように小さくなる。そこで、含浸させる銅の量を変化させてヤング率および熱膨張係数の異なる複合材を用意し、これをパッケージ材料として用いて、実施例１で作製したＦＥＴチップをパッケージに搭載する時のＦＥＴチップにかかる応力と特性変化との関係について検討した。
【００３９】
図４は、パッケージのＦＥＴチップを搭載する面方向の熱膨張係数（αｃ）とヤング率（Ｅｃ）、及びＳｉ基板のパッケージとの接続面内の熱膨張係数（αｓ）の関係を（式１）とした時の、半導体にかかる応力（Ｇ）とＦＥＴチップをパッケージ搭載する時の特性変動量をプロットしたグラフである。ただし、ΔＴは２７０℃とした。Ｇ＞０．１ＧＰａでは、急激にドレイン電流が変化するとともに、ばらつきも大きくなってくる。この結果から、異方性のある複合材においても、全方位において、Ｇ≦０．１ＧＰａを満たすことが望ましいといえる。
（式１）Ｇ＝｜αｃ−αｓ｜＊ΔＴ＊Ｅc
【００４０】
前記の実施例２では、ピエゾ分極でキャリアを供給する半導体の基板としてＳｉの場合を記載したが、それ以外のＳｉＣやサファイヤを用いた場合でも複合材のヤング率が小さいので、同様の効果を得ることができる。
【００４１】
また、前記の実施例２では、半導体基板厚を１００μｍ厚に薄層化した場合について記載したが、一般に、用いられる半導体基板厚２０μｍ〜２００μｍの範囲においては、Ｇ＜０．１ＧＰａの範囲であれば炭素系複合材パッケージにチップを搭載するときの特性変動量ならびに、特性ばらつきを十分に抑制できることを確認した。
【００４２】
以上、本発明の実施形態に即して説明したが、本発明は前記態様のみに限定されず、本発明の原理に準ずる各種態様を含むことは勿論である。 例えば、以上の実施形態においては異方性熱伝導率をもつ材料として炭素及び炭素繊維からなる複合材にＣｕを含浸させた炭素系複合材を用いたが、Ａｌなど別の金属が含浸された炭素系複合材であってもよい。また、半導体素子は、ＡｌＧａＮ／ＧａＮ層で構成される半導体結晶を含むものとしたが、ＧａＮ層およびＡｌＸＧａ１−ＸＮ層（０＜Ｘ≦１）で構成される半導体結晶とすることもできる。また、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、前記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４３】
【図１】本発明の第一の実施形態における矩形の発熱源からなる半導体素子がパッケージ上に実装された模式的な斜視図である。
【図２】本発明の第一の実施形態における矩形の発熱源からなる半導体素子がパッケージ上に実装された半導体装置の断面図である。
【図３】本発明の実施例１を説明する図である。
【図４】本発明の実施例２を説明する図である
【符号の説明】
【００４４】
１０  半導体素子
１１  発熱領域（能動領域）
１２  整合回路基板
１３  パッケージ蓋
１４  金線
１５  ヒートシンク部
１８  入力端子
１９  出力端子
【図１】
2008117934.tif 000003
【図２】
2008117934.tif 000004
【図３】
2008117934.tif 000005
【図４】
2008117934.tif 000006