(57)【要約】【課題】従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供する。【解決手段】本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、を有する。【選択図】図１
2008288329.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、
前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、
前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、
前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項２】
前記第１のコンタクトプラグは、一部分が前記第１のソース・ドレイン領域内に埋め込まれ、少なくとも底部を含む一部分が前記半導体基板を構成する材料よりも線膨張係数の大きい材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２のコンタクトプラグは、一部分が前記第２のソース・ドレイン領域内に埋め込まれ、少なくとも底部を含む一部分が前記半導体基板を構成する材料よりも線膨張係数の小さい材料からなることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、
前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、
前記第１のソース・ドレイン領域に接続され、前記半導体基板を構成する材料よりも線膨張係数の大きい材料からなる第１のコンタクトプラグと、
前記第２のソース・ドレイン領域に接続され、前記第１のコンタクトプラグを構成する材料と同じ材料からなり、下端が前記第１のコンタクトプラグの下端よりも高い位置に位置する第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、
前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、
前記第１のソース・ドレイン領域に接続され、前記半導体基板を構成する材料よりも線膨張係数の小さい材料からなる第１のコンタクトプラグと、
前記第２のソース・ドレイン領域に接続され、前記第１のコンタクトプラグを構成する材料と同じ材料からなり、下端が前記第１のコンタクトプラグの下端よりも低い位置に位置する第２のコンタクトプラグと、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Semiconductor Field Effect Transistor）のチャネル駆動力を向上させる手法として、チャネルに応力を加えて歪みを生じさせる技術が知られている。ｎ型ＭＩＳＦＥＴのチャネル領域に対しては伸張歪みを生じさせることにより正孔の移動度が向上する効果が得られ、ｐ型ＭＩＳＦＥＴのチャネル領域に対しては圧縮歪みを生じさせることにより電子の移動度が向上する効果が得られる。チャネル領域に歪みを発生させるための既存の技術としては、ＭＩＳＦＥＴ上に形成するライナー膜から応力を加える技術（例えば、特許文献１参照）、ソース・ドレイン領域から応力を加える技術（例えば、特許文献２参照）、ＳＴＩ構造の素子分離領域から応力を加える技術（例えば、特許文献３参照）、チャネル領域下のＳｉＧｅ膜から応力を加える技術（例えば、特許文献４参照）等が知られている。
【特許文献１】特開２００５−５６３３号
【特許文献２】特開２００６−１３４２８号
【特許文献３】特開２００６−２８６８８９号
【特許文献４】特開２００５−３５３８３１号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の目的は、従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記第１のチャネル領域に伸張歪みを与える第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第２のチャネル領域に圧縮歪みを与える第２のコンタクトプラグと、を有することを特徴とする半導体装置を提供する。
【０００５】
また、本発明の他の一態様は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記半導体基板を構成する材料よりも線膨張係数の大きい材料からなる第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第１のコンタクトプラグを構成する材料と同じ材料からなり、下端が前記第１のコンタクトプラグの下端よりも高い位置に位置する第２のコンタクトプラグと、を有することを特徴とする半導体装置を提供する。
【０００６】
また、本発明の他の一態様は、半導体基板と、前記半導体基板上に形成された第１のソース・ドレイン領域および第１のチャネル領域を有するｎ型ＭＩＳＦＥＴと、前記半導体基板上に形成された第２のソース・ドレイン領域および第２のチャネル領域を有するｐ型ＭＩＳＦＥＴと、前記第１のソース・ドレイン領域に接続され、前記半導体基板を構成する材料よりも線膨張係数の小さい材料からなる第１のコンタクトプラグと、前記第２のソース・ドレイン領域に接続され、前記第１のコンタクトプラグを構成する材料と同じ材料からなり、下端が前記第１のコンタクトプラグの下端よりも低い位置に位置する第２のコンタクトプラグと、を有することを特徴とする半導体装置を提供する。
【発明の効果】
【０００７】
本発明によれば、従来と異なる方法によりチャネル領域に歪みを発生させたＭＩＳＦＥＴ構造を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。
【０００９】
半導体装置１は、半導体基板２上に形成されたｎ型ＭＩＳＦＥＴ１０およびｐ型ＭＩＳＦＥＴ２０、ｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０を電気的に分離する素子分離領域３、ｎ型ＭＩＳＦＥＴ１０とｐ型ＭＩＳＦＥＴ２０の上に形成されたライナー膜４および層間絶縁膜５、層間絶縁膜５の上に形成された配線１５、２５、および配線間絶縁膜９、ライナー膜４および層間絶縁膜５を貫いて形成され、配線１５とｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１を接続するコンタクトプラグ１５、および配線２５とｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１を接続するコンタクトプラグ２５を有して概略構成される。
【００１０】
図２（ａ）は、本発明の第１の実施の形態に係る半導体装置のｎ型ＭＩＳＦＥＴおよびその周辺の部分断面図である。図２（ａ）においては、ライナー膜４および層間絶縁膜５の図示は省略する。
【００１１】
ｎ型ＭＩＳＦＥＴ１０は、半導体基板２上にゲート絶縁膜１７を介して形成されたゲート電極１６と、ゲート電極１６の上面に形成されたゲートシリサイド層１９と、ゲート電極１６の側面に形成されたゲート側壁１８と、半導体基板２の表面近傍に形成されたソース・ドレイン領域１１と、半導体基板２内のゲート電極１６の下方に形成されたチャネル領域１２と、ソース・ドレイン領域１１の上面に形成されたシリサイド層１３と、を有して概略構成される。
【００１２】
図２（ｂ）は、本発明の第１の実施の形態に係る半導体装置のｐ型ＭＩＳＦＥＴおよびその周辺の部分断面図である。なお、図２（ｂ）においては、ライナー膜４および層間絶縁膜５の図示は省略する。
【００１３】
ｐ型ＭＩＳＦＥＴ２０は、半導体基板２上にゲート絶縁膜２７を介して形成されたゲート電極２６と、ゲート電極２６の上面に形成されたゲートシリサイド層２９と、ゲート電極２６の側面に形成されたゲート側壁２８と、半導体基板２の表面近傍に形成されたソース・ドレイン領域２１と、半導体基板２内のゲート電極２６の下方に形成されたチャネル領域２２と、ソース・ドレイン領域２１の上面に形成されたシリサイド層２３と、を有して概略構成される。
【００１４】
半導体基板２には、Ｓｉ基板等が用いられる。
【００１５】
素子分離領域３は、例えば、ＳｉＯ２等の絶縁材料からなり、ＳＴＩ（Shallow Trench Isolation）構造を有する。
【００１６】
ライナー膜４は、ＳｉＮ等の絶縁材料からなり、層間絶縁膜５にコンタクトプラグ１４形成のための溝を形成する際のエッチングストッパ等として働く。
【００１７】
また、ライナー膜４は、ｎ型ＭＩＳＦＥＴ１０のチャネル領域１２、およびｐ型ＭＩＳＦＥＴ２０のチャネル領域２２に歪みを与える膜であってもよい。この場合、ｎ型ＭＩＳＦＥＴ１０上には、チャネル領域１２に伸張歪みを与える膜、ｐ型ＭＩＳＦＥＴ２０上には、チャネル領域２２に圧縮歪みを与える膜がそれぞれ別に形成されることが好ましい。例えば、ライナー膜４がＳｉＮ膜である場合、ＳｉＮ膜中の水素濃度を制御することにより、圧縮歪みを与える膜と伸張歪みを与える膜に作り分けることができる。
【００１８】
層間絶縁膜５は、例えばＳｉＯ２や、これにＣを添加したＳｉＯＣ、Ｎを添加したＳｉＯＮ、Ｆを添加したＳｉＯＦ、ＢおよびＰを添加したＢＰＳＧ、等のＳｉ酸化物、ＳｉＯＣＨ、ポリメチルシロキサン、ポリアリーレン、ベンゾオキサゾール等の有機絶縁材料からなる。
【００１９】
配線間絶縁膜９は、層間絶縁膜５と同じ材料からなる絶縁膜を用いることができるが、有機絶縁材料等の誘電率の低い材料からなることが好ましい。
【００２０】
配線１５、２５は、例えば、Ｃｕ、Ａｌ、Ａｕ、Ａｇ、Ｗ等の金属からなる。
【００２１】
ｎ型ＭＩＳＦＥＴ１０のコンタクトプラグ１４は、一部分がソース・ドレイン領域１１内に埋め込まれ、半導体基板２を構成する材料よりも線膨張係数の大きい材料からなる。
【００２２】
半導体基板２がＳｉ結晶からなる場合は、コンタクトプラグ１４の材料として、Ｍｇ、Ａｌ、Ｃｕ、Ａｇ、Ｍｏ、Ｃｄ、Ｚｎ、Ｃｏ、Ｎｉ、Ａｕ、Ｒｈ、Ｆｅ等を用いることができる。
【００２３】
コンタクトプラグ１４は、スパッタリング法やＣＶＤ（Chemical Vapor Deposition）法により形成される。形成された直後には、コンタクトプラグ１４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ１４は半導体基板２を構成する材料よりも線膨張係数の大きい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが大きい。このため、半導体基板２はコンタクトプラグ１４に引っ張られるような応力を受け、チャネル領域１２に伸張歪みが発生する。図２（ａ）に示した伸張応力Ｆｓは、半導体基板２内のチャネル領域２２が受ける伸張応力を模式的に示したものである。
【００２４】
チャネル領域１２に伸張歪みが発生することにより、チャネル領域１２における電子の移動度が向上し、ｎ型ＭＩＳＦＥＴ１０の駆動力が向上する。
【００２５】
ｐ型ＭＩＳＦＥＴ２０のコンタクトプラグ２４は、一部分がソース・ドレイン領域２１内に埋め込まれ、半導体基板２を構成する材料よりも線膨張係数の小さい材料からなる。
【００２６】
コンタクトプラグ２４は、スパッタリング法やＣＶＤ法により形成される。形成された直後には、コンタクトプラグ２４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ２４は半導体基板２を構成する材料よりも線膨張係数の小さい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが小さい。このため、コンタクトプラグ２４は半導体基板２に対して相対的に膨張しているような状態となり、半導体基板２はコンタクトプラグ２４から圧縮されるような応力を受け、チャネル領域２２に圧縮歪みが発生する。図２（ｂ）に示した圧縮応力Ｆｃは、半導体基板２内のチャネル領域２２が受ける圧縮応力を模式的に示したものである。
【００２７】
チャネル領域２２に圧縮歪みが発生することにより、チャネル領域２２における正孔の移動度が向上し、ｐ型ＭＩＳＦＥＴ２０の駆動力が向上する。
【００２８】
コンタクトプラグ１４、２４は配線抵抗を低減するために電気抵抗率の低い材料からなることが好ましく、例えば、０℃の温度下で１０Ω／ｍ以下であることが好ましい。
【００２９】
また、コンタクトプラグ１４、２４の下端の高さが低い位置にあるほど、チャネル領域１２、２２に発生する歪みが大きくなる。ただし、リーク電流の発生等の原因となるおそれがあるため、コンタクトプラグ１４、２４の下端、またはコンタクトプラグ１４、２４の下端の下のシリサイド層１３、２３が、ソース・ドレイン領域１１、２１下の半導体基板２に達しない程度の位置にあることが好ましい。
【００３０】
半導体基板２がＳｉ結晶からなる場合は、コンタクトプラグ２４の材料として、Ｗ、Ｉｒ、Ｐｔ等を用いることができる。
【００３１】
ゲート電極１６、２６は、例えば、導電型不純物を含む多結晶シリコンまたは多結晶シリコンゲルマニウムからなる。ｎ型ＭＩＳＦＥＴ１０においては、導電型不純物として、Ａｓ、Ｐ等のｎ型不純物イオンが用いられる。一方、ｐ型ＭＩＳＦＥＴ２０においては、Ｂ、ＢＦ２等のｐ型不純物イオンが用いられる。また、ゲート電極１６、２６は、Ｗ、Ｔａ、Ｔｉ、Ｈｆ、Ｚｒ、Ｒｕ、Ｐｔ、Ｉｒ、Ｍｏ、Ａｌ等やこれらの化合物等からなるメタルゲート電極であってもよく、この場合には上面にゲートシリサイド層１９、２９が形成されない。
【００３２】
ゲートシリサイド層１９、２９は、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、Ｐｄ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。なお、ゲートシリサイド層１９、２９はゲート電極１６、２６の上部をシリサイド化することにより形成されるが、ゲート電極１６、２６の全てをシリサイド化して、フルシリサイドゲート電極を形成してもよい。
【００３３】
ゲート絶縁膜１７、２７は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮや、高誘電材料（例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ等のＨｆ系材料、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＺｒ系材料、Ｙ２Ｏ３等のＹ系材料）からなる。
【００３４】
ゲート側壁１８、２８は、例えばＳｉＮ等の絶縁材料からなる。また、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（Tetraethoxysilane）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００３５】
ｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１は、Ａｓ、Ｐ等のｎ型不純物イオンを半導体基板２の表面近傍に注入することにより形成される。一方、ｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１は、Ｂ、ＢＦ２等のｐ型不純物イオンを半導体基板２の表面近傍に注入することにより形成される。
【００３６】
シリサイド層１３、２３は、ゲートシリサイド層１９、２９と同様に、例えば、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｙ、Ｙｂ、Ｔｉ、ＮｉＰｔ、ＣｏＮｉ等の金属とシリコンとの化合物からなる。また、シリサイド層１３、２３は、図１、２Ａ、２Ｂに示すように、埋め込まれたコンタクトプラグ１４、２４とソース・ドレイン領域１１、２１の境界に沿って形成されることが好ましい。
【００３７】
（半導体装置の製造）
図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｆ）、図３Ｃ（ｇ）〜（ｉ）、図３Ｄ（ｊ）〜（ｌ）、図３Ｅ（ｍ）〜（ｏ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３８】
まず、図３Ａ（ａ）に示すように、半導体基板２内に素子分離領域１０を形成し、ｎ型ＭＩＳＦＥＴ領域１００とｐ型ＭＩＳＦＥＴ領域２００を分離する。続いて、イオン注入法により導電型不純物を半導体基板２表面に注入し、ウェル（図示しない）を形成する。その後、ＲＴＡ（Rapid Thermal Annealing）等の熱処理を行い、ウェル内の導電型不純物を活性化させる。
【００３９】
ここで、ｎ型ＭＩＳＦＥＴ領域１００には、Ｂ等のｐ型不純物を注入してｐ型ウェル（図示しない）を形成する。一方、ｐ型ＭＩＳＦＥＴ領域２００には、Ｐ等のｎ型不純物を注入してｎ型ウェル（図示しない）を形成する。
【００４０】
次に、図３Ａ（ｂ）に示すように、ｎ型ＭＩＳＦＥＴ領域１００の半導体基板２上にゲート絶縁膜１７、ゲート電極１６、ゲート側壁１８、およびソース・ドレイン領域１１を形成する。ここで、ゲート電極１６下のソース・ドレイン領域１１に挟まれた領域がチャネル領域１２となる。
【００４１】
また、ｐ型ＭＩＳＦＥＴ領域２００の半導体基板２上にゲート絶縁膜２７、ゲート電極２６、ゲート側壁２８、およびソース・ドレイン領域２１を形成する。ここで、ゲート電極２６下のソース・ドレイン領域２１に挟まれた領域がチャネル領域２２となる。
【００４２】
ここで、ゲート絶縁膜１７、２７、ゲート電極１６、２６、ゲート側壁１８、２８、およびソース・ドレイン領域１１、２１は、以下の工程により形成される。
【００４３】
まず、ＳｉＯ２膜等のゲート絶縁膜１７、２７の前駆体膜、多結晶シリコン膜等のゲート電極１６、２６の前駆体膜を、例えば、熱酸化法、およびＣＶＤ法により、それぞれ形成する。次に、フォトリソグラフィ法によってレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法によってゲート電極１６、２６の前駆体膜、ゲート絶縁膜１７、２７の前駆体膜をエッチング加工し、ゲート絶縁膜１７、２７、ゲート電極１６、２６を形成する。
【００４４】
次に、ゲート電極１６、２６をマスクとして用いて、イオン注入法により導電型不純物を半導体基板２に注入し、ソース・ドレイン領域１１、２１のエクステンション領域を形成する。その後、エクステンション領域に含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。
【００４５】
ここで、ソース・ドレイン領域１１のエクステンション領域は、Ａｓ等のｎ型不純物を注入することにより形成する。一方、ソース・ドレイン領域２１のエクステンション領域は、ＢＦ２、Ｂ等のｐ型不純物を注入することにより形成する。
【００４６】
次に、ゲート電極１６、２６の側面にゲート側壁１８、２８を形成し、そのゲート側壁１８、２８をマスクエッジとして用いて、イオン注入法により導電型不純物を半導体基板２にソース・ドレイン領域１１、２１のエクステンション領域よりも深い位置まで注入し、ソース・ドレイン領域１１、２１を形成する。その後、ソース・ドレイン領域１１、２１に含まれる導電型不純物を活性化させるために、ＲＴＡ等の熱処理を施す。
【００４７】
ここで、ゲート側壁１８、２８は、ＳｉＯ２等のゲート側壁１８、２８の前駆体膜をゲート電極１６、２６の側面を覆うように堆積させた後、ＲＩＥ法等を用いてエッチング加工することにより形成される。また、ソース・ドレイン領域１１、２１は、それぞれのエクステンション領域と同じ、または同じ導電型の不純物イオンを注入することにより形成される。
【００４８】
次に、図３Ａ（ｃ）に示すように、ゲート電極１６、２６の上面にゲートシリサイド層１９、２９、ソース・ドレイン領域１１、２１の上面の露出部分にシリサイド層１３、２３を形成する。
【００４９】
ここで、ゲートシリサイド層１９、２９、およびシリサイド層１３、２３は、例えば、フッ酸処理によりゲート電極１６、２６の上面およびソース・ドレイン領域１１、２１の上面の露出部分の自然酸化膜を除去した後に、これらの露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡを施して金属膜とゲート電極１６、２６ならびにソース・ドレイン領域１１、２１をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００５０】
次に、図３Ｂ（ｄ）に示すように、ＣＶＤ法等により、ライナー膜４、層間絶縁膜５を形成する。
【００５１】
次に、図３Ｂ（ｅ）に示すように、フォトリソグラフィ法等により、層間絶縁膜５上にレジストパターン６ａを形成する。
【００５２】
次に、図３Ｂ（ｆ）に示すように、ＲＩＥ法等により、レジストパターン６ａを利用して、層間絶縁膜５、ライナー膜４、半導体基板２にエッチングを施し、プラグ溝７ａを形成する。このとき、プラグ溝７ａの深さは、ソース・ドレイン領域１１を貫通しない程度の深さであることが好ましい。つまり、プラグ溝７ａの最下部がソース・ドレイン領域１１内に位置していることが好ましい。
【００５３】
次に、図３Ｃ（ｇ）に示すように、プラグ溝７ａにより露出した半導体基板２の表面に改めてシリサイド層１３を形成する。このとき、シリサイド層１３は、ソース・ドレイン領域１１内に形成されることが好ましい。
【００５４】
ここで、シリサイド層１３は、例えば、フッ酸処理により自然酸化膜を除去した後に、半導体基板２の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡを施して金属膜と半導体基板２をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００５５】
次に、図３Ｃ（ｈ）に示すように、スパッタリング法等により、半導体基板２を構成する材料よりも線膨張係数の大きい材料からなるプラグ材料膜８ａを、プラグ溝７ａに埋めるように堆積させる。このとき、堆積されたプラグ材料膜８ａは数百℃の温度を有し、これに隣接する半導体基板２等の部材も同程度の温度となる。
【００５６】
次に、図３Ｃ（ｉ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）等により層間絶縁膜５の上面をストッパとしてプラグ材料膜８ａに平坦化処理を施し、コンタクトプラグ１４に加工する。
【００５７】
次に、図３Ｄ（ｊ）に示すように、フォトリソグラフィ法等により、層間絶縁膜５上にレジストパターン６ｂを形成する。
【００５８】
次に、図３Ｄ（ｋ）に示すように、ＲＩＥ法等により、レジストパターン６ｂを利用して、層間絶縁膜５、ライナー膜４、半導体基板２にエッチングを施し、プラグ溝７ｂを形成する。このとき、プラグ溝７ｂの深さは、ソース・ドレイン領域２１を貫通しない程度の深さであることが好ましい。つまり、プラグ溝７ｂの最下部がソース・ドレイン領域２１内に位置していることが好ましい。
【００５９】
次に、図３Ｄ（ｌ）に示すように、プラグ溝７ｂにより露出した半導体基板２の表面に改めてシリサイド層２３を形成する。このとき、シリサイド層１３は、ソース・ドレイン領域１１内に形成されることが好ましい。
【００６０】
ここで、シリサイド層２３は、例えば、フッ酸処理により自然酸化膜を除去した後に、半導体基板２の露出部分を覆うようにＮｉ等からなる金属膜をスパッタリングにより堆積させ、ＲＴＡを施して金属膜と半導体基板２をシリサイド化反応させることにより形成される。また、金属膜の未反応部分は、硫酸と過酸化水素水の混合溶液でエッチングして除去する。
【００６１】
次に、図３Ｅ（ｍ）に示すように、スパッタリング法等により、半導体基板２を構成する材料よりも線膨張係数の小さい材料からなるプラグ材料膜８ｂを、プラグ溝７ｂに埋めるように堆積させる。このとき、堆積されたプラグ材料膜８ｂは数百℃の温度を有し、これに隣接する半導体基板２等の部材も同程度の温度となる。
【００６２】
次に、図３Ｅ（ｎ）に示すように、ＣＭＰ等により層間絶縁膜５の上面をストッパとしてプラグ材料膜８ｂに平坦化処理を施し、コンタクトプラグ２４に加工する。
【００６３】
次に、図３Ｅ（ｏ）に示すように、層間絶縁膜５上に配線間絶縁膜９、および配線１５、２５を形成する。
【００６４】
配線間絶縁膜９は、ＣＶＤ法等により形成される。配線１５、２５は、フォトリソグラフィ法、ＲＩＥ法等により配線間絶縁膜９に配線溝を形成した後、スパッタリング法等により配線溝を配線１５、２５の前駆体膜で埋め、ＣＭＰ等の平坦化処理を施すことにより形成される。
【００６５】
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、コンタクトプラグ１４を構成する材料を、半導体基板２を構成する材料よりも線膨張係数の大きい材料とすることにより、チャネル領域１２に伸張歪みを発生させ、ｎ型ＭＩＳＦＥＴ１０の駆動力を向上させることができる。
【００６６】
また、コンタクトプラグ２４を構成する材料を、半導体基板２を構成する材料よりも線膨張係数の小さい材料とすることにより、チャネル領域２２に圧縮歪みを発生させ、ｐ型ＭＩＳＦＥＴ２０の駆動力を向上させることができる。
【００６７】
〔第２の実施の形態〕
本発明の第２の実施の形態は、コンタクトプラグ１４、２４が複数の材料から構成される点において第１の実施の形態と異なる。なお、以降の各実施の形態においては、他の部材の構成や製造工程等、第１の実施の形態と同様の点については、簡単のために説明を省略する。
【００６８】
（半導体装置の構成）
図４は、本発明の第２の実施の形態に係る半導体装置の断面図である。
【００６９】
コンタクトプラグ１４は、それぞれ異なる材料からなる上層１４ａと、下層１４ｂから構成される。下層１４ｂは、半導体基板２を構成する材料よりも線膨張係数の大きい材料からなる。
【００７０】
上層１４ａと下層１４ｂは、配線抵抗を低減するために電気抵抗率の低い材料からなることが好ましく、例えば、０℃の温度下で１０Ω／ｍ以下であることが好ましい。また、上層１４ａは、下層１４ｂよりも電気抵抗率の小さい材料からなることが好ましい。
【００７１】
半導体基板２がＳｉ結晶からなる場合は、下層１４ｂの材料として、Ｍｇ、Ａｌ、Ｃｕ、Ａｇ、Ｍｏ、Ｃｄ、Ｚｎ、Ｃｏ、Ｎｉ、Ａｕ、Ｒｈ、Ｆｅ等を用いることができる。
【００７２】
コンタクトプラグ１４の上層１４ａと下層１４ｂは、スパッタリング法やＣＶＤ法により形成される。形成された直後には、上層１４ａと下層１４ｂは数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、下層１４ｂは半導体基板２を構成する材料よりも線膨張係数の大きい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが大きい。このため、半導体基板２は下層１４ｂに引っ張られるような応力を受け、チャネル領域１２に伸張歪みが発生する。
【００７３】
チャネル領域１２に伸張歪みが発生することにより、チャネル領域１２における電子の移動度が向上し、ｎ型ＭＩＳＦＥＴ１０の駆動力が向上する。
【００７４】
上層１４ａと下層１４ｂの界面は、チャネル領域１２に効率よく歪みを与えるために、ｎ型ＭＩＳＦＥＴ１０におけるゲート絶縁膜１７と半導体基板２との界面よりも高い位置にあることが好ましい。
【００７５】
コンタクトプラグ２４は、それぞれ異なる材料からなる上層２４ａと、下層２４ｂから構成される。下層２４ｂは、半導体基板２を構成する材料よりも線膨張係数の小さい材料からなる。
【００７６】
上層２４ａと下層２４ｂは、配線抵抗を低減するために電気抵抗率の低い材料からなることが好ましく、例えば、０℃の温度下で１０Ω／ｍ以下であることが好ましい。また、上層２４ａは、下層２４ｂよりも電気抵抗率の小さい材料からなることが好ましい。
【００７７】
半導体基板２がＳｉ結晶からなる場合は、下層２４ｂの材料として、Ｗ、Ｉｒ、Ｐｔ等を用いることができる。
【００７８】
コンタクトプラグ２４の上層２４ａと下層２４ｂは、スパッタリング法やＣＶＤ法により形成される。形成された直後には、上層２４ａと下層２４ｂは数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、下層２４ｂは半導体基板２を構成する材料よりも線膨張係数の小さい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが小さい。このため、下層２４ｂは半導体基板２に対して相対的に膨張しているような状態となり、半導体基板２は下層２４ｂから圧縮されるような応力を受け、チャネル領域２２に圧縮歪みが発生する。
【００７９】
チャネル領域２２に圧縮歪みが発生することにより、チャネル領域２２における正孔の移動度が向上し、ｐ型ＭＩＳＦＥＴ２０の駆動力が向上する。
【００８０】
上層２４ａと下層２４ｂの界面は、チャネル領域２２に効率よく歪みを与えるために、ｐ型ＭＩＳＦＥＴ２０におけるゲート絶縁膜２７と半導体基板２との界面よりも高い位置にあることが好ましい。
【００８１】
また、コンタクトプラグ１４、２４の下層１４ｂ、２４ｂの下端の高さが低い位置にあるほど、チャネル領域１２、２２に発生する歪みが大きくなる。ただし、リーク電流の発生等の原因となるおそれがあるため、下層１４ｂ、２４ｂの下端、または下層１４ｂ、２４ｂの下端の下のシリサイド層１３、２３が、ソース・ドレイン領域１１、２１下の半導体基板２に達しない程度の位置にあることが好ましい。
【００８２】
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、コンタクトプラグ１４を上層１４ａと下層１４ｂの２層構造とすることにより、以下の効果を得ることができる。まず、下層１４ｂを構成する材料を、半導体基板２を構成する材料よりも線膨張係数の大きい材料とすることにより、チャネル領域１２に伸張歪みを発生させ、チャネル領域１２における電子の移動度を向上させることができる。さらに、上層１４ｂを下層１４ｂよりも電気抵抗率の小さい材料から形成することにより、配線抵抗を低下させることができる。これらの効果により、ｎ型ＭＩＳＦＥＴ１０の駆動力を向上させることができる。
【００８３】
また、コンタクトプラグ２４を上層２４ａと下層２４ｂの２層構造とすることにより、以下の効果を得ることができる。まず、下層２４ｂを構成する材料を、半導体基板２を構成する材料よりも線膨張係数の小さい材料とすることにより、チャネル領域２２に圧縮歪みを発生させ、チャネル領域２２における正孔の移動度を向上させることができる。さらに、上層２４ｂを下層２４ｂよりも電気抵抗率の小さい材料から形成することにより、配線抵抗を低下させることができる。これらの効果により、ｐ型ＭＩＳＦＥＴ２０の駆動力を向上させることができる。
【００８４】
なお、本実施の形態においては、コンタクトプラグ１４、２４は、それぞれ上層１４ａ、２４ａと下層１４ｂ、２４ｂの２層構造であるとして説明したが、３層以上の多層構造であってもよい。
【００８５】
〔第３の実施の形態〕
本発明の第３の実施の形態は、コンタクトプラグ１４、２４がソース・ドレイン領域１１、２１に埋め込まれない点において第１の実施の形態と異なる。
【００８６】
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置の断面図である。
【００８７】
コンタクトプラグ１４は、ｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１に埋め込まれておらず、シリサイド層１３の上面に接続されている。また、層間絶縁膜５を構成する材料よりも線膨張係数の大きい材料からなる。
【００８８】
コンタクトプラグ１４は、スパッタリング法やＣＶＤ法により形成される。形成された直後には、コンタクトプラグ１４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ１４は層間絶縁膜５を構成する材料よりも線膨張係数の大きい材料からなるため、層間絶縁膜５よりも温度の低下による収縮の度合いが大きい。このため、層間絶縁膜５はコンタクトプラグ１４に引っ張られるような応力を受ける。この応力はチャネル領域１２にまで伝搬し、チャネル領域１２に伸張歪みが発生する。
【００８９】
チャネル領域１２に伸張歪みが発生することにより、チャネル領域１２における電子の移動度が向上し、ｎ型ＭＩＳＦＥＴ１０の駆動力が向上する。
【００９０】
コンタクトプラグ２４は、ｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１に埋め込まれておらず、シリサイド層２３の上面に接続されている。また、層間絶縁膜５を構成する材料よりも線膨張係数の小さい材料からなる。
【００９１】
コンタクトプラグ２４は、スパッタリング法やＣＶＤ法により形成される。形成された直後には、コンタクトプラグ２４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ２４は層間絶縁膜５を構成する材料よりも線膨張係数の小さい材料からなるため、層間絶縁膜５よりも温度の低下による収縮の度合いが小さい。このため、コンタクトプラグ２４は層間絶縁膜５に対して相対的に膨張しているような状態となり、層間絶縁膜５はコンタクトプラグ２４から圧縮されるような応力を受ける。この応力はチャネル領域２２にまで伝搬し、チャネル領域２２に圧縮歪みが発生する。
【００９２】
チャネル領域２２に圧縮歪みが発生することにより、チャネル領域２２における正孔の移動度が向上し、ｐ型ＭＩＳＦＥＴ２０の駆動力が向上する。
【００９３】
コンタクトプラグ１４、２４と層間絶縁膜５の線膨張係数の関係は、コンタクトプラグ１４および層間絶縁膜５の材料の選択の他に、層間絶縁膜５の成膜条件を変えて空孔度等を制御することにより、調整することができる。
【００９４】
また、コンタクトプラグ１４、２４は配線抵抗を低減するために電気抵抗率の低い材料からなることが好ましく、例えば、０℃の温度下で１０Ω／ｍ以下であることが好ましい。
【００９５】
なお、本実施の形態においては、コンタクトプラグ１４とコンタクトプラグ２４の両方がソース・ドレイン領域１１、２１に埋め込まれない構成について説明したが、コンタクトプラグ１４とコンタクトプラグ２４のいずれか一方が埋め込まれた構成であってもよい。
【００９６】
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、コンタクトプラグ１４を構成する材料を、層間絶縁膜５を構成する材料よりも線膨張係数の大きい材料とすることにより、間接的にチャネル領域１２に伸張歪みを発生させ、ｎ型ＭＩＳＦＥＴ１０の駆動力を向上させることができる。
【００９７】
また、コンタクトプラグ２４を構成する材料を、層間絶縁膜５を構成する材料よりも線膨張係数の小さい材料とすることにより、間接的にチャネル領域２２に圧縮歪みを発生させ、ｐ型ＭＩＳＦＥＴ２０の駆動力を向上させることができる。
【００９８】
〔第４の実施の形態〕
本発明の第４の実施の形態は、コンタクトプラグ１４、２４が同一の材料から形成される点において第１の実施の形態と異なる。
【００９９】
（半導体装置の構成）
図６は、本発明の第４の実施の形態に係る半導体装置の断面図である。
【０１００】
コンタクトプラグ１４、２４は、半導体基板２を構成する材料よりも線膨張係数の大きい材料からなる。
【０１０１】
半導体基板２がＳｉ結晶からなる場合は、コンタクトプラグ１４、２４の材料として、Ｍｇ、Ａｌ、Ｃｕ、Ａｇ、Ｍｏ、Ｃｄ、Ｚｎ、Ｃｏ、Ｎｉ、Ａｕ、Ｒｈ、Ｆｅ等を用いることができる。
【０１０２】
コンタクトプラグ１４は、一部分がｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１内に埋め込まれる。一方、コンタクトプラグ２４は、ｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１に埋め込まれておらず、シリサイド層２３の上面に接続されている。
【０１０３】
なお、コンタクトプラグ１４の下端の高さが低い位置にあるほど、チャネル領域１２に発生する歪みが大きくなる。ただし、リーク電流の発生等の原因となるおそれがあるため、コンタクトプラグ１４の下端、またはコンタクトプラグ１４の下端の下のシリサイド層１３が、ソース・ドレイン領域１１下の半導体基板２に達しない程度の位置にあることが好ましい。また、コンタクトプラグ２４の下端がコンタクトプラグ１４の下端よりも高い位置にあれば、コンタクトプラグ２４がｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１に埋め込まれていてもよい。
【０１０４】
コンタクトプラグ１４、２４は、スパッタリング法やＣＶＤ法により形成される。形成された直後には、コンタクトプラグ１４、２４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ１４、２４は半導体基板２を構成する材料よりも線膨張係数の大きい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが大きい。このため、半導体基板２はコンタクトプラグ１４、２４に引っ張られるような応力を受ける。
【０１０５】
ここで、コンタクトプラグ１４は、一部分がｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１内に埋め込まれているため、半導体基板２に応力が伝わり易く、チャネル領域１２に効率的に伸張歪みを発生させることができる。チャネル領域１２に伸張歪みが発生することにより、チャネル領域１２における電子の移動度が向上し、ｎ型ＭＩＳＦＥＴ１０の駆動力が向上する。
【０１０６】
一方、コンタクトプラグ２４は、ｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１に埋め込まれていない、または埋め込まれていてもその下端がコンタクトプラグ１４の下端よりも高い位置にあるため、半導体基板２に応力が伝わり難く、チャネル領域２２に発生する伸張歪みはチャネル領域１２と比較して僅かである。
【０１０７】
（半導体装置の製造）
図７Ａ（ａ）〜（ｃ）、図７Ｂ（ｄ）〜（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【０１０８】
まず、図７Ａ（ａ）に示すように、第１の実施の形態の図３Ｂ（ｆ）において示した、ｎ型ＭＩＳＦＥＴ領域１００にプラグ溝７ａを形成するまでの工程を行う。
【０１０９】
次に、図７Ａ（ｂ）に示すように、レジストパターン６ａを除去した後、フォトリソグラフィ法等により、層間絶縁膜５上にレジストパターン６ｂを形成する。
【０１１０】
次に、図７Ａ（ｃ）に示すように、ＲＩＥ法等により、レジストパターン６ｂを利用して、層間絶縁膜５、ライナー膜４にエッチングを施し、プラグ溝７ｂを形成する。このエッチングは、シリサイド層２１が露出する程度で止め、半導体基板２を掘り下げない。半導体基板２を掘り下げる場合であっても、プラグ溝７ｂの最下部がプラグ溝７ａの最下部よりも高い位置にあるようにする。
【０１１１】
次に、図７Ｂ（ｄ）に示すように、プラグ溝７ａにより露出したソース・ドレイン領域１１の表面に改めてシリサイド層１３を形成した後、スパッタリング法等により、半導体基板２を構成する材料よりも線膨張係数の大きい材料からなるプラグ材料膜８ａを、プラグ溝７ａ、７ｂを埋めるように堆積させる。このとき、堆積されたプラグ材料膜８ａは数百℃の温度を有し、これに隣接する半導体基板２等の部材も同程度の温度を有する。
【０１１２】
なお、プラグ溝７ａにより露出したソース・ドレイン領域１１の表面に改めてシリサイド層１３を形成する工程は、プラグ溝７ａを形成した直後に行ってもよい。
【０１１３】
次に、図７Ｂ（ｅ）に示すように、ＣＭＰ等により層間絶縁膜５の上面をストッパとしてプラグ材料膜８ａに平坦化処理を施し、コンタクトプラグ１４、２４に加工する。
【０１１４】
次に、図７Ｂ（ｆ）に示すように、層間絶縁膜５上に配線間絶縁膜９、および配線１５、２５を形成する。
【０１１５】
なお、上記の説明においては、プラグ溝７ａとプラグ溝７ｂを別工程で形成するものとしたが、層間絶縁膜５とライナー膜４のエッチングまでは同時に行ってもよい。この場合、プラグ溝７ａとプラグ溝７ｂをシリサイド層１１、２３が露出する深さまで同時に形成した後、新たにレジストパターンを形成して、プラグ溝７ａのみを目的とする位置まで掘り下げる。
【０１１６】
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、コンタクトプラグ１４を構成する材料を、半導体基板２を構成する材料よりも線膨張係数の大きい材料とすることにより、チャネル領域１２に伸張歪みを発生させ、ｎ型ＭＩＳＦＥＴ１０の駆動力を向上させることができる。
【０１１７】
また、コンタクトプラグ１４とコンタクトプラグ２４を同一の材料で形成することにより、製造工程を簡略化することができ、製造コストの低減や製造時間の短縮、歩留まりの向上を図ることができる。
【０１１８】
なお、コンタクトプラグ２４によりチャネル領域２２にも伸張歪みが発生するが、コンタクトプラグ２４がソース・ドレイン領域２１に埋め込まれていない、または埋め込まれていてもその下端がコンタクトプラグ１４の下端よりも高い位置にあるため、伸張歪みの度合いが小さく、ｐ型ＭＩＳＦＥＴ２０の駆動力に与える悪影響は少ない。
【０１１９】
〔第５の実施の形態〕
本発明の第５の実施の形態は、ｎ型ＭＩＳＦＥＴ１０ではなくｐ型ＭＩＳＦＥＴ２０の駆動力を向上させる点において第４の実施の形態と異なる。なお、他の部材の構成や製造工程等、第４の実施の形態と同様の点については、簡単のために説明を省略する。
【０１２０】
（半導体装置の構成）
図８は、本発明の第５の実施の形態に係る半導体装置の断面図である。
【０１２１】
コンタクトプラグ１４、２４は、半導体基板２を構成する材料よりも線膨張係数の小さい材料からなる。
【０１２２】
半導体基板２がＳｉ結晶からなる場合は、コンタクトプラグ１４、２４の材料として、Ｗ、Ｉｒ、Ｐｔ等を用いることができる。
【０１２３】
コンタクトプラグ２４は、一部分がｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１内に埋め込まれる。一方、コンタクトプラグ１４は、ｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１に埋め込まれておらず、シリサイド層１３の上面に接続されている。
【０１２４】
なお、コンタクトプラグ２４の下端の高さが低い位置にあるほど、チャネル領域２２に発生する歪みが大きくなる。ただし、リーク電流の発生等の原因となるおそれがあるため、コンタクトプラグ２４の下端、またはコンタクトプラグ２４の下端の下のシリサイド層２３が、ソース・ドレイン領域２１下の半導体基板２に達しない程度の位置にあることが好ましい。また、コンタクトプラグ１４の下端がコンタクトプラグ２４の下端よりも高い位置にあれば、コンタクトプラグ１４がｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１に埋め込まれていてもよい。
【０１２５】
コンタクトプラグ１４、２４は、スパッタリング法やＣＶＤ法により形成される。形成された直後には、コンタクトプラグ１４、２４は数百℃の温度を有し、その後、時間の経過に伴い温度は低下する。温度が低下すると、それに伴い収縮が生じるが、コンタクトプラグ１４、２４は半導体基板２を構成する材料よりも線膨張係数の小さい材料からなるため、半導体基板２よりも温度の低下による収縮の度合いが小さい。このため、コンタクトプラグ１４、２４は半導体基板２に対して相対的に膨張しているような状態となり、半導体基板２はコンタクトプラグ１４、２４から圧縮されるような応力を受け、チャネル領域２２に圧縮歪みが発生する。
【０１２６】
ここで、コンタクトプラグ２４は、一部分がｐ型ＭＩＳＦＥＴ２０のソース・ドレイン領域２１内に埋め込まれているため、半導体基板２に応力が伝わり易く、チャネル領域２２に効率的に圧縮歪みを発生させることができる。チャネル領域２２に圧縮歪みが発生することにより、チャネル領域２２における正孔の移動度が向上し、ｐ型ＭＩＳＦＥＴ２０の駆動力が向上する。
【０１２７】
一方、コンタクトプラグ１４は、ｎ型ＭＩＳＦＥＴ１０のソース・ドレイン領域１１に埋め込まれていない、または埋め込まれていてもその下端がコンタクトプラグ２４の下端よりも高い位置にあるため、半導体基板２に応力が伝わり難く、チャネル領域１２に発生する圧縮歪みはチャネル領域２２と比較して僅かである。
【０１２８】
（第５の実施の形態の効果）
本発明の第５の実施の形態によれば、コンタクトプラグ２４を構成する材料を、半導体基板２を構成する材料よりも線膨張係数の小さい材料とすることにより、チャネル領域２２に伸張歪みを発生させ、ｐ型ＭＩＳＦＥＴ２０の駆動力を向上させることができる。
【０１２９】
また、コンタクトプラグ１４とコンタクトプラグ２４を同一の材料で形成することにより、製造工程を簡略化することができ、製造コストの低減や製造時間の短縮、歩留まりの向上を図ることができる。
【０１３０】
なお、コンタクトプラグ１４によりチャネル領域１２にも圧縮歪みが発生するが、コンタクトプラグ１４がソース・ドレイン領域１１に埋め込まれていない、または埋め込まれていてもその下端がコンタクトプラグ２４の下端よりも高い位置にあるため、圧縮歪みの度合いが小さく、ｎ型ＭＩＳＦＥＴ１０の駆動力に与える悪影響は少ない。
【０１３１】
〔他の実施の形態〕
本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
【０１３２】
例えば、上記各実施の形態の各図において、シリサイド層１３、２３の上面の高さは、ゲート絶縁膜１７、２７と半導体基板２の界面の高さと一致するように示されているが、必ずしも一致する必要はない。シリサイド層１３、２３の上面がゲート絶縁膜１７、２７と半導体基板２の界面よりも高い位置にある場合であっても、コンタクトプラグ１４、２４の下端がゲート絶縁膜１７と半導体基板２との界面よりも低い位置にある方が、チャネル領域１２、２２に発生する歪みが大きくなる。
【０１３３】
例えば、ソース・ドレイン領域１１は、半導体基板２を構成する材料よりも格子定数の小さい結晶をエピタキシャル成長させて形成するものであってもよい。半導体基板２がＳｉ結晶からなる場合は、ソース・ドレイン領域１１の材料として、Ｓｉ結晶よりも格子定数の小さいＳｉＣ結晶等を用いることができる。
【０１３４】
ソース・ドレイン領域１１が半導体基板２を構成する材料よりも格子定数の小さい結晶からなる場合は、ソース・ドレイン領域１１がチャネル領域１２に伸張歪みを与えて、チャネル領域１２における電子の移動度を向上させることができる。
【０１３５】
この場合、コンタクトプラグ１４はソース・ドレイン領域１１を構成するエピタキシャル結晶よりも線膨張係数の大きい材料からなる。
【０１３６】
また、ソース・ドレイン領域２１は、半導体基板２を構成する材料よりも格子定数の大きい結晶をエピタキシャル成長させて形成するものであってもよい。半導体基板２がＳｉ結晶からなる場合は、ソース・ドレイン領域２１の材料として、Ｓｉ結晶よりも格子定数の大きいＳｉＧｅ結晶等を用いることができる。
【０１３７】
ソース・ドレイン領域２１が半導体基板２を構成する材料よりも格子定数の大きい結晶からなる場合は、ソース・ドレイン領域２１がチャネル領域２２に圧縮歪みを与えて、チャネル領域２２における正孔の移動度を向上させることができる。
【０１３８】
この場合、コンタクトプラグ２４はソース・ドレイン領域２１を構成するエピタキシャル結晶よりも線膨張係数の小さい材料からなる。
【０１３９】
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【図面の簡単な説明】
【０１４０】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図。
【図２】（ａ）、（ｂ）は、本発明の第１の実施の形態に係る半導体装置のｎ型ＭＩＳＦＥＴ、ｐ型ＭＩＳＦＥＴおよびその周辺の部分断面図。
【図３Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｃ】（ｇ）〜（ｉ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｄ】（ｊ）〜（ｌ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図３Ｅ】（ｍ）〜（ｏ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図。
【図６】本発明の第４の実施の形態に係る半導体装置の断面図。
【図７Ａ】（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図７Ｂ】（ｄ）〜（ｆ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第５の実施の形態に係る半導体装置の断面図。
【符号の説明】
【０１４１】
１  半導体装置。２  半導体基板。１０  ｎ型ＭＩＳＦＥＴ。２０  ｐ型ＭＩＳＦＥＴ。１１、２１  ソース・ドレイン領域。１２、２２  チャネル領域。１４、２４  コンタクトプラグ。
【図１】
2008288329.tif 000003
【図２】
2008288329.tif 000004
【図３Ａ】
2008288329.tif 000005
【図３Ｂ】
2008288329.tif 000006
【図３Ｃ】
2008288329.tif 000007
【図３Ｄ】
2008288329.tif 000008
【図３Ｅ】
2008288329.tif 000009
【図４】
2008288329.tif 000010
【図５】
2008288329.tif 000011
【図６】
2008288329.tif 000012
【図７Ａ】
2008288329.tif 000013
【図７Ｂ】
2008288329.tif 000014
【図８】
2008288329.tif 000015