(57)【要約】【課題】耐ノイズ性に優れ、かつ回路面積、消費電力及びコストを低減することができる多入力のΔΣ型Ａ／Ｄ変換器を提供する。【解決手段】ΔΣ型Ａ／Ｄ変換器は、複数の入力チャンネルの中から１つを選択すると共に、選択した入力チャンネルを示す識別信号を生成するマルチプレクサ１０と、アナログ入力信号を１ビットのデジタル信号に変換するΔΣ変調器１２と、デジタルフィルタ２０と、ΔΣ変調器１２の出力信号を非電気信号に変換した後に電気信号に戻してデジタルフィルタ２０に入力する絶縁素子３０と、識別信号を非電気信号に変換した後に電気信号に戻してデジタルモジュール１０１に入力する絶縁素子３１とを有する。マルチプレクサ１０とΔΣ変調器１２とを含むアナログモジュール１００のグランドとデジタルフィルタ２０を含むデジタルモジュール１０１のグランドとは分離されている。【選択図】  図５
2008035039.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を１ビットのデジタル信号に変換するΔΣ変調器と、
このΔΣ変調器の出力のうち信号周波数帯域のみを通過させるデジタルフィルタと、
複数の入力チャンネルの中から何れか１つを選択し、選択した入力チャンネルのアナログ入力信号を前記ΔΣ変調器に入力すると共に、前記選択した入力チャンネルを示す識別信号を生成する切替回路と、
前記ΔΣ変調器と前記デジタルフィルタとの間に設けられ、前記ΔΣ変調器の出力信号を非電気信号に変換した後に電気信号に戻して前記デジタルフィルタに入力する第１の絶縁素子と、
前記識別信号を非電気信号に変換した後に電気信号に戻して前記デジタルフィルタを含むデジタルモジュールに入力する第２の絶縁素子とを有し、
前記切替回路と前記ΔΣ変調器とを含むアナログモジュールのグランドと、前記デジタルフィルタを含むデジタルモジュールのグランドとを分離したことを特徴とするΔΣ型Ａ／Ｄ変換器。
【請求項２】
請求項１記載のΔΣ型Ａ／Ｄ変換器において、
さらに、前記デジタルモジュールで生成されるクロック信号を非電気信号に変換した後に電気信号に戻して前記アナログモジュールに入力する第３の絶縁素子を有し、
前記切替回路は、前記クロック信号に同期して複数の入力チャンネルの中から何れか１つを順次選択することを特徴とすることを特徴とするΔΣ型Ａ／Ｄ変換器。
【請求項３】
請求項２記載のΔΣ型Ａ／Ｄ変換器において、
さらに、前記アナログモジュールは、前記クロック信号を整流してアナログモジュールの電源電圧を生成する整流回路を備えることを特徴とするΔΣ型Ａ／Ｄ変換器。
【請求項４】
請求項１または２記載のΔΣ型Ａ／Ｄ変換器において、
前記第１、第２、第３の絶縁素子は、フォトカプラ又はトランスであることを特徴とするΔΣ型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に係り、特に複数のアナログ入力信号をデジタル信号に変換する多入力のΔΣ型Ａ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
従来より、オーバサンプリングとノイズシェーピングによって折り返し雑音及び量子化雑音を低減できる高分解能なＡ／Ｄ変換器として、ΔΣ型Ａ／Ｄ変換器が提案されている（例えば、特許文献１、特許文献２参照）。
図１１に従来のΔΣ型Ａ／Ｄ変換器の構成を示す。ΔΣ型Ａ／Ｄ変換器は、アナログ入力信号を１ビットのデジタル信号に変換するΔΣ変調器１と、ΔΣ変調器１の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器１の量子化ノイズを除去して１ビットのデジタル出力信号を出力するデジタルフィルタ（ＬＰＦ）２とを有する。ΔΣ変調器１はアナログ回路で構成され、デジタルフィルタ２はデジタル回路で構成されている。
【０００３】
図１１に示した従来のΔΣ型Ａ／Ｄ変換器では、デジタルフィルタ２以降のデジタル回路で発生するデジタルノイズがアナログ入力信号に混入するという問題点があった。例えば温調計などのコントローラの場合、センサの出力信号をＡ／Ｄ変換器でデジタル信号に変換してマイクロプロセッサに入力し、マイクロプロセッサで制御出力を演算するが、センサとコントローラとの距離が離れている場合、センサの出力信号にノイズが混入し易くなる。
【０００４】
また、図１１に示した従来のΔΣ型Ａ／Ｄ変換器を集積化すると、チップ面積の半分以上をデジタルフィルタ２が占有する。デジタル回路は設計ルールによる微細化が容易であり、回路面積の縮小が可能であるが、アナログ回路は耐ノイズ性を考慮すると微細化が難しいという問題がある。したがって、従来のΔΣ型Ａ／Ｄ変換器のようにΔΣ変調器１とデジタルフィルタ２とを同一チップ上に形成すると、ΔΣ変調器１とデジタルフィルタ２の各々について最適な設計を行うことが難しくなり、またΔΣ変調器１とデジタルフィルタ２を絶縁することも難しくなるという問題点があった。
【０００５】
図１１に示した従来のΔΣ型Ａ／Ｄ変換器の問題点を解決するために、ΔΣ型Ａ／Ｄ変換器をΔΣ変調器とデジタルフィルタに分割してそれぞれ別の集積回路上に形成することが提案されている（例えば、非特許文献１参照）。このような集積回路の構成によれば、ΔΣ変調器を含むアナログモジュールのグランドとデジタルフィルタを含むデジタルモジュールのグランドとの間での電気的なグランド分離を行うことができ、ΔΣ型Ａ／Ｄ変換器の耐ノイズ性を向上させることができる。
【０００６】
【特許文献１】特開２０００−１０１５２３号公報
【特許文献２】特開２０００−２４４３２４号公報
【非特許文献１】“ＡＤＳ１２０４データシート”，テキサスインスツルメンツ，［２００６年７月２４日検索］，インターネット＜http://focus.ti.com/docs/prod/folders/print/ads1204.html＞
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１に開示された集積回路によれば、前述のとおり、アナログモジュールのグランドとデジタルモジュールのグランドとを分離することができる。しかしながら、非特許文献１に開示された集積回路では、多数のアナログ入力信号をデジタル信号に変換する場合、入力チャンネル数に応じた個数のΔΣ変調器とそれぞれに対応する出力端子とを設ける必要があり、チップ面積が増大するだけでなく、チップの消費電力が増加するという問題点があった。
【０００８】
また、非特許文献１に開示された集積回路において、多数のアナログ入力信号をデジタル信号に変換する場合、ΔΣ変調器と後段のデジタルフィルタとの間の信号線の数が増大する。したがって、ΔΣ変調器とデジタルフィルタとの間に絶縁素子を挿入して、絶縁素子によるグランド分離を行う場合には絶縁素子の数が増大し、基板実装面積が増加することに加えて、経済的なデメリットが増加するという問題点があった。
【０００９】
本発明は、上記課題を解決するためになされたもので、耐ノイズ性に優れ、かつ回路面積、消費電力及びコストを低減することができる多入力のΔΣ型Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のΔΣ型Ａ／Ｄ変換器は、アナログ入力信号を１ビットのデジタル信号に変換するΔΣ変調器と、このΔΣ変調器の出力のうち信号周波数帯域のみを通過させるデジタルフィルタと、複数の入力チャンネルの中から何れか１つを選択し、選択した入力チャンネルのアナログ入力信号を前記ΔΣ変調器に入力すると共に、前記選択した入力チャンネルを示す識別信号を生成する切替回路と、前記ΔΣ変調器と前記デジタルフィルタとの間に設けられ、前記ΔΣ変調器の出力信号を非電気信号に変換した後に電気信号に戻して前記デジタルフィルタに入力する第１の絶縁素子と、前記識別信号を非電気信号に変換した後に電気信号に戻して前記デジタルフィルタを含むデジタルモジュールに入力する第２の絶縁素子とを有し、前記切替回路と前記ΔΣ変調器とを含むアナログモジュールのグランドと、前記デジタルフィルタを含むデジタルモジュールのグランドとを分離したことを特徴とするものである。
【００１１】
また、本発明のΔΣ型Ａ／Ｄ変換器の１構成例は、さらに、前記デジタルモジュールで生成されるクロック信号を非電気信号に変換した後に電気信号に戻して前記アナログモジュールに入力する第３の絶縁素子を有し、前記切替回路は、前記クロック信号に同期して複数の入力チャンネルの中から何れか１つを順次選択するものである。
また、本発明のΔΣ型Ａ／Ｄ変換器の１構成例において、さらに、前記アナログモジュールは、前記クロック信号を整流してアナログモジュールの電源電圧を生成する整流回路を備えるものである。
また、本発明のΔΣ型Ａ／Ｄ変換器の１構成例において、前記第１、第２、第３の絶縁素子は、フォトカプラ又はトランスである。
【発明の効果】
【００１２】
本発明によれば、ΔΣ変調器とデジタルフィルタとを異なるモジュールに分離することで、例えばセンサからΔΣ変調器に入力されるアナログ入力信号の信号線を引き回す代わりに、ΔΣ変調器のデジタル出力の信号線を伸ばすことが可能になるので、アナログ入力信号へのノイズの混入を抑制することができる。また、本発明では、ΔΣ変調器を含むアナログモジュールのグランドとデジタルフィルタを含むデジタルモジュールのグランドとを分離することで、デジタルモジュールからアナログ入力信号へのノイズ混入を抑制することができる。また、本発明では、ΔΣ変調器とデジタルフィルタとの間の信号の送受を第１の絶縁素子を介して行うことにより、デジタルモジュールからアナログ入力信号へのノイズ混入を更に抑制することができる。さらに、本発明では、ΔΣ変調器とデジタルフィルタとを異なるモジュールに分離することで、アナログモジュールとデジタルモジュールの各々について最適な設計を行うことができる。また、本発明では、デジタルモジュールとアナログモジュールとの間の識別信号の送受を第２の絶縁素子を介して行うことにより、マルチチャンネルのΔΣ型Ａ／Ｄ変換器においてデジタルモジュールからアナログ入力信号へのノイズ混入を抑制することができる。また、本発明では、切替回路を用いて入力チャンネルを切り替えるようにしたことにより、ΔΣ変調器とデジタルフィルタとを入力チャンネル毎に設ける必要がなくなり、各入力チャンネルで共用することができる。また、本発明では、この共用化により、ΔΣ変調器とデジタルフィルタとの間に設ける第１の絶縁素子の個数を削減することができる。したがって、本発明によれば、ΔΣ変調器を入力チャンネル毎に設ける必要がある従来のΔΣ型Ａ／Ｄ変換器に比べて、回路面積、消費電力及びコストを低減することができる。さらに、本発明では、アナログモジュールからデジタルモジュールに対して識別信号を送信するようにしたので、デジタルフィルタのデジタル出力信号に基づいて所定の処理を行うＣＰＵ等の処理手段は、デジタル出力信号が複数の入力チャンネルのうちどのチャンネルからの信号であるかを識別することができる。
【００１３】
また、本発明では、デジタルモジュールとアナログモジュールとの間のクロック信号の送受を第３の絶縁素子を介して行うことにより、マルチチャンネルのΔΣ型Ａ／Ｄ変換器においてデジタルモジュールからアナログ入力信号へのノイズ混入を抑制することができる。
【００１４】
また、本発明では、アナログモジュールに、クロック信号を整流してアナログモジュールの電源電圧を生成する整流回路を設けることにより、アナログモジュールの電源回路を簡略化することができ、アナログモジュールの回路サイズとコストを低減することが可能になる。
【発明を実施するための最良の形態】
【００１５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
本実施の形態のΔΣ型Ａ／Ｄ変換器は、複数の入力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４の中から何れか１つを順次選択し、選択した入力チャンネルのアナログ入力信号を出力すると共に、選択した入力チャンネル及び選択のタイミングを示す識別信号ＳＹＮＣを生成する切替回路となるマルチプレクサ（ＭＵＸ）１０と、マルチプレクサ１０から出力されるアナログ入力信号を増幅するプログラマブルゲインアンプ（ＰＧＡ）１１と、プログラマブルゲインアンプ１１から出力されるアナログ入力信号を１ビットのデジタル信号に変換するΔΣ変調器１２と、マルチプレクサ１０が選択する入力チャンネルを設定する設定回路１３と、プログラマブルゲインアンプ１１のゲインを設定する設定回路１４と、マルチプレクサ１０とプログラマブルゲインアンプ１１とΔΣ変調器１２とが必要とする多相クロック信号φ１，φ２，バーφ１，バーφ２・・・を生成する多相クロック回路１５と、ΔΣ変調器１２の出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器１２の量子化ノイズを除去して１ビットのデジタル出力信号を出力するデジタルフィルタ（ＬＰＦ）２０と、識別信号ＳＹＮＣからＣＨ同期信号を生成する同期信号生成回路２１と、識別信号ＳＹＮＣから同期クロックを生成する同期クロック生成回路２２と、ΔΣ変調器１２とデジタルフィルタ２０との間を電気的に絶縁すると共に、ΔΣ変調器１２の出力信号を非電気信号に変換した後に再び電気信号に変換してデジタルフィルタ２０に入力する絶縁素子３０と、マルチプレクサ１０と同期信号生成回路２１及び同期クロック生成回路２２との間を電気的に絶縁すると共に、識別信号ＳＹＮＣを非電気信号に変換した後に再び電気信号に変換して同期信号生成回路２１及び同期クロック生成回路２２に入力する絶縁素子３１とを有する。
【００１６】
図２はΔΣ変調器１２の１構成例を示すブロック図である。ΔΣ変調器１２は、プログラマブルゲインアンプ１１から入力されたアナログ入力信号から後述するＤ／Ａ変換器の出力信号を減算する演算器２００と、演算器２００の出力信号を積分する積分器２０１と、積分器２０１の出力信号を１ビットで量子化する量子化器２０２と、量子化器２０２の出力信号を所定タイミング遅延させる遅延回路２０３と、遅延回路２０３の出力信号をアナログ信号に変換するＤ／Ａ変換器２０４とを備えている。
【００１７】
マルチプレクサ１０、プログラマブルゲインアンプ１１、ΔΣ変調器１２、設定回路１３，１４及び多相クロック回路１５は、アナログ回路で構成され、アナログモジュール１００に搭載されている。
デジタルフィルタ２０、同期信号生成回路２１及び同期クロック生成回路２２は、デジタル回路で構成され、デジタルモジュール１０１に搭載されている。
【００１８】
絶縁素子３０，３１としては、フォトカプラやパルストランスなどがある。
フォトカプラは、発光ダイオード等の発光素子で入力信号を光に変換し、この光をフォトトランジスタ等の受光素子で電気信号に変換する、電気→光→電気の変換を行う絶縁素子である。
パルストランスは、入力信号を１次側で磁気変化に変換し、この磁気変化を２次側で電気信号に変換する、電気→磁気変化→電気の変換を行う絶縁素子である。
【００１９】
次に、本実施の形態のΔΣ型Ａ／Ｄ変換器の動作を説明する。図３はマルチプレクサ１０と同期クロック生成回路２２とデジタルフィルタ２０の動作を説明するためのタイミングチャートである。
複数の入力チャンネルＣＨ１〜ＣＨ４は、マルチプレクサ１０で順次切り替えられる。ＣＨ１からＣＨ４までの入力チャンネルのうち、どれが使われるかの設定を設定回路１３によって行う。
【００２０】
マルチプレクサ１０から出力されるアナログ入力信号はプログラマブルゲインアンプ１１によって増幅される。プログラマブルゲインアンプ１１のゲインは設定回路１４によって設定される。ΔΣ変調器１２ならびに、マルチプレクサ１０、プログラマブルゲインアンプ１１の順次切替などの制御は多相クロック回路１５によって行われる。図３（Ａ）に示すΔΣ変調器１２の出力信号ＤＯは、第１の絶縁素子３０を介してデジタルモジュール１０１内のデジタルフィルタ２０に渡される。
【００２１】
アナログモジュール１００におけるマルチプレクサ１０の切り替えのタイミングを示す識別信号ＳＹＮＣは、図３（Ａ）、図３（Ｂ）に示すようにマルチプレクサ１０が入力チャンネルＣＨ１を選択したときに立ち上がりエッジで出力される。この識別信号ＳＹＮＣは、第２の絶縁素子３１を介してデジタルモジュール１０１内の同期信号生成回路２１と同期クロック生成回路２２に渡される。
【００２２】
アナログモジュール１００で使用されるチャンネル数はデジタルモジュール１０１側にとっては既知であるため、アナログモジュール１００から送信された識別信号ＳＹＮＣを用いて、デジタルモジュール１０１の同期クロック生成回路２２や同期信号生成回路２１で再生クロックやＣＨ同期信号を生成することは容易である。同期クロック生成回路２２は、例えばＣＨ１からＣＨ４の４チャンネルが使われる場合、識別信号ＳＹＮＣの４倍の周波数で再生クロックを発生させる（図３（Ｃ））。一方、同期信号生成回路２１は、識別信号ＳＹＮＣに応じて、ＣＨ１からＣＨ４のうちどの入力チャンネルが選択されているかを示すＣＨ同期信号を生成する。
【００２３】
デジタルフィルタ２０は、ΔΣ変調器１２の出力信号ＤＯの各ビットが入力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のうちどのチャンネルからの信号であるかを、再生クロックとＣＨ同期信号に基づいて識別する。このようにアナログモジュール１００からの識別信号ＳＹＮＣを用いることで、ΔΣ変調器１２から各入力チャンネルの出力信号が時分割で出力されている中から、どの出力ビットがどの入力チャンネルからのものなのかを判別することができる。デジタルフィルタ２０への信号のうち、どのタイミングが入力チャンネルＣＨ１に対応するのかさえ分かれば、各入力チャンネルの出力信号は順次規則正しく送られてくるため、ΔΣ変調器１２の出力信号ＤＯの中から入力チャンネル毎の出力信号を切り分けることができる。
【００２４】
これら入力チャンネル毎のΔΣ変調器１２の出力は、それぞれ図３（Ｄ）、図３（Ｅ）、図３（Ｆ）、図３（Ｇ）に示すようにチャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４毎に切り分けられてデジタルフィルタ２０で平均化される。平均化された各チャンネル毎の値は複数ビットのデジタル変換結果として得られる。
なお、図１では、ＣＨ１からＣＨ４の全ての入力チャンネルを用いたが、マルチプレクサ１０の設定回路１３の設定により、例えば入力チャンネルＣＨ１とＣＨ２のみを使うようにしても良い。
【００２５】
以上のようなΔΣ型Ａ／Ｄ変換器において、本実施の形態では、ΔΣ変調器１２とデジタルフィルタ２０とを異なるモジュールに分離することで、ΔΣ変調器１２を含むアナログモジュール１００を例えばセンサの近くに配置して、デジタルフィルタ２０を含むデジタルモジュール１０１を例えばコントローラの近くに配置するといった計装が可能になる。すなわち、本実施の形態では、センサ等からのアナログ入力の信号線を引き回してアナログモジュール１００に接続する代わりに、ΔΣ変調器１２のデジタル出力の信号線を引き伸ばすことが可能になるので、アナログ入力信号へのノイズの混入を抑制することができる。
【００２６】
そして、本実施の形態では、マルチプレクサ１０を用いて入力チャンネルを切り替えるようにしたことにより、ΔΣ変調器とデジタルフィルタとを入力チャンネル毎に設ける必要がなくなり、各入力チャンネルで共用することができる。また、本実施の形態では、ΔΣ変調器とデジタルフィルタとを各入力チャンネルで共用できることから、ΔΣ変調器とデジタルフィルタとの間にグランド分離のための絶縁素子を設ける場合に、絶縁素子の個数を低減することができる。絶縁素子は面積が大きく、またコストも高いので、絶縁素子を省略することができれば、Ａ／Ｄ変換器のサイズとコストを低減することが可能になる。したがって、本実施の形態によれば、ΔΣ変調器を入力チャンネル毎に設ける必要がある非特許文献１の集積回路に比べて、回路面積、消費電力及びコストを低減することができる。
【００２７】
また、図１では記載を容易にするためにグランドを省略しているが、本実施の形態では、ΔΣ変調器１２を含むアナログモジュール１００のグランドとデジタルフィルタ２０を含むデジタルモジュール１０１のグランドとを分離している。ここで、グランドの分離とは、アナログモジュール１００とデジタルモジュール１０１との間の相互干渉が無視できるようにアナログモジュール１００とデジタルモジュール１０１の互いの接地点を可能な限り離すことを意味している。
【００２８】
本実施の形態では、ΔΣ変調器１２とデジタルフィルタ２０とを異なるモジュールに分離することで、ΔΣ変調器１２のグランドとデジタルフィルタ２０のグランドとを容易に分離することができ、ΔΣ変調器１２を含むアナログモジュール１００のグランドとデジタルフィルタ２０を含むデジタルモジュール１０１のグランドとを分離することで、デジタルモジュール１０１からアナログモジュール１００のアナログ入力信号へのノイズ混入を抑制することができる。
【００２９】
また、本実施の形態では、ΔΣ変調器１２とデジタルフィルタ２０との間のデジタル信号の送受を絶縁素子３０を介して行い、マルチプレクサ１０とデジタルモジュール１０１の同期信号生成回路２１との間の識別信号ＳＹＮＣの送受を絶縁素子３１を介して行うようにしている。これにより、本実施の形態では、デジタルモジュール１０１からアナログ入力信号へのノイズ混入を更に抑制することができる。
【００３０】
さらに、本実施の形態では、ΔΣ変調器１２とデジタルフィルタ２０とを異なるモジュール（ＩＣチップ）に分離することで、それぞれのモジュールの要求に応じた最適な設計を行うことができる。すなわち、アナログモジュール１００については集積化の際に回路面積だけでなく、耐ノイズ性を重視したチップの設計を行うことができ、デジタルモジュール１０１については集積化の際に回路面積の縮小を重視したチップの設計を行うことができる。
【００３１】
図４は本実施の形態のΔΣ型Ａ／Ｄ変換器を搭載する装置の１例である温調計の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。なお、図４では説明を簡単にするために、マルチプレクサ１０、プログラマブルゲインアンプ１１、設定回路１３，１４、多相クロック回路１５、絶縁素子３１、同期信号生成回路２１及び同期クロック生成回路２２を省略してある。
【００３２】
ΔΣ変調器１２と絶縁素子３０とデジタルフィルタ２０とからなるΔΣ型Ａ／Ｄ変換器は、温度センサ１０２からのアナログ入力信号をデジタル信号に変換する。デジタルモジュール１０１のＣＰＵ４は、デジタルフィルタ２０のデジタル出力信号を温度に換算した後に、この温度（制御量）が所定の設定値と一致するように例えばＰＩＤ制御アルゴリズムにより操作量を算出して、この操作量をデジタル信号で出力する。Ｄ／Ａ変換器５は、ＣＰＵ４の出力信号をアナログ信号に変換する。Ｄ／Ａ変換器５から出力されるアナログ出力信号（操作量）はヒータ１０３に与えられる。こうして、温調計により、測定点の温度が所定の設定値になるように制御される。
【００３３】
このような温調計に本実施の形態のΔΣ型Ａ／Ｄ変換器を適用すれば、前述のとおり温度センサ１０２の近くにアナログモジュール１００を配置して、アナログモジュール１００からデジタル出力の信号線をデジタルモジュール１０１まで引き伸ばすことが可能となり、アナログ入力信号へのノイズの混入を抑制することができる。
また、図４では温度センサ１０２を単数にしているが、本実施の形態によれば、複数の温度センサ１０２からのアナログ入力信号をマルチプレクサ１０（図４では不図示）で切り替えることができるので、複数の測定点の温度が所定の設定値になるように制御することができる。
【００３４】
図５は本実施の形態のΔΣ型Ａ／Ｄ変換器を搭載する装置の他の例である圧力計の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。なお、図５では説明を簡単にするために、マルチプレクサ１０、プログラマブルゲインアンプ１１、設定回路１３，１４、多相クロック回路１５、絶縁素子３１、同期信号生成回路２１及び同期クロック生成回路２２を省略してある。
【００３５】
ΔΣ変調器１２と絶縁素子３０とデジタルフィルタ２０とからなるΔΣ型Ａ／Ｄ変換器は、圧力センサ１０４からのアナログ入力信号をデジタル信号に変換する。デジタルモジュール１０１のＣＰＵ６は、デジタルフィルタ２０のデジタル出力信号を圧力に換算し、換算した圧力値をデジタル信号で出力する。Ｄ／Ａ変換器７は、ＣＰＵ６の出力信号をアナログ信号に変換する。Ｄ／Ａ変換器７から出力されるアナログ出力信号は、圧力値を４−２０ｍＡの電流で伝送する、４−２０ｍＡ電流信号の形でコントローラ（不図示）に入力される。
【００３６】
このような圧力計では、アナログ回路とデジタル回路が近接して配置されることになるが、本実施の形態のΔΣ型Ａ／Ｄ変換器を適用すれば、ΔΣ変調器１２を含むアナログモジュール１００のグランドとデジタルフィルタ２０を含むデジタルモジュール１０１のグランドとを分離することができ、アナログ入力信号へのノイズ混入を抑制することができる。
また、図５では圧力センサ１０４を単数にしているが、本実施の形態によれば、複数の圧力センサ１０４からのアナログ入力信号をマルチプレクサ１０（図５では不図示）で切り替えることができるので、複数の測定点の圧力値をコントローラに送信することができる。
【００３７】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図６は本発明の第２の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図であり、図１と同様の構成には同一の符号を付してある。
第１の実施の形態では、アナログモジュール１００とデジタルモジュール１０１でクロック信号を別個に生成していたのに対して、本実施の形態では、アナログモジュール１０５で使用するクロック信号をデジタルモジュール１０６で生成してアナログモジュール１０５に送るようにしている。
【００３８】
アナログモジュール１０５は、切替回路となるマルチプレクサ１０と、マルチプレクサ１０から出力されるアナログ入力信号を増幅するプログラマブルゲインアンプ１１と、ΔΣ変調器１２と、設定回路１３，１４と、マルチプレクサ１０とプログラマブルゲインアンプ１１とΔΣ変調器１２とが必要とする多相クロック信号φ１，φ２，バーφ１，バーφ２・・・をデジタルモジュール１０６からのクロック信号ＳＣＬＫに基づいて生成する多相クロック回路１５ａとを備えている。
【００３９】
デジタルモジュール１０６は、デジタルフィルタ２０と、マルチプレクサ１０の識別信号ＳＹＮＣからＣＨ同期信号を生成する同期信号生成回路２１と、クロック信号ＳＣＬＫを生成してデジタルモジュール１０６及びアナログモジュール１０５に供給するクロック生成回路２３とを備えている。
【００４０】
第３の絶縁素子３２は、クロック生成回路２３と多相クロック回路１５ａとの間を電気的に絶縁すると共に、クロック信号ＳＣＬＫを非電気信号に変換した後に再び電気信号に変換して多相クロック回路１５ａに入力する。この絶縁素子３２は、絶縁素子３０，３１と同様に、フォトカプラやパルストランスからなる。
【００４１】
図７はクロック生成回路２３とマルチプレクサ１０の動作を説明するためのタイミングチャートである。まず、クロック生成回路２３は、図７（Ａ）に示すようなクロック信号ＳＣＬＫを生成してデジタルフィルタ２０と絶縁素子３２に入力する。
【００４２】
クロック生成回路２３から絶縁素子３２を介してクロック信号ＳＣＬＫを受け取った多相クロック回路１５ａは、クロック信号ＳＣＬＫに同期して４つの入力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を順次選択するための多相クロック信号φ１，φ２，バーφ１，バーφ２・・・を生成する。
マルチプレクサ１０は、図７（Ｂ）に示すように、多相クロック信号φ１，φ２，バーφ１，バーφ２・・・に従って４つの入力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４を順次選択し、選択した入力チャンネルからのアナログ入力信号をΔΣ変調器１２に入力する。
【００４３】
ΔΣ変調器１２と絶縁素子３０と同期信号生成回路２１とデジタルフィルタ２０の動作は、第１の実施の形態で説明したとおりである。
そして、マルチプレクサ１０は、図７（Ｃ）に示すように、入力チャンネルＣＨ１を選択しているときに有意のレベルとなる識別信号ＳＹＮＣを絶縁素子３１を介してデジタルモジュール１０６に出力する。
【００４４】
本実施の形態のΔΣ型Ａ／Ｄ変換器を例えば図４に示した温調計に適用する場合、デジタルモジュールのデジタルフィルタ２０とＣＰＵ４は、ΔΣ変調器１２から入力されるデジタル出力信号が入力チャンネルＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４のうちどのチャンネルからの信号であるかを、ＣＨ同期信号とクロック信号ＳＣＬＫに基づいて識別することができる。
【００４５】
図６では記載を容易にするためにグランドを省略しているが、本実施の形態においても、第１の実施の形態と同様にΔΣ変調器１２を含むアナログモジュール１０５のグランドとデジタルフィルタ２０を含むデジタルモジュール１０６のグランドとを分離している。また、本実施の形態では、ΔΣ変調器１２とデジタルフィルタ２０との間のデジタル信号の送受を絶縁素子３０を介して行い、クロック生成回路２３と多相クロック回路１５ａとの間のクロック信号ＳＣＬＫの送受を絶縁素子３２を介して行い、マルチプレクサ１０と同期信号生成回路２１との間の識別信号ＳＹＮＣの送受を絶縁素子３１を介して行っている。
【００４６】
また、本実施の形態では、第１の実施の形態と同様に、マルチプレクサ１０を用いて入力チャンネルを切り替えることにより、ΔΣ変調器１２とデジタルフィルタ２０とを各入力チャンネルで共用している。
こうして、本実施の形態においても、第１の実施の形態と同様の効果を得ることができる。
【００４７】
なお、クロック信号は、アナログモジュールとデジタルモジュールで別個に生成することも可能なので、クロック信号ＳＣＬＫをデジタルモジュールからアナログモジュールに送る第３の絶縁素子３２は本発明の必須の構成要件ではない。
【００４８】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図であり、図１、図６と同様の構成には同一の符号を付してある。
本実施の形態は、第２の実施の形態の応用例を示すものであり、アナログモジュール１０７の電源電圧を、デジタルモジュール１０６からのクロック信号を用いて生成するようにしたものである。
【００４９】
アナログモジュール１０７は、マルチプレクサ１０と、プログラマブルゲインアンプ１１と、ΔΣ変調器１２と、設定回路１３，１４と、多相クロック回路１５ａと、デジタルモジュール１０６からのクロック信号ＳＣＬＫを整流してアナログモジュール１０７の直流電源電圧を生成する整流回路１６とを備えている。
図９は整流回路１６の構成を示す回路図である。整流回路１６は、ダイオードＤ１と、コンデンサＣ１とから構成される。
【００５０】
デジタルモジュール１０６からのクロック信号ＳＣＬＫは、絶縁素子３２を介してアナログモジュール１０７の多相クロック回路１５ａへ送られると共に、整流回路１６へ入力される。整流回路１６は、クロック信号ＳＣＬＫを内部で整流することにより、アナログモジュール１０７で使用される直流電源電圧を生成する。第２の実施の形態と同様に、デジタルモジュール１０６とアナログモジュール１０７との間はグランド分離されているので、整流回路１６はデジタルモジュール１０６とグランド分離された電源となる。この整流回路１６から出力される電源電圧を利用してアナログモジュール１０７を動作させることにより、デジタルモジュール１０６とグランド分離された電源を利用することができる。
【００５１】
本実施の形態によれば、アナログモジュール側に電源電圧を供給する電源回路を簡略化することができるため、アナログモジュール１０７の回路サイズとコストを低減することが可能になる。
なお、グランド分離された電源は、デジタルモジュール側からのクロック信号を利用しなくても、別個に生成することも可能なのでクロック信号をデジタルモジュールからアナログモジュールに送る第３の絶縁素子３２ならびに、電源を生成する整流回路１６は本発明の必須の構成要件ではない。
【００５２】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図１０は本発明の第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図であり、図１、図６、図８と同様の構成には同一の符号を付してある。
本実施の形態は、第２の実施の形態の別の例を示すものであり、入力チャンネルの設定やゲインの設定をシリアル通信によってデジタルモジュール側から行うようにしたものである。
【００５３】
アナログモジュール１０８は、マルチプレクサ１０と、プログラマブルゲインアンプ１１と、ΔΣ変調器１２と、多相クロック回路１５ａと、デジタルモジュール１０９から送られるデータ信号ＤＩに応じてマルチプレクサ１０の選択動作とプログラマブルゲインアンプ１１のゲインを制御するレジスタ回路１７とを備えている。マルチプレクサ１０とレジスタ回路１７は切替回路を構成している。
【００５４】
デジタルモジュール１０９は、デジタルフィルタ２０と、同期信号生成回路２１と、クロック生成回路２３と、アナログモジュール１０８との制御用通信回路であるＳＰＩ（Serial Peripheral Interface ）２４と、ＣＰＵ２５とを備えている。
デジタルモジュール１０９のＳＰＩ２４からはクロック信号ＳＣＬＫ、データ信号ＤＩが出力される。ＳＰＩとしてのチップセレクト信号ＣＳは、アクティブ側に接続されているものとし、図１０ではアナログモジュール１０８からのＳＰＩのデータ出力は省略している。
【００５５】
本実施の形態のΔΣ型Ａ／Ｄ変換器に必要なアナログモジュール１０８に含まれるマルチプレクサ１０及びプログラマブルゲインアンプ１１の設定は、デジタルモジュール１０９のＳＰＩ２４からのデータ信号ＤＩによって行われる。
ＣＰＵ２５は、所望の入力チャンネル設定やゲイン設定を行い、この設定に基づくデータ信号ＤＩをＳＰＩ２４に生成させて、アナログモジュール１０８のマルチプレクサ１０やプログラマブルゲインアンプ１１を制御する。
【００５６】
データ信号ＤＩは、第４の絶縁素子３３を介してアナログモジュール１０８に入力される。絶縁素子３３は、絶縁素子３０，３１，３２と同様に、フォトカプラやパルストランスからなる。
【００５７】
アナログモジュール１０８のレジスタ回路１７は、データ信号ＤＩに従ってマルチプレクサ１０を制御し、所望の入力チャンネルを選択させる。また、レジスタ回路１７は、データ信号ＤＩに従ってプログラマブルゲインアンプ１１のゲインを設定する。そして、マルチプレクサ１０は、選択した入力チャンネル及び選択のタイミングを示す識別信号ＳＹＮＣを生成し、この識別信号ＳＹＮＣを絶縁素子３１を介してデジタルモジュール１０９に入力する。
【００５８】
多相クロック回路１５ａ、ΔΣ変調器１２、絶縁素子３０，３１，３２、デジタルフィルタ２０、同期信号生成回路２１、及びクロック生成回路２３の動作は、第１、第２の実施の形態で説明したとおりである。
こうして、本実施の形態によれば、第２の実施の形態に比べて基板面積の増加やコストの増加があるものの、デジタルモジュール１０９側から入力チャンネルの設定やゲインの設定をシリアル通信によって行うことができるため、設計の自由度を向上させることができる。
【００５９】
また、図７では記載を容易にするためにグランドを省略しているが、本実施の形態においても、第１の実施の形態と同様にΔΣ変調器１２を含むアナログモジュール１０８のグランドとデジタルフィルタ２０を含むデジタルモジュール１０９のグランドとを分離している。これにより、ΔΣ型Ａ／Ｄ変換器において第１の実施の形態と同様の効果を得ることができる。
【００６０】
なお、クロック信号は、アナログモジュールとデジタルモジュールで別個に生成することも可能なので、クロック信号ＳＣＬＫをデジタルモジュールからアナログモジュールに送る第３の絶縁素子３２は本発明の必須の構成要件ではない。
また、第１〜第４の実施の形態では、絶縁素子３０，３１，３２，３３の搭載箇所を明記していないが、絶縁素子３０，３１，３２，３３はアナログモジュールに搭載してもよいし、デジタルモジュールに搭載してもよく、別のモジュールに搭載するようにしてもよい。
【産業上の利用可能性】
【００６１】
本発明は、複数のアナログ入力信号を入力とする多入力のΔΣ型Ａ／Ｄ変換器に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図２】図１のΔΣ型Ａ／Ｄ変換器のΔΣ変調器の１構成例を示すブロック図である。
【図３】図１のΔΣ型Ａ／Ｄ変換器におけるマルチプレクサと同期クロック生成回路とデジタルフィルタの動作を説明するためのタイミングチャートである。
【図４】図１のΔΣ型Ａ／Ｄ変換器を搭載する装置の１例である温調計の構成を示すブロック図である。
【図５】図１のΔΣ型Ａ／Ｄ変換器を搭載する装置の他の例である圧力計の構成を示すブロック図である。
【図６】本発明の第２の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図７】図６のΔΣ型Ａ／Ｄ変換器におけるクロック生成回路とマルチプレクサの動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図９】図８のΔΣ型Ａ／Ｄ変換器における整流回路の１構成例を示す回路図である。
【図１０】本発明の第４の実施の形態に係るΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【図１１】従来のΔΣ型Ａ／Ｄ変換器の構成を示すブロック図である。
【符号の説明】
【００６３】
１０…マルチプレクサ、１１…プログラマブルゲインアンプ、１２…ΔΣ変調器、１３，１４…設定回路、１５，１５ａ…多相クロック回路、１６…整流回路、１７…レジスタ回路、２０…デジタルフィルタ、２１…同期信号生成回路、２２…同期クロック生成回路、２３…クロック生成回路、２４…ＳＰＩ、２５…ＣＰＵ、３０，３１，３２，３３…絶縁素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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