(57)【要約】【課題】レプリカ回路を形成しつつ、メモリセルに供給される電源の制御のための寄生抵抗を小さくする。【解決手段】メモリセルが複数配列されたメモリセルアレイと、行方向のメモリセルに接続されたワード線と、ロウデコーダと、列方向のメモリセルに接続されたビット線と、センスアンプと、メモリセルアレイの外周の行方向及び列方向に配列されたダミーセルアレイと、列方向に配列した複数のダミーセルが接続されたダミービット線と、行方向に配列した複数のダミーセルが接続されたダミーワード線を備え、ダミーワード線に接続されたダミーセルの数が、ワード線に接続されたメモリセルの数よりも少なく、ダミーワード線の延長上のダミーセルの形成されない領域に、メモリセル以外の電子回路を形成した。【選択図】図２
2008117896.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが行列方向に複数配列されているメモリセルアレイと、
前記行方向に配列された複数のメモリセルに接続されたワード線と、
前記ワード線に接続されたロウデコーダと、
前記列方向に配列された複数のメモリセルに接続されたビット線と、
前記ビット線に接続されたセンスアンプと、
前記メモリセルアレイの外周の行方向及び列方向に配列されたダミーセルアレイと、
前記列方向に配列した複数のダミーセルが接続されたダミービット線と、
前記行方向に配列した複数のダミーセルが接続されたダミーワード線と、
を備え、
前記ダミーワード線に接続されたダミーセルの数が、前記ワード線に接続されたメモリセルの数よりも少なく、
前記ダミーワード線の延長上のダミーセルの形成されない領域に、メモリセル以外の電子回路を形成したことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーワード線に接続されたダミーセルの数は、前記ワード線に接続されたメモリセルの数の半分以下であることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルアレイの周囲は加工用セルが形成されていることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記電子回路は、前記メモリセルを電源電位に接続するための制御の電子回路であることを特徴とする請求項１から３に記載の半導体記憶装置。
【請求項５】
前記電子回路は、前記メモリセルを接地電位に接続するための制御の電子回路であることを特徴とする請求項１から３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するものであり、特に、センスアンプによるセンスタイミングを制御するためのレプリカ回路を備えた半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来より、半導体記憶装置にはレプリカ回路を備えているものがある。具体的には、特許文献１では、タイミング制御信号を生成するための最もタイミングが遅い経路として、入出力回路から最も遠く、またロウデコーダから最も遠いメモリセルをアクセスする経路を用いた発明が開示されている。
【０００３】
また、特許文献２では、レプリカ回路において、ダミーロウデコーダに接続されたダミーワード線は行方向に配列されたダミーセルを通過後、折り返されてダミービット線により列方向に配列されたダミーセルに接続され、さらにインバータ等を介してローカルセンス活性化回路に接続される発明が開示されている。この折り返しは、通常のメモリセルが接続されているワード線の半分の距離で行うものである。
【０００４】
ダミーワード線が実際のワード線の最も遠い最遠部までの長さを反映していることから、ダミービット線は最遠部のビット線を再現させていることになる。センスを開始するタイミングはレプリカ回路で決定し、センス開始信号（センス活性化信号）を発生させてセルアレイのセンスアンプにセンス開始を伝えている。このため、最遠部のセンスアンプに信号が伝達されるまでには、「ダミーワード線遅延＋ダミービット線遅延＋インバータ遅延＋センスアンプまでの配線遅延」が必要となる。
【０００５】
従来は、形成されるメモリの容量が少なく、ワード線はポリシリコンで形成されていたため、ダミーワード線遅延やダミービット線遅延に比べ、センスアンプまでの配線は無視できる程度に小さかった。しかしながら、近年のメモリ容量の増大に伴いプロセス技術も進歩し、ポリシリコンによりワード線を形成するプロセスからメタルによりワード線を形成するプロセスへと変遷し、ダミーワード線による遅延は低減された。これにより、センスアンプまでの配線遅延が顕在化、即ち、センスアンプまでの配線遅延がワード線遅延と同程度以上となり、無視できないものとなってきた。
【０００６】
一方、メモリセルアレイにおいて、ワード線が活性化された後、ロウデコーダ側に最も近い最近部のビット線対と、ロウデコーダから最も遠い最遠部のビット線対とでは、ワード線遅延とセンスアンプ活性化信号とのレーシングがあるため、ビット線対の電位の開きが異なる。具体的には、メモリセルアレイが５１２列並んだ場合、最近部のセンスアンプがビット線対の電位差が１００〔ｍＶ〕でセンスを開始すると仮定すると、最遠部のセンスアンプにおいてもビット線対の電位差が１００〔ｍＶ〕でのセンスの開始が望ましいが、センスアンプまでの配線遅延が存在するために、ビット線対の電位差は１３０〔ｍＶ〕まで開いてしまう。
【０００７】
この動作時におけるビット線対の電位差の開きが大きいことはセンスマージンが増えるという点では好ましいことではあるが、このことにより、サイクルタイムが悪化してしまう。従って、より高速で動作させるためには、前述した余分なセンスアンプまでの配線遅延を減少させる必要がある。
【０００８】
一方、メモリセルアレイを制御するためには、様々な電子回路が設けられているが、これらが搭載されたチップ全体の面積は縮小化が望まれている。
【特許文献１】特開平１１−２０３８７７号公報
【特許文献２】特開２００２−５６６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ロウデコーダからセンスアンプまでの距離によることなく、常に同じタイミングでメモリセルのセンスを行うことができるとともに、メモリセルアレイに必要な電子回路をメモリセルアレイに隣接して設けることにより、チップ面積を縮小することが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の一態様に係る半導体記憶装置は、メモリセルが行列方向に複数配列されているメモリセルアレイと、前記行方向に配列された複数のメモリセルに接続されたワード線と、前記ワード線に接続されたロウデコーダと、前記列方向に配列された複数のメモリセルに接続されたビット線と、前記ビット線に接続されたセンスアンプと、前記メモリセルアレイの外周の行方向及び列方向に配列されたダミーセルアレイと、前記列方向に配列した複数のダミーセルが接続されたダミービット線と、前記行方向に配列した複数のダミーセルが接続されたダミーワード線と、を備え、前記ダミーワード線に接続されたダミーセルの数が、前記ワード線に接続されたメモリセルの数よりも少なく、前記ダミーワード線の延長上のダミーセルの形成されない領域に、メモリセル以外の電子回路を形成したことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ロウデコーダからセンスアンプまでの距離によることなく、常に同じタイミングでメモリセルのセンスを行うことができるとともに、メモリセルアレイに必要な電子回路をメモリセルアレイに隣接して設けることにより、チップ面積を縮小することができる。
【発明を実施するための最良の形態】
【００１２】
〔第１の実施の形態〕
本発明における一実施の形態を以下に記載する。
【００１３】
図１に、本実施の形態における半導体記憶装置の構成を示す。本実施の形態における半導体記憶装置は、セル（１，０）〜セル（Ｎ，Ｍ）で構成されたＮ行（Ｍ＋１）列のメモリセルアレイ１１が配置されている。ビット線対ＬＢＬ０／ＢＬＢＬ０には、セル（１，０）〜セル（Ｎ，０）で示すＮ個のメモリセルが接続されると共に、これらビット線対の端部にはローカルセンスアンプ１２−０が接続されている。同様に、次の行に配置されたビット線対にはＮ個のメモリセルが接続されると共に、ビット線対の端部にはローカルセンスアンプが接続され、さらに、最後の列のビット線対ＬＢＬＭ／ＢＬＢＬＭには、セル（１，Ｍ）〜セル（Ｎ，Ｍ）で示すＮ個のメモリセルが接続されると共に、ビット線対ＬＢＬＭ／ＢＬＢＬＭの端部にはローカルセンスアンプ１２−Ｍが接続されている。ローカルセンスアンプ１２−０〜１２−Ｍは、ビット線対に接続されている、選択されたメモリセルをセンスし、メモリセルに記憶されたデータを読み出す。
【００１４】
ロウデコーダ１３−０〜１３−Ｎとセルアレイ１１との間には、レプリカ回路１４が配置される。レプリカ回路１４は、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）、及びダミーセル（１，０）〜ダミーセル（Ｎ，０）で示すダミーセルアレイと、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）が接続されたダミーワード線と、ダミーワード線が接続されたダミーロウデコーダ１５と、ダミーセル（１，０）〜ダミーセル（Ｎ，０）が接続されたダミービット線から構成される。ダミービット線に接続されるダミーセル（１，０）〜ダミーセル（Ｎ，０）の個数は、前記ビット線対に接続されたメモリセル数と同じＮ個である。また、レイアウト上、ダミーセル（１，０）〜ダミーセル（Ｎ，０）とセル（１，０）〜セル（Ｎ，０）は平行して配置されており、ワード線ＷＬ０〜ＷＬＮがダミーセル（１，０）〜ダミーセル（Ｎ，０）を通過するが、ダミーセル（１，０）〜ダミーセル（Ｎ，０）には接続されない構成になっている。
【００１５】
ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）には、ダミーワード線が接続されており、これらの（Ｌ＋１）個のダミーセルが同時に開く。（Ｌ＋１）個のビット線対はすべて短絡されており、ダミービット線は、ビット線容量をモニターするために、ダミーセル（１，０）〜ダミーセル（Ｎ，０）と接続され、インバータＩＶ１を介してローカルセンス活性化回路１６の入力部に接続される。このローカルセンス活性化回路１６の出力部は、信号配線ＬＳＡによりローカルセンスアンプ１２−０〜１２−Ｍに接続される。
【００１６】
ワード線ＷＬ０〜ＷＬＮの各々は、（Ｍ＋１）個のメモリセルに接続されており、抵抗Ｒ１と容量Ｃ１を有する。例えば、ワード線ＷＬ０は、セル（１，０）〜セル（１，Ｍ）から構成された（Ｍ＋１）個のメモリセルに接続されており、ワード線ＷＬ０の配線層の厚さと配線幅から決まる抵抗Ｒ１と、接続されたセル（１，０）〜セル（１，Ｍ）による容量Ｃ１とを有している。ワード線ＷＬＮは、セル（Ｎ，０）〜セル（Ｎ，Ｍ）から構成された（Ｍ＋１）個のメモリセルに接続されており、ワード線ＷＬＮの配線層の厚さと配線幅から決まる抵抗Ｒ１と、接続されたセル（Ｎ，０）〜セル（Ｎ，Ｍ）による容量Ｃ１とを有している。
【００１７】
ローカルセンス活性化回路１６に接続された信号配線ＬＳＡは、ローカルセンスアンプ１２−０〜１２−Ｍに接続されており、信号配線ＬＳＡの配線層の厚さと配線幅から決まる抵抗Ｒ２と、接続されたローカルセンスアンプ１２−０〜１２−Ｍによる容量Ｃ２とを有している。
【００１８】
レプリカ回路１４は、ロウデコーダ１３−０〜１３−Ｎに対して最も近い最近部のビット線（図１のＬＢＬ０）の状態を再現させている。例えば、ビット線ＬＢＬ０とビット線ＢＬＢＬ０の電位差（△ＬＢＬ０）が１００ｍＶの時点で、最近部のセル（例えば、セル（１，０）〜セル（Ｎ，０））に接続されたローカルセンスアンプ１２−０のセンスが開始するように、ローカルセンスアンプ１２−０のセンス開始タイミングを設定する。このセンス開始タイミングは、ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）の個数で調整を行う。ダミーセル（Ｄ，０）〜ダミーセル（Ｄ，Ｌ）には、ダミーワード線が接続されており、これらの（Ｌ＋１）個のダミーセルが同時に開く。（Ｌ＋１）個のビット線対はすべて短絡されており、ダミービット線は、ビット線容量をモニターするために、ダミーセル（１，０）〜ダミーセル（Ｎ，０）と接続され、インバータＩＶ１を介してローカルセンス活性化回路１６の入力部に接続される。
【００１９】
ロウデコーダ１３−０〜１３−Ｎに対して最も遠い最遠部のセル（例えば、セル（１，Ｍ）〜セル（Ｎ，Ｍ））でも、最近部のメモリセルと同様に、ビット線間の電位差が１００ｍＶの時点でセンスを開始するように、ローカルセンスアンプ１２−Ｍのセンス開始タイミングを設定する。この設定のために、最近部と最遠部間のワード線ＷＬにおける信号伝達速度と、最近部と最遠部間の信号配線ＬＳＡにおけるセンス開始信号の伝達速度とが同じになるように設定を行う。すなわち、ワード線ＷＬ０〜ＷＬＮの各々における抵抗Ｒ１と容量Ｃ１の積が、信号配線ＬＳＡにおける抵抗Ｒ２と容量Ｃ２の積と同じ（Ｒ１×Ｃ１＝Ｒ２×Ｃ２）になるように設定する。
【００２０】
これによって、前述した従来において「ダミーワード線遅延＋ダミービット線遅延＋インバータ遅延＋ローカルセンアンプまでの配線遅延」であった最遠部のローカルセンスアンプ１２−Ｍに信号が伝わるまでの遅延を、「ダミービット線遅延＋インバータ遅延＋ローカルセンスアンプまでの配線遅延」まで短縮することができ、ワード線の遅延分だけ動作速度の高速化が可能になる。
【００２１】
このように、ダミーワード線に接続されたダミーセルの数を削減することができる。よって、チップ内には、ダミーセルの形成されていた領域に他の回路を形成することが可能となる。
【００２２】
図２に、本実施の形態における半導体記憶装置の具体的な構成を示す。本実施の形態における半導体記憶装置は、メモリセルアレイ１１及びダミーセルアレイを含むレプリカ回路１４の周囲は加工用セル１９により囲まれている。尚、レプリカ回路１４におけるダミービット線に接続されたダミーセルの形成される領域は省略されている。破線に沿ってダミーセルに信号が伝達される。メモリセルアレイ１１及びダミーセルアレイを含むレプリカ回路１４は、センスアンプ１２及びロウデコーダ１３が設けられ、書き込み及び読み出しの制御を行う。
【００２３】
本実施の形態では、メモリセルアレイ１１及びレプリカ回路１４の形成されていない領域、即ち、レプリカ回路１４に近接したワード線方向に、電子回路を形成する。この電子回路はメモリセル以外の電子回路である。この領域にメモリセル以外の電子回路を形成することにより、他の領域にこの電子回路を形成する必要がなくなるため、チップ面積を小さくすることができる。具体的に、本実施の形態では、形成される電子回路はメモリセルアレイ１１の電源の供給を制御するための制御回路１８を形成する。
【００２４】
図３に、具体的な制御回路１８の構成を示す。メモリセルアレイ１１内の各々のメモリセル３１は、ＳＲＡＭ（スタティックランダムアクセスメモリ）であり、ビット線（ＢＬ）及びワード線（ＷＬ）に接続されるとともに、電源電位ＶＤＤ及び接地電位ＶＳＳに接続されている。
【００２５】
本実施の形態では、このメモリセル３１に供給される電源電位ＶＤＤの制御を制御回路１８において行うものである。このため、電源電位ＶＤＤと各々のメモリセル３１との間のスイッチングを行うＰチャネルＭＯＳ型トランジスタを制御回路１８内に形成する。これにより、メモリセルアレイ１１を使用しない場合には、電源電位ＶＤＤの供給を停止させ、リーク電流の発生を防止し、メモリセルアレイ１１の形成されているチップ全体の電力を省電力化することが可能となる。また、メモリセルに近接して、制御回路１８を形成することができるため、寄生抵抗を極力低減させることができる。
【００２６】
また、メモリセルに記憶されている情報を保持したままリーク電流を削減する方法として、電源電位ＶＤＤを下げる方法があるが、この場合にも制御回路１８をメモリセルに近接して形成することにより、寄生抵抗を抑えることができ、メモリセルに流れる電流が減少することを防止することができる。
【００２７】
尚、本実施の形態では、図２に示すようにレプリカ回路１４が、極力小さく形成されることが好ましいが、図４に示すように、ダミーワード線に接続されているダミーセルの数が、メモリセルアレイ１１領域におけるワード線に接続されているメモリセルの半分以下であれば、制御回路１８を形成することが十分可能である。
【００２８】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体記憶装置は、図５に示すように、メモリセルアレイ１１内の各々のメモリセル３２は、ＳＲＡＭ（スタティックランダムアクセスメモリ）であり、ビット線及びワード線に接続されるとともに、電源電位ＶＤＤ及び、接地電位ＶＳＳに接続されている。
【００２９】
本実施の形態では、このメモリセル３２における接地電位ＶＳＳの制御を制御回路１８において行うものである。このため、制御回路１８内において、接地電位ＶＳＳと各々のメモリセル３２との間に制御用のＮチャネルＭＯＳ型トランジスタを形成する。これにより、メモリセルアレイ１１を使用しない場合には、接地電位ＶＳＳとメモリセル３２との接続をＯＦＦとし、メモリセルアレイ１１の形成されているチップ全体の電力を省電力化することが可能となる。
【００３０】
また、メモリセルに記憶されている情報を保持したままリーク電流を削減する方法として、接地電位ＶＳＳを上げる方法があるが、この場合にも制御回路１８をメモリセルに近接して形成することにより、寄生抵抗を抑えることができ、メモリセルに流れる電流が減少することを防止することができる。
【００３１】
以上、実施の形態において本発明における基準電圧発生回路について詳細に説明したが、本発明は上記実施の形態に限定されるものではなく、これ以外の形態をとることが可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態における半導体記憶装置のブロック図
【図２】第１の実施の形態における半導体記憶装置の構成図
【図３】第１の実施の形態における半導体記憶装置の要部構成図
【図４】第１の実施の形態における別の半導体記憶装置の構成図
【図５】第２の実施の形態における半導体記憶装置の要部構成図
【符号の説明】
【００３３】
１１・・・メモリセルアレイ、１２・・・センスアンプ、１３・・・ロウデコーダ、１４・・・レプリカ回路、１８・・・制御回路、１９・・・加工用セル
【図１】
2008117896.tif 000003
【図２】
2008117896.tif 000004
【図３】
2008117896.tif 000005
【図４】
2008117896.tif 000006
【図５】
2008117896.tif 000007