(57)【要約】【課題】小型化を図ることができる、加速度センサおよびその製造方法を提供する。【解決手段】加速度センサは、ピエゾ抵抗型の加速度センサであり、センサチップ２を備えている。このセンサチップ２では、半導体素子が作り込まれた半導体基板２１上に、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７が設けられている。すなわち、半導体素子と第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７とが、１つのセンサチップ２に集約して形成されている。【選択図】図２
2008046089.tif 000002
【特許請求の範囲】
【請求項１】
基板に作り込まれた半導体素子と、
前記基板上に形成された配線層と、
前記基板上に形成され、前記配線層の一部からなり、加速度の作用により抵抗率が変化するピエゾ抵抗素子とを含むことを特徴とする、加速度センサ。
【請求項２】
前記配線層上に形成され、前記配線層を保護するための配線保護膜と、
前記ピエゾ抵抗素子上の前記配線保護膜の一部からなり、加速度の作用により前記ピエゾ抵抗素子に応力を作用させるための錘とをさらに含むことを特徴とする、請求項１に記載の加速度センサ。
【請求項３】
前記配線層の下方に隣接して形成された層間膜をさらに含み、
前記ピエゾ抵抗素子および前記錘は、前記配線保護膜および前記層間膜をエッチングして形成されたキャビティに配置されており、
前記ピエゾ抵抗素子は、前記キャビティの側面間に架設されていることを特徴とする、請求項２に記載の加速度センサ。
【請求項４】
前記配線保護膜上に形成され、前記キャビティを閉鎖するフィルム層をさらに含むことを特徴とする、請求項３に記載の加速度センサ。
【請求項５】
前記ピエゾ抵抗素子は、直線状に延びていることを特徴とする、請求項１ないし４のいずれかに記載の加速度センサ。
【請求項６】
前記ピエゾ抵抗素子は、前記基板の表面と平行なＸ方向に延びる第１のピエゾ抵抗素子と、前記基板の表面と平行かつ前記Ｘ方向と直交するＹ方向に延びる第２のピエゾ抵抗素子とを含むことを特徴とする、請求項５に記載の加速度センサ。
【請求項７】
半導体素子が作り込まれた基板上に層間膜を形成する層間膜形成工程と、
前記層間膜上に配線層を形成する配線層形成工程と、
前記配線層上に前記配線層を保護するための配線保護膜を形成する配線保護膜形成工程と、
前記配線保護膜および前記層間膜をエッチングして、前記配線層の一部からなるピエゾ抵抗素子、および前記ピエゾ抵抗素子上の前記配線保護膜の一部からなる錘を形成するエッチング工程とを含むことを特徴とする、加速度センサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、加速度センサおよびその製造方法に関する。
【背景技術】
【０００２】
最近、ＭＥＭＳ（Micro Electro Mechanical Systems）技術を応用したセンサ（ＭＥＭＳセンサ）の携帯電話機への搭載が開始されたことから、そのＭＥＭＳセンサの注目度が高まっている。ＭＥＭＳセンサの代表的なものとして、物体の加速度を検出するための加速度センサが知られている。
図４は、従来の加速度センサの構成を模式的に示す断面図である。
【０００３】
この図４に示す加速度センサ１０１は、セラミックスパッケージ１０２およびシールド板１０３により形成されるキャビティに、加速度の算出および補正のための回路を有する回路チップ１０４と、ピエゾ抵抗素子（図示せず）を有するセンサチップ１０５と、タングステンからなる錘１０６とを備えている。
セラミックスパッケージ１０２は、たとえば、６枚のセラミックス基板１０２Ａ〜１０２Ｆを積層した６層構造を有している。下３枚のセラミックス基板１０２Ａ，１０２Ｂ，１０２Ｃは、平面視で同じサイズの矩形状に形成されている。上３枚のセラミックス基板１０２Ｄ，１０２Ｅ，１０２Ｆは、平面視において、セラミックス基板１０２Ａ，１０２Ｂ，１０２Ｃと同じ外形を有し、それぞれ中央部に矩形状の開口が形成されている。セラミックス基板１０２Ｃ上に積層されるセラミックス基板１０２Ｄの開口は、そのセラミックス基板１０２Ｄ上に積層されるセラミックス基板１０２Ｅの開口よりも小さい。また、セラミックス基板１０２Ｅの開口は、そのセラミックス基板１０２Ｅ上に積層されるセラミックス基板１０２Ｆの開口よりも小さい。
【０００４】
セラミックス基板１０２Ｄの上面には、複数のパッド１０７が配置されている。各パッド１０７は、回路チップ１０４およびセンサチップ１０５とそれぞれボンディングワイヤ１０８を介して電気的に接続される。また、セラミックス基板１０２Ｄの上面には、各パッド１０７から延びる配線１０９が形成されている。各配線１０９は、下３枚のセラミックス基板１０２Ａ，１０２Ｂ，１０２Ｃを上下に貫通するビア１１０を介して、最下層のセラミックス基板１０２Ａの下面に配置された電極１１１に接続されている。
【０００５】
シールド板１０３は、最上層のセラミックス基板１０２Ｆの開口を閉塞するように、そのセラミックス基板１０２Ｆの上面に接合されている。
回路チップ１０４は、シリコンチップからなる。この回路チップ１０５は、そのデバイス形成領域側の表面を上方に向けた状態で、セラミックス基板１０２Ｃの上面に銀ペーストを介して接合されている。
【０００６】
センサチップ１０５は、シリコンチップを、その裏面側（デバイス形成領域側の表面と反対側）からエッチングすることにより形成されている。このセンサチップ１０５は、シリコンチップのデバイス形成領域側の表面を含む薄層部分からなり、ピエゾ抵抗素子が作り込まれたメンブレン１１２と、メンブレン１１２の下面周縁部に設けられた枠状の支持部１１３と、メンブレン１１２の下面中央部に設けられ、下方ほど狭まる四角錐台形状の錘保持分１１４とを一体的に備えている。
【０００７】
そして、センサチップ１０５は、支持部１１３の各角部と回路チップ１０４の表面との間に介在されたチップ間スペーサ１１５により、回路チップ１０４の上方に、その回路チップ１０４の表面に対して所定間隔を隔てて支持されている。
錘１０６は、錘保持分１１４の下面に接着剤により固定され、回路チップ１０４とセンサチップ１０５との間において、回路チップ１０４およびチップ間スペーサ１１５と非接触状態に配置されている。
【０００８】
この加速度センサに加速度が作用し、錘１０６が振れると、メンブレン１１２が変形し、メンブレン１１２に設けられたピエゾ抵抗素子に応力が作用する。ピエゾ抵抗素子は、その作用する応力に比例して抵抗率が変化する。そのため、ピエゾ抵抗素子の抵抗率変化量に基づいて、加速度センサに作用した加速度を求めることができる。
【特許文献１】特開２００５−３５１７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、従来の加速度センサでは、回路チップ１０４、センサチップ１０５および錘１０６を個別に設けているため、小型化が困難であるという問題がある。
そこで、この発明の目的は、小型化を図ることができる、加速度センサおよびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
前記の目的を達成するための請求項１記載の発明は、基板に作り込まれた半導体素子と、前記基板上に形成された配線層と、前記基板上に形成され、前記配線層の一部からなり、加速度の作用により抵抗率が変化するピエゾ抵抗素子とを含むことを特徴とする、加速度センサである。
この構成によれば、半導体素子が作り込まれた基板上に、配線層の一部からなるピエゾ抵抗素子が設けられている。基板に作り込まれた半導体素子を用いて、ピエゾ抵抗素子の抵抗率の変化量に応じた信号を生成する回路を形成すれば、加速度センサに加速度が作用したときに、その回路から出力される信号に基づいて、加速度センサに作用した加速度を求めることができる。
【００１１】
そして、基板上にピエゾ抵抗素子が形成されることにより、半導体素子とピエゾ抵抗素子とが１つのチップに集約されている。したがって、このチップを用いることにより、従来の加速度センサに備えられている回路チップを不要とすることができ、加速度センサの小型化を図ることができる。
請求項２に記載の発明は、前記配線層上に形成され、前記配線層を保護するための配線保護膜と、前記ピエゾ抵抗素子上の前記配線保護膜の一部からなり、加速度の作用により前記ピエゾ抵抗素子に応力を作用させるための錘とをさらに含むことを特徴とする、請求項１に記載の加速度センサである。
【００１２】
この構成によれば、配線層を保護するための配線保護膜の一部により、ピエゾ抵抗素子に応力を作用させる錘が形成されている。したがって、半導体素子とピエゾ抵抗素子とが集約されたチップと別に錘を設ける必要がないので、加速度センサのさらなる小型化を図ることができる。
請求項３に記載の発明は、前記配線層の下方に隣接して形成された層間膜をさらに含み、前記ピエゾ抵抗素子および前記錘は、前記配線保護膜および前記層間膜をエッチングして形成されたキャビティに配置されており、前記ピエゾ抵抗素子は、前記キャビティの側面間に架設されていることを特徴とする、請求項２に記載の加速度センサである。
【００１３】
この構成によれば、ピエゾ抵抗素子および錘は、配線保護膜および層間膜をエッチングして形成されたキャビティに配置されている。そして、ピエゾ抵抗素子は、キャビティの側面間に架設され、このピエゾ抵抗素子上に、錘が保持されている。そのため、加速度センサに作用する加速度が小さくても、錘が確実に振れ、ピエゾ抵抗素子の抵抗率が変化する。したがって、微小な加速度を良好に検出することができる。
【００１４】
請求項４に記載の発明は、前記配線保護膜上に形成され、前記キャビティを閉鎖するフィルム層をさらに含むことを特徴とする、請求項３に記載の加速度センサである。
この構成によれば、キャビティを閉鎖するフィルム層が設けられている。このフィルム層により、配線保護膜と層間膜との積層方向における錘の振れ量を規制することができる。そのため、錘が大きく振れすぎることを防止することができ、その振れすぎによるピエゾ抵抗素子の破壊などを防止することができる。
【００１５】
なお、前記ピエゾ抵抗素子は、十字状や格子状に形成されていてもよいし、請求項５に記載のように、直線状に延びていてもよい。
前記ピエゾ抵抗素子が直線状に延びている構成では、請求項６に記載のように、前記基板の表面と平行なＸ方向に延びる第１のピエゾ抵抗素子と、前記基板の表面と平行かつ前記Ｘ方向と直交するＹ方向に延びる第２のピエゾ抵抗素子とを含むことが好ましい。この場合、第１および第２のピエゾ抵抗素子上に錘が設けられていれば、加速度センサにＸ方向の加速度が作用したときには、第２のピエゾ抵抗素子の抵抗率が変化し、加速度センサにＹ方向の加速度が作用したときには、第１のピエゾ抵抗素子の抵抗率が変化する。そのため、加速度センサに作用するＸ方向およびＹ方向の加速度を良好に検出することができる。
【００１６】
請求項７に記載の発明は、半導体素子が作り込まれた基板上に層間膜を形成する層間膜形成工程と、前記層間膜上に配線層を形成する配線層形成工程と、前記配線層上に前記配線層を保護するための配線保護膜を形成する配線保護膜形成工程と、前記配線保護膜および前記層間膜をエッチングして、前記配線層の一部からなるピエゾ抵抗素子、および前記ピエゾ抵抗素子上の前記配線保護膜の一部からなる錘を形成するエッチング工程とを含むことを特徴とする、加速度センサの製造方法である。
【００１７】
この方法により、請求項３に記載の加速度センサを得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係る加速度センサの構成を模式的に示す断面図である。
加速度センサ１は、ピエゾ抵抗型の加速度センサである。この加速度センサ１は、後述する半導体素子およびピエゾ抵抗素子が集約して形成されたセンサチップ２を備えている。
【００１９】
センサチップ２は、リードフレーム３のアイランド部４にダイボンディングされている。このセンサチップ２の表面には、複数のパッド５が設けられている。このパッド５は、ボンディングワイヤ６を介して、リードフレーム３のリード部７に電気的に接続（ワイヤボンディング）されている。
そして、センサチップ２は、リードフレーム３およびボンディングワイヤ６とともに、樹脂パッケージ８により封止されている。リードフレーム３のリード部７の一部は、樹脂パッケージ８から露出し、プリント配線基板などとの外部接続部（アウターリード部）として機能する。
【００２０】
図２は、センサチップ２の構造を模式的に示す断面図である。
センサチップ２は、半導体基板２１を備えている。この半導体基板２１の表層部には、たとえば、ドレイン領域２２およびソース領域２３を備えるＭＯＳトランジスタなどの半導体素子が作り込まれている。
半導体基板２１上には、ゲート酸化膜２４が形成されている。このゲート酸化膜２４上には、ドレイン領域２２とソース領域２３との間のチャネル領域に対向して、ポリシリコンからなるゲート電極２５が形成されている。
【００２１】
ゲート酸化膜２４およびゲート電極２５上には、ＳｉＯ２（酸化シリコン）からなる第１層間膜２６が積層されている。第１層間膜２６上には、ＳｉＮ（窒化シリコン）からなる第２層間膜２７が積層されている。第２層間膜２７上には、第１配線層２８がパターン形成されている。第１配線層２８は、第２層間膜２７側からＴｉ（チタン）層、ＴｉＮ（窒化チタン）層、Ａｌ（アルミニウム）とＣｕ（銅）との合金からなるＡｌ−Ｃｕ層、Ｔｉ層およびＴｉＮ層を積層した５層構造を有している。
【００２２】
第２層間膜２７および第１配線層２８上には、ＳｉＯ２からなる配線保護膜２９が積層されている。配線保護膜２９上には、第２配線層３０がパターン形成されている。第２配線層３０は、第１配線層２８と同様に、配線保護膜２９側からＴｉ層、ＴｉＮ層、Ａｌ−Ｃｕ層、Ｔｉ層およびＴｉＮ層を積層した５層構造を有している。
配線保護膜２９および第２配線層３０上には、ＳｉＮからなるパッシベーション膜３１が積層されている。パッシベーション膜３１には、第２配線層３０の一部をパッド５として露出させるための開口３２が形成されている。
【００２３】
また、第２層間膜２７、配線保護膜２９およびパッシベーション膜３１の積層構造部分には、それらを部分的に上下に貫通して除去することにより、たとえば、２つの平面視矩形状のキャビティ３３，３４が形成されている。
一方のキャビティ３３には、第１配線層２８の一部で構成される第１ピエゾ抵抗素子３５と、配線保護膜２９の一部で構成される第１錘３６とが設けられている。第１ピエゾ抵抗素子３５は、半導体基板２１の表面と平行なＸ方向に延び、キャビティ３３のＸ方向に互いに対向する側面間に架設されている。第１錘３６は、第１ピエゾ抵抗素子３５上に支持されている。
【００２４】
他方のキャビティ３４には、第１配線層２８の一部で構成される第２ピエゾ抵抗素子３７と、配線保護膜２９の一部で構成される第２錘３８とが設けられている。第２ピエゾ抵抗素子３７は、半導体基板２１の表面と平行かつＸ方向と直交するＹ方向に延び、キャビティ３３のＹ方向に互いに対向する側面間に架設されている。第２錘３８は、第２ピエゾ抵抗素子３７上に支持されている。
【００２５】
そして、パッシベーション膜３１上には、たとえば、ドライフィルムからなるフィルム層３９が形成されている。キャビティ３３，３４は、そのフィルム層３９によって閉鎖されている。フィルム層３９には、パッシベーション膜３１の開口３２と連通する開口４０が形成されている。したがって、パッド５には、フィルム層３９の開口４０およびパッシベーション膜３１の開口３２を介して、ボンディングワイヤ６（図１参照）を接続することができる。
【００２６】
なお、フィルム層３９は、ドライフィルムに限らず、ガラス材料を用いて形成されていてもよい。
この加速度センサ１にＸ方向の加速度が作用すると、Ｙ方向に延びる第２ピエゾ抵抗素子３７に支持された第２錘３８がＸ方向に振れる。この第２錘３８の振れにより、第２ピエゾ抵抗素子３７にねじれによる応力が生じる。第２ピエゾ抵抗素子３７に応力が生じると、その応力に比例して第２ピエゾ抵抗素子３７の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板２１に入力される。そして、半導体基板２１に作り込まれた素子からなる回路の働きにより、第２ピエゾ抵抗素子３７の抵抗率の変化量に応じた信号が生成され、この信号が、パッド５およびボンディングワイヤ６を介して、外部接続部として機能するリード部７に出力される。そのため、リード部７から出力される信号に基づいて、加速度センサ１に作用したＸ方向の加速度の大きさを求めることができる。
【００２７】
また、この加速度センサ１にＹ方向の加速度が作用すると、Ｘ方向に延びる第１ピエゾ抵抗素子３５に支持された第１錘３６がＹ方向に振れる。この第１錘３６の振れにより、第１ピエゾ抵抗素子３５にねじれによる応力が生じる。第１ピエゾ抵抗素子３５に応力が生じると、その応力に比例して第１ピエゾ抵抗素子３５の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板２１に入力される。そして、半導体基板２１に作り込まれた素子からなる回路の働きにより、第１ピエゾ抵抗素子３５の抵抗率の変化量に応じた信号が生成され、この信号が、パッド５およびボンディングワイヤ６を介して、外部接続部として機能するリード部７に出力される。そのため、リード部７から出力される信号に基づいて、加速度センサ１に作用したＹ方向の加速度の大きさを求めることができる。
【００２８】
さらにまた、この加速度センサ１にＸ方向およびＹ方向と直交するＺ方向（半導体基板２１の表面と直交する方向）の加速度が作用すると、第１ピエゾ抵抗素子３５に支持された第１錘３６および第２ピエゾ抵抗素子３７に支持された第２錘３８がＺ方向に振れる。第１錘３６および第２錘３８の振れにより、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７に湾曲による応力が生じる。第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７に応力が生じると、その応力に比例して第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の抵抗率が変化し、この抵抗率の変化に応じた信号が半導体基板２１に入力される。そして、半導体基板２１に作り込まれた素子からなる回路の働きにより、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の抵抗率の変化量に応じた信号が生成され、この信号が、パッド５およびボンディングワイヤ６を介して、外部接続部として機能するリード部７に出力される。そのため、リード部７から出力される信号に基づいて、加速度センサ１に作用したＺ方向の加速度の大きさを求めることができる。
【００２９】
図３Ａ〜図３Ｆは、センサチップ２を製造する際の各工程を模式的に示す断面図である。
まず、図３Ａに示すように、熱酸化処理により、半導体素子（ドレイン領域２２およびソース領域２３）が作り込まれた半導体基板２１上にゲート酸化膜２４が形成される。つづいて、ゲート酸化膜２４上にゲート電極２５が形成される。その後、プラズマＣＶＤ（Chemical Vapor Deposition：化学蒸着）法により、第１層間膜２６および第２層間膜２７が順に形成される（層間膜形成工程）。
【００３０】
次に、図３Ｂに示すように、第２層間膜２７上に、スパッタ法により、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７を含む第１配線層２８が形成される（配線層形成工程）。
その後、図３Ｃに示すように、第２層間膜２７および第１配線層２８上に、プラズマＣＶＤ法により、配線保護膜２９が形成される（配線保護膜形成工程）。つづいて、スパッタ法により、第２配線層３０が形成される。さらに、配線保護膜２９および第２配線層３０上に、プラズマＣＶＤ法により、パッシベーション膜３１が形成される。
【００３１】
次いで、図３Ｄに示すように、ドライエッチングにより、パッシベーション膜３１が選択的に除去される。具体的には、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の各上方において、パッシベーション膜３１が平面視矩形環状に除去されることにより、それぞれ環状開口４１，４２が形成される。平面視において、環状開口４１，４２の外形は、それぞれキャビティ３３，３４の外形に対応している。また、その環状開口４１，４２に囲まれる各領域において、図３Ｅに示すように、多数の矩形状開口４３が形成される。さらに、図３Ｄに示すように、第２配線層３０上の一部が除去されることにより、パッド５を露出させる開口３２が形成される。
【００３２】
その後、図３Ｄに示すように、パッシベーション膜３１をマスクとするドライエッチングによって、配線保護膜２９に、パッシベーション膜３１の環状開口４１，４２にそれぞれ連通する環状溝４４，４５が形成される。また、図示しないが、各矩形状開口４３に連通する矩形状溝が形成される（エッチング工程）。
つづいて、図３Ｆに示すように、ドライエッチングにより、配線保護膜２９の環状溝４４，４５に囲まれる部分上のパッシベーション膜３１が除去される。また、そのドライエッチングにより、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の各下方において、第２層間膜２７が平面視で環状開口４１，４２の外形に一致する矩形状に除去される。すなわち、エッチングガスが、環状開口４１および環状溝４４、環状開口４２および環状溝４５、ならびに各矩形状開口４３および図示しない矩形状溝を通して、第２層間膜２７に供給され、そのエッチングガスの作用およびＳｉＮが有する等方性により、第２層間膜２７が矩形状にエッチングされる（エッチング工程）。この結果、第２層間膜２７、配線保護膜２９およびパッシベーション膜３１の積層構造部分に、キャビティ３３，３４が形成されるとともに、キャビティ３３に第１ピエゾ抵抗素子３５および第１錘３６が形成され、キャビティ３４に第２ピエゾ抵抗素子３７および第２錘３８が形成される。
【００３３】
なお、このように、第２層間膜２７、配線保護膜２９およびパッシベーション膜３１をウエットエッチングにより加工することも可能であるが、ウエットエッチングにより加工する手法では、第１ピエゾ抵抗素子３５などの薄膜構造物が形成された半導体基板２１をエッチング液中から引き上げるときに、エッチング液の抵抗によって、薄膜構造物が破壊されるおそれがある。これに対し、ドライエッチングにより加工する手法では、薄膜構造物の破壊を生じるおそれがない。
【００３４】
その後は、パッシベーション膜３１上にフィルム層３９が形成される。これにより、図２に示すセンサチップ２が得られる。そして、そのセンサチップ２をリードフレーム３にボンディングし、それらを樹脂パッケージ８で封止することにより、図１に示す加速度センサ１が得られる。
以上のように、センサチップ２では、半導体素子が作り込まれた半導体基板２１上に、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７が設けられている。すなわち、半導体素子と第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７とが、１つのセンサチップ２に集約して形成されている。したがって、このセンサチップ２を用いることにより、従来の加速度センサに備えられている回路チップを不要とすることができ、加速度センサ１の小型化を図ることができる。
【００３５】
さらに、第１配線層２８を保護するための配線保護膜２９の一部により、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７にそれぞれ応力を作用させる第１錘３６および第２錘３８が形成されている。したがって、センサチップ２と別に錘を設ける必要がないので、加速度センサ１のさらなる小型化を図ることができる。
そして、センサチップ２では、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７は、それぞれキャビティ３３，３４の側面間に架設され、それらの第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７上にそれぞれ第１錘３６および第２錘３８が保持されている。そのため、加速度センサ１にＸ方向の微小な加速度が作用したときでも、第２錘３８が確実に振れ、第２ピエゾ抵抗素子３７の抵抗率が変化する。また、加速度センサ１にＹ方向の微小な加速度が作用したときでも、第１錘３６が確実に振れ、第１ピエゾ抵抗素子３５の抵抗率が変化する。したがって、Ｘ方向およびＹ方向の微小な加速度を良好に検出することができる。
【００３６】
また、パッシベーション膜３１上に、キャビティ３３，３４を閉鎖するフィルム層３９が設けられている。このフィルム層３９により、Ｚ方向における第１錘３６および第２錘３８の振れ量を規制することができる。そのため、第１錘３６および第２錘３８が大きく振れすぎることを防止することができ、その振れすぎによる第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の破壊などを防止することができる。
【００３７】
なお、この実施形態では、第１ピエゾ抵抗素子３５がＸ方向に直線状に延び、第２ピエゾ抵抗素子３７がＹ方向に直線状に延びた構成を取り上げたが、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７を十字状や格子状に形成して、加速度センサ１に作用するＸ方向およびＹ方向のどちらの方向の加速度に対しても、第１錘３６および第２錘３８が振れるようにしてもよい。この場合、第１ピエゾ抵抗素子３５および第２ピエゾ抵抗素子３７の一方を省略してもよい。
【００３８】
また、４つのキャビティが形成され、そのうちの２つのキャビティには、第１ピエゾ抵抗素子３５および第１錘３６が設けられ、残りの２つのキャビティには、第２ピエゾ抵抗素子３７および第２錘３８が設けられてもよい。この場合、２つの第１ピエゾ抵抗素子３５の抵抗率の変化量の差分に基づいて、Ｙ方向およびＺ方向の加速度を精度よく検出することができる。また、２つの第２ピエゾ抵抗素子３７の抵抗率の変化量の差分に基づいて、Ｘ方向およびＺ方向の加速度を精度よく検出することができる。
【００３９】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施形態に係る加速度センサの構成を模式的に示す断面図である。
【図２】センサチップの構造を模式的に示す断面図である。
【図３Ａ】センサチップの製造工程を説明するための模式的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す模式的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す模式的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す模式的な断面図である。
【図３Ｅ】図３Ｄの工程で形成される矩形状開口について説明するための図解的な平面図である。
【図３Ｆ】図３Ｄの次の工程を示す模式的な断面図である。
【図４】従来の加速度センサの構成を模式的に示す断面図である。
【符号の説明】
【００４１】
１    加速度センサ
２    センサチップ
２１  半導体基板
２２  ドレイン領域
２３  ソース領域
２７  第２層間膜（層間膜）
２８  第１配線層
２９  配線保護膜
３３  キャビティ
３４  キャビティ
３５  第１ピエゾ抵抗素子
３６  第１錘
３７  第２ピエゾ抵抗素子
３８  第２錘
３９  フィルム層
【図１】
2008046089.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図４】
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