(57)【要約】【課題】メモリの検査時間を短縮する。【解決手段】リード回路１００は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインＢＬ１〜ＢＬｋからｋ個（ｋは自然数）のデータを読み出し、シリアルデータＤＳとして出力する。センスアンプＳＡ１〜ＳＡｋは、ｋ本のビットラインＢＬ１〜ＢＬｋごとに設けられ、各ビットラインからデータを読み出す。シフトレジスタ３０は、各センスアンプＳＡの出力を保持するカスケード接続されたｋ個のフリップフロップＦＦ１〜ＦＦｋを含み、各センスアンプＳＡの出力をロードする。期待値設定部３２は、ｋ個のフリップフロップＦＦ１〜ＦＦｋに、対応するセンスアンプＳＡ１〜ＳＡｋの出力の期待値データを格納する。判定部３６は、各フリップフロップＦＦ１〜ＦＦｋに格納される期待値データと、対応するセンスアンプＳＡ１〜ＳＡｋの出力との一致、不一致を判定する。【選択図】図１
2008165887.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインからｋビット（ｋは自然数）のデータを読み出し、シリアルデータとして出力するメモリリード回路であって、
ｋ本のビットラインごとに設けられ、各ビットラインからデータを読み出すｋ個のセンスアンプと、
各センスアンプの出力を保持するカスケード接続されたｋ個のフリップフロップを含み、前記ｋ個のセンスアンプの出力をシリアルデータとして出力するシフトレジスタと、
前記ｋ個のフリップフロップに、対応するセンスアンプの出力の期待値データを格納する期待値設定部と、
各フリップフロップに格納される前記期待値データと、対応するセンスアンプの出力との一致、不一致を判定する判定部と、
を備えることを特徴とするメモリリード回路。
【請求項２】
前記判定部は、
各フリップフロップと各センスアンプのペアごとに設けられ、２つのデータが入力されたｋ個の第１論理ゲートと、
前記ｋ個の第１論理ゲートの出力が入力された第２論理ゲートと、
を含むことを特徴とする請求項１に記載のメモリリード回路。
【請求項３】
前記期待値設定部は、初段のフリップフロップのＤ端子に、期待値データを順次入力することを特徴とする請求項１に記載のメモリリード回路。
【請求項４】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から３のいずれかに記載のメモリリード回路。
【請求項５】
ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、
並列に配置された請求項１から３のいずれかに記載の複数個のメモリリード回路と、
を備えることを特徴とするメモリ装置。
【請求項６】
前記メモリアレイはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）であることを特徴とする請求項５に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに関し、特にそのテスト技術に関する。
【背景技術】
【０００２】
近年の半導体集積回路において、データを記憶するためにマトリクス状に配置されたメモリセルを含むメモリ装置が利用される。こうしたメモリ装置は、マトリクスの列ごとに設けられるビットライン（データライン）ごとにセンスアンプを備え、メモリセルのデータをセンスアンプによって読み出し、フリップフロップなどに保持し、外部回路に出力する。
【０００３】
メモリ装置は、センスアンプの出力をワード単位でラッチし、シフトレジスタによってシリアルデータに変換して出力する場合がある。たとえば特許文献１には関連技術が開示される。
【特許文献１】特開２００２−９３１６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
メモリ装置は、出荷前に、メモリセルに正確にデータを書き込みし、読み出すことができるかの検査が行われる。ここで、センスアンプにより読み出したデータをシリアルデータに変換する場合の検査時間について考察する。
【０００５】
まず、検査対象となるメモリセルに対して、所定のデータを書き込む。１ワードが８ビットの場合、まず、１ワード分のデータをメモリセルから読み出し、８個のフリップフロップに並列的に書き込む。続いて、シフトレジスタにクロック信号を与え、８ビットのデータを順次出力する。シフトレジスタからの出力を、各メモリセルに書き込まれた所定のデータと比較し、一致、不一致の判定を行う。この手法では、メモリセルの検査に、少なくとも１ワードのビット数（この例では８）に対応するクロック数が必要とされる。
【０００６】
これをすべてのカラムに対して行う場合、１ワード当たりのビット数×ワード数のクロックが必要とされる。半導体製造プロセスにおいてスループットを上げるために、検査時間の短縮は重要な課題となる。
【０００７】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、メモリの検査時間を短縮にある。
【課題を解決するための手段】
【０００８】
本発明のある態様は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインからｋビット（ｋは自然数）のデータを読み出し、シリアルデータとして出力するメモリリード回路に関する。このメモリリード回路は、ｋ本のビットラインごとに設けられ、各ビットラインからデータを読み出すｋ個のセンスアンプと、各センスアンプの出力を保持するカスケード接続されたｋ個のフリップフロップを含み、ｋ個のセンスアンプの出力をシリアルデータとして出力するシフトレジスタと、ｋ個のフリップフロップに、対応するセンスアンプの出力の期待値データを格納する期待値設定部と、各フリップフロップに格納される期待値データと、対応するセンスアンプの出力との一致、不一致を判定する判定部と、を備える。
【０００９】
検査対象となるメモリセルに、テストデータを書き込み、シフトレジスタをそのテストデータに対応する期待値データ（正しい値）を格納するためのメモリとして使用する。そして、センスアンプによってメモリセルからテストデータを読み出し、センスアンプの出力と比較する。その結果、メモリセルに正しい値が書き込まれ、正確に読み出しが行われているかを判定することができる。
この態様によると、メモリセルを検査する際に、１ワード分のテストデータをシフトレジスタに読み出し、ビットごとに出力する必要がなくなるため、検査に要するクロック数を減らすことができ、検査時間を短縮することができる。
【００１０】
判定部は、各フリップフロップと各センスアンプのペアごとに設けられ、２つのデータが入力された複数の第１論理ゲートと、シフトレジスタごとに設けられ、そのシフトレジスタ内のフリップフロップに対応する複数の第１論理ゲートの出力が入力された第２論理ゲートと、を含んでもよい。
この態様によれば、第１論理ゲートの出力により、各メモリセルのエラーの発生を検出することができ、第２論理ゲートの出力により、１ワード内のエラーの発生の有無を検出することができる。
【００１１】
期待値設定部は、初段のシフトレジスタのＤ端子に、順次、期待値データを入力してもよい。
【００１２】
メモリリード回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのＩＣとして集積化することにより、その面積を削減することができる。
【００１３】
本発明の別の態様は、メモリ装置である。このメモリ装置は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含むメモリアレイと、並列に配置された複数個の上述のメモリリード回路と、を備える。
この態様によると、メモリの検査時間を短縮することができる。
【００１４】
メモリアレイはＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）であってもよい。
【００１５】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、メモリの検査時間を短縮できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１８】
図１は、本発明の実施の形態に係るリード回路１００の構成を示す回路図である。また、図２は、図１のリード回路１００を備えるメモリ装置２００の全体構成を示すブロック図である。
【００１９】
図２のメモリ装置２００は、たとえばＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）であり、メモリアレイ１１０、行選択回路１０、行デコーダ１２、列選択回路２０、列デコーダ２２、リードライト回路２４を備える。メモリ装置２００は、ひとつの半導体基板上に一体集積化されるのが好ましい。
【００２０】
メモリアレイ１１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルを含む。メモリアレイ１１０には、マトリクスの行ごとに設けられたワードラインＷＬ１〜ＷＬｍと、列ごとに設けられたビットラインＢＬ１〜ＢＬｎを含む。
【００２１】
行選択回路１０は、ｍ本のワードラインごとに設けられたｍ個のワードラインドライバ（不図示）を含む。行デコーダ１２は、アクセス対象のアドレスデータを受け、これをデコードして、行アドレスデータＲＤを生成し、行選択回路１０に出力する。その結果、行選択回路１０において、行アドレスデータＲＤにより指定されたワードラインドライバが選択され、必要な電圧を選択されたワードラインＷＬに対して出力する。
【００２２】
列選択回路２０は、メモリアレイ１１０の列ごとに設けられたビットラインＢＬを選択するｎ個のセレクタ回路（不図示）を含む。列デコーダ２２は、アクセス対象のアドレスデータを受け、これをデコードして、列アドレスデータＣＤを生成し、列選択回路２０に出力する。その結果、列選択回路２０において、列アドレスデータＣＤにより指定されたセレクタ回路が選択され、必要なビットライン電圧を選択されたビットラインＢＬに対して出力する。
【００２３】
リードライト回路２４は、ライトモード、リードモードが切り替えられる。ライトモードにおいてリードライト回路２４には、メモリアレイ１１０に対して書き込むべき入力データＩＮが入力され、行選択回路１０、列選択回路２０によってそれぞれ選択されたワードラインＷＬ、ビットラインＢＬの交点に位置するメモリセルに、入力データＩＮを書き込む。
【００２４】
また、リードライト回路２４は、リードモードにおいて、行選択回路１０、列選択回路２０によって選択されたワードラインＷＬ、ビットラインＢＬの交点に位置するメモリセルからデータを読み出し、出力データＯＵＴとして出力する。出力データＯＵＴは、ワード単位のシリアルデータとして出力される。
【００２５】
図１に戻る。図１のリード回路１００は、メモリセルからデータを読み出す回路であり、図２のリードライト回路２４内の、メモリアクセスの単位である１ワード分の回路構成を示している。つまり、リードライト回路２４は、図１のリード回路１００を複数備えて構成される。以下の説明では、１ワード８ビットであるとする。
【００２６】
図１のリード回路１００は、マトリクス状に配置されたメモリセルの列ごとに設けられたビットラインＢＬ１〜ＢＬｋからｋビット（ｋは自然数）のデータを読み出し、シリアルデータＤＳとして出力する。ｋは、メモリアクセスの単位である１ワードのビット数に対応してもよい。たとえば、ｋ＝８、１６などであり、バス幅に応じて設計される。
【００２７】
リード回路１００は、センスアンプＳＡ１〜ＳＡｋ、シフトレジスタ３０、期待値設定部３２、セレクタ３４、判定部３６を備える。
センスアンプＳＡ１〜ＳＡｋは、ｋ本のビットラインＢＬ１〜ＢＬｋごとに設けられ、各ビットラインからデータを読み出す。
【００２８】
シフトレジスタ３０は、フリップフロップＦＦ１〜ＦＦｋと、否定論理積ゲートＮＡＮＤ１〜ＮＡＮＤｋを含む。フリップフロップＦＦ１〜ＦＦｋは、各センスアンプＳＡ１〜ＳＡｋの出力を保持する。シフトレジスタ３０は、ｋ個のセンスアンプＳＡ１〜ＳＡｋの出力をパラレルロード可能に構成される。シフトレジスタ３０はロードしたｋビットのデータをシリアルデータＤＳに変換して出力する。
【００２９】
図１のフリップフロップＦＦ１〜ＦＦｋは、たとえば、カスケード接続されたＤフリップフロップであり、ｉ段目のフリップフロップＦＦｉの出力端子は、ｉ＋１段目のフリップフロップＦＦｉ＋１のＤ端子（入力端子）と接続される。
【００３０】
また、フリップフロップＦＦ１〜ＦＦｋそれぞれのクロック端子にはクロック信号ＣＫが入力され、それぞれのリセット端子（反転論理）には、リセット信号ＲＳＴが入力される。フリップフロップＦＦ１〜ＦＦｋには、センスアンプＳＡ１〜ＳＡｋの出力が、否定論理積ゲートＮＡＮＤ１〜ＮＡＮＤｋによってセット（格納）される。ｉ番目の否定論理積ゲートＮＡＮＤｉには、センスアンプＳＡｉの出力と、セット信号ＳＥＴが入力され、否定論理積を出力する。否定論理積ゲートＮＡＮＤｉの出力信号は、フリップフロップＦＦｉのセット端子（反転論理）に入力される。
【００３１】
シフトレジスタ３０によるデータの読み出し（ロード）について説明する。まず、データの読み出しに先立ち、リセット信号ＲＳＴをハイレベルからローレベルに設定する。その結果、すべてのフリップフロップＦＦ１〜ＦＦｋがリセットされ、データとして０が書き込まれる。
【００３２】
続いて、センスアンプＳＡ１〜ＳＡｋによってメモリセルのデータを増幅して読み出し、セット信号ＳＥＴをハイレベルに設定する。このとき、センスアンプＳＡｉの出力が１であれば、否定論理積ゲートＮＡＮＤｉの出力はローレベルとなり、フリップフロップＦＦｉがセットされ、１が格納される。もし、センスアンプＳＡｉの出力が０であれば、否定論理積ゲートＮＡＮＤｉの出力はハイレベルであるから、フリップフロップＦＦｉはセットされず、データは０のままとなる。
【００３３】
続いて、クロック信号ＣＫを入力することにより、フリップフロップＦＦ１〜ＦＦｋに格納されたデータが、一つずつ後段のフリップフロップに伝送され、最後段ｋ番目のフリップフロップＦＦｋの出力端子からシリアルデータＤＳとして順次出力される。
【００３４】
期待値設定部３２、判定部３６、セレクタ３４は、メモリ装置２００の検査用に設けられる。
期待値設定部３２は、メモリ装置２００の検査時に、ｋ個のフリップフロップＦＦ１〜ＦＦｋに、対応するセンスアンプＳＡ１〜ＳＡｋの出力の期待値データを格納する。たとえば、センスアンプＳＡ１から読み出されるテストデータが１のとき、その期待値データは１である。出力の期待値データとは、メモリ装置２００の検査時において、メモリセルに書き込むテストデータに対応した論理値を意味する。したがって、期待値データはテストデータそのものである。
【００３５】
本実施の形態において、検査時に、フリップフロップＦＦ１〜ＦＦｋにクロック信号ＣＫを与える。このクロック信号ＣＫと同期して、期待値設定部３２は、シフトレジスタ３０の初段のフリップフロップＦＦ１のＤ端子に、期待値データを順次入力する。その結果、フリップフロップＦＦ１〜ＦＦｋに、期待値データが格納される。この場合、期待値データの格納に、ｋクロックが必要とされる。
【００３６】
判定部３６は、各フリップフロップＦＦ１〜ＦＦｋに格納される期待値データと、対応するセンスアンプＳＡ１〜ＳＡｋそれぞれの出力との一致、不一致を判定する。
【００３７】
判定部３６は、第１論理ゲートである排他的論理和ゲートＥＸＯＲ１〜ＥＸＯＲｋと、第２論理ゲートである論理積ゲートＡＮＤと、を含む。
排他的論理和ゲートＥＸＯＲ１〜ＥＸＯＲｋは、各フリップフロップＦＦ１〜ＦＦｋと各センスアンプＳＡ１〜ＳＡｋのペアごとに設けられ、センスアンプの出力データと、フリップフロップの出力データが入力される。排他的論理和ゲートＥＸＯＲは、２つのデータが一致したとき１（ハイレベル）、不一致のとき０（ローレベル）を出力する。データの書き込み、読み出しの段階でエラーが発生しなければ、２つのデータは一致するはずである。したがって、排他的論理和ゲートＥＸＯＲの出力が１の状態は、そのビットにエラーが発生していることを示す。
【００３８】
論理積ゲートＡＮＤには、ｋ個の排他的論理和ゲートＥＸＯＲ１〜ＥＸＯＲｋの出力が入力される。論理積ゲートＡＮＤの出力は、いずれかのビットでエラーが発生すると、１となる。
論理積ゲートＡＮＤの出力は、シリアルデータＤＳとともにセレクタ３４に入力される。セレクタ３４は、通常の動作時においてシリアルデータＤＳを選択し、テスト時において判定部３６の出力データを選択する。
【００３９】
以上のように構成されたリード回路１００のテスト時の動作について説明する。
リード回路１００がテストモードに設定されると、セレクタ３４は判定部３６の出力を選択する。
はじめに、ビットラインＢＬ１〜ＢＬｋ上の任意のメモリセルにテストデータを書き込む。同一のビットライン上のメモリセルには、同一のテストデータを書き込むことが望ましい。これに併せて、期待値設定部３２は、テストデータを、期待値データとしてフリップフロップＦＦ１〜ＦＦｋに格納する。
【００４０】
続いて、センスアンプＳＡ１〜ＳＡｋによって、メモリセルに書き込まれたデータを読み出す。このとき、排他的論理和ゲートＥＸＯＲ１〜ＥＸＯＲｋによって、期待値データと読み出されたセンスアンプＳＡの出力データが一致するか否かが判定される。いずれかのビットにエラーが発生しているとき、セレクタ３４の出力データは１となり、全ビットに誤りがなければ出力データは０となる。
【００４１】
ここで、テストに要する時間について検討する。本実施の形態に係るリード回路１００によれば、ｋビット分のテストデータが正しい値かどうかの判定を、同時並列的に行うことができる。
【００４２】
これに対して、従来の検査手法では、以下の処理が必要となる。すなわち、センスアンプＳＡ１〜ＳＡｋの出力を、一旦、フリップフロップＦＦ１〜ＦＦｋに読み出す。続いて、フリップフロップＦＦ１〜ＦＦｋのデータを、シフトレジスタによってシリアルデータに変換する。そして、順次出力されるシリアルデータの各ビットを、期待値データと比較する。つまり従来手法では、シリアルパラレル変換に少なくともｋクロックを要することになり、検査時間が長くなってしまう。
【００４３】
したがって、本実施の形態に係るリード回路１００によれば、従来手法に比べて、検査に要する時間を短縮することができる。なお実施の形態では、期待値設定部３２によって、ｋ個のフリップフロップＦＦ１〜ＦＦｋに、対応するセンスアンプＳＡ１〜ＳＡｋの出力の期待値データを格納する。本実施の形態では、同一のビットラインＢＬ上のメモリセルには、同一のテストデータが格納される。したがって、ｍ本のワードラインに対して、期待値データの格納は１回行えば済む。したがって、ワードラインの本数が多いほど、本実施の形態に係るリード回路１００による検査時間の短縮の効果は顕著となる。
【００４４】
上述の実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を例示する。
【００４５】
実施の形態では、シフトレジスタ３０としてＤフリップフロップを用いた回路を例示したが、本発明はこれに限定されず、さまざまな公知の、あるいは将来に考案されるであろう構成のシフトレジスタを用いることができる。また、シフトレジスタに対するデータの書き込みも、セット端子以外の端子、たとえばＤ端子を介して行ってもよい。
【００４６】
実施の形態では、期待値設定部３２によってフリップフロップＦＦ１のＤ端子に期待値データを供給し、シフトさせることにより、フリップフロップＦＦ１〜ＦＦｋに期待値データを格納したが、本発明はこれに限定されない。たとえば、期待値データの格納を、Ｄフリップフロップのセット端子を介して行ってもよい。
【００４７】
また、シフトレジスタ３０や判定部３６をはじめとする論理回路の構成は、図１に限定されるものではなく、さまざまな変形例も本発明の範囲に含まれる。
【００４８】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態に係るリード回路の構成を示す回路図である。
【図２】図１のリード回路を備えるメモリ装置の全体構成を示すブロック図である。
【符号の説明】
【００５０】
ＷＬ  ワードライン、  ＢＬ  ビットライン、  １０  行選択回路、  １２  行デコーダ、  ２０  列選択回路、  ２２  列デコーダ、  ２４  リードライト回路、  ３０  シフトレジスタ、  ３２  期待値設定部、  ３４  セレクタ、  ３６  判定部、  １００  リード回路、  １１０  メモリアレイ、  ２００  メモリ装置。
【図１】
2008165887.tif 000003
【図２】
2008165887.tif 000004