(57)【要約】【課題】突発的に発生する周期信号の信号幅の変化を自己の周期信号だけで補償する。【解決手段】信号遅延部１１０は、周期信号Ｃを繰り返し周期の半分の時間だけ遅延させることによって遅延周期信号Ｃｄを生成する。異常検出部１２０は、周期信号Ｃと遅延周期信号Ｃｄが両方ともハイレベルであるとき異常信号ＥｒｒＡを生成し、周期信号Ｃと遅延周期信号Ｃｄが両方ともローレベルであるとき異常信号ＥｒｒＢを生成する。制御部１３０は、異常信号ＥｒｒＡを奇数回目に検出したとき制御信号ＣｏｎｔＡを生成し、異常信号ＥｒｒＢを奇数回目に検出したとき制御信号ＣｏｎｔＢを生成する。訂正部１４０は、制御信号ＣｏｎｔＡが生成されると、周期信号Ｃをハイレベルからローレベルに変更し、制御信号ＣｏｎｔＢが生成されると周期信号Ｃをローレベルからハイレベルに変更する。【選択図】図２
2008288729.tif 000002
【特許請求の範囲】
【請求項１】
所定時間維持される第１のレベルと、当該所定時間の（ｎ−１）倍（ｎは２以上の整数）の時間維持される第２のレベルが当該所定時間のｎ倍の周期で繰り返される周期信号の乱れを訂正する周期信号訂正回路であって、
前記周期信号を前記所定時間ずつ遅延させることによって第１の遅延周期信号から第（ｎ−１）の遅延周期信号までの（ｎ−１）個の遅延周期信号を生成する信号遅延部と、
前記周期信号と前記周期信号から前記所定時間遅延する前記第１の遅延周期信号が両方とも前記第１のレベルであるとき、または前記周期信号と前記周期信号から前記所定時間の（ｎ―１）倍の時間遅延する前記第（ｎ−１）の遅延周期信号が両方とも前記第１のレベルであるとき、第１の異常信号を生成し、前記周期信号と前記（ｎ−１）個の遅延周期信号が全て前記第２のレベルであるとき第２の異常信号を生成する異常検出部と、
前記第１の異常信号が奇数回目に生成されるとき第１の制御信号を生成し、前記第２の異常信号が生成されると第２の制御信号を生成するが、当該第２の制御信号が生成された後に生成される（ｎ―１）回の前記第２の異常信号に対しては当該第２の制御信号を生成しない制御部と、
前記第１の制御信号が生成されると前記周期信号を前記第１のレベルから前記第２のレベルに訂正し、前記第２の制御信号が生成されると前記周期信号を前記第２のレベルから前記第１のレベルに訂正する訂正部と
を有する周期信号訂正回路。
【請求項２】
前記周期信号が同期式回路のクロック信号である
請求項１に記載の周期信号訂正回路。
【請求項３】
ハイレベルとローレベルが交互に繰り返され、当該ハイレベルが連続して維持される時間と当該ローレベルが連続して維持される時間が等しい周期信号の乱れを訂正する信号訂正回路であって、
前記周期信号を前記ハイレベルが連続して維持される時間だけ遅延させることによって遅延周期信号を生成する信号遅延部と、
前記周期信号と前記遅延周期信号が両方ともハイレベルであるとき第１の異常信号としてハイレベルを生成し、前記周期信号と前記遅延周期信号のいずれか一方または両方がローレベルであるとき前記第１の異常信号としてローレベルを生成する第１の異常検出部と、
前記周期信号と前記遅延周期信号が両方ともローレベルであるとき第２の異常信号としてローレベルを生成し、前記周期信号と前記遅延周期信号のいずれか一方または両方がハイレベルであるとき前記第２の異常信号としてハイレベルを生成する第２の異常検出部と、
前記第１の異常信号がハイレベルであるとき第１の中間信号のローレベルとハイレベルを反転し、前記第１の異常信号がローレベルであるとき前記第１の中間信号のローレベルまたはハイレベルを維持する第１のトグルフリップフロップを含み、前記第１の異常信号と前記第１の中間信号が両方ともハイレベルであるとき第１の制御信号としてローレベルを生成し、前記第１の異常信号と前記第１の中間信号のいずれか一方または両方がローレベルであるとき第１の制御信号としてハイレベルを生成する第１の制御部と、
前記第２の異常信号がローレベルであるとき第２の中間信号のローレベルとハイレベルを反転し、前記第２の異常信号がハイレベルであるとき前記第２の中間信号のローレベルまたはハイレベルを維持する第２のトグルフリップフロップを含み、前記第２の異常信号と前記第２の中間信号が両方ともローレベルであるとき第２の制御信号としてハイレベルを生成し、前記２の異常信号と前記第２の中間信号のいずれか一方または両方がハイレベルであるとき前記第２の制御信号としてローレベルを生成する第２の制御部と、
前記周期信号と前記第１の制御信号のいずれか一方または両方がローレベルであり、かつ前記第２の制御信号がローレベルであるとき訂正された前記周期信号としてローレベルを生成し、前記周期信号と前記第１の制御信号が両方ともハイレベルであるとき、および／または前記第２の制御信号がハイレベルであるとき訂正された前記周期信号としてハイレベルを生成する訂正部と
を有する周期信号訂正回路。
【請求項４】
前記周期信号が同期式回路のクロック信号である
請求項３に記載の周期信号訂正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、周期信号訂正回路に関する。詳しくは、クロストーク故障やノイズ等に起因して突発的に発生する周期信号の信号幅の乱れを訂正する周期信号訂正回路に関する。
【背景技術】
【０００２】
２本の信号線が容量性の結合を起こすことによってクロストーク故障が生じる場合がある。クロストーク故障が存在すると、妨害信号線の信号値変化により、被害信号線の信号波形が変化する。例えば、クロストーク故障により、信号線の論理値の変化が時間的に早まるクロストーク誘発スピードアップや信号線の論理値の変化が時間的に遅れるクロストーク誘発遅延が発生する（例えば、非特許文献１参照）。
【０００３】
近年のＬＳＩ技術の進歩により、ＬＳＩの微細化が進みつつある。このため、ＬＳＩでは信号線の間隔が密になる傾向にあり、クロストーク故障が生じやすくなっている。
【０００４】
また、消費電力を低減するため、ＬＳＩの低電圧化が進みつつある。これに伴い、ＬＳＩ上の配線を流れる信号はノイズに弱くなる傾向にある。
【０００５】
そこで、クロストーク故障やノイズ等によって生じたクロック信号幅の変化を検出し、それを故障として検知する方法が提案されている（例えば、非特許文献２参照）。
【非特許文献１】樋上喜信、高橋寛、「ブリッジ故障とクロストーク故障に対するテスト」、情報・システムソサイエティ誌、第８巻、第４号、ｐｐ．９−１１．
【非特許文献２】Cecilia Metra, Flavio Giovanelli, Bruno Ricco, "On-line Testing Scheme for Clock's Faults," Proc. International Test Conference, pp.587-596, 1997.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高速の同期式回路では、クロストーク故障が同期式回路の誤動作を引き起こす場合がある。例えば、クロストーク誘発スピードアップやクロストーク誘発遅延がフリップフロップのクロック信号に生じると、遅延の大きな経路において誤った信号を記憶するため、誤動作の原因となる。ノイズによりクロック信号が乱れた場合も同様である。
【０００７】
また、信号機や心臓ペースメーカ等周期的な信号を基準として動作する装置では、突発的に周期信号の信号幅が変化するとその不具合がこれらの装置に致命傷を与え、重大な事故につながるおそれがある。
【０００８】
信号劣化が起き易い個所や、意図しない信号変化を引き起こす何らかの不具合が生じると予測される個所に対しては、回路設計等の段階で、回避対策を取ることが可能である。これに対し、クロストーク故障やノイズ等に起因する不具合は、予測不可能で、かつ、突発的に発生し、また、どこで発生しているのか分からない場合が多い。このため、何ら対策が取られていないのが実情である。
【０００９】
以上から、クロストーク故障やノイズ等に起因する不具合が同期式回路の誤動作を引き起こすことを防止することが求められている。また、突発的に発生したり、どこで発生しているのかわからない不具合が、信号機や心臓ペースメーカ等の装置に致命傷を与えかねない重大な事故につながるのを回避することが求められている。
本発明は、上記のような状況に対処する手段として、突発的に発生する周期信号の信号幅の変化を自己の周期信号だけで補償する周期信号訂正回路を提供するものである。
【課題を解決するための手段】
【００１０】
本発明の周期信号訂正回路は、所定時間維持される第１のレベルと、当該所定時間の（ｎ−１）倍（ｎは２以上の整数）の時間維持される第２のレベルが当該所定時間のｎ倍の周期で繰り返される周期信号の乱れを訂正する周期信号訂正回路であって、
前記周期信号を前記所定時間ずつ遅延させることによって第１の遅延周期信号から第（ｎ−１）の遅延周期信号までの（ｎ−１）個の遅延周期信号を生成する信号遅延部と、
前記周期信号と前記周期信号から前記所定時間遅延する前記第１の遅延周期信号が両方とも前記第１のレベルであるとき、または前記周期信号と前記周期信号から前記所定時間の（ｎ―１）倍の時間遅延する前記第（ｎ−１）の遅延周期信号が両方とも前記第１のレベルであるとき、第１の異常信号を生成し、前記周期信号と前記（ｎ−１）個の遅延周期信号が全て前記第２のレベルであるとき第２の異常信号を生成する異常検出部と、
前記第１の異常信号が奇数回目に生成されるとき第１の制御信号を生成し、前記第２の異常信号が生成されると第２の制御信号を生成するが、当該第２の制御信号が生成された後に生成される（ｎ―１）回の前記第２の異常信号に対しては当該第２の制御信号を生成しない制御部と、
前記第１の制御信号が生成されると前記周期信号を前記第１のレベルから前記第２のレベルに訂正し、前記第２の制御信号が生成されると前記周期信号を前記第２のレベルから前記第１のレベルに訂正する訂正部と
を有する。
【００１１】
好ましくは、本発明の周期信号訂正回路は、前記周期信号が同期式回路のクロック信号である。
【００１２】
また、本発明の周期信号訂正回路は、ハイレベルとローレベルが交互に繰り返され、当該ハイレベルが連続して維持される時間と当該ローレベルが連続して維持される時間が等しい周期信号の乱れを訂正する信号訂正回路であって、
前記周期信号を前記ハイレベルが連続して維持される時間だけ遅延させることによって遅延周期信号を生成する信号遅延部と、
前記周期信号と前記遅延周期信号が両方ともハイレベルであるとき第１の異常信号としてハイレベルを生成し、前記周期信号と前記遅延周期信号のいずれか一方または両方がローレベルであるとき前記第１の異常信号としてローレベルを生成する第１の異常検出部と、
前記周期信号と前記遅延周期信号が両方ともローレベルであるとき第２の異常信号としてローレベルを生成し、前記周期信号と前記遅延周期信号のいずれか一方または両方がハイレベルであるとき前記第２の異常信号としてハイレベルを生成する第２の異常検出部と、
前記第１の異常信号がハイレベルであるとき第１の中間信号のローレベルとハイレベルを反転し、前記第１の異常信号がローレベルであるとき前記第１の中間信号のローレベルまたはハイレベルを維持する第１のトグルフリップフロップを含み、前記第１の異常信号と前記第１の中間信号が両方ともハイレベルであるとき第１の制御信号としてローレベルを生成し、前記第１の異常信号と前記第１の中間信号のいずれか一方または両方がローレベルであるとき第１の制御信号としてハイレベルを生成する第１の制御部と、
前記第２の異常信号がローレベルであるとき第２の中間信号のローレベルとハイレベルを反転し、前記第２の異常信号がハイレベルであるとき前記第２の中間信号のローレベルまたはハイレベルを維持する第２のトグルフリップフロップを含み、前記第２の異常信号と前記第２の中間信号が両方ともローレベルであるとき第２の制御信号としてハイレベルを生成し、前記２の異常信号と前記第２の中間信号のいずれか一方または両方がハイレベルであるとき前記第２の制御信号としてローレベルを生成する第２の制御部と、
前記周期信号と前記第１の制御信号のいずれか一方または両方がローレベルであり、かつ前記第２の制御信号がローレベルであるとき訂正された前記周期信号としてローレベルを生成し、前記周期信号と前記第１の制御信号が両方ともハイレベルであるとき、および／または前記第２の制御信号がハイレベルであるとき訂正された前記周期信号としてハイレベルを生成する訂正部と
を有する。
【００１３】
好ましくは、本発明の周期信号訂正回路は、前記周期信号が同期式回路のクロック信号である。
【発明の効果】
【００１４】
以上のように、本発明によれば、突発的に発生する周期信号の信号幅の変化を自己の周期信号だけで補償することができる。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明の一実施形態による周期信号の訂正例を示す図である。
図１（ａ）はハイレベルとローレベルが交互に繰り返され、ハイレベルが連続して維持される時間とローレベルが連続して維持される時間が等しい周期信号Ｃと、周期信号Ｃをハイレベルが連続して維持される時間、すなわち繰り返し周期の半分の時間だけ遅延させた遅延周期信号Ｃｄを示す。周期信号Ｃのデューティ比は５０％である。
周期信号Ｃが正常であるならば、周期信号Ｃと遅延周期信号Ｃｄは、一方がハイレベルであるとき、他方はローレベルとなる。以下では、ハイレベルを１、ローレベルを０で示す。また、周期信号Ｃと遅延周期信号Ｃｄのレベルの組を（ａ，ｂ）と表す。ａとｂはそれぞれ周期信号Ｃと遅延周期信号Ｃｄのレベルである。
【００１６】
図１（ｂ）は、クロストーク誘発スピードアップやノイズ等のために周期信号Ｃの立ち上がりの変化が突発的に早まる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄが２回（１，１）となる。最初に（１，１）となったとき周期信号Ｃは異常であるが、２回目に（１，１）となったとき周期信号Ｃは正常である。従って、最初に（１，１）となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
【００１７】
図１（ｃ）は、クロストーク誘発遅延やノイズ等のために、周期信号Ｃの立ち上がりの変化が突発的に遅れる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄが２回（０，０）となる。最初に（０，０）となったとき周期信号Ｃは異常であるが、２回目に（０，０）となったとき周期信号Ｃは正常である。従って、最初に（０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００１８】
図１（ｄ）は、クロストーク誘発スピードアップやノイズ等のために、周期信号Ｃの立ち下がりの変化が突発的に早まる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄが２回（０，０）となる。最初に（０，０）となったとき周期信号Ｃは異常であるが、２回目に（０，０）となったとき周期信号Ｃは正常である。従って、最初に（０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００１９】
図１（ｅ）は、クロストーク誘発遅延やノイズ等のために、周期信号Ｃの立ち下がりの変化が突発的に遅れる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄが２回（１，１）となる。最初に（１，１）となったとき周期信号Ｃは異常であるが、２回目に（１，１）となったとき周期信号Ｃは正常である。従って、最初に（１，１）となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
【００２０】
なお、上記では１回目および２回目と記載したが、周期信号Ｃの異常状態は複数回生じる可能性があるため、以下では奇数回目および偶数回目と記載する。
【００２１】
以上より、図１（ｂ）と図１（ｅ）に示すように、周期信号Ｃと遅延周期信号Ｃｄが奇数回目に（１，１）となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
また、図１（ｃ）と図１（ｄ）に示すように、周期信号Ｃと遅延周期信号Ｃｄが奇数回目に（０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００２２】
図２は、本発明の一実施形態による周期信号訂正回路のブロック図である。周期信号訂正回路１００は、信号遅延部１１０と、異常検出部１２０と、制御部１３０と、訂正部１４０とを有している。周期信号訂正回路１００は、図１に示す方法によって突発的に発生する周期信号の信号幅の乱れを訂正する。
【００２３】
信号遅延部１１０は、周期信号Ｃを繰り返し周期の半分の時間だけ遅延させることによって遅延周期信号Ｃｄを生成する。
【００２４】
異常検出部１２０は、周期信号Ｃと遅延周期信号Ｃｄが（１，１）であるとき異常信号ＥｒｒＡを生成し、周期信号Ｃと遅延周期信号Ｃｄが（０，０）であるとき異常信号ＥｒｒＢを生成する。
【００２５】
制御部１３０は、異常信号ＥｒｒＡを奇数回目に検出したとき制御信号ＣｏｎｔＡを生成するが、奇数回目の異常信号ＥｒｒＡを検出した直後に検出される偶数回目の異常信号ＥｒｒＡに対しては制御信号ＣｏｎｔＡを生成しない。
制御部１３０は、同様に、異常信号ＥｒｒＢを奇数回目に検出したとき制御信号ＣｏｎｔＢを生成するが、奇数回目の異常信号ＥｒｒBを検出した直後に検出される偶数回目の異常信号ＥｒｒBに対しては制御信号ＣｏｎｔＢを生成しない。
【００２６】
訂正部１４０は、制御信号ＣｏｎｔＡが生成されると、周期信号Ｃを１から０に変更し、制御信号ＣｏｎｔＢが生成されると周期信号Ｃを０から１に変更する。
【００２７】
なお、信号遅延部１１０は本発明の信号遅延部の例であり、異常検出部１２０は本発明の異常検出部の例であり、制御部１３０は本発明の制御部の例であり、訂正部１４０は本発明の訂正部の例である。
【００２８】
図３は、本発明の一実施形態による周期信号訂正回路の一例を示す回路図である。周期信号訂正回路１００は、信号遅延部１１０と、異常検出部Ａ１２１と、異常検出部Ｂ１２２と、制御部Ａ１３１と、制御部Ｂ１３２と、訂正部１４０と、遅延回路１５０とを有している。図２と図３における同一の符号は同一の構成要素を示す。図３は、図２の周期信号訂正回路１００の具体的な回路の一例である。
【００２９】
信号遅延部１１０は、例えば偶数個のインバータ１１０−１、１１０−２、……、１１０−（ｎ−１）、および１１０−ｎを含む。あるいは、信号遅延部１１０は、偶数個のインバータの代わりに電気信号を遅らす機能を持った遅延線を含むものとしても良い。
【００３０】
異常検出部Ａ１２１は、ＡＮＤゲートである。異常検出部Ａ１２１は、周期信号Ｃと遅延周期信号Ｃｄから異常信号ＥｒｒＡを生成する。周期信号Ｃと遅延周期信号Ｃｄが（１，１）であるとき、異常信号ＥｒｒＡ＝１を生成し、周期信号Ｃと遅延周期信号Ｃｄが（１，０）、（０，１）、または（０，０）であるとき異常信号ＥｒｒＡ＝０を生成する。異常信号ＥｒｒＡ＝１が生成されるとき、周期信号Ｃは異常状態である。
【００３１】
異常検出部Ｂ１２２は、ＯＲゲートである。異常検出部Ｂ１２２は、周期信号Ｃと遅延周期信号Ｃｄから異常信号ＥｒｒＢを生成する。周期信号Ｃと遅延周期信号Ｃｄが（０，０）であるとき、異常信号ＥｒｒＢ＝０を生成し、周期信号Ｃと遅延周期信号Ｃｄが（１，０）、（０，１）、または（１，１）であるとき異常信号ＥｒｒＢ＝１を生成する。異常信号ＥｒｒＢ＝０が生成されるとき、周期信号Ｃは異常状態である。
【００３２】
制御部Ａ１３１は、トグルフリップフロップ１３１１と、ＮＡＮＤゲート１３１２と、遅延回路１３１３とを含む。トグルフリップフロップ１３１１はノードＮ２でＮＡＮＤゲート１３１２と接続される。また、遅延回路１３１３はノードＮ１でＮＡＮＤゲート１３１２と接続される。
トグルフリップフロップ１３１１は、異常信号ＥｒｒＡ＝１のとき０から１、または１から０にノードＮ２のレベルを反転し、異常信号ＥｒｒＡ＝０のときノードＮ２のレベルを維持する。
遅延回路１３１３は、トグルフリップフロップ１３１１の遅延に合わせて異常信号ＥｒｒＡを遅らせてノードＮ１に出力する。遅延回路１３１３は、例えば偶数個のインバータや遅延線で作成される。
ＮＡＮＤゲート１３１２は、ノードＮ１とノードＮ２が両方とも１であるとき制御信号ＣｏｎｔＡ＝０を生成し、また、ノードＮ１とノードＮ２のいずれか一方または両方が０であるとき制御信号ＣｏｎｔＡ＝１を生成し、ノードＮ３に出力する。制御信号ＣｏｎｔＡ＝０が生成されるとき、周期信号Ｃは異常状態である。
【００３３】
制御部Ｂ１３２は、トグルフリップフロップ１３２１と、ＮＯＲゲート１３２２と、遅延回路１３２３とを含む。トグルフリップフロップ１３２１はノードＮ５でＮＯＲゲート１３２２と接続される。また、遅延回路１３２３はノードＮ４でＮＯＲゲート１３２２と接続される。
トグルフリップフロップ１３２１は、異常信号ＥｒｒＢ＝０のとき０から１、または１から０にノードＮ５のレベルを反転し、異常信号ＥｒｒＢ＝１のときノードＮ５のレベルを維持する。
遅延回路１３２３は、トグルフリップフロップ１３２１の遅延に合わせて異常信号ＥｒｒＢを遅らせてノードＮ４に出力する。遅延回路１３２３は、例えば偶数個のインバータや遅延線で作成される。
ＮＯＲゲート１３２２は、ノードＮ４とノードＮ５が両方とも０であるとき制御信号ＣｏｎｔＢ＝１を生成し、また、ノードＮ４とノードＮ５のいずれか一方または両方が１であるとき制御信号ＣｏｎｔＢ＝０を生成し、ノードＮ６に出力する。制御信号ＣｏｎｔＢ＝１が生成されるとき、周期信号Ｃは異常状態である。
【００３４】
遅延回路１５０は、周期信号Ｃを異常検出部Ａ１２１の遅延と制御部Ａ１３１の遅延の和、および異常検出部Ｂ１２２の遅延と制御部Ｂ１３２の遅延の和だけ遅らせる。遅延回路１５０は、例えば偶数個のインバータや遅延線で作成される。
【００３５】
訂正部１４０は、ＡＮＤ−ＯＲ複合ゲートである。周期信号Ｃは遅延回路１５０で遅らされ、周期信号Ｃと、制御信号ＣｏｎｔＡと、制御信号ＣｏｎｔＢとがタイミングを合わせて訂正部１４０に入力される。
訂正部１４０は、周期信号Ｃと制御信号ＣｏｎｔＡのいずれか一方または両方が０であり、かつ制御信号ＣｏｎｔＢが０であるとき訂正された周期信号ＣＣとして０を生成し、周期信号Ｃと制御信号ＣｏｎｔＡが両方とも１であるとき、または制御信号ＣｏｎｔＢが１であるとき訂正された周期信号ＣＣとして１を生成する。
【００３６】
なお、異常検出部Ａ１２１は本発明の第１の異常検出部の例であり、異常検出部Ｂ１２２は本発明の第２の異常検出部の例であり、制御部Ａ１３１は本発明の第１の制御部の例であり、制御部Ｂ１３２は本発明の第２の制御部の例である。
【００３７】
図４は、本発明の一実施形態による周期信号訂正回路の各部の信号波形を示す図である。図４は、図３に示す周期信号訂正回路１００の各部の信号波形を示す。周期信号Ｃが正常であるとき、周期信号Ｃと遅延周期信号Ｃｄは、（１，０）または（０，１）となる。
【００３８】
時刻ｔｆのとき、周期信号Ｃの立ち上がりの変化が突発的に早まり、異常状態となる。このとき、異常検出部Ａ１２１から異常信号ＥｒｒＡとして０から１に変化し、再度０に戻る狭い幅のパルスが２回出力される。異常信号ＥｒｒＡは遅延回路１３１３で遅らされてノードＮ１に出力される。
トグルフリップフロップ１３１１は、初期状態ではノードＮ２に０を出力するように設定されている。トグルフリップフロップ１３１１の出力（ノードＮ２）は、奇数回目に異常信号ＥｒｒＡ＝１が入力されたとき０から１に変化し、偶数回目に異常信号ＥｒｒＡ＝１が入力されたとき１から０に変化する。
ＮＡＮＤゲート１３１２は、ノードＮ１のレベルとノードＮ２のレベルの論理積の否定を制御信号ＣｏｎｔＡとしてノードＮ３に出力する。このため、制御信号ＣｏｎｔＡは、時刻ｔｆに１から０に変化し、遅延周期信号Ｃｄが１から０に変化する時刻ｔｃ１に０から１に変化する。
このように、制御部Ａ１３１は、異常信号ＥｒｒＡを奇数回目に検出したとき制御信号ＣｏｎｔＡ＝０を生成するが、奇数回目の異常信号ＥｒｒＡを検出した直後に検出される偶数回目の異常信号ＥｒｒＡに対しては制御信号ＣｏｎｔＡ＝０を生成しない。
【００３９】
一方、遅延周期信号Ｃｄが１のとき、異常検出部Ｂ１２２は異常信号ＥｒｒＢ＝１を生成する。このため、ＮＯＲゲート１３２２は０を生成し、制御信号ＣｏｎｔＢ＝０が生成される。
【００４０】
従って、時刻ｔｆから時刻ｔｃ１までの間、周期信号Ｃ＝１、制御信号ＣｏｎｔＡ＝０、制御信号ＣｏｎｔＢ＝０が訂正部１４０に入力される。このため、時刻ｔｆから時刻ｔｃ１までの間、周期信号Ｃ＝１は制御信号ＣｏｎｔＡ＝０によって訂正され、訂正された周期信号ＣＣ＝０が出力される。
【００４１】
時刻ｔｃ２のとき、周期信号Ｃの立ち上がりの変化が時刻ｔｄまで突発的に遅れ、異常状態となる。このとき、異常検出部Ｂ１２２から異常信号ＥｒｒＢとして１から０に変化し、再度１に戻る狭い幅のパルスが２回出力される。異常信号ＥｒｒＡは遅延回路１３２３で遅らされてノードＮ４に出力される。
トグルフリップフロップ１３２１は、初期状態ではノードＮ５に１を出力するように設定されている。トグルフリップフロップ１３２１の出力（ノードＮ５）は、奇数回目に異常信号ＥｒｒＢ＝０が入力されたとき１から０に変化し、偶数回目に異常信号ＥｒｒＢ＝０が入力されたとき０から１に変化する。
ＮＯＲゲート１３２２は、ノードＮ４のレベルとノードＮ５のレベルの論理和の否定を制御信号ＣｏｎｔＢとしてノードＮ６に出力する。このため、制御信号ＣｏｎｔＢは、時刻ｔｃ２に０から１に変化し、時刻ｔｄに１から０に変化する。
このように、制御部Ｂ１３２は、異常信号ＥｒｒＢを奇数回目に検出したとき制御信号ＣｏｎｔＢ＝１を生成するが、異常信号ＥｒｒＢを偶数回目に検出したとき制御信号ＣｏｎｔＢ＝１を生成しない。
【００４２】
一方、遅延周期信号Ｃｄが０のとき、異常検出部Ａ１２１は異常信号ＥｒｒＡ＝０を生成する。このため、ＮＡＮＤゲート１３１２は１を生成し、制御信号ＣｏｎｔＡ＝１が生成される。
【００４３】
従って、時刻ｔｃ２から時刻ｔｄまでの間、周期信号Ｃ＝０、制御信号ＣｏｎｔＡ＝１、制御信号ＣｏｎｔＢ＝１が訂正部１４０に入力される。このため、時刻ｔｃ２から時刻ｔｄまでの間、周期信号Ｃ＝１は制御信号ＣｏｎｔＢ＝１によって訂正され、訂正された周期信号ＣＣ＝１が出力される。
【００４４】
図５は、本発明の他の実施形態による周期信号の訂正例を示す図である。図５（ａ）は周期信号Ｃと、遅延周期信号Ｃｄ１と、遅延周期信号Ｃｄ２を示す。
周期信号Ｃはハイレベルとローレベルが交互に繰り返され、ローレベルの維持期間はハイレベルの維持期間の２倍である。すなわち、周期信号Ｃの周期はハイレベルの期間の３倍であり、周期信号Ｃのデューティ比は１／３である。
遅延周期信号Ｃｄ１は周期信号Ｃを繰り返し周期の１／３の時間だけ遅延させた信号であり、遅延周期信号Ｃｄ２は周期信号Ｃを繰り返し周期の２／３の時間だけ遅延させた信号である。
周期信号Ｃが正常であるならば、周期信号Ｃと、遅延周期信号Ｃｄ１と、遅延周期信号Ｃｄ２のいずれか一つがハイレベルであるとき、他の２つはローレベルである。以下では、ハイレベルを１、ローレベルを０で示す。また、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２のレベルの組を（ｃ，ｄ，ｅ）と表す。ｃとｄとｅは、それぞれ周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２のレベルである。
【００４５】
図５（ｂ）は、クロストーク誘発スピードアップやノイズ等のために周期信号Ｃの立ち上がりの変化が突発的に早まる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２が（１，０，１）となったとき周期信号Ｃは異常である。従って、周期信号Ｃと遅延周期信号Ｃｄ２が両方とも１となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
【００４６】
図５（ｃ）は、クロストーク誘発遅延やノイズ等のために周期信号Ｃの立ち上がりの変化が突発的に遅れる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２が３回（０，０，０）となる。最初に（０，０，０）となったとき周期信号Ｃは異常であるが、２回目と３回目に（０，０，０）となったとき周期信号Ｃは正常である。従って、最初に（０，０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００４７】
図５（ｄ）は、クロストーク誘発スピードアップやノイズ等のために周期信号Ｃの立ち下がりの変化が突発的に早まる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２が３回（０，０，０）となる。最初に（０，０，０）となったとき周期信号Ｃは異常であるが、２回目と３回目に（０，０，０）となったとき周期信号Ｃは正常である。従って、最初に（０，０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００４８】
図５（ｅ）は、クロストーク誘発遅延やノイズ等のために周期信号Ｃの立ち下がりの変化が突発的に遅れる場合の例である。
この場合、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２が（１，１，０）となったとき周期信号Ｃは異常である。従って、周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
【００４９】
以上より、図５（ｂ）と図５（ｅ）に示すように、周期信号Ｃと遅延周期信号Ｃｄ２が両方とも１となった状態、および周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１となった状態を異常状態として検出し、周期信号Ｃのレベルを１から０に変更することにより、正常な周期信号Ｃに訂正することができる。
また、図５（ｃ）と図５（ｄ）に示すように、周期信号Ｃと遅延周期信号Ｃｄ１と遅延周期信号Ｃｄ２が最初に（０，０，０）となった状態を異常状態として検出し、周期信号Ｃのレベルを０から１に変更することにより、正常な周期信号Ｃに訂正することができる。
【００５０】
図６は、本発明の他の実施形態による周期信号訂正回路のブロック図である。図６（ａ）は、周期信号訂正回路２００に入力される周期信号Ｃを示す。周期信号Ｃは、１がＴｈ時間維持され、０が（ｎ−１）×Ｔｈ時間（ｎは２以上の整数）維持され、１と０がｎ×Ｔｈ時間の周期Ｔｃで繰り返される周期信号である。
【００５１】
図６（ｂ）は周期信号訂正回路２００を示す。周期信号訂正回路２００は、信号遅延部２１０と、異常検出部２２０と、制御部２３０と、訂正部２４０とを有している。周期信号訂正回路２００は、図５に示す方法によって突発的に発生する周期信号の信号幅の乱れを訂正する。
【００５２】
信号遅延部２１０は、周期信号ＣをＴｈ時間ずつ遅延させることによって遅延周期信号Ｃｄ１から遅延周期信号Ｃｄ（ｎ−１）までの（ｎ−１）個の遅延周期信号を生成する。
遅延周期信号Ｃｄ１は、Ｔｈ遅延回路２１１の出力であって、周期信号ＣからＴｈ時間遅れた信号である。
遅延周期信号Ｃｄ２は、２Ｔｈ遅延回路２１２の出力であって、周期信号Ｃから２Ｔｈ時間遅れた信号である。
また、遅延周期信号Ｃｄ（ｎ−１）は、（Ｔｃ−Ｔｈ）遅延回路２１３の出力であって、周期信号Ｃから（ｎ−１）×Ｔｈ（＝Ｔｃ−Ｔｈ）時間遅れた信号である。
【００５３】
異常検出部２２０は、周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１であるとき、または周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１であるとき、異常信号ＥｒｒＡを生成する。
また、異常検出部２２０は、周期信号Ｃと（ｎ−１）個の遅延周期信号Ｃｄ１、Ｃｄ２、Ｃｄ３、……、Ｃｄ（ｎ−１）が全て０であるとき異常信号ＥｒｒＢを生成する。
【００５４】
制御部２３０は、周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１であるとき、および周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１であるときに異常信号ＥｒｒＡを生成する。
ただし、図５（ｅ）に示すように、最初に周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１になり、次に周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１になるとき、最初に周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１になった結果、異常信号ＥｒｒＡが生成されるときは異常状態であるが、次に周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１になった結果、異常信号ＥｒｒＡが生成されるときは正常状態である。
同様に、図５（ｂ）に示すように、最初に周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１になり、次に周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１になるとき、最初に周期信号Ｃと遅延周期信号Ｃｄ（ｎ−１）が両方とも１になった結果、異常信号ＥｒｒＡが生成されるときは異常状態であるが、次に周期信号Ｃと遅延周期信号Ｃｄ１が両方とも１になった結果、異常信号ＥｒｒＡが生成されるときは正常状態である。
このため、制御部２３０は、異常信号ＥｒｒＡを奇数回目に検出したとき制御信号ＣｏｎｔＡを生成するが、異常信号ＥｒｒＡを偶数回目に検出したときは制御信号ＣｏｎｔＡを生成しない。
【００５５】
また、制御部２３０は、異常信号ＥｒｒＢを検出すると制御信号ＣｏｎｔＢを生成するが、制御信号ＣｏｎｔＢが生成された後に生成される（ｎ―１）回の異常信号ＥｒｒＢに対しては制御信号ＣｏｎｔＢを生成しない。
【００５６】
訂正部２４０は、制御信号ＣｏｎｔＡが生成されると、周期信号Ｃを１から０に変更し、制御信号ＣｏｎｔＢが生成されると周期信号Ｃを０から１に変更する。
【００５７】
なお、信号遅延部２１０は本発明の信号遅延部の例であり、異常検出部２２０は本発明の異常検出部の例であり、制御部２３０は本発明の制御部の例であり、訂正部２４０は本発明の訂正部の例である。
【００５８】
図７は、本発明の周期信号訂正回路の適用対象である回路の一例を示す図である。
図７（ａ）のデータパス３００は、マスタースレーブ形のＤフリップフロップＲ０と、ＤフリップフロップＲ１と、ＤフリップフロップＲ２と、ＤフリップフロップＲ３と、組み合わせ回路３１１と、組み合わせ回路３１２と、組み合わせ回路３１３とを有している。
データパス３００は、同期式回路であり、ＤフリップフロップＲ０と、ＤフリップフロップＲ１と、ＤフリップフロップＲ２と、ＤフリップフロップＲ３には共通のクロック信号ＣＫが入力される。ＤフリップフロップＲ０と、ＤフリップフロップＲ１と、ＤフリップフロップＲ２と、ＤフリップフロップＲ３は、クロック信号ＣＫの立ち上がりで新しいデータを記憶する。入力端子Ｄｉｎから入力されたデータは、ＣＫの立ち上がりに同期してＤフリップフロップＲ０からＤフリップフロップＲ１へ、ＤフリップフロップＲ１からＤフリップフロップＲ２へ、ＤフリップフロップＲ２からＤフリップフロップＲ３へと順次送られ、出力端子Ｄｏｕｔから出力される。
そのとき、データは組み合わせ回路３１１と組み合わせ回路３１２と組み合わせ回路３１３によって所定の変形を受ける。
【００５９】
図７（ｂ）は、データパス３００に、時刻ｔ０と、時刻ｔ１と、時刻ｔ２と、時刻ｔ４と、時刻ｔ５に正常なクロック信号ＣＫが入力されるが、時刻ｔ３にはクロストーク誘発スピードアップやノイズ等のために立ち上がりの変化が突発的に早まった異常状態のクロック信号ＣＫが入力される場合を示す。
このとき、時刻ｔ２から時刻ｔ３までの時間が短くなるため、ＤフリップフロップＲ１とＤフリップフロップＲ２とＤフリップフロップＲ３はそれぞれ組み合わせ回路３１１と組み合わせ回路３１２と組み合わせ回路３１３における遅延の大きな経路を通る信号を誤って記憶する。入力端子Ｄｉｎから入力されるデータＡとデータＢとデータＣは時刻ｔ３に誤ったデータＡ’とデータＢ’とデータＣ’に変化し、出力端子Ｄｏｕｔからは誤ったデータＡ’とデータＢ’とデータＣ’が出力される。
【００６０】
データパス３００のクロック信号ＣＫを周期信号訂正回路１００に入力し、訂正されたクロック信号ＣＫ’をＤフリップフロップＲ０と、ＤフリップフロップＲ１と、ＤフリップフロップＲ２と、ＤフリップフロップＲ３に入力することによって、図７（ｂ）に示す誤動作を防止することができる。
【００６１】
また、本発明の周期信号訂正回路は、信号機や心臓ペースメーカ等周期的な信号を基準として動作する装置において周期的な信号の乱れを訂正するために使用することができる。
【００６２】
以上説明したように、本発明によれば、突発的に発生する周期信号の信号幅の変化を自己の周期信号だけで補償することができる。
【００６３】
なお、図１では、周期信号Ｃはハイレベルとローレベルが交互に繰り返される信号であって、遅延周期信号Ｃｄは周期信号Ｃをハイレベルが連続して維持される時間だけ遅延させた信号であるとしたが、周期信号Ｃはローレベルとハイレベルが交互に繰り返される信号であり、遅延周期信号Ｃｄは周期信号Ｃをローレベルが連続して維持される時間だけ遅延させた信号である場合であっても本発明の範囲に含まれる。
また、図５では、周期信号Ｃはハイレベルとローレベルが交互に繰り返され、ローレベルの維持期間はハイレベルの維持期間の２倍であるとしたが、周期信号Ｃはローレベルとハイレベルが交互に繰り返され、ハイレベルの維持期間がローレベルの維持期間の２倍である場合であっても本発明の範囲に含まれる。
同様に、図６では、周期信号Ｃは、１がＴｈ時間維持され、０が（ｎ−１）×Ｔｈ時間（ｎは２以上の整数）維持され、１と０がｎ×Ｔｈ時間の周期Ｔｃで繰り返される周期信号であるとしたが、周期信号Ｃは、０がＴｈ時間維持され、１が（ｎ−１）×Ｔｈ時間（ｎは２以上の整数）維持され、０と１がｎ×Ｔｈ時間の周期Ｔｃで繰り返される周期信号であっても良い。
【００６４】
その他、設計上の都合やその他の要因によって必要となる様々な修正や組み合わせは、請求項に記載されている発明や発明の実施形態に記載されている具体例に対応する発明の範囲に含まれると理解されるべきである。
【図面の簡単な説明】
【００６５】
【図１】本発明の一実施形態による周期信号の訂正例を示す図である。
【図２】本発明の一実施形態による周期信号訂正回路のブロック図である。
【図３】本発明の一実施形態による周期信号訂正回路の一例を示す回路図である。
【図４】本発明の一実施形態による周期信号訂正回路の各部の信号波形を示す図である。
【図５】本発明の他の実施形態による周期信号の訂正例を示す図である。
【図６】本発明の他の実施形態による周期信号訂正回路のブロック図である。
【図７】本発明の周期信号訂正回路の適用対象である回路の一例を示す図である。
【符号の説明】
【００６６】
１００…周期信号訂正回路、１１０…信号遅延部、１２０…異常検出部、１３０…制御部、１４０…訂正部、１２１…異常検出部Ａ、１２２…異常検出部Ｂ、１３１…制御部Ａ、１３２…制御部Ｂ、２１０…信号遅延部、２２０…異常検出部、２３０…制御部、２４０…訂正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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