(57)【要約】【課題】バス使用要求信号が集中している場合でも、所定の制御装置は優先的に目的の装置へアクセスすることができる通信制御装置を提供すること。【解決手段】ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されると、ＳＤＲＡＭアクセス要求マスク回路３７は、即時性の低い制御回路から出力されるＳＤＲＡＭ使用要求信号をマスクする。一方、即時性の高い制御回路からのＳＤＲＡＭ使用要求信号は、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていてもマスクせず、ＳＤＲＡＭアクセス調停回路３８へ入力される。よって、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、即ち、ＳＤＲＡＭ１３へのアクセスの頻度が高い場合には、ＳＤＲＡＭアクセス調停回路３８は、即時性の高い制御回路へ優先してバス使用許可を付与することができる。【選択図】図７
2008165547.tif 000002
【特許請求の範囲】
【請求項１】
書き込み又は読み出しが可能な記憶手段と、
その記憶手段に書き込む情報またはその記憶手段から読み出す情報を伝送するバスラインと、
前記記憶手段にアクセスするために、そのバスラインを占有するためのバス使用要求信号を出力する複数の制御手段と、
その複数の制御手段から出力されるバス使用要求信号が複数同時に入力された場合に、その複数同時に入力されたバス使用要求信号を予め設定された優先度に基づいて前記バスラインを占有して前記記憶手段にアクセスさせる許可を前記バス使用要求信号を出力した複数の制御手段のうち１つの制御手段に付与するバス調停手段とを備え、
そのバス調停手段から前記許可が付与された１つの制御手段が、前記バスラインを占有して前記記憶手段にアクセスし、その記憶手段に書き込む情報またはその記憶手段から読み出す情報を入出力する通信制御装置であって、
前記複数の制御手段から前記記憶手段へのアクセス回数をカウントするカウント手段と、
そのカウント手段によりカウントされた前記アクセス回数を検出し、所定時間内における前記記憶手段へのアクセス頻度を算出するアクセス頻度算出手段と、
そのアクセス頻度算出手段が算出したアクセス頻度に応じて前記記憶手段へのアクセスが集中していることを示すアクセス集中信号を出力するアクセス集中信号出力手段と、
そのアクセス集中信号出力手段によりアクセス集中信号が出力された場合に、前記複数の制御手段のうち特定の制御手段から出力されるバス使用要求信号の前記バス調停手段への入力を禁止する要求信号禁止手段とを備えていることを特徴とする通信制御装置。
【請求項２】
前記要求信号禁止手段は、
前記アクセス集中信号出力手段からアクセス集中信号が出力されている場合に、前記複数の制御手段から出力されるバス使用要求信号のうち前記バス調停手段への入力を禁止する特定の制御手段を設定可能な入力禁止設定手段を備えていることを特徴とする請求項１記載の通信制御装置。
【請求項３】
前記アクセス集中信号出力手段は、
前記記憶手段へのアクセスが集中していることを示すアクセス集中信号を前記アクセス頻度算出手段が算出したアクセス頻度に応じて複数段階のアクセス集中信号として出力するアクセス集中信号段階出力手段を備えており、
前記入力禁止設定手段は、
前記複数の制御手段を複数の処理グループに分けると共に、前記バスラインを占有して前記記憶手段にアクセスさせる順位を前記複数の処理グループ毎に複数段階に設定する順位段階設定手段を備えており、
前記要求信号禁止手段は、
前記アクセス集中信号段階出力手段から出力されたアクセス集中信号の段階と前記順位段階設定手段により設定された前記複数の制御手段が属する処理グループの順位の段階とを比較する比較手段を備え、
その比較手段による比較結果に応じて、前記複数の制御手段のうち特定の処理グループに属する制御手段から出力されるバス使用要求信号の前記バス調停手段への入力を禁止するように構成されていることを特徴とする請求項２記載の通信制御装置。
【請求項４】
前記バス調停手段は、
前記複数の制御手段への前記許可の調停が実行可能な状態を示す調停実行信号を出力する調停実行信号出力手段を備えており、
その調停実行信号出力手段から調停実行信号が出力されている場合に、前記アクセス集中信号出力手段から出力されたアクセス集中信号を前記要求信号禁止手段に出力するタイミング調整出力手段を備えていることを特徴とする請求項１から３のいずれかに記載の通信制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信制御装置に関し、特に、バス使用要求信号が集中している場合でも、所定の制御装置は優先的に目的の装置へアクセスすることができる通信制御装置に関するものである。
【背景技術】
【０００２】
複数の制御装置から出力される複数のバス使用要求信号を調停し、特定の制御装置にバス使用許可を付与する通信制御装置に関しては、例えば、特許文献１記載のバス調停回路が知られている。このバス調停回路１０３は、バス使用要求信号を入力する入力部前段に、マスク回路１０４が設けられている。バス調停回路１０３は、制御装置から同時に複数のバス使用要求信号が出力された場合、そのバス使用要求信号を出力した制御装置の全てにバス使用許可を付与するまでは、既にバス使用許可を付与した制御装置からの新たなバス使用要求信号を受け付けないように構成されている。即ち、既にバス使用許可が付与された制御装置からの新たなバス使用要求信号があっても、同時に複数のバス使用要求信号を出力した制御装置の全てにバス調停回路１０３がバス使用許可を付与するまでは、マスク回路１０４により新たなバス使用要求信号はマスク（待機）される。よって、優先度の低い制御装置に対しても、必ずバス使用許可を付与することができる。
【特許文献１】特開平９−１２８３２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のバス調停回路１０３では、同時に複数のバス使用要求信号を出力した制御装置の全てにバス調停回路１０３がバス使用許可を付与するまでは、マスク回路１０４によって既にバス使用許可が付与された制御装置からの新たなバス使用要求信号はマスクされる。よって、既にバス使用許可が付与された後に、新たなバス使用要求信号を出力した制御装置が、すぐにバス使用許可を付与する必要のある制御装置（即時性の高い制御装置、例えば画像の読み取りを行うスキャナ装置の制御を実行する制御装置）であったとしても、そのバス使用要求信号はマスク回路１０４でマスクされるので、その制御装置へバス使用許可をすぐに付与することができない。従って、即時性の高い制御装置へのバス使用許可の付与が遅れることにより、この制御装置により実行される処理が遅れ、迅速な制御が実行できないという問題点があった。
【０００４】
本発明は、上述した問題点を解決するためになされたものであり、バス使用要求信号が集中している場合でも、所定の制御装置は優先的に目的の装置へアクセスすることができる通信制御装置を提供することを目的としている。
【課題を解決するための手段】
【０００５】
この目的を達成するために請求項１記載の通信制御装置は、書き込み又は読み出しが可能な記憶手段と、その記憶手段に書き込む情報またはその記憶手段から読み出す情報を伝送するバスラインと、前記記憶手段にアクセスするために、そのバスラインを占有するためのバス使用要求信号を出力する複数の制御手段と、その複数の制御手段から出力されるバス使用要求信号が複数同時に入力された場合に、その複数同時に入力されたバス使用要求信号を予め設定された優先度に基づいて前記バスラインを占有して前記記憶手段にアクセスさせる許可を前記バス使用要求信号を出力した複数の制御手段のうち１つの制御手段に付与するバス調停手段とを備え、そのバス調停手段から前記許可が付与された１つの制御手段が、前記バスラインを占有して前記記憶手段にアクセスし、その記憶手段に書き込む情報またはその記憶手段から読み出す情報を入出力するものであって、前記複数の制御手段から前記記憶手段へのアクセス回数をカウントするカウント手段と、そのカウント手段によりカウントされた前記アクセス回数を検出し、所定時間内における前記記憶手段へのアクセス頻度を算出するアクセス頻度算出手段と、そのアクセス頻度算出手段が算出したアクセス頻度に応じて前記記憶手段へのアクセスが集中していることを示すアクセス集中信号を出力するアクセス集中信号出力手段と、そのアクセス集中信号出力手段によりアクセス集中信号が出力された場合に、前記複数の制御手段のうち特定の制御手段から出力されるバス使用要求信号の前記バス調停手段への入力を禁止する要求信号禁止手段とを備えている。
【０００６】
請求項２記載の通信制御装置は、請求項１記載の通信制御装置において、前記要求信号禁止手段は、前記アクセス集中信号出力手段からアクセス集中信号が出力されている場合に、前記複数の制御手段から出力されるバス使用要求信号のうち前記バス調停手段への入力を禁止する特定の制御手段を設定可能な入力禁止設定手段を備えている。
【０００７】
請求項３記載の通信制御装置は、請求項２記載の通信制御装置において、前記アクセス集中信号出力手段は、前記記憶手段へのアクセスが集中していることを示すアクセス集中信号を前記アクセス頻度算出手段が算出したアクセス頻度に応じて複数段階のアクセス集中信号として出力するアクセス集中信号段階出力手段を備えており、前記入力禁止設定手段は、前記複数の制御手段を複数の処理グループに分けると共に、前記バスラインを占有して前記記憶手段にアクセスさせる順位を前記複数の処理グループ毎に複数段階に設定する順位段階設定手段を備えており、前記要求信号禁止手段は、前記アクセス集中信号段階出力手段から出力されたアクセス集中信号の段階と前記順位段階設定手段により設定された前記複数の制御手段が属する処理グループの順位の段階とを比較する比較手段を備え、その比較手段による比較結果に応じて、前記複数の制御手段のうち特定の処理グループに属する制御手段から出力されるバス使用要求信号の前記バス調停手段への入力を禁止するように構成されている。
【０００８】
請求項４記載の通信制御装置は、請求項１から３のいずれかに記載の通信制御装置において、前記バス調停手段は、前記複数の制御手段への前記許可の調停が実行可能な状態を示す調停実行信号を出力する調停実行信号出力手段を備えており、その調停実行信号出力手段から調停実行信号が出力されている場合に、前記アクセス集中信号出力手段から出力されたアクセス集中信号を前記要求信号禁止手段に出力するタイミング調整出力手段を備えている。
【発明の効果】
【０００９】
請求項１記載の通信制御装置によれば、制御手段から記憶手段へのアクセス回数をカウント手段がカウントし、そのカウント値から所定時間内における記憶手段へのアクセス頻度をアクセス頻度算出手段が算出する。算出されたアクセス頻度に応じて、アクセス集中信号出力手段は、記憶手段へのアクセスが集中していることを示すアクセス集中信号を出力する。アクセス集中信号が出力されると、要求信号禁止手段は、特定の制御手段から出力されるバス使用要求信号のバス調停手段への入力を禁止する。即ち、要求信号禁止手段は、複数の制御手段のうち特定の制御手段から出力されるバス使用要求信号をバス調停手段に出力しない。これにより、記憶手段へのアクセスが集中し、アクセス集中信号出力手段からアクセス集中信号が出力されると、特定の制御手段には、バス使用要求信号を出力してもバス調停手段から許可が付与されないので、バスラインを占有して記憶手段にアクセスすることができない。逆に、記憶手段へのアクセスが集中している場合でも、バス使用要求信号が特定の制御手段を除く複数の制御手段から出力されたものであれば、要求信号禁止手段によってバス調停手段への入力が禁止されず、特定の制御手段を除く複数の制御手段にはバス調停手段により優先的に許可が付与される。よって、記憶手段へのアクセスが集中している場合でも、特定の制御手段を除く複数の制御手段は優先的に記憶手段へアクセスすることができるという効果がある。
【００１０】
請求項２記載の通信制御装置によれば、請求項１記載の通信制御装置の奏する効果に加え、要求信号禁止手段は入力禁止設定手段を備えているので、アクセス集中信号出力手段からアクセス集中信号が出力されている場合に、要求信号禁止手段によってバス調停手段へのバス使用要求信号の入力が禁止される特定の制御手段を設定することができる。よって、通信制御装置の使用態様に応じて特定の制御手段を変えたい場合にも、その特定の制御手段を入力禁止設定手段によって自由に設定できるという効果がある。
【００１１】
請求項３記載の通信制御装置によれば、請求項２記載の通信制御装置の奏する効果に加え、アクセス集中信号出力手段はアクセス集中信号段階出力手段を備えており、このアクセス集中信号段階出力手段は、アクセス頻度算出手段が算出したアクセス頻度に応じて、複数段階のアクセス集中信号を出力する。また、入力禁止設定手段は順位段階設定手段を備えており、この順位段階設定手段は、複数の制御手段を複数の処理グループに分けると共に、その処理グループ毎に記憶手段にアクセスさせる順位を複数段階に設定する。更に、要求信号禁止手段は比較手段を備えており、この比較手段は、アクセス集中信号段階出力手段から出力されたアクセス集中信号の段階と順位段階設定手段により設定された処理グループの順位の段階とを比較する。比較手段の比較結果に応じて、要求信号禁止手段は、特定の処理グループに属する制御手段から出力されるバス使用要求信号のバス調停手段への入力を禁止する。よって、要求信号禁止手段は、特定の処理グループに属する制御手段から出力されたバス使用要求信号のバス調停手段への入力禁止を、アクセス集中信号段階出力手段の出力するアクセス集中信号の段階に応じて切り替えることができるという効果がある。
【００１２】
請求項４記載の通信制御装置によれば、請求項１から３のいずれかに記載の通信制御装置の奏する効果に加え、バス調停手段は調停実行信号出力手段を備えており、この調停実行信号出力手段は、複数の制御手段への許可の調停が実行可能な状態を示す調停実行信号を出力する。この調停実行信号が出力されている場合に、タイミング調整出力手段は、アクセス集中信号出力手段から出力されたアクセス集中信号を要求信号禁止手段へ出力する。これにより、アクセス集中信号出力手段から出力されたアクセス集中信号が要求信号禁止手段に出力されるのは、バス調停手段がバス使用要求信号を調停可能な状態にある場合となる。即ち、バス調停手段が、複数の制御手段のうち１つの制御手段にバスラインを占有して記憶手段にアクセスさせる許可を付与している場合は、アクセス集中信号出力手段からアクセス集中信号が出力されたとしても、そのアクセス集中信号はタイミング調整出力手段によって要求信号禁止手段には出力されない。よって、バス調停手段が、複数の制御手段のうち１つの制御手段にバスラインを占有して記憶手段にアクセスさせる許可を付与しているにも拘らず、アクセス集中信号出力手段からアクセス集中信号が出力され、要求信号禁止手段によって、許可が付与された１つの制御手段から出力されているバス使用要求信号がバス調停手段に入力禁止となり、バス調停手段の許可付与が中断されることがない。従って、バス調停手段の許可付与を確実に実行できるという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の一実施の形態について添付図面を参照して説明する。図１を参照して、本通信制御装置であるＡＳＩＣ２０が搭載される多機能周辺装置（スキャナ機能、コピー機能、ファクシミリ機能などの各種機能を実現するＭＦＤ（Ｍｕｌｔｉ  Ｆｕｎｃｔｉｏｎ  Ｄｅｖｉｃｅ））の制御部１の電気的構成について説明する。図１は、多機能周辺装置の動作を制御する制御部１の電気的構成を示すブロック図である。
【００１４】
制御部１は、多機能周辺装置の動作を統括的に制御するマイクロコンピュータであり、図１に示すように、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）２０、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１２、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１３を主に有して構成されている。ＡＳＩＣ２０には、ＵＳＢ端子２、パネルゲートアレイ（以下、「パネルＧＡ」と称す）３aと接続される操作キー３、液晶ディスプレイコントローラ（以下、「ＬＣＤコントローラ」と称す）４aと接続される液晶ディスプレイ（以下、「ＬＣＤ」と称す）４、プリンタ５、スキャナ６、スロット部７、スピーカ９、ネットワーク・コントロール・ユニット（以下、「ＮＣＵ」と称す）１０及びモデム１１が接続されている。
【００１５】
ＡＳＩＣ２０は、ＲＯＭ１２に記憶されたプログラムに従って、バスラインに接続された各部を制御するＣＰＵ３０（図２参照）を内蔵した集積回路である。ＲＯＭ１２は、多機能周辺装置で実行される各種の制御プログラムを記憶する不揮発性メモリである。ＳＤＲＡＭ１３は、制御プログラムの実行時に各種の情報を一時的に記憶する揮発性メモリである。ＲＯＭ１２は、バスライン１４を介してＡＳＩＣ２０と接続され、ＳＤＲＡＭ１３は、バスライン１５を介してＡＳＩＣ２０と接続されている。
【００１６】
ＵＳＢ端子２はＡＳＩＣ２０内のＵＳＢインターフェース制御回路（以下、「ＵＳＢ  Ｉ/Ｆ制御回路」と称す）３２と接続される。ＵＳＢ  Ｉ/Ｆ制御回路３２は、ＵＳＢ端子２にパーソナルコンピュータ（以下、「ＰＣ」と称す）が接続されると、ＰＣとの間で通信を行うと共に、ＰＣからの画像データをＳＤＲＡＭ１３に記憶させる制御回路である。
【００１７】
ＡＳＩＣ２０内には、ユーザインターフェース制御回路（以下、「ユーザＩ/Ｆ制御回路」と称す）３４が設けられており、このユーザＩ/Ｆ制御回路３４には、パネルＧＡ３ａとＬＣＤコントローラ４ａが接続されている。
【００１８】
パネルＧＡ３ａは多機能周辺装置に所望の指令を入力する操作キー３の制御を行うもので、操作キー３の押下（入力）を検出して、ＡＳＩＣ２０に所定のコード信号を出力する。このコード信号は、複数の操作キー３に対応して割り当てられている。ユーザＩ/Ｆ制御回路３４は、パネルＧＡ３ａから所定のコード信号を受信すると、ＣＰＵ３０（図２参照）に対して割り込みを発生させる。割り込みを受けたＣＰＵ３０（図２参照）は、所定のキー処理テーブルに従って、実行すべき制御処理を行う。このキー処理テーブルは、コード信号と制御処理とを対応させてテーブル化したものであり、例えば、ＲＯＭ１２に記憶されている。
【００１９】
ＬＣＤコントローラ４ａは、ＡＳＩＣ２０の命令に基づいて、メモリカード等から読み出した画像データやプリンタ５及びスキャナ６の動作に関する情報などをＬＣＤ４に表示するためのものである。具体的には、ユーザＩ/Ｆ制御回路３４が、ＬＣＤ４に表示する画像の画像データを、ＳＤＲＡＭ１３に設けられた表示メモリ（図示せず）上に作成し、このデータをＬＣＤコントローラ４ａに転送する。ＬＣＤコントローラ４ａは、ＬＣＤ４を制御して、転送されたデータをＬＣＤ４に表示させる。
【００２０】
プリンタ５は、記録用紙に画像等を印刷するものであり、スロット部７に接続されたメモリカード等から読み出した画像データや、ＵＳＢ端子２に接続されたＰＣから転送される画像の画像データ、またはスキャナ６によって読み取った画像の画像データ等に基づいて、インク滴を選択的に吐出する方式、いわゆる、インクジェット方式を採用したインクジェットプリンタとして構成されている。なお、インクジェット方式は単なる一例であり、電子写真方式や熱転写方式などの方式を採用しても良い。プリンタ５はＡＳＩＣ２０内の記録制御回路３５と接続される。記録制御回路３５は、ＳＤＲＡＭ１３に記憶された画像処理後（画像データ等の画質を補正するための処理等）の画像データ等を読み出して、プリンタ５に出力するための制御回路である。記録制御回路３５により出力された画像データ等がプリンタ５によって印刷される。
【００２１】
スキャナ６は、画像等が印刷された記録用紙から画像を読み取る装置であり、ＡＳＩＣ２０内の読み取り制御回路３６と接続される。読み取り制御回路３６は、スキャナ６で読み込まれた画像の画像データ等を入力し、その入力された画像データに対して画像処理を行い、ＳＤＲＡＭ１３に記憶させるための制御回路である。読み取り制御回路３６によりＳＤＲＡＭ１３に記憶された画像データ等は、画像処理制御回路３３により読み出される。
【００２２】
画像処理制御回路３３は、ＳＤＲＡＭ１３に記憶された画像データ等を読み出し、読み出した画像データ等の画質の補正等の画像処理を行う制御回路である。画像処理制御回路３３は、画像処理が完了すると、その画像処理完了後の画像データ等をＳＤＲＡＭ１３に記憶する。
【００２３】
スロット部７は、メモリーカード（携帯型フラッシュメモリ等）を接続する端子である。なおスロット部７は公知の構成であり、詳細な説明は省略する。
【００２４】
アンプ８は、そのアンプ８に接続されたスピーカ９を鳴動して、呼出音や拒否音、メッセージなどを出力する装置である。このアンプ８は、ＡＳＩＣ２０に接続されると共に、スピーカ９にも接続されている。
【００２５】
ＮＣＵ１０は電話網（図示せず）に対するダイヤル信号の送出や、電話網からの呼出信号の応答等の動作を行う装置である。モデム１１は、ＮＣＵ１０を介して、画像データ等を変調及び復調し、相手ファクシミリ装置（図示せず）へ伝送すると共に、伝送制御用の各種手順信号を送受信する装置である。ＮＣＵ１０及びモデム１１は、それぞれバスラインによってＡＳＩＣ２０に接続されている。
【００２６】
次に、図２を参照して、ＡＳＩＣ２０の電気的構成について説明する。図２は、ＡＳＩＣ２０の電気的構成を示すブロック図である。ＡＳＩＣ２０は、ＣＰＵ３０と、バスコントローラ回路３１と、ＵＳＢ  Ｉ/Ｆ制御回路３２と、画像処理制御回路３３と、ユーザＩ/Ｆ制御回路３４と、記録制御回路３５と、読み取り制御回路３６と、ＳＤＲＡＭアクセス要求マスク回路３７と、ＳＤＲＡＭアクセス調停回路３８と、ＳＤＲＡＭコントローラ回路３９と、ビジータイミング調整回路４０と、ＳＤＲＡＭアクセス頻度検出回路４１と、ＲＯＭコントローラ回路４３とを主に有している。
【００２７】
ＣＰＵ３０は、ＡＳＩＣ２０内の各部の制御を行うと共に、ＡＳＩＣ２０の外部（例えば、ＲＯＭ１２やＳＤＲＡＭ１３等）の制御を行う演算装置である。ＣＰＵ３０は、バスコントローラ回路３１を経由して、ＲＯＭ１２、ＳＤＲＡＭ１３、ＡＳＩＣ２０内部の各制御回路（ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）と接続されている。
【００２８】
バスコントローラ回路３１は、ＣＰＵ３０からの命令信号を、その命令信号に付加されたアドレスに応じて、ＲＯＭ１２へのアクセスであるか、ＳＤＲＡＭ１３へのアクセスであるか、各制御回路（ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）へのアクセスであるかを判定し、その判定に基づいて、ＣＰＵ３０からの命令信号を伝送する制御回路である。例えば、ＣＰＵ３０からの命令信号が各制御回路への命令信号であれば、内部バス４２を介して各種制御回路へ命令信号を伝送する。
【００２９】
バスコントローラ回路３１は、ＳＤＲＡＭアクセス要求マスク回路３７にも接続されている。ＣＰＵ３０からの命令信号がＳＤＲＡＭ１３へアクセスするための信号であれば、バスコントローラ回路３１は、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号を出力する。
【００３０】
バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６は、それぞれ内部バス４２に接続されると共に、ＳＤＲＡＭアクセス要求マスク回路３７と接続される。
【００３１】
バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６がＳＤＲＡＭ１３へのアクセスを必要とする場合、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号を出力する。例えば読み取り制御回路３６にスキャナ６から画像データが入力されると、読み取り制御回路３６は、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号を出力する。
【００３２】
また、バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６は、それぞれ各制御回路内にレジスタ３１ａから３６ａを有しており、ＣＰＵ３０は、ＡＳＩＣ２０の電源投入後、内部バス４２を用いて各制御回路内のレジスタ３１ａから３６ａに設定データの書き込みを行う（初期化処理）。この設定データの書込みにより、各制御回路が動作可能になる。
【００３３】
また、バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６の各レジスタ３１ａから３６ａには、連続転送カウンタ３１ａ１から３６ａ１が設けられている。この連続転送カウンタの値は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）がＳＤＲＡＭ１３にアクセスする場合に、一回のバスライン１５の付与（占有）で、ＳＤＲＡＭ１３にアクセスする回数を示している。一回のバスライン１５の付与（占有）でＳＤＲＡＭ１３にアクセスする回数が多くなれば、連続転送カウンタ初期値もそれに伴い多く設定される。
【００３４】
そして、後述するＳＤＲＡＭアクセス調停回路３８によりバスライン１５の使用許可が付与された制御回路がＳＤＲＡＭ１３へアクセスすると、そのアクセスに伴い、バスライン１５の使用許可が付与された制御回路へＳＤＲＡＭアクセス調停回路３８からＳＤＲＡＭ使用要求受付完了信号が出力される。これにより、バスライン１５の使用許可が付与された制御回路の連続転送カウンタの値が１カウントダウンされる。この連続転送カウンタの値が「０（ゼロ）」になると、バスライン１５の使用許可が付与された制御回路のＳＤＲＡＭ１３へのアクセスが完了する。これにより、バスライン１５の使用許可が付与された制御回路は、ＳＤＲＡＭ使用要求信号の出力を停止する。
【００３５】
ＳＤＲＡＭアクセス要求マスク回路３７は、ＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すＳＤＲＡＭビジー信号が入力された場合に、特定の制御回路から出力されるＳＤＲＡＭ使用要求信号をＳＤＲＡＭアクセス調停回路３８に入力させない回路である（以後、ＳＤＲＡＭ使用要求信号をＳＤＲＡＭアクセス調停回路３８に入力させないことを、「ＳＤＲＡＭ使用要求信号をマスクする」と称する）。ＳＤＲＡＭアクセス要求マスク回路３７は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）、ＳＤＲＡＭアクセス調停回路３８、およびビジータイミング調整回路４０と接続されている。ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていない場合は、ＳＤＲＡＭアクセス要求マスク回路３７は、各制御回路からのＳＤＲＡＭ使用要求信号をマスクせず、入力された全てのＳＤＲＡＭ使用要求信号をＳＤＲＡＭアクセス調停回路３８へ出力する。
【００３６】
一方、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、ＳＤＲＡＭアクセス要求マスク回路３７は、特定の制御回路から出力されたＳＤＲＡＭ使用要求信号をマスクして、ＳＤＲＡＭアクセス調停回路３８への入力を禁止する。ただし、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合でも、特定の制御回路以外の制御回路から出力されたＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス要求マスク回路３７でマスクせずに、ＳＤＲＡＭアクセス調停回路３８へ出力される。なお、本実施の形態における特定の制御回路とは、バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、および画像処理制御回路３３である（図４参照）。なお、バスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力されるのは、ＣＰＵ３０からＳＤＲＡＭ１３へアクセスするための信号が出力された場合である。
【００３７】
ＳＤＲＡＭアクセス調停回路３８は、ＳＤＲＡＭアクセス要求マスク回路３７から出力されたＳＤＲＡＭ使用要求信号を調停し、バスライン１５の使用許可をＳＤＲＡＭ使用要求信号を出力した制御回路に付与する回路である。ＳＤＲＡＭアクセス調停回路３８は、ＳＤＲＡＭアクセス要求マスク回路３７、ＳＤＲＡＭコントローラ回路３９、およびビジータイミング調整回路４０と接続される。
【００３８】
ＳＤＲＡＭアクセス調停回路３８は、ＳＤＲＡＭアクセス要求マスク回路３７から出力されるＳＤＲＡＭ使用要求信号が１つであれば、そのＳＤＲＡＭ使用要求信号を出力した制御回路にバスライン１５の使用許可を付与する。一方、ＳＤＲＡＭアクセス調停回路３８は、ＳＤＲＡＭアクセス要求マスク回路３７から出力されるＳＤＲＡＭ使用要求信号が複数同時にあれば、予め内部のレジスタに設定された何れの制御回路からのＳＤＲＡＭ使用要求信号を優先するかの優先度に応じて調停を行い、優先度の高い１つの制御回路にバスライン１５の使用許可を付与する。使用許可が付与された１つの制御回路は、バスライン１５を占有してＳＤＲＡＭ１３へアクセスすることができる。なお、使用許可の与えられなかった制御回路は、バスライン１５の使用許可が付与されるまでＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号を継続して出力する。
【００３９】
また、ＳＤＲＡＭアクセス調停回路３８は、ＳＤＲＡＭアクセス要求マスク回路３７から出力されるＳＤＲＡＭ使用要求信号の調停が実行可能なことを示すアクセス要求調停信号をビジータイミング調整回路４０へ出力する。
【００４０】
ＳＤＲＡＭコントローラ回路３９は、ＳＤＲＡＭアクセス調停回路３８から出力されたＳＤＲＡＭ使用要求信号に付加されるアドレスに応じて、アクセスするＳＤＲＡＭを選択し、選択したＳＤＲＡＭに対して制御信号を出力する回路である。本実施の形態においては、ＳＤＲＡＭはＳＤＲＡＭ１３の１つだけであるので、ＳＤＲＡＭコントローラ回路３９がアクセスするＳＤＲＡＭを選択することはない。しかし、例えばＳＤＲＡＭが３つ使用される多機能周辺装置であれば、ＳＤＲＡＭコントローラ回路３９によってアクセスする１つのＳＤＲＡＭが選択され、選択されたＳＤＲＡＭにＳＤＲＡＭ使用要求信号を出力した制御回路がアクセスすることになる。
【００４１】
ＳＤＲＡＭコントローラ回路３９は、ＳＤＲＡＭアクセス調停回路３８、バスライン１５、およびＳＤＲＡＭアクセス頻度検出回路４１と接続されている。ＳＤＲＡＭコントローラ回路３９は、バスライン１５の使用許可が付与された制御回路からＳＤＲＡＭ１３へアクセスがあると、そのアクセスを検出し、アクセスがあったことを示すＳＤＲＡＭアクセス検出信号をＳＤＲＡＭアクセス頻度検出回路４１へ出力する。
【００４２】
ＳＤＲＡＭアクセス頻度検出回路４１は、ＳＤＲＡＭ１３へのアクセス回数を検出し、その検出したアクセス回数から所定期間内（後述する期間設定レジスタ４１ａ１の値により決定される期間内）のＳＤＲＡＭ１３へのアクセス頻度を算出する回路である。ＳＤＲＡＭアクセス頻度検出回路４１は、ＳＤＲＡＭコントローラ回路３９、ビジータイミング調整回路４０、および内部バス４２と接続される。ＳＤＲＡＭアクセス頻度検出回路４１は、レジスタ４１ａに期間設定レジスタ４１ａ１とＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２とを有している。また、ＳＤＲＡＭアクセス頻度検出回路４１は、ハードウェアで構成される期間カウンタ（図示せず）およびＳＤＲＡＭアクセスカウンタ（図示せず）を有している。
【００４３】
期間設定レジスタ４１ａ１は、ＳＤＲＡＭアクセス頻度検出回路４１がＳＤＲＡＭ１３へのアクセス頻度を算出する期間を決定するレジスタである。ＡＳＩＣ２０に電源が投入されると、ＣＰＵ３０は内部バス４２を介して、この期間設定レジスタ４１ａ１に、設定データの書き込みを行う。本実施の形態においては、期間設定レジスタ４１ａ１には、「３Ｆ（１６進数）」が設定される。なお、期間設定レジスタ４１ａ１の値と期間カウンタとの関係については後述する。
【００４４】
ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２は、ＳＤＲＡＭアクセス頻度検出回路４１がアクセス頻度高検出信号を出力するアクセス頻度の閾値を決定するレジスタである。期間設定レジスタ４１ａ１の設定と同様、ＡＳＩＣ２０に電源が投入されると、ＣＰＵ３０は内部バス４２を介して、このＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に、設定データの書き込みを行う。本実施の形態においては、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２には、「２４（１６進数）」が設定される。なお、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２の値とＳＤＲＡＭアクセスカウンタとの関係については後述する。
【００４５】
期間カウンタ（図示せず）は、内部クロック（図示せず）から出力される内部クロック信号を入力し、内部クロックの一周期毎に１ずつカウントアップするカウンタである。期間カウンタのカウントアップは、期間設定レジスタ４１ａ１に設定された値となるまで行われ、期間カウンタの値が期間設定レジスタ４１ａ１に設定された値（「３Ｆ（１６進数）」）となると、期間カウンタのカウント値がゼロにリセットされる（図６参照）。なお、期間カウンタは、ＳＤＲＡＭアクセス頻度検出回路４１の動作が許可される期間中、カウント値を更新する。
【００４６】
ＳＤＲＡＭアクセスカウンタは、ＳＤＲＡＭコントローラ回路３９から出力されたＳＤＲＡＭアクセス検出信号を入力して、ＳＤＲＡＭアクセス検出信号が入力される度に１ずつカウントアップを行い、ＳＤＲＡＭへのアクセス回数をカウントするカウンタである。ＳＤＲＡＭアクセスカウンタのカウントアップは、期間カウンタの値が期間設定レジスタ４１ａ１に設定された値（「３Ｆ（１６進数）」）となるまで行われる。また、ＳＤＲＡＭアクセスカウンタのカウント値は、期間カウンタのカウント値がゼロにリセットされると、これに伴い、ゼロにリセットされる（図６参照）。なお、ＳＤＲＡＭアクセスカウンタは、ＳＤＲＡＭアクセス頻度検出回路４１の動作が許可される期間中、カウント値を更新する。
【００４７】
ＳＤＲＡＭアクセス頻度検出回路４１は、期間カウンタの値が期間設定レジスタ４１ａ１に設定された値（「３Ｆ（１６進数）」）となったときに、ＳＤＲＡＭアクセスカウンタのカウント値（ＳＤＲＡＭ１３へのアクセス回数）を読み込み、ＳＤＲＡＭ１３へのアクセス頻度（期間設定レジスタ４１ａ１に設定された期間におけるＳＤＲＡＭ１３へのアクセス回数）を算出する。算出したアクセス頻度がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定されたアクセス回数（「２４（１６進数）」）より大きい場合には、ＳＤＲＡＭアクセス頻度検出回路４１は、ＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号をビジータイミング調整回路４０へ出力する（図６参照）。一方、算出したアクセス頻度がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定されたアクセス回数（「２４（１６進数）」）以下の場合には、ＳＤＲＡＭアクセス頻度検出回路４１からアクセス頻度高検出信号は出力されない（図６参照）。
【００４８】
ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７へ出力するＳＤＲＡＭビジー信号の出力のタイミングを調整する回路である。ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７、ＳＤＲＡＭアクセス調停回路３８、およびＳＤＲＡＭアクセス頻度検出回路４１と接続される。ビジータイミング調整回路４０は、ＡＮＤ回路で構成されている。このＡＮＤ回路の出力端子はＳＤＲＡＭアクセス要求マスク回路３７に接続され、ＡＮＤ回路の２つの入力端子の一方はＳＤＲＡＭアクセス調停回路３８と接続され、入力端子の他方はＳＤＲＡＭアクセス頻度検出回路４１と接続されている。
【００４９】
ビジータイミング調整回路４０は、ＡＮＤ回路で構成されているので、ＳＤＲＡＭアクセス頻度検出回路４１からアクセス頻度高検出信号が出力されても、ＳＤＲＡＭアクセス調停回路３８からＳＤＲＡＭ使用要求信号の調停が実行可能なことを示すアクセス要求調停信号が出力されていなければ、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号を出力しない。よって、ＳＤＲＡＭアクセス調停回路３８が、いずれか１つの制御回路にバスライン１５の使用許可を付与しているにも拘らず、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号が出力され、ＳＤＲＡＭアクセス要求マスク回路３７によって、バスライン１５の使用許可が付与された１つの制御回路から出力されているＳＤＲＡＭ使用要求信号がＳＤＲＡＭアクセス調停回路３８に入力停止となり、ＳＤＲＡＭアクセス調停回路３８のバスライン１５の使用許可付与が中断されることがない。従って、ＳＤＲＡＭアクセス調停回路３８のバスライン１５の使用許可付与を確実に実行することができる。
【００５０】
ＲＯＭコントローラ回路４３は、バスコントローラ回路３１から出力された信号に付加されるアドレスに応じて、アクセスするＲＯＭを選択し、選択したＲＯＭに対して制御信号を出力する回路である。ＲＯＭコントローラ回路４３は、バスコントローラ回路３１と接続されると共に、バスライン１４によりＲＯＭ１２と接続される。本実施の形態においては、ＲＯＭはＲＯＭ１２の１つだけであるので、ＲＯＭコントローラ回路４３がアクセスするＲＯＭを選択することはない。しかし、例えばＲＯＭが３つ使用される多機能周辺装置であれば、ＲＯＭコントローラ回路４３によってアクセスする１つのＲＯＭが選択され、選択されたＲＯＭにＣＰＵ３０がアクセスすることになる。
【００５１】
次に、図３を参照して、ＳＤＲＡＭアクセス要求マスク回路３７の電気的構成について説明する。図３は、ＳＤＲＡＭアクセス要求マスク回路３７の電気的構成を示すブロック図である。ＳＤＲＡＭアクセス要求マスク回路３７は、マスクレジスタ５０と、論理否定回路であるＮＯＴ回路５１ａから５１ｆと、論理和回路であるＯＲ回路５２ａから５２ｆと、論理積回路であるＡＮＤ回路５３ａから５３ｆとを主に有している。
【００５２】
マスクレジスタ５０は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）に応じてＯＲ回路５２ａから５２ｆの入力端子の一方に出力する値を記憶するレジスタである。マスクレジスタ５０からは、ＯＲ回路５２ａから５２ｆの入力端子の一方に接続される6本の信号が出力される。なお、ＯＲ回路５２ａから５２ｆの入力端子の一方に入力される値は、マスクレジスタ５０に記憶された値を書き換えない限り、一定の固定値である。
【００５３】
ここで、図４を参照して、マスクレジスタ５０に記憶される値を説明する。図４は、マスクレジスタ５０に記憶される値の一覧表である。マスクレジスタ５０に記憶される値は、図４に示すように、制御回路毎に設定される。マスクレジスタ５０に記憶される値は、「０（ゼロ）」または「１」である。マスクレジスタ５０に「０（ゼロ）」と設定された制御回路は、即時性が低いとして、ビジータイミング調整回路４０からＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すＳＤＲＡＭビジー信号が出力された場合には、ＳＤＲＡＭアクセス要求マスク回路３７によってＳＤＲＡＭ使用要求信号をマスクする。
【００５４】
一方、マスクレジスタ５０に「１」と設定された制御回路は、即時性が高いとして、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力された場合でも、ＳＤＲＡＭアクセス要求マスク回路３７によってＳＤＲＡＭ使用要求信号をマスクしない。本実施の形態においては、バスコントローラ回路３１とＵＳＢ  Ｉ/Ｆ制御回路３２と画像処理制御回路３３とがマスクレジスタ５０に「０（ゼロ）」と設定される。また、ユーザＩ/Ｆ制御回路３４と記録制御回路３５と読み取り制御回路３６とがマスクレジスタ５０に「１」と設定される。
【００５５】
このように、ＳＤＲＡＭアクセス要求マスク回路３７にはマスクレジスタ５０が設けられているので、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力された場合に、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされる即時性が低い制御回路と、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされない即時性の高い制御回路とを設定することができる。よって、多機能周辺装置の使用態様に応じて制御回路の即時性を変えたい場合にも、マスクレジスタ５０によって即時性を自由に設定することができる。
【００５６】
図３の説明に戻る。ＯＲ回路５２ａから５２ｆの入力端子の他方（マスクレジスタ５０に接続されない入力端子）には、それぞれＮＯＴ回路５１ａから５１ｆが接続され、そのＮＯＴ回路５１ａから５１ｆは、ビジータイミング調整回路４０と接続されている。また、ＯＲ回路５２ａから５２ｆの出力端子は、それぞれＡＮＤ回路５３ａから５３ｆの入力端子の一方に接続されている。マスクレジスタ５０に接続されるＯＲ回路５２ａから５２ｆの入力端子の一方に入力される値は固定値であるので、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合と、ＳＤＲＡＭビジー信号が出力されていない場合とで、ＯＲ回路５２ａから５２ｆの出力端子から出力される値、即ちＡＮＤ回路５３ａから５３ｆにそれぞれ入力される値が切り換わる。
【００５７】
ＡＮＤ回路５３ａから５３ｆの入力端子の他方は、それぞれ各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）と接続されている。よって、例えばバスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力されると、そのＳＤＲＡＭ使用要求信号はＡＮＤ回路５３ａの入力端子の他方に入力される。
【００５８】
次に、ＳＤＲＡＭアクセス要求マスク回路３７の動作について説明する。ここでは、図４において、即時性が低いと設定された（マスクレジスタ５０に「０（ゼロ）」と設定された）バスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合と、即時性が高いと設定された（マスクレジスタ５０に「１」と設定された）記録制御回路３５からＳＤＲＡＭ使用要求信号が出力された場合とのＳＤＲＡＭアクセス要求マスク回路３７の動作を例示する。
【００５９】
なお、ＵＳＢ  Ｉ/Ｆ制御回路３２および画像処理制御回路３３からＳＤＲＡＭ使用要求信号が出力された場合の動作は、これから説明するバスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合の動作と同一である。また、ユーザＩ/Ｆ制御回路３４および読み取り制御回路３６からＳＤＲＡＭ使用要求信号が出力された場合の動作は、後述するユーザＩ/Ｆ制御回路３４からＳＤＲＡＭ使用要求信号が出力された場合の動作と同一である。
【００６０】
まず、バスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合の動作について説明する。ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていない場合には、ＮＯＴ回路５１ａの入力端子には、「０（ゼロ）」が入力される。一方、ＯＲ回路５２ａの入力端子の一方には、マスクレジスタ５０に記憶された値「０（ゼロ）」が入力される。このときＯＲ回路５２ａの出力端子からは「１」が出力され、その値がＡＮＤ回路５３ａの入力端子の一方に入力される。ＡＮＤ回路５３ａの入力端子の他方には、ＳＤＲＡＭ使用要求信号が入力されているので、その値は「１」となる。よって、ＡＮＤ回路５３ａの出力端子からは「１」が出力される。即ち、ＡＮＤ回路５３ａの出力端子からはＳＤＲＡＭ使用要求信号が出力され、その出力されたＳＤＲＡＭ使用要求信号はＳＤＲＡＭアクセス調停回路３８へ出力される。
【００６１】
一方、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、ＮＯＴ回路５１ａの入力端子には、「１」が入力される。一方、ＯＲ回路５２ａの入力端子の一方には、マスクレジスタ５０に記憶された値「０（ゼロ）」が入力される。このときＯＲ回路５２ａの出力端子からは「０（ゼロ）」が出力され、その値がＡＮＤ回路５３ａの入力端子の一方に入力される。よって、ＡＮＤ回路５３ａの入力端子の他方にＳＤＲＡＭ使用要求信号が入力され、入力端子の他方が「１」となっても、ＡＮＤ回路５３ａの出力端子からは「０（ゼロ）」が出力される。即ち、ＡＮＤ回路５３ａの出力端子からはＳＤＲＡＭ使用要求信号が出力されず、ＡＮＤ回路５３ａの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号はマスクされる。従って、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、ＡＮＤ回路５３ａの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス要求マスク回路３７でマスクされてＳＤＲＡＭアクセス調停回路３８へ出力されない。
【００６２】
次に、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力された場合の動作について説明する。記録制御回路３５から出力されるＳＤＲＡＭ使用要求信号は、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていても、ＳＤＲＡＭビジー信号が出力されていなくても、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされることはない。この理由について説明する。ＯＲ回路５２ｅの入力端子の一方には、マスクレジスタ５０に記憶された値「１」が入力される。これにより、ＮＯＴ回路５１ｅの入力端子に「１」が入力されていても（ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていても）、ＮＯＴ回路５１ｅの入力端子に「０（ゼロ）」が入力されていても（ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていなくても）、ＯＲ回路５２ｅの出力端子からは「１」が出力され、その値がＡＮＤ回路５３ｅの入力端子の一方に入力される。
【００６３】
よって、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力され、ＡＮＤ回路５３ｅの入力端子の他方が「１」となると、そのＡＮＤ回路５３ｅの出力端子は「１」となる。従って、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力されると、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていても、ＳＤＲＡＭビジー信号が出力されていなくても、そのＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされることはなく、ＳＤＲＡＭアクセス調停回路３８へ出力される。
【００６４】
このようにして、ＳＤＲＡＭアクセス要求マスク回路３７は、ビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号に応じて、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）から出力されたＳＤＲＡＭ使用要求信号のマスクを行う。
【００６５】
次に、図５を参照して、ＳＤＲＡＭアクセス頻度検出回路４１がアクセス頻度高検出信号の出力の判定を行うタイミングについて説明する。図５は、内部クロック信号と、期間カウンタの値と、ＳＤＲＡＭアクセスカウンタの値と、アクセス頻度高検出信号とのタイミングチャートを示した図である。なお、信号が出力されている状態をＨと図示し、信号が停止している状態をＬと図示している。
【００６６】
前述の通り、図５（ｂ）に示すＳＤＲＡＭアクセス頻度検出回路４１に設けられた期間カウンタは（図示せず）、図５（ａ）に示す内部クロック（図示せず）の内部クロック信号の１周期毎に１ずつカウントアップを行う。また、図５（ｅ）に示すＳＤＲＡＭアクセス頻度検出回路４１に設けられたＳＤＲＡＭアクセスカウンタは（図示せず）、ＳＤＲＡＭコントローラ回路３９から出力されるＳＤＲＡＭアクセス検出信号が図５（ｄ）に示すように出力される度に１ずつカウントアップを行う。
【００６７】
図５（ｂ）に示す期間カウンタの値が、図５（ｃ）に示すＳＤＲＡＭアクセス頻度検出回路４１の期間設定レジスタ４１ａ１に設定された「３Ｆ（１６進数）」と同一となると（Ｔ１時）、ＳＤＲＡＭアクセス頻度検出回路４１は、ＳＤＲＡＭアクセスカウンタのカウント値を読み込む（Ｔ１時）。ＳＤＲＡＭアクセス頻度検出回路４１は、読み込んだカウント値である「２６（１６進数）」と、図５（ｆ）に示すＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定された「２４（１６進数）」とを比較する。
【００６８】
ＳＤＲＡＭアクセス頻度検出回路４１がＴ１時に読み込んだカウント値「２６（１６進数）」は、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定された「２４（１６進数）」より大きいので、ＳＤＲＡＭアクセス頻度検出回路４１は、図５（ｇ）に示すように、ＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号をビジータイミング調整回路４０へ出力する（Ｔ１時）。
【００６９】
その後、再び図５（ｂ）に示す期間カウンタの値が、図５（ｃ）に示すＳＤＲＡＭアクセス頻度検出回路４１の期間設定レジスタ４１ａ１に設定された「３Ｆ（１６進数）」と同一となると（Ｔ２時）、ＳＤＲＡＭアクセス頻度検出回路４１は、ＳＤＲＡＭアクセスカウンタのカウント値を読み込む（Ｔ２時）。ＳＤＲＡＭアクセス頻度検出回路４１は、読み込んだカウント値である「２３（１６進数）」と、図５（ｆ）に示すＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定された「２４（１６進数）」とを比較する。
【００７０】
ＳＤＲＡＭアクセス頻度検出回路４１がＴ２時に読み込んだカウント値「２３（１６進数）」は、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に設定された「２４（１６進数）」以下であるので、ＳＤＲＡＭアクセス頻度検出回路４１は、図５（ｇ）に示すように、ビジータイミング調整回路４０へのアクセス頻度高検出信号の出力を停止する（Ｔ２時）。
【００７１】
このようにして、ＳＤＲＡＭアクセス頻度検出回路４１はアクセス頻度高検出信号の出力の判定を行う。
【００７２】
次に、図６を参照して、ＳＤＲＡＭアクセス頻度検出回路４１で実行されるメイン処理について説明する。図６は、ＳＤＲＡＭアクセス頻度検出回路４１で実行されるメイン処理を示したフローチャートである。メイン処理は、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を更新すると共に、アクセス頻度高検出信号の出力判定を行う処理であり、ＳＤＲＡＭアクセス頻度検出回路４１の動作が許可されている場合に繰り返し実行される処理である。
【００７３】
多機能周辺装置の電源がオンされると、ＣＰＵ３０は、ＳＤＲＡＭアクセス頻度検出回路４１の初期化処理を行う（Ｓ１）。ＳＤＲＡＭアクセス頻度検出回路４１の初期化とは、期間設定レジスタ４１ａ１に「３Ｆ（１６進数）」（図５参照）を設定し、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に「２４（１６進数）」（図５参照）を設定して、動作を許可する状態に設定することである（Ｓ１）。その後、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値はともに「０（ゼロ）」に初期化される（Ｓ２）。
【００７４】
次に、期間カウンタの値は期間設定レジスタ４１ａ１の値と同一かが判定される（Ｓ３）。期間カウンタの値が期間設定レジスタ４１ａ１の値と同一でなければ（Ｓ３：Ｎｏ）、期間カウンタの値を１カウントアップする（Ｓ４）。そして、ＳＤＲＡＭコントローラ回路３９からＳＤＲＡＭアクセス検出信号の入力があるかを判定する（Ｓ５）。ＳＤＲＡＭアクセス検出信号の入力があると判定されると（Ｓ５：Ｙｅｓ）、ＳＤＲＡＭアクセスカウンタの値を１カウントアップして（Ｓ６）、Ｓ３の処理へ戻る。一方、Ｓ５の処理において、ＳＤＲＡＭアクセス検出信号の入力がないと判定されると（Ｓ５：Ｎｏ）、ＳＤＲＡＭアクセスカウンタの値をカウントアップせずにＳ３の処理へ戻る。
【００７５】
Ｓ３の処理において、期間カウンタの値が期間設定レジスタ４１ａ１の値と同一であれば（Ｓ３：Ｙｅｓ）、ＳＤＲＡＭアクセスカウンタの値はＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２の値より大きいかが判定される（Ｓ７）。ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２の値より大きいと判定されると（Ｓ７：Ｙｅｓ）、ＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号を出力する（Ｓ８）。一方、ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２の値以下と判定されると（Ｓ７：Ｎｏ）、アクセス頻度高検出信号を出力しない（Ｓ９）。Ｓ８またはＳ９の一方の処理が終了すると、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を共に「０（ゼロ）」に設定し（Ｓ１０）、Ｓ３の処理に戻る。
【００７６】
上記の処理により、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を更新すると共に、アクセス頻度高検出信号の出力判定を行う。
【００７７】
次に、図７を参照して、ＡＳＩＣ２０が実行する処理について説明する。図７は、記録制御回路３５（マスクレジスタ５０に即時性が高いことを示す「１」が設定（図４参照））および画像処理制御回路３３（マスクレジスタ５０に即時性が低いことを示す「０（ゼロ）」が設定（図４参照））からＳＤＲＡＭ使用要求信号が出力された場合のＡＳＩＣ２０内で実行される処理のタイミングチャートを示した図である。なお、図７は、記録制御回路３５および画像処理制御回路３３からＳＤＲＡＭ使用要求信号が出力された場合の例示である。よって、他の制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、ユーザＩ/Ｆ制御回路３４、および読み取り制御回路３６）からＳＤＲＡＭ使用要求信号が出力された場合のＡＳＩＣ２０が実行する処理も例示の場合と同様に処理される。また、信号が出力されている状態をＨと図示し、信号が停止している状態をＬと図示している。
【００７８】
図７を説明する前提として、図７（ｊ）に示すように、ＳＤＲＡＭアクセス頻度検出回路４１から出力されるＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号は、Ｔ１０時までビジータイミング調整回路４０へ出力されており、Ｔ１０時以降、その出力は停止される。また、図７（ａ）は、内部クロック（図示せず）のクロック信号を示している。
【００７９】
図７（ｂ）に示すように、記録制御回路３５からＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号が出力されると（Ｔ３時）、そのＳＤＲＡＭ使用要求信号は図７（ｃ）に示すように、ＳＤＲＡＭアクセス要求マスク回路３７からＳＤＲＡＭアクセス調停回路３８に入力される（Ｔ３時）。これは、ＳＤＲＡＭアクセス要求マスク回路３７へ入力されるＳＤＲＡＭ使用要求信号は記録制御回路３５からのみだからである。なお、記録制御回路３５の場合は一回のバスライン１５の占有でＳＤＲＡＭ１３にアクセスする回数を示す連続転送カウンタ３５ａ１の初期値は１である。
【００８０】
記録制御回路３５からＳＤＲＡＭアクセス調停回路３８にＳＤＲＡＭ使用要求信号が入力されると、ＳＤＲＡＭアクセス調停回路３８は調停を行い、記録制御回路３５へバスライン１５の使用許可を付与する（Ｔ３時からＴ６時）。バスライン１５の使用許可が付与された記録制御回路３５は、バスライン１５を占有してＳＤＲＡＭ１３へアクセスする（Ｔ３時からＴ６時）。なお、記録制御回路３５は、どの時点からバスライン１５の使用許可が付与されたかを検知することはなく、後述するＳＤＲＡＭ使用要求受付完了信号によって1回のアクセスが終了したことを検知するのみである。Ｔ３時からＴ６時においては、記録制御回路３５がバスライン１５を占有してＳＤＲＡＭ１３へアクセスしているので、図７（ｋ）に示すように、ＳＤＲＡＭアクセス調停回路３８は、調停が不可能であることを示すために、ビジータイミング調整回路４０へのアクセス要求調停信号の出力を停止する（Ｔ３時からＴ５時）。これに伴い、図７（ｌ）に示すように、ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７へのＳＤＲＡＭビジー信号の出力を停止する（Ｔ３時からＴ５時）。
【００８１】
図７（ｆ）に示すように、Ｔ３時からＴ５時の間であるＴ４時に画像処理制御回路３３からＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ使用要求信号が出力されると、そのＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセスマスク回路３７によってマスクされずにＳＤＲＡＭアクセス調停回路３８へ出力される（Ｔ４時からＴ５時）。これは、図７（ｌ）に示すように、ビジータイミング調整回路４０が、ＳＤＲＡＭアクセス要求マスク回路３７へのＳＤＲＡＭビジー信号の出力を停止しているためである（Ｔ３時からＴ５時）。ただし、Ｔ４時からＴ５時の間に、ＳＤＲＡＭアクセス調停回路３８へ画像処理制御回路３３からのＳＤＲＡＭ使用要求信号が入力されても、ＳＤＲＡＭアクセス調停回路３８はＳＤＲＡＭ使用要求信号の調停をしていないので、画像処理制御回路３３へバスライン１５の使用許可は付与されない。
【００８２】
記録制御回路３５によるＳＤＲＡＭ１３へのアクセスが完了するタイミングである内部クロック信号（図７（ａ））の1クロック前に、図７（ｅ）に示すように、ＳＤＲＡＭアクセス調停回路３８から記録制御回路３５へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が出力される（Ｔ５時）。このＳＤＲＡＭ使用要求受付完了信号が出力されると、図７（ｄ）に示すように記録制御回路３５の連続転送カウンタ３５ａ１の値が「０（ゼロ）」となる（Ｔ６時）。これにより、図７（ｂ）に示すように、記録制御回路３５は、ＳＤＲＡＭアクセス要求マスク回路３７へのＳＤＲＡＭ使用要求信号の出力を停止する（Ｔ６時）。これに伴い、図７（ｃ）に示すように、ＳＤＲＡＭアクセス調停回路３８へ入力される記録制御回路３５からのＳＤＲＡＭ使用要求信号も出力停止となる（Ｔ６時）。
【００８３】
また、図７（ｅ）に示すように、ＳＤＲＡＭアクセス調停回路３８から記録制御回路３５へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が出力されると（Ｔ５時）、ＳＤＲＡＭアクセス調停回路３８は、図７（ｋ）に示すようにバスライン１５の使用許可調停が可能な状態にあることを示すアクセス要求調停信号をビジータイミング調整回路４０へ出力する（Ｔ５時）。
【００８４】
図７（ｊ）に示すように、ビジータイミング調整回路４０へは、ＳＤＲＡＭアクセス頻度検出回路４１からＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号も出力されている（Ｔ５時）。よって、図７（ｌ）に示すように、ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すＳＤＲＡＭビジー信号を出力する（Ｔ５時）。なお、図７（ｃ）に示すようにＴ５時からＴ６時の間には、記録制御回路３５からＳＤＲＡＭアクセス調停回路３８へＳＤＲＡＭ使用要求信号が出力されているが、このＴ５時からＴ６時の間は、ＳＤＲＡＭアクセス調停回路３８は記録制御回路３５から出力されるＳＤＲＡＭ使用要求信号を外してバスライン１５の使用許可調停を行う。
【００８５】
Ｔ５時からＴ７時の間には、図７（ｌ）に示すようにビジータイミング調整回路４０からＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号が出力されている。よって、Ｔ４時から継続してＳＤＲＡＭアクセス要求マスク回路３７へ出力される画像処理制御回路３３からのＳＤＲＡＭ使用要求信号は（図７（ｆ））、Ｔ５時からＴ７時の間にＳＤＲＡＭアクセス要求マスク回路３７でマスクされる。よって、画像処理制御回路３３からのＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス調停回路３８へは出力されない（図７（ｇ））。従って、ビジータイミング調整回路４０からＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号が出力されているときには、画像処理制御回路３３へＳＤＲＡＭアクセス調停回路３８からバスライン１５の使用許可が付与されない。
【００８６】
図７（ｂ）に示すように、Ｔ７時に再び、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力される。その出力されたＳＤＲＡＭ使用要求信号は、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていてもＳＤＲＡＭアクセス要求マスク回路３７でマスクされない。これは、記録制御回路３５は、マスクレジスタ５０に即時性が高いことを示す「１」と設定されているからである（図４参照）。よって、記録制御回路３５から出力されたＳＤＲＡＭ使用要求信号は、図７（ｃ）に示すように、ＳＤＲＡＭアクセス要求マスク回路３７からＳＤＲＡＭアクセス調停回路３８へ出力される（Ｔ７時）。
【００８７】
そして、Ｔ７時からＴ９時の間は、上記Ｔ３時からＴ６時同様、記録制御回路３５に、ＳＤＲＡＭアクセス調停回路３８からバスライン１５の使用許可が付与される。これにより、記録制御回路３５は、ＳＤＲＡＭ１３へのアクセスをバスライン１５を占有して行うことができる。
【００８８】
記録制御回路３５によるＳＤＲＡＭ１３へのアクセスが完了するタイミングである内部クロック信号（図７（ａ））の1クロック前に、図７（ｅ）に示すように、ＳＤＲＡＭアクセス調停回路３８から記録制御回路３５へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が出力される（Ｔ８時）。これにより、図７（ｂ）に示すように、記録制御回路３５は、ＳＤＲＡＭアクセス要求マスク回路３７へのＳＤＲＡＭ使用要求信号の出力を停止する（Ｔ９時）。これに伴い、図７（ｃ）に示すように、ＳＤＲＡＭアクセス調停回路３８へ入力される記録制御回路３５からのＳＤＲＡＭ使用要求信号も出力停止となる（Ｔ９時）。
【００８９】
図７（ｅ）に示すように、ＳＤＲＡＭアクセス調停回路３８から記録制御回路３５へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が出力されると（Ｔ８時）、ＳＤＲＡＭアクセス調停回路３８は、図７（ｋ）に示すようにバスライン１５の使用許可調停が可能な状態にあることを示すアクセス要求調停信号をビジータイミング調整回路４０へ出力する（Ｔ８時）。
【００９０】
図７（ｂ）に示すように、記録制御回路３５から出力されるＳＤＲＡＭ使用要求信号は、Ｔ９時以降は出力されていない。しかし、図７（ｊ）に示すように、Ｔ１０時まではＳＤＲＡＭアクセス頻度検出回路４１からビジータイミング調整回路４０へアクセス頻度高検出信号が出力されている。よって、図７（ｌ）に示すように、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている。従って、Ｔ９時からＴ１０時の間は、図７（ｇ）に示すように画像処理制御回路３３から出力されたＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス要求マスク回路３７でマスクされ、ＳＤＲＡＭアクセス調停回路３８へは入力されない。
【００９１】
Ｔ１０時を経過すると、図７（ｊ）に示すように、ＳＤＲＡＭアクセス頻度検出回路４１によってＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号の出力が停止される。これに伴い、図７（ｌ）に示すように、ビジータイミング調整回路４０からＳＤＲＡＭアクセス要求マスク回路３７へ出力されるＳＤＲＡＭビジー信号も出力が停止される。これにより、ＳＤＲＡＭアクセス要求マスク回路３７は画像制御回路３３から出力されるＳＤＲＡＭ使用要求信号のマスクを終了する（Ｔ１０時）。
【００９２】
すると、Ｔ４時から継続して出力されていた画像処理制御回路３３からのＳＤＲＡＭ使用要求信号が（図７（ｆ））、ＳＤＲＡＭアクセス要求マスク回路３７からＳＤＲＡＭアクセス調停回路３８へ出力される（図７（ｇ）、Ｔ１０時）。
【００９３】
画像処理制御回路３３からＳＤＲＡＭアクセス調停回路３８にＳＤＲＡＭ使用要求信号が入力されると、ＳＤＲＡＭアクセス調停回路３８は調停を行い、画像処理制御回路３３へバスライン１５の使用許可を付与する（Ｔ１０時からＴ１２時）。バスライン１５の使用許可が付与された画像処理制御回路３３は、バスライン１５を占有してＳＤＲＡＭ１３へアクセスする（Ｔ１０時からＴ１２時）。Ｔ１０時からＴ１２時においては、画像処理制御回路３３がバスライン１５を占有してＳＤＲＡＭ１３へアクセスしているので、図７（ｋ）に示すように、ＳＤＲＡＭアクセス調停回路３８は、バスライン１５の使用許可調停が不可能であることを示すために、ビジータイミング調整回路４０へのアクセス要求調停信号の出力を停止する（Ｔ１０時からＴ１１時）。
【００９４】
画像処理制御回路３３によるＳＤＲＡＭ１３への1回のアクセスが完了すると、図７（ｉ）に示すように、ＳＤＲＡＭアクセス調停回路３８から画像処理制御回路３３へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が出力される。このＳＤＲＡＭ使用要求受付完了信号が２回出力されると（Ｔ１１時）、図７（ｈ）に示すように、ＳＤＲＡＭ使用要求信号の出力を行う際に設定した画像処理制御回路３３の連続転送カウンタ３３ａ１の値が「０（ゼロ）」となる。これにより、図７（ｆ）に示すように、画像処理制御回路３３は、ＳＤＲＡＭアクセス要求マスク回路３７へのＳＤＲＡＭ使用要求信号の出力を停止する（Ｔ１２時）。これに伴い、図７（ｇ）に示すように、ＳＤＲＡＭアクセス調停回路３８へ入力される画像処理制御回路３３からのＳＤＲＡＭ使用要求信号も出力停止となる（Ｔ１２時）。
【００９５】
また、図７（ｉ）に示すように、ＳＤＲＡＭアクセス調停回路３８から画像処理制御回路３３へＳＤＲＡＭ１３へのアクセスが完了したことを示すＳＤＲＡＭ使用要求受付完了信号が２回出力されると（Ｔ１１時）、ＳＤＲＡＭアクセス調停回路３８は、図７（ｋ）に示すように、バスライン１５の使用許可調停が可能な状態にあることを示すアクセス要求調停信号をビジータイミング調整回路４０へ出力する（Ｔ１１時）。
【００９６】
なお、図７（ｇ）に示すようにＴ１１時からＴ１２時の間には、画像処理制御回路３３からＳＤＲＡＭアクセス調停回路３８へＳＤＲＡＭ使用要求信号が出力されているが、このＴ１１時からＴ１２時の間は、ＳＤＲＡＭアクセス調停回路３８は画像処理制御回路３３から出力されるＳＤＲＡＭ使用要求信号を外してバスライン１５の使用許可付与を行う。
【００９７】
このように、上述した本実施の形態においては、ＳＤＲＡＭアクセス頻度検出回路４１からＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すアクセス頻度高検出信号が出力され、ＳＤＲＡＭアクセス調停回路３８からバスライン１５の使用許可調停が可能な状態にあることを示すアクセス要求調停信号が出力されると、ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すＳＤＲＡＭビジー信号を出力する。
【００９８】
ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されると、ＳＤＲＡＭアクセス要求マスク回路３７は、即時性の低い画像処理制御回路３３から出力されるＳＤＲＡＭ使用要求信号をマスクする。一方、即時性の高い記録制御回路３５からのＳＤＲＡＭ使用要求信号は、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていてもマスクせず、ＳＤＲＡＭアクセス調停回路３８へ入力される。すると、ＳＤＲＡＭアクセス調停回路３８は、記録制御回路３５へバスライン１５の使用許可を付与する。
【００９９】
これにより、記録制御回路３５はバスライン１５を占有して、ＳＤＲＡＭ１３へのアクセスを優先的に行うことができる。よって、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されている場合には、即ち、ＳＤＲＡＭ１３へのアクセスの頻度が高い場合には、記録制御回路３５へ優先してバス使用許可を付与することができる。従って、記録制御回路３５は、優先してＳＤＲＡＭ１３へのアクセスを行うことができる。
【０１００】
また、上述した本実施の形態においては、ＳＤＲＡＭアクセス要求マスク回路３７にはマスクレジスタ５０が設けられているので、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力された場合に、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされる即時性が低い制御回路を設定することができる。よって、多機能周辺装置の使用態様に応じて制御回路の即時性を変えたい場合にも、マスクレジスタ５０によって即時性を自由に設定することができる。
【０１０１】
さらに、上述した本実施の形態においては、ビジータイミング調整回路４０は、ＡＮＤ回路で構成されているので、ＳＤＲＡＭアクセス頻度検出回路４１からアクセス頻度高検出信号が出力されても、ＳＤＲＡＭアクセス調停回路３８からバスライン１５の使用許可調停が可能な状態にあることを示すアクセス要求調停信号が出力されていなければ、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号を出力しない。即ち、ＳＤＲＡＭアクセス調停回路３８が、いずれか１つの制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、または読み取り制御回路３６）にバスライン１５の使用許可を付与している場合は、ＳＤＲＡＭアクセス頻度検出回路４１からアクセス頻度高検出信号が出力されても、ビジータイミング調整回路４０は、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号を出力しない。よって、ＳＤＲＡＭアクセス調停回路３８が、いずれか１つの制御回路にバスライン１５の使用許可を付与しているにも拘らず、ＳＤＲＡＭアクセス要求マスク回路３７へＳＤＲＡＭビジー信号が出力され、ＳＤＲＡＭアクセス要求マスク回路３７によって、バスライン１５の使用許可が付与された１つの制御回路から出力されているＳＤＲＡＭ使用要求信号がＳＤＲＡＭアクセス調停回路３８に入力停止となり、ＳＤＲＡＭアクセス調停回路３８のバスライン１５の使用許可付与が中断されることがない。従って、ＳＤＲＡＭアクセス調停回路３８のバスライン１５の使用許可付与を確実に実行することができる。
【０１０２】
次に、図８から図１０を参照して第２の実施の形態について説明する。図８は、第２の実施の形態におけるＳＤＲＡＭアクセス要求マスク回路６０の電気的構成を示している。なお、第１の実施の形態と同一の部分については、同一の符号を付し、その説明を省略するものとする。図８に示すように、第２の実施の形態におけるＡＳＩＣ２０内のＳＤＲＡＭアクセス要求マスク回路６０は、マスクレジスタ６１が２ｂｉｔの値を記憶できる構成となっている。これに伴い、第２の実施の形態のＳＤＲＡＭアクセス要求マスク回路６０にビジータイミング調整回路４０から入力されるＳＤＲＡＭビジー信号も２ｂｉｔの信号となっている。また、このビジータイミング調整回路４０へＳＤＲＡＭアクセス頻度検出回路４１から出力されるアクセス頻度高検出信号も２ｂｉｔの信号となっている。
【０１０３】
よって、第２の実施の形態のＳＤＲＡＭアクセス要求マスク回路６０は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）から出力されるＳＤＲＡＭ使用要求信号をより細かくマスクすることができる。この点で、第２の実施の形態のＡＳＩＣ２０は、第１の実施の形態とは異なる。
【０１０４】
図８は、ＳＤＲＡＭアクセス要求マスク回路６０の電気的構成を示すブロック図である。ＳＤＲＡＭアクセス要求マスク回路６０は、マスクレジスタ６１と、マスクレベル比較回路６２ａから６２ｆと、論理否定回路であるＮＯＴ回路６３ａから６３ｆと、論理積回路であるＡＮＤ回路６４ａから６４ｆとを主に有している。
【０１０５】
まず、ＳＤＲＡＭアクセス要求マスク回路６０へ出力されるＳＤＲＡＭビジー信号について説明する。ビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号は、「００」、「０１」、「１０」の３種類である。なお、ＳＤＲＡＭビジー信号の値は、ＳＤＲＡＭアクセス頻度検出回路４１から出力されるアクセス頻度高検出信号と同一の値である。
【０１０６】
ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されない場合（ＳＤＲＡＭビジー信号の値が「００」である場合）は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）からＳＤＲＡＭ１３へのアクセスの頻度が低いことを示している。また、出力されるＳＤＲＡＭビジー信号が「０１」であるときは、各制御回路からＳＤＲＡＭ１３へのアクセスの頻度が中程度であることを示している。更に、出力されるＳＤＲＡＭビジー信号が「１０」であるときは、各制御回路からＳＤＲＡＭ１３へのアクセスの頻度が高いことを示している。なお、このＳＤＲＡＭビジー信号の決定方法については、図１０にて説明する。
【０１０７】
マスクレジスタ６１は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）毎にマスクレベル比較回路６２ａから６２ｆの入力端子の一方に出力する値を記憶するレジスタである。マスクレジスタ６１からは、マスクレベル比較回路６２ａから６２ｆの入力端子の一方に接続される２ビットの６組の信号が出力される。ここで、マスクレベル比較回路６２ａから６２ｆの入力端子の一方に入力される値は、マスクレジスタ６１に記憶された値を書き換えない限り、一定の固定値である。
【０１０８】
ここで、図９を参照して、マスクレジスタ６１に記憶される値を説明する。図９は、マスクレジスタ６１に記憶される値の一覧表である。マスクレジスタ６１に記憶される値は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）毎に設定される。マスクレジスタ６１に記憶される値は、「０１」、「１０」、「１１」の３種類である。
【０１０９】
マスクレジスタ６１に「０１」と設定された制御回路のＳＤＲＡＭ使用要求信号は、即時性が低いとして、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されない場合（ＳＤＲＡＭビジー信号の値が「００」である場合）のみ、ＳＤＲＡＭアクセス要求マスク回路６０によってマスクされない。また、マスクレジスタ６１に「１０」と設定された制御回路のＳＤＲＡＭ使用要求信号は、即時性が中程度として、ビジータイミング調整回路４０からＳＤＲＡＭ１３へのアクセスの頻度が中程度であることを示すＳＤＲＡＭビジー信号である「０１」が出力された場合またはビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されない場合（ＳＤＲＡＭビジー信号の値が「００」である場合）には、ＳＤＲＡＭアクセス要求マスク回路６０によってマスクされない。更に、マスクレジスタ６１に「１１」と設定された制御回路のＳＤＲＡＭ使用要求信号は、即時性が高いとして、ビジータイミング調整回路４０からＳＤＲＡＭ１３へのアクセスの頻度が高いことを示すＳＤＲＡＭビジー信号である「１０」が出力された場合でも、ＳＤＲＡＭアクセス要求マスク回路６０によってマスクされない。
【０１１０】
第２の実施の形態においては、バスコントローラ回路３１とＵＳＢ  Ｉ/Ｆ制御回路３２とが同じ即時性である処理グループに所属し、マスクレジスタ６１に即時性が低いことを示す「０１」が設定される。また、画像処理制御回路３３とユーザＩ/Ｆ制御回路３４とが同じ即時性である処理グループに所属し、マスクレジスタ６１に即時性が中程度であることを示す「１０」が設定される。更に、記録制御回路３５と読み取り制御回路３６とが同じ即時性である処理グループに所属し、マスクレジスタ６１に即時性が高いことを示す「１１」が設定される。
【０１１１】
このように、ＳＤＲＡＭアクセス要求マスク回路６０にはマスクレジスタ６１が設けられているので、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が３段階で出力された場合に、ＳＤＲＡＭアクセス要求マスク回路６０によってマスクされる制御回路も３段階に設定することができる。よって、多機能周辺装置の使用態様に応じて制御回路の即時性を変えたい場合にも、マスクレジスタ６１によって即時性を細かく自由に設定することができる。
【０１１２】
図８の説明に戻る。マスクレベル比較回路６２ａから６２ｆは、マスクレジスタ６１の値とビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号の値とを比較する回路である。マスクレベル比較回路６２ａから６２ｆは、ＡＮＤ回路、ＯＲ回路、およびＮＯＴ回路を組み合わせて構成されている。
【０１１３】
マスクレベル比較回路６２ａから６２ｆの入力端子の一方は、上述の通り、マスクレジスタ６１と接続されている。また、マスクレベル比較回路６２ａから６２ｆの入力端子の他方は、ビジータイミング調整回路４０と接続されている。ビジータイミング調整回路４０は、マスクレベル比較回路６２ａから６２ｆの入力端子の他方に接続されている。
【０１１４】
マスクレベル比較回路６２ａから６２ｆは、マスクレベル比較回路６２ａから６２ｆの入力端子の一方に入力されるマスクレジスタ６１の値と、マスクレベル比較回路６２ａから６２ｆの入力端子の他方に入力されるＳＤＲＡＭビジー信号の値とを比較して、マスクレベル比較回路６２ａから６２ｆの出力端子から出力する値を切り替える。
【０１１５】
マスクレベル比較回路６２ａから６２ｆの入力端子の一方に入力されるマスクレジスタ６１の値がマスクレベル比較回路６２ａから６２ｆの入力端子の他方に入力されるＳＤＲＡＭビジー信号の値よりも大きい場合は、マスクレベル比較回路６２ａから６２ｆは、出力端子から「０（ゼロ）」を出力する。一方、マスクレベル比較回路６２ａから６２ｆの入力端子の一方に入力されるマスクレジスタ６１の値がマスクレベル比較回路６２ａから６２ｆの入力端子の他方に入力されるＳＤＲＡＭビジー信号の値以下の場合は、マスクレベル比較回路６２ａから６２ｆは、出力端子から「１」を出力する。
【０１１６】
マスクレベル比較回路６２ａから６２ｆの出力端子には、それぞれＮＯＴ回路６３ａから６３ｆが接続されている。そのＮＯＴ回路６３ａから６３ｆは、それぞれＡＮＤ回路６４ａから６４ｆの入力端子の一方に接続されている。よって、マスクレベル比較回路６２ａから６２ｆが出力する値によって、ＡＮＤ回路６４ａから６４ｆにそれぞれ入力される値が切り換わる。
【０１１７】
ＡＮＤ回路６４ａから６４ｆの入力端子の他方は、それぞれ各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）と接続されている。よって、例えばバスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力されると、そのＳＤＲＡＭ使用要求信号はＡＮＤ回路６４ａの入力端子の他方に入力される。
【０１１８】
ＳＤＲＡＭアクセス要求マスク回路６０の動作について説明する。ここでは、図９において、即時性が低いと設定された（マスクレジスタ６１に「０１」と設定された）バスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合と、即時性が中程度と設定された（マスクレジスタ６１に「１０」と設定された）画像処理制御回路３３からＳＤＲＡＭ使用要求信号が出力された場合と、即時性が高いと設定された（マスクレジスタ６１に「１１」と設定された）記録制御回路３５からからＳＤＲＡＭ使用要求信号が出力された場合とのＳＤＲＡＭアクセス要求マスク回路６０の動作を例示する。
【０１１９】
なお、ＵＳＢ  Ｉ/Ｆ制御回路３２からＳＤＲＡＭ使用要求信号が出力された場合の動作は、これから説明する同じ処理グループのバスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合の動作と同一である。また、ユーザＩ/Ｆ制御回路３４からＳＤＲＡＭ使用要求信号が出力された場合の動作は、後述する同じ処理グループの画像処理制御回路３３からＳＤＲＡＭ使用要求信号が出力された場合の動作と同一である。更に、読み取り制御回路３６からＳＤＲＡＭ使用要求信号が出力された場合の動作は、後述する同じ処理グループの記録制御回路３５からＳＤＲＡＭ使用要求信号が出力された場合の動作と同一である。
【０１２０】
まず、バスコントローラ回路３１からＳＤＲＡＭ使用要求信号が出力された場合の動作について説明する。ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていない場合には、マスクレベル比較回路６２ａの入力端子の他方には、「００」が入力される。一方、マスクレベル比較回路６２ａの入力端子の一方には、マスクレジスタ６１に記憶された値「０１」が入力される。このとき、マスクレベル比較回路６２ａの入力端子の一方の値がマスクレベル比較回路６２ａの入力端子の他方の値より大きいので、マスクレベル比較回路６２ａの出力端子からは「０（ゼロ）」が出力され、その値がＮＯＴ回路６３ａに入力される。そして、ＡＮＤ回路６４ａの入力端子の一方には、「１」が入力される。
【０１２１】
ＡＮＤ回路６４ａの入力端子の他方には、ＳＤＲＡＭ使用要求信号が入力されているので、その値は「１」となる。よって、ＡＮＤ回路６４ａの出力端子からは「１」が出力される。即ち、ＡＮＤ回路６４ａの出力端子からはＳＤＲＡＭ使用要求信号が出力され、その出力されたＳＤＲＡＭ使用要求信号はＳＤＲＡＭアクセス調停回路３８へ入力される。
【０１２２】
一方、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、そのＳＤＲＡＭビジー信号の値が「０１」または「１０」の場合には、マスクレベル比較回路６２ａの入力端子の他方には、「０１」または「１０」が入力される。一方、マスクレベル比較回路６２ａの入力端子の一方には、マスクレジスタ６１に記憶された値「０１」が入力される。このとき、マスクレベル比較回路６２ａの入力端子の一方の値がマスクレベル比較回路６２ａの入力端子の他方の値以下であるので、マスクレベル比較回路６２ａの出力端子からは「１」が出力され、その値がＮＯＴ回路６３ａに入力される。そして、ＡＮＤ回路６４ａの入力端子の一方には、「０（ゼロ）」が入力される。
【０１２３】
よって、ＡＮＤ回路６４ａの入力端子の他方には、ＳＤＲＡＭ使用要求信号が入力されており、入力端子の他方が「１」であったとしても、ＡＮＤ回路６４ａの出力端子からは「０（ゼロ）」が出力される。即ち、ＡＮＤ回路６４ａの出力端子からはＳＤＲＡＭ使用要求信号が出力されずＡＮＤ回路６４ａの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号はマスクされる。従って、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、そのＳＤＲＡＭビジー信号の値が「０１」または「１０」の場合には、ＡＮＤ回路６４ａの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号はＳＤＲＡＭアクセス調停回路３８へ出力されない。
【０１２４】
次に、画像処理制御回路３３からＳＤＲＡＭ使用要求信号が出力された場合の動作について説明する。ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていない場合またはビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、そのＳＤＲＡＭビジー信号の値が「０１」の場合には、マスクレベル比較回路６２ｃの入力端子の他方には、「００」または「０１」が入力される。一方、マスクレベル比較回路６２ｃの入力端子の一方には、マスクレジスタ６１に記憶された値「１０」が入力される。このとき、マスクレベル比較回路６２ｃの入力端子の一方の値がマスクレベル比較回路６２ｃの入力端子の他方の値より大きいので、マスクレベル比較回路６２ｃの出力端子からは「０（ゼロ）」が出力され、その値がＮＯＴ回路６３ｃに入力される。そして、ＡＮＤ回路６４ｃの入力端子の一方には、「１」が入力される。
【０１２５】
ＡＮＤ回路６４ｃの入力端子の他方には、ＳＤＲＡＭ使用要求信号が入力されているので、入力端子の他方は「１」となる。よって、ＡＮＤ回路６４ｃの出力端子からは「１」が出力される。即ち、ＡＮＤ回路６４ｃの出力端子からはＳＤＲＡＭ使用要求信号が出力され、その出力されたＳＤＲＡＭ使用要求信号はＳＤＲＡＭアクセス調停回路３８へ入力される。
【０１２６】
一方、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、そのＳＤＲＡＭビジー信号の値が「１０」の場合には、マスクレベル比較回路６２ｃの入力端子の他方には、「１０」が入力される。一方、マスクレベル比較回路６２ｃの入力端子の一方には、マスクレジスタ６１に記憶された値「１０」が入力される。このとき、マスクレベル比較回路６２ｃの入力端子の一方の値がマスクレベル比較回路６２ｃの入力端子の他方の値以下であるので、マスクレベル比較回路６２ｃの出力端子からは「１」が出力され、その値がＮＯＴ回路６３ｃに入力される。そして、ＡＮＤ回路６４ｃの入力端子の一方には、「０（ゼロ）」が入力される。
【０１２７】
よって、ＡＮＤ回路６４ｃの入力端子の他方には、ＳＤＲＡＭ使用要求信号が入力されており、入力端子の他方が「１」であったとしても、ＡＮＤ回路６４ｃの出力端子からは「０（ゼロ）」が出力される。即ち、ＡＮＤ回路６４ｃの出力端子からはＳＤＲＡＭ使用要求信号が出力されずＡＮＤ回路６４ｃの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号はマスクされる。従って、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、そのＳＤＲＡＭビジー信号の値が「１０」の場合には、ＡＮＤ回路６４ｃの入力端子の他方に入力されたＳＤＲＡＭ使用要求信号はＳＤＲＡＭアクセス調停回路３８へ出力されない。
【０１２８】
最後に、記録制御回路３５からからＳＤＲＡＭ使用要求信号が出力された場合の動作について説明する。記録制御回路３５から出力されるＳＤＲＡＭ使用要求信号は、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていても、ＳＤＲＡＭビジー信号が出力されていなくても、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされることはない。この理由について説明する。マスクレベル比較回路６２ｅの入力端子の一方には、マスクレジスタ６１に記憶された値「１１」が入力される。すると、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力され、マスクレベル比較回路６２ｅの入力端子の他方に「１０」または「０１」が入力されていても、マスクレベル比較回路６２ｅの入力端子の一方の値がマスクレベル比較回路６２ｂの入力端子の他方の値より大きくなる。また、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されず、マスクレベル比較回路６２ｅの入力端子の他方に「００」が入力されていても、マスクレベル比較回路６２ｅの入力端子の一方の値がマスクレベル比較回路６２ｅの入力端子の他方の値より大きくなる。よって、マスクレベル比較回路６２ｅの出力端子からは「０（ゼロ）」が出力され、その値がＮＯＴ回路６３ｅに入力される。そして、ＡＮＤ回路６４ｅの入力端子の一方には、「１」が入力される。
【０１２９】
これにより、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力され、ＡＮＤ回路６４ｅの入力端子の他方が「１」となると、そのＡＮＤ回路６４ｅの出力端子は「１」となる。従って、記録制御回路３５からＳＤＲＡＭ使用要求信号が出力されると、ビジータイミング調整回路４０からＳＤＲＡＭビジー信号が出力されていても、ＳＤＲＡＭビジー信号が出力されていなくても、そのＳＤＲＡＭ使用要求信号は、ＳＤＲＡＭアクセス要求マスク回路３７によってマスクされることはなく、ＳＤＲＡＭアクセス調停回路３８へ出力される。
【０１３０】
このようにして、ＳＤＲＡＭアクセス要求マスク回路６０は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）が属する処理グループから出力されたＳＤＲＡＭ使用要求信号のマスクを、ビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号の値に応じて切り替えることができる。
【０１３１】
次に、図１０を参照して、ＳＤＲＡＭアクセス頻度検出回路４１で実行されるメイン処理について説明する。図１０は、ＳＤＲＡＭアクセス頻度検出回路４１で実行されるメイン処理を示したフローチャートである。メイン処理は、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を更新すると共に、２ｂｉｔのアクセス頻度高検出信号の出力判定を行う処理であり、ＳＤＲＡＭアクセス頻度検出回路４１の動作が許可されている場合に繰り返し実行される処理である。
【０１３２】
多機能周辺装置の電源がオンされると、ＣＰＵ３０は、ＳＤＲＡＭアクセス頻度検出回路４１の初期化処理を行う（Ｓ２１）。ＳＤＲＡＭアクセス頻度検出回路４１の初期化とは、期間設定レジスタ４１ａ１に「３Ｆ（１６進数）」（図５参照）を設定し、ＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に第１アクセス回数閾値「２０（１６進数）」および第２アクセス回数閾値「２Ｆ（１６進数）」を設定して、動作を許可する状態に設定することである（Ｓ２１）。その後、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値はともに「０（ゼロ）」に初期化される（Ｓ２２）。
【０１３３】
次に、期間カウンタの値は期間設定レジスタ４１ａ１の値と同一かが判定される（Ｓ２３）。期間カウンタの値が期間設定レジスタ４１ａ１の値と同一でなければ（Ｓ２３：Ｎｏ）、期間カウンタの値を１カウントアップする（Ｓ２４）。そして、ＳＤＲＡＭコントローラ回路３９からＳＤＲＡＭアクセス検出信号の入力があるかを判定する（Ｓ２５）。ＳＤＲＡＭアクセス検出信号の入力があると判定されると（Ｓ２５：Ｙｅｓ）、ＳＤＲＡＭアクセスカウンタの値を１カウントアップして（Ｓ２６）、Ｓ２３の処理へ戻る。一方、Ｓ２５の処理において、ＳＤＲＡＭアクセス検出信号の入力がないと判定されると（Ｓ２５：Ｎｏ）、ＳＤＲＡＭアクセスカウンタの値をカウントアップせずにＳ２３の処理へ戻る。
【０１３４】
Ｓ２３の処理において、期間カウンタの値が期間設定レジスタ４１ａ１の値と同一であれば（Ｓ２３：Ｙｅｓ）、ＳＤＲＡＭアクセスカウンタの値はＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第１アクセス回数閾値の値以下かが判定される（Ｓ２７）。ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第１アクセス回数閾値の値以下であると判定されると（Ｓ２７：Ｙｅｓ）、アクセス頻度高検出信号を出力しない（Ｓ２８、アクセス頻度高検出信号は「００」となる）。
【０１３５】
一方、ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第１アクセス回数閾値の値より大きいと判定されると（Ｓ２７：Ｎｏ）、ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第２アクセス回数閾値の値以下かが判定される（Ｓ２９）。ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第２アクセス回数閾値の値以下と判定されると（Ｓ２９：Ｙｅｓ）、アクセス頻度高検出信号を「０１」として出力する（Ｓ３０）。
【０１３６】
一方、ＳＤＲＡＭアクセスカウンタの値がＳＤＲＡＭアクセス回数閾値レジスタ４１ａ２に記憶された第２アクセス回数閾値の値より大きいと判定されると（Ｓ２９：Ｎｏ）、アクセス頻度高検出信号を「１０」として出力する（Ｓ３１）。Ｓ２８、Ｓ３０、またはＳ３１のいずれかの処理が終了すると、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を共に「０（ゼロ）」に設定し（Ｓ３２）、Ｓ２３の処理に戻る。
【０１３７】
上記の処理により、期間カウンタの値およびＳＤＲＡＭアクセスカウンタの値を更新すると共に、アクセス頻度高検出信号の出力判定を行う。このようにして、ＳＤＲＡＭアクセス頻度検出回路４１は、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）からＳＤＲＡＭ１３へのアクセスの頻度に応じて、ビジータイミング調整回路４０へ出力するアクセス頻度高検出信号を細かく３段階にすることができる。従って、ビジータイミング調整回路４０からＳＤＲＡＭアクセス要求マスク回路３７へ出力されるＳＤＲＡＭビジー信号も、ＳＤＲＡＭ１３へのアクセスの頻度に応じて、細かく３段階にすることができる。
【０１３８】
以上、各実施の形態に基づき本発明を説明したが、本発明は上記形態に何ら限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の変形改良が可能であることは容易に推察できるものである。
【０１３９】
例えば、上記の第２の実施の形態では、ＳＤＲＡＭアクセス要求マスク回路６０のマスクレジスタ６１は、３段階の値を記憶していた。また、ＳＤＲＡＭアクセス要求マスク回路６０にビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号も３段階であった。しかし、これに限らず、ＳＤＲＡＭアクセス要求マスク回路６０のマスクレジスタ６１に、例えば６段階の値を記憶させ、ビジータイミング調整回路４０から出力されるＳＤＲＡＭビジー信号も、例えば６段階としても良い。この場合には、各制御回路（バスコントローラ回路３１、ＵＳＢ  Ｉ/Ｆ制御回路３２、画像処理制御回路３３、ユーザＩ/Ｆ制御回路３４、記録制御回路３５、および読み取り制御回路３６）毎にマスクレジスタ６１に記憶される値を異ならせることにより、ビジータイミング調整回路４０から出力される６段階のＳＤＲＡＭビジー信号に応じて、ＳＤＲＡＭアクセス要求マスク回路６０によるＳＤＲＡＭ使用要求信号のマスクを細かく６段階で実行することができる。
【図面の簡単な説明】
【０１４０】
【図１】多機能周辺装置の動作を制御する制御部の電気的構成を示すブロック図である。
【図２】ＡＳＩＣの電気的構成を示すブロック図である。
【図３】ＳＤＲＡＭアクセス要求マスク回路の電気的構成を示すブロック図である。
【図４】マスクレジスタに記憶される値の一覧表である。
【図５】内部クロック信号と、期間カウンタの値と、ＳＤＲＡＭアクセスカウンタの値と、アクセス頻度高検出信号とのタイミングチャートを示した図である。
【図６】ＳＤＲＡＭアクセス頻度検出回路で実行されるメイン処理を示したフローチャートである。
【図７】記録制御回路および画像処理制御回路からＳＤＲＡＭ使用要求信号が出力された場合のＡＳＩＣ内で実行される処理のタイミングチャートを示した図である。
【図８】第２の実施の形態におけるＳＤＲＡＭアクセス要求マスク回路の電気的構成を示している。
【図９】第２の実施の形態におけるマスクレジスタに記憶される値の一覧表である。
【図１０】第２の実施の形態におけるＳＤＲＡＭアクセス頻度検出回路で実行されるメイン処理を示したフローチャートである。
【符号の説明】
【０１４１】
１３            ＳＤＲＡＭ（記憶手段）
１５            バスライン
２０            ＡＳＩＣ（通信制御装置）
３１            バスコントローラ回路（制御手段）
３２            ＵＳＢ  Ｉ/Ｆ制御回路（制御手段）
３３            画像処理制御回路（制御手段）
３４            ユーザＩ/Ｆ制御回路（制御手段）
３５            記録制御回路（制御手段）
３６            読み取り制御回路（制御手段）
３７            ＳＤＲＡＭアクセス要求マスク回路（要求信号禁止手段）
３８            ＳＤＲＡＭアクセス調停回路（バス調停手段、調停実行信号出力手段）
４０            ビジータイミング調整回路（アクセス集中信号出力手段の一部、アクセス集中信号段階出力手段の一部、タイミング調整出力手段）
４１            ＳＤＲＡＭアクセス頻度検出回路（カウント手段、アクセス頻度算出手段、アクセス集中信号出力手段の一部、アクセス集中信号段階出力手段の一部）
５０            マスクレジスタ（入力禁止設定手段）
６１            マスクレジスタ（入力禁止設定手段、順位段階設定手段）
６２ａ〜６２ｆ  マスクレベル比較回路（比較手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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