(57)【要約】【課題】高信頼性の不揮発性半導体記憶装置の書き込み制御方法及びメモリシステムを提供すること。【解決手段】複数ビットのデータに対応した複数の閾値レベルが選択的に設定される電気的に書き換え可能な不揮発性メモリセルを複数含んだメモリセルアレイを具備し、複数のメモリセルに割り当てられたページを単位としてデータの読み出し及び書き込みが可能であり、ページを複数含むブロックを単位としてデータの消去が可能である不揮発性半導体記憶装置に対して、アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込む。【選択図】  図１
2008234714.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデータに対応した複数の閾値レベルが選択的に設定される電気的に書き換え可能な不揮発性メモリセルを複数含んだメモリセルアレイを具備し、複数の前記メモリセルに割り当てられたページを単位として前記データの読み出し及び書き込みが可能であり、前記ページを複数含むブロックを単位として前記データの消去が可能である不揮発性半導体記憶装置に対して、
アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込むことを特徴とする書き込み制御方法。
【請求項２】
前記ページは、同一ワード線上のメモリセルが接続されるビット線の偶数ビット線と奇数ビット線とに応じて２つのページに分けられ、前記同一のデータを、前記同一ワード線線上の偶数ビット線に接続されたページと奇数ビット線に接続されたページとに連続して書き込む
ことを特徴とする請求項１に記載の書き込み制御方法。
【請求項３】
前記メモリセルに対する書き込みは、第１の書き込みと第２の書き込みに分けられ、
第１の書き込みにおいて、消去状態のままのしきい値分布と書き込み状態のしきい値分布との２つの状態に分けて書き込み、
第２の書き込みにおいて、前記第１の書き込みが行われた後の前記メモリセルに対して選択的にしきい値を設定するように書き込み、
前記第２の書き込みが行われるメモリセルに隣接するメモリセルは、既に第１の書き込みが終了している
ことを特徴とする請求項１に記載の書き込み制御方法。
【請求項４】
前記同一のデータを、前記異なるメモリセルに前記第１の書き込みにより書き込む
ことを特徴とする請求項３に記載の書き込み制御方法
【請求項５】
複数ビットのデータに対応した複数の閾値レベルが選択的に設定される電気的に書き換え可能な不揮発性メモリセルを複数含んだメモリセルアレイを具備し、複数の前記メモリセルに割り当てられたページを単位として前記データの読み出し及び書き込みが可能であり、前記ページを複数含むブロックを単位として前記データの消去が可能である不揮発性半導体記憶装置に対して、
アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込むことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の書き込み制御方法、メモリシステムに関する。
【背景技術】
【０００２】
小型で大容量の不揮発性半導体記憶装置の需要が急増し、従来のＮＯＲ型フラッシュメモリと比較して、ＮＯＲ型フラッシュメモリと比較し高集積化、大容量化が可能なＮＡＮＤ型フラッシュメモリが注目されている。
【０００３】
ビット単価を下げるために、あるいは記憶容量を増やすために、１つのメモリセルに複数のデータを記憶することが可能な多値ＮＡＮＤ型フラッシュメモリが開発されている。この多値ＮＡＮＤ型フラッシュメモリを構成する１つのメモリセルに２ビットデータを記憶させる場合、メモリセルのしきい値分布を、４値のデータに対応して４つ設定する。
【０００４】
このように大容量化を実現したＮＡＮＤ型フラッシュメモリを搭載したメモリカード等のメモリデバイスは、デジタルカメラや携帯電話器等のホスト機器に幅広く使用されている。このメモリデバイスに記憶されたデータは、例えばメモリカードの引き抜きやホスト機器の落下、電源の遮断等の理由により、破壊される場合がある。そのため、ＮＡＮＤ型フラッシュメモリにおいては、データの信頼性の向上を企図して、そのメモリセルに同一のデータを多重に書き込むことがある。
【０００５】
データの信頼性向上を図るために、同一データを複数のメモリセルに多重に書き込む方法としては、同一のデータを複数のチップにそれぞれ書き込むか、あるいは同一のデータを単一のチップの異なる領域にそれぞれ書き込むかのいずれかの方法によるのが一般的である。
【０００６】
しかしながら、前者の方法は、使用するチップの分だけコストが増えるという問題がある。また、後者の方法は、データを書き込んだ領域の対応表を管理するための管理用テーブルを確保する必要があるほか、書き込み動作及び読み出し動作の制御が複雑になるという問題がある。
【０００７】
後者の例として例えば、特許文献１に記載の発明においては、データに発生した誤りないしデータ破壊を１ビット単位で訂正する機能を有する不揮発性半導体記憶装置において、同一のデータを記憶する第１の記憶手段と第２の記憶手段と、第１の記憶手段と第２の記憶手段に記憶されているデータを予め設定される所定の固有値に基づいて出力データを決定する手段と、を有する構成となっている。しかしながら、同一のデータを書き込んだ記憶手段の対応表を管理するための管理用テーブルを確保する必要があるほか、書き込み動作及び読み出し動作の制御が複雑になるという問題がある。
【特許文献１】特開平１１−６６８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、単一チップ内の異なるメモリセルにデータを二重に書き込み、二重書き込みのアドレスを管理する管理用テーブルを不要とすることが可能な不揮発性半導体記憶装置の書き込み制御方法及びメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施形態に係る書き込み制御方法は、複数ビットのデータに対応した複数の閾値レベルが選択的に設定される電気的に書き換え可能な不揮発性メモリセルを複数含んだメモリセルアレイを具備し、複数の前記メモリセルに割り当てられたページを単位として前記データの読み出し及び書き込みが可能であり、前記ページを複数含むブロックを単位として前記データの消去が可能である不揮発性半導体記憶装置に対して、アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込むことを特徴とする。
【００１０】
また、本発明の一実施形態に係るメモリシステムは、複数ビットのデータに対応した複数の閾値レベルが選択的に設定される電気的に書き換え可能な不揮発性メモリセルを複数含んだメモリセルアレイを具備し、複数の前記メモリセルに割り当てられたページを単位として前記データの読み出し及び書き込みが可能であり、前記ページを複数含むブロックを単位として前記データの消去が可能である不揮発性半導体記憶装置に対して、アドレスが連続する２つのページに割り当てられた異なるメモリセルに同一のデータを書き込むことを特徴とする。
【発明の効果】
【００１１】
本発明の一実施形態によれば、単一チップ内の異なるメモリセルにデータを二重に書き込み、二重書き込みのアドレスを管理する管理用テーブルを不要とすることが可能な不揮発性半導体記憶装置の書き込み制御方法及びメモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の望ましい不揮発性半導体記憶装置の書き込み制御方法及びメモリシステムの実施形態を詳細に説明する。
【００１３】
但し、書込み制御方法は、コントローラにより行われ、当該コントローラは、ＮＡＮＤ型フッシュメモリ（不揮発性半導体記憶装置）と合わせてメモリシステムを構成するので、本明細書においては、メモリシステムの実施形態を説明する。なお、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１４】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリシステムを構成する、ホスト機器２０とメモリカード１の構成を示すブロック図である。図１に示すように、メモリカード１は、ＮＡＮＤ型フラッシュメモリ３及びコントローラ４を有している。コントローラ４は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）８やＲＯＭ（Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ）９などの機能ブロックを含んでいる。
【００１５】
ホスト機器２０は、接続されるメモリカードにアクセスするためのハードウェア及びソフトウェア（システム）を備えている。
このホスト機器２０は、メモリカード１内のコントローラ４を介してＮＡＮＤ型フラッシュメモリ３を制御する。
【００１６】
メモリカード１は、ホスト機器２０に接続されたとき、ホスト機器２０から電源供給を受けて動作し、ホスト機器２０からのアクセスに応じた処理を行う。
【００１７】
コントローラ４は、前述したＣＰＵ８及びＲＯＭ９の他に、メモリインタフェイス（Ｉ／Ｆ）部５、ホストインタフェイス（Ｉ／Ｆ）部６、バッファ７、及びＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１０を搭載している。
【００１８】
メモリインタフェイス部５は、エラー訂正コードを発生するエラー訂正コードユニット（ＥＣＣ）１１を有し、コントローラ４とＮＡＮＤ型フラッシュメモリ３との間のインタフェイス処理を行う。ホストインタフェイス部６は、コントローラ４とホスト機器２０との間のインタフェイス処理を行う。
【００１９】
バッファ７は、ホスト機器２０から送られてくるデータをＮＡＮＤ型フラッシュメモリ３へ書き込む際、一定量のデータ（例えば、１ページ分）を一時的に記憶したり、ＮＡＮＤ型フラッシュメモリ３から読み出されたデータをホスト機器２０へ送り出す際、一定量のデータを一時的に記憶したりする。
【００２０】
ＣＰＵ８は、メモリカード１全体の動作を制御する。
このＣＰＵ８は、例えば、メモリカード１が電源供給を受けた際、ＲＯＭ９の中に格納されているファームウェア（制御プログラム）をＲＡＭ１０上にロードして所定の処理を実行する。これにより、ＣＰＵ８は、各種のテーブルをＲＡＭ１０上に作成したり、ホスト機器２０から書込コマンド、読出コマンド、消去コマンドを受けてＮＡＮＤ型フラッシュメモリ３上の該当領域にアクセスしたり、バッファ７を通じたデータ転送処理を制御したりする。
【００２１】
ＲＯＭ９は、ＣＰＵ８により使用される制御プログラムなどを格納するメモリである。ＲＡＭ１０は、ＣＰＵ８の作業エリアとして使用され、ホスト機器２０から受信したアドレス（論理ページ）とＮＡＮＤ型フラッシュメモリ３内の物理的な位置（物理ページ）との対応を管理し、次に使用されるべきページの物理的な位置をポイントするための管理テーブルをはじめとする各種のテーブルを記憶する揮発性メモリである。
【００２２】
ＮＡＮＤ型フラッシュメモリ３は、１つのメモリセルに多値データ、例えば４値（２ビット）のデータを記憶する多値メモリである。ＮＡＮＤ型フラッシュメモリ３は、１チップ内のメモリセルに対して、選択的に、異なるしきい値電圧（Ｖｔ）分布を設定することを特徴とする。
【００２３】
図２を参照する。図２は、本実施形態の不揮発性半導体記憶装置であるＮＡＮＤ型フラッシュメモリ３の概略構成を示すブロック図であり、例えば４値（２ビット）を記憶するＮＡＮＤフラッシュメモリの構成を示している。図２に示すように、本実施形態に係るＮＡＮＤ型フラッシュメモリ３は、メモリセルアレイ１０１、ワード線制御回路１０２、カラムデコーダ１０３、ビット線制御回路１０４、主制御回路１０５、データ入出力バッファ１０６及びインタフェイス回路１０７を有している。
【００２４】
メモリセルアレイ１０１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１０１には、ワード線制御回路１０２、ビット制御回路１０４及び主制御回路１０５が接続されている。
【００２５】
ワード線制御回路１０２は、メモリセルアレイ１０１のワード線及び選択ゲート配線ＳＧＤ、ＳＧＳに接続される。ワード線制御回路１０２は、主制御回路１０５から与えられた制御信号に基づいて、メモリセルのトランジスタの制御ゲート電極及び選択トランジスタのゲート電極の電位を制御する。
【００２６】
カラムデコーダ１０３は、図示しない複数のセンスアンプ回路を有し、メモリセルアレイ１０１のビット線にビット線制御回路１０４を介して接続され、ビット線にデータを与え、且つビット線の電位を検出してデータキャシュで保持する。
【００２７】
インタフェイス回路１０７は、外部機器とデータ及び制御信号の送受信を行う。インタフェイス回路１０７は、外部機器により生成されたデータ及び制御信号を受けて所定の処理をして主制御回路１０５、データ入出力バッファ１０６に与える。
【００２８】
主制御回路１０５は、ワード線制御回路１０２、カラムデコーダ１０３、ビット線制御回路１０４、データ入出力バッファ１０６及びインタフェイス回路１０７に接続される。主制御回路１０５は、外部（コントローラ４）からインタフェイス回路１０７を介して与えられる制御信号に基づいて、ＮＡＮＤ型フラッシュメモリ３全体の動作、具体的には、ワード線制御回路１０２、カラムデコーダ１０３、ビット線制御回路１０４、及びデータ入出力バッファ１０６の各部を制御する。
【００２９】
すなわち、主制御回路１０５は、外部（コントローラ４）からインタフェイス回路１０７を介して入力される制御信号に基づいて、ワード線制御回路１０２及びカラムデコーダ１０３にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。
【００３０】
メモリセルからデータを読み出す場合は、ワード線制御回路１０２は、主制御回路１０５によって与えられた制御信号に基づいてワード線及び選択ゲート線に所定の電圧を印加する。また、カラムデコーダ１０３は、主制御回路１０５によって与えられた制御信号に基づいてビット線制御回路１０４を制御し、メモリセルからデータを読み出す。ビット線制御回路は、読み出したデータをデータ入出力バッファ１０６及びインタフェイス回路１０７を介して外部機器に与える。
【００３１】
また、メモリセルにデータを書き込む場合は、ワード線制御回路１０２は、主制御回路１０５によって与えられた制御信号に基づいてワード線及び選択ゲート線に所定の電圧を印加する。また、カラムデコーダ１０３は、主制御回路１０５によって与えられた制御信号に基づいてビット線制御回路１０４を制御し、カラムデコーダ１０３によって選択されたデータ記憶回路にデータを入力する。
【００３２】
このように、ワード線制御回路１０２、カラムデコーダ１０３、ビット線制御回路１０４、主制御回路１０５は書き込み回路、及び読み出し回路を構成している。
【００３３】
次に図３を参照する。図３に示すように、メモリセルアレイ１０１は、ｍ＋１個のブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍを含む。ブロックは、メモリセルの消去の最小単位として使用される。ブロックＢＬＯＣＫは、１個あたり、例えば、４２５６個のＮＡＮＤ型メモリユニットを含む。ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ同じ構成となっている。
【００３４】
図４を参照する。図４は、本発明の実施形態のメモリセルアレイ１０１の１つのブロックＢＬＯＣＫｉ内の構成を示した回路図である。
【００３５】
図４に示すＢＬＯＣＫｉは、偶数ビット線と奇数ビット線とそれぞれ２×（ｋ＋１）個のＮＡＮＤセルユニットｅ０〜ｏｋで構成される。また、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＣ０〜ＭＣ３１がソース／ドレイン領域を共通にする形で直列に接続されて構成され、その一端はドレイン側選択ゲート線ＳＧＤ＿ｉに接続された選択ゲートトランジスタＳＧ２を介してビット線ＢＬ（ＢＬｅ＿０、ＢＬｏ＿０、・・・、ＢＬｅ＿ｋ〜ＢＬｏ＿ｋ）に、他端はソース側選択ゲート線ＳＧＳ＿ｉに接続された選択ゲートトランジスタＳＧ１を介して共通ソース線ＣＥＬＳＲＣに接続されている。このような構成により、ビット線ＢＬから、ドレイン側選択ゲートトランジスタＳＧ２、メモリセルＭＣ３１、・・・、メモリセルＭＣ０、ソース側選択ゲートトランジスタＳＧ１を通り、共通ソース線ＳＯＵＲＣＥまでの電流経路が形成される。
【００３６】
また、各々のメモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０＿ｉ〜ＷＬ３１＿ｉ）に接続されている。０から数えて偶数番目のビット線ＢＬ＿ｅと奇数番目のビット線ＢＬ＿ｏは、お互いに独立してデータの書き込みと読み出しが行われる。１本のワード線ＷＬに接続される２×（ｋ＋１）個のメモリセルＭＣのうち、偶数番目のビット線ＢＬ＿ｅに接続される（ｋ＋１）個のメモリセルに対して同時にデータの書き込みと読み出し制御が行われる。各メモリセルは、４値記憶の場合、２ビットのデータを記憶し、これら（ｋ＋１）個のメモリセルが「ページ」という単位を構成する。各メモリセルが記憶する２ビットのデータには、後述するように、異なる２つのページ（上位ページと下位ページ）が割り当てられる。このように、１本のワード線ＷＬに接続され、偶数番目のビット線ＢＬ＿ｅに接続される（ｋ＋１）個のメモリセルは２ページを構成する。同様に、１本のワード線ＷＬに接続され、奇数番目のビット線ＢＬ＿ｏに接続される（ｋ＋１）個のメモリセルで別の２ページ（上位ページと下位ページ）が構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。
【００３７】
本発明の第１の実施形態においては、図４に代表的に示すブロックＢＬＯＣＫｉのように、ビット線を偶数（Ｅｖｅｎ）ビット線ＢＬｅ＿０〜ＢＬｅ＿ｋと奇数（Ｏｄｄ）ビット線ＢＬｏ＿０〜ＢＬｏ＿ｋに区分して、偶数ビット線に接続されたメモリセルＭＣを第一のメモリセル群とし、奇数のビット線に接続されたメモリセルＭＣを第２のメモリセル群として区分する。書き込みは、偶数ビット線に接続された第１のメモリセル群と奇数ビット線に接続された第２のメモリセル群とそれぞれ交互に行われる。そして、偶数ビット線に接続された第１のメモリセル群に書き込むときは、隣接する第２のメモリセル群はシールドとして作用する。これに対して、奇数ビット線に接続された第２のメモリセル群に書き込むときは、隣接する第１のメモリセル群はシールドとして作用する。このようにすることによって、隣接メモリセル同士の容量結合によるしきい値の変動を防止することができる。
【００３８】
なお、本実施形態では、メモリセルを構成するブロックの数をｍ＋１個とし、且つ１つのブロックが、３２個のメモリセルでなるＮＡＮＤメモリセルユニットを２×（ｋ＋１）個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。
【００３９】
次に、ＮＡＮＤ型フラッシュメモリ３のメモリの書き込み動作について説明する。図５は、ＮＡＮＤ型フラッシュメモリ３のメモリセル部の構成の一例を示す断面図である。
【００４０】
ＮＡＮＤ型フラッシュメモリ３のメモリセル部の基本単位は、例えば、図５に示すように、直列に接続された複数のメモリセルＭＣ００〜ＭＣ３１と二つの選択ゲートトランジスタＳＧ１とＳＧ２により構成されている。選択ゲートトランジスタＳＧ２は、ビット線ＢＬに接続され、選択ゲートトランジスタＳＧ１は、メモリセルアレイ内で共通のソース線ＳＯＵＲＣＥに接続されている。１つのメモリセルは、ｐ型ウェル（ｐ−Ｗｅｌｌ）３１上に形成されたＮ型拡散層３３をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート３５及び浮遊ゲート（ＦＧ）３４を有する。この浮遊ゲート（ＦＧ）３４に注入される電子を、ワード線に印加する書き込み電圧Ｖｐｇｍ及びその印加時間の制御を変化させることにより、メモリセルの閾値（Ｖｔ）分布を変化させ、多値のデータを記憶させる。
【００４１】
図６は、書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示した図である。書き込む対象となる選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍが印加される。１つのワード線ＷＬｎには多数のメモリセルが配列されており、書き込みは１つのワード線を単位として行われる。本明細書では、便宜上この書き込み対象となるワード線を、選択ワード線という場合がある。
【００４２】
ＷＬｎを除く、書き込み対象ではない他の非選択ワード線ＷＬ０、ＷＬｎ−１、ＷＬ＋１、ＷＬ３１は、書き込みパス電圧Ｖｐａｓｓが印加される。
【００４３】
書き込み電圧Ｖｐｇｍは、書き込むデータに対応する閾値範囲に収まるように、例えば１４Ｖ〜２０Ｖ程度の電圧で、パルス方式でステップアップしながら選択ワード線ＷＬｎに印加される。  
【００４４】
ビット線ＢＬｏ＿ｋ側選択ゲートトランジスタＳＧ２は、浮遊ゲート（ＦＧ）を持たない通常のトランジスタ構造になっており、そのゲートには、電源電圧Ｖｄｄより少し低い電圧が印加されている。ソース線（ＳＯＵＲＣＥ）側の選択ゲートトランジスタＳＧ１もＳＧ２と同じ構造で、そのゲート電位は、０Ｖに制御される。
【００４５】
図６に示すように、書き込みの対象となるビット線ＢＬｏ＿ｋの電位は、ビット線制御回路１０４を通じて０Ｖに制御される。そして、書き込み対象となる選択ワード線上のメモリセルが目的とする閾値範囲に設定され書き込みが終わると、図６に示すビット線ＢＬｅ＿ｋのようにビット線電位には、ビット線制御回路１０４を通じて電源電圧Ｖｄｄが印加される。
【００４６】
書き込みの場合、ビット線ＢＬｏ＿ｋに印加された０Ｖが選択ゲートトランジスタＳＧ１の手前まで転送される。このため、書き込み対象となるメモリセルＭＣｎのチャネルは０Ｖとなり、選択ワード線ＷＬｎとチャネルとの間にＶｐｇｍの電位差が生じ、ファウラー・ノルドハイム（ＦＮ）トンネル電流により、浮遊ゲート（ＦＧ０）１４に電子が注入されて、閾値（Ｖｔ）分布が正側にシフトする。これに対して、ＷＬｎを除く、書き込み対象ではない他の非選択ワード線ＷＬ０、ＷＬｎ−１、ＷＬ＋１、ＷＬ３１は、ファウラー・ノルドハイム（ＦＮ）トンネル電流が流れない程度の書き込みパス電圧Ｖｐａｓｓが印加される。このため、閾値（Ｖｔ）分布は変わらない。
【００４７】
他方、書き込みが終了した場合、あるいは非書き込みとする場合には、図６のビット線ＢＬｅ＿ｋのように電源電圧Ｖｄｄが印加され、選択ゲートトランジスタＳＧ２のゲートにはＶｄｄよりも若干低い電圧が印加されているため、選択ゲートトランジスタＳＧ２はカットオフ状態となる。これにより、メモリセルＭＣ０´〜ＭＣ３１´のチャネルが浮遊状態になる。その状態でＶｐａｓｓ又はＶｐｇｍがワード線ＷＬ０〜ＷＬに印加されると、メモリセルＭＣ０´〜ＭＣ３１´のチャネル電位が昇圧されるため、ＦＮトンネル電流が流れない状態になり、閾値（Ｖｔ）分布をシフトさせないようにすることができる。
【００４８】
次に、本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリ３のメモリセルに対して２ビット（４値）のデータを具体的に書き込む動作について説明する。
【００４９】
多値を書き込む場合は、しきい値分布が複数必要となるため、高い電圧領域にしきい値電圧（Ｖｔ）を設定する必要がある。特にしきい値電圧（Ｖｔ）がフルスイングでシフトした場合には、隣接メモリセル相互間において発生するカップリングノイズは極めて大きくなる。
【００５０】
カップリングノイズは、隣接メモリセルにおいてしきい値電圧（Ｖｔ）の変動を引き起こす。そして、このしきい値電圧（Ｖｔ）の変動は、誤書き込み等の不具合を引き起こす。このような書き込み動作に加え、ＮＡＮＤ型フラッシュメモリの微細化の進展により隣接するメモリセル相互のフローティングゲート（ＦＧ）間容量が増大しており、隣接メモリセル間におけるカップリングノイズの発生に拍車をかけている。そのため、複数のしきい値電圧（Ｖｔ）を有し１データ当たりのしきい値電圧（Ｖｔ）の分布を狭く制御する必要がある多値ＮＡＮＤ型フラッシュメモリにおいては、カップリングノイズ及びこれにより引き起こされるしきい値電圧（Ｖｔ）の変動は、メモリの信頼性を損なう大きな問題となっている。本発明の第１の実施形態はこのカップリングノイズによるしきい値電圧（Ｖｔ）の変動を抑える書き込み制御を行う。
【００５１】
以下の説明においては、一例として２ビットデータに対応するメモリセルの閾値を低いレベルから順に“１１”、“０１”、“００”、“１０”とする。２ビットデータのうち１ビットは、下位ページデータ（２桁の数字のうち下１桁の数字で表す）として、また、他の１ビットは、上位ページデータ（２桁の数字のうち上１桁の数字で表す）として、同一のメモリセルに書き込まれる。
すなわち、２ビットデータは、下位ページデータと上位ページデータとに分けて、２段階の書き込み動作により、メモリセルに書き込まれる。
【００５２】
図７を参照する。図７（ａ）及び図７（ｂ）は、本実施形態のＮＡＮＤ型フラッシュメモリ３において、１つのメモリセルに２ビットのデータを書き込む場合のしきい値電圧（Ｖｔ）分布と２ビットのデータとの関係を示している。図７（ａ）は、下位ページを書き込んだ後で、上位ページを書き込む前のしきい値電圧（Ｖｔ）分布を示す。図７（ｂ）は、上位ページを書き込んだ後のしきい値電圧（Ｖｔ）分布を示す。
【００５３】
図７（ｂ）に示す上位ページを書き込んだ後のしきい値電圧（Ｖｔ）分布において、“１１”は、消去状態である。消去状態においては、下位ページデータの値及び上位ページデータの値が、共に“１”となっている。消去状態のメモリセルは、書き込み電圧は印加されずデータ消去時の電圧のままの状態である。
【００５４】
これに対して、“０１”、“００”、“１０”は、書き込み電圧が印加された書き込み状態である。“０１”状態は、書き込み状態の中で最も低いしきい値電圧（Ｖｔ）、“１０”状態は、書き込み状態の中で最も高いしきい値電圧（Ｖｔ）、“００”状態は、“０１”状態と“１０”状態との間のしきい値電圧（Ｖｔ）である。
【００５５】
本実施形態のＮＡＮＤ型フラッシュメモリ３においては、選択したメモリセルに隣接するメモリセルの下位ページにデータが書き込まれてから選択したメモリセルの上位ページのデータが書き込まれる。
【００５６】
当初、全てのメモリセルは、消去状態、すなわち“１１”の状態にある。この後、図７（ａ）に示すように、下位ページにデータを書き込むと、メモリセルのしきい値電圧（Ｖｔ）分布は、下位ページデータ値（“１”、“０”）に応じて、２つに分けられる。
【００５７】
すなわち、主制御回路１０５が、下位ページに“１”データを書き込む場合には、ワード線ＷＬに書き込み電位を印加するように制御するが、ビット線ＢＬを“Ｈ”の状態（メモリセルのトランジスタがオンする電圧状態）にすることによって、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルのしきい値電圧（Ｖｔ）の上昇を防止する。その結果、メモリセルのしきい値電圧（Ｖｔ）分布は、消去状態（“１１”状態）を維持する。
【００５８】
一方、主制御回路１０５が、下位ページに“０”データを書き込む場合には、ワード線ＷＬに書き込み電圧を印加するとともに、ビット線ＢＬを“Ｌ”の状態にすることで、メモリセルのトンネル酸化膜に高電界を生じさせてフローティングゲート（ＦＧ）に電子を注入し、メモリセルのしきい値電圧（Ｖｔ）を所定量だけ上昇させる。その結果、当該メモリセルのしきい値電圧（Ｖｔ）分布は、“１１”状態から“Ｐｒｅ−＊０”状態にシフトする。この“Ｐｒｅ−＊０”状態は、“１１”状態と“１０”状態との間の略中央に位置するしきい値電圧（Ｖｔ）分布であり、その幅は他のしきい値電圧（Ｖｔ）分布よりも広い、粗い書き込み状態となっている。
【００５９】
以下では、メモリセルの上位ページにデータを書き込む場合のしきい値電圧（Ｖｔ）分布の変動について説明する。書き込み対象として選択するメモリセルは、その隣接メモリセルの下位ページデータが書き込まれた後に、その上位ページにデータが書き込まれる。
【００６０】
上位ページへのデータの書き込みは、チップ外部から入力される上位ページデータと、既にメモリセルに書き込まれている下位ページデータとに基づいて行われる。なお、上位ページデータについては、上位ページに書き込まれる前に、主制御回路１０５がメモリセルからデータをビット線制御回路に読み出し保持しておく。
【００６１】
下位ページの書き込みが終了し、上位ページへのデータ書き込むときには、全てのメモリセルは、“１１”の状態又は“Ｐｒｅ−＊０”の状態のいずれかの状態にある。この後、上位ページにデータを書き込むと、メモリセルのしきい値電圧（Ｖｔ）分布は、書き込みデータの値（“１”、“０”）に応じて、４つに分けられる。
【００６２】
主制御回路１０５が、下位ページが“１”である“１１”状態のメモリセルの上位ページに“１”データを書き込む場合には、主制御回路１０５は、ワード線ＷＬに書き込み電圧を印加するが、ビット線ＢＬを“Ｈ”（Ｖｄｄ）の状態にすることで、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルのしきい値電圧（Ｖｔ）の上昇を防止する。その結果、メモリセルのしきい値電圧（Ｖｔ）分布は消去状態（“１１”状態）を維持する。
【００６３】
また、主制御回路１０５が、下位ページが“１”である“１１”状態のメモリセルの上位ページに“０”データを書き込む場合には、主制御回路１０５は、ワード線ＷＬに書き込み電圧を印加するとともに、ビット線ＢＬを“Ｌ”（０Ｖ）の状態にすることで、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート（ＦＧ）に電子を注入して、メモリセルのしきい値電圧（Ｖｔ）を所定量だけ上昇させる。その結果、当該メモリセルのしきい値電圧（Ｖｔ）分布は“１１”状態から“０１”状態にシフトする。
【００６４】
主制御回路１０５が、下位ページが“０”である“Ｐｒｅ−＊０”状態のメモリセルの上位ページに“１”データを書き込む場合には、主制御回路１０５は、ワード線ＷＬに書き込み電圧を印加するが、しきい値電圧（Ｖｔ）を少し高い電圧にシフトさせるようにビット線ＢＬを制御することで、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルのしきい値電圧（Ｖｔ）の大変動を防止する。例えば、ビットＢＬに“Ｌ”（０Ｖ）と“Ｈ”（Ｖｄｄ）の中間電位を印加するように制御することで、フローティングゲート（ＦＧ）への電子の注入量を制御する。その結果、当該メモリセルのしきい値電圧（Ｖｔ）分布は図７（ａ）に示す“Ｐｒｅ−＊０”状態から図７（ｂ）に示す“１０”状態にシフトする。
【００６５】
また、主制御回路１０５が、下位ページが“０”である“Ｐｒｅ−＊０”状態のメモリセルの上位ページに“０”データを書き込む場合には、主制御回路１０５は、ワード線ＷＬに書き込み電位を印加するとともに、ビット線ＢＬを“Ｌ”の状態にすることで、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート（ＦＧ）に電子を注入して、メモリセルのしきい値電圧（Ｖｔ）を所定量だけ上昇させる。その結果、当該メモリセルのしきい値電圧（Ｖｔ）分布は、“Ｐｒｅ−＊０”状態から“００”状態にシフトする。
【００６６】
つまり、本実施形態のＮＡＮＤ型フラッシュメモリ３においては、下位ページデータ、上位ページデータが共に“１”の時、データ“１１”がメモリセルに書き込まれ、下位ページデータが“１”、上位ページデータが“０”の時、データ“０１”がメモリセルに書き込まれる。また、下位ページデータ、上位ページデータが共に“０”の時、データ“００”がメモリセルに書き込まれ、下位ページデータが“０”、上位ページデータが“１”の時、データ“１０”がメモリセルに書き込まれる。
【００６７】
次に、書き込み対象となるメモリセルを選択する方法について説明する。本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ３は、ページアドレスの順番に沿ってデータを書き込む場合にメモリセルの上位ページの書き込みを、そのメモリセルのビット線側に隣接するメモリセルの下位ページの書き込みより後に行うようにし、且つ、一つのメモリセルの上位ページと下位ページとに連続してデータを書き込まないように、メモリセルにページアドレスが割り当てられている。
【００６８】
図８を参照する。図８は、本実施形態のＮＡＮＤ型フラッシュメモリ３を構成するメモリセルの一部を拡大して示した概略図である。なお、図８においては、左側がワード線制御回路１０２方向であり、下側がカラムデコーダ１０３方向となっている。
【００６９】
図８における縦の線は、ビット線ＢＬ（・・・、ＢＬｅ＿ｉ、ＢＬｏ＿ｉ、・・・）へ接続されている。なお、図８において、ビット線ＢＬｅ＿ｉは、０から数えて偶数番目のビット線ＢＬであり、ビット線ＢＬｏ＿ｉは、０から数えて奇数番目のビット線ＢＬである。さらに、図８において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１）を表している。
【００７０】
図８においては、メモリセルが６つ配置されており、それぞれのメモリセルの上半分が上位ページを表し、下半分が下位ページを表している。図８に示すメモリセル中のページ番号（Ｐａｇｅ０〜Ｐａｇｅ１３）は、データが書き込まれる順番を表している。
【００７１】
本実施形態のＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０１においては、上位ページの書き込みを行うメモリセルに対して隣接するメモリセルは、既に下位ページの書き込みが終了しているように、ページアドレスがメモリセルに割り当てられる。また、連続するページアドレスが、同一ワード線上の偶数ビット線に接続された第１のメモリセル群と奇数ビット線に接続された第２のメモリセル群とに割り当てられる。図８に示した例では、カラムデコーダ１０３側のメモリセルｎ−１＿ｅの下位ページ（Ｐａｇｅ０）にデータが書き込まれた後、メモリセルｎ−１＿ｏの下位ページ（Ｐａｇｅ１）にデータが書き込まれる。続いてメモリセルｎ＿ｅの下位ページにデータ（Ｐａｇｅ２）が書き込まれた後、メモリセルｎ＿ｏの下位ページ（Ｐａｇｅ３）にデータが書き込まれる。また続いてメモリセルｎ−１＿ｅの上位ページ（Ｐａｇｅ４）にデータが書き込まれた後、メモリセルｎ−１＿ｏの上位ページ（Ｐａｇｅ５）にデータが書き込まれる。さらに続いてメモリセルｎ＋１＿ｅの下位ページ（Ｐａｇｅ６）にデータが書き込まれた後、メモリセルｎ＋１＿ｏの下位ページ（Ｐａｇｅ７）にデータが書き込まれる。
【００７２】
以上説明したように、まず下位ページと上位ページの２回の書き込み動作により、メモリセルのしきい値電圧（Ｖｔ）分布は、しきい値の低い順から  “１１”、“０１”、“００”、“１０”の４つに分けられる。そして、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ３は、書き込み対象となるメモリセルの選択方法として、ページアドレスの順番に沿ってデータを書き込む場合に、メモリセルの上位ページの書き込みを、そのメモリセルのビット線側に隣接するメモリセルの下位ページの書き込みより後に行うようにし、且つ、一つのメモリセルの上位ページと下位ページとに連続してデータを書き込まないように、メモリセルにページアドレスが割り当てられている。これにより、メモリセルが下位ページだけ書き込まれた状態で隣接するメモリセルからのカップリングノイズを受けるようになるため、しきい値電圧（Ｖｔ）の変動を抑制することができる。このように、本実施形態のＮＡＮＤ型フラッシュメモリ３においては、一般的な多値ＮＡＮＤ型フラッシュメモリの書き込み動作と比較して、データ書き込み時のしきい値電圧（Ｖｔ）分布のシフト幅を抑えることができる。この結果、データ書き込み時において、メモリセル間のカップリングノイズを低減することが可能となる。
【００７３】
次に、データの信頼性向上を図るために、同一の書き込みデータを複数のメモリセルに多重に書き込む方法について説明する。本発明の第１の実施形態書き込み制御方法は、これまでに述べてきたように、偶数ビット線に接続された第１のメモリセル群と奇数ビット線に接続された第２のメモリセル群とに分けて、それぞれ交互に行われる。本発明の第１の実施形態は、この偶数ビット線に接続された第１のメモリセル群と奇数ビット線に接続された第２のメモリセル群とに、それぞれ同一の書き込みデータを書き込むように制御する。
【００７４】
図８のメモリセルｎ＿ｅを例にして説明する。図８に示す例において、メモリセルｎ＿ｅとメモリセルｎ＿ｏとは、同一のデータが書き込まれる。
【００７５】
メモリセルｎ＿ｅは、図８の矢印で示すようなカップリングノイズを隣接メモリセル（メモリセルｎ＋１＿ｅ、メモリセルｎ＋１＿ｏ）に対する書き込み電圧から受ける場合がある。しかしながら、上述したとおり、本実施形態のＮＡＮＤ型フラッシュメモリ３のデータ書き込み方法によれば、しきい値電圧（Ｖｔ）分布のシフト幅が抑えられ、カップリングノイズが低減する。例えば、メモリセルｎ＿ｅの上位ページにおいて“００”データが書き込まれ、さらにメモリｎ＿ｏの上位ページに同じ“００”データが書き込まれたとしても、メモリセルｎ＿ｏのしきい値電圧（Ｖｔ）はフルスイングしないようにシフト幅が抑えられているため、メモリセルｎ＿ｅ、メモリセルｎ＿ｏ間において発生するカップリングノイズが低減し、先に書き込んだメモリセルｎ＿ｅのデータの破壊を防止できる。
【００７６】
図９は、図１に示すメモリカード１内のコントローラ４がＮＡＮＤ型フラッシュメモリ３に対して、書込みを行う際のＮＡＮＤ型フラッシュメモリ３のＩ／ＯピンとＲ／Ｂピンとのタイミングチャート図である。以下では、図８で示したメモリセルへのページアドレスの割り当てにおいて、連続する２つのページアドレスＰａｇｅ２，Ｐａｇｅ３に同一のデータを書き込む場合を例に挙げて説明する。
【００７７】
まず、Ｐａｇｅ２へのデータの書き込み動作について説明する。書込み動作において、図１に示すコントローラ４は、ホスト２０からバッファ７に転送されたデータを、メモリインタフェイス５を通じてＮＡＮＤ型フラッシュメモリに対して書き込み処理を実行する。まず、コントローラ４は、データの書込みの初めにシリアルデータインプットコマンド（例えば１６進数で「８０Ｈ」）をＮＡＮＤ型フラッシュメモリ３のＩ／Ｏピンへ入力する。次に、コントローラ４は、カラムアドレスＣ／Ａ及びページアドレスＰ／Ａを、ＮＡＮＤ型フラッシュメモリ３のＩ／Ｏピンへ入力する。ここで、ページアドレスＰ／ＡはＰａｇｅ２である。
【００７８】
さらに、コントローラ４は、ライトイネーブルピンへの入力信号をクロッキングしながら、書込みデータを、順次ＮＡＮＤ型フラッシュメモリ３のＩ／Ｏピンへ入力する。書込みデータの入力が完了すると、コントローラ４は、プログラムコマンド（例えば１６進数で「１０Ｈ」）を、ＮＡＮＤ型フラッシュメモリ３のＩ／Ｏピンへ入力する。これに対応してメモリカードは、そのＲ／Ｂピンにロウレベルの信号を出力し、メモリカードがビジー状態であることを示す。その後、所定期間後にＲ／Ｂピンのハイレベルの信号を出力することでメモリカードがレディ状態になったことを示す。以上の書き込み動作により、Ｐａｇｅ２にデータが書き込まれる。そして、図９に示す書き込み動作を、ページアドレスＰ／ＡをＰａｇｅ３に変更して再度繰り返す。ここで、コントローラ４は、Ｐａｇｅ３対して同一の書き込みデータをＮＡＮＤ型フラッシュメモリ３のＩ／Ｏピンへ入力するように制御する。この２回目の書込み動作により、Ｐａｇｅ２と同一のデータがＰａｇｅ３に書き込まれる。
【００７９】
図８を用いて説明したように、ページアドレスＰａｇｅ２は、偶数ビット線に接続されたメモリセルｎ＿ｅに割り当てられている。一方、ページアドレスＰａｇｅ３は、奇数ビット線に接続されたメモリセルｎ＿ｏに割り当てられている。つまり、ページアドレスＰａｇｅ２，Ｐａｇｅ３は異なるメモリセルに割り当てられている。このため、連続するページアドレスに対して書き込みを行うことで、同一データを異なるメモリセルに格納することができる。なお、以上では、下位ページであるＰａｇｅ０とＰａｇｅ１に同一データを書き込む場合を説明したが、例えばページアドレスＰ／ＡをＰａｇｅ４，Ｐａｇｅ５に設定することで、異なるメモリセルの上位ページに同一データを書き込むことも可能である。
【００８０】
データの信頼性を高めるためには、特定のメモリセルが不良セル（データを保持することができないメモリセル）であってもデータが喪失されないように、同一のデータを異なるメモリセルに格納する必要がある。本発明の第１の実施形態では、連続するページアドレスについてコントローラ４が同一のデータの書き込みを行うことで、同一のデータを異なるメモリセルに格納する。このように、同一データの書き込みが２つのページアドレスに連続して行われるため、従来のような二重書き込みのアドレスを管理する管理用テーブルを不要とすることができる。
【００８１】
次に本発明の第１の実施形態に係るメモリシステムについて、図１に示したブロック図とは別の形態を図１０に示す。本発明の第１の実施形態は、図１０に示すように、図１に示されたメモリカード１に代わり、本実施形態のＮＡＮＤ型フラッシュメモリ３にＲＯＭ領域を有するフラッシュメモリ１３を利用してもよい。
【００８２】
ＮＡＮＤ型フラッシュメモリ３に設けられたＲＯＭ領域には、ＮＡＮＤ型フラッシュメモリの起動時などに外部デバイスやコントローラが参照するカード情報構造データ、メモリカードの識別番号、初期設定データなどの情報が記憶されるようにしてもよい。
【００８３】
また、ＲＯＭ領域を有するフラッシュメモリ１３は、コントローラ１４部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップを構成してもよい。
【００８４】
次に図１１を参照する。図１１は、本発明の第１の実施形態に係るメモリシステムのメモリカード及びカードホルダの構成を模式的に示した図である。図１１に示すように、図１又は図１０で示された本実施形態のメモリカード１は、メモリカードホルダ８０と組み合わせたシステムを構成することが可能である。すなわち、メモリカードホルダ８０は、図示しない電子デバイスに接続され、メモリカード１と図示しない電子デバイスとのインタフェイスとして動作可能である。メモリカードホルダ８０は、図１又は図１０に開示されたメモリカード１内のコントローラ４、メモリインタフェイス５、ホストインタフェイス６、バッファ７、ＣＰＵ８、ＲＯＭ９、ＲＡＭ１０、エラー訂正コードユニット（ＥＣＣ）１１等の複数の機能と共に、様々な機能を実行可能である。
【００８５】
また、図１に示す制御動作は、メモリカード１のコントローラ４により制御したが、これに限定されるものではなく、ホスト機器２０のコントローラにより制御することも可能である。
【００８６】
また、本発明の第１の実施形態において、ＮＡＮＤ型フラッシュメモリ３は、１つのメモリセルに２ビットのデータを記憶する場合について説明した。しかし、これに限らず、１つのメモリセルに３ビット以上の８値のデータを記憶する場合においても、さらに４ビットの１６値のデータを記憶する場合においても、本発明の第１の実施形態を適用することが可能である。
【００８７】
また、本発明の第１の実施形態において、不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリを例に挙げて説明した。しかし、これに限らず、他の不揮発性半導体記憶装置についても上記実施形態を適用することが可能である。
【００８８】
以上に説明したとおり、本発明の第１の実施形態に係るメモリシステムによれば、カップリングノイズによる影響を低減しつつ単一チップ内の隣接するメモリセルにデータを二重に書き込むことが可能となる。これにより、高信頼性の不揮発性半導体記憶装置及びメモリシステムを提供することが可能となるという効果が得られる。また、本発明の第１の実施形態に係るメモリシステムによれば、偶数ビット線に接続されたメモリセルに隣接する奇数ビット線に接続されたメモリセルに同一データを順次書き込むため、書き込んだ領域の対応表を管理するための管理用テーブルが不要となる。
【００８９】
（第２の実施形態）
本発明の第２の実施形態は、上記の本発明に第１の実施形態において説明したＮＡＮＤ型フラッシュメモリ３を、メモリカードのほか種々のＩＣカードに用いる実施形態である。まず、ＮＡＮＤ型フラッシュメモリ３を搭載したＩＣカードについて説明する。
【００９０】
図１２を参照する。図１２は、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びメモリシステムを採用したＩＣカードの内部構造を模式的に示すブロック構成図である。
【００９１】
図１２に示すＩＣカード２００は、ＮＡＮＤ型フラッシュメモリ３と、ＲＯＭ９、ＲＡＭ１０、ＣＰＵ８から構成されたＭＰＵ１５と、プレーンターミナル１８と、を有する。ＩＣカード２００はプレーンターミナル１８を介して外部デバイスと接続可能である。また、プレーンターミナル１８はＩＣカード２００内において、ＭＰＵ１５に結合される。ＣＰＵ８は制御部１６と演算部１７とを含む。制御部１６はＮＡＮＤ型フラッシュメモリ３、ＲＯＭ９及び図示しない管理テーブルを含むＲＡＭ１０に結合されている。ＭＰＵ１５はＩＣカード２００の一方の表面上にモールドされ、プレーンターミナル１８はＩＣカード２００の他方の表面上において形成されることが望ましい。また、ＲＯＭ９、ＲＡＭ１０、ＣＰＵ８、ＮＡＮＤ型フラッシュメモリ３、更には２に示した、ワード線制御回路１０２、カラムデコーダ１０３、ビット線制御回路１０４、主制御回路１０５、データ入出力バッファ１０６、インタフェイス回路１０７等をすべてワンチップ化して、システムＬＳＩチップとして構成しても良い。
【００９２】
図１３を参照する。図１３も同様に、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びメモリシステムを採用したＩＣカードの内部構造を模式的に示すブロック構成図である。本発明の第２の実施形態は、図１３に示すように、図１２に示されたＮＡＮＤ型フラッシュメモリ３に代わり、上記実施形態のＮＡＮＤ型フラッシュメモリ３にＲＯＭ領域を有するフラッシュメモリ１３を利用してもよい。
【００９３】
ＮＡＮＤ型フラッシュメモリ３に設けられたＲＯＭ領域には、ＮＡＮＤ型フラッシュメモリの起動時などに外部デバイスやコントローラが参照するカード情報構造データ、メモリカードの識別番号、初期設定データなどの情報が記憶されるようにしてもよい。
【００９４】
ＲＯＭ領域を有するフラッシュメモリ１３は、ＭＰＵ１５部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップを構成してもよい。
【００９５】
以上に説明したとおり、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びメモリシステムを採用したＩＣカードによれば、カップリングノイズによる影響を低減しつつデータの多重化を図ることが可能なメモリシステムを搭載することにより、高信頼性のメモリシステムを提供することが可能となる。また、本発明の第２の実施形態に係る不揮発性半導体記憶装置及びメモリシステムを採用したＩＣカードによれば、偶数ビット線に接続されたメモリセルに隣接する奇数ビット線に接続されたメモリセルに同一データを順次書き込むため、書き込んだ領域の対応表を管理するための管理用テーブルが不要となる。
【００９６】
（第３の実施形態）
本発明の第３の実施形態は、上記の本発明に第１の実施形態において説明したＮＡＮＤ型フラッシュメモリ３を、ユニバーサル・シリアル・バス（以下、「ＵＳＢ」という。）のインターフェースを使用したシステムに応用した場合について説明する。
【００９７】
図１４を参照する。図１４は、本発明の第３の実施形態に係る不揮発性半導体記憶装置及び不揮発性メモリステムとしてＵＳＢインターフェースを備えたシステムの内部構造及びこれを用いたシステムの一例を模式的に示すブロック構成図である。
【００９８】
図１４に示すように、メモリシステムはホストプラットホーム４００、及びＵＳＢフラッシュ装置３００より構成される。ホストプラットホーム４００は、ＵＳＢケーブル３５０を介して、ＵＳＢフラッシュ装置３００へ接続されている。ホストプラットホーム４００は、ＵＳＢコネクタ４０１を介してＵＳＢケーブル３５０に接続し、ＵＳＢフラッシュ装置３００はＵＳＢフラッシュ装置コネクタ３０１を介してＵＳＢケーブル３５０に接続する。ホストプラットホーム４００は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器４０２を有する。ＵＳＢフラッシュ装置３００は、ＵＳＢフラッシュ装置３００の他の要素を制御し、且つＵＳＢフラッシュ装置３００のＵＳＢバスへのインタフェイスを制御するＵＳＢフラッシュ装置制御器３０２と、ＵＳＢフラッシュ装置コネクタ３０１と、上記実施形態で説明したＮＡＮＤ型フラッシュメモリ３を少なくとも１つ含んで構成されたフラッシュメモリモジュール３２０とを備える。
【００９９】
ＵＳＢフラッシュ装置３００がホストプラットホーム４００に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム４００は、ＵＳＢフラッシュ装置３００を認知してＵＳＢフラッシュ装置３００との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置３００との間でデータの送受信を行う。ホストプラットホーム４００は、他のエンドポイントを介してＵＳＢフラッシュ装置３００の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。ホストプラットホーム４００は、ＵＳＢホスト制御器４０２へ要求パケットを送ることによって、ＵＳＢフラッシュ装置３００からのサービスを求める。ＵＳＢホスト制御器４０２は、ＵＳＢケーブル３５０上にパケットを送信する。ＵＳＢフラッシュ装置３００がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器３０２によって受け取られる。
【０１００】
次に、ＵＳＢフラッシュ装置制御器３０２は、フラッシュメモリモジュール３２０から、あるいはフラッシュメモリモジュール３２０へ、データの読み出し、書き込み、あるいは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器３０２は、フラッシュメモリモジュール３２０の出力を制御する制御ライン３１０を介して、また、例えば、／ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール３２０を制御する。また、フラッシュメモリモジュール３２０は、アドレスデータバス３０４によってもＵＳＢフラッシュ装置制御器３０２に接続されている。アドレスデータバス３０４は、フラッシュメモリモジュール３２０に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール３２０のアドレス及びデータを転送する。
【０１０１】
ホストプラットホーム４００が要求した種々の操作に対する結果及び状態に関してホストプラットホーム４００へ知らせるために、ＵＳＢフラッシュ装置３００は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム４００は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置３００は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。以上のように、上記実施形態で説明したＮＡＮＤ型フラッシュメモリ３を含んで構成されたフラッシュメモリモジュール３２０を適用することにより、ＵＳＢフラッシュ装置３００の様々な機能を実施可能である。また、上記ＵＳＢケーブル３５０を省略し、コネクタ間を直接接続することも可能である。
【０１０２】
以上に説明したとおり、本発明の第３の実施形態に係る不揮発性半導体記憶装置及び不揮発性メモリステムにＵＳＢインターフェースを追加したシステムによれば、カップリングノイズによる影響を低減しつつデータの多重化を図ることが可能なＮＡＮＤ型フラッシュメモリを搭載することにより、高信頼性のメモリシステムを提供することが可能となる。
【産業上の利用可能性】
【０１０３】
本発明の不揮発性半導体記憶装置及びメモリシステムは、上述の優れた効果を奏し、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１の実施形態に係るメモリシステムのホスト機器とメモリカードの構成を示すブロック図。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの構成の一例を示すブロック図。
【図３】本発明の第１の実施形態に係るメモリセルアレイの一例を示すブロック図。
【図４】メモリセルアレイの１つのブロックＢｌｏｃｋ＿ｉの構成の一例を示す回路図である。
【図５】ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図。
【図６】書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示した図。
【図７】（ａ）は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおいて、下位ページを書き込んだときのしきい値電圧（Ｖｔ）分布を示す図。（ｂ）は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリにおいて、上位ページを書き込んだときのしきい値電圧（Ｖｔ）分布を示す図。
【図８】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ３を構成するメモリセルの一部を拡大して示した概念図である。
【図９】本発明の第１の実施形態に係るコントローラが書込み動作を行う際のタイミングチャート図。
【図１０】本発明の第１の実施形態に係る別形態のメモリシステムのホスト機器とメモリカードの構成を示すブロック図。
【図１１】本発明の第１の実施形態に係るメモリシステムのメモリカード及びカードホルダの構成を模式的に示した図。
【図１２】本発明の第２の実施形態に係るＩＣカードの内部構造を模式的に示すブロック構成図である。
【図１３】本発明の第２の実施形態に係るＩＣカードで図１１とは異なる形態の内部構造を模式的に示すブロック構成図である。
【図１４】本発明の第３の実施形態に係るＵＳＢインターフェースを備えるメモリシステムの一例を模式的に示すブロック構成図。
【符号の説明】
【０１０５】
１      メモリカード
３      ＮＡＮＤ型フラッシュメモリ
４      コントローラ
５      メモリインタフェイス
６      ホストインタフェイス
７      バッファ
８      ＣＰＵ
９      ＲＯＭ
１０    ＲＡＭ
１１    ＥＣＣ
１３    ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
１４    コントローラ
１５    ＭＰＵ
１６    制御部
１７    演算部
１８    プレーンターミナル
１０１  メモリセルアレイ
１０２  ワード線制御回路
１０３  カラムデコーダ
１０４  ビット線制御回路
１０５  主制御回路
１０６  データ入出力バッファ
１０７  インタフェイス回路
２００  ＩＣカード
３００  ＵＳＢフラッシュ装置
３０１  ＵＳＢコネクタ
３０２  ＵＳＢ制御器
３０４  アドレスデータバス
３１０  制御ライン
３２０  フラッシュメモリモジュール
３５０  ＵＳＢケーブル
４００  ホストプラットホーム
４０１  ＵＳＢコネクタ
４０２  ＵＳＢホスト制御器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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