(57)【要約】【課題】スキャンテストが失敗した場合でも有効なテスト結果を得ることができる記憶回路制御装置、記憶回路テスト方法を提供する。【解決手段】複数のスキャンラッチ回路は第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続されており、選択信号が第１経路を示し、且つ初期化信号が初期化タイミングを示す場合、スキャンラッチ回路内の第１経路が透過状態になるようにスキャンラッチ回路への第１クロックを制御する第１クロック制御部と、選択信号と初期化信号とが入力され、選択信号がデータ経路を示し、且つ初期化信号が初期化タイミングを示す場合、スキャンラッチ回路内の第２経路が透過状態になるようにスキャンラッチ回路への第２クロックを制御する第２クロック制御部とを備えた。【選択図】図１
2008234697.tif 000002
【特許請求の範囲】
【請求項１】
第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御装置であって、
前記第１経路及び第２経路のいずれかを選択するための選択信号と前記記憶回路の初期化タイミングを示す初期化信号とが入力され、前記選択信号が前記第１経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する第１制御部と、
前記選択信号と初期化信号とが入力され、前記選択信号が前記データ経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する第２制御部と
を備える記憶回路制御装置。
【請求項２】
請求項１に記載の記憶回路制御装置において、
前記第１制御部は、前記選択信号と前記初期化信号と第１の基準クロック信号とに基づいて、前記第１クロックを制御し、
前記第２制御部は、前記選択信号と前記初期化信号と第２の基準クロック信号に基づいて、前記第２クロックを制御することを特徴とする記憶回路制御装置。
【請求項３】
請求項１または請求項２に記載の記憶回路制御装置において、
前記複数のスキャンラッチ回路は、少なくとも１つの行列として配置され、
前記第１経路は、全てのスキャンラッチ回路を直列接続する経路であり、
前記第２経路は、前記行列の行または列のスキャンラッチ回路を直列接続する経路であることを特徴とする記憶回路制御装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の記憶回路制御装置において、
更に、前記記憶回路における前記第１経路または前記第２経路へデータを入力すると共に、前記選択信号及び前記初期化信号を前記第１制御部または前記第２制御部へ入力する信号発生部と、
更に、前記信号発生部により前記記憶回路の前記第１経路または前記第２経路へ入力されたデータと前記記憶回路の前記第１経路または前記第２経路から出力されるデータとを比較することにより前記記憶回路の前記第１経路または前記第２経路が正常であるか否かの判定を行う判定部とを備えることを特徴とする記憶回路制御装置。
【請求項５】
請求項４に記載の記憶回路制御装置において、
前記信号発生部は、前記第１経路へ初期値を設定し、前記第１経路を示す前記選択信号と前記初期化タイミングを示す前記初期化信号を前記制御部へ与え、前記第１経路へデータを入力し、
前記判定部は、前記第１経路が正常であるか否かの判定を行い、
前記判定部により前記第１経路が異常であると判定された場合、前記信号発生部は、前記第２経路へ初期値を設定し、前記第２経路を示す前記選択信号と前記初期化タイミングを示す前記初期化信号を前記制御部へ与え、前記第２経路へデータを入力し、
前記判定部は、前記第２経路が正常であるか否かの判定を行うことを特徴とする記憶回路制御装置。
【請求項６】
第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御方法であって、
前記記憶回路の前記第１経路へ初期値を設定する第１設定ステップと、
前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する第１制御ステップと、
前記第１クロックを周期的に動作させると共に、前記記憶回路の前記第１経路へデータを入力する第１入力ステップと、
前記記憶回路の前記第１経路の出力の判定を行う第１判定ステップと、
前記第１判定ステップによる判定結果が正常でない場合、前記記憶回路の前記第２経路へ初期値を設定する第２設定ステップと、
前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する第２制御ステップと
を実行する記憶回路制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶回路のスキャンテストのための記憶回路制御装置、記憶回路テスト方法、記憶回路テストプログラムに関するものである。
【背景技術】
【０００２】
ＲＡＭ（Random Access Memory）のテストチップについて説明する。
【０００３】
テストチップは、ＲＡＭのテストのために製造されるチップである。また、テストチップは、試験対象であるＲＡＭの他に、ＲＡＭへのデータの入出力を行うための試験用回路を備える。ＲＡＭ及び試験用回路は、それぞれ複数のスキャンラッチ回路で構成されている。
【０００４】
なお、本発明の関連ある従来技術として、同期型集積回路装置の全データ経路を初期化する同期型ストレステストモード制御がある（例えば、特許文献１参照）。
【特許文献１】特開平９−２６５８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年のＲＡＭのプロセスが不安定であることから、スキャンテストにおいてテストチップが動作しないケースが増加している。
【０００６】
従来のテストチップにおいて、ＲＡＭ及び試験用回路におけるスキャンラッチ回路の初期値は不定である。スキャンテストにおいてテストチップが動作しない場合、スキャンラッチ回路の初期値が分からないために、故障箇所を特定することができなかった。
【０００７】
本発明は上述した問題点を解決するためになされたものであり、スキャンテストが失敗した場合でも有効なテスト結果を得ることができる記憶回路制御装置、記憶回路テスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明は、第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御装置であって、前記第１経路及び第２経路のいずれかを選択するための選択信号と前記記憶回路の初期化タイミングを示す初期化信号とが入力され、前記選択信号が前記第１経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する前記第１制御部と、前記選択信号と初期化信号とが入力され、前記選択信号が前記データ経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する前記第２制御部とを備える。
【０００９】
また、本発明は、第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御方法であって、前記記憶回路の前記第１経路へ初期値を設定する第１設定ステップと、前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する第１制御ステップと、前記第１クロックを周期的に動作させると共に、前記記憶回路の前記第１経路へデータを入力する第１入力ステップと、前記記憶回路の前記第１経路の出力の判定を行う第１判定ステップと、前記第１判定ステップによる判定結果が正常でない場合、前記記憶回路の前記第２経路へ初期値を設定する第２設定ステップと、前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する第２制御ステップとを実行する。
【発明の効果】
【００１０】
本発明によれば、スキャンテストが失敗した場合でも有効なテスト結果を得ることができる
【発明を実施するための最良の形態】
【００１１】
以下、実施の形態の例について図面を参照しつつ説明する。
【００１２】
まず、本実施の形態に係るスキャンテストシステムの構成について説明する。
【００１３】
図１は、本実施の形態に係るスキャンテストシステムの構成の一例を示すブロック図である。このスキャンテストシステムは、テストチップ１、データ用クロック制御回路２、スキャン用クロック制御回路３、信号発生部４、信号計測部５、ＰＣ（Personal Computer）６を備える。
【００１４】
信号発生部４は、データ用クロック制御回路２へＣＬＫＳＥＬ（選択信号）、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴ（初期化信号）、ＣＬＫの各信号を与え、スキャン用クロック制御回路３へＳＣＡＮＳＥＬ（選択信号）、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴ、ＡＣＬＫ、ＢＣＬＫの各信号を与え、テストチップ１へＤ、ＤＳＥＬ、ＳＩ’’の信号を与える。ＣＬＫＳＥＬは、“１”の場合にデータ入力を行うことを示す信号である。ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴは、パワーオンリセットのタイミングを示す信号である。ＣＬＫはデータ用クロックの基準となるクロックである。ＳＣＡＮＳＥＬは、“１”の場合にスキャン入力を行うことを示す信号である。ＡＣＬＫ及びＢＣＬＫは、スキャン用クロックの基準となるクロックであり、互いにタイミングがずれており、交互に“１”となる。Ｄは、任意の値のデータ入力である。ＤＳＥＬは、データ入力の種類を選択する信号であり、Ｄ、“０”固定、“１”固定のいずれかを示す。ＳＩは、任意の値のスキャン入力である。
【００１５】
信号計測部５は、試験用入力部１１への入力ＳＩ’’と試験用出力部１２からの出力ＳＯ’’の比較、または試験用入力部１１への入力Ｄ’と試験用出力部１２からの出力Ｍ’の比較を行う。
【００１６】
ＰＣ６は、信号生成部４へ発生する信号の値やタイミングの指示を行うと共に、信号計測部５による比較結果の表示を行う。
【００１７】
図２は、本実施の形態に係るデータ用クロック制御回路の構成の一例を示す回路図である。データ用クロック制御回路２は、信号発生部４から入力されるＣＬＫＳＥＬ、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴ、ＣＬＫに基づいて、データ用クロック（第２クロック）ＣＬＰＸを生成する。図３は、本実施の形態に係るデータ用クロック制御回路の動作の一例を示すタイムチャートである。データ用クロック制御回路２は、ＣＬＫＳＥＬが“１”の場合に動作する。このデータ用クロック制御回路２の動作により、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴが“１”となる期間中、ＣＬＰＸが“０”に固定され、その後、ＣＬＰＸがクロック周期で動作する。
【００１８】
図４は、本実施の形態に係るスキャン用クロック制御回路の構成の一例を示す回路図である。スキャン用クロック制御回路３は、信号発生部４から入力されるＳＣＡＮＳＥＬ、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴ、ＡＣＬＫ、ＢＣＬＫに基づいて、スキャン用クロック（第１クロック）ＸＡＣＫ及びＢＣＫを生成する。図５は、本実施の形態に係るスキャン用クロック制御回路の動作の一例を示すタイムチャートである。スキャン用クロック制御回路３は、ＳＣＡＮＳＥＬが“１”の場合に動作する。また、スキャン用クロック制御回路３の動作により、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴが“１”となる期間中、ＸＡＣＫが“０”に固定され、ＢＣＫが“１”に固定され、その後、ＸＡＣＫ及びＢＣＫがクロック周期で動作する。
【００１９】
図６は、本実施の形態に係るテストチップの構成の一例を示すブロック図である。テストチップ１は、３つのスキャンラッチ行列回路で構成される。３つのスキャンラッチ行列回路はそれぞれ、試験対象であるＲＡＭ１０と、ＲＡＭ１０へ入力データを供給する試験用入力部１１（Command latch）と、ＲＡＭ１０から出力データを受ける試験用出力部１２（Capture latch）である。
【００２０】
図７は、本実施の形態に係るスキャンラッチ行列回路の構成の一例を示すブロック図である。１つのスキャンラッチ行列回路は、（ｍ×ｎ）個のスキャンラッチ回路２１を行列状に並べた回路である。この図においては、（４×４）個のスキャンラッチ回路２１で構成されるスキャンラッチ行列回路の例を示す。１つのスキャンラッチ回路２１は、スキャン入力ＳＩ、スキャン出力ＳＯ、データ入力Ｄ、データ出力Ｍの各端子を有する。ｍ行ｎ列のスキャンラッチ行列回路は、１個のスキャン入力ＳＩ’、１個のスキャン出力ＳＯ’、ｎ個のデータ入力Ｄ’、ｎ個のデータ出力Ｍ’の各端子を有する。
【００２１】
ｍ行ｎ列のスキャンラッチ行列回路において、あるスキャンラッチ回路２１のＳＯと別のスキャンラッチ回路２１のＳＩとを接続する経路である１本のスキャン経路（第１経路）と、あるスキャンラッチ回路２１のＭと別のスキャンラッチ回路２１のＤとを接続する経路であるｎ本のデータ経路（第２経路）が存在する。
【００２２】
スキャン経路において、スキャンラッチ回路２１が行方向に接続され、行の終端では次の行に接続されることにより、全てのスキャンラッチ回路２１が１本のスキャン経路で接続される。スキャン経路の先頭のスキャンラッチ回路２１のスキャン入力ＳＩをスキャンラッチ行列回路のスキャン入力ＳＩ’とし、スキャン経路の最後尾のスキャンラッチ回路２１のスキャン出力ＳＯをスキャンラッチ行列回路のスキャン出力ＳＯ’とする。データ経路においては、スキャンラッチ回路２１が列方向に接続されることにより、各列の全てのスキャンラッチ回路２１がデータ経路で接続される。各データ経路の先頭のスキャンラッチ回路２１のデータ入力Ｄをスキャンラッチ行列回路のデータ入力Ｄ’とし、データ経路の最後尾のスキャンラッチ回路２１のスキャン出力Ｍをスキャンラッチ行列回路のスキャン出力Ｍ’とする。
【００２３】
また、テストチップ１のスキャン経路において、スキャン経路の先頭となる試験用入力部１１のスキャン入力ＳＩ’をテストチップ１のスキャン入力ＳＩ’’とする。また、試験用入力部１１のスキャン出力ＳＯ’は、ＲＡＭ１０のスキャン入力ＳＩ’に接続され、ＲＡＭ１０のスキャン出力ＳＯ’は、試験用出力部１２のスキャン入力ＳＩ’に接続される。また、スキャン経路の最後尾となる試験用出力部１２のスキャン出力ＳＯ’をテストチップ１のスキャン出力ＳＯ’’とする。
【００２４】
また、テストチップ１のデータ経路において、各データ経路の先頭となる試験用入力部１１のデータ入力Ｄ’をテストチップ１のデータ入力Ｄ’’とする。また、試験用入力部１１の各データ出力Ｍ’は、ＲＡＭ１０の対応する列のデータ入力Ｄ’に接続され、ＲＡＭ１０の各データ出力Ｍ’は、試験用出力部１２の対応する列のデータ入力Ｄ’に接続される。また、各データ経路の最後尾となる試験用出力部１２のデータ出力Ｍ’をテストチップ１のデータ出力Ｍ’’とする。
【００２５】
信号発生部４からテストチップ１へ入力されるＳＩ’’は、試験用入力部１１の最初のスキャンラッチ回路２１のスキャン入力ＳＩとなる。また、試験用入力部１１の最後のスキャンラッチ回路２１のスキャン出力ＳＯは、ＲＡＭ１０の最初のスキャンラッチ回路２１のスキャン入力ＳＩとなる。また、ＲＡＭ１０の最後のスキャンラッチ回路２１のスキャン出力ＳＯは、試験用出力部１２の最初のスキャンラッチ回路２１のスキャン入力ＳＩとなる。また、試験用出力部１２の最後のスキャンラッチ回路２１のスキャン出力ＳＯは、テストチップ１から信号計測部５へ出力されるスキャン出力ＳＯ’’となる。
【００２６】
また、各スキャンラッチ回路２１には、信号発生部４からＤＳＥＬが入力され、データ用クロック制御回路２からＣＬＰＸが入力され、スキャン用クロック制御回路３からＸＡＣＫ、ＢＣＫが入力される。また、データ用クロック制御回路２及びスキャン用クロック制御回路３は、駆動能力に応じた個数のスキャンラッチ回路２１毎に設けられる。
【００２７】
図８は、本実施の形態に係るスキャンラッチ回路の構成の一例を示す回路図である。スキャンラッチ回路２１は、データ入力部２２、スキャン入力部２３、マスターラッチ部２４、スレーブラッチ部２５を備える。
【００２８】
データ入力部２２は、ＣＬＰＸに従って、ＤＳＥＬにより選択された値（外部から入力されるデータ入力Ｄ、固定値“０”、固定値“１”のいずれか）からＡ、Ｍを生成し、Ｍをデータ出力として外部へ出力する。また、データ入力部２２は、ＣＬＰＸからＭＣＬＫ、ＸＭＣＬＫを生成する。スキャン入力部２３は、ＸＡＣＫに従って、外部から入力されるスキャン入力ＳＩからＡを生成する。また、スキャン入力部２３は、ＸＡＣＫからＡＡＣＫ、ＸＡＣＬＫを生成する。
【００２９】
マスターラッチ部２４は、ＡＡＣＫ、ＭＣＬＫ、ＸＭＣＬＫ、ＸＡＣＬＫに従って、スキャン入力部２３またはデータ入力部２２からの出力をラッチし、スレーブラッチ部２５へ出力する。スレーブラッチ部２５は、ＢＣＫ、ＡＡＣＫ、ＭＣＬＫ、ＸＭＣＬＫ、ＸＡＣＬＫに従って、マスターラッチ部２４からの出力をラッチし、ＳＯを生成し、ＳＯをスキャン出力として外部へ出力する。
【００３０】
次に、スキャンラッチ回路２１の通常動作について説明する。図９は、本実施の形態に係るスキャンラッチ回路の通常動作の一例を示すタイムチャートである。この図は、ＣＬＫ、ＣＬＰＸ、ＸＡＣＫ、ＢＣＫ、Ｄ、Ａ、Ｍの各波形を示す。通常動作においては、ＣＬＫ、ＣＬＰＸによりデータ経路が有効となり、スキャンラッチ回路２１は、データ入力部２２へ入力されたデータ入力Ｄに基づいてデータ出力Ｍを出力する。
【００３１】
次に、スキャンラッチ回路２１のスキャン動作について説明する。図１０は、本実施の形態に係るスキャンラッチ回路のスキャン動作の一例を示すタイムチャートである。スキャン動作においては、ＸＡＣＫ、ＢＣＫによりスキャン経路が有効となり、スキャンラッチ回路２１は、スキャン入力部２２へ入力されたスキャン入力ＳＩに基づいてスキャン出力ＳＯを出力する。
【００３２】
次に、本実施の形態に係るスキャンテストシステムの動作について説明する。
【００３３】
図１１は、本実施の形態に係るスキャンテストの動作の一例を示すフローチャートである。まず、ＰＣ６は、信号発生部４に対して、テストチップ１のスキャン入力ＳＩ’’に値（“０”または“１”）を出力するように設定し（Ｓ１１）、ＳＣＡＮＳＥＬに“１”（ＣＬＫＳＥＬに“０”）を出力するように（Ｓ１２）、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴに所定の期間だけ“１”を出力するよう設定する（Ｓ１３）。
【００３４】
ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴが“１”である期間中、全てのスキャンラッチ回路２１において、ＸＡＣＫが“０”に固定され、ＢＣＫが“１”に固定される。この状態で、全てのスキャンラッチ回路２１内のスキャン入力部２３、マスターラッチ部２４、スレーブラッチ部２５は透過状態となる。まず、ＳＩ’’の値により試験用入力部１１の最初のスキャンラッチ回路２１内のノードＡ及びノードＢの値が設定される。更に、あるスキャンラッチ回路２１のＳＯは、次のスキャンラッチ回路２１のＳＩに接続されていることから、全てのスキャンラッチ回路２１内のノードＡ及びノードＢの値が設定される。つまり、意図的にスキャンの経路をレーシングさせることにより、全てのスキャンラッチ回路２１の値が設定される。次に、信号発生部４がＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴを“０”とし、ＡＣＬＫ及びＢＣＬＫを周期的に動作させ、信号計測部５がＳＩ’’とＳＯ’’を比較することにより、スキャン経路のテストであるスキャン経路テストを行う（Ｓ１４）。
【００３５】
次に、ＰＣ６は、信号計測部５からスキャン経路テストの結果を取得し、スキャン経路が正常であるか否かの判定を行う（Ｓ１５）。スキャン経路テスト結果が正常である場合（Ｓ１５，Ｙ）、このフローは終了する。
【００３６】
スキャン経路テスト結果が異常である場合（Ｓ１５，Ｎ）、ＰＣ６は、信号発生部４に対して、ＤＳＥＬに“Ｄ”、データ入力Ｄ’’に値（“０”または“１”）を出力するように設定し（またはＤＳＥＬを“０”または“１”に設定し）（Ｓ２１）、ＣＬＫＳＥＬに“１”（ＳＣＡＮＳＥＬに“０”）を出力するように設定し（Ｓ２２）、ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴに所定の期間だけ“１”を出力するように設定する（Ｓ２３）。
【００３７】
ＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴが“１”である期間中、全てのスキャンラッチ回路２１において、ＣＬＰＸが“０”に固定される。この状態で、全てのスキャンラッチ回路２１内のデータ入力部２２は透過状態となる。まず、Ｄ’’の値により試験用入力部１１の最初のスキャンラッチ回路２１内のノードＡの値が設定される。更に、あるスキャンラッチ回路２１のＭは、対応するスキャンラッチ回路２１のＤに接続されていることから、全てのスキャンラッチ回路２１内のノードＡの値が設定される。つまり、意図的にデータの経路をレーシングさせることにより、全てのスキャンラッチ回路２１の値が設定される。次に、信号発生部４がＰＯＷＥＲ＿ＯＮ＿ＲＥＳＥＴを“０”とし、ＣＬＫを周期的に動作させ、信号計測部５がＤ’とＭ’を比較することにより、データ経路のテストであるデータ経路テストを行う（Ｓ２４）。次に、ＰＣ６は、信号計測部５からデータ経路テストの結果を取得し、データ経路が正常であるか否かの判定を行い（Ｓ２５）、このフローは終了する。
【００３８】
上述したスキャン経路テストによれば、全てのスキャンラッチ回路２１に初期値を与えてからスキャン経路のテストができると共に、全てのスキャンラッチ回路２１におけるスキャン経路（スキャン入力部２２）が正常に動作しているか否かを判定することができる。また、上述したデータ経路テストによれば、全てのスキャンラッチ回路２１に初期値を与えてからデータ経路のテストができると共に、全てのスキャンラッチ回路２１におけるデータ経路（データ入力部２１）が正常に動作しているか否かを判定することができる。
【００３９】
本実施の形態によれば、全てのスキャンラッチ回路２１の初期値が予め設定されていることから、スキャンテストにおいてテストチップ１が動作しなかった場合に、故障箇所がどのスキャンラッチ回路２１であるかを特定することができる。更に、スキャン入力部２２及びデータ入力部２１のどちらからでもスキャンラッチ回路２１の初期値を設定できることから、スキャン経路及びデータ経路の両方についてそれぞれ故障の有無を判定することができる。
【００４０】
なお、記憶回路は、実施の形態におけるテストチップに対応する。また、第１制御部は、実施の形態におけるスキャン用クロック制御部に対応する。また、第２制御部は、実施の形態におけるデータ用クロック制御部に対応する。また、判定部は、実施の形態における信号計測部に対応する。また、第１回路は、実施の形態における試験用入力部に対応する。また、第２回路は、実施の形態におけるＲＡＭに対応する。また、第３回路は、実施の形態における試験用出力部に対応する。
【００４１】
また、第１設定ステップは、実施の形態における処理Ｓ１１に対応する。また、第１制御ステップは、実施の形態における処理Ｓ１２，Ｓ１３に対応する。また、第１入力ステップは、実施の形態における処理Ｓ１４に対応する。また、第１判定ステップは、実施の形態における処理Ｓ１５に対応する。また、第２設定ステップは、実施の形態における処理Ｓ２１に対応する。また、第２制御ステップは、実施の形態における処理Ｓ２２，Ｓ２３に対応する。また、第２入力ステップは、実施の形態における処理Ｓ２４に対応する。また、第２判定ステップは、実施の形態における処理Ｓ２５に対応する。
【００４２】
（付記１）  第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御装置であって、
前記第１経路及び第２経路のいずれかを選択するための選択信号と前記記憶回路の初期化タイミングを示す初期化信号とが入力され、前記選択信号が前記第１経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する第１制御部と、
前記選択信号と初期化信号とが入力され、前記選択信号が前記データ経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する第２制御部と
を備える記憶回路制御装置。
（付記２）  付記１に記載の記憶回路制御装置において、
前記第１制御部は、前記選択信号が前記第１経路を示し、且つ前記初期化信号が初期化タイミングを示していない場合、前記第１クロックを周期的に動作させ、
前記第２制御部は、前記選択信号が前記第２経路を示し、且つ前記初期化信号が初期化タイミングを示していない場合、前記第２クロックを周期的に動作させることを特徴とする記憶回路制御装置。
（付記３）  付記１または付記２に記載の記憶回路制御装置において、
前記第１制御部は、前記選択信号と前記初期化信号と第１の基準クロック信号とに基づいて、前記第１クロックを制御し、
前記第２制御部は、前記選択信号と前記初期化信号と第２の基準クロック信号に基づいて、前記第２クロックを制御することを特徴とする記憶回路制御装置。
（付記４）  付記１乃至付記３のいずれかに記載の記憶回路制御装置において、
前記スキャンラッチ回路内の第１経路は、マスターラッチ及びスレーブラッチを有し、
前記選択信号が前記第１経路を示し、且つ前記初期化信号が初期化タイミングを示す場合、前記第１制御部は、前記マスターラッチ及び前記スレーブラッチが透過状態になるように前記スキャンラッチ回路への第１クロックを制御することを特徴とする記憶回路制御装置。
（付記５）  付記１乃至付記４のいずれかに記載の記憶回路制御装置において、
前記複数のスキャンラッチ回路は、少なくとも１つの行列として配置され、
前記第１経路は、全てのスキャンラッチ回路を直列接続する経路であり、
前記第２経路は、前記行列の行または列のスキャンラッチ回路を直列接続する経路であることを特徴とする記憶回路制御装置。
（付記６）  付記１乃至付記５のいずれかに記載の記憶回路制御装置において、
前記記憶回路は、所定の個数のスキャンラッチ回路が行列として配置された第１回路、前記所定の個数のスキャンラッチ回路が行列として配置された第２回路、前記所定の個数のスキャンラッチ回路が行列として配置された第３回路で構成されることを特徴とする記憶回路制御装置。
（付記７）  付記６に記載の記憶回路制御装置において、
前記第１回路、前記第２回路、前記第３回路の順に、前記第１経路が直列接続され、
前記第１回路、前記第２回路、前記第３回路の順に、対応する行または列の前記第２経路が直列接続されることを特徴とする記憶回路制御装置。
（付記８）  付記１乃至付記７のいずれかに記載の記憶回路制御装置において、
前記初期化信号は、パワーオンリセット信号であることを特徴とする記憶回路制御装置。
（付記９）  付記１乃至付記８のいずれかに記載の記憶回路制御装置において、
更に、前記記憶回路における前記第１経路または前記第２経路へデータを入力すると共に、前記選択信号及び前記初期化信号を前記第１制御部または前記第２制御部へ入力する信号発生部と、
更に、前記信号発生部により前記記憶回路の前記第１経路または前記第２経路へ入力されたデータと前記記憶回路の前記第１経路または前記第２経路から出力されるデータとを比較することにより前記記憶回路の前記第１経路または前記第２経路が正常であるか否かの判定を行う判定部とを備えることを特徴とする記憶回路制御装置。
（付記１０）  付記９に記載の記憶回路制御装置において、
前記信号発生部は、前記第１経路へ初期値を設定し、前記第１経路を示す前記選択信号と前記初期化タイミングを示す前記初期化信号を前記制御部へ与え、前記第１経路へデータを入力し、
前記判定部は、前記第１経路が正常であるか否かの判定を行い、
前記判定部により前記第１経路が異常であると判定された場合、前記信号発生部は、前記第２経路へ初期値を設定し、前記第２経路を示す前記選択信号と前記初期化タイミングを示す前記初期化信号を前記制御部へ与え、前記第２経路へデータを入力し、
前記判定部は、前記第２経路が正常であるか否かの判定を行うことを特徴とする記憶回路制御装置。
（付記１１）  第１経路で互いに接続されると共に該第１経路と異なる第２経路で互いに接続された複数のスキャンラッチ回路を有する記憶回路を制御する記憶回路制御方法であって、
前記記憶回路の前記第１経路へ初期値を設定する第１設定ステップと、
前記スキャンラッチ回路内の前記第１経路が透過状態になるように前記スキャンラッチ回路への第１クロックを制御する第１制御ステップと、
前記第１クロックを周期的に動作させると共に、前記記憶回路の前記第１経路へデータを入力する第１入力ステップと、
前記記憶回路の前記第１経路の出力の判定を行う第１判定ステップと、
前記第１判定ステップによる判定結果が正常でない場合、前記記憶回路の前記第２経路へ初期値を設定する第２設定ステップと、
前記スキャンラッチ回路内の前記第２経路が透過状態になるように前記スキャンラッチ回路への第２クロックを制御する第２制御ステップと
を実行する記憶回路制御方法。
（付記１２）  付記１１に記載の記憶回路制御方法において、
更に、前記第２制御ステップの後、前記第２クロックを周期的に動作させると共に、前記記憶回路の前記第２経路へデータを入力する第２入力ステップと、
前記記憶回路の前記第２経路の出力の判定を行う第２判定ステップとを実行することを特徴とする記憶回路制御方法。
（付記１３）  付記１１または付記１２に記載の記憶回路制御方法において、
前記第１制御ステップは、前記第１経路及び第２経路のいずれかを選択するための選択信号と前記記憶回路の初期化タイミングを示す初期化信号と第１の基準クロック信号とに基づいて、前記第１クロックを制御し、
前記第２制御ステップは、前記選択信号と前記初期化信号と第２の基準クロック信号とに基づいて、前記第２クロックを制御することを特徴とする記憶回路制御方法。
（付記１４）  付記１１乃至付記１３のいずれかに記載の記憶回路制御方法において、
前記スキャンラッチ回路内の第１経路は、マスターラッチ及びスレーブラッチを有し、
前記第１制御ステップは、前記マスターラッチ及び前記スレーブラッチが透過状態になるように前記第１クロックを制御することを特徴とする記憶回路制御方法。
（付記１５）  付記１１乃至付記１４のいずれかに記載の記憶回路制御方法において、
前記複数のスキャンラッチ回路は、少なくとも１つの行列として配置され、
前記第１経路は、全てのスキャンラッチ回路を直列接続する経路であり、
前記第２経路は、前記行列の行または列のスキャンラッチ回路を直列接続する経路であることを特徴とする記憶回路制御方法。
（付記１６）  付記１１乃至付記１５のいずれかに記載の記憶回路制御方法において、
前記記憶回路は、所定の個数のスキャンラッチ回路が行列として配置された第１回路、前記所定の個数のスキャンラッチ回路が行列として配置された第２回路、前記所定の個数のスキャンラッチ回路が行列として配置された第３回路で構成されることを特徴とする記憶回路制御方法。
（付記１７）  付記１６に記載の記憶回路制御方法において、
前記第１回路、前記第２回路、前記第３回路の順に、前記第１経路が直列接続され、
前記第１回路、前記第２回路、前記第３回路の順に、対応する行または列の前記第２経路が直列接続されることを特徴とする記憶回路制御方法。
（付記１８）  付記１３に記載の記憶回路制御方法において、
前記初期化信号は、パワーオンリセット信号であることを特徴とする記憶回路制御方法。
【図面の簡単な説明】
【００４３】
【図１】本実施の形態に係るスキャンテストシステムの構成の一例を示すブロック図である。
【図２】本実施の形態に係るデータ用クロック制御回路の構成の一例を示す回路図である。
【図３】本実施の形態に係るデータ用クロック制御回路の動作の一例を示すタイムチャートである。
【図４】本実施の形態に係るスキャン用クロック制御回路の構成の一例を示す回路図である。
【図５】本実施の形態に係るスキャン用クロック制御回路の動作の一例を示すタイムチャートである。
【図６】本実施の形態に係るテストチップの構成の一例を示すブロック図である。
【図７】本実施の形態に係るスキャンラッチ行列回路の構成の一例を示すブロック図である。
【図８】本実施の形態に係るスキャンラッチ回路の構成の一例を示す回路図である。
【図９】本実施の形態に係るスキャンラッチ回路の通常動作の一例を示すタイムチャートである。
【図１０】本実施の形態に係るスキャンラッチ回路のスキャン動作の一例を示すタイムチャートである。
【図１１】本実施の形態に係るスキャンテストの動作の一例を示すフローチャートである。
【符号の説明】
【００４４】
１  テストチップ、２  データ用クロック制御回路、３  スキャン用クロック制御回路、４  信号発生部、５  信号計測部、６  ＰＣ、１０  ＲＡＭ、１１  試験用入力部、１２  試験用出力部、２１  スキャンラッチ回路、２２  データ入力部、２３  スキャン入力部、２４  マスターラッチ部、２５  スレーブラッチ部。
【図１】
2008234697.tif 000003
【図２】
2008234697.tif 000004
【図３】
2008234697.tif 000005
【図４】
2008234697.tif 000006
【図５】
2008234697.tif 000007
【図６】
2008234697.tif 000008
【図７】
2008234697.tif 000009
【図８】
2008234697.tif 000010
【図９】
2008234697.tif 000011
【図１０】
2008234697.tif 000012
【図１１】
2008234697.tif 000013