(57)【要約】【課題】電気的に書換え可能な不揮発性のメモリセルにおけるリテンション性能を向上させる。【解決手段】閾値電圧の相違によって２値データを保持し且つ保持する２値データの相違によってリテンション特性が相違される夫々電気的に書換え可能な第１記憶素子(ＭＣ１)と第２記憶素子(ＭＣ２)とを１ビットのツインセルとして複数個備えたメモリアレイ(１９)と、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路(ＳＡ)を供える。メモリセルの特性として２値データの相違によってリテンション特性が相違されるが、ツインセルを構成する２個のメモリセルに異なるデータを保持させるので、一方のメモリセルのリテンション性能が劣化しても、２個のメモリセルが保持するデータの相違は維持され、その差を差動増幅することによって正規の記憶情報を取得できる。【選択図】図１
2008117510.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の相違によって２値データを保持し且つ保持する２値データの相違によってリテンション特性が相違される夫々電気的に書換え可能な第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えたメモリアレイと、
読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路と、
制御回路と、を含む不揮発性メモリを有し、
前記制御回路は、初期化単位毎に前記ツインセルの第１記憶素子及び第２記憶素子の閾値電圧を初期化レベルに揃える初期化制御と、書込み選択されたツインセルの第１記憶素子と第２記憶素子の何れか一方の閾値電圧を前記初期化レベルから変更して当該ツインセルに相補データを書き込む書き込み制御とを行う、半導体装置。
【請求項２】
前記制御回路は、前記不揮発性メモリの外部から供給される初期化コマンドに応答して初期化アドレスで指定される初期化単位に対して前記初期化制御を行い、前記不揮発性メモリに外部から供給される書込みコマンドに応答して書込みアドレスで指定されるツインセルに書込みデータが指定する相補データを書込む前記書き込み制御を行う、請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記不揮発性メモリの外部から供給される書込みコマンドに応答して、書込みアドレスで指定される初期化単位のツインセルに対して前記初期化制御を行ってから、当該書込みアドレスで指定されるツインセルに書込みデータが指定する相補データを書込む前記書き込み制御を行う、請求項１記載の半導体装置。
【請求項４】
前記制御回路は、前記不揮発性メモリの外部から供給される初期化チェックコマンドに応答してチェックアドレスで指定される初期化単位の前記ツインセルが初期化状態であるか否かの判定結果をコマンド応答として返すチェック制御を行う、請求項２記載の半導体装置。
【請求項５】
夫々書換え可能な不揮発性の第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えるメモリアレイと、
読出し選択されたツインセルから出力される相補データを差動増幅する読出し回路と、
制御回路と、を含む不揮発性メモリを有し、
前記制御回路は、前記不揮発性メモリの外部から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの第１記憶素子及び第２記憶素子が夫々保持するデータを等しくする初期化動作と、前記不揮発性メモリの外部から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルの第１記憶素子と第２記憶素子の何れか一方が保持するデータを変更して当該ツインセルに相補データを書き込む書き込み動作とを制御する、半導体装置。
【請求項６】
前記制御回路は、前記不揮発性メモリの外部から与えられる初期化チェックの指示に応答してチェックアドレスで指定されたツインセルの前記第１記憶素子及び前記第２記憶素子が等しいデータを保持するか否かの識別情報を出力させるチェック制御を行う、請求項５記載の半導体装置。
【請求項７】
前記ツインセルに書込む相補データの保持に利用される書込みデータラッチ回路と、
前記ツインセルから読み出されたデータと前記データラッチ回路の保持データとを比較判定するベリファイ回路とを更に有し、
前記制御回路によるチェック制御は、前記初期化チェックの指示に応答して前記書き込みデータラッチ回路に同一データを保持させ、チェックアドレスで指定される初期化単位の前記ツインセルから読み出されたデータと前記データラッチ回路の保持データとが一致するか否かの前記ベリファイ回路による比較判定結果を前記識別情報とする制御である、請求項６記載の半導体装置。
【請求項８】
夫々書換え可能な不揮発性の第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えるメモリアレイと、
読出し選択されたツインセルから出力される相補データを差動増幅する読出し回路と、
制御回路と、を含む不揮発性メモリを有し、
前記制御回路は、前記不揮発性メモリの外部から与えられる書込みの指示に応答して、書込みアドレスで指定されたツインセルに対しその第１記憶素子及び第２記憶素子が夫々保持するデータを等しくしてから、書込みデータに従って当該第１記憶素子と第２記憶素子の何れか一方が保持するデータを変更して当該ツインセルに前記書き込みデータに応ずる相補データを書き込む書き込み動作を制御する、半導体装置。
【請求項９】
前記第１記憶素子及び第２記憶素子は、閾値電圧の相違によって２値データの保持を行うフラッシュメモリセルであり、保持する２値データの相違によってリテンション特性が相違される、請求項５又は８記載の半導体装置。
【請求項１０】
ツインセルを構成する第１記憶素子が接続するビット線と第２記憶素子が接続するビット線との間に他のツインセルの第１記憶素子又は第２記憶素子が接続する別のビット線が配置される、請求項１、５、又は８記載の半導体装置。
【請求項１１】
ツインセルを構成する第１記憶素子と第２記憶素子の選択端子が共通のワード線に接続される、請求項１、５又は８記載の半導体装置。
【請求項１２】
前記不揮発性メモリの外部から供給される書込みデータをラッチする第１データラッチ回路と、前記書込みデータの反転データをラッチする第２データラッチ回路と、前記第１ラッチ回路が保持するデータに従って第１記憶素子の閾値電圧を変化させるための書込み電流を第１ビット線に供給する第１電流スイッチと、前記第２ラッチ回路が保持するデータに従って第２記憶素子の閾値電圧を変化させるための書込み電流を第２ビット線に供給する第２電流スイッチとを有する、請求項１１記載の半導体装置。
【請求項１３】
前記第１記憶素子から第１ビット線に出力されるデータを前記第１ラッチ回路の保持データと比較する第１比較回路と、選択された第２記憶素子から第２ビット線に出力されるデータを前記第２ラッチ回路の保持データと比較する第２比較回路と、第１比較回路による比較結果と第２比較回路による比較結果が共に一致であるかを判別する判別回路と、を有する請求項１２記載の半導体装置。
【請求項１４】
中央処理装置と、前記中央処理装置によるアクセス対象にされる書換え可能な不揮発性メモリとを有し、
前記不揮発性メモリは、選択端子が選択制御線に接続されデータ端子がデータ線に接続されていて電気的に書き換え可能な不揮発性の記憶素子を複数個有し選択制御線を共有する一対の記憶素子をツインセルとすることが可能なメモリアレイと、選択制御線で選択されたツインセルの一対の記憶素子から夫々異なるデータ線に読み出された相補データを差動増幅する第１読出し回路と、前記選択されたツインセルの一方の記憶素子から読み出されたデータを増幅する第２読出し回路と、書込み制御回路と、外部インタフェース回路と、を含み、
前記書き込み制御回路は、１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有し、
前記外部インタフェース回路は、選択されたツインセルの一対の記憶素子から読み出された非反転データと反転データが前記第１読出し回路で差動増幅されて得られるデータを外部に出力する第１読出しモードと、選択されたツインセルの一方の記憶素子から読み出されたデータが前記第２読出し回路で増幅されて得られるデータを外部に出力する第２読出しモードと、を有する、半導体装置。
【請求項１５】
前記外部インタフェース回路は、前記第１読出しモードで読出し動作を行う第１外部インタフェース回路と、前記第２読出しモードで読出し動作を行う第２外部インタフェース回路とを有する、請求項１４記載の半導体装置。
【請求項１６】
前記第１外部インタフェース回路に接続する第１バスと、前記第２外部インタフェース回路に接続する第２バスと、前記第１バス及び第２バスに接続するバスインタフェース回路とを有し、
前記第１バスは前記中央処理装置に接続され、
前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、そのアクセス対象アドレスに応じて、第１外部インタフェース回路に第１読出しモード又は第２外部インタフェース回路に第２読出しモードを指定する、請求項１５記載の半導体装置。
【請求項１７】
前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、モードレジスタが第１状態のときそのアクセス対象アドレスに応じて、第１外部インタフェース回路に第１読出しモード又は第２外部インタフェース回路に第２読出しモードを指定し、モードレジスタが第２状態のときそのアクセス対象アドレスに拘わらず第１外部インタフェース回路に第１読出しモードを指定する、請求項１６記載の半導体装置。
【請求項１８】
中央処理装置と、前記中央処理装置によるアクセス対象にされる書換え可能な不揮発性メモリとを有し、
前記不揮発性メモリは、夫々書換え可能な不揮発性の第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えるメモリアレイと、読出し選択されたツインセルの双方の記憶素子から読み出された相補データを差動増幅する第１読出し回路と、読出し選択されたツインセルの一方の記憶素子から読み出されたデータを増幅する第２読出し回路と、書込み制御回路と、外部インタフェース回路と、を含み、
前記書き込み制御回路は、１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有し、
前記外部インタフェース回路は、選択されたツインセルの一対の記憶素子から読み出された非反転データと反転データが前記第１読出し回路で差動増幅されて得られるデータを外部に出力するセキュア読出しモードと、選択されたツインセルの一方の記憶素子から読み出されたデータが前記第２読出し回路で増幅されて得られるデータを外部に出力する非セキュア読出しモードとを有する、半導体装置。
【請求項１９】
中央処理装置と、電気的に書換え可能であって前記中央処理装置によってアクセス可能にされる不揮発性メモリとを有し、
前記不揮発性メモリは、選択端子が選択制御線に接続されデータ端子がデータ線に接続されていて電気的に書き換え可能な不揮発性の記憶素子を複数個有し選択制御線を共有する一対の記憶素子をツインセルとするメモリアレイと、アドレス信号に基づいて前記選択制御線の選択動作を行う選択制御線選択回路と、アドレス信号に基づいてデータ線を選択するデータ線選択回路と、選択制御線選択回路で選択され且つデータ線選択回路で選択されたツインセルの一対の記憶素子から夫々異なるデータ線に読み出された相補データを差動増幅する第１読出し回路と、書込み制御回路と、選択制御回路と、を含み、
前記書き込み制御回路は、１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有し、
前記選択制御回路は、データ線選択回路で選択されるデータ線を共有する記憶素子に対して１ライン分の選択制御線を選択するのか複数ライン分の選択制御線を選択するのかを制御する、半導体装置。
【請求項２０】
前記第１読出し回路は、前記選択制御線で選択されたツインセルの一対の記憶素子から選択された一対のデータ線に読み出された非反転データと反転データを差動増幅して出力する第１読出し動作、又は、複数の前記選択制御線で選択され且つ一対のデータ線を共有する複数個のツインセルの夫々における一対の記憶素子から当該一対のデータ線に読み出された非反転データと反転データを差動増幅して出力する第２読出し動作を行う、請求項１９記載の半導体装置。
【請求項２１】
前記選択制御回路は、前記選択制御線の１ライン分選択又は複数ライン分選択を決定するモードレジスタを有する、請求項２０記載の半導体装置。
【請求項２２】
前記選択制御回路は、前記選択制御線の複数ライン分選択を行うアドレスを判定するアドレス判定回路を更に有し、前記モードレジスタによって前記選択制御線の複数ライン分選択が指示されているときは、アドレス判定回路で判別されたアドレス範囲に対してのみ、前記選択制御線の複数ライン分選択を行う、請求項２１記載の半導体装置。
【請求項２３】
前記アドレス判定回路は、前記選択制御線の複数ライン分選択を行うアドレス範囲が書換え可能に設定されるアドレスレジスタを更に有する、請求項２２記載の半導体装置。
【請求項２４】
前記選択されたツインセルの一方の記憶素子から読み出されたデータを増幅して出力する第３読出し動作を行う第２読出し回路を更に有する、請求項２３記載の半導体装置。
【請求項２５】
前記第１読出し動作及び第２読出し動作によって得られるデータを外部に出力する第1外部インタフェース回路と、前記第３読出し動作によって得られるデータを外部に出力する第２外部インタフェース回路とを更に有する、請求項２４記載の半導体装置。
【請求項２６】
前記第１外部インタフェース回路に接続する第１バスと、前記第２外部インタフェース回路に接続する第２バスと、前記第１バス及び第２バスに接続するバスインタフェース回路とを有し、
前記第１バスは前記中央処理装置に接続され、
前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、そのアクセス対象アドレスに応じて、第１外部インタフェース回路又は第２外部インタフェース回路に読出し動作を指示する、請求項２５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書換え可能な不揮発性の記憶素子におけるリテンション特性の改善、更には記憶情報の性質や読出し速度や電力消費などのシステムの要求等に応じた読出し形態に関し、例えば、書換え可能な２個の記憶素子を１ビットのツインセルとして用いる不揮発性メモリを搭載したマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
特許文献１にはメモリセルのペアに相補的なデータを書込み、メモリセルのペアから読出されたビット線ペアの電位差を差動センスアンプで増幅して読出しデータを判定する半導体不揮発性メモリにおいて、ベリファイのために判定基準を通常の読出しよりも厳しくする技術について記載される。特許文献２には一対の不揮発性メモリセルのペアセルに４値以上のデータを保持される多値記憶技術について記載される。
【０００３】
【特許文献１】特開平１−２６３９９７号公報
【特許文献２】特開２００４−３１９００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は電気的に書換え可能な不揮発性のメモリセルにおけるリテンション特性について解析した。例えば雰囲気温度のリテンション特性への影響についてである。具体的には、選択ゲートとメモリゲートを分けたスプリットゲート構造のフラッシュメモリセルにおいて、例えば１６０°Ｃのような温度下ではデータ“０”を保持するメモリセル（高閾値電圧のメモリセル）は時間と共に閾値電圧が下がり、データ“１”を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下ではデータ“１”を保持するメモリセル（低い閾値電圧のメモリセル）は時間と共に閾値電圧が上がり、データ“０”を保持するメモリセルの閾値電圧はさほど変化しない。この傾向はスタックゲート構造のフラッシュメモリセルの場合も同じである。
【０００５】
上記現象を検討して以下の結果を得ることができた。第１に、現状では１つのメモリセルで１ビットのデータを記憶する方法で問題はないが、更なる高温での使用や、更なるメモリセル等の微細化が進んだ場合に、データリテンション性能についての保証が将来的には難しくなる傾向にあると予想される。２個のメモリセルで１ビットのデータを記憶させるツインセル方式を採用することで、それを保証できると考えられる。ツインセル方式としては２個のメモリセルに同じデータを保持される形態と、２個のメモリセルに異なるデータを保持させる形態が考えられる。例えば、高温で使用する場合、前者の形態ではデータ“０”の特性が悪くなる。常温で使用する場合にはデータ“１”の特性が悪くなる。これに比べ、後者の形態では、いずれの場合でも特性の悪化は少ないことが解った。
【０００６】
また、フラッシュメモリはビット若しくはバイト単位でランダムにデータのライトアクセスを行うことができない。消去単位で不揮発性メモリセルの閾値電圧を低く揃えて初期化する消去を行った後、書込みデータに従って選択的に閾値電圧を高くして情報の書込みを行う。したがって、ツインセルに対する情報の書込みにおいては、書込みデータの論理値１、０の如何に係わらず、ツインセルの双方のメモリセルに対する消去と、ツインセルの一方のメモリセルに対する選択的な書き込みの双方を行わなければならない。これにより、データの書込みコマンドに応答するときは、従来のフラッシュメモリにおける消去動作の動作時間を待たなければ書込みコマンドに応答する処理を完了することができず、データの書込み動作に要する時間が見掛け上長くなる。
【０００７】
更に、ツインセルの利用形態は、リテンション特性の改善にとどまらず、記憶情報の機密性、読出し速度や電力消費などのシステムの要求等に応じた読出し形態を実現する上においても有用であることが本発明者によって見出された。
【０００８】
本発明の目的は、電気的に書換え可能な不揮発性のメモリセルにおけるリテンション性能を向上させることにある。
【０００９】
本発明の別の目的は、書換え可能な２個の記憶素子を１ビットのツインセルとして用いる不揮発性メモリに対する見掛け上のデータ書込み時間を短縮することにある。
【００１０】
本発明の更に別の目的は、不揮発性メモリに対する動作電流の観測による記憶情報の推定を困難にする利用形態への対応が可能な半導体装置を提供することにある。
【００１１】
本発明の更に別の目的は、不揮発性メモリに対する読出し速度や電力消費などのシステムの要求等に応じた読出し形態を選択できる半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
〔１〕本発明に係る半導体装置は、閾値電圧の相違によって２値データを保持し且つ保持する２値データの相違によってリテンション特性が相違される夫々電気的に書換え可能な第１記憶素子(ＭＣ１)と第２記憶素子(ＭＣ２)とを１ビットのツインセルとして複数個備えたメモリアレイ(１９)と、読出し選択されたツインセルの第１記憶素子と第２記憶素子から出力される相補データを差動増幅してツインセルの記憶情報を判定する読出し回路(ＳＡ)と、制御回路（７）と、を含む不揮発性メモリを有する。前記制御回路は、初期化単位毎に前記ツインセルの第１記憶素子及び第２記憶素子の閾値電圧を初期化レベルに揃える初期化制御と、選択されたツインセルの第１記憶素子と第２記憶素子の何れか一方の閾値電圧を前記初期化レベルから変更して当該ツインセルに相補データを書き込む書き込み制御とを行う。
【００１５】
上記より、メモリセルの特性として２値データの相違によってリテンション特性が相違されるが、ツインセルを構成する２個のメモリセルに異なるデータを保持させるので、一方のメモリセルのリテンション性能が劣化しても、２個のメモリセルが保持するデータの相違は維持される結果、その差を差動増幅することによって正規の記憶情報を取得することができる。
【００１６】
本発明の一つの具体的な形態として、前記制御回路は、前記不揮発性メモリの外部から供給される初期化コマンド(ＩＣＭＤ)に応答して初期化アドレスで指定される初期化単位に対して前記初期化制御を行い、前記不揮発性メモリに外部から供給される書込みコマンド(ＰＣＭＤ)に応答して書込みアドレスで指定されるツインセルに書込みデータが指定する相補データを書込む前記書き込み制御を行う。ツインセルの第１及び第２メモリセルの閾値電圧が初期化レベルに揃えられる初期化状態（イニシャル状態）においてツインセルの記憶情報は不定である。この制御形態は、記憶情報が不定の状態をユーザに公開する（その状態をユーザに指示させる）意義を有する。したがって、データの書込み制御には初期化制御が含まれず、見掛け上、データ書込み時間の短縮が実現される。
【００１７】
前記イニシャル状態においてツインセルの記憶情報は不定であるから、論理値“１”又は“０”の何れもリードできる可能性がある。このとき、前記制御回路は、前記不揮発性メモリの外部から供給される初期化チェックコマンド（ＢＣＭＤ）に応答してチェックアドレスで指定される初期化単位の前記ツインセルが初期化状態であるか否かの判定結果をコマンド応答として返すチェック制御を行う。これにより、外部からイニシャル状態であるか否かを確認することができる。
【００１８】
本発明の別の具体的な形態として、前記イニシャル状態を非公開とする制御形態を採用することも可能である。すなわち、前記制御回路は、前記不揮発性メモリの外部から供給される書込みコマンド(ＰＥＣＭＤ)に応答して、書込みアドレスで指定される初期化単位のツインセルに対して前記初期化制御を行ってから、当該書込みアドレスで指定されるツインセルに書込みデータが指定する相補データを書込む前記書き込み制御を行う。この制御形態を採用すれば、ツインセルの記憶情報が不定となる状態はユーザには見えない。
【００１９】
〔２〕イニシャル状態の公開に特化した別の観点による半導体集積回路は、夫々書換え可能な不揮発性の第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えるメモリアレイと、読出し選択されたツインセルから出力される相補データを差動増幅する読出し回路と、制御回路と、を含む不揮発性メモリを有する。前記制御回路は、前記不揮発性メモリの外部から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの第１記憶素子及び第２記憶素子が夫々保持するデータを等しくする初期化動作と、前記不揮発性メモリの外部から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルの第１記憶素子と第２記憶素子の何れか一方が保持するデータを変更して当該ツインセルに相補データを書き込む書き込み動作とを制御する。
【００２０】
上記より、ツインセルを構成する２個のメモリセルに異なるデータを保持させるので、一方のメモリセルのリテンション性能が劣化しても、２個のメモリセルが保持するデータの相違は維持される結果、その差を差動増幅することによって正規の記憶情報を取得することができる。ツインセルの第１及び第２メモリセルが夫々保持するデータが揃えられる初期化状態（イニシャル状態）においてツインセルの記憶情報は不定であるが、この記憶情報が不定の状態はユーザに公開される。その結果、データの書込み制御には初期化制御が含まれず、見掛け上、データ書込み時間の短縮が実現される。
【００２１】
前記イニシャル状態においてツインセルの記憶情報は不定であるから、論理値“１”又は“０”の何れもリードできる可能性がある。このとき、前記制御回路は、前記不揮発性メモリの外部から供給される初期化チェックコマンドに応答してチェックアドレスで指定される初期化単位の前記ツインセルの第１記憶素子及び第２記憶素子が等しいデータを保持するか否かの判定結果をコマンド応答として返すチェック制御を行う。これにより、外部からイニシャル状態であるか否かを確認することができる。
【００２２】
更に具体的な形態として、前記ツインセルに書込む相補データの保持に利用される書込みデータラッチ回路と、前記ツインセルから読み出されたデータと前記データラッチ回路の保持データとを比較判定するベリファイ回路とを更に有する。前記制御回路によるチェック制御は、前記初期化チェックの指示に応答して前記書き込みデータラッチ回路に同一データを保持させ、チェックアドレスで指定される初期化単位の前記ツインセルから読み出されたデータと前記データラッチ回路の保持データとが一致するか否かの前記ベリファイ回路による比較判定結果を前記識別情報とする制御である。イニシャル状態か否かを判定するための回路規模の増大を抑えることができる。
【００２３】
〔３〕イニシャル状態の非公開に特化した更に別の観点による半導体集積回路は、夫々書換え可能な不揮発性の第１記憶素子と第２記憶素子とを１ビットのツインセルとして複数個備えるメモリアレイと、読出し選択されたツインセルから出力される相補データを差動増幅する読出し回路と、制御回路と、を含む不揮発性メモリを有する。前記制御回路は、前記不揮発性メモリの外部から与えられる書込みの指示に応答して、書込みアドレスで指定されたツインセルに対しその第１記憶素子及び第２記憶素子が夫々保持するデータを等しくしてから、書込みデータに従って当該第１記憶素子と第２記憶素子の何れか一方が保持するデータを変更して当該ツインセルに前記書き込みデータに応ずる相補データを書き込む書き込み動作を制御する。
【００２４】
上記より、ツインセルを構成する２個のメモリセルに異なるデータを保持させるので、一方のメモリセルのリテンション性能が劣化しても、２個のメモリセルが保持するデータの相違は維持される結果、その差を差動増幅することによって正規の記憶情報を取得することができる。ツインセルの記憶情報が不定となる状態はユーザには見えない。
【００２５】
〔４〕本発明の更に具体的な形態として、前記第１記憶素子及び第２記憶素子は、閾値電圧の相違によって２値データの保持を行うフラッシュメモリセルであり、保持する２値データの相違によってリテンション特性が相違される。
【００２６】
ツインセルを構成する第１記憶素子が接続するビット線と第２記憶素子が接続するビット線との間に他のツインセルの第１記憶素子又は第２記憶素子が接続する別のビット線が配置される。当該別のビット線はこれを挟んで動作するビット線の相補的なレベル変化に対して容量性カップリングの影響を緩和するシールド配線として機能する。
【００２７】
ツインセルを構成する第１記憶素子と第２記憶素子の選択端子が共通のワード線(ＷＬ)に接続される。ツインセルの選択が容易である。
【００２８】
前記不揮発性メモリの外部から供給される書込みデータをラッチする第１データラッチ回路(ＬＴＰ)と、前記書込みデータの反転データをラッチする第２データラッチ回路(ＬＴＮ)と、前記第１ラッチ回路が保持するデータに従って第１記憶素子の閾値電圧を変化させるための書込み電流を第１ビット線に供給する第１電流スイッチと、前記第２ラッチ回路が保持するデータに従って第２記憶素子の閾値電圧を変化させるための書込み電流を第２ビット線に供給する第２電流スイッチとを有する。比較的簡単に相補データを書込むことが可能になる。
【００２９】
前記第１記憶素子から第１ビット線に出力されるデータを前記第１ラッチ回路の保持データと比較する第１比較回路(ＥＸＯＲ＿Ｐ)と、選択された第２記憶素子から第２ビット線に出力されるデータを前記第２ラッチ回路の保持データと比較する第２比較回路(ＥＸＯＲ＿Ｎ)と、第１比較回路による比較結果と第２比較回路による比較結果が共に一致であるかを判別する判別回路(ＡＮＤ)と、を有する。比較的簡単に書込みベリファイ等を行うことが可能になる。
【００３０】
〔５〕記憶情報のセキュリティ対策に着目した半導体装置（１Ａ）は、中央処理装置（２）と、前記中央処理装置によるアクセス対象にされる書換え可能な不揮発性メモリ（６，７）とを有する。前記不揮発性メモリは、選択端子が選択制御線に接続されデータ端子がデータ線に接続されていて電気的に書き換え可能な不揮発性の記憶素子（ＭＣ１，ＭＣ２）を複数個有し選択制御線を共有する一対の記憶素子をツインセルとすることが可能なメモリアレイ（１９）と、選択制御線で選択されたツインセルの一対の記憶素子から夫々異なるデータ線に読み出された相補データを差動増幅する第１読出し回路（ＳＡ）と、前記選択されたツインセルの一方の記憶素子から読み出されたデータを増幅する第２読出し回路（ＶＳＡ，ＶＳ＿Ｐ，ＶＳＡ＿Ｎ）と、書込み制御回路（７）と、外部インタフェース回路（ＨＡＣＳＰ，ＬＡＣＳＰ）と、を含む。前記書き込み制御回路は、１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有する。前記外部インタフェース回路は、選択されたツインセルの一対の記憶素子から読み出された非反転データと反転データが前記第１読出し回路で差動増幅されて得られるデータを外部に出力する第１読出しモードと、選択されたツインセルの一方の記憶素子から読み出されたデータが前記第２読出し回路で増幅されて得られるデータを外部に出力する第２読出しモードと、を有する。これにより、第1読出しモードでは、読出しデータの値に拘わらず動作電流が同じになるから、電流観測によるデータ推定を困難にすることができる。
【００３１】
具体的な形態として、前記外部インタフェース回路は、前記第１読出しモードで読出し動作を行う第１外部インタフェース回路（ＨＡＣＳＰ）と、前記第２読出しモードで読出し動作を行う第２外部インタフェース回路（ＬＡＣＳＰ）とを別々に備えてよい。第1読出しモードによる差動増幅により高速読出しが可能であり、第２読出しモードによるシングルエンド増幅により低速であっても低消費電力読出しが可能である。このとき、第１及び第２外部インタフェース回路を個別化することは、その読出し動作の違いに即したバスを個別接続するのに好適である。
【００３２】
更に具体的な形態として、前記第１外部インタフェース回路に接続する第１バス（ＨＢＵＳ）と、前記第２外部インタフェース回路に接続する第２バス（ＰＢＵＳ）と、前記第１バス及び第２バスに接続するバスインタフェース回路（４Ａ）とを有する。前記第１バスは前記中央処理装置に接続される。前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、そのアクセス対象アドレスに応じて、第１外部インタフェース回路に第１読出しモード又は第２外部インタフェース回路に第２読出しモードを指定する。これにより、個別化した第１及び第２外部インタフェース回路に対するアクセスを切り換える制御を比較的簡単に実現することができる。
【００３３】
更に具体的な形態として、前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、モードレジスタ（５０）が第１状態のときそのアクセス対象アドレスに応じて、第１外部インタフェース回路に第１読出しモード又は第２外部インタフェース回路に第２読出しモードを指定し、モードレジスタが第２状態のときそのアクセス対象アドレスに拘わらず第１外部インタフェース回路に第１読出しモードを指定する。セキュリティー強化の制御をバスインタフェース回路を用いて比較的簡単に実現することができる。
【００３４】
記憶情報のセキュリティ対策に着目した別の観点による半導体装置は、上記同様に中央処理装置と不揮発性メモリとを有し、前記不揮発性メモリは、メモリアレイと、第１読出し回路と、第２読出し回路と、書込み制御回路と、外部インタフェース回路と、を含む。このとき、前記外部インタフェース回路は、選択されたツインセルの一対の記憶素子から読み出された非反転データと反転データが前記第１読出し回路で差動増幅されて得られるデータを外部に出力するセキュア読出しモードと、選択されたツインセルの一方の記憶素子から読み出されたデータが前記第２読出し回路で増幅されて得られるデータを外部に出力する非セキュア読出しモードとを有する。
【００３５】
〔６〕読出し動作の選択的高速化に着目した半導体装置（１Ｂ）は、中央処理装置（２）と、電気的に書換え可能であって前記中央処理装置によってアクセス可能にされる不揮発性メモリ（６Ａ，７）とを有する。前記不揮発性メモリは、選択端子が選択制御線に接続されデータ端子がデータ線に接続されていて電気的に書き換え可能な不揮発性の記憶素子（ＭＣ１，ＭＣ２）を複数個有し選択制御線を共有する一対の記憶素子をツインセルとするメモリアレイ（１９）と、アドレス信号に基づいて前記選択制御線の選択動作を行う選択制御線選択回路（２４Ａ，２５Ａ）と、アドレス信号に基づいてデータ線を選択するデータ線選択回路（３０，２２）と、選択制御線選択回路で選択され且つデータ線選択回路で選択されたツインセルの一対の記憶素子から夫々異なるデータ線に読み出された相補データを差動増幅する第１読出し回路（ＳＡ）と、書込み制御回路と、選択制御回路と、を含む。前記書き込み制御回路は、１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有する。前記選択制御回路は、データ線選択回路で選択されるデータ線を共有する記憶素子に対して１ライン分の選択制御線を選択するのか複数ライン分の選択制御線を選択するのかを制御する。これにより、データ線を共有する記憶素子に対して複数ライン分の選択制御線を選択する場合には、１ライン分の選択制御線を選択する場合に比べて、データに供給される信号量が増えるから、その分だけ読出し動作を高速化することができる。
【００３６】
具体的な一つの形態として、前記第１読出し回路は、前記選択制御線で選択されたツインセルの一対の記憶素子から選択された一対のデータ線に読み出された非反転データと反転データを差動増幅して出力する第１読出し動作、又は、複数の前記選択制御線で選択され且つ一対のデータ線を共有する複数個のツインセルの夫々における一対の記憶素子から当該一対のデータ線に読み出された非反転データと反転データを差動増幅して出力する第２読出し動作を行う。
【００３７】
更に具体的な形態として、前記選択制御回路は、前記選択制御線の１ライン分選択又は複数ライン分選択を決定するモードレジスタ（５１）を有する。第１読出し動作と第２読出し動作の切換えを簡単に行うことができる。
【００３８】
更に具体的な形態として、前記選択制御回路は、前記選択制御線の複数ライン分選択を行うアドレスを判定するアドレス判定回路（５３，５４）を更に有し、前記モードレジスタによって前記選択制御線の複数ライン分選択が指示されているときは、アドレス判定回路で判別されたアドレス範囲に対してのみ、前記選択制御線の複数ライン分選択を行う。特定のアドレス範囲に対して第２読出し動作を選択可能に制御することができる。
【００３９】
更に具体的な形態として、前記アドレス判定回路は、前記選択制御線の複数ライン分選択を行うアドレス範囲が書換え可能に設定されるアドレスレジスタ（５３）を更に有する。前記第２読出し動作を選択可能なアドレス範囲が可変になる。
【００４０】
更に具体的な形態として、前記選択されたツインセルの一方の記憶素子から読み出されたデータを増幅して出力する第３読出し動作を行う第２読出し回路（ＶＳＡ，ＶＳＡ＿Ｐ，ＶＳＡ＿Ｎ）を更に有する。読出し動作は遅くても電力消費を低減したい用途にも応えることが可能になる。
【００４１】
更に具体的な形態として、前記第１読出し動作及び第２読出し動作によって得られるデータを外部に出力する第1外部インタフェース回路（ＨＡＣＳＰ）と、前記第３読出し動作によって得られるデータを外部に出力する第２外部インタフェース回路（ＬＡＣＳＰ）とを更に有する。差動増幅の第1読出し動作又は第２読出し動作による高速読出しが可能であり、シングルエンド増幅の第３読出し動作による低速であっても低消費電力読出しが可能である。このとき、第１及び第２外部インタフェース回路を個別化することは、その読出し動作の違いに即したバスを個別接続するのに好適である。
【００４２】
更に具体的な形態として、前記第１外部インタフェース回路に接続する第１バス（ＨＢＵＳ）と、前記第２外部インタフェース回路に接続する第２バス（ＰＢＵＳ）と、前記第１バス及び第２バスに接続するバスインタフェース回路とを有する。前記第１バスは前記中央処理装置に接続される。前記バスインタフェース回路は、中央処理装置からの読出しアクセスの要求に応答するとき、そのアクセス対象アドレスに応じて、第１外部インタフェース回路又は第２外部インタフェース回路に読出し動作を指示する。これにより、個別化した第１及び第２外部インタフェース回路に対するアクセスを切り換える制御を比較的簡単に実現することができる。
【発明の効果】
【００４３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４４】
すなわち、半導体装置の不揮発性メモリにおいて、電気的に書換え可能な不揮発性メモリセルにおけるリテンション性能を向上させることができる。
【００４５】
書換え可能な２個の記憶素子を１ビットのツインセルとして用いる不揮発性メモリに対する見掛け上のデータ書込み時間を短縮することができる。
【００４６】
不揮発性メモリに対する動作電流の観測による記憶情報の推定を困難にする利用形態への対応が可能になる。
【００４７】
不揮発性メモリに対する読出し速度や電力消費などのシステムの要求等に応じた読出し形態を選択できる。
【発明を実施するための最良の形態】
【００４８】
《第１のマイクロコンピュータ》
図２には本発明の一例に係るマイクロコンピュータ(ＭＣＵ)１が示される。同図に示されるマイクロコンピュータ１は例えば相補型ＭＯＳ集積回路製造技術等により単結晶シリコンのような１個の半導体チップに形成される。
【００４９】
マイクロコンピュータ１は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳの２バス構成を有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは特に制限されないが夫々データバス、アドレスバス及びコントロールバスを有する。バスを２バス構成に分離することにより、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証しようとするものである。
【００５０】
高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ(ＤＭＡＣ）３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４、中央処理装置２のワーク領域等に利用されるランダムアクセスメモリ（ＲＡＭ）５、及びデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。
【００５１】
周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、及びマイクロコンピュータの内部クロック信号を生成するクロックパルスジェネレータ（ＣＰＧ）１１が接続される。ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され或いは外部クロック信号が供給されるクロック端子、ＳＴＢはスタンバイ状態を指示する外部ハードウェアスタンバイ端子、ＲＥＳはリセットを指示する外部リセット端子、Ｖｃｃは外部電源端子、Ｖｓｓは外部グランド端子である。
【００５２】
ここではロジック回路としてのフラッシュシーケンサ７は論理合成により設計され、アレイ構成のフラッシュメモリモジュール６はＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ又はＤＭＡＣは高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２又はＤＭＡＣ３はフラッシュメモリモジュール６に対して書込み及び初期化のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行し、これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。
【００５３】
《フラッシュメモリモジュール》
図１にはフラッシュメモリモジュール６の構成が例示される。フラッシュメモリモジュール６は１ビットの情報記憶を２個の不揮発性メモリセルを用いて行う。即ちメモリアレイ（ＭＡＲＹ）１９は、夫々書換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットのツインセルとして複数個備える。図１には代表的に１対だけ図示されている。不揮発性メモリセルＭＣ１，ＭＣ２は、例えば図３の（Ａ）に例示されるスプリットゲート型フラッシュメモリ素子とされる。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲート（ＣＧ）とメモリゲート（ＭＧ）を有し、メモリゲートとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域（SiN）が配置されて構成される。選択ゲート側のソース又はドレイン領域はビット線(ＢＬ)に接続され、メモリゲート側のソース又はドレイン領域はソース線(ＳＬ)に接続される。メモリセルの閾値電圧（Ｖｔｈ）を下げるにはＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。メモリセルの閾値電圧（Ｖｔｈ）を上げるにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧が低ければメモリセルはオン状態にされ、閾値電圧が高ければオフ状態にされる。メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、図３の（Ｂ），（Ｃ）に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲート（ＦＧ）とコントロールゲート（ＷＬ）がスタックされて構成される。図３の（Ｂ）はホットキャリア書込み方式によって閾値電圧を上げ、ウェル領域（ＷＥＬＬ）への電子の放出によって閾値電圧を下げる。図３の（Ｃ）はＦＮトンネル書込み方式によって閾値電圧を上げ、ビット線（ＢＬ）への電子の放出によって閾値電圧を下げる。
【００５４】
不揮発性メモリセルＭＣ１，ＭＣ２から成る一つのツインセルによる情報記憶は図４の閾値電圧分布に例示されるように、不揮発性メモリセルＭＣ１，ＭＣ２に相補データを格納することによって行う。即ち、メモリセルＭＣ１，ＭＣ２の夫々はセルデータ“１”（低閾値電圧状態）又はセルデータ“０”（高閾値電圧状態）を保持することができる。このとき、ツインセルの一方のメモリセルＭＣをポジセル、他方のメモリセルＭＣ２をネガセルとすると、ツインセルデータ“１”はポジセルＭＣ１がセルデータ“１”、ネガセルがセルデータ“０”を保持する状態であり、ツインセルデータ“０”はポジセルＭＣ１がセルデータ“０”、ネガセルがセルデータ“１”を保持する状態である。ツインセルのポジセルＭＣ１及びネガセルＭＣ２が共にセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。
【００５５】
図１に代表的に示されたツインセルのメモリセルＭＣ１，ＭＣ２において、メモリゲートＭＧは共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬ及びワード線ＷＬに接続される。メモリセルＭＣ１，ＭＣ２は列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。夫々の書込み系主ビット線ＷＭＢＬには複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬはグランドＶｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの一方の差動入力端子に接続され、メモリセルＭＣ２の副ビット線ＳＢＬはメモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の差動入力端子に接続される。ワード線ＷＬは第１行デコーダ(ＲＤＥＣ１)２４によって選択され、メモリゲート線ＭＧＬ及び副ビット線セレクタ２０は第２行デコーダ(ＲＤＥＣ２)２５によって選択される。第１行デコーダ２４及び第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報等に従い、データの書込み動作及び初期化動作ではＬＡＣＳＰに供給されるアドレス情報等に従う。階層センスアンプＳＡの出力は読出し系の主ビット線ＲＭＢＬに接続され、出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。読出し系の主ビット線ＲＭＢＬは例えば出力バッファ２６の並列データ入出力ビット数に応ずる本数が設けられる。書込み系主ビット線ＷＭＢＬは書込みデータラッチ回路２７のラッチデータに従って選択的に書込み電流が流れるようにされる。書込みデータラッチ回路２７は書換え列セレクタ２８で選択され、また、書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬはベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力及び書込みデータラッチ回路２７は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＳ）２９に接続する。書換え列セレクタ２８は列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作はＬＡＣＳＰに供給されるアドレス情報等に従う。電源回路(ＶＰＧ)３１は読出し、書込み、初期化に必要な各種動作電源を生成する。タイミングジェネレータ(ＴＭＧ)３２はＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。フラッシュメモリの制御部はＦＳＱＣ７とタイミングジェネレータ３２によって構成される。
【００５６】
《ツインセルデータの読出し》
図５にはデータの読出し系及び書込み系の詳細な回路構成が例示される。書込み系主ビット線としてＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの８本が例示され、そこに接続するメモリマットとして１個のメモリマットが例示される。特に制限されないが、副ビット線としてＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが配置され、１本の書込み系主ビット線に対して２本の副ビット線が割り当てられる。メモリセルＭＣ１，ＭＣ２については図示を省略してある副ビット線に付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスＰはツインセルの一方のメモリセルＭＣ１（ポジセル）に接続する副ビット線であることを意味し、サフィックスＮはツインセルの他方のメモリセルＭＣ２（ネガセル）に接続する副ビット線であることを意味する。書込み主ビット線に付された参照符号におけるアルファベットのサフィックスＰはツインセルのポジセルに接続する書込み主ビット線であることを意味し、サフィックスＮはツインセルのネガセルに接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。
【００５７】
読出し系セレクタ２２をスイッチ制御する選択信号ＹＲ０Ｎ〜ＹＲ７Ｎはツインセルの列番号が等しい一対の副ビット線を選択し、選択したポジセル側の副ビット線とネガセル側の副ビット線とをセンスアンプＳＡの差動入力端子に接続する。センスアンプＳＡは差動入力端子に夫々電流源トランジスタ（図示せず）を有し、読出し動作において電流源トランジスタが活性化される。読出し動作においてワード線によってツインセルが選択されると、選択されたツインセルのポジセルとネガセルは記憶しているツインセルデータに従って相補的にスイッチ動作し、其れによってセンスアンプＳＡの差動入力端子に電位差が形成される。この電位差をセンスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルのツインセルデータを出力する。
【００５８】
上記ツインセルの列番号配置と読出し系セレクタ２２による副ビット線の選択形態により、読出し系セレクタ２２で選択される一対の副ビット線の間にはそのとき非選択にされる別の副ビット線が配置されるようになっている。例えばＳＢＬ＿０ＰとＳＢＬ＿０Ｎが選択されるとき、その間にはＳＢＬ＿４Ｐ，ＳＢＬ＿１Ｐ，ＳＢＬ＿５Ｐが配置されている。読出し系ディスチャージ回路４０はディスチャージ信号ＤＣＲ０、ＤＣＲ１によって副ビット線ＳＢＬを選択的にグランド電位Ｖｓｓに接続する回路であり、副ビット線セレクタ２０により非選択とされる副ビット線をグランド電位に接続する。例えば読出し動作においてＳＢＬ＿０ＰとＳＢＬ＿０Ｎが選択されるとき、その間に配置されたＳＢＬ＿４Ｐ，ＳＢＬ＿５Ｐがグランド電位Ｖｓｓに接続される。読出し選択とされる副ビット線の間でグランド電位に接続される別の副ビット線は、当該読出し選択の副ビット線に読み出される相補データに対するグランドシールドとして機能し、不所望な容量カップリングによる誤動作を防止することができる。
【００５９】
読出し動作ではツインセルは保持する相補データに応ずる差動信号を増幅するので、前記電流源トランジスタから副ビット線に供給される電流に誤差があっても、差動信号の中間の電流信号を参照電流としてセンス増幅を行う場合よりも差動増幅動作への影響は小さい。
【００６０】
《ツインセルデータの書込み》
ツインセルのリテンション特性は、例えば１６０°Ｃのような動作保証上限側の温度下では図６の（Ａ）に例示されるように、セルデータ“０”を保持するメモリセル（高閾値電圧のメモリセル）は時間と共に閾値電圧が下がり、セルデータ“１”を保持するメモリセルの閾値電圧はさほど変化しない。一方、常温下では図６の（Ｂ）に例示されるように、セルデータ“１”を保持するメモリセル（低い閾値電圧のメモリセル）は時間と共に閾値電圧が上がり、セルデータ“０”を保持するメモリセルの閾値電圧はさほど変化しない。ツインセルデータが書込まれた後のツインセルの経年的な閾値電圧の変化に対して、読出し動作は上述のようにツインセルが保持する相補データに従って形成される差動信号を差動増幅するから、差動信号によって電位差が形成される限り、ツインセルデータのセンス増幅を行うことができる。差動信号の中間の電流信号を参照電流としてセンス増幅を行う場合には参照電流のばらつき範囲ＦＬＣとの関係により、時間Ｔ１で寿命が尽きることになる。ツインセルに相補データを保持する記憶形態では、高温下では時間Ｔ２まで延命させることができ、常温下ではそれ以上延命させることができる。Ｖ＿ＷＬはそのときのワード線選択レベルである。
【００６１】
書込みデータラッチ回路２７は、信号ＢＬＫＣＩによるリセット機能を有するスタティックラッチＬＴＰ，ＬＴＮと、書込みパルスＷＰＬＳのパルス幅に応じて書込み電流を流すための電流スイッチＰＳＷＰ，ＰＳＷＮと、スタティックラッチＬＴの反転記憶ノードの値にしたがって主ビット線と電流スイッチＰＳＷＰ，ＰＳＷＮとを選択的に接続する書込み選択スイッチＳＳＷを有する。ポジセルに割り当てられる主ビット線に対応するスタティックラッチＬＴＰにはデータバスＰＢＵＳ＿Ｄから非反転信号線ＰＳＬに供給された書込みデータが書換え列セレクタ２８で選択されて供給される。ネガセルに割り当てられる主ビット線に対応するスタティックラッチＬＴＮにはデータバスＰＢＵＳ＿Ｄから反転信号線ＮＳＬに供給された反転書込みデータが書換え列セレクタ２８で選択されて供給される。ＥＮＤＴは信号線ＰＳＬ，ＮＳＬへの書込みデータの入力ゲート信号である。ポジセルに割り当てられる主ビット線は書換え列セレクタ２８を介して非反転ベリファイ信号線ＰＶＳＬに共通接続される。ネガセルに割り当てられる主ビット線は書換え列セレクタ２８を介して反転ベリファイ信号線ＮＶＳＬに共通接続される。書換え系の列セレクタ２８をスイッチ制御する選択信号ＹＷ０〜ＹＷ３はツインセルの列番号が等しい一対の主ビット線を信号線ＰＳＬ，ＮＳＬに接続し、また、それに対応するスタティックラッチＬＴＰ，ＬＴＮを信号線ＰＳＬ，ＮＳＬに接続する。書込み動作においてデータバスＰＢＵＳ＿Ｄから入力された書込みデータは相補データとして信号線ＰＳＬ，ＮＳＬに入力され、書換え系の列セレクタ２８で選択される一対のスタティックラッチＬＴＰ，ＬＴＮにラッチされる。スタティックラッチＬＴＰ，ＬＴＮの一方はデータ“１”、他方はデータ“０”をラッチする。ラッチデータ“１”に対応する主ビット線にはソース線からの書込み電流が流れず、ラッチデータ“０”に対応する主ビット線にはソース線からの書込み電流が流れ、これによって、選択されたツインセルの一方のメモリセルにはセルデータ“１”が書込まれ、他方のメモリセルにはセルデータ“０”が書込まれる。書込みベリファイにおいては、書込み動作が選択されたツインセルの記憶情報を対応する一対の主ビット線に読出して書換え列セレクタ２８でベリファイ信号線ＰＶＳＬ，ＮＶＳＬに伝達し、シングルエンドで反転増幅出力を得るベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎで増幅する。また、書込み動作において書込みデータが格納されたスタティックラッチＬＴＰ，ＬＴＮの保持データを同じく書換え系の列セレクタ２８で信号線ＰＳＤＬ，ＮＳＬに伝達する。ベリファイセンスアンプＶＳＡ＿Ｐの出力と信号線ＰＳＬの非反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｐで調べることによってポジセルのデータ書込み状態を検証することができ、同様に、ベリファイセンスアンプＶＳＡ＿Ｎの出力と信号線ＮＳＬの反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｎで調べることによってネガセルのデータ書込み状態を検証することができる。排他的論理和ゲートＥＸＰＲ＿Ｐ，ＥＸＯＲ＿Ｎの出力に対してアンドゲートＡＮＤで論理積を採り、その論理積の結果が１ビットの書込みデータに対する書込みベリファイ結果ＶＲＳＬＴになる。書込みデータが複数ビットの場合には複数ビット分の排他的論理和ゲートの全ての出力に対して論理積を採ってベリファイ結果を得ることになる。ベリファイ結果ＶＲＳＬＴはフラッシュシーケンサ７に供給される。
【００６２】
また、ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎの出力はセレクタＳＥＬを介して選択的に周辺データバスＰＢＵＳ＿Ｄに出力可能になっている。この読出し経路は、ツインセルに記憶されたネガセルの記憶情又はポジセルの記憶情報をシングルエンド増幅して周辺データバスＰＢＵＳ＿Ｄに出力する読出し経路になる。特に制限されないが、セレクタＳＥＬからＰＢＵＳ＿Ｄへのリードデータの出力動作ではセレクタＳＥＬの入力が選択される側の一方のベリファイセンスアンプＶＳＡ＿Ｐ又はＶＳＡ＿Ｎが活性化される。すなわち、セレクタＳＥＬがベリファイセンスアンプＶＳＡ＿Ｐの出力を選択するときにはベリファイセンスアンプＶＳＡ＿Ｐが活性化され、セレクタＳＥＬがベリファイセンスアンプＶＳＡ＿Ｎの出力を選択するときにはベリファイセンスアンプＶＳＡ＿Ｎが活性化される。ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎはその性質上センスアンプＳＡのような高速動作を要しないから、回路構成並びに回路を構成するＭＯＳトランジスタの相互コンダクタンスは比較的小さくされる。したがって、センスアンプＳＡを用いる読出し動作に比べてベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎを用いる読出し動作は電力消費が少なくされる。
【００６３】
書込み系ディスチャージ回路４１はディスチャージ信号ＤＣＷ０、ＤＣＷ１によって書込み用主ビット線ＷＭＢＬを選択的にグランド電位Ｖｓｓに接続する回路であり、書換え列セレクタ２８により非選択とされる書込み用主ビット線ＷＢＭＬをグランド電位Ｖｓｓに接続する。例えば書き換え後のベリファイ動作においてＷＭＢＬ＿０ＰとＷＭＢＬ＿０Ｎが選択されるとき、その間に配置されたＷＭＢＬ＿１Ｐがグランド電位Ｖｓｓに接続される。書き換え後のベリファイ動作で選択とされる差動の書込み用主ビット線の間でグランド電位に接続される別の主ビット線は、当該書き換え後のベリファイ動作で選択される主ビット線上に現れる差動信号に対するグランドシールドとして機能し、不所望な容量カップリングによる誤動作を防止することができる。
【００６４】
《動作モード》
図７にはツインセルのデータ状態と動作モードの関係が示される。ツインセルのデータ状態はフラッシュメモリの外部から認識できる状態、即ち、ＣＰＵ２で認識できる状態を意味する。ツインセルのデータ状態はイニシャル状態（初期状態）、ツインセルデータ“１”状態、及びツインセルデータ“０”状態の３状態である。ツインセルデータ“１”状態とツインセルデータ“０”状態との間を直接遷移することはできない。イニシャル状態はツインセルの一対のメモリセルＭＣ１，ＭＣ２がセルデータ“１”を保持する状態であり、センスアンプＳＡを用いた差動読出しの結果としての記憶情報は不定となる。フラッシュシーケンサ７は、ＣＰＵ２等から与えられる初期化の指示に応答して初期化アドレスで指定されたツインセルの一対のメモリセルＭＣ１，ＭＣ２が夫々保持するデータをセルデータ“１”で揃えて初期化する初期化動作を制御することによってイニシャル状態を実現する。また、フラッシュシーケンサ７は、ＣＰＵ２等から与えられる書込みの指示に応答して書込みアドレスで指定されたツインセルのメモリセルＭＣ１，ＭＣ２の何れか一方が保持するセルデータ“１”をセルデータ“０”に変更して当該ツインセルに相補データを書き込む書き込み動作を制御することによって、ツインセルデータ“１”状態又はツインセルデータ“０”状態を実現する。フラッシュメモリは一括消去を行うという性格上、ランダムアクセスによってビット毎に初期化状態を得ることはできない。上記書込み動作の対象とするツインセルの数は、複数のツインセルを初期化状態とする単位に等しくされ、或いは、上記初期化状態とする単位の整数分の一にされる。したがって、ＣＰＵ２は初期化動作を行うとき初期化状態にされるツインセルの記憶情報を予めＲＡＭ等に退避させることが必要な場合がある。退避したデータの一部を書き戻さなければならないような場合である。
【００６５】
イニシャル状態のツインセルデータはセンスアンプＳＡを用いて読み出した結果は不定であるから、センスアンプＳＡでのリードデータによってその状態を判別することはできない。フラッシュシーケンサ７は、イニシャル状態をツインセルデータ“１”状態又はツインセルデータ“０”状態と区別するためのチェック動作の制御を行う。例えば図８に例示されるように、フラッシュシーケンサ７は、ＣＰＵ２等から与えられる初期化チェックの指示（ブランクチェックコマンド）に応答してチェックアドレスで指定されたツインセルがイニシャル状態にあるか否かの識別情報をフラッシュメモリモジュール６に出力させるチェック制御を行う。具体的には、チェックアドレスで指定されたツインセルに対応するスタティックラッチ回路ＬＴＰ，ＬＴＮを信号ＢＬＣＣＩでリセットしてデータ“１”を保持させ、また、チェックアドレスで指定されたツインセルから一対の主ビット線にメモリセルＭＣ１，ＭＣ２のデータを出力させ、書込みベリファイ動作と同様に夫々のメモリセルＭＣ１，ＭＣ２からの出力データと対応するスタティックラッチ回路ＬＴＰ，ＬＴＮの保持データ“１”とが一致することを排他的論理和ゲートＥＸＯＲ＿Ｐ，ＥＸＯＲ＿Ｎで判別し、その判別結果の論理積を信号ＶＲＳＬＴにより出力させる。フラッシュシーケンサ７は信号ＶＲＳＬＴの“１”によってイニシャル状態であることを識別し、その結果を初期化チェックの指示に対する応答としてＣＰＵ２に返す。
【００６６】
図９にはツインセルのデータ状態と動作モードの別の関係を示す。図９においてツインセルのデータ状態はツインセルデータ“１”状態及びツインセルデータ“０”状態の２状態である。ツインセルデータ“１”状態とツインセルデータ“０”状態との間を直接遷移することができる。但し、フラッシュメモリの性質上、ランダムアクセスによってツインセルデータ“１”状態とツインセルデータ“０”状態を得ることはできない。セルデータ“０”を書込むにはメモリセルに対して一括消去を行って予めセルデータ“１”の所謂消去状態にしなければならない。要するに、ツインセルデータ“１”状態とツインセルデータ“０”状態との間を遷移するにはその間で前記イニシャル状態と同じ中間状態を経なければならない。この意味で、ＣＰＵ２等に対して非公開（若しくはユーザ非公開）のイニシャル状態が存在することになる。フラッシュシーケンサ７は、前記ＣＰＵ２等から与えられる書込み指示に応答して、書込みアドレスで指定されたツインセルに対しそのメモリセルＭＣ１，ＭＣ２が夫々保持するデータをセルデータ“１”に揃えてから、書込みデータに従って当該メモリセルＭＣ１，ＭＣ２の何れか一方が保持するデータをセルデータ“０”に変更して当該ツインセルに前記書き込みデータに応ずる相補データを書き込む書き込み動作を制御する。イニシャル状態と同じ中間状態を経るとき、所謂消去対象とされるメモリセルの記憶情報は所謂消去の前にシーケンサ内のＲＡＭに退避される。シーケンサ内のＲＡＭに退避されたデータは外部から供給される書込みデータによって全部又は一部が上書きされ、その後、スタティックラッチＬＴＰ，ＬＴＮに転送されるデータによって、所謂消去対象とされたメモリセルに対して書込みが行われる。
【００６７】
図９の場合、ユーザに公開されるデータ状態はツインセルデータ“１”状態及びツインセルデータ“０”状態の２状態であり、ＣＰＵ２等によって不定状態が参照されることはない。但し、書込みの指示に応答するとき必ず前記イニシャル状態と同じ中間状態を経なければならないから、書込み指示に対する応答の完了までの時間が見掛け上長くなる。
【００６８】
《コマンド》
図１０の（Ａ）には図７のデータ状態を制御する場合のコマンドが例示される。イニシャライズコマンド(ＩＣＭＤ)によりイニシャル状態を設定し、書込みコマンド(ＰＣＭＤ)によりツインセルデータ“１”状態及びツインセルデータ“０”状態を設定し、ブランクチェックコマンド(ＢＣＭＤ)によりイニシャル状態を確認する。上記コマンドは所定のアドレスとデータを指定した２回のライトアクセスを発行することによって指示される。例えば、イニシャライズコマンド(ＩＣＭＤ)は特定のアドレス（フラッシュアドレス）にデータ２０Ｈをライトし、且つイニシャル状態とすべきフラッシュメモリアドレス（イニシャライズブロックアドレス）にデータＤ０Ｈをライトするアクセス動作をＣＰＵが発行することによってフラッシュシーケンサ７に指示される。これに応答してフラッシュシーケンサ７はそのイニシャライブロックアドレスに対して上記初期化動作を制御する。書込みコマンド(ＰＣＭＤ)は、特定のアドレス（フラッシュアドレス）にデータＥ８Ｈをライトし、且つ書込みを行うべきフラッシュメモリアドレス（書込みアドレス）に書込みデータをライトするアクセス動作をＣＰＵが発行することによってフラッシュシーケンサ７に指示される。これに応答してフラッシュシーケンサ７はその書込みアドレスのツインセルに書込みデータを書込む書込み制御を行う。ブランクチェックコマンド(ＢＣＭＤ)は、特定のアドレス（フラッシュアドレス）にデータ７１Ｈをライトし、且つチェックすべきイニシャライズブロックアドレスにデータＤ０Ｈをライトするアクセス動作をＣＰＵが発行することによってフラッシュシーケンサ７に指示される。これに応答してフラッシュシーケンサ７はそのブランクチェックアドレスに対して前記ブランクチェックの制御を行う。
【００６９】
図１０の（Ｂ）には図９のデータ状態を制御する場合のコマンドが例示される。書込みコマンド(ＰＥＣＭＤ)によりツインセルデータ“１”状態及びツインセルデータ“０”状態を設定する。このコマンド(ＰＥＣＭＤ)は所定のアドレスとデータを指定した２回のライトアクセスを発行することによって指示される。書込みコマンド(ＰＥＣＭＤ)は、特定のアドレス（フラッシュアドレス）にデータＥ８Ｈをライトし、且つ書込みを行うべきフラッシュメモリアドレス（書込みアドレス）に書込みデータをライトするアクセス動作をＣＰＵ２が発行することによってフラッシュシーケンサ７に指示される。これに応答してフラッシュシーケンサ７は、その書込みアドレスを含む消去ブロックアドレスのツインセルデータをシーケンサ内のＲＡＭに退避してから当該消去ブロックアドレスのツインセルをセルデータ“１”に初期化し、退避されたデータを書込みデータによって更新し、更新後にスタティックラッチＬＴＰ，ＬＴＮにデータを転送してツインセルに書き込む書込み制御を行う。
【００７０】
以上説明したフラッシュメモリモジュール６及びフラッシュシーケンサ７を備えたフラッシュメモリによれば以下の作用効果がある。
【００７１】
差動センスアンプＳＡのリファレンス電位を作るための参照電圧や参照電流が不要のため、参照電圧や参照電流のばらつきマージンを見込む必要が無く、回路を簡略化できる。
【００７２】
差動センスアンプＳＡの入力ペアにはどちらもメモリが繋がるため、メモリ電流の電源電圧Ｖｃｃ依存性をキャンセルできる。
【００７３】
ワード線電圧およびメモリセルＭＣ１、ＭＣ２の閾値電圧(Ｖｔｈ)の設定を、低Ｖｔｈ側メモリセルのドレイン電流の温度交点よりワード線電圧が低くなるように設定しておけば、相補データを保持する一対のメモリセルＭＣ１，ＭＣ２のメモリ電流の温度依存性をキャンセルできる。即ち、メモリセルのコントロールゲート電圧とドレイン・ソース間電流との関係を示す特性線は、一般的なMOSトランジスタと同様の温度依存性を有し、ある一点で交わるが、低Ｖｔｈ側メモリおよび高Ｖｔｈ側メモリの両方とも同じ方向の温度依存性を持つようにワード線電圧を設定することにより、相補的に閾値電圧が設定される一対のセルＭＣ１，ＭＣ２の温度依存性を揃えることができ、温度依存性によって読出し信号差が小さくなることをキャンセルすることができる。
【００７４】
ポジ側メモリセルのデータ転送経路に対し、ネガ側メモリセルのデータ転送経路にその反転データを転送するから、ユーザプログラムはポジ側メモリへの書込みデータだけを転送すれば良くなり、データ転送時間も半分になる。
【００７５】
同様に、ベリファイＳＡをポジ側メモリセルとネガ側メモリセルに対しそれぞれ専用に用意し、ポジ側／ネガ側両方のベリファイ結果をパス／フェイル（Pass/Fail）の１ビットで返す機能を有するので、ユーザプログラムはポジ側アドレスのみでベリファイすれば良くなり、ベリファイ時間が実質的に半分になる。
【００７６】
相補データを読み出す方式では、イニシャル状態を高速リードした時のリード結果が不定であるため、何らかのブランクチェック機能が必須となるが、フラッシュシーケンサ７によるコマンド制御機能を用いてベリファイリード動作と同じ動作でブランクチェックを行うので、高速リードのためのセンスアンプＳＡの入力ノードにブランクチェックのための回路を結合することを要せず、センスアンプＳＡによる高速読出しを保証することができる。特に図示はしないが、その他のブランクチェック機能として、フラッシュメモリモジュール６がブランクチェック用のリード機能を搭載してもよい。例えば、ブランクチェック動作が指示されると、フラッシュメモリモジュールの高速リード用の階層センスアンプＳＡの差動入力の一方をリファレンス側として一定電圧にするセレクタを設ける。階層センスアンプＳＡのリファレンスを一定電圧にすると、読み出し速度が遅くなるので、ブランクチェックモードでは２倍または複数倍の読み出し時間を費やしてリードするように、タイミングジェネレータやＩＯ回路の動作を切り換えることが必要になる。高速リード用のセンスアンプＳＡにブランクチェック機能を追加すれば、上記ブランクチェックモードを用いる場合のようにベリファイモードに遷移する必要は無い。
【００７７】
《第２のマイクロコンピュータ》
図１１には本発明に係る第２のマイクロコンピュータ(ＭＣＵ)１Ａが示される。ここでは、ツインセルの記憶情報を差動のセンスアンプＳＡで差動増幅して高速データＨＢＵＳに読み出す読出し動作と、ツインセルの記憶情報をシングルエンドのベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎでシングルエンド増幅して低速の周辺バスＰＢＵＳに読み出す読出し動作との詳細について説明する。図１との相違点はバスインタフェース回路４Ａの機能であり、それ以外の点は図１と同じであるからのその詳細な説明は省略する。
【００７８】
図５に示されるセンスアンプＳＡは、ワード線ＷＬで選択されたツインセルの一対の記憶素子から夫々異なるサブビット線に読み出された相補データを差動増幅する第１読出し回路を構成する。ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎは前記選択されたツインセルの一方の記憶素子から読み出されたデータを増幅する第２読出し回路を構成する。フラッシュシーケンサ７は１ビットの書込みデータに対してその非反転データと反転データを選択されたツインセルの一対の記憶素子に保持させる書き込みモードを有する書き込み制御回路を構成する。高速アクセスポートＨＡＣＳＰは、選択されたツインセルの一対の記憶素子から読み出された非反転データと反転データがセンスアンプＳＡで差動増幅されて得られるデータを外部に出力する第１読出しモードによる出力動作を行う。低速アクセスポートＬＶＣＳＰは選択されたツインセルの一方の記憶素子から読み出されたデータを前記ベリファイセンスアンプＶＳＡ＿Ｐ又はＶＳＡ＿Ｎで増幅して得られるデータを外部に出力する第２読出しモードによる出力動作を行う。
【００７９】
第１読出しモードによる出力動作では、図１２に例示されるように、データ０のリードでも、データ１のリードでも、共に一方のサブビット線に電流が流れる。これにより、第1読出しモードによる出力動作では、読出しデータの値に拘わらずフラッシュメモリで消費される動作電流が同じになるから、電流観測によるデータ推定を困難にすることができる。第２読出しモードによる出力動作の場合にはベリファイセンスアンプに流れる電流がデータ０のリードとデータ１のリードで相違を生ずる。この動作電流の相違はデータの相違に相関を有することになり、第１読出しモードによる出力動作に比べてデータ推定を可能にしてしまう。
【００８０】
センスアンプＳＡによる差動増幅動作はベリファイセンスアンプＶＳＡ＿Ｐ又はＶＳＡ＿Ｎによるシングルエンド入力による増幅動作に比べて早いタイミングで出力を確定させることとができる。第1読出しモードによる差動増幅により高速読出しが可能であり、第２読出しモードによるシングルエンド増幅により低速であっても低消費電力読出しが可能である。このとき、高速アクセスポートＨＡＣＳＰ及び低速アクセスポートＬＡＣＳＰを個別化することは、その読出し動作の違いに即したバスＨＢＵＳ，ＰＢＵＳを個別接続することができる。
【００８１】
バスインタフェース回路４Ａは中央処理装置２からの読出しアクセスの要求に応答するとき、そのアクセス対象アドレスに応じて、高速アクセスポートＨＡＣＳＰに第１読出しモード又は低速アクセスポートＬＡＣＳＰに第２読出しモードを指定する。これにより、個別化した高速アクセスポートＨＡＣＳＰ及び低速アクセスポートＬＡＣＳＰに対するアクセスを切り換える制御をバスインタフェース回路４Ａを用いて比較的簡単に実現することができる。ここまでの構成は図１と変わり無い。特に、図１１の構成では、セキュアモードレジスタ（ＳＭＲ）５０を有し、前記バスインタフェース回路４Ａは、中央処理装置２からの読出しアクセスの要求に応答するとき、モードレジスタ５０が第１状態（非セキュア読出しモード）のときは、上述のようにそのアクセス対象アドレスに応じて、高速アクセスポートＨＡＣＳＰに第１読出しモード又は低速アクセスポートＬＡＣＳＰに第２読出しモードを指定する。モードレジスタが第２状態（セキュア読出しモード）のときは、そのアクセス対象アドレスに拘わらず高速アクセスポートＨＡＣＳＰに第１読出しモードを指定する。したがて、セキュアモードではフラッシュメモリに対する全ての読出し動作において差動増幅による第１読出しモードでリードデータの出力動作が行われる。図１３の（Ａ）にはＣＰＵ２による非セキュア読出しモードでのリードデータの伝達経路が示され、図１３の（Ｂ）にはＣＰＵ２によるセキュア読出しモードでのリードデータの伝達経路が示される。セキュリティ強化の制御をモードレジスタ５０の設定に従ってバスインタフェース回路４Ａを用いて比較的簡単に実現することができる。セキュアモードレジスタ５０はＣＰＵ２のアドレス空間にマッピングされ、例えばＣＰ２によって値が設定される。尚、図１３ではセキュアモードレジスタ５０を便宜上バスインタフェース回路４Ａの外に図示していが、これはセキュアモードレジスタ５０とバスインタフェース回路４Ａとの物理的配置は離れていてもよいことを意味する。
【００８２】
図１４にはバスインタフェース回路による上記動作形態が例示される。非セキュアモードでは、例えばフラッシュメモリのアドレス空間の前半にプログラムを格納し、後半にそのプログラムで使用するデータを格納するようにする。中央処理装置２がプログラム命令のフェッチをする場合には中央処理の動作速度にあわせて読出動作を行う必要があることから、差動読出し（相補読出し）を行うことで高速に命令を読出して高速バスＨＢＩＳに出力するよう構成する。一方で中央処理装置２の動作速度にあわせてアクセス可能であることが必要とされないデータについては、アドレス空間の後半に格納し、周辺バスＰＢＵＳを介してアクセスを行うように構成することで、アドレス空間の前半へのアクセスに比べて消費電力を低減することができる。ここではセキュアモードレジスタ５０の値０で非セキュアモードが指定され、セキュアモードレジスタ５０の値１でセキュアモードが指定されるものとする。
【００８３】
データのライト動作においては、通常ライトを行う場合はＣＰＵ２から周辺バスＰＢＵＳを介して供給されたデータに対して、相補関係となるデータを再生成しラッチＬＴに設定し、ラッチＬＴにビット線ＭＢＬｉＰ／ＭＢＬｉＮを介して接続されるメモリセルに書込を行う。図５の例では１本のデータ転送イネーブル信号ＥＮＤＴによって書込みデータの非反転及び反転の相補データをラッチＬＴに転送するように構成したが、例えば図示を省略するが、書込みデータの非反転及び反転の相補データの夫々の経路をデータ転送イネーブル信号により別々に制御し、一方のビット線に接続されるラッチＬＴにだけデータを転送してメモリセルへの書込を行うようにすれば、書込み動作時の消費電力を低減することが可能になる。
【００８４】
セキュアライト動作では、中央処理装置２から周辺バスＰＢＵＳを介して供給されたデータは、ラッチＬＴに相補データとして設定され、ラッチＬＴにビット線ＭＢＬｉＰ／ＭＢＬｉＮを介して接続されるメモリセルに書込まれる。セキュアライト動作では必ず相補データによる書込みを行わなければならない。図５ではＣＰＵ２からＰＢＵＳ＿Ｄを経て供給される書込みデータをインバータにより反転することで、非反転及び反転の相補データをラッチＬＴに設定するように構成されるが、ＣＰＵ２が相補データを構成する非反転データ及び反転データの双方を出力してＰＢＵＳ＿Ｄに供給する場合には、ＣＰＵ２からのデータをビット単位でラッチＬＴに設定するようにＰＢＵＳ＿ＤからＬＴＰ，ＬＡＴＭへのデータ経路を構成してもよい。そうすると、第１読出しモードだけで読出し対象にされるアドレス領域に対して１個のメモリセル毎に１ビットのデータを書き込むことが可能になる。
【００８５】
セキュア読出しモードでは書込／読出しのどちらにおいてもビット線を流れる電流が相補関係となるため、全体としての電流量が書き込む／読み出すデータのビットパターンに依存しない一定の電流量となり、電流解析によるデータのビットパターン抽出を困難にすることができる。
【００８６】
《第３のマイクロコンピュータ》
図１５には本発明に係る第３のマイクロコンピュータ(ＭＣＵ)１Ｂが示される。ここでは、１ビットの記憶情報に用いるツインセルの数を可変とする不揮発性メモリを用いた構成について説明する。図１との相違点はフラッシュメモリモジュール６Ａの機能であり、それ以外の点は図１と同じであるからのその詳細な説明は省略する。フラッシュメモリモジュール６Ａは１ビットの記憶情報に複数のツインセルを用いるか、１個のツインセルを用いるかを指示するツインセルモードレジスタ（ＴＣＭＲ）５１を有する。ツインセルモードレジスタ５１はＣＰＵ２のアドレス空間にマッピングされ、例えばＣＰ２によって値が設定される。
【００８７】
図１６にはフラッシュメモリモジュール６Ａの構成が例示される。ＰＢＵＳ、ＨＢＵＳに付されたサフィックスＤはデータバス、Ａはアドレスバス、Ｃはコントロールバスを意味する。タイミングジェネレータＴＭＧ)３２ＡはＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。特にタイミングジェネレータＴＭＧ)３２Ａはツインセルモードレジスタ（ＴＣＭＲ）５１の設定値に従って１ビットの記憶情報に複数のツインセルを用いるか、１個のツインセルを用いるかを制御するツインセルモード制御回路（ＴＣＭＣＮＴ）５２を有する。第１行デコーダ(ＲＤＥＣ１)２４Ａはワード線ＷＬの選択動作を行う。第２行デコーダ(ＲＤＥＣ２)２５Ａはメモリゲート線ＭＧＬ及び副ビット線セレクタ２０の選択動作を行う。第１行デコーダ２４Ａ及び第２行デコーダ２５Ａによる選択動作は、読出し動作では高速アクセスポートＨＡＣＳＰから供給されるアドレス情報等に従い、データの書込み動作及び初期化動作では低速アクセスポートＬＡＣＳＰから供給されるアドレス情報等に従う。
【００８８】
図１７にはフラッシュメモリモジュール６Ａにおけるデータの読出し系及び書込み系の詳細な回路構成が例示される。図５との相違点は、ワード線ＷＬに出力が接続された３入力アンドゲートＡＮＤｗ、メモリゲート線ＭＧＬの配置された高電圧ドライバＤＲＶｐ及び高電圧ドライバＤＲＶｐに出力が接続された３入力アンドゲートＡＮＤｍが図示されている点である。
【００８９】
図１８にはフラッシュメモリモジュール６Ａにおけるツインセルモード制御回路（ＴＣＭＣＮＴ）５２、第１行デコーダ(ＲＤＥＣ１)２４Ａ及び第２行デコーダ(ＲＤＥＣ２)２５Ａの一例が示される。
【００９０】
図においてＡＤＲは高速バスＨＢＵＳ＿Ａ又は低速バスＰＢＵＳ＿Ａから供給されるアドレス信号を総称する。アドレス信号ＡＤＲをデコードする第１行デコーダ(ＲＤＥＣ１)２４ＡにおいてアンドゲートＡＮＤｗ、オアゲートＯＲｗ１、ＯＲｗ２はアドレス信号ＡＤＲのデコード段の最終段を形成し、ＷＡＤＥＣはその前段を構成する。オアゲートＯＲｗ１、ＯＲｗ２はアドレス信号の最下位ビットの相補信号Ｗｆｔ，Ｗｆｂを出力し、相補信号Ｗｆｔ、Ｗｆｂは行単位で交互にアンドゲートＡＮＤｗに入力される。信号Ｗｓｔ、Ｗｓｂはアドレス信号の最下位よりも１ビット手前のアドレスビットの相補信号であり、２行単位でアンドゲートＡＮＤｗに交互に入力される。Ｗｕ０〜Ｗｕｍはアドレス信号の最上位ビットから最下位手前２ビットまでのアドレス情報のデコード信号であり、８行単位で順位アンドゲートＡＮＤｗに供給される。従ってモード選択信号５６が論理値０（Ｌ：ローレベル）であれば、アドレス信号ＡＤＲの値に従って1本のワード線ＷＬが選択レベルにされる。モード選択信号５６が論理値１（Ｈ：ハイレベル）であれば、アドレス信号ＡＤＲの値に従って２本のワード線ＷＬが選択レベルにされる。第２行デコーダ(ＲＤＥＣ２)２５ＡについてもＭＧＡＤＥＣ、オアゲートＯＲｍ１、ＯＲｍ２、アンドゲートＡＮＤｍにより選択信号Ｍｆｔ，Ｍｆｂ、Ｍｓｔ，Ｍｓｂ、及びＭｕ０〜Ｍｕｍを同様に生成する。従ってモード選択信号５６が論理値０（Ｌ：ローレベル）であれば、アドレス信号ＡＤＲの値に従って1本のメモリゲート線ＭＧＬが選択レベルにされ、モード選択信号５６が論理値１（Ｈ：ハイレベル）であれば、アドレス信号ＡＤＲの値に従って２本のメモリゲート線ＭＧＬが選択レベルにされる。
【００９１】
ツインセルモード制御回路５２は、アドレス信号ＡＤＲがアドレス範囲設定レジスタ（ＡＢＲＥＧ）５３に設定されたアドレス範囲に含まれるか否かを判定するアドレスコンパレータ（ＡＣＯＭＰ）５４を有し、含まれると判定したとき論理値１をアンドゲート５５に出力する。アンドゲート５５はその他にツインセルモードレジスタ５１の設定値を入力してモード選択信号５６を生成する。ツインセルモードレジスタ５１の設定値は、論理値１でダブルツインセルモード（４メモリセル／ビット）を指示する。
【００９２】
ツインセルモードレジスタ５１に論理値１が設定されていると、アドレス範囲設定レジスタ（ＡＢＲＥＧ）５３に設定されたアドレス範囲のアドレスに対して読出し動作が行われるときにはアドレス信号ＡＤＲに対して２本のワード線が選択され、選択されたワード線に接続されていてカラムデコーダ３０で選択されたサブビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉＮに共通接続された２組のツインセルから記憶情報がサブビット線ＳＢＬ＿ｉＰ，ＳＢＬ＿ｉＮに読み出される。ツインセルモードレジスタ５１に論理値０が設定されている場合モード信号５６が論理値０になるので、アドレス信号ＡＤＲに応じて１本のワード線が選択される。読出し動作においてダブルツインセルモードが選択されているときはメモリセルからの読出し信号量が倍になるからデータの読出し速度を高速化することができる。ダブルツインセルモードに比べてシングルツインセルモードは読出し速度が遅いが消費電力を低く抑えることができる。書込み動作においてもワード線ＷＬと同様に、ダブルツインセルモードではアドレス信号に対応する２本のメモリゲート線ＭＧＬが書込みレベルに駆動され、前記アドレス範囲設定レジスタ（ＡＢＲＥＧ）５３に設定されたアドレス範囲のメモリセルに対しては読出しと同様にダブルツインセル単位で同じ論理値のデータを書き込むことができる。尚、ダブルツインセル単位の書込み動作では複数のツインセルに対して並行に書込み電流を供給しなければならない。小さな書込み電流供給能力で対応する場合には、ダブルツインセルに対する書込みをメモリゲート線単位で２群に分けて行えばよい。アンドゲート５５にリード信号を入力して対処すればよい。
【００９３】
図１８の例はダブルツインセルモード（４メモリセル／ビット）とツインセルモード（２メモリセル／ビット）を切換える場合を一例としているが、図１９に例示されるように、更に８メモリセル／ビットを可能する動作モードを加えることも可能である。例えば選択信号Ｗｓｔ，Ｗｓｂについてもツインセルモード制御回路（ＴＣＭＣＮＴ）５２と同様の回路構成を追加すればよい。一部の記憶領域に対して更に高速の読出しを必要とする用途に好適である。更に、図２０に例示されるように、一部の記憶領域には1メモリセル／1ビットの領域を割り当てて、低速アクセスポートＬＡＣＳＰからアクセスされるようにしてもよい。この場合にもアドレス範囲によるポートＬＡＣＳＰ又はＨＡＣＳＰの選択制御は前記説明と同様にバスインタフェース回路４が行えば良い。
【００９４】
図２１にはアドレス範囲設定レジスタ（ＡＢＲＥＧ）５３に対する初期設定のための構成が概略的に例示される。アドレス範囲設定レジスタ５３に設定するアドレス範囲情報はフラッシュメモリモジュールの特定領域にアドレスを記憶しておく。マイクロコンピュータ１Ｂに供給されるリセット信号ＲＥＳによるリセット指示が解除されたとき、これに応答してアドレス範囲情報が読み出されてアドレス範囲設定レジスタ５３に初期設定される。図２２にはアドレス範囲情報はフラッシュメモリモジュールの特定にアドレスに記憶させるときの書込み制御フローが例示される。通常の書込み・ベリファイ動作を経て行われる。図２３にはアドレス範囲情報のリセット転送制御フローが例示される。マイクロコンピュータ１Ｂに供給されるリセット信号ＲＥＳによるリセット指示が解除されたとき、リセットフラグＲＥＳＥＴが1にセットされるとことにより、アドレス範囲情報が読み出されてアドレス範囲設定レジスタ５３に初期設定され、最後にリセットフラグＲＥＳＥＴがクリアされる。アドレス範囲を変更したい場合はフラッシュメモリモジュールの特定にアドレスを別のアドレス範囲情報に書き換えればよい。
【００９５】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００９６】
例えば、ビット線は主・副ビット線構造に限定されない。メモリアレイの構成は図５に限定されず適宜変更可能である。セルの閾値電圧を変更するための電圧条件は図３に限定されない。本発明は、フラッシュメモリを搭載したマイクロコンピュータに限定されず、通信用コントローラ、画像処理用アクセラレータ等のデータ処理ＬＳＩ、更には単体のフラッシュメモリのようなメモリＬＳＩ、フラッシュメモリとデータ処理ＬＳＩを１個のパッケージに搭載したマルチチップモジュール等の半導体装置に広く適用することができる。
【図面の簡単な説明】
【００９７】
【図１】フラッシュメモリモジュールの構成を例示するブロック図である。
【図２】本発明の一例に係るマイクロコンピュータを例示するブロック図である。
【図３】メモリセルの構造と動作電圧条件を例示する説明図である。
【図４】不揮発性メモリセルから成る一つのツインセルによる情報記憶形態を示す説明図である。
【図５】データの読出し系及び書込み系の詳細な回路構成を例示する回路図である。
【図６】ツインセルのリテンション特性を例示する特性図である。
【図７】ツインセルのデータ状態と動作モードの関係を示す遷移図である。
【図８】イニシャル状態を識別するためのブランクチェックコマンドに応答するフラッシュシーケンサよる制御形態を例示するブロック図である。
【図９】ツインセルのデータ状態と動作モードの別の関係を示す遷移図である。
【図１０】図７及び図９のデータ状態を制御する場合のコマンドを夫々例示するコマンド説明図である。
【図１１】図１１には本発明に係る第２のマイクロコンピュータ(ＭＣＵ)１Ａが示される。
【図１２】セキュアモードによるデータ０リード及びデータ１リードの詠む出し形態を示す概略回路図である。
【図１３】セキュアモードと非セキュアモードのそれぞれにおけるリードデータの伝達系を示すブロック図である。
【図１４】図１４にはバスインタフェース回路によるフラッシュメモリのアクセス形態を例示する説明図である。
【図１５】図１５には本発明に係る第３のマイクロコンピュータ(ＭＣＵ)１Ｂが示される。
【図１６】図１６にはフラッシュメモリモジュール６Ａの構成が例示される。
【図１７】図１７にはフラッシュメモリモジュール６Ａにおけるデータの読出し系及び書込み系の詳細な回路構成が例示される。
【図１８】図１８にはフラッシュメモリモジュール６Ａにおけるツインセルモード制御回路（ＴＣＭＣＮＴ）５２、第１行デコーダ(ＲＤＥＣ１)２４Ａ及び第２行デコーダ(ＲＤＥＣ２)２５Ａの一例が示される。
【図１９】図１８の例はダブルツインセルモード（４メモリセル／ビット）とツインセルモード（２メモリセル／ビット）を切換える場合を一例といしているが、図１９に例示されるように、更に８メモリセル／ビットを可能する動作モードを加えることも可能である。
【図２０】図２０に例示されるように、一部の記憶領域には1メモリセル／1ビットの領域を割り当てて、低速アクセスポートＬＡＣＳＰからアクセスされるようにしてもよい。
【図２１】図２１にはアドレス範囲設定レジスタ（ＡＢＲＥＧ）５３に対する初期設定のための構成が概略的に例示される。
【図２２】図２２にはアドレス範囲情報はフラッシュメモリモジュールの特定にアドレスに記憶させるときの書込み制御フローが例示される。
【図２３】図２３にはアドレス範囲情報のリセット転送制御フローが例示される。
【符号の説明】
【００９８】
１，１Ａ，１Ｂ  マイクロコンピュータ
ＨＢＵＳ  高速バス
ＨＢＵＳ＿Ｄ  高速データバス
ＰＢＵＳ  周辺バス
ＰＢＵＳ＿Ｄ  周辺データバス
２  中央処理装置（ＣＰＵ）
４  バスインタフェース回路（ＢＩＦ）
６、６Ａ  フラッシュメモリモジュール（ＦＭＤＬ）
７  フラッシュシーケンサ（ＦＳＱＣ）７
１９  メモリアレイ（ＭＡＲＹ）
ＨＡＣＳＰ  高速アクセスポート
ＬＡＣＳＰ  低速アクセスポート
ＳＡ  階層センスアンプ
ＬＴＰ，ＬＴＮ  スタティックラッチ回路
ＭＣ１，ＭＣ２  不揮発性メモリセル
ＷＭＢＬ  書込み用の主ビット線
ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ  ポジセル側の主ビット線
ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎ  ネガセル側の主ビット線
ＳＢＬ  副ビット線
ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ  ポジセル側の副ビット線
ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎ  ネガセル側の副ビット線
ＲＭＢＬ  読出し用の主ビット線
ＷＬ  ワード線
ＭＧＬ  メモリゲート線
２０  副ビット線セレクタ
２２  読出し列セレクタ
２４，２４Ａ  第１行デコーダ（ＲＤＥＣ１）
２５，２５Ａ  第２行デコーダ（ＲＤＥＣ２）
２７  書込みデータラッチ回路
２８  書換え列セレクタ
３２，３２Ａ  タイミングジェネレータ
４０  読出し系ディスチャージ回路
４１  書込み系ディスチャージ回路
ＶＳＡ＿Ｐ，ＶＳＡ＿Ｎ  ベリファイセンスアンプ
ＰＶＳＬ，ＮＶＳＬ  ベリファイ信号線
ＰＳＬ，ＮＳＬ  信号線
ＶＲＳＬＴ  ベリファイ結果信号
５０  セキュアモードレジスタ（ＳＭＲ）
５１  ツインセルモードレジスタ（ＴＣＭＲ）
５２  ツインセルモード制御回路（ＴＣＭＣＮＴ）
５３  アドレス範囲設定レジスタ（ＡＢＲＥＧ）
５４  アドレスコンパレータ（ＡＣＯＭＰ）
５５  アンドゲート
５６  モード選択信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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