(57)【要約】【課題】製造コストが低く高速応答性の良好な電子素子を提供することを課題とする。【解決手段】基板１の上にライン状の第１電極の上面２ａに絶縁層３を形成する。この絶縁層３は、電極層２を形成するためのエッチング処理で用いるレジストを除去せずに残したものである。電極層２の側面２ｂから、絶縁層３の上面を経て、電極層２の側面２ｃにわたって、絶縁層４を形成する。絶縁層４の上には導電層５を形成する。電極層２の側面２ｂの側の絶縁部Ｂに平面視隣接して電極層６を形成し、同様に側面２ｃの側に電極層７を形成する。絶縁部Ｂを覆う領域に半導体層８を形成する。絶縁部Ａの比誘電率及び膜厚は、この絶縁部Ａを絶縁部Ｂと同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなるように設定する。【選択図】図１
2008117933.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、上面、第１側面及び第２側面を有するライン状の第１電極と、
前記第１電極の上面に形成された膜状の第１絶縁部と、
前記第１絶縁部に隣接して前記第１電極の第１側面及び第２側面に形成された膜状の第２絶縁部と、
前記第１絶縁部の上面に形成された導電層と、
前記基板上の領域に形成され、前記第１側面の側の第２絶縁部に平面視隣接する第２電極と、
前記基板上の領域に形成され、前記第２側面の側の第２絶縁部に平面視隣接する第３電極と、
前記導電層と前記第２電極との間の前記第２絶縁部を覆う領域、及び、前記導電層と前記第３電極との間の前記第２絶縁部を覆う領域に形成された半導体層と
を備え、
前記第１絶縁部は、当該第１絶縁部を前記第２絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されていることを特徴とする電子素子。
【請求項２】
基板上に形成され、上面、第１側面及び第２側面を有するライン状の第１電極と、
前記第１電極の上面に形成された膜状の第１絶縁部と、
前記第１絶縁部に隣接して前記第１電極の第１側面及び第２側面に形成された膜状の第２絶縁部と、
前記基板上の領域に形成され、前記第１側面の側の第２絶縁部に平面視隣接する第２電極と、
前記第１絶縁部の上面から前記第２側面の側を経て前記基板上の領域にわたって連続的に形成された第３電極と、
前記第２電極と前記第３電極との間の前記第２絶縁部を覆う領域に形成された半導体層と
を備え、
前記第１絶縁部は、当該第１絶縁部を前記第２絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されていることを特徴とする電子素子。
【請求項３】
前記第１絶縁部は、前記第１電極を形成する際に用いられる絶縁性を有するレジスト層で構成される、請求項１又は２に記載の電子素子。
【請求項４】
前記第１絶縁部は、複数の絶縁層を含む積層体であり、その最下位層は、前記第１電極を形成する際に用いられる絶縁性を有するレジスト層である、請求項１又は２に記載の電子素子。
【請求項５】
前記レジスト層以外の絶縁層には、前記第２絶縁部と一体に形成されている絶縁層が含まれることを特徴とする請求項４に記載の電子素子。
【請求項６】
前記レジスト層は、断面形状が半円形又は上底より下底が長い台形であることを特徴とする請求項３乃至５のいずれか一項に記載の電子素子。
【請求項７】
前記第１電極は、断面形状が矩形又は逆テーパ形であることを特徴とする請求項１乃至６のいずれか一項に記載の電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低コストで作製可能で高速応答性が良好な電子素子に関する。
【背景技術】
【０００２】
情報表示等に用いられる代表的な表示装置として、ＣＲＴ(Cathode Ray Tube、以下ＣＲＴと略す)ディスプレイ、液晶表示装置、ＥＬ(Electroluminescence、以下ＥＬと略す)表示装置等がある。
【０００３】
従来から、ＣＲＴディスプレイは、製造コストが比較的低く表示品質が高いことから表示装置として広く用いられてきたが、ＣＲＴの薄型化や低消費電力化は困難である。
【０００４】
このため、近年は薄型で消費電力が比較的少ない液晶表示装置やＥＬ表示装置に対する需要が急速に高まっている。
【０００５】
また、近年、非接触でデータの読出し／書込みが可能なＩＣ(Integrated Circuit、以下ＩＣと略す)タグの有用性が注目されている。ＩＣタグは、物流やサプライチェーンにおける製品等の管理、あるいは、個人情報の管理における効率を飛躍的に向上させることができるため、今後の市場拡大が期待されている。このＩＣタグには、多数の演算装置が組み込まれている。
【０００６】
上述した表示装置やＩＣタグの演算装置としては、電界効果型トランジスタが用いられる。
【０００７】
一般的な電界効果型トランジスタは、半導体材料、第一の電極（ゲート電極）、第二の電極（ソース電極）、及び、第三の電極（ドレイン電極）を有し、その代表的な構造としてプレナー型（図１６（ａ）参照）及び逆スタガー型（図１６（ｂ）参照）がある。
【０００８】
また、近年、電界効果型トランジスタ等に用いられる低コストの半導体材料として、塗布プロセスにより作製可能な有機半導体材料の開発が活発に行われている。このような有機半導体材料を用いれば、高価な真空装置等を必要としない常温の塗布プロセスでトランジスタ等の半導体デバイスを製造することができるため、製造コストの低減が可能となる（例えば、特許文献１参照）。
【０００９】
このような塗布プロセスに適用可能で、移動度が比較的大きい有機半導体材料としてポリチオフェン材料がある（例えば、非特許文献１参照）。
【００１０】
また、高速応答性の向上及び高集積化を狙い、基板上に形成した第１電極の上に凸状に絶縁層を形成し、この第１電極の上部及び両側部の絶縁層を挟んで３つの電極を形成した電界効果型トランジスタも提案されていた（例えば、特許文献２，３参照）。
【特許文献１】特開２００５−２６８６０７号公報
【特許文献２】特開２００５−１９４４６号公報
【特許文献３】特開２００４−３４９２９２号公報
【非特許文献１】Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ，ｖｏｌ．６９．ｐ４１０８（１９９６）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のトランジスタは、上述のように構成されていたため、次のような課題があった。
【００１２】
塗布プロセスに適用可能な有機材料の移動度は、０．１ｃｍ２／Ｖ・秒未満であり、アモルファスシリコンに比べて一桁近く小さい。
【００１３】
このため、有機半導体材料を用いたトランジスタは、一般に、高速応答性の指標である遮断周波数がＫＨｚオーダに留まっており、数ＭＨｚ以上の遮断周波数が必要となる高精細な動画表示装置やＩＣタグに用いることはできない。
【００１４】
遮断周波数を向上させるための手法のひとつとして、有機半導体材料の移動度増大の他に、トランジスタにおける短チャネル化が挙げられる。
【００１５】
しかしながら、一般に、チャネル長が１μｍ前後ないし１μｍ以下のソース電極及びドレイン電極をパターニングするためには、煩雑な工程や高額の製造装置が必要である。このため、短チャネル化は製造コストの増大を招く。
【００１６】
また、遮断周波数の向上には、トランジスタ内の寄生容量の低減させることも必要である。
【００１７】
例えば、図１６（ａ）に示すプレナー型のトランジスタや図１６（ｂ）に示す逆スタガー型のトランジスタでは、ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間にゲート絶縁膜を狭持するため、寄生容量が形成される。これは、特許文献１記載のトランジスタでも同様である。
【００１８】
このように、ゲート電極とソース電極との間、及び、ゲート電極とドレイン電極との間での寄生容量が大きいと、ゲート電極に電圧を印加する際に、トランジスタの動作に無関係な部位に充電を行うこととなり、高速応答性が低下する。
【００１９】
このような寄生容量に関する課題は、特許文献２，３記載の電界効果型トランジスタにおいても未解決のまま残されており、特に、ゲート電極と、このゲート電極の上に絶縁層を挟んで形成された第２電極との間の寄生容量が大きく、高速応答性が十分なレベルには達していなかった。
【００２０】
また、ゲート電極に高周波電圧を印加する場合は、寄生容量によるインピーダンスが非常に小さくなるため、ゲート電流がソース電極及びドレイン電極に流れ、消費電力の増大を招くことになる。このようなトランジスタは、特に、モバイル用途のようにバッテリで駆動するアプリケーションに適用することが困難である。
【００２１】
このような理由から、プレナー型又は逆スタガー型のトランジスタでは、ゲート電極と、ソース電極及びドレイン電極とは、殆ど重ならないようにアライメントする必要が生じる。しかし、特に、基板が樹脂フィルムのように収縮しやすい材料で構成される場合は、面積が大きくなるほど各電極のアライメントが困難になる。
【００２２】
本発明は、上述のような課題を解決するためになされたものであり、製造コストが低く高速応答性の良好な電子素子を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明の一局面による電子素子は、基板上に形成され、上面、第１側面及び第２側面を有するライン状の第１電極と、前記第１電極の上面に形成された膜状の第１絶縁部と、
前記第１絶縁部に隣接して前記第１電極の第１側面及び第２側面に形成された膜状の第２絶縁部と、前記第１絶縁部の上面に形成された導電層と、前記基板上の領域に形成され、前記第１側面の側の第２絶縁部に平面視隣接する第２電極と、前記基板上の領域に形成され、前記第２側面の側の第２絶縁部に平面視隣接する第３電極と、前記導電層と前記第２電極との間の前記第２絶縁部を覆う領域、及び、前記導電層と前記第３電極との間の前記第２絶縁部を覆う領域に形成された半導体層とを備え、前記第１絶縁部は、当該第１絶縁部を前記第２絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されている。これにより、素子内の寄生容量を低減することができる。
【００２４】
また、本発明の他の局面による電子素子は、基板上に形成され、上面、第１側面及び第２側面を有するライン状の第１電極と、前記第１電極の上面に形成された膜状の第１絶縁部と、前記第１絶縁部に隣接して前記第１電極の第１側面及び第２側面に形成された膜状の第２絶縁部と、前記基板上の領域に形成され、前記第１側面の側の第２絶縁部に平面視隣接する第２電極と、前記第１絶縁部の上面から前記第２側面の側を経て前記基板上の領域にわたって連続的に形成された第３電極と、前記第２電極と前記第３電極との間の前記第２絶縁部を覆う領域に形成された半導体層とを備え、前記第１絶縁部は、当該第１絶縁部を前記第２絶縁部と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合よりも静電容量が小さくなる膜厚及び比誘電率を有する絶縁層で構成されている。これにより、素子内の寄生容量を低減することができる。
【００２５】
また、前記第１絶縁部は、前記第１電極を形成する際に用いられる絶縁性を有するレジスト層で構成してもよい。これにより、第１電極を形成した後にレジストを除去することなく、第１電極上に絶縁層を設けることができる。
【００２６】
また、前記第１絶縁部は、複数の絶縁層を含む積層体であり、その最下位層は、前記第１電極を形成する際に用いられる絶縁性を有するレジスト層であってもよい。これにより、第１電極を形成した後にレジストを除去することなく、第１電極上に絶縁層を設けることができる。
【００２７】
また、前記レジスト層以外の絶縁層には、前記第２絶縁部と一体に形成されている絶縁層が含まれていてもよい。これにより、第２絶縁部よりも第１絶縁部の膜厚を厚くすることができる。
【００２８】
また、前記レジスト層は、断面形状が半円形又は上底より下底が長い台形であってもよい。これにより、第２絶縁部の静電容量を低減することができる。
【００２９】
また、前記第１電極は、断面形状が矩形又は逆テーパ形であってもよい。これにより、第２電極層と第３電極層との間の距離を短くすることができる。
【発明の効果】
【００３０】
本発明によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができるという特有の効果が得られる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明を適用した電子素子の例示的な実施の形態について説明する。
【００３２】
実施の形態１
＜電子素子の構成＞
図１（ａ）は、実施の形態１の電子素子の断面構造を概略的に示す図、図１（ｂ）は、図１（ａ）に示す電子素子の要部を拡大して概念的に示す断面図、図１（ｃ）は、電子素子に形成されるチャネルを説明するための概念図である。
【００３３】
図１（ａ）に示すように、実施の形態１の電子素子は、例えば、ガラス板又は樹脂フィルムで構成される絶縁性のある基板１の上にライン状の電極層２（第１電極層）を備える。この電極層２は、単一の導電材料によって形成される均一な膜質を有する電極層である。
【００３４】
電極層２の上面２ａには、絶縁層３（第１絶縁層）が形成される。この絶縁層３は、基板１上の一面に電極層２を形成するための材料層（図示せず）を形成してから、電極層２を形成するためのエッチング処理で用いるレジストを除去せずに残したものである。このため、絶縁層３を形成するためのレジストは、所定の比誘電率を有する絶縁性材料であって、所定の膜厚を有するように形成される必要がある。このレジストの比誘電率と膜厚については後述する。
【００３５】
この絶縁層３は、例えば、東京応化工業株式会社製のポジ型レジストＴＳＭＲ８８００のような絶縁性のあるレジスト材料で作製することができる。
【００３６】
ライン状の電極層２の側面２ｂ（第１側面）から、絶縁層３の上面を経て、電極層２の側面２ｃ（第２側面）にわたって、絶縁層４（第２絶縁層）が形成されている。
【００３７】
この絶縁層４は、例えば、ＳｉＯ２、Ｔａ２Ｏ５、Ａｌ２Ｏ３等の無機絶縁材料、ポリイミド、スチレン樹脂、ポリエチレン系樹脂、ポリプロピレン、塩化ビニル系樹脂、ポリエステルアルキド樹脂、ポリアミド、ポリウレタン、ポリカーボネート、ポリアリレート、ポリスルホン、ジアリルフタレート樹脂、ポリビニルブチラール樹脂、ポリエーテル樹脂、ポリエステル樹脂、アクリル樹脂、シリコン樹脂、エポキシ樹脂、フェノール樹脂、尿素樹脂、メラミン樹脂；ＰＦＡ、ＰＴＦＥ、ＰＶＤＦ等のフッ素系樹脂；パリレン樹脂；エポキシアクリレート、ウレタン−アクリレート等の光硬化性樹脂；プルラン、セルロース等の多糖類及びその誘導体等の有機絶縁材料で構成することができる。
【００３８】
ここでは、図１（ｂ）に示すように、説明の便宜上、絶縁層３と、絶縁層４のうち絶縁層３の上面に形成された部分（すなわち、図中に破線で示す電極層２と同一幅を有する部分）とを合わせた絶縁部を絶縁部Ａ１（第１絶縁部）と称し、絶縁層４のうち電極層２の側面側（側面２ｂ及び側面２ｃの側）に形成された部分（図中に一点鎖線で示す部分）を絶縁部Ｂ１（第２絶縁部）と称す。
【００３９】
絶縁層４の上には、導電層５が形成される。
【００４０】
また、電極層２の側面２ｂの側の絶縁部Ｂ１に平面視隣接して電極層６（第２電極層）が形成されるとともに、電極層２の側面２ｃの側の絶縁部Ｂ１に平面視隣接して電極層７（第３電極層）が形成される。
【００４１】
これら導電層５、電極層６及び電極層７は、導電性材料を塗工液として印刷することにより一度の処理で形成することができる。形成方法については後述する。
【００４２】
なお、これらの層は、電極層２と同様の材料で作製することができ、体積固有抵抗は、通常、１×１０−３Ω・ｃｍ以下であり、１×１０−６Ω・ｃｍ以下が好ましい。
【００４３】
本実施の形態の電極層２、導電層５、電極層６及び電極層７は、例えば、銀（Ａｇ）、金（Ａｕ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、スズ（Ｓｎ）等の金属、ＩＴＯ、ＩＺＯ等の合金、ポリアセチレン系導電性高分子、ポリ（ｐ−フェニレン）及びその誘導体、ポリフェニレンビニレン及びその誘導体等のポリフェニレン系導電性高分子、ポリピロール及びその誘導体、ポリチオフェン及びその誘導体、ポリフラン及びその誘導体等の複素環系導電性高分子、ポリアニリン及びその誘導体等のイオン性導電性高分子等の導電性材料のうちの少なくともいずれか一つで構成することができる。なお、これらの金属、合金、導電性高分子を併用することも可能である。また、導電性高分子は、ドーパントをドーピングすることにより導電率を高くして用いてもよい。ドーパントとしては、ポリスルホン酸、ポリスチレンスルホン酸、ナフタレンスルホン酸、アルキルナフタレンスルホン酸等の蒸気圧の低い化合物を用いることが好ましい。
【００４４】
導電層５と電極層６との間の絶縁部Ｂ１を覆う領域、及び、導電層５と電極層７との間の絶縁部Ｂを覆う領域には、半導体層８が形成されている。詳細は後述するが、この２つの領域にはトランジスタのチャネルが形成される。
【００４５】
以下、説明の便宜上、図１（ｃ）に破線で示すように、導電層５と電極層６との間に形成されるチャネルをチャネル８ａと称し、導電層５と電極層７との間に形成されるチャネルをチャネル８ｂと称す。
【００４６】
図１（ａ）に示すように、この半導体層８は、導電層５と電極層６との間の絶縁部Ｂ１を覆う領域、及び、導電層５と電極層７との間の絶縁部Ｂ１を覆う領域に形成されるとともに、導電層５の上面を覆うように形成してもよいが、必ずしも導電層５の上面を覆う必要はなく、図中絶縁部Ａ１の左右において分離され、導電層５の両端と電極層６及び電極層７とをそれぞれ接続するように形成されていればよい。
【００４７】
この半導体層８は、例えば、フルオレン及びその誘導体、フルオレノン及びその誘導体、ポリ（Ｎ−ビニルカルバゾール）誘導体、ポリグルタミン酸γ−カルバゾリルエチル誘導体、ポリビニルフェナントレン誘導体、ポリシラン誘導体、オキサゾール誘導体、オキサジアゾール誘導体、イミダゾール誘導体；モノアリールアミン、トリアリールアミン誘導体等のアリールアミン誘導体；ベンジジン誘導体、ジアリールメタン誘導体、トリアリールメタン誘導体、スチリルアントラセン誘導体、ピラゾリン誘導体、ジビニルベンゼン誘導体、ヒドラゾン誘導体、インデン誘導体、インデノン誘導体、ブタジエン誘導体；ピレン−ホルムアルデヒド、ポリビニルピレン等のピレン誘導体；α−フェニルスチルベン誘導体、ビススチルベン誘導体等のスチルベン誘導体；エナミン誘導体；ポリアルキルチオフェン等のチオフェン誘導体；ペンタセン、テトラセン、ビスアゾ、トリスアゾ系色素、ポリアゾ系色素、トリアリールメタン系色素、チアジン系色素、オキサジン系色素、キサンテン系色素、シアニン系色素、スチリル系色素、ピリリウム系色素、キナクリドン系色素、インジゴ系色素、ペリレン系色素、多環キノン系色素、ビスベンズイミダゾール系色素、インダンスロン系色素、スクアリリウム系色素、アントラキノン系色素；銅フタロシアニン、チタニルフタロシアニン等のフタロシアニン系色素等の有機半導体材料、ＣｄＳ、ＺｎＯ、ＰｂＴｅ、ＰｂＳｎＴｅ、ＩｎＧａＺｎＯ、ＧａＰ、ＧａＡｌＡｓ、ＧａＮ等の無機半導体材料、多結晶シリコン、アモルファスシリコン等のシリコン半導体材料等で構成することができる。中でも、塗布可能な材料以外で、低コスト化を図るためには、アモルファスシリコンを用いることが好ましい。アモルファスシリコンは、ＴＦＴの耐久性、動作安定性の面からも好適である。
【００４８】
ここで、絶縁部Ａ１を構成する絶縁層の比誘電率と膜厚について説明する。
【００４９】
電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層２と導電層５と間にある絶縁部Ａ１の寄生容量を低減するために、絶縁部Ａ１の比誘電率及び膜厚は、この絶縁部Ａ１を絶縁部Ｂ１と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合（すなわち、絶縁部Ａ１を絶縁層４と同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合）よりも静電容量が小さくなるように設定する必要がある。
【００５０】
本実施の形態の絶縁部Ａ１は、絶縁層３と絶縁層４との積層体である。このうちの絶縁層４の一部は、絶縁部Ｂ１を構成する絶縁層と一体的に形成されている。このため、絶縁部Ａ１の寄生容量を低減するためには、絶縁層３の比誘電率及び膜厚は、絶縁層３及び絶縁層４の比誘電率の比率に鑑み、絶縁部Ａ１の静電容量は、「絶縁部Ｂ１と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部Ａ１の静電容量」よりも小さく設定される必要がある。
【００５１】
また、同様の理由から、絶縁層４の膜厚は、絶縁部Ｂ１側における膜厚が、絶縁部Ａ１側における膜厚と同一あるいはそれ以下になるように設定されることが好ましい。
【００５２】
このような電子素子において、例えば、半導体層８がｐ型の有機半導体材料で構成されている場合に、図示のように、ゲート電極層２に負バイアスを印加する電源９を接続し、さらに、電極層６を接地するとともに、電極層６と電極層７との間に電極層６が高電位となるような電圧を印加する第２電源１０を接続する。このように電源を接続した電子素子の動作原理については、製造方法の説明の後に触れる。
＜電子素子の製造方法＞
次に、図２を用いて本実施の形態の電子素子の製造方法について説明する。
【００５３】
まず、図２（ａ）に示すように、ガラス板又は樹脂フィルムで構成される絶縁性のある基板１の上に電極用導電層１１を形成する。この電極用導電層１１は、上述した銀（Ａｇ）、金（Ａｕ）等の金属のナノ粒子を溶液中に分散した導電性材料を含む金属ナノ粒子分散液を塗工液として、基板１の上に均一に形成される。なお、電極用導電層１１の形成工程は、印刷工程に限定されるものではなく、これらの導電層材料を蒸着法、スパッタ法、ＣＶＤ(Chemical Vapor Deposition、以下ＣＶＤと略す)法等で成膜する工程であってもよい。
【００５４】
次に、図２（ｂ）に示すように、電極用導電層１１の上の第１電極を形成したい領域に、ライン状のレジスト層１３を形成する。このレジスト層１３の平面寸法によって第１電極層の平面寸法が規定される。このレジスト層１３の形成は、例えば、特開２００５−１４２１７５号公報、特許代３６００５４６号公報又は特開２００６−１４０４９３号公報に開示されたマイクロプリンティング法によって行うことができる。
【００５５】
ここで、図３を用いてマイクロプリンティング法について説明する。
【００５６】
図３（ａ）に示す作製段階の電子素子は、図２（ａ）と同一作製段階の電子素子であり、基板１の上に電極用導電層１１が形成された段階を示す。
【００５７】
この電極用導電層１１の上に、図３（ｂ）に示すように、マイクロプリンティング法を用いて撥水性のパターン１２を印刷する。この撥水性のパターン１２は、後にレジスト層１３を形成するライン状の領域を除いた領域に印刷される。なお、レジスト層１３を形成するためのライン状の領域には、撥水加工を行わない。これは、一般的に、この電極用導電層１１に用いられるような導電性材料は撥水性を有していないため、撥水加工を行わない領域に選択的に本実施形態で用いるレジストを形成できるためである。
【００５８】
次に、図３（ｃ）に示すように、撥水性のパターンが形成されていないライン状の領域（親水性のある領域）にレジスト層１３を印刷する。
【００５９】
このようにして電極用導電層１１の上にレジスト層１３を形成することができる。
【００６０】
このマイクロプリンティング法によれば、従来の印刷法よりも高精細なパターニングが可能となる。
【００６１】
レジスト層１３を形成したら、図２（ｂ）に示す電極用導電層１１をエッチングし、図２（ｃ）に示すように、電極層２を形成する。この電極層２の上には、レジスト層１３が残存しており、本実施の形態では、このレジスト層１３を除去せずに絶縁層３として用いる。なお、絶縁層３（レジスト層１３）を形成するための材料は、上述の通りである。
【００６２】
続いて、図２（ｄ）に示すように、基板１の上面、電極層２の側面（側面２ｂ及び側面２ｃ）及び絶縁層３の上面２ａに絶縁層４を成膜する。
【００６３】
図１に示す電子素子は、絶縁層４を電極層２の側面（側面２ｂと側面２ｃ）及び絶縁層３の上面のみに有するが、絶縁層４は、図２（ｄ）に示すように、電極層２の左右の領域における基板１の上に形成されていてもよい。
【００６４】
さらに、図２（ｅ）に示すように、絶縁層４の上に、電極用導電層１１と同一の導電膜からなる導電層１４を形成する。
【００６５】
ここで、図４を用いて導電層１４の作製方法を説明する。なお、説明の便宜上、図４には、作製段階の電子素子を側面側から示した斜視図とする。
【００６６】
図４（ａ）及び図２（ｄ）は、同一の作製段階にある電子素子を示す。
【００６７】
図４（ｂ）に示すように、導電層１４を形成するための塗工液１４ａを塗布した印刷板１６を印刷用のローラ１５で回転させることにより、図４（ｃ）に示すように、絶縁層４の上に塗工液１４ａを印刷する。図２（ｅ）は、塗工液１４ａの印刷工程が終了した段階の電子素子の側面を示しており、絶縁層４の両側面に少量の塗工液１４ａが塗布されている。
【００６８】
図２（ｅ）に示すように塗工液１４ａに対して軽度のエッチング処理を行い、絶縁層４の両側面に塗布された塗工液１４ａを除去する。この結果、図２（ｆ）に示すように、塗工液１４ａから導電層５、電極層６及び電極層７を得ることができる。
【００６９】
このように導電層５、電極層６及び電極層７を形成する印刷法としては、例えば、フレキソ印刷法のような凸版を用いる印刷法、スクリーン印刷法のような孔版を用いる印刷法、オフセット印刷法のような平版を用いる印刷法、グラビア印刷法のような凹版を用いる印刷法、又は、スピンコート法、ディッピング法、スプレーコート法若しくはインクジェット法等の印刷法を利用することができる。
【００７０】
特に、本実施の形態では、大面積化及びプロセスタクトの向上が比較的容易であることから、フレキソ印刷法、スクリーン印刷法、オフセット印刷法又はグラビア印刷法に代表される有版印刷法が好適である。
【００７１】
また、本実施の形態では、絶縁部Ｂ１における表面エネルギが十分に小さく、これと比較して、導電層５、電極層６及び電極層７を形成する表面の表面エネルギが大きいことが望ましい。このように表面エネルギを設定することにより、導電性のある塗工液１４ａが絶縁部Ｂ１に付着することを抑制できる。
【００７２】
絶縁部Ｂ１に形成される半導体層８には、チャネル（チャネル８ａ及びチャネル８ｂ）が形成されるため、このチャネルに導電性膜が形成されていると、電子素子の動作に不具合が生じる可能性がある。このような不具合を未然に防ぐために、絶縁部Ｂ１への導電性膜の形成を防ぐ必要がある。
【００７３】
なお、絶縁部Ｂ１の表面エネルギを十分に小さくすることにより、絶縁部Ｂ１への塗工液１４ａの塗工液の付着を抑制できる場合には、図２（ｅ）に示す状態は生じないため、塗工液１４ａのエッチング処理は不要である。
【００７４】
最後に、図２（ｇ）に示すように、半導体層８を成膜する。上述したように、この半導体層８の形成においては、導電層５と電極層６との間、及び、導電層５と電極層７との間をそれぞれ接続することが必要である。
【００７５】
以上の製造工程により、本実施の形態の電子素子を作製することができる。
＜電子素子の動作原理＞
電源９により電極層２に負電圧を印加すると、導電層５と電極層６との間における半導体層８内の絶縁部Ｂ１との境界部分にホールが集まり、ホール・チャネルが形成される。これが上述したチャネル８ａである。
【００７６】
また、同様に、導電層５と電極層７との間における半導体層８内の絶縁部Ｂ１との境界部分にもホールが集まり、ホール・チャネルが形成される。これが上述したチャネル８ｂである。
【００７７】
さらに、第２電源１０をオンして電極層６と電極層７との間に電極層７が負となるように電圧を印加すると、ホールが電極層６からチャネル８ａ、導電層５及びチャネル８ｂを経て電極層７に流れる。すなわち、本実施の形態の電子素子は、電極層２をゲート電極、電極層６をソース電極、電極層７をドレイン電極とする電界効果型トランジスタとなる。
【００７８】
このようにチャネルが２つ形成されるため、図１（ａ）に示す電子素子の等価回路は、図５に示すように、電界効果型トランジスタが２つ接続された回路となる。この等価回路に表される静電容量Ｃは、電極層２と導電層５との間に形成される静電容量を示す。また、この等価回路から分かるように、導電層５は、見かけ上、チャネル８ａ側がドレインとなり、チャネル８ｂ側がソースとなる。
【００７９】
＜動特性評価＞
以下の条件にて図１に示す電子素子の動特性を評価した。
（１）電子素子の構成
基板：ガラス製
電極層２：アルミニウム（Ａｌ）製（ウェットエッチングにより幅２０μｍにパターニング）
絶縁層３：東京応化工業株式会社製のポジ型レジストＴＳＭＲ８８００（スピンコートにより膜厚２５０ｎｍに成膜）
絶縁層４：パリレンＣ（Parylene C：登録商標）（ＣＶＤ法により膜厚２３０ｎｍに成膜）
導電層５、電極層６及び電極層７：金（Ａｕ）製（蒸着により形成）
半導体層８：ペンタセン（pentacene）
チャネル８ａ及びチャネル８ｂの合計のチャネル長：２．２μｍ
（２）駆動装置及び測定装置の構成
図６に示すように、電極層２に第１電源１５を接続した。この第１電源１５は、−９〜−１０（Ｖ）の矩形波電圧を発生するファンクションジェネレータ（ＦＧ）である。電極層６は接地した。電極層７には抵抗器１６を介して第２電源１７を接続した。この第２電源１７は、−１５（Ｖ）の逆バイアス電圧を発生する。また、遮断周波数を検証するために電極層７と抵抗器１６との間にオシロスコープ（ＯＳ）１８を接続した。
（３）評価
上述のような駆動装置及び測定装置を用い、以下のようにオシロスコープ１８で出力(output)Ｖ（ｔ）の立上り又は立下りに要する時間Ｔｒから遮断周波数ｆｃ１を求めた。
【００８０】
ここで、時間Ｔｒとしては、矩形波がフルスケールの１０％から９０％まで立ち上がるのに要する時間と、フルスケールの９０％から１０％まで立ち下がるのに要する時間とのうちの長い方の時間を用いる。
【００８１】
ここで、Ｖ（ｔ）＝±Ｅ（ｅｘｐ（−ｔ／ＲＣ）−１）と表すことができる。ここで、Ｅは、フルスケールの電圧値、Ｒは、図６に示す測定系と素子内部との抵抗値、Ｃは、電子素子内の寄生容量の値である。
【００８２】
また、時間Ｔｒとして立上り時間を用いる場合は、時間Ｔｒは振幅が１０％から９０％に至るまでの時間である。Ｖ＝０．１Ｅとなる時刻をｔ１０、Ｖ＝０．９Ｅとなる時刻をｔ９０とすると、下記式が成り立つからｔ１０は式（１）のように求まる。
【００８３】
ｅｘｐ（−ｔ１０／ＲＣ）＝１−（０．１Ｅ）／Ｅ
∴ｔ１０＝−ＲＣ・ｌｎ０．９    （１）
同様に、ｔ９０は次式（２）のように表せる。
【００８４】
ｔ９０＝−ＲＣ・ｌｎ０．１    （２）
時間Ｔｒは時刻ｔ１０と時刻ｔ９０の間の経過時間として求まるので式（１）（２）より次式（３）のように求まる。
【００８５】
Ｔｒ＝ｔ９０−ｔ１０＝ＲＣ・（ｌｎ０．９−ｌｎ０．１）    （３）
また、一般に、ｆｃ１とＲＣには関係式（４）が成立する。
【００８６】
ｆｃ１＝１／（２πＲＣ）    （４）
式（３）（４）より遮断周波数ｆｃ１は次式（５）のように表せる。
【００８７】
Ｔｒ＝（ｌｎ０．９−ｌｎ０．１）／（２πｆｃ１）＝（ｌｎ９）／（２πｆｃ１）
∴ｆｃ１＝（ｌｎ９／２π）×１／Ｔｒ≒０．３５／Ｔｒ    （５）
図７に動特性を示す。この特性から立上り時間及び立下り時間は次のように求まった。
【００８８】
立上り時間：０．２５２μｓｅｃ、立下り時間：０．２６４μｓｅｃ
これより、時間Ｔｒ＝０．２６４μｓｅｃとなる。これを式（５）に代入すれば遮断周波数ｆｃ１は以下のように求まる。
【００８９】
∴ｆｃ１＝０．３５／（０．２６４×１０−６）≒１．３ＭＨｚ
以上より、本実施の形態の電子素子の遮断周波数ｆｃ１は１．３ＭＨｚと求まった。
【００９０】
ここで、比較のために、図１（ａ）に示す電子素子から絶縁層３を取り除いた電子素子（実際には、図２（ｃ）の段階でレジスト１３を除去して作製した電子素子）を作製し、同一条件で動特性評価を行った。
【００９１】
その結果、立上り時間は０．４６４μｓｅｃ、立下り時間は０．４８２μｓｅｃとなり、これを式（５）に代入すれば比較用の電子素子の遮断周波数ｆｃ２は下記の通りに求まる。
【００９２】
ｆｃ２＝０．３５／（０．４８２×１０−６）＝０．７２ＭＨｚ
このように、絶縁層３を備えない比較用の電子素子では、立上り／立下り時間が本実施の形態の電子素子よりも大幅に長く、遮断周波数は０．７２ＭＨｚと高速応答性の判断指標となる１ＭＨｚを下回った。これは、絶縁層３を備えないために、素子内の寄生容量が大きくなるためである。
【００９３】
本実施の形態の電子素子によれば、電極層２の上に絶縁層３を配設することによって絶縁部Ａ１の膜厚を厚くすることにより、電極層２と導電層５との間の静電容量を低減したので、遮断周波数が１ＭＨｚ以上という高速応答性の良好な電子素子を得ることができる。この遮断周波数は、比較用の絶縁層３を備えない電子素子における遮断周波数の約２倍の値である。
【００９４】
また、本実施の形態の電子素子が備える絶縁層３は、電極層２を形成するためのレジストを除去せずにそのまま利用したものであり、製造工程の簡略化により電子素子の製造コストの低減を図ることもできる。
【００９５】
以上、本実施の形態の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。
【００９６】
＜変形例＞
以上の説明で用いた絶縁層３の断面形状は矩形であったが、絶縁層３の断面形状は、図８（ａ）に示すように略半円状、又は、図８（ｂ）に示すように角が面取りされた台形状であってもよい。
【００９７】
このような形状にすれば、電極層２の断面形状が矩形の場合に比べて、チャネル長Ｃ及びチャネル長Ｄが絶縁層４の膜厚によって延長される分を最小限にすることができるため、これらのチャネル長Ｃ、Ｄの短縮化を図ることができる。
【００９８】
このように、導電層５と電極層６との間、及び、導電層５と電極層７との間の距離をそれぞれ短くすることにより、導電層５と電極層６、７との間の抵抗値を小さくすることができるとともに、電極層２をゲートとして用いる場合のチャネル８ａ、８ｂの静電容量を小さくできるので、遮断周波数を向上させることができ、さらに良好な高速応答性を得ることができる。
【００９９】
また、以上で説明した電子素子では、電極層２が単一の導電材料によって形成されていたが、複数種類の導電材料を用いて電極層２の膜厚方向に導電材料の組成比分布を持たせてもよい。
【０１００】
一般的に、エッチング処理によって矩形型断面の電極を形成する場合、その電極の膜厚方向における材料分布が均一だと、電極の両側面におけるエッチングの進行が他の領域よりも遅くなり、電極の断面形状はテーパ形（上底より下底が長い台形）になる場合がある。
【０１０１】
電極層２を形成する際に、エッチング速度の異なる複数の金属材料を含む導電材料を用いて、基板１側にエッチング速度の速い導電材料の組成比が高くなるようにし、上面２ａに向けて徐々にエッチング速度の遅い導電材料の組成比が増えるように、第１電極を形成すれば、エッチング処理による電極層２の形成時に、上述のようなテーパ形の断面形状を矯正することができる。
【０１０２】
例えば、電極層２の下部側（基板１側）をクロム（Ｃｒ）リッチとし、上部に向かうに連れてアルミニウム（Ａｌ）リッチとなるように導電材料の組成比を調整しながら電極用導電層１１を形成する。このようにして形成した電極用導電層１１の上面にレジストを形成してエッチングすれば、アルミニウムよりもクロムのエッチング速度が速いため、図９（ａ）に示すような矩形の断面形状、又は、図９（ｂ）に示すような逆テーパ形の断面形状を有する電極層２を形成することができる。
【０１０３】
以上のようにして、比較的容易に矩形又は逆テーパ形の断面形状を有する電極層２を作製することができる。電極層２の断面形状を矩形又は逆テーパ形にすることができると、上述したように、絶縁層４の上に導電層１４を形成する際に、図２（ｅ）に示すように、チャネル８ａ及び８ｂが形成される領域に導電層１４が形成されにくくなり、軽度のエッチング処理等（図２（ｆ）参照）を行う手間を省けるため、電子素子の製造工程を簡略化することができる。
【０１０４】
このような膜厚方向における材料分布は、二種類以上の電極材料を用いて共蒸着法や共スパッタ法等の真空成膜プロセスを行うことによって形成することができる。また、二種類以上の電極材料を含有する導電材料溶液を調製し、これを基板１の上に塗布し、各々の電極材料の不均一な分散状態を利用することにより、膜厚方向に材料分布を形成することも可能である。
【０１０５】
また、以上の説明では、図２（ｅ）に示すように、塗工液１４の印刷工程において絶縁層４の両側面に残存する塗工液１４ａを除去するために、軽度のエッチングを行う場合について説明したが、このようなエッチング処理を行う代わりに、電極層６と電極層７と間に適当な電圧を印加することによって導電層４の両側面に残存する塗工液によって薄く形成される導電層を破断させてもよい。絶縁部Ｂ１に形成される導電層は、導電層５、電極層６及び電極層７よりも膜厚が薄く抵抗値が大きいため、電極層６と電極層７との間に適当な電圧を印加すれば、絶縁部Ｂ１に形成された導電層を焼き切ることができる。このような処理を行うことによって、導電層５、電極層６及び電極層７を形成してもよい。
【０１０６】
また、以上の説明では、絶縁層４を形成した後に、この絶縁層４を形成した面を上に向けて導電層５，電極層６及び電極層７を形成する場合について説明したが、第２電極層４を下に向けて導電層５，電極層６及び電極層７を形成してもよい。
【０１０７】
一般に、導電性材料塗工液の粘度は、０．１（Ｐａ・ｓ）（＝１００（ｃＰ））前後あるいは０．１（Ｐａ・ｓ）以下である。
【０１０８】
チャネル８ａ及びチャネル８ｂを形成する絶縁部Ｂ１の側面における表面エネルギが十分に小さく、この表面エネルギと比べて、導電層５、電極層６及び電極層７を形成する部分の絶縁層４の表面における表面エネルギが十分に大きい場合に、絶縁層４を下に向けて導電性材料を形成すると、絶縁部Ｂ１を構成する絶縁層４に導電性材料が付着し難く、付着しても導電性材料自体に働く重力によって導電層５の頂部に移動する。このため、絶縁部Ｂ１に導電性材料が付着せず、又は、付着してもその膜厚は導電層５、電極層６及び電極層７に比べて薄いため、図２（ｆ）に示す軽度のエッチング処理を簡略化することができる。
【０１０９】
このように作製面を鉛直下向きに向けて導電層５等を作製する場合の印刷法としては、フレキソ印刷法、インクジェット法、スプレーコート法等の塗工液粘度の小さい塗工液を塗布可能な印刷方法が好適である。
【０１１０】
実施の形態２
実施の形態２の電子素子は、電極層２の上に絶縁層２３のみが形成される（すなわち、絶縁部Ａ２（第１絶縁部）が１層の絶縁層のみで形成される）点で実施の形態１の電子素子とは異なる。
【０１１１】
図１０（ａ）は、実施の形態２の電子素子の断面構造を概略的に示す図、図１０（ｂ）は、図１０（ａ）に示す電子素子の要部を概念的に示す断面図である。
【０１１２】
図中において、実施の形態１の電子素子と同一の構成要素には同一符号を付し、その説明を省略する。また、説明の便宜上、電源は省略する。製造方法、動作原理及び動特性評価についても実施の形態１の電子素子に準ずるため説明を省略する。
【０１１３】
図１０（ａ）に示すように本実施の形態の電子素子は、基板１の上に電極層２を有する。
【０１１４】
電極層２の上面２ａには、絶縁層２３（第１絶縁層）が形成される。この絶縁層２３は、実施の形態１における絶縁層３と同様に、電極層２の形成時に用いられるレジストを除去せずに残したものである。このレジストの比誘電率と膜厚については後述する。
【０１１５】
なお、絶縁層２３は、例えば、東京応化工業株式会社製のポジ型レジストＴＳＭＲ８８００のような絶縁性のあるレジスト材料で形成することができる。
【０１１６】
ライン状の電極層２の側面２ｂから基板１の上面にわたる逆Ｌ字型領域、及び、電極層２の側面２ｃから基板１の上面にわたるＬ字型領域には、絶縁層２４ａ及び２４ｂ（第２絶縁層）がそれぞれ形成されている。本実施の形態では、絶縁層２３の上に第２絶縁層は形成しない。
【０１１７】
このため、図１０（ｂ）に示すように、本実施の形態では、絶縁部Ａ２（第１絶縁部）は、破線で表される絶縁層２３のみによって構成される。また、絶縁部Ｂ２（第２絶縁部）は、Ｌ字型の絶縁層２４ａ及び２４ｂのうち、電極層２の側面２ｂの側と、側面２ｃの側とに形成された部分（図中一点鎖線で示される部分）によって構成される。
【０１１８】
図１０（ａ）に示すように、導電層５は、絶縁層２３の上に形成される。図１では、導電層５が絶縁層２３の左右において、絶縁層２４ａ及び２４ｂの膜厚の部分にも形成されているように示してあるが、実際には、絶縁層２４ａ及び２４ｂの膜厚は、電極層２の幅Ｅに比べて無視できる程度である。導電層５は、少なくとも絶縁層２３の上に形成されていればよく、絶縁層２４ａ及び２４ｂの膜厚部分には、形成されていても、されていなくてもよい。
【０１１９】
電極層６及び電極層７は、実施の形態１と同様に、電極層２の側面２ｂの側と側面２ｃの側とに平面視隣接して形成される。
【０１２０】
また、同様に、半導体層８は、導電層５と電極層６との間の絶縁部Ｂ２を覆う領域、及び、導電層５と電極層７との間の絶縁部Ｂ２を覆う領域に形成されている。この２つの領域にチャネルがそれぞれ形成されるのは実施の形態１と同様である。
【０１２１】
ここで、絶縁部Ａ２と絶縁部Ｂ２との膜厚及び比誘電率の関係について説明する。
【０１２２】
上述のように、本実施の形態の絶縁部Ａ２は、絶縁層２３のみで構成されている。絶縁部Ｂ２は、絶縁層２４ａ及び２４ｂのうちの電極層２の側面２ｂ及び側面２ｃに形成された部分によって構成されている。
【０１２３】
電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層２と導電層５と間にある絶縁部Ａ２の寄生容量を低減するために、絶縁部Ａ２の比誘電率及び膜厚は、この絶縁部Ａ２を絶縁部Ｂ２と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合（すなわち、絶縁部Ａ２を絶縁層４と同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合）よりも静電容量が小さくなるように設定する必要がある。
【０１２４】
本実施の形態の絶縁部Ａ１は、絶縁層２３のみで構成されている。このため、絶縁部Ａ２の寄生容量を低減するためには、絶縁層２３の比誘電率及び膜厚は、絶縁層２３と絶縁層４との比誘電率の比率に鑑み、絶縁部Ａ２の静電容量は、「絶縁部Ｂ２と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部Ａ２の静電容量」よりも小さく設定される必要がある。
【０１２５】
このように、実施の形態２の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。また、レジストとして用いる絶縁層２３のみで絶縁部Ａ２を構成するため、絶縁部Ａ２の静電容量をより簡単に設定することができる。
【０１２６】
実施の形態３
実施の形態３の電子素子は、電極層３７が絶縁部Ａ３の上から電極層２の側面２ｃ側の絶縁部Ｂ３を経て基板１の上の領域にわたって連続的に形成されている点で実施の形態１の電子素子とは異なる。このため、チャネルは電極層２の側面２ｂ側に形成される。
【０１２７】
＜電子素子の構成＞
図１１（ａ）は、実施の形態３の電子素子の構造を概略的に示す図、図１１（ｂ）は、図１１（ａ）に示す電子素子の要部を拡大して概念的に示す断面図である。
【０１２８】
実施の形態３の電子素子は、電極層３７（第３電極層）と半導体層３８の構成が異なる他は、実施の形態１の電子素子と同一の構成を有する。このため、電極層３７及び半導体層３８以外の構成要素には（絶縁部Ａ３及び絶縁部Ｂ３を除いて）実施の形態１の電子素子の構成要素と同一の符号を用い、その説明を省略する。図１１（ｂ）に示す絶縁部Ａ３（第１絶縁部）及び絶縁部Ｂ３（第２絶縁部）は、図１（ｂ）に示す絶縁部Ａ１及び絶縁部Ｂ１に相当するものである。
【０１２９】
図１１（ａ）に示すように、電極層３７は、絶縁層４の上面から側面２ｃの側を経て基板１の上面にわたって連続的に形成されている。本実施の形態の電子素子は、図１に示す導電層５と電極層７とを連続的に形成した構成である。
【０１３０】
また、半導体層３８は、電極層６と電極層３７との間の絶縁部Ｂ３を覆う領域から、電極層３７の上面及び側面２ｃの側を経て、側面２ｃの側の基板１の上に形成された電極層３７の上面にわたって形成される。
【０１３１】
ここで、半導体層３８は、必ずしも電極層３７の上面、側面２ｃの側、及び、これに連続する基板１の上の領域に形成する必要はなく、少なくとも電極層６と電極層３７との間の絶縁部Ｂ３を覆う領域に形成されていればよい。
【０１３２】
＜電子素子の製造方法＞
次に、図１２を用いて実施の形態３の電子素子の製造方法について説明する。
【０１３３】
実施の形態３の電子素子の製造方法は、基本的に図２に示す実施の形態１の電子素子の製造方法に準ずるため、相違部分についてのみ説明する。
【０１３４】
図１２（ａ）から図１２（ｄ）までの工程は、図２（ａ）から図２（ｄ）に示す工程と同一であり、図１２（ｄ）に示す段階では、基板１の上に電極層２、絶縁層３及び絶縁層４が図示の通りに形成されている。
【０１３５】
これに続き、図１２（ｅ）に示す工程では、絶縁層４の上に、電極用導電層１１と同一の導電膜からなる導電層３０を形成する。
【０１３６】
ここで、図１３を用いて導電層３０の形成方法を説明する。なお、説明の便宜上、図１３は、作製段階の電子素子を側面側から示した斜視図とする。
【０１３７】
図１３（ａ）及び図１２（ｄ）は、同一の作製段階にある電子素子を示す。
【０１３８】
図１３（ｂ）に示すように、導電層３０を作製するための塗工液３０ａを塗布した印刷板１６を図示しない印刷機のローラ１５で回転させることにより、図１３（ｃ）に示すように、絶縁層４の上に塗工液３０ａを印刷する。図１２（ｅ）は、塗工液３０の印刷が終了した段階の電子素子の側面を示しており、絶縁層４の両側面に少量の塗工液３０ａが塗布されている。
【０１３９】
図１２（ｅ）に示すように絶縁層４の上に塗布した塗工液３０ａに対して軽度のエッチング処理を行い、絶縁層４の両側面に塗布された塗工液３０ａを除去すると、図１２（ｆ）に示すように、電極層６及び電極層３７を形成することができる。
【０１４０】
ここで、図１３に示す塗工液３０ａの塗布方向（印刷方向）は、図４に示す実施の形態１の電子素子における塗工液１４ａを塗布する方向とは平面内で９０度異なり、ライン状の電極層２を跨ぐ方向である。これは、上述のように、電極層３７を絶縁層４の上面から側面２ｃの側を経て基板１の上面にわたって連続的に形成するためである。また、このとき、図１３に示す印刷方向において、電極層２の手前側の側面には塗工液３０ａが塗布され、一方、これと反対側の側面には塗工液３０ａが塗布されにくい。この性質を利用することによって、図１２（ｅ）に示すように塗工液３０ａを塗布することができる。
【０１４１】
なお、塗工液３０ａを塗布するための印刷法としては、実施の形態１と同様に、例えば、フレキソ印刷法のような凸版を用いる印刷法等を利用することができる。
【０１４２】
最後に、図１２（ｇ）に示すように、半導体層８を成膜する。上述したように、この半導体層８の形成においては、少なくとも電極層６と電極層３７との間を接続することが必要である。
【０１４３】
以上の製造工程により、本実施の形態の電子素子を作製することができる。
【０１４４】
＜電子素子の動作原理＞
電源９により電極層２に負電圧を印加すると、電極層６と電極層３７との間で半導体層３８内の絶縁部Ｂ３との境界部分にホールが集まり、ホール・チャネル３８ａが形成される。本実施の形態の電子素子では、チャネルは電極層６と電極層３７との間だけに形成される。
【０１４５】
このとき、第２電源１０をオンして電極層６と電極層７との間に電極層７が負となるように電圧を印加すると、ホールが電極層６からチャネル３８ａを経て電極層３７に流れる。すなわち、本実施の形態の電子素子は、電極層２をゲート電極、電極層６をソース電極、電極層７をドレイン電極とする電界効果型トランジスタとなる。
【０１４６】
本実施の形態の電子素子の等価回路図は省略するが、実施の形態１の電子素子とは異なり、等価回路に含まれるトランジスタは１つである。
【０１４７】
なお、遮断周波数は、実施の形態１の電子素子と同一レベルが確認されているため、動特性評価は省略する。
【０１４８】
以上、本実施の形態の電子素子によれば、有機半導体材料を用いつつ、素子内の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。
【０１４９】
＜変形例＞
図１４は、実施の形態３の電子素子の変形例を示す図である。図１４（ａ）及び（ｂ）では第１電源及び第２電源を省略するとともに、同図（ｃ）及び（ｄ）では、さらに、基板１、電極層６及び電極層３７を省略する。
【０１５０】
図１４（ａ）に示す電子素子は、基板１と電極層６との間、及び、基板１と電極層３７との間にも絶縁層４を備える。絶縁層４の膜厚は、電極層２の厚さに比べれば殆ど無視できるほど薄いので、このような構成の電子素子でも絶縁部Ａ３の静電容量を低減でき、高速応答性の良好な電子素子を提供することができる。
【０１５１】
図１４（ｂ）に示す電子素子は、絶縁層３ａと同一の絶縁層３ｂ及び３ｃを基板１と絶縁層４との間に備える。絶縁層３ｂ及び３ｃの膜厚は、電極層２の厚さに比べれば殆ど無視できるほど薄いので、このような構成の電子素子でも絶縁部Ａ３の静電容量を低減でき、高速応答性の良好な電子素子を提供することができる。
【０１５２】
図１４（ｃ）及び図１４（ｄ）に示すように、絶縁層３の断面形状は、略半円状、又は、角が面取りされた台形状であってもよい。
【０１５３】
このような形状にすれば、図１４（ａ）に示すように電極層２の断面形状が矩形の場合に比べて、チャネル３８ａの長さＦが絶縁層４の膜厚によって延長される分を最小限にすることができるため、チャネル長の短縮化を図ることができる。
【０１５４】
このように、導電層５と電極層６との間の距離を短くすることにより、導電層５と電極層６との間の抵抗値を小さくすることができるとともに、電極層２をゲートとして用いる場合のチャネル３８ａの静電容量を小さくできるので、遮断周波数を向上させることができ、さらに良好な高速応答性を得ることができる。
【０１５５】
実施の形態４
実施の形態４の電子素子は、電極層２の上に絶縁層４３のみが形成されており（すなわち、絶縁部Ａ４が１層の絶縁層のみで形成されており）、また、電極層４７が絶縁部Ａ４の上から電極層２の側面２ｃ側の絶縁部Ｂ４を経て基板１の上の領域にわたって連続的に形成されている点で実施の形態１の電子素子とは異なる。このため、チャネルは電極層２の側面２ｂ側に形成される。
【０１５６】
＜電子素子の構成＞
図１５（ａ）は、実施の形態４の電子素子の断面構造を概略的に示す図、図１５（ｂ）は、図１５（ａ）に示す電子素子の要部を概念的に示す断面図である。
【０１５７】
図中において、第３実施の形態と同一の構成要素には同一符号を付し、その説明を省略する。また、説明の便宜上、電源は省略する。製造方法、動作原理及び動特性評価についても実施の形態３の電子素子に準ずるため説明を省略する。
【０１５８】
図１５に示すように本実施の形態の電子素子は、基板１の上に電極層２を有する。
【０１５９】
電極層２の上面２ａには、絶縁層４３（第１絶縁層）が形成される。この絶縁層４３は、実施の形態３における絶縁層３と同様に、電極層２の形成時に用いられるレジストを除去せずに残したものである。このレジストの比誘電率と膜厚については後述する。
【０１６０】
なお、絶縁層４３は、例えば、東京応化工業株式会社製のポジ型レジストＴＳＭＲ８８００のような絶縁性のあるレジスト材料で形成することができる。
【０１６１】
ライン状の電極層２の側面２ｂから基板１の上面にわたる逆Ｌ字型領域、及び、電極層２の側面２ｃから基板１の上面にわたるＬ字型領域には、絶縁層４４ａ及び４４ｂ（第２絶縁層）がそれぞれ形成されている。本実施の形態では、絶縁層４３の上に絶縁層は形成されない。
【０１６２】
このため、図１５（ｂ）に示すように、本実施の形態では、絶縁部Ａ４（第１絶縁部）は、破線で表される絶縁層４３のみによって構成される。また、絶縁部Ｂ４（第２絶縁部）は、Ｌ字型の絶縁層４４ａ及び４４ｂのうち、電極層２の側面２ｂの側と、側面２ｃの側とに形成された部分（図中一点鎖線で示される部分）によって構成される。
【０１６３】
電極層４７は、絶縁層４３の上面からＬ字型の絶縁層４４ｂを覆うように連続的に形成されている。本実施の形態の電子素子は、図１０に示す導電層５と電極層７とを連続的に形成した構成である。
【０１６４】
また、半導体層４８は、電極層６と電極層４７との間の絶縁部Ｂ４を覆う領域から、絶縁部Ａ４の上面側に形成された電極層４７の上面及び側面２ｃの側を経て、側面２ｃの側の基板１の上に形成された電極層４７の上面にわたって形成される。
【０１６５】
ここで、半導体層４８は、必ずしも電極層４７の上面、側面２ｃの側、及び、これに連続する基板１の上の領域に形成する必要はなく、少なくとも電極層６と電極層４７との間の絶縁部Ｂ４（側面２ｂの側の絶縁部Ｂ４）を覆う領域に形成されていればよい。
【０１６６】
このような本実施の形態の電子素子において、実施の形態３の電子素子と同様に、電極層２に負電圧を印加すると、電極層６と電極層４７との間で半導体層４８内の絶縁部Ｂ４との境界部分にホールが集まり、ホール・チャネル４８ａが形成される。本実施の形態の電子素子では、チャネルは電極層６と電極層４７との間だけに形成される。
【０１６７】
ここで、絶縁部Ａ４と絶縁部Ｂ４との膜厚及び比誘電率の関係について説明する。
【０１６８】
上述のように、本実施の形態の絶縁部Ａ４は、絶縁層４３のみで構成されている。絶縁部Ｂ４は、絶縁層４４ａ及び４４ｂのうちの電極層２の側面２ｂ及び側面２ｃに形成された部分によって構成されている。
【０１６９】
電子素子としての高速応答性を向上させるためには、素子内の静電容量を低減する必要がある。特に、電極層２と導電層５と間にある絶縁部Ａ４の寄生容量を低減するために、絶縁部Ａ４の比誘電率及び膜厚は、この絶縁部Ａ４を絶縁部Ｂ４と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合（すなわち、絶縁部Ａ４を絶縁層４４ａ及び４４ｂと同一の比誘電率及び同一の膜厚を有する絶縁層で構成した場合）よりも静電容量が小さくなるように設定する必要がある。
【０１７０】
本実施の形態の絶縁部Ａ４は絶縁層４３のみで構成されているため、絶縁部Ａ４の寄生容量を低減するためには、絶縁層４３の比誘電率及び膜厚を、絶縁層４３と絶縁層４４ａ及び４４ｂとの比誘電率の比率に鑑みて決定する必要がある。すなわち、絶縁部Ａ４の静電容量が「絶縁部Ｂ４と同一の膜厚及び同一の比誘電率を有する絶縁層で構成した場合の絶縁部Ａ４の静電容量」よりも小さくなるように、絶縁層４３の比誘電率及び膜厚を設定する必要がある。
【０１７１】
このように、実施の形態４の電子素子によれば、有機半導体材料を用いつつ、ゲート電極と導電層の間に形成される第１絶縁部の寄生容量を低減することにより、低コストで製造可能で高速応答性の高い電子素子を提供することができる。また、レジストとして用いる絶縁層４３のみで絶縁部Ａ４を構成するため、絶縁部Ａ４の静電容量をより簡単に設定することができる。
【０１７２】
以上、本発明の例示的な実施の形態の電子素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【産業上の利用可能性】
【０１７３】
本発明の電子素子は、液晶表示装置、有機ＥＬ表示装置又はＩＣタグ等に利用可能である。
【図面の簡単な説明】
【０１７４】
【図１】（ａ）は、実施の形態１の電子素子の断面構造を概略的に示す図、（ｂ）は、図１（ａ）に示す電子素子の要部を拡大して概念的に示す断面図、（ｃ）は、電子素子に形成されるチャネルを説明するための概念図である。
【図２】実施の形態１の電子素子の製造工程を段階的に示す図である。
【図３】マイクロプリンティング法を利用したレジストの製造工程を段階的に示す図である。
【図４】実施の形態１の電子素子における導電層の印刷工程を段階的に示す図である。
【図５】実施の形態１の電子素子の等価回路を示す図である。
【図６】実施の形態１の電子素子に駆動装置及び測定装置を接続した状態を示す図である。
【図７】実施の形態１の電子素子の動特性を示す図である。
【図８】実施の形態１の電子素子の第１絶縁層の変形例を示す要部断面図である。
【図９】実施の形態１の電子素子の第１電極層の変形例を示す要部断面図である。
【図１０】（ａ）は、実施の形態２の電子素子の断面構造を概略的に示す図、（ｂ）は、図１０（ａ）に示す電子素子の要部を概念的に示す断面図である。
【図１１】（ａ）は、実施の形態３の電子素子の構造を概略的に示す図、（ｂ）は、図１１（ａ）に示す電子素子の要部を拡大して概念的に示す断面図である。
【図１２】実施の形態３の電子素子の製造工程を段階的に示す図である。
【図１３】実施の形態３の電子素子における導電層の印刷工程を段階的に示す図である。
【図１４】実施の形態３の電子素子の変形例を示す図である。
【図１５】（ａ）は、実施の形態４の電子素子の断面構造を概略的に示す図、（ｂ）は、図１５（ａ）に示す電子素子の要部を概念的に示す断面図である。
【図１６】（ａ）は、従来のプレナー型のトランジスタの断面構造を示す図、（ｂ）は、従来の逆スタガー型のトランジスタの断面構造を示す図である。
【符号の説明】
【０１７５】
１…基板、２、６、７、３７、４７…電極層、２ａ…上面、２ｂ、２ｃ…側面、３、３ａ、４、２３、２４ａ、２４ｂ、４３、４４ａ、４４ｂ…絶縁層、５…導電層、８、３８、４８…半導体層、８ａ、８ｂ、４８ａ…チャネル、９、１０…電源、Ａ１、Ａ２、Ａ３、Ａ４、Ｂ１、Ｂ２、Ｂ３、Ｂ４…絶縁部。
【図１】
2008117933.tif 000003
【図２】
2008117933.tif 000004
【図３】
2008117933.tif 000005
【図４】
2008117933.tif 000006
【図５】
2008117933.tif 000007
【図６】
2008117933.tif 000008
【図７】
2008117933.tif 000009
【図８】
2008117933.tif 000010
【図９】
2008117933.tif 000011
【図１０】
2008117933.tif 000012
【図１１】
2008117933.tif 000013
【図１２】
2008117933.tif 000014
【図１３】
2008117933.tif 000015
【図１４】
2008117933.tif 000016
【図１５】
2008117933.tif 000017
【図１６】
2008117933.tif 000018