(57)【要約】【課題】フィールドプレートと絶縁膜との密着性が高く、かつゲート電極と半導体層との間に酸化膜が存在しないＧａＮ系ＦＥＴの構造と製造方法を提供する。【解決手段】絶縁膜２１にゲート電極２形成用の開口部を設けるための第１のレジストパターンを形成し、これをマスクとして絶縁膜２１に誘導結合プラズマによる反応性イオンエッチングを施し、ＧａＮ半導体層１０〜１３の表面を露出させ、ＮｉＡｕ等のゲート金属を蒸着させ、セルフアライン的にゲート電極２を形成する。これにより、半導体層の表面に酸化膜が生じない。ゲート電極２の形成後、第２のレジストパターンを形成し、これをマスクとしてゲート電極２と絶縁膜２１の上にフィールドプレート６を形成する。これにより、フィールドプレート金属として、ＳｉＮ等による絶縁膜との密着性が高いＴｉを使用することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＧａＮ半導体基板上に形成されたソース電極とドレイン電極の間の該ＧａＮ半導体基板表面に絶縁膜を形成する工程と、
前記絶縁膜にゲート電極形成用の開口部を設けるための第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記絶縁膜に誘導結合プラズマによる異方性のある反応性イオンエッチングを施し、該絶縁膜に前記ＧａＮ半導体基板の表面が露出する前記開口部を形成する工程と、
前記第１のレジストパターンを用いたセルフアライン法により、前記開口部にＮｉとその他のゲート電極用金属を順次堆積してゲート電極を形成する工程と、
前記第１のレジストパターンとその上に堆積した前記Ｎｉとその他のゲート電極用金属を除去する工程と、
前記ゲート電極上から前記ドレイン電極側に向かって前記絶縁膜上にひさし状に張り出すフィールドプレートを形成するための第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして、前記ゲート電極と絶縁膜の上にＴｉとその他のフィールドプレート用金属を順次堆積して前記フィールドプレートを形成する工程と、
前記第２のレジストパターンとその上に堆積した前記Ｔｉとその他のフィールドプレート用金属を除去する工程とを、
順次実行することを特徴とする電界効果トランジスタの製造方法。
【請求項２】
前記絶縁膜は、窒化シリコンであることを特徴とする請求項１記載の電界効果トランジスタの製造方法。
【請求項３】
前記第１及び第２のレジストパターンは、入り口が狭く奥になるに従って広くなる開口部を有する、いわゆるオーバーハング形状を特徴とする請求項１または２記載の電界効果トランジスタの製造方法。
【請求項４】
前記フィールドプレートを、前記ゲート電極よりも厚い金属膜で形成したことを特徴とする請求項１〜３のいずれか１項に記載の電界効果トランジスタの製造方法。
【請求項５】
請求項１〜４のいずれかの製造方法で製造されたことを特徴とする電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ（以下、「ＦＥＴ」という）、特にパワー増幅用のＧａＮ系のＦＥＴにおけるゲート電極の製造方法に関するものである。
【背景技術】
【０００２】
高耐圧を必要とするパワー増幅用のＦＥＴでは、ゲート電極のドレイン電極側端部に集中する電界を緩和して、ショットキー逆方向リークの低減とドレイン耐圧を向上させるために、ゲート電極にフィールドプレートがしばしば設けられる。
【０００３】
図２は、下記特許文献１に記載されたフィールドプレートを有する従来のＦＥＴの説明図である。
【０００４】
このＦＥＴは、図２（ａ）に断面構造を示すように、基板１０の上に、バッファ層１１、チャネル層１２、及び電子供給／ショットキーバリア層１３が順次形成されたノンドープのＧａＮ半導体層の表面に、ソース電極１とゲート電極２とドレイン電極３を配置したものである。ソース電極１とゲート電極２の間、及びゲート電極２とドレイン電極３の間は、絶縁膜２１で隔てられており、この絶縁膜２１の上にゲート電極２からドレイン電極３側に向かって、フィールドプレート５がひさし状に張り出して設けられている。
【０００５】
このＦＥＴは、図２（ｂ）に製造方法を示すように、次のような工程で製造される。
（１）  工程１
サファイア、ＳｉＣまたはＳｉ等の基板１０の表面に、バッファ層１１、チャネル層１２、及び電子供給／ショットキーバリア層１３を順次形成する。バッファ層１１は、基板１０の材質によって異なるが、例えばＳｉＣ基板の場合、約０．１μｍのＡｌＮ膜と約０．５μｍのＧａＮ膜で構成される。チャネル層１２は、電子走行層となる膜厚２μｍ程度のＧａＮ膜である。電子供給／ショットキーバリア層１３は、Ａｌを約２０％含むＡｌＧａＮ膜で、膜厚は２０ｎｍ程度である。
【０００６】
続いて、電子供給／ショットキーバリア層１３の上に、Ｔｉ／Ａｌ等の金属を蒸着してソース電極１とドレイン電極３を形成し、６５０℃でアニールを行うことにより、オーム性接触を取る。
【０００７】
（２）  工程２
ソース電極１とドレイン電極３の間の電子供給／ショットキーバリア層１３表面に、ＳｉＮによる絶縁膜２１をプラズマＣＶＤ法等によって形成する。
【０００８】
（３）  工程３
絶縁膜２１の一部をエッチングで除去してゲート電極を形成するための開口部ＨＡを設け、電子供給／ショットキーバリア層１３を露出させる。
【０００９】
（４）  工程４
ソース電極１、ドレイン電極３及び開口部ＨＡが設けられた基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極とフィールドプレートの形成領域を露出する開口部ＨＢを有するフォトレジストパターン３０を形成する。更に、レジスト材の現像残渣を取り除くために、Ｏ２プラズマによるアッシングを行う。
【００１０】
（５）  工程５
フォトレジストパターン３０の開口部ＨＢからＮｉ／Ａｕを蒸着し、ゲート電極２とフィールドプレート５を一体形成する。これにより、電子供給／ショットキーバリア層１３に対してショットキー接合されたゲート電極２と、このゲート電極２からドレイン電極３側に向かって絶縁膜２１上にひさし状に張り出したフィールドプレート５が形成される。その後、フォトレジストパターン３０とその上に堆積したＮｉ／Ａｕを除去することにより、図２（ａ）の構造が得られる。
【００１１】
このＦＥＴは、ＧａＮをはじめとするIII族窒化物半導体を用いているので、バンドギャップが大きく、絶縁破壊電界が高く、電子の飽和ドリフト速度が大きい上、ヘテロ接合による２次元キャリアガスの利用が可能である。このため、高温動作、高速スイッチング動作、大電力動作等の点で優れた性能を有するものとして期待を集めている。
【００１２】
【特許文献１】特開２００４−２００２４８号公報
【非特許文献１】Tamotsu  HASHIZUME,  ”Surface  Control  Process  of  AlGaN  for  Suppression  of  Gate  Leakage  Currents  in  AlGaN/GaN  Heterostructure  Field  Effect  Transistor”  Japanese  Journal  of  Applied  Physics  Vol.45,No.4,PP.L111-L113.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記ＦＥＴは、次のような課題が有った。
第１の課題は、フィールドプレート５が、絶縁膜２１から剥離しやすいということである。これは、フィールドプレート５とゲート電極２をＮｉ／Ａｕの金属を用いて一体形成しており、このＮｉと絶縁膜２１で用いられているＳｉＮとの密着性が低いことによるものである。その結果、僅かな刺激により、フィールドプレート５が絶縁膜２１から剥離してしまうという問題があった。
【００１４】
従来からのＧａＡｓ系のＦＥＴでは、ゲート電極としてＴｉ／Ｐｔ／Ａｕが一般的に用いられており、ＴｉとＳｉＮは密着性が良いので、このような剥離の問題は生じない。なお、ＴｉとＧａＮの接続は、ソース電極１とドレイン電極３でも用いているように、オーム性接触となるので、ショットキー接合を必要とするゲート電極に用いることはできない。
【００１５】
第２の課題は、工程４において、ゲート電極とフィールドプレートの形成領域を露出する開口部ＨＢを有するフォトレジストパターン３０を形成した際に、レジスト材の現像残渣を取り除くために、Ｏ２プラズマによるアッシングを行うことである。このＯ２プラズマによるアッシングで、ゲート電極形成予定領域のショットキーバリア層１３の表面が酸化され、ゲート電極２とショットキーバリア層１３の間に、酸化膜が形成される。このため、非特許文献２に記載されるように、ゲートリーク電流が増大するという問題があった。
【００１６】
本発明は、上記課題に鑑みてなされたもので、フィールドプレートと絶縁膜との密着性が高く、かつ、ゲート電極と半導体層との間に酸化膜が存在しない、ＧａＮ系ＦＥＴの構造と製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１７】
本発明のトランジスタの製造方法は、ＧａＮ半導体基板上に形成されたソース電極とドレイン電極の間の該ＧａＮ半導体基板表面に絶縁膜を形成する工程と、前記絶縁膜にゲート電極形成用の開口部を設けるための第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記絶縁膜に誘導結合プラズマによる異方性のある反応性イオンエッチングを施し、該絶縁膜に前記ＧａＮ半導体基板の表面が露出する前記開口部を形成する工程と、前記第１のレジストパターンを用いたセルフアライン法により、前記開口部にＮｉとその他のゲート電極用金属を順次堆積してゲート電極を形成する工程と、前記第１のレジストパターンとその上に堆積した前記Ｎｉとその他のゲート電極用金属を除去する工程と、前記ゲート電極上から前記ドレイン電極側に向かって前記絶縁膜上にひさし状に張り出すフィールドプレートを形成するための第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして、前記ゲート電極と絶縁膜の上にＴｉとその他のフィールドプレート用金属を順次堆積して前記フィールドプレートを形成する工程と、前記第２のレジストパターンとその上に堆積した前記Ｔｉとその他のフィールドプレート用金属を除去する工程とを順次実行することを特徴としている。
【発明の効果】
【００１８】
本発明では、絶縁膜にゲート電極形成用の開口部を設けるための第１のレジストパターンを形成し、これをマスクとして絶縁膜に誘導結合プラズマによる反応性イオンエッチングを施し、ＧａＮ半導体基板の表面が露出する開口部を形成している。絶縁膜は酸化シリコン（SiO2）や酸窒化シリコン（SiON）、窒化シリコン（SiN）などで形成されるため、反応性イオンエッチングに用いるガスは6フッ化硫黄（SF6）や4フッ化炭素（CF4）である。そのため絶縁膜エッチングには酸素を用いない。これにより、ＧａＮ半導体基板の表面に酸化膜が形成されず、ＧａＮ半導体基板にゲート電極を直接形成することができる。
【００１９】
また、ゲート電極を形成した後、第２のレジストパターンを形成し、これをマスクとしてゲート電極と絶縁膜の上にフィールドプレートを形成している。これにより、フィールドプレート用金属として、ＳｉＮ等による絶縁膜との密着性が高いＴｉを使用することが可能になる。
【発明を実施するための最良の形態】
【００２０】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２１】
図１は、本発明の実施例を示すＦＥＴの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２２】
このＦＥＴは、図１に断面構造を示すように、サファイア、ＳｉＣまたはＳｉ等の基板１０の上に、バッファ層１１、チャネル層１２、及び電子供給／ショットキーバリア層１３が順次形成されたノンドープのＧａＮ半導体層を有している。
【００２３】
バッファ層１１は、基板１０が例えばＳｉＣの場合、約０．１μｍのＡｌＮ膜と約０．５μｍのＧａＮ膜で構成されている。また、チャネル層１２は、電子走行層となる膜厚２μｍ程度のＧａＮ膜である。電子供給／ショットキーバリア層１３は、Ａｌを約２０％含むＡｌＧａＮ膜で、膜厚は２０ｎｍ程度である。
【００２４】
ＧａＮ半導体層の電子供給／ショットキーバリア層１３の表面には、ソース電極１とゲート電極２とドレイン電極３が配置されている。ソース電極１とドレイン電極３は、Ｔｉ／Ａｌ等の金属で構成され、ゲート電極２は、Ｎｉ／Ａｕ等の金属で構成されている。
【００２５】
ソース電極１とゲート電極２の間、及びゲート電極２とドレイン電極３の間は、ＳｉＮによる絶縁膜２１で隔てられ、この絶縁膜２１の上にゲート電極２からドレイン電極３側に向かって、フィールドプレート６がひさし状に張り出して設けられている。このフィールドプレート６は、Ｔｉ／Ｐｔ／Ａｕ等の金属膜で形成されている。
【００２６】
図３は、図１のＦＥＴの製造方法を示す工程図である。以下、この図３を参照しつつ、図１の製造方法を説明する。
【００２７】
（１）  工程ａ（図３−ａ）
基板１０の表面に、バッファ層１１、チャネル層１２、及び電子供給／ショットキーバリア層１３からなるＧａＮ半導体層を形成する。続いて、このＧａＮ半導体層の電子供給／ショットキーバリア層１３の上に、Ｔｉ／Ａｌ等の金属を蒸着してソース電極１とドレイン電極３を形成し、６５０℃でアニールを行うことにより、オーム性接触を取る。
【００２８】
（２）  工程ｂ（図３−ｂ）
ソース電極１とドレイン電極３の間の電子供給／ショットキーバリア層１３表面に、ＳｉＮによる絶縁膜２１をプラズマＣＶＤ法等によって形成する。
【００２９】
（３）  工程ｃ（図３−ｃ）
ソース電極１、ドレイン電極３及び絶縁膜２１が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、ゲート電極の形成領域を露出する開口部Ｈ１を有するフォトレジストパターン３２を形成する。なお、フォトレジストパターン３２の開口部Ｈ１は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
【００３０】
（４）  工程ｄ（図３−ｄ）
フォトレジストパターン３２の開口部Ｈ１で露出された絶縁膜２１に、ＩＣＰ（Inductively  Coupled  Plasma：誘導結合プラズマ）によるＲＩＥ（反応性イオンエッチング）を施し、この絶縁膜２１に電子供給／ショットキーバリア層１３の表面が露出する開口部Ｈ２を形成する。
【００３１】
このＩＣＰ−ＲＩＥにおけるＩＣＰパワーは２０〜１００Ｗ、ＲＩＥパワーは５〜５０Ｗとし、エッチング室の気圧は１〜１００ｍＴｏｒｒであり、導入ガスはＳＦ６である。これにより、図３−ｄに示すように、絶縁膜２１の一部にゲート電極の形成領域に達する穴と、その穴の表面の周囲が少し削られた箇所からなる開口部Ｈ２が形成される。
開口部Ｈ２を形成した後、エッチング時の残留付着物を水洗し、乾燥を行う。
【００３２】
（５）  工程ｅ（図３−ｅ）
フォトレジストパターン３２をマスクとして、開口部Ｈ１からＮｉ／Ａｕによるゲート金属３３を電子ビーム蒸着法により真空蒸着する。これにより、絶縁膜２１の開口部Ｈ２で露出されたゲート電極形成領域に、電子供給／ショットキーバリア層１３に対してショットキー接合されたＮｉ／Ａｕによるゲート電極２が形成される。
【００３３】
（６）  工程ｆ（図３−ｆ）
フォトレジストパターン３２とその上に堆積したゲート金属３３を除去する。
【００３４】
（７）  工程ｇ（図３−ｇ）
ソース電極１、ドレイン電極３、絶縁膜２１及びゲート電極２が形成された基板の表面にレジスト材を塗布し、フォトリソグラフィ技術を用いて、フィールドプレートの形成領域を露出する開口部Ｈ３を有するフォトレジストパターン３４を形成する。なお、フォトレジストパターン３４の開口部Ｈ３は、入り口が狭く奥に行くほど広くなるオーバーハング状に形成する。
【００３５】
（８）  工程ｈ（図３−ｈ）
フォトレジストパターン３４をマスクとして、その開口部Ｈ３から、Ｔｉ／Ｐｔ／Ａｕによるフィールドプレート金属３５を電子ビーム蒸着法により真空蒸着する。Ｔｉ，Ｐｔ，Ａｕのそれぞれの膜厚は、例えば１００，５０，７００ｎｍである。これにより、開口部Ｈ３に対応するゲート電極２と絶縁膜２１の表面に、フィールドプレート６が形成される。
【００３６】
その後、フォトレジストパターン３４とその上に堆積したフィールドプレート金属３５を除去することにより、図１の構造が得られる。
【００３７】
以上のように、この実施例のＦＥＴの構造と製造方法は、次のような利点がある。
フィールドプレート６は、Ｔｉ膜によって絶縁膜２１に接続されている。Ｔｉは、絶縁膜２１を構成するＳｉＮとの密着性が非常に良いので、フィールドプレート６が絶縁膜２１から剥離するおそれがない。
【００３８】
また、絶縁膜２１にゲート電極用の開口部Ｈ２を形成する際に、ＩＣＰ−ＲＩＥ法を採用している。このＩＰＣ−ＲＩＥ法では、プラズマ密度が高いので、パワーを下げてもエッチングが可能である。このため半導体へのダメージが少なく、またＲＩＥによる残渣物の少ない開口部Ｈ２を形成することができ、Ｏ２プラズマによるアッシングを必要としない。従って、開口部Ｈ２の電子供給／ショットキーバリア層１３の表面に酸化膜が形成されず、ゲートリーク電流を小さくすることができる。これにより、ＧａＮ系半導体の特徴である、高温動作、高速スイッチング動作、大電力動作等の優れた性能を、安定して発揮することができるＦＥＴ構造を形成することができる。
【００３９】
更に、ゲート電極２は、開口部Ｈ２を形成するために使用したフォトレジストパターン３２を用いて自己整合的に形成し、その後にフィールドプレート６を形成している。これにより、フィールドプレート６のソース電極１側へのはみ出し幅を小さくすることができる。即ち、従来の方法では、露光装置のアライメント精度分（例えば、ステッパ装置の場合は０．２μｍ程度）のはみ出しが発生するが、本方法の場合、セルフアラインで決まるゲートはみ出しは、０．０３μｍ程度である。その差０．１７μｍが、ソース・ゲート電極間の空間的距離と関係の深いソース・ゲート寄生容量を小さくするため、ＦＥＴの遮断周波数特性向上に寄与する。
【００４０】
更にまた、ゲート電極２を形成するために使用したフォトレジストパターン３２とは別のフォトレジストパターン３４を使用して、このゲート電極２上にフィールドプレート６を形成している。これにより、ゲート電極２とフィールドプレート６の各厚さを任意に制御することにより、これらを合わせたゲートメタルの厚さを厚くすることができ、ゲート抵抗を低減することができる。即ち、従来のように、１つのフォトレジストパターンを使用する場合、積層されるメタル厚がレジストの厚さに律則する関係でゲートメタル（Ａｕ）の厚さは７００ｎｍであるが、本方法の場合、２回のメタル積層によりゲートメタルの厚さを１４００ｎｍ程度まで増加することができ、ゲート抵抗を従来の約５割に低減することができる。
【００４１】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、例示した材料や寸法は一例であり、目的に合わせて任意に変更することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例を示すＦＥＴの構成図である。
【図２】従来のＦＥＴの説明図である。
【図３】図１のＦＥＴの製造方法を示す工程図である。
【符号の説明】
【００４３】
１    ソース電極
２    ゲート電極
３    ドレイン電極
６    フィールドプレート
１０    基板
１１    バッファ層
１２    チャネル層
１３    電子供給／ショットキーバリア層
３２，３４    フォトレジスト
３３    ゲート金属
３５    フィールドプレート金属
Ｈ１，Ｈ２，Ｈ３    開口部
【図１】
2008288289.tif 000003
【図２】
2008288289.tif 000004
【図３】
2008288289.tif 000005