(57)【要約】【課題】相変化膜及び界面膜を有する相変化メモリ等の性能劣化を最小限に抑えた構造の半導体記憶装置及びその製造方法を得る。【解決手段】相変化メモリ素子Ｍ１を得るための異方性エッチングガス３３はＧＳＴ膜２３及び上部電極２４よりも界面膜７に対するエッチングレートが低い条件で行われる。その結果、相変化膜であるＧＳＴ膜２３の平面形状全体を含み、かつＧＳＴ膜２３の平面形状より広くなるように界面膜７をパターニングすることができる。界面膜７の平面形状をＧＳＴ膜２３の平面形状より広く仕上げることにより、後工程で界面膜７の側壁がエッチングされて多少後退しても、ＧＳＴ膜２３及び上部電極２４の平面形状よりも寸法的に小さくなることはなく、従来の製造方法のように凹みが発生することはない。【選択図】図３
2008288292.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上層に形成される第１の層間絶縁膜と、
一端及び他端を有し、前記第１の層間絶縁膜を貫通して選択的に設けられる第１のプラグと、
前記プラグの前記一端上に直接形成される界面膜と、
前記プラグに接触することなく、前記界面膜上に形成される相変化膜と、
前記相変化膜上に形成された上部電極とを備え、前記界面膜、前記相変化膜及び前記上部電極により相変化メモリ素子が構成され、
前記界面膜は、前記相変化膜の平面形状全体を含み、かつ前記相変化膜の平面形状より広い平面形状で形成されることを特徴とする、
半導体記憶装置。
【請求項２】
半導体基板の上層に形成される第１の層間絶縁膜と、
一端及び他端を有し、前記第１の層間絶縁膜を貫通して選択的に設けられる第１のプラグと、
前記プラグの前記一端上に直接形成される界面膜と、
前記プラグに接触することなく、前記界面膜上に形成される相変化膜と、
前記相変化膜上に形成された上部電極とを備え、前記界面膜、前記相変化膜及び前記上部電極により相変化メモリ素子が構成され、
前記相変化メモリ素子の側面に形成されるサイドウォールと、
前記相変化メモリ素子及びサイドウォールを含む第１の層間絶縁膜上に形成される第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通して選択的に設けられ、前記上部電極と電気的に接続される第２のプラグとをさらに備える、
半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置であって、
前記第２の層間絶縁膜はシリコン酸化膜より形成され、前記サイドウォールはシリコン窒化膜により形成される、
半導体記憶装置。
【請求項４】
(a) 半導体基板の上層に第１の層間絶縁膜を形成するステップと、
(b) 前記第１の層間絶縁膜を貫通して、一端及び他端を有する第１のプラグを選択的に形成するステップと、
(c) 前記第１の層間絶縁膜上に、界面膜、相変化膜及び上部電極からなる積層構造を形成した後、異方性エッチング処理を行いパターニングして相変化メモリ素子を形成するステップとを備え、前記相変化メモリにおける前記界面膜は前記第１のプラグの一端に電気的に接続され、前記相変化膜の平面形状全体を含み、かつ前記相変化膜の平面形状より広い平面形状で形成され、
(d) 前記ステップ(c) 直後に実行され、前記第１の層間絶縁膜の表面、前記相変化メモリ素子の表面及び側面を水洗により洗浄処理を実行し、前記異方性エッチング処理により生じた残留物を除去するステップをさらに備える、
半導体記憶装置の製造方法。
【請求項５】
請求項４記載の半導体記憶装置の製造方法であって、
前記ステップ(d) における前記洗浄処理は、前記第１の層間絶縁膜上の前記残留物の濃度が前記ステップ(c) 実行前と同程度になるように実行される、
半導体記憶装置の製造方法。
【請求項６】
請求項４あるいは請求項５記載の半導体記憶装置の製造方法であって、
前記ステップ(c) における前記異方性エッチング処理は塩素及びフッ素のうち少なくとも一方をエッチングガスとしたエッチング処理を含み、前記残留物は前記エッチングガスの残留物を含み、
前記ステップ(d) における前記洗浄処理は、前記第１の層間絶縁膜上の前記残留物の濃度が１０×11〜１０×9 atom/ ｃｍ2程度の濃度になるように実行される、
半導体記憶装置の製造方法。
【請求項７】
(a) 半導体基板の上層に第１の層間絶縁膜を形成するステップと、
(b) 前記第１の層間絶縁膜を貫通して、一端及び他端を有する第１のプラグを選択的に形成するステップと、
(c) 前記第１の層間絶縁膜上に、界面膜、相変化膜及び上部電極からなる積層構造を形成した後、異方性エッチング処理を行いパターニングして相変化メモリ素子を形成するステップと、
(d) 前記相変化メモリ素子の側面にサイドウォールを形成するステップと、
(e) 前記相変化メモリ素子及びサイドウォールを含む第１の層間絶縁膜上に第２の層間絶縁膜を形成するステップと、
(f) 前記第２の層間絶縁膜を貫通して選択的に設けられ、前記上部電極と電気的に接続される第２のプラグを形成するステップとを備える
半導体記憶装置の製造方法。
【請求項８】
請求項７記載の半導体記憶装置の製造方法であって、
前記ステップ(f) の前記第２の層間絶縁膜を貫通する処理は、前記サイドウォールとの選択比が１０〜１０4程度のエッチング処理を含む、
半導体記憶装置の製造方法。
【請求項９】
請求項８記載の半導体記憶装置の製造方法であって、
前記サイドウォールはシリコン窒化膜により形成され、前記第２の層間絶縁膜はシリコン酸化膜により形成される、
半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びその製造方法に係り、特に、カルコゲナイドなどの相変化材料を用いて形成される相変化メモリセル（素子）を有する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
図１３〜図１６は従来の相変化メモリの製造方法を示す断面図である。また、上記相変化メモリとして例えば特許文献１に開示された相変化メモリが挙げられる。以下、これらの図を参照して従来の相変化メモリの製造方法について説明する。
【０００３】
まず、図１３に示すように、半導体基板１１の主面に選択トランジスタＱ１を形成する。なお、選択トランジスタＱ１は従来のトランジスタ形成方法と同じ方法によって得ることができる。次に選択トランジスタＱ１を含む全面にＳｉＯ2等からなる層間絶縁膜ＩＦ１を成膜した後、ＣＭＰ処理等により層間絶縁膜ＩＦ１の表面を平坦にする。その後、層間絶縁膜ＩＦ１を貫通するコンタクトホール１８を選択的に形成し、選択トランジスタＱ１の一方のソース・ドレイン領域１４のシリサイド領域１７上を開口する。
【０００４】
次に、図１４に示すように、コンタクトホール１８内にＷ（タングステン）を埋め込むようにして成膜する。この際、Ｔａ（タンタル）やＴｉ（チタン）またはこれらの窒化膜などをＷ膜とソース・ドレイン領域１４との間に形成されるように、Ｗの成膜前にバリヤメタルを成膜してもよい。
【０００５】
その後、図１４に示すように、Ｗ膜をＣＭＰ等で研磨することにより、コンタクトホール１８内のみにＷを残してタングステンプラグＷＰ１を得る。さらに、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜から選ばれた少なくとも１種類以上からなることを特徴とする絶縁性界面膜を用いて、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜２７を成膜する。なお、界面膜２７として絶縁性界面膜の代わりに非晶質シリコンからなる半導体界面膜や導電性の金属界面膜を形成しても良い。上記組成の界面膜２７は、層間絶縁膜ＩＦ１とＧＳＴ膜２３との密着性を向上する密着膜としても有効に働く。
【０００６】
さらに、図１４に示すように、Ｇｅ2Ｓｂ2Ｔｅ5などの組成のＧＳＴ膜２３を成膜する。次に、上部電極２４をＧＳＴ膜２３上に成膜する。次に、タングステンプラグＷＰ１直上に位置する上部電極２４、ＧＳＴ膜２３及び界面膜２７のみを残すように、写真製版等によりパターニングされたレジスト２６を上部電極２４上に形成する。
【０００７】
その後、図１５に示すように、レジスト２６を用いた異方性エッチングを行うことにより、界面膜２７、ＧＳＴ膜２３及び上部電極２４をパターニングして、パターニングされた界面膜２７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ１１を得る。
【０００８】
さらに、図１５に示すように、全面にＳｉＯ2等よりなる層間絶縁膜ＩＦ２を成膜した後、ＣＭＰ処理等によって層間絶縁膜ＩＦ２の表面を平坦化する。次に、層間絶縁膜ＩＦ２の上層部を選択的に貫通するコンタクトホールを形成して上部電極２４上の一部を開口させる。次に、上記コンタクトホール内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはそれらの窒化膜をＷと上部電極２４との間にバリアメタル（図示せず）を成膜してもよい。次に、Ｗ膜をＣＭＰ等で研磨することにより、上記コンタクトホール内のみにＷを残し、タングステンプラグＷＰ２を得る。
【０００９】
次に、図１６に示すように、Ａｌ−Ｃｕ混合物などを用い、ビット線ＢＬ１を層間絶縁膜ＩＦ２上に形成し、タングステンプラグＷＰ２に電気的に接続して配線する。この後、周辺回路などの配線などに第２の配線を用いてもよい。次に、パッシベーション膜ＰＦ１として、プラズマＳｉＮ膜やＳｉＯ2膜を成膜する。
【００１０】
次に、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。
【００１１】
図１７は図１６で示された構造の相変化メモリ素子Ｍ１１を含むメモリセル１ビット形成領域及びその周辺の平面構造を示す平面図である。同図のＡ−Ａ断面が図１６の構造に相当する。
【００１２】
図１７に示すように、隣接するメモリセル１ビット形成領域３１，３２間を平面視横断してビット線ＢＬ１が形成され、ビット線ＢＬ１に平面視重なるようにメモリセル１ビット形成領域３１，３２内に選択トランジスタＱ１，Ｑ２のフィールド領域ＦＲ１，ＦＲ２がそれぞれ形成される。
【００１３】
そして、ビット線ＢＬ１とフィールド領域ＦＲ１との平面重複領域内に相変化メモリ素子Ｍ１１が設けられ、ビット線ＢＬ１とフィールド領域ＦＲ２との平面視重複領域内に相変化メモリ素子Ｍ１２が設けられる。
【００１４】
相変化メモリ素子Ｍ１１及びＭ１２それぞれ内にタングステンプラグＷＰ１（ＷＰ２）が設けられ、相変化メモリ素子Ｍ１１及びＭ１２の平面視エッジ近傍において、図中縦方向にゲート電極が形成される選択トランジスタＱ１及びＱ２が設けられる。
【００１５】
【特許文献１】特開２００６−３５２０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の相変化メモリは以上のように製造されているため、いくつかのプロセス上の問題が発生した。
【００１７】
相変化メモリ素子Ｍ１１を得るべく、上部電極２４・ＧＳＴ膜２３・界面膜２７のみを選択的に残すように、異方性エッチングとしてＣｌ系・Ｆ系ガスが使用されるのが一般的であった。Ｃｌ系・Ｆ系ガスの使用により、層間絶縁膜ＩＦ１上および上部電極２４・ＧＳＴ膜２３・界面膜２７の側壁部にＣｌ，Ｆ等の残留物２９が残留してしまう（図１５参照）。その結果、後工程の熱処理により各膜（層間絶縁膜ＩＦ１、界面膜２７、ＧＳＴ膜２３及び上部電極２４）内部に拡散し、層間絶縁膜ＩＦ１とＧＳＴ膜２３の密着性を低下させるとともに、ＧＳＴ膜２３や界面膜２７の膜質が劣化するという問題点があった。
【００１８】
また、上記エッチング以降の処理において、界面膜２７側壁部が晒され続けることにより、界面膜２７が後退することにより凹み２８が生じ（図１５，図１６参照）、界面膜２７の膜質が劣化するとともに、ＧＳＴ膜２３―タングステンプラグＷＰ１間のリークやショートが発生するという問題点があった。
【００１９】
また、タングステンプラグＷＰ２のパターン形成時、重ね合わせズレが発生すると（図１５，図１６参照）、タングステンプラグＷＰ２とＧＳＴ膜２３あるいは界面膜２７の側面とが直接ショートし、ＧＳＴ膜２３及び界面膜２７の膜質劣化が生じ、その結果、相変化メモリ素子Ｍ１１の書き換え不良が発生するという問題点があった。
【００２０】
この発明は上記問題点を解決するためになされたもので、相変化膜及び界面膜を有する相変化メモリ等の性能劣化を最小限に抑えた構造の半導体記憶装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２１】
この発明の一実施の形態によれば、第１の層間絶縁膜上に界面膜、相変化膜及び上部電極によりなる相変化メモリ素子を形成する。この際、界面膜は、相変化膜の平面形状全体を含み、かつ相変化膜の平面形状より広い平面形状で形成される。
【発明の効果】
【００２２】
この実施の形態によれば、界面膜７は、相変化メモリ素子を得るためのパターニングの際、相変化膜の平面形状全体を含み、かつ前記相変化膜の平面形状より広い平面形状で形成されるため、界面膜の側壁部が後工程のエッチングなどにより多少後退しても、相変化膜と第１の層間絶縁膜との間に界面膜の凹みを形成されることを確実に回避することができる。その結果、相変化膜−第１のプラグ間のリークやショートを確実に回避することができることができるため、性能劣化を最小限に抑えた構造の相変化メモリを得ることができる効果を奏する。
【発明を実施するための最良の形態】
【００２３】
＜実施の形態１＞
実施の形態１は相変化メモリ素子構造を得るための異方性エッチング後の残留Ｃｌ，Ｆの影響を回避した半導体記憶装置及びその製造方法に相当する。
【００２４】
図１〜図６はこの発明の実施の形態１である相変化メモリの製造方法を示す断面図である。以下、これらの図を参照して製造方法を説明する。
【００２５】
まず、図１に示すように、半導体基板１１の主面に選択トランジスタＱ１を形成する。なお、選択トランジスタＱ１は従来のトランジスタ形成方法と同じ方法によって得ることができる。次に選択トランジスタＱ１を含む全面にＳｉＯ2等からなる層間絶縁膜ＩＦ１（第１の層間絶縁膜）を成膜した後、ＣＭＰ処理等により層間絶縁膜ＩＦ１の表面を平坦にする。その後、層間絶縁膜ＩＦ１を貫通するコンタクトホール１８を選択的に形成し、選択トランジスタＱ１の一方のソース・ドレイン領域１４のシリサイド領域１７上を開口する。
【００２６】
次に、図２に示すように、コンタクトホール１８内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはこれらの窒化膜などをＷ膜とソース・ドレイン領域１４との間に形成されるように、Ｗの成膜前にバリヤメタルを成膜してもよい。
【００２７】
その後、図２に示すように、Ｗ膜をＣＭＰ等で研磨することにより、コンタクトホール１８内のみにＷを残してタングステンプラグＷＰ１（第１のプラグ）を得る。さらに、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜から選ばれた少なくとも１種類以上からなることを特徴とする絶縁性界面膜を用いて、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜７を成膜する。なお、界面膜７として絶縁性界面膜の代わりに非晶質シリコンからなる半導体界面膜や導電性の金属界面膜を形成しても良い。上記組成の界面膜７は、層間絶縁膜ＩＦ１とＧＳＴ膜２３との密着性を向上する密着膜としても有効に働く。
【００２８】
さらに、図２に示すように、Ｇｅ2Ｓｂ2Ｔｅ5などの組成のＧＳＴ膜２３を成膜する。次に、上部電極２４をＧＳＴ膜２３上に成膜する。次に、タングステンプラグＷＰ１直上に位置する上部電極２４、ＧＳＴ膜２３及び界面膜７のみを選択的に残すように、写真製版等によりパターニングされたレジスト２６を上部電極２４上に形成する。
【００２９】
その後、図３に示すように、レジスト２６を用い、異方性エッチングガス３３による異方性エッチング処理を行うことにより、界面膜７、ＧＳＴ膜２３及び上部電極２４をパターニングして、パターニングされた界面膜７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ１（ＧＳＴパターン）を得る。例えば、一辺が０．３５μｍの略正方形状の平面形状にパターニングされた相変化メモリ素子Ｍ１を得る。
【００３０】
異方性エッチングガス３３はＧＳＴ膜２３及び上部電極２４よりも界面膜７に対するエッチングレートが低い条件で行われる。その結果、相変化膜であるＧＳＴ膜２３の平面形状全体を含み、かつＧＳＴ膜２３の平面形状より広くなるように界面膜７をパターニングすることができる。例えば、界面膜７がＧＳＴ膜２３に対し３０ｎｍ程度平面視突出するようにパターニングされる。
【００３１】
異方性エッチングガス３３によるエッチングの際、層間絶縁膜ＩＦ１上および上部電極２４・ＧＳＴ膜２３・界面膜２７の側壁部にＣｌ，Ｆ等の残留物２９が残留する。
【００３２】
しかし、実施の形態１では、界面膜７の平面形状をＧＳＴ膜２３の平面形状より広く仕上げることにより、後工程で界面膜７の側壁がエッチングされて多少後退しても、ＧＳＴ膜２３及び上部電極２４の平面形状よりも寸法的に小さくなることはなく、従来の製造方法のように凹みが発生することはない。
【００３３】
次に、図４に示すように、レジスト２６を除去した後、クリーニング材料３４を用いて、残留Ｃｌ，Ｆ等の残留物２９に対する洗浄処理を行い、層間絶縁膜ＩＦ１上のＣｌ，Ｆの含有濃度が、１０×11〜１０×9 atom/ ｃｍ2程度の濃度まで低減する。すなわち、異方性エッチングガス３３によるＣｌ系・Ｆ系エッチング前の層間絶縁膜ＩＦ１上のＣｌ，Ｆの含有濃度まで低減する。
【００３４】
上記したＣｌ，Ｆの含有濃度の低減を実現すべく、クリーニング材料３４として純水等が考えられる。すなわち、純水による水洗処理による洗浄処理を行うことが望ましい。
【００３５】
さらに、図５に示すように、全面にＳｉＯ2等よりなる層間絶縁膜ＩＦ２（第２の層間絶縁膜）を成膜した後、ＣＭＰ処理等によって層間絶縁膜ＩＦ２の表面を平坦化する。次に、層間絶縁膜ＩＦ２の上層部を選択的に貫通するコンタクトホールを形成して上部電極２４上の一部を開口させる。次に、上記コンタクトホール内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはそれらの窒化膜をＷと上部電極２４との間にバリアメタル（図示せず）を成膜してもよい。次に、Ｗ膜をＣＭＰ等で研磨することにより、上記コンタクトホール内のみにＷを残し、タングステンプラグＷＰ２を得る。
【００３６】
次に、図６に示すように、Ａｌ−Ｃｕ混合物などを用い、ビット線ＢＬ１を層間絶縁膜ＩＦ２上に形成し、タングステンプラグＷＰ２に電気的に接続して配線する。この後、周辺回路などの配線などに第２の配線を用いてもよい。次に、パッシベーション膜ＰＦ１として、プラズマＳｉＮ膜やＳｉＯ2膜を成膜する。
【００３７】
次に、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。
【００３８】
このように、実施の形態１の相変化メモリの界面膜７は、相変化メモリ素子Ｍ１を得るためのパターニングの際、ＧＳＴ膜２３の平面形状全体を含み、かつ前記相変化膜の平面形状より広い平面形状で形成されるため、界面膜７の側壁部が後工程のエッチングなどにより多少後退しても、ＧＳＴ膜２３と層間絶縁膜ＩＦ１との間に界面膜７の凹みを形成されることを確実に回避することができる。その結果、ＧＳＴ膜２３−第１Ｗプラグ間のリークやショートを回避することができるため、性能劣化を最小限に抑えた構造の相変化メモリを得ることができる効果を奏する。
【００３９】
さらに、実施の形態１の相変化メモリの製造方法によって、クリーニング材料３４を用いたクリーニング処理により、ＧＳＴ膜２３直下の層間絶縁膜ＩＦ１表面やＧＳＴ膜２３・界面膜７中の残留Ｆ，Ｃｌ等の残留物２９を効果的に除去することにより、界面膜７やＧＳＴ膜２３の下地との密着性を向上させるとともに、デバイス特性を安定にすることができる効果を奏する。
【００４０】
加えて、残留Ｆ，Ｃｌなどの残留物２９のクリーニング材料として、水洗処理などを選択することにより、異方性エッチングガス３３によるＣｌ系・Ｆ系エッチング前の層間絶縁膜ＩＦ１上のＣｌ，Ｆの含有濃度まで低減することができるため、デバイス特性の安定化をより一層図ることができる。
【００４１】
より具体的には、層間絶縁膜ＩＦ１上のＣｌ，Ｆの含有濃度が、１０×11〜１０×9 atom/ ｃｍ2程度の濃度まで低減することにより、デバイス特性の安定化を高精度に保つことができる。
【００４２】
＜実施の形態２＞
実施の形態２の相変化メモリの製造方法は、相変化メモリ素子の上部電極接続用のタングステンプラグのパターン形成時、重ね合わせズレが発生しても、当該タングステンプラグとＧＳＴ膜・界面膜が直接ショートしない構造の半導体記憶装置及びその製造方法である。
【００４３】
図７〜図１２はこの発明の実施の形態２である相変化メモリの製造方法を示す断面図である。以下、これらの図を参照して実施の形態２の製造方法を説明する。
【００４４】
まず、図７に示すように、実施の形態１の図１と同様、半導体基板１１の主面に選択トランジスタＱ１、層間絶縁膜ＩＦ１及びコンタクトホール１８を形成する。
【００４５】
次に、図８に示すように、実施の形態１の図２と同様、コンタクトホール１８内にＷを埋め込むようにして成膜する。その後、Ｗ膜をＣＭＰ等で研磨することにより、コンタクトホール１８内のみにＷを残してタングステンプラグＷＰ１を得る。
【００４６】
さらに、Ｔｉ酸化膜、Ｚｒ酸化膜、Ｈｆ酸化膜、Ｔａ酸化膜、Ｎｂ酸化膜、Ｃｒ酸化膜、Ｍｏ酸化膜、Ｗ酸化膜、Ａｌ酸化膜から選ばれた少なくとも１種類以上からなることを特徴とする絶縁性界面膜を用いて、膜厚が０．５ｎｍ以上５ｎｍ以下の界面膜２７を成膜する。なお、界面膜７として絶縁性界面膜の代わりに非晶質シリコンからなる半導体界面膜や導電性の金属界面膜を形成しても良い。その後、Ｇｅ2Ｓｂ2Ｔｅ5などの組成のＧＳＴ膜２３を成膜する。次に、上部電極２４をＧＳＴ膜２３上に成膜する。次に、タングステンプラグＷＰ１直上に位置する上部電極２４、ＧＳＴ膜２３及び界面膜２７のみを選択的に残すように、写真製版等によりパターニングされたレジスト２６を上部電極２４上に形成する。
【００４７】
その後、図９に示すように、レジスト２６を用い、異方性エッチングを行うことにより、界面膜２７、ＧＳＴ膜２３及び上部電極２４をパターニングして、パターニングされた界面膜２７、ＧＳＴ膜２３及び上部電極２４からなる相変化メモリ素子Ｍ２（ＧＳＴパターン）を得る。なお、この際、実施の形態１の工程と同様、残留物２９が生じるが（図３参照）、図示は省略する。
【００４８】
さらに、図９に示すように、プラズマＳｉＮ膜などのシリコン窒化膜３を全面に成膜する。なお、図９では図示しないが、シリコン窒化膜３の形成前に実施の形態１の図４で示した工程のようにクリーニング材料３４による水洗洗浄を行って残留物２９を除去する方が望ましい。
【００４９】
次に、図１０に示すように、異方性エッチングガス３５を用いてシリコン窒化膜３の全面エッチバックすることで、相変化メモリ素子Ｍ２（上部電極２４・ＧＳＴ膜２３・界面膜２７）の側壁部にサイドウォール４を形成する。
【００５０】
次に、図１１に示すように、全面にＳｉＯ2等よりなる層間絶縁膜ＩＦ２を成膜した後、ＣＭＰ処理等によって層間絶縁膜ＩＦ２の表面を平坦化する。次に、エッチング処理により、層間絶縁膜ＩＦ２の上層部を選択的に貫通するコンタクトホールを形成して上部電極２４上の一部を開口させる。
【００５１】
この際、サイドウォール４はＳｉＮより形成されており、層間絶縁膜ＩＦ２の形成材料であるＳｉＯ2で形成されている点を考慮し、ＳｉＮに対するＳｉＯ2の選択比が１０〜１０4程度を満足するエッチング処理を行うことにより、層間絶縁膜ＩＦ２の貫通時にサイドウォール４がエッチング除去されることを確実に回避することができる。
【００５２】
次に、図１１に示すように、上記コンタクトホール内にＷを埋め込むようにして成膜する。この際、ＴａやＴｉまたはそれらの窒化膜をＷと上部電極２４との間にバリアメタル（図示せず）を成膜してもよい。次に、Ｗ膜をＣＭＰ等で研磨することにより、上記コンタクトホール内のみにＷを残し、タングステンプラグＷＰ２を得る。
【００５３】
次に、図１２に示すように、Ａｌ−Ｃｕ混合物などを用い、ビット線ＢＬ１を層間絶縁膜ＩＦ２上に形成し、タングステンプラグＷＰ２に電気的に接続して配線する。この後、周辺回路などの配線などに第２の配線を用いてもよい。次に、パッシベーション膜ＰＦ１として、プラズマＳｉＮ膜やＳｉＯ2膜を成膜する。
【００５４】
次に、図示しないが、ボンディングパッドやダイシングラインなど、パッシベーション膜を除去したい部分のみを写真製版とドライエッチングなどで開口する。この後、ポリイミド膜などを成膜してもよい。
【００５５】
このように、実施の形態２の相変化メモリの製造方法では、相変化メモリ素子Ｍ２（上部電極２４・ＧＳＴ膜２３・界面膜２７）の側壁部にサイドウォール４を形成している。
【００５６】
このため、上部電極２４との電気的接続用に形成されるタングステンプラグＷＰ２のパターン形成時、重ね合わせズレが発生した場合でも、サイドウォール４によってタングステンプラグＷＰ２のＧＳＴ膜２３・界面膜２７側面に形成されることはない。その結果、タングステンプラグＷＰ２がＧＳＴ膜２３，界面膜２７に電気的に接続することにより、ＧＳＴ膜２３・界面膜２７の膜質劣化や相変化メモリ素子Ｍ２に書き換え不良が発生することを確実に回避することができる効果を奏する。その結果、性能劣化を最小限に抑えた構造の相変化メモリを得ることができる。
【００５７】
さらに、タングステンプラグＷＰ２用に層間絶縁膜ＩＦ２を貫通する処理は、上述ししたようにサイドウォール４に対する層間絶縁膜ＩＦ２の選択比が１０〜１０4程度を満足するエッチング処理を行っている。このため、層間絶縁膜ＩＦ２の貫通時にサイドウォール４がエッチング除去されることを確実に回避することができるため、上述したタングステンプラグＷＰ２のＧＳＴ膜２３，界面膜２７に電気的接続に伴う不具合を確実に回避することができる。
【図面の簡単な説明】
【００５８】
【図１】本願発明の実施の形態１である相変化メモリの製造方法を示す断面図である。
【図２】実施の形態１の相変化メモリの製造方法を示す断面図である。
【図３】実施の形態１の相変化メモリの製造方法を示す断面図である。
【図４】実施の形態１の相変化メモリの製造方法を示す断面図である。
【図５】実施の形態１の相変化メモリの製造方法を示す断面図である。
【図６】実施の形態１の相変化メモリの製造方法を示す断面図である。
【図７】本願発明の実施の形態２である相変化メモリの製造方法を示す断面図である。
【図８】実施の形態２の相変化メモリの製造方法を示す断面図である。
【図９】実施の形態２の相変化メモリの製造方法を示す断面図である。
【図１０】実施の形態２の相変化メモリの製造方法を示す断面図である。
【図１１】実施の形態２の相変化メモリの製造方法を示す断面図である。
【図１２】実施の形態２の相変化メモリの製造方法を示す断面図である。
【図１３】従来の相変化メモリの製造方法を示す断面図である。
【図１４】従来の相変化メモリの製造方法を示す断面図である。
【図１５】従来の相変化メモリの製造方法を示す断面図である。
【図１６】この発明の実施の形態２である相変化メモリの構造を示す断面図である。
【図１７】図１６で示した相変化メモリの平面構造を示す平面図である。
【符号の説明】
【００５９】
４  サイドウォール、７，２７  界面膜、２３  ＧＳＴ膜、２４  上部電極、３４  クリーニング材料、ＩＦ１，ＩＦ２  層間絶縁膜、Ｍ１，Ｍ２  相変化メモリ素子、ＷＰ１，ＷＰ２  タングステンプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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