(57)【要約】【課題】外部から加えられる圧力を検出してディジタル計測値を得る圧力トランスデューサにおいて、回路規模及び消費電流を低減する。【解決手段】この圧力トランスデューサは、４つのピエゾ抵抗素子によって構成されるブリッジ回路と、ブリッジ回路の第１のノードに電源電位を供給するスイッチ回路と、ブリッジ回路の第２のノードに接続された駆動回路と、ブリッジ回路の第３のノードと第４のノードとの間における電位差を増幅する増幅回路と、所定の電位の大きさに対応する第１の期間及び増幅回路の出力電位の大きさに対応する第２の期間において、クロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求める変換回路と、圧力の計測を開始する際にスイッチ回路をオン状態としてから所定の期間が経過した後に変換回路を動作させる制御部とを具備する。【選択図】図１
2008116375.tif 000002
【特許請求の範囲】
【請求項１】
外部から加えられる圧力によって抵抗値を変化させる４つのピエゾ抵抗素子によって構成されるブリッジ回路と、
制御信号に従ってオン状態となり、前記ブリッジ回路の第１のノードに電源電位を供給するスイッチ回路と、
前記ブリッジ回路の第２のノードに接続され、前記スイッチ回路がオン状態であるときに前記ブリッジ回路に電流を流す駆動回路と、
前記ブリッジ回路の第３のノードと第４のノードとの間における電位差を増幅する増幅回路と、
所定の電位の大きさに対応する第１の期間、及び、前記増幅回路の出力電位の大きさに対応する第２の期間において、クロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求める変換回路と、
前記スイッチ回路に供給される制御信号を生成すると共に、第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部であって、圧力の計測を開始する際に、制御信号を活性化して前記スイッチ回路をオン状態としてから所定の期間が経過した後に前記変換回路を動作させる前記制御部と、
を具備する圧力トランスデューサ。
【請求項２】
前記変換回路が、
コンデンサと、
前記制御部から供給される第２の制御信号に従って、所定の電位により前記コンデンサを充電する第１の充電回路と、
前記制御部から供給される第３の制御信号に従って、前記増幅回路の出力電位により前記コンデンサを充電する第２の充電回路と、
前記制御部から供給される第４の制御信号に従って、前記コンデンサに充電された電荷を放電する放電回路と、
前記コンデンサの両端の電圧に基づいて、所定の電位の大きさに対応する第１の期間及び前記増幅回路の出力電位の大きさに対応する第２の期間において活性化されるイネーブル信号を生成する論理回路と、
前記論理回路から出力されるイネーブル信号が活性化されている第１及び第２の期間において、クロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタと、
を含む、請求項１記載の圧力トランスデューサ。
【請求項３】
前記増幅回路が、
前記ブリッジ回路の第３のノードの電位を入力する第１のバッファアンプと、
前記ブリッジ回路の第４のノードの電位を入力する第２のバッファアンプと、
前記第１のバッファアンプの出力電位と前記第２のバッファアンプの出力電位との間における電位差を増幅する差動アンプと、
を含む、請求項１又は２記載の圧力トランスデューサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧力センサと電子回路とによって構成され、気体や液体等により外部から加えられる圧力を検出して、マイコンで処理可能なディジタル計測値に変換する圧力トランスデューサに関する。
【背景技術】
【０００２】
外部から加えられる圧力を電気信号に変換する圧力センサは、ピエゾ抵抗効果や磁歪効果の方式を利用することにより歪みゲージやコイルを用いて実現され、工業計測機器や医療機器の分野において広く用いられている。特に、近年においては、そのような圧力センサに対し、回路規模及び消費電流の低減の要求が高まっている。
【０００３】
ピエゾ抵抗効果を利用する圧力センサとしては、シリコンウエハの表面に複数のピエゾ抵抗素子が形成され、裏面はエッチング処理によってダイヤフラムとされたピエゾ抵抗型圧力センサが広く知られている。ピエゾ抵抗型圧力センサは、気体や液体等により外部から圧力が加えられるとダイヤフラムが撓んでピエゾ抵抗素子の抵抗値が変化するという原理を利用しており、例えば、自動車エンジンの燃焼圧を測定するために用いられている。
【０００４】
一般に、ピエゾ抵抗型圧力センサにおいては、互いに接続された複数のピエゾ抵抗素子がブリッジ回路を構成しており、ブリッジ回路における２つの出力電位の差（出力電圧）を取り出すことによって、外部から加えられる圧力の変化を検出することができる。ピエゾ抵抗型圧力センサから取り出される出力電圧は微小なアナログ信号であるので、マイコンにおいて信号処理を行うためには、アナログ信号を増幅し、ディジタル信号に変換することが必要となる。
【０００５】
しかしながら、一般的なＡ／Ｄ（アナログ／ディジタル）変換回路を用いると、回路規模や消費電流が大きくなってしまう。そこで、圧力を検出してディジタル計測値に変換する圧力トランスデューサにおいて、そのようなＡ／Ｄ変換回路を用いない構成とすることが望ましい。
【０００６】
関連する技術として、下記の特許文献１には、比較対象である２つの回路素子の定数差を検出できる微小差検出回路が開示されている。この微小差検出回路は、比較対象である２つのコイル又は２つのコンデンサを含みステップ状通電に対応して２つのコイル又は２つのコンデンサ間の定数差に対応する検出電位差を出力するＲＬＣ回路と、検出電位差と比例関係にある信号を入力として高レベル及び低レベルの閾値を持ってヒステリシス特性を示す電圧比較器と、第１及び第２の異なる駆動電圧を有してＲＬＣ回路を駆動する通電制御部と、２つのコイル又は２つのコンデンサ間の定数差を識別する識別制御部とから構成される。
【０００７】
この微小差検出回路においては、２つのコイルのインダクタンス差又は２つのコンデンサの容量差に対応する電位差又はそれを積分した値を所定の電圧と比較して、２つの回路素子の定数差に反比例する周期を有するパルス列を生成し、その周期を微小間隔パルス計数によって識別するので、定数差が小さい程、パルス列の周期が長くなり、識別分解能を向上できると記載されている。
【０００８】
また、下記の特許文献２には、差動増幅回路を廃止し、論理回路を中心とした簡単な回路で計測値をパルス幅又はパルス数で表現した出力信号を得るトランスデューサが開示されている。このトランスデューサは、ブリッジ型に接続されたピエゾ抵抗素子を主体とするブリッジ型センサ回路と、ブリッジ型センサ回路の２つのコーナー電圧をそれぞれ一方の入力とする２つのコンパレータと、所定の変化率で漸増又は漸減するランプ電圧を発生して両コンパレータのそれぞれ他方の入力に印加するランプ電圧発生回路と、両コンパレータの一方の出力が反転してから他方の出力が反転するまでの時間に相当するパルス幅の信号を出力するゲート回路とを備えている。
【０００９】
特許文献１及び特許文献２に記載されているように、ブリッジ回路の２つの出力電位の差に対応する周波数又はパルス幅を有するパルス信号を生成することによりディジタル計測値を得ることは知られている。これにより、回路規模や消費電流の大きいＡ／Ｄ変換回路を用いることなく、論理回路を中心とした簡単な構成でディジタル計測値を得ることができる。しかしながら、ブリッジ回路には常に一定の数ｍＡ程度の電流が流れるので、消費電流の低減は十分に実現されていない。
【特許文献１】特開２００５−２１０１４６号公報（第４、５頁、図１）
【特許文献２】特開平８−２４７８０１号公報（第２、３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、外部から加えられる圧力を検出してディジタル計測値を得る圧力トランスデューサにおいて、回路規模及び消費電流を低減することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明の１つの観点に係る圧力トランスデューサは、外部から加えられる圧力によって抵抗値を変化させる４つのピエゾ抵抗素子によって構成されるブリッジ回路と、制御信号に従ってオン状態となり、ブリッジ回路の第１のノードに電源電圧を供給するスイッチ回路と、ブリッジ回路の第２のノードに接続され、スイッチ回路がオン状態であるときにブリッジ回路に電流を流す駆動回路と、ブリッジ回路の第３のノードと第４のノードとの間における電位差を増幅する増幅回路と、所定の電位の大きさに対応する第１の期間、及び、増幅回路の出力電位の大きさに対応する第２の期間において、クロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求める変換回路と、スイッチ回路に供給される制御信号を生成すると共に、第１及び第２のカウント値に基づいて圧力に関する値を算出する制御部であって、圧力の計測を開始する際に、制御信号を活性化してスイッチ回路をオン状態としてから所定の期間が経過した後に変換回路を動作させる制御部とを具備する。
【００１２】
ここで、変換回路が、コンデンサと、制御部から供給される第２の制御信号に従って、所定の電位によりコンデンサを充電する第１の充電回路と、制御部から供給される第３の制御信号に従って、増幅回路の出力電位によりコンデンサを充電する第２の充電回路と、制御部から供給される第４の制御信号に従って、コンデンサに充電された電荷を放電する放電回路と、コンデンサの両端の電圧に基づいて、所定の電位の大きさに対応する第１の期間及び増幅回路の出力電位の大きさに対応する第２の期間において活性化されるイネーブル信号を生成する論理回路と、論理回路から出力されるイネーブル信号が活性化されている第１及び第２の期間において、クロック信号に含まれているパルスの数をカウントすることにより、第１のカウント値及び第２のカウント値をそれぞれ求めるカウンタとを含むようにしても良い。
【００１３】
また、増幅回路が、ブリッジ回路の第３のノードの電位を入力する第１のバッファアンプと、ブリッジ回路の第４のノードの電位を入力する第２のバッファアンプと、第１のバッファアンプの出力電位と第２のバッファアンプの出力電位との間における電位差を増幅する差動アンプとを含むようにしても良い。
【発明の効果】
【００１４】
本発明によれば、ブリッジ回路の２つの出力電位の差に対応する期間においてクロック信号のパルス数をカウントしてディジタル計測値を得る構成とすることにより回路規模を低減すると共に、ブリッジ回路に電源電圧を供給し、又は、切断するスイッチ回路を設け、これを制御部が制御することにより消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る圧力トランスデューサの構成を示す回路図である。図１に示すように、圧力トランスデューサ１は、検出回路１０と、スイッチ回路（トランジスタ）１５と、駆動回路２０と、増幅回路３０と、変換回路４０と、制御部５０と、分周回路５５とを含んでいる。
【００１６】
検出回路１０は、気圧や液体等によって外部から加えられる圧力を電気信号に変換する回路であって、数１００Ω〜数ｋΩ程度の抵抗値を有する４つのピエゾ抵抗素子１１〜１４によって構成されている。シリコンチップの表面に拡散型のピエゾ抵抗素子１１〜１４を形成すると共に、シリコンチップの裏面をエッチング処理等により平坦にしてダイヤフラムを形成し、このシリコンチップを直径１０ｍｍ程度の円筒ケースに格納することにより、検出回路１０が作成される。
【００１７】
ダイヤフラムに外部から圧力が加わると、ダイヤフラムが撓み、シリコンチップの表面に形成されているピエゾ抵抗素子１１〜１４の抵抗値が僅かに変化する。ピエゾ抵抗素子は、例えば、サーミスタ等の抵抗変化型のセンサ素子と比較すると、抵抗値の変化が小さい。従って、ピエゾ抵抗素子をセンサ素子として用いる場合には、検出回路１０のように、４つのピエゾ抵抗素子１１〜１４を互いに接続してホイートストンブリッジ回路が構成される。このホイートストンブリッジ回路において、ノードＡとノードＢとの間に一定の電流Ｉが供給される。さらに、ノードＣ及びノードＤとの電位差（出力電圧）が取り出され、増幅回路３０に入力される。
【００１８】
例えば、同じ抵抗値Ｒ（Ω）を有するピエゾ抵抗素子１１〜１４がダイヤフラム上の所定の位置に配置されており、外部から圧力が加わるとダイヤフラムが撓む。その結果、ピエゾ抵抗素子１１及び１２においては、抵抗値が微少量ΔＲだけ増加して（Ｒ＋ΔＲ）となり、ピエゾ抵抗素子１３及び１４においては、抵抗値が微少量ΔＲだけ減少して（Ｒ−ΔＲ）となる。従って、ノードＣの電圧ＶＣとノードＤの電圧ＶＤとが非平衡となるので、ピエゾ抵抗素子の抵抗値の変化を差動信号として検出することができる。
【００１９】
図１に示すように、検出回路１０のノードＡには、ＰチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：ＭＯＳ型電界効果トランジスタ）１５のドレインが接続されている。また、トランジスタ１５のソースには、電源電圧ＶＤＤが供給されており、トランジスタ１５のゲートには、制御部５０から制御信号ＣＴＬ１が供給される。制御信号ＣＴＬ１に従ってトランジスタ１５がオン状態となることによって、ノードＡに電源電圧ＶＤＤが供給される。
【００２０】
駆動回路２０は、ＮチャネルＭＯＳＦＥＴ２１と、オペアンプ２２と、抵抗２３とを含んでいる。検出回路１０のノードＢは、駆動回路２０におけるトランジスタ２１のドレインに接続されている。また、トランジスタ２１のソースは、抵抗２３を介して電源電圧ＶＳＳに接続されており、トランジスタ２１のゲートには、オペアンプ２２の出力電圧が供給される。なお、本実施形態においては、電源電圧ＶＳＳを接地電圧（０Ｖ）としている。
【００２１】
オペアンプ２２の非反転入力端子には、例えば、複数の分圧抵抗や定電圧ダイオードによって生成される基準電圧ＶＲＥＦが入力される。また、トランジスタ２１のソースと抵抗２３との接続点から取り出された電圧が、オペアンプ２２の反転入力端子に帰還され、駆動回路２０は、定電流回路として動作する。オペアンプ２２において、一般的に知られるイマジナリショートの動作によって、非反転入力端子には、ＶＲＥＦとほぼ同じ電圧が現れる。従って、抵抗２３に流れる電流ＩはＩ＝ＶＲＥＦ／Ｒ２３から求められるので、この式に基づいて、圧力センサの駆動電流Ｉを設定することができる。
【００２２】
本実施形態においては、１．５ｍＡ程度に設定されている。なお、オペアンプ２２の出力端子とトランジスタ２１のゲートとの間に、電流を制限するための抵抗が挿入されても良い。
【００２３】
一般に、複数のピエゾ抵抗素子により構成されるブリッジ回路を駆動する回路として、定電流回路又は定電圧回路が用いられる。ただし、ピエゾ抵抗素子で構成されるブリッジ回路を定電流回路によって駆動すると、定電圧回路によって駆動した場合よりも、出力電圧の温度特性が向上することが知られている。そこで、本実施形態においては、定電流回路によって駆動回路２０を構成している。
【００２４】
本実施形態においては、制御信号ＣＴＬ１をハイレベルとすることによってトランジスタ１５をオフ状態とし、検出回路１０に流れる電流を遮断することができる。従って、圧力の検出を行わない場合には、検出回路１０に流れる電流をほぼゼロとすることにより、消費電流を低減することができる。
【００２５】
検出回路１０の出力電圧ＶＣと出力電圧ＶＤとの差（感度）は数ｍＶ程度であるが、増幅回路３０によって、論理回路を動作させることが可能なレベルにまで増幅される。増幅回路３０は、抵抗３１〜抵抗３４と、オペアンプ３５とを含んでいる。検出回路１０の出力電圧ＶＣは、抵抗３１を介して、オペアンプ３５の非反転入力端子に入力され、検出回路１０の出力電圧ＶＤは、抵抗３３を介して、オペアンプ３５の反転入力端子に入力される。
【００２６】
オペアンプ３５の出力信号は、後段の変換回路４０におけるＰチャネルトランジスタ４３のソースに供給されると共に、抵抗３４を介して反転入力端子に帰還される。また、オペアンプ３５の非反転入力端子は、抵抗３２を介して接地電圧ＶＳＳに接続されている。このように接続された抵抗３１〜３４及びオペアンプ３５は、出力電圧ＶＣと出力電圧ＶＤとの差を増幅する差動増幅回路（差動アンプ）として動作する。
【００２７】
抵抗３１〜抵抗３４の値は、例えば、検出回路１０に圧力が加わっていない状態におけるオペアンプ３５の出力電圧ＶＯＰが、電源電圧ＶＤＤの１／２となるように設定される。なお、検出回路１０に圧力が加わっていない状態におけるオペアンプ３５の出力電圧ＶＯＰをオフセット電圧という。オペアンプ３５の出力電圧ＶＯＰは、検出回路１０に加えられる圧力に従って、オフセット電圧ＶＤＤ／２〜電源電圧ＶＤＤの範囲で変化する。
【００２８】
変換回路４０は、充放電用のコンデンサ４５と、コンデンサ４５を充電するための第１の充電経路を形成するＰチャネルトランジスタ４１及び抵抗４２と、コンデンサ４５を充電するための第２の充電経路を形成するＰチャネルトランジスタ４３及び抵抗４４と、コンデンサ４５に充電された電荷を放電するための放電経路を形成するＮチャネルトランジスタ４６と、ノードＥの電圧ＶＥを論理レベルに変換するシュミットトリガバッファ４７と、シュミットトリガバッファ４７の出力信号ＶＳＴ及び制御信号ＣＴＬ４に基づいて論理演算を行うことによりカウントイネーブル信号ＶＣＥを生成するＡＮＤ回路４８と、カウントイネーブル信号ＶＣＥに従ってクロック信号のパルスをカウントするカウンタ４９とを含んでいる。
【００２９】
トランジスタ４１は、ソースに電源電圧ＶＤＤが供給され、ゲートに入力される制御信号ＣＴＬ２に従ってスイッチング動作を行う。トランジスタ４１のドレインは、抵抗４２を介してコンデンサ４５の一端（ノードＥ）に接続されている。一方、トランジスタ４３は、ソースに増幅回路３０のオペアンプ３５の出力電圧ＶＯＰが供給され、ゲートに入力される制御信号ＣＴＬ３に従ってスイッチング動作を行う。トランジスタ４３のドレインは、抵抗４４を介してコンデンサ４５の一端（ノードＥ）に接続されている。また、トランジスタ４６は、ドレインがコンデンサ４５の一端（ノードＥ）に接続され、ソースが接地電圧ＶＳＳに接続されており、ゲートに入力される制御信号ＣＴＬ４に従ってスイッチング動作を行う。コンデンサ４５の他端は、接地電圧ＶＳＳに接続されている。
【００３０】
制御部５０は、ディジタル回路、又は、ＣＰＵとソフトウェアによって構成され、システムクロック信号に基づいて、制御信号ＣＴＬ１〜ＣＴＬ４を生成する。制御部５０から出力される制御信号ＣＴＬ２〜ＣＴＬ４に従ってトランジスタ４１、４３、４６がスイッチングを行うことにより、第１の充電経路を介してコンデンサ４５が充電された後に放電経路を介してコンデンサ４５の電荷が放電され、第２の充電経路を介してコンデンサ４５が充電された後に放電経路を介してコンデンサ４５の電荷が放電される。これにより、ノードＥの電圧ＶＥが変化する。
【００３１】
シュミットトリガバッファ４７は、ノードＥの電圧ＶＥを入力して判定し、２つの閾値に従ってハイレベル又はローレベルの論理値を出力する。ＡＮＤ回路４８は、シュミットトリガバッファ４７の出力信号と制御信号ＣＴＬ４とが共にハイレベルである期間において、カウントイネーブル信号ＶＣＥをハイレベルに活性化する。ここで、増幅回路３０の出力電圧が高くなれば、それに対応してカウントイネーブル信号ＶＣＥの活性期間（パルスカウント数）が長くなる。
【００３２】
分周回路５５は、例えば、制御部５０に供給されるシステムクロック信号を分周することにより、カウンタ４９に供給されるクロック信号を生成する。カウンタ４９は、カウントイネーブル信号ＶＣＥが活性化されている期間に、クロック信号に含まれているパルスの数をカウントしてカウント値を求め、これを制御部５０に出力する。従って、圧力トランスデューサ１は、外部から検出回路１０に加えられる圧力の変化を、ディジタル計測値であるカウント値に変換することができる。
【００３３】
以上において、検出回路１０と変換回路４０の抵抗４２、４４及びコンデンサ４５以外の回路の内の少なくとも一部が、ＣＰＵと共にマイコンの内部に組み込まれるようにしても良い。一般に、抵抗値／周波数変換回路（「Ｒ／Ｆコンバータ」とも呼ばれている）を内蔵し、温度係数の小さい基準抵抗とサーミスタとコンデンサとを外付けすることによって温度センサを構成できるマイコンが開発されている。そのようなマイコンを利用すれば、温度補償が行なわれた圧力トランスデューサ１を簡単に構成することができる。あるいは、スイッチ回路１５と駆動回路２０と増幅回路３０とをＩＣ又はハイブリッドＩＣに集積化し、フレキシブル基板等によって検出回路１０と一体化したものをモジュールとして構成しても良いし、そのハイブリッドＩＣ化された回路と検出回路１０とを一体化してワンチップ化し、集積化センサとして構成しても良い。
【００３４】
次に、本実施形態に係る圧力トランスデューサの動作について、図２を参照しながら説明する。
図２は、図１に示す圧力トランスデューサの各部における信号の変化を示す波形図である。圧力トランスデューサ１を搭載する装置又はシステムの電源が投入されると、電源電圧ＶＤＤ及びシステムクロック信号が圧力トランスデューサ１に供給される。圧力の計測を行わない場合（休止モード）においては、制御部５０が、制御信号ＣＴＬ１をハイレベルとしている。従って、トランジスタ１５がオフ状態となり、検出回路１０にはほぼ電流が流れないので、圧力トランスデューサ１の消費電流を低減することができる。
【００３５】
このとき、制御部５０が、制御信号ＣＴＬ２、ＣＴＬ３及びＣＴＬ４をハイレベルとしているので、トランジスタ４１、４３がオフ状態になると共に、トランジスタ４６がオン状態となり、ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥがローレベルに非活性化されている。
【００３６】
制御部５０は、例えば、外部から供給される命令に従って、圧力トランスデューサ１を休止モードから計測モードに移行させる。計測モードにおいては、まず、制御部５０が、制御信号ＣＴＬ１を所定の期間ローレベルに活性化する。これにより、トランジスタ１５がオン状態となり、駆動回路２０によって定電流Ｉが流れ、検出回路１０が動作を開始する。
【００３７】
ブリッジ回路のピエゾ抵抗素子１１〜１４が熱的に安定する安定化期間（例えば、１０秒間）を経過して検出回路１０のウォーミングアップが完了すると、制御部５０は、制御信号ＣＴＬ２をローレベルに活性化し、制御信号ＣＴＬ４をローレベルに非活性化する。このように、安定化期間の経過後に変換回路４０の動作を開始することにより、検出回路１０の起動時における圧力トランスデューサ１の不安定な動作を防止することができる。
【００３８】
制御信号ＣＴＬ２がローレベルに活性化されると、トランジスタ４１がオン状態となるので、第１の充電経路を介してコンデンサ４５が充電される。従って、ノードＥの電圧ＶＥは、抵抗４２の抵抗値とコンデンサ４５の静電容量とによって決定される時定数τ１の期間に、シュミットトリガバッファ４７の閾値ＶＴＨ１を超えて上昇し、シュミットトリガバッファ４７の出力信号ＶＳＴがハイレベルに活性化される。
【００３９】
制御信号ＣＴＬ２が活性化されてから期間τ１が経過すると、制御部５０は、制御信号ＣＴＬ２をハイレベルに非活性化すると共に、制御信号ＣＴＬ４を所定の期間ハイレベルに活性化する。これにより、ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥが、ハイレベルに活性化される。また、トランジスタ４１がオフ状態となるので、第１の充電経路が電気的に遮断され、トランジスタ４６がオン状態となるので、コンデンサ４５の電荷が放電経路を介して放電される。従って、ノードＥの電圧ＶＥは、図２に示すように、シュミットトリガバッファ４７の閾値ＶＴＨ２を超えて低下し、シュミットトリガバッファ４７の出力信号ＶＳＴがローレベルに非活性化される。これにより、ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥが、ローレベルに非活性化される。その結果、カウントイネーブル信号ＶＣＥは、制御信号ＣＴＬ４がハイレベルに活性化されてからノードＥの電圧ＶＥが閾値ＶＴＨ２よりも低下するまでの期間において、ハイレベルに活性化される。
【００４０】
ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥは、カウンタ４９に供給される。カウンタ４９は、カウントイネーブル信号ＶＣＥがハイレベルに活性化されている期間において、クロック信号に含まれているパルスの数をカウントする。カウンタ４９のカウント値は、基準パルス数として、マイコン内部のメモリ等に格納される。
【００４１】
コンデンサ４５の放電のために十分な期間が経過した後に、制御部５０は、制御信号ＣＴＬ４をローレベルに非活性化し、その後、制御信号ＣＴＬ３をローレベルに活性化する。制御信号ＣＴＬ３がローレベルに活性化されると、トランジスタ４３がオン状態となるので、第２の充電経路を介してコンデンサ４５が充電される。従って、ノードＥの電圧ＶＥは、抵抗４４の抵抗値とコンデンサ４５の静電容量とによって決定される時定数τ２の期間に、シュミットトリガバッファ４７の閾値ＶＴＨ１を超えて上昇し、シュミットトリガバッファ４７の出力信号ＶＳＴがハイレベルに活性化される。
【００４２】
図２においては、検出回路１０に外部から加えられる圧力に応じて、ノードＥにおける３種類の電圧ＶＥ１〜ＶＥ３を示している。ここで、検出回路１０のダイヤフラムに圧力が加えられていなければ、出力電圧ＶＣと出力電圧ＶＤとは平衡しており、電圧差はほぼゼロである。そのとき、増幅回路３０のオペアンプ３５の出力電圧ＶＯＰは、オフセット電圧ＶＤＤ／２となる。
【００４３】
一方、検出回路１０のダイヤフラムに圧力が加えられている場合には、ダイヤフラムが撓むことによってピエゾ抵抗素子の抵抗値が変化し、撓みに対応して出力電圧ＶＣが増加すると共に出力電圧ＶＤが減少する。出力電圧ＶＣと出力電圧ＶＤとの差は数ｍＶ程度であるが、増幅回路３０によって増幅されることにより、増幅回路３０のオペアンプ３５の出力電圧ＶＯＰが、オフセット電圧ＶＤＤ／２〜電源電圧ＶＤＤの範囲において変化する。
【００４４】
制御信号ＣＴＬ３が活性化されてから期間τ２が経過すると、制御部５０は、制御信号ＣＴＬ３をハイレベルに非活性化すると共に、制御信号ＣＴＬ４を所定の期間ハイレベルに活性化する。これにより、ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥが、ハイレベルに活性化される。また、トランジスタ４３がオフ状態となるので、第２の充電経路が電気的に遮断され、トランジスタ４６がオン状態となるので、コンデンサ４５の電荷が放電経路を介して放電される。従って、ノードＥの電圧ＶＥは、図２に示すように、シュミットトリガバッファ４７の閾値ＶＴＨ２を超えて低下し、シュミットトリガバッファ４７の出力信号ＶＳＴがローレベルに非活性化される。これにより、ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥが、ローレベルに非活性化される。その結果、カウントイネーブル信号ＶＣＥは、制御信号ＣＴＬ４がハイレベルに活性化されてからノードＥの電圧ＶＥが閾値ＶＴＨ２よりも低下するまでの期間において、ハイレベルに活性化される。
【００４５】
図２においては、検出回路１０に外部から加えられる圧力に応じて、３種類のカウントイネーブル信号ＶＣＥ１〜ＶＣＥ３を示している。図２に示すように、増幅回路３０から第２の充電経路を介してコンデンサ４５に充電が行われる際にノードＥの電圧ＶＥが大きくなる程、カウントイネーブル信号ＶＣＥがハイレベルに活性化される期間が長くなる。
【００４６】
ＡＮＤ回路４８から出力されるカウントイネーブル信号ＶＣＥは、カウンタ４９に供給される。カウンタ４９は、カウントイネーブル信号ＶＣＥがハイレベルに活性化されている期間において、クロック信号に含まれているパルスの数をカウントする。カウンタ４９のカウント値は、検出パルス数として、マイコン内部のメモリ等に格納される。
【００４７】
制御部５０は、検出パルス数と基準パルス数との差を求め、その差に応じて圧力を算出する。圧力の計測が終了すると、制御部５０は、制御信号ＣＴＬ１をハイレベルに非活性化し、トランジスタ１５をオフ状態とする。
【００４８】
ここで、ピエゾ抵抗素子１１〜１４等のゼロ点調整や感度調整は、ディジタル化されたパルス数（カウント値）に基づいて、制御部５０のハードウェア又はソフトウェアによって処理することができるので、トリミング回路等を外付け回路として構成する必要がなく、回路規模の拡大を防ぐことができる。
【００４９】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る圧力トランスデューサの構成を示す回路図である。図３に示す圧力トランスデューサ２の構成は、増幅回路６０を除き、図１に示す第１の実施形態に係る圧力トランスデューサ１の構成と同じである。増幅回路６０は、オペアンプ６１及び抵抗６２によって構成される第１のバッファアンプと、オペアンプ６３及び抵抗６４によって構成される第２のバッファアンプと、抵抗３１〜抵抗３４及びオペアンプ３５によって構成される差動増幅回路（差動アンプ）とを含んでいる。差動増幅回路については、図１に示すものと同じである。
【００５０】
このような増幅回路は、インスツルメンテーションアンプとして知られている。これによれば、第１及び第２のバッファアンプの入力インピーダンスを極めて大きくすることができるので、正確な演算増幅動作を行うことが可能となる。さらに、図３に示すように、オペアンプ６１の反転入力端子とオペアンプ６３の反転入力端子との間に抵抗６５を挿入することにより、増幅回路６０の増幅率を大きくするようにしている。圧力トランスデューサ２の動作については、図１及び図２を参照しながら説明した第１の実施形態におけるのと同様である。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施形態に係る圧力トランスデューサの構成を示す回路図。
【図２】図１に示す圧力トランスデューサの各部における信号の変化を示す波形図。
【図３】本発明の第２の実施形態に係る圧力トランスデューサの構成を示す回路図。
【符号の説明】
【００５２】
１、２  圧力トランスデューサ、  １０  検出回路、  １１〜１４  ピエゾ抵抗素子、  １５、４１、４３  Ｐチャネルトランジスタ、  ２０  駆動回路、  ２１、４６  Ｎチャネルトランジスタ、  ２２、３５、６１、６３、  オペアンプ、  ２３、３１〜３４、４２、４４、６２、６４、６５  抵抗、  ３０、６０  増幅回路、  ４０  変換回路、  ４５  コンデンサ、  ４７  シュミットトリガバッファ、  ４８  ＡＮＤ回路、  ４９  カウンタ、  ５０  制御部、  ５１  分周回路
【図１】
2008116375.tif 000003
【図２】
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【図３】
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