(57)【要約】【課題】高速読出のスタティックＲＡＭからなる低電圧電源使用の半導体集積回路装置及び高速動作の論理回路からなる低電圧電源使用の半導体集積回路装置を提供すること。【解決手段】半導体集積回路装置は、複数のメモリセルの動作電位を制御する複数のスイッチ回路と中間電位生成回路とを含む。複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、メモリセルの駆動用ＭＯＳＦＥＴのソース電位が、中間電位生成回路が生成する電源電位と接地電位との間の中間電位か、接地電位かとなるように切り替える。中間電位生成回路は抵抗を含み、上記中間電位が複数のメモリセルから抵抗に流れる電流により生成される。【効果】低閾値電圧のＭＯＳＦＥＴの採用と集積回路の規模縮小が可能となる。【選択図】図１
2008091029.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、複数のビット線対と、行列状に配置された複数のスタティック型メモリセルと、
前記複数のスタティック型メモリセルの動作電位を制御する複数のスイッチ回路と、
中間電位生成回路とを具備し、
前記複数のスタティック型メモリセルは、それぞれ第１と第２負荷用Ｐ型ＭＯＳＦＥＴと、第１と第２駆動用Ｎ型ＭＯＳＦＥＴと、第１と第２転送用Ｎ型ＭＯＳＦＥＴとを有し、
前記複数のスタティック型メモリセルのうち、読み出し動作で選択されたメモリセルの動作電位は、待機状態のメモリセルの動作電位より大きく、
前記複数のスタティック型メモリセルのうち、書き込み動作で選択されたメモリセルの動作電位は、前記読み出し動作で選択されたメモリセルの動作電位より小さく、
前記複数のスイッチ回路は、複数のワード線を制御する信号に応じて制御され、前記第１と第２駆動用Ｎ型ＭＯＳＦＥＴのソース電位が、電源電位と接地電位との間の電位か、接地電位かとなるように切り替え、
前記中間電位生成回路は抵抗を含み、
前記電源電位と接地電位との間の電位は、前記複数のスタティック型メモリセルから前記抵抗へ流れる電流により生成されることを特徴とする半導体集積回路装置。
【請求項２】
前記第１と第２駆動用Ｎ型ＭＯＳＦＥＴの基板電極は、接地端子と接続されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記抵抗素子は、電流源回路又は電圧源回路であることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低消費電力が要求される機器やデバイスに適用して好適な半導体集積回路装置、特に低電圧動作の半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＩＣ（Integrated Circuit）カードや携帯機器に用いられるスタティックＲＡＭ（Random Access Memory）は、低消費電力化の面及び信頼性の面から低電圧での動作が要求されている。スタティックＲＡＭを低電圧で動作させる技術として、スタティックＲＡＭを構成する個々のメモリセルにおいて、負荷素子にＰ型のＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」という）を使った回路が提案されている（例えば非特許文献１参照）。同Ｐ型ＭＯＳＦＥＴは、導通又は非導通のいずれかとなるので、雑音や電圧変動の影響を受けにくい特徴がある。メモリセルの駆動用トランジスタにはＮ型ＭＯＳＦＥＴが用いられるので、メモリセルは、前記Ｐ型ＭＯＳＦＥＴと合わせてＣＭＯＳ（Complementary MOS）トランジスタの構成によって形成される（以下「完全ＣＭＯＳ型メモリセル」という）。
【０００３】
前記非特許文献１に記載されているメモリセルの構造を図１４に示す。情報を保持する記憶部は、負荷素子であるＰ型ＭＯＳＦＥＴ（以下「負荷用ＰＭＯＳ」という）１，２と、駆動素子であるＮ型ＭＯＳＦＥＴ（以下「駆動用ＮＭＯＳ」という）３，４とから構成されており、転送素子であるＮ型ＭＯＳＦＥＴ（以下「転送用ＮＭＯＳ」という）５，６を介してビット線１８とその反対極性のビット線１９に接続されている。また、転送用ＮＭＯＳ５，６のゲート電極は、ワード線２２によって接続されている。更に、転送用ＮＭＯＳ５，６及び駆動用ＮＭＯＳ３，４の基板電極（ウェハ）１１〜１４は、接地端子９（電位ＶＳＳ）に接続され、負荷用ＰＭＯＳ１，２の基板電極１５，１６は、電源端子８（電圧ＶＤＤ）に接続されている。また、全てのＭＯＳＦＥＴ１〜６は、不活性時及び待機時にリーク電流が流れないよう、その閾値が比較的高く、例えば０．７Ｖ程度に設定されている（以下、このような閾値電圧を「高閾値電圧」という）。
【０００４】
スタティックＲＡＭは、このような多数のメモリセルを行列状に配置したメモリアレイによって構成される。なお、メモリアレイに電源電圧が供給され、一部のメモリセルで書込及び読出が行われているが、他のメモリセルでは書込及び読出が行われない場合、当該他のメモリセルは不活性であると云い、電源電圧は供給されているがメモリアレイ全体で書込及び読出が行われない場合を待機時と云うこととする。
【０００５】
メモリセルからのデータの読出は、対のビット線１８，１９（相互に反対極性のデータが供給される信号線）を電源電圧ＶＤＤに一旦プリチャージし、更に、ワード線２２を電源電圧ＶＤＤにして転送用ＮＭＯＳ５，６を導通状態にすることにより、プリチャージしたビット線１８，１９の電荷を駆動用ＮＭＯＳ３と転送用ＮＭＯＳ５又は駆動用ＮＭＯＳ４と転送用ＮＭＯＳ６のいずれか一方を通して放電することにより行われる。また、データの書込は、ワード線２２を電源電圧ＶＤＤにして転送用ＮＭＯＳ５，６を導通状態にし、記憶部の状態をビット線１８，１９のデータに応じた状態にすることにより行なわれる。
【０００６】
しかし、電源電圧ＶＤＤを例えば１Ｖ程度の低電圧にすると、高閾値電圧を持つ駆動用ＮＭＯＳ３，４と転送用ＮＭＯＳ５，６の駆動能力が急激に減少してそのドレイン・ソース間抵抗が高くなるため、読出速度が著しく低下するという問題点があった。
【０００７】
上記問題点に対する対策として、読出時に駆動用ＮＭＯＳ３，４のソース電極に負電圧を印加する回路が提案されている（例えば非特許文献２参照）。
【０００８】
前記非特許文献２に記載されているメモリセルの構造を図１５に示す。同メモリセルの回路構成は、図１４に示した構成とほぼ同じであるが、相違点は、駆動用ＮＭＯＳ３，４のソース電極が接地端子９に接続されずにソース線２３に接続されている点にあり、同ソース電極が独立して駆動されるようになっている。ソース線２３は、行毎に個別に設けられている。また、この回路でもメモリセルの全てのＭＯＳＦＥＴ１〜６は、不活性時及び待機時時にリーク電流が流れないように、高閾値電圧のものが採用されている。
【０００９】
メモリセルからのデータの読出は、ワード線１８，１９を電源電圧ＶＤＤにすると同時に、駆動用ＮＭＯＳ３，４のソース線２３に負電圧（例えば−０．５Ｖ）を印加することにより行われる。その結果、駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６の駆動能力が増大し、電源電圧ＶＤＤにプリチャージされたビット線の電荷がすばやく放電され、高速動作が可能となる。即ち、１Ｖ程度の低電圧電源を用いることによって高速の読出を実現することができる。
【００１０】
しかしながら、このような従来回路では、負電源が別に必要となり、また、駆動用ＮＭＯＳ３，４には電源電圧より高い電圧がかかるため、ゲート酸化膜を薄くした低電圧高速動作のＭＯＳＦＥＴ素子を採用することが信頼性の面から難しいという問題点があった。
【００１１】
【非特許文献１】米国文献「１９９０シンポジウム  オン  ブイ・エル・エス・アイ  サーキッツ（1990 Symposium on VLSI Circuits）」第５３頁〜第５４頁
【非特許文献２】米国文献１９９５シンポジウム  オン  ブイ・エル・エス・アイ  サーキッツ（1995 Symposium on VLSI Circuits）第２５頁〜第２６頁
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＭＯＳＦＥＴを低電圧で高速に動作させるために、閾値電圧を例えば０．２Ｖ近辺に下げる方法が考えられる。しかし、リーク電流は、閾値電圧を０．１Ｖ下げると１桁程度増加するため、トランジスタ数が多いメモリアレイに適用した場合、リーク電流によって消費電力が増大するという問題点がある。
【００１３】
本発明の主たる目的は、従来技術の前記問題点を解決し、低電圧電源を使用して高速の読出速度を確保することができるスタティックＲＡＭからなる新規の半導体集積回路装置を提供することにある。
【００１４】
また、本発明の別の目的は、低電圧電源を使用して高速動作を確保することができる論理回路からなる新規の半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の前記課題は、同一行のメモリセルが読出を行なうように選択された場合にはソース線を接地電位に保ち、かつ、読出／書込が選択されない不活性時及び待機時には同ソース線を電源電位と接地電位の中間電位に保つためのスイッチ回路をソース線毎に設けることによって効果的に解決することが可能である。このような手段を採用すれば、不活性時及び待機時にＭＯＳＦＥＴのゲート・ソース間電圧が中間電位による電圧だけ下がってバイアスされることにより、リーク電流を低く抑えることができるからである。
【００１６】
そのため、閾値電圧が電源電圧の１／２に満たない低い閾値電圧（以下「低閾値電圧」という）、例えば０．２Ｖ近辺の閾値電圧のＭＯＳＦＥＴを駆動用及び転送用に用いることが可能となり、１Ｖ程度の低電圧電源の採用が可能となる。また、読出時にはソース電極が接地されるので、ドレイン・ソース間に電源電圧が掛かり、高い駆動能力を維持することができる。従って、読出速度の低下を回避することができる。また、中間電位として、不活性時及び待機時にはソース線と接地端子の間に例えば抵抗を接続し、同抵抗に流れる電流によって生成される電圧を利用することができ、従って、新たに電源を設ける不都合が回避される。
【００１７】
書込時にはソース線を前記不活性時及び待機時の場合と同じ中間電位に保つことが望ましい。ＭＯＳＦＥＴの動作電流が低下することによって低い電流で記憶状態に達するので、書込速度が向上する。
【００１８】
なお、メモリセルの記憶部の一方の駆動用ＮＭＯＳとこれに接続する負荷用ＰＭＯＳとは、ＣＭＯＳ型のインバータを形成しており、２個のインバータが正帰還ループを形成している。
【００１９】
さて、インバータは、最も簡単な論理機能を持つ論理回路であるが、そのＮ型ＭＯＳＦＥＴの部分を複数のＮ型ＭＯＳＦＥＴによって構成し、更に、Ｐ型ＭＯＳＦＥＴの部分をＮ型と同数のＰ型ＭＯＳＦＥＴによって構成し、両者を相補的な論理機能を持つように構成するとその他の一般的なＣＭＯＳ論理回路を形成することができる。
【００２０】
同論理回路においては、単一のＮ型ＭＯＳＦＥＴ（インバータの場合）又は複数のＮ型ＭＯＳＦＥＴが接地側電流路を形成し、単一のＰ型ＭＯＳＦＥＴ（インバータの場合）又は複数のＰ型ＭＯＳＦＥＴが電源側電流路を形成する。接地側電流路の一方の端子が出力端子に接続され、他方の端子が接地端子に接続されている。また、電源側電流路の一方の端子は出力端子に接続され、他方の端子は電源端子に接続されている。そして、同論理回路は、入力信号によって一方の電流路が導通状態のときに他方の電流路が非導通状態になるように動作する。また、いくつかの論理回路が相互に接続されて又は単一の論理回路によって所望の論理を有する半導体集積回路装置が形成される。
【００２１】
本発明の別の特徴点は、少なくとも一個の論理回路からなる半導体集積回路装置に前記スイッチ回路と同類の回路を適用したことにある。即ち、本発明の半導体集積回路装置は、前記接地側電流路（第１の電流路）の他方の端子が接地端子ではなく接地側ソース線（第１のソース線）によって接続され、電源側電流路（第２の電流路）の他方の端子が電源端子ではなく電源側ソース線（第２のソース線）に接続された論理回路を有し、当該接地側及び電源側ソース線にそれぞれ接地側スイッチ回路（第１のスイッチ回路）及び電源側スイッチ回路（第２のスイッチ回路）が接続されている。当該接地側及び電源側スイッチ回路は、論理回路が動作するよう選択された場合には接地側及び電源側ソース線をそれぞれ接地電位及び電源電位に保ち、かつ、そのように選択されない待機時には接地側及び電源側ソース線をそれぞれ電源電位と接地電位の間の個別の中間電位に保つように動作する。
【００２２】
このような特徴点によって、前記スタティックＲＡＭの場合と同様、待機時にはＭＯＳＦＥＴのゲート・ソース間電圧が中間電位による電圧だけ下がってバイアスされることによってリーク電流が低く抑えられる。そのため、低閾値電圧のＭＯＳＦＥＴを用いることが可能となり、１Ｖ程度の低電圧電源の採用が可能となる。
【００２３】
また、動作時にはソース電極が接地されるので、ドレイン・ソース間に電源電圧が掛かり、高い駆動能力を維持することができる。従って、動作速度の低下を回避することができる。また、中間電位として、待機時には各ソース線と接地端子の間にそれぞれ例えば抵抗を接続し、同抵抗に流れる電流によって生成される電圧を利用することができ、従って、新たに電源を設ける不都合が回避される。
【発明の効果】
【００２４】
本発明によれば、スタティックＲＡＭにおいて、駆動用ＮＭＯＳのソース電極に読出時に接地電位を与え、不活性時及び待機時に電源電位と接地電位の中間電位を与えるので、読出速度に影響なく不活性時及び待機時のリーク電流を低減することができ、低閾値電圧のＭＯＳＦＥＴと低電圧電源の採用が可能となる。また、論理回路において、Ｎ型及びＰ型ＭＯＳＦＥＴのソース電極に動作時にそれぞれ接地電位及び電源電位を与え、待機時に電源電位と接地電位のそれぞれ個別の中間電位を与えるので、動作速度に影響なく待機時のリーク電流を低減することができ、低閾値電圧のＭＯＳＦＥＴと低電圧電源の採用が可能となる。以上の結果、高速低消費電力の大規模半導体集積回路装置を実現することができる。
【００２５】
また、基板電極やソース電極には接地電位又は中間電位を与えるだけであるので、ＭＯＳＦＥＴのゲート酸化膜に電源電圧以上の電圧が掛かることはなく、ゲート酸化膜を薄くした高速低電圧動作のＭＯＳＦＥＴを採用することが可能となる。
【００２６】
なお、閾値電圧のばらつきは、製造プロセスの変動によって避けることができないが、リーク電流が減少することによって閾値電圧の許容範囲が広がるので、閾値電圧にばらつきがある集積回路では、本発明はさらに効果的となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体集積回路装置を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図１〜図１５における同一の記号は、同一物又は類似物を表記するものとする。
【実施例】
【００２８】
＜実施例１＞
完全ＣＭＯＳ型メモリセルからなるスタティックＲＡＭに本発明を適用した。図１において、１７は、ｎ行ｍ列に配置した完全ＣＭＯＳ型メモリセルによるメモリアレイ、７は、メモリアレイ１７の中の１行１列目のメモリセル、３３は、第１行のソース線２３に接続したスイッチ回路、３０は、スイッチ回路３３と接地端子９の間に接続した抵抗を示す。
【００２９】
なお、図１では明示していないが、ワード線２２、ビット線１８，１９、ソース線２３を次のように配置した。ワード線２２は、行毎に設置されてメモリアレイ１７の行方向に延在し、同一行のメモリセル７の転送用ＮＭＯＳ５，６のゲート電極に共通接続される。ビット線１８，１９は、列毎に設置されて列方向に延在し、同一列のメモリセルの転送用ＮＭＯＳ５，６に共通接続される。また、ソース線２３は、行毎に設けられる。従って、スイッチ回路３３が行毎に設けられる。ワード線２２及びソース線２３を行毎に設けたことによって、メモリセル７の読出／書込動作及び不活性が行単位に選択される。一方、抵抗３０には、各行の全スイッチ回路が共通に接続される。
【００３０】
次に、図１には、駆動用ＮＭＯＳ３と負荷用ＰＭＯＳ１の接続点及び駆動用ＮＭＯＳ４と負荷用ＰＭＯＳ２の接続点をそれぞれ蓄積ノード２０、２１として示した。蓄積ノード２０、２１に高レベル（ほぼ電源電位であり、以下「‘Ｈ’」と表記する）又は低レベル（ほぼ接地電位であり、以下「‘Ｌ’」と表記する）の情報が記憶される。
【００３１】
このような構造の各メモリセルにおいて、駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６に低閾値電圧のＮ型ＭＯＳＦＥＴを用い、更に負荷用ＰＭＯＳに高閾値電圧のＰ型ＭＯＳＦＥＴを用い、また、電源電圧ＶＤＤを１．０Ｖとした。
【００３２】
スイッチ回路３３は、その構造について後で詳述するが、当行を動作状態とする場合にソース線２３を接地端子９に接続し、不活性状態とする場合及び全体を待機状態とする場合に、ソース線２３を抵抗３０に接続するように動作する。抵抗３０に接続された場合は、抵抗３０にメモリアレイ１７の全メモリセルの不活性又は待機中の駆動用ＮＭＯＳのリーク電流が流れる。
【００３３】
本発明においては、同リーク電流が抵抗３０に流れて呈するソース線２３の電位が電源電圧ＶＤＤと接地電位ＶＳＳの間の中間電位ＶＭＤとなる。本実施例において、中間電位ＶＭＤを０．５Ｖに設定した。なお、後で述べるが、抵抗３０は、電圧源回路又は電流源回路とすることが可能である。いずれも、所定の中間電位ＶＭＤを得ることができる。
【００３４】
このような設定による本実施例のデータの読出時並びに不活性時及び待機時の動作波形を図２に示す。図２ａにおいて、読出時にワード線２２は、電源電圧ＶＤＤが与えられて‘Ｈ’になると同時に、ソース線２３は、接地電位になる。読出時にビット線１８，１９は、予め一旦‘Ｈ’にプリチャージされてから、いずれか一方のビット線の放電が始まり、電位が１．０Ｖから低下する。また、不活性時及び待機時にワード線２２は、接地電位ＶＳＳとなって‘Ｌ’になると同時に、ソース線２３は、中間電位ＶＭＤ（０．５Ｖ）になる。
【００３５】
このような電位設定のもとで、駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６の基板電極は、前記したように接地電位に固定されている。いま、蓄積ノード２０が例えば‘Ｈ’の情報を記憶し、従って、蓄積ノード２１が‘Ｌ’の情報を記憶している場合、不活性時及び待機時において、駆動用ＮＭＯＳ４は、導通状態であるので、蓄積ノード２１は、中間電位ＶＭＤと等しく０．５Ｖとなる。このとき不活性時及び待機時のワード線２２が接地電位ＶＳＳであるので、転送用ＮＭＯＳ６は、ソースと基板電極１２の間の電位が負（−０．５Ｖ）となって閾値電圧が上昇し、同時に、同ＭＯＳＦＥＴのソース・ゲート間電圧が負（−０．５Ｖ）となる。この２つの効果によって、転送用ＮＭＯＳ６のリーク電流が減少し、‘Ｈ’にプリチャージされたビット線１９からソース線２３に流れ込むリーク電流が減少する。また、駆動用ＮＭＯＳ３もソースと基板電極１３の間の電圧が負となり駆動用ＮＭＯＳ３の閾値電圧が上昇するので、ハイレベルである蓄積ノード２０からソース線２３に流れ込むリーク電流が減少する。
【００３６】
以上のリーク電流減少の効果により、中間電位ＶＭＤを０．５Ｖに設定した場合、メモリセル７のリーク電流の合計は、本実施例と同じ閾値電圧のＮ型ＭＯＳＦＥＴを採用した場合の従来例に比べて約１桁減少する。これは、同従来例において、メモリセル７内のＮ型ＭＯＳＦＥＴの閾値電圧を約０．１Ｖ上げた場合のリーク電流減少量と同じである。即ち、本実施例では、従来例に比べて駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６の閾値電圧を０．１Ｖ程度低く設計してもメモリセル７のリーク電流は、従来例とほぼ同程度とすることができる。
【００３７】
本実施例では、従来例に比べ、駆動用ＮＭＯＳ３、４及び転送用ＮＭＯＳ５、６の閾値電圧を下げることができたために同ＭＯＳＦＥＴの駆動能力を増大させることができ、低電圧で、高速の情報の読出を達成することができる。具体的には、‘Ｈ’にプリチャージしてあるビット線１８、１９の電位が速く変化することにより、ビット線１８とビット線１９の間の電位差を増幅するセンスアンプ（図示せず）を起動するまでの時間を短縮することができる。図２ａに読出時のビット線１８、１９の電位低下の様子を示す。電位は、１．０Ｖから低下する。比較のために、図１４に示した従来例の場合の動作波形を図２ｂに示す。電源電圧は１．０Ｖであり、Ｎ型ＭＯＳＦＥＴの閾値電圧を本実施例の場合よりも０．１Ｖ高くし、不活性時及び待機時のリーク電流を本実施例と同程度としている。同ＭＯＳＦＥＴの駆動能力が閾値電圧が高くなった分低下するため、読出時の電位低下は、本実施例の場合よりも緩やかであることがことが示されている。そのため、センスアンプが起動するまでの時間が遅れ、読出速度が低下する。
【００３８】
続いて、本実施例のデータの書込時の動作波形を図３に示す。書込前にメモリセル７の蓄積ノード２０，２１がそれぞれ例えば‘Ｈ’，‘Ｌ’である場合、ビット線１８，１９の電位差をそれぞれ、接地電位である０．０Ｖと電源電圧である１．０Ｖまで広げ、ワード線２２を‘Ｈ’にすることによってメモリセル内蓄積ノード２０，２１にそれぞれ‘Ｌ’，‘Ｈ’を書き込む。このときソース線２３は、不活性時及び待機時と同様、電源電圧ＶＤＤと接地電位ＶＳＳの間の中間電位ＶＭＤ（０．５Ｖ）とする。これにより、導通状態にある駆動用ＮＭＯＳ４のドレイン・ソース間電圧が下がり（０．５Ｖになる）、かつ、ソース・ゲート間電圧が負（−０．５Ｖ）となって閾値電圧が上がり、駆動用ＮＭＯＳ４の導通電流が低い状態になるので、低い電流で記憶状態に達し、蓄積ノード２１は、‘Ｌ’から‘Ｈ’へ高速に変化する。従って高速書込が可能となる。なお、読出の場合と同様、ソース線２３を接地電位ＶＳＳにして、データを書き込むことも可能である。
【００３９】
次に、ワード線２２とソース線２３の電位を制御するための回路を図４を参照して説明する。同図では簡単のため、各ＭＯＳＦＥＴの基板電極の接続は図示を省略したが、図１と同様にＰ型ＭＯＳＦＥＴ１，２の基板電極は電源端子８に、Ｎ型ＭＯＳＦＥＴ３〜６の基板電極は接地端子９に接続されている。また、同じく簡単のため、メモリセル７は１個しか示していないが図１と同様にマトリックス状に配置されている。図４において、５１は、スイッチ回路３３を含んでソース線２３を制御するとともにワード線２２の電位を制御するワード・ソース線ドライバ回路、５２，５３はワード線２２を駆動するインバータ、６０は、スイッチ回路３３と抵抗３０の接続点であって中間電位ＶＭＤを呈するノード、５６，５７は、ノード６０とソース線２３との間に接続されてスイッチ素子として動作するそれぞれＮ型ＭＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、５８は、ソース線２３と接地端子９の間に接続されてスイッチ素子として動作するＮ型ＭＯＳＦＥＴ、５５は、Ｐ型ＭＯＳＦＥＴ５７及びＮ型ＭＯＳＦＥＴ５８を駆動するインバータ、５４は、Ｎ型ＭＯＳＦＥＴ５６及びインバータ５５を駆動するＮＡＮＤ回路、６６は、ワード・ソース線ドライバ回路５１を起動させるアドレス信号、６７は書込／読出制御信号を示す。
【００４０】
ワード・ソース線ドライバ回路５１は、メモリアレイ１７の行毎に設けられ、全行のソース線２３がそれぞれのスイッチ回路３３を介して、ノード６０に接続される。なお、抵抗３０は、これに限らず、図５ａに示した電流源回路又は図５ｂに示した電圧源回路と置き換えることが可能であり、いずれの場合も、ノード６０の呈する電位が中間電位ＶＭＤとなるようにその回路定数が設定される。
【００４１】
このようなワード・ソース線ドライバ回路５１において、アドレス信号６６が‘Ｈ’になりかつ書込／制御信号６７が読出選択の‘Ｈ’になるときにＮ型ＭＯＳＦＥＴ５８が導通状態となり、同時にＮ型ＭＯＳＦＥＴ５６及びＰ型ＭＯＳＦＥＴ５７は非導通となり、ソース線２３に接地電位ＶＳＳが供給される。また、アドレス信号６６が‘Ｈ’になりかつ書込／制御信号６７が書込選択の‘Ｌ’になるときにＮ型ＭＯＳＦＥＴ５８が非導通となり、同時にＮ型ＭＯＳＦＥＴ５６及びＰ型ＭＯＳＦＥＴ５７が導通状態となり、ソース線２３に中間電位ＶＭＤが供給される。
【００４２】
ノード６０の中間電位ＶＭＤは、全メモリセルからのリーク電流が、抵抗３０に流れ込むことによって生じる電位である。一方、このノード６０の中間電位ＶＭＤは、メモリセル７内のＮ型ＭＯＳＦＥＴの閾値電圧を上げ、リーク電流を減少させる。この２つの現象（リーク電流によって中間電位ＶＭＤが生じる現象と中間電位ＶＭＤが高まることに伴ってリーク電流が減少する現象）のバランスによりノード６０の中間電位ＶＭＤが決定される。また、抵抗３０が一定の場合、メモリセル７内のＮ型ＭＯＳＦＥＴの閾値電圧を小さくすればするほど中間電位ＶＭＤは大きくなる。中間電位ＶＭＤが大きくなればなるほどＮ型ＭＯＳＦＥＴのソースと基板電極の間の電位が負の方向に大きくなって基板バイアス効果が大きくなり、リーク電流の減少率が大きくなる。しかし、中間電位ＶＭＤがあまり大きくなると、導通状態のＭＯＳＦＥＴの電流が減少してメモリセル７内に記憶された情報が消滅する結果を招く。
【００４３】
図６にメモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を変えたときの読出動作時の平均消費電流と読出遅延時間のシミュレーション結果を示す。同図には、本実施例の場合のほか、比較のために従来例の場合を示した。
【００４４】
図６ａは、ワード・ソース線ドライバ回路５１を起動させるアドレス信号６６を選択の状態‘Ｈ’にしてから、‘Ｈ’にプリチャージされたビット線１８、１９がメモリセル７の情報に応じて‘Ｈ’（１．０Ｖ）から１００ｍＶ低下するまでの時間にメモリアレイ１７全体のソース線２３に流れる電流から求めた、読出動作時平均消費電流（動作周波数を２００ＭHzとした）をメモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を変化させてシミュレーションしたものである。１サイクルでは１行のみが読み出されるとし、その他の読出を受けない行の不活性状態のメモリセル７のリーク電流を読出平均動作時消費電流に含めている。なお、前記１００ｍＶは、センスアンプがビット線１８、１９の電位差変化を検知して読出を開始する電圧で、電位差が１００ｍＶに達するとセンスアンプが動作する。
【００４５】
図６ｂは、アドレス信号６６を選択の状態‘Ｈ’にしてから、‘Ｈ’にプリチャージされたビット線１８、１９の電位差がメモリセルの情報に応じて１００ｍＶに達するまでの時間（以下「遅延時間」という）を、メモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を変化させて、シミュレーションしたものである。
【００４６】
図６ａに示すように、従来例では、読出動作時平均消費電流は、メモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を小さくしていったとき、０．２２５Ｖ付近（同図で100と表記)から急激に増大する。これは、閾値電圧を下げていった場合に、閾値電圧が０．２２５Ｖ付近100で不活性状態のメモリセル７のリーク電流による消費電流105（前記したように閾値電圧が、０．１Ｖ下がると１桁増加する）が、読出を受けたメモリセル７によって消費される真性消費電流104（閾値電圧によらず一定の値である）に対して無視することができない大きさになってきたためである。
【００４７】
即ち、従来例では、閾値電圧が０．２２５Ｖ以下のときは、読出動作時平均消費電流は、リーク電流による消費電力105によって決まり、閾値電圧が０．２２５Ｖ以上のときは、読出に必要とされるされる真性消費電力104のみによって決まる。一般的に、許容される閾値電圧の下限は、動作消費電力が急に増加する前の０．２２５Ｖとなる。ＭＯＳＦＥＴ製造プロセスの変動による閾値電圧ばらつきが±０．１Ｖであるとすると、閾値電圧の設計の目標値は、０．３２５Ｖとなる。また、閾値電圧のばらつきによる上限は、０．４２５Ｖとなる。つまり、従来例では、プロセス変動により取り得る閾値電圧の範囲は０．２２５Ｖ〜０．４２５Ｖ108となる。またこのときの最大遅延時間は３．５ｎｓ103となる。
一方、本実施例においては、閾値電圧がプロセス変動により±０．１Ｖばらつくとし、最大の動作時平均消費電流が従来例と等しい値Ｐmax101となるように、抵抗３０の値と閾値電圧の設計目標値を決める。本実施例では、閾値電圧の設計の目標値は０．２Ｖとなった。これは従来例より０．１２５Ｖ低く、ＭＯＳＦＥＴの高速動作が可能となる。プロセス変動により取り得る閾値電圧の範囲は０．１Ｖ〜０．３Ｖ109となる。上述したように、閾値電圧のばらつきにより中間電位ＶＭＤも変動するが、中間電位ＶＭＤの最大値が０．６Ｖを越えないように抵抗３０や閾値電圧を決めている。中間電位ＶＭＤの最大値が０．６Ｖを越えないようにするのは、電源電圧を１．０Ｖとしているので、ＮＭＯＳ３，４の導通電流が減少してメモリセル７内の記憶された情報が消滅しないようにするためである。シミュレーション結果から、最大の読出時間110は、２．９ｎｓである。従来例と比べて最大の読出時間が約１７％106改善されている。
【００４８】
本実施例では、閾値電圧がプロセス変動によるばらつきのために最小の０．１Ｖ112となったときリーク電流が最大となり、従って中間電位ＶＭＤは、最大の０．６Ｖとなり、不活性時及び待機時のＮ型ＭＯＳＦＥＴの閾値電圧は、基板バイアス効果によって０．１Ｖ上昇する。その結果、上記の最大となるリーク電流は約１桁減少する。なお、中間電位ＶＭＤが最大となったために、読出時にその電位を接地電位にする放電時間が長くなり、読出時間が遅くなることが考えられる（本実施例ではそのような傾向は見られないが、電源電圧が１．５Ｖのときなどにはそのような傾向が出る）が、閾値電圧が下がることによって、ＭＯＳＦＥＴの駆動能力が上がっているので、この読出時間増大は問題とならないことが判明した。
【００４９】
一方、閾値電圧がプロセス変動によるばらつきにより最大の０．３Ｖ111となったとき、リーク電流が減少して中間電位ＶＭＤはほとんど０Ｖとなる。その場合、閾値電圧が大きくなることによってＭＯＳＦＥＴの駆動能力が下がり、読出速度の減少に影響するが、中間電位ＶＭＤがほとんど０Ｖとなるので、読出時にその電位を接地電位にする放電時間は無視することができるようになり、結果として、本方式では読出速度の減少は問題とならないことが判明した。
【００５０】
中間電位ＶＭＤを与えない一般の場合には、駆動能力が下がることによる動作速度の最悪値は、閾値電圧のばらつきの上限によって決まり、一方、リーク電流の最大値は、閾値電圧のばらつきの下限で決まる。本方式では、閾値電圧が上限にばらついたときは、中間電位ＶＭＤがほとんど０Ｖとなることによって中間電位の放電がこの動作速度最悪値に影響を与えることはほとんどない。また、閾値電圧が下限にばらついたときは、中間電位ＶＭＤが最大となり、このリーク電流最大値を大きく減少させる。このとき、中間電位ＶＭＤを放電するために要する時間を加えることによって動作速度低下の影響が出るが、その低下した動作速度は、前記の動作速度最悪値より悪くならない。従って、閾値電圧ばらつきを考えた場合、閾値電圧が下限に振れたときの中間電位ＶＭＤを動作速度を気にせずにメモリセルの情報が失われる直前まで大きくすることができるので、閾値電圧を更に下げることができ、従って、前記動作速度の最悪値を更に向上することができる。以上の説明から明らかなように、プロセス変動による閾値電圧のばらつきを考慮した場合、本発明は、更に効果的である。
【００５１】
次に、本発明では、基板電極やソース電極に負電圧を印加することを回避しているため、ゲート酸化膜には、電源電圧以上の電圧が掛からず、ゲート酸化膜を薄くした低電圧動作の高速ＭＯＳＦＥＴの採用が可能となる。
【００５２】
続いて、本発明を適用したスタティックＲＡＭの全体構造を図７に示す。メモリセル７をｎ行ｍ列に配置し（７−１１〜７−ｍｎ）、ワード・ソース線ドライバ回路５１を行毎にｍ列配置した（５１−１〜５１−ｍ）。各ワード・ソース線ドライバ回路５１には、書込／読出制御信号６７が供給され、抵抗３０が共通に接続されている。同図において、１５０−１〜１５０−ｎは、対のビット線（１８−１〜１８〜ｎ，１９−１〜１９〜ｎ）の電位差を増幅するセンスアンプである。特に制限されないが、各ビット線対に対応してセンスアンプが設けられる。各センスアンプにその活性状態を制御するセンスアンプ制御信号１７２が供給される。１５５−１〜１５５−ｎは、ライトドライバ回路であり、書込／読出制御号６７及び書き込むべきデータを伝えるデータ信号（表記せず）が供給される。１６０−１〜１６０−ｎは、各ビット線を所定の電位にプリチャージするためのイコライザ回路であり、信号１７１によって制御される。１７０は、プリデコーダであり、入力されたアドレス制御信号１７３によってアドレスのデコードを開始し、行毎にアドレス信号６６を出力する（６６−１〜６６−ｍ）。１８０は、制御回路であり、ライトイネーブル信号ＷＥとクロック信号を外部から受け、制御信号６７，１７１，１７２，１７３を生成する。
【００５３】
図７に示したスタティックＲＡＭの動作波形を図８に示す。図８ａは、読出時の動作波形である。アドレスが入力されてから、クロックによって読出動作が制御され、センスアンプ１５０がクロック期間中にデータを出力する。即ち、アドレスは、プリデコーダ１７０においてクロックの立ち上がりによってデコードされ、アドレス信号６６になる。ワード・ソース線ドライバ回路５１は、同アドレス信号を受け、その信号を更にデコードすることによって選択されたワード線２２を電源電位ＶＤＤにし、同じく選択されたソース線２３を接地電位ＶＳＳにする。また、選択されないワード線２２を接地電位ＶＳＳにし、同じく選択されないソース線２３をノード６０に接続したたままとする。この動作により対のビット線１８，１９の間に電位差が生じ、センスアンプ１５０は、この電位差を増幅してデータを出力する。なお、ライトイネーブル信号ＷＥは、読出時には入力されず、接地電位ＶＳＳのままとなっている。
【００５４】
図８ｂは、書込時の動作波形である。アドレス、入力データ及びライトイネーブル信号ＷＥが入力され、クロックの立上がりによって書込動作が制御される。アドレスは、プリデコーダ１７０に入力されてから、クロックの立上がりによってデコードされ、アドレス信号６６になる。ワード・ソース線ドライバ回路５１は、同アドレス信号を受け、その信号を更にデコードすることによって選択されたワード線２２を電源電位ＶＤＤにし、選択されないワード線２２を接地電位ＶＳＳにする。ソース線２３は、常にノード６０に接続されたままとなる。この動作によりライトドライバ回路１５５によってドライブされたビット線１８，１９のデータが、メモリセル７に書き込まれる。
【００５５】
なお、以上の本実施例においては、電源電圧に１．０Ｖを採用したが、これに限らず、この近傍の電圧値を採用することが可能である。また、駆動用ＮＭＯＳ３，４の負荷素子にＰ型ＭＯＳＦＥＴを使用したが、これを抵抗に置き換えて構成することが可能である。
【００５６】
＜実施例２＞
ソース線２３を２行のメモリセル７で共有するスタティックＲＡＭに本発明を適用した。図９に同スタティックＲＡＭの構成を示す。図９では簡単のため、各ＭＯＳＦＥＴの基板電極の接続の図示を省略したが、図１と同様にＰ型ＭＯＳＦＥＴ１，２の基板電極は電源端子８に、Ｎ型ＭＯＳＦＥＴ３〜６の基板電極は接地端子９に接続されている。また、同じく簡単のため、メモリセルは２個しか示していないが、図１と同様にマトリックス状に配置されている。図９において、７７は、ソース線が共通な２行のメモリセル、８０は、ワード線２２と共通のソース線２３の電位を制御するワード・ソース線ドライバ回路、８１，８２は、ワード線２２−１を駆動するインバータ、８３，８４は、ワード線２２−２を駆動するインバータ、８６は、Ｐ型ＭＯＳＦＥＴ５７及びＮ型ＭＯＳＦＥＴ５８を駆動するインバータ、８５は、Ｎ型ＭＯＳＦＥＴ５６及びインバータ８６を駆動するＮＯＲ回路を示す。
【００５７】
ワード・ソース線ドライバ回路８０は、メモリアレイ１７の２行毎に個別に用いられ、全行のソース線２３がそれぞれワード・ソース線ドライバ回路８０を介してノード６０に接続される。ノード６０には、抵抗３０が接続されている。
【００５８】
これによって、アドレス信号６６−１又は６６−２のいずれかが選択の状態の‘Ｈ’になると、Ｎ型ＭＯＳＦＥＴ５８が導通状態となり、ＭＯＳＦＥＴ５６、５７が非導通となってソース線２３は接地端子９に接続され、また、アドレス信号６６−１と６６−２の両方が非選択の状態‘Ｌ’になると、Ｎ型ＭＯＳＦＥＴ５８が非導通となり、ＭＯＳＦＥＴ５６、５７が導通状態となってソース線２３には中間電位ＶＭＤが供給される。
【００５９】
本実施例においは、メモリセル２行につきスイッチ回路３０を１個用いているので、全スイッチ回路の占有面積を小さくすることができる。
【００６０】
＜実施例３＞
各種の論理機能を有するＣＭＯＳ論理回路に本発明を適用した。同ＣＭＯＳ論理回路の実施例を図１０に示す。図１０において、３０１はインバータ、３０２はＮＯＲ回路、３０３はＮＡＮＤ回路、３０８は電源側ソース線、３０９は接地側ソース線、３１２は、電源側ソース線３０８に接続した電源側スイッチ回路、３１３は、接地側ソース線３０９に接続した接地側スイッチ回路、３０６は、電源端子８と電源側ソース線３０８の間に接続した電源側スイッチ回路用Ｐ型ＭＯＳＦＥＴ、３０７は、接地端子９と接地側ソース線３０９の間に接続した接地側スイッチ回路用Ｎ型ＭＯＳＦＥＴ、３１０は、電源端子８と電源側ソース線３０８との間に接続した抵抗、３１１は、接地端子９と接地側ソース線３０９との間に接続した抵抗、ＣＥは、Ｎ型ＭＯＳＦＥＴ３０７の動作を制御するチップ・イネーブル信号、ＣＥ＊は、Ｐ型ＭＯＳＦＥＴ３０７の動作を制御するチップ・イネーブル信号を示す。なお、信号ＣＥ＊の記号＊は、極性が信号ＣＥと反対であることを表わすために用いるものとする。
【００６１】
図１０において、電流路の記号表記を省略したが、インバータ３０１では、接地側電流路が１個のＮ型ＭＯＳＦＥＴ、電源側電流路が１個のＰ型ＭＯＳＦＥＴによって構成されている。ＮＯＲ回路３０２では、接地側電流路が並列に接続した２個のＮ型ＭＯＳＦＥＴ、電源側電流路が直列に接続した２個のＰ型ＭＯＳＦＥＴによって構成されている。ＮＡＮＤ回路３０３では、接地側電流路が直列に接続した２個のＮ型ＭＯＳＦＥＴ、電源側電流路が並列に接続した２個のＰ型ＭＯＳＦＥＴによって構成されている。また、各接地側電流路の一方の端子は出力端子（図１０で表記せず）に他方の端子は接地側ソース線３０９に接続され、各電源側電流路の一方の端子は出力端子に他方の端子は電源側ソース線３０８に接続されている。更に、各Ｎ型ＭＯＳＦＥＴの基板電極は接地端子９に接続され、各Ｐ型ＭＯＳＦＥＴの基板電極は電源端子８に接続されている。
【００６２】
なお、図１０では簡単のために、この３種類の論理回路を示したが、より多くのＮ型及びＰ型ＭＯＳＦＥＴを用い、それらをそれぞれ直列、並列又は直並列に接続した論理回路によって、更に複雑な所望の論理機能を得ることが当然に可能である。
【００６３】
本実施例において、論理回路３０１〜３０３の各ＭＯＳＦＥＴに、低閾値電圧のＭＯＳＦＥＴを採用した。
【００６４】
信号ＣＥが各論理回路を動作状態にする‘Ｈ’である場合(信号ＣＥ＊は‘Ｌ’となる）、Ｎ型ＭＯＳＦＥＴ３０７及びＰ型ＭＯＳＦＥＴ３０６は導通状態になり、接地側ソース線３０９は接地端子９に接続され、電源側ソース線３０８は電源端子８に接続される。一方、信号ＣＥが各論理回路を待機状態にする‘Ｌ’である場合（信号ＣＥ＊は‘Ｈ’となる）、Ｎ型ＭＯＳＦＥＴ３０７及びＰ型ＭＯＳＦＥＴ３０６は非導通状態になり、接地側ソース線３０９は抵抗３１１に接続され、電源側ソース線３０８は抵抗３１０に接続される。抵抗３１０，３１１にはそれぞれ各論理回路のＭＯＳＦＥＴのリーク電流が流れ、電源電位と接地電位の間の所定の中間電位をそれぞれ得ることができる。
【００６５】
なお、抵抗３１０，３１１は、これに限らず、それぞれ図１１ａ、図１１ｂに示した電流源回路に置き換えることが可能であり、更に、それぞれ図１２ａ、図１２ｂに示した電圧源回路に置き換えることも可能である。いずれも、抵抗３１０，３１１を用いた場合と同じ電位を各ソース線に与えることができる。
【００６６】
図１１、図１２の記号３０８及び３０９は、図１０中で接続する位置を示している。図１２において、４００は差動増幅器、４０１，４０２は、電源電位と接地電位の中間の電位を持つ付加電源を示す。図１２ａの付加電源４０１はＶrefＨの電圧値、図１２ｂの付加電源４０２はＶrefＬの電圧値を持つ。各付加電源は、いずれも電源電圧を分圧する構造のものである。差動増幅器４００は、１００％の負帰還が施され、従ってそれぞれほぼ同じ電圧値ＶrefＨ，ＶrefＬの電圧を出力する。電圧値ＶrefＨは、待機時に電源側ソース線３０８に与える電位を規定する値であり、ＶrefＬは、待機時に接地側ソース線３０９に与える電位を規定する値である。
【００６７】
本実施例において、電源電圧ＶＤＤを１．０Ｖにした。その場合の論理回路の動作波形を図１３に示す。動作時は、各論理回路のＰ型ＭＯＳＦＥＴのソース電極に電源電圧を供給し、Ｎ型ＭＯＳＦＥＴのソース電極を接地電位とするため、論理回路の動作速度は影響を受けない。さらに、各ＭＯＳＦＥＴの閾値電圧が低閾値なので、高速動作を実現することができる。
【００６８】
待機時は、各論理回路のＰ型ＭＯＳＦＥＴのソース電極に電源電圧より低い中間電位ＶＭＰが供給され、Ｎ型ＭＯＳＦＥＴのソース電極には接地電位より高い中間電位ＶＭＮが供給される。このため、基板電極に電源電圧が供給されているＰ型ＭＯＳＦＥＴでは、ソース電極と基板電極の間に正の電位がバイアスされることによって閾値電圧が上昇し、また、基板電極が接地電位となっているＮ型ＭＯＳＦＥＴでは、ソース電極と基板電極の間に負の電圧がバイアスされることによって閾値電圧が上昇する。即ち、各論理回路のすべてのＭＯＳＦＥＴの閾値電圧が上昇するので、リーク電流を低減することができる。前記したように、中間電位ＶＭＰ，ＶＭＮは、各論理回路のリーク電流が抵抗３１０および抵抗３１１に流れ込むことによってそれぞれ発生する。また、図１２ａ、図１２ｂの定電流源回路を採用する場合は、中間電位ＶＭＰ，ＶＭＮは、電圧値ＶrefＨ，ＶrefＬによって与えられる。本実施例においては、中間電位ＶＭＰ，ＶＭＮをそれぞれ０．７５Ｖ及び０．２５Ｖとし、従って、電圧値ＶrefＨ，ＶrefＬをそれぞれ同じ０．７５Ｖおよび０．２５Ｖとした。
【図面の簡単な説明】
【００６９】
【図１】本発明に係る半導体集積回路装置の第１の実施例を説明するための回路図。
【図２】図１に示した回路の読出時の動作を説明するための波形図。
【図３】図１に示した回路の書込時の動作を説明するための波形図。
【図４】本発明の第１の実施例のスイッチ回路を含むワード・ソース線ドライバ回路を説明するための回路図。
【図５】本発明の第１の実施例のスイッチ回路に接続する電流源回路及び電圧源回路を説明するための回路図。
【図６】ＭＯＳＦＥＴの閾値電圧に対する読出速度および動作消費電力の関係を説明するための曲線図。
【図７】本発明の第１の実施例の全体構成を説明するための回路ブロック図。
【図８】図８に示した全体構成の読出及び書込動作を説明するための波形図。．
【図９】本発明の第２の実施例を説明するための回路図。
【図１０】本発明の第３の実施例を説明するための回路図。
【図１１】本発明の第３の実施例のスイッチ回路に接続する電流源回路を説明するための回路図。
【図１２】本発明の第３の実施例のスイッチ回路に接続する電圧源回路を説明するための回路図。
【図１３】図１０に示した回路の動作を説明するための波形図。
【図１４】従来の半導体集積回路装置の一例を説明するための回路図。
【図１５】従来の半導体集積回路装置の別の例を説明するための回路図。
【符号の説明】
【００７０】
１，２，３０６…Ｐ型ＭＯＳＦＥＴ、３〜６，３０７…Ｎ型ＭＯＳＦＥＴ、７，７７…メモリセル、８…電源端子、９…接地端子、１８，１９…ビット線、２２…ワード線、２３，３０８，３０９…ソース線、３０，３１０，３１１…抵抗、３３，３１２，３１３…スイッチ回路、５１，８０…スイッチ回路を含むワード・ソース線ドライバ回路、３０１…インバータ、３０２…ＮＯＲ回路、３０３…ＮＡＮＤ回路、３０８…電源側ソース線、３０９…接地側ソース線、ＶＤＤ…電源電位、ＶＳＳ…接地電位、ＶＭＤ，ＶＭＰ，ＶＭＮ…中間電位。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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