(57)【要約】【課題】リセスゲート形成時にパスゲートの下のフィールド酸化膜の損失及び、活性領域とリセスパターンとのオーバーレイミスアライメントが発生しても、活性領域の損傷を防止できる半導体素子のリセスゲートの製造方法を提供すること。【解決手段】半導体基板２１に活性領域２３を画定するフィールド酸化膜２２を形成するステップと、基板２１の上に少なくとも活性領域２３の一部を選択的に露出させるハードマスクパターン２４Ａを形成するステップと、ハードマスクパターン２４Ａをエッチングバリアにエッチングを行って、活性領域２３にリセスパターン２９を形成するステップと、ハードマスクパターン２４Ａを除去するステップと、リセスパターン２９が形成された基板２１上にゲート絶縁膜を形成するステップと、ゲート絶縁膜上に少なくともリセスパターン２９を覆うゲート電極を形成するステップとを含む。【選択図】図２Ｇ
2008091868.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に活性領域を画定する素子分離膜を形成する第１ステップと、
前記半導体基板の上に少なくとも前記活性領域の一部を選択的に露出させるハードマスクパターンを形成する第２ステップと、
前記ハードマスクパターンをエッチングバリアとして利用したエッチングにより、前記活性領域にリセスパターンを形成する第３ステップと、
前記ハードマスクパターンを除去する第４ステップと、
前記リセスパターンが形成された前記半導体基板上にゲート絶縁膜を形成する第５ステップと、
前記ゲート絶縁膜上に少なくとも前記リセスパターンを覆うゲート電極を形成する第６ステップと、を含むことを特徴とする半導体素子のリセスゲートの製造方法。
【請求項２】
前記ハードマスクパターンが、
少なくとも隣り合う２つの前記活性領域の対向する両端部、及びその両端部間の前記素子分離膜を覆う形態で形成されることを特徴とする請求項１に記載の半導体素子のリセスゲートの製造方法。
【請求項３】
前記ハードマスクパターンが、三重構造のハードマスクパターンとして形成されることを特徴とする請求項１又は２に記載の半導体素子のリセスゲートの製造方法。
【請求項４】
前記三重構造のハードマスクパターンを形成する前記第２ステップが、
炭素系ハードマスク及び酸化物系ハードマスクを順次形成する第７ステップと、
前記酸化物系ハードマスク上に、直線型ラインパターンのシリコン系ハードマスクパターンを形成する第８ステップと、
前記シリコン系ハードマスクパターン上に、前記活性領域の対向する両端部及びその両端部間の前記素子分離膜を覆う島状のマスクパターンを形成する第９ステップと、
前記島状のマスクパターン及びシリコン系ハードマスクパターンをエッチングバリアとして、前記酸化物系ハードマスク及び炭素系ハードマスクを順次エッチングする第１０ステップと、を含むことを特徴とする請求項３に記載の半導体素子のリセスゲートの製造方法。
【請求項５】
前記シリコン系ハードマスクパターンを形成する前記第８ステップが、
前記酸化物系ハードマスク上にシリコン系ハードマスクを形成する第１１ステップと、
前記シリコン系ハードマスク上に直線型ラインパターンのリセスマスクを形成する第１２ステップと、
前記直線型ラインパターンのリセスマスクをエッチングバリアとして、前記シリコン系ハードマスクをエッチングすることにより、前記シリコン系ハードマスクパターンを形成する第１３ステップと、
前記リセスマスクを除去する第１４ステップと、を含むことを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項６】
前記炭素系ハードマスクが、非晶質炭素膜を含むことを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項７】
前記炭素系ハードマスクが、１０００Å〜２０００Åの範囲内の厚さに形成されることを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項８】
前記炭素系ハードマスクと前記半導体基板との間に、厚さが１００Å未満の酸化膜がさらに形成されることを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項９】
前記酸化物系ハードマスクが、シリコン窒酸化膜又はシリコン酸化膜を含むことを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項１０】
前記酸化物系ハードマスクが、２００Å〜６００Åの範囲内の厚さに形成されることを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項１１】
前記シリコン系ハードマスクが、非晶質シリコン又は多結晶シリコンを含むことを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項１２】
前記シリコン系ハードマスクが、２００Å〜４００Åの範囲内の厚さに形成されることを特徴とする請求項４に記載の半導体素子のリセスゲートの製造方法。
【請求項１３】
半導体基板に活性領域を画定する素子分離膜を形成する第１ステップと、
前記半導体基板の上に、少なくとも前記活性領域の一部を選択的に露出させるハードマスクパターンを形成する第２ステップと、
前記ハードマスクパターンをエッチングバリアとして利用したエッチングにより、前記活性領域にネックパターンを形成する第３ステップと、
前記ネックパターン及び前記ハードマスクパターンの側壁に犠牲膜の側壁を形成する第４ステップと、
前記ハードマスクパターンを利用したエッチングにより、前記ネックパターンの下に電球型パターンを形成する第５ステップと、
前記犠牲膜の側壁及び前記ハードマスクパターンを除去する第６ステップと、
前記ネックパターン及び前記電球型パターンが形成された前記半導体基板上に、ゲート絶縁膜を形成する第７ステップと、
前記ゲート絶縁膜上に少なくとも前記ネックパターン及び前記電球型パターンを覆うゲート電極を形成する第８ステップと、を含むことを特徴とする半導体素子の電球型リセスゲートの製造方法。
【請求項１４】
前記ハードマスクパターンが、
少なくとも隣り合う２つの前記活性領域の対向する両端部、及びその両端部間の前記素子分離膜を覆う形態で形成されることを特徴とする請求項１３に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項１５】
前記ハードマスクパターンが、三重構造のハードマスクパターンとして形成されることを特徴とする請求項１３又は１４に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項１６】
前記三重構造のハードマスクパターンを形成する前記第２ステップが、
炭素系ハードマスク及び酸化物系ハードマスクを順次形成する第９ステップと、
前記酸化物系ハードマスク上に直線型ラインパターンのシリコン系ハードマスクパターンを形成する第１０ステップと、
前記シリコン系ハードマスクパターン上に前記活性領域の対向する両端及びその両端間の前記素子分離膜を覆う島状のマスクパターンを形成する第１１ステップと、
前記島状のマスクパターン及びシリコン系ハードマスクパターンをエッチングバリアとして、前記酸化物系ハードマスク及び炭素系ハードマスクを順次エッチングする第１２ステップと、を含むことを特徴とする請求項１５に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項１７】
前記シリコン系ハードマスクパターンを形成する前記第１０ステップが、
前記酸化物系ハードマスク上にシリコン系ハードマスクを形成する第１３ステップと、
前記シリコン系ハードマスク上に直線型ラインパターンのリセスマスクを形成する第１４ステップと、
前記直線型ラインパターンのリセスマスクをエッチングバリアとして、前記シリコン系ハードマスクをエッチングすることにより、前記シリコン系ハードマスクパターンを形成する第１５ステップと、
前記リセスマスクを除去する第１６ステップと、を含むことを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項１８】
前記炭素膜系ハードマスクが、非晶質炭素膜を含むことを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項１９】
前記炭素系ハードマスクが、１０００Å〜２０００Åの範囲内の厚さに形成されることを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２０】
前記炭素系ハードマスクと前記半導体基板との間に少なくとも厚さが１００Å未満の酸化膜がさらに形成されることを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２１】
前記酸化物系ハードマスクが、シリコン窒酸化膜又はシリコン酸化膜を含むことを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２２】
前記酸化物系ハードマスクが、２００Å〜６００Åの範囲内の厚さに形成されることを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２３】
前記シリコン系ハードマスクが、非晶質シリコン又は多結晶シリコンを含むことを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２４】
前記シリコン系ハードマスクが、２００Å〜４００Åの範囲内の厚さに形成されることを特徴とする請求項１６に記載の半導体素子の電球型リセスゲートの製造方法。
【請求項２５】
前記犠牲膜の側壁を形成する前記第４ステップが、
前記ネックパターンを含む結果物上に酸化膜を形成するステップと、
全面エッチングを行って、前記ネックパターン及びハードマスクパターンの側壁に前記酸化膜を残留させるステップと、を含むことを特徴とする請求項１３又は１４に記載の半導体素子の電球型リセスゲートの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、半導体素子のリセスゲートの製造方法に関する。
【背景技術】
【０００２】
半導体素子の集積度が増大するにつれ、トランジスタのチャネル長も相応して短くなりつつある。チャネル長が短くなるに伴い、一般的な平板トランジスタではトランジスタのしきい値電圧が急激に低くなる、いわゆるショートチャネル効果がより深刻になるという問題がある。
【０００３】
また、ＤＲＡＭのようなメモリ素子では、素子の集積度の増大に伴い、過度なイオン注入により基板の電界が非常に高くなり、特にストレージノードコンタクト側の接合で接合漏れ電流が増大して、データ保持時間が減少するという致命的な問題が発生する。
【０００４】
このような問題を解決するための１つの方法として、近年、シリコンに所定の深さのリセスを形成した後に、ＤＲＡＭのセルトランジスタを形成するリセスゲート法が広く使用されている。その結果、接合漏れ電流を減少させてデータ保持時間を増大させることができる。
【０００５】
図１Ａ及び図１Ｂは、従来の技術に係るリセスゲートの製造方法を説明するための図であり、図１Ｃは、活性領域とリセスパターンとの間のオーバーレイミスアライメント状態を示す図であり、図１Ｄは、ゲート絶縁膜とゲート電極まで形成した後の状態を示す図である。図１Ａ〜図１Ｄにおいて、上側の図は平面図であり、下側の図は上側の平面図のＩ−Ｉ’線に沿った断面図である。
【０００６】
図１Ａに示すように、半導体基板１１にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によってフィールド酸化膜１２を形成して、活性領域１３を画定する。
【０００７】
続いて、図１Ｂに示すように、直線ライン型パターンのリセスマスク１４を形成する。次に、リセスマスク１４をエッチングバリアにして、半導体基板１１の活性領域１３を所定の深さにドライエッチングすることにより、リセスパターンＲを形成する。
【０００８】
しかしながら、従来の技術は、活性領域１３とフィールド酸化膜１２との間のエッチング選択比が無限ではないため、図１Ｂにおいて符号「Ｆ」で示されているように、リセスパターンＲを形成するためのエッチングの際、フィールド酸化膜１２の一部もリセスされるのを免れないという問題がある。
【０００９】
このようにリセスされたフィールド酸化膜１２の部分Ｆは、後続の工程で行われるフッ酸（ＨＦ）系溶液を用いたフィールド酸化膜１２の各種洗浄により、さらに広く、深くなって、一層素子の信頼性を低下させる。
【００１０】
また、活性領域１３とリセスパターンＲとの間にオーバーレイミスアライメントＭが発生した場合、図１Ｃにおいて符号Ｒ’で示すように、活性領域１３の所望しない部分がエッチングされる、すなわち、活性領域１３がオーバーレイミスアライメントＭによって物理的に損傷されるという深刻な問題が発生する。
【００１１】
したがって、従来の技術では、活性領域１３とリセスパターンＲとのオーバーレイ精度を極めて高く維持しなければ、活性領域１３の物理的損傷を防止することができず、素子特性を劣化させてしまうことになる。
【００１２】
図１Ｄは、ゲート絶縁膜１５及びゲート電極１６を形成した後の状態を示す図である。ここでは、リセスパターンＲの上を通るゲートを「リセスゲート」と言い、フィールド酸化膜１２の上を通るゲートを「パスゲート」と言う。このように、リセスゲートは、リセスパターンによりチャネル長が増大し、このため、リセスパターンを「リセスチャネル」とも呼ぶ。
【００１３】
図１Ｄに示すように、フィールド酸化膜１２のリセスされた部分Ｆ（図１Ｂ参照）の上を通るゲート、つまり、パスゲートＰは、隣接する活性領域のストレージノードに影響を与え、データ保持時間などの素子特性を劣化させる。このとき、パスゲートＰが通るフィールド酸化膜１２の損失が広く、深くなるほどその悪影響は増大する。
【００１４】
上記のようなパスゲートの問題は、近年、リセスゲート形成方法の長所を最大化するために提案された電球型リセスゲート（Ｂｕｌｂ−ｓｈａｐｅｄ  Ｒｅｃｅｓｓ  ｇａｔｅ）形成法でも発生する。
【００１５】
電球型リセスゲートをリセスする時にミスアライメントが発生した場合、フィールド酸化膜周辺の活性領域、即ち、ストレージノードが形成される領域が必ず損傷する。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上述した従来技術の問題を解決するためになされたものであって、その目的は、リセスゲート形成時にパスゲート下のフィールド酸化膜の損失を根本的に防止すると共に、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードが形成される活性領域の物理的損傷を防止することができる半導体素子のリセスゲートの製造方法を提供することにある。
【００１７】
本発明の別の目的は、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードが形成される活性領域の物理的損傷を防止することができる半導体素子の電球型リセスゲートの製造方法を提供することにある。
【課題を解決するための手段】
【００１８】
上記の目的を達成するために、本発明に係る半導体素子のリセスゲートの製造方法は、半導体基板に活性領域を画定するフィールド酸化膜を形成するステップと、前記半導体基板の上に少なくとも前記活性領域の一部を選択的に露出させるハードマスクパターンを形成するステップと、前記ハードマスクパターンをエッチングバリアとして利用したエッチングにより、前記活性領域にリセスパターンを形成するステップと、前記ハードマスクパターンを除去するステップと、前記リセスパターンが形成された前記半導体基板上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に少なくとも前記リセスパターンを覆うゲート電極を形成するステップとを含む。
【００１９】
また、本発明に係る電球型リセスゲートの製造方法は、半導体基板に活性領域を画定するフィールド酸化膜を形成するステップと、前記半導体基板の上に、少なくとも前記活性領域の一部を選択的に露出させるハードマスクパターンを形成するステップと、前記ハードマスクパターンをエッチングバリアとして利用したエッチングにより、前記活性領域にネックパターンを形成するステップと、前記ネックパターン及び前記ハードマスクパターンの側壁に犠牲膜の側壁を形成するステップと、前記ハードマスクパターンを利用したエッチングにより、前記ネックパターンの下に電球型パターンを形成するステップと、前記犠牲膜の側壁及びハードマスクパターンを除去するステップと、前記ネックパターン及び前記電球型パターンが形成された半導体基板上に、ゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上に少なくとも前記ネックパターン及び前記電球型パターンを覆うゲート電極を形成するステップとを含む。
【発明の効果】
【００２０】
本発明によれば、島状のフォトレジストパターンを利用することによって、パスゲートの下のフィールド酸化膜の損失を根本的に防止することができ、さらに、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードが接続される活性領域の物理的損傷を防止することができる効果がある。
【００２１】
また、パスゲートが通る部分を含み、フィールド酸化膜を全て覆う形態でフォトレジストパターンを形成する場合、後続のリセスパターン形成時にパスゲートが通る部分の下を含む、全てのフィールド酸化膜の損失を防止することができる効果がある。
【００２２】
即ち、本発明は、リセスゲート工程及び電球型リセスゲート工程の時にパスゲートの下のフィールド酸化膜の損失を根本的に防止すると共に、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードのシリコンが物理的に損傷されることを防止して、信頼性の高い半導体素子特性を得ることができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
（第１の実施の形態）
図２Ａ〜図２Ｈは、本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における半導体素子の構造を示す図である。なお、各図面において、上側の図は平面図であり、下側の図は上側の平面図のＩ−Ｉ’線に沿った断面図である。
【００２４】
図２Ａに示すように、半導体基板２１にＳＴＩ法を利用して、フィールド酸化膜２２を形成する。フィールド酸化膜２２は、素子分離膜の役割を果たす。このようなフィールド酸化膜２２により活性領域２３が画定され、活性領域２３は、短軸と長軸を有する島状に形成される。平面図のＩ−Ｉ’線は、活性領域２３の長軸方向を意味し、後述するが、活性領域２３の短軸方向に沿ってリセスゲートが形成される。
【００２５】
次に、図２Ｂに示すように、活性領域２３が画定された半導体基板２１の全面に炭素系ハードマスク２４を形成する。このとき、炭素系ハードマスク２４は、非晶質炭素膜によって形成され、好ましくは、その厚さは約１０００Å〜２０００Åの範囲内であることができる。場合によっては、炭素系ハードマスク２４の下に厚さが約１００Å未満のシリコン酸化膜（ＳｉＯ２）を形成することもでき、これにより、後続のエッチング工程時に炭素系ハードマスク２４が全て消耗されても、シリコン酸化膜は半導体基板の表面がアタックされるのを防止することができる。
【００２６】
上記のような炭素系ハードマスク２４は、後続のリセスパターンを形成するための半導体基板エッチング時にハードマスクとして機能する。
【００２７】
次に、炭素系ハードマスク２４上に酸化物系ハードマスク２５を形成する。ここで、酸化物系ハードマスク２５は、シリコン窒酸化膜（ＳｉＯＮ）又はシリコン酸化膜（ＳｉＯ２）で形成され、その厚さは約２００Å〜６００Åの範囲内であることができる。
【００２８】
次に、酸化物系ハードマスク２５上にシリコン系ハードマスク２６を形成する。このとき、シリコン系ハードマスク２６は、非晶質シリコン又は多結晶シリコンによって形成され、その厚さは約２００Å〜４００Åの範囲内であることができる。
【００２９】
上述の酸化物系ハードマスク２５及びシリコン系ハードマスク２６は、後続の炭素系ハードマスク２４をエッチングする時にハードマスクとして機能する。本第１の実施の形態では、リセスゲートを形成するためのハードマスクは、炭素系ハードマスク２４、酸化物系ハードマスク２５及びシリコン系ハードマスク２６を含む三重構造のハードマスクである。
【００３０】
次に、図２Ｃに示すように、フォトレジストの塗布、露光及び現像によりリセスマスクとして機能する直線ライン型パターンの第１フォトレジストパターン２７を形成する。本発明では、活性領域２３と第１フォトレジストパターン２７との間にミスアライメントＭが発生しても、深刻な程度でなければ問題とはならない。これは後述するが、ミスアライメントが発生した部分の活性領域２３がエッチングされないためである。
【００３１】
次に、第１フォトレジストパターン２７を利用して、シリコン系ハードマスク２６を選択的にドライエッチングする。このとき、シリコン系ハードマスク２６は、酸化物系ハードマスク２５に対するドライエッチング選択比が優れているため、酸化物系ハードマスク２５が同時にエッチングされずに、容易にパターニングされる。
【００３２】
上記のようなシリコン系ハードマスク２６のドライエッチングにより、直線ライン型パターン形状のシリコン系ハードマスクパターン２６Ａが形成され、シリコン系ハードマスクパターン２６Ａは、第１フォトレジストパターン２７の直線型ラインが転写された形態となる。そして、シリコン系ハードマスクパターン２６Ａにより、酸化物系ハードマスク２５の一部表面がライン形態で露出される。
【００３３】
次に、図２Ｄに示すように、第１フォトレジストパターン２７を除去して、シリコン系ハードマスクパターン２６Ａを露出させる。
【００３４】
次に、図２Ｅに示すように、図２Ａ〜図２Ｄを用いて説明した処理を経て形成された構造の全面にフォトレジストの塗布、露光及び現像を行って、所定の領域上に第２フォトレジストパターン２８を形成する。このとき、第２フォトレジストパターン２８は主に、パスゲートが通る領域を含む、フィールド酸化膜２２の一部を覆う。すなわち、後続のゲート電極に隣接する隣り合う２つの活性領域２３の対向する両端部、及びその両端部間のフィールド酸化膜２２を覆う島状のパターンに形成される。
【００３５】
詳細に説明すると、第２フォトレジストパターン２８は、II−II’方向において、隣り合う２つの活性領域２３間のフィールド酸化膜２２を覆い、その両端部は、隣り合う２つの活性領域２３の対向する端部にそれぞれ重なる。そして、III−III’方向では、隣り合う活性領域２３間のフィールド酸化膜２２のみを覆い、活性領域２３に直接隣接するフィールド酸化膜２２の部分（近傍領域）を露出させる。
【００３６】
以上の結果、リセスパターンが形成される部分を含む活性領域２３、及び該活性領域２３に直接隣接するフィールド酸化膜２２の部分（近傍領域）は、第２フォトレジストパターン２８によって露出されるが、パスゲートが通る部分の一部を含む、残りのフィールド酸化膜２２の部分は、第２フォトレジストパターン２８により覆われている。そして、第２フォトレジストパターン２８の下には、シリコン系ハードマスクパターン２６Ａが選択的に露出するが、シリコン系ハードマスクパターン２６Ａは、リセスパターンが形成される領域を露出させる。
【００３７】
次に、図２Ｆに示すように、第２フォトレジストパターン２８をエッチングバリアにして、シリコン系ハードマスクパターン２６Ａによって露出された酸化物系ハードマスク２５をドライエッチングし、引き続き酸化物系ハードマスク２５の下の炭素系ハードマスク２４をドライエッチングする。このとき、炭素系ハードマスク２４のドライエッチングが完了する時点で、第２フォトレジストパターン２８もエッチングされて残留しない（図２Ｆの下側の図において、便宜上、点線で表示されている）。
【００３８】
上記の一連のエッチング工程が完了すると、活性領域２３の上には炭素系ハードマスクパターン２４Ａ、酸化物系ハードマスクパターン２５Ａ、及びシリコン系ハードマスクパターン２６Ａからなる積層ハードマスクパターン１００が形成される。
【００３９】
このとき、炭素系ハードマスクパターン２４Ａによって活性領域２３のリセスパターンが形成される部分は開放されているが、パスゲートＰが通る部分は、炭素系ハードマスクパターン２４Ａと酸化物系ハードマスクパターン２５Ａとがまだ残留しているため、積層ハードマスクパターン１００によって覆われている。
【００４０】
次に、図２Ｇに示すように、積層ハードマスクパターン１００をエッチングバリアとして、開放されている活性領域２３を選択的にドライエッチングすることにより、リセスパターン２９を形成する。このとき、シリコン系ハードマスクパターン２６Ａ及び酸化物系ハードマスクパターン２５Ａは、活性領域２３がエッチングされている時に共にエッチングされて除去される。したがって、シリコン系ハードマスクパターン２６Ａ及び酸化物系ハードマスクパターン２５Ａは除去されてなくなるため、図２Ｇの下側の図においては、便宜上、点線で示されている。
【００４１】
リセスパターン２９の形成が完了する時点で、半導体基板２１の上には、炭素系ハードマスクパターン２４Ａのみが存在するが、これは炭素系ハードマスクパターン２４Ａが実質的にリセスパターン２９の形成時にハードマスクとして用いられることを意味する。また、炭素系ハードマスクパターン２４Ａは、パスゲートＰが通る部分の上にも残留している。これは、パスゲートＰが通る部分のフィールド酸化膜２２の損失を防止することを可能にしている。
【００４２】
このように残留する炭素系ハードマスクパターン２４Ａのため、リセスパターン２９に直接隣接するフィールド酸化膜２２の部分においてのみ損失２９Ａが発生する。すなわち、パスゲートＰが上を通る部分のフィールド酸化膜２２は、炭素系ハードマスクパターン２４Ａにより覆われているため、全く損失を受けずに完壁に保護されている。ここで、炭素系ハードマスクパターン２４Ａにより覆われているフィールド酸化膜２２の部分は、ストレージノードが接続される活性領域に影響を及ぼす部分である。
【００４３】
一方、残っている炭素系ハードマスクパターン２４Ａの平面図を見ると、炭素系ハードマスクパターン２４Ａは、リセスパターン２９が形成される領域及びそれに隣接するフィールド酸化膜２２の一部２９Ａのみを開放させ、残りの活性領域２３及びフィールド酸化膜２２を全て覆う形態となっている。従って、同一軸上の互いに隣接する２つの活性領域２３の対向する両端部も、炭素系ハードマスクパターン２４Ａにより覆われ、その結果、覆われているこの部分ではエッチングが行われない。
【００４４】
次に、図２Ｈに示すように、炭素系ハードマスクパターン２４Ａを除去する。このとき、炭素系ハードマスクパターン２４Ａは非晶質炭素膜であるから、酸素プラズマを利用した通常のフォトレジストのストリップ工程を介して除去されることができる。
【００４５】
炭素系ハードマスクパターン２４Ａのストリップ後の状態を見ると、活性領域２３に所定深さのリセスパターン２９が形成され、フィールド酸化膜２２は、パスゲートＰが通る部分においてはエッチング損失がなく、リセスパターン２９に隣接する部分においてのみエッチング損失２９Ａが発生することが分かる。
【００４６】
図２Ｉは、本第１の実施の形態による、ゲート電極が形成された段階の半導体素子の構造を示す断面図である。まず、リセスパターン２９が形成された状態の基板全面にゲート絶縁膜３０を形成し、そして、ゲート電極３１用導電膜の蒸着及びゲートパターニングを行って、リセスゲートを形成する工程を完了する。ここで、ゲート電極３１はリセスパターン２９を覆う形態で形成され、ゲート電極３１の下のリセスパターン２９はチャネルを提供しており、これをリセスチャネルと言う。したがって、通常の平面チャネルに比べてチャネル長が長くなる。
【００４７】
図３は、図２ＨのIV−IV’線に沿った断面図である。図３に示されているように、活性領域２３にリセスパターン２９が形成され、フィールド酸化膜２２は、パスゲートＰが通る部分ではエッチング損失がなく、リセスパターン２９に隣接する部分（パスゲートＰとリセスパターン２９との間）のみでエッチング損失２９Ａが発生することが分かる。
【００４８】
上述の第１の実施の形態によれば、島状の第２フォトレジストパターン２８を利用することによって、パスゲートの下のフィールド酸化膜２２の損失を根本的に防止することができ、さらに、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードが接続される活性領域の物理的損傷を防止することができる。
【００４９】
また、上述の第１の実施の形態では、第２フォトレジストパターン２８は、パスゲートが通る領域を含み、フィールド酸化膜の一部のみを覆う形態で形成されたが、別の実施の形態では露光工程を調節して、リセスパターンが形成される領域を除いた残りのフィールド酸化膜を全て覆う（すなわち、パスゲートが通る部分を含み、全てのフィールド酸化膜を覆う）形態でも形成されることができる。このように、パスゲートが通る部分を含み、フィールド酸化膜を全て覆う形態で第２フォトレジストパターンを形成した後、後続のエッチング工程を行うと、リセスパターン形成時にパスゲートが通る部分の下を含む、全てのフィールド酸化膜の損失を防止することができる。
（第２の実施の形態）
図４Ａ〜図４Ｊは、本発明の第２の実施の形態に係る半導体素子の電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における半導体素子の構造を示す図である。なお、各図面において、上側の図は平面図であり、下側の図は上側の平面図のＩ−Ｉ’線に沿った断面図である。
【００５０】
図４Ａに示すように、まず、半導体基板４１にＳＴＩ法を利用してフィールド酸化膜４２を形成する。このようなフィールド酸化膜４２により、活性領域４３が画定され、活性領域４３は、短軸と長軸を有する島状の形を有する。平面図においてＩ−Ｉ’は、活性領域４３の長軸方向を意味する。後述されるが、活性領域４３の短軸方向に沿ってリセスゲートが形成される。
【００５１】
次に、図４Ｂに示すように、活性領域４３が画定された半導体基板４１の全面に炭素系ハードマスク４４を形成する。このとき、炭素系ハードマスク４４は、非晶質炭素膜を用いることができ、好ましくは、その厚さは約１０００Å〜２０００Åの範囲内である。場合によっては、炭素系ハードマスク４４の下に少なくとも約１００Å以下の厚さのシリコン酸化膜（ＳｉＯ２）を形成することもでき、これにより、後続のエッチング工程時に炭素系ハードマスク４４が全て除去されても、シリコン酸化膜は半導体基板の表面が損傷するのを防止することができる。
【００５２】
上記のような炭素系ハードマスク４４は、後続のリセスパターンを形成するための半導体基板のエッチング時にハードマスクとして機能する。
【００５３】
次に、炭素系ハードマスク４４上に酸化物系ハードマスク４５を形成する。ここで、酸化物系ハードマスク４５は、シリコン窒酸化膜（ＳｉＯＮ）又はシリコン酸化膜（ＳｉＯ２）であり得、その厚さは約２００Å〜６００Åの範囲内である。
【００５４】
次に、酸化物系ハードマスク４５上にシリコン系ハードマスク４６を形成する。このとき、シリコン系ハードマスク４６は、非晶質シリコン又は多結晶シリコンによって形成され得、その厚さは約２００Å〜４００Åの範囲内である。
【００５５】
上述の酸化物系ハードマスク４５及びシリコン系ハードマスク４６は、後続の炭素系ハードマスク４４をエッチングする時に、ハードマスクとして機能するものである。第２の実施の形態では、電球型リセスゲートを形成するためのハードマスクは、炭素系ハードマスク４４、酸化物系ハードマスク４５及びシリコン系ハードマスク４６を含む三重構造のハードマスクである。
【００５６】
次に、図４Ｃに示すように、フォトレジストの塗布、露光及び現像により、直線ライン型パターンの第１フォトレジストパターン４７を形成する。本実施の形態では、活性領域４３と第１フォトレジストパターン４７との間にミスアライメント（図４ＣのＭを参照）が発生しても、深刻な程度でなければ問題とならない。これは後述するが、ミスアライメントが発生した部分の活性領域４３がエッチングされないためである。
【００５７】
次に、第１フォトレジストパターン４７を利用して、シリコン系ハードマスク４６を選択的にドライエッチングする。このとき、シリコン系ハードマスク４６は、酸化物系ハードマスク４５に対してドライエッチング選択比が優れているため、シリコン系ハードマスク４６のパターニングが極めて容易である。
【００５８】
このシリコン系ハードマスク４６のドライエッチングにより、直線ライン型パターンのシリコン系ハードマスクパターン４６Ａが形成され、シリコン系ハードマスクパターン４６Ａは、第１フォトレジストパターン４７の直線ラインが転写された形態となる。そして、シリコン系ハードマスクパターン４６Ａにより、酸化物系ハードマスク４５の一部表面がライン形態で露出される。
【００５９】
次に、図４Ｄに示すように、第１フォトレジストパターン４７を除去して、シリコン系ハードマスクパターン４６Ａを露出させる。このとき、第１フォトレジストパターン４７はフォトレジストにより形成されたものであるため、通常のフォトレジストストリップによって除去されることができる。
【００６０】
次に、図４Ｅに示すように、基板全面にフォトレジストの塗布、露光及び現像を行って、所定の領域の上に第２フォトレジストパターン４８を形成する。このとき、第２フォトレジストパターン４８は、パスゲートが上を通る部分を含むフィールド酸化膜の一部を覆う、すなわち隣り合う２つの活性領域４３の対向する両端部及びその両端部間のフィールド酸化膜４２を覆う島状のパターンに形成される。
【００６１】
詳細に説明すると、第２フォトレジストパターン４８は、II−II’方向では、隣り合う２つの活性領域４３間のフィールド酸化膜４２を覆い、その両端部は、隣り合う活性領域４３の対向する両端部にそれぞれ重なるように伸びた形態で形成される。そして、III−III’方向では、隣り合う活性領域４３の間のフィールド酸化膜４２のみを覆い、活性領域４３に直接隣接するフィールド酸化膜４２の部分（近傍領域）を露出させるように形成される。
【００６２】
以上の結果、リセスパターンが形成される活性領域４３、及び活性領域４３に直接隣接するフィールド酸化膜４２の部分（近傍領域）は、第２フォトレジストパターン４８によって露出されるが、パスゲートが上を通る部分の一部を含む、残りのフィールド酸化膜４２の部分は、第２フォトレジストパターン４８により覆われている。そして、第２フォトレジストパターン４８の下には、シリコン系ハードマスクパターン４６Ａが選択的に露出するが、シリコン系ハードマスクパターン４６Ａは、リセスパターンが形成される領域を露出させる。
【００６３】
次に、図４Ｆに示すように、第２フォトレジストパターン４８をエッチングバリアとして、シリコン系ハードマスクパターン４６Ａによって露出されている酸化物系ハードマスク４５をドライエッチングし、引き続き酸化物系ハードマスク４５の下の炭素系ハードマスク４４をドライエッチングする。このとき、炭素系ハードマスク４４のドライエッチングが完了する時点で、第２フォトレジストパターン４８はエッチングされて残留しない（図４Ｆの下側の図においては、便宜上、点線で表示されている）。
【００６４】
上記の一連のエッチング工程が完了すると、活性領域４３の上には炭素系ハードマスクパターン４４Ａ、酸化物系ハードマスクパターン４５Ａ、及びシリコン系ハードマスクパターン４６Ａからなる積層ハードマスクパターン２００が形成される。
【００６５】
このとき、活性領域４３のリセスパターンが形成される部分は炭素系ハードマスクパターン４４Ａによって開放されるが、パスゲートＰが通る部分は、炭素系ハードマスクパターン４４Ａと酸化物系ハードマスクパターン４５Ａとが残留するために、積層ハードマスクパターン２００によって覆われている。
【００６６】
次に、図４Ｇに示すように、積層ハードマスクパターン２００をエッチングバリアとして、開放されている活性領域４３を選択的にドライエッチングすることにより、ネックパターン（Ｎｅｃｋ  ｐａｔｔｅｒｎ）４９を形成する。このとき、シリコン系ハードマスクパターン４６Ａ及び酸化物系ハードマスクパターン４５Ａは、活性領域４３のエッチング時に共にエッチングされて除去される。したがって、シリコン系ハードマスクパターン４６Ａ及び酸化物系ハードマスクパターン４５Ａは除去されてなくなるため、図４Ｇの下側の図において、便宜上、点線で示されている。
【００６７】
ネックパターン４９の形成が完了する時点で、半導体基板４１の上には炭素系ハードマスクパターン４４Ａのみが存在するが、これは炭素系ハードマスクパターン４４Ａが実質的にネックパターン４９の形成時にハードマスクとして用いられることを意味する。また、炭素系ハードマスクパターン４４Ａは、パスゲートＰが通る部分の上にも残留するので、これによりパスゲートＰが通る部分のフィールド酸化膜の損失を防止する。
【００６８】
このように残留する炭素系ハードマスクパターン４４Ａのため、ネックパターン４９に隣接するフィールド酸化膜４２においてのみ、損失４９Ａが発生する。すなわち、パスゲートが通る部分のフィールド酸化膜２２は、炭素系ハードマスクパターン４４Ａにより覆われているため、全く損失を受けずに完璧に保護されている。ここで、炭素系ハードマスクパターン４４Ａにより覆われているフィールド酸化膜の部分は、ストレージノードが接続される活性領域に影響を及ぼす部分である。
【００６９】
一方、残っている炭素系ハードマスクパターン４４Ａの平面図を見ると、炭素系ハードマスクパターン４４Ａは、ネックパターン４９が形成される領域及びそれに隣接するフィールド酸化膜２２の一部４９Ａのみを露出させ、残りのフィールド酸化膜４２を全て覆う形態となっている。従って、同一軸上の互いに隣りあう２つの活性領域４３の対向する両端部は、炭素系ハードマスクパターン４４Ａにより覆われ、その結果、この覆われている部分はエッチングされない。
【００７０】
上述のネックパターン４９の深さは、約５００〜１５００Åの範囲内である。電球型リセスパターンはネックパターン及び電球型パターンからなる。従って、ネックパターン４９を先に形成した後に、等方性エッチングを行って、電球型パターンを形成する。
【００７１】
次に、図４Ｈに示すように、残りの炭素系ハードマスクパターン４４Ａの上に犠牲膜を蒸着した後、ドライエッチングを行って、犠牲膜の側壁５０を形成する。このとき、犠牲膜の側壁５０は、後続の電球型パターンを形成する等方性エッチング時にネックパターン４９の側壁が損傷されることを防止するためのものである。具体的に、側壁５０は、酸化膜を約５０〜２００Åの範囲内の厚さに形成した後、該酸化膜をドライエッチングすることにより形成される。このとき、犠牲膜の側壁５０を形成するためのドライエッチングは、エッチバック法を利用して行われ得る。
【００７２】
したがって、犠牲膜の側壁５０は、ネックパターン４９の側壁を覆うと同時に、炭素系ハードマスクパターン４４Ａの側壁をも覆う。
【００７３】
次に、図４Ｉに示すように、炭素系ハードマスクパターン４４Ａをエッチングバリアとして等方性ドライエッチングを行って、電球型パターン５１を形成する。ここで、犠牲膜の側壁５０は、等方性ドライエッチング時にネックパターン４９の側壁が損傷されることを防止する。
【００７４】
上述の電球型パターン５１は、等方性ドライエッチングにより丸いエッチングプロファイルを有し、一方、ネックパターン４９は、垂直のエッチングプロファイルを有する。
【００７５】
したがって、上述の一連のエッチング工程によりネックパターン４９と電球型パターン５１からなる電球型リセスパターン３００が形成される。
【００７６】
次に、図４Ｊに示すように、炭素系ハードマスクパターン４４Ａ及び犠牲膜の側壁５０を除去する。このとき、炭素系ハードマスクパターン４４Ａは、酸素プラズマを利用した通常のフォトレジストストリップにより除去されることができる。そして、犠牲膜の側壁５０は、その材質が酸化膜であるから、フッ酸（ＨＦ）溶液を利用した洗浄工程により除去されることができる。
【００７７】
炭素系ハードマスクパターン４４Ａ及び犠牲膜の側壁５０のストリップ後の状態を見ると、活性領域４３にネックパターン４９と電球型パターン５１からなる電球型リセスパターン３００が形成され、フィールド酸化膜４２は、パスゲートＰが通る部分ではエッチング損失がなく、電球型リセスパターン３００に直接隣接する部分のみでエッチング損失４９Ａが発生していることが分かる。
【００７８】
図４Ｋは、本第２の実施の形態による、ゲート電極が形成された状態の半導体素子の構造を示す断面図である。
【００７９】
図４Ｋに示すように、まず、電球型リセスパターン３００が形成された状態の基板の全面にゲート絶縁膜５２を形成し、そして、ゲート電極５３用導電膜の蒸着及びゲートパターニングを行って、リセスゲートを形成する工程を完了する。ここで、ゲート電極５３はネックパターン４９と電球型パターン５１を覆う形態で形成され、ゲート電極５３の下の電球型リセスパターン３００はチャネルを提供する。電球型リセスパターン３００は第１の実施の形態のリセスパターン２９よりチャネル長をさらに増大させる。
【００８０】
図５は、図４ＪのIV−IV’線に沿った断面図であって、活性領域４３に電球型リセスパターン３００が形成され、フィールド酸化膜４２は、パスゲートＰが通る部分ではエッチング損失がなく、電球型リセスパターン３００に直接隣接する部分（パスゲートと電球型リセスパターンとの間）でのみ、エッチング損失４９Ａが発生することが分かる。
【００８１】
上述の第２の実施の形態によれば、第２フォトレジストパターン４８を利用することによって、パスゲートの下のフィールド酸化膜の損失を根本的に防止することができ、さらに、活性領域と電球型リセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードが接続される活性領域の物理的損傷を防止することができる。
【００８２】
また、上述の第２の実施の形態では、第２フォトレジストパターン４８は、パスゲートが通る領域を含む、フィールド酸化膜の一部を覆う形態で形成されたが、別の実施の形態として、露光を調節してリセスパターンが形成される領域を除いた残りのフィールド酸化膜を全て覆う（すなわち、パスゲートが通る領域を含む、フィールド酸化膜を全て覆う）形態でも形成されることができる。このように、パスゲートが通る領域を含む、フィールド酸化膜を全て覆う形態で第２フォトレジストパターンを形成した後、後続のエッチング工程を行うと、リセスパターン形成時にパスゲートが通る領域を含む、全てのフィールド酸化膜の損失、即ち、リセスパターンが形成される領域を除いた残りのすべてのフィールド酸化膜の損失を防止することができる。
【００８３】
上述のように、本発明によれば、リセスゲート工程及び電球型リセスゲート工程の時にパスゲートの下のフィールド酸化膜の損失を根本的に防止すると共に、活性領域とリセスパターンとの間にオーバーレイミスアライメントが一部発生しても、ストレージノードのシリコンが物理的に損傷されることを防止して、信頼性の高い半導体素子特性を得ることができるという効果がある。
【００８４】
なお、以上では、本発明を複数の実施の形態に関連して説明したが、本発明は、それらの実施の形態に限定されるものではなく、特許請求の範囲により定められる技術的思想と分野から逸脱しない範囲内で、上記の実施の形態を多様に改変できることは、当技術分野で通常の知識を有する者であれば容易に分かる。
【図面の簡単な説明】
【００８５】
【図１Ａ】従来の技術に係るリセスゲートの製造方法を説明するための図である。
【図１Ｂ】従来の技術に係るリセスゲートの製造方法を説明するための図である。
【図１Ｃ】従来の技術に係る活性領域とリセスパターンとの間のオーバーレイミスアライメント状態を示す図である。
【図１Ｄ】ゲート絶縁膜とゲート電極まで形成した状態の半導体素子の構造を示す図である。
【図２Ａ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｂ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｃ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｄ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｅ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｆ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｇ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｈ】本発明の第１の実施の形態に係る半導体素子のリセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図２Ｉ】本発明の第１の実施の形態に係る、ゲート電極が形成された状態の半導体素子の構造を示す断面図である。
【図３】図２ＨのIV−IV’線に沿った断面図である。
【図４Ａ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｂ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｃ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｄ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｅ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｆ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｇ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｈ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｉ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｊ】本発明の第２の実施の形態に係る電球型リセスゲートの製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す図である。
【図４Ｋ】本発明の第２の実施の形態に係る、ゲート電極が形成された状態の半導体素子の構造を示す断面図である。
【図５】図４ＪのIV−IV’線に沿った断面図である。
【符号の説明】
【００８６】
１１、２１、４１  半導体基板
１２、２２、４２  フィールド酸化膜
１３、２３、４３  活性領域
１４              リセスマスク
１５              ゲート絶縁膜
１６              ゲート電極
２４、４４        炭素系ハードマスク
２４Ａ、４４Ａ    炭素系ハードマスクパターン
２５、４５        酸化物系ハードマスク
２５Ａ、４５Ａ    酸化物系ハードマスクパターン
２６、４６        シリコン系ハードマスク
２６Ａ、４６Ａ    シリコン系ハードマスクパターン
２７、４７        第１フォトレジストパターン
２８、４８        第２フォトレジストパターン
２９              リセスパターン
２９Ａ、４９Ａ    エッチング損失
３０、５２        ゲート絶縁膜
３１、５３        ゲート電極
４９              ネックパターン
５０              犠牲膜側壁
５１              電球型パターン
１００、２００    ３重構造のハードマスクパターン
３００            電球型リセスパターン
Ｆ                フィールド酸化膜の損失
Ｍ                オーバーレイミスアライメント
Ｐ                パスゲート
Ｒ                リセスパターン
【図１Ａ】
2008091868.tif 000003
【図１Ｂ】
2008091868.tif 000004
【図１Ｃ】
2008091868.tif 000005
【図１Ｄ】
2008091868.tif 000006
【図２Ａ】
2008091868.tif 000007
【図２Ｂ】
2008091868.tif 000008
【図２Ｃ】
2008091868.tif 000009
【図２Ｄ】
2008091868.tif 000010
【図２Ｅ】
2008091868.tif 000011
【図２Ｆ】
2008091868.tif 000012
【図２Ｇ】
2008091868.tif 000013
【図２Ｈ】
2008091868.tif 000014
【図２Ｉ】
2008091868.tif 000015
【図３】
2008091868.tif 000016
【図４Ａ】
2008091868.tif 000017
【図４Ｂ】
2008091868.tif 000018
【図４Ｃ】
2008091868.tif 000019
【図４Ｄ】
2008091868.tif 000020
【図４Ｅ】
2008091868.tif 000021
【図４Ｆ】
2008091868.tif 000022
【図４Ｇ】
2008091868.tif 000023
【図４Ｈ】
2008091868.tif 000024
【図４Ｉ】
2008091868.tif 000025
【図４Ｊ】
2008091868.tif 000026
【図４Ｋ】
2008091868.tif 000027
【図５】
2008091868.tif 000028