(57)【要約】  【課題】書き込み効率の向上とメモリ容量の大容量化を実現できる不揮発性半導体記憶装置を提供する。  【解決手段】メモリセルを３次元構造化し、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを３次元化によりドレイン端に対して大きな立体角で配置される電荷蓄積層に注入してビットデータの書き込みを行う。これにより従来のバンド間ホットエレクトロン注入を用いた書き込み方式に比べ書き込み効率が向上し、３次元化、多段積層化により大容量化を実現する。【選択図】図２
2008117959.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型の半導体基板上に形成されたｎ型の柱状半導体層と、
前記柱状半導体層の上面に形成されたｐ型拡散層であるドレイン領域と、
前記柱状半導体層の周囲の前記半導体基板表面領域に形成されたｐ型拡散層であるソース領域と、
各柱状半導体層の周囲を囲むように形成された電荷蓄積層および制御ゲートと、
を有するメモリセルを備えた不揮発性半導体記憶装置であって、
データの書き込み時に、制御ゲートに印加される電圧Ｖｇと前記ドレイン領域に印加される電圧Ｖｄの電位差である「Ｖｇ−Ｖｄ」が、バンド間トンネル電流の発生に必要な電位差以上に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルを、前記制御ゲートが連続するように複数配列し、この制御ゲート列をワード線として用いた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
ｎ型の半導体基板上に立設されたｎ型のヒレ状半導体層と、
前記ヒレ状半導体層に形成された２つのｐ型拡散層であるドレイン領域およびソース領域と、
前記ドレイン領域、ソース領域間のヒレ状半導体層を覆うように形成された電荷蓄積層および制御ゲートと、
を有するメモリセルを備えた不揮発性半導体記憶装置であって、
データの書き込み時に、制御ゲートに印加される電圧Ｖｇと前記ドレイン領域に印加される電圧Ｖｄの電位差である「Ｖｇ−Ｖｄ」が、バンド間トンネル電流の発生に必要な電位差以上に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ヒレ状半導体層に３つ以上のｐ型拡散層を形成し、これらのｐ型拡散層を１つおきにドレイン領域、ソース領域として用いた請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記データの書き込み時に、前記ｎ型の半導体基板にバックゲートバイアス電圧Ｖwellが印加されることを特徴とする請求項１乃至請求項４のいずれかに記載の不揮発性半導体記憶装置。
【請求項６】
前記データの書き込み時に、「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄが、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加されることを特徴とする請求項１乃至請求項５のいずれかに記載の不揮発性半導体記憶装置。
【請求項７】
ｎ型の半導体基板上に形成されたｎ型の柱状半導体層と、前記柱状半導体層の上面に形成されたｐ型拡散層であるドレイン領域と、前記柱状半導体層の周囲の前記半導体基板表面領域に形成されたｐ型拡散層であるソース領域と、各柱状半導体層の周囲を囲むように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置に、
「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄを、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加することによりデータの書き込みを行う不揮発性半導体記憶装置のデータ書込方法。
【請求項８】
ｎ型の半導体基板上に立設されたｎ型のヒレ状半導体層と、前記ヒレ状半導体層に形成された２つのｐ型拡散層であるドレイン領域およびソース領域と、前記ドレイン領域、ソース領域間のヒレ状半導体層を覆うように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置に、
「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄを、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加することによりデータの書き込みを行う不揮発性半導体記憶装置のデータ書込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体メモリの書き込み効率の向上を実現した不揮発性半導体記憶装置およびそのデータ書込方法に関する。
【背景技術】
【０００２】
ランダムアクセス読み出しが可能な所謂コードストレージ用のＮＯＲ型フラッシュメモリは、データストレージ用のＮＡＮＤ型フラッシュメモリに比べて書き込み電流効率が悪いことから、書き込み速度が遅いことが従来より指摘されていた。
【０００３】
そこで、本出願人は、先に、バンド間トンネル電流を用いたホットエレクトロン注入を用いることで書き込み効率を向上するとともに、スケーリングの向上も実現する書き込み不揮発性半導体記憶装置およびその書込方法を提案した（特許文献１）。
【０００４】
【特許文献１】特開２００６−１５６９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記書込方法は、通常のＮＯＲ型で用いられているチャネルホットエレクトロン注入の効率、約１０-6に比べて１０-2程度と４桁程度の改善が得られているものの、それ自身の効率は１パーセント程度であり、更なる高効率化が望まれている。
【０００６】
この発明は、不揮発性半導体記憶装置の更なる書き込み効率の向上と、大容量化を同時に実現できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）  この発明は、ｎ型の半導体基板上に形成されたｎ型の柱状半導体層と、前記柱状半導体層の上面に形成されたｐ型拡散層であるドレイン領域と、前記柱状半導体層の周囲の前記半導体基板表面領域に形成されたｐ型拡散層であるソース領域と、各柱状半導体層の周囲を囲むように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置であって、データの書き込み時に、制御ゲートに印加される電圧Ｖｇと前記ドレイン領域に印加される電圧Ｖｄの電位差である「Ｖｇ−Ｖｄ」が、バンド間トンネル電流の発生に必要な電位差以上に設定されることを特徴とする。
【０００８】
（２）  この発明は、（１）の発明において、前記メモリセルを、前記制御ゲートが連続するように複数配列し、この制御ゲート列をワード線として用いたことを特徴とする。
【０００９】
（３）  この発明は、ｎ型の半導体基板上に立設されたｎ型のヒレ状半導体層と、前記ヒレ状半導体層に形成された２つのｐ型拡散層であるドレイン領域およびソース領域と、前記ドレイン領域、ソース領域間のヒレ状半導体層を覆うように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置であって、データの書き込み時に、制御ゲートに印加される電圧Ｖｇと前記ドレイン領域に印加される電圧Ｖｄの電位差である「Ｖｇ−Ｖｄ」が、バンド間トンネル電流の発生に必要な電位差以上に設定されることを特徴とする。
【００１０】
（４）  この発明は、（３）の発明において、前記ヒレ状半導体層に３つ以上のｐ型拡散層を形成し、これらのｐ型拡散層を１つおきにドレイン領域、ソース領域として用いたことを特徴とする。
【００１１】
（５）  この発明は、（１）〜（４）の発明において、前記データの書き込み時に、前記ｎ型の半導体基板にバックゲートバイアス電圧Ｖwellが印加されることを特徴とする。
【００１２】
（６）  この発明は、（１）〜（５）の発明において、前記データの書き込み時に、「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄが、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加されることを特徴とする。
【００１３】
（７）  この発明は、ｎ型の半導体基板上に形成されたｎ型の柱状半導体層と、前記柱状半導体層の上面に形成されたｐ型拡散層であるドレイン領域と、前記柱状半導体層の周囲の前記半導体基板表面領域に形成されたｐ型拡散層であるソース領域と、各柱状半導体層の周囲を囲むように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置に、「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄを、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加することによりデータの書き込みを行うことを特徴とする。
【００１４】
（８）  この発明は、ｎ型の半導体基板上に立設されたｎ型のヒレ状半導体層と、前記ヒレ状半導体層に形成された２つのｐ型拡散層であるドレイン領域およびソース領域と、前記ドレイン領域、ソース領域間のヒレ状半導体層を覆うように形成された電荷蓄積層および制御ゲートと、を有するメモリセルを備えた不揮発性半導体記憶装置に、「Ｖｇ、Ｖwell＞Ｖｓ＞Ｖｄ」の関係を有し、且つ｜Ｖｇ−Ｖｄ｜がチャネル領域の半導体のバンドギャップ以上である電圧Ｖｇ、Ｖwell、ＶｓおよびＶｄを、それぞれ前記制御ゲート、ｎ型の半導体基板、ソース領域およびドレイン領域に印加することによりデータの書き込みを行うことを特徴とする。
【発明の効果】
【００１５】
この発明によれば、柱状あるいは板状の半導体層に対してバンド間トンネル電流によるホットエレクトロン注入で書き込みを行うことにより、従来の平面構造でのバンド間トンネル電流によるホットエレクトロン注入と比べて書き込み効率を著しく向上させることができると共に、セル構造を三次元化することにより大容量化を同時に実現することができる。
【発明を実施するための最良の形態】
【００１６】
図面を参照して本発明の実施形態について説明する。
【００１７】
［構造の説明］
図１はこの発明の実施形態であるｐチャンネルフローティングゲート型フラッシュメモリセルアレイを示す平面図であり、図２（ａ）、（ｂ）はそれぞれ図１のＡ−Ａ‘およびＢ−Ｂ’断面図である。
このメモリセルアレイは、基板に垂直なｐチャンネルメモリセルをマトリクス状に配列したことを特徴とするものである。各メモリセルは、基板に垂直な円柱状のチャンネル領域と、この円柱の上端および下端付近に形成された電極領域を有している。
【００１８】
以下、このメモリセルアレイの構成を詳細に説明する。
ｐ型シリコン基板１上に形成されたｎ型ウエル２に、平面図において円を連結した形状の溝３が複数列エッチング形成されている。そして、その溝３の各円の中心部が円柱状にエッチングされずに残され、ｎ−型の柱状シリコン層４として形成されている。この柱状シリコン層４の側面全周がメモリセルのチャンネル領域となる。
【００１９】
溝３の底部には、各メモリセルの共通ソース拡散層１０が形成されている。この共通ソース拡散層１０は、柱状シリコン層４の内部までは形成されておらず、柱状シリコン層４は、基板表面のｎ型ウェル２と連続している。共通拡散層１０が形成された溝３の底部に所定の厚みの酸化膜５が埋め込み形成され、この酸化膜５の上に柱状シリコン層４の側面全周を取り囲むように、内側から順に、トンネル酸化膜６、浮遊ゲート７、層間絶縁膜８、制御ゲート９が形成されている。このトンネル酸化膜６、浮遊ゲート７、層間絶縁膜８、制御ゲート９により、溝３が充填されている。
【００２０】
なお、浮遊ゲート７および制御ゲート９は、必ずしも柱状シリコン層４の側面全周にわたって形成される必要はないが、後述する書き込み動作の効率化を高めるためには、可能な限り大きな角度にわたって形成されていることが望ましい。
【００２１】
制御ゲート９は、図１および図２（ｂ）に示すように、溝３方向の複数のメモリセルについて連続するように形成されて、制御ゲート線１４すなわちワード線ＷＬ（ＷＬ１、ＷＬ２、・・・・）となっている。
【００２２】
各柱状シリコン層４の上面には各メモリセル毎のドレイン拡散層１１が形成されている。このように形成されたメモリセルの基板上はＣＶＤ酸化膜１２により覆われる。このＣＶＤ酸化膜１２上には、ワード線ＷＬと直交するビット線ＢＬ（ＢＬ１、ＢＬ２、・・・）である金属配線１３が配設されている。これらビット線は、コンタクトプラグ１５により直下のメモリセルのドレイン拡散層１１と接続されている。またワード線である制御ゲート線１４もコンタクトプラグ１５により、上層の金属配線と接続されている。
【００２３】
図１において、ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４のように隣接する２つのワード線を共通にしてもよい。また、逆にビット線ＢＬ１とＢＬ２、ＢＬ３とＢＬ４のように隣接する２つのビット線を共通にしてもよい。
この構成のメモリセルアレイの製造方法は、特許第２８７７４６２号に詳細に述べられているため（但しｎチャンネルフラッシュメモリ）、ここでは説明を省略する。
【００２４】
［動作の説明］
上記構成のｐチャンネルフローティングゲート型フラッシュメモリの書き込み動作を図３を参照して説明する。図３（ａ）は、書込時の電子の流れを示す図であり、同図（ｂ）は、書き込み時の電位配置を示す図である。
図３（ｂ）に示すように、書き込み時には、選択ワード線にＶｇとして例えば１０Ｖ、選択ビット線にＶｄとして０Ｖを与え、ｎウエルにＶwellとして４Ｖ、ソース線にＶｓとして１．８Ｖを与える。この電位配置により、ドレイン１１とセルウェル（柱状シリコン層４の中心部）との接合面に空乏層の領域が発生するとともに、ドレイン領域で図３（ａ）に示すとおりバンド間トンネル（ＢＴＢＴ）電流が発生し、発生した電流がウエル電圧Ｖwellにより加速されることでホットエレクトロンとなり、その生成されたホットエレクトロンが浮遊ゲート７に注入される。この浮遊ゲート７へのホットエレクトロンの注入により、そのメモリセルのしきい値は正方向に移動する。これによりデータの書き込みを行う。
【００２５】
そして、このとき、ソース１０−ドレイン１１間は、オフした状態であるため、チャンネル電流が流れず従来より一般的な（チャンネル電流が流れる）チャンネルホットエレクトロン注入よりも１０００倍程度高効率で書き込みを行うことができる（背景技術で示した先行技術文献１参照）。
【００２６】
さらに、この発明では、図１で詳細に説明したメモリセル構成を採用したことにより、より高い書き込み効率を得ることができる。
図４（ａ）は、この実施形態のメモリセルにおける書き込み動作でのホットエレクトロン注入の様子を模式的に示した図である。また、同図（ｂ）は、上記先行技術文献１のメモリセルにおける書き込み動作でのホットエレクトロン注入の様子を模式的に示した図である。
【００２７】
同図（ａ）に示すように、この実施形態のメモリセルでは、ドレイン１１が柱状シリコン層４の頂部に形成され、その周囲を囲むように浮遊ゲート７が配置されているために、、基板１の開口角度が小さく、発生したホットエレクトロンの大部分が浮遊ゲート７に注入されることになり、上記先行技術文献１に示した平面構造における書き込み動作（図４（ｂ））に比べて注入効率が著しく向上する。
【００２８】
またさらに、バンド間トンネル電流が流れる程度の高電圧が狭い柱状シリコン層４の内部に印加されるため、柱状シリコン層４の内部は電界集中によってさらにバンド間トンネルが発生しやすくなり、書き込み効率の更なる向上または、ゲート電位Ｖｇの低減（たとえば５Ｖ程度）を図ることが可能になる。
【００２９】
本実施例における消去動作について、図５を参照して説明する。データの消去時には、選択ワード線にＶｇとして例えば−１０Ｖを印加し、ソース線およびｎ型ウエルにＶwellとして１０Ｖを印加する。この電位配置により、浮遊ゲートの電子が、ＦＮトンネリングにより、基板側に引き抜かれる。これにより、メモリセルのしきい値は負方向に移動する。
データの読み出しは、ワード線に所定の読み出し電位を与えてセル電流が流れるか否かにより、‘０’、‘１’を判別する。
【００３０】
［変形例］
図６は、上記ｐ型不揮発性半導体メモリセルの変形例を示す図である。この実施形態のメモリセルは、図１の浮遊ゲートに代えて電荷トラップ絶縁膜、たとえば酸化膜にはさまれた窒化膜を電荷蓄積層として備えている。いわゆるＭＯＮＯＳ構造の不揮発性半導体メモリセルである。このこの構造のメモリセルであっても、図１の浮遊ゲートを有するメモリセル構造と同様に本発明の書き込み電位配置で書き込むことが可能である。
また、図６（b）は、柱状シリコン層を有する垂直構造のＭＯＮＯＳ構造不揮発性メモリ セルにおいて、ソース領域１０を柱状シリコン層４にかからない溝３の底部のみに形成した実施形態を示している。これにより実効チャネル長を長くとることができ、柱状シリコン層４の高さを短縮することができる。
【００３１】
［他の実施形態］
図７，図８は、この発明の他の実施形態である不揮発性半導体メモリアレイの構造を示す図である。図７は、同実施形態であるｐチャンネルフローティングゲート型フラッシュメモリセルアレイを示す平面図であり、図８（ａ）、（ｂ）、（ｃ）はそれぞれ図７のＡ−Ａ‘、Ｂ−Ｂ’およびＣ−Ｃ’断面図である。
この実施形態のメモリセルアレイは、図１，図２に示した実施形態同様、３次元構造のメモリセルをマトリクスに配列したものである。ただし、この実施形態では、基板に垂直にメモリセルを形成するのではなく、基板表面に平行にメモリセルを形成するが、その領域がフィン状に基板に対して立体的になるように形成されている。
【００３２】
以下、このメモリセルアレイの構成を詳細に説明する。
ｐ型シリコン基板２１上に形成されたｎ型ウエル２２の表面に、Ｙ軸方向のフィン４１が形成されている。このフィン４１は一定間隔で複数形成されている。このフィン４１は、ｎ型ウェル２２の他の部分（フィン以外の部分）をエッチング等で掘り下げて溝２３を形成することによって形成されたものである。そして、溝２３の底部に所定の厚みの酸化膜２５が埋め込み形成されている。そして、フィン４１上に一定間隔でトンネル酸化膜２６、浮遊ゲート２７、層間絶縁膜２８、制御ゲート２９が形成されている（図８（ａ）参照）。制御ゲート２９は、フィン４１に直行する方向であるＸ軸方向に、複数のフィン４１をまたいで形成されており、ワード線１４として機能する。
【００３３】
そして、各フィン４１の制御ゲート２９が形成されていない部分は、ｐ型拡散層が形成されている。各フィン４１において、このｐ型拡散層は、１つおきにドレイン領域３１，ソース領域３０として用いられる。ドレイン領域３１は、コンタクトプラグ３５により上層のビット線３３と結合されている（図８（ｂ）参照）。またソース領域３０は、ｎ型ウェル２２表面に形成された共通ソース拡散層３６で相互に接続されている（図８（ｃ）参照）。
この構造のメモリセルでは、図８（ｂ）の浮遊ゲート２７の形成領域で示されるように、フィン４１の上面のみならず両側面にわたってチャネル領域が形成されるため、極めて大きいチャネル幅を確保することができ、特性の良いメモリセルを形成することができる。
また、ＦＩＮ型構造においてもホットエレクトロンが発生するドレイン端部を浮遊ゲートが囲む形となっているために、チャネル領域であるフィン４１内における基板２１の開口角は図１、図２のメモリセルと同様に狭く、書き込み動作時に、基板に流れる電流を少なくすることができ、高い書き込み効率を得ることができる。
さらに、フィン４１内で電界集中が発生することが見込まれるため、バンド間トンネル電流を発生させるために必要なゲート電圧を低減することが可能になる。
【００３４】
［第１実施形態の変形例］
図９〜図１１に、図１で説明した柱状シリコン層にメモリセルを２段積層した実施形態を示す。図９はその概略構造を示す図である。
また、図１０（ａ）は、２段積層セル構造の断面図を示し、図１０（ｂ）および図１１は、その等価回路図である。２段に積層するために浮遊ゲート、制御ゲートを上段（ＣＧ１）、下段（ＣＧ２）の二段に形成し、それらを挟むソース拡散層１０、ドレイン拡散層１１に加えて二つのメモリトランジスタにはさまれた柱状シリコン層の側面にＰ型拡散領域１００が形成されている。このように複数段積層することにより平面的に占める面積を増加させることなく、メモリセルの容量を増加させることが可能となる。
【００３５】
図１１の等価回路図を用いて二段積層セルの書き込み動作の一例につき説明する。上段のセル（ＣＧ１）に書き込む場合にはビット線（ＢＬ）に書き込み時のドレイン電圧Ｖｄ＝０Ｖ、制御ゲートＣＧ１に書き込み時のゲート電圧Ｖｇ＝１０Ｖ、ｎウエルに書き込み時のウエル電圧Ｖwell＝４Ｖ、ＳＬにソース電圧Ｖｓ＝１．８Ｖ、ＣＧ２に下段のメモリトランジスタをオンさせるのに必要な負の電圧を印加する。これにより１段構造のメモリセルと同様ドレイン端でのホットエレクトロン注入により上段のセルの浮遊ゲートに電子が注入され書き込みが行われる。他の書き込み方法としては、ソース電圧とＣＧ２に印加する電圧共にウエル電圧と同じ４Ｖを印加することで二段のセル間の拡散領域１００をフローティング状態として書き込みを行ってもよい。
【００３６】
下段のセル（ＣＧ２）に書き込む場合にはソースをデコードすることでソース線（ＳＬ）を下段書き込み時のドレインとして動作させ、ＳＬに書き込み時のドレイン電圧Ｖｄ＝０Ｖ、制御ゲートＣＧ２に書き込み時のゲート電圧Ｖｇ＝１０Ｖ、ｎウエルに書き込み時のウエル電圧Ｖwell＝４Ｖ、ＢＬ側に書き込み時のソース電圧Ｖｓ＝１．８Ｖ、ＣＧ１に上段のメモリトランジスタをオンさせるのに必要な負の電圧を印加する。これにより１段構造のメモリセルのドレイン端で起こっているホットエレクトロン注入をソース端で起こすことができ、下段のセルの浮遊ゲートに電子が注入され書き込みが行われる。他の書き込み方法としては、ＢＬに印加する電圧とＣＧ１に印加する電圧共にウエル電圧と同じ４Ｖを印加することで二段のセル間の拡散領域１００をフローティング状態として書き込みを行ってもよい。
【００３７】
図１２に図１、図２のメモリセル構造の実施形態を示す。同図（ａ）はその断面図を示し、同図（ｂ）はその等価回路図を示している。この構造は、いわゆるスプリットゲート型メモリセルを、図１、図２の垂直メモリセルに適応したもので、この構造を採ることにより等価回路に示すように選択ゲートを直列に配置した効果が得られ、これにより選択ゲートがない場合に問題となる、メモリセルがデプレッション状態になった際に発生するデプレッションセルからのリーク電流に起因する動作不良を回避することが可能となる。この構造の場合には柱状シリコン層底部をドレイン１１、上部をソース１０として用いる。
【００３８】
図１３、図１４は、図１、図２の柱状シリコン層にメモリセルを多段（４段）に積層した実施形態を示す。図１３は、その概略構造を示す図である。図１４はその断面図である。４段以上の多段に積層することにより平面的に占める面積を増加させることなく、２段積層に比べさらにメモリセルの容量を増加させることが可能となる。
【００３９】
図１４の断面図に示すように多段積層する場合にはメモリセルを直列に配置することが必須となるため、アレイ構成としてはいわゆるＮＡＮＤ型となり、ひとつの柱状半導体層に複数直列に接続されたメモリセルの両端に選択ゲート１６を配置することが必要となる。また二つのメモリセルの間に形成されるｐ型拡散層１００はその上部のメモリセルのソース領域と下部のメモリセルのドレイン領域を兼ねることになる。
【００４０】
図１５は、図１３，図１４に示した多段積層構造のメモリセルの変形例を示し、最下段の拡散層をシリコン溝３の底部に形成したものである。これにより最下段のトランジスタの実効チャネル長を長く確保することが可能となる。
【００４１】
図１６は、多段積層構造のメモリセルの他の実施形態を示す図である。、この実施形態では、円錐台状の柱状半導体層に多段のメモリセルを形成し、多段のメモリセル間の拡散層を適切に設定された角度で斜めイオン注入により上下非対称に形成することで上部セルのソース拡散層、下部セルのドレイン拡散層としてそれぞれ最適化された構造をとることが可能としたものである。ドレイン拡散層には良好な書き込み特性を得るためにバンド間トンネル電流発生に対して効率のよい拡散層の構造を、ソース拡散層に対しては、書き込み電流の低減のためにリークの少ない拡散層の構造が要求される。本構造をとることで、ソース、ドレイン拡散層それぞれに適した拡散層構造を実現することが可能となる。
【００４２】
図１７は多段積層構造のメモリセルのさらに他の実施形態を示す図である。この実施形態では、階段円柱状の柱状半導体層に多段のメモリセルを形成し、多段のメモリセル間の拡散層を適切に設定された角度で斜めイオン注入により上下非対称に形成することで上部セルのソース拡散層、下部セルのドレイン拡散層としてそれぞれ最適化された構造をとることが可能としたものである。
【００４３】
図１８は多段積層構造のメモリセルのさらに他の実施形態を示す図である。この実施形態では、円柱状の柱状半導体層に多段のメモリセルを形成し、多段のメモリセル間の拡散層を大傾角で適切に設定された角度での斜めイオン注入により上下非対称に形成することで上部セルのソース拡散層、下部セルのドレイン拡散層としてそれぞれ最適化された構造をとることが可能としたものである。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施形態であるｐチャンネル型メモリセルアレイの平面図
【図２】同ｐチャンネル型メモリセルアレイの断面図
【図３】同ｐチャンネル型メモリセルアレイの選択メモリセルにおける書き込み動作を説明する断面図および書き込み時の電位配置の一例を示す図
【図４】同メモリセルの書き込み効率と平面構造のメモリセルの書き込み効率を比較するための図
【図５】同メモリセルの消去動作時の電位配置の一例を示す図
【図６】上記ｐチャネル型メモリセルの他の実施形態を示す断面図
【図７】この発明の他の実施形態であるｐチャンネル型メモリセルアレイの平面図
【図８】同ｐチャンネル型メモリセルアレイの断面図
【図９】この発明の他の実施形態である２重ねのｐチャネル型メモリセルの構造を示す鳥瞰図
【図１０】上記２段重ねのｐチャネル型メモリセルの断面図および等価回路図
【図１１】上記２段重ねのｐチャネル型メモリセルの書き込み動作を説明する等価回路図
【図１２】この発明の他の実施形態であるスプリットゲート型メモリセル構造を示す断面図および等価回路図
【図１３】この発明の他の実施形態である多段構造のｐチャネル型メモリセルの構造を示す鳥瞰図
【図１４】上記多段重ねのｐチャネル型メモリセルの断面図
【図１５】上記多段重ねのｐチャネル型メモリセルの変形例を示す断面図
【図１６】上記多段重ねのｐチャネル型メモリセルの変形例を示す断面図
【図１７】上記多段重ねのｐチャネル型メモリセルの変形例を示す断面図
【図１８】上記多段重ねのｐチャネル型メモリセルの変形例を示す断面図
【符号の説明】
【００４５】
１・・・Ｐ型半導体基板
２・・・ｎ型ウエル
３・・・シリコン基板溝
４・・・柱状半導体層
５・・・埋め込みシリコン酸化膜
６・・・トンネル絶縁膜
７・・・浮遊ゲート
８・・・ポリシリコン間絶縁膜
９・・・制御ゲート
１０・・・ソース拡散層
１１・・・ドレイン拡散層
１２・・・層間絶縁膜
１３・・・ビット線
１４・・・ワード線
１５・・・電荷トラップ絶縁膜層
１６・・・選択ゲート
１７・・・コンタクトプラグ
２１・・・Ｐ型半導体基板
２２・・・ｎ型ウエル
２３・・・シリコン基板溝
２４・・・柱状半導体層
２５・・・埋め込みシリコン酸化膜
２６・・・トンネル絶縁膜
２７・・・浮遊ゲート
２８・・・ポリシリコン間絶縁膜
２９・・・制御ゲート
３０・・・ソース拡散層
３１・・・ドレイン拡散層
３２・・・層間絶縁膜
３３・・・ビット線
３４・・・ワード線
３７・・・コンタクトプラグ
４１・・・板状半導体層
１００・・・Ｐ型拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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