(57)【要約】【課題】  ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能な半導体装置の製造方法を提供する。【解決手段】  Ｐ型半導体基板１上に、ゲート酸化膜４及びゲート電極膜５を形成後、ゲート電極５ａよりもパターン幅を拡げて形成された第１マスク手段６ａをマスクとして、高濃度のＮ型不純物イオンを注入して高濃度不純物拡散領域７を形成する。その後、第１マスク手段６ａに対してスリミング処理を施してパターン幅を狭めた第２マスク手段をマスクとして、低濃度のＮ型不純物イオンを注入して低濃度不純物拡散領域８を形成する。これによりＬＤＤ構造のソース・ドレイン領域を有するＮＭＯＳトランジスタが形成される。ＰＭＯＳトランジスタについても同様に行って、ＣＭＯＳトランジスタを形成する。【選択図】        図１
2008288526.tif 000002
【特許請求の範囲】
【請求項１】
ＬＤＤ構造のＭＯＳトランジスタを備える半導体装置の製造方法であって、
半導体基板内に素子分離領域とともに形成されているウェル上、または素子分離領域が形成された半導体基板上に堆積されたゲート酸化膜とゲート電極膜を、前記ゲート電極膜の加工パターン形状に対してパターン幅を拡げて形成された第１マスク手段で覆った状態で、第１不純物イオンを前記素子分離領域以外の活性領域の前記第１マスク手段で覆われていない領域に注入して前記ＭＯＳトランジスタのソース・ドレインの高濃度不純物拡散領域を形成する第１イオン注入工程と、
前記第１イオン注入工程終了後、前記第１マスク手段に対してスリミング処理を施してパターン幅を狭めた第２マスク手段を生成するスリミング工程と、
前記スリミング工程終了後、前記第２マスク手段、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして形成された前記ＭＯＳトランジスタのゲート電極、または前記ゲート電極とその上面に残存する前記第２マスク手段の多層膜のいずれかをマスクとして前記第１不純物イオンよりも低濃度の第２不純物イオンを注入して前記ＭＯＳトランジスタのソース・ドレインの低濃度不純物拡散領域を形成する第２イオン注入工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記スリミング工程終了後、前記第２イオン注入工程開始前に、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして前記ゲート電極を形成するゲート電極加工工程を有し、
前記第２イオン注入工程が、前記ゲート電極、または前記ゲート電極とその上面に残存する前記第２マスク手段の多層膜のいずれかをマスクとして、前記ゲート酸化膜を貫通するように前記第２不純物イオンを注入する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２イオン注入工程が、
前記第２マスク手段をマスクとして、前記ゲート電極膜及び前記ゲート酸化膜を貫通するように前記第２不純物イオンを注入する工程であり、
前記第２イオン注入工程終了後、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして前記ゲート電極を形成するゲート電極加工工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第１イオン注入工程が、フォトレジスト膜で構成される前記第１マスク手段をマスクとして前記第１不純物イオンを注入する工程であることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第１イオン注入工程前に、前記半導体基板内に前記素子分離領域を介してＰ型のＭＯＳトランジスタ形成領域とＮ型のＭＯＳトランジスタ形成領域を区分して形成する工程と、前記半導体基板の全面に前記ゲート酸化膜及び前記ゲート電極膜を堆積する工程と、を有し、
Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域内に対し、前記第１イオン注入工程、前記スリミング工程、及び前記第２イオン注入工程を順次実行後、
他方のＭＯＳトランジスタ形成領域に対し、前記第１イオン注入工程、前記スリミング工程、及び前記第２イオン注入工程を順次実行してＣＭＯＳトランジスタ構造を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１マスク手段がハードマスク膜で構成されており、
前記第１イオン注入工程が、前記第１マスク手段、または前記第１マスク手段及びその上面に積層されたフォトレジスト膜の多層膜をマスクとして前記第１不純物イオンを注入する工程であることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【請求項７】
前記第１イオン注入工程前に、前記半導体基板内に前記素子分離領域を介してＰ型のＭＯＳトランジスタ形成領域とＮ型のＭＯＳトランジスタ形成領域を区分して形成する工程と、前記半導体基板の全面に前記ゲート酸化膜、前記ゲート電極膜、及び前記ハードマスク膜を堆積する工程と、を有し、
Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域に対して前記第１イオン注入工程を実行した後、他方のＭＯＳトランジスタ形成領域に対して前記第１イオン注入工程を実行し、
次に、両不純物拡散領域内において、前記スリミング工程を実行し、
次に、Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域に対して前記第２イオン注入工程を実行した後、他方のＭＯＳトランジスタ形成領域に対して前記第２イオン注入工程を実行することでＣＭＯＳトランジスタ構造を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記スリミング工程が、前記第１マスク手段に対して外周部分から内側方向に向けてエッチング処理を施して前記第２マスク手段を生成する工程であるとともに、当該エッチング処理に係るエッチング量が、前記第１不純物イオンの横方向散乱の標準偏差の値よりも大きいことを特徴とする請求項１〜請求項７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＬＤＤ（Lightly Doped Drain）構造のＭＯＳトランジスタを備える半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、基板上に実装されるＭＯＳトランジスタの微細化が進んでいる。ＭＯＳトランジスタが微細化されると、これに伴ってゲート電極の幅（ゲート長）を短くすることを余儀なくされ、これによってチャネル領域のソース・ドレイン間の長さ（チャネル長）も短くなる。チャネル長が短くなることで、低いゲート電圧で容易に反転層が形成されてソース・ドレイン間が導通しやすくなる。すなわち、このことは、ＭＯＳトランジスタの閾値電圧が低下する現象（短チャネル効果）が生じていることを表している。
【０００３】
かかる現象を抑制すべく、昨今より、ソース・ドレインを高濃度不純物拡散領域と低濃度不純物拡散領域の２領域からなるＬＤＤ構造によって構成してＭＯＳトランジスタを製造する方法が利用されている。ゲート電極の下部（チャネル形成領域）に近いソース・ドレインを低濃度不純物拡散領域（ＬＤＤ領域）とすることで、チャネル領域内に高電界が集中することを抑制することができる。
【０００４】
上記ＬＤＤ構造を有する半導体装置を製造するに際しては、従来、サイドウォール絶縁膜を用いる方法が用いられていた。まず、ゲート電極を形成後、ゲート電極をマスクとしてソース・ドレイン形成領域に対して低濃度不純物イオンの打ち込みを行う。次に、ゲート電極の側壁にサイドウォール絶縁膜を形成した後、ゲート電極とこのサイドウォール絶縁膜をマスクとしてソース・ドレイン形成領域に対して高濃度不純物イオンの打ち込みを行う。これら２回の打ち込みにより、チャネル領域に近い部分は低濃度不純物拡散領域が形成され、それよりも離れた位置において高濃度不純物拡散領域が形成される。
【０００５】
しかし、上記製造方法をそのままＣＭＯＳトランジスタの製造プロセスに適用する場合、以下の問題がある。すなわち、例えばＮＭＯＳトランジスタのソース・ドレインを形成した後、ＰＭＯＳトランジスタのソース・ドレインを形成する場合を想定すると、ＮＭＯＳトランジスタのソース・ドレイン用の低濃度不純物イオンの打ち込みを行うべく、ゲート電極側壁にサイドウォール絶縁膜を成膜すると、同時にＰＭＯＳトランジスタ形成領域内のゲート電極の側壁にもサイドウォール絶縁膜が形成されてしまう。このため、ＰＭＯＳトランジスタのソース・ドレイン用の低濃度不純物イオンの打ち込みを行うためには、一度サイドウォール絶縁膜を除去した後、改めてサイドウォール絶縁膜を成膜するという工程を経なければならず、工程が増加してしまうという問題がある。
【０００６】
そこで、従来、ソース・ドレイン領域の不純物拡散層を形成してからＬＤＤ領域の不純物拡散領域を形成することで、工程数を減らしてＬＤＤ構造を形成する方法が開示されている（例えば特許文献１参照）。この従来の製造プロセスにつき、図８を参照して説明する。なお、図８では、Ｐ型の半導体基板上に素子分離領域を隔ててＮウェルを形成し、Ｐ型半導体基板上の活性領域内と、Ｎウェル内との双方にＭＯＳトランジスタを形成することでＣＭＯＳトランジスタを製造する場合を例に挙げて説明する。
【０００７】
まず、図８（ａ）に示すように、Ｐ型半導体基板１上に、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法等により素子分離領域３を形成した後、Ｎウェル形成用の低濃度不純物イオンを注入してＮウェル２を形成し、その後、ゲート酸化膜４、ゲート電極膜５を順次半導体基板１の全面に堆積する。なお、以下では、素子分離領域３を隔ててＰ型半導体基板１が上面に形成されている領域（図中右側）を「ＮＭＯＳトランジスタ形成領域」と適宜記載し、Ｎウェル２が上面に形成されている領域（図中左側）を「ＰＭＯＳトランジスタ形成領域」と適宜記載する。
【０００８】
次に、図８（ｂ）に示すように、ゲート電極膜５に対して、ゲート電極の加工パターン形状にパターニングすることで、ＮＭＯＳトランジスタ用のゲート電極５ａ、及びＰＭＯＳトランジスタ用のゲート電極５ｂをそれぞれ形成する。
【０００９】
次に、図８（ｃ）に示すように、ゲート電極５ａ、５ｂをマスクとしてゲート酸化膜４をエッチングして両ゲート電極下部にゲート酸化膜４ａ、４ｂを形成後、ゲート酸化膜とゲート電極の側壁部分にサイドウォール絶縁膜２１を形成する。
【００１０】
次に、図８（ｄ）に示すように、ＰＭＯＳトランジスタ形成領域をフォトレジスト膜２２ａで覆った状態で、ゲート電極５ａ及びサイドウォール絶縁膜２１をマスクとしてＮ型の高濃度不純物イオンを注入して、ＮＭＯＳトランジスタのソース・ドレインの高濃度不純物拡散領域７を形成する。
【００１１】
次に、フォトレジスト膜２２ａを剥離した後、図８（ｅ）に示すように、ＮＭＯＳトランジスタ形成領域をフォトレジスト膜２２ｂで覆った状態で、ゲート電極５ｂ及びサイドウォール絶縁膜２１をマスクとしてＰ型の高濃度不純物イオンを注入して、ＰＭＯＳトランジスタのソース・ドレインの高濃度不純物拡散領域９を形成する。
【００１２】
次に、フォトレジスト膜２２ｂを剥離した後、図８（ｆ）に示すように、サイドウォール絶縁膜２１をエッチング除去する。
【００１３】
次に、図８（ｇ）に示すように、ＰＭＯＳトランジスタ形成領域をフォトレジスト膜２２ｃで覆った状態で、ゲート電極５ａをマスクとしてＮ型の低濃度不純物イオンを注入して、ＮＭＯＳトランジスタのソース・ドレインの低濃度不純物拡散領域（ＬＤＤ領域）８を形成する。
【００１４】
次に、フォトレジスト膜２２ｃを剥離後、図８（ｈ）に示すように、ＰＭＯＳトランジスタ形成領域をフォトレジスト膜２２ｄで覆った状態で、ゲート電極５ｂをマスクとしてＰ型の低濃度不純物イオンを注入して、ＰＭＯＳトランジスタのソース・ドレインの低濃度不純物拡散領域（ＬＤＤ領域）１１を形成する。その後、フォトレジスト膜２２ｄを剥離する（図８（ｉ））。
【００１５】
上記各工程を経ることで、ＬＤＤ構造を有するＮＭＯＳトランジスタとＰＭＯＳトランジスタが同一の半導体基板１上に形成されたＣＭＯＳトランジスタを実装することができる。高濃度不純物拡散領域とチャネル形成領域（ゲート電極下部領域）との間に低濃度不純物拡散領域を形成することで、チャネル長が短い構造下においてもチャネル領域に高電界が集中するのを防止することができる。これによって低いゲート電圧下でソース・ドレイン間が導通する現象を回避することができる。
【００１６】
【特許文献１】特開昭６１−２９５６５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記の従来方法によって半導体装置の製造を行う場合、低濃度不純物イオンを注入する前に、低濃度不純物イオンの注入領域を拡げるべく、図８（ｆ）に示すようにサイドウォール絶縁膜２１を一部または全部除去する工程を必要とする。このような除去工程を実行するに際しては、通常、薬液を用いた等方性エッチングが利用されるが、この薬液によって半導体基板１の基板面が冒される可能性があり（フィールドロス）、かかる場合にはＭＯＳトランジスタの電気的特性の劣化を引き起こすという問題がある。
【００１８】
本発明は、上記の問題点に鑑み、ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る半導体装置の製造方法は、ＬＤＤ構造のＭＯＳトランジスタを備える半導体装置の製造方法であって、半導体基板内に素子分離領域とともに形成されているウェル上、または素子分離領域が形成された半導体基板上に堆積されたゲート酸化膜とゲート電極膜を、前記ゲート電極膜の加工パターン形状に対してパターン幅を拡げて形成された第１マスク手段で覆った状態で、第１不純物イオンを前記素子分離領域以外の活性領域の前記第１マスク手段で覆われていない領域に注入して前記ＭＯＳトランジスタのソース・ドレインの高濃度不純物拡散領域を形成する第１イオン注入工程と、前記第１イオン注入工程終了後、前記第１マスク手段に対してスリミング処理を施してパターン幅を狭めた第２マスク手段を生成するスリミング工程と、前記スリミング工程終了後、前記第２マスク手段、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして形成された前記ＭＯＳトランジスタのゲート電極、または前記ゲート電極とその上面に残存する前記第２マスク手段の多層膜のいずれかをマスクとして前記第１不純物イオンよりも低濃度の第２不純物イオンを注入して前記ＭＯＳトランジスタのソース・ドレインの低濃度不純物拡散領域を形成する第２イオン注入工程と、を有することを第１の特徴とする。
【００２０】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、あらかじめパターン幅を拡げた状態で第１マスク手段を形成し、この第１マスク手段をマスクとして高濃度の第１不純物イオンを注入した後、第１マスク手段に対してスリミング処理を施すことで注入領域を拡げて低濃度の第２不純物イオンを注入するための注入領域を確保する構成である。従って、従来のように、第１不純物イオン注入のためにサイドウォール絶縁膜を成膜する必要がないため、第２不純物イオンの注入領域を確保するために、当該サイドウォール絶縁膜に対してエッチングを施す必要がない。これにより、サイドウォール絶縁膜の除去工程によって半導体基板に対してダメージが与えられるという従来の問題が解消される。
【００２１】
さらに、半導体基板上にゲート酸化膜並びにゲート電極膜が形成された状況下で第１マスク手段に対するスリミング処理が実行されるため、当該スリミング処理によって基板面がダメージを受けるということがない。
【００２２】
これにより、ＭＯＳトランジスタの電気的特性を劣化させることなくＬＤＤ構造を有するＭＯＳトランジスタを形成することができる。
【００２３】
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記スリミング工程終了後、前記第２イオン注入工程開始前に、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして前記ゲート電極を形成するゲート電極加工工程を有し、前記第２イオン注入工程が、前記ゲート電極、または前記ゲート電極とその上面に残存する前記第２マスク手段の多層膜のいずれかをマスクとして、前記ゲート酸化膜を貫通するように前記第２不純物イオンを注入する工程であることを第２の特徴とする。
【００２４】
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第２イオン注入工程が、前記第２マスク手段をマスクとして、前記ゲート電極膜及び前記ゲート酸化膜を貫通するように前記第２不純物イオンを注入する工程であり、前記第２イオン注入工程終了後、前記第２マスク手段をマスクとして前記ゲート電極膜を前記加工パターン形状にパターニングして前記ゲート電極を形成するゲート電極加工工程を有することを第３の特徴とする。
【００２５】
また、本発明に係る半導体装置の製造方法は、上記第２または第３の特徴に加えて、前記第１イオン注入工程が、フォトレジスト膜で構成される前記第１マスク手段をマスクとして前記第１不純物イオンを注入する工程であることを第４の特徴とする。
【００２６】
また、本発明に係る半導体装置の製造方法は、上記第４の特徴に加えて、前記第１イオン注入工程前に、前記半導体基板内に前記素子分離領域を介してＰ型のＭＯＳトランジスタ形成領域とＮ型のＭＯＳトランジスタ形成領域を区分して形成する工程と、前記半導体基板の全面に前記ゲート酸化膜及び前記ゲート電極膜を堆積する工程と、を有し、Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域内に対し、前記第１イオン注入工程、前記スリミング工程、及び前記第２イオン注入工程を順次実行後、他方のＭＯＳトランジスタ形成領域に対し、前記第１イオン注入工程、前記スリミング工程、及び前記第２イオン注入工程を順次実行してＣＭＯＳトランジスタ構造を形成することを第５の特徴とする。
【００２７】
本発明に係る半導体装置の製造方法の上記第５の特徴によれば、ＭＯＳトランジスタの電気的特性を劣化させることなくＬＤＤ構造を有するＣＭＯＳトランジスタを形成することができる。
【００２８】
また、本発明に係る半導体装置の製造方法は、上記第２または第３の特徴に加えて、前記第１マスク手段がハードマスク膜で構成されており、前記第１イオン注入工程が、前記第１マスク手段、または前記第１マスク手段及びその上面に積層されたフォトレジスト膜の多層膜をマスクとして前記第１不純物イオンを注入する工程であることを第６の特徴とする。
【００２９】
また、本発明に係る半導体装置の製造方法は、上記第６の特徴に加えて、前記第１イオン注入工程前に、前記半導体基板内に前記素子分離領域を介してＰ型のＭＯＳトランジスタ形成領域とＮ型のＭＯＳトランジスタ形成領域を区分して形成する工程と、前記半導体基板の全面に前記ゲート酸化膜、前記ゲート電極膜、及び前記ハードマスク膜を堆積する工程と、を有し、Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域に対して前記第１イオン注入工程を実行した後、他方のＭＯＳトランジスタ形成領域に対して前記第１イオン注入工程を実行し、次に、両不純物拡散領域内において、前記スリミング工程を実行し、次に、Ｐ型またはＮ型のいずれか一方のＭＯＳトランジスタ形成領域に対して前記第２イオン注入工程を実行した後、他方のＭＯＳトランジスタ形成領域に対して前記第２イオン注入工程を実行することでＣＭＯＳトランジスタ構造を形成することを第７の特徴とする。
【００３０】
本発明に係る半導体装置の製造方法の上記第７の特徴によれば、Ｐ型のＭＯＳトランジスタ形成領域上の第１マスク手段に対するスリミング工程と、Ｎ型のＭＯＳトランジスタ形成領域上の第１マスク手段に対するスリミング工程とを同時に実行することができるため、少ない工程で、ＭＯＳトランジスタの電気的特性を劣化させることなくＬＤＤ構造を有するＣＭＯＳトランジスタを形成することができる。
【００３１】
また、本発明に係る半導体装置の製造方法は、上記第１〜第７のいずれか一の特徴に加えて、前記スリミング工程が、前記第１マスク手段に対して外周部分から内側方向に向けてエッチング処理を施して前記第２マスク手段を生成する工程であるとともに、当該エッチング処理に係るエッチング量が、前記第２不純物イオンの横方向散乱の標準偏差の値よりも大きいことを第８の特徴とする。
【００３２】
本発明に係る半導体装置の製造方法の上記第８の特徴によれば、スリミング工程実行後、第１イオン注入工程によって高濃度不純物拡散領域が形成される端部よりも内側（ゲート電極形成側）の上部領域が第２マスク手段によってマスクされない構成となる。これにより、その後に第２マスク手段をマスクとして低濃度の第２不純物イオンを注入することで、低濃度不純物拡散領域を確実に形成することができるため、短チャネル効果の抑制する能力を高めることができる。
【発明の効果】
【００３３】
本発明の構成によれば、ＭＯＳトランジスタの電気的特性を劣化させることなくＬＤＤ構造を有するＭＯＳトランジスタを形成することができる。
【発明を実施するための最良の形態】
【００３４】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の各実施形態について図面を参照して説明する。
【００３５】
［第１実施形態］
本発明方法の第１実施形態（以下、適宜「本実施形態」と称する）につき、以下の図１〜図４の各図を参照して説明する。
【００３６】
図１は、本実施形態において本発明方法に基づいて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図１（ａ）〜（ｌ）に分けて図示している。また、図２は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図２に示されるフローチャートの各ステップを表すものとする。
【００３７】
なお、図１に示される概略断面構造図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。また、従来技術の説明を行う際に参照した図８と同一の構成要素については同一の符号を付している。後述する図４、及び第２実施形態の図５、図７についても同様とする。
【００３８】
まず、図１（ａ）に示すように、Ｐ型半導体基板１上に、ＬＯＣＯＳ法等により素子分離領域３を形成した後、Ｎウェル形成用の低濃度不純物イオンを注入してＮウェル２を形成する。素子分離領域３はシリコン酸化物で構成され、Ｎウェル２の不純物濃度は１×１０１５〜１×１０１６／ｃｍ３程度である。
【００３９】
その後、半導体基板１の全面に膜厚１〜３ｎｍ程度の膜厚のゲート酸化膜４を堆積した後、膜厚５０〜１００ｎｍ程度のゲート電極膜５を堆積する（ステップ＃１）。ゲート電極膜５はＮ型に濃くドープされたものを用い、例えば砒素（Ａｓ）、リン（Ｐ）の不純物が１×１０１８／ｃｍ３以上含まれているものである。
【００４０】
なお、背景技術の項で上述したのと同様、以下では、素子分離領域３を隔ててＰ型半導体基板１が上面に形成されている領域（図中右側）を「ＮＭＯＳトランジスタ形成領域」と適宜記載し、Ｎウェル２が上面に形成されている領域（図中左側）を「ＰＭＯＳトランジスタ形成領域」と適宜記載する。
【００４１】
次に、図１（ｂ）に示すように、後のステップ＃３に係るイオン注入工程における注入領域を形成すべく、フォトリソグラフィによってフォトレジスト膜からなる第１マスク手段６ａを形成する（ステップ＃２）。第１マスク手段６ａは、ＮＭＯＳトランジスタ形成領域内において、後述するステップ＃５に係るパターニング工程によって形成されるゲート電極のパターニング形状よりもパターン幅を拡げてパターン加工を施して形成する。
【００４２】
図３は、ステップ＃２によって形成された第１マスク手段６ａを半導体基板１の上面から見た図である。第１マスク手段６ａによって、ＰＭＯＳトランジスタ形成領域内のすべて、及びＮＭＯＳトランジスタ形成領域内のゲート電極形成領域を含む領域が被覆されている。なお前記のように、ＮＭＯＳトランジスタ形成領域内にかかる第１マスク手段６ａのマスク幅ｄ１は、ゲート電極５のパターン幅ｄよりも大きくなるように形成されている。図３では、第１マスク手段６ａのマスク幅ｄ１がゲート電極５のパターン幅ｄよりも全体的にΔｄだけ大きい場合が図示されている。
【００４３】
次に、図１（ｃ）に示すように、第１マスク手段６ａをマスクとして、ＮＭＯＳトランジスタ形成領域に対してゲート電極膜５、及びゲート酸化膜４を貫通するように高濃度のＮ型不純物イオンを注入する（ステップ＃３）。これにより、ＮＭＯＳトランジスタ形成領域内にＮ型高濃度不純物拡散領域７を形成する。なお、このとき、少なくとも平均射影飛程がゲート酸化膜４の下部の半導体基板１形成領域内に位置するような注入条件下でイオン注入を行うものとする。例えば、上記のようにゲート酸化膜４の膜厚を１〜３ｎｍ程度、ゲート電極膜５の膜厚を５０〜１００ｎｍ程度とした場合には、８０〜１８０ｋｅＶ程度の注入エネルギで、１×１０１５〜６×１０１５／ｃｍ２程度のドーズ量の砒素（Ａｓ）イオンをＮＭＯＳトランジスタ形成領域内に注入するものとする。
【００４４】
次に、図１（ｄ）に示すように、第１マスク手段６ａに対してスリミング処理を施し、パターン幅を狭めた第２マスク手段６ｂを生成する（ステップ＃４）。当該スリミング処理は、例えばプラズマイオンエッチング処理によって実行する。第２マスク手段６ｂは、次のステップ＃５に係るパターニング工程によって形成されるゲート電極の幅と略同一のパターン幅を有する形状となるようにスリミング処理が施される。
【００４５】
なお、このステップ＃４によって狭められるパターン幅、すなわち、第１マスク手段６ａから第２マスク手段６ｂを生成する際にエッチングされるフォトレジスト膜の横方向のエッチング量は、ステップ＃３においてソース・ドレインの高濃度不純物拡散領域を形成するために注入される不純物イオンの横方向散乱の標準偏差（ＬΔＲｐ）よりも大きいことが望ましい。すなわち、このような条件下でスリミング処理を実行することで、半導体基板１内の高濃度不純物拡散領域７が形成されていない領域の上部が第２マスク手段６ｂによって覆われてない状態となり、後述するステップ＃６の低濃度不純物イオン注入工程によって確実にＬＤＤ領域を形成することができる。
【００４６】
また、当該ステップ＃４に係るスリミング処理によって、ＰＭＯＳトランジスタ形成領域上（素子分離領域３を介して図面左側）に形成されている第１マスク手段６ａもマスク幅が減少するが、このスリミング処理を実行後においても、依然としてフォトレジスト膜がＮウェル２の全面を覆うものとする。これは、ステップ＃２において、Ｎウェル２と共に、Ｎウェル２に隣接する素子分離領域３の一部領域の上面を覆うように第１マスク手段６ａを形成しておくことで実現可能である。
【００４７】
次に、図１（ｅ）に示すように、ステップ＃４において形成された第２マスク手段６ｂをマスクとして、ゲート電極膜５をパターニングして、ＮＭＯＳトランジスタ形成領域内にＮＭＯＳトランジスタのゲート電極５ａを形成する（ステップ＃５）。
【００４８】
次に、図１（ｆ）に示すように、ゲート電極５ａ及びこのゲート電極５ａ上に残存する第２マスク手段６ｂをマスクとして、ＮＭＯＳトランジスタ形成領域に対して、ゲート酸化膜４を貫通するように低濃度のＮ型不純物イオンを注入する（ステップ＃６）。これにより、ＮＭＯＳトランジスタ形成領域内にＮ型低濃度不純物拡散領域８を形成する。なお、本ステップ＃６においては、上記のようにゲート酸化膜４の膜厚を１〜３ｎｍ程度とした場合には、１〜５ｋｅＶ程度の注入エネルギで、５×１０１４〜３×１０１５／ｃｍ２程度のドーズ量の砒素（Ａｓ）イオンをＮＭＯＳトランジスタ形成領域内に注入するものとする。
【００４９】
その後、第２マスク手段６ｂを剥離した後、９５０〜１０００℃程度の温度下で、約１０秒以内の範囲内の時間に亘ってアニーリングを行い、注入された不純物イオンの活性化処理を実施する。
【００５０】
次に、上述したステップ＃２〜＃６と同様の工程を、ＰＭＯＳトランジスタ形成領域に対しても順次実行する。
【００５１】
まず、図１（ｇ）に示すように、フォトレジスト膜からなる第１マスク手段６ｃを形成する（ステップ＃７）。この第１マスク手段６ｃは、ステップ＃２と同様、ＰＭＯＳトランジスタ形成領域内において、後述するステップ＃１０に係るパターニング工程によって形成されるゲート電極のパターニング形状よりもパターン幅を拡げてパターン加工を施して形成する。
【００５２】
次に、図１（ｈ）に示すように、第１マスク手段６ｃをマスクとして、ＰＭＯＳトランジスタ形成領域に対してゲート電極膜５、及びゲート酸化膜４を貫通するように高濃度のＰ型不純物イオンを注入する（ステップ＃８）。これにより、ＰＭＯＳトランジスタ形成領域内にＰ型高濃度不純物拡散領域９を形成する。なお、このときもステップ＃３と同様、少なくとも平均射影飛程がゲート酸化膜４の下部の半導体基板１形成領域内に位置するような注入条件下でイオン注入を行うものとする。例えば、上記のようにゲート酸化膜４の膜厚を１〜３ｎｍ程度、ゲート電極膜５の膜厚を５０〜１００ｎｍ程度とした場合には、１５〜３５ｋｅＶ程度の注入エネルギで、１×１０１５〜６×１０１５／ｃｍ２程度のドーズ量のホウ素（Ｂ）イオン、または６５〜１６０ｋｅＶ程度の注入エネルギで、１×１０１５〜６×１０１５／ｃｍ２程度のドーズ量のＢＦ２イオンをＰＭＯＳトランジスタ形成領域内に注入するものとする。
【００５３】
次に、ステップ＃４と同様、図１（ｉ）に示すように、第１マスク手段６ｃに対してスリミング処理を施し、パターン幅を狭めた第２マスク手段６ｄを生成する（ステップ＃９）。第２マスク手段６ｄは、次のステップ＃１０に係るパターニング工程によって形成されるゲート電極の幅と略同一のパターン幅を有する形状となるようにスリミング処理が施される。なお、ステップ＃４と同様、後述するステップ＃１１の低濃度不純物イオン注入工程によって確実にＬＤＤ領域を形成するためには、本ステップ＃９によって狭められるパターン幅、すなわち、第１マスク手段６ｃから第２マスク手段６ｄを生成する際にエッチングされるフォトレジスト膜の横方向のエッチング量を、本ステップ＃８においてソース・ドレインの高濃度不純物拡散領域を形成するために注入される不純物イオンの横方向散乱の標準偏差（ＬΔＲｐ）よりも大きくすることが望ましい。
【００５４】
次に、図１（ｊ）に示すように、ステップ＃９において形成された第２マスク手段６ｄをマスクとして、ゲート電極膜５をパターニングして、ＰＭＯＳトランジスタ形成領域内にＰＭＯＳトランジスタのゲート電極５ｂを形成する（ステップ＃１０）。
【００５５】
次に、図１（ｋ）に示すように、ゲート電極５ｂ及びこのゲート電極５ｂ上に残存する第２マスク手段６ｄをマスクとして、ＰＭＯＳトランジスタ形成領域に対して、ゲート酸化膜４を貫通するように低濃度のＰ型不純物イオンを注入する（ステップ＃１１）。これにより、ＰＭＯＳトランジスタ形成領域内にＰ型低濃度不純物拡散領域１１を形成する。なお、本ステップ＃１１においては、上記のようにゲート酸化膜４の膜厚を１〜３ｎｍ程度とした場合には、０．１〜５ｋｅＶ程度の注入エネルギで、５×１０１４〜２×１０１５／ｃｍ２程度のドーズ量のホウ素イオンをＮＭＯＳトランジスタ形成領域内に注入するものとする。その後、図１（ｌ）に示すように、第２マスク手段６ｄを剥離した後、９５０〜１０００℃程度の温度下で、約１０秒以内の範囲内の時間に亘ってアニーリングを行って、注入された不純物イオンの活性化処理を実施する。その後、層間絶縁膜堆積、コンタクトプラグ形成等の通常のプロセスを実行する。
【００５６】
上述した本発明方法によれば、従来のようにサイドウォール絶縁膜を形成することなくＬＤＤ構造を形成することができる。そして、ステップ＃４及び＃９に係るスリミング処理は、ゲート酸化膜４並びにゲート電極膜５が形成された状況下でプラズマエッチングによって実行されるため、当該スリミング処理によって基板面がダメージを受けるということがない。さらに、スリミング処理によって万一露出しているゲート電極膜５に対してダメージが与えられたとしても、この露出されたゲート電極膜５は、後の工程でパターニングによって除去される部分であるため、このことがＭＯＳトランジスタの電気的特性に影響を与えるということがない。従って、ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能となる。
【００５７】
なお、上述の実施形態では、低濃度不純物イオン注入工程（ステップ＃６、＃１１）を、ゲート電極のパターニング（ステップ＃５、＃１０）後に実行するものとしているが、ゲート電極のパターニングの前に低濃度不純物イオン注入を行い、その後にゲート電極のパターニング処理を実行するものとしても良い。すなわち、図２において、ステップ＃５と＃６の順序、ならびにステップ＃１０と＃１１の順序を前後させても構わない。図４は、図２におけるステップ＃５と＃６の順序、ならびにステップ＃１０と＃１１の順序を前後させたときの各工程毎の概略断面構造図である。図１の説明と重複する箇所については、説明を割愛する。
【００５８】
図４（ｄ）に示すように、第１マスク手段６ａをスリミング処理して第２マスク手段６ｂを生成（ステップ＃４）した後、図４（ｅ）に示すように、第２マスク手段６ｂをマスクとして、ＮＭＯＳトランジスタ形成領域に対して、ゲート電極膜５及びゲート酸化膜４を貫通するように低濃度のＮ型不純物イオンを注入する（ステップ＃６）。このとき、ゲート酸化膜４の膜厚を１〜３ｎｍ程度、ゲート電極膜５の膜厚を５０〜１００ｎｍ程度とした場合には、１００〜２００ｋｅＶ程度の注入エネルギで、５×１０１４〜３×１０１５／ｃｍ２程度のドーズ量の砒素イオンを注入する。なお、図１の場合と比較して、ゲート酸化膜４に加えてゲート電極膜５をさらに貫通してイオン注入を行う必要があるため、図１の場合よりも大きな注入エネルギで注入する必要がある。Ｎ型低濃度不純物イオン注入後、図４（ｆ）に示すようにゲート電極膜５をパターニングしてＮＭＯＳトランジスタ形成領域内にゲート電極５ａを形成する（ステップ＃５）。
【００５９】
ＰＭＯＳトランジスタ領域に対してＰ型不純物イオンを注入する場合も同様である。すなわち、図４（ｉ）に示すように、第１マスク手段６ｃをスリミング処理して第２マスク手段６ｄを生成（ステップ＃９）した後、図４（ｊ）に示すように、第２マスク手段６ｄをマスクとして、ＰＭＯＳトランジスタ形成領域に対して、ゲート電極膜５及びゲート酸化膜４を貫通するように低濃度のＰ型不純物イオンを注入する（ステップ＃１１）。例えば、上記のようにゲート酸化膜４の膜厚を１〜３ｎｍ程度、ゲート電極膜５の膜厚を５０〜１００ｎｍ程度とした場合には、１５〜４０ｋｅＶ程度の注入エネルギで、５×１０１４〜２×１０１５／ｃｍ２のドーズ量のホウ素イオンをＰＭＯＳトランジスタ形成領域内に注入する。この場合も、図１の場合と比較して、ゲート酸化膜４に加えてゲート電極膜５をさらに貫通してイオン注入を行う必要があるため、図１の場合よりも大きな注入エネルギで注入する必要がある。Ｎ型低濃度不純物イオン注入後、ゲート電極膜５をパターニングしてＰＭＯＳトランジスタ形成領域内にゲート電極５ｂを形成する（ステップ＃１０）。その他の工程は図１の場合と同様である。
【００６０】
［第２実施形態］
本発明方法の第２実施形態（以下、適宜「本実施形態」と称する）につき、以下の図５〜図７の各図を参照して説明する。なお、図１あるいは図３と同一の構成要素については同一の符号を付して説明する。また、第１実施形態と同一の処理を実行する工程については、その旨を記載することで説明を簡略化する。
【００６１】
図５は、本実施形態において本発明方法に基づいて半導体装置を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図５（ａ）〜（ｊ）に分けて図示している。また、図６は、本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図６に示されるフローチャートの各ステップを表すものとする。
【００６２】
まず、図５（ａ）に示すように、Ｐ型半導体基板１上に、素子分離領域３、Ｎウェル２を形成した後、ステップ＃１と同様、半導体基板１の全面に膜厚１〜３ｎｍ程度の膜厚のゲート酸化膜４を堆積した後、膜厚５０〜１００ｎｍ程度のゲート電極膜５を堆積する（ステップ＃２１）。
【００６３】
次に、ゲート電極膜５の上面に、ゲート電極膜５とは異なる材料で構成されるハードマスク膜１３を堆積する（ステップ＃２２）。このハードマスク膜１３の材料としては、例えばシリコン窒化膜を利用することができ、また、堆積する膜厚は５０〜１００ｎｍ程度とする。
【００６４】
次に、図５（ｂ）に示すように、後のステップ＃２４に係るイオン注入工程における注入領域をＮＭＯＳトランジスタ形成領域内に形成すべく、フォトリソグラフィによってフォトレジスト膜６ｅを形成し、そのフォトレジスト膜６ｅをマスクとしてハードマスク膜１３をパターニングすることで、ＮＭＯＳトランジスタ形成領域内に第１マスク手段１３ａを形成する（ステップ＃２３）。第１マスク手段１３ａは、ＮＭＯＳトランジスタ形成領域内において、後述するステップ＃２８に係るパターニング工程によって形成されるゲート電極のパターニング形状よりもパターン幅を拡げてパターン加工を施して形成する。なお、第１マスク手段１３ａ（及びこの上面に残存するフォトレジスト膜６ｅ）の形状は、図３と同様の形状として良い。
【００６５】
次に、図５（ｃ）に示すように、第１マスク手段１３ａ、及びこの第１マスク手段１３ａの上面に残存するフォトレジスト膜６ｅの多層膜をマスクとして、ＮＭＯＳトランジスタ形成領域に対してゲート電極膜５、及びゲート酸化膜４を貫通するように高濃度のＮ型不純物イオンを注入する（ステップ＃２４）。これにより、ＮＭＯＳトランジスタ形成領域内にＮ型高濃度不純物拡散領域７を形成する。なお、本ステップ＃２４におけるイオン注入条件は、上述した第１実施形態のステップ＃３と同様とする。
【００６６】
次に、フォトレジスト膜６ｅを剥離した後、図５（ｄ）に示すように、後のステップ＃２６に係るイオン注入工程における注入領域をＰＭＯＳトランジスタ形成領域内に形成すべく、フォトリソグラフィによってフォトレジスト膜６ｆを形成し、そのフォトレジスト膜６ｆをマスクとしてハードマスク膜１３をパターニングすることで、ＰＭＯＳトランジスタ形成領域内に第１マスク手段１３ｃを形成する（ステップ＃２５）。第１マスク手段１３ｃは、ＰＭＯＳトランジスタ形成領域内において、後述するステップ＃２８に係るパターニング工程によって形成されるゲート電極のパターニング形状よりもパターン幅を拡げてパターン加工を施して形成する。
【００６７】
次に、図５（ｅ）に示すように、第１マスク手段１３ｃ、及びこの第１マスク手段１３ｃの上面に残存するフォトレジスト膜６ｆの多層膜をマスクとして、ＰＭＯＳトランジスタ形成領域に対してゲート電極膜５、及びゲート酸化膜４を貫通するように高濃度のＰ型不純物イオンを注入する（ステップ＃２６）。これにより、ＰＭＯＳトランジスタ形成領域内にＰ型高濃度不純物拡散領域９を形成する。なお、本ステップ＃２６におけるイオン注入条件は、上述した第１実施形態のステップ＃８と同様とする。
【００６８】
次に、フォトレジスト膜６ｆを剥離した後、図５（ｆ）に示すように、第１マスク手段１３ａ、及び１３ｃに対してスリミング処理を施して、第２マスク手段１３ｂ、及び１３ｄを生成する（ステップ＃２７）。当該スリミング処理は、例えばウェットエッチング処理によって実行する。これにより、第１マスク手段１３ａ及び１３ｃは、ゲート電極膜５と接していない外周面から内側に向かって全体的にエッチングされて第２マスク手段１３ｂ及び１３ｄを生成する。なお、このステップ＃２７に係るスリミング処理によって狭められるパターン幅、すなわち、第１マスク手段１３ａ（１３ｃ）から第２マスク手段１３ｂ（１３ｄ）を生成する際にエッチングされるハードマスク膜のエッチング量は、ステップ＃２４（＃２６）においてソース・ドレインの高濃度不純物拡散領域を形成するために注入される不純物イオンの横方向散乱の標準偏差（ＬΔＲｐ）よりも大きいことが望ましい。すなわち、このような条件下でスリミング処理を実行することで、半導体基板１内の高濃度不純物拡散領域７（９）が形成されていない領域の上部が第２マスク手段１３ｂ（１３ｄ）によって覆われていない状態となり、後述するステップ＃２９並びに＃３０の低濃度不純物イオン注入工程によって確実にＬＤＤ領域を形成することができる。
【００６９】
次に、図５（ｇ）に示すように、第２マスク手段１３ｂ及び１３ｄをマスクとして、ゲート電極膜５をパターニングして、ＮＭＯＳトランジスタ形成領域内にＮＭＯＳトランジスタのゲート電極５ａを、ＰＭＯＳトランジスタ形成領域内にＰＭＯＳトランジスタのゲート電極５ｂを、それぞれ形成する（ステップ＃２８）。
【００７０】
次に、第２マスク手段１３ｂ及び１３ｄをエッチングにより除去した後、図５（ｈ）に示すように、ＰＭＯＳトランジスタ形成領域内をフォトレジスト膜６ｇでマスクした状態で、ゲート電極５ａをマスクとしてＮＭＯＳトランジスタ形成領域に対して、ゲート酸化膜４を貫通するように低濃度のＮ型不純物イオンを注入する（ステップ＃２９）。これにより、ＮＭＯＳトランジスタ形成領域内にＮ型低濃度不純物拡散領域８を形成する。なお、本ステップ＃２９におけるイオン注入条件は、上述した第１実施形態のステップ＃６と同様とする。
【００７１】
次に、フォトレジスト膜６ｇを除去した後、ＮＭＯＳトランジスタ形成領域内をフォトレジスト膜６ｈでマスクした状態で、ゲート電極５ｂをマスクとしてＰＭＯＳトランジスタ形成領域に対して、ゲート酸化膜４を貫通するように低濃度のＰ型不純物イオンを注入する（ステップ＃３０）。これにより、ＰＭＯＳトランジスタ形成領域内にＰ型低濃度不純物拡散領域１１を形成する。なお、本ステップ＃３０におけるイオン注入条件は、上述した第１実施形態のステップ＃１１と同様とする。その後、図５（ｊ）に示すように、フォトレジスト膜６ｈを剥離した後、アニーリング、層間絶縁膜堆積、コンタクトプラグ形成等の通常のプロセスを実行する。
【００７２】
以上、本実施形態に係る方法においても、第１実施形態と同様、サイドウォール絶縁膜を形成することなくＬＤＤ構造を形成することができる。また、ステップ＃２７に係るスリミング処理は、ゲート酸化膜４並びにゲート電極膜５が形成された状況下でウェットエッチングによって実行されるため、当該スリミング処理によって基板面がダメージを受けるということがない。さらに、スリミング処理によって万一露出しているゲート電極膜５に対してダメージが与えられたとしても、この露出されたゲート電極膜５は、後の工程でパターニングによって除去される部分であるため、このことがＭＯＳトランジスタの電気的特性に影響を与えるということがない。従って、ＭＯＳトランジスタの電気的特性を劣化させることなく、ＬＤＤ構造を有するＭＯＳトランジスタの実装が可能となる。
【００７３】
なお、本実施形態によれば、ＮＭＯＳトランジスタ形成領域内の第１マスク手段１３ａに対するスリミング処理と、ＰＭＯＳトランジスタ形成領域内の第１マスク手段１３ｃに対するスリミング処理を同時に行って、第２マスク手段１３ｂ及び１３ｄを生成することができるため、第１実施形態と比較して、工程数を減少させることができる。
【００７４】
また、本実施形態では、ステップ＃２９及び＃３０に係る低濃度不純物イオン注入工程において、ゲート電極５ａあるいは５ｂをマスクとしてイオン注入を行うものとしたが、第２マスク手段１３ｂあるいは１３ｄをゲート電極の上面に残存させた状態で、ゲート電極と第２マスク手段の多層膜をマスクとして低濃度不純物イオン注入を行うものとしても良い。この場合、ステップ＃２９及び＃３０に係るイオン注入工程終了後、第２マスク手段１３ｂ並びに１３ｄをエッチング除去すれば良い。
【００７５】
さらに、本実施形態においても、第１実施形態と同様、ゲート電極のパターニングの前に低濃度不純物イオン注入を行い、その後にゲート電極のパターニング処理を実行するものとしても良い。すなわち、図６において、ステップ＃２８を、ステップ＃２９並びに＃３０に係る低濃度イオン注入工程の終了後に実行するものとしても構わない。図７は、ステップ＃２８をステップ＃３０の後に実行させる場合の各工程毎の概略断面構造図である。なお、図５の説明と重複する箇所については、説明を割愛する。
【００７６】
図７（ｆ）に示すように、第１マスク手段１３ａ及び１３ｃをスリミング処理して第２マスク手段１３ｂ及び１３ｄを生成（ステップ＃２７）した後、図７（ｇ）に示すように、ＰＭＯＳトランジスタ形成領域をフォトレジスト膜６ｇでマスクした状態で、ＮＭＯＳトランジスタ形成領域に対して、ゲート電極膜５及びゲート酸化膜４を貫通するように低濃度のＮ型不純物イオンを注入する（ステップ＃２９）。なお、このときのイオン注入条件は、第１実施形態において、ゲート電極をパターニングする前にＮ型低濃度不純物イオンを注入する場合と同様とする。
【００７７】
その後、フォトレジスト膜６ｇを剥離した後、ＮＭＯＳトランジスタ形成領域をフォトレジスト膜６ｈでマスクした状態で、ＰＭＯＳトランジスタ形成領域に対して、ゲート電極膜５及びゲート酸化膜４を貫通するように低濃度のＰ型不純物イオンを注入する（ステップ＃３０）。なお、このときのイオン注入条件は、第１実施形態において、ゲート電極をパターニングする前にＰ型低濃度不純物イオンを注入する場合と同様とする。
【００７８】
その後、図７（ｉ）に示すようにフォトレジスト膜６ｈを剥離した後、図７（ｊ）に示すように、第２マスク手段１３ｂ及び１３ｄをマスクとして、ゲート電極膜５をパターニングして、ＮＭＯＳトランジスタ形成領域内にＮＭＯＳトランジスタのゲート電極５ａを、ＰＭＯＳトランジスタ形成領域内にＰＭＯＳトランジスタのゲート電極５ｂを、それぞれ形成する（ステップ＃２８）。その後、アニーリング、層間絶縁膜堆積、コンタクトプラグ形成等の通常のプロセスを実行する。
【００７９】
なお、上述の各実施形態において、低濃度不純物イオン注入工程（第１実施形態のステップ＃６及び＃１１、第２実施形態のステップ＃２９及び＃３０）の注入直前、または直後において、当該注入する不純物イオンと逆の極性を持つ不純物イオンを注入することで、ＬＤＤ領域（低濃度領域）の近傍に、ソース・ドレインを構成する不純物とは逆の極性を持つ注入領域（ｈａｌｏ領域、ポケット領域）を形成するものしても良い。
【００８０】
例えば、第１実施形態を例にとると、ステップ＃６に係るＮ型不純物イオンの注入直前または直後において、Ｐ型不純物イオンを、ゲート電極５ａ及びこのゲート電極５ａ上に残存する第２マスク手段６ｂをマスクとして（図１（ｆ）参照）、０°〜３０°程度の注入角度でゲート酸化膜４を貫通するようにイオン注入する。このとき、ゲート酸化膜４の膜厚を１〜３ｎｍ程度とした場合には、５〜１０ｋｅＶ程度の注入エネルギで、３×１０１３〜１×１０１４／ｃｍ２程度のドーズ量のホウ素イオンをＮＭＯＳトランジスタ形成領域内に注入するものとする。当該工程を経ることにより、低濃度不純物拡散領域８の下部に逆極性のｈａｌｏ領域が形成される。
【００８１】
同様に、ステップ＃１１に係るＰ型不純物イオンの注入直前または直後において、Ｎ型不純物イオンを、ゲート電極５ｂ及びこのゲート電極５ｂ上に残存する第２マスク手段６ｄをマスクとして（図１（ｋ）参照）、０°〜３０°程度の注入角度でゲート酸化膜４を貫通するようにイオン注入する。このとき、ゲート酸化膜４の膜厚を１〜３ｎｍ程度とした場合には、２０〜５０ｋｅＶ程度の注入エネルギで、５×１０１３〜１×１０１４／ｃｍ２程度のドーズ量の砒素イオンをＰＭＯＳトランジスタ形成領域内に注入するものとする。当該工程を経ることにより、低濃度不純物拡散領域１１の下部に逆極性のｈａｌｏ領域が形成される。
【００８２】
このように、ＬＤＤ領域の下部に逆極性（基板あるいはウェルと同極性）のｈａｌｏ領域を形成することで、低濃度不純物拡散領域（８あるいは１１）の空乏層への広がりが抑制され、短チャネル効果によるＭＯＳトランジスタの電気的特性の劣化をさらに抑制することができる。第２実施形態でも同様とする。
【００８３】
なお、上述の各実施形態では、Ｐ型半導体基板１上にＮウェル２を形成する場合を例に挙げたが、半導体基板上に素子分離領域３を隔ててＮウェルとＰウェルが形成されている構成であっても良い。また、Ｎ型不純物イオンを注入後、Ｐ型不純物イオンを注入するものとしたが、これらの順序は逆であっても構わない。
【００８４】
さらに、上述の各実施形態では、ＣＭＯＳトランジスタを半導体基板１上に実装する場合につき説明を行ったが、一方の導電型のトランジスタ（ＰＭＯＳトランジスタ、あるいはＮＭＯＳトランジスタのみ）を半導体基板１上に実装する場合においても、本発明方法を用いて実現することが可能である。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る半導体装置の製造方法の第１実施形態の各工程における概略断面構造図
【図２】本発明に係る半導体装置の製造方法の第１実施形態の工程手順を示すフローチャート
【図３】第１マスク手段を半導体基板の上面から見た図
【図４】本発明に係る半導体装置の製造方法の第１実施形態の各工程における別の概略断面構造図
【図５】本発明に係る半導体装置の製造方法の第１実施形態の各工程における概略断面構造図
【図６】本発明に係る半導体装置の製造方法の第１実施形態の工程手順を示すフローチャート
【図７】本発明に係る半導体装置の製造方法の第１実施形態の各工程における別の概略断面構造図
【図８】ＬＤＤ構造を有するＭＯＳトランジスタを備える半導体装置の従来の製造方法を示す工程毎の概略断面構造図
【符号の説明】
【００８６】
１：    半導体基板
２：    Ｎウェル
３：    素子分離領域
４：    ゲート酸化膜
４ａ、４ｂ：    ゲート酸化膜
５：    ゲート電極膜
５ａ、５ｂ：    ゲート電極
６ａ、６ｃ：    第１マスク手段（フォトレジスト膜）
６ｂ、６ｄ：    第２マスク手段（フォトレジスト膜）
６ｅ、６ｆ、６ｇ、６ｈ：    フォトレジスト膜
７：    Ｎ型高濃度不純物拡散領域
８：    Ｎ型低濃度不純物拡散領域
９：    Ｐ型高濃度不純物拡散領域
１１：    Ｐ型低濃度不純物拡散領域
１３：    ハードマスク膜
１３ａ、１３ｃ：    第１マスク手段（ハードマスク膜）
１３ｂ、１３ｄ：    第２マスク手段（ハードマスク膜）
２１：    サイドウォール絶縁膜
２２ａ、２２ｂ、２２ｃ、２２ｄ：    フォトレジスト膜
【図１】
2008288526.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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