(57)【要約】【課題】少なくともシリコン層と、高融点金属を含む金属層と、シリコン層と金属層との間に形成された、高融点金属のシリサイド層とを有する多層構造の配線を備える半導体装置において、シリコン層表面の状態の影響を受けにくく、均一な膜質を有するシリサイド層を形成する。【解決手段】半導体装置１０は、ゲート絶縁膜１２上に順次に積層された、多結晶シリコン（poly-Ｓｉ）層１３、タングステン・シリサイド（ＷＳｉ）層１４、タングステン・ナイトライド（ＷＮ）層１５、及び、タングステン（Ｗ）層１６を有する多層構造のゲート電極１７を備える。ＷＳｉ層１４が、poly-Ｓｉ層１３に接する第１部分１４ａと、第１部分１４ａを覆って形成され第１部分１４ａよりもタングステンの含有量が多い第２部分１４ｂとを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくともシリコン層と、高融点金属を含む金属層と、前記シリコン層と前記金属層との間に形成された、前記高融点金属のシリサイド層とを有する多層構造の配線膜を備える半導体装置において、
前記シリサイド層が、前記シリコン層に接する第１部分と、該第１部分を覆って形成され前記第１部分よりも前記高融点金属の含有量が多い第２部分とを有することを特徴とする半導体装置。
【請求項２】
前記第１部分が前記シリコン層上に島状に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記配線膜は、前記シリサイド層と前記金属層との間に、前記高融点金属のナイトライド層を更に有する、請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、更に詳細には、ポリメタル構造の配線を有する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとを備え、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
ところで、ＤＲＡＭでは、その動作速度を向上させるために、ＭＯＳＦＥＴのゲート電極の電気抵抗を低下させることが要請されている。また、製造プロセスにおける高温熱処理に際して、ゲート電極の耐熱性を高めることが要請されている。このような要請を満足させるゲート電極として、近年、ポリメタル構造のゲート電極が採用されている。ポリメタル構造のゲート電極は、上層部分が電気抵抗の低い高融点金属層で、下層部分がシリコン基板との相性の良い多結晶シリコン層でそれぞれ構成されている。
【０００４】
図３は、ポリメタル構造を有する従来のゲート電極の層構造の一例を示している。ゲート電極２１は、シリコン基板１１上にゲート絶縁膜１２を介して形成され、ゲート絶縁膜１２上に順次に堆積された、多結晶シリコン（poly-Ｓｉ）層１３、タングステン・シリサイド（ＷＳｉ）層１４、タングステン・ナイトライド（ＷＮ）層１５、及び、タングステン（Ｗ）層１６を備えている。
【０００５】
ここで、多結晶シリコン層上に高融点金属層を直接に形成すると、高温熱処理に際して多結晶シリコン層と高融点金属層とが反応し、電気抵抗の高い高融点金属シリサイド層が形成され、ゲート電極の電気抵抗が増大する。このため、多結晶シリコン層と高融点金属層との間に、バリア層として、薄い高融点金属ナイトライド層を介在させている。
【０００６】
ところが、上記高融点金属ナイトライド層と多結晶シリコン層とが接触すると、高温熱処理に際して、高融点金属ナイトライド層と多結晶シリコン層とが反応し、電気抵抗の高い高融点金属シリサイド・ナイトライド層が形成される。このため、高融点金属ナイトライド層と多結晶シリコン層との間に、高融点金属シリサイド層を更に介在させることによって、ゲート電極の耐熱性をより高めることが出来ることが知られている。
【０００７】
図３におけるゲート電極２１の形成に際しては、ゲート絶縁膜１２上にpoly-Ｓｉ層１３を形成した後、poly-Ｓｉ層１３上にレジストパターンを形成する。引き続き、レジストパターンをマスクとするイオン注入によって、poly-Ｓｉ層１３に不純物をドープした後、プラズマや酸などを用いて、レジストパターンを除去する。
【０００８】
引き続き、poly-Ｓｉ層１３上に、ＷＳｉ層１４、ＷＮ層１５、Ｗ層１６、及び、ＳｉＮ層を順次に堆積する。ＳｉＮ層上にゲート電極に対応した平面形状を有するレジストパターンを形成した後、このレジストパターンを用いてＳｉＮ層をエッチングし、電極保護膜を形成する。更に、電極保護膜を用いた異方性エッチングによって、poly-Ｓｉ層１３、ＷＳｉ層１４、ＷＮ層１５、及び、Ｗ層１６をパターニングすることによって形成できる。
【０００９】
図３に示したゲート電極及びその形成方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００５−１１６６９３号公報（図１〜３）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、上記のゲート電極２１では、ＷＳｉ層１４の堆積に際して、その膜質が下地であるpoly-Ｓｉ層１３の表面の状態に影響され易いという問題があった。例えば、poly-Ｓｉ層１３上に形成されたレジストパターンの剥離状況や、poly-Ｓｉ層１３中の不純物の状態、又は、poly-Ｓｉ層１３表面の自然酸化膜の除去状態などによって、膜質がばらつく問題があった。
【００１１】
ＷＳｉ層１４の膜質がばらつくと、これに伴ってＷＮ層１５やＷ層１６の膜質が大きくばらつき、これによって、Ｗ層１６の電気抵抗が上昇し、或いは、Ｗ層１６にひび割れが生じるおそれがある。
【００１２】
本発明は、上記に鑑み、少なくともシリコン層と、高融点金属を含む金属層と、シリコン層と金属層との間に形成された、高融点金属のシリサイド層とを有する多層構造の配線を備える半導体装置において、シリサイド層がシリコン層表面の状態の影響を受けにくく均一な膜質を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の半導体装置は、少なくともシリコン層と、高融点金属を含む金属層と、前記シリコン層と前記金属層との間に形成された、前記高融点金属のシリサイド層とを有する多層構造の配線膜を備える半導体装置において、
前記シリサイド層が、前記シリコン層に接する第１部分と、該第１部分を覆って形成され前記第１部分よりも前記高融点金属の含有量が多い第２部分とを有することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、第１部分の組成をシリコン層に、第２部分の組成を金属層に近づけることによって、底面及び頂面における界面抵抗を低減できると共に、密着性を向上できる。また、高融点金属の含有量が高い第２部分は、成膜速度が高く、膜質のばらつきを抑制できる。従って、シリサイド層や、この上に堆積される金属層などの膜質のばらつきを抑制し、半導体装置の動作速度や信頼性を向上できる。
【００１５】
本発明の好適な態様では、前記第１部分が前記シリコン層上に島状に形成されている。電気抵抗が大きな第１部分を薄く形成することによって、配線の電気抵抗を低減できる。
【００１６】
本発明の好適な態様では、前記配線膜は、前記シリサイド層と前記金属層との間に、前記高融点金属のナイトライド層を更に有する。シリコン層と金属層との反応を効果的に抑制できる。
【発明を実施するための最良の形態】
【００１７】
以下に、図面を参照し、本発明の実施形態を更に詳細に説明する。図１は、本発明の一実施形態に係る半導体装置における、シリコン基板の表面付近の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、シリコン基板１１を備える。シリコン基板１１の表面部分には、ＭＯＳＦＥＴが形成され、このＭＯＳＦＥＴに接続してシリコン基板１１の上方には、キャパシタが形成されている。
【００１８】
シリコン基板１１の表面部分には、トレンチ内に絶縁材料を埋め込んだ素子分離領域が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。素子形成領域と交差して、シリコン基板１１上にはゲート絶縁膜１２を介してゲート電極１７が延在している。ゲート電極１７に隣接するシリコン基板１１の表面部分には不純物が注入され、ソース／ドレイン拡散層を構成している。ゲート電極１７とゲート電極１７に隣接するソース／ドレイン拡散層とがＭＯＳＦＥＴを構成する。
【００１９】
ゲート電極１７は、ポリメタル構造を有しており、ゲート絶縁膜１２上に順次に積層された、poly-Ｓｉ層１３、ＷＳｉ層１４、ＷＮ層１５、及び、Ｗ層１６から成る。poly-Ｓｉ層１３は、Ｐ型領域及びＮ型領域を有し、Ｐ型領域には例えばホウ素（Ｂ）が、Ｎ型領域には例えばリン（Ｐ）がそれぞれドープされている。ＷＳｉ層１４は、順次に積層された、ＳｉリッチＷＳｉ層１４ａ及びＷリッチＷＳｉ層１４ｂから成る。
【００２０】
図２Ａ〜図２Ｅは、図１の半導体装置１０におけるゲート電極１７及びその付近を形成する各製造段階を順次に示す断面図である。シリコン基板１１上にゲート絶縁膜１２を形成した後（図２Ａ）、ゲート絶縁膜１２上にpoly-Ｓｉ層１３を堆積する（図２Ｂ）。
【００２１】
poly-Ｓｉ層１３のＮ型領域を覆うレジストパターンを形成した後、レジストパターンをマスクとして例えばホウ素（Ｂ）のイオン注入を行い、poly-Ｓｉ層１３のＰ型領域を形成する。引き続き、このレジストパターンを除去する。また、poly-Ｓｉ層１３のＰ型領域を覆うレジストパターンを形成した後、レジストパターンをマスクとして例えばリン（Ｐ）のイオン注入を行い、poly-Ｓｉ層１３のＮ型領域を形成する。引き続き、このレジストパターンを除去する。poly-Ｓｉ層１３にドープする不純物の濃度を調節することによって、ＭＯＳＦＥＴのしきい値電圧を調節できる。レジストパターンの除去に際しては、例えば酸やプラズマを用いる。
【００２２】
引き続き、ジクロロシラン（ＤＣＳ）ガスをシランソースガスとし、六フッ化タングステン（ＷＦ６）ガスをタングステンソースガスとするＣＶＤ（Chemical Vapor Deposition）法を用いて、poly-Ｓｉ層１３上にＷＳｉ層１４を堆積する。ＷＳｉ層１４の堆積に際しては、堆積の途中で堆積条件を変更することによって、ＳｉリッチＷＳｉ層１４ａ（図２Ｃ）及びＷリッチＷＳｉ層１４ｂ（図２Ｄ）を順次に堆積する。
【００２３】
ＳｉリッチＷＳｉ層１４ａの堆積に際しては、ＷＦ６ガスの分圧に対するＤＣＳガスの分圧を充分に大きくする。例えば、ＤＣＳガスの流量を３００〜７００ｓｃｃｍ、ＷＦ６ガスの流量を０．５ｓｃｃｍ以下とする。但し、ＤＣＳガスとＷＦ６ガスとの流量比は１４００以下とする。また、全体の圧力を２５０Ｐａとし、これに対するＷＦ６ガスの分圧を０．５Ｐａと充分に小さくする。これによって、ＳｉリッチＷＳｉ層１４ａ中のＳｉ濃度を高めることが出来る。
【００２４】
ＳｉリッチＷＳｉ層１４ａは、ＷリッチＷＳｉ層１４ｂに比して電気抵抗が高い。また、成膜速度が遅く低く、その膜質が下地の状態に影響され易い。このため、その厚みを小さくすることが望ましく、例えば０．１ｎｍとし、核が島状に形成される程度とする。
【００２５】
ＷリッチＷＳｉ層１４ｂの堆積に際しては、ＳｉリッチＷＳｉ層１４ａの堆積に後続し、例えば、ＤＣＳガスの流量はそのままで、ＷＦ６ガスの流量を１．５〜２．５ｓｃｃｍまで増加させる。但し、ＤＣＳとＷＦ６との流量比は２７０以下とする。また、全体の圧力を２５０Ｐａとし、これに対するＷＦ６ガスの分圧を２．３Ｐａに増やす。これによって、ＷリッチＷＳｉ層１４ｂ中のＷ濃度を高めることが出来る。
【００２６】
ＷリッチＷＳｉ層１４ｂは、ＳｉリッチＷＳｉ層１４ａに比して、電気抵抗が低い。また、成膜速度が高く、その膜質が下地の状態に影響されにくい。このため、厚みを大きくすることが望ましく、例えば５ｎｍ程度とする。
【００２７】
ＰＶＤ（Physical Vapor Deposition）法を用いてＷＳｉ層１４上に、ＷＮ層１５（図２Ｅ）及びＷ層１６（図１）を順次に堆積する。ＷＮ層１５及びＷ層１６の堆積に際しては、ＷＳｉ層１４が均一な膜質で形成されるため、それぞれ均一な膜質で形成される。引き続き、ＣＶＤ法を用いてＷ層１６上にＳｉＮ層を堆積する。ＳｉＮ層上にゲート電極１７に対応した平面形状を有するレジストパターンを形成した後、このレジストパターンを用いたエッチングにより、ＳｉＮ層をパターニングし電極保護膜を形成する。
【００２８】
引き続き、形成した電極保護膜を用いた異方性エッチングにより、poly-Ｓｉ層１３、ＷＳｉ層１４、ＷＮ層１５、及び、Ｗ層１６をパターニングすることによって、ゲート電極１７を形成する。更に、ゲート電極１７を含むＭＯＳＦＥＴ、及び、このＭＯＳＦＥＴに接続するキャパシタを形成することによって、半導体装置を製造できる。
【００２９】
本実施形態の半導体装置１０によれば、ＷＳｉ層１４の下部が、poly-Ｓｉ層１３の組成に近いＳｉリッチＷＳｉ層１４ａから成るため、poly-Ｓｉ層１３との界面抵抗を下げると共に、poly-Ｓｉ層１３との密着性を高めることが出来る。また、ＷＳｉ層１４の上部が、ＷＮ層１５の組成に近いＷリッチＷＳｉ層１４ｂから成るため、ＷＮ層１５との界面抵抗を下げると共に、ＷＮ層１５との密着性を高めることが出来る。
【００３０】
ＷリッチＷＳｉ層１４ｂは、高い成膜速度で成膜できるので、poly-Ｓｉ層１３の表面状態による、ＷリッチＷＳｉ層１４ｂや、この上に堆積されるＷＮ層１５、Ｗ層１６の膜質への影響を抑制し、これらの層の膜質のばらつきを抑制できる。従って、Ｗ層１６の電気抵抗の上昇やひび割れを抑制できる。これらによって、半導体装置１０の動作速度や信頼性を高めることが出来る。
【００３１】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体装置は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２Ａ】図１の半導体装置を製造する一製造段階を示す断面図である。
【図２Ｂ】図２Ａに後続する一製造段階を示す断面図である。
【図２Ｃ】図２Ｂに後続する一製造段階を示す断面図である。
【図２Ｄ】図２Ｃに後続する一製造段階を示す断面図である。
【図２Ｅ】図２Ｄに後続する一製造段階を示す断面図である。
【図３】従来のゲート電極の層構造を示す断面図である。
【符号の説明】
【００３３】
１０：半導体装置
１１：シリコン基板
１２：ゲート絶縁膜
１３：poly-Si層
１４：ＷＳｉ層
１４ａ：ＳｉリッチＷＳｉ層
１４ｂ：ＷリッチＷＳｉ層
１５：ＷＮ層
１６：Ｗ層
１７：ゲート電極
２１：ゲート電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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