(57)【要約】【課題】ＳＴＩの埋め込み絶縁膜に用いるＳｉＯ２膜を高密度化するとともに、その膜質を向上させることが可能な半導体装置の製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、半導体基板１上に、半導体膜を形成し少なくとも半導体膜にＳＴＩ溝７ａ、７ｂを形成し、半導体膜上に塗布型ＳｉＯ２をスピンコートにより塗布することによりＳＴＩ溝７ａ、７ｂに塗布型ＳｉＯ２を埋め込んだ後、プリベークし、成膜された塗布型ＳｉＯ２膜８の上に、Ｓｉを含有する揮発物の通過を防止し少なくともＨ２ＯおよびＯ２は通過可能な揮発物放出防止層９を形成し、塗布型ＳｉＯ２膜８のプリベーク時の温度よりも高い温度で、加熱処理する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に、半導体膜を形成し
少なくとも前記半導体膜にＳＴＩ溝を形成し、
前記半導体膜上にシリコンを含む塗布材料をスピンコートにより塗布することにより前記ＳＴＩ溝に前記シリコンを含む塗布材料を埋め込んだ後、プリベークすることにより塗布型ＳｉＯ２膜を形成し、
成膜された前記塗布型ＳｉＯ２膜の上に、Ｓｉを含有する揮発物の通過を防止し少なくともＨ２ＯおよびＯ２は通過可能な揮発物放出防止層を形成し、
前記塗布型ＳｉＯ２膜のプリベーク時の温度よりも高い温度で、加熱処理する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記塗布型ＳｉＯ２がポリシラザンを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記揮発物放出防止層は、ＴＥＯＳ膜であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記半導体膜は、前記半導体基板上のＮＡＮＤ型フラッシュメモリのゲート絶縁膜上に形成されたフローティングゲートを含む
ことを特徴とする請求項１ないし３の何れかに記載の半導体装置の製造方法。
【請求項５】
少なくとも前記ＳＴＩ溝の表面上および前記半導体膜の表面上に、前記加熱処理による前記塗布型ＳｉＯ２膜からの不純物の拡散を防止するための不純物拡散防止膜を形成した後、前記塗布型ＳｉＯ２膜を形成する
ことを特徴とする請求項１ないし４の何れかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体基板上に、素子分離として絶縁膜を埋め込んだシャロートレンチアイソレーション（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：ＳＴＩ)を形成した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩの高集積化による素子の動作速度向上・低消費電力化を図り、製造コストを抑制することが求められている。このため、今後、更にＬＳＩの微細化を進め、素子面積を縮小していくことが必要である。この素子面積の縮小には、素子分離領域の微細化が非常に有効である。
【０００３】
従来、素子分離領域を微細化する方法としては、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：ＲＩＥ)のような異方性エッチングで加工された微細溝に絶縁膜を埋め込んで形成するＳＴＩ技術が採用されている。
【０００４】
このＳＴＩの微細溝幅は、７０ｎｍ以下に達している。素子分離領域を微細化しても絶縁性を低下させないためには、ＳＴＩの微細溝深さをほぼ一定に保つ必要がある。
【０００５】
一方、ＳＴＩの微細溝幅は、微細化と共に益々細くなる。このため、絶縁膜を埋め込むべきＳＴＩ溝のアスペクト比は、微細化の世代が進むごとに急激に大きくなる。このアスペクト比は、絶縁膜埋め込みの困難度を表す指標として捉えられ、その数値が大きくなるほど困難度が増すと考えられる。
【０００６】
ハーフピッチ（Ｈａｌｆ Ｐｉｔｃｈ）５５ｎｍ以降の世代では、ＳＴＩ溝埋め込みのアスペクト比は３以上となる。この場合、従来の高密度プラズマＣＶＤ（Ｈｉｇｈ ＤｅｎＳｉｔｙ Ｐｌａｓｍａ − Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＨＤＰ−ＣＶＤ）法により形成されたＳｉＯ２の埋め込みでは、ＳＴＩ形成が非常に困難である。
【０００７】
そこで、ＨＤＰ−ＣＶＤに代わる方法として、塗布法によりＳｉＯ２膜をする方法、例えば、スピンオンガラス（Ｓｐｉｎ ｏｎ Ｇｌａｓｓ：ＳＯＧ）法などが、検討されている。この塗布法により形成される塗布型ＳｉＯ２膜は、高アスペクトＳＴＩの埋め込みに非常に有利である。
【０００８】
しかし、ＨＤＰ−ＣＶＤで形成されたＳｉＯ２膜に比べ、塗布型ＳｉＯ２膜は、一般的に、膜密度が低い。さらに、この塗布型ＳｉＯ２膜は、膜中の不純物が多く、また、加工耐性に劣る、特にウエットエッチングレートが速いという問題があった。
【０００９】
これらの問題の対策として、水蒸気、酸素、窒素雰囲気中でのアニール処理によって、塗布型ＳｉＯ２膜の膜質を向上させる手法が用いられる。
【００１０】
しかし、アニール処理には弊害もあり、低分子量の揮発物がＳｉＯ２膜中より放出され疎な膜となり、膜の機械的強度が低下してしまう。
【００１１】
また、塗布型ＳｉＯ２膜から低分子量揮発物が放出される際、塗布型ＳｉＯ２膜が収縮し、高い応力を発生する。そのため、膜が剥がれたり、膜が割れたり、素子領域が変形したりしてしまう等の問題がある。
【００１２】
塗布型ＳｉＯ２膜には、上記のような幾つかの問題がある。
【００１３】
このため、塗布型ＳｉＯ２膜単独ではなく、ＳＴＩ下部のみに塗布型ＳｉＯ２膜を閉じ込め、ＳＴＩ上部にはより緻密なＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を埋め込んだハイブリッド型構造が提案されている(例えば、特許文献１参照。)。また、ＳＴＩ下部に塗布型ＳｉＯ２膜を閉じ込め、ＳＴＩ上部にＨＤＰ−ＣＶＤによりＳｉＯ２膜を埋め込んだハイブリッド構造も提案されている(例えば、特許文献２、３参照。)。
【００１４】
しかし、上記従来技術は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程が２回必要である。すなわち、工程数が大幅増加・複雑化して、プロセスマージン低下し得る。
【００１５】
一方、ＳＴＩ下部にＨＤＰ−ＣＶＤ法により形成した緻密なＳｉＯ２膜を埋め込み、ＳＴＩ上部に塗布型ＳｉＯ２膜を埋め込むハイブリッド構造も提案されている(例えば、特許文献３参照。)。
【００１６】
しかし、ＳＴＩ上部に塗布型ＳｉＯ２膜が配置される構造であるため、膜の剥がれや、ウェットエッチングによる局所的な形状異常が生じ得る。
【００１７】
また、ＳＴＩ下部に塗布型ＳｉＯ２膜を埋め込み、ＳＴＩ上部にＣＶＤ法により形成した緻密なＳｉＯ２膜を埋め込むハイブリッド構造も提案されている(例えば、特許文献４参照。)。
【００１８】
しかし、アニール処理により、低分子量の揮発物がＳｉＯ２膜中より放出され疎な膜となり、膜の機械的強度が低下し得る。
【特許文献１】特開２０００−１１４３６２
【特許文献２】特開２００２−２０３８９５
【特許文献３】特開２００３−３１６５０
【特許文献４】特開２００４−３１１４８７
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、ＳＴＩの埋め込み絶縁膜に用いるＳｉＯ２膜を高密度化するとともに、その膜質を向上させることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明の一態様に係る半導体装置の製造方法は、
半導体基板上に、半導体膜を形成し
少なくとも前記半導体膜にＳＴＩ溝を形成し、
前記半導体膜上にシリコンを含む塗布材料をスピンコートにより塗布することにより前記ＳＴＩ溝に前記シリコンを含む塗布材料を埋め込んだ後、プリベークすることにより塗布型ＳｉＯ２膜を形成し、
成膜された前記塗布型ＳｉＯ２膜の上に、Ｓｉを含有する揮発物の通過を防止し少なくともＨ２ＯおよびＯ２は通過可能な揮発物放出防止層を形成し、
前記塗布型ＳｉＯ２膜のプリベーク時の温度よりも高い温度で、加熱処理することを特徴とする。
【発明の効果】
【００２１】
本発明の一態様に係る半導体装置の製造方法によれば、ＳＴＩの埋め込み絶縁膜に用いるＳｉＯ２膜を高密度化するとともに、その膜質を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
本実施の形態に係る半導体装置の製造方法は、半導体装置のＳＴＩの埋め込み絶縁膜として塗布型ＳｉＯ２の材料（シリコンを含有する塗布材料）をウェハ全面に塗布成膜することによりＳＴＩ溝を完全に埋め込む。塗布型ＳｉＯ２膜の上部に揮発物放出防止層として、例えば、ＴＥＯＳ膜を成膜する。その後、熱処理を実施し、塗布型ＳｉＯ２膜を高密度化するとともに、膜質を向上させる。
【００２３】
以下、本発明を適用した各実施例について図面を参照しながら説明する。以下の実施例では、例えば、ＮＡＮＤ型フラッシュメモリに適用した場合について説明する。なお、他の半導体装置のＳＴＩ構造にも同様に適用可能である。
【実施例１】
【００２４】
本実施例では、特に、半導体基板上に予めゲート絶縁膜及びフローティングゲートとなるゲート電極膜を形成した状態で、ＳＴＩ溝にＳｉＯ２絶縁膜を埋め込む場合について説明する。
【００２５】
図１、図２、図４ないし図７は、本発明の実施例１に係る半導体装置の製造方法の各工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【００２６】
先ず、図１に示すように、シリコン基板等の半導体基板１上に、ゲート絶縁膜となるＳｉＯＮ膜２を８ｎｍ成膜する。さらに、このＳｉＯＮ膜２上に、フローティングゲートとなるリンドープ多結晶シリコン膜３を８０ｎｍ成膜する。
【００２７】
このように、半導体基板１上に、少なくとも半導体基板１上に形成されるＮＡＮＤ型フラッシュメモリのゲート絶縁膜と、このゲート絶縁膜上に形成されるフローティングゲートを含む半導体膜と、を形成する。
【００２８】
さらに、リンドープ多結晶シリコン膜３上に、化学的機械研磨（ＣＭＰ）の研磨ストッパとなるＳｉＮ膜４を７０ｎｍ成膜する。さらに、半導体基板１の全面に反応性イオンエッチング（ＲＩＥ）のマスクとなるＳｉＯ２膜５をＣＶＤ法により成膜する。さらに、このＳｉＯ２膜５の上にフォトレジストを塗布してフォトレジスト膜６を形成する。
【００２９】
次に、通常のリソグラフィ技術によってフォトレジス膜６をパターニングする。そして、このパターニングされたフォトレジスト膜６をマスクとして、ＲＩＥによりＳｉＯ２膜５をエッチングしてハードマスクを形成する。フォトレジストは、アッシング、および、硫酸と過酸化水素水との混合液のエッチングにより、除去される。
【００３０】
その後、ＳｉＯ２膜５をハードマスクとして、ＲＩＥにより、ＳｉＮ膜４、リンドープ多結晶シリコン膜３、ＳｉＯＮ膜２、半導体基板１の順番でエッチングする。そして、半導体基板１をその上面から２２０ｎｍの深さまでエッチングすることにより、セル部のＳＴＩ溝７ａおよび周辺回路部のＳＴＩ溝７ｂを形成する（図２）。このセル部のＳＴＩ溝７ａの幅は４５ｎｍ以上であり、周辺回路のＳＴＩ溝７ｂの幅は１００ｎｍ以上である。
【００３１】
このように、少なくとも該半導体膜にＳＴＩ溝７ａ、７ｂを形成する。
【００３２】
次に、ＳＴＩ溝７ａ、７ｂを形成した後、ＳＴＩ溝７ａ、７ｂを埋め込む絶縁膜材料としては、シリコンを含有する塗布材料、例えば、ＳＯＧのような塗布型ＳｉＯ２を用いる。この塗布型ＳｉＯ２膜としては、例えばポリシラザン[ポリペルヒドロシラザン：−（ＳｉＨ２ＮＨ）ｎ−]膜、ＨＳＱ[水素シルセスキオキサン：−（ＨＳｉＯ３／２）ｎ−]膜などがある。
【００３３】
以下、本実施例では、例えば、塗布型ＳｉＯ２膜としてポリシラザン膜を選択した場合について説明する。
【００３４】
塗布成膜に用いるシリコンを含有する塗布材料であるポリシラザン溶液は、平均分子量２０００〜６０００のポリシラザンをキシレン、ジブチルエーテル等に溶解させ生成したものである。このポリシラザン溶液を塗布法で半導体基板１の全面に４００〜６００ｎｍ塗布する。これにより、ＳＴＩ溝７ａ、７ｂが、ポリシラザンで構成されるシリコンを含有する塗布材料で隙間無く埋め込まれる。
【００３５】
続いて、ホットプレートで１５０℃、３ｍｉｎのプリベークを行ない、溶媒を乾燥させる。この段階では、ポリシラザンを含む塗布型ＳｉＯ２膜８は、残留溶媒を含んだ低密度のＳｉＮ膜に近い状態である。
【００３６】
以上のように、該半導体膜上にシリコンを含有する塗布材料をスピンコートにより塗布して、ＳＴＩ溝７ａ、７ｂにシリコンを含有する塗布材料を埋め込んだ後、プリベークし塗布型ＳｉＯ２膜８を形成する。
【００３７】
ここで、ポリシラザンを含む塗布型ＳｉＯ２膜８から膜中に残存したC、Nを除去して高密度化させ、良質なＳｉＯ２膜に改質するためには熱処理を加える必要がある。
【００３８】
図３は、ポリシラザンの熱処理の温度と積算揮発物放出割合との関係を示す昇温脱離スペクトル（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＴＤＳ）である。
【００３９】
例えば、塗布型ＳｉＯ２膜８が残留溶媒を含んだ低密度のＳｉＮ膜に近い状態で、Ｈ２Ｏ、Ｏ２、Ｎ２などの雰囲気中での３００〜１０００℃熱処理を実施すると仮定する。この場合、図３に示すように、ポリシラザンを含む塗布型ＳｉＯ２膜８中からの揮発物放出量が増加する。すなわち、塗布型ＳｉＯ２膜８中からＳｉを含んだ低分子量揮発物が放出され、塗布型ＳｉＯ２膜８が疎な膜となり、機械的強度が低下する。また、低分子量揮発物が放出される際、塗布型ＳｉＯ２膜８が収縮し、高い応力を発生する。これにより、膜の剥がれ、膜割れ、素子領域の変形が生じ得る。
【００４０】
そこで、本実施例では、図４に示すように、ポリシラザンを含む塗布型ＳｉＯ２膜８の上に、吸湿性の揮発物放出防止層９を形成する。揮発物放出防止層９は、酸化剤であるH２O、O２は浸透し、Ｓｉを含んだ低分子量揮発物は浸透（通過）しにくいものが選択される。ポリシラザンを含む塗布型ＳｉＯ２膜８が疎な膜となることを防止することができる。
【００４１】
この揮発物放出防止層９を形成するときは、低温で処理するのが好ましい。例えば、揮発物放出防止層９として、ＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）[Ｓｉ（C２H５O)４]膜を、例えば、４００℃以下の低温ＣＶＤにより、塗布型ＳｉＯ２膜８の上に５０ｎｍ積層する。このＴＥＯＳ膜の膜厚は、例えば、塗布型ＳｉＯ２膜８の膜厚とＴＥＯＳ膜の膜厚との和が６００ｎｍ以下となる範囲で、選択してよい。
【００４２】
このように、成膜された塗布型ＳｉＯ２膜８の上に、Ｓｉを含有する揮発物の通過を防止し少なくともＨ２ＯおよびＯ２は通過可能な揮発物放出防止層９を形成する。
【００４３】
揮発物放出防止層９を形成した後、Ｈ２Ｏ、Ｏ２、Ｎ２などの雰囲気中で３００〜１０００℃の熱処理を加える。これにより、低分子量揮発物が塗布型ＳｉＯ２膜８から放出されることなく、ポリシラザンを含む塗布型ＳｉＯ２膜８を高密度で良質なＳｉＯ２膜に改質することができる。該熱処理の温度は、作製する素子に求められる性能に応じて、選択される。
【００４４】
このように、塗布型ＳｉＯ２膜のプリベーク時の温度よりも高い温度で、加熱処理する。
【００４５】
次に、ＣＭＰにより、ＳｉＮ膜４をストッパとして平坦化処理を行なう（図５）。
【００４６】
図５に示す平坦化された状態から、ＲＩＥにより、ＳＴＩ溝７ａ、７ｂ内の塗布型ＳｉＯ２膜８を、例えば、１２０ｎｍ程度エッチバックする。さらに、１５０℃の加熱燐酸によりＳｉＮ膜４を除去して、ＳＴＩ膜８ａ、８ｂが形成される（図６）。
【００４７】
そして、埋め込み絶縁膜であるＳＴＩ膜８ａ、８ｂを形成した後、図７に示すように、例えば、電極間絶縁膜(ＩＰＤ)となるＯＮＯ膜１０、コントロールゲート電極となるリンドープ多結晶Ｓｉ膜１１、ＷＳｉ膜１２、ＳｉＮ膜１３を順次形成する。さらに、公知のリソグラフィ技術およびＲＩＥ技術を用いて、ＳｉＮ膜１３、ＷＳｉ膜１２、リンドープ多結晶シリコン膜１１、ＯＮＯ膜１０、リンドープ多結晶シリコン膜３を順次エッチングする。
【００４８】
これにより、ＮＡＮＤ型フラッシュメモリのコントロールゲートおよびフローティングゲートが形成される。
【００４９】
以降、層間絶縁膜(ＰＭＤ)、配線を形成する工程を経て、ＮＡＮＤ型フラッシュメモリが完成する。
【００５０】
以上のように、本実施例に係る半導体装置の製造方法によれば、ＳＴＩの埋め込み絶縁膜に用いるＳｉＯ２膜を高密度化するとともに、その膜質を向上させることができる。
【実施例２】
【００５１】
実施例１では、例えば、加熱処理時に塗布型ＳｉＯ２膜中からＳｉを含んだ低分子量揮発物が放出されるのを防止する方法について述べた。
【００５２】
本実施例では、特に、塗布型ＳｉＯ２膜からの不純物の拡散を防止するための不純物拡散防止膜を形成する方法について述べる。
【００５３】
なお、本実施例２の半導体装置の製造方法は、実施例１で説明した図１から図２までの工程は同様である。
【００５４】
図８ないし図１２は、本発明の実施例２に係る半導体装置の製造方法の各工程におけるＮＡＮＤ型フラッシュメモリの断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示している。
【００５５】
まず、実施例１の図１、２に示す工程と同様の工程により、ＳＴＩ溝７ａ、７ｂを形成する。
【００５６】
次に、ＳＴＩ溝７ａ、７ｂを形成した後、シランとＮ２Ｏとを原料として用いるＣＶＤ法により、基板全面に（すなわち、少なくともＳＴＩ溝７ａ、７ｂの表面上および該半導体膜の表面上に）、ＳｉＯ２膜を１５ｎｍ成膜して不純物拡散防止膜１４を形成する（図８）。
【００５７】
この不純物拡散防止膜１４は、塗布型ＳｉＯ２膜から素子領域への不純物拡散防止、塗布型ＳｉＯ２膜の密着力向上、素子領域の機械的強度増強する機能がある。
【００５８】
不純物拡散防止膜１４を形成した後、実施例１と同様に、塗布法によりシリコンを含有（例えば、ポリシラザンを含有）する塗布材料を塗布し、プリベークすることにより、不純物拡散防止膜１４が成膜されたＳＴＩ溝７ａ、７ｂを、ポリシラザンを含む塗布型ＳｉＯ２膜２０８で埋め込む。
【００５９】
以上により、少なくともＳＴＩ溝７ａ、７ｂの表面上および該半導体膜の表面上に、加熱処理による塗布型ＳｉＯ２膜からの不純物の拡散を防止するための不純物拡散防止膜１４を形成した後、塗布型ＳｉＯ２膜２０８を形成する。
【００６０】
次に、実施例１と同様に、図９に示すように、ポリシラザンを含む塗布型ＳｉＯ２膜２０８の上に、吸湿性の揮発物放出防止層９を形成する。
【００６１】
すなわち、実施例１と同様に、成膜された塗布型ＳｉＯ２膜２０８の上に、Ｓｉを含有する揮発物の通過を防止し少なくともＨ２ＯおよびＯ２は通過可能な揮発物放出防止層９を形成する。
【００６２】
そして、実施例１と同様に、揮発物放出防止層９を形成した後、Ｈ２Ｏ、Ｏ２、Ｎ２などの雰囲気中で３００〜１０００℃の熱処理を加える。これにより、低分子量揮発物が塗布型ＳｉＯ２膜８から放出されることなく、ポリシラザンを含む塗布型ＳｉＯ２膜２０８を高密度で良質なＳｉＯ２膜に改質することができる。該熱処理の温度は、作製する素子に求められる性能に応じて、選択される。
【００６３】
このように、塗布型ＳｉＯ２膜のプリベーク時の温度よりも高い温度で、加熱処理する。
【００６４】
次に、ＣＭＰにより、ＳｉＮ膜４をストッパとして平坦化処理を行なう（図１０）。
【００６５】
図１０に示す平坦化された状態から、ＲＩＥにより、ＳＴＩ溝７ａ、７ｂ内の塗布型ＳｉＯ２膜２０８、および不純物拡散防止膜１４を、例えば、１２０ｎｍ程度エッチバックする。さらに、１５０℃の加熱燐酸によりＳｉＮ膜４を除去して、ＳＴＩ膜２０８ａ、２０８ｂが形成される（図１１）。
【００６６】
そして、埋め込み絶縁膜であるＳＴＩ膜２０８ａ、２０８ｂを形成した後、図１２に示すように、例えば、電極間絶縁膜(ＩＰＤ)となるＯＮＯ膜１０、コントロールゲート電極となるリンドープ多結晶Ｓｉ膜１１、ＷＳｉ膜１２、ＳｉＮ膜１３を順次形成する。さらに、公知のリソグラフィ技術およびＲＩＥ技術を用いて、ＳｉＮ膜１３、ＷＳｉ膜１２、リンドープ多結晶シリコン膜１１、ＯＮＯ膜１０、リンドープ多結晶シリコン膜３を順次エッチングする。
【００６７】
これにより、ＮＡＮＤ型フラッシュメモリのコントロールゲートおよびフローティングゲートが形成される。
【００６８】
以降、層間絶縁膜(ＰＭＤ)、配線を形成する工程を経て、ＮＡＮＤ型フラッシュメモリが完成する。
【００６９】
以上のように、本実施例に係る半導体装置の製造方法によれば、ＳＴＩの埋め込み絶縁膜に用いるＳｉＯ２膜を高密度化するとともに、その膜質を向上させることができる。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図２】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図３】ポリシラザンの熱処理の温度と積算揮発物放出割合との関係を示す昇温脱離スペクトル（ＴＤＳ）である。
【図４】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図５】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図６】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図７】本発明の実施例１に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図８】本発明の実施例２に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図９】本発明の実施例２に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図１０】本発明の実施例２に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図１１】本発明の実施例２に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【図１２】本発明の実施例２に係る半導体装置の製造方法の工程におけるＮＡＮＤ型フラッシュメモリの断面図である。
【符号の説明】
【００７１】
１  半導体基板
２  ＳｉＯＮ膜
３  リンドープ多結晶シリコン膜
４  ＳｉＮ膜
５  ＳｉＯ２膜
６  フォトレジスト膜
７ａ、７ｂ  ＳＴＩ溝
８、２０８  塗布型ＳｉＯ２膜
８ａ、８ｂ、２０８ａ、２０８ｂ  ＳＴＩ膜
９  揮発物放出防止層
１０  ＯＮＯ膜
１１  リンドープ多結晶シリコン膜
１２  ＷＳｉ膜
１３  ＳｉＮ膜
１４  不純物拡散防止膜
【図１】
2008288263.tif 000003
【図２】
2008288263.tif 000004
【図３】
2008288263.tif 000005
【図４】
2008288263.tif 000006
【図５】
2008288263.tif 000007
【図６】
2008288263.tif 000008
【図７】
2008288263.tif 000009
【図８】
2008288263.tif 000010
【図９】
2008288263.tif 000011
【図１０】
2008288263.tif 000012
【図１１】
2008288263.tif 000013
【図１２】
2008288263.tif 000014