(57)【要約】【課題】センスアンプにおける対称性を緩和するか不要とする半導体メモリ装置の提供。【解決手段】センスアンプのビット線と接続する、メモリセルアレイ側の相隣るビット線（BL0、BL1）（BL1、BL2）、（BL3、BL4）の端部の間に、直列形態に接続された偶奇２つのトランスファゲート（TG0_E、TG0_O）、（TG1_E、TG1_O）、（TG2_E、TG2_O）、（TG3_E、TG3_O）を備え、前記センスアンプの第１のビット線（SA0_BL_TRUE）は、対応するメモリセルアレイの２本のビット線（BL0、BL1）間の偶奇２つのトランスファゲート同士（TG0_E、TG0_O）の接続点に接続され、前記センスアンプの第２のビット線（SA0_BL_BAR）は、対応するメモリセルアレイの２本のビット線（BL1、BL2）間の偶奇２つのトランスファゲート同士（TG1_E、TG1_O）の接続点に接続され、２種類のトランスファゲートを制御することで、センスアンプのビット線対のうち一方のビット線が常に信号側ビット線となるように制御する。【選択図】図１
2008041188.tif 000002
【特許請求の範囲】
【請求項１】
ワード線とビット線に関連付けて配置されるメモリセルを複数備えたメモリセルアレイと、
センスアンプのビット線対と、メモリセルアレイ側の対応するビット線との接続を切替制御する切替制御手段と、
を備え、
前記切替制御手段は、ワード線によって選択されるメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプ側からみて第１のビット線である場合には、前記第１のビット線を前記センスアンプのビット線対の第１のビット線に接続し、且つ、前記センスアンプのビット線対の第２のビット線を、非選択のメモリセルに接続するメモリセルアレイ側のビット線に接続し、
ワード線によって選択されているメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプ側からみて第２のビット線である場合には、前記第２のビット線を前記センスアンプのビット線対の前記第１のビット線に接続し、且つ、前記センスアンプのビット線対の第２のビット線を、非選択のメモリセルに接続するメモリセルアレイ側のビット線に接続する、ことを特徴とする半導体メモリ装置。
【請求項２】
ワード線とビット線とに関連付けて配置されたメモリセルを複数備えたメモリセルアレイを有し、センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がオン・オフ制御される半導体メモリ装置であって、
前記センスアンプに対応するメモリセルアレイ側のビット線として、第１、第２、第３のビット線の計３本が割り当てられ、このうち、前記第１及び／又は第３のビット線は、前記センスアンプの隣のセンスアンプ又は両隣のセンスアンプのビット線対との接続が切替自在とされ、ｎ個（ただし、ｎは正整数）のセンスアンプには、メモリセルアレイ側のビット線として２ｎ＋１本のビット線が対応し、
ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプのビット線対に対して割り当てられた前記第１のビット線である場合、前記メモリセルアレイ側の前記第１のビット線を、前記センスアンプのビット線対を構成する第１のビット線に接続し、且つ、前記メモリセルアレイ側の前記第２のビット線を、前記センスアンプのビット線対を構成する第２のビット線に接続し、
ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプのビット線対に対して割り当てられた前記第２のビット線である場合、前記メモリセルアレイ側の前記第２のビット線を、前記センスアンプのビット線対を構成する前記第１のビット線に接続し、且つ、前記メモリセルアレイ側の前記第３のビット線を、前記センスアンプのビット線対を構成する前記第２のビット線に接続する、
ように切替制御する手段を備え、
前記メモリセルアレイにおいて、どのワード線が選択されても、アクセスされるメモリセルに接続されるセンスアンプのビット線は常に第１のビット線とされる、ことを特徴とする半導体メモリ装置。
【請求項３】
前記センスアンプのビット線対の前記第１のビット線は、前記センスアンプに対応する、前記メモリセルアレイ側の前記第１のビット線と前記第２のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲートの接続点に接続され、
前記センスアンプの前記ビット線対の前記第２のビット線は、前記センスアンプに対応する、前記メモリセルアレイ側の前記第２のビット線と前記第３のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲート同士の接続点に接続され、
前記メモリセルアレイ側のビット線のセンスアンプ側端部間に挿入されたトランスファゲート群のうち、偶数番目と奇数番目の一方の複数のトランスファゲートは第１の制御信号により、共通にオン・オフ制御され、偶数番目と奇数番目の他方の複数のトランスファゲートは、第２の制御信号により、共通にオン・オフ制御される、ことを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がトランスファゲートを介してオン・オフ制御される半導体メモリ装置であって、
一つの前記センスアンプに関して、前記センスアンプのビット線対の第１のビット線は、前記センスアンプに対応するメモリセルアレイ側の第１のビット線と第２のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲートの接続点に接続され、
前記センスアンプの前記ビット線対の第２のビット線は、前記センスアンプに対応する、メモリセルアレイ側の前記第２のビット線と第３のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲート同士の接続点に接続され、
前記第１及び／又は第３のビット線は、前記センスアンプの隣のセンスアンプ又は両隣のセンスアンプのビット線対との接続が切替自在とされ、
ｎ個（ただし、ｎは正整数）のセンスアンプに対して、前記メモリセルアレイ側のビット線として２ｎ＋１本のビット線が設けられ、
前記メモリセルアレイ側のビット線のセンスアンプ側端部間に挿入された前記トランスファゲートの集まりは２つの類に類別され、第１類のトランスファゲート群は、第１の制御信号により共通にオン・オフ制御され、第２類のトランスファゲート群は、第２の制御信号により共通にオン・オフ制御される、ことを特徴とする半導体メモリ装置。
【請求項５】
センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がトランスファゲートを介してオン・オフ制御される半導体メモリ装置であって、
前記センスアンプのビット線対の第１及び第２のビット線が、前記センスアンプに対応する、メモリセルアレイ側の、偶数番目のビット線及び奇数番目のビット線にそれぞれ接続とされる接続形態と、
前記センスアンプのビット線対の前記第１及び第２のビット線が、前記センスアンプに対応する、メモリセルアレイ側の奇数番目のビット線及び偶数番目のビット線にそれぞれ接続される接続形態と、
を切替制御する手段を備え、
前記メモリセルアレイにおいて、どのワード線が選択されても、アクセスされるメモリセルに接続されるセンスアンプのビット線は常に第１のビット線とされる、ことを特徴とする半導体メモリ装置。
【請求項６】
前記センスアンプのビット線対の前記第１のビット線は、前記センスアンプに対応する、メモリセルアレイの互いに相隣る、第１のビット線及び第２のビット線の各端部の間の２つのトランスファゲート同士の接続点に接続され、
前記センスアンプのビット線対の前記第２のビット線は、前記センスアンプに対応する、メモリセルアレイの互いに相隣る、前記第２のビット線及び第３のビット線の各端部の間の２つのトランスファゲート同士の接続点に接続され、
前記メモリセルアレイの相隣るビット線端部の間に接続されるトランスファゲート群のうち、偶数番目の複数のトランスファゲートは、第１の制御信号により共通にオン・オフ制御され、奇数番目の複数のトランスファゲートは、第２の制御信号により、共通にオン・オフ制御される、ことを特徴とする請求項５記載の半導体メモリ装置。
【請求項７】
前記第１、第２の制御信号により、前記トランスファゲート群をすべてオンし、すべてのビット線を接続し、プリチャージ及びイコライズ動作を行う、ことを特徴とする請求項４又は６記載の半導体メモリ装置。
【請求項８】
前記第１、第２の制御信号でそれぞれオン・オフ制御されるプリチャージ用のトランジスタを、プリチャージ電源電位と前記センスアンプのビット線対の一方に接続してなる、ことを特徴とする請求項４又は６記載の半導体メモリ装置。
【請求項９】
前記第１及び第２の制御信号を入力し、前記第１及び第２の制御信号の論理演算結果により、前記センスアンプのビット線対のプリチャージを制御するプリチャージ制御信号を生成する論理回路を備えている、ことを特徴とする請求項４又は６記載の半導体メモリ装置。
【請求項１０】
前記センスアンプとして、両側のメモリセルアレイのビット線で共用されるシェアードセンスアンプを含む、ことを特徴とする請求項１乃至９のいずれか一記載の半導体メモリ装置。
【請求項１１】
前記センスアンプのビット線と、前記メモリセルアレイ側のビットとが、対向して交互に配置され、
前記センスアンプのビット線と前記メモリセルアレイ側のビット線の一方の端部は、前記センスアンプのビット線と前記メモリセルアレイ側のビット線の他方の端部から長手方向に沿ってさらに所定長さ拡延された位置にあり、
前記センスアンプのビット線と前記メモリセルアレイ側のビット線の一方と交差するように、前記第１の制御信号が、ゲート電極パターンとして配設され、
前記センスアンプのビット線と前記メモリセルアレイ側のビット線とに交差するように、前記第２の制御信号が、ゲート電極パターンとして配設され、
前記第１、第２の制御信号のゲート電極パターンの長手方向に対して、斜め両側の半導体基板表面に、トランスファゲートの拡散層が配設され、
前記ゲート電極パターンを間に挟んで斜め両側の拡散層は、一方の拡散層が前記センスアンプのビット線に接続される場合、他方の拡散層は前記メモリセルアレイのビット線に接続される、ことを特徴とする請求項４又は６記載の半導体メモリ装置。
【請求項１２】
第１及び第２のワード線で選択される第１及び第２のメモリセルがそれぞれ接続する第１及び第２のビット線を備えたメモリセルアレイを備え、
前記第１及び第２のメモリセルに対応して設けられる一のセンスアンプのビット線対の第１のビット線と第２のビット線がそれぞれ論理値１と０である場合が、選択されたメモリセルのセルデータの高電位に対応し、前記センスアンプのビット線対の前記第１のビット線と前記第２のビット線がそれぞれの論理値０と１である場合が、前記選択されたメモリセルのセルデータの低電位に対応する、という対応関係が、前記第１及び第２のメモリセルに関して同一とされてなる、ことを特徴とする半導体集積回路装置。
【請求項１３】
第１の信号線群と、第２の信号線群とが、互いに、離間して対向して交互に配置され、  前記第１の信号線群と交差するように、前記第１の制御信号がゲート電極パターンとして配設され、
前記第１の信号線群の端部は、前記第２の信号線群の端部から長手方向に沿ってさらに所定長さ拡延されて位置し、
前記第１及び第２の信号線群と交差するように、前記第２の制御信号がゲート電極パターンとして配設され、
前記第１及び第２の制御信号のゲート電極パターンの長手方向に対して、斜め両側の半導体基板表面に、トランスファゲートの拡散層が配設され、
前記ゲート電極パターンを間に挟んで斜め両側の拡散層は、一方の拡散層が前記第１の信号線に接続され、他方の拡散層は前記第２の信号線に接続され、
前記第１の制御信号がオンのとき、前記第１の信号線と、前記第１の信号線に対して一側で相隣る第２の信号線が接続し、
前記第２の制御信号がオンのとき、前記第１の信号線と、前記第１の信号線に対して他側で相隣る第２の信号線とが接続される、ことを特徴とする切替スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、センスアンプ側のビット線とメモリセルアレイ側のビット線との接続がスイッチを介して制御されるメモリ装置に関する。
【背景技術】
【０００２】
以下では、ワード線によって選択されているメモリセルに接続するビット線を、「信号側ビット線」と呼び、そうではないビット線、つまり、センス動作時にリファレンスとなるビット線を「リファレンス側ビット線」と呼ぶ。
【０００３】
素子・配線の微細化、低電力化・高速化にともない、センスアンプを十分に対称に設計・製造することが難しくなってきている。
【０００４】
図９は、従来のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）デバイスにおけるメモリセルアレイ部とセンスアンプ部の典型的な構成例を模式的に示す図である。なお、図９に示した構成は、センスアンプ（例えばＳＡ０）に接続される２本の平行なビット線（例えばＢＬ０、ＢＬ１）を、センスアンプ（ＳＡ０）に対して同一方向に折り返し構造で接続する折り返し型（ｆｏｌｄｅｄ）ビット線方式とされる。ビット線対（例えばＢＬ０、ＢＬ１）とワード線との全ての交点にメモリセルＭＣが接続される１交点メモリセル構成（オープンビット線方式）に対して、図９の折り返し型ビット線は、ビット線対（例えばＢＬ０、ＢＬ１）とワード線との半分の交点にメモリセルが配置される２交点メモリセル構成とされ、ワード線の電圧変動時等におけるビット線対間のノイズの相殺効果が期待できることから、大容量のＤＲＡＭ等に多用されている。
【０００５】
センスアンプ部２のビット線対（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲ）とメモリセルアレイ部１のビット線対（例えばＢＬ０、ＢＬ１）は、図９に示したように直結されているか、あるいは、トランスファゲート挿入位置と示した部分に挿入されたトランスファゲート（不図示）を挟んで、一対一で対応付けられている。
【０００６】
かかる構成のため、例えばワード線ＷＬ０の選択時には、センスアンプ（例えばＳＡ０、ＳＡ１）のビット線対のうちＴＲＵＥビット線（ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＴＲＵＥ）が信号側ビット線（ワード線ＷＬ０によって選択されるメモリセルＭＣ００、ＭＣ０２にそれぞれ接続するビット線）となり、ＢＡＲビット線（ＳＡ０＿ＢＬ＿ＢＡＲ、ＳＡ１＿ＢＬ＿ＢＡＲ）がリファレンス側ビット線になる。一方、ワード線ＷＬ１の選択時には、逆に、センスアンプ（ＳＡ０、ＳＡ１）のビット線対のうちＢＡＲビット線（ＳＡ０＿ＢＬ＿ＢＡＲ、ＳＡ１＿ＢＬ＿ＢＡＲ）が信号側ビット線（ワード線ＷＬ１によって選択されるメモリセル（ＭＣ１１、ＭＣ１３）にそれぞれ接続するビット線）となり、ＴＲＵＥビット線（ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＴＲＵＥ）がリファレンス側ビット線になる。センスアンプ（ＳＡ０）のビット線対（ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲ）は、カラムデコーダ（不図示）からのカラム選択信号ＹＳ０によってオン・オフ制御されるスイッチトランジスタ（「Ｙスイッチ」ともいう）を介して相補のデータ入出力線（ＩＯＴ、ＩＯＢ）にそれぞれ接続され、同様にして、センスアンプ（ＳＡ１）のビット線対（ＳＡ１＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＢＡＲ）は、カラムデコーダ（不図示）からのカラム選択信号ＹＳ１によってオン・オフ制御されるスイッチトランジスタ（「Ｙスイッチ」ともいう）を介して相補のデータ入出力線（ＩＯＴ、ＩＯＢ）にそれぞれ接続される。
【０００７】
なお、特許文献１には、１つのセンスアンプに対して、各ビット線をそれぞれトランスファゲートと両側から配線を介して接続し、センスアンプに両側から接続する前記各配線によって、対称な位置にある任意の２つのビット線をリファレンス関係にあるものとして扱う構成が開示されている。また特許文献２には、シェアードセンスアンプにおいて、センスアンプ側のビット線（ＳＢＬ）と、左のメモリセルアレイのビット線対（ＢＬＬ１、ＢＬＬ２）との間にそれぞれトランスファゲート（Ｔｒ１、Ｔｒ２）を備え、センスアンプ側のビット線（ＳＢＬ’）と、メモリセルアレイ側のビット線対（ＢＬＬ１’、ＢＬＬ２’）との間にそれぞれトランスファゲート（Ｔｒ１’、Ｔｒ２’）を備え、トランスファゲート（Ｔｒ１、Ｔｒ１’）は信号（ＳＨＬ１）で共通にオン・オフ制御し、トランスファゲート（Ｔｒ２、Ｔｒ２’）は信号（ＳＨＬ２）で共通にオン・オフ制御し、右のメモリセルアレイのビット線対との間にも同様にそれぞれトランスファゲートを備えた構成が開示されている。
【０００８】
【特許文献１】特開平０６−３３３３８２号公報
【特許文献２】特開平０９−０９１９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述したように、図９に示した構成においては、ワード線ＷＬ０が選択された場合、ＳＡ０＿ＢＬ＿ＴＲＵＥが信号側ビット線、ＳＡ０＿ＢＬ＿ＢＡＲがリファレンス側ビット線となり、ワード線ＷＬ１が選択された場合、ＳＡ０＿ＢＬ＿ＢＡＲが信号側ビット線、ＳＡ０＿ＢＬ＿ＴＲＵＥがリファレンス側ビット線となる。すなわち、センスアンプのビット線対のＴｒｕｅとＢａｒのうちのいずれが信号側ビット線となるかは、選択されたワード線に依存する。
【００１０】
このため、センスアンプのビット線対のＴｒｕｅとＢａｒのどちらが信号側ビット線になっても、等しく動作速度・動作マージンなどが確保できるように、センスアンプを、ビット線対に関して対称に設計・製造する必要がある。
【００１１】
また、センスアンプのビット線対のＴｒｕｅとＢａｒ、メモリセルデータのＨｉｇｈとＬｏｗについて、２×２＝４通りの組み合わせに対する、動作パターンに対して、シミュレーションやテスト等を行う必要がある。
【００１２】
センスアンプにおいては、ビット線対に関して完全に対称に設計・製造したとしても、容量、動作に関して、非対称性を有することになる。
【００１３】
ここで、容量の非対称性とは、例えば、選択ワード線のメモリセルに接続する信号側ビット線は、リファレンス側ビット線に対して、メモリセル分、容量が大きいことをいう。
【００１４】
動作の意味の非対称性とは、例えば、リフレッシュ、及び書き込み時、目標電位に到達する意味があるのは、信号側のビット線のみであることに対応する。
【００１５】
しかし、図９に示した従来の構成の場合、センスアンプのビット線対Ｔｒｕｅ、Ｂａｒのうち、どちらのビット線が信号側ビット線となっても等しく動くようにしなければならないため、結局、センスアンプをビット線対に関して、対称に設計・製造するしかない。
【００１６】
ところが、前述したように、センスアンプを、ビット線対に関して、寄生成分まで考慮して、十分に対称に設計・製造することは、著しく難しくなってきている。
【００１７】
したがって、本発明の目的は、センスアンプのビット線対に関する対称性の考慮を緩和もしくは不要とする半導体メモリ装置を提供することにある。本発明は、設計、製造の容易化を実現し、動作を安定化する半導体メモリ装置を提供することもその目的としている。
【課題を解決するための手段】
【００１８】
本願で開示される発明は、上記課題を解消するため、概略以下の構成とされる。
【００１９】
本発明の１つのアスペクト（側面）に係る装置は、ワード線とビット線とに関連付けて配置されるメモリセルを複数備えたメモリセルアレイと、センスアンプのビット線対と、前記メモリセルアレイの対応するビット線との接続を切替制御する切替制御手段と、を備え、前記切替制御手段は、ワード線によって選択されるメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプ側からみて第１のビット線である場合には、前記第１のビット線を前記センスアンプのビット線対の第１のビット線に接続し、且つ、前記センスアンプのビット線対の第２のビット線を、非選択のメモリセルに接続するメモリセルアレイ側のビット線に接続し、ワード線によって選択されているメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプ側からみて第２のビット線である場合には、前記第２のビット線を前記センスアンプのビット線対の前記第１のビット線に接続し、且つ、前記センスアンプのビット線対の第２のビット線を、非選択のメモリセルに接続するメモリセルアレイ側のビット線に接続する。
【００２０】
本発明の他のアスペクト（側面）に係る装置は、ワード線とビット線とに関連付けて配置されるメモリセルを複数備えたメモリセルアレイを有し、センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がオン・オフ制御される半導体メモリ装置であって、前記センスアンプに対応するメモリセルアレイ側のビット線として、第１、第２、第３のビット線の計３本が割り当てられ、このうち、前記第１及び／又は第３のビット線は、前記センスアンプの隣のセンスアンプ又は両隣のセンスアンプのビット線対との接続が切替自在とされ、ｎ個（ただし、ｎは正整数）のセンスアンプに対して、メモリセルアレイ側のビット線として２ｎ＋１本のビット線が対応し、ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプのビット線対に対して割り当てられた前記第１のビット線である場合、前記メモリセルアレイ側の前記第１のビット線を、前記センスアンプのビット線対を構成する第１のビット線に接続し、且つ、前記メモリセルアレイ側の前記第２のビット線を、前記センスアンプのビット線対を構成する第２のビット線に接続し、ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプのビット線対に対して割り当てられた前記第２のビット線である場合、前記メモリセルアレイ側の前記第２のビット線を、前記センスアンプのビット線対を構成する前記第１のビット線に接続し、且つ、前記メモリセルアレイ側の前記第３のビット線を、前記センスアンプのビット線対を構成する前記第２のビット線に接続する、ように切替制御する手段を備え、前記メモリセルアレイにおいて、どのワード線が選択されても、アクセスされるメモリセルに接続されるセンスアンプのビット線は常に第１のビット線とされる。
【００２１】
本発明において、前記センスアンプのビット線対の前記第１のビット線は、前記センスアンプに対応する、前記メモリセルアレイ側の前記第１のビット線と前記第２のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲートの接続点に接続され、前記センスアンプの前記ビット線対の前記第２のビット線は、前記センスアンプに対応する、前記メモリセルアレイ側の前記第２ビット線と前記第３のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲート同士の接続点に接続され、前記メモリセルアレイ側のビット線のセンスアンプ側端部間に挿入されたトランスファゲート群のうち、偶数番目と奇数番目の一方の複数のトランスファゲートは第１の制御信号により共通にオン・オフ制御され、偶数番目と奇数番目の他方のトランスファゲートは、第２の制御信号により、共通にオン・オフ制御される。
【００２２】
本発明の他のアスペクト（側面）に係る装置は、センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がトランスファゲートを介してオン・オフ制御される半導体メモリ装置であって、一つの前記センスアンプに関して、前記センスアンプのビット線対の第１のビット線は、前記センスアンプに対応するメモリセルアレイ側の第１のビット線と第２のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲートの接続点に接続され、前記センスアンプの前記ビット線対の第２のビット線は、前記センスアンプに対応する、メモリセルアレイ側の前記第２のビット線と第３のビット線のセンスアンプ側端部の間に直列形態に挿入された２つのトランスファゲート同士の接続点に接続され、前記第１及び／又は第３のビット線は、前記センスアンプの隣のセンスアンプ又は両隣のセンスアンプのビット線対との接続が切替自在とされ、ｎ個（ただし、ｎは正整数）のセンスアンプに対して、前記メモリセルアレイ側のビット線として２ｎ＋１のビット線が設けられ、前記メモリセルアレイ側のビット線のセンスアンプ側端部間に挿入された前記トランスファゲートの集まりは２つの類に類別され、第１類のトランスファゲート群は第１の制御信号により共通にオン・オフ制御され、第２類のトランスファゲート群は第２の制御信号により共通にオン・オフ制御される。
【００２３】
本発明の他のアスペクト（側面）に係る装置は、センスアンプのビット線対とメモリセルアレイの対応するビット線との接続がトランスファゲートを介してオン・オフ制御される半導体メモリ装置であって、前記センスアンプのビット線対の第１及び第２のビット線が、前記センスアンプに対応する、メモリセルアレイ側の、偶数番目のビット線及び奇数番目のビット線にそれぞれ接続とされる接続形態と、前記センスアンプのビット線対の前記第１及び第２のビット線が、前記センスアンプに対応する、メモリセルアレイ側の奇数番目のビット線及び偶数番目のビット線にそれぞれ接続される接続形態と、を切替制御する手段を備え、前記メモリセルアレイにおいて、どのワード線が選択されても、アクセスされるメモリセルに接続されるセンスアンプのビット線は常に第１のビット線とされる。
【００２４】
本発明において、前記センスアンプのビット線対の前記第１のビット線は、前記センスアンプに対応する、メモリセルアレイの互いに相隣る、第１のビット線及び第２のビット線の各端部の間の２つのトランスファゲート同士の接続点に接続され、前記センスアンプのビット線対の前記第２のビット線は、前記センスアンプに対応する、メモリセルアレイの互いに相隣る、前記第２のビット線及び第３のビット線の各端部の間の２つのトランスファゲート同士の接続点に接続され、前記メモリセルアレイの相隣るビット線端部の間に接続されるトランスファゲート群のうち、偶数番目の複数のトランスファゲートは、第１の制御信号により共通にオン・オフ制御され、奇数番目の複数のトランスファゲートは、第２の制御信号により、共通にオン・オフ制御される。
【００２５】
本発明において、前記第１、第２の制御信号により、前記トランスファゲート群をすべてオンし、すべてのビット線を接続し、プリチャージ及びイコライズ動作を行う。
【００２６】
本発明において、前記第１、第２の制御信号でそれぞれオン・オフ制御されるプリチャージ用のトランジスタを、プリチャージ電源電位と前記センスアンプのビット線対の一方に接続してなる。
【００２７】
本発明において、前記第１及び第２の制御信号を入力し、前記第１及び第２の制御信号の論理演算結果により、前記センスアンプのビット線対のプリチャージを制御するプリチャージ制御信号を生成する論理回路を備えた構成としてもよい、
【００２８】
本発明において、前記センスアンプとして、両側のメモリセルアレイのビット線で共用されるシェアードセンスアンプを含む。
【００２９】
本発明において、前記センスアンプのビット線と、前記メモリセルアレイ側のビット線とが、対向して交互に配置され、前記センスアンプのビット線と前記メモリセルアレイ側のビット線の一方の端部は、前記センスアンプのビット線と前記メモリセルアレイ側のビット線の他方の端部から長手方向に沿ってさらに所定長さ拡延された位置にあり、前記センスアンプのビット線と前記メモリセルアレイ側のビット線の一方と交差するように、前記第１の制御信号が、ゲート電極パターンとして配設され、前記センスアンプのビット線と前記メモリセルアレイ側のビット線とに交差するように、前記第２の制御信号が、ゲート電極パターンとして配設され、前記第１、第２の制御信号のゲート電極パターンの長手方向に対して、斜め両側の半導体基板表面に、トランスファゲートの拡散層が配設され、前記ゲート電極パターンを間に挟んで斜め両側の拡散層は、一方の拡散層が前記センスアンプのビット線に接続される場合、他方の拡散層は前記メモリセルアレイのビット線に接続される構成としてもよい。
【００３０】
本発明の他のアスペクトに係る半導体集積回路装置は、第１及び第２のワード線で選択される第１及び第２のメモリセルがそれぞれ接続する第１及び第２のビット線を備えたメモリセルアレイを備え、前記第１及び第２のメモリセルに対応して設けられる一のセンスアンプのビット線対の第１のビット線と第２のビット線がそれぞれ論理値１と０である場合が、選択されたメモリセルのセルデータの高電位に対応し、前記センスアンプの前記ビット線対の前記第１のビット線と前記第２のビット線がそれぞれの論理値０と１である場合が、前記選択されたメモリセルのセルデータの低電位に対応する、という対応関係が、前記第１及び第２のメモリセルに関して同一とされている。
【００３１】
本発明の他のアスペクトに係る切替スイッチ回路は、複数の信号の接続先を一斉に切替えるスイッチ等に用いて好適とされ、第１の信号線群と、第２の信号線群とが、互いに、離間して対向して交互に配置され、前記第１の信号線群と交差するように、前記第１の制御信号がゲート電極パターンとして配設され、前記第１の信号線群の端部は、前記第２の信号線群の端部から長手方向に沿ってさらに所定長さ拡延されて位置し、前記第１及び第２の信号線群と交差するように、前記第２の制御信号がゲート電極パターンとして配設され、前記第１及び第２の制御信号のゲート電極パターンの長手方向に対して、斜め両側の半導体基板表面に、トランスファゲートの拡散層が配設され、前記ゲート電極パターンを間に挟んで斜め両側の拡散層は、一方の拡散層が前記第１の信号線に接続され、他方の拡散層は前記第２の信号線に接続され、前記第１の制御信号がオンのとき、前記第１の信号線と、前記第１の信号線に対して一側で相隣る第２の信号線が接続し、前記第２の制御信号がオンのとき、前記第１の信号線と、前記第１の信号線に対して他側で相隣る第２の信号線とが接続される。
【発明の効果】
【００３２】
本発明によれば、２種類のトランスファゲートを制御することで、センスアンプのビット線対のうち一方のビット線を常に信号側ビット線とすることができる。かかる本発明によれば、センスアンプのビット線対のうち一方のビット線が信号側ビット線となった場合のみの動作が保証できさえすればよい。このため、本発明は、センスアンプの完全な対称性の考慮を特段に緩和するか、不要としている。本発明によれば、センスアンプの対称性の考慮を緩和・不要としたことにより、設計・製造マージンを拡大することができ、従来方式と全く異なるセンスアンプ設計が可能になる。
【００３３】
また、本発明によれば、センスアンプのビット線対の片側のビット線が信号側ビット線となった場合のみの動作を保証できればよいことから、ビット線対に関して対称なセンスアンプを用いた場合でも、寄生成分までを含めた対称性を実現するための設計、調整等を不要としており、その設計・製造マージンを拡大することができ、製品歩留まりの向上、動作特性の安定化に貢献する。
【発明を実施するための最良の形態】
【００３４】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、図１を参照すると、ワード線（例えばＷＬ０）によって選択されているメモリセルに接続するメモリセルアレイ側のビット線がセンスアンプ（例えばＳＡ０）側からみて第１のビット線（例えばＢＬ０）である場合には、第１のビット線（ＢＬ０）を、センスアンプのビット線対の第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）に接続し、且つ、センスアンプ（ＳＡ０）のビット線対の第２のビット線（例えばＳＡ０＿ＢＬ＿ＢＡＲ）を、非選択のメモリセルに接続するメモリセルアレイ側のビット線（ＢＬ１）に接続する。また、ワード線（例えばＷＬ１）によって選択されているメモリセルに接続するメモリセルアレイ側のビット線が、センスアンプ（ＳＡ０）側からみて第２のビット線（ＢＬ１）である場合には、第２のビット線（ＢＬ１）をセンスアンプ（ＳＡ０）のビット線対の第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）に接続し、且つ、センスアンプ（ＳＡ０）のビット線対の第２のビット線（例えばＳＡ０＿ＢＬ＿ＢＡＲ）を、非選択のメモリセルに接続するメモリセルアレイ側のビット線（ＢＬ２）に接続する。
【００３５】
より詳細には、本発明においては、１つのセンスアンプ（例えばＳＡ０）に対応するメモリセルアレイ側のビット線として、３本のビット線（ＢＬ０、ＢＬ１、ＢＬ２）が割り当てられ、このうち第３のビット線（ＢＬ２）は、センスアンプ（ＳＡ０）の隣のセンスアンプ（ＳＡ１）のビット線対の一方（例えばＳＡ１＿ＢＬ＿ＴＲＵＥ）との接続が切替自在とされる。また、センスアンプ（ＳＡ０）の隣のセンスアンプ（例えばＳＡ１）に対応するメモリセルアレイ側のビット線として、３本のビット線（ＢＬ２、ＢＬ３、ＢＬ４）が割り当てられ、このうち、第１、第３のビット線（ＢＬ２、ＢＬ４）は、センスアンプ（ＳＡ１）の両隣のセンスアンプ（ＳＡ０と、不図示のＳＡ２）のビット線対のビット線の一方との接続がそれぞれ切替自在とされている。
【００３６】
本発明においては、ｎ個（ただし、ｎは正整数）のセンスアンプには、メモリセルアレイ側のビット線として、２ｎ＋１本のビット線が対応している。
【００３７】
このように、本発明において、ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、センスアンプ（例えばＳＡ０）のビット線対に対して割り当てられた第１のビット線（ＢＬ０）である場合、第１のビット線（ＢＬ０）を、前記センスアンプのビット線対を構成する第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）に接続し、前記第２のビット線（ＢＬ１）を前記センスアンプ（ＳＡ０）のビット線対を構成する第２のビット線（例えばＳＡ０＿ＢＬ＿ＢＡＲ）に接続し、ワード線で選択されたメモリセルに接続するメモリセルアレイ側のビット線が、前記センスアンプ（ＳＡ０）のビット線対に対して割り当てられた第２のビット線（ＢＬ１）である場合、前記メモリセルアレイ側の前記第２のビット線（ＢＬ１）を、前記センスアンプ（ＳＡ０）のビット線対を構成する前記第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）に接続し、前記メモリセルアレイ側の前記第３のビット線（ＢＬ２）を、前記センスアンプ（ＳＡ０）のビット線対を構成する前記第２のビット線（例えばＳＡ０＿ＢＬ＿ＢＡＲ）に接続するように切替制御する。
【００３８】
そして、かかる切替制御を実現するため、本発明は、その一実施形態において、センスアンプに対応する、メモリセルアレイ側のビット線に関して、相隣る２本のビット線の組（ＢＬ０、ＢＬ１）、（ＢＬ１、ＢＬ２）、（ＢＬ２、ＢＬ３）、（ＢＬ３、ＢＬ４）の端部の間に、直列形態に接続された偶奇２つのトランスファゲート（ＴＧ０＿Ｅ、ＴＧ０＿Ｏ）、（ＴＧ１＿Ｅ、ＴＧ１＿Ｏ）、（ＴＧ２＿Ｅ、ＴＧ２＿Ｏ）、（ＴＧ３＿Ｅ、ＴＧ３＿Ｏ）をそれぞれ備え、センスアンプ（例えばＳＡ０）のビット線対のうちの第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）は、対応するメモリセルアレイの相隣るビット線（ＢＬ０、ＢＬ１）間の偶奇２つのトランスファゲート（ＴＧ０＿Ｅ、ＴＧ０＿Ｏ）の接続点に接続され、前記センスアンプ（ＳＡ０）のビット線対の第２のビット線（例えばＳＡ０＿ＢＬ＿ＢＡＲ）は、前記第１のビット線（例えばＳＡ０＿ＢＬ＿ＴＲＵＥ）が接続された偶奇２つのトランスファゲート（ＴＧ０＿Ｅ、ＴＧ０＿Ｏ）の隣りに配置された、偶奇２つのトランスファゲート（ＴＧ１＿Ｅ、ＴＧ１＿Ｏ）の接続点に接続され、前記メモリセルアレイの相隣るビット線間に接続される偶奇のトランスファゲートのうち、第１類(例えば奇数番目と偶数番目の一方)のトランスファゲート（ＴＧ０＿Ｅ、ＴＧ１＿Ｅ、ＴＧ２＿Ｅ、ＴＧ３＿Ｅ）は第１の制御信号（ＳＨＲ＿ＥＶＥＮ）により、共通にオン・オフ制御され、第２類(例えば奇数番目と偶数番目の他方)のトランスファゲート（ＴＧ０＿Ｏ、ＴＧ１＿Ｏ、ＴＧ２＿Ｏ、ＴＧ３＿Ｏ）は、第２の制御信号（ＳＨＲ＿ＯＤＤ）により、共通にオン・オフ制御される。
【００３９】
本発明によれば、２種類のトランスファゲートを制御することで、センスアンプのビット線対のうち一方のビット線が常に信号側ビット線となるように制御する。
【００４０】
また、本発明においては、第１、第２の制御信号でそれぞれオン・オフ制御されるプリチャージ用のトランジスタ（ＭＮ１１、ＭＮ１２）を、プリチャージ電源電位と前記センスアンプのビット線対の一方との間に接続した構成としてもよい。
【００４１】
あるいは、本発明においては、前記第１及び第２の制御信号を入力し、前記第１及び第２の制御信号の論理演算結果により、前記センスアンプのビット線対のプリチャージを制御するプリチャージ制御信号を生成する論理回路を備えた構成としてもよい。以下、具体的な実施例に即して説明する。
【実施例】
【００４２】
図１は、本発明の一実施例の構成を模式的に示す図である。特に制限されないが、本実施例において、ビット線は折り返し型とされ、図１を参照すると、メモリセルアレイ部１は、ワード線（ＷＬ０、ＷＬ１）と２点交差方式で接続するビット線（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）を備えている。すなわち、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ２、ＢＬ４との各交点に、メモリセルＭＣ００、ＭＣ０２、ＭＣ０４が配置され、ワード線ＷＬ１とビット線ＢＬ１、ＢＬ３との各交点に、メモリセルＭＣ１１、ＭＣ１３が配置されている。
【００４３】
センスアンプ部２は、増幅器本体に加え、ビット線のプリチャージや、カラム選択信号ＹＳ０、ＹＳ１によってオン・オフ制御されるＹスイッチなどの回路も含む。センスアンプＳＡ０のＴＲＵＥ、ＢＡＲのビット線対ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲはＹスイッチを介してデータ入出力線対Ｉ０Ｔ、ＩＯＢに接続されている。センスアンプＳＡ１のＴＲＵＥ、ＢＡＲのビット線対ＳＡ１＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＢＡＲはＹスイッチを介してデータ入出力線対Ｉ０Ｔ、ＩＯＢに接続されている。センスアンプイネーブル信号ＳＡ＿ＥＮＡＢＬＥは、センスアンプの動作を制御する信号である。
【００４４】
メモリセルアレイ側のビット線ＢＬ０とＢＬ１の間には、トランスファゲートＴＧ０＿Ｅ、ＴＧ０＿Ｏが直列形態に接続され、トランスファゲートＴＧ０＿Ｅ、ＴＧ０＿Ｏの接続点にセンスアンプＳＡ０側のＴＲＵＥビット線ＳＡ０＿ＢＬ＿ＴＲＵＥが接続されている。
【００４５】
メモリセルアレイ側のビット線ＢＬ１とＢＬ２の間には、トランスファゲートＴＧ１＿Ｅ、ＴＧ１＿Ｏが直列形態に接続され、トランスファゲートＴＧ１＿Ｅ、ＴＧ１＿Ｏの接続点にセンスアンプＳＡ０側のＢＡＲビット線ＳＡ０＿ＢＬ＿ＢＡＲが接続されている。
【００４６】
メモリセルアレイ側のビット線ＢＬ２とＢＬ３の間には、トランスファゲートＴＧ２＿Ｅ、ＴＧ２＿Ｏが直列形態に接続され、トランスファゲートＴＧ２＿Ｅ、ＴＧ２＿Ｏの接続点にセンスアンプＳＡ１側のＴＲＵＥビット線ＳＡ１＿ＢＬ＿ＴＲＵＥが接続されている。
【００４７】
メモリセルアレイ側のビット線ＢＬ３とＢＬ４の間には、トランスファゲートＴＧ３＿Ｅ、ＴＧ３＿Ｏが直列形態に接続され、トランスファゲートＴＧ３＿Ｅ、ＴＧ３＿Ｏの接続点にセンスアンプＳＡ１側のＢＡＲビット線ＳＡ１＿ＢＬ＿ＢＡＲが接続されている。
である。
【００４８】
制御信号ＳＨＲ＿ＥＶＥＮは、偶数番目のトランスファゲートＴＧ０＿Ｅ、ＴＧ１＿Ｅ、ＴＧ２＿Ｅ、ＴＧ３＿Ｅのゲートに共通に接続され、これらを共通にオン・オフ制御する。
【００４９】
制御信号ＳＨＲ＿ＯＤＤは、奇数番目のトランスファゲートＴＧ０＿Ｏ、ＴＧ１＿Ｏ、ＴＧ２＿Ｏ、ＴＧ３＿Ｏのゲートに共通に接続され、これらを共通にオン・オフ制御する。トランスファゲートはＭＯＳトランジスタよりなる。なお、図１では、簡単のため、２つのセンスアンプＳＡ０、ＳＡ１、対応するメモリセルアレイ側の４本のビット線ＢＬ０〜ＢＬ３、偶奇２本のワード線ＷＬ０、ＷＬ１を例示したが、本発明はかかる構成に限定されるものでないことは勿論である。
【００５０】
図１において、メモリセルアレイの端のビット線ＢＬ４には、ワード線ＷＬ０との交点にメモリセルＭＣ０４が配置されている例が示されているが、メモリセルアレイの端に位置するビット線ＢＬ４は、信号側ビット線となることがないため、メモリセルＭＣ０４が接続されていない構成であってもよい（メモリセルＭＣ０４は無くてもよい）。あるいは、メモリセルアレイの端部のビット線ＢＬ４は、メモリセルアレイに予め余分に配設されるビット線（ダミービット線）を用いてもよい（すなわち、ダミーなメモリセルＭＣ０４が接続されていてもよい）。
【００５１】
図２は、ＤＲＡＭのメモリセルの構成の一例を示す図である。図２に示すように、ＤＲＡＭのメモリセルは、１トランジスタＭＣ＿Ｔｒと１容量Ｃの構成とされる。ＮＭＯＳトランジスタよりなる１トランジスタＭＣ＿Ｔｒのゲートはワード線ＷＬに接続され、ドレインはビット線ＢＬに接続され、ソースは容量Ｃの一端に接続されている。容量Ｃの他端は、プレート電源に接続されている。
【００５２】
図３は、図１のセンスアンプ部２のＳＡ０、ＳＡ１の構成の一例を示す図である。図３を参照すると、ＳＡＰにソースが共通接続されたＰＭＯＳトランジスタＰＭ１、ＰＭ２と、ＳＡＮにソースが共通接続されたＮＭＯＳトランジスタＮＭ１、ＮＭ２と、を備え、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレイン同士が接続され、ＴＲＵＥビット線（正転ビット線）ＳＡ＿ＢＬ＿ＴＲＵＥに接続され、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２のドレイン同士が接続され、ＢＡＲビット線（反転ビット線）ＳＡ＿ＢＬ＿ＢＡＲに接続され、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のゲート同士が接続されて、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２のドレインの接続点に、交差接続され、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２のゲート同士が接続されＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレインの接続点に交差接続されている。また、ビット線ＳＡ＿ＢＬ＿ＴＲＵＥ、ＳＡ＿ＢＬ＿ＢＡＲにソースがそれぞれ接続され、ドレイン同士が接続され、プリチャージ電源（１／２ＶＤＤ）に接続され、ゲートにプリチャージ信号ＰＲＥを入力とするＮＭＯＳトランジスタＮＭ３、ＮＭ４と、ＳＡ＿ＢＬ＿ＴＲＵＥとＳＡ＿ＢＬ＿ＢＡＲの間に接続され、ゲートにプリチャージ信号ＰＲＥを入力とするＮＭＯＳトランジスタＮＭ４を備えている。ＮＭＯＳトランジスタＮＭ３、ＮＭ４はプリチャージ回路、ＮＭＯＳトランジスタＮＭ５はイコライザ回路を構成している。なお、ＮＭＯＳトランジスタＮＭ３、ＮＭ４、ＮＭ５からなるプリチャージ・イコライズ回路は、センスアンプ（例えばＳＡ０）側のビット線対間に設けるのではなく、トランスファゲート（ＴＧ０＿Ｅ、ＴＧ０＿Ｏ）に対してメモリセルアレイ部１側のビット線（ＢＬ０、ＢＬ１）間に配設してもよいことは勿論である。
【００５３】
図３に示す構成を、図９の従来のセンスアンプに適用した場合、ビット線対ＳＡ＿ＢＬ＿ＴＲＵＥとＳＡ＿ＢＬ＿ＢＡＲに関して、対称な構成とすることが必要とされる。
【００５４】
これに対して、図３に示す構成を、図１の本実施例のセンスアンプに適用する場合、センスアンプは、ビット線対に関して、非対称であってもよい。例えば、図３のＰＭＯＳトランジスタＰＭ１の電流駆動能力（利得係数β、すなわち、Ｗ／Ｌ比）をＰＭＯＳトランジスタＰＭ２よりも大とし、ＮＭＯＳトランジスタＮＭ２の電流駆動能力（利得係数β、すなわち、Ｗ／Ｌ比）をＮＭＯＳトランジスタＮＭ１よりも大とするようにしてもよい。かかる構成により、センスアンプのフリップフロップによる、ＴＲＵＥ側の高電位側（ＳＡＰ電位）へのプルアップ、及び、ＢＡＲ側の低電位側（ＳＡＮ電位）へのプルダウンを高速化することができる。
【００５５】
本実施例のＤＲＡＭ回路の動作について説明する。なお、使用する電圧（電源電圧）は、ＨｉｇｈとＬｏｗの２段階と、その中間の１／２ＶＤＤ（プリチャージ電圧）とする。
【００５６】
図１のメモリセルＭＣ００、ＭＣ１１には、セルデータとして、Ｈｉｇｈ電位が書き込まれており、メモリセルＭＣ０２、ＭＣ１３には、セルデータとしてＬｏｗ電位が書き込まれているものとする。
【００５７】
信号側ビット線がセンスアンプのＴＲＵＥビット線、リファレンス側ビット線がセンスアンプのＢＡＲビット線になるように制御する手順を説明する。
【００５８】
図４は、本実施例においてこの制御手順を説明するタイミングチャートである。
【００５９】
最初に、ワード線ＷＬ０（偶数番目のワード線選択の一例）に接続されているメモリセルから信号を読み出す場合について説明する。
【００６０】
選択ワード線ＷＬ０に共通に接続されているメモリセルＭＣ００、ＭＣ０２、ＭＣ０４にそれぞれ接続されているビット線ＢＬ０、ＢＬ２、ＢＬ４のうち、ＢＬ０、ＢＬ２を、センスアンプＳＡ０、ＳＡ１のＴＲＵＥビット線ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＴＲＵＥにそれぞれ接続するには、制御信号ＳＨＲ＿ＥＶＥＮをＨｉｇｈとし、制御信号ＳＨＲ＿ＯＤＤをＬｏｗに設定すればよい。
【００６１】
まず、プリチャージ制御信号ＰＲＥ、ＳＨＲ＿ＥＶＥＮをＨｉｇｈとして、ビット線イコライズ・プリチャージを行う（図４の「ＰＲＥ  ＣＨＡＲＧＥ」の区間参照）。このとき、図４に示すように、制御信号ＳＨＲ＿ＯＤＤもＨｉｇｈとしてよい。プリチャージ期間に、制御信号ＳＨＲ＿ＥＶＥＮとＳＨＲ＿ＯＤＤがＨｉｇｈとなることで、図１のトランスファゲートＴＧ０＿Ｅ、ＴＧ１＿Ｅ、ＴＧ２＿Ｅ、ＴＧ３＿Ｅ、ＴＧ０＿Ｏ、ＴＧ１＿Ｏ、ＴＧ２＿Ｏ、ＴＧ３＿Ｏが全てオン状態となり、センスアンプのビット線対（ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲ、ＳＡ１＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＢＡＲ）とメモリセルアレイの全てのビット線（ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４）が通電し、１／２ＶＤＤにイコライズ・プリチャージされる。
【００６２】
イコライズ・プリチャージが完了したら、プリチャージ制御信号ＰＲＥと、制御信号ＳＨＲ＿ＯＤＤをＬｏｗとする。ＳＨＲ＿ＥＶＥＮはＨｉｇｈレベルに保たれる。
【００６３】
続いて、ワード線ＷＬ０をＨｉｇｈとして（図４の「ＷＬ０  ＯＮ」の区間参照）、センスアンプＳＡ０、ＳＡ１は、メモリセルＭＣ００、ＭＣ０２のセルデータの信号電圧（ビット線に読み出された電圧）を読み出す。セルデータの信号パスは、ＢＬ０とＳＡ０＿ＢＬ＿ＴＲＵＥ、及び、ＢＬ２、ＳＡ１＿ＢＬ＿ＴＲＵＥである。
【００６４】
そして、センスアンプの活性化を制御するＳＡＮをＬｏｗ電位、ＳＡＰをＨｉｇｈ電位にして、センスアンプＳＡ０、ＳＡ１を活性化し、ビット線対の電圧を増幅する（図４の「ＡＭＰＬＩＦＹ」の区間参照）。センスアンプＳＡ０、ＳＡ１は、入力と出力を交差接続した２つのインバータよりなるフリップフロップから構成されており、ビット線対のＴＲＵＥビット線を信号側ビット線、ＢＡＲビット線をリファレンス側ビット線として増幅する。
【００６５】
センスアンプによる増幅が完了したら、ワード線ＷＬ０をＬｏｗに戻し、ＳＡＮをＨｉｇｈに、ＳＡＰをＬｏｗに戻す（図４の「ＩＤＬＥ」区間参照）。
【００６６】
なお、図４に示す例では、ＩＤＬＥ期間において、ＳＨＲ＿ＥＶＥＮをＨｉｇｈからＬｏｗに戻しているが、続くプリチャージ期間でＳＨＲ＿ＥＶＥＮをＨｉｇｈにすることを考えると、ＩＤＬＥ期間にＳＨＲ＿ＥＶＥＮを必ずしもＬｏｗに設定する必要はない。すなわち、ＩＤＬＥ期間と、次のＰＲＥＣＨＡＲＧＥ期間とＳＨＲ＿ＥＶＥＮをＨｉｇｈに保持し続けてもよい。
【００６７】
次に、図１及び図４を参照して、ワード線ＷＬ１に接続されているメモリセルから信号を読み出す場合について説明する。
【００６８】
選択ワード線ＷＬ１に共通に接続されているメモリセルＭＣ１１、ＭＣ１３が接続されているビット線ＢＬ１、ＢＬ３を、センスアンプ側のＴＲＵＥビット線ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＴＲＵＥに接続するには、ＳＨＲ＿ＥＶＥＮをＬｏｗとし、ＳＨＲ＿ＯＤＤをＨｉｇｈに設定すればよい。
【００６９】
ビット線イコライズ・プリチャージは、プリチャージ制御信号ＰＲＥ、制御信号ＳＨＲ＿ＯＤＤをＨｉｇｈにして行う（図４の「ＩＤＬＥ」の次に「ＰＲＥＣＨＡＲＧＥ」区間参照）。図４に示す例では、ＳＨＲ＿ＯＤＤとともに、ＳＨＲ＿ＥＶＥＮもＨｉｇｈとしている。センスアンプのビット線とメモリセルアレイの全てのビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４が１／２ＶＤＤにイコライズ・プリチャージされる。イコライズ・プリチャージが完了したら、プリチャージ制御信号ＰＲＥと制御信号ＳＨＲ＿ＥＶＥＮをともにＬｏｗとする。
【００７０】
続いて、ワード線ＷＬ１をＨｉｇｈとし（図４の「ＷＬ１  ＯＮ」区間参照）、センスアンプＳＡ０、ＳＡ１は、メモリセルＭＣ１１、ＭＣ１３のセルデータの信号電圧（ビット線に読み出された電圧）を読み出す。セルデータの信号パスは、ＢＬ１とＳＡ０＿ＢＬ＿ＴＲＵＥ、及び、ＢＬ３とＳＡ１＿ＢＬ＿ＴＲＵＥである。
【００７１】
そして、ＳＡＮをＬｏｗ、ＳＡＰをＨｉｇｈにして、センスアンプＳＡ０、ＳＡ１を活性化し、ビット線の電圧を増幅する（図４の「ＷＬ１  ＯＮ」のあとの「ＡＭＰＬＩＦＹ」区間参照）。
【００７２】
センスアンプＳＡ０、ＳＡ１による増幅が完了したら、Ｈｉｇｈのワード線ＷＬ１をＬｏｗに戻し、ＳＡＮをＨｉｇｈとし、ＳＡＰをＬｏｗに戻す（図４では不図示のＩＤＬＥ）。
【００７３】
以上の２種類の動作において、メモリセルアレイ部１の各ビット線が、信号側とリファレンス側どちらになるかは、選択されるワード線に依存していたが、制御信号ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤの値を制御することにより、センスアンプ側では、必ず、ＴＲＵＥビット線が、信号側ビット線となり、ＢＡＲビット線がリファレンス側ビット線となる。
【００７４】
ところで、１トランジスタでメモリセルを構成するＤＲＡＭのセンスアンプの設計・製造において、いかに速く、セルに充分なＨｉｇｈレベルを書き込むかが、最も重要である。
【００７５】
つまり、センスアンプの増幅動作の重要度は、例えば、
（１）信号側ビット線をＨｉｇｈにする、
（２）リファレンス側ビット線をＬｏｗにする、
（３）信号側ビット線をＬｏｗにする、
（４）リファレンス側ビット線をＨｉｇｈにする、
というように順位付けることができる。
【００７６】
そして、センスアンプは、増幅動作のうち重要なものを得意とするように、設計することが好ましい。
【００７７】
図９に示した従来の構成では、センスアンプのビット線対のうちどちらが信号側ビット線になるかは、選択ワード線に依存して切り替わるため、センスアンプは、ビット線対に関して対称性を保ち、設計・製造する必要があった。
【００７８】
これに対して、本実施例によれば、センスアンプのビット線対の一方のビット線のみが、常に信号側ビット線となるように制御可能としており、以下のような作用効果を奏することができる。
【００７９】
（Ａ）半導体メモリ装置の回路・レイアウト設計を容易化することができる。本発明によれば、寄生成分（容量・寄生抵抗）などにより、動作特性において、対称性が崩れた場合や、意図的に、非対称に設計した場合でも、一方のビット線が信号側ビット線になった場合にのみ正しく動作すればよい構成とされているため、従来の構成と比べ、動作速度・動作マージン等において、余裕のある設計を行うことが可能となる。これにより、動作特性の安定化の信頼性の向上に貢献する。
【００８０】
（Ｂ）半導体メモリ装置の製造を容易化し、歩留りを向上させることができる。製造のばらつきにより特性がずれても、一方のビット線が信号側ビット線になった場合のみ正しく動けばよいのだから、従来の構成と比べ、余裕がある。
【００８１】
（Ｃ）センスアンプのシミュレーションを簡易化させることができる。図９の構成においては、ビット線のＴｒｕｅ・Ｂａｒ、メモリセルのＨｉｇｈ・Ｌｏｗで２×２＝４通りの動作パターンについて行う必要があるが、本発明によれば、メモリセルのＨｉｇｈ・Ｌｏｗのみになるので、２通りで済む。なお、トランスファゲートおよびその制御回路のシミュレーションは、別途必要である。
【００８２】
さらに、テストパターンの作成に関連して、図９の構成の場合、ワード線ＷＬ０で選択されるメモリセルＭＣ００にセンスアンプＳＡ０からＨｉｇｈ電位を書き込む場合には、書き込みデータとして、ＩＯＴ＝Ｈｉｇｈ（ＩＯＢ＝Ｌｏｗ）とし、ワード線ＷＬ１で選択されるメモリセルＭＣ１１にセンスアンプＳＡ０からＨｉｇｈ電位を書き込む場合、書き込みデータとして、ＩＯＴ＝Ｌｏｗ（ＩＯＢ＝Ｈｉｇｈ）を与える必要がある。このため、メモリテストにおいて、メモリセルにＨｉｇｈ電位を書き込む場合、ビット線対に接続されるメモリセルに対して、選択ワード線に応じて、書き込みデータの論理値（データ入出力線対ＩＯＴ、ＩＯＢに与える論理値）を切り替える必要がある。
【００８３】
これに対して、図１に示した構成の本実施例によれば、ワード線ＷＬ０で選択されるメモリセルＭＣ００にセンスアンプＳＡ０からＨｉｇｈ電位を書き込む場合、書き込みデータとして、ＩＯＴ＝Ｈｉｇｈ（ＩＯＢ＝Ｌｏｗ）とし、ワード線ＷＬ１で選択されるメモリセルＭＣ１１にセンスアンプＳＡ０からＨｉｇｈ電位を書き込む場合にも、書き込みデータついて、ＩＯＴ＝Ｈｉｇｈ（ＩＯＢ＝Ｌｏｗ）を与えればよい。すなわち、ビット線対に接続するメモリセルＭＣ００、ＭＣ１１のＨｉｇｈデータは、センスアンプのＴＲＵＥビット線、データ入出力線ＩＯＴのＨｉｇｈ電位に対応し、メモリセルＭＣ００、ＭＣ１１のＬｏｗデータは、センスアンプのＴＲＵＥビット線、データ入出力線ＩＯＴのＬｏｗ電位に対応している。読み出しについても同様である。本実施例によれば、ビット線対に接続するメモリセルのセルデータの電位とデータ入出力線の論理値とが、選択ワード線によらず一対一で対応しているため、テストパターンの作成を簡易化する。また、半導体メモリを搭載した半導体集積回路装置に実装されるＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）によるパターン生成を容易化している。
【００８４】
次に、本発明の第２の実施例を説明する。図５は、本発明の第２の実施例の構成を示す図であり、折り返し型のビット線のビットマップ、メモリセルアレイ両側へのセンスアンプ配置、ビット線分割、シェアードアンプを採用したＤＲＡＭへの適用例を示している。ワード線とビット線の交点のうち、丸印で示したところにメモリセルが配置されている。図５に示す例では、センスアンプ部２０のセンスアンプ（ＳＡ００、ＳＡ０１）のビット線対と、対応するメモリセルアレイ部１０側のビット線との間のトランスファゲートによる接続制御に関して、制御信号ＳＨＲ０とＳＨＲ１が設けられている。またセンスアンプ部２１のセンスアンプ（ＳＡ１０、ＳＡ１１）のビット線対と、対応するメモリセルアレイ部１０及びメモリセルアレイ部１１のビット線との間のトランスファゲートによるそれぞれの接続制御に関して、制御信号ＳＨＲ２とＳＨＲ３、及び、制御信号ＳＨＲ４とＳＨＲ５がそれぞれ設けられている。さらに、センスアンプ部２２のセンスアンプ（ＳＡ２０、ＳＡ２１）のビット線対と、対応するメモリセルアレイ部１１側のビット線との間の、トランスファゲートによる接続制御に関して、制御信号ＳＨＲ６とＳＨＲ７が設けられている。
【００８５】
図５における各センスアンプ部２０、２１、２２のセンスアンプのＴＲＵＥビット線（ＳＡｘｘ＿ＢＬ＿ＴＲＵＥ）を、ワード線によって選択されたメモリセルに接続するビット線に接続するようにする場合、ワード線ＷＬ０〜ＷＬ７と、制御信号ＳＨＲ０〜ＳＨＲ７との関係は、図６に示すようなものとなる。図６は、図５の構成において、選択ワード線と、トランスファゲートのオン・オフを制御する制御信号ＳＨＲ１−ＳＨＲ７の活性化の制御を一覧（真理値表形式）で示した図である。
【００８６】
図６に示した制御により、センスアンプのＴＲＵＥビット線は、常に信号側ビット線となり、ＢＡＲのビット線がリファレンス側ビット線になる。より詳細に一例をみると、例えばワード線ＷＬ０を選択する場合、制御信号ＳＨＲ１、ＳＨＲ２をＨｉｇｈとし、他のＳＨＲ０、ＳＨＲ３−７をＬｏｗとし、選択ワード線ＷＬ０に接続するメモリセルＭＣ００のデータは、トランスファゲートを介してセンスアンプＳＡ１０のＴＲＵＥビット線ＳＡ１０＿ＢＬ＿ＴＲＵＥに伝達され、メモリセルＭＣ０１のデータは、トランスファゲートを介してセンスアンプＳＡ００のＴＲＵＥビット線ＳＡ００＿ＢＬ＿ＴＲＵＥに伝達され、メモリセルＭＣ０２のデータは、トランスファゲートを介してセンスアンプＳＡ１１のＴＲＵＥビット線ＳＡ１１＿ＢＬ＿ＴＲＵＥに伝達され、メモリセルＭＣ０３のデータは、トランスファゲートを介してセンスアンプＳＡ０１のＴＲＵＥビット線ＳＡ０１＿ＢＬ＿ＴＲＵＥに伝達される。
【００８７】
本実施例において、トランスファゲートは、シェアードアンプのためのトランスファゲートを兼ねているため、従来のシェアードアンプ方式からのチップ面積の増大は小さい。
【００８８】
次に、本発明の第３の実施例を説明する。図７は、本発明の第３の実施例の構成を示す図である。本実施例は、図１を参照して説明した前記実施例の構成に、ゲートがＳＨＲ＿ＯＤＤ、ＳＨＲ＿ＥＶＥＮにそれぞれ接続され、センスアンプＳＡ０のＢＡＲビット線ＳＡ０＿ＢＬ＿ＢＡＲと１／２ＶＤＤ（プリチャージ電源）間に接続されたＮＭＯＳトランジスタＮＭ１１、ＮＭ１２を備え、ゲートがＳＨＲ＿ＯＤＤ、ＳＨＲ＿ＥＶＥＮにそれぞれ接続され、センスアンプＳＡ１のＢＡＲビット線ＳＡ１＿ＢＬ＿ＢＡＲと１／２ＶＤＤ（プリチャージ電源）間に接続されたＮＭＯＳトランジスタＮＭ１３、ＮＭ１４を備えている。
【００８９】
本実施例によれば、プリチャージ期間に、図４に示したように、トランスファゲートの制御信号ＳＨＲ＿ＥＶＥＮ及びＳＨＲ＿ＯＤＤをともにＨｉｇｈに設定することで、全てのビット線（センスアンプのビット線対ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲ、ＳＡ１＿ＢＬ＿ＴＲＵＥ、ＳＡ１＿ＢＬ＿ＢＡＲとメモリセルアレイのビット線Ｂ１〜ＢＬ４）が繋がり（イコライズ）、プリチャージ電圧１／２ＶＤＤが供給される。なお、図７に示す例では、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１３は、非選択セルの容量を考慮して、センスアンプＳＡ０、ＳＡ１の各ＢＡＲビット線（常にリファレンス側ビット線）側に接続されている。
【００９０】
本発明の別の実施例として、レイアウトの一例を説明する。図８は、メモリセルアレイのビット線とトランスファゲート部分のレイアウトの例である。図８において、左右を走る配線１１〜１４、１５〜１７がビット線である。図８において、上下を走る配線１８、１９がトランスファゲートの共通ゲート（ゲート電極配線；図１のＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤ）である。また、図８において、斜めに描かれている領域２０、２１、２２、２３は、トランスファゲートの拡散層であり、２４〜３３はコンタクトである。
【００９１】
センスアンプ側のビット線（１５、１６、１７）と、メモリセルアレイ側のビット線（１１、１２、１３、１４）が、互いに対向して交互に配置され、センスアンプ側のビット線（１５、１６、１７）の端部は、メモリセルアレイ側のビット線（１１、１２、１３、１４）の端部から長手方向に沿ってさらに所定長さ拡延されて位置し（互いにオーバラップしている）、センスアンプ側のビット線（１５、１６、１７）に直交するように、第１の制御信号がゲート電極パターン（１８）として配設され、センスアンプ側のビット線（１５、１６、１７）及びメモリセルアレイ側のビット線（１１、１２、１３、１４）のオーバラップ領域に、第２の制御信号がゲート電極パターン（１８）として配設され、前記第１、第２の制御信号のゲート電極パターン（１８、１９）の長手方向に対して斜め両側の基板表面に、トランスファゲートの拡散層（２０、２１、２２、２３）が配設され、ゲート電極パターンを間に挟んで斜め両側の拡散層は、一方の拡散層が前記センスアンプのビット線に接続されるとき、他方の拡散層はメモリセルアレイのビット線に接続される構成としてもよい。
【００９２】
より詳細には、図８を参照すると、例えば、左側がセンスアンプ、すなわち拡散層２０、２１、２２、２３の端のコンタクト２４、２５と、２６と２７、２８と２９に接続されるビット線１５、１６、１７が、センスアンプのビット線（ビット線ＳＡ０＿ＢＬ＿ＴＲＵＥ、ＳＡ０＿ＢＬ＿ＢＡＲ、ＳＡ１＿ＢＬ＿ＴＲＵＥ・・・）であり、拡散層２０、２１、２２、２３の中央のコンタクト３０、３１、３２、３３と接続されるビット線１１、１２、１３、１４がメモリセルアレイのビット線（ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬ３）というレイアウトとされる。なお、図８とは、逆に、図８の右側がセンスアンプ、すなわち拡散層２０、２１、２２、２３の端のコンタクト２４、２５と、２６と２７、２８と２９に接続されるビット線１５、１６、１７がメモリセルアレイのビット線であり、コンタクト３０、３１、３２、３３と接続されるビット線１１、１２、１３、１４がセンスアンプのビット線というレイアウトとしてもよい。
【００９３】
拡散層２０、２１、２２、２３をｎ＋拡散層とし、トランスファゲートをＮＭＯＳトランジスタとすると、ゲート電極１８をＨｉｇｈ電位、ゲート電極１９をＬｏｗ電位とすると、ビット線１５、１６、１７は、コンタクト２４、２６、２８からゲート電極１８直下のチャネル、コンタクト３１、３２、３３を介してビット線１２、１３、１４とそれぞれ通電する。一方、ゲート電極１８をＬｏｗ電位、ゲート電極１９をＨｉｇｈ電位とすると、ビット線１５、１６、１７は、コンタクト２５、２７、２９からゲート電極１８直下のチャネル、コンタクト３０、３１、３２を介してビット線１１、１２、１３とそれぞれ通電する。拡散層、チャネルをゲート電極に対して斜めに配置し、ｎ本の信号線とｎ＋１本の信号線間の接続をｎ本単位で切替えるスイッチは、メモリアレイのビット線とセンスアンプのビット線の接続をオン・オフ制御するトランスファゲートにのみ制限されず、任意の切替スイッチとして用いることもできる。
【００９４】
本実施例においては、偶奇数のトランスファゲートの共通ゲートを共に導通状態にすることにより、すべてのビット線を接続しイコライズ、プリチャージ動作を行う場合、デコーダからセンスアンプへのプリチャージ制御信号線ＰＲＥを別途用意することなく、共通ゲート信号線と共通化し、センスアンプの近くで、ＡＮＤ回路などを用いて、制御信号ＰＲＥを生成するようにしてもよい。トランスファゲートもプリチャージ用のＭＯＳトランジスタがＮＭＯＳトランジスタの場合、偶奇のトランジスタの共通ゲート信号ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤを入力するＡＮＤ回路の出力がプリチャージ制御信号となる。すなわち、図７において、ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤを入力するＡＮＤ回路（不図示）を用いて、制御信号ＰＲＥ（図３参照）を生成する。
【００９５】
また、トランスファゲートもプリチャージ用のＭＯＳトランジスタがＰＭＯＳトランジスタの場合、共通ゲート信号ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤのＯＲがプリチャージ制御信号となる。トランスファゲートがＮＭＯＳでプリチャージがＰＭＯＳの場合、共通ゲート信号ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤのＮＡＮＤ、トランスファゲートがＰＭＯＳでプリチャージがＮＭＯＳの場合、共通ゲート信号ＳＨＲ＿ＥＶＥＮ、ＳＨＲ＿ＯＤＤのＮＯＲがプリチャージ制御信号となる。
【００９６】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００９７】
【図１】本発明の一実施例の構成を示す図である。
【図２】図１のＤＲＡＭのメモリセルの構成を示す図である。
【図３】図１のセンスアンプの一例を示す図である。
【図４】本発明の一実施例の動作例を示すタイミング図である。
【図５】本発明の第２の実施例の構成を示す図である。
【図６】本発明の第２の実施例の選択ワード線と共通ゲート信号の対応を表形式で示す図である。
【図７】本発明の第３の実施例の構成を示す図である。
【図８】本発明の一実施例のレイアウトパターンを示す図である。
【図９】従来のセンスアンプとメモリセルアレイの構成を模式的に示す図である。
【符号の説明】
【００９８】
１、１０、１１  メモリセルアレイ部
２、２０、２１、２２  センスアンプ部
１１−１７  ビット線
１８、１９  共通ゲート配線
２０−２３  拡散層
２４−３３  コンタクト
ＢＬ０−ＢＬ３  ビット線
ＳＡ０、ＳＡ１、ＳＡ００、ＳＡ０１、ＳＡ１０、ＳＡ１１、ＳＡ２０、ＳＡ２２  センスアンプ
ＳＨＲ＿ＯＤＤ、ＳＨＲ＿ＥＶＥＮ、ＳＨＲ１−ＳＨＲ７  制御信号
ＴＧ０＿Ｅ、ＴＧ０＿Ｏ、ＴＧ１＿Ｅ、ＴＧ１＿Ｏ、ＴＧ２＿Ｅ、ＴＧ２＿Ｏ、ＴＧ３＿Ｅ、ＴＧ０＿Ｏ  トランスファゲート、
ＷＬ０−ＷＬ７  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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