(57)【要約】【課題】高速なデータ転送を可能にするデータ転送システムを提供する。【解決手段】例えば、配線基板上に、メモリコントローラを含んだ情報処理装置ＳＯＣと、２ランク構成のメモリモジュールＤＩＭＭとオンボードメモリＯＢＤとを実装する。ＳＯＣ、ＤＩＭＭ、ＯＢＤ内には、内部終端抵抗を設定可能なＯＤＴ機能を搭載する。配線基板上では、ＳＯＣからの配線を分岐して、それぞれＤＩＭＭとＯＢＤに接続する。このような構成において、ＳＯＣからＤＩＭＭにライトアクセスする際には、ＯＢＤのＯＤＴ機能をオンに設定し、ＤＩＭＭのＯＤＴ機能をオフに設定する。一方、ＳＯＣからＯＢＤにライトアクセスする際には、ＯＢＤのＯＤＴ機能をオフに設定し、ＤＩＭＭの２ランク構成の内のいずれか一方（例えばメモリチップＳＤ１，ＳＤ２の内のＳＤ１側）のＯＤＴ機能をオンに設定する。【選択図】図１
2008046797.tif 000002
【特許請求の範囲】
【請求項１】
配線基板上に実装され、第１データ端子およびメモリコントローラを含んだ情報処理装置と、
前記配線基板上に実装され、第２データ端子を含み、前記情報処理装置からの命令に応じて前記第２データ端子から入力されたデータを記憶し、前記情報処理装置からの命令に応じて前記第２データ端子に対して終端抵抗を接続可能な第１メモリ装置と、
前記配線基板上に実装され、第３データ端子を含み、前記情報処理装置からの命令に応じて前記第３データ端子から入力されたデータを記憶し、前記情報処理装置からの命令に応じて前記第３データ端子に対して終端抵抗を接続可能な第２メモリ装置と、
前記配線基板上に形成され、前記第１データ端子と分岐ノードとを接続する第１配線経路と、
前記分岐ノードと前記第２データ端子とを接続する第２配線経路と、
前記分岐ノードと前記第３データ端子とを接続する第３配線経路とを具備し、
前記情報処理装置が前記第１メモリ装置に対してデータの書き込みを行う際、前記第２メモリ装置内では前記第３データ端子に対して終端抵抗が接続され、かつ前記第１メモリ装置内では前記第２データ端子に対して終端抵抗が接続されず、
前記情報処理装置が前記第２メモリ装置に対してデータの書き込みを行う際、前記第１メモリ装置内では前記第２データ端子に対して終端抵抗が接続され、かつ前記第２メモリ装置内では前記第３データ端子に対して終端抵抗が接続されないことを特徴とするデータ転送システム。
【請求項２】
請求項１記載のデータ転送システムにおいて、
前記第１配線経路上には、直列に挿入された第１抵抗素子が設けられ、
前記第２配線経路上には、直列に挿入された第２抵抗素子が設けられ、
前記第３配線経路上には、直列に挿入された第３抵抗素子が設けられることを特徴とするデータ転送システム。
【請求項３】
請求項１記載のデータ転送システムにおいて、
前記第１メモリ装置は、２ランク構成のメモリモジュールであり、
前記第２メモリ装置は、オンボードメモリであることを特徴とするデータ転送システム。
【請求項４】
請求項３記載のデータ転送システムにおいて、
前記情報処理装置が前記オンボードメモリに対してデータの書き込みを行う際、前記メモリモジュール内では、前記２ランク構成の内のいずれか一方のランクに該当するメモリチップ内で終端抵抗が接続され、かつ前記オンボードメモリ内では終端抵抗が接続されないことを特徴とするデータ転送システム。
【請求項５】
請求項１〜４のいずれか１項に記載のデータ転送システムにおいて、
前記第１メモリ装置および前記第２メモリ装置は、それぞれＤＤＲ２−ＳＤＲＡＭチップによって構成されることを特徴とするデータ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ転送システムに関し、特に、チップ内終端抵抗を搭載した複数の高速メモリと、当該メモリとの間でデータ送受信を行う情報処理装置とを含むデータ転送システムに適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、ＤＤＲ２−ＳＤＲＡＭ（Double Data Rate 2-Synchronous DRAM）などにおいて、ＯＤＴ（On Die Termination）と呼ばれる技術が広く知られている。このＯＤＴとは、反射による信号の乱れを抑えるため、チップ内部に終端抵抗を設ける技術であり、この終端抵抗は、ＯＤＴをオンに設定した際に、例えば電源電圧の１／２の電位に終端される。この技術を用いることによって、マザーボード上に終端抵抗を実装する必要がなくなるので、コストダウンなどの効果が得られる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、コンピュータシステムなどにおいては、データ転送速度の高速化と共に、そのシステムの用途に応じて各部品の実装形態なども多様化している。例えば、パーソナルコンピュータシステムでは、ＣＰＵからメモリコントローラを介してＤＤＲ２−ＳＤＲＡＭ等のメモリチップからなるＤＩＭＭ（Dual Inline Memory Module）を接続するような構成が一般的である。一方、組み込みシステム等では、例えば、メモリインタフェースを備えたＳＯＣ（System On Chip）から単体のメモリチップに接続するような構成が一般的であるが、この単体のメモリチップに加えて更にＤＩＭＭに接続するような構成が用いられることもある。
【０００４】
このようなシステムでは、ＳＯＣのデータバスを分岐させて単体のメモリチップとＤＩＭＭを接続する必要があり、信号の遅延や反射などの影響を十分考慮したシステム設計が求められる。特に、メモリチップが、ＤＤＲ２−ＳＤＲＡＭなどの場合、データ転送速度が例えば４００〜６６７Ｍｂｐｓ／ピンと高速になるので、波形品質に対する要求が更に厳しくなる。また、これに加えて、システムの小型化も勿論重要な要素である。
【０００５】
こうした中、前述したようなＯＤＴを用いることが有益となる。例えばＳＯＣのデータバスに単体のメモリチップのみが接続されるような場合においては、当該メモリチップのＯＤＴを用いて波形品質の確保が可能となる。しかしながら、単体のメモリチップに加えてＤＩＭＭを有するようなシステムでは、一般的に知られている方式でＯＤＴを用いると波形品質が確保できず、高速データ転送が困難となる恐れがある。
【０００６】
そこで、本発明の目的は、高速なデータ転送を可能にするデータ転送システムを提供することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
本発明によるデータ転送システムは、メモリコントローラを含んだ情報処理装置と、ＯＤＴ機能を備えた第１および第２メモリ装置とが配線基板上に実装されたものとなっている。配線基板上では、情報処理装置からの第１配線経路が分岐して、それぞれ第２配線経路と第３配線経路が形成されており、第２配線経路の先に第１メモリ装置が接続され、おり、第３配線経路の先に第２メモリ装置が接続される。このような構成において、情報処理装置から第１メモリ装置にライトアクセスする際には、第１メモリ装置／第２メモリ装置のＯＤＴをそれぞれオフ／オンに設定し、情報処理装置から第２メモリ装置にライトアクセスする際には、第１メモリ装置／第２メモリ装置のＯＤＴをそれぞれオン／オフに設定することが特徴となっている。
【０００９】
これによって、第１メモリ装置又は第２メモリ装置にライトアクセスする際に、振幅が大きく、反射の影響が少ない波形を各装置に対して入力可能になり、高速なデータ転送が実現可能になる。
【００１０】
また、本発明によるデータ転送システムは、前述したような構成において、第１メモリ装置が２ランク構成のメモリモジュールであり、第２メモリ装置が配線基板上に実装されたメモリチップ（オンボードメモリ）となっているものである。このような構成の場合、情報処理装置がオンボードメモリに対してデータの書き込みを行う際には、オンボードメモリのＯＤＴをオフに設定し、メモリモジュール内の一方のランクにおいてＯＤＴをオンに設定するとよい。これによって、両方のランクでＯＤＴをオンに設定する場合に比べて振幅が大きい波形を伝送可能となり、高速なデータ転送が実現可能になる。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、高速なデータ転送が可能になる。
【発明を実施するための最良の形態】
【００１２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００１３】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
図１は、本発明の一実施の形態によるデータ転送システムにおいて、その構成例を示す概略図であり、（ａ）はデータ信号の配線トポロジー、（ｂ）はストローブ信号の配線トポロジーを示すものである。図１（ａ），（ｂ）に示すデータ転送システムは、図示しない配線基板（ボード）上に、メモリコントローラやプロセッサ等を備えた情報処理装置ＳＯＣや、このＳＯＣからの命令に応じて記憶動作を行う第１および第２メモリ装置が実装された構成となっている。第１メモリ装置は、例えば、モジュール基板上に複数のメモリチップが搭載されたメモリモジュール（ＤＩＭＭ）であり、第２メモリ装置は、例えば、配線基板上に実装された単数又は複数のメモリチップからなるオンボードメモリＯＢＤである。情報処理装置ＳＯＣは、例えばＤＤＲ２−ＳＤＲＡＭを制御可能なメモリコントローラを含んでおり、メモリモジュール（ＤＩＭＭ）内の各メモリチップやオンボードメモリＯＢＤも、例えばＤＤＲ２−ＳＤＲＡＭとなっている。
【００１６】
また、ここでは、図１（ａ）に示すように、ＤＩＭＭが２ランク構成である場合を示している。２ランク構成とは、例えば、ＤＩＭＭの配線基板の表裏にそれぞれ複数のメモリチップを備えるなどで、ＤＩＭＭ上の１個のデータ信号（データ入出力端子）ＤＱｂに対して２個のメモリチップＳＤ１，ＳＤ２の各データ信号（データ入出力端子）ＤＱｃ１，ＤＱｃ２が割り当てられる構成である。実使用上は、このＤＩＭＭ上の１個のＤＱｂに対して、２個のメモリチップＳＤ１，ＳＤ２のいずれか１個をＳＯＣがチップセレクト信号ＣＳ１，ＣＳ２によって選択することで、ＤＩＭＭ上の１個のＤＱｂに対してＤＱｃ１かＤＱｃ２のいずれかを対応させて動作させる。また、この２ランク構成のＤＩＭＭにＯＢＤが加わると、データ転送システム全体としては、ＳＯＣの１個のデータ信号（データ入出力端子）ＤＱａに対して、ＤＩＭＭ上の２個のＤＱｃ１，ＤＱｃ２と、ＯＢＤ上の１個のデータ信号（データ入出力端子）ＤＱｄが接続されることになるため、３ランク構成のシステムとなる。
【００１７】
ここで、ＤＩＭＭ内の各メモリチップＳＤ１，ＳＤ２やＯＢＤ内にはＯＤＴが備わっており、加えてＳＯＣ内にもＯＤＴが備わっている。図示はしないが、ＤＩＭＭには、２ランク構成に対応して２個のＯＤＴ制御端子が備わっており、ＳＯＣがＯＤＴ信号を制御することで、各ランク毎にＯＤＴのオン／オフ（すなわち内部終端抵抗の接続／非接続）を設定可能となっている。図１（ａ）の例では、一方のランクに該当するＯＤＴ制御端子によってメモリチップＳＤ１におけるＯＤＴのオン／オフを設定でき、他方のランクに該当するＯＤＴ制御端子によってメモリチップＳＤ２におけるＯＤＴのオン／オフを設定できる。また、ＳＯＣは、ＯＢＤに対応するＯＤＴ信号を制御することで、ＯＢＤにおけるＯＤＴのオン／オフも設定できる。
【００１８】
図１（ａ）では、ＳＯＣとＤＩＭＭの間、及びＳＯＣとＯＢＤの間が、それぞれ配線基板上で１本の配線によって接続されている。この配線は、例えば、複数本（６４本等）のデータ信号ＤＱの中の１本や、データマスク信号ＤＭに該当するものである。データ信号ＤＱの場合、ＳＯＣのデータ入出力端子（第１データ端子）ＤＱａが、マイクロストリップライン等の伝送線路ＭＳ１と抵抗素子（第１抵抗素子）ＲＳ１と伝送線路ＭＳ２からなる第１配線経路を介して分岐ノードＮ１に接続される。
【００１９】
分岐ノードＮ１は、第２配線経路を介してＤＩＭＭ上の各メモリチップＳＤ１，ＳＤ２のデータ入出力端子（第２データ端子）ＤＱｃ１，ＤＱｃ２に接続される。すなわち、第２配線経路上では、分岐ノードＮ１が、ＤＩＭＭのデータ入出力端子ＤＱｂを介してＤＩＭＭ上に実装された抵抗素子（第２抵抗素子）ＲＳ＿ｄｍに接続され、その先から２分岐してＤＱｃ１，ＤＱｃ２に接続される。また、分岐ノードＮ１は、伝送線路ＭＳ３と抵抗素子（第３抵抗素子）ＲＳ２と伝送線路ＭＳ４からなる第３配線経路を介してＯＢＤのデータ入出力端子（第３データ端子）ＤＱｄに接続される。
【００２０】
データマスク信号ＤＭの場合も同様にして、ＳＯＣのデータマスク信号（データマスク出力端子）ＤＭａが、第１配線経路を介して分岐ノードＮ１に接続される。分岐ノードＮ１は、第２配線経路によってＤＩＭＭ上のデータマスク信号（データマスク入力端子）ＤＭｂを介してＳＤ１，ＳＤ２のデータマスク信号（データマスク入力端子）ＤＭｃ１，ＤＭｃ２に接続される。また、分岐ノードＮ１は、第３配線経路を介してＯＢＤのデータマスク信号（データマスク入力端子）ＤＭｄに接続される。なお、抵抗素子ＲＳ１、ＲＳ＿ｄｍ、およびＲＳ２は、それぞれ、ＳＯＣ、ＤＩＭＭおよびＯＢＤに対応して、反射を抑制するために設けられたものである。
【００２１】
図１（ｂ）では、ＳＯＣとＤＩＭＭの間、及びＳＯＣとＯＢＤの間が、それぞれ配線基板上で対となる２本の配線によって接続されている。この配線は、例えば、データストローブ信号ＤＱＳおよびその反転信号となる反転データストローブ信号ＤＱＳＮに該当するものである。ここでは、ＳＯＣのデータストローブ信号（データストローブ入出力端子）ＤＱＳａが、マイクロストリップライン等の伝送線路ＭＳ５と抵抗素子ＲＳ１１と伝送線路ＭＳ６からなる第１配線経路を介して分岐ノードＮ２に接続される。分岐ノードＮ２は、詳細は図示しないが図１（ａ）の場合と同様の第２配線経路によって、ＤＩＭＭ上のデータストローブ信号（データストローブ入出力端子）ＤＱＳｂを介して各メモリチップＳＤ１，ＳＤ２のデータストローブ入出力端子に接続される。また、分岐ノードＮ２は、伝送線路ＭＳ７と抵抗素子ＲＳ２１と伝送線路ＭＳ８からなる第３配線経路を介してＯＢＤのデータストローブ信号（データストローブ入出力端子）ＤＱＳｄに接続される。
【００２２】
このＤＱＳの場合と同様に、ＳＯＣの反転データストローブ信号（反転データストローブ入出力端子）ＤＱＳＮａは、伝送線路ＭＳ５ｎと抵抗素子ＲＳ１２と伝送線路ＭＳ６ｎからなる第１配線経路を介して分岐ノードＮ２ｎに接続される。分岐ノードＮ２ｎは、第２配線経路によって、ＤＩＭＭ上の反転データストローブ信号（反転データストローブ入出力端子）ＤＱＳＮｂを介して各メモリチップＳＤ１，ＳＤ２の反転データストローブ入出力端子に接続される。また、分岐ノードＮ２ｎは、伝送線路ＭＳ７ｎと抵抗素子ＲＳ２２と伝送線路ＭＳ８ｎからなる第３配線経路を介してＯＢＤの反転データストローブ信号（反転データストローブ入出力端子）ＤＱＳＮｄに接続される。
【００２３】
図２は、図１（ａ）の配線トポロジーのレイアウト構成例を示す平面図である。図２に示すように、情報処理装置ＳＯＣのデータ入出力端子ＤＱａは、伝送線路を介して抵抗素子ＲＳ１の一端に接続され、更にＲＳ１の他端から伝送線路を介してＤＩＭＭが挿入されるソケットＳＫＴ上のデータ入出力端子ＤＱｂに接続される。そして、このＤＱｂ近傍を分岐ノードとして、この分岐ノードが、伝送線路を介して抵抗素子ＲＳ２の一端に接続され、ＲＳ２の他端は伝送線路を介してオンボードメモリＯＢＤのデータ入出力端子ＤＱｄに接続される。なお、図示はしないが、ＤＩＭＭが挿入された際に、この分岐ノードは、ＤＩＭＭ内の各メモリチップのデータ入出力端子にも接続されることになる。
【００２４】
図３は、図１のデータ転送システムにおいて、そのＯＤＴの設定方法の一例を示す表である。図３において、［Ａ］の箇所は、図１のように２ランク構成のＤＩＭＭとオンボードメモリＯＢＤを備えた配線トポロジーの場合のＯＤＴ設定方法であり、［Ｂ］の箇所は、その比較対象として例えばＯＢＤのみを備える配線トポロジーの場合のＯＤＴ設定方法である。まず、［Ｂ］の箇所に示すように、ＯＢＤのみを備えている場合、ＳＯＣがＯＢＤにライトアクセスを行う際にＯＢＤ内のＯＤＴをオンに設定し（すなわち図１のＤＱｄ，ＤＱＳｄ，ＤＱＳＮｄ，ＤＭｄに例えば７５Ωの終端抵抗を接続し）、ＳＯＣのＯＤＴをオフに設定する。ＳＯＣがＯＢＤにリードアクセスを行う際には、逆に、ＳＯＣ内のＯＤＴをオンに設定し（すなわち図１のＤＱａ，ＤＱＳａ，ＤＱＳＮａ，ＤＭａに例えば７５Ωの終端抵抗を接続し）、ＯＢＤのＯＤＴをオフに設定する。このように、ライトアクセス時はアクセス対象となるメモリチップ内で終端抵抗が設定され、リードアクセス時はアクセス対象のＳＯＣ内で終端抵抗が設定される。
【００２５】
一方、［Ａ］の箇所に示すように、ＤＩＭＭとＯＢＤを備えている場合、ライトアクセス時にアクセス対象となるメモリ以外で終端抵抗を設定することが本発明の主要な特徴となっている。すなわち、ＳＯＣがチップセレクト信号ＣＳ１又はＣＳ２を供給し、ＤＩＭＭ上の一方のランク（図１のＳＤ１）又は他方のランク（図１のＳＤ２）をライトアクセスする際には、ＤＩＭＭ上の両ランク共にＯＤＴはオフとし、アクセス対象ではないＯＢＤ内のＯＤＴをオンに設定する。一方、ＳＯＣがチップセレクト信号ＣＳ０によってＯＢＤをライトアクセスする際には、アクセス対象となるＯＢＤ内のＯＤＴをオフに設定し、アクセス対象ではないＤＩＭＭ上のいずれか一方のランクに該当するメモリチップ（図１のＳＤ１又はＳＤ２）のＯＤＴをオンに設定する。なお、これらのライトアクセスの際、ＳＯＣ内のＯＤＴはオフである。
【００２６】
また、ＳＯＣがチップセレクト信号ＣＳ１又はＣＳ２を供給し、ＤＩＭＭ上の一方のランク（図１のＳＤ１）又は他方のランク（図１のＳＤ２）をリードアクセスする際には、ＤＩＭＭ上の両ランク共にＯＤＴはオフとし、アクセス対象ではないＯＢＤ内のＯＤＴをオンに設定する。一方、ＳＯＣがチップセレクト信号ＣＳ０によってＯＢＤにリードアクセスする際には、アクセス対象となるＯＢＤ内のＯＤＴをオフに設定し、アクセス対象ではないＤＩＭＭ上のいずれか一方のランクに該当するメモリチップ（図１のＳＤ１又はＳＤ２）のＯＤＴをオンに設定する。なお、これらのリードアクセスの際、ＳＯＣ内のＯＤＴはオンである。
【００２７】
以上のように、アクセス対象となるメモリチップのＯＤＴをオフに設定し、アクセス対象でないメモリチップのＯＤＴをオンに設定した状態でデータ転送を行うことによって、アクセス対象でないメモリチップからの反射が抑制され、波形品質を向上させることが可能となる。すなわち、例えば、ＳＯＣからＯＢＤに向けてライトアクセスを行う際には、ＳＯＣから出力されたデータ波形やそのデータ波形のＯＢＤによる反射波がＤＩＭＭ側にも周り込むが、この周り込んだ波形はＤＩＭＭ上のメモリチップがＯＤＴによって終端されているため反射されない。また、例えば、ＳＯＣからＯＢＤに向けてリードアクセスを行う際には、ＯＢＤから出力されたデータ波形がＤＩＭＭ側にも周り込むが、この周り込んだ波形もＤＩＭＭ上のメモリチップがＯＤＴによって終端されているため反射されない。
【００２８】
さらに、ＤＩＭＭ上において、いずれか一方のランクのＯＤＴをオンに設定することで、データ信号の振幅を確保でき、また、データ転送システム全体としてＯＤＴの設定方法を容易化できる。すなわち、ＯＤＴでは、通常、メモリチップ内部の終端抵抗の値を７５Ωと１５０Ωに設定可能となっているが、システム全体としての制御を容易化するためには、全てのメモリチップに対して例えば７５Ωといった同じ終端抵抗の値に統一して設定することが望ましい。しかしながら、例えば、ＳＯＣからＯＢＤに向けてアクセスを行う際に、仮にＤＩＭＭ上の両方のランクに該当するメモリチップに７５Ωの終端抵抗を設定すると、ＤＩＭＭのデータ入出力端子からは等価的に７５Ω抵抗の並列接続に見えるため、データ信号の振幅が低下する恐れがある。
【００２９】
そこで、ＤＩＭＭ上のいずれか一方のランクのみに７５Ωの終端抵抗を設定し、更に、アクセス対象となるＯＢＤ自体に終端抵抗を設定しないことで、データ信号の振幅を確保できる。また、データ信号の振幅を確保するため、ＤＩＭＭ上の両方のランクに例えば１５０Ω等の終端抵抗を設定することも考えられるが、そうするとＯＢＤとの間で終端抵抗の値が異なりＯＤＴの設定方法が複雑化することになる。ＤＩＭＭ上のいずれか一方のランクのみに終端抵抗を設定するとこのような複雑化は生じない。
【００３０】
なお、ここでは、２ランク構成のＤＩＭＭとＯＢＤを備えたシステムの例で説明を行ったが、１ランク構成のＤＩＭＭ（図１からＳＤ２を省いたような構成）とＯＢＤを備えたシステムの場合も同様に適用可能である。すなわち、ＯＢＤにアクセスを行う場合はＤＩＭＭ（図１のＳＤ１）でＯＤＴをオンに設定し、ＤＩＭＭにアクセスを行う場合はＯＢＤでＯＤＴをオンに設定すればよい。また、ＳＯＣから分岐して２個のＯＢＤが接続されるような２ランク構成のシステムに対しても同様に適用可能であり、この場合、第１のＯＢＤにアクセスする際は第２のＯＢＤでＯＤＴをオンに設定し、第２のＯＢＤにアクセスする際は第１のＯＢＤでＯＤＴをオンに設定すればよい。
【００３１】
以下、本実施の形態の効果をシミュレーションによって確認した結果の一例について説明する。図４は、図３のＯＤＴ設定方法の効果を確認するために行ったシミュレーションの回路図である。図４においては、ＳＯＣ内のドライバＤＲＶの出力が、抵抗素子ＲＳ１、伝送線路ＭＳ２３、抵抗素子ＲＳ２、伝送線路ＭＳ４を順に介してＯＢＤ内のメモリチップ（ＳＤＲＡＭ１）に接続される。また、ドライバＤＲＶの出力は、伝送線路ＭＳ２３の途中から分岐してＤＩＭＭにも接続される。ＤＩＭＭに分岐した配線は、ＤＩＭＭのモジュール基板上に設けられた抵抗素子ＲＳ＿ｄｍの一端に接続され、ＲＳ＿ｄｍの他端から２つに分岐して２ランク構成のそれぞれに該当するメモリチップ（ＳＤＲＡＭ２，ＳＤＲＡＭ３）に接続される。ここで、ＲＳ１は２２Ω、ＲＳ２は１８Ω、ＲＳ＿ｄｍは２２Ωとし、各メモリチップ（ＳＤＲＡＭ１〜ＳＤＲＡＭ３）内でＯＤＴをオンにした場合のそれぞれの終端抵抗値は７５Ωとする。
【００３２】
図５は、図４のシミュレーション回路を用いて、ＳＯＣからＯＢＤにライトアクセスした場合の結果を示しており、（ａ）はその際のＯＤＴ設定条件を示す表、（ｂ）は（ａ）におけるＣａｓｅ１時の波形図、（ｃ）は（ａ）におけるＣａｓｅ２時の波形図を示すものである。図５（ａ）において、条件１（Ｃａｓｅ１）は、本実施の形態の特徴を用いたものあり、アクセス対象でないＤＩＭＭのいずれか一方のランクに該当するメモリチップ（ここではＳＤＲＡＭ２）でＯＤＴをオンに設定し、アクセス対象となるＯＢＤのメモリチップ（ＳＤＲＡＭ１）でＯＤＴをオフに設定するというものである。一方、条件２（Ｃａｓｅ２）は、条件１の比較対象として本実施の形態の前提技術を示したものであり、アクセス対象となるＯＢＤのメモリチップ（ＳＤＲＡＭ１）でＯＤＴをオンに設定し、アクセス対象でないＤＩＭＭの両ランク共にＯＤＴをオフに設定するというものである。
【００３３】
図５（ｂ）は、この条件１（Ｃａｓｅ１）を用いて、ＯＢＤ（ＳＤＲＡＭ１）のピン（図４のｎｃ１）の位置で波形を観測した結果である。一方、図５（ｃ）は、条件２（Ｃａｓｅ２）を用いて、ＯＢＤ（ＳＤＲＡＭ１）のピン（図４のｎｃ１）の位置で波形を観測した結果である。図５（ｂ）と図５（ｃ）の比較から判るように、条件２での波形は、振幅が小さく、反射によって段差が生じているのに対して、条件１での波形は、振幅が大きく、反射の影響も少ないものとなっている。
【００３４】
図６は、図４のシミュレーション回路を用いて、ＳＯＣからＤＩＭＭにライトアクセスした場合の結果を示しており、（ａ）はその際のＯＤＴ設定条件を示す表、（ｂ）は（ａ）におけるＣａｓｅ１時の波形図、（ｃ）は（ａ）におけるＣａｓｅ２時の波形図を示すものである。図６（ａ）において、条件１（Ｃａｓｅ１）は、本実施の形態の特徴を用いたものあり、アクセス対象でないＯＢＤのメモリチップ（ＳＤＲＡＭ１）でＯＤＴをオンに設定し、アクセス対象となるＤＩＭＭのメモリチップ（ＳＤＲＡＭ２，ＳＤＲＡＭ３）でＯＤＴをオフに設定するというものである。一方、条件２（Ｃａｓｅ２）は、条件１の比較対象として本実施の形態の前提技術を示したものであり、アクセス対象となるＤＩＭＭ上の一方のメモリチップ（ここではＳＤＲＡＭ２とする）でＯＤＴをオンに設定し、アクセス対象でないＯＢＤ（ＳＤＲＡＭ１）やＤＩＭＭ上の他方のメモリチップ（ＳＤＲＡＭ３）でＯＤＴをオフに設定するというものである。
【００３５】
図６（ｂ）は、この条件１（Ｃａｓｅ１）を用いて、ＤＩＭＭ（ＳＤＲＡＭ２）のピン（図４のｎｃ２）の位置で波形を観測した結果である。一方、図６（ｃ）は、条件２（Ｃａｓｅ２）を用いて、ＤＩＭＭ（ＳＤＲＡＭ２）のピン（図４のｎｃ２）の位置で波形を観測した結果である。図６（ｂ）と図６（ｃ）の比較から判るように、条件２での波形は、振幅が小さく、反射によって段差が生じているのに対して、条件１での波形は、振幅が大きく、反射の影響も少ないものとなっている。
【００３６】
以上のように、両者の場合ともアクセス対象でないメモリチップのＯＤＴをオンした時に良好な波形が得られる。これにより、本実施の形態のデータ転送システムを用いることで、高速なデータ転送が実現可能となる。
【００３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００３８】
本発明によるデータ転送システムは、特に、情報処理装置に対してオンボードメモリとメモリモジュールとが接続され、各メモリチップがＯＤＴ機能を含んでいるシステムに適用して有益な技術であり、これに限らず、情報処理装置から分岐してＯＤＴ機能を含んだ複数のメモリが接続されたシステム全般に広く適用可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施の形態によるデータ転送システムにおいて、その構成例を示す概略図であり、（ａ）はデータ信号の配線トポロジー、（ｂ）はストローブ信号の配線トポロジーを示すものである。
【図２】図１（ａ）の配線トポロジーのレイアウト構成例を示す平面図である。
【図３】図１のデータ転送システムにおいて、そのＯＤＴの設定方法の一例を示す表である。
【図４】図３のＯＤＴ設定方法の効果を確認するために行ったシミュレーションの回路図である。
【図５】図４のシミュレーション回路を用いて、ＳＯＣからＯＢＤにライトアクセスした場合の結果を示しており、（ａ）はその際のＯＤＴ設定条件を示す表、（ｂ）は（ａ）におけるＣａｓｅ１時の図４のｎｃ１での波形図、（ｃ）は（ａ）におけるＣａｓｅ２時の図４のｎｃ１での波形図を示すものである。
【図６】図４のシミュレーション回路を用いて、ＳＯＣからＤＩＭＭにライトアクセスした場合の結果を示しており、（ａ）はその際のＯＤＴ設定条件を示す表、（ｂ）は（ａ）におけるＣａｓｅ１時の図４のｎｃ２での波形図、（ｃ）は（ａ）におけるＣａｓｅ２時の図４のｎｃ２での波形図を示すものである。
【符号の説明】
【００４０】
ＳＯＣ  情報処理装置
ＤＩＭＭ  メモリモジュール
ＭＳ  伝送線路
ＲＳ  抵抗素子
ＯＢＤ  オンボードメモリ
Ｎ  ノード
ＤＱ  データ信号
ＤＭ  データマスク信号
ＤＱＳ  データストローブ信号
ＤＱＳＮ  反転データストローブ信号
ＳＤ，ＳＤＲＡＭ  メモリチップ
ＤＲＶ  ドライバ
ＳＫＴ  ソケット
【図１】
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【図３】
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【図４】
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【図５】
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【図６】
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【図２】
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