(57)【要約】【課題】セル切断工程以後も、静電気による静電破壊を防止する。【解決手段】基板と、画素部に設けられた複数の画素と、前記複数の画素に映像電圧を印加する複数の映像線と、入力される映像電圧を選択して、前記複数の映像線の中の所定の映像線に供給する映像電圧選択回路とを有する表示装置であって、前記映像電圧選択回路に映像電圧を入力する複数の映像電圧入力線に、画素部保護用の静電気保護回路を接続し、かつ、前記映像電圧選択回路に接続される前記映像電圧入力線以外の配線に、周辺回路保護用の静電気保護回路を接続する。前記画素部保護用の静電気保護回路は、前記複数の映像電圧入力線の間に接続され、前記周辺回路保護用の静電気保護回路は、少なくとも前記映像電圧入力線の１本と少なくとも前記映像電圧入力線以外の配線の１本との間、および、前記映像電圧入力線以外の複数の配線の間、並びに、少なくとも１本の前記映像電圧入力線以外の配線と基準電圧が印加される基準電圧配線との間に接続される。【選択図】図３
2008116770.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
画素部に設けられた複数の画素と、
前記複数の画素に映像電圧を印加する複数の映像線とを有する表示装置であって、
前記複数の映像線に、画素部保護用の静電気保護回路を接続したことを特徴とする表示装置。
【請求項２】
前記画素部保護用の静電気保護回路は、前記複数の映像線の間に接続され、
少なくとも１本の前記映像線と基準電圧が印加される基準電圧配線との間に、周辺回路保護用の静電気保護回路を接続したことを特徴とする請求項１に記載の表示装置。
【請求項３】
基板と、
画素部に設けられた複数の画素と、
前記複数の画素に映像電圧を印加する複数の映像線と、
入力される映像電圧を選択して、前記複数の映像線の中の所定の映像線に供給する映像電圧選択回路とを有する表示装置であって、
前記映像電圧選択回路に映像電圧を入力する複数の映像電圧入力線に、画素部保護用の静電気保護回路を接続し、かつ、前記映像電圧選択回路に接続される前記映像電圧入力線以外の配線に、周辺回路保護用の静電気保護回路を接続したことを特徴とする表示装置。
【請求項４】
前記画素部保護用の静電気保護回路は、前記複数の映像電圧入力線の間に接続され、
前記周辺回路保護用の静電気保護回路は、少なくとも１本の前記映像電圧入力線と少なくとも１本の前記映像電圧入力線以外の配線との間、および、前記映像電圧入力線以外の複数の配線の間、並びに、少なくとも１本の前記映像電圧入力線以外の配線と基準電圧が印加される基準電圧配線との間に接続されることを特徴とする請求項３に記載の表示装置。
【請求項５】
複数の画素に走査電圧を印加する複数の走査線を有し、
前記複数の走査線と基準電圧が印加される基準電圧配線との間に、画素部保護用の静電気保護回路を接続したことを特徴とする請求項１ないし請求項４のいずれか１項に記載の表示装置。
【請求項６】
前記複数の走査線に走査電圧を供給する走査回路を有し、
前記走査回路に接続される複数の配線に、前記周辺回路保護用の静電気保護回路を接続したことを特徴とする請求項５に記載の表示装置。
【請求項７】
前記周辺回路保護用の静電気保護回路は、前記走査回路に接続される複数の配線の間、および、少なくとも１本の前記走査回路に接続される配線と基準電圧が印加される基準電圧配線との間に接続されることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記複数の画素に対向電圧を印加する対向電圧線を有し、
前記対向電圧線と基準電圧が印加される基準電圧配線との間に、前記周辺回路保護用の静電気保護回路を接続したことを特徴とする請求項１ないし請求項７のいずれか１項に記載の表示装置。
【請求項９】
前記複数の映像線の、映像電圧が供給される側と反対側の一端が接続される検査回路を有し、
前記検査回路に接続される複数の配線に、前記周辺回路保護用の静電気保護回路を接続したことを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。
【請求項１０】
前記周辺回路保護用の静電気保護回路は、前記検査回路に接続される複数の配線の間、および、少なくとも１本の前記検査回路に接続される配線と基準電圧が印加される基準電圧配線との間に接続されることを特徴とする請求項９に記載の表示装置。
【請求項１１】
前記画素部保護用の静電気保護回路、あるいは、前記周辺回路保護用の静電気保護回路は、互いにカソードが接続された一対のダイオードで構成されることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の表示装置。
【請求項１２】
前記画素部保護用の静電気保護回路、あるいは、前記周辺回路保護用の静電気保護回路は、直列に接続された第１のダイオードないし第４のダイオードで構成され、
前記第１のダイオードと第２のダイオードとは、互いにカソードが接続され、
前記第３のダイオードと第４のダイオードとは、互いにカソードが接続されていることを特徴とする請求項１ないし請求項１０のいずれか１項に記載の表示装置。
【請求項１３】
前記ダイオードは、ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１１または請求項１２に記載の表示装置。
【請求項１４】
前記画素部保護用の静電気保護回路は、互いにカソードが接続された一対のダイオードで構成され、
前記周辺回路保護用の静電気保護回路は、直列に接続された第１のダイオードないし第４のダイオードで構成され、
前記第１のダイオードと第２のダイオードとは、互いにカソードが接続され、
前記第３のダイオードと第４のダイオードとは、互いにカソードが接続されていることを特徴とする請求項２ないし請求項１０のいずれか１項に記載の表示装置。
【請求項１５】
前記ダイオードは、ダイオード接続されたＭＯＳトランジスタであることを特徴とする請求項１４に記載の表示装置。
【請求項１６】
前記直列に接続された第１のダイオードないし第４のダイオードを構成するダイオード接続されたＭＯＳトランジスタは、ゲート幅が、前記一対のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅よりも広いことを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記直列に接続された第１のダイオードないし第４のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅は、前記一対のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅の３倍ないし５倍の値であることを特徴とする請求項１６に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、表示パネル内に、耐静電気用の保護素子（ダイオード素子）を配置した表示装置に関する。
【背景技術】
【０００２】
アクティブ素子として薄膜トランジスタを使用するＴＦＴ方式の液晶表示モジュールは高精細な画像を表示できるため、テレビ、パソコン用ディスプレイ等の表示装置として使用されている。特に、小型のＴＦＴ方式の液晶表示装置は、携帯電話機の表示部として多用されている。
一般に、液晶表示モジュールでは、隣接する２本の走査線（ゲート線ともいう。）と、隣接する２本の映像線（ソース線またはドレイン線ともいう。）とで囲まれる領域に、走査線からの走査信号によってオンする薄膜トランジスタと、映像線からの映像信号が前述の薄膜トランジスタを介して供給される画素電極とが形成されて、所謂、画素が構成される。
従来、液晶表示パネルの製造工程中の静電気による静電破壊（例えば、静電気により薄膜トランジスタが破壊される等）を防止するために、図８に示すように、液晶表示パネルを構成する一方の基板上で外部に保護回路（ＨＯＧＣ）を形成するようにしている。
特に、薄膜トランジスタとして、半導体層にポリシリコンを使用する薄膜トランジスタは、半導体層にアモルフアスシリコンを使用する薄膜トランジスタに比して、ＭＯＳトランジスタの性能が高い反面、耐圧が低く、この静電気による静電破壊に対する保護が必要となる。なお、図８において、ＶＤＳＣは映像電圧選択回路、ＶＳＣＡは垂直走査回路、ＴＥＳＴは検査回路、ＳＥＣＬはセル切断線である。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述したように、静電気による静電破壊を防止するために、従来は、液晶表示パネルを構成する一方の基板上で、図８に示すセル切断線（ＳＥＣＬ）の外側に保護回路（ＨＯＧＣ）を形成するようにしている。
しかしながら、一方の基板上と他方の基板とを重ね合わせて液晶表示パネルを形成した後のセル切断工程において、図８に示すセル切断線（ＳＥＣＬ）に沿って、一方の基板は切断されるために、セル切断工程以後は、この保護回路（ＨＯＧＣ）で、静電気による静電破壊を保護することができないという問題点があった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、セル切断工程以後も、静電気による静電破壊を防止することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）基板と、画素部に設けられた複数の画素と、前記複数の画素に映像電圧を印加する複数の映像線とを有する表示装置であって、前記複数の映像線に、画素部保護用の静電気保護回路を接続する。
（２）（１）において、前記画素部保護用の静電気保護回路は、前記複数の映像線の間に接続され、少なくとも１本の前記映像線と基準電圧が印加される基準電圧配線との間に、周辺回路保護用の静電気保護回路を接続する。
【０００５】
（３）基板と、画素部に設けられた複数の画素と、前記複数の画素に映像電圧を印加する複数の映像線と、入力される映像電圧を選択して、前記複数の映像線の中の所定の映像線に供給する映像電圧選択回路とを有する表示装置であって、前記映像電圧選択回路に映像電圧を入力する複数の映像電圧入力線に、画素部保護用の静電気保護回路を接続し、かつ、前記映像電圧選択回路に接続される前記映像電圧入力線以外の配線に、周辺回路保護用の静電気保護回路を接続する。
（４）（３）において、前記画素部保護用の静電気保護回路は、前記複数の映像電圧入力線の間に接続され、前記周辺回路保護用の静電気保護回路は、少なくとも１本の前記映像電圧入力線と少なくとも１本の前記映像電圧入力線以外の配線との間、および、前記映像電圧入力線以外の複数の配線の間、並びに、少なくとも１本の前記映像電圧入力線以外の配線と基準電圧が印加される基準電圧配線との間に接続される。
【０００６】
（５）（１）ないし（４）の何れかにおいて、前記複数の画素に走査電圧を印加する複数の走査線を有し、前記複数の走査線と基準電圧が印加される基準電圧配線との間に、画素部保護用の静電気保護回路を接続する。
（６）（５）において、前記複数の走査線に走査電圧を供給する走査回路を有し、前記走査回路に接続される複数の配線に、前記周辺回路保護用の静電気保護回路を接続する。
（７）（６）において、前記周辺回路保護用の静電気保護回路は、前記走査回路に接続される複数の配線の間、および、少なくとも１本の前記走査回路に接続される配線と基準電圧が印加される基準電圧配線との間に接続される。
【０００７】
（８）（１）ないし（７）の何れかにおいて、前記複数の画素に対向電圧を印加する対向電圧線を有し、前記対向電圧線と基準電圧が印加される基準電圧配線との間に、前記周辺回路保護用の静電気保護回路を接続する。
（９）（１）ないし（８）の何れかにおいて、前記複数の映像線の、映像電圧が供給される側と反対側の一端が接続される検査回路を有し、前記検査回路に接続される複数の配線に、前記周辺回路保護用の静電気保護回路を接続する。
（１０）（９）において、前記周辺回路保護用の静電気保護回路は、前記検査回路に接続される複数の配線の間、および、少なくとも１本の前記検査回路に接続される配線と基準電圧が印加される基準電圧配線との間に接続される。
【０００８】
（１１）（１）ないし（１０）の何れかにおいて、前記画素部保護用の静電気保護回路、あるいは、前記周辺回路保護用の静電気保護回路は、互いにカソードが接続された一対のダイオードで構成される。
（１２）（１）ないし（１０）の何れかにおいて、前記画素部保護用の静電気保護回路、あるいは、前記周辺回路保護用の静電気保護回路は、直列に接続された第１のダイオードないし第４のダイオードで構成され、前記第１のダイオードと第２のダイオードとは、互いにカソードが接続され、前記第３のダイオードと第４のダイオードとは、互いにカソードが接続されている。
（１３）（１１）または（１２）において、前記ダイオードは、ダイオード接続されたＭＯＳトランジスタである。
【０００９】
（１４）（２）ないし（１０）の何れかにおいて、前記画素部保護用の静電気保護回路は、互いにカソードが接続された一対のダイオードで構成され、前記周辺回路保護用の静電気保護回路は、直列に接続された第１のダイオードないし第４のダイオードで構成され、前記第１のダイオードと第２のダイオードとは、互いにカソードが接続され、前記第３のダイオードと第４のダイオードとは、互いにカソードが接続されている。
（１５）（１４）において、前記ダイオードは、ダイオード接続されたＭＯＳトランジスタである。
（１６）（１５）において、前記直列に接続された第１のダイオードないし第４のダイオードを構成するダイオード接続されたＭＯＳトランジスタは、ゲート幅が、前記一対のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅よりも広い。
（１７）（１６）において、前記直列に接続された第１のダイオードないし第４のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅は、前記一対のダイオードを構成するダイオード接続されたＭＯＳトランジスタのゲート幅の３倍ないし５倍の値である。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、セル切断工程以後も、静電気による静電破壊を防止することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
以下の実施例では、表示装置の一例として、液晶表示装置に本発明を適用した例を説明する。
図１は、本発明の実施例の液晶表示モジュールの液晶表示パネルの概略構成を示すブロック図である。本実施例の液晶表示モジュールは、携帯電話機の表示部として使用される、小型のＴＦＴ方式の液晶表示モジュールである。
図１に示すように、本実施例の液晶表示パネルは、画素電極、薄膜トランジスタ等が設けられた第１の基板（ＴＦＴ基板、アクティブマトリクス基板ともいう）（ＳＵＢ１）と、カラーフィルタ等が形成される第２の基板（対向基板ともいう）（ＳＵＢ２）とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
このように、本実施例の液晶表示モジュールでは、液晶が一対の基板の間に挟持された構造となっている。
【００１２】
また、第１の基板（ＳＵＢ１）は、第２の基板（ＳＵＢ２）よりも大きな面積を有し、第１の基板（ＳＵＢ１）の、第２の基板（ＳＵＢ２）と対向しない領域には、薄膜トランジスタを駆動するドライバを構成する半導体チップ（Ｄｒ）が実装され、さらに、当該領域の一辺の周辺部には、フレキシブル配線基板（ＦＰＣ）が実装される。本実施例では半導体チップ（Ｄｒ）により表示装置を駆動する例を示しているが、駆動回路を薄膜トランジスタ等を用いて第１の基板（ＳＵＢ１）に一体的に形成して駆動回路を内蔵してもよい。
尚、基板の材質は絶縁性の基板であればよく、ガラスに限られず、プラスチックなどでもよい。
また、対向電極は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば対向基板側に設けられる。ＩＰＳ方式の場合は、ＴＦＴ基板側に設けられる。
なお、本発明において、液晶パネルの内部構造とは関係がない場合は、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
【００１３】
図２は、本実施例の第１の基板（ＳＵＢ１）を説明するための模式図である。
図２において、ＡＲＳＢは画素部、ＴＥＳＴは検査回路、ＦＰＣはフレキシブル配線基板である。また、図２の点線枠で示すＡｒは半導体チップ（Ｄｒ）の実装場所を示す。
画素領域（ＡＲＳＢ）内には、画素がマトリクス状に形成される。各画素は、画素電極（ＰＸ）と、映像電圧を画素電極（ＰＸ）に印加するための薄膜トランジスタ（ＴＦＴ）とを有する。
行方向の薄膜トランジスタ（ＴＦＴ）のゲート電極は、走査線（ＧＬ）に接続され、この走査線（ＧＬ）は、垂直走査回路（ＶＳＣＡ）に接続される。
列方向の薄膜トランジスタ（ＴＦＴ）のドレイン電極は、映像線（ＤＬ）に接続され、この映像線（ＤＬ）は、映像電圧選択回路（ＶＤＳＣ）に接続される。この映像電圧選択回路（ＶＤＳＣ）には、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像電圧が順番に入力され、映像電圧選択回路（ＶＤＳＣ）は、順番に入力される赤（Ｒ）の映像電圧を赤（Ｒ）用の映像線に、また、緑（Ｇ）の映像電圧を緑（Ｇ）用の映像線に、さらに、青（Ｂ）の映像電圧を青（Ｂ）用の映像線にそれぞれ出力する。
【００１４】
薄膜トランジスタ（ＴＦＴ）のソース電極は、画素電極（ＰＸ）に接続される。ここで、画素電極（ＰＸ）と対向電極（ＣＴ）との間には、液晶容量（Ｃｌｃ）が等価的に形成される。また、対向電極（ＣＴ）は、対向電圧線（ＶＣＯＭ）に接続される。
本実施例では、走査線（ＧＬ）に、薄膜トランジスタ（ＴＦＴ）をオンとするＨｉｇｈレベルの走査電圧を順次印加する。これにより、１表示ラインの薄膜トランジスタ（ＴＦＴ）が順次オンとなり、映像線（ＤＬ）上の映像電圧が、１表示ラインの画素電極（ＰＸ）に印加されるので、液晶表示パネルに画像が表示される。
本実施例の液晶表示パネルは、内部に、静電気保護回路を配置したことを特徴とする。
即ち、本実施例では、第１の基板（ＳＵＢ１）の画素領域（ＡＲＳＢ）以外の領域で、第２の基板（ＳＵＢ２）と対向する領域に、画素部保護用の静電気保護回路（ＤＩＯＤＥ１）と、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）が形成される。
【００１５】
図３は、セル切断工程前の第１の基板（ＳＵＢ１）を説明するための図である。なお、この図３では、図２に示す半導体チップ（Ｄｒ）の実装位置の図示は省略する。
図３に示すように、本実施例では、映像電圧選択回路（ＶＤＳＣ）に半導体チップ（Ｄｒ）からの映像電圧を入力する複数の映像電圧入力線（ＬＩＮＶ）の間に、画素部保護用の静電気保護回路（ＤＩＯＤＥ１）が接続される。
また、少なくとも１本の映像電圧入力線（ＬＩＮＶ）と、映像電圧選択回路（ＶＤＳＣ）に制御信号などを入力する映像電圧入力線（ＬＩＮＶ）以外の配線（ＬＩＮＸ）との間、および、複数の配線（ＬＩＮＸ）の間、並びに、少なくとも１本の配線（ＬＩＮＸ）と基準電圧（ＶＳＳ）が印加される基準電圧配線（ＬＶＳＳ）との間には、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）が接続される。なお、ＶＳＳの基準電圧は、薄膜トランジスタ（ＴＦＴ）のゲート電極に印加するゲート・オフ電圧である。
なお、映像電圧選択回路（ＶＤＳＣ）を使用しない場合には、前記複数の映像線の間に、画素部保護用の静電気保護回路（ＤＩＯＤＥ１）を接続し、さらに、少なくとも１本の映像線と基準電圧が印加される基準電圧配線（ＬＶＳＳ）との間に、周辺回路保護用の静電気保護回路を接続すればよい。
【００１６】
また、各走査線（ＧＬ）と基準電圧（ＶＳＳ）が印加される基準電圧配線（ＬＶＳＳ）との間には、画素部保護用の静電気保護回路（ＤＩＯＤＥ１）が接続される。さらに、垂直走査回路（ＶＳＣＡ）に接続される複数の配線（ＬＶＳＣ）の間と、少なくとも１本の垂直走査回路（ＶＳＣＡ）に接続される配線（ＬＶＳＣ）と、基準電圧（ＶＳＳ）が印加される基準電圧配線（ＬＶＳＳ）との間には、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）が接続される。
また、対向電圧線（ＶＣＯＭ）と、基準電圧（ＶＳＳ）が印加される基準電圧配線（ＬＶＳＳ）との間には、画素部保護用の静電気保護回路（ＤＩＯＤＥ１）が接続される。
また、検査回路（ＴＥＳＴ）に接続される複数の配線（ＬＴＥＳ）の間には、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）が接続される。さらに、少なくとも１本の検査回路（ＴＥＳＴ）に接続される配線（ＬＴＥＳ）と、基準電圧（ＶＳＳ）が印加される基準電圧配線（ＬＶＳＳ）との間にも、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）が接続される。なお、検査回路（ＴＥＳＴ）には、映像線（ＤＬ）の一端（階調電圧が供給される側と反対側の一端）が接続される。
また、映像電圧選択回路（ＶＤＳＣ）、垂直走査回路（ＶＳＣＡ）、あるいは、検査回路（ＴＥＳＴ）に接続される配線が積層膜間で交差する場合にも、当該交差する配線同士も周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）で接続する。
【００１７】
図４は、本実施例の画素部保護用の静電気保護回路（ＤＩＯＤＥ１）、あるいは、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）の一例の回路構成を示す図である。
図４（ａ）に示すように、本実施例の画素部保護用の静電気保護回路（ＤＩＯＤＥ１）、あるいは、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）は、互いにカソードが接続された一対のダイオード（Ｄ１，Ｄ１）で構成される。
図４（ｂ）に、図４（ａ）に示すダイオード回路を、ダイオード接続されたｎ型のＭＯＳトランジスタ（ＭＴ１，ＭＴ２）で構成した、２ＭＯＳトランジスタ構成の回路構成を示す。
図５は、本実施例の画素部保護用の静電気保護回路（ＤＩＯＤＥ１）、あるいは、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）の他の例の回路構成を示す図である。
図５（ａ）に示すように、本実施例の画素部保護用の静電気保護回路（ＤＩＯＤＥ１）、あるいは、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）は、直列に接続された第１のダイオードないし第４のダイオード（Ｄ１１〜Ｄ１４）で構成され、第１のダイオード（Ｄ１１）と第２のダイオード（Ｄ１２）とは、互いにカソードが接続され、第３のダイオード（Ｄ１３）と第４のダイオード（Ｄ１４）とは、互いにカソードが接続される。
図５（ｂ）に、図５（ａ）に示すダイオード回路を、ダイオード接続されたｎ型のＭＯＳトランジスタ（ＭＴ１１〜ＭＴ１４）で構成した、４ＭＯＳトランジスタ構成の回路構成を示す。
【００１８】
図５（ａ）、図５（ｂ）に示すように、静電気保護回路（ＤＩＯＤＥ１，ＤＩＯＤＥ２）を、ダイオード接続されたＭＯＳトランジスタ（ＭＴ１，ＭＴ２，ＭＴ１１〜ＭＴ１４）で構成する場合、ｎ型ＭＯＳトランジスタにある程度の電流を流すため、ＭＯＳトランジスタ（ＭＴ１，ＭＴ２，ＭＴ１１〜ＭＴ１４）のゲート幅（Ｗ）を有る程度大きくする必要がある。
この場合、液晶表示パネルの実駆動条件において、ＭＯＳトランジスタのリーク電流による動作不良が起きず、チャージした電荷を液晶表示パネル面内で均一化可能なゲート幅（Ｗ）が必要となる。
しかしながら、図３に示す画素部保護用の静電気保護回路（ＤＩＯＤＥ１）において、画素の高精細化により狭ピッチのため、図５（ｂ）に示す４個ＭＯＳトランジスタ構成におけるゲート幅（Ｗ）の増加は、レイアウトスペース的に困難である。
そこで、図３に示す画素部保護用の静電気保護回路（ＤＩＯＤＥ１）以外の、周辺回路保護用の静電気保護回路（ＤＩＯＤＥ２）は、冗長性を持たせることも考え、図５（ｂ）に示す４ＭＯＳトランジスタ構成となし、図３に示す画素部保護用の静電気保護回路（ＤＩＯＤＥ１）は、図４（ｂ）に示す２ＭＯＳトランジスタ構成とすることが好ましい。
【００１９】
このような場合に、液晶表示パネル面内で、静電チャージ量を均一にするためには、２ＭＯＳトランジスタ構成、４ＭＯＳトランジスタ構成のそれぞれの場合に、同じ程度の電流量を流す必要がある。
図６、図７は、静電気保護回路を２ＭＯＳトランジスタ構成、あるいは、４ＭＯＳトランジスタ構成で構成した場合の電圧−電流特性のシミュレーション結果を示す。図６、図７において、横軸は印加電圧（単位Ｖ）を、縦軸は電流（単位Ａ）である。
図６の（１）が２ＭＯＳトランジスタ構成で、ゲート幅（Ｗ）が６μｍの場合を、図６の（２）が４ＭＯＳトランジスタ構成で、ゲート幅（Ｗ）が２４μｍの場合を示している。
図７の（１）が２ＭＯＳトランジスタ構成で、ゲート幅（Ｗ）が１０μｍの場合、（２）が４ＭＯＳトランジスタ構成で、ゲート幅（Ｗ）が４０μｍを示している。
検査回路（ＴＥＳＴ）、映像電圧選択回路（ＶＤＳＣ）、垂直走査回路（ＶＳＣＡ）等の周辺回路や画素部（ＡＲＳＢ）で、各ＭＯＳトランジスタの物理的なリーク電流を考えなければ、図６、図７のシミュレーション結果より、４ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）を、２ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）の約４倍の大きさとすることにより、２ＭＯＳトランジスタ構成の時と、４ＭＯＳトランジスタ構成の時とで、ＭＯＳトランジスタに流れる電流を同程度の電流とすることができる。
【００２０】
しかしながら、実際の液晶表示パネル駆動状況を考えると、静電気保護回路を構成するＭＯＳトランジスタの配置位置は、バックライトの照射領域となるため、ホトコンによるリーク電流の影響を考えると、２ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）は、１０μｍ以下が望ましい。
そして、２ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）が１０μｍ以下の場合、４ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）は、周辺回路や画素部（ＡＲＳＢ）を構成するＭＯＳトランジスタのリーク電流、プロセス起因のＭＯＳトランジスタ性能ばらつき等を考慮すると、２ＭＯＳトランジスタ構成の時のＭＯＳトランジスタのゲート幅（Ｗ）の、３〜５倍程度のゲート幅（Ｗ）値が望ましい。
以上説明したように、本実施例によれば、液晶表示パネルの内部に静電気保護回路を配置するようにしたので、セル切断工程以降も、静電気に対する耐圧を向上させ、静電気による静電破壊を防止することが可能となる。
また、静電気保護回路は、２個のＭＯＳトランジスタ、あるいは、４個のＭＯＳトランジスタで構成できるので、省スペースで配置可能である。
さらに、ｎＭＯＳ単チャネルプロセスで作製可能であるばかりか、通常駆動時に、静電気保護回路は流れ込む電流は極めて低くすることができる。
【００２１】
なお、本実施例において、図３に示す画素部（ＡＲＳＢ）にのみに静電気保護回路を配置してもよく、あるいは、図３に示す検査回路（ＴＥＳＴ）、映像電圧選択回路（ＶＤＳＣ）、垂直走査回路（ＶＳＣＡ）等の内蔵回路にのみに静電気保護回路を配置してもよい。
なお、本発明は、液晶表示装置に限られず、例えば、有機ＥＬ表示装置など、画素を有する表示装置全般に適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施例の液晶表示モジュールの液晶表示パネルの概略構成を示すブロック図である。
【図２】本発明の実施例の第１の基板を説明するための模式図である。
【図３】本発明の実施例の液晶表示モジュールにおいて、セル切断工程前の第１の基板を説明するための図である。
【図４】本発明の実施例の画素部保護用、あるいは、周辺回路保護用の静電気保護回路の一例の回路構成を示す図である。
【図５】本発明の実施例の画素部保護用、あるいは、周辺回路保護用の静電気保護回路の他の例の回路構成を示す図である。
【図６】静電気保護回路を２ＭＯＳトランジスタ構成、あるいは、４ＭＯＳトランジスタ構成で構成した場合の電圧−電流特性のシミュレーション結果を示すグラフである。
【図７】静電気保護回路を２ＭＯＳトランジスタ構成、あるいは、４ＭＯＳトランジスタ構成で構成した場合の電圧−電流特性のシミュレーション結果を示すグラフである。
【図８】従来の液晶表示モジュールにおいて、セル切断工程前の第１の基板を説明するための図である。
【符号の説明】
【００２３】
ＳＵＢ１  第１の基板
ＳＵＢ２  第２の基板
ＡＲＳＢ  画素部
ＧＬ  走査線
ＤＬ  映像線、
Ｄｒ  半導体チップ
ＦＰＣ  フレキシブル配線基板
ＰＸ  画素電極
ＴＦＴ  薄膜トランジスタ
Ｃｌｃ  液晶容量
ＣＴ  対向電極
ＶＣＯＭ  対向電圧線
ＴＥＳＴ  検査回路
ＶＳＣＡ  垂直走査回路
ＶＤＳＣ  映像電圧選択回路
ＬＩＮＶ  映像電圧入力線
ＨＯＧＣ  保護回路
ＳＥＣＬ  セル切断線
ＬＩＮＸ，ＬＶＳＣ，ＬＴＥＳ  配線
ＬＶＳＳ  基準電圧配線
ＤＩＯＤＥ１，ＤＩＯＤＥ２  静電気保護回路
Ｄ１，Ｄ２，Ｄ１１〜Ｄ１４  ダイオード
ＭＴ１，ＭＴ２，ＭＴ１１〜ＭＴ１４  ｎ型ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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