(57)【要約】【課題】高速かつ高精度にメモリセルを試験することができる半導体記憶装置およびその試験方法を提供する。【解決手段】半導体記憶装置は、メモリセルが二次元配置されたメモリセルアレイＭＣＡと、メモリセルアレイの各行のメモリセルに接続されたワード線ＷＬと、メモリセルアレイの各列のメモリセルに接続されたビット線ＢＬと、ビット線に接続され、メモリセルに格納されたデータを検出するセンスアンプＳ／Ａと、電源から所定の基準電流を流す試験パッドＰＡＤと、電源と試験パッドとの間に接続され、かつ、電源とビット線との間に介在するテスト回路であって、ビット線を介して基準電流に対応する試験電流をメモリセルのうち試験対象である対象メモリセルへ流すテスト回路ＭＣとを備えている。【選択図】図１
2008234780.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルが二次元配置されたメモリセルアレイと、
前記メモリセルアレイの各行の前記メモリセルに接続されたワード線と、
前記メモリセルアレイの各列の前記メモリセルに接続されたビット線と、
前記ビット線に接続され、前記メモリセルに格納されたデータを検出するセンスアンプと、
電源から所定の基準電流を流し、該基準電流によって基準電圧を生成する試験パッドと、
前記電源と前記試験パッドとの間に接続され、かつ、前記電源と前記ビット線との間に介在するテスト回路であって、前記ビット線を介して前記基準電圧に応じた試験電流を前記メモリセルへ流すテスト回路とを備えた半導体記憶装置。
【請求項２】
前記テスト回路は、
前記電源と前記試験パッドとの間に前記基準電流を流す第１の電流経路と、
前記電源と前記メモリセルとの間に前記試験電流を流す第２の電流経路と、
前記第１の電流経路に介在する第１のトランジスタであって、ゲートとソースまたはドレインとが試験時に前記試験パッドに接続される第１のトランジスタと、
前記第２の電流経路に介在する第２のトランジスタであって、ゲートが前記第１のトランジスタと共通に前記試験パッドに接続されている第２のトランジスタとを備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のトランジスタは、前記メモリセルアレイ内の複数の列に対して共通に設けられていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記センスアンプのデータを外部へ読出し、あるいは、外部からのデータを前記センスアンプへ書き込むＤＱバッファをさらに備え、
前記テスト回路は、前記ＤＱバッファに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記テスト回路は、
前記電源と前記試験パッドとの間に前記基準電流を流す第１の電流経路と、
前記電源と前記メモリセルとの間に前記試験電流を流す第２の電流経路と、
前記第１の電流経路に介在する第１のトランジスタであって、ゲートとソースまたはドレインとが試験時に前記試験パッドに接続される第１のトランジスタと、
前記第２の電流経路に介在する第２のトランジスタであって、ゲートが前記第１のトランジスタと共通に前記試験パッドに接続されている第２のトランジスタとを備え、
前記第１のトランジスタは、複数の前記ＤＱバッファに対して共通に設けられていることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、例えば、ＦＢＣ(Floating Body Cell)メモリ装置に関する。
【背景技術】
【０００２】
近年、１Ｔ（Transistor）−１Ｃ(Capacitor)型のＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディに蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
ＦＢＣメモリの試験項目には、メモリセルの静特性、書込み特性、データ保持特性、閾値分布などがある。様々なプロセス条件で形成されたメモリセルの試験結果は、最適なプロセス条件の決定、並びに、不良原因の解析に用いられる。また、メモリセルアレイ内の多数のメモリセルに対して試験をする必要がある。これら多数のメモリセルの特性を試験するために、外部パッドからＤＱ線を介してメモリセルへ直接アクセスする配線を設けていた。
【０００４】
例えば、メモリセルの閾値電圧を測定する場合、メモリセルのゲート電圧（ワード線電圧）を制御しながら、外部パッドからメモリへ流れる電流の変化を測定していた。つまり、センスアンプやＤＱバッファ等を使用することなく、試験装置が外部パッドを通じてメモリセルへ電圧を直接印加し、これにより流れる電流を直接測定していた。試験装置はワード線電圧を低電圧から高電圧へと変化させる。さらに、試験装置は、所定電流が外部パッドからメモリセルに流れたときのワード線電圧を閾値電圧とする。これを全メモリセルに対して繰り返し行うことによって、閾値電圧の分布を得ることができる。
【０００５】
しかし、通常、メモリセルの閾値電圧にはばらつきがあるため、或るワード線電圧に対して外部パッドからメモリセルに流れる電流は、ビットごとに異なる。また、ワード線電圧を変化させることによっても、外部パッドからメモリセルに流れる電流は変化する。このため、或るワード線に接続された全メモリセルを同時に試験することは困難であった。従って、従来では、各ビットごとに試験を実行する必要があり、よって、全メモリセルを試験するためには、長時間の測定時間が必要であった。さらに、メモリセルアレイ内のメモリセル数が増大すると試験時間はより長くなる。
【特許文献１】特開平８−５５４８８号公報
【特許文献２】特開２０００−１７３３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高速かつ高精度にメモリセルを試験することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、メモリセルが二次元配置されたメモリセルアレイと、前記メモリセルアレイの各行の前記メモリセルに接続されたワード線と、前記メモリセルアレイの各列の前記メモリセルに接続されたビット線と、前記ビット線に接続され、前記メモリセルに格納されたデータを検出するセンスアンプと、電源から所定の基準電流を流し、該基準電流によって基準電圧を生成する試験パッドと、前記電源と前記試験パッドとの間に接続され、かつ、前記電源と前記ビット線との間に介在するテスト回路であって、前記ビット線を介して前記基準電圧に応じた試験電流を前記メモリセルへ流すテスト回路とを備えている。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、高速かつ高精度にメモリセルを試験することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの回路図である。ＦＢＣメモリは、メモリセルアレイＭＣＡと、センスアンプＳ／Ａと、テスト回路ＴＣとを備えている。
【００１１】
メモリセルアレイＭＣＡは、マトリクス状に二次元配置された複数のメモリセルを含む。ワード線ＷＬｉ（ｉは整数）（以下、ＷＬともいう）は、行方向に延伸し、メモリセルアレイＭＣＡの各行のメモリセルＭＣのゲートに接続されている。ｉは、例えば、０〜２５５であるが、図１では簡単のために、ＷＬ０およびＷＬ１のみを示している。ビット線ＢＬｊ、ｂＢＬｊ（ｊは整数）（以下、ＢＬ、ｂＢＬともいう）は、列方向に延伸し、メモリセルアレイＭＣＡの各列のメモリセルＭＣのドレインまたはソースに接続されている。ｊは、例えば、０〜５１１であるが、図１では簡単のために、ＢＬ０、ｂＢＬ０、ＢＬ１およびｂＢＬ１のみを示している。ｂＢＬは、ＢＬ上の信号に対して論理的に反転した信号を伝達する。ＢＬおよびｂＢＬは、ビット線対を成している。ワード線ＷＬとビット線対ＢＬ、ｂＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。尚、ロウ方向とカラム方向とは互いに入れ替えても差し支えない。
【００１２】
センスアンプＳ／Ａは、各ビット線対ＢＬ、ｂＢＬに対応して設けられている。このように、本実施形態は、いわゆる、２セル／ビット方式（ツインセル（Twin Cell）ともいう）を採用している。この方式は、ペアを成す２つのメモリＭＣに逆論理のデータを格納し、これにより１ビットデータを記憶する方式である。センスアンプＳ／Ａは、互いに逆論理のデータの一方を基準とし、他方のデータを検出する。しかし、本発明は、２セル／ビット方式だけでなく、１セル／ビット方式またはオープンビット線構成を有する装置にも適用することができる。
【００１３】
センスアンプＳ／Ａは、一対のセンスノードＳＮ、ｂＳＮを含む。センスノード対ＳＮ、ｂＳＮは、それに対応するビット線対ＢＬ、ｂＢＬにトランスファゲートＮ５、Ｎ６を介して接続されている。トランスファゲートＮ５およびＮ６は、それぞれ信号ＦＡＩＴ０およびＦＡＩＴ１によってオン／オフ制御される。ビット線ＢＬに接続されたメモリセルＭＣを試験する場合には、トランスファゲートＮ５をオン状態にし、センスノードＳＮをビット線ＢＬに接続する。このとき、トランスファゲートＮ６はオフ状態である。ビット線ｂＢＬに接続されたメモリセルＭＣを試験する場合には、トランスファゲートＮ６をオン状態にし、センスノードｂＳＮをビット線ｂＢＬに接続する。このとき、トランスファゲートＮ５はオフ状態である。
【００１４】
センスアンプＳ／Ａは、クロスカップル型ダイナミックラッチ回路（以下、ラッチ回路という）ＬＣ１およびＬＣ２を含む。ラッチ回路ＬＣ１は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｐ型トランジスタＰ９およびＰ１０からなる。トランジスタＰ９のゲートはセンスノードｂＳＮに接続され、トランジスタＰ１０のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＰ９およびＰ１０の各ゲートは、センスノードＳＮおよびｂＳＮに対してクロス結合されている。ラッチ回路ＬＣ２は、センスノードＳＮとｂＳＮとの間に直列に接続された２つのｎ型トランジスタＮ３およびＮ４からなる。トランジスタＮ３のゲートはセンスノードｂＳＮに接続され、トランジスタＮ４のゲートはセンスノードＳＮに接続されている。即ち、トランジスタＮ３およびＮ４の各ゲートも、センスノードＳＮおよびｂＳＮに対してクロス結合されている。ラッチ回路ＬＣ１およびＬＣ２は、信号ＳＡＰおよびｂＳＡＮの活性化によってそれぞれ駆動される。
【００１５】
活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。信号ＳＡＰは高電位レベルであるときにラッチ回路ＬＣ１を活性化する。信号ｂＳＡＮは低電位レベルのときにラッチ回路ＬＣ２を活性化する。
【００１６】
ｎ型トランジスタＮ１、Ｎ２は、それぞれセンスノードＳＮ、ｂＳＮとＤＱ線ＤＱ０、ｂＤＱ０との間に接続されている。トランジスタＮ１、Ｎ２は、カラム選択線ＣＳＬによって制御される。ＤＱ線対ＤＱ０、ｂＤＱ０は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、Ｉ／Ｏパッドと接続されており、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳ／Ａへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮおよびｂＳＮがＤＱバッファに接続することを可能とする。
【００１７】
外部へのデータ読出し動作（通常の読出し動作）では、センスアンプＳ／ＡがメモリセルＭＣに格納されたデータを検出し、ラッチ回路ＬＣ１、ＬＣ２がこのデータをセンスノード対ＳＮ、ｂＳＮにラッチする。センスノードＳＮ、ｂＳＮにラッチされたデータは、ＤＱ線を介してＤＱバッファに一時的に格納され、Ｉ／Ｏパッドから外部へ出力される。外部からのデータ書込み動作（通常の書込み動作）では、ＤＱバッファがＩ／Ｏパッドから入力されたデータを一時的に格納する。このデータは、ＤＱ線を介してセンスアンプＳ／Ａに伝達される。ラッチ回路ＬＣ１、ＬＣ２は、このデータをセンスノード対ＳＮ、ｂＳＮにラッチする。センスノードＳＮ、ｂＳＮにラッチされたデータは、ビット線対ＢＬ、ｂＢＬを介してメモリセルＭＣへ書き込まれる。
【００１８】
テスト回路は、ｐ型トランジスタＰ１〜Ｐ４により構成されるカレントミラー回路ＣＭと、選択トランジスタＰ５、Ｐ６と、トランスファゲートＰ７、Ｐ８とを備えている。トランジスタＰ１およびＰ３は、信号ｂＬＯＡＤＯＮによってオン／オフ制御されるスイッチング素子である。トランジスタＰ１およびＰ３は、試験時にカラントミラー回路ＣＭから電流を流すときにオン状態となる。トランジスタＰ１およびＰ３のオン抵抗は、トランジスタＰ２およびＰ４のオン抵抗に比べて無視できるほどに小さい。
【００１９】
トランジスタＰ２およびＰ４は、トランジスタＰ１およびＰ３を介した電源ＶＤＤと試験パッドＰＡＤとの間に介在し、あるいは、トランジスタＰ１およびＰ３を介した電源ＶＤＤとセンスノードＳＮまたはｂＳＮとの間に介在する。ビット線ＢＬまたはｂＢＬのいずれに接続されたメモリセルを試験するかによって、トランジスタＰ２およびＰ４の接続関係は変化する。トランジスタＰ２およびＰ４は、所定のミラー比を有するように構成され、トランジスタＰ４は、トランジスタＰ２に流れる電流を基準として、その基準電流に対応した電流を流す。あるいは、トランジスタＰ２は、トランジスタＰ４に流れる電流を基準として、その基準電流に対応した電流を流す。
【００２０】
選択トランジスタＰ５は、トランジスタＰ４と試験パッドＰＡＤとの間に接続されており、テスト信号ＴＳ０によって制御される。選択トランジスタＰ６は、トランジスタＰ２と試験パッドＰＡＤとの間に接続されており、テスト信号ＴＳ１に制御される。選択トランジスタＰ５とトランジスタＰ４との間のノードは、トランスファゲートＰ７を介してセンスノードＳＮに接続されている。選択トランジスタＰ６とトランジスタＰ２との間のノードは、トランスファゲートＰ８を介してセンスノードｂＳＮに接続されている。
【００２１】
選択トランジスタＰ５は、ビット線ｂＢＬに接続されたメモリセルＭＣを試験するときにオンになり、選択トランジスタＰ４のソースまたはドレインおよびセンスノードＳＮを試験パッドＰＡＤに接続する。選択トランジスタＰ６は、ビット線ＢＬに接続されたメモリセルＭＣを試験するときにオンになり、選択トランジスタＰ２のソースまたはドレインおよびセンスノードｂＳＮを試験パッドＰＡＤに接続する。
【００２２】
ｐ型トランジスタからなるトランスファゲートＰ７およびＰ８は、カレントミラー回路ＣＭとセンスノードＳＮおよびｂＳＮとの間にそれぞれ接続されている。トランスファゲートＰ７およびＰ８は、信号ＴＦＡＩＴによって制御される。
【００２３】
次に、ビット線ＢＬｊに接続されたメモリセルＭＣを試験対象とする第１の試験およびビット線ｂＢＬｊに接続されたメモリセルＭＣを試験対象とする第２の試験に関して説明する。尚、第１および第２の試験の実行中、トランジスタ、Ｐ１、Ｐ３、Ｐ７およびＰ８は総てオン状態であるものとする。
【００２４】
第１の試験では、選択トランジスタＰ５がオフ状態になり、かつ、選択トランジスタＰ６がオン状態となる。このとき、トランジスタＰ２のドレインまたはソースの一方は、トランジスタＰ１を介して電源ＶＤＤに接続される。トランジスタＰ２のドレインまたはソースの他方は、トランジスタＰ６を介して試験パッドＰＡＤに接続される。これにより、トランジスタＰ２は、矢印ＣＰ１で示す第１の電流経路を導通させ、トランジスタＰ３を介して電源ＶＤＤからの電流（基準電流）を試験パッドＰＡＤへ流す。トランジスタＰ４のドレインまたはソースの一方は、電源ＶＤＤに接続される。トランジスタＰ４のドレインまたはソースの他方は、トランスファゲートＰ７を介してセンスノードＳＮに接続される。これにより、トランジスタＰ４は、矢印ＣＰ２で示す第２の電流経路を導通させ、対象メモリセルへ試験電流を流す。
【００２５】
第２の試験では、選択トランジスタＰ５がオン状態になり、かつ、選択トランジスタＰ６がオフ状態となる。このとき、トランジスタＰ２のドレインまたはソースの一方は、トランジスタＰ１を介して電源ＶＤＤに接続される。トランジスタＰ２のドレインまたはソースの他方は、トランスファゲートＰ８を介してセンスノードｂＳＮに接続される。これにより、トランジスタＰ２は、矢印ＣＰ１２で示す第２の電流経路を導通させ、対象メモリセルへ試験電流を流す。トランジスタＰ４のドレインまたはソースの一方は、トランジスタＰ３を介して電源ＶＤＤに接続される。トランジスタＰ４のドレインまたはソースの他方は、トランジスタＰ５を介して試験パッドＰＡＤに接続される。これにより、トランジスタＰ４は、矢印ＣＰ１１で示す第１の電流経路を導通させ、電源ＶＤＤからの電流（基準電流）を試験パッドＰＡＤへ流す。このように、第１の試験と第２の試験とでは、トランジスタＰ２およびＰ４の役割が交代する。
【００２６】
このようにカレントミラー回路ＣＭは、第１の電流経路ＣＰ１またはＣＰ１１、および、第２の電流経路ＣＰ２またはＣＰ１２を含む。ビット線ＢＬに接続されたメモリセルＭＣを試験対象とする第１の試験では、第１および第２の電流経路は、図１の矢印ＣＰ１およびＣＰ２で示された経路となる。一方、ビット線ｂＢＬに接続されたメモリセルＭＣを試験対象とする第２の試験では、第１および第２の電流経路は、図１の矢印ＣＰ１１およびＣＰ１２で示された経路となる。
【００２７】
試験パッドＰＡＤは、テスト回路ＴＣ内のカレントミラー回路ＣＭに接続されている。試験パッドＰＡＤは、メモリセルアレイＭＣＡ内の複数のカラムに設けられた複数のテスト回路ＴＣに対して共通に用いられる。例えば、試験パッドＰＡＤは、メモリセルアレイＭＣＡに対して１つ設けられている。試験パッドＰＡＤは、基準電流を流す第１の経路ＣＰ１またはＣＰ１１に接続される。基準電流は、メモリセルＭＣのデータを検出する際に基準となる一定の電流であるため変化しない。また、基準電流は、各カラムのテスト回路ＴＣに対して等しくてよい。つまり、試験パッドＰＡＤは一定の電流を供給すればよく、かつ、各テスト回路ＴＣに対して供給電流を相違させる必要もない。従って、試験パッドＰＡＤは、複数のテスト回路ＴＣに対して共通化することができる。
【００２８】
図２は、メモリセルＭＣの構造を示す断面図である。メモリセルＭＣは、支持基板１０、ＢＯＸ層２０およびＳＯＩ層３０を含むＳＯＩ基板上に設けられている。ＳＯＩ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ５０は、ソース６０とドレイン４０との間のＳＯＩ層３０に形成される。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。本実施形態では、メモリセルＭＣはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＢＯＸ層２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって、その一部または全部が囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内の多数キャリアの数によって論理データ（バイナリデータ）を記憶することができる。
【００２９】
メモリセルＭＣにデータを書き込むいくつかの方法のうちの１つの方法を以下に説明する。データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはＶＳＬ（例えば、グランドＧＮＤ（０Ｖ））である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は平衡状態に達する。このボディ電圧は、約０．７Ｖである。
【００３０】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電位を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００３１】
メモリセルＭＣからデータを読み出すいくつかの方法のうちの１つの方法を以下に説明する。データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬをデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬを１．５Ｖとし、ビット線ＢＬを０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまう危険性があるからである。
【００３２】
図３は、第１の試験時におけるＦＢＣメモリの等価回路図である。図４（Ａ）は、第１の電流経路ＣＰ１の電流Ｉｃｐ１−電圧Ｖ（ｂＳＮ）特性を示すグラフであり、図４（Ｂ）は、第２の電流経路ＣＰ２の電流Ｉｃｐ２−電圧Ｖ（ＳＮ）特性を示すグラフである。図３、図４（Ａ）および図４（Ｂ）を参照して、メモリセルＭＣ０の閾値電圧を検出する原理を説明する。尚、縦軸Ｉｃｐ１は、第１の電流経路ＣＰ１を流れる電流を示し、Ｖ（ｂＳＮ）は、センスノードｂＳＮの電位を示す。縦軸Ｉｃｐ２は、第２の電流経路ＣＰ２を流れる電流を示し、Ｖ（ＳＮ）は、センスノードＳＮの電位を示す。
【００３３】
トランジスタＰ２は、第１の電流経路ＣＰ１においてダイオード接続されているため、図４（Ａ）に示すように試験パッドＰＡＤの電位を上げ、Ｖ（ｂＳＮ）を上昇させると、電流Ｉｃｐ１は減少する。逆に、試験パッドＰＡＤの電位を下げ、Ｖ（ｂＳＮ）を低下させると、電流Ｉｃｐ１は増加する。即ち、Ｉｃｐ１およびＶ（ｂＳＮ）は反比例の関係にある。Ｉｃｐ１を基準電流Ｉｒｅｆに設定したときのＶ（ｂＳＮ）を、基準電圧Ｖｒｅｆとする。基準電流Ｉｒｅｆは、データ“１”を格納するメモリセルＭＣ（“１”セル）およびデータ“０”を格納するメモリセルＭＣ（“０”セル）のそれぞれに対して任意に設定可能である。基準電圧Ｖｒｅｆは、トランジスタＰ２およびＰ４のゲートに共通に印加される。これにより、基準電流Ｉｒｅｆに基づいた試験電流を第２の電流経路ＣＰ２に流すことができる。
【００３４】
第２の電流経路ＣＰ２に流れる試験電流は、トランジスタＰ４の特性と対象メモリセルＭＣ０の特性によって決定される。トランジスタＰ４はトランジスタＰ３を介して電源ＶＤＤとセンスノードＳＮとの間に接続されているので、トランジスタＰ４に流れる電流は、センスノードＳＮの電位が上昇すると減少する。逆に、センスノードＳＮの電位が低下すると、トランジスタＰ４に流れる電流は増加する。
【００３５】
一方、対象メモリセルＭＣ０は、センスノードＳＮとソース電位ＶＳＬ（接地電位）との間に接続されているので、対象メモリセルＭＣ０に流れる電流は、センスノードＳＮの電位が上昇すると増加する。逆に、センスノードＳＮの電位が低下すると、対象メモリセルＭＣ０に流れる電流は低下する。また、図４（Ｂ）の破線矢印ＶＷＬで示すように対象メモリセルＭＣ０のゲート電位（ワード線電圧）を上昇させれば、メモリセルＭＣ０に流れる電流は当然に増大する。
【００３６】
トランジスタＰ４の特性と対象メモリセルＭＣ０の特性との交点が、第２の電流経路ＣＰ２に流れる試験電流およびセンスノードＳＮに掛かる電圧を示す。ワード線電圧ＶＷＬを低い状態ＶＷＬ０から高い状態ＶＷＬ２へ変化させたときに、センスノードＳＮの電位Ｖ（ＳＮ）は、Ｖｓｎ＿ｂからＶｓｎ＿ａへと変化する。電位Ｖ（ＳＮ）が基準電圧Ｖｒｅｆと等しくなるワード線電圧ＶＷＬ１を検出することができる。
【００３７】
図５および図６は、本実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図である。図５は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも低い場合のタイミング図であり、図６は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも高い場合のタイミング図である。
【００３８】
ｔ１以前に、対象メモリセルＭＣにデータ“１”または“０”を書き込む。
【００３９】
ｔ１において、信号ＴＳ１が活性化され、選択トランジスタＰ６がオン状態となる。選択トランジスタＰ５はオフ状態を維持する。即ち、ここでは、各カラムのメモリセルに対して、第１の試験を実行する。尚、第２の試験は、選択トランジスタＰ５，Ｐ６の状態を逆にすればよく、容易に推測することができるので、その説明を省略する。
【００４０】
ｔ２において、信号ＴＡＩＴ０が活性化され、トランスファゲートＮ５がオン状態となる。これにより、センスノードＳＮとビット線ＢＬ０とが接続される。トランスファゲートＮ６はオフ状態を維持する。このとき、信号ＴＦＡＩＴが活性化され、トランスファゲートＰ７およびＰ８がオン状態となる。さらに、選択ワード線ＷＬ０に電圧が印加される。当初、ワード線電圧ＶＷＬは、対象メモリセルＭＣ０の閾値電圧よりも低い電圧ＶＷＬ０とする。
【００４１】
ｔ３において信号ｂＬＯＡＤＯＮが活性化され、カレントミラー回路ＣＭが駆動する。これにより、基準電流Ｉｒｅｆが電源ＶＤＤから第１の電流経路ＣＰ１を介して試験パッドＰＡＤへ流れる。それと同時に、基準電流Ｉｒｅｆおよびワード線電圧ＶＷＬに応じた試験電流が電源ＶＤＤから第２の電流経路ＣＰ２を介して対象メモリセルＭＣ０へ流れる。本実施形態では、第１および第２の電流経路が入れ替わる。即ち、トランジスタＰ２は、第１の電流経路に介在する場合もあり、第１の電流経路に介在する場合もある。トランジスタＰ４も同様である。このため、トランジスタＰ２とＰ４とのミラー比は１である必要がある。よって、閾値電圧を定義する閾値電流は基準電流Ｉｒｅｆとなる。尚、ミラー比は、例えば、ＶｒｅｆとトランジスタＰ４（またはＰ２）のドレイン電圧とが等しい場合に、第１の電流経路に流れる基準電流に対する第２の電流経路に流れる試験電流の割合（試験電流／基準電流）である。
【００４２】
ワード線電圧ＶＷＬは、対象メモリセルＭＣ０の閾値電圧よりも低い電圧ＶＷＬ０であるので、センスノードＳＮの電位は、センスノードｂＳＮにおける基準電位Ｖｒｅｆよりも高くなる。
【００４３】
ｔ４において、センスノードＳＮとｂＳＮとの電位差が充分に発展したときに、信号ＳＡＰおよびｂＳＡＮをともに活性化させる。このとき、ＳＡＰおよびｂＳＡＮからＶＳＬへの貫通電流を防止するために、信号ＦＡＩＴ０を不活性化する。また、センスアンプＳ／Ａとテスト回路ＴＣとを切断するために、信号ＴＦＡＩＴも不活性化する。これにより、センスノードＳＮ、ｂＳＮの容量が小さくなり、センスノードＳＮとｂＳＮとの間の電位差を容易に増幅することができる。
【００４４】
信号ＳＡＰ、ｂＳＡＮを活性化することによって、ラッチ回路ＬＣ１、ＬＣ２が駆動する。これにより、図５に示すように、センスノードＳＮとｂＳＮとの間の電位差が増幅される。
【００４５】
ｔ５において、カラム選択線ＣＳＬが活性化される。これにより、トランスファゲートＮ１、Ｎ２がオン状態になり、センスノード対ＳＮ、ｂＳＮがＤＱ線ＤＱ、ｂＤＱに接続される。これにより、センスノード対ＳＮ、ｂＳＮにラッチされたデータがＤＱバッファを介して外部へ出力され得る。
【００４６】
ｔ６において信号ＳＡＰ、ｂＳＡＮ、ＴＳ１等を不活性化する。これにより、ワード線電圧ＶＷＬ０における一連の試験動作が終了する。
【００４７】
次に、ワード線電圧ＶＷＬをＶＷＬ０から段階的に上昇させながら、ｔ１〜ｔ６の試験動作を繰り返す。ＦＢＣのデータは揮発するので、ｔ１〜ｔ６の試験動作を完了するごとに、メモリセルＭＣに同一データを書き直す。ワード線電圧ＶＷＬが対象メモリセルＭＣ０の閾値電圧を超えたときに、センスノード対ＳＮ、ｂＳＮにラッチされたデータが論理的に反転する。これにより、対象メモリセルＭＣの閾値電圧を測定することができる。例えば、ワード線電圧ＶＷＬが閾値電圧を超えたとき、図６に示すように、センスノード対ＳＮ、ｂＳＮにラッチされたデータは、反転する。このときのワード線電圧ＶＷＬまたはこの直前のワード線電圧ＶＷＬを閾値電圧とすればよい。ワード線電圧ＶＷＬの上昇電圧差が小さいほど、メモリセルＭＣの閾値電圧は正確に測定することができる。尚、図６は、図５に示す信号のうち動作が異なる信号のみを示している。
【００４８】
対象メモリセルＭＣの閾値電圧は、対象メモリセルＭＣが“０”セルの場合および“１”セルの場合の両方について実行される。また、第２の試験も第１の試験と同様に実行される。それにより、ビット線ｂＢＬに接続されたメモリセルＭＣの閾値電圧も測定される。
【００４９】
本実施形態は、カラントミラー回路ＣＭを介してメモリセルＭＣの閾値電圧を測定している。これにより、試験パッドＰＡＤは、全カラムのテスト回路ＴＣに対して共通化することができる。即ち、試験は、各カラムごとに実行する必要は無く、全カラム同時に実行することができる。その結果、メモリセルを高速に試験することができ、試験時間を短縮することができる。
【００５０】
（第２の実施形態）
図７は、本発明に係る第２の実施形態に従ったＦＢＣメモリの回路図である。第２の実施形態は、試験パッドＰＡＤだけでなく、トランジスタＰ１およびＰ２もメモリセルアレイＭＣＡ内の各カラムに対して共通化されている。第２の実施形態では、トランジスタＰ１およびＰ２は、常に第１の電流経路に介在する。即ち、第１の電流経路ＣＰ１がメモリセルアレイＭＣＡ内の各カラムに対して共通化されている。これに伴い、テスト回路ＴＣの構成が第１の実施形態のそれと異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００５１】
第１の電流経路ＣＰ１がメモリセルアレイＭＣＡ内の各カラムに対して共通化されているため、第２の電流経路ＣＰ２およびＣＰ１２は、ビット線ＢＬｊおよびｂＢＬｊのそれぞれに対して設ける必要がある。
【００５２】
テスト回路は、ｐ型トランジスタＰ１〜Ｐ４、Ｐ１１およびＰ１２により構成されるカレントミラー回路ＣＭと、選択トランジスタＰ５、Ｐ６、Ｐ１３およびＰ１４と、トランスファゲートＰ７、Ｐ８とを備えている。トランジスタＰ１、Ｐ３およびＰ１１は、それぞれ信号ｂＬＯＡＤＯＮ、ｂＬＯＡＤＯＮ＿ＡおよびにｂＬＯＡＤＯＮ＿Ｂによってオン／オフ制御されるスイッチング素子である。トランジスタＰ１、Ｐ３およびＰ１１は、カラントミラー回路ＣＭから電流を流すときにオン状態となる。
【００５３】
トランジスタＰ２は、トランジスタＰ１を介した電源ＶＤＤと試験パッドＰＡＤとの間に介在する。トランジスタＰ４は、トランジスタＰ３を介した電源ＶＤＤとセンスノードＳＮとの間に介在する。さらに、トランジスタＰ１２は、トランジスタＰ１１を介した電源ＶＤＤとセンスノードＳＮとの間に介在する。ｂＳＮとの間に介在する。即ち、トランジスタＰ２は、第１の電流経路ＣＰ１に設けられている。トランジスタＰ４、Ｐ１２は、それぞれ第２の電流経路ＣＰ２、ＣＰ１２に設けられている。
【００５４】
第２の実施形態では、第１および第２の電流経路ＣＰ１およびＣＰ２が入れ替わらないので、トランジスタＰ２およびＰ４の各電流駆動能力は非対称でもよい。即ち、カレントミラー回路ＣＭは所定のミラー比を有してよい。ミラー比は、例えば、ＶｒｅｆとトランジスタＰ４のドレイン電圧とが等しい場合に、第１の電流経路ＣＰ１に流れる基準電流に対する第２の電流経路ＣＰ２に流れる試験電流の割合である。
【００５５】
トランジスタＰ２およびＰ１２の各電流駆動能力も非対称でもよい。例えば、トランジスタＰ４、Ｐ１２のそれぞれのサイズ（Ｗ（チャネル幅）／Ｌ（チャネル長））をトランジスタＰ２のそれの１／１０にした場合、メモリセルＭＣがオン状態のときにトランジスタＰ４、Ｐ１２には、基準電流の１／１０の電流が流れる。これにより、試験電流に含まれるノイズ成分は、基準電流に含まれるノイズ成分の１／１０に縮小され得る。さらに、基準電流Ｉｒｅｆが大きくなるので、センスノード等の電位の上昇速度が速くなる。これは、試験時間の短縮に繋がる。尚、トランジスタＰ４とＰ１２とのサイズ（Ｗ／Ｌ）は等しい。ここで、第２の実施形態では、第１の電流経路ＣＰ１が全カラムの第２の電流経路ＣＰ２、ＣＰ１２に対して共通になっている。よって、第１の電流経路ＣＰ１に流れる基準電流Ｉｒｅｆは、カラム数および第２の電流経路ＣＰ２の数に依らず一定である。
【００５６】
選択トランジスタＰ５は、トランジスタＰ４のゲートとトランジスタＰ２のゲートとの間に接続されている。選択トランジスタＰ６は、センスノードＳＮとトランジスタＰ２のゲートとの間に接続されている。選択トランジスタＰ５は、ビット線ＢＬに接続されたメモリセルＭＣを試験するときにオンになり、トランジスタＰ２のゲートおよび試験パッドＰＡＤをトランジスタＰ４のゲートに接続する。これにより、選択トランジスタＰ５は、基準電圧をトランジスタＰ４のゲートに伝達する。選択トランジスタＰ６は、ビット線ｂＢＬに接続されたメモリセルＭＣを試験するときにオンになり、トランジスタＰ２のゲートおよび試験パッドＰＡＤをセンスノードＳＮに接続する。これにより、選択トランジスタＰ６は、センスノードＳＮに基準電位を伝達する。
【００５７】
選択トランジスタＰ１３は、トランジスタＰ１２のゲートとトランジスタＰ２のゲートとの間に接続されている。選択トランジスタＰ１４は、センスノードｂＳＮとトランジスタＰ２のゲートとの間に接続されている。選択トランジスタＰ１３は、ビット線ＢＬに接続されたメモリセルＭＣを試験するときにオンになり、トランジスタＰ２のゲートおよび試験パッドＰＡＤをトランジスタＰ１２のゲートに接続する。これにより、選択トランジスタＰ１３は、基準電圧をトランジスタＰ１２のゲートに伝達する。選択トランジスタＰ１４は、ビット線ＢＬに接続されたメモリセルＭＣを試験するときにオンになり、トランジスタＰ２のゲートおよび試験パッドＰＡＤをセンスノードｂＳＮに接続する。これにより、選択トランジスタＰ１４は、センスノードｂＳＮに基準電位を伝達する。
【００５８】
次に、ビット線ＢＬｊに接続されたメモリセルＭＣを試験対象とする第１の試験およびビット線ｂＢＬｊに接続されたメモリセルＭＣを試験対象とする第２の試験に関して説明する。尚、第１および第２の試験の実行中、トランジスタ、Ｐ１、Ｐ３、Ｐ７およびＰ８は総てオン状態である。
【００５９】
第１の試験では、選択トランジスタＰ５およびＰ１４がオン状態になり、かつ、選択トランジスタＰ６およびＰ１３がオフ状態となる。これにより、第２の電流経路ＣＰ２に試験電流が流れる。このとき、トランジスタＰ２は、第１の電流経路ＣＰ１を導通させ、電源ＶＤＤからの電流（基準電流）を試験パッドＰＡＤへ流す。基準電流によって生じた試験電圧は、トランジスタＰ１４を介してセンスノードｂＳＮに伝達される。
【００６０】
第２の試験では、選択トランジスタＰ５およびＰ１４がオフ状態になり、かつ、選択トランジスタＰ６およびＰ１３がオン状態となる。これにより、第２の電流経路ＣＰ１２に試験電流が流れる。このとき、基準電流によって生じた試験電圧は、トランジスタＰ６を介してセンスノードＳＮに伝達される。第２の実施形態による第１の試験および第２の試験では、トランジスタＰ２は、常に第１の電流経路ＣＰ１を導通させる。第１の試験では、ＣＰ２が第２の電流経路となり、第２の試験では、ＣＰ１２が第２の電流経路となる。
【００６１】
図８および図９は、第２の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図である。図８は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも低い場合のタイミング図であり、図９は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも高い場合のタイミング図である。第１の試験では、第２の電流経路ＣＰ２に試験電流を流すために、信号ｂＬＯＡＤＯＮ＿Ａが信号ｂＬＯＡＤＯＮと同じタイミングで活性化される。第１の試験では、信号ｂＬＯＡＤＯＮ＿Ｂは、不活性状態を維持している。第２の試験では、第２の電流経路ＣＰ１２に試験電流を流すために、信号ｂＬＯＡＤＯＮ＿Ｂが信号ｂＬＯＡＤＯＮと同じタイミングで活性化される。第２の試験では、信号ｂＬＯＡＤＯＮ＿Ａは、不活性状態を維持している。第２の実施形態におけるその他の信号動作は、図５および図６に示すタイミング図と同様であるので、その説明を省略する。
【００６２】
第２の実施形態では、基準電流Ｉｒｅｆを流す第１の電流経路ＣＰ１が各カラムのセンスアンプＳ／Ａに対して共通となっている。これにより、第１の電流経路ＣＰ１は、各カラムのセンスアンプＳ／Ａに対して一定の安定した基準電圧Ｖｒｅｆを供給することができる。即ち、第１の電流経路ＣＰ１は、各カラムのセンスアンプＳ／Ａに対してばらつきのない基準電圧Ｖｒｅｆを供給することができる。これにより、第２の実施形態は、さらに高精度にメモリセルＭＣの閾値電圧を測定することができる。
【００６３】
第２の実施形態によれば、トランジスタＰ２は各カラムのセンスアンプＳ／Ａに対して共通化されているので、基準電流Ｉｒｅｆは、カラム数、第２の電流経路ＣＰ２の数、および、センスアンプＳ／Ａの数に関係なく一定である。
【００６４】
ミラー比を小さくすることによって、基準電流Ｉｒｅｆを大きくすることができる。基準電流Ｉｒｅｆを大きくすることによって、センスノード等の電位の上昇速度を速くすることができる。これは、試験時間の短縮に繋がる。
【００６５】
また、第２の実施形態は、トランジスタＰ２のサイズ（Ｗ／Ｌ）の変更が装置全体の大きさに与える影響は、第１の実施形態よりも小さい。
【００６６】
さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００６７】
（第３の実施形態）
図１０は、本発明に係る第３の実施形態に従ったＦＢＣメモリの回路図である。第３の実施形態によるテスト回路ＴＣは、ＤＱバッファＤＱＢに接続されている点で第１の実施形態と異なる。ＤＱ線およびｂＤＱ線は、カレントミラー回路ＣＭとセンスノード対ＳＮ、ｂＳＮとの間にそれぞれ接続されている。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。第３の実施形態によるトランジスタＰ２およびＰ４のミラー比は、第１の実施形態のそれと同様の理由により１である必要がある。
【００６８】
ＤＱバッファＤＱＢは、試験パッドＰＡＤとセンスアンプＳ／Ａとの間に接続され、ラッチ回路ＤＱＬ１、ＤＱＬ２と、イコライジングトランジスタＰ１３〜Ｐ１５と、読出し回路ＲＣとを備えている。ラッチ回路ＤＱＬ１、ＤＱＬ２は、それぞれラッチ回路ＬＣ１、ＬＣ２と同様にクロスカップル型ダイナミックラッチ回路である。ただし、ラッチ回路ＤＱＬ１、ＤＱＬ２は、信号ＱＤＲＶ、ｂＱＤＲＶによって駆動され、ＤＱ線およびｂＤＱ線のデータをラッチする。トランジスタＰ１３〜Ｐ１５は、待機時にＤＱ線およびｂＤＱ線を同電位にイコライジングするために設けられている。従って、通常の動作時や試験時には、トランジスタＰ１３〜Ｐ１５は、オフ状態になる。読出し回路ＲＣは、ＤＱ線およびｂＤＱ線にラッチされたデータを、信号ＱＥＮＢが活性化されるタイミングで読出し部ＲＤへ出力するように構成されている。
【００６９】
図１１および図１２は、第３の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図である。図１１は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも低い場合のタイミング図であり、図１２は、ワード線電圧ＶＷＬがメモリセルＭＣ０の閾値電圧よりも高い場合のタイミング図である。
【００７０】
第３の実施形態では、ｔ２において、信号ＣＥＱが不活性になり、トランジスタＰ１３〜Ｐ１５をオフにする。これにより、ＤＱ線およびｂＤＱ線を電気的に分離し、イコライジングを終了する。
【００７１】
また、第３の実施形態では、信号ＳＡＰ、ｂＳＡＮは不活性のままであり、センスアンプＳ／Ａのラッチ回路ＬＣ１およびＬＣ２は駆動されない。一方、信号ＱＤＲＶおよびｂＱＤＲＶがｔ４において活性化される。これにより、ＤＱバッファＤＱＢのラッチ回路ＤＱＬ１およびＤＱＬ２が活性化され、ＤＱ線とｂＤＱ線との電位差を増幅する。従って、ＤＱバッファＤＱＢは、試験時にメモリセルＭＣ内のデータをセンスアンプＳ／Ａに代わって検出し、該データを外部へ出力する。
【００７２】
さらに、ｔ５において、信号ＱＥＮＢが活性化され、ＤＱ線およびｂＤＱ線にラッチされていたデータが読出し部ＲＤから出力される。
【００７３】
第３の実施形態のその他の動作は、第１の実施形態の動作と同様でよい。
【００７４】
ＤＱバッファＤＱＢは、複数のセンスアンプＳ／Ａに対して１つ設けられている。例えば、ＤＱバッファＤＱＢは、２５６カラムあるいは、５１２カラムごとに１つ設けられている。よって、ＤＱバッファＤＱＢに対応してテスト回路ＴＣを設けることによって、装置全体の回路規模を小さくすることができる。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００７５】
（第４の実施形態）
図１３は、本発明に係る第４の実施形態に従ったＦＢＣメモリの回路図である。第４の実施形態は、第２の実施形態および第３の実施形態の組合せである。従って、第４の実施形態は、試験パッドＰＡＤだけでなく、トランジスタＰ１およびＰ２もメモリセルアレイＭＣＡ内の各カラムに対して共通化されている。第４の実施形態では、トランジスタＰ１およびＰ２は、常に第１の電流経路に介在する。即ち、第１の電流経路ＣＰ１がメモリセルアレイＭＣＡ内の各カラムに対して共通化されている。これに伴い、テスト回路ＴＣの構成が第３の実施形態のそれと異なる。第４の実施形態によるテスト回路ＴＣの構成は、第２の実施形態のそれと同様でよい。第４の実施形態のテスト回路ＴＣ以外の構成は、第３の実施形態の構成と同様でよい。
【００７６】
また、トランジスタＰ２およびＰ４の各電流駆動能力は非対称でもよい。即ち、カレン
トミラー回路ＣＭは所定のミラー比を有する。トランジスタＰ２およびＰ１９の各電流駆
動能力も非対称でもよい。ミラー比を小さくすることによって、基準電流Ｉｒｅｆを大きくすることができる。基準電流Ｉｒｅｆを大きくすることによって、センスノード等の電位の上昇速度を速くすることができる。これは、試験時間の短縮に繋がる。尚、トランジスタＰ４とＰ１９とのサイズ（Ｗ／Ｌ）は等しい。
【００７７】
図１４および図１５は、第４の実施形態によるＦＢＣメモリの試験動作を示すタイミング図である。図１４は、ワード線電圧ＶＷＬが対象メモリセルＭＣ０の閾値電圧よりも低い場合のタイミング図であり、図１５は、ワード線電圧ＶＷＬが対象メモリセルＭＣ０の閾値電圧よりも高い場合のタイミング図である。
【００７８】
第４の実施形態による第１の試験および第２の試験は、第２の実施形態で説明したものとほぼ同じである。ただし、第４の実施形態では、試験電流は、ＤＱ線またはｂＤＱ線を介して対象メモリセルＭＣへ流れる。つまり、第２の電流経路ＣＰ２は、ＤＱ線、センスノードＳＮ、ビット線ＢＬを介してメモリセルＭＣへ試験電流を流す。第２の電流経路ＣＰ１２は、ｂＤＱ線、センスノードｂＳＮ、ビット線ｂＢＬを介してメモリセルＭＣへ試験電流を流す。
【００７９】
第１の試験では、第２の電流経路ＣＰ２に試験電流を流すために、信号ｂＬＯＡＤＯＮ＿Ａが信号ｂＬＯＡＤＯＮと同じタイミングで活性化される。第１の試験では、信号ｂＬＯＡＤＯＮ＿Ｂは、不活性状態を維持している。第２の試験では、第２の電流経路ＣＰ１２に試験電流を流すために、信号ｂＬＯＡＤＯＮ＿Ｂが信号ｂＬＯＡＤＯＮと同じタイミングで活性化される。第２の試験では、信号ｂＬＯＡＤＯＮ＿Ａは、不活性状態を維持している。第４の実施形態におけるその他の信号動作は、図１１および図１２に示すタイミング図と同様であるので、その説明を省略する。
【００８０】
第４の実施形態は、第２および第３の実施形態の両方の効果を得ることができる。
【００８１】
第１〜第４の実施形態において、トランスファゲートＰ７およびＰ８はｎ型ＦＥＴであってもよい。
【００８２】
上記実施形態では、メモリセルＭＣは、ｎ型ＦＥＴで構成されていた。しかし、メモリセルＭＣは、ｐ型ＦＥＴで構成されていてもよい。ただし、この場合には、選択ワード線およびビット線に印加される電圧は反転させる必要がある。また、読み出されるデータは、上記実施形態において読み出されるデータに対して論理的に反転したデータとなる。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの回路図。
【図２】メモリセルＭＣの構造を示す断面図。
【図３】第１の試験時におけるＦＢＣメモリの等価回路図。
【図４】第１の電流経路ＣＰ１の電流Ｉｃｐ１−電圧Ｖ（ｂＳＮ）特性を示すグラフおよび第２の電流経路ＣＰ２の電流Ｉｃｐ２−電圧Ｖ（ＳＮ）特性を示すグラフ。
【図５】本実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図６】本実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図７】本発明に係る第２の実施形態に従ったＦＢＣメモリの回路図。
【図８】第２の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図９】第２の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図１０】本発明に係る第３の実施形態に従ったＦＢＣメモリの回路図。
【図１１】第３の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図１２】第３の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図１３】本発明に係る第４の実施形態に従ったＦＢＣメモリの回路図。
【図１４】第４の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【図１５】第４の実施形態によるＦＢＣメモリの閾値試験動作を示すタイミング図。
【符号の説明】
【００８４】
ＭＣ…メモリセル
ＭＣＡ…メモリセルアレイ
ＷＬ…ワード線
ＢＬ…ビット線
Ｓ／Ａ…センスアンプ
ＰＡＤ…試験パッド
ＭＣ…カレントミラー回路
ＴＣ…テスト回路
ＣＰ１、ＣＰ１１…第１の電流経路
ＣＰ２、ＣＰ１２…第２の電流経路
Ｐ５、Ｐ６…選択トランジスタ
Ｐ７、Ｐ８…トランスファゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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