(57)【要約】【課題】消費電流を低減した電圧レベル変換回路を提供する。【解決手段】第１電圧の入力信号を入力する入力端子１と、第２電圧の出力信号を出力する出力端子２と、入力端子１と接続される第１のレベルシフトユニット３と、第１のレベルシフトユニット３の出力信号が入力されるインバータ１３と、入力端子１と接続されるインバータ１０と、インバータ１０の出力信号が入力される第２のレベルシフトユニット４と、ドレインが共通に構成されたＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４と、を備え、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のゲートをインバータ１３及び第２のレベルシフトユニット４に接続し、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインを出力端子２に接続した。【選択図】図１
2008301189.tif 000002
【特許請求の範囲】
【請求項１】
第１電圧レベルの入力信号を第２電圧レベルの出力信号に変換する電圧レベル変換回路であって、
第１電圧レベルの入力信号を入力する入力端子と、
第２電圧レベルの出力信号を出力する出力端子と、
前記入力端子と接続される第１のレベルシフトユニットと、
前記第１のレベルシフトユニットの出力信号が入力される第１のインバータと、
前記入力端子と接続される第２のインバータと、
前記第２のインバータの出力信号が入力される第２のレベルシフトユニットと、
第１導電型のトランジスタと、
前記第１導電型のトランジスタとドレインが共通に構成された第２導電型のトランジスタと、
を備え、
前記第１導電型のトランジスタのゲートは前記第１のインバータに接続され、前記第２導電型のトランジスタのゲートは前記第２のレベルシフトユニットに接続され、前記第１導電型のトランジスタ及び前記第２導電型のトランジスタのドレインは前記出力端子に接続される電圧レベル変換回路。
【請求項２】
前記電圧レベル変換回路は、前記第１のレベルシフトユニットの出力電流と当該第１のレベルシフトユニットの後段に接続されるトランジスタのゲート容量に基づき前記出力端子における信号の立ち上がり時の遅延時間を設定し、前記第２のレベルシフトユニットの出力電流と当該第２のレベルシフトユニットの後段に接続されるトランジスタのゲート容量に基づき前記出力端子における信号の立ち下がり時の遅延時間を設定する請求項１に記載の電圧レベル変換回路。
【請求項３】
前記第１、第２のレベルシフトユニットは、第１の電源ノードと第２の電源ノードとの間に直列に接続される第１導電型のトランジスタ及び第２導電型のトランジスタを備え、
前記第１導電型のトランジスタは、前記第２導電型のトランジスタよりも電流駆動能力が低く設定される請求項１又は２に記載の電圧レベル変換回路。
【請求項４】
前記第１、第２のレベルシフトユニットにおける前記第１導電型のトランジスタは、実質的に同じ電流駆動能力となるように設定される請求項３に記載の電圧レベル変換回路。
【請求項５】
前記入力端子と前記第１のレベルシフトユニットとの間には複数の第１挿入インバータが挿入され、
前記第２のレベルシフトユニットと前記出力端子との間には複数の第２挿入インバータが挿入され、
前記第１のレベルシフトユニットを通過する経路において前記第１のレベルシフトユニットの前後に存在するインバータの個数と、前記第２のレベルシフトユニットを通過する経路において前記第２のレベルシフトユニットの前後に存在するインバータの個数とが同一である請求項１乃至４の何れか一項に記載の電圧レベル変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電圧レベル変換回路に関し、特に、入力信号の振幅範囲を変換して出力する電圧レベル変換回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（Large  Scale  Integration）内部に電源電圧を複数用意することにより、消費電力の低減を行なうことがなされている。ＬＳＩ内部に電源電圧を複数有する場合には、異電源間のインターフェースとして、電圧レベル変換回路が用いられる。一般に、電圧レベル変換回路は、入力信号が立ち上がる際の遅延時間と立ち下がる際の遅延時間とが異なる。これにより、入力信号と出力信号におけるデューティ比が異なることとなり、例えば、Ｆ／Ｆのセットアップ時間やホールド時間などでマージンを減少させてしまう。このため、入力信号が立ち上がる際の遅延時間と立ち下がる際の遅延時間とを揃える必要がある。
【０００３】
そこで、特許文献１では、入力信号が立ち上がる際の遅延時間及び立ち下がる際の遅延時間を低減することにより、入力信号と出力信号のデューティ比が崩れないようにしている。
【０００４】
特許文献１の電圧レベル変換回路２００の回路図を図５に示す。図５に示すように、電圧レベル変換回路２００は、入力端子２０１と出力端子２０２との間に、並列接続された第１のレベルシフトユニット２０３及び第２のレベルシフトユニット２０４を備えている。また、出力端子２０２は、ＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタＭ４７及びＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタＭ４８により構成されるインバータ２０９に接続されている。
【０００５】
第１のレベルシフトユニット２０３は、ＰＭＯＳトランジスタＭ３１、M３３、M３４、M３７と、４つのＮＭＯＳトランジスタＭ３２、Ｍ３５、Ｍ３６、Ｍ３８とを有している。ＰＭＯＳトランジスタＭ３１及びＮＭＯＳトランジスタＭ３２はインバータ２０５を構成し、入力ノードが入力端子２０１と接続され、出力ノードがノードＮＤ２１に接続されている。また、ＮＭＯＳトランジスタＭ３５のゲートはノードＮＤ２１に接続されており、ソースは接地ノード（接地電圧ＶＳＳが供給されるノード）に接続されており、ドレインはノードＮＤ２３に接続されている。また、ＰＭＯＳトランジスタＭ３７とＮＭＯＳトランジスタＭ３８はインバータ２０６を構成し、入力ノードがノードＮＤ２１に接続され、出力ノードがノードＮＤ２２と接続されている。また、ＮＭＯＳトランジスタＭ３６のゲートはノードＮＤ２２と接続されており、ソースが接地ノードに接続されており、ドレインはノードＮＤ２４に接続されている。また、ＰＭＯＳトランジスタＭ３３のソースが第２電源ノード（第２電圧ＶＤＤ２が供給されるノード）に接続され、ドレインはノードＮＤ２３に接続されている。また、ＰＭＯＳトランジスタＭ３４のソースは第２電源ノードに接続され、ドレインはノードＮＤ２４に接続されている。また、ＰＭＯＳトランジスタＭ３３のゲートはノードＮＤ２４に接続され、ＰＭＯＳトランジスタＭ３４のゲートはノードＮＤ２３に接続されている。そして、ノードＮＤ２４は、出力端子２０２に接続されている。
【０００６】
第２のレベルシフトユニット２０４は、ＰＭＯＳトランジスタＭ３９、M４０、M４３、M４５と、４つのＮＭＯＳトランジスタＭ４１、Ｍ４２、Ｍ４４、Ｍ４６とを有している。ＰＭＯＳトランジスタＭ４３及びＮＭＯＳトランジスタＭ４４はインバータ２０７を構成し、入力ノードが入力端子２０１と接続され、出力ノードがノードＮＤ２５に接続されている。また、ＮＭＯＳトランジスタＭ４１のゲートは入力端子２０１に接続されており、ソースは接地ノードに接続されており、ドレインはノードＮＤ２６に接続されている。また、ＮＭＯＳトランジスタＭ４２のゲートはノードＮＤ２５と接続されており、ソースが接地ノードに接続されており、ドレインはノードＮＤ２７に接続されている。また、ＰＭＯＳトランジスタＭ３９のソースが第２電源ノードに接続され、ドレインはノードＮＤ２６に接続されている。また、ＰＭＯＳトランジスタＭ４０のソースは第２電源ノードに接続され、ドレインはノードＮＤ２７に接続されている。また、ＰＭＯＳトランジスタＭ３９のゲートは、ノードＮＤ２７に接続され、ＰＭＯＳトランジスタＭ４０のゲートは、ノードＮＤ２６に接続されている。また、ＰＭＯＳトランジスタＭ４５とＮＭＯＳトランジスタＭ４６はインバータ２０８を構成し、入力ノードがノードＮＤ２７に接続され、出力ノードが出力端子２０２と接続されている。
【０００７】
また、第１のレベルシフトユニット２０３を構成する際、ＰＭＯＳトランジスタＭ３３、Ｍ３４の電流駆動能力は、ＮＭＯＳトランジスタＭ３５、Ｍ３６に対して抑えてある。また、第２のレベルシフトユニット２０４を構成する際、ＰＭＯＳトランジスタＭ３９、Ｍ４０の電流駆動能力は、ＮＭＯＳトランジスタＭ４１、Ｍ４２に対して抑えてある。
【０００８】
次に、特許文献１の電圧レベル変換回路２００の動作を図６に示すタイミングチャートを参照しながら説明する。まず、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合について説明する。第１のレベルシフトユニット２０３において、入力信号は、インバータ２０５によって反転されるため、ノードＮＤ２１の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、ＮＭＯＳトランジスタＭ３５はオフとなる。また、ノードＮＤ２１から入力される信号は、インバータ２０６によって反転されるため、ノードＮＤ２２の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、ＮＭＯＳトランジスタＭ３６はオンとなり、ノードＮＤ２４の電圧レベルは第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。これにより、ＰＭＯＳトランジスタＭ３３はオンとなり、ノードＮＤ２３の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ３４がオフとなる。ＮＭＯＳトランジスタＭ３５及びＭ３６の電流駆動能力は、ＰＭＯＳトランジスタＭ３３及びＭ３４に比べて高いため、図６に示すように、ノードＮＤ２４が第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる際に遅延はほとんど生じない。
【０００９】
一方、第２のレベルシフトユニット２０４において、入力端子２０１からの入力信号が入力されるため、ＮＭＯＳトランジスタＭ４１はオンとなる。これにより、ノードＮＤ２６の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。そして、ＰＭＯＳトランジスタＭ４０はオンとなる。また、入力信号は、インバータ２０７によって反転されるため、ノードＮＤ２５の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、ＮＭＯＳトランジスタＭ４２はオフとなり、ノードＮＤ２７の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ３９はオフとなる。ＮＭＯＳトランジスタＭ４１及びＭ４２の電流駆動能力は、ＰＭＯＳトランジスタＭ３９及びＭ４０に比べて高いため、図６に示すように、ノードＮＤ２７の電圧レベルが接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる際に遅延が生じる。そして、ノードＮＤ２７から入力される信号は、インバータ２０８によって反転されるため、出力端子２０２の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。ここで、ノードＭＤ７の電圧レベルが接地電圧ＶＳＳからＰＭＯＳトランジスタＭ４５及びＮＭＯＳトランジスタＭ４６により構成されるインバータの論理閾値まで立ち上がるのにかかる時間を遅延時間ｔ４とすると、遅延時間ｔ４の間、出力端子２０２の電圧レベルは接地電圧ＶＳＳからやや浮いたレベルとなる。しかし、遅延時間ｔ４の間における出力端子２０２の電圧レベルは、インバータ２０９の論理閾値より低いので、インバータ２０９の出力信号は、入力端子２０１の入力信号に遅延することがない。
【００１０】
次に、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合について説明する。第１のレベルシフトユニット２０３において、入力信号は、インバータ２０５によって反転されるため、ノードＮＤ２１の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、ＮＭＯＳトランジスタＭ３５はオンとなる。これにより、ノードＮＤ２３の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。これにより、ＰＭＯＳトランジスタＭ３４がオンとなる。また、ノードＮＤ２１から入力される信号は、インバータ２０６によって反転されるため、ノードＮＤ２２の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、ＮＭＯＳトランジスタＭ３６はオフとなり、ノードＮＤ２４の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。ＮＭＯＳトランジスタＭ３５及びＭ３６の電流駆動能力は、ＰＭＯＳトランジスタＭ３３及びＭ３４に比べて高いため、図６に示すように、ノードＮＤ２４が接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる際に遅延が生じる。
【００１１】
一方、第２のレベルシフトユニット２０４において、入力端子２０１からの入力信号が入力されるため、ＮＭＯＳトランジスタＭ４１はオフとなる。また、入力信号は、インバータ２０７によって反転されるため、ノードＮＤ２５の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、ＮＭＯＳトランジスタＭ４２はオンとなり、ノードＮＤ２７の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。これにより、ＰＭＯＳトランジスタＭ３９はオンとなり、ノードＮＤ２６の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。そして、ＰＭＯＳトランジスタＭ４０はオフとなる。ＮＭＯＳトランジスタＭ４１及びＭ４２の電流駆動能力は、ＰＭＯＳトランジスタＭ３９及びＭ４０に比べて高いため、図６に示すように、ノードＮＤ２７の電圧レベルが第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる際に遅延は生じない。そして、ノードＮＤ２７から入力される信号は、インバータ２０８によって反転されるため、出力端子２０２の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。出力端子２０２の電圧レベルは、第２のレベルシフトユニット２０４の出力により決まるので、第１のレベルシフトユニット２０３の遅延によって影響されない。従って、出力端子２０２の出力信号は入力端子２０１の入力信号に遅延することがない。その結果、インバータ２０９の出力信号は、入力端子２０１の入力信号に遅延することがない。
【００１２】
以上により、特許文献１に記載の電圧レベル変換回路２００では、入力信号と出力信号とのデューティ比が揃えられている。
【特許文献１】特開２００６−３３３４６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合に、遅延時間ｔ４の間、ＰＭＯＳトランジスタＭ４５及びＰＭＯＳトランジスタＭ３６がともにオンとなるため、第２電源ノードからＰＭＯＳトランジスタＭ４５及びＰＭＯＳトランジスタＭ３６を介して接地ノードに貫通電流が流れてしまい、消費電流が増加してしまう。
【課題を解決するための手段】
【００１４】
本発明の第１の態様にかかる電圧レベル変換回路は、第１電圧レベルの入力信号を入力する入力端子と、第２電圧レベルの出力信号を出力する出力端子と、入力端子と接続される第１のレベルシフトユニットと、第１のレベルシフトユニットの出力信号が入力される第１のインバータと、入力端子と接続される第２のインバータと、第２のインバータの出力信号が入力される第２のレベルシフトユニットと、第１導電型のトランジスタと、第１導電型のトランジスタとドレインが共通に構成された第２導電型のトランジスタと、を備え、第１導電型のトランジスタのゲートは第１のインバータに接続され、第２導電型のトランジスタのゲートは第２のレベルシフトユニットに接続され、第１導電型のトランジスタ及び第２導電型のトランジスタのドレインは出力端子に接続されるように構成されている。
【００１５】
即ち、第１のレベルシフトユニットと第２のレベルシフトユニットとが直接接続されずに出力端子に接続されている。このように構成することにより、第１のレベルシフトユニットと第２のレベルシフトユニットとの間の貫通電流の発生が防止され、消費電流を低減することができる。
【発明の効果】
【００１６】
本発明により、電圧レベル変換回路における消費電流を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明を適用可能な実施の形態を説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
【００１８】
発明の実施の形態１．
本発明の実施の形態１にかかる電圧レベル変換回路１００について図１、図２を用いて説明する。図１は、本発明の実施の形態１にかかる電圧レベル変換回路１００を示す回路図である。図２は、本発明の実施の形態１にかかる電圧レベル変換回路１００の動作を説明するタイミングチャートである。
【００１９】
電圧レベル変換回路１００は、図１に示すように、第１電圧ＶＤＤ１（第１電圧レベル）の入力信号を入力する入力端子１、第２電圧ＶＤＤ２（第２電圧レベル）の出力信号を出力する出力端子２、第１のレベルシフトユニット３、第２のレベルシフトユニット４、ＰＭＯＳ（P-channel  Metal  Oxide  Semiconductor）トランジスタ（第１導電型のトランジスタ）Ｍ１とＮＭＯＳ（N-channel  Metal  Oxide  Semiconductor）トランジスタ（第２導電型のトランジスタ）Ｍ２とから構成されるインバータ１０、ＰＭＯＳトランジスタＭ３とＮＭＯＳトランジスタＭ４とから構成されるインバータ１１、ＰＭＯＳトランジスタＭ１１とＮＭＯＳトランジスタＭ１２とから構成されるインバータ１３、ＰＭＯＳトランジスタＭ１９とＮＭＯＳトランジスタＭ２０とから構成されるインバータ１５、ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２とから構成されるインバータ１６、ＰＭＯＳトランジスタＭ２３、ＰＭＯＳトランジスタＭ２３とドレインが共通に構成されたＮＭＯＳトランジスタＭ２４を備えている。
【００２０】
インバータ１０の入力ノードは入力端子１と接続され、インバータ１０の出力ノードはノードＮＤ１に接続されている。これにより、インバータ１０は第２のインバータとして機能する。インバータ１１の入力ノードはノードＮＤ１と接続され、インバータ１１の出力ノードはノードＮＤ２に接続されている。
【００２１】
第１のレベルシフトユニット３は、ＰＭＯＳトランジスタＭ５、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ７、ＮＭＯＳトランジスタＭ８、ＰＭＯＳトランジスタＭ９とＮＭＯＳトランジスタＭ１０とから構成されるインバータ１２等を備えて構成されている。また、第１のレベルシフトユニット３は、インバータ１０及びインバータ１１を介して、出力端子１と接続されている。これにより、インバータ１０及びインバータ１１は第１挿入インバータとして機能する。
【００２２】
ＮＭＯＳトランジスタＭ７のゲートはノードＮＤ２と接続され、ＮＭＯＳトランジスタＭ７のドレインはノードＮＤ３と接続されている。インバータ１２の入力ノードはノードＮＤ２と接続され、インバータ１２の出力ノードはノードＮＤ４に接続されている。ＮＭＯＳトランジスタＭ８のゲートはノードＮＤ４と接続され、ＮＭＯＳトランジスタＭ８のドレインはノードＮＤ５と接続されている。ＰＭＯＳトランジスタＭ５のゲートはノードＮＤ５に接続され、ＰＭＯＳトランジスタＭ５のドレインはノードＮＤ３に接続されている。ＰＭＯＳトランジスタＭ６のゲートはノードＮＤ３に接続され、ＰＭＯＳトランジスタＭ６のドレインはノードＮＤ５に接続されている。
【００２３】
また、第２電圧ＶＤＤ２を供給する第２電源ノード（第１の電源ノード）と接地電圧ＶＳＳを供給する接地ノード（第２の電源ノード）との間に直列に接続されるＰＭＯＳトランジスタＭ５とＮＭＯＳトランジスタＭ７において、ＰＭＯＳトランジスタＭ５の電流駆動能力は、ＮＭＯＳトランジスタＭ７の電流駆動能力よりも低く設定されている。また、第２電源ノードと接地ノードとの間に直列に接続されるＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ８において、ＰＭＯＳトランジスタＭ６の電流駆動能力は、ＮＭＯＳトランジスタＭ８の電流駆動能力よりも低く設定されている。
【００２４】
インバータ１３の入力ノードはノードＮＤ５と接続され、インバータ１３の出力ノードはノードＮＤ６に接続されている。つまり、インバータ１３には第１のレベルシフトユニット３の出力信号が入力される。これにより、インバータ１３は第１のインバータとして機能する。
【００２５】
第２のレベルシフトユニット４は、ＰＭＯＳトランジスタＭ１３、ＰＭＯＳトランジスタＭ１４、ＮＭＯＳトランジスタＭ１５、ＮＭＯＳトランジスタＭ１６、ＰＭＯＳトランジスタＭ１７とＮＭＯＳトランジスタＭ１８とから構成されるインバータ１４等を備えて構成されている。
【００２６】
ＮＭＯＳトランジスタＭ１５のゲートはノードＮＤ１と接続され、ＮＭＯＳトランジスタＭ１５のドレインはノードＮＤ７と接続されている。インバータ１４の入力ノードはノードＮＤ１と接続され、インバータ１４の出力ノードはノードＮＤ８に接続されている。ＮＭＯＳトランジスタＭ１６のゲートはノードＮＤ８と接続され、ＮＭＯＳトランジスタＭ１６のドレインはノードＮＤ９と接続されている。ＰＭＯＳトランジスタＭ１３のゲートはノードＮＤ９に接続され、ＰＭＯＳトランジスタＭ１３のドレインはノードＮＤ７に接続されている。ＰＭＯＳトランジスタＭ１４のゲートはノードＮＤ７に接続され、ＰＭＯＳトランジスタＭ１４のドレインはノードＮＤ９に接続されている。
【００２７】
インバータ１５の入力ノードはノードＮＤ９と接続され、インバータ１５の出力ノードはノードＮＤ１０に接続されている。インバータ１６の入力ノードはノードＮＤ１０と接続され、インバータ１６の出力ノードはノードＮＤ１１に接続されている。また、ＰＭＯＳトランジスタＭ２３のゲートはノードＮＤ６に接続され、ＮＭＯＳトランジスタＭ２４のゲートはノード１１に接続され、ＰＭＯＳトランジスタＭ２３とＮＭＯＳトランジスタＭ２４のドレインは出力端子２に接続されている。これにより、インバータ１５、インバータ１６は、第２挿入インバータとして機能する。
【００２８】
また、第２電源ノードと接地ノードとの間に直列に接続されるＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１５において、ＰＭＯＳトランジスタＭ１３の電流駆動能力は、ＮＭＯＳトランジスタＭ１５の電流駆動能力よりも低く設定されている。また、第２電源ノードと接地ノードとの間に直列に接続されるＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１６において、ＰＭＯＳトランジスタＭ１４の電流駆動能力は、ＮＭＯＳトランジスタＭ１６の電流駆動能力よりも低く設定されている。また、ＰＭＯＳトランジスタＭ１、Ｍ３、Ｍ９、Ｍ１７のソースは第１電圧ＶＤＤ１を供給する第１電源ノードに接続されている。ＰＭＯＳトランジスタＭ５、Ｍ６、Ｍ１１、Ｍ１３、Ｍ１４、Ｍ１９、Ｍ２１、Ｍ２３のソースは、第２電源ノードに接続されている。
【００２９】
次に、本発明の実施の形態１にかかる電圧レベル変換回路１００の動作について、図２を参照しながら、説明する。まず、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合について説明する。入力信号は、インバータ１０によって反転されるため、ノードＮＤ１の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。また、ノードＮＤ１からインバータ１１に入力される信号は、インバータ１１によって反転されるため、ノードＮＤ２の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、第１のレベルシフトユニット３において、ＮＭＯＳトランジスタＭ７はオンとなり、ノードＮＤ３の電圧レベルは第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。これにより、ＰＭＯＳトランジスタＭ６はオンとなる。また、ノードＮＤ２からインバータ１２に入力される信号は、インバータ１２によって反転されるため、ノードＮＤ４の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、ＮＭＯＳトランジスタＭ８はオフとなり、ノードＮＤ５の電圧レベルは接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ５はオフとなる。ＮＭＯＳトランジスタＭ７及びＭ８の電流駆動能力は、ＰＭＯＳトランジスタＭ５及びＭ６に比べて高いため、図２に示すように、ノードＮＤ５が接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる際に遅延が生じる。
【００３０】
ここで、ノードＭＤ５の電圧レベルが接地電圧ＶＳＳからインバータ１３の論理閾値まで立ち上がるのにかかる時間を遅延時間ｔ１とする。ノードＭＤ５の電圧レベルは遅延して立ち上がるので、インバータ１３において、ＰＭＯＳトランジスタＭ１１は遅延時間ｔ１遅れてオフとなり、ＮＭＯＳトランジスタＭ１２は遅延時間ｔ１遅れてオンとなる。そのため、ノードＮＤ６は遅延時間ｔ１遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延時間ｔ１遅れてオンとなる。
【００３１】
一方、第２のレベルシフトユニット４において、ノードＮＤ１から信号が入力されるため、ＮＭＯＳトランジスタＭ１５はオフとなる。また、ノードＮＤ１からインバータ１４に入力される信号は、インバータ１４によって反転されるため、ノードＮＤ８の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、ＮＭＯＳトランジスタＭ１６はオンとなる。これにより、ノードＮＤ９の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。そして、ＰＭＯＳトランジスタＭ１３はオンとなり、ノードＮＤ７の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ１４はオフとなる。ＮＭＯＳトランジスタＭ１５及びＭ１６の電流駆動能力は、ＰＭＯＳトランジスタＭ１３及びＭ１４に比べて高いため、図２に示すように、ノードＮＤ９が第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる際に遅延は生じない。そして、ノードＮＤ９からインバータ１５に入力される信号は、インバータ１５によって反転されるため、ノードＮＤ１０の電圧レベルは、遅延することなく、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。また、ノードＮＤ１０からインバータ１６に入力される信号は、インバータ１６によって反転されるため、ノードＮＤ１１の電圧レベルは、遅延することなく、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＮＭＯＳトランジスタＭ２４は遅延することなくオフとなる。
【００３２】
従って、遅延時間ｔ１の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＰＭＯＳトランジスタＭ２３は、遅延時間ｔ１遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ１遅れて、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。
【００３３】
次に、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合について説明する。入力信号は、インバータ１０によって反転されるため、ノードＮＤ１の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。また、ノードＮＤ１からインバータ１１に入力される信号は、インバータ１１によって反転されるため、ノードＮＤ２の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、第１のレベルシフトユニット３において、ＮＭＯＳトランジスタＭ７はオフとなる。また、ノードＮＤ２からインバータ１２に入力される信号は、インバータ１２によって反転されるため、ノードＮＤ４の電圧レベルは、接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がる。そして、ＮＭＯＳトランジスタＭ８はオンとなり、ノードＮＤ５の電圧レベルは第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。これにより、ＰＭＯＳトランジスタＭ５はオンとなり、ノードＮＤ３の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ６はオフとなる。ＮＭＯＳトランジスタＭ７及びＭ８の電流駆動能力は、ＰＭＯＳトランジスタＭ５及びＭ６に比べて高いため、図２に示すように、ノードＮＤ５が第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる際に遅延は生じない。そして、ノードＮＤ５からインバータ１３に入力される信号は、インバータ１３によって反転されるため、ノードＮＤ６の電圧レベルは、遅延することなく、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延することなくオフとなる。
【００３４】
一方、第２のレベルシフトユニット４において、ノードＮＤ１から信号が入力されるため、ＮＭＯＳトランジスタＭ１５はオンとなる。これにより、ノードＮＤ７の電圧レベルは、第２電圧ＶＤＤ２から接地電圧ＶＳＳに引き下げられる。そして、ＰＭＯＳトランジスタＭ１４はオンとなる。また、ノードＮＤ１からインバータ１４に入力される信号は、インバータ１４によって反転されるため、ノードＮＤ８の電圧レベルは、第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がる。そして、ＮＭＯＳトランジスタＭ１６はオフとなり、ノードＮＤ９の電圧レベルは、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。これにより、ＰＭＯＳトランジスタＭ１３はオフとなる。ＮＭＯＳトランジスタＭ１５及びＭ１６の電流駆動能力は、ＰＭＯＳトランジスタＭ１３及びＭ１４に比べて高いため、図２に示すように、ノードＮＤ９が接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる際に遅延が生じる。
【００３５】
ここで、ノードＭＤ９の電圧レベルが接地電圧ＶＳＳからインバータ１５の論理閾値まで立ち上がるのにかかる時間を遅延時間ｔ２とする。ノードＭＤ９の電圧レベルは遅延して立ち上がるので、インバータ１５において、ＰＭＯＳトランジスタＭ１９は遅延時間ｔ２遅れてオフとなり、ＮＭＯＳトランジスタＭ２０は遅延時間ｔ１遅れてオンとなる。そのため、ノードＮＤ１０は、遅延時間ｔ２遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。また、ノードＮＤ１０からインバータ１６に入力される信号は、インバータ１６によって反転されるため、ノードＮＤ１１の電圧レベルは、遅延時間ｔ２遅れて、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＮＭＯＳトランジスタＭ２４は、遅延時間ｔ２遅れてオンとなる。
【００３６】
従って、遅延時間ｔ２の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＮＭＯＳトランジスタＭ２４は、遅延時間ｔ２遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ２遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。
【００３７】
そして、上述したように、本発明の実施の形態１にかかる電圧レベル変換回路１００では、第１のレベルシフトユニット３の出力電流と、第１のレベルシフトユニット３の後段に接続されるトランジスタＭ６のゲート容量に基づき、出力端子２における信号の立ち上がり時の遅延時間ｔ１が設定され、第２のレベルシフトユニット４の出力電流と、第２のレベルシフトユニット４の後段に接続されるトランジスタＭ１４のゲート容量に基づき、出力端子２における信号の立ち下がり時の遅延時間ｔ２が設定されている。
【００３８】
ここで、第１のレベルシフトユニット３を構成するＰＭＯＳトランジスタと第２のレベルシフトユニット４を構成するＰＭＯＳトランジスタは、実質的に同じ電流駆動能力となるように設定されている。即ち、第１のレベルシフトユニット３と第２のレベルシフトユニット４の構成は、同一構成であり、また、第１のレベルシフトユニット３を通過する経路と、第２のレベルシフトユニット４を通過する経路とでは、論理段数が揃っているので、遅延時間ｔ１と遅延時間ｔ２とは同一となる。従って、電圧レベル変換回路１００に入力される入力信号と、電圧レベル変換回路１００から出力される出力信号のデューティ比は同じとなる。
【００３９】
以上、説明したように、本発明の実施の形態１にかかる電圧レベル変換回路１００では、ＰＭＯＳトランジスタＭ２３のゲートは、インバータ１３に接続され、ＮＭＯＳトランジスタＭ２４のゲートは、インバータ１５及びインバータ１６を介して第２のレベルシフトユニット４に接続され、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインは出力端子２に接続されるように構成されている。即ち、第１のレベルシフトユニット３と第２のレベルシフトユニット４とが直接接続されずに出力端子２に接続されている。このように構成することにより、第１のレベルシフトユニット３と第２のレベルシフトユニット４との間の貫通電流の発生が防止され、消費電流を低減することができる。
【００４０】
また、第１のレベルシフトユニット３の出力電流と、第１のレベルシフトユニット３の後段に接続されるトランジスタＭ６のゲート容量に基づき、出力端子２における信号の立ち上がり時の遅延時間ｔ１が設定され、第２のレベルシフトユニット４の出力電流と、第２のレベルシフトユニット４の後段に接続されるトランジスタＭ１４のゲート容量に基づき、出力端子２における信号の立ち下がり時の遅延時間ｔ２が設定されている、そして、ＰＭＯＳトランジスタＭ５、Ｍ６及びＰＭＯＳトランジスタＭ１３、Ｍ１４の電流駆動能力は、ＮＭＯＳトランジスタＭ７、Ｍ８及びＮＭＯＳトランジスタＭ１５、Ｍ１６の電流駆動能力より低いので、第１のレベルシフトユニット３の出力（即ち、ノードＮＤ５）の電圧レベルが立ち上がるとき、及び、第２のレベルシフトユニット４の出力（即ち、ノードＮＤ９）の電圧レベルが立ち上がるときのみ、遅延が生じるようになっている。これにより、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４をオンするときのみ遅延させることができる。従って、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４が同時にオンとなることがないこととなって、貫通電流の発生を防ぐことができる。
【００４１】
また、入力端子１と第１のレベルシフトユニット３との間にはインバータ１０及びインバータ１１が挿入され、第２のレベルシフトユニット４と出力端子２との間には複数のインバータ１５、インバータ１６が挿入され、第１のレベルシフトユニット３を通過する経路において第１のレベルシフトユニット３の前後に存在するインバータの個数と、第２のレベルシフトユニット４を通過する経路において第２のレベルシフトユニット４の前後に存在するインバータの個数とが同一である。即ち、第１のレベルシフトユニット３を通過する経路と第２のレベルシフトユニット４を通過する経路の論理段数は同一である。また、第１のレベルシフトユニット３のＰＭＯＳトランジスタＭ５及びＰＭＯＳトランジスタＭ６と、第２のレベルシフトユニット４のＰＭＯＳトランジスタＭ１３及びＰＭＯＳトランジスタＭ１４とは、実質的に同じ電流駆動能力となるように設定されている。即ち、第１のレベルシフトユニット３と第２のレベルシフトユニット４は同一構成である。これにより、第１のレベルシフトユニット３の遅延により生じる遅延時間ｔ１と、第２のレベルシフトユニット４の遅延により生じる遅延時間ｔ２が同一となる。従って、電圧レベル変換回路１００の入力信号と出力信号のデューティ比を揃えることができる。
【００４２】
発明の実施の形態２．
本発明の実施の形態２にかかる電圧レベル変換回路１０１について図３を用いて説明する。図３は、本発明の実施の形態２にかかる電圧レベル変換回路１０１を示す回路図である。なお、本発明の実施の形態２にかかる電圧レベル変換回路１０１は、実施の形態１にかかる電圧レベル変換回路１００において、インバータ１５の入力ノードをノードＮＤ７に接続することにより、インバータ１１を省略したものである。また、インバータ１１の省略に伴って、第１のレベルシフトユニット３のＮＭＯＳトランジスタＭ７のゲート及びインバータ１２の入力ノードは、ノードＮＤ１に接続されている。その他の構成は、図１に示す構成と同様であり、同一符号を付すとともに、その説明を省略する。
【００４３】
本発明の実施の形態２にかかる電圧レベル変換回路１０１の動作を説明する。実施の形態２にかかる電圧レベル変換回路１０１において、第１のレベルシフトユニット３を通過する経路では、インバータ１１が省略されている点が、実施の形態１にかかる電圧レベル変換回路１００と異なる。そのため、ノードＮＤ６の電圧レベルは、実施の形態１と逆相の関係となる。即ち、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、ノードＮＤ６の電圧レベルは、遅延することなく、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延なくオフとなる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、ノードＮＤ６の電圧レベルは、遅延時間ｔ１遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延時間ｔ１遅れてオンとなる。
【００４４】
一方、実施の形態２にかかる電圧レベル変換回路１０１において、第２のレベルシフトユニット４を通過する経路では、インバータ１５の入力ノードがノードＮＤ７に接続されている点が、実施の形態１にかかる電圧レベル変換回路１００と異なる。そのため、ノードＮＤ１０、ノードＮＤ１１の電圧レベルは、実施の形態１と逆相の関係となる。即ち、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、ノードＮＤ１０の電圧レベルは、遅延時間ｔ２遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。また、ノードＮＤ１１の電圧レベルは、遅延時間ｔ２遅れて、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＮＭＯＳトランジスタＭ２４は遅延時間ｔ２遅れてオンとなる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、ノードＮＤ１０の電圧レベルは、遅延することなく、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。また、ノードＮＤ１１の電圧レベルは、遅延することなく、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＮＭＯＳトランジスタＭ２４は遅延することなくオフとなる。
【００４５】
従って、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、遅延時間ｔ２の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＮＭＯＳトランジスタＭ２４は、遅延時間ｔ２遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ２遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、遅延時間ｔ１の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＰＭＯＳトランジスタＭ２３は、遅延時間ｔ１遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ１遅れて、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。即ち、実施の形態２にかかる電圧レベル変換回路１０１では、入力信号に対して逆相信号を出力する。
【００４６】
ここで、第１のレベルシフトユニット３と第２のレベルシフトユニット４の構成は、同一構成であり、また、第１のレベルシフトユニット３を通過する経路と、第２のレベルシフトユニット４を通過する経路とでは、論理段数が揃っているので、遅延時間ｔ１と遅延時間ｔ２とは同一となる。従って、電圧レベル変換回路１０１から出力される出力信号のデューティ比は、電圧レベル変換回路１０１に入力される入力信号のデューティ比の逆数となる。
【００４７】
以上、説明したように、本発明の実施の形態２にかかる電圧レベル変換回路１０１では、ＰＭＯＳトランジスタＭ２３のゲートはインバータ１３に接続され、ＮＭＯＳトランジスタＭ２４のゲートは、インバータ１５及びインバータ１６を介して第２のレベルシフトユニット４に接続され、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインは出力端子２に接続されるように構成されている。即ち、第１のレベルシフトユニット３と第２のレベルシフトユニット４とが直接接続されずに出力端子２に接続されている。このように構成することにより、第１のレベルシフトユニット３と第２のレベルシフトユニット４との間の貫通電流の発生が防止され、消費電流を低減することができる。
【００４８】
また、第１のレベルシフトユニット３の出力電流と、第１のレベルシフトユニット３の後段に接続されるトランジスタＭ６のゲート容量に基づき、出力端子２における信号の立ち上がり時の遅延時間ｔ１が設定され、第２のレベルシフトユニット４の出力電流と、第２のレベルシフトユニット４の後段に接続されるトランジスタＭ１４のゲート容量に基づき、出力端子２における信号の立ち下がり時の遅延時間ｔ２が設定されている、そして、ＰＭＯＳトランジスタＭ５、Ｍ６及びＰＭＯＳトランジスタＭ１３、Ｍ１４の電流駆動能力は、ＮＭＯＳトランジスタＭ７、Ｍ８及びＮＭＯＳトランジスタＭ１５、Ｍ１６の電流駆動能力より低いので、第１のレベルシフトユニット３の出力（即ち、ノードＮＤ５）の電圧レベルが立ち上がるとき、及び、第２のレベルシフトユニット４の出力（即ち、ノードＮＤ９）の電圧レベルが立ち上がるときのみ、遅延が生じるようになっている。これにより、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４をオンするときのみ遅延させることができる。従って、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４が同時にオンとなることがないこととなって、貫通電流の発生を防ぐことができる。
【００４９】
発明の実施の形態３．
本発明の実施の形態３にかかる電圧レベル変換回路１０２について図４を用いて説明する。図４は、本発明の実施の形態３にかかる電圧レベル変換回路１０２を示す回路図である。本発明の実施の形態３にかかる電圧レベル変換回路１０２は、実施の形態１にかかる電圧レベル変換回路１００において、インバータ１１を省略するとともに、第１のレベルシフトユニット３のＮＭＯＳトランジスタＭ７のゲート及びインバータ１２の入力ノードを入力端子１に直接接続することにより、インバータ１５、インバータ１６を省略したものである。また、インバータ１５、インバータ１６の省略に伴って、ノードＮＤ９は、ＮＭＯＳトランジスタＭ２４に接続されている。その他の構成は、図１に示す構成と同様であり、同一符号を付すとともに、その説明を省略する。
【００５０】
本発明の実施の形態３にかかる電圧レベル変換回路１０２の動作を説明する。実施の形態３にかかる電圧レベル変換回路１０２において、第１のレベルシフトユニット３を通過する経路では、インバータ１１が省略され、第１のレベルシフトユニット３がインバータ１０を介さずに、入力端子１に直接接続されている点が、実施の形態１にかかる電圧レベル変換回路１００と異なる。そのため、ノードＮＤ６の電圧レベルは、実施の形態１と正相の関係となる。即ち、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、ノードＮＤ６の電圧レベルは、遅延時間ｔ１遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延時間ｔ１遅れてオンとなる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、ノードＮＤ６の電圧レベルは、遅延することなく、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＰＭＯＳトランジスタＭ２３は遅延時間ｔ１遅れてオンとなる。
【００５１】
一方、実施の形態３にかかる電圧レベル変換回路１０２において、第２のレベルシフトユニット４を通過する経路では、インバータ１５、インバータ１６が省略されている点が、実施の形態１にかかる電圧レベル変換回路１００と異なる。そのため、ノードＮＤ９の電圧レベルは、実施の形態１と正相の関係となる。即ち、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、ノードＮＤ９の電圧レベルは、遅延することなく、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。その結果、ＮＭＯＳトランジスタＭ２４は、遅延することなく、オフとなる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、ノードＮＤ９の電圧レベルは、所定時間（以下、遅延時間ｔ３と称する。）遅延して、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。その結果、ＮＭＯＳトランジスタＭ２４は、遅延時間ｔ３遅延して、オンとなる。
【００５２】
従って、入力信号が接地電圧ＶＳＳから第１電圧ＶＤＤ１に立ち上がった場合では、遅延時間ｔ１の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＰＭＯＳトランジスタＭ２３は、遅延時間ｔ１遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ１遅れて、接地電圧ＶＳＳから第２電圧ＶＤＤ２に立ち上がる。また、入力信号が第１電圧ＶＤＤ１から接地電圧ＶＳＳに立ち下がった場合では、遅延時間ｔ３の間、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４は、ともにオフとなる。そして、ＮＭＯＳトランジスタＭ２４は、遅延時間ｔ３遅れてオンとなるため、出力端子２の電圧レベルは、遅延時間ｔ３遅れて、第２電圧ＶＤＤ２から接地電圧ＶＳＳに立ち下がる。即ち、実施の形態３にかかる電圧レベル変換回路１０２では、入力信号に対して正相信号を出力する。
【００５３】
ここで、第１のレベルシフトユニット３と第２のレベルシフトユニット４の構成は、同一構成であり、また、第１のレベルシフトユニット３を通過する経路と、第２のレベルシフトユニット４を通過する経路とでは、論理段数が揃っている。
【００５４】
以上、説明したように、本発明の実施の形態３にかかる電圧レベル変換回路１０２では、ＰＭＯＳトランジスタＭ２３のゲートは、インバータ１３に接続され、ＮＭＯＳトランジスタＭ２４のゲートは、第２のレベルシフトユニット４に接続され、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４のドレインは出力端子２に接続されるように構成されている。即ち、第１のレベルシフトユニット３と第２のレベルシフトユニット４とが直接接続されずに出力端子２に接続されている。このように構成することにより、第１のレベルシフトユニット３と第２のレベルシフトユニット４との間の貫通電流の発生が防止され、消費電流を低減することができる。
【００５５】
また、第１のレベルシフトユニット３の出力電流と、第１のレベルシフトユニット３の後段に接続されるトランジスタＭ６のゲート容量に基づき、出力端子２における信号の立ち上がり時の遅延時間ｔ１が設定され、第２のレベルシフトユニット４の出力電流と、第２のレベルシフトユニット４の後段に接続されるトランジスタＭ１４のゲート容量に基づき、出力端子２における信号の立ち下がり時の遅延時間ｔ２が設定されている、そして、ＰＭＯＳトランジスタＭ５、Ｍ６及びＰＭＯＳトランジスタＭ１３、Ｍ１４の電流駆動能力は、ＮＭＯＳトランジスタＭ７、Ｍ８及びＮＭＯＳトランジスタＭ１５、Ｍ１６の電流駆動能力より低いので、第１のレベルシフトユニット３の出力（即ち、ノードＮＤ５）の電圧レベルが立ち上がるとき、及び、第２のレベルシフトユニット４の出力（即ち、ノードＮＤ９）の電圧レベルが立ち上がるときのみ、遅延が生じるようになっている。これにより、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４をオンするときのみ遅延させることができる。従って、ＰＭＯＳトランジスタＭ２３及びＮＭＯＳトランジスタＭ２４が同時にオンとなることがないこととなって、貫通電流の発生を防ぐことができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１にかかる電圧レベル変換回路を示す回路図である。
【図２】本発明の実施の形態１にかかる電圧レベル変換回路の動作を説明するタイミングチャートである。
【図３】本発明の実施の形態２にかかる電圧レベル変換回路を示す回路図である。
【図４】本発明の実施の形態３にかかる電圧レベル変換回路を示す回路図である。
【図５】従来の電圧レベル変換回路を示す回路図である。
【図６】従来の電圧レベル変換回路の動作を説明するタイミングチャートである。
【符号の説明】
【００５７】
１  入力端子
２  出力端子
３  第１のレベルシフトユニット
４  第２のレベルシフトユニット
１０〜１６  インバータ
１００、１０１、１０２  電圧レベル変換回路
【図１】
2008301189.tif 000003
【図２】
2008301189.tif 000004
【図３】
2008301189.tif 000005
【図４】
2008301189.tif 000006
【図５】
2008301189.tif 000007
【図６】
2008301189.tif 000008