(57)【要約】【課題】テストコントローラへテストピングループをオンラインで割り付け、テストピングループを個別に制御することができる半導体試験装置を提供する。【解決手段】テストコントローラ１０−１、…、１０−Ｎと、対応するテストコントローラ１０−１、…、１０−Ｎが出力する制御信号と一定の位相関係を有する可変クロック信号を出力する可変クロック発生器２４−１、…、２４−Ｎと、可変クロック信号に同期し、制御信号に基づきＤＵＴの試験を行うテストピングループ１２−１、…、１２−Ｎと、テストコントローラ１０−ｉに割り付けられたテストピングループ１２−ｊに、テストコントローラ１０−ｉからの制御信号を供給するＮ×Ｎスイッチマトリックス１６と、テストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号をテストピングループ１２−ｊに供給するＮ×Ｎスイッチマトリックス１８とを有している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
被試験デバイスの試験を行うための制御信号を出力する複数の制御部と、
前記複数の制御部のそれぞれに対応して設けられ、対応する前記制御部が出力する前記制御信号と一定の位相関係を有する可変クロック信号を出力する複数の可変クロック発生部と、
前記可変クロック信号に同期し、前記制御信号に基づき前記被試験デバイスの試験を行う試験部と、
前記複数の制御部のうちの一の制御部に割り付けられた前記試験部に、前記一の制御部からの前記制御信号を供給する第１の切替手段と、
前記複数の可変クロック発生部のうちの前記一の制御部に対応する一の可変クロック発生部からの前記可変クロック信号を前記試験部に供給する第２の切替手段と
を有することを特徴とする半導体試験装置。
【請求項２】
請求項１記載の半導体試験装置において、
複数の前記試験部を有し、
前記一の制御部に前記複数の試験部のうちの一の試験部が割り付けられ、
前記第１の切替手段は、前記一の制御部からの前記制御信号を前記一の試験部に供給し、
前記第２の切替手段は、前記一の可変クロック発生部からの前記可変クロック信号を前記一の試験部に供給する
ことを特徴とする半導体試験装置。
【請求項３】
請求項１記載の半導体試験装置において、
複数の前記試験部を有し、
前記一の制御部に前記複数の試験部が割り付けられ、
前記第１の切替手段は、前記一の制御部からの前記制御信号を前記複数の試験部に供給し、
前記第２の切替手段は、前記一の可変クロック発生部からの前記可変クロック信号を前記複数の試験部に供給する
ことを特徴とする半導体試験装置。
【請求項４】
請求項１記載の半導体試験装置において、
前記第１の切替手段及び前記第２の切替手段は、それぞれ複数入力複数出力のスイッチマトリックスである
ことを特徴とする半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置に関し、特に、テストコントローラにテストピングループが割り付けられる半導体試験装置に関する。
【背景技術】
【０００２】
半導体集積回路等の半導体デバイスの良否判定を行う半導体試験装置は、試験プログラムに基づき制御信号を出力するテストコントローラと、テストコントローラにより出力された制御信号に基づき良否判定等の被試験デバイス（ＤＵＴ）の試験を行う複数のピンエレクトロニクスカードにより構成されるテストピングループとを備えている。半導体試験装置は、複数のテストコントローラと複数のテストピングループとを備えているのが一般的になっている。
【０００３】
図４は、固定クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される従来の半導体試験装置の構成を示すブロック図である。
【０００４】
図示するように、半導体試験装置は、Ｎ（Ｎは２以上の自然数）個のテストコントローラ１００−１、１００−２、…、１００−Ｎと、Ｎ個のテストピングループ１０２−１、１０２−２、…、１０２−Ｎと、固定クロック発生器１０４と、Ｎ×Ｎスイッチマトリックス１０６とを有している。各テストピングループ１０２−１、１０２−２、…、１０２−Ｎは、固定クロック信号に同期する複数のピンエレクトロニクスカード１０８により構成されている。ピンエレクトロニクスカード１０８には、ＤＵＴ（図示せず）が接続される。
【０００５】
テストコントローラ１００−１、１００−２、…、１００−Ｎは、テストピングループ１０２−１、１０２−２、…、１０２−Ｎのピンエレクトロニクスカード１０８によるＤＵＴの試験を制御するための制御信号を試験プログラムに基づき出力する。
【０００６】
テストコントローラ１００−１、１００−２、…、１００−Ｎには、それぞれに対応して、同期回路１１０−１、１１０−２、…、１１０−Ｎが設けられている。
【０００７】
同期回路１１０−１、１１０−２、…、１１０−Ｎには、それぞれに対応するテストコントローラ１００−１、１００−２、…、１００−Ｎから出力される制御信号が入力される。また、各同期回路１１０−１、１１０−２、…、１１０−Ｎには、固定クロック発生器１０４により生成された固定クロック信号が入力される。各同期回路１１０−１、１１０−２、…、１１０−Ｎは、固定クロック発生器１０４から入力される固定クロック信号に同期した制御信号を出力する。各同期回路１１０−１、１１０−２、…、１１０−Ｎから出力された制御信号は、制御信号のスイッチングを行うＮ×Ｎスイッチマトリックス１０６に入力される。
【０００８】
テストコントローラ１００−１、１００−２、…、１００−Ｎには、制御信号のスイッチングを行うＮ×Ｎスイッチマトリックス１０６を介して、テストピングループ１０２−１、１０２−２、…、１０２−Ｎが割り付けられる。テストコントローラ１００−ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）に割り付けられたテストピングループ１０２−ｊ（ｊは１≦ｊ≦Ｎを満たす自然数）には、Ｎ×Ｎスイッチマトリックス１０６を介して、固定クロック信号に同期したテストコントローラ１００−ｉからの制御信号が供給される。テストコントローラ１００−１、１００−２、…、１００−Ｎへのテストピングループ１０２−１、１０２−２、…、１０２−Ｎの割り付けの変更は、Ｎ×Ｎスイッチマトリックス１０６により制御信号をスイッチングすることにより行われる。
【０００９】
テストピングループ１０２−１、１０２−２、…、１０２−Ｎのピンエレクトロニクスカード１０８は、ＤＵＴに入力する所定の波形のテスト信号を所定のタイミングで生成するためのパターン発生器（図示せず）及びタイミング発生器（図示せず）を有し、良否判定等のＤＵＴの試験を行うものである。テストピングループ１００−ｊのピンエレクトロニクスカード１０８は、割り付けられたテストコントローラ１００−ｉからの制御信号に基づき、ＤＵＴの試験を行う。各テストピングループ１０２−１、１０２−２、…、１０２−Ｎのピンエレクトロニクスカード１０８には、固定クロック発生器１０４により生成された固定クロック信号が供給される。ピンエレクトロニクスカード１０８は、固定クロック発生器１０４から供給される固定クロック信号に同期して動作する。
【００１０】
上述のように固定クロック信号に同期するピンエレクトロニクスカード１０８により各テストピングループ１０２−１、１０２−２、…、１０２−Ｎが構成される従来の半導体試験装置の構成においては、各テストコントローラ１００−１、１００−２、…１００−Ｎの制御信号、及び各テストピングループ１０２−１、１０２−２、…、１０２−Ｎのピンエレクトロニクスカード１０８の動作は、すべて固定クロック発生器１０４により生成される同一の固定クロック信号に同期する。このように同一の固定クロック信号に同期しているため、各テストコントローラ１００−１、１００−２、…、１００−Ｎが非同期的に試験を開始する場合であっても、制御信号とクロック信号の位相関係は常に保たれる。したがって、テストコントローラ１００−１、１００−２、…、１００−Ｎへのテストピングループ１０２−１、１０２−２、…、１０２−Ｎの割り付けの変更は、Ｎ×Ｎスイッチマトリックス１０６により制御信号のみをスイッチングすることにより行うことができる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近時においては、可変クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される場合がある。このような場合において、上記図４に示す固定クロックに同期する場合と同様に、単にテストコントローラからの制御信号をスイッチングすることによって、テストピングループへのテストピングループの割り付けを変更しようとすると、制御信号とクロック信号との位相関係を保つことが困難になる。
【００１２】
本発明の目的は、可変クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される場合において、テストコントローラへテストピングループをオンラインで割り付け、テストピングループを個別に制御することができる半導体試験装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的は、被試験デバイスの試験を行うための制御信号を出力する複数の制御部と、前記複数の制御部のそれぞれに対応して設けられ、対応する前記制御部が出力する前記制御信号と一定の位相関係を有する可変クロック信号を出力する複数の可変クロック発生部と、前記可変クロック信号に同期し、前記制御信号に基づき前記被試験デバイスの試験を行う試験部と、前記複数の制御部のうちの一の制御部に割り付けられた前記試験部に、前記一の制御部からの前記制御信号を供給する第１の切替手段と、前記複数の可変クロック発生部のうちの前記一の制御部に対応する一の可変クロック発生部からの前記可変クロック信号を前記試験部に供給する第２の切替手段とを有することを特徴とする半導体試験装置により達成される。
【００１４】
上記の半導体試験装置において、複数の前記試験部を有し、前記一の制御部に前記複数の試験部のうちの一の試験部が割り付けられ、前記第１の切替手段は、前記一の制御部からの前記制御信号を前記一の試験部に供給し、前記第２の切替手段は、前記一の可変クロック発生部からの前記可変クロック信号を前記一の試験部に供給するようにしてもよい。
【００１５】
また、上記の半導体試験装置において、複数の前記試験部を有し、前記一の制御部に前記複数の試験部が割り付けられ、前記第１の切替手段は、前記一の制御部からの前記制御信号を前記複数の試験部に供給し、前記第２の切替手段は、前記一の可変クロック発生部からの前記可変クロック信号を前記複数の試験部に供給するようにしてもよい。
【００１６】
また、上記の半導体試験装置において、前記第１の切替手段及び前記第２の切替手段は、それぞれ複数入力複数出力のスイッチマトリックスであってもよい。
【発明の効果】
【００１７】
本発明によれば、被試験デバイスの試験を行うための制御信号を出力する複数の制御部と、複数の制御部のそれぞれに対応して設けられ、対応する制御部が出力する制御信号と一定の位相関係を有する可変クロック信号を出力する複数の可変クロック発生部と、可変クロック信号に同期し、制御信号に基づき被試験デバイスの試験を行う試験部と、複数の制御部のうちの一の制御部に割り付けられた試験部に、一の制御部からの制御信号を供給する第１の切替手段と、複数の可変クロック発生部のうちの一の制御部に対応する一の可変クロック発生部からの前記可変クロック信号を前記試験部に供給する第２の切替手段とを有するので、制御部へ試験部をオンラインで割り付け、試験部を個別に制御することができる。
【発明を実施するための最良の形態】
【００１８】
［一実施形態］
本発明の一実施形態による半導体試験装置について図１乃至図３を用いて説明する。図１は本実施形態による半導体試験装置の構成を示すブロック図、図２及び図３は制御信号のみのスイッチングによるテストコントローラへのテストピングループの割り付けの変更を行う場合の不都合を説明する図である。
【００１９】
本実施形態による半導体試験装置は、図１に示すように、Ｎ（Ｎは２以上の自然数）個のテストコントローラ１０−１、１０−２、…、１０−Ｎと、Ｎ個のテストピングループ１２−１、１２−２、…、１２−Ｎと、固定クロック発生器１４と、Ｎ入力Ｎ出力のスイッチマトリックス（Ｎ×Ｎスイッチマトリックス）１６と、Ｎ×Ｎスイッチマトリックス１８とを有している。各テストピングループ１２−１、１２−２、…、１２−Ｎは、可変クロック信号に同期する複数のピンエレクトロニクスカード２０により構成されている。ピンエレクトロニクスカード２０には、半導体集積回路等の半導体デバイスであるＤＵＴ（図示せず）が接続される。
【００２０】
テストコントローラ１０−１、１０−２、…、１０−Ｎは、テストピングループ１２−１、１２−２、…、１２−Ｎのピンエレクトロニクスカード２０によるＤＵＴの試験を制御するための制御信号を試験プログラムに基づき出力する。
【００２１】
テストコントローラ１０−１、１０−２、…、１０−Ｎには、それぞれに対応して、同期回路２２−１、２２−２、…、２２−Ｎと、可変クロック発生器２４−１、２４−２、…、２４−Ｎとが設けられている。
【００２２】
同期回路２２−１、２２−２、…、２２−Ｎには、それぞれに対応するテストコントローラ１０−１、１０−２、…、１０−Ｎから出力される制御信号が入力される。また、各同期回路２２−１、２２−２、…、２２−Ｎには、固定クロック発生器１４により生成された固定クロック信号が入力される。各同期回路２２−１、２２−２、…、２２−Ｎは、固定クロック発生器１４から入力される固定クロック信号に同期した制御信号を出力する。各同期回路２２−１、２２−２、…、２２−Ｎから出力された制御信号は、制御信号のスイッチングを行うＮ×Ｎスイッチマトリックス１６に入力されるとともに、それぞれに対応する可変クロック発生器２４−１、２４−２、…、２４−Ｎに入力される。
【００２３】
可変クロック発生器２４−１、２４−２、…、２４−Ｎには、それぞれに対応する同期回路２２−１、２２−２、…、２２−Ｎから制御信号が入力される。また、各可変クロック発生器２４−１、２４−２、…、２４−Ｎには、固定クロック発生器１４により生成された固定クロック信号が入力される。各可変クロック発生器２４−１、２４−２、…、２４−Ｎは、入力された制御信号及び固定クロック信号に基づき、それぞれに対応する同期回路２２−１、２２−２、…、２２−Ｎから入力される制御信号と一定の位相関係を有する周波数可変の可変クロック信号を出力する。各可変クロック発生器２４−１、２４−２、…、２４−Ｎから出力された可変クロック信号は、可変クロック信号のスイッチングを行うＮ×Ｎスイッチマトリックス１８に入力される。
【００２４】
テストコントローラ１０−１、１０−２、…、１０−Ｎには、制御信号のスイッチングを行うＮ×Ｎスイッチマトリックス１６及び可変クロック信号のスイッチングを行うＮ×Ｎスイッチマトリックス１８を介して、テストピングループ１２−１、１２−２、…、１２−Ｎがオンラインで割り付けられる。テストコントローラ１０−ｉ（ｉは１≦ｉ≦Ｎを満たす自然数）に１対１で割り付けられたテストピングループ１２−ｊ（ｊは１≦ｊ≦Ｎを満たす自然数）には、Ｎ×Ｎスイッチマトリックス１６を介して、固定クロック信号に同期したテストコントローラ１０−ｉからの制御信号が供給されるとともに、Ｎ×Ｎスイッチマトリックス１８を介して、テストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号が供給される。テストコントローラ１０−１、１０−２、…、１０−Ｎへのテストピングループ１２−１、１２−２、…、１２−Ｎの割り付けの変更は、Ｎ×Ｎスイッチマトリックス１６により制御信号をスイッチングするとともに、Ｎ×Ｎスイッチマトリックス１８により可変クロック信号をスイッチングすることにより行われる。
【００２５】
テストピングループ１２−１、１２−２、…、１２−Ｎのピンエレクトロニクスカード２０は、ＤＵＴに入力する所定の波形のテスト信号を所定のタイミングで生成するためのパターン発生器（図示せず）及びタイミング発生器（図示せず）を有し、ＤＵＴの良否判定等のＤＵＴの試験を行うものである。テストピングループ１２−ｊのピンエレクトロニクスカード２０は、割り付けられたテストコントローラ１０−ｉからの制御信号に基づき、ＤＵＴの試験を行う。また、テストピングループ１２−ｊのピンエレクトロニクスカード２０には、割り付けられたテストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号が供給される。テストピングループ１２−ｊのピンエレクトロニクスカード２０は、可変クロック発生器２４−ｉからの可変クロック信号に同期して動作する。
【００２６】
本実施形態による半導体試験装置において、テストコントローラ１０−１、１０−２、…、１０−Ｎへのテストピングループ１２−１、１２−２、…１２−Ｎの割り付けの変更は、上述のように、Ｎ×Ｎスイッチマトリックス１６により制御信号をスイッチングするとともに、Ｎ×Ｎスイッチマトリックス１８により可変クロック信号をスイッチングすることにより行われる。
【００２７】
テストコントローラ１０−ｉに割り付けられるテストピングループを、テストピングループ１２−ｊからテストピングループ１２−ｋ（ｋは１≦ｋ≦Ｎ及びｋ≠ｊを満たす自然数）に変更する場合、次のように、Ｎ×Ｎスイッチマトリックス１６、１８のスイッチングを行う。すなわち、Ｎ×Ｎスイッチマトリックス１６のスイッチングにより、テストコントローラ１０−ｉからの制御信号が、テストピングループ１２−ｋのピンエレクトロニクスカード２０に供給されるようにする。これとともに、Ｎ×Ｎスイッチマトリックス１８のスイッチングにより、テストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号が、テストピングループ１２−ｋのピンエレクトロニクスカード２０に供給されるようにする。
【００２８】
このように、本実施形態による半導体試験装置においては、Ｎ×Ｎスイッチマトリックス１６により制御信号をスイッチングするとともに、Ｎ×Ｎスイッチマトリックス１８により可変クロック信号をスイッチングすることにより、割り付けを変更した場合においても、テストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号が、新たにテストコントローラ１０−ｉに割り付けられたテストピングループ１２−ｋのピンエレクトロニクスカード２０に供給される。これにより、制御信号との間に有する一定の位相関係が常に保たれた可変クロック信号をテストピングループのピンエレクトロニクスカードに供給することができる。したがって、テストコントローラにテストピングループをオンラインで割り付け、テストコントローラにより、割り付けられたテストピングループを個別に制御することができる。
【００２９】
これに対して、可変クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される場合において、可変クロック信号のスイッチングを行わずに、制御信号のスイッチングだけを行ったのでは、以下に述べる不都合が生じる。
【００３０】
図２は、可変クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される場合において、可変クロック信号のスイッチングを行わずに、制御信号のスイッチングだけを行う半導体試験装置の構成を示すブロック図である。図２では、テストコントローラ１０−１、１０−２にテストピングループ１２−１、１２−２が割り付けられる場合を示している。
【００３１】
図示するように、テストコントローラ１０−１、１０−２からの制御信号は、上記図１に示す構成と同様に、Ｎ×Ｎスイッチマトリックス１６を介して、割り付けられたテストピングループ１２−１、１２−２に供給される。
【００３２】
他方、テストコントローラ１０−１に対応する可変クロック発生器２４−１からの可変クロック信号は、そのままテストピングループ１２−１のピンエレクトロニクスカード２０に供給される。テストコントローラ１０−２に対応する可変クロック発生器２４−２からの可変クロック信号は、そのままテストピングループ１２−２のピンエレクトロニクスカード２０に供給される。このように、図２に示す構成におけるクロックの経路は、上記図１に示す場合とは異なり固定されたものとなっている。
【００３３】
可変クロック発生器２４−１、２４−２からの可変クロック信号の経路が固定されている図２に示す構成において、テストコントローラ１０−１にテストピングループ１２−１が割り付けられた場合には、制御信号との間に有する一定の位相関係が保たれた可変クロック信号をテストピングループ１２−１のピンエレクトロニクスカード２０に供給することができる。
【００３４】
ところが、図２に示す構成では、テストコントローラ１０−１にテストピングループ１２−２が割り付けられると、制御信号と可変クロック信号と間の位相関係を保つことが困難になる。この場合、テストコントローラ１０−１からの制御信号は、Ｎ×Ｎスイッチマトリックス１６のスイッチングにより、テストピングループ１２−２のピンエレクトロニクスカード２０に供給される。しかしながら、テストピングループ１２−２のピンエレクトロニクスカード２０には、テストコントローラ１０−１に対応する可変クロック発生器２４−１からの可変クロック信号ではなく、テストコントローラ１０−２に対応する可変クロック発生器２４−２からの可変クロック信号が供給されてしまうことになる。
【００３５】
図３は、図２に示す構成においてテストコントローラ１０−１にテストピングループ１２−２が割り付けられた場合にテストピングループ１２−２のピンエレクトロニクスカード２０に供給される制御信号及び可変クロック信号を示すタイムチャートの一例である。
【００３６】
図示するように、制御信号が同期する固定クロック信号の周期が例えば４ｎｓ、可変クロック信号の周期が例えば５ｎｓである場合には、テストピングループ１２−２のピンエレクトロニクスカード２０に供給される制御信号と可変クロック信号との位相差は、ｍｏｄ（５ｎｓ，４ｎｓ）＝１ｎｓ単位で変化する。例えば、図示するように、位相差は、０．５ｎｓ、１．５ｎｓ、３．５ｎｓ、０．５ｎｓ、１．５ｎｓ、…と繰り返して１ｎｓ単位で変化する。ここで、テストコントローラ１０−１からの制御信号は、テストコントローラ１０−２に対応する可変クロック発生器２４−２からの可変クロック信号とは非同期である。このため、テストピングループ１２−２のピンエレクトロニクスカード２０に供給される制御信号は、供給される可変クロック信号とは無関係の任意のサイクルで供給される可能性がある。この結果、テストピングループ１２−２のピンエレクトロニクスカード２０に供給される制御信号と可変クロック信号との位相関係を保つことが困難になる。
【００３７】
本実施形態による半導体試験装置は、Ｎ×Ｎスイッチマトリックス１６により制御信号をスイッチングするとともに、Ｎ×Ｎスイッチマトリックス１８により可変クロック信号をスイッチングすることにより、テストコントローラ１０−１、１０−２、…１０−Ｎへのテストピングループ１２−１、１２−２、…、１２−Ｎの割り付けを行うので、テストピングループのピンエレクトロニクスカードに供給される制御信号と可変クロック信号との位相関係を常に保つことができる。これにより、テストコントローラにテストピングループをオンラインで割り付け、テストコントローラにより、割り付けられたテストピングループを個別に制御することができる。
【００３８】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【００３９】
例えば、上記実施形態では、テストコントローラにテストピングループを１対１で割り付ける場合について説明したが、Ｎ×Ｎスイッチマトリックス１６、１８を介して、テストコントローラにテストピングループを１対ｎ（ｎは１≦ｎ≦Ｎを満たす自然数）で割り付けてもよい。この場合において、テストコントローラ１０−ｉに１対ｎで割り付けられたｎ個のテストピングループのピンエレクトロニクスカードには、Ｎ×Ｎスイッチマトリックス１６を介して、固定クロック信号に同期したテストコントローラ１０−ｉからの制御信号がそれぞれ供給されるとともに、Ｎ×Ｎスイッチマトリックス１８を介して、テストコントローラ１０−ｉに対応する可変クロック発生器２４−ｉからの可変クロック信号がそれぞれ供給される。これにより、テストコントローラ１０−ｉに割り付けられたｎ個のテストピングループのピンエレクトロニクスカードには、制御信号との間に有する一定の位相関係が常に保たれた可変クロック信号を供給することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態による半導体試験装置の構成を示すブロック図である。
【図２】可変クロック信号に同期するピンエレクトロニクスカードによりテストピングループが構成される場合において、可変クロック信号のスイッチングを行わずに、制御信号のスイッチングだけを行う半導体試験装置の構成を示すブロック図である。
【図３】図２に示す構成を有する半導体試験装置における制御信号と可変クロック信号とを示すタイムチャートの一例である。
【図４】従来の半導体試験装置の構成を示すブロック図である。
【符号の説明】
【００４１】
１０−１、１０−２、…、１０−Ｎ…テストコントローラ
１２−１、１２−２、…、１２−Ｎ…テストピングループ
１４…固定クロック発生器
１６…Ｎ×Ｎスイッチマトリックス
１８…Ｎ×Ｎスイッチマトリックス
２０…ピンエレクトロニクスカード
２２−１、２２−２、…、２２−Ｎ…同期回路
２４−１、２４−２、…、２４−Ｎ…可変クロック発生器
１００−１、１００−２、…、１００−Ｎ…テストコントローラ
１０２−１、１０２−２、…、１０２−Ｎ…テストピングループ
１０４…固定クロック発生器
１０６…Ｎ×Ｎスイッチマトリックス
１０８…ピンエレクトロニクスカード
１１０−１、１１０−２、…、１１０−Ｎ…同期回路
【図１】
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【図２】
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【図３】
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【図４】
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