(57)【要約】【課題】半導体装置の所望のソース／ドレイン接合深さの近傍にある、エンドオブレンジ（ＥＯＲ）領域の存在の、負の影響を低減する。【解決手段】装置とその装置の製造方法が記載され、それにより、装置がエンドオブレンジ欠陥から離れた浅い接合深さを有する。方法は、シリコンのような結晶半導体中に、第１深さまで、アモルファス領域を形成する工程と、これに続いて、例えば炭素のような置換型元素を、第１深さより浅い深さまで注入する工程とを含む。続いて領域は例えばリンやボロンのような適当なドーパントでドープされ、熱処理工程によりアモルファス領域が再結晶化される。【選択図】図１０
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【特許請求の範囲】
【請求項１】
半導体装置をその中に形成する半導体基板（１００）の準備方法であって、
第１深さまでアモルファス化された結晶基板（１００）を提供する工程と、
アモルファス化された基板（１０４）の表面に、第１深さより浅い深さまで、置換型イオンを注入する工程と、
基板を再結晶化するためにアモルファス化された基板をアニールし、これにより基板の少なくとも一部で置換型イオンを置換する工程と、
アモルファス化された基板（１０４）の再結晶化後に、ドーパントイオンを表面に注入する工程と、を含み、
アモルファス化された基板（１０４）をアニールする工程は、アモルファス化された基板が完全に再結晶化されるように行われる方法。
【請求項２】
イオンが炭素イオンである請求項１に記載の方法。
【請求項３】
更に、置換型イオンの注入工程の前または後に、パターニングされたマスク層（１０８）を堆積する工程と、パターニングされたマスク（１０８）を基板のアニール工程後に除去する工程とを含む請求項１または２に記載の方法。
【請求項４】
アモルファス化工程が、基板（１００）に、プレアモルファス化イオンドーパントを注入する工程を含む請求項１〜３のいずれかに記載の方法。
【請求項５】
プレアモルファス化イオンドーパントが、Ｓｉ＋、Ｇｅ＋、Ｘｅ、Ａｒからなる組から選択される請求項４に記載の方法。
【請求項６】
プレアモルファス化工程が、Ｓｉ＋を５０ｋｅＶと３００ｋｅＶの間のエネルギで注入する工程を含む請求項５の方法。
【請求項７】
プレアモルファス化工程が、Ｇｅ＋を７５ｋｅＶと５００ｋｅＶの間のエネルギで注入する工程を含む請求項５の方法。
【請求項８】
第１深さが、１００ｎｍより深い請求項１〜７のいずれかに記載の方法。
【請求項９】
炭素イオン注入工程が、１ｋｅＶから１０ｋｅＶの範囲のエネルギで行われる請求項１〜８のいずれかに記載の方法。
【請求項１０】
炭素イオン注入工程が、１ｅ１４ａｔ／ｃｍ２から１ｅ１５ａｔ／ｃｍ２の範囲のドーズで行われる請求項１〜９のいずれかに記載の方法。
【請求項１１】
アニール工程が、７００℃から１１００℃の範囲の温度で行われる請求項１〜１０のいずれかに記載の方法。
【請求項１２】
アニール工程が、１秒から１０００秒の範囲の時間で行われる請求項１〜１１のいずれかに記載の方法。
【請求項１３】
ドーパントイオンが、Ｂ、ＢＦ３、ＢＦ２、Ｂ１０Ｈ１４、Ｂ１８Ｈ２２、Ｐ、ＰＨ３、Ａｓ、Ｓｂの組から選択される請求項１〜１２のいずれかに記載の方法。
【請求項１４】
請求項１〜１３のいずれかの方法で得られる半導体装置であって、
第１深さのエンドオブレンジ欠陥と、
表面の少なくとも一部で、第１深さより浅い深さの置換型イオンと、を含む半導体装置。
【請求項１５】
置換型イオンが、炭素イオンである請求項１４に記載の半導体装置。
【請求項１６】
更に、ソースおよびドレイン領域（１１０、１１２）に置換型イオンを含む請求項１４または１５に記載の半導体装置。
【請求項１７】
更に、チャネル領域に置換型イオンを含む請求項１６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、装置形成のために半導体基板の準備に関し、特に、半導体装置の接合形成に関する。更に、本発明は半導体装置の非常に浅い接合形成と、その方法により得られた半導体装置に関する。
【背景技術】
【０００２】
半導体ＭＯＳ装置の小型化は、半導体産業における腫瘍な挑戦となった、サブ１００ｎｍ（１００ｎｍ以下）のＭＯＳ装置では、高ドープで非常に浅い接合が、短チャネル効果の抑制と寄生抵抗の改良のために必要とされる。それらの非常に薄い接合では、接合深さは１００ｎｍよりずっと小さい（例えば２５ｎｍ又はそれ以下）。更には、高活性ドーパント濃度のボックス形状の接合プロファイルが好ましい。しかしながら、そのようなボックス形状の非常に浅い接合プロファイルは、簡単ではない。接合形成の従来の技術は、イオン注入と、それに続くドーパントイオンを電気的に活性化する高速熱アニール（ＲＴＡ）である。しかしながら、従来の方法は、いわゆる過渡的増速拡散（ＴＥＤ）を発生させやすい傾向にある。アニール工程（例えばＲＴＡ）中に、注入ドーパントが、過剰な侵入の存在により、増速拡散を示す。ＴＥＤの影響は、ドーパントプロファイルの拡がりに見られ、当然のことながら、ボックス形状の接合プロファイルの達成には不利益である。
【０００３】
ｎ型注入砒素（Ａｓ）を形成することは、急峻で浅い接合プロファイルのため、非常に良い候補である。しかしながら、リン（Ｐ）は、このＴＥＤ効果の影響を受け、侵入型が高濃度のＰ拡散により注入される。ｐ型注入には、一般にボロン（Ｂ）が使用される。また、このドーパントイオンはＴＥＤ効果に大きく影響され、これは、接合のテールの、低濃度領域で特に顕著である。ｐ型ドーピングの場合、ｎ型ドーピングの場合のＡｓとＰのように、この問題を低減するような、直接的な代替えが無い。
【０００４】
ドーパントイオン注入前の表面のプレアモルファス化（pre-amorphization）は、非常に浅い接合プロファイルを達成するために広く用いられる。しかしながら、プレアモルファス化に関する主な懸念は、アモルファスＳｉと結晶Ｓｉとの間の界面の近傍に配置される、いわゆるエンドオブレンジ（ＥＯＲ：end-of-range）ダメージである。このＥＯＲは、接合リークを劇的に増加させる二次欠陥となる。この二次欠陥効果を排除する一つの方法は、ドーパント注入の後の炭素（Ｃ）の追加注入である（Appl. Phys. Lett. 62(3), 303 (1993)）。ドーパント注入後のＣ注入が、Ｃのドーズ量に依存してＴＥＤ効果を排除することが示されている。
【０００５】
プレアモルファス化、ドーパント注入、および炭素注入のこの方法が、ＭＯＳ半導体装置の統合プロセスで使用された場合、主にＥＯＲは接合において問題を起こす（Appl. Phys. Lett. 84(12), 2055 (2004)）。
【０００６】
米国特許６，６８０，２５０では、ＥＯＲ領域を接合領域から間隔を隔てるという解決策が提案されている。ゲート堆積後に、所望のソース／ドレイン接合深さより、十分に大きい深さまで形成される。ソース／ドレイン領域はドーパントイオンが注入され、続いてドーパントを活性化するためのレーザ熱アニールが行われる。この解決策では、エンドオブレンジ欠陥が接合から垂直方向に離れて配置されるが、水平方向には、エンドオブレンジ欠陥は、横方向の接合位置に近いチャネル領域中にいまだに存在する。
【０００７】
米国出願２００４／０２３５２８０には、半導体基板中に浅い接合を形成する方法が記載されている。この方法は、
半導体基板の第１領域を、第１深さまでプレアモルファス化する工程と、
半導体基板の第２領域に、第２深さまで、再結晶防止剤を注入する工程と、
基板のアモルファス化された部分を、部分的に再結晶化する工程（第１アニール）と、
基板のアモルファス化された部分の部分的な再結晶化の前または後に、ドーパントを注入する工程と、
基板のアモルファス化された部分を、更に再結晶化する工程（第２アニール）と、を含む。
【０００８】
第１アニールは、基板のアモルファスと結晶材料の間の界面で、エンドオブレンジ（ＥＯＲ）転位を形成する。第１アニールのみが、再結晶化防止剤を含まないアモルファス基板の一部を再結晶化する。しかしながら、米国出願２００４／０２３５２８０の第２アニール工程中に、基板の再結晶化された部分と残ったアモルファス化された部分との間の境界で、ＥＯＲ転位が形成される。このように、ＥＯＲ転位はソース／ドレイン領域の近傍に、なおも存在する。
【特許文献１】米国特許６，６８０，２５０
【特許文献２】米国出願２００４／０２３５２８０
【非特許文献１】Appl. Phys. Lett. 62(3), 303 (1993)
【非特許文献２】Appl. Phys. Lett. 84(12), 2055 (2004)
【発明の概要】
【０００９】
本発明の具体例の目的は、半導体装置の所望のソース／ドレイン接合深さの近傍にある、エンドオブレンジ（ＥＯＲ）領域の存在の、負の影響を低減することにある。
【００１０】
本発明の具体例は、第１の形態中に、所望のソース／ドレイン接合深さから離れたエンドオブレンジ欠陥（ＥＯＲ）領域を有するとともに、過渡的増速拡散（ＴＥＤ）の不利益を克服し、非常に浅いボックス形状の接合プロファイルを得ることを含む。
本発明は、１つの形態として、半導体装置をその中に形成する半導体基板を準備する方法であって、
第１深さまでアモルファス化された結晶基板を提供する工程と、
アモルファス化された基板の表面に、第１深さより浅い深さまで、置換型イオンを注入する工程と、
基板を再結晶化するためにアモルファス化された基板をアニールし、これによりこれにより基板の少なくとも一部で置換型イオンを置換する工程と、
アモルファス化された基板の再結晶化後に、ドーパントイオンを表面に注入する工程と、を含み、
アモルファス化された基板をアニールする工程は、アモルファス化された基板が完全に再結晶化されるように行われる。
本発明の具体例では、置換型イオンが炭素イオンである。本発明のこれらの具体例では、この方法は、
第１深さまでアモルファス化された結晶基板を提供する工程と、
アモルファス化された基板の表面に、第１深さより浅い深さまで、炭素イオンを注入する工程と、
基板を再結晶化するためにアモルファス化された基板をアニールする工程と、
アモルファス化された基板の再結晶化後に、ドーパントイオンを表面に注入する工程と、を含み、
アモルファス化された基板をアニールする工程は、アモルファス化された基板が完全に再結晶化されるように行われる。この方法の長所は、ＥＯＲより浅い深さを有する領域の、例えば置換型炭素のような置換型イオンを提供し、ＥＯＲから離れた装置の形成を可能とすることである。
【００１１】
選択的に、例えば炭素イオンのような置換型イオンの注入工程の前または後に、パターニングされたマスク層が堆積され、それに続いて、パターニングされたマスクは基板のアニール工程後に除去されても良い。例えば炭素注入の置換型元素の注入前の、マスク層の堆積は、マスク層の下部の炭素の量を低減する。
置換型炭素のような置換型イオンは、ドーパントの拡張を抑制する長所を有する。
【００１２】
アモルファス化工程は、基板に、プレアモルファス化イオンドーパントを注入する工程を含んでも良い。これは、結晶成長のような分離された堆積工程を避けることができるという長所を有する。
【００１３】
プレアモルファス化イオンドーパントは、Ｓｉ＋、Ｇｅ＋、Ｘｅ、Ａｒからなる組から選択されても良い。プレアモルファス化工程は、Ｓｉ＋を５０ｋｅＶと３００ｋｅＶの間のエネルギで注入する工程でも良い。プレアモルファス化工程は、Ｇｅ＋を７５ｋｅＶと５００ｋｅＶの間のエネルギで注入する工程でも良い。これらの工程では、基板をアモルファス化するために、標準的な装置を使用することができる。
好適には、第１深さは、１００ｎｍより深い。これは、ＥＯＲウエルを、後に形成される接合から遠ざけるという長所を有する。
例えば炭素イオンのような置換型イオンの注入工程は、１ｋｅＶから１０ｋｅＶの範囲のエネルギで行われても良い。例えば炭素イオンのような置換型イオンの注入工程は、１ｅ１４ａｔ／ｃｍ２（＝１×１０１４ａｔ／ｃｍ２）から１ｅ１５ａｔ／ｃｍ２（＝１×１０１５ａｔ／ｃｍ２）の範囲のドーズで行われても良い。これらの工程は、半導体のシリコン原子を少なくとも部分的に置換することができる、例えば炭素原子のような置換型イオンの良好な濃度を可能にする。
【００１４】
アニール工程は、７００℃から１１００℃の範囲の温度で行われても良い。アニール工程は、１秒から１０００秒の範囲の時間で行われても良い。これらの工程は、基板を再結晶化する一方で、ドーパントがより深い領域に進まないようにできる。
【００１５】
ドーパントイオンは、Ｂ、ＢＦ３、ＢＦ２、Ｂ１０Ｈ１４、Ｂ１８Ｈ２２、Ｐ、ＰＨ３、Ａｓ、Ｓｂの組から選択されても良い。これにより、ｎ型またはｐ型領域のいずれの形成も可能となり、一方で浅い接合を規定するウエルを提供できる。
【００１６】
本発明は、上述の発明の具体例にかかる方法のいずれかにより得られる半導体装置であって、
第１深さのエンドオブレンジ欠陥と、
表面の少なくとも一部で、第１深さより浅い深さの、例えば炭素イオンのような置換型イオンと、を含む半導体装置を提供する。
そのような半導体装置は、更に、ソースおよびドレイン領域および／またはチャネル領域に、例えば置換型炭素のような置換型イオンを含んでも良い。
【００１７】
本発明はまた半導体装置であって、
第１深さにエンドオブレンジ欠陥を有する半導体基板と、
少なくとも表面の一部に、第１深さより浅い第２深さの、例えば置換型炭素のような置換型イオンと、を含む半導体装置を提供する。
本発明のいずれかの具体例にかかるいずれかの半導体装置は、更に、第２深さより浅いかまたは同等の深さを有するように、半導体基板に形成された活性領域を含んでも良い。
本発明は、図面を参照しながら説明される。
【詳細な説明】
【００１８】
本発明の１又はそれ以上の具体例は、添付された図面を参照しながら詳細に説明されるが、本発明はそれらに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、模式的で、限定するものではない。図面において、幾つかの要素の大きさは誇張され、図示目的で、縮尺どおりには記載されていない。寸法や相対寸法は、本発明の実施に対する、現実の減少に対応する必要はない。当業者は、この発明の範囲に含まれるこの発明の多くの変形や修正を認識することができる。このように、好適な具体例の記載は、本発明の範囲を限定するものではない。
【００１９】
更に、記載や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順番や時間的な順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できることを理解すべきである。
【００２０】
また、記載や請求の範囲中の、上、下、上に、下に等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものの他の順序によっても操作できる。例えば、要素の「下に（underneath）」や「上に（above）」は、この要素の対向する面に配置されることを示す。
【００２１】
また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されるものではなく、他の要素や工程を排除しない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。
【００２２】
以下において、本発明は、ドレイン、ソース、およびゲートを有する電界効果を参照に記載されるが、本発明は、それらに限定されるものではない。例えば、本発明は、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）にも適用できる。以下において、本発明は、シリコン基板を参照しながら記載されるが、本発明は、他の半導体基板に対しても同等に適用できることを理解すべきである。具体例では、「基板（substrate）」はシリコン、ガリウムアーセナイド（ＧａＡｓ）、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）、インジウムフォスファイド（ＩｎＰ）、ゲルマニウム（Ｇｅ）、またはシリコンゲルマニウム（ＳｉＧｅ）基板を含む。「基板」は、半導体基板部分に加わった、例えば、ＳｉＯ２やＳｉ３Ｎ４のような絶縁層も含む。このように、基板の用語は、シリコンオンガラス、シリコンオンサファイア基板を含む。「基板」の用語は、このように、一般に、興味のある層や部分の基礎となる層の要素を定義する。また、「基板」は層が形成される他の基礎であり、例えばガラスや金属層でも良い。このように、基板は、例えば全体のウエハ（blanket wafer）のようなウエハでも良く、また、例えば下層の上に成長した結晶成長層のような他の基礎材料に適用された層でも良い。「結晶基板（crystalline substrate）」の用語は、単結晶やマイクロ結晶のような、結晶材料の様々な形態を含む。
【００２３】
本発明は、ＣＭＯＳ装置を提供するためのＣＭＯＳプロセスに組み込むのに適している。そのようなプロセスでは、活性領域は、半導体層のドーピングにより形成される。活性領域は、Ａｓ、Ｂ、Ｐｈ、Ｓｂ、Ｓｂ等のドーパントの注入により活性となる領域として定義される。ＭＯＳ装置では、この活性領域が、しばしばソースおよび／またはドレイン領域と呼ばれる。しかしながら、本発明はそれに限定されるものではない。
【００２４】
本発明は、その中に装置を作製する半導体材料の結晶半導体基板を準備する方法を提供する。本発明にかかる方法は、第１深さまでアモルファス化された結晶半導体基板を提供する工程を含む。第１深さは注入エネルギや例えばＳｉまたはＧｅのような注入ドーズのようなアモルファス化パラメータにより規定することができる。この深さは、のちに形成される接合（エクステンションおよび非常に重要な深いソースおよびドレイン接合）と殆どまたは全く相互作用のないようにしなければならない。例えば１μｍのような、１００ｎｍまで又はそれを超えた深さが使用される。この基板はアモルファス化要素を結晶半導体に注入し、これにより、所定の深さにエンドオブレンジ欠陥を形成することにより提供される。例えば、アモルファス層の堆積のような、アモルファス層を形成する他の方法も、本発明の範囲に含まれる。選択的に、例えばパターニングされたマスクのようなマスクが適用されても構わない。アモルファス化された基板のトップ表面は、続いて、第１深さより小さな第２深さまで炭素が注入され、アモルファス化された基板がアニールされ、基板を結晶化する。他の半導体に対しては、適当な置換型元素が選択される。例えば、ＳｉＧｅ基板に対しては、置換型元素として炭素が選択される。しかしながら、他の半導体に対しては、他の置換型イオンまたは元素が、本発明の具体例に関連して使用される。第２深さは、例えば１ｅ１９（１×１０１９）ａｔ／ｃｍ３より少ない炭素濃度である位置を決定するような、適当な方法で決定される。１ｅ１９ａｔ／ｃｍ３の濃度は、炭素のＳＩＭＳプロットに明らかに見られる。アニール工程は、半導体の結晶格子構造中で、例えば、置換型炭素原子のような、置換型の元素を形成するような方法（即ち、再結晶）で行われる。理論により限定されることなく、置換型元素またはイオンは、半導体基板中で置換型となるようなものであるべきである。もしマスクが堆積された場合、炭素はマスクの下の少なくとも多くの領域では見つからない。下部拡散またはイオン注入スキャッタリングにより、マスクの端部の下部で、図４に示すように炭素が存在する。選択的に、ドーパント注入工程は、アニール工程の前または後に行われても良い。
【００２５】
更なる形態では、本発明は、第１深さまでアモルファス化された結晶半導体基板を提供する工程を含む、結晶半導体材料も基板の半導体装置中に接合を形成する方法を提供する。アモルファス化された基板は、結晶基板中にアモルファス化元素が注入されて、これにより第１深さにエンドオブレンジ欠陥を形成することにより提供される。例えば、アモルファス層を堆積するような、アモルファス層を形成する他の方法は、本発明の範囲に入る。選択的に、例えばゲートマスクのようなマスクが適用されても構わない。アモルファス化された基板のトップ表面は、続いて、第１深さより小さな深さまで炭素が注入される。基板のトップ表面が、続いてドーパントイオンで注入され、例えばアモルファス化された基板をアニールして基板を結晶化する工程に続く装置の活性領域を形成する。アニール工程は、例えば置換型炭素原子のような置換型元素を半導体の結晶格子基板中に形成するように行われる。アニール工程は、アモルファス化された基板が完全に再結晶するように行われる。理論により限定されることなく、置換型元素またはイオンは、半導体基板中で置換型を放出するようなものであるべきである。ドーパントのための基板の準備は、結晶化工程を含み、この工程では置換型サイトに炭素を配置する。本発明の長所は、Ｃの共同注入とアニール工程に続くアモルファス化が、例えば熱平衡より多いような高い置換型Ｃを含むことである。マスクは除去される。例えば他の層の堆積、ゲート酸化膜や活性領域の間のチャネル上へのゲート電極の形成のような、更なる工程が行われても良い。
【００２６】
本発明の更なる代わりの具体例では第１アニール工程が、炭素を用いた注入工程の後に行われる。（シリコンを結晶化するための）アニール工程後に、ドーパントが注入され、（ドーパントを活性化するために）更なるアニール工程が行われる。
【００２７】
理論により限定されることなく、ドーパントの注入工程とそれに続く熱処理工程が好適に行われ、基板中のドーパントの深さが基板中に注入された炭素の深さにより限定される。
【００２８】
本発明の具体例の第１工程では、半導体材料の基板１００が準備される（図１参照）。半導体材料は結晶シリコン（Ｓｉ）である。半導体材料は、例えば単結晶またはマイクロ結晶でも良い。本発明の第２工程では、基板が第１深さまでアモルファス化される。この深いプレアモルファス化は、いずれかの適当な方法で行っても良い。１つのそのような好適な方法は、例えばシリコン基板の場合にＳｉ＋またはＧｅ＋のようなアモルファス化ドーパントを注入し、例えばアモルファスシリコン（ａ−Ｓｉ）のようなアモルファス半導体の層１０４を、１００ｎｍまたはそれ以上の深さまで形成することにより行われる（図２参照）。深いアモルファス化のドーピング工程を行う一方、続く工程で浅い接合深さを形成することにより、エンドオブレンジ（ＥＯＲ）領域１０２が基板の深い位置に、プロセスおよび適用技術に依存するが、一般には５ｎｍから６０ｎｍ（例えば、深いソースおよびドレイン接合の場合は６０ｎｍ）であり、特別には、５ｎｍから３０ｎｍのオーダーである所望の接合深さとは隣接しないように、形成される。Ｓｉ＋の注入によるプレアモルファス化工程は、好適には５０〜３００ｋｅＶの範囲のエネルギで、１ｅ１５〜２ｅ１５ｃｍ−２の範囲のドーズで行われる。Ｇｅ＋の注入によるプレアモルファス化工程は、好適には７５〜５００ｋｅＶの範囲のエネルギで、５ｅ１４〜２ｅ１５ｃｍ−２の範囲のドーズで行われる。
【００２９】
本発明の更なる形態では、トランジスタのような３端子装置の製造中に、例えばゲート電極形成のような制御電極形成の前に、プレアモルファス化工程が行われる。この方法では、従来技術文献である米国特許６，６８０，２５０に記載された方法と比較して、ずっと厚いアモルファスシリコンの層が形成される。エンドオブレンジ欠陥は、このように基板のより深くに配置され、チャネル領域中または、チャネル領域に対して装置中で垂直方向または水平方向のいずれにも接合領域の近傍に配置されない。アモルファスシリコン層の厚みは、所望の接合深さより深くあるべきである。プロセスや適用技術に依存して、接合は５ｎｍ〜６０ｎｍの範囲内となる。アモルファスシリコン層の厚みは、少なくとも１００ｎｍ又はより深くあるべきである。次に、接合とＥＯＲとの間の距離が、トランジスタへの結晶ダメージの負の影響、即ち、ドーパントの不活性化（低い温度安定性）と高い接合リーク、を避けるために十分な程度離される。この方法で、ＥＯＲ欠陥は、装置性能に影響を与えない。例えば１μｍのような、より厚いａ−Ｓｉ層を形成するために、上述よりも、または特定の具体例に記載されたよりも、高い注入エネルギが使用される。さもなければ、１μｍのａ−Ｓｉ層が結晶Ｓｉの上に体積される。この層に炭素が注入される。その後で、Ｓｉ基板が再結晶のシードとして使用されても良い。
【００３０】
次の工程では、制御電極マスクのようなマスク１０８が、選択的に形成される（図７参照）。例えば、ゲートマスクが基板上に形成されても良い。
【００３１】
ゲートマスク１０８の形成工程後に、第１深さより浅い第２深さまで、アモルファス化された基板１０４の上部表面に炭素が注入される（図８参照）。本発明のいずれかの具体例では、第１深さと第２深さの間の深さと違いが、少なくとも２０ｎｍまたはそれ以上であるべきである。先の工程で堆積されたゲートマスクにより、マスクの下部の領域には炭素が注入されない。炭素は隣接領域１０６のみに注入され、この領域は続く工程で例えばソース／ドレイン領域のような活性領域となる。好適には、基板がシリコンの場合、炭素イオン注入工程は、１ｋｅＶから１０ｋｅＶの範囲のエネルギで、１ｅ１４ａｔ／ｃｍ２から１ｅ１５ａｔ／ｃｍ２の範囲のドーズ量で行われる。例えば、炭素のみが基板表面に、最大６０ｎｍで、例えば５〜５０ｎｍの間の深さに注入される。
【００３２】
代わりに、炭素注入が、ゲートマスクの堆積前に行われても良い（図３の層１０６参照）。これは、続くプロセス工程で、トランジスタのような３端子装置のチャネル領域となる基板の領域に、炭素が注入されても良いことを意味する。これは本発明の装置での使用の、１つの選択肢である。なぜなら、低エネルギが炭素注入に使用され、チャネル領域の炭素は装置の電気的挙動に十分に影響しないからである。
【００３３】
アモルファス基板に炭素を注入した後、例えば３端子素子の主な電極領域１１０、１１２をドープするために、ドーパントイオンが注入される（図４、９参照）。例えば、注入はトランジスタのソース／ドレイン領域を形成するために行われる。それらのドーパントイオンは、ｎ型不純物（例えばＡｓ、Ｐ）またはｐ型不純物（例えばＢ）でも良い。例えばＢ、ＢＦ３、ＢＦ２、Ｂ１０Ｈ１４、Ｂ１８Ｈ２２、Ｐ、ＰＨ３、Ａｓ、Ｓｂ等のような他の適当なドーパントが使用されても良い。
【００３４】
イオン注入後、アモルファス基板がアニール工程を行うことにより再結晶化される（図５、１０参照）。アニール工程は、例えば高速熱アニール（ＲＴＡ）でも良い。熱量は、好適には約１１０℃で１０秒である。アニール工程の温度は、例えば７００℃から１１００℃の範囲である。アニールの時間は、例えば１秒から１０００秒である。予め注入した炭素が、例えば、５〜５０ｎｍの深さ範囲のような６０ｎｍまたはそれ以下の層のような、基板の表面から測定して非常に浅い層の中で置換型となるように、アニール工程が好適には温度と時間により制御される。アニール工程は、好適には、アモルファス化された基板が完全に再結晶化されるように、温度と時間で制御される。実験から、置換型炭素は、ドーパントイオンの良好な活性化を助け、ボックス形状の接合プロファイルを形成すること、即ち、続くアニール工程での注入ドーパントの拡散を制限することが見出されている。置換型の炭素は、シリコン基板中で、結晶構造のシリコン原子とそれ自身が置換した炭素原子をいう。炭素とシリコンの電子対を共有する半径の間の大きな違いにより、炭素原子がＳｉ格子中の原子の１つと置き換わった場合、非常に大きな局所歪となる。
【００３５】
装置を完成させるために、追加の工程が行われても良い。例えば、いくつかのマスクが除去され、ゲート電極１１４とゲート絶縁層１１６のような制御電極が適用され、活性領域１１０、１１２と、その間のチャネルを有する電界効果トランジスタのような３端子素子が形成されても良い（図６、１０参照）。
【００３６】
本発明の代わりの具体例では、アニール工程が、炭素注入工程の後とドーパント注入工程の前に行われる。図１、２、７，および８に示された工程が最初行われ、続いてアモルファスシリコンの再結晶のためのアニール工程が行われる。結果が図１１に示される。浅い炭素注入領域１０６が、ＥＯＲ１０２から離れたアニールされた基板１００の表面に形成されている。
【００３７】
上述のように、本発明は、例えば追加の層の堆積工程、更なるドーパントの注入工程、および／または必要であれば表面粗さを改良するためにウエハの表面をエッチングまたは化学機械研磨（ＣＭＰ）するクリーニング工程のような、追加の続いて行われる処理工程を含む。本発明の効果は、図１２、１３に模式的に示されている。図１２では、炭素がシリコン基板に注入されるが、置換型の形態ではない。この場合、リンを用いたドーパント工程は、長いテールを有するようになり、炭素はドーパントの拡張を抑制する効果を有しない。図１３では、プレアモルファス工程と続くアニール工程を行うことにより、炭素は結晶格子と置換し、リンのプロファイルは、約２０ｎｍの深さで急峻なドーパントの減少を有するように浅くなる。これは炭素注入よりも浅く、置換型の炭素がアニール中のドーパントのマイグレーションを抑制することを示す。
【図面の簡単な説明】
【００３８】
全ての図面は、本発明のいくつかの形態や具体例を描くことを意図する。記載された図面は、概略的であり、限定的なものではない。図面において、要素のいくつかの大きさは誇張され、記述目的で寸法通りには描かれていない。
【００３９】
典型的な具体例は、図面の参照符号で示されている。ここに示された具体例および図面は、限定的ではなく、例示として考えるべきである。
【００４０】
【図１】本発明に使用される結晶半導体基板の模式図である。
【図２】本発明の具体例にかかる製造方法の工程を示す。
【図３】本発明の具体例にかかる製造方法の工程を示す。
【図４】本発明の具体例にかかる製造方法の工程を示す。
【図５】本発明の具体例にかかる製造方法の工程を示す。
【図６】本発明の具体例にかかる製造方法の工程を示す。
【図７】図１、２に示す工程に続く、本発明の具体例にかかる製造方法の工程を示す。
【図８】図１、２に示す工程に続く、本発明の具体例にかかる製造方法の工程を示す。
【図９】図１、２に示す工程に続く、本発明の具体例にかかる製造方法の工程を示す。
【図１０】図１、２に示す工程に続く、本発明の具体例にかかる製造方法の工程を示す。
【図１１】図１、２、７および８やアニール工程にかかるプロセス後の、本発明の他の具体例にかかるプロセスフローの中間ステージを示す。
【図１２】置換無しの炭素注入後（図１２）と、本発明にかかる注入後（図１３）の、シリコン基板中でのドーパントマイグレーションへの影響の比較を示す。
【図１３】置換無しの炭素注入後（図１２）と、本発明にかかる注入後（図１３）の、シリコン基板中でのドーパントマイグレーションへの影響の比較を示す。
【図１２】
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【図１３】
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【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【外国語明細書】
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