(57)【要約】【課題】適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供する。【解決手段】半導体装置は、シリコンを含む半導体基板と、前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、を備える。【選択図】図１
2008117842.tif 000002
【特許請求の範囲】
【請求項１】
シリコンを含む半導体基板と、
前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、
前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記シリサイドと、前記ジャーマナイドは、同一の金属との化合物であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属は、希土類金属であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１および第２のゲート絶縁膜は、ＨｆおよびＺｒの少なくとも一方を含むことを特徴とする請求項１に記載の半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成する工程と、
前記半導体基板の第１の回路領域における前記多結晶シリコン膜上に多結晶シリコン・ゲルマニウム膜を形成する工程と、
前記第１の回路領域における前記多結晶シリコン・ゲルマニウム膜を選択的に酸化することにより、前記多結晶シリコン・ゲルマニウム膜中のゲルマニウムを前記第１の回路領域における前記多結晶シリコン膜中に拡散させ、前記第１の回路領域における前記多結晶シリコン・ゲルマニウム膜および多結晶シリコン膜から酸化シリコン膜および多結晶ゲルマニウム膜を形成する工程と、
前記第１の回路領域における前記多結晶ゲルマニウム膜、および前記第１の回路領域とは異なる前記半導体基板の第２の回路領域における前記多結晶シリコン膜をゲート電極形状にパターニングする工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電材料からなるゲート絶縁膜を有する半導体装置、およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体集積回路の高集積化に伴い、ゲート絶縁膜が薄膜化している。ゲート絶縁膜が薄くなると、ゲート・リーク電流が発生しやすくなるため、これを抑えるために高誘電材料をゲート絶縁膜の材料として用いる方法がある。また、ゲート絶縁膜が薄くなると、ゲート電極が多結晶シリコンで形成されている場合には、多結晶シリコンの表面に空乏層が発生してゲート容量が低下するおそれがあるため、ゲート電極を金属や金属のフルシリサイドからなるメタルゲート構造にして空乏化を抑制する方法がある。
【０００３】
以上の理由から、高誘電材料からなるゲート絶縁膜と、メタルゲート電極の組み合わせが研究されているが、適切なトランジスタ閾値電圧を与える組み合わせの候補が少ない。
【０００４】
そこで、従来の半導体装置として、ｎ−ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のゲート電極にＥｒシリサイドを用い、ｐ−ＭＯＳＦＥＴのゲート電極にＰｔシリサイドを用いた半導体装置がある（例えば、特許文献１参照）。
【０００５】
この半導体装置によると、Ｅｒシリサイドは、Ｓｉのバンドギャップの略中央よりも値の小さい実効仕事関数を有し、Ｐｔシリサイドは、Ｓｉのバンドギャップの略中央よりも値の大きい実効仕事関数を有するため、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴ共に適切な閾値電圧を有する。
【０００６】
しかし、ｎ−ＭＯＳＦＥＴ、ｐ−ＭＯＳＦＥＴのゲート電極として、異なる金属（Ｅｒ、Ｐｔ）のシリサイドを用いているため、製造工程が複雑になり、歩留まりの低下や製造コストの増加といった問題が生じる。
【特許文献１】特開２００５−２０９７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様は、シリコンを含む半導体基板と、前記半導体基板上に形成された比誘電率が８以上の高誘電材料からなる第１、および第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成されたジャーマナイドからなる第１のゲート電極と、前記第２のゲート絶縁膜上に形成されたシリサイドからなる第２のゲート電極と、を備えたことを特徴とする半導体装置を提供する。
【０００９】
また、本発明の一態様は、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成する工程と、前記半導体基板の第１の回路領域における前記多結晶シリコン膜上に多結晶シリコン・ゲルマニウム膜を形成する工程と、前記第１の回路領域における前記多結晶シリコン・ゲルマニウム膜を選択的に酸化することにより、前記多結晶シリコン・ゲルマニウム膜中のゲルマニウムを前記第１の回路領域における前記多結晶シリコン膜中に拡散させ、前記第１の回路領域における前記多結晶シリコン・ゲルマニウム膜および多結晶シリコン膜から酸化シリコン膜および多結晶ゲルマニウム膜を形成する工程と、前記第１の回路領域における前記多結晶ゲルマニウム膜、および前記第１の回路領域とは異なる前記半導体基板の第２の回路領域における前記多結晶シリコン膜をゲート電極形状にパターニングする工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
【発明の効果】
【００１０】
本発明によれば、適切なトランジスタ閾値電圧を与えるメタルゲート電極を有し、比較的簡単な製造工程により製造することのできる半導体装置、およびこれを実現可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置の断面図である。この半導体装置１は、単結晶Ｓｉ等からなる半導体基板２と、半導体基板２に形成されたｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００と、を有し、ｐ−ＭＯＳＦＥＴ領域１００とｎ−ＭＯＳＦＥＴ領域２００は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離構造３により分離されている。
【００１２】
ｐ−ＭＯＳＦＥＴ領域１００は、半導体基板２に形成されたｎ型ウェル１０１と、半導体基板２の表面近傍に形成された第１のソース・ドレイン領域１０５と、第１のソース・ドレイン領域１０５の表面近傍に形成された第１のシリサイド層１０６と、半導体基板２上に第１のゲート絶縁膜１０３を介して形成された第１のゲート電極１０２と、第１のゲート電極１０２の側面に形成された第１のゲート側壁１０４と、を有して構成される。
【００１３】
ｎ−ＭＯＳＦＥＴ領域２００は、半導体基板２に形成されたｐ型ウェル２０１と、半導体基板２の表面近傍に形成された第２のソース・ドレイン領域２０５と、第２のソース・ドレイン領域２０５の表面近傍に形成された第２のシリサイド層２０６と、半導体基板２上に第２のゲート絶縁膜２０３を介して形成された第２のゲート電極２０２と、第２のゲート電極２０２の側面に形成された第２のゲート側壁２０４と、を有して構成される。
【００１４】
第１のゲート電極１０２は、ポリゲルマニウムまたはＧｅを高濃度で含有するポリシリコン・ゲルマニウムに、上部からＥｒ、Ｙ、Ｙｂ等の希土類金属を第１のゲート絶縁膜１０３との境界面まで拡散させてフルジャーマナイド化したものである。第１のゲート電極１０２の有する実効仕事関数の値は、Ｓｉのバンドギャップの中央のエネルギーと真空準位とのエネルギー差（約４．５ｅＶ）よりも大きい。さらに、ｐ−ＭＯＳＦＥＴの閾値電圧を小さくして低電圧で高速に動作させるために、４．８ｅＶ以上であることが好ましい。
【００１５】
第２のゲート電極２０２は、ポリシリコンに上部からＥｒ、Ｙ、Ｙｂ等の希土類金属を第２のゲート絶縁膜２０３との境界面まで拡散させてフルシリサイド化したものである。第２のゲート電極２０２の有する実効仕事関数の値は、Ｓｉのバンドギャップの中央のエネルギーと真空準位とのエネルギー差（約４．５ｅＶ）よりも小さい。さらに、ｎ−ＭＯＳＦＥＴの閾値電圧を小さくして低電圧で高速に動作させるために、４．３ｅＶ以下であることが好ましい。
【００１６】
第１および第２のゲート絶縁膜１０３、２０３は、ＳｉＯ２等からなる界面層１０３ａ、２０３ａ上に、例えば比誘電率が８以上の高誘電材料からなる高誘電体層１０３ｂ、２０３ｂを積層して構成される。これらの高誘電材料としては、例えば、ＨｆＳｉＯＮ、ＨｆＳｉＯ、ＨｆＯ、ＺｒＳｉＯＮ、ＺｒＳｉＯ、ＺｒＯ等のＨｆＯ２系、ＺｒＯ２系の材料が挙げられる。
【００１７】
第１および第２のゲート側壁１０４、２０４は、例えばＳｉＮ等の絶縁材料からなる単層構造や、ＳｉＮ、ＳｉＯ２、ＴＥＯＳ（テトラエトキシシラン）等の複数種の絶縁材料からなる２層構造、更には３層以上の構造であってもよい。
【００１８】
第１のソース・ドレイン領域１０５は、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンを半導体基板２の表面から注入することにより形成される。
【００１９】
第２のソース・ドレイン領域２０５は、Ａｓ、Ｐ等のｎ型不純物イオンを半導体基板２の表面から注入することにより形成される。
【００２０】
第１および第２のシリサイド層１０６、２０６は、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属を含むシリコン化合物から構成される。
【００２１】
（半導体装置の製造）
図２Ａ（ａ）〜（ｃ）、図２Ｂ（ｄ）〜（ｆ）、図２Ｃ（ｇ）〜（ｊ）、図２Ｄ（ｋ）〜（ｎ）、および図２Ｅ（ｏ）〜（ｑ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２２】
まず、図２Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２に素子分離構造３を形成する。その後、半導体基板２上に犠牲酸化膜４を形成し、リソグラフィ法により犠牲酸化膜４上にパターニングしたレジストパターン（図示しない）をマスクとして用いて、Ａｓ、Ｐ等のｎ型不純物イオンを半導体基板２のｐ−ＭＯＳＦＥＴ領域１００に注入することにより、ｎ型ウェル１０１を形成する。さらに、ｐ−ＭＯＳＦＥＴ領域１００の閾値を調整するために、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンのチャネルイオン注入を行う。同様に、半導体基板２のｎ−ＭＯＳＦＥＴ領域２００にｐ型不純物イオンを注入することにより、ｐ型ウェル２０１を形成する。さらに、ｎ−ＭＯＳＦＥＴ領域２００の閾値を調整するために、ｎ型不純物イオンのチャネルイオン注入を行う。レジストパターンを剥離した後、イオン注入による半導体基板２の欠陥回復および不純物活性化のためにＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を行う。
【００２３】
次に、図２Ａ（ｂ）に示すように、希フッ化水素酸等を用いて犠牲酸化膜４を剥離し、半導体基板２上に例えば１ｎｍ程度のＳｉＯ２膜からなる酸化膜５ａと、３ｎｍ程度のＨｆＳｉＯＮ膜からなる高誘電体膜５ｂを積層する。ここで、ＳｉＯ２膜は、例えば７００℃の低酸素分圧下で熱酸化を行うことにより形成する。また、ＨｆＳｉＯＮ膜は、例えばＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりＨｆＳｉＯ膜を形成した後、プラズマ法により窒素原子をＨｆＳｉＯ膜に１０〜１５ａｔ％程度導入し、アニールを施すことにより形成する。
【００２４】
その後、高誘電体膜５ｂ上に熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法等により多結晶Ｓｉ膜６を形成し、多結晶Ｓｉ膜６をシードとして、ＳｉＨ４とＧｅＨ４の混合ガスを用いたＣＶＤ法等により多結晶ＳｉＧｅ膜７を形成する。
【００２５】
次に、図２Ａ（ｃ）に示すように、リソグラフィ法によりパターニングしたＳｉＮ等からなるマスク層８をマスクとして用いて、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等によりｎ−ＭＯＳＦＥＴ領域２００の多結晶ＳｉＧｅ膜７を剥離する。
【００２６】
次に、図２Ｂ（ｄ）に示すように、例えば、ＨＣＤプラズマ源を用いたプラズマＣＶＤ法により、ＴＥＯＳ（テトラエトキシシラン）を製膜原料ガスとしてシリコン酸化膜を半導体基板２の表面上方から全体に堆積させ、これをマスク層８をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、平坦化して堆積マスク層９とする。なお、堆積させるシリコン酸化膜の堆積膜厚は、多結晶ＳｉＧｅ膜７、およびマスク層８の総膜厚の１．２〜１．５倍程度とすることが好ましい。
【００２７】
次に、図２Ｂ（ｅ）に示すように、ホット燐酸等を用いてマスク層８を剥離した後、例えば８００℃程度の温度下で熱酸化を行う。これにより、多結晶ＳｉＧｅ膜７中のＳｉが選択的に酸化されてＳｉＯ２となり、Ｇｅは多結晶Ｓｉ膜６中に拡散する。酸化が進むと、ｐ−ＭＯＳＦＥＴ領域１００の多結晶Ｓｉ膜６と多結晶ＳｉＧｅ膜７は、Ｇｅ濃度がほぼ１００ａｔ％の多結晶Ｇｅ膜１０とＳｉＯ２膜１１になる。一方、ｎ−ＭＯＳＦＥＴ領域２００の多結晶Ｓｉ膜６は、堆積マスク層９で覆われているためほとんど酸化されず、ほぼそのままの状態で残る。
【００２８】
なお、ｐ−ＭＯＳＦＥＴ領域１００の多結晶Ｇｅ膜１０とｎ−ＭＯＳＦＥＴ領域２００の多結晶Ｓｉ膜６の膜厚は同等、あるいは多結晶Ｇｅ膜１０の膜厚がやや厚くなることが好ましく、そのような厚さとするために、図２Ａ（ｂ）に示す工程において、多結晶ＳｉＧｅ膜７の膜厚を調整しておくことが好ましい。
【００２９】
次に、図２Ｂ（ｆ）に示すように、ｐ−ＭＯＳＦＥＴ領域１００のＳｉＯ２膜１１、およびｎ−ＭＯＳＦＥＴ領域２００の堆積マスク層９を希フッ化水素酸を用いて剥離し、その後、例えば７０ｎｍ程度のＳｉＮからなるキャップ膜１２を形成する。
【００３０】
次に、図２Ｃ（ｇ）に示すように、リソグラフィ法、ＲＩＥ法等によりエッチングを行い、ｐ−ＭＯＳＦＥＴ領域１００には、多結晶Ｇｅ膜１０、酸化膜５ａ、および高誘電体膜５ｂから第１のゲート電極パターン１０２ｐ、界面層１０３ａ、および高誘電体層１０３ｂをそれぞれ形成し、ｎ−ＭＯＳＦＥＴ領域２００には、多結晶Ｓｉ膜６、酸化膜５ａ、および高誘電体膜５ｂから第２のゲート電極パターン２０２ｐ、界面層２０３ａ、および高誘電体層２０３ｂをそれぞれ形成する。また、第１のゲート電極パターン１０２ｐおよび第２のゲート電極パターン２０２ｐの上面にはキャップ膜１２が在る。ここで、界面層１０３ａと高誘電体層１０３ｂは第１のゲート絶縁膜１０３を構成し、界面層２０３ａと高誘電体層２０３ｂは第２のゲート絶縁膜２０３を構成する。なお、ＳｉとＧｅは同じエッチャントでエッチングを行うことができるため、第１のゲート電極パターン１０２ｐおよび第２のゲート電極パターン２０２ｐは同じ工程で同時にゲート電極形状にパターニングすることができるが、別工程でパターン形成してもよい。
【００３１】
次に、図２Ｃ（ｈ）に示すように、リソグラフィ法を用いて、ｐ−ＭＯＳＦＥＴ領域１００にのみＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンをイオン注入法により注入して、第１のソース・ドレイン領域１０５のエクステンション領域を形成し、また、閾値電圧を引き上げて短チャネル効果を抑制するために、Ａｓ、Ｐ等のｎ型不純物イオンを第１のゲート絶縁膜１０３の下に注入する。一方、ｎ−ＭＯＳＦＥＴ領域２００には、Ａｓ、Ｐ等のｎ型不純物イオンを注入して、第２のソース・ドレイン領域２０５のエクステンション領域を形成し、また、閾値電圧を引き上げて短チャネル効果を抑制するために、Ｂ、ＢＦ２、Ｉｎ等のｐ型不純物イオンを第２のゲート絶縁膜２０３の下に注入する。その後、例えば８００℃程度のスパイクアニールにより、それぞれの領域に注入した不純物イオンを活性化させる。
【００３２】
次に、図２Ｃ（ｉ）に示すように、例えばＴＥＯＳとＳｉＮからなる２層構造を有する第１のゲート側壁１０４および第２のゲート側壁２０４を第１のゲート電極パターン１０２ｐおよび第２のゲート電極パターン２０２ｐの側面にそれぞれ形成する。ＴＥＯＳとＳｉＮからなる２層構造は、ＴＥＯＳを５ｎｍ程度、ＳｉＮを２０ｎｍ程度順次堆積した後、ＲＩＥ法によりエッチングを行うことにより形成する。なお、第１のゲート側壁１０４および第２のゲート側壁２０４は上記のような２層構造に限られず、例えばＴＥＯＳ、ＳｉＮ、ＴＥＯＳからなる３層構造、ＳｉＮ、ＴＥＯＳ、ＳｉＮからなる３層構造であってもよい。
【００３３】
次に、図２Ｃ（ｊ）に示すように、リソグラフィ法を用いて、ｐ−ＭＯＳＦＥＴ領域１００にのみＢ、ＢＦ２、Ｉｎ等のｐ型不純物イオンをイオン注入法により注入し、また、ｎ−ＭＯＳＦＥＴ領域２００にのみＡｓ、Ｐ等のｎ型不純物イオンを注入する。その後、例えばミリ秒アニール等の１０３０℃以上の高温超短時間アニールを行い、イオン注入による半導体基板２の欠陥を回復させると同時に注入した不純物イオンを活性化させ、第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５をｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００にそれぞれ形成する。
【００３４】
次に、図２Ｄ（ｋ）に示すように、半導体基板２上方からスパッタリングを施し、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属からなる、例えば厚さ８ｎｍ程度の第１の金属膜１３を形成する。
【００３５】
次に、図２Ｄ（ｌ）に示すように、４３０℃、３０秒程度の熱処理を施すと、第１の金属膜１３と第１のソース・ドレイン領域１０５並びに第２のソース・ドレイン領域２０５の接触面からシリサイド化反応が生じ、第１のシリサイド層１０６および第２のシリサイド層２０６が第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５の表面近傍にそれぞれ形成される。第１の金属膜１３の未反応部分は、硫酸と過酸化水素の混合液等で除去する。なお、第１および第２のゲート電極パターン１０２ｐ、２０２ｐには、上面にキャップ膜１２が在るため、シリサイド化反応が生じない。
【００３６】
なお、第１のシリサイド層１０６と第２のシリサイド層２０６の金属元素を別のものにしてもよく、例えば、第１のシリサイド層１０６はＰｔ等の貴金属のシリサイド、第２のシリサイド層２０６はＥｒ等の希土類金属のシリサイド、とすることができる。この場合、リソグラフィ法、ＲＩＥ法等により、それぞれ別の金属膜を用いて、別の工程で第１のシリサイド層１０６と第２のシリサイド層２０６が形成される。
【００３７】
次に、図２Ｄ（ｍ）に示すように、例えば、ＨＣＤプラズマ源を用いたプラズマＣＶＤ法により、例えばＳｉＮを３０ｎｍ堆積してなる第１の絶縁層１４、例えばＳｉＯ２を１００ｎｍ堆積してなる第２の絶縁層１５を順次形成し、第１の絶縁層１４をストッパとして、第１の絶縁層１４が露出するまで第２の絶縁層１５にＣＭＰを行う。なお、第１の絶縁層１４はキャップ膜１２と同程度のエッチング耐性を有する必要があり、キャップ膜１２と同じ材料からなることが好ましい。また、第１の絶縁層１４と第２の絶縁層１５は異なるエッチング耐性を有する。
【００３８】
次に、図２Ｄ（ｎ）に示すように、第１の絶縁層１４の露出部分と、その直下に位置するキャップ膜１２とをホット燐酸等を用いて除去し、ｐ−ＭＯＳＦＥＴ領域１００の第１のゲート電極パターン１０２ｐ、およびｎ−ＭＯＳＦＥＴ領域２００の第２のゲート電極パターン２０２ｐの表面を露出させる。
【００３９】
次に、図２Ｅ（ｏ）に示すように、半導体基板２上方からスパッタリングを施し、Ｅｒ等の希土類金属からなる、例えば厚さ５０ｎｍ程度の第２の金属膜１６を形成する。
【００４０】
次に、図２Ｅ（ｐ）に示すように、４５０℃程度のアニールを行うと、第２の金属膜１６と第１のゲート電極パターン１０２ｐの接触面からジャーマナイド化反応が生じ、第１のゲート電極パターン１０２ｐを第１のゲート絶縁膜１０３との界面に達するまでジャーマナイド化させることにより、希土類金属フルジャーマナイドからなる第１のゲート電極１０２が形成される。また、第２の金属膜１６と第２のゲート電極パターン２０２ｐの接触面からはシリサイド化反応が生じ、第２のゲート電極パターン２０２ｐを第２のゲート絶縁膜２０３との界面に達するまでシリサイド化させることにより、希土類金属フルシリサイドからなる第２のゲート電極２０２が形成される。第２の金属膜１６の未反応部分は、硫酸と過酸化水素の混合液等で除去する。
【００４１】
次に、図２Ｅ（ｑ）に示すように、第１および第２の絶縁層１４、１５をエッチングにより除去すれば、図１に示した半導体装置１が得られる。その後、図示しないが、層間絶縁膜、コンタクト、配線等を形成し、集積回路を形成する。なお、第１および第２の絶縁層１４、１５を除去せずに、コンタクトエッチストップ膜、層間絶縁膜等として利用してもよい。
【００４２】
（第１の実施の形態の効果）
この第１の実施の形態によれば、ＨｆＯ２、ＺｒＯ２系の高誘電材料からなる第１および第２のゲート絶縁膜１０３、２０３上における、同一の希土類金属のジャーマナイドおよびシリサイドである第１および第２のゲート電極１０２、２０２が、それぞれｐ−ＭＯＳＦＥＴおよびｎ−ＭＯＳＦＥＴに適した実効仕事関数を有する。
【００４３】
また、第１のゲート電極１０２をフルジャーマナイド、第２のゲート電極２０２をフルシリサイドにすることにより、ゲートの空乏化を抑えることができる。
【００４４】
また、第１および第２のゲート絶縁膜１０３、２０３に高誘電体膜を用いることにより、ゲート・リーク電流の発生を抑制することができる。
【００４５】
〔第２の実施の形態〕
本発明の第２の実施の形態は、半導体装置の製造方法において第１の実施の形態と異なる。なお、各部分の材料や製法、構成等、第１の実施の形態と同様の点については、説明を省略する。
【００４６】
（半導体装置の製造）
図３（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。なお、図２Ａ（ａ）に示す、ｎ型ウェル１０１およびｐ型ウェル２０１を形成してチャネルイオンを注入し、イオン注入による半導体基板２の欠陥回復および不純物活性化のためにＲＴＡを行うまでの工程は第１の実施の形態と同様であるので説明を省略する。
【００４７】
次に、図３（ａ）に示すように、希フッ化水素酸等を用いて犠牲酸化膜４を剥離した後、酸化膜５ａ、および高誘電体膜５ｂを形成する。その後、高誘電体膜５ｂ上に熱ＣＶＤ法等により多結晶Ｓｉ膜６を形成し、リソグラフィ法、ＲＩＥ法等によりｐ−ＭＯＳＦＥＴ領域１００の多結晶Ｓｉ膜６を除去する。
【００４８】
次に、図３（ｂ）に示すように、半導体基板２の全体にＣＶＤ法等により多結晶Ｇｅ膜１０を堆積させる。
【００４９】
次に、図３（ｃ）に示すように、リソグラフィ法、ＲＩＥ法等によりｎ−ＭＯＳＦＥＴ領域２００の多結晶Ｓｉ膜６上の多結晶Ｇｅ膜１０を除去する。
【００５０】
次に、図２Ｃ（ｇ）に示すように、リソグラフィ法、ＲＩＥ法等によりエッチングを行い、ｐ−ＭＯＳＦＥＴ領域１００には、多結晶Ｇｅ膜１０、酸化膜５ａ、および高誘電体膜５ｂから第１のゲート電極パターン１０２ｐ、界面層１０３ａ、および高誘電体層１０３ｂをそれぞれ形成し、ｎ−ＭＯＳＦＥＴ領域２００には、多結晶Ｓｉ膜６、酸化膜５ａ、および高誘電体膜５ｂから第２のゲート電極パターン２０２ｐ、界面層２０３ａ、および高誘電体層２０３ｂをそれぞれ形成する。図２Ｃ（ｇ）以降の工程は、第１の実施の形態と同様であるので説明を省略する。
【００５１】
（第２の実施の形態の効果）
この第２の実施の形態によれば、初めから多結晶Ｇｅ膜１０を用いることにより、熱酸化により多結晶ＳｉＧｅ膜７と多結晶Ｓｉ膜６から多結晶Ｇｅ膜１０を形成する工程を省いて、第１の実施の形態と同様の効果を得ることができる。
【００５２】
〔第３の実施の形態〕
本発明の第３の実施の形態は、半導体装置の製造方法において第１の実施の形態と異なる。なお、各部分の材料や製法、構成等、第１の実施の形態と同様の点については、説明を省略する。
【００５３】
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｈ）、および図４Ｃ（ｉ）〜（ｋ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００５４】
まず、図４Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２に素子分離構造３を形成する。その後、半導体基板２上に犠牲酸化膜４を形成し、半導体基板２のｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００にｎ型ウェル１０１およびｐ型ウェル２０１をそれぞれ形成する。ｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００に閾値調整のためのチャネルイオン注入を行う。その後、イオン注入による半導体基板２の欠陥回復および不純物活性化のためにＲＴＡを行う。
【００５５】
次に、図４Ａ（ｂ）に示すように、希フッ化水素酸等を用いて犠牲酸化膜４を剥離した後、酸化膜５ａ、および高誘電体膜５ｂを形成する。その後、高誘電体膜５ｂ上に熱ＣＶＤ法等により多結晶Ｓｉ膜６を形成し、その上に、例えば７０ｎｍ程度のＳｉＮからなるキャップ膜１２を形成する。
【００５６】
次に、図４Ａ（ｃ）に示すように、リソグラフィ法、ＲＩＥ法等によりエッチングを行い、ｐ−ＭＯＳＦＥＴ領域１００には、多結晶Ｓｉ膜６、酸化膜５ａ、および高誘電体膜５ｂから第１のダミーゲート電極１０７、界面層１０３ａ、および高誘電体層１０３ｂをそれぞれ形成し、ｎ−ＭＯＳＦＥＴ領域２００には、多結晶Ｓｉ膜６、酸化膜５ａ、および高誘電体膜５ｂから第２のゲート電極パターン２０２ｐ、界面層２０３ａ、および高誘電体層２０３ｂをそれぞれ形成する。また、第１のダミーゲート電極１０７および第２のゲート電極パターン２０２ｐの上面にはキャップ膜１２が在る。ここで、界面層１０３ａと高誘電体層１０３ｂは第１のゲート絶縁膜１０３を構成し、界面層２０３ａと高誘電体層２０３ｂは第２のゲート絶縁膜２０３を構成する。
【００５７】
次に、図４Ａ（ｄ）に示すように、イオン注入法により半導体基板２のｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００に第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５をそれぞれ形成し、第１のゲート側壁１０４および第２のゲート側壁１０５を第１のダミーゲート電極１０７および第２のゲート電極パターン２０２ｐの側面にそれぞれ形成する。
【００５８】
次に、図４Ｂ（ｅ）に示すように、半導体基板２上方からスパッタリングを施して、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属膜を形成し、その後に熱処理を施すことにより、第１のシリサイド層１０６および第２のシリサイド層２０６を第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５の表面近傍にそれぞれ形成する。金属膜の未反応部分は、硫酸と過酸化水素の混合液等で除去する。
【００５９】
次に、図４Ｂ（ｆ）に示すように、例えば、ＨＣＤプラズマ源を用いたプラズマＣＶＤ法により、例えばＳｉＯ２からなる絶縁層１７を形成し、キャップ膜１２をストッパとして、キャップ膜１２が露出するまで絶縁層１７にＣＭＰを行う。なお、絶縁層１７は、キャップ膜１２および第１のダミーゲート電極１０７と異なるエッチング耐性を有する。
【００６０】
次に、図４Ｂ（ｇ）に示すように、リソグラフィ法等を用いて、ｐ−ＭＯＳＦＥＴ領域１００のキャップ膜１２、および第１のダミーゲート電極１０７を除去し、第１のゲート絶縁膜１０３を露出させる。
【００６１】
次に、図４Ｂ（ｈ）に示すように、ｐ−ＭＯＳＦＥＴ領域１００のキャップ膜１２、および第１のダミーゲート電極１０７を除去してできた溝に多結晶Ｇｅからなる第１のゲート電極パターン１０２ｐを形成する。第１のゲート電極パターン１０２ｐは、例えば、多結晶Ｇｅ膜を堆積させた後にＣＭＰを行うことにより形成する。
【００６２】
次に、図４Ｃ（ｉ）に示すように、半導体基板２上方からスパッタリングを施し、Ｅｒ等の希土類金属からなる、例えば厚さ５０ｎｍ程度の金属膜１８を形成する。
【００６３】
次に、図４Ｃ（ｊ）に示すように、アニールを行うと、金属膜１８と第１のゲート電極パターン１０２ｐの接触面からジャーマナイド化反応が生じ、第１のゲート電極パターン１０２ｐを第１のゲート絶縁膜１０３との界面に達するまでジャーマナイド化させることにより、希土類金属フルジャーマナイドからなる第１のゲート電極１０２が形成される。また、金属膜１８と第２のゲート電極パターン２０２ｐの接触面からはシリサイド化反応が生じ、第２のゲート電極パターン２０２ｐを第２のゲート絶縁膜２０３との界面に達するまでシリサイド化させることにより、希土類金属フルシリサイドからなる第２のゲート電極２０２が形成される。金属膜１８の未反応部分は、硫酸と過酸化水素の混合液等で除去する。
【００６４】
次に、図４Ｃ（ｋ）に示すように、絶縁層１７をエッチングにより除去すれば、図１に示した第１の実施の形態に係る半導体装置１と同等の半導体装置１が得られる。
【００６５】
なお、本実施の形態においては、初めに多結晶Ｓｉ膜６を形成し、これをパターニングして第１のダミーゲート電極１０７および第２のゲート電極パターン２０２ｐを形成して、第１のダミーゲート電極１０７を多結晶Ｇｅからなる第１のゲート電極パターン１０２ｐと置き換えたが、逆に、初めに多結晶Ｇｅ膜を形成し、これをパターニングして第１のゲート電極パターンおよび第２のダミーゲート電極を形成して、第２のダミーゲート電極を多結晶Ｓｉからなる第２のゲート電極パターンと置き換えるという工程であってもよい。
【００６６】
（第３の実施の形態の効果）
この第３の実施の形態によれば、第１の実施の形態と異なる製造方法により、第１の実施の形態と同等の半導体装置１を得ることができる。
【００６７】
〔第４の実施の形態〕
本発明の第４の実施の形態は、半導体装置の製造方法において第１の実施の形態と異なる。なお、各部分の材料や製法、構成等、第１の実施の形態と同様の点については、説明を省略する。
【００６８】
（半導体装置の製造）
図５Ａ（ａ）〜（ｄ）、図５Ｂ（ｅ）〜（ｈ）、図５Ｃ（ｉ）〜（ｌ）、および図５Ｄ（ｍ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００６９】
まず、図５Ａ（ａ）に示すように、ＳＴＩ法等により半導体基板２に素子分離構造３を形成する。その後、半導体基板２上に犠牲酸化膜４を形成し、半導体基板２のｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００にｎ型ウェル１０１およびｐ型ウェル２０１をそれぞれ形成する。ｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００に閾値調整のためのチャネルイオン注入を行う。その後、イオン注入による半導体基板２の欠陥回復および不純物活性化のためにＲＴＡを行う。
【００７０】
次に、図５Ａ（ｂ）に示すように、犠牲酸化膜４上に熱ＣＶＤ法等により多結晶Ｓｉ膜６を形成し、その上に、例えばＳｉＮからなるキャップ膜１２を形成する。
【００７１】
次に、図５Ａ（ｃ）に示すように、リソグラフィ法、ＲＩＥ法等によりエッチングを行い、ｐ−ＭＯＳＦＥＴ領域１００には、多結晶Ｓｉ膜６および犠牲酸化膜４から第１のダミーゲート電極１０７および第１のダミーゲート絶縁膜１０８をそれぞれ形成し、ｎ−ＭＯＳＦＥＴ領域２００には、多結晶Ｓｉ膜６および犠牲酸化膜４から第２のダミーゲート電極２０７および第２のダミーゲート絶縁膜２０８をそれぞれ形成する。また、第１のダミーゲート電極１０７および第２のダミーゲート電極２０７の上面にはキャップ膜１２が在る。
【００７２】
次に、図５Ａ（ｄ）に示すように、イオン注入法により半導体基板２のｐ−ＭＯＳＦＥＴ領域１００およびｎ−ＭＯＳＦＥＴ領域２００に第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５をそれぞれ形成し、第１のゲート側壁１０４および第２のゲート側壁２０４を第１のダミーゲート電極１０７および第２のダミーゲート電極２０７の側面にそれぞれ形成する。
【００７３】
次に、図５Ｂ（ｅ）に示すように、半導体基板２上方からスパッタリングを施して、Ｎｉ、Ｐｔ、Ｃｏ、Ｅｒ、Ｐｄ、ＮｉＰｔ等の金属膜を形成し、その後に熱処理を施すことにより、第１のシリサイド層１０６および第２のシリサイド層２０６を第１のソース・ドレイン領域１０５および第２のソース・ドレイン領域２０５の表面近傍にそれぞれ形成する。金属膜の未反応部分は、硫酸と過酸化水素の混合液等で除去する。
【００７４】
次に、図５Ｂ（ｆ）に示すように、例えば、ＨＣＤプラズマ源を用いたプラズマＣＶＤ法により、例えばＳｉＯ２からなる絶縁層１７を形成し、キャップ膜１２をストッパとして、キャップ膜１２が露出するまで絶縁層１７にＣＭＰを行う。なお、絶縁層１７は、キャップ膜１２、および第１、および第２のダミーゲート電極１０７、２０７と異なるエッチング耐性を有する。
【００７５】
次に、図５Ｂ（ｇ）に示すように、リソグラフィ法等を用いて、ｐ−ＭＯＳＦＥＴ領域１００のキャップ膜１２、第１のダミーゲート電極１０７、および第１のダミーゲート絶縁膜１０８を除去する。
【００７６】
次に、図５Ｂ（ｈ）に示すように、ｐ−ＭＯＳＦＥＴ領域１００のキャップ膜１２、第１のダミーゲート電極１０７、および第１のダミーゲート絶縁膜１０８を除去してできた溝に、低温低圧下でＳｉＯ２等からなる界面層１０３ａを形成後、界面層１０３ａ上にＭＯＣＶＤ法、またはＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いてＨｆＳｉＯ等からなる高誘電体層１０３ｂを形成して、第１のゲート絶縁膜１０３とする。その後、第１のゲート絶縁膜１０３上に多結晶Ｇｅからなる第１のゲート電極パターン１０２ｐを形成する。第１のゲート電極パターン１０２ｐは、例えば、多結晶Ｇｅ膜を堆積させた後にＣＭＰを行うことにより形成する。
【００７７】
次に、図５Ｃ（ｉ）に示すように、リソグラフィ法等を用いて、ｎ−ＭＯＳＦＥＴ領域２００のキャップ膜１２、第２のダミーゲート電極２０７、および第２のダミーゲート絶縁膜２０８を除去する。
【００７８】
次に、図５Ｃ（ｊ）に示すように、ｎ−ＭＯＳＦＥＴ領域２００のキャップ膜１２、第２のダミーゲート電極２０７、および第２のダミーゲート絶縁膜２０８を除去してできた溝に、低温低圧下でＳｉＯ２等からなる界面層２０３ａを形成後、界面層２０３ａ上にＭＯＣＶＤ法、またはＡＬＤ法を用いてＨｆＳｉＯ等からなる高誘電体層２０３ｂを形成して、第２のゲート絶縁膜２０３とする。その後、第２のゲート絶縁膜２０３上に多結晶Ｓｉからなる第２のゲート電極パターン２０２ｐを形成する。第２のゲート電極パターン２０２ｐは、例えば、多結晶Ｓｉ膜を堆積させた後にＣＭＰを行うことにより形成する。
【００７９】
なお、本実施の形態においては、第１および第２のゲート絶縁膜１０３、２０３のＨｆＳｉＯ膜に窒素原子を導入してＨｆＳｉＯＮ膜とする必要はない。Ｎの導入は、第１および第２のソース・ドレイン領域１０５、２０５を形成する際の高温のアニールにより、ＨｆＳｉＯ膜が結晶化することを防ぐために行うが、本実施の形態においては、第１および第２のソース・ドレイン領域１０５、２０５の形成後に第１および第２のゲート絶縁膜１０３、２０３を形成するからである。
【００８０】
次に、図５Ｃ（ｋ）に示すように、半導体基板２上方からスパッタリングを施し、Ｅｒ等の希土類金属からなる、例えば厚さ５０ｎｍ程度の金属膜１８を形成する。
【００８１】
次に、図５Ｃ（ｌ）に示すように、アニールを行うと、金属膜１８と第１のゲート電極パターン１０２ｐの接触面からジャーマナイド化反応が生じ、第１のゲート電極パターン１０２ｐを第１のゲート絶縁膜１０３との界面に達するまでジャーマナイド化させることにより、希土類金属フルジャーマナイドからなる第１のゲート電極１０２が形成される。また、金属膜１８と第２のゲート電極パターン２０２ｐの接触面からはシリサイド化反応が生じ、第２のゲート電極パターン２０２ｐを第２のゲート絶縁膜２０３との界面に達するまでシリサイド化させることにより、希土類金属フルシリサイドからなる第２のゲート電極２０２が形成される。金属膜１８の未反応部分は、硫酸と過酸化水素の混合液等で除去する。
【００８２】
次に、図５Ｄ（ｍ）に示すように、絶縁層１７をエッチングにより除去すれば、図１に示した第１の実施の形態に係る半導体装置１と同等の半導体装置１が得られる。
【００８３】
なお、本実施の形態においては、ｐ−ＭＯＳＦＥＴ領域１００の第１のゲート絶縁膜１０３および第１のゲート電極パターン１０２ｐをｎ−ＭＯＳＦＥＴ領域２００の第２のゲート絶縁膜２０３および第２のゲート電極パターン２０２ｐよりも先に形成したが、この順序は逆であってもよい。
【００８４】
（第４の実施の形態の効果）
この第４の実施の形態によれば、異なる製造方法により、第１の実施の形態と同等の半導体装置１を得ることができる。
【００８５】
なお、本発明は、上記各実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
【００８６】
以下に、本発明の実施例について具体的に説明するが、本発明はそれらによって限定されるものではない。
【実施例】
【００８７】
本実施例において、本発明の第１の実施の形態に係る半導体装置１の第１のゲート電極１０２、および第２のゲート電極２０２の有する実効仕事関数を測定した。
【００８８】
図６は、ゲート電極の実効仕事関数の測定値を表すグラフである。図６の縦軸は、ゲート絶縁膜がＳｉＯ２からなる界面層と高誘電材料であるＨｆＳｉＯＮの２層構造を有する場合（本発明の各実施の形態における第１および第２のゲート絶縁膜１０３、２０３に対応）の、ゲート電極の実効仕事関数Φｍを表す。また、図６の横軸は、参考例としての、ゲート絶縁膜がＳｉＯ２からなる場合のゲート電極の実効仕事関数Φｍを表す。
【００８９】
図中のＥｒＧｅｘ、およびＥｒＳｉｘは、それぞれＧｅを高濃度で含有するポリシリコン・ゲルマニウムに希土類金属であるＥｒをゲート絶縁膜との境界面まで拡散させてフルジャーマナイド化したゲート電極、およびポリシリコンに希土類金属であるＥｒをゲート絶縁膜との境界面まで拡散させてフルシリサイド化したゲート電極を表し、それぞれ本発明の第１の実施の形態に係る第１のゲート電極１０２、および第２のゲート電極２０２に対応する。一方、図中のＰｔＧｅｘ、およびＰｔＳｉｘは、それぞれＥｒＧｅｘ、およびＥｒＳｉｘのＥｒの代わりに非希土類金属であるＰｔを拡散させた、比較例としてのゲート電極を表す。
【００９０】
ここで、ゲート電極の有する実効仕事関数の値がＳｉのバンドギャップの中央のエネルギーと真空準位とのエネルギー差（約４．５ｅＶ）よりも大きい場合は、ｐ−ＭＯＳＦＥＴに適しており、小さい場合は、ｎ−ＭＯＳＦＥＴに適している。
【００９１】
図６より、ＳｉＯ２からなる界面層と高誘電材料であるＨｆＳｉＯＮの２層構造を有する絶縁膜上において、ＥｒＧｅｘは、ｐ−ＭＯＳＦＥＴのゲート電極として用いることのできる実効仕事関数を有し、ＥｒＳｉｘは、ｎ−ＭＯＳＦＥＴのゲート電極として用いることのできる実効仕事関数を有することがわかる。
【００９２】
一方、図６より、ＳｉＯ２からなる界面層と高誘電材料であるＨｆＳｉＯＮの２層構造を有する絶縁膜上において、ＰｔＧｅｘ、およびＰｔＳｉｘは、ともにｐ−ＭＯＳＦＥＴのゲート電極として用いることのできる実効仕事関数を有することがわかる。このため、ＰｔＧｅｘ、およびＰｔＳｉｘでは、ｐ−ＭＯＳＦＥＴとｎ−ＭＯＳＦＥＴの作り分けに適さないことがわかる。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係る半導体装置の断面図である。
【図２Ａ】（ａ）〜（ｃ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｂ】（ｄ）〜（ｆ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｃ】（ｇ）〜（ｊ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｄ】（ｋ）〜（ｎ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図２Ｅ】（ｏ）〜（ｑ）は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ａ】（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｂ】（ｅ）〜（ｈ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図４Ｃ】（ｉ）〜（ｋ）は、本発明の第３の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ａ】（ａ）〜（ｄ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｂ】（ｅ）〜（ｈ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｃ】（ｉ）〜（ｌ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図５Ｄ】（ｍ）は、本発明の第４の実施の形態に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施例に係る半導体装置のゲート電極の実効仕事関数の測定値を表すグラフである。
【符号の説明】
【００９４】
１    半導体装置
２    半導体基板
６    多結晶Ｓｉ膜
７    多結晶ＳｉＧｅ膜
１０    多結晶Ｇｅ膜
１１    ＳｉＯ２膜
１００    ｐ−ＭＯＳＦＥＴ領域
１０２    第１のゲート電極
１０３    第１のゲート絶縁膜
１０３ａ    界面層
１０３ｂ    高誘電体層
２００    ｎ−ＭＯＳＦＥＴ領域
２０２    第２のゲート電極
２０３    第２のゲート絶縁膜
２０３ａ    界面層
２０３ｂ    高誘電体層
【図１】
2008117842.tif 000003
【図２Ａ】
2008117842.tif 000004
【図２Ｂ】
2008117842.tif 000005
【図２Ｃ】
2008117842.tif 000006
【図２Ｄ】
2008117842.tif 000007
【図２Ｅ】
2008117842.tif 000008
【図３】
2008117842.tif 000009
【図４Ａ】
2008117842.tif 000010
【図４Ｂ】
2008117842.tif 000011
【図４Ｃ】
2008117842.tif 000012
【図５Ａ】
2008117842.tif 000013
【図５Ｂ】
2008117842.tif 000014
【図５Ｃ】
2008117842.tif 000015
【図５Ｄ】
2008117842.tif 000016
【図６】
2008117842.tif 000017