(57)【要約】【課題】マイクロプロセッサの回路規模の縮小と演算処理効率を向上させる。【解決手段】第２の演算部を用いてＤＳＰ機能を利用する演算処理を行う場合は、第１の演算部に含まれるアドレス演算部を利用し、第１メモリ及び第２メモリへのアドレスをそれぞれ生成し、第１のレジスタ及び第２のレジスタへ格納する構成とし、第１メモリ及び第２メモリへ並列にアクセスし、さらにそれぞれのメモリから読み出された第１データ及び第２データを用いて、上記ＤＳＰ機能を利用する演算処理を実行する。第１の演算部においては、第１および第２の演算部を統合的に制御することが可能であり、第２の演算部においては、アドレス演算部を不要とする構成であることより回路規模の増大が抑制される。第１及び第２メモリへのアクセスアドレスを並列生成、出力し、第２の演算部においてデータを並列に入力可能であることにより、演算処理効率が向上する。【選択図】図２４
2008165780.tif 000002
【特許請求の範囲】
【請求項１】
第１の演算部と、第２の演算部とを有する演算器と、
上記第１および第２の演算部のそれぞれで実行する演算に用いられるデータのアドレス生成を行うアドレス演算部と、
第１のメモリおよび第２のメモリとを有し、
上記アドレス演算部は、
独立して演算が可能な第１のアドレス演算部と第２のアドレス演算部とを有し、
上記第１のアドレス演算部と第２のアドレス演算部は、複数のレジスタの任意のレジスタの一つにアドレス演算の結果をそれぞれ格納可能とされ、
上記複数のレジスタは、第１のレジスタおよび第２のレジスタを有し、
上記第１のレジスタは、上記第１のアドレス演算部で生成された第１のメモリにアクセスするためのアドレスを格納し、
上記第２のレジスタは、上記第２のアドレス演算部で生成された第２のメモリにアクセスするためのアドレスを格納し、
上記第１および第２のアドレス演算部のそれぞれのアドレス演算結果が格納されたレジスタの値に基づいて並列に第１メモリ及び第２メモリへアクセスし、
上記アドレス演算部および上記複数のレジスタは、上記第１の演算部に含まれ、
上記第２の演算部は、第３のレジスタおよび第４のレジスタを含み、
上記第２の演算部は、ＤＳＰ機能を利用する演算処理を行うとき、
上記第１のレジスタの値に基づいて上記第１メモリを、上記第２のレジスタの値に基づいて上記第２メモリを並列にアクセスし、
上記第１メモリから読み出された第１データを上記第３のレジスタに格納し、上記第２メモリから読み出された第２データを上記第４のレジスタに並列に格納し、
上記第１データ及び第２データを用いて上記演算処理を実行することが可能であることを特徴とするマイクロプロセッサ。
【請求項２】
更に、上記マイクロプロセッサの外部へ接続される外部ＲＯＭおよび外部ＲＡＭにアクセス可能な外部インタフェース回路を有し、
上記第２の演算部は、上記外部インタフェース回路を介して上記外部ＲＯＭに格納されるプログラムにアクセスし、読み出したプログラムに基づいて演算処理を実行することが可能であることを特徴とする請求項１記載のマイクロプロセッサ。
【請求項３】
更に、音声処理を行うためのプログラムを格納する領域を含む内蔵メモリを有し、
上記第２の演算部は、上記内蔵メモリに格納されたプログラムに基づいて音声処理を実行することが可能な請求項１または２項記載のマイクロプロセッサ。
【請求項４】
更に、外部に音声処理回路を接続可能なシリアルインタフェース回路を有し、
上記第２の演算部は、上記シリアルインタフェース回路を介して上記音声処理回路で演算処理されたデータを入力し、入力されたデータを演算処理し、演算結果を上記シリアルインタフェース回路を介して上記音声処理回路へ出力することが可能であることを特徴とする請求項１乃至３の何れか１項記載のマイクロプロセッサ。
【請求項５】
更に、上記第１の演算部と第２の演算部とにアクセスされるキャッシュメモリを有し、
上記キャッシュメモリは、上記第１の演算部および第２の演算部とで実行されるプログラムを格納可能であることを特徴とする請求項１乃至４の何れか１項記載のマイクロプロセッサ。
【請求項６】
更に、外部にシンクロナスＤＲＡＭを接続可能な外部バスインタフェース回路を有し、
上記外部バスインタフェース回路は、所定タイミングで変動する信号に基づいて外部に接続されるシンクロナスＤＲＡＭからデータを読み込むことが可能であることを特徴とする請求項１乃至５の何れか１項記載のマイクロプロセッサ。
【請求項７】
第１の演算処理部と第２の演算処理部とを含む演算処理部と、
上記第１および第２の演算処理部で演算処理されるデータを格納する内蔵メモリにアクセスするためのアドレスを生成する演算器と、
上記演算器で生成された内蔵メモリにアクセスするためのアドレスを格納する複数のレジスタとを有し、
上記演算器は、第１のアドレスを生成可能な第１演算部と、第２のアドレスを生成可能な第２演算部とを有し、
上記第１演算部および第２演算部はそれぞれの演算結果を上記複数のレジスタの異なる２つのレジスタにアドレスとして格納し、
上記内蔵メモリは、第１メモリおよび第２メモリを有し、
上記第１演算部、第２演算部および上記複数のレジスタは、上記第１の演算処理部に含まれ、
上記第２の演算処理部は、ＤＳＰ機能を利用する演算処理を行うとき、上記レジスタに格納された上記第１のアドレスに基づいて第１メモリへアクセスし、上記異なるレジスタに格納された上記第２のアドレスに基づいて第２メモリへアクセスし、それぞれのメモリに対するアクセスを並列に実行し、第１メモリから読み出された第１データ及び第２メモリから読み出された第２データを並列に取得し、上記演算処理を実行することが可能であることを特徴とするマイクロプロセッサ。
【請求項８】
更に、上記マイクロプロセッサの外部へ接続される外部ＲＯＭおよび外部ＲＡＭにアクセス可能な外部インタフェース回路を有し、
上記第２の演算処理部は、上記外部インタフェース回路を介して上記外部ＲＯＭに格納される積和演算プログラムにアクセスし、読み出した積和演算プログラムに基づいて積和演算処理を実行することが可能であることを特徴とする請求項７記載のマイクロプロセッサ。
【請求項９】
更に、音声符号化／復号処理を行うためのプログラムを格納する領域を含む内蔵メモリを有し、
上記第２の演算処理部は、上記内蔵メモリに格納されたプログラムに基づいて音声符号化／復号処理を実行することが可能な請求項７または８記載のマイクロプロセッサ。
【請求項１０】
更に、外部に音声処理回路を接続可能なシリアルインタフェース回路を有し、
上記第２の演算処理部は、上記シリアルインタフェース回路を介して上記音声処理回路で演算処理されたデジタル化された音声データを入力し、入力された音声データを演算処理し、演算結果を上記シリアルインタフェース回路を介して上記音声処理回路へ出力することが可能であることを特徴とする請求項７乃至９の何れか１項記載のマイクロプロセッサ。
【請求項１１】
更に、上記第１の演算処理部と第２の演算処理部とにアクセスされるキャッシュメモリを有し、
上記キャッシュメモリは、上記第１の演算処理部および第２の演算処理部とで実行されるプログラムを格納可能であることを特徴とする請求項７乃至１０の何れか１項記載のマイクロプロセッサ。
【請求項１２】
更に、外部にシンクロナスＤＲＡＭを接続可能な外部バスインタフェース回路を有し、
上記外部バスインタフェース回路は、上記シンクロナスＤＲＡＭを選択する第１信号を出力し、
上記第１信号が出力されている期間、所定タイミングで変動する第２信号に基づいて上記シンクロナスＤＲＡＭからデータ信号を読み出すことが可能であることを特徴とする請求項７乃至１１の何れか１項記載のマイクロプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルセルラ携帯電話を始めとする移動通信システム用の端末装置に係わり、特にプログラマブルなマイクロプロセッサ（以下ＣＰＵと呼ぶ。）とデジタルシグナルプロセッサ（以下、ＤＳＰと略す。）等のデータ処理装置を用いた移動通信ベースバンドシステム実現方法に関する。
【背景技術】
【０００２】
本発明の関連する移動通信システムにおける処理の概要を図１を用いて説明する。図１にはユーザ１０２、通信端末１０１および基地局１００が示してある。
【０００３】
ユーザ１０２は通信端末１０１を用いて基地局１００にアクセスして種々のサービスを受けることになる。他の通信端末と通信する場合も基地局１００を介して行うので通信端末と基地局間の通信処理が本質となる。
【０００４】
通信端末１０１はユーザインタフェース機能及び、システム制御機能を有するユーザインタフェース／システム制御部１０９、通信プロトコル処理機能を有する通信プロトコル処理部１１０、音声符号化復号化処理機能、通信路符号化復号化処理機能、変復調処理機能等を有する符号復号化処理部１１１およびアナログフロントエンド（ＡＦＥ）及び、ＲＦ回路を有するＡＦＥ／ＲＦ回路部１０５で構成される。なお、通信端末１０１にはマイクロフォン（ＭＩＣ）１０３及びスピーカ（ＳＰＫ）１０４が接続されている。基地局１００はシステム制御機能を有するシステム制御部１１２、通信プロトコル処理機能を有する通信プロトコル処理部１１３、通信路符号化復号化処理機能、変復調機能等を有する符号復号化処理部１１４およびアナログフロントエンド（ＡＦＥ）及び、ＲＦ回路を有するＡＦＥ／ＲＦ回路部１０６で構成される。
【０００５】
通信端末１０１が基地局１００とやり取りする仕方には大きく分けて２つある。一つは音声などユーザのデータをやり取りする場合であり、もう一方はシステム運用上の制御データをやり取りする場合である。
【０００６】
音声データをやり取りする場合は次のようになる。マイクロフォン（ＭＩＣ）１０３から入力された音声データはデジタルデータに変換された後、符号復号化処理部１１１の音声符号化処理により圧縮される。圧縮された音声データは符号復号化処理部１１１の通信路符号化処理によって誤り訂正用の情報が付加されてから符号復号化処理部１１１の変調処理によって変調される。以上の処理はデジタル領域で行われる。変調されたデジタル音声はＡＦＥ／ＲＦ回路部１０５のアナログフロントエンド（ＡＦＥ）でアナログデータに変換され、ＡＦＥ／ＲＦ回路部１０５のＲＦ回路で高周波の電波に乗せてアンテナ１０７から発信される。この電波は基地局１００の、アンテナ１０８で受信されてから一端、復調される。そして通信相手に割り当てられている周波数（周波数分割多重の場合）で再び変調され、通信相手に割り当てられているタイムスロット（時分割多重の場合）のタイミングで通信相手に基地局から再送信される。
【０００７】
次にシステム運用上の制御データをやり取りする場合を説明する。この場合、通信端末１０１内の通信プロトコル処理部１１０と基地局１００内の通信プロトコル処理部１１３がやり取りを行う。両者の間には仮想的な論理的接続が形成される。この仮想的な論理的接続は以下のような物理的接続で実現されている。例えば基地局１００が通信端末に何か指示を出す場合、次のようになる。あらかじめ決められたプロトコルに従った指示データは符号復号化処理部１１４で通信路符号化処理及び変調処理を施される。そしてＡＦＥ／ＲＦ回路部１０６のアナログフロントエンド（ＡＦＥ）でアナログデータに変換され、ＲＦ回路で電波に乗せてアンテナ１０８から発信される。この電波は通信端末１０１の、アンテナ１０７で受信されてから、ＲＦ回路部１０５のＲＦ回路とアナログフロントエンド（ＡＦＥ）を経てベースバンドのデジタルデータに変換される。続いて符号復号化処理部１１１で復調処理及び通信路復号化処理を施され通信プロトコル処理部１１０に渡される。
【０００８】
以上、通信端末１０１が基地局１００とやり取りする２つの仕方および関連する処理の概要を説明した。これら関連する処理は２種類に大別できる。音声符号化復号化処理、通信路符号化復号化処理および変復調処理はデジタル信号処理に分類され、専用のハードウエアやプログラマブルなＤＳＰ(Digital SignalProcessor)で実現するのに適している。一方、通信プロトコル処理は非常に複雑であり、Ｃ言語などの高級言語を用いたソフトウエアで実現するのに向いている。
【０００９】
このような事実を踏まえて、最近、移動通信端末のベースバンド処理のうち、音声符号化復号化処理、通信路符号化復号化処理および変復調処理をＤＳＰで行い、通信プロトコル処理をＣＰＵ（汎用のマイクロプロセッサ）で実現する方法が提案されている（日本工業技術センター・セミナ資料「ＧＳＭ／システム・端末・サービスの最新情報」平成７年５月１８日−１９日：「ＧＳＭ電話端末用デバイスの開発動向」、pp．１１８−１３０、日本フィリップス（株））。
【００１０】
【非特許文献１】日本工業技術センター・セミナ資料「ＧＳＭ／システム・端末・サービスの最新情報」平成７年５月１８日−１９日：「ＧＳＭ電話端末用デバイスの開発動向」、pp．１１８−１３０、日本フィリップス（株）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図２に上記公知例に基づき発明者が検討した、ＤＳＰとＣＰＵを用いて構成した移動通信端末の例（上記公知例そのものではない）を示す。この移動通信端末はヨーロッパのデジタルセルラ電話の仕様であるＧＳＭ(Global System for Mobile communications)用のものである。図２の移動通信端末はＤＳＰチップ２２３、ＤＳＰ用のＲＡＭ（Random Access Memory）２００，ＤＳＰ用のＲＯＭ（Read Only Memory）２０１，ＣＰＵチップ２２７、ベースバンド用アナログフロントエンド（ＡＦＥ）２０２、高周波変復調器２１０、パワーアンプ（ＰＡ）２１２、アンテナ２１３、デュプレクサ（Duplexer）２１４、ローノイズアンプ（ＬＮＡ）２１５、マイクロフォン２０８、増幅器Ａｍｐ、スピーカ２０９、駆動回路Ｄｒｉ、周波数シンセサイザ２１６、システムタイミング回路２１９、電圧制御システムクロック２２１、１／４分周回路２２２、サウンダ(Sounder)用ＤＡ変換器２３１、サウンダ(Sounder)２３０、駆動回路 Driver、電池監視用ＡＤ変換器２３２、電池監視回路２３３、電池２３４、ＣＰＵ用のＲＡＭ２３９、ＣＰＵ用のＲＯＭ２３８、ＬＣＤ（液晶駆動装置及び液晶パネル）２３７、ＳＩＭ(Subscriber Identiy Module)２３６，キーボード２３５で構成されている。ベースバンド用アナログフロントエンド（ＡＦＥ）２０２には、ＰＡ(Power AmP)用ＤＡ変換器２０３、Ｉ／Ｑ用ＡＤ／ＤＡ変換器２０４、ＡＧＣ（Auto Gain Control）用ＤＡ変換器２０５、音声用ＡＤ／ＤＡ変換器２０６、ＡＦＣ（Auto Frequency Control）用ＤＡ変換器２０７が含まれる。ＤＳＰ用のＲＡＭ（２００），ＤＳＰ用のＲＯＭ（２０１）はＤＳＰ用の外部バス２４０を介してＤＳＰチップ２２３に接続されている。
【００１２】
以下、簡単に本端末の機能と動作を説明する。音声送信時、マイクロフォン２０８から入力された音声は増幅器Ａｍｐで増幅された後、音声用ＡＤ変換器２０６でサンプリングされてデジタルデータに変換される。サンプリングレートは８kHz、ビット精度は１３bit である。デジタル化されたデータはＤＳＰチップ２２３に送られ、圧縮符号化、通信路符号化された後、再びアナログフロントエンド（ＡＦＥ）２０２のＩ／Ｑ用ＤＡ変換器２０４に渡される。ここでアナログデータに変調、変換されて高周波変復調器２１０に入力される。そしてＲＦ周波数(〜８００MHz)に乗せられてアンテナ２１３から発信される。 Duplexer ２１４は入力電波と出力電波を分離するのに使われる。高周波変復調で使われる高周波サイン波２１７は周波数シンセサイザ２１６で合成される。周波数シンセサイザ２１６は信号線２１８を介してＣＰＵチップ２２７に接続されている。ＲＯＭ（２０１）にはＤＳＰチップ２２３で実行されるプログラムが内蔵されており、ＲＡＭ（２００）はＤＳＰチップ２２３のワーク用である。
【００１３】
音声受信時、アンテナ２１３で受信されたデータはローノイズアンプ（ＬＮＡ）２１５を介して高周波変復調器２１０に入力される。ここで低周波のベースバンドアナログ信号に変換され、アナログフロントエンド（ＡＦＥ）２０２のＩ／Ｑ用ＡＤ変換器２０４に渡される。サンプリングされ、デジタルデータに変換されたデータはＤＳＰチップ２２３に送られて通信路復号化、圧縮復号化される。
【００１４】
その後、音声用ＤＡ変換器２０６でアナログデータに変換され、スピーカ２０９から出力される。ユーザが電話をかける時、キーボード２３５とＬＣＤ（２３７）を用いる。ＳＩＭ２３６は着脱できるユーザＩＤモジュールであり、これを通信端末に装着することによって端末をそのユーザ専用のものにできる。ＲＯＭ（２３８）にはＣＰＵチップ２２７で実行されるプログラムが内蔵されており、ＲＡＭ（２３９）はＣＰＵチップ２２７のワーク用である。電池２３４は本端末全体のメインバッテリーであり、電池監視回路２３３、電池監視用ＡＤ変換器２３２を通して、ＣＰＵチップ２２７がその残量をモニタする。電話がかかってきた時、ＣＰＵチップ２２７はSounder 用ＤＡ変換器２３１を介して Sounder２３０を鳴らす。
【００１５】
本端末の基本クロック１３MHz は電圧制御システムクロック２２１から供給される。この基本クロックからシステムタイミング回路２１９は必要なシステムタイミング信号２４１、２２０、を生成して端末内に分配する。基本クロックはまたＤＳＰチップ２２３とＣＰＵチップ２２７にも供給されている。ＧＳＭにおけるＤＳＰの処理では２０〜５０ＭＩＰＳ（Mega Instructions Per Second）必要と言われている。図２ではＤＳＰチップ内に搭載されたＰＬＬ（Phase Locked Loop）回路２２５を使ってＤＳＰチップが基本クロック１３MHz の４倍の５２MHz で動作している。一方、ＧＳＭにおけるＣＰＵ処理は１〜２ＭＩＰＳと言われている。そこで図２では１／４分周回路２２２で基本クロック１３MHz の４分の１の３．２５MHz を生成し、このレートでＣＰＵを動かしている。
【００１６】
端末の基本クロック１３MHz は基地局のマスタークロック１３MHz と厳密に周波数を合わせる必要がある。これは次のようにして達成される。まず、基地局から厳密な周波数情報を受け取る。そしてＤＳＰチップ２２３はこの情報に基づき、ＡＦＣ（Auto Frequency Control）用ＤＡ変換器２０７を介して電圧制御システムクロック２２１を制御して周波数を調整する。また、基地局から端末の電波出力の指示がくる場合もある。この時はＤＳＰチップ２２３がＰＡ(Power Amp)用ＤＡ変換器２０３を駆動してパワーアンプ（ＰＡ）２１２の出力を調整する。
【００１７】
さらにＤＳＰチップ２２３は受信信号の振幅情報に基づき、ＡＧＣ(Auto Gain Control)用ＤＡ変換器２０５を介して高周波変復調器内のゲインを調整する。
【００１８】
ＤＳＰチップ２２３とＣＰＵチップ２２７間の通信は以下のように行われる。ＤＳＰチップ２２３はＤＳＰ用ホストインタフェース（ＨＩＦ(Host InterFace)）２２４を介してＣＰＵチップのＣＰＵ外部バス２２９に接続されている。ＣＰＵチップ２２７はＣＰＵ外部バスインタフェース２２８及びＣＰＵ外部バス２２９を介してこのＤＳＰ用ホストインタフェース（ＨＩＦ）２２４からＤＳＰチップ２２３の内部リソースを自由に読み書きできる。ＤＳＰチップ２２３がＣＰＵチップ２２７に連絡したい時はＩＮＴ(INTerrupt)２２６信号を用いる。
【００１９】
しかしながら、上記に述べたような２つの独立したＤＳＰとＣＰＵを用いた従来技術では、ＤＳＰ用とＣＰＵ用に２系統のメモリシステムが必要であった。上記公知例においてはＤＳＰ用のメモリは全てオンチップ化されている。しかし、これはＧＳＭシステムが導入されたばかりであり、必要なＤＳＰ用メモリの容量が今のところ少ないためである。今後、加入者数増加に応じてハーフレートの音声符号化技術が本格採用された場合、端末はフルレートとハーフレートの両者に対応する必要がある。この時、両方の音声符号化プログラムをＤＳＰに実装する必要がある。さらにＧＳＭシステムにおいては現状のフルレートの音質が悪いため、エンハストフルレート音声符号化が検討されている。これが現実化すれば３つの音声符号化プログラムを実装しなければならない。また、音声ダイヤル用音声認識プログラムなどの付加価値のためのＤＳＰプログラムも通信端末の差別化技術として実装される可能性が大きい。このように今後増加すると予想されるＤＳＰプログラムを全てオンチップ化するのはコスト的にも現実的でない。
【００２０】
よって将来的にはＤＳＰ用の外付けメモリは不可避と考えられる。しかしながら、移動通信端末においては低コスト化、低消費電力化、小サイズ化の３つが非常に重要であるため、２系統の外付けメモリを使用することは大きな問題となる。
【００２１】
また、データ入出力用の周辺装置もＤＳＰ用とＣＰＵ用に２系統が必要であった。このため、ＤＳＰとＣＰＵ間の余分な通信オーバーヘッドが存在していた。
【００２２】
本発明の目的は，上記のような問題点に鑑み、ＤＳＰとＣＰＵのメモリシステムと周辺回路を統合化して低コスト、低消費電力、小サイズの移動通信端末システムを実現する方法を提案することにある。
【００２３】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２５】
すなわち、一つのバスマスターとして統合されたＤＳＰ／ＣＰＵコア、統合された外部バスインタフェースおよび統合された周辺回路インタフェースを持ったＤＳＰ／ＣＰＵ統合チップで移動通信端末システムを実現する。
【００２６】
また、ＤＳＰの外部メモリアクセスの高速化のため、移動通信端末の処理に応じた内部メモリ、外部メモリのプログラム、データ配置を行う。
【００２７】
さらにＤＳＰの周辺回路アクセスの高速化のため、複数サンプルを並列に転送する機能を用いる。
【００２８】
前記移動通信端末に用いるマイクロプロセッサのプログラム生成においては、上記ＤＳＰ機能の実現するデジタル・シグナル・プロセッサのアドレスレジスタが上記ＣＰＵ機能を実現するセントラル・プロセッシング・ユニットのレジスタのサブセットにマッピングさせ、上記セントラル・プロセッシング・ユニットのレジスタのサブセットに引き数を渡す。
【００２９】
また、基地局とデータをやり取りして無線通信を行う移動通信端末は、メモリに格納されたプログラムを実行するデータ処理装置と、音声符号化処理を行うためのプログラムを格納する領域と、音声複合化処理を行うためのプログラムを格納する領域と、通信路符号化処理を行うためのプログラムを格納する領域と、通信路複合化処理を行うためのプログラムを格納する領域と、基地局との通信用プロトコル制御を行うためのプログラムを格納する領域と、使用者とのインタフェース制御を行うためのプログラムを格納する領域とを有するメモリとを具備し、前記メモリの各領域を前記データ処理装置のアドレス空間に配置する。
【００３０】
前記データ処理装置は、音声符号化処理と音声複合化処理と通信路符号化処理と通信路複合化処理とを実行するデジタル・シグナル・プロセッサと、基地局との通信用プロトコル制御と使用者とのインタフェース制御とを実行するセントラル・プロセッシング・ユニットとを備え、１つの半導体基板上に形成するのが望ましい。
【００３１】
前記デジタル・シグナル・プロセッサの処理を高速にするため、前記音声符号化処理を行うためのプログラムを格納する領域と、音声複合化処理を行うためのプログラムを格納する領域と、通信路符号化処理を行うためのプログラムを格納する領域と、通信路複合化処理を行うためのプログラムを格納する領域とを前記データ処理装置に内蔵されるメモリに格納するとよい。
【００３２】
高速処理を要求されないプログラムについては、すなわち基地局との通信用プロトコル制御を行うためのプログラムを格納する領域と、使用者とのインタフェース制御を行うためのプログラムを格納する領域とを前記データ処理装置に外付けされるメモリに格納するとよい。
【００３３】
前記データ処理装置は、さらにアナログ・デジタル変換回路及びデジタル・アナログ変換回路とインタフェースするシリアル入出力回路を上記セントラル・プロセッシング・ユニットのアドレス空間内に備える。
【発明の効果】
【００３４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００３５】
すなわち、ＤＳＰ機能とＣＰＵ機能のメモリシステムと周辺回路を統合化して低コスト、低消費電力、小サイズの移動通信端末システムを実現できるという利点がある。
【００３６】
また、共有化されている内部メモリと外部メモリをＤＳＰ機能とＣＰＵ機能間で任意に分配できるという柔軟性があるため、搭載されたメモリを無駄なく効率良く利用できる。
【００３７】
さらにＤＳＰ機能とＣＰＵ機能間の通信に余分なオーバーヘッドがなくなるので移動通信端末システムを効率良く構成できる。
【発明を実施するための最良の形態】
【００３８】
［ＤＳＰ／ＣＰＵ統合チップ］
本発明がベースとしている密結合されたＤＳＰ／ＣＰＵ統合チップについて説明する。なお、詳細については、発明者等による先の出願、特願平７−１３２９０６号に記載されている。この密結合されたＤＳＰ／ＣＰＵ統合チップの例を図３に示す。同図に示される点線で囲まれたＤＳＰ／ＣＰＵ統合チップ３００は半導体集積回路製造技術によって単結晶シリコンのような１個の半導体基板上に形成される。図３には点線で囲まれたＤＳＰ／ＣＰＵ統合チップ３００、外部ＲＡＭ（Random Access Memory）３２６、外部ＲＯＭ（Read Only Memory）３２７、外部アドレスバス（ＥＡ）３２５及び外部データバス（ＥＤ）３２４が示されている。
【００３９】
ＤＳＰ／ＣＰＵ統合チップ３００はＤＳＰ／ＣＰＵ密結合統合コア３０５、内部メモリＸ３０４、内部メモリＹ３０３、統合バスインタフェース４１８、ＤＭＡＣ（Direct Memory Access Controler）３１７、統合周辺バスインタフェース３１９、ＤＳＰ周辺回路３２２およびＣＰＵ周辺回路３２３で構成される。これら構成要素は３種類の内部メモリ用アドレスバス（Ｘアドレスバス（ＸＡ）３０２、Ｙアドレスバス（ＹＡ）３０１、Ｉアドレスバス（ＩＡ）３１４）、３種類の内部メモリ用データバス（Ｘデータバス（ＸＤ）３１５、Ｙデータバス（ＹＤ）３１６、Ｉデータバス（ＩＤ）３１３）、統合周辺アドレスバス（ＰＡ）３２０、統合周辺データバス（ＰＤ）３２１を介して接続されている。
【００４０】
ＤＳＰ／ＣＰＵ密結合統合コア３０５はＣＰＵコア３０７とＤＳＰエンジン３０６からなる。ＣＰＵコア３０７では命令デコーダ３０８、ＡＬＵ（算術論理演算器）３０９およびレジスタ３１０が主たる構成要素である。ＤＳＰエンジン３０６には命令デコーダはなく、積和器３１１を始めとする演算器とレジスタ３１２が主な構成要素となる。
【００４１】
ＣＰＵコア３０７は内部メモリＸ３０４、内部メモリＹ３０３または外部ＲＡＭ３２６，外部ＲＯＭ３２７の何れかから命令を読み出し、命令デコーダ３０８で解読して実行する。ＤＳＰエンジン３０６はＣＰＵコア３０７からの指示に従って動作する。すなわち、ＤＳＰの命令を実行する時、ＣＰＵコア３０７とＤＳＰエンジン３０６は連携して並列して作動する。
【００４２】
だだし、ここでＤＳＰと呼んでいるのは、デジタル信号処理の基本演算であるＦＩＲフィルタ（Finite Response Filter）を１サイクル／タップで実行できる能力をいう。一般にはこのためには以下の４つの条件を同時に満たす必要がある。すなわち、（１）積和演算が１サイクルで実行でき、（２）２データを同時に１サイクルでメモリからアクセスでき、（３）オーバーヘッドなしの繰り返し命令をサポートし、（４）モジュロアドレッシングモードをサポートしている必要がある。このＤＳＰ機能の詳細は公知の情報として、例えば Motorola Inc.１９９０年発行「ＤＳＰ５６１１６ Digital Signal Processor User's Manual」に開陳されている。上述の４つの条件から、単純な積和器やＦＰＵ(Floating Point Unit)はここでいうＤＳＰエンジンとは言えない。
【００４３】
また、ここでＣＰＵと呼んでいるのは、Ｃ言語などの高級言語で記述されたプログラムを効率良くコンパイル、実行できるアーキテクチャの標準的マイクロプロセッサのことである。例えば、（株）日立製作所平成６年３月発行第３版「日立シングルチップＲＩＳＣマイコン ＳＨ７０３２，ＳＨ７０３４ハードウェアマニュアル」にその詳細が開陳されている。
【００４４】
以上、述べてきたように図３のＤＳＰ／ＣＰＵ密結合統合コア３０５はＣ言語などの高級言語で記述されたプログラムを効率良くコンパイル、実行できる標準的ＣＰＵ機能を持ち、かつＦＩＲフィルタを１サイクル／タップで実行できるＤＳＰ機能を持ち、かつ単一の命令流で制御されるところが特徴である。また、このＤＳＰ／ＣＰＵ密結合統合コア３０５は命令デコーダおよび制御系を１系統しか持たないため、バスマスタとして見た時、１つに統合化されている。すなわち、バスにぶら下がる周辺回路およびメモリはＤＳＰ機能とＣＰＵ機能によって共有、統合化されている。また、ＤＳＰ機能を実行するプログラムとＣＰＵ機能を実行するプログラムとの両方がＣＰＵコア３０７のアドレス空間に配置されている。図３には統合周辺バスインタフェース３１９を介してＤＳＰ周辺回路３２２とＣＰＵ周辺回路３２３が統合されている様子を示してある。ＤＳＰ周辺回路３２２の例としてはシリアル入出力回路等がある。ＣＰＵ周辺回路３２３の例としてはパラレル入出力回路、シリアル入出力回路、タイマ、ＡＤ変換回路等がある。ＤＳＰ周辺回路３２２とＣＰＵ周辺回路３２３が統合されている、すなわち共通のアドレス空間にあるので、ＤＳＰ機能とＣＰＵ機能の両方でＤＳＰ周辺回路３２２とＣＰＵ周辺回路３２３を使用することができる。また、図３には統合外部バスインタフェースを介して外部ＲＡＭ３２６、外部ＲＯＭ３２７がＤＳＰ機能とＣＰＵ機能によって共有される様子も示してある。
【００４５】
［独立したＤＳＰとＣＰＵチップ］
次に比較のため、従来の２つの独立したＤＳＰとＣＰＵを用いた場合の例を図４に示す。図４は従来技術に記載の公知例に基づいて発明者が作成したものであり、公知例そのものではない。図４は点線で囲まれたＤＳＰチップ４００、点線で囲まれたＣＰＵチップ４１３、ＣＰＵ外部ＲＡＭ４３０およびＣＰＵ外部ＲＯＭ４３１からなる。ＤＳＰチップとＣＰＵチップを単純に１つのチップにまとめた場合、点線で囲まれた２つの領域が１つの集積回路となるわけである。
【００４６】
ＣＰＵチップ４１３はＣＰＵコア４１４、内部メモリ４１８、ＣＰＵ周辺バスインタフェース４２１、ＣＰＵ外部バスインタフェース４２２、ＤＭＡＣ４２３、ＣＰＵ周辺回路４２６、４２７で構成される。
【００４７】
これら構成要素は内部アドレスバス（ＩＡ）４１９、内部データバス（ＩＤ）４２０、ＣＰＵ周辺アドレスバス（ＰＡ）４２４、ＣＰＵ周辺データバス（ＰＤ）４２５を介して接続されている。ＣＰＵコアは命令デコーダ４１５、ＡＬＵ４１６およびレジスタ４１７を主たる構成要素とし、内部メモリ４１８、ＣＰＵ外部ＲＡＭ４３０またはＣＰＵ外部ＲＯＭ４３１の何れかから命令を読み込み、命令デコーダで解読して実行する。ＣＰＵ外部バスインタフェース４２２とＣＰＵ外部ＲＡＭ４３０及びＣＰＵ外部ＲＯＭ４３１とは外部アドレスバス（ＥＡ）４２８及び外部データバス（ＥＤ）４２９を介して接続される。ＤＳＰチップ４００はＤＳＰコア４０３、ＤＳＰ内部メモリＸ４０４、ＤＳＰ内部メモリＹ４０５、ＤＳＰ周辺回路４０６、ＣＰＵ／ＤＳＰインタフェース４１０、Ｙアドレスバス（ＹＡ）４０１、Ｘアドレスバス（ＸＡ）４０２、Ｘデータバス（ＸＤ）４１１及びＹデータバス（ＹＤ）４１２からなる。ＤＳＰコア４０３は命令デコーダ４０７、積和器４０８を始めとする演算器およびレジスタ４０９からなる。ＤＳＰコア４０３はＤＳＰ内部メモリＸ４０４またはＤＳＰ内部メモリＹ４０５の何れかからＤＳＰ専用命令を読み込み、命令デコーダ４０７で解読して実行する。なお、図４には示していないが、ＤＳＰに専用外部メモリがある場合、ここからＤＳＰ専用命令を読み込み、命令デコーダ４０７で解読して実行することもある。
【００４８】
図４では、ＣＰＵ／ＤＳＰインターフェース４１０には、内部アドレスバス（ＩＡ）４１９と内部データバス（ＩＤ）４２０とが接続されているが、ＣＰＵチップ４１３とＤＳＰチップ４００が別チップで構成される場合はＣＰＵ／ＤＳＰインターフェース４１０は外部アドレスバス（ＥＡ）４２８と外部データバス（ＥＤ）４２９が接続される。
【００４９】
このようにＤＳＰチップとＣＰＵチップを単純に１つのチップにまとめた場合、各々のメモリ空間、周辺回路は全く独立のものとなってしまい、互いにアクセスすることはできない。
【００５０】
以上、本発明がベースとしている密結合されたＤＳＰ／ＣＰＵ統合チップの特徴を説明してきた。続いてこの密結合されたＤＳＰ／ＣＰＵ統合チップを用いて実現された移動通信端末の特徴を実施例を用いて説明する。
【００５１】
［第１の実施例：ＧＳＭ端末］
まず本発明の第１の実施例を図５、図２および図６を用いて説明する。図５は密結合されたＤＳＰ／ＣＰＵ統合チップを用いて実現したＧＳＭ端末の例である。図５は先に詳しく説明した図２と基本的に同じ構成である。図２のＧＳＭ端末で使われていた２つの独立したＤＳＰチップ２２３とＣＰＵチップ２２７を１つの密結合されたＤＳＰ／ＣＰＵ統合チップで置き換えたものである。図５はＤＳＰ／ＣＰＵ統合チップ５００、統合ＡＦＥ（アナログフロントエンド）５０１、電池５１０、電池監視回路５０９、サウンダ５１１、高周波変復調回路５１３、ＰＡ（パワーアンプ）５１４、アンテナ５１５、Duplexer５１６、ＬＮＡ（ローノイズアンプ）５１７、マイクロフォン５１８、スピーカ５１９、周波数シンセサイザ５３３、システムタイミング回路５２０、電圧制御システムクロック５２３および統合化外部バス５２６に接続された統合化モジュール５２７〜５３１から構成されている。
【００５２】
統合化モジュールはＤＳＰ／ＣＰＵ共用外部ＲＡＭ５２７、ＤＳＰ／ＣＰＵ共用外部ＲＯＭ５２８、ＬＣＤ５２９、ＳＩＭ５３０およびキーボード５３１からなる。ＤＳＰ／ＣＰＵ統合チップ５００は図３のＤＳＰ／ＣＰＵ統合チップ３００と同一である。統合ＡＦＥ（アナログフロントエンド）５０１には、電池監視用ＡＤ変換器５０２、Sounder 用ＤＡ変換器５０３、ＰＡ用ＤＡ変換器５０４、ＩＱ用ＡＤ／ＤＡ変換器５０５、音声用ＡＤ／ＤＡ変換器５０６、ＡＦＣ用ＤＡ変換器５０７が含まれる。
【００５３】
電池５１０、電池監視回路５０９、サウンダ５１１、駆動回路 Driver 、高周波変復調回路５１３、ＰＡ（パワーアンプ）５１４、アンテナ５１５、Duplexer ５１６、ＬＮＡ（ローノイズアンプ）５１７、マイクロフォン５１８、増幅器Ａｍｐ、駆動回路Ｄｒｉ、スピーカ５１９、高周波サイン波５３２、周波数シンセサイザ５３３、システムタイミング回路５２０、システムタイミング信号５２１、５４１、信号線５２２、電圧制御システムクロック５２３、電池監視用ＡＤ変換器５０２、Sounder 用ＤＡ変換器５０３、ＰＡ用ＤＡ変換器５０４、ＩＱ用ＡＤ／ＤＡ変換器５０５、ＡＧＣ用ＤＡ変換器５０６、音声用ＡＤ／ＤＡ変換器５０７、ＡＦＣ用ＤＡ変換器５０８、ＬＣＤ５２９、ＳＩＭ５３０およびキーボード５３１は、それぞれ図２の電池２３４、電池監視回路２３３、サウンダ２３０、駆動回路 Driver、高周波変復調回路２１０、ＰＡ（パワーアンプ）２１２、アンテナ２１３、Duplexer２１４、ＬＮＡ（ローノイズアンプ）２１５、マイクロフォン２０８、増幅器Ａｍｐ、駆動回路Ｄｒｉ、スピーカ２０９、周波数シンセサイザ２１６、システムタイミング回路２１９、システムタイミング信号２２０、２４１、信号線２１８、電圧制御システムクロック２２１、電池監視用ＡＤ変換器２３２、Sounder 用ＤＡ変換器２３１、ＰＡ用ＤＡ変換器２０３、ＩＱ用ＡＤ／ＤＡ変換器２０４、ＡＧＣ用ＤＡ変換器２０５、音声用ＡＤ／ＤＡ変換器２０６、ＡＦＣ用ＤＡ変換器２０７、ＬＣＤ ２３７、ＳＩＭ ２３６およびキーボード２３５に相当し、機能及び動作は同様である。従って、先に説明した図２の機能及び動作と同様であるので、図５の機能及び動作の説明は省略する。統合外部バス５２６には、外部ＲＡＭ５２７及び外部ＲＯＭ５２８が接続されており、ＣＰＵ機能及びＤＳＰ機能の両者がアクセスできるようになっている。
【００５４】
また、図６にＤＳＰ／ＣＰＵ統合チップと内部メモリと外部メモリの関係の詳細を示す。図６ではＤＳＰ／ＣＰＵ統合チップ６００、外部ＲＯＭ６１１および外部ＲＡＭ６１２が外部アドレスバス６０９と外部データバス６１０を介して接続されている。またＤＳＰ／ＣＰＵ統合チップ６００の内部でＤＳＰ／ＣＰＵ密結合コア６０１、内部ＲＯＭ６０２、内部ＲＡＭ６０３および統合外部バスインタフェース６０６が内部データバス６０４と内部アドレスバスを介して接続されている様子が示してある。ＤＳＰ／ＣＰＵ密結合コア６０１は一つのバスマスタとして統合されているため、ＤＳＰ機能とＣＰＵ機能の両者が内部ＲＯＭ６０２、内部ＲＡＭ６０３、外部ＲＯＭ６１１および外部ＲＡＭ６１２の何れをも任意にアクセスできることが本構成の大きな特徴となる。この構成のおかげで特に、貴重な内部メモリを無駄なく有効利用することができる。
【００５５】
なお、ＤＳＰ／ＣＰＵ統合チップ６００は図３のＤＳＰ／ＣＰＵ統合チップ３００及び図５のＤＳＰ／ＣＰＵ統合チップ５００と同一であるが、説明と関係ないものは省略されている。従って、ＤＳＰ／ＣＰＵ密結合コア６０１はＤＳＰ／ＣＰＵ密結合コア３０５に、内部バス６０４は内部メモリ用データバスＩＤ３１３に、内部バス６０５は内部メモリ用アドレスバス６０５に、統合外部バスインタフェース６０６は統合外部バスインタフェース３１８に相当する。但し、内部ＲＯＭ６０２と内部ＲＡＭ６０３とは、内部メモリＸ３０４及び内部メモリＹ３０３のＲＯＭ部及びＲＡＭ部にそれぞれ対応する。
【００５６】
外部アドレスバス６０９は外部アドレスバス（ＥＡ）３２５に、外部データバス６１０は外部データバス（ＥＤ）３２４に、外部ＲＯＭ６１１は外部ＲＯＭ３２７及び外部ＲＯＭ５２８に、外部ＲＡＭ６１２は外部ＲＡＭ３２６及び外部ＲＡＭ５２７に相当する。また、外部バス５２６は、外部アドレスバス６０９及び外部データバス６１０の両方を含むものである。
【００５７】
以上、図５と図６で示したように本発明の第１の実施例では外部ＲＡＭ／ＲＯＭがＤＳＰとＣＰＵで完全に共有化されているため、従来例の図２に存在したＤＳＰ専用の外部バス２４０、外部ＲＡＭ２００および外部ＲＯＭ２０１が不要となっている。また、ＤＳＰチップ２２３とＣＰＵチップ２２７との間の信号ＨＩＦ２２４及びＩＮＴ２２６が不要となっている。すなわち統合化によって、バス、信号線及びメモリチップの個数を減らすことができるので移動通信端末において、低コスト、低消費電力、小サイズが実現できる。
【００５８】
［第２の実施例：キャシュメモリの内蔵］
次に本発明の第２の実施例を図５、図７および図６を用いて説明する。第２の実施例は第１の実施例のＤＳＰ／ＣＰＵ統合チップの内部ＲＡＭをキャシュメモリに置き換え、外部メモリアクセスの高速化を図ったものである。
【００５９】
従来の独立したＤＳＰチップでは直結できる外部メモリはＳＲＡＭ(Static RAM)やＲＯＭに限られていた。ＤＲＡＭや高速アクセスモードを持ったＲＡＭ／ＲＯＭは直結できなかった。またアクセスできるデータサイズも１６ビットに限られ、バイト（８ビット）アクセスやロングワード（３２ビット）アクセスはできなかった。これは移動通信端末で使われるＤＳＰチップでは命令長もデータ長も１６ビットに固定されているためである。というのもＤＳＰが適用される音声符号化、通信路符号化および変復調処理では命令長もデータ長も１６ビットで充分だからである。アクセスできるデータサイズを１６ビットに限定したおかげで外部メモリアクセスの制御が簡単になり、充分高速のメモリを用いれば外部アクセスを１サイクルで実行することもできた。
【００６０】
一方、従来の独立したＣＰＵチップの中にはＤＲＡＭや高速アクセスモードを持ったＲＡＭ／ＲＯＭを始めとする様々な外部メモリを直結できるものがある。
【００６１】
例えば、（株）日立製作所平成６年３月発行第３版「日立シングルチップＲＩＳＣマイコン ＳＨ７０３２，ＳＨ７０３４ハードウェアマニュアル」に記載されている。また、こうしたＣＰＵチップではバイト（８ビット）アクセス、ショートワード（１６ビット）アクセスおよびロングワード（３２ビット）アクセスの全てをサポートするのが常識である。これはＣ言語などの高級言語で書かれたプログラムを効率良く実行するために不可欠であるためである。しかし、その反面、外部メモリアクセスの制御が複雑になり、外部アクセスには最低でも３サイクル以上かかってしまう。
【００６２】
以上、述べてきたように従来のＤＳＰチップとＣＰＵチップはそれぞれの応用に適した異なる外部メモリインタフェースをサポートしていた。本発明のようにＤＳＰ機能とＣＰＵ機能を統合した場合、従来のＣＰＵタイプの外部メモリインタフェースを用いるのが望ましい。しかしながら、ＤＳＰ機能にとって外部アクセスが遅くなるという問題が生じる。
【００６３】
そこで第２の実施例では第１の実施例のＤＳＰ／ＣＰＵ統合チップの内部ＲＡＭをキャシュメモリに置き換え、外部メモリアクセスの高速化を図る。図７に図６の内部ＲＡＭをキャシュメモリに置き換えた場合のＤＳＰ／ＣＰＵ統合チップとキャシュ（内部メモリ）と外部メモリの関係の詳細を示す。
【００６４】
図７ではＤＳＰ／ＣＰＵ統合チップ７００、外部ＲＯＭ７１３および外部ＲＡＭ７１４が外部アドレスバス７１１と外部データバス７１２を介して接続されている。またＤＳＰ／ＣＰＵ統合チップ７００の内部でＤＳＰ／ＣＰＵ密結合コア７０１、内部ＲＯＭ７０２、キャシュ（内部ＲＡＭ）７０４、ＤＭＡＣ７０５および統合外部バスインタフェース７０８が内部データバス７０６と内部アドレスバス７０７を介して接続されている様子が示してある。図６の内部ＲＡＭ７０４の代わりにキャッシュ（内部ＲＡＭ）７０４とキャッシュコントローラ７０３がＤＳＰ／ＣＰＵ統合チップに内蔵されている以外が、図６と異ならない。なお、図７ではＤＭＡＣ７０５が図示されているが、図６ではＤＭＡＣが図示されていない。これは、図６では説明上必要でなかったため省略されているだけで、図３でＤＭＡＣ３１７が図示されているようにＤＳＰ／ＣＰＵ統合チップにはＤＭＡＣが内蔵されている。ただし、キャッシュコントローラ７０３とＤＭＡＣ７０５の接続関係は図７にのみ適用される。
【００６５】
ＤＳＰ／ＣＰＵ密結合コア７０１がキャシュ機能でサポートされているアドレスをアクセスすると次のようになる。まずキャッシュ７０４がそのアドレスのデータがキャシュ７０４内にあるかチェックし、もしあればキャシュ７０４内のそのデータがアクセスされる。もしなければキャッシュ７０４がキャッシュコントロール７０３に知らせ、キャシュコントローラ７０３がＤＭＡＣ７０５を起動して外部メモリ７１３、７１４からそのアドレスを含む近傍のデータ複数個（５００Ｂ〜１ｋＢ程度の場合が多い）をキャシュ７０４内に読み込み、ＤＳＰ／ＣＰＵ密結合コア７０１に供給される。
【００６６】
プログラムやデータの参照には局所性がある。つまり、あるアドレスが参照された時、次にその近傍のアドレスが参照される可能性が非常に大きい。よって、前述のキャシュを用いたメカニズムを使えば、外付けメモリ７１３、７１４を平均的に内部メモリと同じレートでアクセスできる。このようなキャシュは例えば（株）日立製作所平成６年９月発行第１版「Supper RISC engine ＳＨ７６０４ハードウェアマニュアル」に開陳してある。ただし、前記マニュアルに記載されるマイクロプロセッサ等のキャッシュメモリは、キャッシュメモリ内に該当するデータが無い場合（ミスヒットの場合）に、外部メモリから読み出すデータ量はキャッシュメモリの１ラインサイズで１６Ｂ（バイト）等と小さい。
【００６７】
このようにＤＳＰ／ＣＰＵ統合チップの内部ＲＡＭをキャシュメモリに置き換えることにより、ＤＳＰ機能にとって外部アクセスが遅くなるという問題を解決できる。
【００６８】
［第３の実施例：プログラムの配置］
次に本発明の第３の実施例を図５、図６、図８および図９を用いて説明する。第３の実施例では、ＤＳＰ機能にとって外部アクセスが遅くなるという問題点をメモリの割付を考慮することにより解決したものである。
【００６９】
図６は図５の移動通信端末の中のＤＳＰ／ＣＰＵ統合チップと内部メモリと外部メモリの関係の詳細を示したものである。既に図６を用いて説明したようにＤＳＰ／ＣＰＵ密結合コア６０１は一つのバスマスタとして統合されているため、ＤＳＰ機能とＣＰＵ機能の両者が内部ＲＯＭ６０２、内部ＲＡＭ６０３、外部ＲＯＭ６１１および外部ＲＡＭ６１２の何れをも任意にアクセスできる。すなわち内部メモリも外部メモリもＤＳＰ用またはＣＰＵ用という区別が全くなく、完全に共有なリソースとなっている。
【００７０】
しかしながら、移動通信端末への適用を考えた場合、内部メモリと外部メモリの意識的な使い分けが重要となる。図８にこの使い分けの一例を示す。図８にはＤＳＰ／ＣＰＵ統合チップ８００、内部ＲＯＭ８０１、内部ＲＡＭ８０２、外部ＲＯＭ８０３および外部ＲＡＭ８０４が示してある。これらは、図６のＤＳＰ／ＣＰＵ統合チップ６００、内部ＲＯＭ６０２、内部ＲＡＭ６０３、外部ＲＯＭ６１１および外部ＲＡＭ６１２に対応する。図８のメモリ配置では音声符号化／復号化、通信路符号化復号化そして変復調などのＤＳＰ機能を用いたプログラムと固定データを内部ＲＯＭ８０１にシステム制御、通信プロトコル、ユーザインタフェースといったＣＰＵ機能を用いたプログラムとそれ用の固定データを外部ＲＯＭ８０３に配置している。
【００７１】
このようなプログラム配置をとることにより、ＤＳＰ機能は外部メモリをアクセスする必要がなくなり、問題を克服できる。
【００７２】
しかし、ＤＳＰ機能を用いたプログラムと固定データが内部ＲＯＭ８０１に格納できない位大きい場合も考えられる。こうした場合は図９に示したメモリ割付が有効である。図９にはＤＳＰ／ＣＰＵ統合チップ９００、内部ＲＯＭ９０１、内部ＲＡＭ９０２、外部ＲＯＭ９０３および外部ＲＡＭ９０４が示してある。これらは、図６のＤＳＰ／ＣＰＵ統合チップ６００、内部ＲＯＭ６０２、内部ＲＡＭ６０３、外部ＲＯＭ６１１および外部ＲＡＭ６１２に対応する。図９のメモリ配置は基本的には図８の割付と同じである。違いは図９では音声符号化／復号化、通信路符号化復号化そして変復調などのＤＳＰ機能を用いたプログラムと固定データのうち、高速アクセスを必要としない部分を外部ＲＯＭ９０３に配置しているところである。
【００７３】
例えば音声符号化において１０キロバイト程度の大きな符号テーブルを検索する。この時、符号テーブルから符号を一つずつ読み出してきて処理するわけであるが、一符号当り数百サイクルかかる場合もある。よってこの１０キロバイト程度の大きな符号テーブルを外部メモリに置き、アクセスに数サイクル必要でも数パーセントのオーバーヘッドに過ぎない。また、音声符号化／復号化、通信路符号化復号化そして変復調などのＤＳＰ機能を用いたプログラムでも全てが積和演算ではなく、ハウスキーピング処理と言われるＣＰＵに近い機能を用いたプログラムも含まれている。このような処理の部分は一般に処理量が少なく、プログラムサイズが大きい。このようなプログラム部分を外部ＲＯＭ９０３に配置すればよい。
【００７４】
図９に示したようにＤＳＰ機能を用いたプログラムと固定データのうち、高速アクセスを必要としない部分を外部ＲＯＭに配置することによってＤＳＰ機能にとって外部メモリアクセスが遅くなるという問題点を解決できる。
【００７５】
［第４の実施例：高速アクセスモードメモリインタフェース］
次に本発明の第４の実施例を図５、図１０Ａ、１０Ｂおよび図１１を用いて説明する。第４の実施例は第１、第２の実施例のＤＳＰ／ＣＰＵ統合チップの外部メモリとして従来ＤＳＰには使われていなかった高速アクセスモードをサポートしているメモリを直結した例である。
【００７６】
高速アクセスモードをサポートしているメモリといってもたくさんあるのでここでは説明を具体的に行うためにバーストＲＯＭを直結した例をとりあげる。しかしながら、本発明はバーストＲＯＭに限るものでなく、全ての高速アクセスモードをサポートしているメモリ（シンクロナスＤＲＡＭ、シンクロナスＳＲＡＭ等）を含む。また、図１０Ａでは外部アドレス２０ビット、外部データ８ビットとしてあるが、これも説明を具体化するためであり、本発明はあらゆる外部アドレスのビット幅とあらゆる外部データのビット幅に適用される。
【００７７】
図１０Ａは図５の移動通信端末の中のＤＳＰ／ＣＰＵ統合チップと外部バーストＲＯＭを接続した場合の詳細を示したものである。図１０ＡではＤＳＰ／ＣＰＵ統合チップ１０００と外部バーストＲＯＭ１００９が統合外部アドレスバス１００７、データバス１００８を介して直結されている。これらは、図６のＤＳＰ／ＣＰＵ統合チップ６００、外部ＲＯＭ６１１、外部アドレスバス６０９及びデータバス６１０に相当する。ＤＳＰ／ＣＰＵ統合チップ１０００の内部でＤＳＰ／ＣＰＵ密結合コア１００１、内部ＲＯＭ１００２、内部ＲＡＭ１００３および統合外部バスインタフェース１００６が内部データバス１００４と内部アドレスバス１００５を介して接続されている様子が示してある。これらは、図６のＤＳＰ／ＣＰＵ密結合コア６０１、内部ＲＯＭ６０２、内部ＲＡＭ６０３、統合外部バスインタフェース６０６、内部データバス６０４及び内部アドレスバス６０５に相当する。ＤＳＰ／ＣＰＵ統合チップ１０００から外部バーストＲＯＭ１００９を制御する信号にはチップセレクト信号（／ＣＳ２）１０１０とリード信号（／ＲＤ）１０１１がある。これらの信号はバーストＲＯＭ１００９のチップイネーブル端子（／ＣＥ）とアウトプットイネーブル端子（／ＯＥ）に入力される。また図１０ＢにはＤＳＰ／ＣＰＵ統合チップ１０００と外部バーストＲＯＭ１００９の間の信号のタイムチャートが示してある。
【００７８】
図１１にＤＳＰ／ＣＰＵ統合チップのメモリマップの一例１１００を示す。このメモリマップ１１００ではチップセレクト（／ＣＳ２）の空間にバーストＲＯＭを直結できる。すなわち図１０ＡのＤＳＰ／ＣＰＵ密結合コア１００１がこのチップセレクト（／ＣＳ２）の空間をアクセスするとチップセレクト（／ＣＳ２）１０１０がアクティブ ローになり、リード信号（／ＲＤ）１０１１がタイムチャートに示した動作を行なう。
【００７９】
バーストＲＯＭでは連続する４データをアクセスする場合、最初の第１データのアクセスに若干のオーバーヘッドがあるものの残りの３データは高速にアクセスできる。この様子を図１０Ｂを使って説明する。チップセレクト信号（／ＣＳ２）１０１０がローになり、バーストＲＯＭＩ００９がアクティブになった後、アドレスの上位ビットＡ２〜Ａ１９（下位２ビットを除く）を用いて連続する４データがバーストＲＯＭ内部で一度にアクセスされる。その後、アドレスの下位２ビットＡ０，Ａ１を用いてアクセスされた４データを順番にバーストＲＯＭ外部に読み出すわけである。読み出されたデータはリード信号（／ＲＤ）１０１１の立ち上がりエッジでＤＳＰ／ＣＰＵ統合チップ１０００に読み込まれる。
【００８０】
図１０Ｂの例では最初のデータの読み出しに６サイクルかかっている。これは先に述べた連続する４データをバーストＲＯＭ内部で一度にアクセスする時間を含んでいるためである。しかし、引き続く３つのデータは１サイクルで読み出せている。よって実行的なアクセスサイクルは（６＋１＊３）／４＝２．２５サイクルとなる。よって普通の外付けＲＯＭで３サイクルかかる場合よりも２５％の高速になる。
【００８１】
このような高速アクセスモードをサポートしているメモリを直結することによってＤＳＰ機能にとって外部メモリアクセスが遅くなるという問題点を解決することもできる。また、この第４の実施例とキャシュメモリを用いた第２の実施例を組み合わせればキャッシュメモリがヒットしなかった場合のオーバーヘッドを削減できる。
【００８２】
［第５の実施例：ＤＲＡＭインタフェース］
次に本発明の第５の実施例を図５、図１２Ａ、１２Ｂ、１２Ｃおよび図１１を用いて説明する。第５の実施例は第１、第２の実施例のＤＳＰ／ＣＰＵ統合チップの外部メモリとして従来ＤＳＰには使われていなかったＤＲＡＭを直結した例である。
【００８３】
図１２Ａは外部ＲＡＭの一つとしてＤＲＡＭ（Dynamic ＲＡＭ）を直結し、移動通信端末に新しい付加価値をつける例を示している。図１２Ａは図５の移動通信端末の中でＤＳＰ／ＣＰＵ統合チップと外部ＤＲＡＭを接続した場合の詳細を示したものである。図１２ＡではＤＳＰ／ＣＰＵ統合チップ１２００と外部ＤＲＡＭ１２０９が統合外部アドレスバス１２０７、データバス１２０８を介して直結されている。これらは、図６のＤＳＰ／ＣＰＵ統合チップ６００、外部ＲＡＭ６１２、外部アドレスバス６０９及びデータバス６１０に相当する。ＤＳＰ／ＣＰＵ統合チップ１２００の内部でＤＳＰ／ＣＰＵ密結合コア１２０１、内部ＲＯＭ１２０２、内部ＲＡＭ１２０３および統合外部バスインタフェース１２０６が内部データバス１２０４と内部アドレスバス１２０５を介して接続されている様子が示してある。これらは、図６のＤＳＰ／ＣＰＵ密結合コア６０１、内部ＲＯＭ６０２、内部ＲＡＭ６０３、統合外部バスインタフェース６０６、内部データバス６０４及び内部アドレスバス６０５に相当する。ＤＳＰ／ＣＰＵ統合チップ１２００から外部ＤＲＡＭ１２０９を制御する信号には行アドレス選択信号（／ＲＡＳ）１２１０、列アドレス選択信号（／ＣＡＳ）１２１１とライト信号（／ＷＲ）１２１２がある。これらの信号は外部ＤＲＡＭ１２０９の対応する端子に入力される。また図１２Ｂ、１２ＣにはＤＳＰ／ＣＰＵ統合チップ１２００と外部ＤＲＡＭ１２０９の間の信号のタイムチャートが示してある。
【００８４】
図１１にＤＳＰ／ＣＰＵ統合チップのメモリマップの一例１１００を示す。このメモリマップ１１００ではチップセレクト（／ＣＳ３）の空間にＤＲＡＭを直結できる。すなわち図１２ＡのＤＳＰ／ＣＰＵ密結合コア１２０１がこのチップセレクト（／ＣＳ３）の空間をアクセスすると行アドレス選択信号（／ＲＡＳ）
１２１０、列アドレス選択信号（／ＣＡＳ）１２１１とライト信号（／ＷＲ）１２１２が図１２Ｂ、図１２Ｃのタイムチャートに示した動作を行なう。
【００８５】
本発明においては、このように直結された大容量のＤＲＡＭをＤＳＰ機能から直接アクセスできる。図５に示した移動通信端末では留守番電話機能のような付加価値の追加が用意に行なえる。移動通信端末では通信される音声データは４kbit／sec 〜１３kbit／sec に圧縮されているので図１２Ａに示したように、例えば４MbitのＤＲＡＭチップを１個用いた場合、５分〜１７分の音声を格納できる。
【００８６】
［第６の実施例：周辺回路のデータ転送の高速化］
次に本発明の第６の実施例を図５、図１３Ａ、１３Ｂ及び図１４を用いて説明する。第６の実施例は第１の実施例の統合周辺回路のデータ転送の高速化を図ったものである。
【００８７】
従来の独立したＤＳＰチップでは周辺回路は数も種類も少なく内部データバスに直結され、データの高速転送が可能であった。一方、従来の独立したＣＰＵチップでは周辺回路は数も多く、種類も多様であった。しかし、その半面、周辺回路インタフェースを介する必要があるため、データ伝送レートは低かった。
【００８８】
本発明のＤＳＰ／ＣＰＵ統合チップではＤＳＰ機能用の周辺回路がＣＰＵ機能の周辺回路と統合周辺回路インタフェースを介して接続されている。そのため、ＤＳＰ機能用の周辺回路のデータ転送が遅くなるという場合があった。
【００８９】
そこで第６の実施例では複数サンプルを並列に転送することによって、第１の実施例の統合周辺回路の高速データ転送化を図る。
【００９０】
図１３Ａは図５の移動通信端末の中でＤＳＰ／ＣＰＵ統合チップ１３００と統合ベースバンドＡＦＥ１３１３との接続の詳細を示したものである。これらは、図５のＤＳＰ／ＣＰＵ統合チップ５００と統合ＡＦＥ５０１に対応する。図１３Ａには特に、高周波変復調器とのやり取りに係わるデータ転送の部分のみを示してある。
【００９１】
ＤＳＰ／ＣＰＵ統合チップ１３００内ではシリアル入出力回路（ＳＩＯ１）１３０１、シリアル入出力回路（ＳＩＯ２）１３０２および統合周辺バス１３０３が関係する。これらは、図３のＤＳＰ周辺回路３２２及び統合周辺アドレスバス（ＰＡ）３２０と統合周辺データバス（ＰＤ）３２１に対応する。図１３Ａではシリアル入出力回路（ＳＩＯ１）１３０１は入出力ともに使用されているがシリアル入出力回路（ＳＩＯ２）１３０２は入力機能のみ使われている。すなわち、ＤＳＰ／ＣＰＵ統合チップ１３００は統合ベースバンドＡＦＥ１３１３に対して１出力２入力という構成になっている。
【００９２】
統合ベースバンドＡＦＥ１３１３ではシリアルインタフェース１３１９、ＧＭＳＫ（Gaussian Minimum Sift Keying）変調器１３１６、Ｉ信号用ＤＡ変換器１３１８、Ｑ信号用ＤＡ変換器１３１７、Ｉ信号用ＡＤ変換器１３１５、Ｑ信号用ＡＤ変換器１３１４が本実施例に関連する要素である。高周波変復調器と統合ベースバンドＡＦＥ１３１３はアナログ信号であるＩ信号とＱ信号でやり取りする。
【００９３】
ＤＳＰ／ＣＰＵ統合チップ１３００と統合ベースバンドＡＦＥ１３１３は信号線ＴＸＤ１（１３０４）、ＳＴＳ１（１３０５）、ＳＴＣＫ１（１３１１）、ＲＸＤ１（１３０６）、ＳＲＳ１（１３１０）、ＳＲＣＫ１（１３１１）、ＲＤＸ２（１３０９）、ＳＲＳ２（１３０８）およびＳＲＣＫ２（１３１１）を介して接続されている。これら信号線のタイミングチャートを図１３Ｂに示してある。
【００９４】
また、図１３Ａの信号線１３１１と信号線１３１２の信号は図５のシステムタイミング回路５２０から供給される。信号線１３１２はシリアルインタフェース１３１９を制御するのに使われる。信号線１３１１はデータ転送用の基本クロックであり、ＤＳＰ／ＣＰＵ統合チップ１３００と統合ベースバンドＡＦＥ１３１３の両者に供給されている。
【００９５】
次に転送の詳細を説明する。まず、ＤＳＰ／ＣＰＵ統合チップ１３００から統合ベースバンドＡＦＥ１３１３にデータを転送する場合を考える。この時、使用される信号線はＴＸＤ１（１３０４）、ＳＴＳ１（１３０５）およびＳＴＣＫ１（１３１１）の３本である。ＳＴＣＫ１（１３１１）は先に述べたように図５のシステムタイミング回路５２０から供給されるデータ転送用の基本クロックである。ここでは１６ビットのデジタルデータをこの基本クロックに同期して１ビットずつ転送している。もちろん任意のビット幅のデータを同じ図式で転送できる。
【００９６】
ＴＸＤ１（１３０４）は送信用の１ビットデータバスである。ＳＴＳ１（１３０５）はフレーム同期信号線であり、この信号がパルスとして出力された次のクロックから１６クロックの間、ＴＸＤ１（１３０４）上にデータが１ビットずつ順番に出力される。この時のタイミングが図１３Ｂに示してある。ＳＴＳ１（１３０５）のパルスが出力された次のクロックから１６ビットのデータＤ１５〜Ｄ０が最上位ビットＤ１５から順番に１クロックごとに１ビットずつＴＸＤ１（１３０４）上に出力されている。
【００９７】
次にＤＳＰ／ＣＰＵ統合チップ１３００が統合ベースバンドＡＦＥ１３１３からにデータを受信する場合を考える。Ｉ信号とＱ信号の２つの信号データが受信されるので、まずＩ信号から考える。この時、使用される信号線はＲＸＤ１（１３０６）、ＳＲＳ１（１３１０）およびＳＲＣＫ１（１３１１）の３本である。
【００９８】
ＳＲＣＫ１（１３１１）は先に述べたように図５のシステムタイミング回路５２０から供給されるデータ転送用の基本クロックである。ここでも１６ビットのデジタルデータをこの基本クロックに同期して１ビットずつ転送している。もちろん任意のビット幅のデータを同じ図式で転送できる。ＲＸＤ１（１３０６）は受信用の１ビットデータバスである。ＳＲＳ１（１３１０）はフレーム同期信号線であり、この信号がパルスとしてＤＳＰ／ＣＰＵ統合チップ１３００に入力された次のクロックから１６クロックの間、ＲＸＤ１（１３０４）上にあるデータが１ビットずつ順番に入力される。この時のタイミングも図１３Ｂに示してある。
ＳＲＳ１（１３０６）のパルスが入力された次のクロックから１６ビットのデータＤ１５〜Ｄ０最上位ビットＤ１５から順番に１クロックごとに１ビットずつＲＸＤ１（１３０４）から入力されている。Ｑ信号の受信もＩ信号の受信と全く同様にして行なわれる。異なるのはＩ信号の受信がシリアル入出力回路（ＳＩＯ１）１３０１で行なわれ、Ｑ信号がシリアル入出力回路（ＳＩＯ２）１３０２で受信される所である。
【００９９】
次に図１３Ａにおけるシリアル入出力回路（ＳＩＯ１）１３０１とシリアル入出力回路（ＳＩＯ２）１３０２の詳細を図８を用いて説明する。図１４にはＤＳＰ／ＣＰＵ統合チップ内の本実施例に関連する部分を示してある。シリアル入出力回路（ＳＩＯ１）１３０１はシリアル入出力回路（ＳＩＯ１）１４２４に、シリアル入出力回路（ＳＩＯ２）１３０２はシリアル入出力回路（ＳＩＯ２）１４２０に対応する。
【０１００】
図１４はＤＳＰ／ＣＰＵ密結合コア１４００、内部メモリＸ１４０１、内部メモリＹ１４０２、統合周辺バスインタフェース１４０６、ＤＭＡＣ１４０５、シリアル入出力回路（ＳＩＯ１）１４２４、シリアル入出力回路（ＳＩＯ２）１４２０およびアンド回路１４２９から構成されている。ＤＳＰ／ＣＰＵ密結合コア１４００、内部メモリＸ１４０１、内部メモリＹ１４０２、統合周辺バスインタフェース１４０６およびＤＭＡＣ １４０５は内部アドレスバス（ＩＡ）１４０３と内部データバス（ＩＤ）（３２ビット幅）１４０４を介して接続されており、シリアル入出力回路（ＳＩＯ１）１４２４とシリアル入出力回路（ＳＩＯ２）１４２０は統合周辺バス１４０７、１４０８、１４０９を介して統合周辺バスインタフェース１４０６につながっている。
【０１０１】
統合周辺バスはアドレスバス（ＰＡ）１４０７、と３２ビット幅のデータバス（ＰＤ）からなり、ＰＤバスは上位１６ビットＰＤ（３１−１６）１４０８と下位１６ビットＰＤ（１５−０）１４０９からなる。図１４ではシリアル入出力回路（ＳＩＯ１）１４２４が統合周辺データバスの上位１６ビットＰＤ（３１−１６）１４０８にシリアル入出力回路（ＳＩＯ２）１４２０が統合周辺データバスの下位１６ビットＰＤ（１５−０）１４０９に接続されている。図示されていないが、アドレスバス（ＰＡ）１４０７はシリアル入出力回路（ＳＩＯ１）１４２４とシリアル入出力回路（ＳＩＯ２）１４２０とに接続されている。
【０１０２】
シリアル入出力回路（ＳＩＯ１）１４２４は１６ビット幅のデータ送信用データレジスタ（ＴＤＲ１）１４２７、１６ビット幅のデータ受信用データレジスタ（ＲＤＲ１）１４２８、パラレル／シリアル変換器１４２５、シリアル／パラレル変換器１４２６および制御回路１４２３からなる。チップ外部とやり取りする６本（送受信おのおの３本づつ）の信号線類ＲＸＤ１（１４３０）、ＳＲＣＫ１（１４３２）、ＳＲＳ１（１４３３）、ＴＸＤ１（１４３４）、ＳＴＳ１（１４３５）、ＳＴＣＫ１（１４３６）も示してある。これらの信号線は、図１３ＡのＲＸＤ１（１３０６）、ＳＲＣＫ１（１３１１）、ＳＲＳ１（１３１０）、ＴＸＤ１（１３０４）、ＳＴＳ１（１３０５）、ＳＴＣＫ１（１３１１）に対応する。
【０１０３】
これら信号線の詳細は図１３Ａを用いて先に説明した。
【０１０４】
シリアル入出力回路（ＳＩＯ２）１４２０は１６ビット幅のデータ送信用データレジスタ（ＴＤＲ２）１４１５、１６ビット幅のデータ受信用データレジスタ（ＲＤＲ２）１４１６、パラレル／シリアル変換器１４１７、シリアル／パラレル変換器１４１８および制御回路１４１９からなる。チップ外部とやり取りする６本（送受信おのおの３本づつ）の信号線類ＴＸＤ２（１４３１）、ＳＲＣＫ２（１４３７）、ＳＲＳ２（１４３８）、ＲＸＤ２（１４３９）、も示してある。
【０１０５】
これらの信号線のうち、ＳＲＣＫ２（１４３７）、ＳＲＳ２（１４３８）、ＲＸＤ２（１４３９）は、図１３ＡのＳＲＣＫ２（１３０７）、ＳＲＳ２（１３０８）、ＲＸＤ２（１３０９）に対応する。これら信号線の詳細も図１３Ａを用いて先に説明した。ただし、図１３Ａではこのシリアル入出力回路（ＳＩＯ２）１４２０を受信用にしか使っていない。よってこれらの信号線のうち送信用の３本ＴＸＤ２（１４３１）、ＳＴＳ２（１４４０）、ＳＴＣＫ２（１４４１）は図１３Ａには表示されていない。
【０１０６】
まず、シリアル入出力回路（ＳＩＯ１）１４２４を用いてデータを送信する場合について説明する。１６ビット幅送信データは統合周辺データバスの上位１６ビットＰＤ（３１−１６）１４０８を介して１４２４はデータ送信用データレジスタ（ＴＤＲ１）１４２７に入力される。そしてパラレル／シリアル変換器１４２５を通って１ビットデータバスＴＤＸ１（１４３４）上に１ビットずつ出力される。出力のサイクルやタイミングは信号線ＳＴＳ１（１４３５）とＳＴＣＫ１（１４３６）を用いて制御回路１４２３がコントロールする。
【０１０７】
次にシリアル入出力回路（ＳＩＯ１）１４２４とシリアル入出力回路（ＳＩＯ２）１４２０で受信した２つの１６ビットデータを３２ビットバスを介して並列に転送する場合を説明する。シリアル入出力回路（ＳＩＯ１）１４２４では受信データはＲＤＸ１（１４３０）から１ビットずつ入力される。入力のサイクルやタイミングは信号線ＳＲＳ１（１４３３）とＳＲＣＫ１（１４３２）を用いて制御回路１４２３がコントロールする。入力されたビット列はシリアル／パラレル変換器１４２６を通って１６ビット幅の並列データに変換され、受信用データレジスタ１４２８に入力される。受信用データレジスタ１４２８に受信データが入力され、転送の準備が整うと制御回路１４２３はＤＭＡＣへの割り込み信号（ＩＮＴ）１４２２をアクティブにする。
【０１０８】
一方、シリアル入出力回路（ＳＩＯ２）１４２０では受信データはＲＤＸ２（１４３９）から１ビットずつ入力される。入力のサイクルやタイミングは信号線ＳＲＳ２（１４３８）とＳＲＣＫ２（１４３７）を用いて制御回路１４１９がコントロールする。入力されたビット列はシリアル／パラレル変換器１４１８を通って１６ビット幅の並列データに変換され、受信用データレジスタ（ＲＤＲ２）１４１６に入力される。受信用データレジスタ（ＲＤＲ２）１４１６に受信データが入力され、転送の準備が整うと制御回路１４１９はＤＭＡＣへの割り込み信号（ＩＮＴ）１４２１をアクティブにする。アンド回路１４２９は割り込み信号（ＩＮＴ）１４２２と割り込み信号（ＩＮＴ）１４２１の論理積をとってＤＭＡＣ１４０５に割り込みをかける。すなわち、ＤＭＡＣ１４０５に割り込みがかかった時点では２つの１６ビット受信用データレジスタＲＤＲ１（１４２８）とＲＤＲ２（１４１６）には転送すべきデータが準備されている。ＤＭＡＣは２つの１６ビット受信データを１つの３２ビットデータとして扱い、３２ビット幅の統合周辺データバス１４０８、１４０９と３２ビット幅の内部データバス１４０４を介して内部メモリＸ１４０１か内部メモリＹ１４０２に転送することができる。
【０１０９】
このように第６の実施例を用いれば１６ビットのデータを１つずつ転送する場合に比べてシリアル入出力回路の転送レートを２倍にすることができ、ＤＳＰ機能用の周辺回路のデータ転送が遅くなるという問題点を解決できる。
【０１１０】
［第７の実施例］
次に本発明の第７の実施例を図５、図１５Ａ、１５Ｂおよび図１６を用いて説明する。第７の実施例は第６の実施例のバリエーションである。第６の実施例では２つの受信信号のために２つのシリアル入出力回路を使っていた。第７の実施例では２つの受信信号を時分割多重して１つのシリアル出回路しか使用しない。
【０１１１】
図１５Ａは図５の移動通信端末の中でＤＳＰ／ＣＰＵ統合チップ１５００と統合ベースバンドＡＦＥ１５１１との接続の詳細を示したものである。これらは、図５のＤＳＰ／ＣＰＵ統合チップ１００と統合ＡＦＥ５０１に対応する。図１５Ａでも特に、高周波変復調器とのやり取りに係わるデータ転送の部分のみを示してある。
【０１１２】
ＤＳＰ／ＣＰＵ統合チップ１５００内ではシリアル入出力回路ＳＩＯ１１５０２および統合周辺バス１５０１が関係する。これらは図３のＤＳＰ用周辺回路４２２及び統合用アドレスバス（ＰＡ）３２０と統合用データバス（ＰＤ）３２１に対応する。図１５Ａではシリアル入出力回路ＳＩＯ１１５０２は入出力ともに使用されている。ＤＳＰ／ＣＰＵ統合チップ１５００は統合ベースバンドＡＦＥ１５１１に対して１出力１出力という構成になっている。
【０１１３】
統合ベースバンドＡＦＥ１５１１ではシリアルインタフェース１５０５、ＧＭＳＫ（Gaussian Minimum Sift Keying）変調器１５１４、Ｉ信号用ＤＡ変換器１５１６、Ｑ信号用ＤＡ変換器１５１５、Ｉ信号用ＡＤ変換器１５１３、Ｑ信号用ＡＤ変換器１５１２が本実施例に関連する要素である。高周波変復調器と統合ベースバンドＡＦＥ１５１１はアナログ信号であるＩ信号とＱ信号でやり取りする。
【０１１４】
ＤＳＰ／ＣＰＵ統合チップ１５００と統合ベースバンドＡＦＥ１５１１は信号線ＴＸＤ１（１５０３）、ＳＴＳ１（１５０４）、ＳＴＣＫ１（１５０９）、ＲＸＤ１（１５０８）、ＳＲＳ１（１５０７）、ＳＲＣＫ１（１５０９）およびＩＱＦＬＡＧ（１５０６）を介して接続されている。これら信号線のタイミングチャートを図１５Ｂに示してある。また、図１５Ａの信号線１５０９と信号線１５１０の信号は図５のシステムタイミング回路５２０から供給される。信号線１５１０はシリアルインタフェース１５０５を制御するのに使われる。信号線１５０９はデータ転送用の基本クロックであり、ＤＳＰ／ＣＰＵ統合チップ１５００と統合ベースバンドＡＦＥ１５１１の両者に供給されている。
【０１１５】
次に転送の詳細を説明する。ＤＳＰ／ＣＰＵ統合チップ１５００から統合ベースバンドＡＦＥ１５１１にデータを転送する場合は図１３Ａの例と全く同じであるので説明は省略する。
【０１１６】
次にＤＳＰ／ＣＰＵ統合チップ１５００が統合ベースバンドＡＦＥ１５１１からにデータを受信する場合を考える。Ｉ信号とＱ信号の２つの信号データが受信されるが、図１５Ａではこの２つの信号が時分割多重されている。この時使用される信号線はＲＸＤ１（１５０８）、ＳＲＳ１（１５０７）、ＳＲＣＫ１（１５０９）およびＩＱＦＬＡＧ（１５０６）の４本である。ＳＲＣＫ１ １５０９は先に述べたように図５のシステムタイミング回路５２０から供給されるデータ転送用の基本クロックである。この場合も１６ビットのデジタルデータをこの基本クロックに同期して１ビットずつ転送している。もちろん任意のビット幅のデータを同じ図式で転送できる。ＲＸＤ１（１５０８）は受信用の１ビットデータバスである。ＳＲＳ１（１５０７）はフレーム同期信号線であり、この信号がパルスとしてＤＳＰ／ＣＰＵ統合チップ１５００に入力された次のクロックから１６クロックの間、ＲＸＤ１（１５０８）上にあるデータが１ビットずつ順番に入力される。
【０１１７】
この時のタイミングも図１５Ｂに示してある。タイミングチャートでは最初にＩ信号が入力され、続いてＱ信号が入力される様子が示してある。まず、ＳＲＳ１（１５０７）の最初のパルスが入力された次のクロックから１６ビットのデータＩ１５〜１０が最上位ビットＩ１５から順番に１クロックごとに１ビットずつＲＸＤ１（１５０８）から入力されている。そして、ＳＲＳ１（１５０７）の二番目のパルスが入力された次のクロックから１６ビットのデータＱ１５〜Ｑ０が最上位ビットＱ１５から順番に１クロックごとに１ビットずつＲＸＤ１（１５０８）から入力されている。ＲＸＤ１（１５０８）で転送されているデータを識別するためにＩＱＦＬＡＧ（１５０６）が用いられる。図１５ＡではＩ信号が転送されている間、ＩＱＦＬＡＧ（１５０６）がハイレベルになっている。
【０１１８】
次に図１５Ａにおけるシリアル入出力回路（ＳＩＯ１）１５０２の詳細を図１６を用いて説明する。図１６にはＤＳＰ／ＣＰＵ統合チップ内の本実施例に関連する部分を示してある。シリアル入出力回路（ＳＩＯ１）１５０２はシリアル入出力回路（ＳＩＯ１）１６３１に対応する。
【０１１９】
図１６はＤＳＰ／ＣＰＵ密結合コア１６００、内部メモリＸ １６０１、内部メモリＹ１６０２、統合周辺バスインタフェース１６０６、ＤＭＡＣ １６０５およびシリアル入出力回路ＳＩＯ１１６３１から構成されている。ＤＳＰ／ＣＰＵ密結合コア１６００、内部メモリＸ１６０１、内部メモリＹ１６０２、統合周辺バスインタフェース１６０６およびＤＭＡＣ１６０５は内部アドレスバス（ＩＡ）１６０３と内部データバス（ＩＤ）（３２ビット幅）１６０４を介して接続されており、シリアル入出力回路（ＳＩＯ１）１６３１は統合周辺バス１６０７、１６０８、１６０９を介して統合周辺バスインタフェース１６０６につながっている。統合周辺バスはアドレスバス（ＰＡ）１６０７、と３２ビット幅のデータバス（ＰＤ）からなり、ＰＤバスは上位１６ビットＰＤ（３１−１６）１６０８と下位１６ビットＰＤ（１５−０）１６０９からなる。
【０１２０】
シリアル入出力回路（ＳＩＯ１）１６３１は２つの１６ビット幅のデータ送信用データレジスタＴＤＲＵ（１６２９）、ＴＤＲＬ（１６３０）、２つの１６ビット幅のデータ受信用データレジスタＲＤＲＵ（１６１４）、とＲＤＲＬ（１６１５）、２つのマルチプレクサ（ＭＵＬ）１６２８、１６１６、パラレル／シリアル変換器１６２７、シリアル／パラレル変換器１６１７および制御回路１６１９からなる。データ送信用データレジスタ（ＴＤＲＵ）１６２９とデータ受信用データレジスタ（ＲＤＲＵ）１６１４は統合周辺データバスの上位１６ビットＰＤ（３１−１６）１６０８に接続され、データ送信用データレジスタ（ＴＤＲＬ）１６３０とデータ受信用データレジスタ（ＲＤＲＬ）１６１５は統合周辺データバスの下位１６ビットＰＤ（１５−０）１６０９に接続されている。チップ外部とやり取りする７本（送信用３本 ＳＴＳ１（１６２５）、ＳＴＣＫ１（１６２４）、ＴＤＸ１（１６２６）、受信用３本 ＳＲＳ１（１６２０）、ＳＲＣＫ１（１６２１）、ＲＸＤ１（１６２３）およびＩＱＦＬＡＧ（１６２２））の信号線類も示してある。これら信号線の詳細は図１５を用いて先に説明した。
【０１２１】
まずシリアル入出力回路（ＳＩＯ１）１６３１を用いてデータを送信する場合について説明する。はじめに、２つの１６ビット幅送信データは３２ビットの統合周辺データバスＰＤ（３１−０）を介して２つの１６ビット幅のデータ送信用データレジスタＴＤＲＵ（１６２９）、とＴＤＲＬ（１６３０）に入力される。
【０１２２】
ＴＤＲＵ（１６２９）には上位１６ビットＰＤ（３１−１６）１６０８を介してＴＤＲＬ（１６３０）には下位１６ビットＰＤ（１５−０）１６０９を介して入力される。続いて２つの送信用データレジスタのどちらを送信するかがマルチプレクサ１６２８で選択される。選択された１６ビット幅のデータはパラレル／シリアル変換器１６２７を通って１ビットデータバスＴＤＸ１（１６２６）上に１ビットずつ出力される。出力のサイクルやタイミングは信号線ＳＴＳ１（１６２５）とＳＴＣＫ１（１６２４）を用いて制御回路１６１９がコントロールする。
【０１２３】
次にシリアル入出力回路（ＳＩＯ１）１６３１で受信した２つの１６ビットデータ（Ｉ信号データとＱ信号データ）を３２ビットバスを介して並列に転送する場合を説明する。シリアル入出力回路（ＳＩＯ１）１６３１では受信データは（ＲＤＸ１）１６２３から１ビットずつ入力される。入力のサイクルやタイミングは信号線ＳＲＳ１（１６２０）とＳＰＣＫ１（１６２１）を用いて制御回路７１９がコントロールする。入力されたビット列はシリアル／パラレル変換器１６１７を通って１６ビット幅の並列データに変換され、２つの受信用データレジスタのどちらかに入力される。どちらに入力するかはマルチプレクサ（ＭＵＬ）１６１６で選択される。マルチプレクサ（ＭＵＬ）１６１６を切り替える制御信号はＩＱＦＬＡＧ（１６２２）に基づいて制御回路７１９が生成する。よって例えばＩ信号データがＲＤＲＵ（１６１４）にＱ信号データがＲＤＲＬ（１６１５）に入力される。
【０１２４】
２つの受信用データレジスタＲＤＲＵ（１６１４）とＲＤＲＬ（１６１５）に受信データが入力され、転送の準備が整うと制御回路７１９はＤＭＡＣへの割り込み信号（ＩＮＴ）１６１８をアクティブにしてＤＭＡＣ（１６０５）に割り込みをかける。ＤＭＡＣは２つの１６ビット受信データを１つの３２ビットデータとして扱い、３２ビット幅の統合周辺データバス１６０８、１６０９と３２ビット幅の内部データバス１６０４を介して内部メモリＸ（１６０１）か内部メモリＹ（１６０２）に転送することができる。
【０１２５】
このように第７の実施例を用いれば１６ビットのデータを１つずつ転送する場合に比べてシリアル入出力回路の転送レートを２倍にすることができ、ＤＳＰ機能用の周辺回路のデータ転送が遅くなるという問題点を解決できる。
【０１２６】
［第８の実施例：パワーアンプ制御］
次に本発明の第８の実施例を図５、図２、図１７Ａ、１７Ｂ、図１８、図１９および図２０Ａ、２０Ｂを用いて説明する。図２に示した従来例のＧＳＭ移動通信端末ではＤＳＰとＣＰＵ間の通信オーバーヘッドがあり、システム構成上の効率が問題となっていた。本実施例は第１の実施例の構成ではＤＳＰ機能とＣＰＵ機能が統合されているのでこのオーバーヘッドがなく、移動通信端末システムを効率良く構成できることを示すものである。
【０１２７】
本実施例では具体例としてＲＦ部のパワーアンプ制御の場合をとりあげる。図５と図２に示したＧＳＭ移動通信端末では基地局からの指示に基づいてＲＦ部のパワーアンプの出力制御をすることが義務づけられている。このパワーアンプ制御の場合、従来の構成ではＤＳＰとＣＰＵ間の通信オーバーヘッドが頻繁に生じる。
【０１２８】
まず、このオーバーヘッドの概略について図１および図１８を用いて説明する。すでに図１を用いて移動通信システムの通信端末側の処理について説明した。
【０１２９】
図１８はこの処理が本発明と従来例でどのように実現されているかを示している。独立した２つのＤＳＰとＣＰＵを用いた従来例においては、ユーザインタフェース処理、システム制御および通信プロトコル処理がＣＰＵチップで実現され、音声符号化復号化処理、通信路符号化復号化および変復調処理等がＤＳＰチップで実現されていた。基地局とデータを送受信するためにはＤＳＰチップで実現されている通信路符号化復号化および変復調処理を使用する必要がある。そのため通信プロトコル処理に関するデータを基地局とやり取りする必要が生じるためにたびにＣＰＵチップはＤＳＰチップと通信する必要があった。この通信のオーバーヘッドを図１８の従来例の中に図式化してある。
【０１３０】
また、ＲＦ部のパワーアンプの出力制御の場合、ＣＰＵチップで実行されているプロトコル処理プログラムが図２のパワーアンプＰＡ制御用ＤＡ変換器２０３にアクセスする必要がある。しかし、物理的にはこのＰＡ制御用ＤＡ変換器２０３はＤＳＰチップに接続されており、やはり必要が生じるためにたびにＣＰＵチップはＤＳＰチップと通信する必要があった。
【０１３１】
しかしながら、本発明ではユーザインタフェース処理、システム制御および通信プロトコル処理、音声符号化復号化処理、通信路符号化復号化および変復調処理等すべてのデジタル処理がＤＳＰ／ＣＰＵ統合チップで実現されている。そのため、図１８に示すようにＣＰＵチップはＤＳＰチップ間のオーバーヘッドが全くなく、システムを効率良く構成できる。
【０１３２】
図２０Ａ、２０Ｂで、このオーバーヘッドについてより詳細に説明する。図５と図２に示したＧＳＭ移動通信端末では、まず基地局からＲＦ部のパワーアンプの出力制御の指示データが送られてくる。
【０１３３】
図２０Ａの従来例では、この受信データはＤＳＰチップに送られる。図２０Ａにはこれ以降の処理がフローチャートとして示してある。
【０１３４】
まずＤＳＰチップは受信データに復調処理、通信路復号化処理を施す。つづいてＤＳＰチップは送られてきたデータをプロトコル処理に渡すためにＣＰＵチップに割り込みをかける。割り込まれたＣＰＵチップはその時、実行していたプログラムをいったん停止して内部状態を退避してＤＳＰチップから受信データを受け取る。その後、ＣＰＵチップはプロトコル処理プログラムを実行して受信データを解読し、パワーアンプの出力制御の指示であることを知り、制御データを取り出す。そしてＣＰＵチップはＤＳＰチップに接続されているパワーアンプＰＡ制御用ＤＡ変換器にアクセスするためにＤＳＰチップに割り込みをかける。割り込まれたＤＳＰチップはその時、実行していたプログラムをいったん停止して内部状態を退避してＣＰＵチップからＰＡ制御用ＤＡ変換器を駆動する指示と制御データを受け取る。そしてＤＳＰチップがＰＡ制御用ＤＡ変換器を内蔵するアナログフロントエンドＡＦＥ用のＤＳＰ周辺回路を駆動してパワーアンプの出力制御を行なう。以上が従来例における処理フローである。オーバーヘッドの部分を網かけで示してある。
これに対して図２０Ｂのフローチャートで示したＤＳＰ／ＣＰＵ統合チップを用いた本発明の場合このオーバーヘッドの部分は全く必要ない。これはＤＳＰ機能とＣＰＵ機能が統合されているためＤＳＰ処理とＣＰＵ処理間の通信の必要がないこととＤＳＰとＣＰＵの周辺回路が統合されていてＣＰＵ機能からＤＳＰ用周辺回路を直接アクセスできることによる。
【０１３５】
次にこのＣＰＵ機能からＤＳＰ用周辺回路を直接アクセスする詳細を図１７Ａと図１９を用いて説明する。すなわち、ＣＰＵで実行されるプロトコル処理プログラムが直接パワーアンプＰＡ制御用ＤＡ変換器にアクセスする例を詳細に説明する。
【０１３６】
図１７Ａは図５の通信端末のＤＳＰ／ＣＰＵ統合チップ５００とパワーアンプＰＡ制御用ＤＡ変換器５０４の接合部分を拡大して関係のある所だけを示してある。ＤＳＰ／ＣＰＵ統合チップ１７１２内ではシリアル入出力回路ＳＩＯ １７１３、ＢＩＴ Ｉ／Ｏ回路１７１４および統合周辺バスが関係する。統合ベースバンドＡＦＥ １７００ではシリアルインタフェース１７０１、Power Ramping ＲＡＭ １７０３、ＰＡ制御信号用ＤＡ変換器１５０２が本実施例に関連する要素である。Power Ramping ＲＡＭ １７０３は出力波形をサンプルデータとして内蔵している。図１７Ａはサンプル数が６個の場合であるがもちろんいくつであっても構わない。内蔵された６個のデータで表される波形の一例１７０４も図１５Ａに示してある。統合ベースバンドＡＦＥ １７００はパワーアンプをアナログ信号であるＰＡ制御信号でコントロールする。転送起動信号１７０６で指定されるタイミングで Power Ramping ＲＡＭ １７０３に内蔵されている出力波形がＰＡ制御信号１７０５としてアナログ信号に変換、出力される。
【０１３７】
図１９に図１７Ａの転送起動信号１７０６で指定されるタイミングと要求されるパワーアンプの出力波形を示す。ＧＳＭ通信システムは１フレーム（４．６１５ms）が８個のタイムスロット（５７７us）からなる時分割システムである。送信は１フレーム（８タイムスロット）中の１タイムスロット分の間起動される。
【０１３８】
よって図１９のＴｘで示されたものが図１７Ａの転送起動信号１７０６で指定されるタイミングとなる。ちなみに図１９のＲｘは受信のタイミングである。図１９の下方に要求されるパワーアンプの出力波形を示してある。図に示したとおり、ＧＳＭ通信システムではこの出力波形の振幅のみならず、立ち上がりと立ち下がりの傾き(Ramping)が厳しく規定されている。図１７ＡのPower Ramping ＲＡＭ １７０３はこの規定を満たすために用いられている。
【０１３９】
さて図１７Ａにもどって説明を続ける。ＤＳＰ／ＣＰＵ統合チップ１７１２と統合ベースバンドＡＦＥ １７００は信号線ＴＸＤ １７１０、ＳＴＳ １７０９、ＳＴＣＫ １７０８および／ＣＴＲＬ １７１１を介して接続されている。
【０１４０】
これら信号線のタイミングチャートを図１７Ｂに示してある。また、図１７Ａの１７０８、１７０７と１７０６の信号は図５のシステムタイミング回路５２０から供給される。信号線１７０７はシリアルインタフェース１７０１を制御するのに使われる。信号線１７０８はデータ転送用の基本クロックであり、ＤＳＰ／ＣＰＵ統合チップ１７１２と統合ベースバンドＡＦＥ １７００の両者に供給されている。
【０１４１】
次にPower Ramping ＲＡＭ １７０３にデータを書き込む場合の詳細を説明する。ＤＳＰ／ＣＰＵ統合チップ１７１２から統合ベースバンドＡＦＥ １７００にデータを転送する基本は図１３Ａ、Ｂ、図１５Ａ、Ｂで説明したものと同じである。異なる点は今回はPower Ramping ＲＡＭ １７０３の６つのエントリーのどれに書くかを指定するアドレスが必要なところである。そのために図１７Ａでは転送データ長１６ビットのうち最初の１０ビットがデータで後半の６ビットがアドレスとなるフォーマットを用いる。もちろんこれらの具体的なビット長は説明を明快にするため仮に設定したものであり、実際には何ビットであっても構わない。転送に使用される信号線は信号線ＴＸＤ １７１０、ＳＴＳ １７０９、ＳＴＣＫ １７０８および／ＣＴＲＬ １７１１の４本である。ＳＴＣＫ １７０８は先に述べたように図５のシステムタイミング回路５２０から供給されるデータ転送用の基本クロックである。ここでは１６ビットのデジタルデータをこの基本クロックに同期して１ビットずつ転送している。もちろん任意のビット幅のデータを同じ図式で転送できる。ＴＸＤ １７１０は送信用の１ビットデータバスである。ＳＴＳ １７０９はフレーム同期信号線であり、この信号がパルスとして出力された次のクロックから１６クロックの間、ＴＸＤ １７１０上にデータが１ビットずつ順番に出力される。
【０１４２】
この時のタイミングが図１７Ｂの下方に示してある。ＳＴＳ １７０９のパルスが出力された次のクロックから１０ビットのデータＤ９〜Ｄ０と６ビットのアドレスＡ５〜Ａ０が連続してデータの最上位ビットＤ９から順番に１クロックごとに１ビットずつＴＸＤ １７１０上に出力されている。なお、図１３Ａ、Ｂと図１５Ａ、Ｂで説明した通常の転送モードと区別するために／ＣＴＲＬ １７１１信号を用いる。／ＣＴＲＬ １７１１信号がアクティブの時、６ビットのアドレスで指定される統合ベースバンドＡＦＥ １７００の内部リソースに１０ビットのデータが書き込まれる。Power Ramping ＲＡＭ １７０３の６つのエントリーにデータを書き込む場合、対応する６つのアドレスとデータをもつ６個の１６ビットデータを上記の手順に従って転送すればよい。
【０１４３】
以上、説明してきたようにパワーアンプ制御の場合には積和演算などのＤＳＰ機能を必要とする処理が全く含まれていない。にもかかわらず、従来例では単にＤＳＰ用の周辺回路をアクセスするためだけにＤＳＰチップが割り込まれていた。本発明によればＣＰＵ機能が直接ＤＳＰ用の周辺回路をアクセスできるため、このような無駄なオーバーヘッドは生じない。
【０１４４】
［第９の実施例：ＡＳＩＣ回路］
次に本発明の第９の実施例を図５および図２１を用いて説明する。第９の実施例は第１の実施例がベースとしているＤＳＰ／ＣＰＵ統合チップに高速な専用回路を付加した場合の例である。
【０１４５】
今までの実施例はＤＳＰ／ＣＰＵ統合チップとして汎用で標準的なものを前提としていた。しかしながら、アプリケーションに特化してシステムを効率よく実現するためには高速な専用回路（ＡＳＩＣ回路 Application Specific Integrated Circuit）を内蔵する必要がある。本実施例では本発明の枠組みでこれを如何に構成するかについて説明する。なお、ＡＳＩＣ回路の例としては、図５の統合ＡＦＥ ５０１内のＡＤ変換器、ＤＡ変換器及びシリアルインタフェース回路等が考えられる。
【０１４６】
図２１にはＤＳＰ／ＣＰＵ統合チップ内の本実施例に関連する部分及び外部メモリと外部バスを示してある。図２１はＤＳＰ／ＣＰＵ密結合コア２１００、内部メモリＸ ２１０２、内部メモリＹ ２１０３、統合周辺バスインタフェース２１１６、ＤＭＡＣ ２１０１、統合外部バスインタフェース２１１８、統合ＡＳＩＣバスインタフェース２１１７、標準ＤＳＰ周辺回路２１０４、標準ＣＰＵ周辺回路２１０５およびＡＳＩＣ回路２１０６から構成されている。ＤＳＰ／ＣＰＵ密結合コア２１００、ＤＭＡＣ ２１０１、内部メモリＸ ２１０２、内部メモリＹ ２１０３、統合周辺バスインタフェース２１１６、統合ＡＳＩＣバスインタフェース２１１７および統合外部バスインタフェース２１１８は内部アドレスバス２１０９と内部データバス２１０８を介して接続されている。標準ＤＳＰ周辺回路２１０４と標準ＣＰＵ周辺回路２１０５はアドレスバスＰＡ ２１１０、データバスＰＤ ２１１１を介して統合周辺バスインタフェース２１１６につながっている。
【０１４７】
ＡＳＩＣ回路２１０６はアドレスバスＡＡ ２１１２、データバスＡＤ ２１１３を介して統合ＡＳＩＣバスインタフェース２１１７につながっている。外部メモリ２１０７はアドレスバスＥＡ ２１１４、データバスＥＤ ２１１５を介して統合外部バスインタフェース２１１６につながっている。図２１の構成では統合ＡＳＩＣバスインタフェース２１１７が統合周辺バスインタフェース２１１６と並列に内部バスに接続されている。統合ＡＳＩＣバスインタフェース２１１７は多様な周辺回路に対応する必要がなく高速で単純な構造で実現できる。場合によってはＡＳＩＣ回路２１０６を内部バスに直結することも考えられる。
【０１４８】
このように標準的な統合周辺バスインタフェースと独立した高速で簡単な統合ＡＳＩＣバスインタフェースを用意することにより、高速な専用回路を内蔵することができ、アプリケーションに特化したシステムを効率よく実現することができる。
【０１４９】
［第１０実施例］
最後に本発明の第１０の実施例を図３、図２２、図２３、および図２４を用いて説明する。本実施例はＤＳＰ／ＣＰＵ統合チップにおいてＤＳＰ機能で実行されるアセンブラプログラムにＣＰＵ機能で実行されるＣ言語などの高級言語からデータを効率よく渡すためのコンパイラ作成方法についてのものである。
【０１５０】
図３に本発明がベースにしているＤＳＰ／ＣＰＵ密結合コアの内部構造が示してある。先に説明したようにＤＳＰ機能実行時にはＣＰＵコア３０７とＤＳＰエンジン３０６が並列動作する。すなわち、ＣＰＵコア３０７はＤＳＰエンジン３０６のアドレス演算器として働く。
【０１５１】
図２２に図３のＣＰＵコア３０７の中で本実施例に関係する部分を拡大して示す。図２２にＣＰＵコア２２０３と３つの内部アドレスバスＩＡ ２２０２、ＸＡ ２２０１およびＹＡ ２２００を示す。ＣＰＵコア２２０３の内部には１６本のレジスタ２２０９（Ｒ０〜Ｒ１５）、ＳＦＴ（シフタ）２２１０、ＡＬＵ２２１１、ａｄｄ−ＡＬＵ（補助ＡＬＵ）２２１２およびプログラムカウンタ２２０４が示してある。ＤＳＰ機能実行時、１６本のレジスタ２２０９のうち４つのレジスタＲ４、Ｒ５、Ｒ６およびＲ７が内部アドレスバスＸＡ ２２０１およびＹＡ ２２００を介してデータアクセスに使用される。Ｒ４とＲ５はアドレスバスＸＡ ２２０１に接続され、Ｒ６とＲ７はアドレスバスＹＡ ２２００に接続されている。
【０１５２】
このＣＰＵコアがどのようにＤＳＰエンジンのアドレス演算器として働くかを図２４を使って説明する。ＤＳＰ機能の説明のためここでは単純な積和演算の例をとりあげる。図２４の上方にはＤＳＰ機能で実現する積和演算のアセンブラ表現２４００が示してある。図２４の中央にはこの時、使用されるＤＳＰ／ＣＰＵ統合チップ内のハードウエアを示す。これらはＸＭＥＭ（内部メモリＸ）２４１３、ＹＭＥＭ（内部メモリＹ）２４１２、４つのＣＰＵコアレジスタ（Ｒ４ ２４１５、Ｒ５ ２４１４、Ｒ６ ２４１１およびＲ７ ２４１０）、４つのＤＳＰエンジンのレジスタ（Ｘ０ ２４１６、Ｙ０ ２４０９、Ｍ０ ２４０７およびＡ０ ２４０５）、ＤＳＰエンジンの乗算器２４０８およびＤＳＰエンジンのＡＬＵ ２４０６である。
【０１５３】
４つの矢印２４０、２４０２、２４０３および２４０４は積和演算のアセンブラ表現２４００の関係するハードウエアを指している。アセンブラ表現２４００は並列動作を指定する４つの部分に別れていて４つの矢印２４０１、２４０２、２４０３および２４０４は、その各々に対応している。最初の部分は加算を指定しており、Ａ０ ２４０５の内容とＭ０ ２４０７の内容を加算してＡ０ ２４０５に格納する。２番目の部分は乗算を指定しており、Ｘ０ ２４１６の内容とＹ０ ２４０９の内容を乗算してＭ０ ２４０７に格納する。３番目の部分は内部メモリＸからのデータの読み出しを指定しており、Ｒ５の内容をアドレスとしてＸＭＥＭ（内部メモリＸ）２４１３をアクセスし読み出されたデータをＸ０に格納する。４番目の部分は内部メモリＹからのデータの読み出しを指定しており、Ｒ６の内容をアドレスとしてＹＭＥＭ（内部メモリＹ）２４１２をアクセスし読み出されたデータをＹ０に格納する。
【０１５４】
以上、説明したように本実施例においてＣＰＵコアレジスタのうち４つは（Ｒ４ ２４１５、Ｒ５ ２４１４、Ｒ６ ２４１１およびＲ７ ２４１０）はＤＳＰエンジンのアドレスポインタとして使用される。特にＲ４ ２４１５とＲ５２４１４は内部メモリＸ用のポインタとしてＲ６ ２４１１とＲ７ ２４１０は内部メモリＹ用のポインタとして並列アクセスに使用される。
【０１５５】
次に図２３に図２４で示したアセンブラプログラムをＣ言語からコールすることを考える。図２３ではこのアセンブラプログラムはｍａｃ＿ｓｓｓという名前で呼ばれている。図２３のプログラムは要素数４つの２つの配列の積和をとる簡単なものである。この例を初めとするＤＳＰプログラムでは引き数として積和を実行したい配列の先頭アドレスを引き数として渡すのが自然である。そこでコンパイラの引き数渡しのやり方として関数の最初の４つの引き数をＤＳＰエンジンのアドレスポインタとして使用される４つのＣＰＵコアレジスタに割り付けることが有効である。これにより図２３の例では積和をとる２つの配列の先頭アドレスがＲ５とＲ６に渡されることになる。図２４から明らかなようにＲ５とＲ６はそれぞれＸ、Ｙポインタとしてメモリの並列アクセスに直ちに利用することができ、効率がよい。
【０１５６】
このように関数の最初の４つの引き数をＤＳＰエンジンのアドレスポインタとして使用される４つのＣＰＵコアレジスタに割り付けるという高級言語コンパイラ向けレジスタ割付方法により、引き数を受け取ったアセンブラプログラムは効率よくＤＳＰ機能を実行できる。
【０１５７】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種種変更可能であることは言うまでもない。また、各実施例を組み合わせ又は置き換えることも可能である。
【図面の簡単な説明】
【０１５８】
【図１】移動通信システムの基本構成図である。
【図２】ＤＳＰとＣＰＵを用いたＧＳＭ移動通信端末の構成図である。
【図３】密結合されたＤＳＰ／ＣＰＵ統合チップの構成図である。
【図４】ＤＳＰとＣＰＵを単純に１つのチップにまとめた構成図である。
【図５】本発明の第１の実施例のＧＳＭ移動通信端末の構成図である。
【図６】本発明の第１の実施例における内部／外部メモリ接続構成図である。
【図７】本発明の第２の実施例のキャシュをのせたＤＳＰ／ＣＰＵ統合チップ構成図である。
【図８】本発明の第３の実施例の移動通信端末応用におけるメモリ割付の基本形を示す図である。
【図９】本発明の第３の実施例の移動通信端末応用におけるメモリ割付の拡張形を示す図である。
【図１０Ａ】本発明の第４の実施例のバーストＲＯＭを直結した場合のＤＳＰ／ＣＰＵ統合チップの接続を示す図である。
【図１０Ｂ】本発明の第４の実施例のバーストＲＯＭを直結した場合のＤＳＰ／ＣＰＵ統合チップのタイムチャートを示す図である。
【図１１】ＤＳＰ／ＣＰＵ統合チップのメモリマップの一例を示す図である。
【図１２Ａ】本発明の第５の実施例のＤＲＡＭを直結した場合のＤＳＰ／ＣＰＵ統合チップの接続を示す図である。
【図１２Ｂ】本発明の第５の実施例のＤＲＡＭを直結した場合のＤＳＰ／ＣＰＵ統合チップによるタイムチャートを示す図である。
【図１２Ｃ】本発明の第５の実施例のＤＲＡＭを直結した場合のＤＳＰ／ＣＰＵ統合チップによる別のタイムチャートを示す図である。
【図１３Ａ】本発明の第６の実施例におけるＤＳＰ／ＣＰＵ統合チップとＩ／Ｑ信号用ＡＤ／ＤＡ変換器との接続を示す図である。図及びタイムチャート。
【図１３Ｂ】本発明の第６の実施例におけるＤＳＰ／ＣＰＵ統合チップとＩ／Ｑ信号用ＡＤ／ＤＡ変換器とによるタイムチャートを示す図である。
【図１４】本発明の第６の実施例のシリアル入出力回路の構成図である。
【図１５Ａ】本発明の第７の実施例におけるＤＳＰ／ＣＰＵ統合チップとＩ／Ｑ信号用ＡＤ／ＤＡ変換器との接続を示す図である。ウヲ図及びタイムチャート。
【図１５Ｂ】本発明の第７の実施例におけるＤＳＰ／ＣＰＵ統合チップとＩ／Ｑ信号用ＡＤ／ＤＡ変換器とによるタイムチャートである。
【図１６】本発明の第７の実施例のシリアル入出力回路の構成を示す図である。
【図１７Ａ】本発明の第８の実施例におけるＤＳＰ／ＣＰＵ統合チップとパワーアンプ制御用ＤＡ変換器との接続を示す図である。及びタイムチャート。
【図１７Ｂ】本発明の第８の実施例におけるＤＳＰ／ＣＰＵ統合チップとパワーアンプ制御用ＤＡ変換器とによるタイムチャートを示す図である。
【図１８】ＤＳＰとＣＰＵを用いた従来のＧＳＭ移動通信端末におけるオーバーヘッドを示す図である。
【図１９】ＧＳＭ移動通信システムにおけるパワーアンプ制御のタイミングと出力波形を示す図である。
【図２０Ａ】パワーアンプ制御におけるオーバーヘッドを示す図である。
【図２０Ｂ】本発明の第８の実施例のパワーアンプ制御を示す図である。
【図２１】本発明の第９の実施例の統合ＡＳＩＣバスインタフェースを備えたＤＳＰ／ＣＰＵ統合チップの構成を示す図である。
【図２２】ＤＳＰ／ＣＰＵ統合チップ内のＣＰＵの構成を示す図である。
【図２３】本発明の第１０の実施例を説明するＣプログラムの例を示す図である。
【図２４】本発明の第１０の実施例を説明するアセンブラプログラムと関連するハードウエアを示す図である。
【符号の説明】
【０１５９】
１００  基地局
１０１  通信端末
２２３  ＤＳＰチップ
２２７  ＣＰＵチップ
【図１】
2008165780.tif 000003
【図２】
2008165780.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008165780.tif 000008
【図７】
2008165780.tif 000009
【図８】
2008165780.tif 000010
【図９】
2008165780.tif 000011
【図１０Ａ】
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【図１０Ｂ】
2008165780.tif 000013
【図１１】
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【図１２Ａ】
2008165780.tif 000015
【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
2008165780.tif 000018
【図１３Ｂ】
2008165780.tif 000019
【図１４】
2008165780.tif 000020
【図１５Ａ】
2008165780.tif 000021
【図１５Ｂ】
2008165780.tif 000022
【図１６】
2008165780.tif 000023
【図１７Ａ】
2008165780.tif 000024
【図１７Ｂ】
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【図１８】
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【図１９】
2008165780.tif 000027
【図２０Ａ】
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【図２０Ｂ】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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