(57)【要約】【課題】ＲｅＲＡＭに関し、電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加え、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。【解決手段】ワード線ＷＬ（ゲート）で代表されるメモリセル選択トランジスタ上に形成された多層メタル配線層Ｍ１・・・・と、多層メタル配線層Ｍ１・・・・の上層に在って且つ素子ピッチＰR が前記多層メタル配線層Ｍ１・・・・の下層に在る配線のピッチＰL に比較して広いピッチで形成されたＲｅＲＡＭ素子７を備える。【選択図】        図１
2008091519.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル選択トランジスタ上に形成された多層メタル配線層と、
多層メタル配線層の上層に在って且つ素子ピッチが前記多層メタル配線層の下層に在る配線のピッチに比較して広いピッチで形成されたＲｅＲＡＭ素子
を備えてなることを特徴とするＲｅＲＡＭ。
【請求項２】
メモリセル選択トランジスタ上に形成された多層メタル配線層に於いて、
下層メタル配線層からＲｅＲＡＭ素子が形成される上層メタル配線層に至る間に介在する配線層がピッチを漸増して形成されてなること
を特徴とする請求項１記載のＲｅＲＡＭ。
【請求項３】
多層メタル配線層に於ける下層メタル配線層に形成されたＲｅＲＡＭの周辺回路と、
一部が前記周辺回路上に展延するＲｅＲＡＭ素子と
を備えてなることを特徴とする請求項１或いは請求項２記載のＲｅＲＡＭ。
【請求項４】
ＲｅＲＡＭがシステムＬＳＩの混載メモリであって、システムＬＳＩのロジックで使われる多層配線層のうちＲｅＲＡＭ上に展延する配線層を用いてＲｅＲＡＭ素子とメモリセル選択トランジスタとを接続してなること
を特徴とする請求項１乃至請求項３の何れか１記載のＲｅＲＡＭ。
【請求項５】
メモリセルアレイを小グループに分割してチップ内に分散したブロックと、
前記各ブロックの周辺領域に作り込まれたＲｅＲＡＭ周辺回路と、
多層配線層の上層配線層に在って前記周辺回路を含むブロックのサイズに応じて最大離間距離が定められて形成されたＲｅＲＡＭ素子と
を備えてなることを特徴とする請求項１乃至請求項４の何れか１記載のＲｅＲＡＭ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変抵抗素子で構成したメモリセル、即ち、ＲｅＲＡＭ（ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）素子の配置構造を改善し、メモリセル選択トランジスタの更なる微細化に対処できるようにしたＲｅＲＡＭに関する。
【背景技術】
【０００２】
従来、ＣＭＯＳ論理回路とメモリとを混載するシステムＬＳＩが多用されている。その場合のメモリは、ＣＭＯＳ回路からなるメモリセル選択トランジスタを形成した層の上に積層した半導体層に作り込まれるのが普通である。
【０００３】
一般に、メモリセルのサイズは、最小加工寸法Ｆ、即ち、第１層目メタル配線のハーフピッチで規定されている。例えば、１メモリセル選択トランジスタ・１可変抵抗素子（１Ｔ１Ｒ）のＲｅＲＡＭ素子の場合、８Ｆ2 のメモリセルサイズになるように、基本的にＣＭＯＳトランジスタの設計ルールを基にして設計するようにしている。
【０００４】
図４は従来のＲｅＲＡＭを表す要部切断側面図であり、図に於いて、１はメモリセル選択トランジスタのゲート（＝ワード線ＷＬ）、２は絶縁膜、３は導電プラグ、４は０層目メタル配線、５は絶縁膜、６は下部電極コンタクト、７は遷移金属酸化物（ｔｒａｎｓｉｔｉｏｎ  ｍｅｔａｌ  ｏｘｉｄｅ：ＴＭＯ）を用いて作製したＲｅＲＡＭ素子、８は絶縁膜、９は上部電極コンタクト、１０は第１層目メタル配線（＝ビット線ＢＬ）、ＧＮＤは接地線をそれぞれ示している（例えば、非特許文献１或いは特許文献１を参照。）。尚、０層目メタル配線４に於ける「０層目」は文献を忠実に転記したことに依る表示であり、一般には「第１層目」とするのが普通である。
【０００５】
近年、ＣＭＯＳ装置の微細化は更に進行しつつあり、第１層目メタル配線のハーフピッチを基準にした場合、３２ｎｍ世代以降になると、メモリセルの微細化がトランジスタの微細化に追いつかなくなる懸念がある。
【０００６】
図５はメモリセル選択トランジスタを微細化した際に起こる問題を説明する為のＲｅＲＡＭを表す要部切断側面図であり、図４に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものであり、また、Ｍ１は第１層目メタル配線、ＰH は第１層目メタル配線Ｍ１のハーフピッチ、ＧR はＲｅＲＡＭ素子７の間隔、ＢＬはビット線をそれぞれ示している。
【０００７】
図示のＲｅＲＡＭに於いて、メモリセル選択トランジスタの加工ルールを適用して、例えば、矢印で示したハーフピッチＰH を３２ｎｍとしてレイアウトした場合、ＲｅＲＡＭ素子７の間隔ＧR は加工ルール違反になってしまう。一般に、ＲｅＲＡＭ素子７は通常のメタル配線に比較して加工し難いので、間隔ＧR は大きく採る必要がある。
【０００８】
逆に、ＲｅＲＡＭ素子７の間隔ＧR を加工ルール、例えばハーフピッチで１００ｎｍに適合させた場合には、メモリセル選択トランジスタの部分では、疎なレイアウト、即ち、無駄な空所が多くなってしまう。
【０００９】
図６はＲｅＲＡＭ素子の間隔に加工ルールを適用して構成したＲｅＲＡＭを表す要部説明図であり、（Ａ）は要部切断側面を、（Ｂ）はＲｅＲＡＭ素子からなるメモリセルアレイの要部平面を、（Ｃ）はメモリセル選択トランジスタアレイの要部平面をそれぞれ示すものであり、図４及び図５に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとし、また、ＳＬは接地（ＧＮＤ）線、ＷＬはワード線、１１はコラム（列）系制御回路、１２は接続領域をそれぞれ示している。尚、コラム系制御回路１１内には、読み出し回路、書き込み回路、コラムセレクタなどが含まれる。
【００１０】
図では、ＲｅＲＡＭ素子及びメモリセル選択トランジスタの寸法関係を比較的正確に表してあるので、ＲｅＲＡＭ素子の間隔ＧR に加工ルールを適用して加工を行った場合、メモリセル選択トランジスタアレイには大きな空所が発生してしまうことを看取できよう。
【特許文献１】特開２００５−２５９１４号公報
【非特許文献１】Ｉ．Ｇ．Ｂａｅｋ  ｅｔ  ａｌ．，“Ｈｉｇｈｌｙ  ｓｃａｌａｂｌｅ  ｎｏｎ−ｖｏｌａｔｉｌｅ  ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ  ｕｓｉｎｇ  ｓｉｍｐｌｅ  ｂｉｎａｒｙ  ｏｘｉｄｅ  ｄｒｉｖｅｎ  ｂｙ  ａｓｙｍｍｅｔｒｉｃ  ｕｎｉｐｏｌａｒ  ｖｏｌｔａｇｅ  ｐｕｌｓｅｓ”，Ｔｅｃｈ．Ｄｉｇｅｓｔ  ＩＥＤＭ  ２００４，ｐ．５８７
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明では、ＲｅＲＡＭに於ける電極（ビア）及びＲｅＲＡＭ素子の配置構造に簡単な改変を加えることに依り、微細化すべきメモリセル選択トランジスタアレイには所要の加工ルールを適用して加工し、且つ、ＲｅＲＡＭ素子には別の加工ルールを適用して加工することを可能にし、ＲｅＲＡＭ素子の間隔がルール違反にならないようにする。
【課題を解決するための手段】
【００１２】
本発明に依るＲｅＲＡＭに於いては、メモリセル選択トランジスタ上に形成された多層メタル配線層と、多層メタル配線層の上層に在って且つ素子ピッチが前記多層メタル配線層の下層に在る配線のピッチに比較して広いピッチで形成されたＲｅＲＡＭ素子を備えてなることを基本とする。
【発明の効果】
【００１３】
前記手段を採ることに依り、ＲｅＲＡＭ素子がメモリセル選択トランジスタに比較して大きい場合であっても、ＲｅＲＡＭ素子アレイを適正な加工ルールに沿って無理なく加工することができ、しかも、メモリを全体としてみると小型化することができる。
【００１４】
このように、メモリセル選択トランジスタに比較して大きいＲｅＲＡＭ素子を組み込むに足るメモリ内の領域は、メモリセル選択トランジスタから上層配線層に在るＲｅＲＡＭ素子に至る間に各層に形成されるビアの間隔、従って、配線の間隔を漸増させる手段を採ることで作り出し、そして、その漸増を行うことで新たに必要となる領域は、周辺回路の上方に在る空所を利用し、また、システムＬＳＩの混載メモリの場合には、システムＬＳＩのロジックを構成する為の４層乃至１０層のメタル配線層のうち、メモリ領域上に展延する配線層はダミーとなるので、それをメモリに於ける例えば接続配線層に利用してシステムＬＳＩを小型化することができる。
【発明を実施するための最良の形態】
【００１５】
本発明では、ＲｅＲＡＭ素子をメタル配線層の上層部分に作製するようにし、メモリセル選択トランジスタに比較して大きいＲｅＲＡＭ素子を配置するようにし、それを可能にする為、メモリセル選択トランジスタとＲｅＲＡＭ素子を接続するメタル配線層に至るまでの間に於いて、メタル配線とビア（Ｖｉａ）との接続を行う際、隣り合うビアの間隔、従って、隣り合うＲｅＲＡＭ素子の間隔を拡げるようにする。
【００１６】
図１は本発明の原理を説明するＲｅＲＡＭの要部切断側面図であり、図４乃至図６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものとし、そして、Ｍ１、Ｍ２、Ｍ３は第１層目、第２層目、第３層目のメタル配線、Ｖ１乃至Ｖ５は第１乃至第５のビア、ＰL は配線ピッチ、ＰR はＲｅＲＡＭ素子ピッチをそれぞれ示している。尚、第４のビアＶ４はＲｅＲＡＭ素子の下部電極、第５のビアＶ５はＲｅＲＡＭ素子の上部電極になっている。
【００１７】
図では、ＲｅＲＡＭ素子の下部電極である第４のビアＶ４の間隔を第３のビアＶ３の間隔に比較して拡大してあるので、ＲｅＲＡＭ素子７のピッチＰR も同様に拡大され、加工ルールをクリアしている。
【００１８】
この場合、チップ内のＲｅＲＡＭ素子全体を一纏めとして、前記手段を実施することは不可能であるから、ＲｅＲＡＭ素子アレイを小グループのブロックに分けてチップ内に配置し、その各ブロックの周辺領域にコラム系制御回路や接続領域などの周辺回路を作り込み、多層配線層に於ける各配線層が上層になるにつれてビア間隔を拡げ、ＲｅＲＡＭ素子を加工ルール通りに配置する為に新たに必要となる拡大された領域を周辺回路上に求める構成とする。
【００１９】
この構成、即ち、ＲｅＲＡＭ素子アレイの形成領域が周辺回路上にまで及んでも、何も問題は起こらず、特に、システムＬＳＩの混載メモリである場合、通常、ＲｅＲＡＭの部分は周辺回路も含めてメタル配線層は３層程度を使えば充分であり、また、ロジックはメタル配線層を４〜１０層程度を必要とするのであるが、それ等のメタル配線層は、ＲｅＲＡＭの部分上ではダミー配線パターンになっているのが現状であるから、前記したＲｅＲＡＭ素子アレイの形成領域が周辺回路上にまで展延し、また、ロジックに用いる為に形成した層に入り込んでも他の回路に対して影響を与えることは皆無である。
【００２０】
前記したところを換言すると、ＲｅＲＡＭに於ける１Ｔ１Ｒメモリセルに於ける１Ｔであるメモリセル選択トランジスタのデザインルールと、１ＲであるＲｅＲＡＭ素子のデザインルールを別にすることであり、このようにすることで、従来、メモリセルアレイの周辺回路を形成していた領域上にメモリセルを形成することが可能になる。
【００２１】
本発明に依れば、ＲｅＲＡＭ素子がある程度大きくなっても、総合して、ＲｅＲＡＭの領域を小さく抑えることができ、また、後の工程でメモリセルを形成するので、プロセス中で劣化の影響を受けにくいという副次的な利点もある。
【実施例１】
【００２２】
図２は本発明の実施例１であるＲｅＲＡＭを表す要部説明図であり、（Ａ）は要部切断側面を、（Ｂ）はＲｅＲＡＭ素子からなるメモリセルアレイの要部平面を、（Ｃ）はメモリセル選択トランジスタアレイの要部平面をそれぞれ示し、図１及び図４乃至図６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものする。
【００２３】
図示のＲｅＲＡＭは、１ブロック分を中心Ｃから見た略半ブロック分を表し、その中心Ｃから少しずつ、メタル配線とビアとの接続を周辺方向に拡げ、ブロックの周辺領域に周辺回路を構成するＣＭＯＳトランジスタ領域、及び、メタル配線層の２〜３層程度を配設することができる領域を確保してある。
【００２４】
図示の１ブロック分のＲｅＲＡＭは、ワード線ＷＬが８本（図示してあるのは４本）、接地線ＢＬが８本（図示してあるのは４本）、メタル配線がＭ１乃至Ｍ５の記号を付与した５層からなる６４ビットのメモリセルアレイブロックである。
【００２５】
図から明らかであるが、メタル配線Ｍ２からメタル配線Ｍ３に上がるところから、メタル配線とビアとの接続点を周辺方向に拡げ、ビアＶ２からＶ４に至るまで、上層になるにつれて拡がるようにしてある。コラム系制御回路１１は、メタル配線の３層まで用いて作り込んであり、接続領域１２に於いてビット線ＢＬの端と結合されている。
【実施例２】
【００２６】
図３は本発明の実施例２であるＲｅＲＡＭを表す要部切断側面図であり、ＲｅＲＡＭ素子を積層した場合の例を示していて、図１及び図２、図４乃至図６に於いて用いた記号と同じ記号で指示した部分は同一或いは同効の部分を表すものする。
【００２７】
実施例２に於いては、メタル配線Ｍ６及びＭ７の２層が付加され、ＲｅＲＡＭ素子アレイが全部で３層になっていることが実施例１と相違するところである。尚、このような構成を採っても、前記したように、システムＬＳＩ混載メモリの場合、ＲｅＲＡＭ素子アレイの上方には、ロジックに於ける配線がダミーとなって存在するのみであるから、全く問題は起こらない。
【００２８】
本発明に於いては、前記説明した実施の形態を含め、多くの形態で実施することができるので、以下、それを付記として例示する。
【００２９】
（付記１）
メモリセル選択トランジスタ上に形成された多層メタル配線層と、
多層メタル配線層の上層に在って且つ素子ピッチが前記多層メタル配線層の下層に在る配線のピッチに比較して広いピッチで形成されたＲｅＲＡＭ素子
を備えてなることを特徴とするＲｅＲＡＭ。
【００３０】
（付記２）
メモリセル選択トランジスタ上に形成された多層メタル配線層に於いて、
下層メタル配線層からＲｅＲＡＭ素子が形成される上層メタル配線層に至る間に介在する配線がピッチを漸増して形成されてなること
を特徴とする（付記１）記載のＲｅＲＡＭ。
【００３１】
（付記３）
多層メタル配線層に於ける下層メタル配線層に形成されたＲｅＲＡＭの周辺回路と、
一部が前記周辺回路上に展延するＲｅＲＡＭ素子と
を備えてなることを特徴とする（付記１）或いは（付記２）記載のＲｅＲＡＭ。
【００３２】
（付記４）
ＲｅＲＡＭがシステムＬＳＩの混載メモリであって、システムＬＳＩのロジックで使われる多層配線層のうちＲｅＲＡＭ上に展延する配線層を用いてＲｅＲＡＭ素子とメモリセル選択トランジスタとを接続してなること
を特徴とする（付記１）乃至（付記３）の何れか１記載のＲｅＲＡＭ。
【００３３】
（付記５）
メモリセルアレイを小グループに分割してチップ内に分散したブロックと、
前記各ブロックの周辺領域に作り込まれたＲｅＲＡＭ周辺回路と、
多層配線層の上層配線層に在って前記周辺回路を含むブロックのサイズに応じて最大離間距離を定めて形成されたＲｅＲＡＭ素子と
を備えてなることを特徴とするＲｅＲＡＭ。
【００３４】
（付記６）
ＲｅＲＡＭ素子が積層されてなること
を特徴とする（付記１）乃至（付記５）の何れか１記載のＲｅＲＡＭ。
【図面の簡単な説明】
【００３５】
【図１】本発明の原理を説明するＲｅＲＡＭの要部切断側面図である。
【図２】実施例１であるＲｅＲＡＭを表す要部説明図である。
【図３】実施例２であるＲｅＲＡＭを表す要部切断側面図である。
【図４】従来のＲｅＲＡＭを表す要部切断側面図である。
【図５】微細化する際に起こる問題を説明する為のＲｅＲＡＭを表す要部切断側面図である。
【図６】ＲｅＲＡＭ素子の間隔に加工ルールを適用して構成したＲｅＲＡＭを表す要部説明図である。
【符号の説明】
【００３６】
Ｍ１乃至Ｍ７  メタル配線
Ｖ１乃至Ｖ５  ビア
ＰL   配線ピッチ
ＰR   ＲｅＲＡＭ素子ピッチ
ＷＬ  ワード線
ＳＬ  接地（ＧＮＤ）線
ＢＬ  ビット線
７  ＲｅＲＡＭ素子
１１  コラム（列）系制御回路
１２  接続領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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