(57)【要約】      （修正有）【課題】多層基板の部品実装密度の向上が図れるとともに、多層基板に対する部品の固定にリフローを用いても問題が生じないインダクタ回路を得ること。【解決手段】多層基板１００の内層にインダクタ素子１１及び１２を対向配置し、インダクタ素子１１の一端をビアホール１３ａにて導体パターン１４−１に接続し、他端をビアホール１３ｂにて配線パターン１４−２に接続する。他方のインダクタ素子１２も同様にその一端をビアホール１５ａにて配線パターン１６−１に接続し、他端をビアホール１５ｂにて導体パターン１６−２に接続する。さらに、一方のインダクタ素子１１と他方のインダクタ素子１２との対向領域をキャビティ２１にて空気層として、空気層を介したＭ結合構成とする。【選択図】図４
2008091500.tif 000002
【特許請求の範囲】
【請求項１】
多層基板と、前記多層基板に構成された複数のインダクタ素子とを備え、前記複数のインダクタ素子の一部又は全てが前記多層基板の内層に構成され、前記複数のインダクタ素子が基板内層を挟んで対向配置されていることを特徴とするインダクタ回路。
【請求項２】
多層基板と、前記多層基板に構成された複数のインダクタ素子と、前記多層基板の内層に形成されたキャビティとを備え、前記複数のインダクタ素子の一部又は全てが前記多層基板の内層に構成され、前記複数のインダクタ素子の一部を前記キャビティにおいて基板積層双方の一方の面となる第１の基板内層面に形成し、前記複数のインダクタ素子の他の一部を前記キャビティにおいて基板積層双方の他方の面となる第２の基板内層面に形成し、前記第１の基板内層面に形成されたインダクタ素子と前記第２の基板内層面に形成されたインダクタ素子とが空気層を介して対向配置されることを特徴とするインダクタ回路。
【請求項３】
請求項１又は請求項２記載のインダクタ回路と、前記インダクタ回路の各インダクタ素子にそれぞれ接続された複数のコンデンサとを具備したことを特徴とする複同調回路。
【請求項４】
請求項１又は請求項２記載のインダクタ回路において対向配置された一方のインダクタ素子の一端を接地すると共に他端を非接地とし、他方のインダクタ素子の両端を非接地としたことを特徴とする平衡−不平衡変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタ素子同士を対向配置してＭ結合させるようにしたインダクタ回路に関する。
【背景技術】
【０００２】
従来、ＲＦ回路等においてインダクタ素子同士を対向させてなるインダクタ回路が、フィルタ、平衡−不平衡変換回路又はトランスといった種々の用途に利用されている。
【０００３】
図１２はインダクタ回路を複調同調回路に利用した従来例である（例えば特許文献１参照）。絶縁基板１０１上には一次同調回路１０２と二次同調回路１０３とが構成される。一次同調回路１０２は線材を巻き回して形成したコイル１０２ａ、表面実装型のバラクタダイオード１０２ｂ、チップコンデンサ１０２ｃ等を有し、これらが絶縁基板１０１上に取り付けられる。これらの部品は絶縁基板１０１に形成した配線導体１０１ａによって互いに接続されて並列同調回路を構成する。そして、コイル１０２ａの一端に導体パターン１０１ｂが接続される。また、コイル１０１ａの他端に接続された配線導体１０１ａが一次同調回路１０２の入力端となる。同様に、二次同調回路１０３は線材を巻き回して形成したコイル１０３ａ、表面実装型のバラクタダイオード１０３ｂ、チップコンデンサ１０３ｃ等を有し、これらが絶縁基板１０１上に取り付けられる。二次同調回路１０３のコイル１０３ａは一次同調回路１０２のコイル１０２ａに対向して取り付けられる。これらの部品は絶縁基板１０１に形成した導体１０１ｃによって互いに接続されて並列同調回路を構成する。そして、コイル１０３ａの一端が導体パターン１０１ｂに接続される。また、コイル１０３ａの他端に接続された配線導体１０１ｃが二次同調回路１０３の出力端となる。そして、一次同調回路１０２の入力端である配線導体１０１ａが前段の高周波増幅回路１０４に接続され、二次同調回路１０３の出力端である配線導体１０１ｃが次段の混合回路１０５に接続される。絶縁基板１０１上には高周波増幅回路１０等に電源電圧を供給するための帯状の配線導体１０６等が設けられる
【特許文献１】特開２００３−１１０４０８号公報
【特許文献２】特開２００３−６０５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した複同調回路に設けられたインダクタ回路は、絶縁基板１０１上においてコイル１０２ａと１０３ａとを対向させて取り付ける構造であるので、基板表面上の占有面積が広くなり、小型化が困難であった。
【０００５】
また、基板に対する部品の固定をリフローにより行う場合、２つのコイル１０２ａ，１０２ｂ間の磁気的な結合を機械的に調整するので、リフローによってはんだ付けを行った場合、その調整がずれてしまう虞があった。
【０００６】
本発明は、表面実装密度の向上が図れるとともに、多層基板に対する部品の固定にリフローを用いても問題が生じないインダクタ回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のインダクタ回路は、多層基板と、前記多層基板に構成された複数のインダクタ素子とを備え、前記複数のインダクタ素子の一部又は全てが前記多層基板の内層に構成され、前記複数のインダクタ素子が基板内層を挟んで対向配置されていることを特徴とする。
【０００８】
この構成によれば、インダクタ回路を構成する複数のインダクタ素子の少なくとも一部を多層基板の内層に設けたので、多層基板表面のスペースを確保することが可能となり、部品実装密度の向上が図れる。また、多層基板への固定にリフローを用いても対向させたインダクタ素子間の磁気的な調整ずれが生じずることがない。
【０００９】
本発明のインダクタ回路は、多層基板と、前記多層基板に構成された複数のインダクタ素子と、前記多層基板の内層に形成されたキャビティとを備え、前記複数のインダクタ素子の一部又は全てが前記多層基板の内層に構成され、前記複数のインダクタ素子の一部を前記キャビティにおいて基板積層双方の一方の面となる第１の基板内層面に形成し、前記複数のインダクタ素子の他の一部を前記キャビティにおいて基板積層双方の他方の面となる第２の基板内層面に形成し、前記第１の基板内層面に形成されたインダクタ素子と前記第２の基板内層面に形成されたインダクタ素子とが空気層を介して対向配置されることを特徴とする。
【００１０】
この構成によれば、基板内層に設けたキャビティを介してインダクタ素子が対向配置されるので、インダクタ素子間の比誘電率εｒを略「１」にでき、静電結合による誘電損失等を低く抑えることができ、損失の少ないインダクタ回路を実現できる。
【００１１】
また、本発明の複同調回路は、上記何れかのインダクタ回路と、前記インダクタ回路の各インダクタ素子にそれぞれ接続された複数のコンデンサとを具備したことを特徴とする。
【００１２】
また、本発明の平衡−不平衡変換回路は、上記インダクタ回路において対向配置された一方のインダクタ素子の一端を接地すると共に他端を非接地とし、他方のインダクタ素子の両端を非接地としたことを特徴とする。
【００１３】
これらの構成によれば、複同調回路又は平衡−不平衡回路において、多層基板への部品の固定にリフローを用いても、対向するインダクタ素子間の磁気的な調整ずれが生じないので、ばらつきの少ない一定品質の平衡不平衡回路を実現できる。
【発明の効果】
【００１４】
本発明によれば、表面実装密度の向上を図ることができると共に、多層基板に対する部品の固定にリフローを用いてもずれの発生を防止することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について添付図面を参照して詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１に係るインダクタ回路を示す断面図である。図２は、本実施の形態のインダクタ回路を構成するインダクタ形成部の配線（電極）パターンを示す平面図であり、図１はこの図のＡ−Ａ線断面図である。図３は、本実施の形態のインダクタ回路の等価回路を示す図である。
【００１６】
本実施の形態のインダクタ回路１０が構成される多層基板１００は、例えばＬＴＣＣ(Low Temperature Co-fired Ceramics、低温焼成セラミック)からなる誘電体層からなる第１層から第５層１００−１〜１００−５を積層したものである。
【００１７】
インダクタ回路１０は、図２に示すようにそれぞれが渦巻き形状に形成されており、第３層１００−３を挟んで対向配置された２つのインダクタ素子１１及び１２からなる。一方のインダクタ素子１１は、多層基板１００の上から２番目の第２層１００−２と３番目の第３層１００−３との間となる第３層１００−３上面に形成されている。他方のインダクタ素子１２は、多層基板１００の第３層１００−３と上から４番目の第４層１００−４との間となる第４層１００−４上面に形成されている。
【００１８】
渦巻き形状に形成されたインダクタ素子１１の両端は、第２層１００−２を貫通するビアホール１３ａ，１３ｂを介して導体パターン１４−１，１４−２にそれぞれ導通接続されている。導体パターン１４−１，１４−２は第２層１００−２の上面に形成されており、インダクタ素子１１の一端部に接続されることとなる端子１４ａと、インダクタ素子１１の他端部に接続されることとなる端子１４ｂとを有する。
【００１９】
もう一方のインダクタ素子１２の両端は、第４層１００−４を貫通するビアホール１５ａ，１５ｂを介して導体パターン１６−１、１６−２に導通接続されている。導体パターン１６−１，１６−２は第５層１００−５の上面に形成され、インダクタ素子１２の両端部に接続されることとなる端子１６ａ，１６ｂを有する。
【００２０】
インダクタ回路１０をトランスとして用いる場合は、図３に示すように一方のインダクタ素子１１の巻き数Ｔ１と他方のインダクタ素子１２の巻き数Ｔ２を、仕様により任意の巻数にすることになる。
【００２１】
多層基板１００の上面となる第１層１００−１の上面、並びに多層基板１００の下面となる第５層１００−５の下面にはインダクタ回路１０を構成するインダクタ素子１１，１２の導体パターンは現れないようにしている。なお、多層基板１００の上面又は下面の一方にインダクタ素子１１又は１２の導体パターンが現れるようにしても良い。
【００２２】
以上のように構成された本実施の形態１では、インダクタ回路１０が多層基板１００の内部に構成され、一方のインダクタ素子１２と他方のインダクタ素子１２との間は誘電体層からなる第３層１００−３を介してＭ結合することになる。
【００２３】
このように、本実施の形態のインダクタ回路１０によれば、インダクタ素子１１又は１２の少なくとも一方を多層基板１００の内層に構成したので、多層基板表面又は裏面のスペースを確保することが可能となり、部品実装密度の向上が図れる。また、多層基板１００への部品の固定にリフローを用いても、対向するインダクタ素子１１、１２間の磁気的な調整ずれが生じないので、ばらつきの少ない一定の品質を得ることができる。
【００２４】
（実施の形態２）
次に、本発明の実施の形態２に係るインダクタ回路について説明する。
本実施の形態に係るインダクタ回路は、多層基板内部にキャビティを設け、当該キャビティにてインダクタ素子を、空気層を介して対向配置したものである。
【００２５】
図４は、実施の形態２に係るインダクタ回路２０の断面図である。なお、同図において前述した図１と共通する部分に同一の符号を付けてその説明を省略する。
本実施の形態２では、一方のインダクタ素子１１と他方のインダクタ素子１２とが対向配置される第３層１００−３の一部にキャビティ２１を設けている。一方のインダクタ素子１１は、第１の基板内層面となるキャビティ２１の天井面を形成する第２層１００−２の下面に形成されている。他方のインダクタ素子１２は、第２の基板内層面となるキャビティ２１の底面を形成する第４層１００−２の上面に形成されている。したがって、対向配置されるインダクタ素子１１，１２間は空気層を介してＭ結合することになる。
【００２６】
インダクタ素子１１、１２間にキャビティ２１を設けることで、インダクタ素子１１、１２間の比誘電率εｒを略「１」にすることができ、インダクタ素子１１、１２間の静電結合による誘電損失等を低く抑えることができる。すなわち、インダクタ素子１１、１２間には磁気的な結合の他に静電的な結合が生じるので、インダクタ素子１１、１２間を空気で満たすことで比誘電率εｒを略「１」にすることができる。
【００２７】
このように本実施の形態によれば、多層基板１００内部にキャビティ２１を設け、当該キャビティ２１を介してインダクタ回路２０のインダクタ素子１１，１２を対向配置したので、誘電体層を介してＭ結合させる構成に比べて、損失を小さくできて結合力を高めることができ、低損失のインダクタ回路を実現できる。
【００２８】
（実施の形態３）
次に、本発明の実施の形態３に係る複同調回路について説明する。
図５は、本発明の実施の形態３に係る複同調回路を構成した多層基板の断面図であり、図６は本実施の形態３の複同調回路を構成する導体パターンを抜き出した斜視図である。また、図７は本実施の形態３の複同調回路の等価回路を示す図である。なお、図５において前述した図１と共通する部分には同一の符号を付けてその説明を省略する。
【００２９】
本実施の形態３に係る複同調回路は、複数の誘電体層からなる多層基板１００と、この多層基板１００の内部に設けられた上記実施の形態１と同様のインダクタ回路３０と、多層基板１００の内部にインダクタ回路３０に隣接してそれぞれ設けられたコンデンサ３１，３２とから構成される。
【００３０】
本実施の形態３の複同調回路に用いられるインダクタ回路３０は、上述した実施の形態１と同様の構成を有している。すなわち、多層基板１００の内部に第３層１００−３を挟んで対向配置された一対のインダクタ素子１１，１２で構成されている。一方のインダクタ素子１１の一端部であって渦巻状をなす中心部側端部はビアホール１３ｂを介して第２層１００−２上面に形成された導体パターン１４−１に接続され、さらに導体パターン１４−１が同第２層１００−２上面に形成されたコンデンサ３１の一方の電極パターン３１ａに接続されている。また渦巻状をなすインダクタ素子１１の外側端子は第３層１００−３上面に形成されたコンデンサ３１の他方の電極パターン３１ｂに接続されている。これにより、図７に示すように一方のインダクタ素子１１の両端がコンデンサ３１の両極間に接続されたことになる。
【００３１】
他方のインダクタ素子１２の中心部側端部はビアホール１５ｂを介して第５層１００−５上面に形成された導体パターン１６−２に接続され、さらに導体パターン１６−２が同第５層１００−５上面に形成されたコンデンサ３２の一方の電極パターン３２ａに接続されている。またインダクタ素子１２の外側端子は第４層１００−４表面に形成されたコンデンサ３２の他方の電極パターン３２ｂに接続されている。これにより、図７に示すように他方のインダクタ素子１２の両端がコンデンサ３２の両極間に接続されたことになる。
【００３２】
なお、図６に示すようにコンデンサ３１及び３２は、ともに２つの板状の電極パターン（３１ａ，３１ｂ）（３２ａ，３２ｂ）及びその間に介在する誘電体層１００−２、１００−４で構成される。
【００３３】
以上のように構成された本実施の形態では、一方のインダクタ素子１１及びコンデンサ３１でＬＣ共振回路が形成され、他方のインダクタ素子１２及びコンデンサ３２でＬＣ共振回路が形成される。２つのＬＣ共振回路にて複同調回路を構成することになる。
【００３４】
このように、本実施の形態３の複同調回路は、インダクタ回路２０を多層基板１００の層内に構成したので、多層基板１００への部品の固定にリフローを用いても、対向配置したインダクタ素子１１、１２間の磁気的な調整ずれが生じないので、ばらつきの少ない一定品質の複同調回路を実現でき、また平面実装密度の向上を図ることもできる。
【００３５】
（実施の形態４）
図８は、本発明の実施の形態４に係る複同調回路を示す断面図である。なお、同図において前述した図５と共通する部分に同一の符号を付けてその説明を省略する。
【００３６】
本実施の形態４の複同調回路は、多層基板１００の内部に構成されたインダクタ回路４０が、上述した実施の形態２のインダクタ回路２０と同様に、一対のインダクタ素子１１、１２がキャビティ４１を介して対向配置されている。その他の構成は上記実施の形態３と同様である。
【００３７】
このように本実施の形態４によれば、複同調回路のインダクタ回路４０を多層基板１００の内部に構成すると共にインダクタ素子１１、１２をキャビティ４１により空気層を介して対向配置したので、インダクタ素子１１、１２間の静電結合による誘電損失等を低く抑えることができ、また平面実装密度の向上を図ることもできる。
【００３８】
（実施の形態５）
次に、本発明の実施の形態５に係る平衡−不平衡変換回路について説明する。
図９は、本実施の形態５に係る平衡−不平衡変換回路を示す断面図であり、図１０は、本実施の形態に係る平衡−不平衡変換回路の等価回路を示す図である。なお、図９において前述した図１と共通する部分に同一の符号を付けてその説明を省略する。
【００３９】
本実施の形態５の平衡−不平衡変換回路は、上記実施の形態１と同一構成のインダクタ回路５０を備えている。他方のインダクタ素子１２の中心側端部に接続された導体パターン１６−２の端部１６ｂが第５層１００−５に形成したビアホール５１を介して第５層１００−５の下面に形成したグラウンドパターン５２に導通接続している。その他の構成は上記実施の形態１と同様である。
【００４０】
以上のように構成された平衡−不平衡変換回路では、一方のインダクタ素子１１の両端となる端子１４ａ，１４ｂに入力された平衡入力が他方のインダクタ素子１２の一方の端子１６ａから不平衡出力として取り出される。また、他方のインダクタ素子１２の端子１６ａに入力される不平衡入力は一方のインダクタ素子１１の端子１４ａ，１４ｂから平衡出力として取り出される。
【００４１】
このように本実施の形態５の平衡−不平衡変換回路によれば、インダクタ回路５０を多層基板１００の層内に構成することで、多層基板１００への部品の固定にリフローを用いても、対向配置されるインダクタ素子１１、１２間の磁気的な調整ずれが生じないので、ばらつきの少ない一定品質の平衡−不平衡変換回路を実現でき、また平面実装密度の向上を図ることもできる。
【００４２】
（実施の形態６）
図１１は、本発明の実施の形態６に係る平衡−不平衡変換回路を示す断面図である。なお、同図において前述した図９と共通する部分に同一の符号を付けてその説明を省略する。
【００４３】
本実施の形態６の平衡−不平衡変換回路は、実施の形態２と同様のインダクタ回路６０を備え、上述した実施の形態５のインダクタ回路５０と同様に、他方のインダクタ素子１２の一端部が導体パターン１６−２、ビアホール５１を介してグラウンドパターン５２に導通接続されている。
【００４４】
また、本実施の形態６では、多層基板１００の内部の第３層１００−３に相当する所定領域に空気層を形成するキャビティ６１が形成されている。キャビティ６１の天井面となる第２層１００−２の下面に一方のインダクタ素子１１を形成し、キャビティ６１の底面となる第４層１００−４の上面に他方のインダクタ素子１２を形成して、空気層（６１）を介してインダクタ素子１１，１２を対向配置している。その他の構成は上記実施の形態５と同様である。
【００４５】
このような本実施の形態６によれば、多層基板１００の内部に平衡−不平衡変換回路のインダクタ回路６０を構成すると共に、インダクタ素子１１、１２間にキャビティ６１を設けたので、インダクタ素子１１、１２間の静電結合による誘電損失等を低く抑えることができる。
【００４６】
なお、上記実施の形態１〜６では、インダクタ素子１１及び１２を多層基板１００の内層に設けたが、いずれか一方のインダクタ素子を多層基板１００の一方の基板面状に設けても良い。また、多層基板１００内において対向配置させるインダクタンス素子数は一対に限られるものではなく、３つ以上のインダクタ素子を対向配置させるように構成することも可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１に係るインダクタ回路を構成した多層基板の断面図
【図２】本発明の実施の形態１に係るインダクタ回路のインダクタ素子を示す平面図
【図３】本発明の実施の形態１に係るインダクタ回路の等価回路を示す図
【図４】本発明の実施の形態２に係るインダクタ回路を構成した多層基板の断面図
【図５】本発明の実施の形態３に係る複同調回路を構成した多層基板の断面図
【図６】実施の形態３の複同調回路を構成する導体パターンの斜視図
【図７】本発明の実施の形態３に係る複同調回路の等価回路を示す図
【図８】本発明の実施の形態４に係る複同調回路を構成した多層基板の断面図
【図９】本発明の実施の形態５に係る平衡−不平衡変換回路を構成した多層基板の断面図
【図１０】本発明の実施の形態５に係る平衡−不平衡変換回路の等価回路を示す図
【図１１】本発明の実施の形態６に係る平衡−不平衡変換回路を構成した多層基板の断面図
【図１２】従来の複同調回路の構成図
【符号の説明】
【００４８】
１０、２０、３０、４０、５０、６０…インダクタ回路、１１…一方のインダクタ素子、１２…他方のインダクタ素子、１３ａ，１３ｂ、１５ａ，１５ｂ…ビアホール、１４−１，１４−２，１６−１，１６−２…導体パターン、１４ａ，１４ｂ，１６ａ，１６ｂ…端子、２１、４１、６１…キャビティ、３１，３２…コンデンサ、５２…グラウンドパターン、１００…多層基板、１００−１〜１００−５…第１層から第５層。
【図１】
2008091500.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008091500.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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