(57)【要約】【課題】露光マスクを総４回用いて薄膜トランジスタアレイ基板を形成し、工程を簡素化して工程費用を節減できるＴＦＴアレイ基板及びその製造方法を提供する。【解決手段】ゲート配線、ゲート配線から分岐されるゲート電極、及びゲート配線の終端に形成されるゲートパッドからなるゲート配線層と、ゲート配線層上に形成されるゲート絶縁膜と、ゲート電極上部のゲート絶縁膜上に形成された半導体層と、ゲート配線に交差するデータ配線、半導体層の両側に形成されるソース／ドレイン電極、及びデータ配線の終端に形成されるデータパッドからなるデータ配線層と、ドレイン電極と接する画素電極と、ゲートパッド及びデータパッドに接する第１及び第２酸化防止膜と、データ配線層上に積層される少なくとも２層の保護膜とを備え、２層の保護膜のうち最上層の保護膜は、画素電極と第１及び第２酸化防止層が形成された領域を除いた残りの領域に形成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上に形成されるゲート配線、前記ゲート配線から分岐されるゲート電極、及び前記ゲート配線の終端に形成されるゲートパッドによって構成されるゲート配線層と、
前記ゲート配線層上に形成されるゲート絶縁膜と、
前記ゲート電極上部のゲート絶縁膜上に形成された半導体層と、
前記ゲート配線に交差するデータ配線、前記半導体層の両側にそれぞれ形成されるソース／ドレイン電極、及び前記データ配線の終端に形成されるデータパッドによって構成されるデータ配線層と、
前記ドレイン電極とコンタクトされる画素電極と、
前記ゲートパッド及びデータパッドにコンタクトされる第１及び第２酸化防止膜と、
前記データ配線層上に積層される少なくとも２層の保護膜と、を備えており、
前記少なくとも２層の保護膜のうち最上層の保護膜は、前記画素電極と第１及び第２酸化防止層が形成された領域を除いた残りの領域に形成されることを特徴とするＴＦＴアレイ基板。
【請求項２】
前記少なくとも２層の保護膜は、
前記データ配線層を覆うように順次積層される第１乃至第３保護膜を含むことを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項３】
前記第１保護膜は、シリコン窒化物（ＳｉＮｘ）の無機絶縁物質であり、前記第３保護膜は、ＳｉＯ２の無機絶縁物質で形成され、
前記第２保護膜は、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）またはアクリル樹脂の有機絶縁物質で形成されることを特徴とする請求項２に記載のＴＦＴアレイ基板。
【請求項４】
前記データ配線と画素電極は、その縁部がオーバーラップされることを特徴とする請求項３に記載のＴＦＴアレイ基板。
【請求項５】
前記少なくとも２層の保護膜は、
前記データ配線層を覆うように順次形成される第１及び第２保護膜を含むことを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項６】
前記第１保護膜は、シリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）の無機絶縁物質で形成され、
前記第２保護膜は、ＳｉＯ２の無機絶縁物質で形成されることを特徴とする請求項５に記載のＴＦＴアレイ基板。
【請求項７】
前記データ配線及びデータパッドの下部には、前記半導体層形成用物質が同一パターンでさらに備わり、前記半導体層及びソース／ドレイン電極の一縁部が一致することを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項８】
前記画素電極と第１及び第２酸化防止膜は、同一層に備わることを特徴とする請求項１に記載のＴＦＴアレイ基板。
【請求項９】
前記画素電極は、前記少なくとも２層の保護膜を貫通するコンタクトホールを通して前記ドレイン電極にコンタクトされ、
前記第１酸化防止膜は、前記少なくとも２層の保護膜及びゲート絶縁膜を貫通する第１オープン領域を通して前記ゲートパッドにコンタクトされ、
前記第２酸化防止膜は、前記少なくとも２層の保護膜を貫通する第２オープン領域を通して前記データパッドにコンタクトされることを特徴とする請求項８に記載のＴＦＴアレイ基板。
【請求項１０】
前記コンタクトホールは、前記画素電極と重畳される領域の前記少なくとも２層の保護膜を除去して形成されることを特徴とする請求項９に記載のＴＦＴアレイ基板。
【請求項１１】
基板上にゲート配線、ゲート電極及びゲートパッドによって構成されるゲート配線層を形成する段階と、
前記ゲート配線層を含む全面にゲート絶縁膜を形成する段階と、
前記ゲート電極にオーバーラップされる半導体層を形成する段階と、
前記ゲート配線に交差するデータ配線、前記半導体層の両側にそれぞれ備わるソース／ドレイン電極、前記データ配線の終端に連結されるデータパッドによって構成されるデータ配線層を形成する段階と、
前記データ配線層を含む全面に少なくとも２層の保護膜を形成する段階と、
前記少なくとも２層の保護膜のうち最上層の保護膜上にフォトレジストパターンを形成する段階と、
前記フォトレジストパターンをマスクとして用いて前記少なくとも２層の保護膜を選択的にエッチングし、コンタクトホールと第１及び第２オープン領域を形成すると同時に、前記フォトレジストパターン下部の前記最上層の保護膜を水平にオーバーエッチングする段階と、
前記フォトレジストを含む全面に導電物質を蒸着する段階と、
前記フォトレジストをリフトオフして前記導電物質をパターニングすることで、前記コンタクトホールを通して前記ドレイン電極にコンタクトされる画素電極と、前記第１及び第２オープン領域を通して前記ゲートパッド及びデータパッドにそれぞれコンタクトされる第１及び第２酸化防止膜を形成する段階と、を含んで構成されることを特徴とするＴＦＴアレイ基板の製造方法。
【請求項１２】
前記フォトレジストパターンは、前記コンタクトホールと第１及び第２オープン領域が形成される部分で完全に除去され、前記画素電極が形成される部分で中間段差を有し、残りの領域で除去されずに残存することを特徴とする請求項１１に記載のＴＦＴアレイ基板の製造方法。
【請求項１３】
前記少なくとも２層の保護膜を形成する段階で、
前記データ配線層を覆うように第１乃至第３保護膜を順次積層し、
前記コンタクトホールと第１及び第２オープン領域を形成すると同時に、前記フォトレジストパターン下部の前記最上層の保護膜を水平にオーバーエッチングする段階で、
前記第３保護膜は乾式エッチングでエッチングし、前記第２保護膜はアッシング工程でエッチングし、前記第１保護膜は湿式エッチングでエッチングすることを特徴とする請求項１２に記載のＴＦＴアレイ基板の製造方法。
【請求項１４】
前記アッシング工程で、中間段差のフォトレジストパターンがアッシングされて完全に除去されることを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１５】
前記第１保護膜は、ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）でエッチングすることを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１６】
前記第１保護膜をＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）でエッチングする段階で、前記フォトレジストパターン下部の第３保護膜を水平にオーバーエッチングすることを特徴とする請求項１５に記載のＴＦＴアレイ基板の製造方法。
【請求項１７】
前記第１保護膜は、シリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）の無機絶縁物質で形成され、
前記第２保護膜は、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）またはアクリル樹脂の有機絶縁物質で形成され、
前記第３保護膜は、ＳｉＯ２で形成されることを特徴とする請求項１３に記載のＴＦＴアレイ基板の製造方法。
【請求項１８】
前記少なくとも２層の保護膜を形成する段階で、
前記データ配線層を覆うように第１及び第２保護膜を順次積層し、
前記フォトレジストパターンをマスクとして用いて第１及び第２保護膜を選択的にエッチングし、第１及び第２オープン領域を形成する段階で、
前記第１及び第２保護膜を乾式エッチングすることを特徴とする請求項１２に記載のＴＦＴアレイ基板の製造方法。
【請求項１９】
前記フォトレジストパターンをマスクとして用いて第１及び第２保護膜を選択的にエッチングし、第１オープン領域を形成する段階で、
前記ゲートパッド上部のゲート絶縁膜を一部残しておくことを特徴とする請求項１８に記載のＴＦＴアレイ基板の製造方法。
【請求項２０】
前記フォトレジストパターンをマスクとして用いて第１及び第２保護膜を選択的にエッチングし、第１及び第２オープン領域を形成する段階以後に、
前記フォトレジストパターンに対してアッシング工程を行い、中間段差のフォトレジストパターンを除去することを特徴とする請求項１９に記載のＴＦＴアレイ基板の製造方法。
【請求項２１】
前記ゲートパッドの上部に一部残されたゲート絶縁膜は、前記アッシング工程で除去することを特徴とする請求項２０に記載のＴＦＴアレイ基板の製造方法。
【請求項２２】
前記フォトレジストパターン下部の第２保護膜を水平にオーバーエッチングし、前記ドレイン電極が露出されるコンタクトホールを形成する段階で、
前記第１保護膜より前記第２保護膜のエッチング速度が速いエッチントを用いて湿式エッチングすることを特徴とする請求項１８に記載のＴＦＴアレイ基板の製造方法。
【請求項２３】
前記湿式エッチングで、ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）をエッチャントとして用いることを特徴とする請求項２２に記載のＴＦＴアレイ基板の製造方法。
【請求項２４】
前記第１保護膜は、シリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）の無機絶縁物質で形成され、
前記第２保護膜は、ＳｉＯ２で形成されることを特徴とする請求項１８に記載のＴＦＴアレイ基板の製造方法。
【請求項２５】
前記コンタクトホールは、前記ドレイン電極上部の前記少なくとも２層の保護膜を除去して形成され、
前記第１オープン領域は、前記ゲートパッド上部の前記少なくとも２層の保護膜及びゲート絶縁膜を除去して形成され、
前記第２オープン領域は、前記データパッド上部の前記少なくとも２層の保護膜を除去して形成されることを特徴とする請求項１１に記載のＴＦＴアレイ基板の製造方法。
【請求項２６】
前記コンタクトホールは、前記画素電極と重畳される領域の前記少なくとも２層の保護膜を除去して形成されることを特徴とする請求項２５に記載のＴＦＴアレイ基板の製造方法。
【請求項２７】
前記半導体層及びデータ配線層は、回折露光マスクを用いて同時に形成されることを特徴とする請求項１１に記載のＴＦＴアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ  Ｄｅｖｉｃｅ；ＬＣＤ）に関するもので、特に、露光マスクの使用回数を減少させ、工程時間及び工程単価を節減するとともに、フォトレジストパターン下部の保護膜をオーバーエッチングしてフォトレジストパターンのリフトオフ方式を容易に行うためのＴＦＴアレイ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示素子は、コントラスト比が大きく、階調表示や動画像表示に適しており、電力消費が少ないという特徴のため、平板ディスプレイのうちその比重が増大している。
【０００３】
上記のような液晶表示素子は、動作遂行のために基板に駆動素子または配線などの多様なパターンを形成するが、パターン形成技術としては、一般的にフォトリソグラフィ技術が用いられる。
【０００４】
前記フォトリソグラフィ技術は、パターンが形成される基板上のフィルム層に、紫外線で感光する材料であるフォトレジストをコーティングし、露光マスクに形成されたパターンをフォトレジスト上にそのまま露光して現像し、このパターニングされたフォトレジストをマスクとして活用して前記フィルム層をエッチングした後、フォトレジストをストリップする一連の複雑な過程からなる。
【０００５】
従来技術に係る液晶表示素子用ＴＦＴアレイ基板は、基板上にゲート配線層、ゲート絶縁膜、半導体層、データ配線層、保護膜、画素電極を形成するために、通常、５〜７マスク技術を用いるが、マスクを用いるフォトリソグラフィ技術の回数が多くなると、工程エラーの発生確率が増加する。
【０００６】
最近、上記のような問題点を克服するために、フォトリソグラフィ工程の回数を最小限に減少させることで、生産性を高めて工程マージンを確保するための"低マスク技術"が活発に研究されている。
【０００７】
以下、従来技術に係るＴＦＴアレイ基板の製造方法を、添付の図面に基づいて説明する。
【０００８】
図１Ａ〜図１Ｅは、従来技術に係るＴＦＴアレイ基板の工程断面図である。
【０００９】
従来技術に係る液晶表示素子用ＴＦＴアレイ基板を形成するために、まず、図１Ａに示すように、基板１１上に銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）などの低抵抗金属物質を蒸着した後、第１マスクを用いたフォトリソグラフィ工程及びエッチング工程を適用して複数個のゲート配線（図示せず）、ゲート電極１２ａ及びゲートパッド２２を形成する。
【００１０】
前記フォトリソグラフィ工程及びエッチング工程は、次のように進行される。
【００１１】
すなわち、耐熱性に優れた透明なガラス基板１１上に抵抗の低い金属を高温で蒸着し、その上にフォトレジストを塗布した後、このフォトレジスト上部に、パターン層が備わった第１マスクを位置させて光を選択的に照射することで、第１マスクのパターン層と同一のパターンを前記フォトレジスト上に形成する。
【００１２】
次いで、現像液を用いて光を受けた部分のフォトレジストを除去し、フォトレジストをパターニングする。このパターニングされたフォトレジストから露出した部分の金属を選択的にエッチングし、所望のパターンを得る。
【００１３】
次いで、図１Ｂに示すように、前記ゲート電極１２ａを含む全面にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）などの無機物質を高温で蒸着し、ゲート絶縁膜１３を形成する。
【００１４】
次いで、前記ゲート絶縁膜１３上に非晶質シリコンを蒸着し、第２マスクを用いたフォトリソグラフィ工程でパターニングすることで、前記ゲート電極１２ａにオーバーラップされるように前記ゲート絶縁膜１３上に島状の半導体層１４を形成する。
【００１５】
次いで、図１Ｃに示すように、前記半導体層１４を含む全面に銅（Ｃｕ）、アルミニウム（Ａｌ）、アルミニウム合金（ＡｌＮｄ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）などの低抵抗金属物質を蒸着し、第３マスクを用いたフォトリソグラフィ技術でパターニングしてデータ配線層を形成する。
【００１６】
前記データ配線層は、前記ゲート配線と交差して単位画素領域を定義するデータ配線（図示せず）と、前記半導体層１４の縁部にオーバーラップされるソース電極１５ａ及びドレイン電極１５ｂと、パッド部領域のデータパッド２５と、を含む。
【００１７】
上記のように積層されたゲート電極１２ａ、ゲート絶縁膜１３、半導体層１４及びソース／ドレイン電極１５ａ，１５ｂは、単位ピクセルに印加される電圧のオン／オフを制御する薄膜トランジスタをなす。
【００１８】
次いで、図１Ｄに示すように、前記ドレイン電極１５ｂを含む全面にＢＣＢなどの有機絶縁物質またはＳｉＮｘの無機絶縁物質を塗布し、保護膜１６を形成する。そして、第４マスクを用いたフォトリソグラフィ技術で前記保護膜１６の一部を除去し、前記ドレイン電極１５ｂが露出されるコンタクトホール７１と、前記ゲートパッド２２が露出される第１パッドオープン領域８１ａと、前記データパッド２５が露出される第２パッドオープン領域８１ｂと、を形成する。
【００１９】
次いで、図１Ｅに示すように、前記保護膜１６を含む全面にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）またはＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などの透明な導電物質を蒸着し、第５マスクを用いたフォトリソグラフィ技術を適用して前記ドレイン電極１５ｂに電気的に連結されるように画素領域に画素電極１７を形成することで、ＴＦＴアレイ基板を完成する。これと同時に、第１及び第２パッドオープン領域８１ａ，８１ｂをカバーし、ゲートパッド２２及びデータパッド２５の酸化を防止する透明導電層２７を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
従来技術に係る液晶表示素子用ＴＦＴアレイ基板は、ゲート配線層、半導体層、データ配線層、保護膜のコンタクトホール、画素電極を形成するために、最小限に総５回の露光マスクを用いるが、このように露光マスクの使用回数が増加すると、工程が複雑になり、工程時間及び工程費用が多く要されるので、工程効率が大いに低下する。
【００２１】
本発明は上記の問題点を解決するためのもので、その目的は、第１露光マスクを用いてゲート配線層をパターニングし、第２露光マスクを用いて前記エッチングストッパーを形成し、第３露光マスクを用いて半導体層、ｎ＋ａ―Ｓｉ及びデータ配線層を一括的にパターニングし、第４露光マスクを用いて画素電極及び酸化防止膜をパターニングすることで、露光マスクを総４回用いて薄膜トランジスタアレイ基板を形成し、工程を簡素化して工程費用を節減できるＴＦＴアレイ基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係るＴＦＴアレイ基板は、基板上に形成されるゲート配線、前記ゲート配線から分岐されるゲート電極、及び前記ゲート配線の終端に形成されるゲートパッドによって構成されるゲート配線層と、前記ゲート配線層上に形成されるゲート絶縁膜と、前記ゲート電極上部のゲート絶縁膜上に形成された半導体層と、前記ゲート配線に交差するデータ配線、前記半導体層の両側にそれぞれ形成されるソース／ドレイン電極、及び前記データ配線の終端に形成されるデータパッドによって構成されるデータ配線層と、前記ドレイン電極とコンタクトされる画素電極と、前記ゲートパッド及びデータパッドにコンタクトされる第１及び第２酸化防止膜と、前記データ配線層上に積層される少なくとも２層の保護膜と、を備えており、前記少なくとも２層の保護膜のうち最上層の保護膜は、前記画素電極と第１及び第２酸化防止層が形成された領域を除いた残りの領域に形成されることを特徴とする。
【００２３】
そして、前記ＴＦＴアレイ基板の製造方法は、基板上にゲート配線、ゲート電極及びゲートパッドによって構成されるゲート配線層を形成する段階と、前記ゲート配線層を含む全面にゲート絶縁膜を形成する段階と、前記ゲート電極にオーバーラップされる半導体層を形成する段階と、前記ゲート配線に交差するデータ配線、前記半導体層の両側にそれぞれ備わるソース／ドレイン電極、前記データ配線の終端に連結されるデータパッドによって構成されるデータ配線層を形成する段階と、前記データ配線層を含む全面に少なくとも２層の保護膜を形成する段階と、前記少なくとも２層の保護膜のうち最上層の保護膜上にフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして用いて前記少なくとも２層の保護膜を選択的にエッチングし、コンタクトホールと第１及び第２オープン領域を形成すると同時に、前記フォトレジストパターン下部の前記最上層の保護膜を水平にオーバーエッチングする段階と、前記フォトレジストを含む全面に導電物質を蒸着する段階と、前記フォトレジストをリフトオフして前記導電物質をパターニングすることで、前記コンタクトホールを通して前記ドレイン電極にコンタクトされる画素電極と、前記第１及び第２オープン領域を通して前記ゲートパッド及びデータパッドにそれぞれコンタクトされる第１及び第２酸化防止膜を形成する段階と、を含んで構成されることを特徴とする。
【発明の効果】
【００２４】
本発明に係るＴＦＴアレイ基板及びその製造方法は、次のような効果を有する。
【００２５】
第一に、本発明に係るＴＦＴアレイ基板は、ゲート配線層を形成する第１段階と、非晶質シリコン及び金属物質を回折露光マスクを用いて一括的にパターニングすることで、半導体層及びデータ配線層を形成する第２段階と、無機絶縁物質である第１保護膜、有機絶縁物質である第２保護膜及びＳｉＯ２である第３保護膜を回折露光マスクを用いて一括的にパターニングすることでコンタクトホール及びオープン領域を形成し、フォトレジストパターン下部の第３保護膜を水平にオーバーエッチングして△Ｐを形成するとともに、フォトレジストパターンのリフトオフ方式を適用して画素電極及び酸化防止膜を形成する第３段階でそれぞれ露光マスクを用いるので、露光マスクを総３回用いて薄膜トランジスタアレイ基板を形成することができる。
【００２６】
上記のように、露光マスクの使用回数を減少させることで、工程時間及び工程単価を節減できるようになる。
【００２７】
このとき、前記第３段階は、互いに異なるエッチング選択比を有する無機物質である第１及び第２保護膜を回折露光マスクを用いて一括的にパターニングしてコンタクトホール及びオープン領域を形成し、フォトレジストパターン下部の第２保護膜を水平にオーバーエッチングして△Ｐを形成するとともに、フォトレジストパターンのリフトオフ方式を適用して画素電極及び酸化防止膜を形成する方法に取り替えることもできる。
【００２８】
第二に、第２保護膜として誘電率の低い有機絶縁物質を用いてデータ配線と画素電極をオーバーラップさせることで、素子の開口率が向上する。その結果、低マスク工程において、有機絶縁膜を使用しないことで発生していた一般的な開口率の減少問題を解決することができる。
【００２９】
第三に、ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いてＳｉＯ２をエッチングするので、既存の乾式エッチングを用いて△Ｐを形成する場合より容易になり、結果として、フォトレジストパターンのリフトオフ工程が容易になる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施例に係るＴＦＴアレイ基板及びその製造方法を、添付の図面に基づいて説明する。
【００３１】
第１実施例
【００３２】
図２は、本発明の第１実施例に係るＴＦＴアレイ基板の平面図で、図３は、図２に示したＴＦＴアレイ基板のＩ-Ｉ'、ＩＩ-ＩＩ'及びＩＩＩ-ＩＩＩ'線断面図で、図４Ａ乃至図４Ｃは、本発明の第１実施例に係るＴＦＴアレイ基板の工程平面図で、図５Ａ乃至図５Ｈは、本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【００３３】
本発明の第１実施例に係る液晶表示素子用ＴＦＴアレイ基板は、図２及び図３に示すように、薄膜トランジスタ（ＴＦＴ）、画素電極１１７、ゲート配線１１２及びデータ配線１１５が形成されたアクティブ領域と、ゲートパッド１２２（ＧＰ）及びデータパッド１２５（ＤＰ）が形成されたパッド部領域とに区分される。
【００３４】
具体的に説明すると、前記アクティブ領域には、互いに交差するゲート配線１１２及びデータ配線１１５によってサブピクセルが定義され、前記二つの配線１１２，１１５の交差地点には、ゲート電極１１２ａ、ゲート絶縁膜１１３、半導体層１１４、ソース／ドレイン電極１１５ａ，１１５ｂが積層されて薄膜トランジスタ（ＴＦＴ）を構成する。このとき、互いに異なるパターン形態を有する半導体層１１４とソース／ドレイン電極１１５ａ，１１５ｂを一括的にパターニングするために、回折露光マスクを用いてフォトリソグラフィ工程を行うが、図２及び図３に示すように、前記半導体層１１４とソース／ドレイン電極１１５ａ，１１５ｂの一縁部が同一線上に位置し、データ配線１１５の下部に非晶質シリコン１０４が同一パターンで形成される。
【００３５】
前記データ配線層の上部には、シリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）などの無機絶縁物質を蒸着して形成された第１保護膜１１６と、ＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、アクリル樹脂などの有機絶縁物質を塗布して形成された第２保護膜１１８と、ＳｉＯ２を蒸着して形成された第３保護膜１２０とが順次積層される。このとき、第３保護膜１２０は、第２保護膜１１８及びフォトレジストと異なるエッチング選択比を有する物質で形成されるべきで、第１保護膜１１６と類似したエッチング選択比を有する物質で形成されるべきである。その結果、フォトレジストパターンのリフトオフ工程によって画素電極１１７及び酸化防止膜１５２，１５５が形成可能になる。これに対しては、以下の製造方法の説明で述べることにする。
【００３６】
そして、前記第３保護膜１２０が除去された領域の第２保護膜１１８上には、画素電極１１７が備わり、前記画素電極１１７は、第１乃至第３保護膜１１６，１１８，１２０を除去して形成されたコンタクトホール１１９を通して前記ドレイン電極１１５ｂにコンタクトされる。
【００３７】
一方、パッド部領域には、前記ゲート配線１１２から延長形成されて外部駆動回路から走査信号を伝達するゲートパッド１２２と、前記データ配線１１５から延長形成されて外部駆動回路からビデオ信号を伝達するデータパッド１２５と、が備わるが、前記ゲートパッド１２２及びデータパッド１２５の上部には、これらをそれぞれカバーする第１及び第２酸化防止膜１５２，１５５が形成される。そして、前記第１酸化防止膜１５２は、第１乃至第３保護膜１１６，１１８，１２０及びゲート絶縁膜１１３を除去して形成された第１オープン領域１６２を通して前記ゲートパッド１２２にコンタクトされ、前記第２酸化防止膜１５５は、第１乃至第３保護膜１１６，１１８，１２０を除去して形成された第２オープン領域１６５を通して前記データパッド１２５にコンタクトされる。
【００３８】
前記ゲート配線１１２、ゲート電極１１２ａ及びゲートパッド１２２が互いに同一層に備わり、前記データ配線１１５、ソース／ドレイン電極１１５ａ，１１５ｂ及びデータパッド１２５が互いに同一層に備わり、画素電極１１７と第１及び第２酸化防止膜１５２，１５５が互いに同一層に備わる。
【００３９】
上記のような本発明に係るＴＦＴアレイ基板は、互いに異なるエッチング選択比を有する第１乃至第３保護膜１１６，１１８，１２０を積層形成することを特徴とする。そして、前記第３保護膜１２０は、前記薄膜トランジスタ（ＴＦＴ）、ゲート配線１１２及びデータ配線１１５などの非開口領域にオーバーラップされるように形成され、画素電極１１７と第１及び第２酸化防止膜１５２，１５５が形成されるオープン領域で除去されることを特徴とする。すなわち、前記画素電極１１７と第１及び第２酸化防止膜１５２，１５５は、第３保護膜１２０が除去された部分のみに形成される。
【００４０】
そして、前記第２保護膜１１８としてＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）またはアクリル樹脂などの誘電率の低い有機絶縁物質を用いるので、データ配線１１５と画素電極１１７の縁部を互いにオーバーラップさせる場合も、寄生キャパシタンスがほとんど発生しない。上記のように、データ配線１１５と画素電極１１７との間に有機絶縁物質の第２保護膜１１８を介在させ、画素電極１１７の面積を最大限に大きく形成するようにデータ配線１１５と画素電極１１７を互いにオーバーラップさせることで、素子の開口率が向上する。
【００４１】
図示していないが、上記のように画素電極１１７と薄膜トランジスタ（ＴＦＴ）が形成されたＴＦＴアレイ基板は、共通電極とカラーフィルタ層が形成された対向基板と合着された後、二つの基板の間に液晶が充填されることで液晶表示素子が完成される。そして、前記液晶は、前記画素電極１１７と共通電極との間に形成される垂直電界によって駆動される。
【００４２】
前記液晶表示素子のＴＦＴアレイ基板を形成するために、まず、図４Ａ及び図５Ａに示すように、透明で耐熱性に優れた基板１１１上に、銅（Ｃｕ）、銅合金（Ｃｕ  Ａｌｌｏｙ）、アルミニウム（Ａｌ）、アルミニウムネオジム（Ａｌｕｍｉｎｕｍ  Ｎｅｏｄｙｍｉｕｍ：ＡｌＮｄ）、モリブデン（Ｍｏ）、モリブデン合金、クロム（Ｃｒ）、クロム合金、チタニウム（Ｔｉ）、チタニウム合金、銀（Ａｇ）、銀合金などの金属物質、好ましくはモリブデンとＡｌＮｄの積層膜をスパッタリング方法で順次蒸着した後、第１露光マスクを用いたフォトリソグラフィ工程及びエッチング工程で一括的にパターニングすることで、ゲート配線１１２と、このゲート配線１１２から分岐されるＴＦＴ領域のゲート電極１１２ａと、ゲートパッド部領域のゲートパッド１２２と、を形成する。
【００４３】
そして、図４Ｂ及び図５Ｂに示すように、前記ゲート電極１１２ａを含む全面にシリコン窒化物（ＳｉＮｘ）またはシリコン酸化物（ＳｉＯｘ）などの無機物質を高温で蒸着し、ゲート絶縁膜１１３を形成する。
【００４４】
次いで、前記ゲート絶縁膜１１３上に非晶質シリコン（ａｍｏｒｐｈｏｕｓ  ｓｉｌｉｃｏｎ、ａ―Ｓｉ）１０４及び金属物質１０５を順次蒸着する。前記金属物質としては、銅（Ｃｕ）、銅合金（Ｃｕ  Ａｌｌｏｙ）、アルミニウム（Ａｌ）、アルミニウム合金（Ａｌｕｍｉｎｕｍ  Ｎｅｏｄｙｍｉｕｍ：ＡｌＮｄ）、モリブデン（Ｍｏ）、モリブデン合金、クロム（Ｃｒ）、クロム合金、チタニウム（Ｔｉ）、チタニウム合金、銀（Ａｇ）、銀合金などが用いられる。
【００４５】
その後、前記非晶質シリコン１０４及び金属物質１０５の積層膜を一括的にパターニングするために、半透過露光マスクまたは回折露光マスクを用いる。具体的に説明すると、前記金属物質１０５上に、スピン法及びロールコーティング法などでＵＶ硬化性樹脂であるフォトレジストを塗布する。次いで、前記フォトレジストの上部に所定パターンが形成された第２露光マスクを覆い、フォトレジストをＵＶまたはｘ―線波長に露出させて露光する。次いで、露光されたフォトレジストを現像し、２重段差の第１フォトレジストパターン１０８を形成する。
【００４６】
前記フォトレジストを２重段差で形成するために、第２露光マスクとして半透過露光マスクまたは回折露光マスクを用いる。この回折露光マスクは、透明基板上に金属材質の遮光層及び回折層が形成され、透過領域、回折領域、遮光領域の三つの領域に分割される。透過領域の光透過率は１００％で、遮光領域の光透過率は０％で、回折領域の光透過率は、０％より大きく１００％より低い。
【００４７】
したがって、回折露光された前記フォトレジストパターン１０８の残存厚さも三つの領域に区分される。すなわち、回折露光マスクの透過領域にアラインされ、以後の現像工程でフォトレジストが完全に除去される部分と、回折露光マスクの遮光領域にアラインされ、以後の現像工程でフォトレジストが全く除去されない部分と、回折露光マスクの回折領域にアラインされ、以後の現像工程でフォトレジストが一部除去されて中間段差を有する部分に区分される。
【００４８】
これによって、回折露光及び現像されたフォトレジストパターン１０８は、２重段差を有する。すなわち、ソース／ドレイン電極が形成される領域と、データ配線及びデータパッドが形成される領域のフォトレジストは、除去されずにそのまま残っており、ソース電極とドレイン電極との間のチャネル領域のフォトレジストは中間段差を有する。
【００４９】
その後、２重段差のフォトレジストパターン１０８をマスクとして用いて前記非晶質シリコン及び金属物質の積層膜を一括的にエッチングすることで、データ配線１１５と、ＴＦＴ領域の半導体層１１４及びソース／ドレイン電極１１５ａ，１１５ｂの積層膜と、データパッド部のデータパッド１２５と、を形成する。このとき、ソース電極１１５ａとドレイン電極１１５ｂが一体型で連結された状態であり、ソース電極１１５ａとドレイン電極１１５ｂの下部には、半導体層１１４が同一パターンで形成され、前記データ配線１１５及びデータパッド１２５の下部にも、非晶質シリコン１０４が同一パターンで残るようになる。
【００５０】
次いで、低い段差を有する第１フォトレジストパターン１０８が完全に除去されるまで前記第１フォトレジストパターン１０８をアッシングし、アッシングされた第１フォトレジストパターン１０８間に露出されたソース電極１１５ａとドレイン電極１１５ｂとの間をエッチングし、ソース電極１１５ａとドレイン電極１１５ｂを互いに分離する。ソース電極１１５ａとドレイン電極１１５ｂとの間の半導体層１１４はチャネル領域になる。
【００５１】
これによって、データ配線１１５及びデータパッド１２５の下部には、非晶質シリコン１０４が同一パターンで備わり、ソース／ドレイン電極１１５ａ，１１５ｂの下部には、チャネル領域を含んで非晶質シリコン物質で形成される半導体層１１４が完成される。
【００５２】
ここで、ゲート電極１１２ａと、このゲート電極１１２ａ上部のゲート絶縁膜１１３上に形成された半導体層１１４と、この半導体層１１４の両端に形成されたソース／ドレイン電極１１５ａ，１１５ｂによって薄膜トランジスタが構成される。
【００５３】
その後、図５Ｃに示すように、残存する第１フォトレジストパターン１０８を完全に除去し、前記ソース／ドレイン電極１１５ａ，１１５ｂを含む全面にシリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）などの無機絶縁物質を塗布して第１保護膜１１６を形成し、その上にＢＣＢ（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、アクリル樹脂などの有機絶縁物質を塗布して第２保護膜１１８を形成し、その上にＳｉＯ２を蒸着して第３保護膜１２０を形成する。
【００５４】
次いで、図５Ｄに示すように、フォトレジストを塗布した後、前記フォトレジスト上部に所定パターンが形成された第３露光マスクを覆い、フォトレジストを露光した後、露光されたフォトレジストを現像して２重段差の第２フォトレジストパターン１０９を形成する。
【００５５】
前記第２フォトレジストパターン１０９を２重段差で形成するために、第３露光マスクとして回折露光マスクを用いる。回折露光マスクは、上述したように、透過領域、回折領域、遮光領域の三つの領域に分割され、回折露光された第２フォトレジストパターン１０９の残存厚さも三つの領域に区分される。
【００５６】
すなわち、ゲートパッド１２２及びデータパッド１２５がオープンされる領域と、ドレイン電極１１５ｂが露出される領域のフォトレジストは全て除去され、画素電極が形成される領域のフォトレジストは中間段差を有し、残りの領域のフォトレジストは除去されずにそのまま残存する。
【００５７】
その後、図５Ｅに示すように、２重段差の第２フォトレジストパターン１０９をマスクとして用いてＩＣＰ（Ｉｎｄｕｃｅｄ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）などの乾式エッチングで第３保護膜１２０をエッチングし、酸素（Ｏ２）プラズマを用いたアッシング工程で第２保護膜１１８をエッチングする。酸素プラズマを用いたアッシング工程では有機膜がエッチングされるので、無機絶縁物質である第１保護膜１１６はエッチングされないが、第２フォトレジストパターン１０９の段差は同時に低くなる。すなわち、後続工程で画素電極が形成される領域に該当する中間段差の第２フォトレジストパターン１０９が除去されることで第３保護膜１２０が露出され、高い段差の第２フォトレジストパターン１０９はその高さが低くなる。
【００５８】
次いで、図５Ｆに示すように、ドレイン電極１１５ｂ、ゲートパッド１２２及びデータパッド１２５をエッチングストッパーとして用いて上部の第１保護膜１１６またはゲート絶縁膜１１３をエッチングし、前記ドレイン電極１１５ｂが露出されるコンタクトホール１１９と、前記ゲートパッド１２２が露出される第１オープン領域１６２と、前記データパッド１２５が露出される第２オープン領域１６５と、を形成する。このとき、ＳｉＯ２である第３保護膜１２０も同時にエッチングされて第２フォトレジストパターン１０９と△Ｐのギャップ差を形成し、画素電極が形成される領域における第２保護膜１１８を露出させる。このとき、後続工程で第２フォトレジストパターン１０９をリフトオフさせるためにストリッパーを用いるが、△Ｐのギャップ差は、前記リフトオフ用ストリッパーを第２フォトレジストパターン１０９と第３保護膜１２０との間に浸透させるためのストリッパー浸透用空間になる。
【００５９】
具体的に説明すると、第１保護膜１１６、ゲート絶縁膜１１３及び第３保護膜１２０をＨＦ系及び／またはＮＨ４Ｆ系エッチャント、例えば、ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いた湿式エッチング工程でエッチングする。
【００６０】
特に、第３保護膜１２０は、第２フォトレジストパターン１０９と第２保護膜１１８との界面に浸透するエッチャントによって水平方向に迅速にオーバーエッチングされる。これによって、パターニングされた第３保護膜１２０の側面は、第２フォトレジストパターン１０９のエッジ部より水平方向に△Ｐだけ内側に深く窪む。第３保護膜１２０と第２フォトレジストパターン１０９との間の△Ｐが一層大きくなると、以後の工程で第２フォトレジストパターン１０９を除去するリフトオフ効率を向上できるようになる。
【００６１】
次いで、図５Ｇに示すように、前記第２フォトレジストパターン１０９を含む全面にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＡＺＯ、ＺｎＯなどの透明な導電物質１１７ａを所定の厚さで蒸着する。
【００６２】
そして、前記第２フォトレジストパターン１０９をリフトオフさせると、第２フォトレジストパターン１０９と一緒に、第２フォトレジストパターン１０９上に蒸着された透明な導電物質１１７ａが除去される。残存する透明な導電物質１１７ａは、図５Ｈに示すように、画素電極１１７と第１及び第２酸化防止膜１５２，１５５になる。
【００６３】
前記画素電極１１７は、コンタクトホール１１９を通してドレイン電極１１５ｂにコンタクトされ、前記第１及び第２酸化防止膜１５２，１５５は、それぞれゲートパッド１２２及びデータパッド１２５が外部に露出されないようにカバーし、これらゲートパッド１２２及びデータパッド１２５の酸化を防止する。
【００６４】
参考に、画素電極１１７と第１及び第２酸化防止膜１５２，１５５は、第２フォトレジストパターン１０９及び第３保護膜１２０のない領域に透明な導電物質が蒸着されて形成されるので、第３保護膜１２０が除去された部分のみに形成されたものと同一構造を有する。
【００６５】
以上説明した本発明に係るＴＦＴアレイ基板は、ゲート配線層を形成する第１段階と、非晶質シリコン及び金属物質を回折露光マスクを用いて一括的にパターニングすることで半導体層及びデータ配線層を形成する第２段階と、無機絶縁物質である第１保護膜、有機絶縁物質である第２保護膜及びＳｉＯ２である第３保護膜を回折露光マスクを用いて一括的にパターニングすることでコンタクトホール及びオープン領域を形成し、フォトレジストパターン下部の第３保護膜を水平にオーバーエッチングして△Ｐを形成するとともに、△Ｐにストリッパーを浸透させてフォトレジストパターンのリフトオフ方式を容易に行って画素電極及び酸化防止膜を形成する第３段階でそれぞれ露光マスクを用いるので、マスク工程数が減少することを特徴とする。すなわち、総３回の露光マスクを用いるので、低マスク技術として有用であると言える。
【００６６】
第２実施例
【００６７】
一方、第２実施例の第１及び第２段階は、上記の第１実施例と同一であるが、第３段階で差がある。すなわち、第１露光マスクを用いてゲート配線層を形成する第２段階と、第２露光マスクである回折露光マスクを用いて半導体層及びデータ配線層を一括的に形成するする第２段階までは上記の第１実施例と同一であるが、コンタクトホール、オープン領域、画素電極及び酸化防止膜を形成する第３段階で大きな差がある。
【００６８】
以下、第３段階のみに対して具体的に説明する。
【００６９】
図６Ａ乃至図６Ｆは、本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【００７０】
まず、図６Ａに示すように、第２段階を行うことで、ソース／ドレイン電極５１５ａ，５１５ｂ、データ配線５１５及びデータパッド５２５が形成された基板５１１の全面にシリコン窒化物（ＳｉＮｘ）、シリコン酸化物（ＳｉＯｘ）などの無機絶縁物質を蒸着して第１保護膜５１６を形成し、その上にＳｉＯ２を蒸着して第２保護膜５１８を形成する。
【００７１】
次いで、図６Ｂに示すように、フォトレジストを塗布した後、前記フォトレジスト上部に所定のパターンが形成された第３露光マスクを覆い、フォトレジストを露光した後、露光されたフォトレジストを現像して２重段差のフォトレジストパターン５０９を形成する。
【００７２】
前記第２フォトレジストパターン５０９を２重段差で形成するために、第３露光マスクとして半透過露光マスクまたは回折露光マスクを用いる。回折露光マスクは、上述したように、透過領域、回折領域、遮光領域の三つの領域に分割され、回折露光されたフォトレジストパターン５０９の残存厚さも三つの領域に区分される。
【００７３】
すなわち、ゲートパッド５２２及びデータパッド５２５がオープンされる領域のフォトレジストは全て除去され、画素電極が形成される領域のフォトレジストは中間段差を有し、残りの領域のフォトレジストは除去されずにそのまま残っている。
【００７４】
その後、図６Ｃに示すように、２重段差の第２フォトレジストパターン５０９をマスクとして用いて乾式エッチングで第１及び第２保護膜５１６，５１８をエッチングすることで、第１及び第２オープン領域５６２，５６５を形成する。第１オープン領域５６２を通してゲートパッド５２２上部のゲート絶縁膜５１３が露出され、第２オープン領域５６５を通してデータパッド５２５が露出される。
【００７５】
次いで、酸素（Ｏ２）プラズマを用いたアッシング工程で２重段差のフォトレジストパターン５０９をアッシングすることで、後続工程で画素電極が形成される領域に該当する中間段差のフォトレジストパターン５０９を除去して第２保護膜５１８を露出させ、高い段差のフォトレジストのパターン５０９はその高さが低くなる。アッシング工程によってフォトレジストパターン５０９の高さのみが低くなるのではなく、側面にもフォトレジストパターン５０９がアッシングされるので、図６Ｃに示すように、第１オープン領域５６２の幅が大きくなり、第１オープン領域５６２を通して第１及び第２保護膜５１６，５１８の縁部が露出される。
【００７６】
ここで、前記第１及び第２保護膜５１６，５１８の乾式エッチング工程とフォトレジストパターン５０９のアッシング工程では、ゲートパッド５２２上部のゲート絶縁膜５１３が完全に除去されないようにする。このようにゲートパッド５２２の上部にゲート絶縁膜５１３を残しておく理由は、後続工程である湿式エッチング工程でゲートパッド５２２の表面に損傷を与えないためである。
【００７７】
一例として、ゲート絶縁膜５１３、第１保護膜５１６及び第２保護膜５１８をそれぞれ４０００Å、２０００Å、１０００Åの厚さで形成する場合、ゲートパッド５２２の上部に約１０００Å程度のゲート絶縁膜５１３を残しておく。
【００７８】
次いで、図６Ｄに示すように、アッシングされたフォトレジストパターン５０９をマスクとして用いて第１及び第２保護膜５１６，５１８を湿式エッチングする。これによって、画素電極が形成される部分には、ドレイン電極を含むゲート絶縁膜５１３が外部に露出されるコンタクトホール５１９を形成し、第１オープン領域５６２に所定厚さだけ残っていたゲート絶縁膜５１３を完全に除去する。
【００７９】
このとき、アッシングされたフォトレジストパターン５０９の間に露出された第１及び第２保護膜５１６，５１８の縁部もエッチングされるが、湿式エッチング時に用いるエッチャントによって第１及び第２保護膜５１６，５１８のエッチング速度が変わり、結果として、第２保護膜５１８が第１保護膜５１６より水平方向に一層速くエッチングされる。これによって、第２保護膜５１８とフォトレジストパターン５０９との間に△Ｐのギャップ差が発生するが、△Ｐのギャップ差は、後続工程で前記フォトレジストパターン５０９をリフトオフさせる前記リフトオフ用ストリッパーをフォトレジストパターン５０９と第２保護膜５１８との間に浸透させるためのストリッパー浸透空間になる。
【００８０】
具体的に説明すると、第１保護膜５１６及び第２保護膜５１８をＨＦ系及び／またはＮＨ４Ｆ系エッチャント、例えば、ＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）を用いた湿式エッチング工程でエッチングする場合、ＳｉＮｘである第１保護膜５１６とＳｉＯ２である第２保護膜５１８のエッチング速度が１:５程度であるが、ＢＯＥを用いることで△Ｐを容易に形成することができる。
【００８１】
特に、フォトレジストパターン５０９と第１保護膜５１６との間に浸透するＢＯＥによって、第２保護膜５１８が水平方向に迅速にオーバーエッチングされることで、パターニングされた第２保護膜５１８の側面は、フォトレジストパターン５０９のエッジ部より水平方向に△Ｐだけ内側に深く窪む。第２保護膜５１８とフォトレジストパターン５０９との間の△Ｐが一層大きくなると、以後の工程でフォトレジストパターン５０９を除去するリフトオフ効率を向上できるようになる。
【００８２】
次いで、図６Ｅに示すように、前記フォトレジストパターン５０９を含む全面にＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）、ＡＺＯ、ＺｎＯなどの透明な導電物質５１７ａを所定の厚さで蒸着する。
【００８３】
そして、前記フォトレジストパターン５０９をリフトオフさせると、フォトレジストパターン５０９と一緒に、フォトレジストパターン５０９上に蒸着された透明な導電物質５１７ａが除去される。残存する透明な導電物質５１７ａは、図６Ｆに示すように、画素電極５１７と第１及び第２酸化防止膜５５２，５５５になる。
【００８４】
前記画素電極５１７は、外部に露出されたドレイン電極５１５ｂにコンタクトされて前記コンタクトホール５１９に形成され、前記第１及び第２酸化防止膜５５２，５５５は、それぞれゲートパッド５２２及びデータパッド５２５が外部に露出されないようにカバーし、これらゲートパッド５２２及びデータパッド５２５の酸化を防止する。
【００８５】
参考に、画素電極５１７と第１及び第２酸化防止膜５５２，５５５は、フォトレジストパターン及び第２保護膜５１８のない領域に透明な導電物質が蒸着されて形成されるので、第２保護膜５１８が除去された部分のみに形成されたものと同一の構造を有する。
【００８６】
以上説明した本発明に係るＴＦＴアレイ基板は、ゲート配線層を形成する第１段階と、非晶質シリコン及び金属物質を回折露光マスクを用いて一括的にパターニングすることで、半導体層及びデータ配線層を形成する第２段階と、互いに異なるエッチング選択比を有する無機物質である第１及び第２保護膜を回折露光マスクを用いて一括的にパターニングすることでコンタクトホール及びオープン領域を形成し、フォトレジストパターン下部の第２保護膜を水平にオーバーエッチングして△Ｐを形成するとともに、△Ｐにストリッパーを浸透させてフォトレジストパターンのリフトオフ方式を容易に行って画素電極及び酸化防止膜を形成する第３段階でそれぞれ露光マスクを用いるので、マスク工程数が減少することを特徴とする。すなわち、総３回の露光マスクを用いるので、低マスク技術として有用であると言える。
【００８７】
以上説明した本発明は、上述した実施例及び添付の図面によって限定されるものでなく、本発明の技術的思想を逸脱しない範囲内で多様な置換、変形及び変更が可能であることは、本発明の属する技術分野で通常の知識を有する者にとって明らかである。
【図面の簡単な説明】
【００８８】
【図１Ａ】従来技術に係るＴＦＴアレイ基板の工程断面図である。
【図１Ｂ】従来技術に係るＴＦＴアレイ基板の工程断面図である。
【図１Ｃ】従来技術に係るＴＦＴアレイ基板の工程断面図である。
【図１Ｄ】従来技術に係るＴＦＴアレイ基板の工程断面図である。
【図１Ｅ】従来技術に係るＴＦＴアレイ基板の工程断面図である。
【図２】本発明の第１実施例に係るＴＦＴアレイ基板の平面図である。
【図３】図２に示したＴＦＴアレイ基板のＩ-Ｉ'、ＩＩ-ＩＩ'及びＩＩＩ-ＩＩＩ'線断面図である。
【図４Ａ】本発明の第１実施例に係るＴＦＴアレイ基板の工程平面図である。
【図４Ｂ】本発明の第１実施例に係るＴＦＴアレイ基板の工程平面図である。
【図４Ｃ】本発明の第１実施例に係るＴＦＴアレイ基板の工程平面図である。
【図５Ａ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｂ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｃ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｄ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｅ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｆ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｇ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図５Ｈ】本発明の第１実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ａ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ｂ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ｃ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ｄ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ｅ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【図６Ｆ】本発明の第２実施例に係るＴＦＴアレイ基板の工程断面図である。
【符号の説明】
【００８９】
１１２  ゲート配線、１１２ａ  ゲート電極、１１５  データ配線、１１５ａ，１１５ｂ  ソース／ドレイン電極、１１７  画素電極、１１９  コンタクトホール、１２２  ゲートパッド、１２５  データパッド、１５２，１５５  第１及び第２酸化防止膜。
【図１Ａ】
2008165229.tif 000003
【図１Ｂ】
2008165229.tif 000004
【図１Ｃ】
2008165229.tif 000005
【図１Ｄ】
2008165229.tif 000006
【図１Ｅ】
2008165229.tif 000007
【図２】
2008165229.tif 000008
【図３】
2008165229.tif 000009
【図４Ａ】
2008165229.tif 000010
【図４Ｂ】
2008165229.tif 000011
【図４Ｃ】
2008165229.tif 000012
【図５Ａ】
2008165229.tif 000013
【図５Ｂ】
2008165229.tif 000014
【図５Ｃ】
2008165229.tif 000015
【図５Ｄ】
2008165229.tif 000016
【図５Ｅ】
2008165229.tif 000017
【図５Ｆ】
2008165229.tif 000018
【図５Ｇ】
2008165229.tif 000019
【図５Ｈ】
2008165229.tif 000020
【図６Ａ】
2008165229.tif 000021
【図６Ｂ】
2008165229.tif 000022
【図６Ｃ】
2008165229.tif 000023
【図６Ｄ】
2008165229.tif 000024
【図６Ｅ】
2008165229.tif 000025
【図６Ｆ】
2008165229.tif 000026