(57)【要約】【課題】  ロジック系の電源リップルを低減することが可能な液晶駆動回路を提供する。【解決手段】  複数の制御信号を生成するタイミングコントローラ１と、タイミングコントローラ１から複数の制御信号が入力されるゲートドライバ２と、を備える。複数の制御信号のうちの少なくとも１つの制御信号の伝送経路に遅延回路４が設けられたことにより、全ての制御信号の信号レベルが同時に変化することがないように構成されている。ピーク電流を時間的に分散させて、ロジック系の電源リップルを低減することができる。【選択図】    図１
2008249811.tif 000002
【特許請求の範囲】
【請求項１】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、
前記複数の制御信号のうちの少なくとも１つの制御信号の伝送経路に遅延回路が設けられたことにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項２】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、
前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くすることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項３】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、
前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くする回路を更に備えることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項４】
前記複数の制御信号には、ＶＣＫ信号と、ＶＯＥ信号と、ＶＳＰ信号と、が含まれていることを特徴とする請求項１乃至３の何れか一項に記載の液晶駆動回路。
【請求項５】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、
前記タイミングコントローラにより生成される複数の制御信号のうちの少なくとも１つの制御信号の伝送経路に遅延回路が設けられたことにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項６】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、
前記タイミングコントローラが、該タイミングコントローラが生成する複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くすることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項７】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、
前記タイミングコントローラにより生成される複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くする回路を更に備えることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴とする液晶駆動回路。
【請求項８】
前記複数の制御信号のうち、
前記ゲートドライバへ入力される信号には、ＶＣＫ信号と、ＶＯＥ信号と、ＶＳＰ信号と、が含まれ、
前記ソースドライバへ入力される信号には、ＤＬＰ信号と、ＰＣ信号と、が含まれていることを特徴とする請求項５乃至７の何れか一項に記載の液晶駆動回路。
【請求項９】
前記遅延回路はディレイラインからなることを特徴とする請求項１又は５に記載の液晶駆動回路。
【請求項１０】
請求項１乃至９の何れか一項に記載の液晶駆動回路と、前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、を備えることを特徴とする液晶表示装置。
【請求項１１】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、
前記複数の制御信号のうちの少なくとも１つの制御信号を、遅延回路が設けられた伝送経路を介して伝送することにより、当該制御信号の信号レベルの変化タイミングを、他の制御信号の信号レベルの変化タイミングからずらす第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【請求項１２】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングが、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるように、前記複数の制御信号を生成する第１の過程と、
前記タイミングコントローラが、前記複数の制御信号を前記ゲートドライバに出力する第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【請求項１３】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、
前記複数の制御信号のうちの少なくとも１つの制御信号を信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるようにずらす第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【請求項１４】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、
前記複数の制御信号のうちの少なくとも１つの制御信号を、遅延回路が設けられた伝送経路を介して伝送することにより、当該制御信号の信号レベルの変化タイミングを、他の制御信号の信号レベルの変化タイミングからずらす第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【請求項１５】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングが、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるように、前記複数の制御信号を生成する第１の過程と、
前記タイミングコントローラが、前記複数の制御信号を前記ゲートドライバに出力する第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【請求項１６】
複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、
前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、
を備える液晶表示装置を駆動する方法において、
前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、
前記複数の制御信号のうちの少なくとも１つの制御信号を信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるようにずらす第２の過程と、
を備えることを特徴とする液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶駆動回路、これを備える液晶表示装置、及び、液晶表示装置の駆動方法に関する。
【背景技術】
【０００２】
最近の液晶表示装置は、画面サイズの大型化や高精細化が進んでいる。
【０００３】
画面サイズの大型化により配線長が長くなると、配線遅延時間が増加する。また、高精細化により駆動周波数が高くなりゲートドライバの使用個数が増えることにより、ゲートドライバの負荷は増大する方向にあった。
【０００４】
このような問題に鑑み、特許文献１では、赤、緑、青の各表示データのビット単位間に転送タイミングをずらす遅延装置を設ける方法が開示されている。
【０００５】
図１６は従来の液晶表示装置を駆動する液晶駆動回路における制御信号のタイムチャートである。
【０００６】
液晶駆動回路のタイミングコントローラからゲートドライバへは、例えば、図１６に示すように、ゲートドライバを制御するゲート制御信号として、ＶＳＰ（スタートパルス）信号、ＶＯＥ（アウトイネーブル）信号及びＶＣＫ（クロック）信号が出力される。
【０００７】
図１６に示すように、従来は、タイミングコントローラから出力されるＶＯＥ信号とＶＣＫ信号は、互いに同期している。
【０００８】
なお、ゲート信号（図１６のＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３、・・・）は、ＶＯＥ信号の立下りで立ち上がる。液晶駆動回路は相互にカスケード接続された複数のゲートドライバを備え、図１６のＶＯＵＴ１は先頭のゲートドライバから出力されるゲート信号、ＶＯＵＴ２はその次のゲートドライバから出力されるゲート信号、ＶＯＵＴ３は更にその次のゲートドライバから出力されるゲート信号を示す。
【特許文献１】特開平１１−２５９０５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１の方法では、ゲートドライバの転送タイミングについては考慮されていないので、ゲートドライバの負荷は大きいという問題があった。
【００１０】
また、図１６に示すような制御信号の出力タイミングだと、ＶＯＥ信号とＶＣＫ信号が同時に立ち上がるため、ゲートドライバには、ＶＯＥ信号とＶＣＫ信号の立ち上がりによってロジック系の負荷発生のタイミングが同時になる。このためゲートドライバの負荷が大きくなり電源リップルが増大するという問題がある。
【００１１】
本発明は、上記のような問題点を解決するためになされたもので、ロジック系の電源リップルを低減することが可能な液晶駆動回路、これを備える液晶表示装置及び駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、前記複数の制御信号のうちの少なくとも１つの制御信号の伝送経路に遅延回路が設けられたことにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１３】
また、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くすることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１４】
また、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備え、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くする回路を更に備えることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１５】
本発明の液晶駆動回路においては、前記複数の制御信号には、ＶＣＫ信号と、ＶＯＥ信号と、ＶＳＰ信号と、が含まれていることが好ましい。
【００１６】
また、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、前記タイミングコントローラにより生成される複数の制御信号のうちの少なくとも１つの制御信号の伝送経路に遅延回路が設けられたことにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１７】
また、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、前記タイミングコントローラが、該タイミングコントローラが生成する複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くすることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１８】
また、本発明の液晶駆動回路は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備え、前記タイミングコントローラにより生成される複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くするか遅くする回路を更に備えることにより、全ての制御信号の信号レベルが同時に変化することがないように構成されていることを特徴としている。
【００１９】
本発明の液晶駆動回路においては、前記複数の制御信号のうち、前記ゲートドライバへ入力される信号には、ＶＣＫ信号と、ＶＯＥ信号と、ＶＳＰ信号と、が含まれ、前記ソースドライバへ入力される信号には、ＤＬＰ信号と、ＰＣ信号と、が含まれていることが好ましい。
【００２０】
前記遅延回路はディレイラインからなることが好ましい一例である。
【００２１】
また、本発明の液晶表示装置は、本発明の液晶駆動回路と、前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、を備えることを特徴としている。
【００２２】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、前記複数の制御信号のうちの少なくとも１つの制御信号を、遅延回路が設けられた伝送経路を介して伝送することにより、当該制御信号の信号レベルの変化タイミングを、他の制御信号の信号レベルの変化タイミングからずらす第２の過程と、を備えることを特徴としている。
【００２３】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングが、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるように、前記複数の制御信号を生成する第１の過程と、前記タイミングコントローラが、前記複数の制御信号を前記ゲートドライバに出力する第２の過程と、を備えることを特徴としている。
【００２４】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号が入力されるゲートドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバから駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、前記複数の制御信号のうちの少なくとも１つの制御信号を信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるようにずらす第２の過程と、を備えることを特徴としている。
【００２５】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、前記複数の制御信号のうちの少なくとも１つの制御信号を、遅延回路が設けられた伝送経路を介して伝送することにより、当該制御信号の信号レベルの変化タイミングを、他の制御信号の信号レベルの変化タイミングからずらす第２の過程と、を備えることを特徴としている。
【００２６】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが、前記複数の制御信号のうちの少なくとも１つの制御信号の信号レベルの立ち下がりのタイミングが、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるように、前記複数の制御信号を生成する第１の過程と、前記タイミングコントローラが、前記複数の制御信号を前記ゲートドライバに出力する第２の過程と、を備えることを特徴としている。
【００２７】
また、本発明の液晶駆動方法は、複数の制御信号を生成するタイミングコントローラと、前記タイミングコントローラから前記複数の制御信号のうちの複数の制御信号が入力されるゲートドライバと、前記タイミングコントローラから前記ゲートドライバへ入力されるのとは別の複数の制御信号が入力されるソースドライバと、を備える液晶駆動回路と、前記液晶駆動回路のゲートドライバ及びソースドライバからそれぞれ駆動信号が入力される液晶パネルと、を備える液晶表示装置を駆動する方法において、前記タイミングコントローラが前記複数の制御信号を生成する第１の過程と、前記複数の制御信号のうちの少なくとも１つの制御信号を信号レベルの立ち下がりのタイミングを、他の制御信号の信号レベルの立ち下がりよりも相対的に早くなるか遅くなるようにずらす第２の過程と、を備えることを特徴としている。
【発明の効果】
【００２８】
本発明によれば、全ての制御信号の信号レベルが同時に変化することがないようにできるので、ロジック系の電源リップルを低減することができる。
【００２９】
また、液晶パネル内の制御信号を同時に変化させないので、ピーク電流を時間的に分散させる効果が大きい。
【発明を実施するための最良の形態】
【００３０】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００３１】
〔第１の実施形態〕
図１は第１の実施形態に係る液晶駆動回路１００の構成を示すブロック図である。
【００３２】
図１に示すように、第１の実施形態に係る液晶駆動回路１００は、タイミングコントローラ１と、複数のゲートドライバ２と、タイミングコントローラ１が生成するゲート制御信号を遅延させる遅延回路４と、を備えている。
【００３３】
各ゲートドライバ２は、信号線６を介して、順次に後段のゲートドライバ２へと接続されている。すなわち、複数のゲートドライバ２は相互にカスケード接続されている。
【００３４】
タイミングコントローラ１は、ゲートドライバ２を制御する複数のゲート制御信号を生成する。
【００３５】
タイミングコントローラ１は、ゲート制御信号として、具体的には、例えば、ＶＳＰ信号（ゲートドライバ制御用のスタートパルス）、ＶＯＥ信号（ゲートドライバ制御用のアウトイネーブル信号）、及び、ＶＣＫ信号（ゲートドライバ制御用のクロック信号）を生成する。
【００３６】
なお、タイミングコントローラ１は、後述するように、例えば、ＶＳＰ信号の信号レベルの立ち下がりのタイミングを、ＶＯＥ信号の信号レベルの立ち下がりのタイミングに対して、相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くすることにより、ＶＳＰ信号とＶＯＥ信号の信号レベルの立ち下がりのタイミングが重ならないようにする（図２）。
【００３７】
タイミングコントローラ１は、信号線７を介して、複数のゲートドライバ２のうちの先頭のゲートドライバ２と接続されている。
【００３８】
そして、タイミングコントローラ１は、複数のゲート制御信号を、信号線７を介して、複数のゲートドライバ２のうちの先頭のゲートドライバ２に入力する。
【００３９】
複数のゲートドライバ２には、カスケード接続された順に、タイミングコントローラ１から出力される複数のゲート制御信号が信号線６を介して順次に伝送される。
【００４０】
各ゲートドライバ２は、複数のゲート制御信号により規定されるタイミングで、駆動信号としてのゲート信号を液晶パネル１１０（後述）に出力する。
【００４１】
遅延回路４は、例えば、ディレイラインからなる。
【００４２】
この遅延回路４は、タイミングコントローラ１内のＶＣＫ信号を生成するＶＣＫ信号生成部（図示略）の後段において、ＶＣＫ信号の伝送経路に設けられている。
【００４３】
本実施形態の場合、遅延回路４は、例えば、タイミングコントローラ１内に設けられている。
【００４４】
この遅延回路４は、ＶＣＫ信号の信号レベルが変化するタイミングを、ＶＯＥ信号の信号レベルが変化するタイミングよりもΔｔｃだけ遅延させる。
【００４５】
なお、タイミングコントローラ１及び各ゲートドライバ２は、図示しない共通の電源から供給される電力を用いてそれぞれ動作する。
【００４６】
図２は本実施形態に係る液晶駆動回路１００における制御信号のタイムチャートである。
【００４７】
図２に示すように、本実施形態に係る液晶駆動回路１００においては、タイミングコントローラ１の内部に設けられた遅延回路４によって、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定される。
【００４８】
この遅延時間を設けることにより、図２に示すように、ＶＯＥ信号が立ち上がった後、Δｔｃの間隔をおいてＶＣＫ信号が立ち上がる。
【００４９】
この遅延時間を設けることにより、ＶＣＫ信号とＶＯＥ信号とが互いにタイミングがずれた状態でゲートドライバ２に入力されるので、従来と比べて、ゲートドライバ２にかかる負荷が時間的に分散されることになる。
【００５０】
ゲート信号（図２のＶＯＵＴ１、ＶＯＵＴ２、ＶＯＵＴ３、・・・）は、ＶＯＥ信号の立下りで立ち上がることになる。
【００５１】
なお、図２のＶＯＵＴ１は先頭のゲートドライバ２から出力されるゲート信号、ＶＯＵＴ２はその次のゲートドライバ２から出力されるゲート信号、ＶＯＵＴ３は更にその次のゲートドライバ２から出力されるゲート信号を示す。
【００５２】
また、本実施形態の場合、図２に示すように、タイミングコントローラ１は、例えば、ＶＳＰ信号の信号レベルの立ち下がりのタイミングが、ＶＯＥ信号の信号レベルの立ち下がりのタイミングに対して、相対的にΔｔａだけ早くなるか、或いは、相対的にΔｔｂだけ遅くなるように、ＶＳＰ信号及びＶＯＥ信号を生成する。
【００５３】
これにより、ＶＳＰ信号とＶＯＥ信号の信号レベルの立ち下がりのタイミングが重ならないようにする。
【００５４】
なお、ＶＳＰ信号の信号レベルの立ち下がりをＶＯＥ信号の信号レベルの立ち下がりよりもΔｔｂだけ遅くする場合、ΔｔｂとΔｔｃとは異なる値（例えば、Δｔｂ＞Δｔｃ）となるようにすることが好ましい。これにより、ＶＳＰ信号、ＶＯＥ信号及びＶＣＫ信号の信号レベルの立ち下がりのタイミングが１つも重ならないようにできる。
【００５５】
図３は第１の実施形態に係る液晶表示装置１５０の構成を示すブロック図である。
【００５６】
図３に示すように、本実施形態に係る液晶表示装置１５０は、上記のような構成の液晶駆動回路１００と、この液晶駆動回路１００の各ゲートドライバ２からそれぞれゲート信号が入力される液晶パネル１１０と、を備えている。
【００５７】
液晶パネル１１０は、ゲートドライバ２から入力されるゲート信号と、液晶駆動回路１００が備えるソースドライバ（図示略）から入力されるソース信号と、に応じて表示動作を行う。
【００５８】
なお、液晶表示装置１５０は、上記において説明した以外にも、従来周知の一般的な液晶表示装置と同様の各種構成を備えているが、本実施形態とは直接関係しないため、説明及び図示を省略している。
【００５９】
以上のような第１の実施形態によれば、遅延回路４を設けたことと、タイミングコントローラ１がＶＳＰ信号を、その立ち下がりのタイミングを調節して（ＶＯＥ信号の立ち下がりタイミングに対してΔｔａだけ相対的に早めるかΔｔｂだけ遅くして）生成することにより、全ての制御信号の信号レベルが同時に変化するということはないようにでき、このことにより、以下の効果が得られる。
【００６０】
第１の効果は、ロジック電源リップルを低減できることにある。
【００６１】
その理由は、制御信号のタイミングをずらすことにより、ロジック系の入力信号の各タイミングをずらしてラッチ駆動などに伴う過渡電流を分散させる効果があるためである。
【００６２】
第２の効果は、消費電力を低減できることにある。
【００６３】
その理由は、第１の効果である電源リップルの低減により、電源容量を小さくすることができるので、電源に用いる部品を低電流用の部品に使用できるので、電源回路での電力の損失が低減し、消費電力を低減することができるためである。
【００６４】
第３の効果は、ドライバの入力タイミング規格を守るための最適な制御信号タイミングを選択できることにある。
【００６５】
その理由は、制御信号のドライバ入力タイミングをずらすことによって、配線遅延の影響に対して制御信号のタイミングをあわせこむことができるためである。
【００６６】
第４の効果はＥＭＩ対策ができることにある。
【００６７】
その理由は、ロジック系電源リップルが低減するためである。
【００６８】
なお、上記においては、遅延回路４の具体例としてディレイラインを例示したが、その他にも、例えば、従来知られている同期化を行うとともに、制御信号の出力部（タイミングコントローラ１に備えられ、該タイミングコントローラ１から信号線７に制御信号を出力する構成要素）に設けたバッファー回路の段数を、特定の制御信号（例えばＶＣＫ信号）の伝送経路においてのみ増加することにより、特定の制御信号を他の制御信号に対して相対的に遅延させることができる。この場合、増加された分のバッファー回路により、遅延回路４が構成される。更に、上記バッファー回路の段数を、特定の制御信号の伝送経路においてのみ減少させる（或いは、特定の制御信号以外の制御信号の伝送経路において、それぞれ増加させる）ことにより、特定のゲート制御信号を他の制御信号に対して相対的に早めることもできる。
【００６９】
＜第１の実施形態の変形例１＞
図４は第１の実施形態の変形例１に係る液晶駆動回路１２０の構成を示すブロック図である。
【００７０】
上記の第１の実施形態では、タイミングコントローラ１内に遅延回路４を設けた例を説明したが、この変形例１の場合、図４に示すように、各ゲートドライバ２内に遅延回路５が設けられている。
【００７１】
ここで、遅延回路５は、ＶＣＫ信号に基づいてゲート信号が生成及び出力される前の段階で、ＶＣＫ信号を遅延させることができるように、配置されている。
【００７２】
すなわち、ゲートドライバ２は、ゲート信号を出力するゲート信号出力部（図示略）を備え、遅延回路５は、該ゲート信号出力部の前段において、ＶＣＫ信号の伝送経路に設けられている。
【００７３】
この遅延回路５により、例えば、図２に示すように、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定される。
【００７４】
このため、変形例１によっても、上記の第１の実施形態と同様の効果が得られる。
【００７５】
なお、図４に示すように、各ゲートドライバ２内に遅延回路５を設けると、詳細には、相互にカスケード接続された複数のゲートドライバ２のうち、後段のゲートドライバ２になるほど、図２のΔｔｃの値が大きくなる。
【００７６】
＜第１の実施形態の変形例２＞
図５は第１の実施形態の変形例２に係る液晶駆動回路１３０の構成を示すブロック図である。
【００７７】
上記の変形例１では各ゲートドライバ２内に遅延回路５を設けることにより、相互にカスケード接続された複数のゲートドライバ２のうち、後段のゲートドライバ２になるほどΔｔｃの値が大きくなる例を説明したが、図５に示すように、相互にカスケード接続された複数のゲートドライバ２のうちの先頭のゲートドライバ２にのみ遅延回路５を設けても良い。
【００７８】
この変形例２の場合も、遅延回路５により、例えば、図２に示すように、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定される。
【００７９】
このため、変形例２によっても、上記の第１の実施形態と同様の効果が得られる。
【００８０】
なお、変形例２の場合、各ゲートドライバ２におけるΔｔｃの値が互いに等しくなる。
【００８１】
＜第１の実施形態の変形例３＞
図６は第１の実施形態の変形例３に係る液晶駆動回路１４０の構成を示すブロック図である。
【００８２】
上記の第１の実施形態ではタイミングコントローラ１内に遅延回路４を設けた例を、上記の変形例１及び変形例２ではゲートドライバ２内に遅延回路５を設けた例を、それぞれ説明したが、図５に示すように、タイミングコントローラ１内に遅延回路４を、ゲートドライバ２内に遅延回路５を、それぞれ設けても良い。
【００８３】
これら遅延回路４，５により、例えば、図２に示すように、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定される。
【００８４】
このため、変形例２によっても、上記の第１の実施形態と同様の効果が得られる。
【００８５】
なお、上記の第１の実施形態並びにその変形例では、ＶＣＫ信号を遅延回路４、５により遅延させる例を説明したが、その他の信号を遅延回路により遅延させても良い。更に、遅延回路により遅延させる信号は、２種類以上の信号であっても良い。
【００８６】
また、上記の第１の実施形態並びにその変形例では、タイミングコントローラ１がＶＳＰ信号を、その立ち下がりのタイミングを調節して（ＶＯＥ信号の立ち下がりタイミングに対して相対的にΔｔａだけ早めるかΔｔｂだけ遅くして）生成する例を説明したが、タイミングコントローラ１が、その他の種類の信号を、その立ち下がりのタイミングを調節して生成しても良い。
【００８７】
〔第２の実施形態〕
上記の第１の実施形態ではタイミングコントローラ１やゲートドライバ２の内部に遅延回路４、５を設ける例を説明したが、第２の実施形態では、タイミングコントローラ１及びゲートドライバ２の外部に遅延回路を設けることにより、何れかの制御信号を遅延させる例を説明する。
【００８８】
図７は第２の実施形態に係る液晶駆動回路２００の構成を示すブロック図である。
【００８９】
図７に示すように、第２の実施形態に係る液晶駆動回路２００は、タイミングコントローラ１と、複数のゲートドライバ２と、タイミングコントローラ１が生成するゲート制御信号を遅延させる遅延回路８と、を備えている。
【００９０】
タイミングコントローラ１の構成は上記の第１の実施形態の変形例１と同様であり、各ゲートドライバ２の構成は上記の第１の実施形態と同様である。
【００９１】
本実施形態の場合、遅延回路８は、図７に示すように、例えば、タイミングコントローラ１と先頭のゲートドライバ２との間の信号線７において、ＶＣＫ信号の伝送経路に設けられている。なお、信号線７は、ＶＣＫ信号以外にも、ＶＳＰ信号及びＶＯＥ信号を伝送するが、これらＶＳＰ信号及びＶＯＥ信号は遅延回路８により遅延されない。
【００９２】
遅延回路８は、ＶＣＫ信号の信号レベルが変化するタイミングを、ＶＯＥ信号の信号レベルが変化するタイミングよりもΔｔｃだけ遅延させる（図２）。
【００９３】
また、本実施形態の場合も、タイミングコントローラ１は、例えば、ＶＳＰ信号の信号レベルの立ち下がりのタイミングを、ＶＯＥ信号の信号レベルの立ち下がりのタイミングに対して、相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くすることにより、ＶＳＰ信号とＶＯＥ信号の信号レベルの立ち下がりのタイミングが重ならないようにする（図２）。
【００９４】
また、本実施形態に係る液晶表示装置は、図示は省略するが、図３の液晶駆動回路１００を図７の液晶駆動回路２００に代えたものに等しい。
【００９５】
第２の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。
【００９６】
＜第２の実施形態の変形例１＞
図８は第２の実施形態の変形例１に係る液晶駆動回路２１０の構成を示すブロック図である。
【００９７】
上記の第２の実施形態では、タイミングコントローラ１と先頭のゲートドライバ２との間の信号線７に遅延回路８を設けた例を説明したが、この変形例１の場合、図８に示すように、遅延回路８は、例えば、各ゲートドライバ２どうしを接続する各信号線６において、ＶＣＫ信号の伝送経路に設けられている。なお、信号線６は、ＶＣＫ信号以外にも、前段のゲートドライバ２から出力されるＶＳＰ信号とＶＯＥ信号を伝送するが、これらＶＳＰ信号及びＶＯＥ信号は遅延回路８により遅延されない。
【００９８】
この変形例１の場合、先頭のゲートドライバ２においては、ＶＣＫ信号のタイミングがＶＯＥ信号と同期するものの、２番目以降のゲートドライバ２においては、上記の第１の実施形態の変形例１と同様に、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定され、しかも、後段のゲートドライバ２になるほど、Δｔｃの値が大きくなる。
【００９９】
第２の実施形態によれば、先頭の先頭のゲートドライバ２においてはＶＣＫ信号のタイミングがＶＯＥ信号と同期するためピーク電流の分散効果が得られないものの、２番目以降のゲートドライバ２については、上記の第１の実施形態の変形例１と同様の効果が得られる。
【０１００】
＜第２の実施形態の変形例２＞
図９は第２の実施形態の変形例２に係る液晶駆動回路２２０の構成を示すブロック図である。
【０１０１】
上記の変形例１では各ゲートドライバ２間の信号線６に遅延回路８を設けることにより、相互にカスケード接続された複数のゲートドライバ２のうち、２番目以降のゲートドライバ２においては、後段のゲートドライバ２になるほどΔｔｃの値が大きくなる例を説明したが、図９に示すように、相互にカスケード接続された複数のゲートドライバ２のうちの先頭のゲートドライバ２と２番目のゲートドライバ２との間の信号線６にのみ遅延回路８を設けても良い。
【０１０２】
この変形例２の場合も、遅延回路８により、２番目以降のゲートドライバ２においては、ＶＣＫ信号のタイミングには、ＶＯＥ信号のタイミングに対してΔｔｃの遅延時間が設定される。
【０１０３】
このため、変形例２によっても、上記の変形例１と同様の効果が得られる。
【０１０４】
なお、変形例２の場合、２番目以降の各ゲートドライバ２におけるΔｔｃの値が互いに等しくなる。
【０１０５】
＜第２の実施形態の変形例３＞
図１０は第２の実施形態の変形例３に係る液晶駆動回路２３０の構成を示すブロック図である。
【０１０６】
上記の第２の実施形態ではタイミングコントローラ１と先頭のゲートドライバ２との間の信号線７に遅延回路８を設けた例を、上記の変形例１及び変形例２ではゲートドライバ２間の信号線６に遅延回路８を設けた例を、それぞれ説明したが、図１０に示すように、タイミングコントローラ１と先頭のゲートドライバ２との間の信号線７、並びに、ゲートドライバ２間の信号線６に、それぞれ遅延回路８を設けても良い。
【０１０７】
変形例３によっても、上記の第２の実施形態と同様の効果が得られる。
【０１０８】
なお、上記の第２の実施形態並びにその変形例では、ＶＣＫ信号を遅延回路８により遅延させる例を説明したが、その他の信号を遅延回路により遅延させても良い。更に、遅延回路により遅延させる信号は、２種類以上の信号であっても良い。
【０１０９】
また、上記の第２の実施形態並びにその変形例では、タイミングコントローラ１がＶＳＰ信号を、その立ち下がりのタイミングを調節して（ＶＯＥ信号の立ち下がりタイミングに対して相対的にΔｔａだけ早めるかΔｔｂだけ遅くして）生成する例を説明したが、タイミングコントローラ１が、その他の種類の信号を、その立ち下がりのタイミングを調節して生成しても良い。
【０１１０】
また、上記の第１の実施形態と第２の実施形態とを組み合わせても良い。すなわち、タイミングコントローラ１或いはゲートドライバ２に遅延回路４，５を設け、且つ、信号線６或いは信号線７に遅延回路８を設けても良い。
【０１１１】
〔第３の実施形態〕
上記の第１及び第２の実施形態では、タイミングコントローラ１が、例えば、ＶＳＰ信号の信号レベルの立ち下がりのタイミングを、ＶＯＥ信号の信号レベルの立ち下がりのタイミングに対して、相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くすることにより、ＶＳＰ信号とＶＯＥ信号の信号レベルの立ち下がりのタイミングが重ならないようにする例を説明した。
【０１１２】
これに対して、第３の実施形態では、タイミングコントローラ１により生成される当初の制御信号の信号レベルの立ち下がりのタイミングを変化させる回路を備えることにより、例えば、ＶＳＰ信号の信号レベルの立ち下がりのタイミングを、ＶＯＥ信号の信号レベルの立ち下がりのタイミングに対して、相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くして、ＶＳＰ信号とＶＯＥ信号の信号レベルの立ち下がりのタイミングが重ならないようにする例を説明する。
【０１１３】
図１１は第３の実施形態に係る液晶駆動回路３００の構成を示すブロック図である。
【０１１４】
図１１に示すように、第３の実施形態に係る液晶駆動回路３００は、タイミングコントローラ１と、複数のゲートドライバ２と、タイミングコントローラ１が生成するゲート制御信号（例えば、ＶＣＫ信号）を遅延させる遅延回路４と、タイミングコントローラ１が生成するゲート制御信号（例えば、ＶＳＰ信号）の信号レベルの立ち下がりのタイミングを相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くするＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）９と、を備えている。
【０１１５】
第３の実施形態に係る液晶駆動回路３００は、ＩＣ９を備える点と、タイミングコントローラ１が生成する当初のＶＳＰ信号の信号レベルの立ち下がりのタイミングがＶＯＥ信号の信号レベルの立ち下がりのタイミングと同期する点と、が上記の第１の実施形態に係る液晶駆動回路１００と相違し、その他の点では、液晶駆動回路１００と同様に構成されている。
【０１１６】
図１１に示すように、ＩＣ９は、例えば、信号線７において、ＶＳＰ信号の伝送経路に設けられている。
【０１１７】
ＩＣ９は、ＶＳＰ信号の信号レベルの立ち下がりのタイミングを相対的にΔｔａだけ早めるか、或いは、相対的にΔｔｂだけ遅くする。
【０１１８】
これにより、本実施形態に係る液晶駆動回路３００における制御信号のタイムチャートも、上記の第１の実施形態（図２）と同様になる。
【０１１９】
なお、信号線７は、ＶＳＰ信号以外にも、ＶＯＥ信号及びＶＣＫ信号を伝送するが、これらＶＯＥ信号及びＶＣＫ信号はＩＣ９により信号レベルの変化タイミングが変更されない。
【０１２０】
本実施形態に係る液晶表示装置は、図示は省略するが、図３の液晶駆動回路１００を図１１の液晶駆動回路３００に代えたものに等しい。
【０１２１】
以上のような第３の実施形態によれば、上記の第１の実施形態と同様の効果が得られる。
【０１２２】
なお、上記の第３の実施形態では、上記の第１の実施形態の液晶駆動回路１００にＩＣ９を加えた構成を例示したが、上記の第１の実施形態の変形例や、上記の第２の実施形態或いはその変形例にＩＣ９を加えた構成としても良い。
【０１２３】
また、上記の第３の実施形態では、ＩＣ９を信号線７に設けた例を説明したが、ＩＣ９は、ＶＳＰ信号を生成するＶＳＰ信号生成部（図示略）の後段であれば、タイミングコントローラ１内におけるＶＳＰ信号の伝送経路に設けても良い。更に、ＩＣ９は、ゲートドライバ２内に設けたり、ゲートドライバ２間の信号線６に設けたりしても良い。
【０１２４】
また、上記の第３の実施形態では、ＩＣ９により、信号レベルの立ち下がりのタイミングのみを早めたり或いは遅くする例を説明したが、信号自体のタイミング（立ち上がり及び立ち下がり）を早めたり或いは遅くすることにより、上記の遅延回路４、５、８の代わりとして用いることもできる。
【０１２５】
〔第４の実施形態〕
図１２は第４の実施形態に係る液晶駆動回路４００の構成を示すブロック図である。
【０１２６】
上記の第１乃至第３の実施形態並びにそれらの変形例では、タイミングコントローラ１からゲートドライバ２に出力されるゲート制御信号のタイミングを遅延回路４、５、８やＩＣ９、或いは、タイミングコントローラ１での生成段階で調節する例を説明したが、第４の実施形態では、第１乃至第３の実施形態並びにそれらの変形例の特徴に加えて、タイミングコントローラ１からソースドライバ１０に出力されるソース制御信号のタイミングを遅延回路やＩＣ、或いは、タイミングコントローラ１での生成段階で調節する例を説明する。
【０１２７】
図１２に示すように、本実施形態に係る液晶駆動回路４００は、タイミングコントローラ１と、複数のゲートドライバ２と、複数のソースドライバ１０と、タイミングコントローラ１が生成するゲート制御信号を遅延させる遅延回路４と、タイミングコントローラ１が生成するソース制御信号を遅延させる遅延回路１１と、を備えている。
【０１２８】
タイミングコントローラ１は、ゲートドライバ２を制御する複数のゲート制御信号と、ソースドライバ１０を制御する複数のソース制御信号を生成する。
【０１２９】
タイミングコントローラ１は、ゲート制御信号として、例えば、上記の第１の実施形態と同様に、ＶＳＰ信号、ＶＯＥ信号及びＶＣＫ信号を生成する。
【０１３０】
なお、本実施形態に係る液晶駆動回路４００は、タイミングコントローラ１により生成された当初のゲート制御信号の信号レベルの変化タイミングや、それらゲート制御信号の信号レベルの変化タイミングの調節（遅延回路４、５、８やＩＣ９によるタイミングの調節）については、上記の第１乃至第３の実施形態と同様であり、詳細な説明を省略する。すなわち、図１２においては、例えば、タイミングコントローラ１内に遅延回路４を設けた例を示しているが、遅延回路はゲートドライバ２内に設けても良いし、信号線６或いは信号線７に設けても良い。更に、上記の第３の実施形態のように、ＩＣ９を用いて信号のタイミングを調節しても良い。
【０１３１】
また、タイミングコントローラ１は、ソースゲート制御信号として、例えば、ＰＣ信号（極性反転信号）及びＤＬＰ信号（データラッチパルス信号）を生成する。
【０１３２】
ソースドライバ１０は、それぞれタイミングコントローラ１と信号線１２を介して接続されている。
【０１３３】
そして、タイミングコントローラ１は、複数のソース制御信号を、信号線１２を介して、複数のソースドライバ１０に対してそれぞれ入力する。
【０１３４】
各ソースドライバ２は、複数のソース制御信号により規定されるタイミングで、駆動信号としてのソース信号を液晶パネルに出力する。
【０１３５】
なお、本実施形態に係る液晶表示装置は、図示は省略するが、図３の液晶駆動回路１００を図１２の液晶駆動回路４００に代えたものに等しい。
【０１３６】
遅延回路４は、例えば、ディレイラインからなる。
【０１３７】
この遅延回路１１は、タイミングコントローラ１内のＰＣ信号を生成するＰＣ信号生成部（図示略）の後段において、ＰＣ信号の伝送経路に設けられている。
【０１３８】
本実施形態の場合、遅延回路１１は、例えば、タイミングコントローラ１内に設けられている。
【０１３９】
この遅延回路１１は、ＰＣ信号の信号レベルが変化するタイミングを、例えば、ＶＣＫ信号の信号レベルが変化するタイミングよりも所定の遅延時間だけ遅延させる。
【０１４０】
なお、タイミングコントローラ１、各ゲートドライバ２、及び、各ソースドライバ１０は、図示しない共通の電源から供給される電力を用いてそれぞれ動作する。
【０１４１】
以上のような第４の実施形態によれば、上記の第１の実施形態により得られる効果に加えて、例えば、ＰＣ信号の信号レベルが変化するタイミングを、ＶＣＫ信号の信号レベルが変化するタイミングよりも所定の遅延時間だけ遅延させることにより、ロジック系電源の消費電力及びリップルの低減が可能である。
【０１４２】
なお、上記の第４の実施形態では、ＰＣ信号の信号レベルが変化するタイミングをＶＣＫ信号の信号レベルが変化するタイミングよりも所定の遅延時間だけ遅延させる例を説明したが、ＤＬＰ信号の信号レベルが変化するタイミングをＶＣＫ信号の信号レベルが変化するタイミングよりも所定の遅延時間だけ遅延させたり、或いは、ＰＣ信号及びＤＬＰ信号の信号レベルが変化するタイミングをそれぞれＶＣＫ信号の信号レベルが変化するタイミングよりも所定の遅延時間だけ遅延させても良い。
【０１４３】
また、信号を遅延させるために、ディレイラインからなる遅延回路１１を用いる例を説明したが、上記の第３の実施形態で説明したＩＣ９を用いることにより、信号レベルの立ち下がりのみのタイミングを相対的に早めたり遅くしたり、或いは、信号自体のタイミング（立ち上がり及び立ち下がり）を相対的に早めたり遅くしても良い。
【０１４４】
また、ソース制御信号（ＰＣ信号、ＤＬＰ信号）についても、上記の第１の実施形態においてＶＳＰ信号の信号レベルの立ち下がりのタイミングをタイミングコントローラ１での生成段階で調節したのと同様に調節しても良い。
【０１４５】
＜第４の実施形態の変形例１＞
図１３は第４の実施形態の変形例１に係る液晶駆動回路４１０の構成を示すブロック図である。
【０１４６】
上記の第４の実施形態では、タイミングコントローラ１内に遅延回路１１を設けた例を説明したが、この変形例１の場合、図１３に示すように、各ソースドライバ１０内に遅延回路１１が設けられている。
【０１４７】
ここで、遅延回路１１は、例えば、ＰＣ信号に基づいてソース信号が生成及び出力される前の段階で、ＰＣ信号を遅延させることができるように、配置されている。
【０１４８】
すなわち、ソースドライバ２は、ソース信号を出力するソース信号出力部（図示略）を備え、遅延回路１１は、該ソース信号出力部の前段において、例えばＰＣ信号の伝送経路に設けられている。
【０１４９】
これにより、変形例１によっても、上記の第４の実施形態と同様の効果が得られる。
【０１５０】
＜第４の実施形態の変形例２＞
図１４は第４の実施形態の変形例２に係る液晶駆動回路４２０の構成を示すブロック図である。
【０１５１】
上記の第４の実施形態及びその変形例１では、はタイミングコントローラ１やソースドライバ２の内部に遅延回路１１を設ける例を説明したが、変形例２では、信号線１２に遅延回路１１を設けることにより、何れかのソース制御信号（例えば、ＰＣ信号）を遅延させる。
【０１５２】
これにより、変形例２によっても、上記の第４の実施形態と同様の効果が得られる。
【０１５３】
＜第４の実施形態の変形例３＞
図１５は第４の実施形態の変形例３に係る液晶駆動回路４３０の構成を示すブロック図である。
【０１５４】
上記の第４の実施形態ではタイミングコントローラ１内に遅延回路１１を設けた例を、上記の変形例１ではソースドライバ１０内に遅延回路１１を設けた例を、上記の第２の実施形態では信号線１２に遅延回路１１を設けた例を、それぞれ説明したが、図１５に示すように、タイミングコントローラ１内、信号線１２及びソースドライバ１０内にそれぞれ遅延回路１１を設けても良い。
【０１５５】
或いは、図示は省略するが、タイミングコントローラ１内及び信号線１２にそれぞれ遅延回路１１を設けたり、或いは、信号線１２及びソースドライバ１０内にそれぞれ遅延回路１１を設けても良い。
【０１５６】
このような変形例３によっても、上記の第４の実施形態と同様の効果が得られる。
【０１５７】
なお、上記の各実施形態で説明した液晶駆動回路は、アクティブマトリクス方式などの液晶表示装置、特に、ＴＦＴ液晶表示装置に対して、好適に適用することができる。
【図面の簡単な説明】
【０１５８】
【図１】第１の実施形態に係る液晶駆動回路の構成を示すブロック図である。
【図２】第１の実施形態に係る液晶駆動回路における制御信号のタイムチャートである。
【図３】第１の実施形態に係る液晶表示装置の構成を示すブロック図である。
【図４】第１の実施形態の変形例１に係る液晶駆動回路の構成を示すブロック図である。
【図５】第１の実施形態の変形例２に係る液晶駆動回路の構成を示すブロック図である。
【図６】第１の実施形態の変形例３に係る液晶駆動回路の構成を示すブロック図である。
【図７】第２の実施形態に係る液晶駆動回路の構成を示すブロック図である。
【図８】第２の実施形態の変形例１に係る液晶駆動回路の構成を示すブロック図である。
【図９】第２の実施形態の変形例２に係る液晶駆動回路の構成を示すブロック図である。
【図１０】第２の実施形態の変形例３に係る液晶駆動回路の構成を示すブロック図である。
【図１１】第３の実施形態に係る液晶駆動回路の構成を示すブロック図である。
【図１２】第３の実施形態に係る液晶駆動回路の構成を示すブロック図である。
【図１３】第３の実施形態の変形例１に係る液晶駆動回路の構成を示すブロック図である。
【図１４】第３の実施形態の変形例２に係る液晶駆動回路の構成を示すブロック図である。
【図１５】第３の実施形態の変形例３に係る液晶駆動回路の構成を示すブロック図である。
【図１６】従来の液晶表示装置を駆動する液晶駆動回路における制御信号のタイムチャートである。
【符号の説明】
【０１５９】
１      タイミングコントローラ
２      ゲートドライバ
４      遅延回路
５      遅延回路
８      遅延回路
９      ＩＣ
１０    ソースドライバ
１１    遅延回路
１００  液晶駆動回路
１１０  液晶パネル
１２０  液晶駆動回路
１３０  液晶駆動回路
１４０  液晶駆動回路
１５０  液晶表示装置
２００  液晶駆動回路
２１０  液晶駆動回路
２２０  液晶駆動回路
２３０  液晶駆動回路
３００  液晶駆動回路
４００  液晶駆動回路
４１０  液晶駆動回路
４２０  液晶駆動回路
４３０  液晶駆動回路
【図１】
2008249811.tif 000003
【図２】
2008249811.tif 000004
【図３】
2008249811.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008249811.tif 000009
【図８】
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【図９】
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【図１０】
2008249811.tif 000012
【図１１】
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【図１２】
2008249811.tif 000014
【図１３】
2008249811.tif 000015
【図１４】
2008249811.tif 000016
【図１５】
2008249811.tif 000017
【図１６】
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