(57)【要約】【課題】各貫通電極配線の信号遅延時間を同等にする。【解決手段】半導体装置１０１は、複数の半導体チップ１０２ａ，１０２ｂからなる。半導体チップ１０２ａ，１０２ｂは、それぞれ複数の貫通電極１０６（１０６ａ又は１０６ｂ）を備え、貫通電極１０６が積層方向に沿って連結された貫通電極配線１１０，１１１により入出力端子１０３と電気的に接続されている。複数の貫通電極１０６のうち少なくとも一部は、各貫通電極配線１１０，１１１の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線１１０，１１１の長さに応じて成形された形状の信号遅延調整用貫通電極である。【選択図】  図１
2008109005.tif 000002
【特許請求の範囲】
【請求項１】
基材の表面に電子回路装置の基板を搭載し、裏面に外部との接続用の複数の入出力端子を備える配線基板において、
前記基材の表面から裏面まで貫通し、前記基板の電極と前記入出力端子とを電気的に接続する複数の貫通電極を備え、
前記複数の貫通電極は、それぞれ接続先の前記基板内の配線と共に貫通電極配線を構成するものであり、
前記複数の貫通電極のうち少なくとも一部は、各貫通電極配線の信号遅延時間が等しくなるように成形された形状の信号遅延調整用貫通電極であることを特徴とする配線基板。
【請求項２】
請求項１記載の配線基板において、
各貫通電極配線において抵抗と容量の積を同一の値にすることにより、各貫通電極配線の信号遅延時間を等しくすることを特徴とする配線基板。
【請求項３】
積層された複数の基板を有する電子回路装置において、
前記基板の各々は、それぞれ表面から裏面まで貫通する複数の貫通電極を備え、各基板の前記貫通電極が積層方向に沿って連結された貫通電極配線により入出力端子と電気的に接続され、
前記複数の貫通電極のうち少なくとも一部は、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じて成形された形状の信号遅延調整用貫通電極であることを特徴とする電子回路装置。
【請求項４】
請求項３記載の電子回路装置において、
前記信号遅延調整用貫通電極は、前記基板を貫通する方向と垂直な平面における断面積が基板内部の積層方向の位置によらず一定な形状であり、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じた前記断面積を有することを特徴とする電子回路装置。
【請求項５】
請求項４記載の電子回路装置において、
前記積層された基板の数は、ｎ個（ｎは２以上の整数）であり、
前記信号遅延調整用貫通電極の数は、２個以上であり、
前記入出力端子に近い方からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極の断面積は、前記入出力端子に近い方からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極の断面積より小さいことを特徴とする電子回路装置。
【請求項６】
請求項３記載の電子回路装置において、
前記信号遅延調整用貫通電極は、前記基板を貫通する方向と垂直な平面における断面積が、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じて基板内部で変化することを特徴とする電子回路装置。
【請求項７】
請求項６記載の電子回路装置において、
前記積層された基板の数は、ｎ個（ｎは２以上の整数）であり、
前記信号遅延調整用貫通電極の数は、２個以上であり、
前記信号遅延調整用貫通電極は、断面積がＡで長さがＸの細部と断面積がＢ（Ｂ＞Ａ）で長さがＹの太部とからなる２段構造を有し、
前記入出力端子に近い方からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極と、前記入出力端子に近い方からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極との間で、前記断面積Ａが同一の値かつ前記断面積Ｂが同一の値であるときに、
前記貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極の細部の長さＸは、前記貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極の細部の長さＸより長いことを特徴とする電子回路装置。
【請求項８】
請求項３乃至７のいずれか１項に記載の電子回路装置において、
各貫通電極配線において抵抗と容量の積を同一の値にすることにより、各貫通電極配線の信号遅延時間を等しくすることを特徴とする電子回路装置。
【請求項９】
複数の基板を積層した電子回路装置を製造する製造方法において、
基板表面に凹部を形成する第１の工程と、
前記基板表面に前記凹部の口を塞ぐ薄膜を貼り付ける第２の工程と、
前記凹部上の前記薄膜の一部をパターニングして開口部を形成し、前記凹部の底の一部を露出させる第３の工程と、
前記薄膜をマスクとして、エッチングにより前記凹部の底を加工する第４の工程と、
前記第１の工程から前記４の工程を必要に応じて繰り返した後に、各凹部の側壁および底部に絶縁膜を形成する第５の工程と、
各凹部の内部に導電体パターンを形成する第６の工程と、
前記基板の裏面を研削して、前記導電体パターンを裏面に露出させる第７の工程と、
この第７の工程後の前記基板を分割して、複数の前記導体パターンを貫通電極としてそれぞれ有する複数の基板を作製する第８の工程と、
この第８の工程後の前記複数の基板を積層する第９の工程とを有することを特徴とする電子回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路装置の基板を搭載する配線基板、あるいは半導体からなるチップを複数積層して微細加工技術により貫通電極を設けて電気的に接続する半導体装置等の電子回路装置において、高周波信号をチップ間に伝搬させるための貫通電極の形状およびその製造方法に関するものである。
【背景技術】
【０００２】
メモリやＣＰＵなどの半導体からなるＬＳＩチップを小型・薄型に積層するため、従来のワイヤボンディングに代わり、チップの表面と裏面を貫通する貫通電極を設けて接続する半導体装置の開発が進められている（例えば、非特許文献１参照）。このような半導体装置では、従来法のワイヤボンディングに比べて、配線長を短くすることができるため、クロックなど数ＧＨｚ級の高速・高周波な信号を伝搬するのに適している。
【０００３】
例えば図１１のように、複数の貫通電極１００１を備えた半導体チップ１００２を５層に積層して接続する。図１１では、各半導体チップ１００２の上部が表面であり、下部が裏面である。貫通電極１００１の側面と半導体チップ１００２の側面とは絶縁膜により絶縁されており、貫通電極１００１の頂部又は底部においてのみ半導体チップ１００２表面又は裏面の配線と接続することが可能である。また、貫通電極１００１は最下層（下から１層目）の半導体チップ１００２の下に形成される入出力端子１００３に接続され、この入出力端子１００３を経由して外部のボード基板１００４との信号の入出力が行われる。
【０００４】
なお、図１１においては、上下方向に隣接する半導体チップ１００２の貫通電極１００１間の接続部の記載を省略しているが、上下方向に隣接する貫通電極１００１間の接続は公知の技術を用いて行えばよい。このような上下方向の接続により、例えば複数の貫通電極１００１からなる貫通電極配線１００５ａおよび１００５ｂが形成される。下から２層目の半導体チップ１００２からの信号は貫通電極配線１００５ａを経由して最下層の半導体チップ１００２の裏面まで到津し、最上層（下から５層目）の半導体チップ１００２からの信号は貫通電極配線１００５ｂを経由して最下層の半導体チップ１００２の裏面まで到達することができる。
【０００５】
【非特許文献１】K.Takahashi et al.，“Current status of research and development for three-dimensional chip stack technology”，Jpn.J.Appl.Phys.，Vol.40，p.3032-3037，2001
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように半導体チップを積層して形成された半導体装置では、積層された半導体チップ１００２の位置によらず、どの層から出力された信号も、最下層の半導体チップ１００２の裏面までの到達時刻が同一であることが望ましい。しかしながら、上記の貫通電極１００１の形状は、積層する半導体チップ間で全て同じ円柱状あるいは角柱状をしているため、高周波信号の伝搬特性は各半導体チップ１００２で全て同等である。すなわち、貫通電極自身の抵抗Ｒと、周辺部との間で形成される容量Ｃとにより決定される信号遅延（ＲＣ遅延）も各半導体チップ１００２で同等である。ここで、抵抗Ｒは、貫通電極１００１を構成する導電体の抵抗率と形状によって決まる。また、容量Ｃは、貫通電極１００１と半導体チップ１００２の半導体基板との間の絶縁体の薄膜を誘電体として形成される。この容量Ｃは、貫通電極１００１の側面形状および絶縁体薄膜の誘電率や厚さによって決定される。
【０００７】
このように、図１１に示した従来の半導体装置では、各半導体チップ１００２を通過する度に信号遅延が同じ時間だけ加算されるので、上層の半導体チップ１００２から出力される信号ほど、遅延時間が長くなってしまうという問題点があった。例えば図１１において、５層目の半導体チップ１００２から出力された信号が貫通電極配線１００５ｂを経由して最下層の半導体チップ１００２の裏面まで到達するのに要する時間は、２層目の半導体チップ１００２から出力された信号が貫通電極配線１００５ａを経由して最下層の半導体チップ１００２の裏面まで到達するのに要する時間のおよそ２５倍となる。
また、以上のような問題点は、複数の半導体チップを積層した半導体装置だけでなく、半導体チップを搭載するインターポーザー等の配線基板においても同様に発生する。
【０００８】
本発明は、上記課題を解決するためになされたもので、各貫通電極配線の信号遅延時間を同等にすることができる配線基板、電子回路装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、基材の表面に電子回路装置の基板を搭載し、裏面に外部との接続用の複数の入出力端子を備える配線基板において、前記基材の表面から裏面まで貫通し、前記基板の電極と前記入出力端子とを電気的に接続する複数の貫通電極を備え、前記複数の貫通電極は、それぞれ接続先の前記基板内の配線と共に貫通電極配線を構成するものであり、前記複数の貫通電極のうち少なくとも一部は、各貫通電極配線の信号遅延時間が等しくなるように成形された形状の信号遅延調整用貫通電極であることを特徴とするものである。
また、本発明の配線基板は、各貫通電極配線において抵抗と容量の積を同一の値にすることにより、各貫通電極配線の信号遅延時間を等しくするようにしたものである。
【００１０】
また、本発明は、積層された複数の基板を有する電子回路装置であって、前記基板の各々は、それぞれ表面から裏面まで貫通する複数の貫通電極を備え、各基板の前記貫通電極が積層方向に沿って連結された貫通電極配線により入出力端子と電気的に接続され、前記複数の貫通電極のうち少なくとも一部は、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じて成形された形状の信号遅延調整用貫通電極であることを特徴とするものである。
また、本発明の電子回路装置の１構成例において、前記信号遅延調整用貫通電極は、前記基板を貫通する方向と垂直な平面における断面積が基板内部の積層方向の位置によらず一定な形状であり、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じた前記断面積を有するものである。
また、本発明の電子回路装置の１構成例において、前記積層された基板の数は、ｎ個（ｎは２以上の整数）であり、前記信号遅延調整用貫通電極の数は、２個以上であり、前記入出力端子に近い方からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極の断面積は、前記入出力端子に近い方からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極の断面積より小さいことを特徴とするものである。
【００１１】
また、本発明の電子回路装置の１構成例において、前記信号遅延調整用貫通電極は、前記基板を貫通する方向と垂直な平面における断面積が、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じて基板内部で変化するものである。
また、本発明の電子回路装置の１構成例において、前記積層された基板の数は、ｎ個（ｎは２以上の整数）であり、前記信号遅延調整用貫通電極の数は、２個以上であり、前記信号遅延調整用貫通電極は、断面積がＡで長さがＸの細部と断面積がＢ（Ｂ＞Ａ）で長さがＹの太部とからなる２段構造を有し、前記入出力端子に近い方からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極と、前記入出力端子に近い方からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の前記基板と前記入出力端子とを接続する貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極との間で、前記断面積Ａが同一の値かつ前記断面積Ｂが同一の値であるときに、前記貫通電極配線Ｐに含まれる前記信号遅延調整用貫通電極の細部の長さＸは、前記貫通電極配線Ｑに含まれる前記信号遅延調整用貫通電極の細部の長さＸより長いことを特徴とするものである。
また、本発明の電子回路装置の１構成例は、各貫通電極配線において抵抗と容量の積を同一の値にすることにより、各貫通電極配線の信号遅延時間を等しくするようにしたものである。
【００１２】
また、本発明は、複数の基板を積層した電子回路装置を製造する製造方法であって、基板表面に凹部を形成する第１の工程と、前記基板表面に前記凹部の口を塞ぐ薄膜を貼り付ける第２の工程と、前記凹部上の前記薄膜の一部をパターニングして開口部を形成し、前記凹部の底の一部を露出させる第３の工程と、前記薄膜をマスクとして、エッチングにより前記凹部の底を加工する第４の工程と、前記第１の工程から前記４の工程を必要に応じて繰り返した後に、各凹部の側壁および底部に絶縁膜を形成する第５の工程と、各凹部の内部に導電体パターンを形成する第６の工程と、前記基板の裏面を研削して、前記導電体パターンを裏面に露出させる第７の工程と、この第７の工程後の前記基板を分割して、複数の前記導体パターンを貫通電極としてそれぞれ有する複数の基板を作製する第８の工程と、この第８の工程後の前記複数の基板を積層する第９の工程とを有するものである。
【発明の効果】
【００１３】
本発明によれば、基材の表面に電子回路装置の基板を搭載し、基材の表面から裏面まで貫通する複数の貫通電極がそれぞれ接続先の基板内の配線と共に貫通電極配線を構成する配線基板において、複数の貫通電極のうち少なくとも一部を、各貫通電極配線の信号遅延時間が等しくなるように成形された形状の信号遅延調整用貫通電極とすることにより、配線基板に電子回路装置の基板が搭載された状態において、各貫通電極配線の信号遅延時間を同等に設定することができ、基板内の各電子回路の動作のタイミングを一致させることが可能となる。
【００１４】
また、本発明によれば、複数の貫通電極のうち少なくとも一部を、各貫通電極配線の信号遅延時間が等しくなるように、当該貫通電極を含む貫通電極配線の長さに応じて成形された形状の信号遅延調整用貫通電極とすることにより、複数の基板（例えば半導体チップ）を積層した半導体装置等の電子回路装置において、積層した基板のいずれに設けられた電子回路についても、電子回路の積層方向の位置によらずに、各貫通電極配線の信号遅延時間を同等に設定することができ、各電子回路の動作のタイミングを一致させることが可能となる。
【発明を実施するための最良の形態】
【００１５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係る半導体装置（電子回路装置）の構成例を示す斜視図である。なお、図１の正面は、半導体装置の断面を表している。
【００１６】
半導体装置１０１は、積層された複数の半導体チップ１０２（１０２ａ又は１０２ｂ）からなる。各々の半導体チップ１０２は、その半導体基板部分１０５を表面から裏面に貫通する複数の貫通電極１０６（１０６ａ又は１０６ｂ）を備えている。貫通電極１０６の側面と半導体チップ１０２の側面とは絶縁膜（不図示）により絶縁されており、貫通電極１０６の頂部又は底部においてのみ半導体チップ１０２の表面又は裏面の配線（不図示）と接続することが可能である。貫通電極１０６により、任意の半導体チップ１０２内に形成された半導体回路（不図示）と、積層された上下のチップ間を接続する。
【００１７】
積層方向に隣接する貫通電極１０６間の接続は公知の技術を用いて行われる。この接続により、複数の貫通電極１０６が積層方向に接続された貫通電極配線が形成される。そして、最下層の半導体チップ１０２ａに形成された貫通電極１０６は、この半導体チップ１０２ａの下に形成される入出力端子１０３に接続され、この入出力端子１０３を介して例えばインターポーザーなどの基板１０４に接続されている。基板１０４は、図示しない外部のボードやパッケージ基板に接続される。
【００１８】
貫通電極１０６は、図２（Ａ）、図２（Ｂ）に示すように例えば円柱状の導電体からなる。すなわち、積層方向と平行な貫通電極１０６の軸１０７に対して垂直な面で切断したときの貫通電極１０６の断面形状は円である。図１の例では、下層の半導体チップ１０２ａは、広い断面積を有する貫通電極１０６ａと、これよりも狭い断面積を有する貫通電極１０６ｂを備えている。一方、上層の半導体チップ１０２ｂは、広い断面積を有する貫通電極１０６ａのみを備えている。
【００１９】
ここで、下層の半導体チップ１０２ａと入出力端子１０３とを接続する貫通電極配線を１１０、上層の半導体チップ１０２ｂと入出力端子１０３とを接続する貫通電極配線を１１１とする。貫通電極１０６における信号遅延（ＲＣ遅延）は、貫通電極自身の抵抗Ｒと、周辺部との間で形成される容量Ｃとの積ＲＣの関数となる。ここで、抵抗Ｒは、貫通電極１０６を構成する導電体の抵抗率と形状によって決まる。また、容量Ｃは、貫通電極１０６と半導体チップ１０２の半導体基板との間の絶縁体の薄膜を誘電体として形成される。この容量Ｃは、貫通電極１０６の側面形状および絶縁体薄膜の誘電率や厚さによって決定される。
【００２０】
例えば、底面が半径ｒの円で、長さがＬの円柱状の貫通電極１０６について考えると、抵抗Ｒと容量Ｃは以下のようになる。
Ｒ＝ρ×Ｌ／（πｒ2）                                           ・・・（１）
Ｃ＝ε×（Ｌ×２πｒ）／Ｔ                                      ・・・（２）
ρは貫通電極１０６を構成する導電体の抵抗率、εは貫通電極１０６と半導体チップ１０２の半導体基板との間の絶縁体の誘電率、Ｔは絶縁体の厚さである。式（１）、式（２）より、ＲＣ＝α×Ｌ2／ｒ（αは定数）となり、抵抗Ｒと容量Ｃの積は貫通電極１０６の長さＬの２乗に比例することが分かる。なお、信号遅延はＲＣの関数であるが、その関数形は境界条件によって異なってくるため具体的な形は明示していない。
【００２１】
抵抗Ｒと容量Ｃの積ＲＣで決定される信号遅延を貫通電極配線１１０と１１１で等しくするためには、貫通電極配線１１０，１１１を構成する各貫通電極１０６のうち少なくとも一部の貫通電極１０６の断面積を、貫通電極配線１１０，１１１の電気信号伝搬部分の長さに応じて変化させればよい。例えば各半導体チップ１０２毎の貫通電極１０６ａ，１０６ｂの長さを１００μｍとした場合には、貫通電極配線１１１を構成する貫通電極１０６ａの底面半径を４０μｍ、貫通電極配線１１０を構成する貫通電極１０６ｂの底面半径を１０μｍとすればよい。
【００２２】
すなわち、積層する半導体チップ１０２の数をｎ個としたとき、下からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の半導体チップ１０２と入出力端子１０３とを接続する貫通電極配線１１０に含まれる貫通電極１０６ｂの断面積は、下からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の半導体チップ１０２と入出力端子１０３とを接続する貫通電極配線１１１に含まれる貫通電極１０６ａの断面積より小さい。これにより、抵抗Ｒと容量Ｃの積ＲＣが、貫通電極配線１１０（底面半径１０μｍ、長さ１００μｍ）と貫通電極配線１１１（底面半径４０μｍ、長さ２００μｍ）で同じ値になる。
【００２３】
よって、下層の半導体チップ１０２ａの表面と上層の半導体チップ１０２ｂの表面から同時に出力された信号は、それぞれ出力先の入出力端子１０３に同時に到達する。
なお、貫通電極配線１１０の上部の半導体チップ１０２ｂの内部に貫通電極１０６ａが形成されているが、この貫通電極１０６ａは製造プロセス上のダミーパターンである。ダミーパターンを形成しておくことで、積層するチップの位置に依らず、貫通電極１０６の配置などの設計や、後述するドライエッチングやめっきの製造工程の条件を共通化することが可能となる。もちろん、製造工程をチップの積層位置に依存して変更する煩雑さが増えるが、ダミーパターンを形成しなくてもよい。
【００２４】
図１の例では、半導体チップ１０２が２層の場合について示したが、３層以上の場合についても同様にすることができる。例えば図３に示すように、５層の半導体チップ１０２を積層する場合を考える。ここでは、下からｎ層目（ｎ＝１，２，３，４，５）の半導体チップ１０２の表面から出力される信号を伝搬させるための貫通電極配線を２０１−ｎとする。そして、貫通電極配線２０１−ｎの最下部を構成する貫通電極、すなわち１層目の半導体チップ１０２内の貫通電極を１０６ｄ−ｎとし、２層目以上の半導体チップ１０２内の貫通電極を１０６ｃとする。
【００２５】
図１の例と同様に、信号遅延を各貫通電極配線２０１−１〜２０１−５で等しくするためには、少なくとも一部の貫通電極１０６の断面積を、貫通電極配線２０１−１〜２０１−５の電気信号伝搬部分の長さに応じて変化させればよい。例えば各半導体チップ１０２毎の貫通電極１０６ｃ，１０６ｄ−１〜１０６ｄ−５の長さを１００μｍとした場合には、貫通電極１０６ｄ−１，１０６ｄ−２，１０６ｄ−３，１０６ｄ−４，１０６ｄ−５の半径をそれぞれ４μｍ、２３μｍ、３４μｍ、４９μｍ、１００μｍとし、貫通電極１０６ｃの半径を１００μｍとすればよい。
【００２６】
これにより、抵抗Ｒと容量Ｃの積ＲＣが、貫通電極配線２０１−１の信号伝搬部分（底面半径４μｍ、長さ１００μｍ）と、貫通電極配線２０１−２の信号伝搬部分（底面半径２３μｍ、長さ１００μｍの細部と底面半径１００μｍ、長さ１００μｍの太部からなる）と、貫通電極配線２０１−３の信号伝搬部分（底面半径３４μｍ、長さ１００μｍの細部と底面半径１００μｍ、長さ２００μｍの太部からなる）と、貫通電極配線２０１−４の信号伝搬部分（底面半径４９μｍ、長さ１００μｍの細部と底面半径１００μｍ、長さ３００μｍの太部からなる）と、貫通電極配線２０１−５の信号伝搬部分（底面半径１００μｍ、長さ５００μｍ）で同じ値になる。
【００２７】
以上のようにして、本実施の形態では、各貫通電極配線の信号遅延時間を同等に設定することができる。
なお、上記の説明では、最下層のチップは上層と同じ半導体素子からなる機能を備えるものとしたが、貫通電極や配線のみを備えたインターポーザー等の配線基板としての機能を有する場合にも本発明を適用できる。
【００２８】
つまり、配線基板は、例えばセラミック等からなる基材と、基材の表面から裏面まで貫通する複数の貫通電極とを備え、基材の表面には電子回路装置の基板（半導体チップ）が搭載され、裏面には外部との接続用の複数の入出力端子が設けられており、電子回路装置の基板とマザーボードとの間を電気的に接続する役目を果たしている。各貫通電極は、電子回路装置の基板の電極と配線基板の入出力端子とを電気的に接続する。これにより、各貫通電極は、それぞれ接続先の基板内の配線と共に貫通電極配線を構成することになる。このような配線基板において、本実施の形態で説明したように、複数の貫通電極のうち少なくとも一部を、各貫通電極配線の信号遅延時間が等しくなるように成形した形状の信号遅延調整用貫通電極とすることにより、各貫通電極配線の信号遅延時間を同等に設定することができ、基板内の各回路の動作のタイミングを一致させることが可能となる。
【００２９】
次に、本実施の形態の半導体装置の製造方法について図４を用いて説明する。まず、半導体基板３０１の裏面を研削して、半導体基板３０１の厚さを例えば１２０μｍとし、半導体基板３０１の表面にレジストパターン３０２を公知のフォトリソグラフィ技術により形成する（図４（Ａ））。なお、図示していないが、半導体基板３０１には半導体素子や多層配線が形成されている。
【００３０】
続いて、レジストパターン３０２をマスクとして、ＩＣＰ−ＲＩＥ（Inductively Coupled Plasma-Reactive Ion Etching）などにより半導体基板３０１表面の絶縁膜や半導体基板３０１をドライエッチングして例えば１００μｍの深さの凹部３０３を形成し、凹部３０３の形成後にレジストパターン３０２を除去する（図４（Ｂ））。
そして、ＣＶＤ（Chemical Vapor Deposition）法により酸化膜などの絶縁膜３０４を凹部３０３の側壁および底部に形成する（図４（Ｃ））。
【００３１】
次ぎに、無電解めっき法により銅めっきを凹部３０３の内部に付着させた後、半導体基板３０１の表面の一部にレジストパターン３０５等を形成して表面を被覆し、露出している部分にのみ電解めっきを用いて銅パターン３０６を成長させる（図４（Ｄ））。ここで、レジストパターン３０５で被覆しない箇所は、凹部３０３、および半導体基板３０１表面の多層配線（不図示）と銅パターン３０６との接続部である。したがって、銅パターン３０６を成長させることにより、銅パターン３０６が半導体基板３０１表面の多層配線と電気的に接続される。
【００３２】
銅パターン３０６の形成後、レジストパターン３０５を除去し、無電解めっきで付着した不要な銅をエッチング除去する。最後に、半導体基板３０１の裏面を研削して、銅パターン３０６を裏面に露出させる。これにより、銅パターン３０６が半導体基板３０１の表面から裏面へ貫通した貫通電極１０６となる（図４（Ｅ））。
その後は、半導体基板３０１の裏面に絶縁膜や接続用の導電体を適宜形成し、半導体基板３０１をダイシングしてチップに分割し、これらのチップを積層して接続すれば、図１、図２に示した半導体装置を作製することができる。図４（Ａ）〜図４（Ｅ）に示した工程においては、所望の半径の貫通電極１０６ができるようにレジストパターン３０２を適宜形成すればよい。積層方向に隣接する貫通電極１０６間を接続する技術としては、例えば非特許文献１に記載された技術を用いることができる。
【００３３】
［第２の実施の形態］
図５は本発明の第２の実施の形態に係る半導体装置の構成例を示す断面図である。半導体装置４０１は、積層された複数の半導体チップ４０２（４０２ａ又は４０２ｂ）からなる。各々の半導体チップ４０２は、複数の貫通電極４０６（４０６ａ又は４０６ｂ）を備えている。積層方向に隣接する貫通電極４０６を接続することにより、貫通電極配線が形成される。そして、最下層の半導体チップ４０２ａに形成された貫通電極４０６は、この半導体チップ４０２ａの下に形成される入出力端子１０３に接続され、この入出力端子１０３を介して例えばインターポーザーなどの基板１０４に接続されている。
【００３４】
貫通電極４０６は、図６（Ａ）、図６（Ｂ）に示すように例えば円柱状の導電体からなる。すなわち、積層方向と平行な貫通電極４０６の軸４０７に対して垂直な面で切断したときの貫通電極４０６の断面形状は円である。第１の実施の形態と異なる点は、第１の実施の形態では各半導体チップ１０２内の貫通電極１０６の断面積が不変であったのに対し、本実施の形態では半導体チップ４０２内で貫通電極４０６の断面積が変化する場合があることである。貫通電極４０６ａは、図６（Ａ）に示すように断面積が一定である。これに対して、貫通電極４０６ｂは、広い断面積を有する太部４０８とこれよりも狭い断面積を有する細部４０９とを備えた２段構造になっており、半導体チップ４０２内で断面積が変化する。
【００３５】
図５の下層の半導体チップ４０２ａは、貫通電極４０６ａと４０６ｂを備えている。一方、上層の半導体チップ４０２ｂは、貫通電極４０６ａのみを備えている。ここで、下層の半導体チップ４０２ａと入出力端子１０３とを接続する貫通電極配線を４１０、上層の半導体チップ４０２ｂと入出力端子１０３とを接続する貫通電極配線を４１１とする。
【００３６】
第１の実施の形態と同様に、信号遅延を貫通電極配線４１０と４１１で等しくするためには、貫通電極４０６ａ，４０６ｂの形状を、貫通電極配線４１０，４１１の電気信号伝搬部分の長さに応じて設定すればよい。貫通電極配線４１１では、貫通電極４０６ｂの細部４０９により抵抗が増大して信号が遅延する。したがって、貫通電極４０６ａ，４０６ｂを適切な形状サイズに設定すれば、抵抗Ｒと容量Ｃの積ＲＣで決定される信号遅延量が貫通電極配線４１０と４１１で同等となる。よって、下層の半導体チップ４０２ａの表面と上層の半導体チップ４０２ｂの表面から同時に出力された信号は、それぞれ出力先の入出力端子１０３に同時に到達する。
【００３７】
図５の例では、半導体チップ４０２が２層の場合について示したが、３層以上の場合についても同様にすることができる。例えば図７に示すように、５層の半導体チップ４０２を積層する場合を考える。ここでは、下からｎ層目（ｎ＝１，２，３，４，５）の半導体チップ４０２の表面から出力される信号を伝搬させるための貫通電極配線を５０１−ｎとする。そして、貫通電極配線５０１−ｎの最下部を構成する貫通電極、すなわち１層目の半導体チップ４０２内の貫通電極を４０６ｄ−ｎとし、２層目以上の半導体チップ４０２内の貫通電極を４０６ｃとする。貫通電極４０６ｃの断面積は一定である。
【００３８】
図５の例と同様に、信号遅延を各貫通電極配線５０１−１〜５０１−５で等しくするためには、貫通電極４０６ｃ，４０６ｄ−１〜４０６ｄ−５の形状を、貫通電極配線５０１−１〜５０１−５の電気信号伝搬部分の長さに応じて設定すればよい。例えば各半導体チップ４０２毎の貫通電極４０６ｃ，４０６ｄ−１〜４０６ｄ−５の長さを全て１００μｍとした場合には、貫通電極４０６ｃの底部の半径を１００μｍ、貫通電極４０６ｄ−１〜４０６ｄ−５の太部の半径を１００μｍ、細部の半径を１０μｍとし、貫通電極４０６ｄ−１，４０６ｄ−２，４０６ｄ−３，４０６ｄ−４，４０６ｄ−５の細部の長さをそれぞれ３７μｍ、１２μｍ、６μｍ、３μｍ、０μｍとすればよい。なお、貫通電極４０６ｄ−５は、細部の長さが０μｍなので、断面積は一定である。
【００３９】
このような設定により、抵抗Ｒと容量Ｃの積ＲＣが、貫通電極配線５０１−１の信号伝搬部分（底面半径１０μｍ、長さ３７μｍの細部と底面半径１００μｍ、長さ６３μｍの太部からなる）と、貫通電極配線５０１−２の信号伝搬部分（底面半径１０μｍ、長さ１２μｍの細部と底面半径１００μｍ、長さ１８８μｍの太部からなる）と、貫通電極配線５０１−３の信号伝搬部分（底面半径１０μｍ、長さ６μｍの細部と底面半径１００μｍ、長さ２９４μｍの太部からなる）と、貫通電極配線５０１−４の信号伝搬部分（底面半径１０μｍ、長さ３μｍの細部と底面半径１００μｍ、長さ３９７μｍの太部からなる）と、貫通電極配線５０１−５の信号伝搬部分（底面半径１００μｍ、長さ５００μｍ）で同じ値になる。
【００４０】
すなわち、積層する半導体チップ４０２の数をｎ個としたとき、貫通電極４０６ｄ−１〜４０６ｄ−５は、断面積がＡで長さがＸの細部と断面積がＢ（Ｂ＞Ａ）で長さがＹの太部とからなる２段構造を有し、下からｐ番目（ｐは１≦ｐ＜ｎを満たす整数）の半導体チップ４０２と入出力端子１０３とを接続する貫通電極配線Ｐに含まれる貫通電極４０６ｄと、下からｑ番目（ｑはｐ＜ｑ≦ｎを満たす整数）の半導体チップ４０２と入出力端子１０３とを接続する貫通電極配線Ｑに含まれる貫通電極４０６ｄで、断面積Ａが同一の値かつ断面積Ｂが同一の値であるときに、貫通電極配線Ｐに含まれる貫通電極４０６ｄの細部の長さＸは、貫通電極配線Ｑに含まれる貫通電極４０６ｄの細部の長さＸより長い。
【００４１】
図５の例によれば、最下層の半導体チップ４０２において、貫通電極４０６ｄ−１〜４０６ｄ−５の頂部の形状サイズ（半径１００μｍの円形）をチップ面内で同一にすると共に、底部の形状サイズ（半径１０μｍの円形）をチップ面内で同一にし、また２層目以上の半導体チップ４０２において、貫通電極４０６ｃの頂部および底部の形状サイズ（半径１００μｍの円形）をチップ面内で同一にしたので、設計や製造工程が簡易になるという利点がある。
【００４２】
なお、貫通電極の長さは、半導体チップの厚さと略同じ値であるが、正確には半導体チップの厚さよりも僅かに大きな値となる。これは、半導体チップ表面の多層配線との接続等のために半導体チップ表面から突出する部分があるからである。
【００４３】
次に、本実施の形態の半導体装置の製造方法について図８、図９を用いて説明する。まず、半導体基板６０１の裏面を研削して、半導体基板６０１の厚さを例えば１２０μｍとし、半導体基板６０１の表面にレジストパターン６０２をフォトリソグラフィ技術により形成する。続いて、レジストパターン６０２をマスクとして、ＩＣＰ−ＲＩＥなどにより半導体基板６０１表面の絶縁膜や半導体基板６０１をドライエッチングして例えば１００μｍの深さの凹部６０３を形成する（図８（Ａ））。
【００４４】
次に、レジストパターン６０２を除去した後に、半導体基板６０１の表面に凹部６０３の口を塞ぐレジスト膜を形成する。この工程では、例えばＳＴＰ法（Spin-coating film Transfer and hot-Pressing法）などを用いてレジスト膜を貼り付ければよい。そして、フォトリソグラフィ技術を用いてレジスト膜を加工し、レジストパターン６０４を形成する。レジストパターン６０４は、半径１００μｍの開口部６０４ａを備える。このレジストパターン６０４をマスクとして、ＩＣＰ−ＲＩＥなどにより半導体基板６０１表面の絶縁膜や半導体基板６０１をドライエッチングして例えば９７μｍの深さの凹部６０５を形成する（図８（Ｂ））。
【００４５】
次に、レジストパターン６０４を除去した後に、再度ＳＴＰ法などを用いて半導体基板６０１の表面に凹部６０３，６０５の口を塞ぐレジスト膜を形成する。このレジスト膜をフォトリソグラフィ技術を用いて加工し、レジストパターン６０６を形成する。レジストパターン６０６は、凹部６０５の真上に半径１０μｍの開口部６０６ａを備える。このレジストパターン６０６をマスクとして、ＩＣＰ−ＲＩＥなどにより凹部６０５の底部をドライエッチングして例えば３μｍの深さの凹部６０５ａを形成する（図９（Ａ））。
【００４６】
図８（Ｂ）、図９（Ａ）と同様の工程を２回繰り返すことにより、所望の半径と深さの２段構造を有する凹部６０７，６０８を形成する。さらに、凹部６０８を形成する際にマスクとして用いたレジストパターンを除去した後に、半導体基板６０１の表面に凹部６０３，６０５，６０７，６０８の口を塞ぐレジスト膜を形成し、このレジスト膜を加工して、レジストパターン６０９を形成する。レジストパターン６０９は、半径１００μｍの開口部６０９ａを備える。このレジストパターン６０９をマスクとして、半導体基板６０１表面の絶縁膜や半導体基板６０１をドライエッチングして例えば６３μｍの深さの凹部６１０を形成する（図９（Ｂ））。
【００４７】
続いて、レジストパターン６０９を除去した後に、半導体基板６０１の表面に凹部６０３，６０５，６０７，６０８，６１０の口を塞ぐレジスト膜を形成し、このレジスト膜を加工して、レジストパターン６１１を形成する。レジストパターン６１１は、凹部６１０の真上に半径１０μｍの開口部６１１ａを備える。このレジストパターン６１１をマスクとして、凹部６１０の底部をドライエッチングして例えば３７μｍの深さの凹部６１０ａを形成する（図９（Ｃ））。そして、レジストパターン６１１を除去すると、各種の凹部が形成された半導体基板６０１ａが完成する（図９（Ｄ））。
【００４８】
次に、半導体基板６０１ａの凹部の側壁および底部に酸化膜などの絶縁膜６１２を形成し、銅めっきを凹部の内部に付着させた後、半導体基板６０１ａの表面の一部にレジストパターン６１３等を形成して表面を被覆し、露出している部分にのみ銅パターン６１４を成長させる（図９（Ｅ））。成長した銅パターン６１４は、半導体基板６０１ａ表面の多層配線と電気的に接続される。
【００４９】
銅パターン６１４の形成後、レジストパターン６１３を除去する。最後に、半導体基板６０１ａの裏面を研削して、銅パターン６１４を裏面に露出させる。これにより、銅パターン６１４が半導体基板６０１ａの表面から裏面へ貫通した貫通電極４０６となる（図９（Ｆ））。
その後は、第１の実施の形態と同様であり、半導体基板６０１ａの裏面に絶縁膜や接続用の導電体を適宜形成し、半導体基板６０１ａをダイシングしてチップに分割し、これらのチップを積層して接続すれば、図７に示した半導体装置を作製することができる。
【００５０】
なお、本実施の形態では、一部の貫通電極を２段構造としたが、より多段の構造を有するものとしてもよいことは言うまでもない。例えば、図１０（Ａ）に示す貫通電極９０１のように３段構造を採用してもよい。
また、多段構造の貫通電極を用いる場合、太部から細部へ信号が伝搬する際に、その断面形状が直角であるために高周波信号の周波数や配線長に応じて信号が反射してしまう場合がある。その場合は、図１０（Ｂ）のように等方性エッチングなどを用いて、貫通電極９０２の太部から細部への段差部にテーパー９０２ａを設けるようにしてもよい。テーパー９０２ａを形成するエッチングには、例えばＳＦ6とＯ2からなるプラズマを用いればよい。
また、本実施の形態の貫通電極の構造を第１の実施の形態で説明したインターポーザー等の配線基板に適用してもよい。
【００５１】
また、第１、第２の実施の形態では、複数の基板を積層した電子回路装置の１例として、複数の半導体チップを積層した半導体装置を例に挙げて説明したが、他の電子回路装置に本発明を適用してもよい。また、第１、第２の実施の形態では、最下層の半導体チップにおいて異なる形状やサイズの貫通電極が共存するようにしたが、このような共存は最下層の半導体チップに限るものではない。また、第１、第２の実施の形態において、複数のチップ間の信号伝搬経路や貫通電極配線に応じて各層のチップ内の貫通電極形状を変えてもよい。また、基板としては半導体を用いたが、１００μｍ程度の薄層化が可能な他の材料を用いてもよいことは言うまでもない。
【産業上の利用可能性】
【００５２】
本発明は、複数の基板が積層された電子回路装置に適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態に係る半導体装置の構成例（２層の場合）を示す斜視図である。
【図２】図１の半導体装置における貫通電極の形状を示す斜視図である。
【図３】本発明の第１の実施の形態に係る半導体装置の構成例（５層の場合）を示す断面図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の第２の実施の形態に係る半導体装置の構成例（２層の場合）を示す断面図である。
【図６】図５の半導体装置における貫通電極の形状を示す斜視図である。
【図７】本発明の第２の実施の形態に係る半導体装置の構成例（５層の場合）を示す断面図である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程断面図である。
【図１１】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００５４】
１０１，４０１…半導体装置、１０２，４０２…半導体チップ、１０３…入出力端子、１０４…基板、１０５…半導体基板部分、１０６，４０６…貫通電極、１１０，１１１，２０１，４１０，４１１，５０１…貫通電極配線。
【図１】
2008109005.tif 000003
【図２】
2008109005.tif 000004
【図３】
2008109005.tif 000005
【図４】
2008109005.tif 000006
【図５】
2008109005.tif 000007
【図６】
2008109005.tif 000008
【図７】
2008109005.tif 000009
【図８】
2008109005.tif 000010
【図９】
2008109005.tif 000011
【図１０】
2008109005.tif 000012
【図１１】
2008109005.tif 000013