(57)【要約】【課題】入力電圧の変動に応じた出力電圧のリップルの変動を抑制できるスイッチング電源装置とその制御装置を提供する。【解決手段】出力電圧Ｖｏｕｔが目標値より高いとき、スイッチングコンバータ回路１０は第２の状態（インダクタＬ１に蓄積される電力が端子Ｔｏへ放出される状態）に設定される。出力電圧Ｖｏｕｔが目標値より低下すると、スイッチングコンバータ回路１０は所定時間だけ第１の状態（端子Ｔｉから入力される電力がインダクタＬ１において蓄積される状態）に設定されてから第２の状態に戻される。また、インダクタＬ１の電流がしきい値を超えると、スイッチングコンバータ回路１０は第２の状態に設定される。更に、インダクタ電流の上記しきい値は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比に応じて、当該比の変動に伴う出力電圧Ｖｏｕｔのリップルの変動が抑制されるように調節される。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも１つのインダクタを含み、入力端子より入力される電力を上記インダクタに蓄積する第１の状態と上記インダクタに蓄積される電力を出力端子から放出する第２の状態とを交互に反復し、上記入力端子に印加される直流電圧を当該反復動作により昇圧又は降圧して上記出力端子から出力するスイッチングコンバータ回路と、
上記出力端子の電圧が目標値より高いときは上記スイッチングコンバータ回路を上記第２の状態に設定し、上記出力端子の電圧が目標値より低下したときは上記スイッチングコンバータ回路を所定の時間だけ上記第１の状態に設定してから上記第２の状態に戻し、上記インダクタの電流がしきい値より大きいときは上記スイッチングコンバータ回路を上記第２の状態に設定する制御回路と、
上記入力端子の電圧と上記出力端子の電圧との比又は差に応じて、当該比又は差の変化に伴う上記出力端子のリップル電圧の変化が小さくなるように上記しきい値を調節するしきい値調節回路と
を有するスイッチング電源装置。
【請求項２】
上記インダクタの電流が、入力されるしきい値信号に応じたしきい値より大きいか否かを判定する第１判定回路を有し、
上記しきい値調節回路は、
上記入力端子の電圧を複数の分圧比により分圧する第１分圧回路と、
上記第１分圧回路において分圧された複数の電圧それぞれと上記出力端子の電圧若しく所定の電圧とを比較する比較回路と、
上記比較回路の比較結果に基づいて上記しきい値信号を生成する信号生成回路とを含む、
請求項１に記載のスイッチング電源装置。
【請求項３】
上記第１分圧回路において分圧された複数の電圧から順番に１の電圧を選択する選択回路を有し、
上記比較回路は、上記選択回路において選択された電圧と上記出力端子の電圧若しく所定の電圧とを順次に比較し、
上記信号生成回路は、上記第１分圧回路において分圧された複数の電圧に対応する前記比較回路の複数の比較結果に基づいて上記しきい値信号を生成する、
請求項２に記載のスイッチング電源装置。
【請求項４】
上記しきい値調節回路は、上記出力端子の電圧を分圧する第２分圧回路を更に有し、
上記比較回路は、上記第１分圧回路において分圧された複数の電圧それぞれと上記第２分圧回路において分圧された電圧とを比較する、
請求項２又は３に記載のスイッチング電源装置。
【請求項５】
上記出力端子の電圧が上記目標値より低いか否かを判定する第２判定回路を有し、
上記制御回路は、
上記出力端子の電圧が上記目標値より低いと上記第１判定回路が判定した場合に第１の値の信号を保持し、入力されるクロック信号に同期して当該信号を周期的に第２の値にリセットする信号保持回路と、
上記信号保持回路が第１の値の信号を保持する場合、上記スイッチングコンバータ回路を上記第１の状態に設定し、上記信号保持回路が第２の値の信号を保持する場合、上記スイッチングコンバータ回路を上記第２の状態に設定する制御信号を生成する制御信号生成回路とを含む、
請求項１、２、３又は４に記載のスイッチング電源装置。
【請求項６】
上記インダクタの電流が上記しきい値より大きいか否かを判定する第１判定回路を有し、
上記信号保持回路は、上記インダクタの電流が上記しきい値より大きいと上記第１判定回路が判定した場合、上記リセット動作を少なくとも１回行うまでの間、上記第２の値の信号を保持する、
請求項５に記載のスイッチング電源装置。
【請求項７】
上記スイッチングコンバータ回路は、
上記インダクタの一方の端子と上記入力端子との間に接続される第１スイッチング素子と、
上記インダクタの上記一方の端子と基準電位との間に接続される第２スイッチング素子と、
上記インダクタの他方の端子と上記出力端子との間に接続される第３スイッチング素子と、
上記インダクタの上記他方の端子と上記基準電位との間に接続される第４スイッチング素子とを含み、
上記制御回路は、
上記入力端子の電圧が上記出力端子の電圧より高い場合、上記第１の状態において上記第１スイッチング素子及び上記第３スイッチング素子をオン、上記第２スイッチング素子及び上記第４スイッチング素子をオフに設定し、上記第２の状態において上記第２スイッチング素子及び上記第３スイッチング素子をオン、上記第１スイッチング素子及び上記第４スイッチング素子をオフに設定し、
上記入力端子の電圧が上記出力端子の電圧より低い場合、上記第１の状態において上記第１スイッチング素子及び上記第４スイッチング素子をオン、上記第２スイッチング素子及び上記第３スイッチング素子をオフに設定し、上記第２の状態において上記第１スイッチング素子及び上記第３スイッチング素子をオン、上記第２スイッチング素子及び上記第４スイッチング素子をオフに設定する、
請求項１、２、３、４、５又は６に記載のスイッチング電源装置
【請求項８】
少なくとも１つのインダクタを含み、入力端子より入力される電力を上記インダクタに蓄積する第１の状態と上記インダクタに蓄積される電力を出力端子から放出する第２の状態とを交互に反復し、上記入力端子に印加される直流電圧を当該反復動作により昇圧又は降圧して上記出力端子から出力するスイッチングコンバータ回路の制御装置であって、
上記出力端子の電圧が目標値より高いときは上記スイッチングコンバータ回路を上記第２の状態に設定し、上記出力端子の電圧が目標値より低下したときは上記スイッチングコンバータ回路を所定の時間だけ上記第１の状態に設定してから上記第２の状態に戻し、上記インダクタの電流がしきい値より大きいときは上記スイッチングコンバータ回路を上記第２の状態に設定する制御回路と、
上記入力端子の電圧と上記出力端子の電圧との比又は差に応じて、当該比又は差の変化に伴う上記出力端子のリップル電圧の変化が小さくなるように上記しきい値を調節するしきい値調節回路と
を有する制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチング電源装置とその制御装置に係り、特に、ＰＦＭ（pulse frequency modulation）方式によって出力電圧の制御を行うＤＣ−ＤＣ型のスイッチング電源装置に関するものである。
【背景技術】
【０００２】
一般に携帯型の電子機器は、電池に発生する電圧を電子回路の所望の電源電圧に変換するためにＤＣ−ＤＣコンバータを備えている。
電池の電圧はその残量に応じて変化し、例えばリチウムイオン電池では４．２Ｖから３Ｖの範囲で変化する。また、内蔵電池を用いずにＡＣアダプタ等の外部電源を用いる場合、電池の電圧の代わりとして５Ｖ程度の電圧が入力されることがある。ＤＣ−ＤＣコンバータは、このような入力電圧の変化が生じても一定の出力電圧を発生できるように構成される。
【０００３】
ＤＣ−ＤＣコンバータは、一般に降圧型、昇圧型、昇降圧型の３つに分類される。入力電圧の下限値が出力電圧の目標値より高い場合は降圧型、入力電圧の上限値が出力電圧の目標値より低い場合は昇圧型、出力電圧に対して入力電圧が高い場合と低い場合の両方が存在する場合には昇降圧型が選択される。
【０００４】
他方、携帯型の電子機器では電池の消費を極力減らすため、未使用時に回路の動作の一部を停止させる待機モードが一般に設けられている。待機モードではＤＣ−ＤＣコンバータの負荷が非常に軽くなるため、常に一定の周期でスイッチングを行うＰＷＭ（pulse width modulation）方式よりＰＦＭ（pulse frequency modulation）方式のほうが省電力の観点で有利である。
【０００５】
ＰＦＭ方式のスイッチング電源装置の関しては、下記の特許文献１がある。
特許文献１には、ＰＦＭのデューティー比に電源電圧依存性を設けることによって電源電圧が高いときのリップル電圧の低減を図る技術が記載されている。
【特許文献１】特開平１１−２３５０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、一般にＤＣ−ＤＣコンバータにおいてエネルギー変換動作を担うインダクタには、入力電圧と出力電圧との差に応じた電圧が印加される。ＰＦＭ方式では、スイッチング動作の１サイクルにおいてインダクタに電圧を印加する期間を固定とし、この固定期間の繰り返し周期を変化させることによって出力電圧を制御している。
【０００７】
ところが、出力電圧を一定に制御している状態で入力電圧が変動すると、入出力間の電位差が変化し、インダクタに加わる電圧が変化する。ＰＦＭ方式の場合、インダクタに電圧を印加する時間が固定されているため、その電圧値が変化すると、インダクタに流れる電流の時間的な変化率が変化し、出力電圧のリップルの振幅が変化する。例えば、入出力の電圧差が大きくなると、インダクタに印加される電圧が高くなり、インダクタに流れる電流の時間的な変化率が大きくなる。そのため、インダクタに電圧を印加する時間が固定されている場合、入出力電圧差が大きくなると、出力電圧のリップルが大きくなる。すなわち、ＰＦＭ方式のＤＣ−ＤＣコンバータでは、入力電圧に応じて出力電圧のリップルが大きく変動するという問題が生じる。
近年、電子回路の電源電圧は益々低下する傾向にあり、電源電圧のリップルが装置の信頼性に大きな影響を与えるようになってきているため、リップル電圧のより厳密な制御が要望されている。
【０００８】
本発明はかかる事情に鑑みてなされたものであり、その目的は、入力電圧の変動に応じた出力電圧のリップルの変動を抑制できるスイッチング電源装置とその制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１の観点に係るスイッチング電源装置は、スイッチングコンバータ回路と、制御回路と、しきい値調節回路とを有する。
上記スイッチングコンバータ回路は、少なくとも１つのインダクタを含み、入力端子より入力される電力を上記インダクタに蓄積する第１の状態と上記インダクタに蓄積される電力を出力端子から放出する第２の状態とを交互に反復し、上記入力端子に印加される直流電圧を当該反復動作により昇圧又は降圧して上記出力端子から出力する。
上記制御回路は、上記出力端子の電圧が目標値より高いときは上記スイッチングコンバータ回路を上記第２の状態に設定し、上記出力端子の電圧が目標値より低下したときは上記スイッチングコンバータ回路を所定の時間だけ上記第１の状態に設定してから上記第２の状態に戻し、上記インダクタの電流がしきい値より大きいときは上記スイッチングコンバータ回路を上記第２の状態に設定する。
上記しきい値調節回路は、上記入力端子の電圧と上記出力端子の電圧との比又は差に応じて、当該比又は差の変化に伴う上記出力端子のリップル電圧の変化が小さくなるように上記しきい値を調節する。
【００１０】
本発明の第２の観点は、上記スイッチングコンバータ回路の制御装置に関するものであり、上記制御回路と上記しきい値調節回路を有する。
【００１１】
上記第１の観点に係るスイッチング電源装置並びに上記第２の観点に係る制御装置は、上記インダクタの電流が、入力されるしきい値信号に応じたしきい値より大きいか否かを判定する第１判定回路を有してよい。
また、上記しきい値調節回路は、上記入力端子の電圧を複数の分圧比により分圧する第１分圧回路と、上記第１分圧回路において分圧された複数の電圧それぞれと上記出力端子の電圧若しく所定の電圧とを比較する比較回路と、上記比較回路の比較結果に基づいて上記しきい値信号を生成する信号生成回路とを含んでよい。
【００１２】
また、上記第１の観点に係るスイッチング電源装置並びに上記第２の観点に係る制御装置は、上記出力端子の電圧が上記目標値より低いか否かを判定する第２判定回路を有してよい。
上記制御回路は、上記出力端子の電圧が上記目標値より低いと上記第１判定回路が判定した場合に第１の値の信号を保持し、入力されるクロック信号に同期して当該信号を周期的に第２の値にリセットする信号保持回路と、上記信号保持回路が第１の値の信号を保持する場合、上記スイッチングコンバータ回路を上記第１の状態に設定し、上記信号保持回路が第２の値の信号を保持する場合、上記スイッチングコンバータ回路を上記第２の状態に設定する制御信号を生成する制御信号生成回路とを含んでよい。
更に、上記信号保持回路は、上記インダクタの電流が上記しきい値より大きいと上記第１判定回路が判定した場合、上記リセット動作を少なくとも１回行うまでの間、上記第２の値の信号を保持してよい。
【発明の効果】
【００１３】
本発明によれば、スイッチングコンバータ回路のインダクタに流れる電流が増大した場合にインダクタに蓄積された電力を放出する制御を行うとともに、当該制御のために設定されるインダクタ電流のしきい値を入力電圧と出力電圧との比又は差に応じて調節することによって、入力電圧の変動に応じた出力電圧のリップルの変動を抑制できる。
【発明を実施するための最良の形態】
【００１４】
まず図１〜図３を参照して、本発明の実施形態に係るスイッチング電源装置の構成を説明する。
【００１５】
図１は、本発明の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
図１に示すスイッチング電源装置は、スイッチングコンバータ回路１０と、動作モード判定回路２０と、電圧判定回路（第２判定回路）３０と、電流判定回路（第１判定回路）４０と、しきい値調節回路５０と、制御回路６０とを有する。
図２は、これらの構成要素のうち、電圧判定回路３０、電流判定回路４０及び制御回路６０の構成の一例を示す。また図３は、しきい値調節回路５０の構成の一例を示す。
【００１６】
［スイッチングコンバータ回路１０］
スイッチングコンバータ回路１０は、端子Ｔｉに入力される電圧Ｖｉｎをスイッチング動作によって昇圧又は降圧し、電圧Ｖｏｕｔとして端子Ｔｏから出力する。スイッチングコンバータ回路１０は、少なくとも１つのインダクタを含んでおり、端子Ｔｉより入力される電力をインダクタに蓄積する状態（第１の状態）とインダクタに蓄積された電力を端子Ｔｏから放出する状態（第２の状態）とを交互に反復することによって、電圧Ｖｉｎの昇圧又は降圧を行う。
【００１７】
スイッチングコンバータ回路１０は、例えば図１に示すように、インダクタＬ１と、ｐ型のＭＯＳＭＯＳトランジスタＱ１と、ｎ型のＭＯＳＭＯＳトランジスタＱ２，Ｑ４と、ダイオードＤ１と、出力平滑用のキャパシタＣ１とを有する。
【００１８】
ＭＯＳトランジスタＱ１のソースは端子Ｔｉに接続され、そのドレインはインダクタＬ１の一方の端子に接続される。
ＭＯＳトランジスタＱ２のソースは基準電位ＶＳＳに接続され、そのドレインはインダクタＬ１の一方の端子及びＭＯＳトランジスタＱ１のドレインに接続される。
ダイオードＤ１のカソードは端子Ｔｏに接続され、そのアノードはインダクタＬ１の他方の端子に接続される。
ＭＯＳトランジスタＱ４のソースは基準電位ＶＳＳに接続され、そのドレインはインダクタＬ１の他方の端子及びＭＯＳトランジスタＱ３のドレインに接続される。
【００１９】
キャパシタＣ１は、出力端子Ｔｏと基準電位ＶＳＳとの間に接続される。
【００２０】
図１に示すスイッチングコンバータ回路１０は、昇降圧動作が可能である。降圧を行う場合、ＭＯＳトランジスタＱ４を常時オフとし、ＭＯＳトランジスタＱ１，Ｑ２を相補的にオンオフ制御する（図４）。昇圧を行う場合は、ＭＯＳトランジスタＱ１を常時オン、ＭＯＳトランジスタＱ２を常時オフとし、ＭＯＳトランジスタＱ４をオンオフ制御する（図５）。
【００２１】
［動作モード判定回路２０］
動作モード判定回路２０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔに基づいて、スイッチングコンバータ回路１０が動作すべきモード（昇圧、降圧）を判定する。すなわち、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより高い場合は降圧動作のモードであると判定し、入力電圧Ｖｉｎが出力電圧Ｖｏｕｔより低い場合は昇圧動作のモードであると判定する。
【００２２】
［電圧判定回路３０］
電圧判定回路３０は、出力端子Ｔｏの電圧が所定の目標値より低いか否かを判定する。例えば、出力端子Ｔｏの電圧Ｖｏｕｔを検出して目標値と比較し、電圧Ｖｏｕｔが目標値より低い場合はハイレベルとなり、目標値より高い場合はローレベルとなる信号ＳＡを出力する。
【００２３】
電圧判定回路３０は、例えば図２に示すように、コンパレータ３１と、抵抗Ｒ１，Ｒ２とを有する。
抵抗Ｒ１及びＲ２は、端子Ｔｏと基準電位ＶＳＳとの間に直列に接続されており、出力電圧Ｖｏｕｔを分圧する。
コンパレータ３１は、抵抗Ｒ１及びＲ２の接続点に生じる電圧と参照電圧Ｖｒｅｆとを比較し、その比較結果を信号ＳＡとして出力する。すなわち、接続点の電圧が参照電圧Ｖｒｅｆより低い場合はハイレベルの信号ＳＡを出力し、参照電圧Ｖｒｅｆより高い場合はローレベルの信号ＳＡを出力する。
【００２４】
［電流判定回路４０］
電流判定回路４０は、スイッチングコンバータ回路１０のインダクタＬ１に流れる電流がしきい値信号Ｓｔｈに応じた所定のしきい値より大きいか否かを判定する。例えば、ＭＯＳトランジスタＱ１とインダクタＬ１の一方の端子との接続点の電圧を検出して、当該検出電圧をしきい値信号Ｓｔｈと比較する。上記接続点の電圧は、ＭＯＳトランジスタＱ１に電流が流れると下がる。結果として、この比較結果に応じて、インダクタＬ１に流れる電流が所定のしきい値より高い場合にハイレベルとなり、当該所定のしきい値より低い場合にローレベルとなる信号ＳＣが出力される。
【００２５】
電流判定回路４０は、例えば図２に示すように、コンパレータ４１を有する。
コンパレータ４１は、ＭＯＳトランジスタＱ１とインダクタＬ１の一方の端子との接続点の電圧としきい値信号Ｓｔｈとを比較し、その比較結果を信号ＳＣとして出力する。すなわち、コンパレータ４１の出力信号がしきい値信号Ｓｔｈより低い場合はハイレベルの信号ＳＣを出力し、しきい値信号Ｓｔｈより高い場合はローレベルの信号ＳＣを出力する。
【００２６】
［制御回路６０］
制御回路６０は、スイッチングコンバータ回路１０のスイッチング動作を制御する。
例えば制御部６０は、動作モード判定回路２０の判定結果に基づいて動作モード（昇圧、降圧）を決定し、当該決定したモードにおける所定の制御シーケンスに従ってスイッチングコンバータ回路１０を制御する。すなわち、出力電圧Ｖｏｕｔが所定の目標値に近づくように、動作モードごとに定められた制御シーケンスに従ってＭＯＳトランジスタＱ１〜Ｑ４のゲートを駆動する。
【００２７】
制御部６０は、端子Ｔｏの電圧Ｖｏｕｔが目標値より高いと電圧判定回路３０において判定された場合、インダクタＬ１に蓄積される電力が端子Ｔｏから放出される状態（第２の状態）となるようにスイッチングコンバータ回路１０を制御する。他方、端子Ｔｏの電圧Ｖｏｕｔが目標値より低下したと電圧判定回路３０において判定された場合は、端子Ｔｉより入力される電力がインダクタＬ１に蓄積される状態（第１の状態）となるようにスイッチングコンバータ回路１０を制御し、この状態を所定の時間保持した後、スイッチングコンバータ回路１０を第２の状態に戻す。
上記の制御によれば、端子Ｔｏの電圧Ｖｏｕｔが目標値より低くなると、インダクタＬ１に所定の時間だけ電圧が印加され、当該所定の時間が経過した後、インダクタＬ１に蓄積された電力が端子Ｔｏから放出される。すなわち、インダクタＬ１における電力の蓄積と放出の繰り返し周期が電圧Ｖｏｕｔの目標値からの誤差に応じて変化するＰＦＭ方式のスイッチング動作が実現される。
【００２８】
更に制御部６０は、インダクタＬ１の電流がしきい値信号Ｓｔｈで設定されたしきい値より大きいと電流判定回路４０において判定された場合、スイッチングコンバータ回路１０を上述した第２の状態に設定して、インダクタＬ１に蓄積される電力を端子Ｔｏに放出する。
【００２９】
制御部６０は、例えば図２に示すように、ラッチ回路６１，６２と、インバータ回路６３と、ＡＮＤ回路６４と、制御信号生成回路６５とを有する。
【００３０】
ラッチ回路６１は、クロック信号ＣＫがローレベルの状態で電圧判定回路３０の信号ＳＡがローレベルからハイレベルに立ち上がると、出力信号ＳＢをハイレベルに保持する。クロック信号ＣＫがハイレベルになると、出力信号ＳＢをローレベルにリセットする。
ラッチ回路６２は、クロック信号ＣＫがローレベルの状態で電流判定回路４０の信号ＳＣがローレベルからハイレベルに立ち上がると、出力信号ＳＤをハイレベルに保持する。クロック信号ＣＫがハイレベルになると、出力信号ＳＤをローレベルにリセットする。
インバータ回路６３は、ラッチ回路６２の出力信号ＳＤを論理反転する。
ＡＮＤ回路６４は、ラッチ回路６１の出力信号ＳＢとインバータ回路６３の出力信号との論理積を信号ＳＥとして出力する。
【００３１】
上記のラッチ回路６１，６２、インバータ回路６３及びＡＮＤ回路６４は、電圧判定回路３０と電流判定回路４０の判定結果に応じた信号ＳＥを保持する回路（信号保持回路）を構成している。
すなわちこの信号保持回路は、端子Ｔｏの電圧Ｖｏｕｔが目標値より低いと電圧判定回路３０が判定した場合、信号ＳＥをハイレベルに保持する。また、クロック信号ＣＫに同期して、信号ＳＥを周期的にローレベルにリセットする。更に、インダクタＬ１の電流がしきい値より大きいと電流判定回路４０が判定した場合、上記の周期的なリセット動作を少なくとも１回行うまでの間は、信号ＳＥをローレベルに保持する。
【００３２】
制御信号生成回路６５は、信号ＳＥがハイレベルの場合、スイッチングコンバータ回路１０を第１の状態（端子ＴｉからインダクタＬ１へ電力が入力される状態）に設定し、信号ＳＥがローレベルの場合は、スイッチングコンバータ回路１０を第２の状態（インダクタＬ１に蓄積された電力を端子Ｔｏに放出する状態）に設定する制御信号を生成する。
【００３３】
例えば、制御信号生成回路６５は、動作モード判定回路２０の判定結果が降圧動作モードである場合、ＭＯＳトランジスタＱ４のゲートに供給する信号ＳＤ２をローレベルに設定してＭＯＳトランジスタＱ４をオフさせる。この場合、信号ＳＥがハイレベルであれば、ＭＯＳトランジスタＱ１及びＱ２のゲートに供給する信号ＳＤ１をローレベルに設定してＭＯＳトランジスタＱ１をオン、ＭＯＳトランジスタＱ２をオフさせ、信号ＳＥがローレベルであれば、信号ＳＤ１をハイレベルに設定してＭＯＳトランジスタＱ１をオフ、ＭＯＳトランジスタＱ２をオンさせる。
他方、制御信号生成回路６５は、動作モード判定回路２０の判定結果が昇圧動作モードである場合、信号ＳＤ１をローレベルに設定してＭＯＳトランジスタＱ１をオン、ＭＯＳトランジスタＱ２をオフさせる。この場合、信号ＳＥがハイレベルであれば、信号ＳＤ２をハイレベルに設定してＭＯＳトランジスタＱ４をオンさせ、信号ＳＥがローレベルであれば、信号ＳＤ２をローレベルに設定してＭＯＳトランジスタＱ４をオフさせる。
【００３４】
［しきい値調節回路５０］
しきい値調節回路５０は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比に応じて、当該電圧比の変化に伴う端子Ｔｏのリップル電圧の変化が小さくなるようにしきい値信号Ｓｔｈを調節する。
入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が大きくなる（電圧比が「１」から離れる）場合、スイッチングコンバータ回路１０のインダクタＬ１に加わる電圧が高くなり、インダクタＬ１に流れる電流の時間的な変化率が大きくなる。この場合は、例えば電流判定回路４０のしきい値を高くすることによって、スイッチングコンバータ回路１０を第１の状態に保持する時間が極端に短くならないようにする。他方、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差が小さくなる（電圧比が「１」に近づく）場合、インダクタＬ１に流れる電流の時間的な変化率が小さくなるため、この場合は、例えば電流判定回路４０のしきい値を低くすることによって、スイッチングコンバータ回路１０を第１の状態に保持する時間があまり長くならないようにする。
しきい値調節回路５０は、例えばこのように入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧比に応じてしきい値信号Ｓｔｈを調節することによって、端子Ｔｏのリップル電圧の変化を抑制する。
【００３５】
しきい値調節回路５０は、例えば図３に示すように、分圧回路５１，５３と、選択回路５２と、コンパレータ５４と、信号生成回路５５とを有する。
【００３６】
分圧回路５１は、入力電圧Ｖｉｎを５つの分圧比Ｋ１〜Ｋ５により分圧する。例えば図３に示すように、端子Ｔｉと基準電位ＶＳＳとの間に直列接続された６つの（Ｒ１１，…，Ｒ１６）によって構成される。分圧された電圧（「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」）は、抵抗Ｒ１１〜Ｒ１６の各接続点に発生する。
分圧回路５３は、出力電圧Ｖｏｕｔを分圧比αにより分圧する。例えば図３に示すように、端子Ｔｏと基準電位ＶＳＳとの間に直列接続された２つの抵抗（Ｒ２２，Ｒ２３）により構成される。分圧された電圧（α・Ｖｉｎ）は、抵抗Ｒ２２及びＲ２３の接続点に発生する。
【００３７】
選択回路５２は、分圧回路５１において分圧された電圧（Ｋ１・Ｖｉｎ，…，Ｋ５・Ｖｉｎ）から順番に１つの電圧を選択して出力する。
【００３８】
コンパレータ５４は、選択回路５２において選択された分圧回路５１の出力電圧と分圧回路５３の出力電圧（α・Ｖｏｕｔ）とを順次に比較する。
【００３９】
信号生成回路５５は、分圧回路５１において分圧された電圧（Ｋ１・Ｖｉｎ，…，Ｋ５・Ｖｉｎ）のそれぞれに対応するコンパレータ５４の比較結果に基づいて、しきい値信号Ｓｔｈを生成する。
すなわち信号生成回路５５は、分圧回路５３より出力される電圧「α・Ｖｏｕｔ」と、選択回路５２より出力される電圧「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」との各比較結果をコンパレータ５４から取得し、この５つの比較結果に基づいてしきい値信号Ｓｔｈを生成する。
【００４０】
例えば、分圧回路５３の出力電圧「α・Ｖｏｕｔ」が「Ｋ１・Ｖｉｎ」，「Ｋ２・Ｖｉｎ」より大きく「Ｋ３・Ｖｉｎ」，「Ｋ４・Ｖｉｎ」，「Ｋ５・Ｖｉｎ」より小さいという比較結果が得られた場合、入出力の電圧比「Ｖｏｕｔ／Ｖｉｎ」は「Ｋ２／α」から「Ｋ３／α」の範囲に含まれることが分かる。したがって信号生成回路５５は、この電圧比の範囲に対応する所定のしきい値信号Ｓｔｈを生成する。
【００４１】
信号生成回路５５は、例えば、コンパレータ５４から出力される上述した５つの比較結果をバイナリコードとして保持するラッチ回路と、ラッチ回路に保持されたバイナリコードを２進のしきい値データに変換するデータ変換回路と、データ変換回路から出力されるしきい値データをアナログのしきい値信号Ｓｔｈへ変換するアナログ／デジタル変換器とを用いて構成することが可能である。
【００４２】
次に、上述した構成を有する本実施形態に係るスイッチング電源装置の動作を説明する。
【００４３】
まず、スイッチングコンバータ回路１０の昇降圧動作について説明する。
【００４４】
図４は、降圧動作時におけるスイッチングコンバータ回路１０の各トランジスタの状態を示す。
図４に示すように、ＭＯＳトランジスタＱ４が常にオフする。ＭＯＳトランジスタＱ１とＱ２は、相補的にオンオフする。
ＭＯＳトランジスタＱ１がオンしＭＯＳトランジスタＱ２がオフすると（図４（Ａ））、端子ＴｉはインダクタＬ１を介して端子Ｔｏに接続される。降圧動作において端子Ｔｉは端子Ｔｏより高電位であるため、ダイオードＤ１が順方向にバイアスされてオンする。ダイオードＤ１がオンすると、インダクタＬ１には入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差に応じた電圧が印加され、端子Ｔｉから入力される電力が蓄積される（第１の状態）。
他方、ＭＯＳトランジスタＱ２がオンし、ＭＯＳトランジスタＱ１がオフすると（図４（Ｂ））、インダクタＬ１は端子Ｔｉから切り離されて基準電位ＶＳＳに接続される。これにより、インダクタＬ１に蓄積された電力がダイオードＤ１を介してキャパシタＣ１に放出される（第２の状態）。
【００４５】
図５は、昇圧動作時におけるスイッチングコンバータ回路１０の各トランジスタの状態を示す。
図５に示すように、昇圧動作ではＭＯＳトランジスタＱ１が常にオンし、ＭＯＳトランジスタＱ２が常にオフする。
ＭＯＳトランジスタＱ４がオンすると（図５（Ｂ））、インダクタＬ１は端子Ｔｉと基準電位ＶＳＳとの間に接続される。これによりインダクタＬ１には入力電圧Ｖｉｎが印加され、端子Ｔｉから入力される電力が蓄積される（第１の状態）。
他方、ＭＯＳトランジスタＱ４がオフすると（図５（Ｃ））、インダクタＬ１は基準電位ＶＳＳから切り離されて端子ＴｏにダイオードＤ１を介して接続される。これにより、インダクタＬ１に蓄積された電力はダイオードＤ１を介してキャパシタＣ１に放出される（第２の状態）。
【００４６】
次に、制御回路６０によるスイッチングコンバータ回路１０の制御について説明する。
【００４７】
図６は、制御回路６０における各信号のタイミング関係の一例を示す図である。
クロック信号ＣＫ（図６（Ａ））は、一定の周期Ｔｃでハイレベル（時間Ｔ１）とローレベル（時間Ｔ２）を繰り返す。
時刻ｔ１において出力電圧Ｖｏｕｔが目標値より低くなり、電圧判定回路３０の出力信号ＳＡ（図６（Ｂ））がハイレベルになると、ラッチ回路６１にはハイレベルの信号ＳＢ（図６（Ｃ））が保持される。このとき、ラッチ回路６２にはローレベルの信号ＳＤ（図６（Ｅ））が保持されており、ＡＮＤ回路６４の出力信号ＳＥ（図６（Ｆ））はハイレベルになる。信号ＳＥがハイレベルになると、制御信号生成回路６５によってスイッチングコンバータ回路１０が第１の状態に設定されて、端子Ｔｉから入力される電力がインダクタＬ１に蓄積される。
【００４８】
次いで、時刻ｔ２において、しきい値信号Ｓｔｈにより設定されたしきい値に比べてインダクタＬ１の一方の端子の電圧が低くなると、電流判定回路４０の出力信号ＳＣ（図６（Ｄ））がハイレベルになり、ラッチ回路６２においてハイレベルの信号ＳＤが保持される。これにより、ＡＮＤ回路６４の出力信号ＳＥがローレベルとなり、スイッチングコンバータ回路１０が第２の状態に設定される。
スイッチングコンバータ回路１０が第２の状態になると、インダクタＬ１に蓄積される電力が放出されるため、インダクタＬ１の電流は減少し、インダクタＬ１の一方の端子の電圧が高くなり、当該電圧がしきい値信号Ｓｔｈより高くなる。したがって、時刻ｔ２の直後（ｔ３）に電流判定回路４０の出力信号ＳＣはローレベルになる。しかしながら、信号ＳＣがローレベルになっても、ラッチ回路６２の信号ＳＤはハイレベルに保持されるため、スイッチングコンバータ回路１０は第２の状態に保たれる。
【００４９】
この状態でクロック信号ＣＫがハイレベルになると、ラッチ回路６２の信号ＳＤはローレベルにリセットされる。以降は、上述の動作が繰り返されることになる。
【００５０】
このように本実施形態によれば、端子Ｔｏの電圧Ｖｏｕｔが目標値より高いとき、スイッチングコンバータ回路１０は第２の状態（インダクタＬ１に蓄積される電力が端子Ｔｏへ放出される状態）に設定され、端子Ｔｏの電圧Ｖｏｕｔが目標値より低下すると、スイッチングコンバータ回路１０は所定の時間だけ第１の状態（端子Ｔｉから入力される電力がインダクタＬ１において蓄積される状態）に設定されてから第２の状態に戻される。また、インダクタＬ１の電流が所定のしきい値を超えると、スイッチングコンバータ回路１０は第２の状態に設定される。
更に、インダクタＬ１の電流に対する上記のしきい値は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比に応じて、当該比の変動に伴う出力電圧Ｖｏｕｔのリップルの変動が抑制されるように調節される。
【００５１】
したがって、ＰＦＭ方式により出力電圧の制御が行われるスイッチングコンバータ回路において入力電圧の変動（例えば電池の電圧低下など）が生じても、これに伴う出力電圧のリップルの変動を微小に抑えることができる。
またこれにより、入力電圧の変動が避けられない機器（電池で動作する携帯型電子機器など）に搭載されるスイッチング電源装置において、出力電圧の精度を一定に保つことが可能になり、機器の信頼性の向上を図ることができる。
【００５２】
次に、しきい値調節回路の変形例について説明する。
【００５３】
図７は、しきい値調節回路の第１の変形例を示す図である。
図３に示すしきい値調節回路５０では、分圧回路５１から出力される電圧「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」から順番に１つの電圧を選択してコンパレータ５４に入力しているが、例えば図７に示すように、この電圧「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」のそれぞれに対応するコンパレータ５４−１，…，５４−５を設けてもよい。
【００５４】
図７に示すしきい値調節回路５０Ａは、分圧回路５１，５３と、コンパレータ５４−１，…，５４−５と、信号生成回路５５Ａとを有する。
分圧回路５１，５３は、図３における同一符号と同じ構成要素である。
コンパレータ５４−１，…，５４−５は、それぞれ、分圧回路５１から出力される電圧「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」と分圧回路５２から出力される電圧「α・Ｖｏｕｔ」とを比較する。
信号生成回路５５Ａは、コンパレータ５４−１，…，５４−５の比較結果に基づいてしきい値信号Ｓｔｈを生成する。
【００５５】
図７に示すしきい値調節回路５０Ａでは、電圧「Ｋ１・Ｖｉｎ」，…，「Ｋ５・Ｖｉｎ」と電圧「α・Ｖｏｕｔ」との比較結果を同時に取得できるため、図３に示すしきい値調節回路５０より高速にしきい値信号Ｓｔｈを生成することができる。
【００５６】
図８は、しきい値調節回路の第２の変形例を示す図である。
図３，図７に示すしきい値調節回路５０，５０Ａでは、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの比に応じてしきい値信号Ｓｔｈを生成しているが、例えば図８に示すように、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差に応じてしきい値信号Ｓｔｈを生成してもよい。
【００５７】
図８に示すしきい値調節回路５０Ｂは、増幅回路５６と、アナログ／デジタル変換器５７と、データ変換回路５８と、デジタル／アナログ変換回路５９とを有する。
増幅回路５６は、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの差を増幅する。
アナログ／デジタル変換器５７は、増幅回路５６の出力信号をデジタル信号に変換する。
データ変換回路５８は、アナログ／デジタル変換器５７から出力されるデジタル信号をしきい値データに変換する。例えば、アナログ／デジタル変換器５７の出力信号の値に応じたしきい値データを格納するメモリなどによって構成される。
デジタル／アナログ変換回路５９は、データ変換回路５８から出力されるしきい値データをアナログのしきい値信号Ｓｔｈへ変換する。
【００５８】
以上、本発明の一実施形態とその変形例について説明したが、本発明は上記の形態のみに限定されるものではなく、更に種々のバリエーションを含んでいる。
【００５９】
上述の実施形態では、スイッチングコンバータ回路１０の一例として昇降圧型の回路を挙げているが、本実施形態においてスイッチングコンバータ回路１０の構成は任意である。したがって、入力電圧の下限値が出力電圧の目標値より高い場合には昇圧型のコンバータ回路でよいし、逆に入力電圧の上限値が目標値より低い場合には昇圧型のコンバータ回路でよい。
【００６０】
図２に示す電流判定回路４０ではＭＯＳトランジスタＱ１のオン電圧によってインダクタＬ１の電流を検出しているが、これに限らず、例えばダイオードＤ１に流れる電流を検出してもよい。また、インダクタＬ１の電流が流れる経路に微小な抵抗値の素子を設けて、その両端の電圧に生じる電圧に基づいてインダクタＬ１の電流を検出してもよい。
【００６１】
上述の実施形態では、出力電圧Ｖｏｕｔと入力電圧Ｖｉｎをそれぞれ分圧して比較しているが、本発明はこれに限定されない。例えば降圧動作のみの場合には、出力電圧Ｖｏｕｔを分圧せずにそのまま分圧回路５１で分圧された電圧との比較に用いてもよい。
また、定常状態において出力電圧Ｖｏｕｔは一定になるため、出力電圧Ｖｏｕｔを分圧した電圧の代わりに、出力電圧Ｖｏｕｔの目標値に応じた一定の参照電圧を用いてもよい。
また、本発明においては、ダイオードＤ１に代えて、制御信号生成回路６５によってオンオフが制御されるＭＯＳトランジスタを用いてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態に係るスイッチング電源装置の構成の一例を示す図である。
【図２】電圧判定回路、電流判定回路及び制御回路の構成の一例を示す図である。
【図３】しきい値調節回路の構成の一例を示す図である。
【図４】スイッチングコンバータ回路の降圧動作を説明するための図である。
【図５】スイッチングコンバータ回路の昇圧動作を説明するための図である。
【図６】制御回路における各信号のタイミング関係の一例を示す図である。
【図７】しきい値調節回路の第１の変形例を示す図である。
【図８】しきい値調節回路の第２の変形例を示す図である。
【符号の説明】
【００６３】
１０…スイッチングコンバータ回路、２０…動作モード判定回路、３０…電圧判定回路、４０…電流判定回路、５０，５０Ａ，５０Ｂ…しきい値調節回路、Ｑ１…ｐ型ＭＯＳトランジスタ、Ｑ２，Ｑ４…ｎ型ＭＯＳトランジスタ、Ｄ１…ダイオード、Ｃ１，Ｃ２…キャパシタ、Ｒ１，Ｒ２，Ｒ１１〜Ｒ１５，Ｒ２１，Ｒ２２…抵抗、５６…増幅回路、３１，４１，４２，５４，５４−１〜５４−５…コンパレータ、５１，５３…分圧回路、５２…選択回路、５５，５５Ａ…信号生成回路、５７…アナログ／デジタル変換器、５８…データ変換回路、５９…デジタル／アナログ変換器、６１，６２…ラッチ回路、６３…インバータ回路、６４…ＡＮＤ回路、６５…制御信号生成回路、Ｔ１，Ｔ２…端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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