(57)【要約】【課題】本発明では、酸素欠損を低減させ、信頼性を改善した半導体装置およびその製造方法を提供することを目的とする。【解決手段】第１の発明の半導体装置は、基板と、基板に形成された半導体領域と、半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された絶縁膜と、絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態である第２金属元素、および第１金属元素の酸化物で形成された遷移層と、遷移層上に形成された電極と、電極をゲート長方向に挟む半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする。【選択図】図２
2008091555.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された半導体領域と、
前記半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された絶縁膜と、
前記絶縁膜上に形成され、酸化物の生成自由エネルギーについて前記第１金属元素よりも大でありかつ金属状態である第２金属元素、および前記第１金属元素の酸化物で形成された遷移層と、
前記遷移層上に形成された電極と、
前記電極をゲート長方向に挟む前記半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする半導体装置。
【請求項２】
基板と、
前記基板に形成されたＮ型半導体領域と、
前記Ｎ型半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、酸化物の生成自由エネルギーについて前記第１金属元素よりも大でありかつ金属状態であるクロム・モリブデン・タングステン・鉄・コバルト・ニッケルのいずれかからなる第２金属元素、および前記第１金属元素の酸化物で形成された第１遷移層と、
前記第１遷移層上に形成された第１ゲート電極と、
前記第１ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、
前記基板に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域上に形成され、前記第１金属元素の酸化物で形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、金属状態の前記第２金属元素および前記第１金属元素の酸化物で形成された第２遷移層と、
前記第２遷移層上に形成され、前記第１ゲート電極と同じ材料で形成された第２ゲート電極と、
前記第２ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、を備えることを特徴とする半導体装置。
【請求項３】
基板と、
前記基板に形成されたＮ型半導体領域と、
前記Ｎ型半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、酸化物の生成自由エネルギーについて前記第１金属元素よりも大でありかつ金属状態であるルテニウム・ロジウム・パラジウム・レニウム・イリジウム・白金のいずれかからなる第２金属元素、および前記第１金属元素の酸化物で形成された第１遷移層と、
前記第１遷移層上に形成された第１ゲート電極と、
前記第１ゲート電極をゲート長方向に挟む前記Ｎ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、
前記基板に形成されたＰ型半導体領域と、
前記Ｐ型半導体領域上に形成され、前記第１金属元素の酸化物を有する第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成され、前記第１ゲート電極と同じ材料で形成された第２ゲート電極と、
前記第２ゲート電極をゲート長方向に挟む前記Ｐ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、を備えることを特徴とする半導体装置。
【請求項４】
前記第１金属元素がハフニウムであり、
前記第２金属元素がタングステンであることを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置。
【請求項５】
前記遷移層の厚さは、０．５ｎｍ以上３ｎｍ以下であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
半導体領域上に、１種以上の第１金属元素の酸化物を有するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、前記第１金属元素の酸化物の生成自由エネルギーよりも大きい生成自由エネルギーを有する第２金属元素の酸化物、および前記第１金属元素の酸化物の混合物層を形成する工程と、
前記混合物層上に、ゲート電極材料層を形成する工程と、
前記ゲート絶縁膜、前記混合物層およびゲート電極材料層を加工しゲート電極を形成する工程と、
その後、熱処理によって前記第２金属元素の酸化物を還元し、第２金属元素を金属状態にする工程と、
前記ゲート電極をゲート長方向に挟む前記半導体領域に、ソース・ドレイン領域を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項７】
前記混合物層の形成工程において、前記混合物層の酸素組成は、前記第１金属元素の酸化物の化学量論組成と前記第２金属元素の酸化物の化学量論組成とから予測される酸素組成よりも少ないことを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ(complementary metal oxide semiconductor)デバイスは、高速、低消費電力なシステムＬＳＩ製品の心臓部を構成する電子デバイスである。また、ＦＧ（floating gate）型やＭＯＮＯＳ（metal oxide nitride oxide silicon）型のＮＡＮＤフラッシュメモリ等の不揮発性メモリデバイスは、メモリ製品の心臓部を構成する電子デバイスである。
【０００３】
最小加工寸法が数１０ｎｍ程度まで微細化するＣＭＯＳ／メモリデバイスを製造する場合、キャリアの膜中での直接トンネリング現象に起因して、絶縁膜のリーク電流が増加することが大きな課題である。こうしたトンネリング現象を回避すべく、ＳｉＯ2よりも比誘電率が大きい材料を用いて絶縁膜を形成することが提案されている。具体的には、ＺｒＯ2やＨｆＯ2といった高誘電率金属の酸化物、あるいはそれとＳｉＯ2との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化膜である。さらに窒素を含有するシリケートは、１０００℃でもアモルファス状態を維持することができ、比誘電率は２０程度と高い。
【０００４】
しかしながら、金属酸化膜中の酸素欠損、すなわち金属酸化膜内の酸素が電極などへ移動することにより、信頼性劣化、リーク電流の増大、閾値変動などの問題が生じてしまうことが最近の研究で明らかとなってきた。
【０００５】
例えば、多結晶Ｓｉからなるゲート電極とＨｆやＺｒのような金属酸化物からなるゲート絶縁膜とを組み合わせた場合には、トランジスタの閾値が変動してしまう。この変動は非常に大きく、通常行なわれるような基板部の不純物濃度の調整により閾値を合わせ込むことは困難である。こうした現象は、ＳｉやＧｅといった純粋な半導体ゲート電極の場合のみならず、金属シリサイドあるいは金属ジャーマナイドでも起こる現象であることが確認されている。また、金属、金属化合物（窒化物、炭化物など）からなるゲート電極を用いたトランジスタでも、高温熱処理を施した場合にはこの現象が起こりうるという報告がある。
【０００６】
そこで、ハフニウム化合物からなるゲート絶縁膜に対し、タングステンなどのハフニウムよりも価数の高い元素を添加し、これらを酸化状態となすことで、ハフニウム化合物中の酸素欠損を低減しハフニウム原子を安定化させ、ハフニウムの外方拡散を抑制することが提案されている（特許文献１参照。）。
【特許文献１】特開２００５−１８３４２２公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１ではハフニウム原子の外方拡散は抑制されるものの、信頼性などを改善するほどに、酸素欠損の低減効果が顕在化したという報告はされていない。一般に、例えハフニウム原子の外方拡散が抑制できたとしても、酸素欠損による信頼性劣化等の問題を解決することにはならない。これは、金属原子と比較して酸素の拡散係数は高いことに起因している。
【０００８】
本発明では、上記事情に鑑みて、信頼性を改善した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
第１の発明の半導体装置は、基板と、基板に形成された半導体領域と、半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された絶縁膜と、絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態である第２金属元素、および第１金属元素の酸化物で形成された遷移層と、遷移層上に形成された電極と、電極をゲート長方向に挟む半導体領域に形成されたソース・ドレイン領域とを備えたことを特徴とする。
【００１０】
第２の発明の半導体装置は、基板と、基板に形成されたＮ型半導体領域と、Ｎ型半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態であるクロム・モリブデン・タングステン・鉄・コバルト・ニッケルのいずれかからなる第２金属元素、および第１金属元素の酸化物で形成された第１遷移層と、第１遷移層上に形成された第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＮ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、基板に形成されたＰ型半導体領域と、Ｐ型半導体領域上に形成され、第１金属元素の酸化物で形成された第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成され、金属状態の第２金属元素および第１金属元素の酸化物で形成された第２遷移層と、第２遷移層上に形成され、第１ゲート電極と同じ材料で形成された第２ゲート電極と、第２ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、を備えることを特徴とする。
【００１１】
第３の発明の半導体装置は、基板と、基板に形成されたＮ型半導体領域と、Ｎ型半導体領域上に形成され、１種以上の第１金属元素の酸化物で形成された第１ゲート絶縁膜と、第１ゲート絶縁膜上に形成され、酸化物の生成自由エネルギーについて第１金属元素よりも大でありかつ金属状態であるルテニウム・ロジウム・パラジウム・レニウム・イリジウム・白金のいずれかからなる第２金属元素、および第１金属元素の酸化物で形成された第１遷移層と、第１遷移層上に形成された第１ゲート電極と、第１ゲート電極をゲート長方向に挟むＮ型半導体領域に形成された第１ソース・ドレイン領域と、を具備するＰチャネルＭＩＳトランジスタと、基板に形成されたＰ型半導体領域と、Ｐ型半導体領域上に形成され、第１金属元素の酸化物を有する第２ゲート絶縁膜と、第２ゲート絶縁膜上に形成され、第１ゲート電極と同じ材料で形成された第２ゲート電極と、第２ゲート電極をゲート長方向に挟むＰ型半導体領域に形成された第２ソース・ドレイン領域と、を具備するＮチャネルＭＩＳトランジスタと、を備えることを特徴とする。
【００１２】
第４の発明の半導体装置の製造方法は、半導体領域上に、１種以上の第１金属元素の酸化物を有するゲート絶縁膜を形成する工程と、ゲート絶縁膜上に、第１金属元素の酸化物の生成自由エネルギーよりも大きい生成自由エネルギーを有する第２金属元素の酸化物、および第１金属元素の酸化物の混合物層を形成する工程と、混合物層上に、ゲート電極材料層を形成する工程と、ゲート絶縁膜、混合物層およびゲート電極材料層を加工しゲート電極を形成する工程と、その後、熱処理によって第２金属元素の酸化物を還元し、第２金属元素を金属状態にする工程と、ゲート電極をゲート長方向に挟む半導体領域に、ソース・ドレイン領域を形成する工程と、を備えることを特徴とする。
【発明の効果】
【００１３】
本発明では、信頼性を改善した半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
なお、各実施の形態においては、CMOSFETやFG型フラッシュメモリを例に挙げ説明するが、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、MONOS型を含むフラッシュメモリ等のPROM全般についても、同様に各実施の形態を適用できる。
【００１６】
さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等も本発明の範囲内である。
【００１７】
（概要および原理）
図１（ａ）（ｂ）は、本発明の半導体装置の製造方法を説明するための概念図である。
【００１８】
本発明においては、まず、図１（ａ）に表したように、シリコン基板１１の上に、第1金属元素の酸化物で形成された高誘電体ゲート絶縁膜１２を堆積した後に、第1金属元素の酸化物かつ第２金属元素の酸化物を含む混合物層１００を堆積する。さらにその上部にゲート電極層１４を堆積する。このような積層構造を形成した後に熱処理を施すと、第２金属元素の酸化物が還元されて、金属状態となる。その結果、高誘電体ゲート絶縁膜１２とゲート電極層１４との界面領域に、金属状態の第２金属元素を含む遷移層１３が形成される（図１(ｂ)）。
【００１９】
この製造方法から、図１(ｂ)に示した遷移層１３が形成されるための要件は、酸化物の生成自由エネルギーについて、（第１金属元素＜第２金属元素）の大小関係にあること、すなわち、第１金属元素の方がより安定な酸化物を形成することである。
【００２０】
表１および表２に代表的な金属元素の1000Kにおける酸素１分子当たり酸化物生成自由エネルギーの値を表にして示す。通常、高誘電体ゲート絶縁膜に用いられるハフニウム、ジルコニウム、チタン、シリコン、アルミニウムおよびランタノイド系元素を表１、それに対し第２金属元素の候補となりうる元素の酸化物生成自由エネルギーを表２に示す。表１（ｂ）に示した元素は、1000Kにおいて金属および酸化物がともに固体であり、さらに酸化物が1000Kにおいて自己分解しない元素を示してある。第１金属元素について表１、第２金属元素については表２から適宜1種類以上選択することにより、後述するような本発明に特有な効果が得られる。
【表１】
2008091555.tif 000003
【表２】
2008091555.tif 000004
【００２１】
図２（ａ）（ｂ）に、本実施の形態の原理と効果を説明するための模式図を示す。ここでは、第１金属元素としてハフニウム、第２金属元素としてタングステンを例に説明する。図２（ａ）に示すように、HfO2中には酸素欠損が生成している。この酸素欠損は、成膜直後のみならず、ゲート電極の形成工程あるいは活性化相当の熱処理工程において形成される。その量はゲート絶縁膜の成膜条件あるいはゲート電極の形成条件あるいは活性化相当の熱処理条件によるが、欠損量の多い場合には０．１ａｔ％にも達する。これらの酸素欠損は、金属酸化物のバンドの禁制帯内に数々の準位を形成する。結果、電子あるいは正孔の捕獲等による絶縁膜の信頼性劣化、リーク電流の増大、トランジスタの閾値異常を引き起こす。特に、閾値異常は酸素欠損が微量であっても生じてしまい、重大な問題となっている。
【００２２】
本実施形態においては、まず、図２（ａ）に示すように、第１金属元素と第２金属元素の酸化物からなる混合物層、すなわちここではHfO2とWO3の混合物を、ゲート絶縁膜とゲート電極との間の界面領域に形成する。図２（ｂ）に示すように、熱処理を行うことにより、化学的により不安定なWO3が還元され、酸素をHfO2へ供給する。これにより、HfO2中の酸素欠損量が著しく低減し、先に述べた信頼性劣化、リーク電流の増大、トランジスタ閾値異常、などの問題を解決することができる。
【００２３】
さらに、WO3はもともと結合していた酸素を外部へ供給することにより自身は金属化する。金属状態のタングステンを含む遷移層はもはや絶縁体ではなく金属的な物性を示す。この構造的特徴により、本実施の形態では、たとえゲート電極に半導体材料（Si、SiGeなど）を用いたとしても、界面における空乏層の形成を抑制することができる。従って、従来用いられてきた半導体ゲートプロセスを利用することが可能になり、メタルゲートプロセスより容易に、空乏層の抑制による素子特性向上が可能である。
【００２４】
第１金属元素としてハフニウム（Ｈｆ）、第２金属元素としてタングステン（Ｗ）を選択した場合において、絶縁膜層を形成した直後と、半導体ゲート電極層を堆積後、８５０℃で３０分熱処理を施した後の絶縁膜層のＸＰＳ(X-ray Photoelectron Spectroscopy)で測定されたスペクトルを図３に示す。
【００２５】
図３（ａ）が絶縁膜層を形成した直後、図３（ｂ）が熱処理を施した後のスペクトルである。まず、図３（ａ）では、絶縁膜層中に含まれたタングステンは、ＷＯ３という酸化物として絶縁層中に存在することが観測された。一方、図３（ｂ）では、タングステンの信号はＷＯ３と異なるピーク位置に観測され、金属状態であることが観測された。なお、図中、Ｈｆの５ｐ軌道が観測されているが、これは干渉ピークであり、Ｈｆの５ｐ軌道がＷの４ｆ軌道の結合エネルギーと近い箇所に現れるために生じるものである。
【００２６】
ここで、図４に、本実施形態と従来例において、半導体ゲート電極層にｎ型多結晶シリコンゲート電極を用いた場合のゲート容量−ゲート電圧特性のヒステリシス特性を示す。まず図４（ｂ）の従来例において、ゲート電圧を負に挿引した場合と、ゲート電圧を正に挿引した場合において、ゲート容量−ゲート電圧特性を比較すると、100mVのシフトが見られた。この現象は、ゲート電圧を負に挿引した場合に、ゲート電極から絶縁膜層に電子が注入され、その電子が高誘電体ゲート絶縁膜中の酸素欠損起因の捕獲準位に捕獲されるためである。こうした電子の捕獲準位の存在は、ゲート絶縁膜の破壊などゲート絶縁膜の信頼性劣化および閾値電圧のシフトの要因であり、トランジスタとして到底許容できない。
【００２７】
ところが、図４（ａ）に示すように、本実施形態においては、ゲート電圧を負に挿引した場合と、ゲート電圧を正に挿引した場合において、ゲート容量−ゲート電圧特性に変化が見られなかった。この現象は、上記で示した高誘電体ゲート絶縁膜中の酸素欠損起因の捕獲準位が本実施形態の半導体装置において無視できるほど低減できたことを示す。タングステンにもともと結合していた酸素が熱処理工程において放出され、ハフニウムに結合したため、酸素欠損が無視できるほど低減され、上述した捕獲準位が低減した結果である。したがって、本実施の形態によれば、ゲート絶縁膜の信頼性の劣化要因を無視できるほど低減できる半導体装置を提供できることがわかった。
【００２８】
図５に本実施例と従来例において、ゲート電極層にｎ型多結晶シリコンゲート電極を用いた場合とｐ型多結晶シリコンゲート電極を用いた場合のゲート容量−ゲート電圧特性を示す。図５（ａ）は、本実施例での半導体装置のゲート容量−ゲート電圧特性、図４（ｂ）は、従来例として第２金属元素（タングステン）をハフニウムを含む絶縁膜層に添加しなかった場合の半導体装置のゲート容量−ゲート電圧特性である。
【００２９】
まず、図５（ｂ）に示すように、従来例においては、ゲート電極にｎ型多結晶シリコンゲート電極を用いた場合のゲート容量とｐ型多結晶シリコンゲート電極を用いた場合のゲート容量が異なっていた。この原因は、ｐ型多結晶シリコンゲート電極での容量は、半導体ゲート電極に有限の長さで広がった空乏層による容量がゲート絶縁膜による容量に直列に上乗せされたため、全体としてゲート容量が低下しているためである。これにより、トランジスタ素子の電流駆動力が低下するという問題が生じる。
【００３０】
一方、図５（ａ）においては、ゲート電極にｎ型多結晶シリコンゲート電極を用いた場合のゲート容量とｐ型多結晶シリコンゲート電極を用いた場合のゲート容量が一致しており、上記空乏層によるゲート容量の低下が起きていない。このことは、図３（ｂ）で形成が確認された金属状態のタングステンの作用により、多結晶シリコン中に空乏層が形成されなかったためである。したがって、トランジスタ素子の電流駆動力が低下せず、実用的なトランジスタ素子が実現可能である。
【００３１】
このような作用は、半導体ゲート電極の代わりに金属ゲート電極（化合物含む）を利用すれば実現できるものである。しかしながら本発明では、ゲート絶縁膜とゲート電極の界面近傍に少しの工夫を施すことにより、従来型の半導体ゲートプロセスを踏襲しつつ、メタルゲート電極の作用という恩恵を享受することができる。
【００３２】
また、図５（ａ）において、ゲート電極にｎ型多結晶シリコンゲート電極を用いた場合とｐ型多結晶シリコンゲート電極を用いた場合のゲート容量−ゲート電圧特性からそれぞれのＭＩＳ構造におけるフラットバンド電圧を算出すると、両者は一致していた。次に、このフラットバンド電圧から金属状態のタングステンの仕事関数を算出すると４．６ｅＶであった。さらに、上部多結晶シリコンゲート電極の種類によらず、仕事関数の揺らぎがほとんどないため、閾値電圧のばらつきもほとんど生じない。したがって、ＮチャネルＭＩＳトランジスタとＰチャネルＭＩＳトランジスタを同一のメタルゲートで構成するシングルメタルゲート技術に適した材料であるといえる。
【００３３】
上述した特許文献１では、ハフニウム酸化物で形成されたゲート絶縁膜に酸化状態のタングステンを添加することによりハフニウム原子を安定化させ、その外方拡散を抑制している。この従来技術では信頼性の向上、閾値の安定化などの効果はまったく報告されていない。詳しい理由は特許文献には記されていないが、これは、該技術がタングステンを酸化状態のまま用いており、本技術とは異なり余剰な酸素をＨｆＯ２に対し供給する構成となっていないため、ヒステリシスの消失や信頼性の向上が顕在化するほどに酸素欠損を低減することができなかったためと思われる。
【００３４】
また、特許文献１で利用されているタングステン酸化物は、熱力学的には自己分解しない特性を有しているものの、現実的にはやや不安定な物性を示すことがよく知られている。具体的には、ＷＯ３は揮発性が高く、固体として不安定である。この構造不安定さが却って絶縁膜中の酸素欠損量を増加させている可能性がある。本実施の形態では、熱処理を経ることによりタングステンは還元され安定な金属状態に落ち着くため、このような危惧は無い。
【００３５】
以上その概要を述べた構成により、特性ばらつきが非常に小さく、信頼性劣化、リーク電流の増大、トランジスタ閾値異常などが無い高性能なＭＩＳデバイスを備えた半導体装置を、容易なプロセスによって提供することが可能となる。
【００３６】
遷移層の厚さは、０．５ｎｍ以上あれば半導体ゲート電極の空乏層抑制に効果がある。また、前述のとおり１．５ｎｍ以上であればタングステンそのものの仕事関数がトランジスタの閾値の決定要因となる。また、３ｎｍより厚いときにはタングステンから放出された酸素が過剰となってしまう。以上の要請から、遷移層の物理的厚みは０．５ｎｍ以上、３ｎｍ以下が望ましく、より望ましくは１．５ｎｍ以上３ｎｍ以下がよい。
【００３７】
上述したように、遷移層の厚みが１．５ｎｍ以上の時には、この遷移層を構成する第２金属元素の仕事関数でトランジスタの閾値が決定されるようになる。ここで第２金属元素としてその仕事関数がSiのバンドギャップの中央付近の値を示す、いわゆるミッドギャップ金属を用いると、CMOSトランジスタの双方のゲート電極を本実施の形態の構造で形成することにより、ｎ型トランジスタとｐ型トランジスタの閾値を対称的に揃えることができるため、望ましい。ミッドギャップ仕事関数を示す第２金属元素としては、クロム、モリブデン、タングステン、鉄、コバルト、ニッケルが該当する。
【００３８】
なお、本実施の形態の遷移層１３を構成する元素の組合せとしては、Ｗ、Ｈｆを含むことが最も望ましい。ＷとＨｆはＨｆＷ２組成の熱力学的に安定な化合物相を有する。本実施の形態のＨｆＯ２−ＷＯ３還元プロセスにおいて、酸素と結合しきれない不安定なＨｆ原子と還元された金属Ｗが化学反応し熱力学的に安定なＨｆＷ２を作ることで、下記２つの効果が得られる。第一には、酸素と結合しきれていないＨｆＯ２から余剰Ｈｆを抜き取ることで遷移層の構造安定性が向上すること。第二にはＨｆＷ２は完全に金属的な物性を示すため、原子結合的に不完全なＨｆＯ２が残った構造よりも遥かに抵抗率の低い遷移層が実現できるためである。
【００３９】
遷移層中のＷ比率（Ｗ／（Ｗ＋Ｈｆ）ｘ１００（％））が３％以上であるとき、ゲート絶縁膜の酸素欠損を低減させ、信頼性劣化、閾値異常、リーク電流やヒステリシスの増大といった問題を解決する本実施形態の作用がより増大する。
【００４０】
ここで、遷移層の抵抗率を下げてゲート絶縁膜の酸素欠損を減じるという目的からは、Ｗ比率は多ければ多いほどよい。これにより前記遷移層の酸素濃度が低下するため比抵抗が低減するし、さらにはより多くの酸素をゲート絶縁膜に供給できるためである。ただしＷ比率が高すぎると還元されて生じた余剰な酸素が酸素欠損の量を上回り、ゲート電極やシリコン基板を酸化してしまうため、デバイスの性能が劣化する。このため、遷移層のＷ比率は最大でも５０％にとどめなくてはならない。
【００４１】
本実施の形態では、遷移層の第２金属元素を効率よく還元し酸素を吐き出させ、ハフニウムなどからなるゲート絶縁膜に対し供給する必要がある。この観点から、図１(ａ)の混合物層１００に含まれる第２金属元素の酸化状態が化学的により不安定な状態になるよう、その酸化物組成は化学量論組成よりも酸素プアな組成にしておくことが望ましい。すなわち、混合物層の酸素組成は、第１金属元素の酸化物の化学量論組成と、第２金属元素の酸化物の化学量論組成から予測される混合物の酸素組成よりも少ないことが望ましい。
【００４２】
以下、本実施の形態をより詳細に説明する。
【００４３】
（第１の実施の形態：CMOSFET  第２金属元素のW.F.＝ミッドギャップ）
図６は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【００４４】
シリコン基板１１上に埋め込み絶縁膜２１を介してシリコン層２３を形成することによりＳＯＩ基板２０が構成され、このＳＯＩ基板２０のシリコン層２３には、ｎ型ウェル領域２４及びｐ型ウェル領域２５が設けられている。ｎ型ウェル領域２４とｐ型ウェル領域２５は、素子分離絶縁膜２２により分離されている。なお、本実施形態では基板としてＳＯＩ基板を用いたが、バルク基板を用いても良いのは勿論のことである。
【００４５】
ｎ型ウェル領域２４には、ｐチャネルＭＩＳトランジスタ３１が設けられる。ｐチャネルＭＩＳトランジスタ３１は、ｐ型拡散層２６ａと、ｐ型エクステンション層２６ｂと、高誘電体高誘電体ゲート絶縁膜１２と、ｐ型半導体ゲート電極層１５ａおよび遷移層１３とを備えている。高誘電体ゲート絶縁膜１２はｎ型ウェル領域２４上に設けられ、この高誘電体ゲート絶縁膜１２上にｐ型半導体ゲート電極層１５ａおよび遷移層１３が設けられている。なお、本実施形態においては、高誘電体ゲート絶縁膜１２とｐ型半導体ゲート電極層１５ａおよび遷移層１３の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるゲート側壁絶縁膜２８が設けられている。
【００４６】
また、ｐ型エクステンション層２６ｂは高誘電体ゲート絶縁膜１２とｐ型半導体ゲート電極層１５ａおよび遷移層１３の積層構造両側のｎ型ウェル領域２４に設けられ、ｐ型拡散層２６ａはゲート側壁絶縁膜２８の両側のｎ型ウェル領域２４に設けられている。ｐ型拡散層２６ａは、ｐ型エクステンション層２６ｂよりもｎ型ウェル領域２４との接合深さが深くなるように構成されている。そして、ｐ型拡散層２６ａ及びｐ型エクステンション層２６ｂがｐチャネルＭＩＳトランジスタ３１のソース・ドレイン領域となる。
【００４７】
一方、ｐ型ウェル領域２５には、ｎチャネルＭＩＳトランジスタ３２が設けられる。ｎチャネルＭＩＳトランジスタ３２は、ｎ型拡散層２７ａと、ｎ型エクステンション層２７ｂと、高誘電体ゲート絶縁膜１２と、ｎ型半導体ゲート電極層１５ｂおよび遷移層１３とを備えている。高誘電体ゲート絶縁膜１２はｐ型ウェル領域２５上に設けられ、この高誘電体ゲート絶縁膜１２上にｎ型半導体ゲート電極層１５ｂおよび遷移層１３が設けられている。なお、本実施形態においては、高誘電体ゲート絶縁膜１２とｎ型半導体ゲート電極層１５ｂおよび遷移層１３の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるゲート側壁絶縁膜２８が設けられている。
【００４８】
また、ｎ型エクステンション層２７ｂは高誘電体ゲート絶縁膜１２とｎ型半導体ゲート電極層１５ｂおよび遷移層１３の積層構造両側のｐ型ウェル領域２５に設けられ、ｎ型拡散層２７ａはゲート側壁絶縁膜２８の両側のｐ型ウェル領域２５に設けられている。ｎ型拡散層２７ａは、ｎ型エクステンション層２７ｂよりもｐ型ウェル領域２５との接合深さが深くなるように構成されている。そして、ｎ型拡散層２７ａ及びｎ型エクステンション層２７ｂがｎチャネルＭＩＳトランジスタ３２のソース・ドレイン領域となる。
【００４９】
次に、本実施形態の半導体装置の製造方法を、図７〜図１１を参照して説明する。
【００５０】
まず、図７（ａ）に示すように、シリコン基板１１上に埋め込み絶縁膜２１を介してシリコン層２３を形成したＳＯＩ基板２０を用意し、ＳＯＩ層（シリコン層２３）に、よく知られた方法により素子分離絶縁膜２２を形成した。すなわち、まず、ＳＯＩ基板２０にＳＴＩ(Shallow Trench Isolation)用の溝（例えば、深さが約０．４μｍ）を設けてＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰ(Chemical mechanical planarization)を行ってデバイスを平坦化し、図７（ａ）に示すような構造を得た。次に素子分離絶縁膜によって分離されたＳＯＩ基板２０のｎチャネルＭＩＳトランジスタ３１とｐチャネルＭＩＳトランジスタの予定領域に例えばリンとボロンを選択的に約１ＭｅＶにてイオン注入し、約１１００℃程度の高温短時間熱処理を行ない、ｎ型ウェル領域２４とｐ型ウェル領域２５を形成する（図７（ｂ））。さらに、各ウェルの表面領域にトランジスタの閾値調整のためにイオン注入を行う。
【００５１】
引き続き、ウェハ上の全面に高誘電体ゲート絶縁膜１２を堆積する（図７（ｃ））。このとき、高誘電体ゲート絶縁膜１２としては、第１金属元素の酸化物を形成する。第一金属元素としては、表１（ａ）に示したように、チタン、ジルコニウム、ハフニウム、イットリウム、シリコン、アルミニウム、ランタン等希土類元素から少なくとも１つを選択する。したがって、堆積する絶縁膜としては、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素の酸化物あるいはこれらの混合酸化物、酸窒化物ならびに窒化物、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素のシリケート・アルミネートあるいはこれらに窒素を添加した絶縁膜などが挙げられる。ここでは一例としてハフニウム酸化物をＣＶＤ法によって３ｎｍ堆積した。
【００５２】
引き続き、図７(ｃ)の構造に対し第１金属元素、第２金属元素からなる酸化物層１００を全面に堆積し、図７(ｄ)の構造を得た。ここで第２金属元素としては、表１（ｂ）に示したように、クロム、モリブデン、タングステン、鉄、コバルト、ニッケル、ルテニウム、ロジウム、パラジウム、レニウム、イリジウム、白金の中から選択する。したがって、堆積する絶縁膜としては、クロム、モリブデン、タングステン、鉄、コバルト、ニッケル、ルテニウム、ロジウム、パラジウム、レニウム、イリジウム、白金の酸化物あるいは混合酸化物ならびに酸窒化物、クロム、モリブデン、タングステン、鉄、コバルト、ニッケル、ルテニウム、ロジウム、パラジウム、レニウム、イリジウム、白金のシリケート・アルミネートあるいはこれらに窒素を添加した絶縁膜と、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素の酸化物あるいは混合酸化物ならびに酸窒化物、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素のシリケート・アルミネートあるいはこれらに窒素を添加した絶縁膜の混合物があげられる。
【００５３】
ここでは、一例として第１金属元素からハフニウムおよびシリコン、第２金属元素からタングステンを選択し、ＨｆＳｉＷＯ膜をスパッタリング法により成膜した。ハフニウムシリサイドのターゲットとタングステンのターゲットを用い、印加するパワー比を制御して絶縁膜中のＷ添加量を制御した。本実施形態では、Ｗ比率を１０％とした。成膜時の基板温度は任意に設定することが可能であるが、本実施形態では室温で行った。混合物層１００の膜厚は、０．５ｎｍ以上、３ｎｍ以下の範囲内で適宜決定することができるが、本実施形態では、２．０ｎｍとした。
【００５４】
次に、Ｓｉ2Ｈ6ガスあるいはＳｉＨ4ガスを含む雰囲気においてＣＶＤ法によって、混合物層１００上に半導体ゲート電極層１４となる多結晶シリコン膜を図８（ｅ）に示すように堆積した。
【００５５】
次に、多結晶シリコン膜上に通常のリソグラフィー技術とエッチング技術を用いて、レジストパターン４０を形成する。このレジストパターン４０をマスクとして、ＣＦxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜をパターニングすることによって、図８（ｆ）に示すように半導体ゲート電極層１４を形成した。続いて、上記レジストパターン４０を残置した状態で、酸化物層１００、高誘電体ゲート絶縁膜１２をフッ化水素酸水溶液によりエッチングして、図８（ｇ）に示す構造を得る。
【００５６】
次に、図９（ｇ）に示すように、Ｏ2 アッシャー処理によりレジストパターン４０を除去する。この際、半導体ゲート電極層１４の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、半導体ゲート電極層１４は元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【００５７】
ここで、図９（ｈ）の構造に対し、６００〜９００℃程度の温度で長時間の熱処理を施すことにより、酸化物層１００内の第２金属元素の還元作用を起こさせ、酸化物層１００を遷移層１３へと変化させることにより、図９(ｉ)の構造を実現した。ここでは一例として８５０℃、３０分のＡｒアニールを行った。この熱処理は、酸化物層１００の還元作用を効率的に進行させる目的から還元雰囲気で行うことが望ましく、Ｎ２、Ｎ２＋Ｈ２、Ｈ２アニールなどでもよい。
【００５８】
このアニール工程は、通常のＬＳＩ製造工程には無い、本発明独特の工程である。酸化物層１００内の第２金属還元反応、本実施例においてはＨｆＳｉＯ、ＷＯ３の組合せにおけるＷＯ３の還元反応は、ＨｆＳｉＯ中の酸素欠損をドライビングフォースとして進行する。熱力学的には自発的に進行する化学反応ではあるが、現実に反応を進行させるためには熱平衡に近い状態の設定、すなわちある程度長時間の熱処理を施す必要がある。典型的には３０分程度の熱処理時間が必要である。
【００５９】
これに対し、従来のＬＳＩ製造工程では、ゲート電極の不純物を活性化するための熱処理がもっとも高温の熱処理だが、その時間は典型的にはゼロ秒、すなわちスパイクアニールが主流である。トランジスタ内部の不純物再分布を抑え、トランジスタ性能を維持するためである。このようなアニールでは、本発明の酸化物層内での第２金属還元作用を得ることはかなわない。
【００６０】
この熱処理工程の温度が低いほど反応速度は低下し、より長い時間の熱処理を要するようになる。ＬＳＩを製造する上で許容できる熱処理時間、典型的には１時間程度の時間で前記還元作用を進行させるためには、少なくともその温度は６００℃以上である必要がある。一方、このときの温度が高すぎると、閾値電圧制御のためにチャネル中に配置したチャネル不純物の再分布が生じる。還元反応を完遂させつつ不純物の再分布を起こさない上限温度は９００℃であり、本熱処理工程の温度は９００℃以下に限定される。
【００６１】
上記還元反応を効率的に進行させるもうひとつの手段は、前記第１金属と第２金属の酸化物の混合物からなる酸化物層を、個々の酸化物の化学量論組成よりも酸素プア組成になるように成膜することである。本実施例であれば、ＨｆＳｉＷＯ膜の酸素量をＨｆｘＳｉ１−ｘＯ２：ＷＯ３から導かれる化学量論組成よりも少なく設定すればよい。具体的な手法としては、ＨｆＳｉＷＯ層のスパッタリングプロセスにおける酸素ガス量を、化学量論組成膜を製造する際より少なめにすることで実現可能である。具体的なガス流量・比は製造装置によって大きく異なるので、これを限定することにあまり意味は無いが、典型的にはＨｆＳｉ、Ｗターゲットを用いたスパッタリングであれば、Ａｒ／Ｏ２〜２０ｓｃｃｍ／０．０２ｓｃｃｍ程度の条件で所望する酸素プア酸化物層を形成させることが可能である。
【００６２】
酸素プアな酸化物層を形成する手段としては他にも、スパッタリングターゲットの少なくともどちらかひとつに酸化物を用い、非酸化雰囲気で堆積を行う方法が挙げられる。例えば、ＨｆＳｉＯのターゲットとＷターゲットを用い、Ａｒガスのみでスパッタリングさせることによって酸素プアなＨｆＳｉＷＯ酸化物を形成させることが可能となる。また、ＨｆＳｉＯ、ＷＯｘターゲットを用いてＡｒガスのみのスパッタを実施しても酸素不足ＨｆＳｉＷＯ膜を形成させることが可能である。
【００６３】
以上のような酸素不足混合酸化物層の形成を行うことによって、前記温度範囲（６００〜９００℃）であっても、より短い時間で還元反応を完遂させることが可能となる。時間が短縮されることは、形成済みのチャネル不純物の再分布を極力抑えることにつながるため、望ましい。
【００６４】
なお、この還元熱処理工程は、前記混合酸化物の加工工程後に行うのが望ましい。還元反応を経て遷移層１３が形成されてしまうと、金属である遷移層１３と絶縁体である高誘電体ゲート絶縁膜の加工プロセスはおのずと別のプロセスを要するため、加工プロセス数が増加してしまうためである。
【００６５】
また、前記還元熱処理工程はソース・ドレイン領域形成よりも前に行うことが望ましい。ソース・ドレイン領域形成のための１０００℃以上の短時間熱処理が施されると、前記混合酸化物層では還元反応が進行するが、短時間であるがゆえに反応が完遂しない。短時間で部分的に還元反応が進行した状態で一度室温程度に冷却されることで、混合酸化物層が準安定状態になり、その後の追加熱処理を施しても還元反応が完遂しなくなる可能性があるためである。
【００６６】
次に、図９（ｊ）に示すように、ｎ型ウェル領域２４の上部をレジスト（図示せず）で保護し、ｐ型ウェル領域２５の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入する。そして、ｎ型ウェル領域２４上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｎ型エクステンション層２７ｂを形成する。この際半導体ゲート電極層１４にもｎ型のイオンが注入されるため、ｎ型半導体ゲート電極層１５ｂとなる。
【００６７】
次に、図９（ｋ）に示すように、ｐ型ウェル領域２５の上部をレジスト（図示せず）で保護し、ｎ型ウェル領域２４の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型ウェル領域２５上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｐ型エクステンション層２６ｂを形成する。この際半導体ゲート電極層１４にもｐ型のイオンが注入されるため、ｐ型半導体ゲート電極層１５ａとなる。
【００６８】
次に、図１０（ｌ）に示すように、通常のプロセスでゲート側壁絶縁膜２８を形成する。即ち、基板上の全面にＣＶＤ法等により酸化膜を堆積した後、半導体ゲート電極層１４の上面が露出するまで、異方性エッチングを用いて全面エッチングすることによって、半導体ゲート電極層１５ａ、１５ｂ、遷移層１３および高誘電体ゲート絶縁膜１２の側面に１０ｎｍの膜厚でゲート側壁２８を残置した。
【００６９】
次に、図１０（ｍ）に示すように、ｎ型ウェル領域２４の上部をレジスト４１で保護し、ｐ型ウェル領域２５の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入し、ｎ型拡散層２７ａを形成する。
【００７０】
次に、図１０（ｎ）に示すように、ｎ型ウェル領域２４の上部のレジスト４１を剥離した後に、ｐ型ウェル領域２５の上部をレジスト４２で保護し、ｎ型ウェル領域２４の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型拡散層２６ａを形成する。
【００７１】
次に、図１１（ｏ）に示すように、ｐ型ウェル領域２５の上部のレジスト４２を剥離した後に、９００℃以上の熱処理を行うことで、ｎ型拡散層２７ａ、ｐ型拡散層２６ａを完全に活性化させた。
【００７２】
これ以降は、層間絶縁膜２９の形成、平坦化処理など通常の工程を経て、図６に示す構造を得ることができる。
【００７３】
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜２９に、半導体ゲート電極層１５ａ、１５ｂに通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
【００７４】
本実施形態においては、ｐチャネルＭＩＳトランジスタ３１およびｎチャネルＭＩＳトランジスタ３２に同一のゲート電極材料を使用するため、それぞれのトランジスタの閾値を対称にするためには、第２金属元素としてミッドギャップ仕事関数を持つ材料を選択するのが望ましい。具体的には、表２の第１列に記載のクロム、モリブデン、タングステン、鉄、コバルト、ニッケルから選択するのが望ましい。
【００７５】
ゲート電極層としては、シリコン、ゲルマニウムおよびそれらの混合物から適宜選択される半導体ゲート電極層がもっとも好ましい。しかしながら、これに限られるものではなく、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＣ、Ｗ、ＷＮ、Ｒｕ、などの金属、およびこれら金属の積層膜、これら金属とポリＳｉの積層膜も適用可能である。これらのゲート電極層は耐熱性が高く、１０００℃以上の熱処理にも耐えられるため、本発明の構成としてふさわしい。
【００７６】
本実施形態が最大限有効に活用されるためには、ＳＯＩデバイス、Ｆｉｎ−ＦＥＴデバイスなど、ゲート電極の仕事関数がミッドギャップであっても、閾値電圧が低く設定できるデバイスとの組み合わせが最も望ましい。
【００７７】
ゲート絶縁膜と遷移層との間およびゲート絶縁膜と半導体基板との間のいずれか一方にシリコン酸化物またはシリコン酸窒化物からなる絶縁膜を備えていても良い。ＬＳＩの製造工程で使用される高温熱処理において、高誘電体ゲート絶縁膜からゲート電極に酸素が拡散し、高誘電体ゲート絶縁膜中の酸素欠損が増大するのを防ぐためにゲート絶縁膜と遷移層との間およびゲート絶縁膜と半導体基板との間のいずれか一方にシリコン酸化物またはシリコン酸窒化物からなる絶縁膜を備えることは効果的である。
【００７８】
また、スパッタリングの際に雰囲気に混入させる窒素および酸素の量を制御することによって、誘電体膜中に窒素を含んだ酸窒化膜にしてもよい。
【００７９】
高誘電体ゲート絶縁膜の形成には、本実施形態で示したスパッタリング法のほか、ＭＯ（Metal organic)−ＣＶＤ法、ＡＬＤ(Atomic layer deposition)法、ＭＢＥ（Molecular beam epitaxy）法、ＰＶＤ（Physical vapor deposition）法などを用いることもできる。
【００８０】
本実施の形態のゲート積層構造において遷移層１３に金属状態の第２金属元素が含有されていることは、ＣＭＯＳトランジスタの完成後にも確認することが可能である。具体的には、図６のようなＣＭＯＳデバイスを完成させた後、通常のいわゆるピックアップ法などの手段によって断面ＴＥＭ（Transmission electron microscopy）観察のための試料をＬＳＩウェハから抜き取る。断面ＴＥＭにより図６の構造を確認した後、遷移層１３の部分に電子ビームを照射し、その箇所における電子線の損失スペクトルから、その箇所に存在する元素の種類と、結合状態を解析することができる。ＴＥＭの電子ビームを用いたＥＥＬＳ（Electron energy loss spectroscopy）法である。この手法では電子ビームを収束させることにより分析の空間分解能を１ｎｍ以下にまで向上させることが可能である。本実施例では、ＣＭＯＳデバイス完成後の界面遷移層の内部に１０％程度の金属状態タングステンが存在することを、ＥＥＬＳのスペクトルにおけるタングステンのピーク位置とピーク面積から容易に判定できる。タングステンの金属状態と酸化状態の間には４〜５ｅＶあまりの結合エネルギー差があるため、両状態の判別、定量的なピーク分離は十分可能である。
【００８１】
以上説明したように本実施形態によれば、低抵抗で耐熱性を有し、空乏化閾値電圧ばらつきといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＭＯＳデバイスを製造する際のステップ数が増加するのを防止できると共に複雑なプロセスが必要でなくなる。
【００８２】
（第２の実施の形態：CMOSFET  第２金属元素のW.F.＝Ｓｉの価電子帯近傍）
図１２は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す素子構造断面図である。
【００８３】
シリコン基板１１上に、ｎ型ウェル領域２４及びｐ型ウェル領域２５が設けられている。ｎ型ウェル領域２４とｐ型ウェル領域２５は、ＳＴＩ構造の素子分離絶縁膜２２により分離されている。なお、本実施形態では基板としてバルク基板を用いたが、ＳＯＩ基板を用いることも可能である。
【００８４】
ｎ型ウェル領域２４には、ｐチャネルＭＩＳトランジスタ３１が設けられる。ｐチャネルＭＩＳトランジスタ３１は、ｐ型拡散層２６ａと、ｐ型エクステンション層２６ｂと、高誘電体高誘電体ゲート絶縁膜１２と、ｐ型半導体ゲート電極層１５ａおよび遷移層１３とを備えている。高誘電体ゲート絶縁膜１２はｎ型ウェル領域２４上に設けられ、この高誘電体ゲート絶縁膜１２上にｐ型半導体ゲート電極層１５ａおよび遷移層１３が設けられている。なお、本実施形態においては、高誘電体ゲート絶縁膜１２とｐ型半導体ゲート電極層１５ａおよび遷移層１３の積層構造の両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるゲート側壁絶縁膜２８が設けられている。
【００８５】
また、ｐ型エクステンション層２６ｂは高誘電体ゲート絶縁膜１２とｐ型半導体ゲート電極層１５ａおよび遷移層１３の積層構造両側のｎ型ウェル領域２４に設けられ、ｐ型拡散層２６ａはゲート側壁絶縁膜２８の両側のｎ型ウェル領域２４に設けられている。ｐ型拡散層２６ａは、ｐ型エクステンション層２６ｂよりもｎ型ウェル領域２４との接合深さが深くなるように構成されている。そして、ｐ型拡散層２６ａ及びｐ型エクステンション層２６ｂがｐチャネルＭＩＳトランジスタ３１のソース・ドレイン領域となる。
【００８６】
一方、ｐ型ウェル領域２５には、ｎチャネルＭＩＳトランジスタ３２が設けられる。ｎチャネルＭＩＳトランジスタ３２は、ｎ型拡散層２７ａと、ｎ型エクステンション層２７ｂと、高誘電体ゲート絶縁膜５２と、ｎ型半導体ゲート電極層１５ｂとを備えている。高誘電体ゲート絶縁膜５２はｐ型ウェル領域２５上に設けられ、この高誘電体ゲート絶縁膜５２上にｎ型半導体ゲート電極層１５ｂが設けられている。なお、本実施形態においては、高誘電体ゲート絶縁膜５２とｎ型半導体ゲート電極層１５ｂの両側部には、シリコン窒化膜、シリコン酸化膜などの絶縁体からなるゲート側壁絶縁膜２８が設けられている。
【００８７】
また、ｎ型エクステンション層２７ｂは高誘電体ゲート絶縁膜５２とｎ型半導体ゲート電極層１５ｂの積層構造両側のｐ型ウェル領域２５に設けられ、ｎ型拡散層２７ａはゲート側壁絶縁膜２８の両側のｐ型ウェル領域２５に設けられている。ｎ型拡散層２７ａは、ｎ型エクステンション層２７ｂよりもｐ型ウェル領域２５との接合深さが深くなるように構成されている。そして、ｎ型拡散層２７ａ及びｎ型エクステンション層２７ｂがｎチャネルＭＩＳトランジスタ３２のソース・ドレイン領域となる。
【００８８】
次に、本実施形態の半導体装置の製造方法を、図１３〜図１８を参照して説明する。
【００８９】
まず、図１３（ａ）に示すように、シリコン基板１１上によく知られた方法により素子分離絶縁膜２２を形成した。すなわち、まず、ＳＯＩ基板２０にＳＴＩ用の溝（例えば、深さが約０．４μｍ）を設けてＣＶＤ法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰを行ってデバイスを平坦化することにより、図１３（ａ）に示す構造を得た。次に素子分離絶縁膜によって分離されたシリコン基板１１のｎチャネルＭＩＳトランジスタ３１とｐチャネルＭＩＳトランジスタの予定領域に例えばリンとボロンを選択的に約１ＭｅＶにてイオン注入し、約１１００℃程度の高温短時間熱処理を行ない、ｎ型ウェル領域２４とｐ型ウェル領域２５を形成する（図１３（ｂ））。さらに、各ウェルの表面領域にトランジスタの閾値調整のためにイオン注入を行う。
【００９０】
引き続き、実施例１と同様な工程によって、ウェハ全面に高誘電体ゲート絶縁膜１２、酸化物層１００を堆積する（図１３（ｃ））。本実施例においては酸化物層１００として第１金属元素からハフニウムおよびシリコン、第２金属元素から白金を選択し、ＨｆＳｉＰｔＯ膜をスパッタリング法により成膜した。ハフニウムシリサイドのターゲットと白金のターゲットを用い、印加するパワー比を制御して絶縁膜中のＰｔ添加量を制御した。本実施形態では、Ｐｔの比率は１０％とした。成膜時の基板温度は任意に設定することが可能であるが、本実施形態では室温で行った。混合物層１００の膜厚は、０．５ｎｍ以上、３ｎｍ以下の範囲内で適宜決定することができるが、本実施形態では、２．０ｎｍとした。ゲート絶縁膜はＨｆＳｉＯ膜をスパッタリング法により２．５ｎｍ成膜した。
【００９１】
次に、Ｓｉ2Ｈ6ガスあるいはＳｉＨ4ガスを含む雰囲気においてＣＶＤ法によって、酸化物層１００上に半導体ゲート電極層１４となる多結晶シリコン膜を図１４（ｄ）に示すように堆積した。
【００９２】
次に、図１４（ｄ）の構造に対し全面にＳｉＮ層５１を堆積し、通常のリソグラフィー技術とエッチング技術を用いて、ｎ型ウェル領域２４上部のみＳｉＮ層５１で被覆する。このＳｉＮ層５１をマスクとして、ＣＦxガスを用いた反応性イオンエッチングを用いて、ｐ型ウェル領域２５上の多結晶シリコン膜をエッチングする。さらにフッ化水素酸水溶液などの薬液を使用することにより、ｐ型ウェル領域２５上の酸化物層１００、高誘電体ゲート絶縁膜１２も除去することにより、図１４（ｅ）の構造を得る。
【００９３】
次に、図１４（ｅ）の構造全面に、高誘電体ゲート絶縁膜５２を堆積する。（図１４（ｆ））。このとき、高誘電体ゲート絶縁膜５２としては、金属元素、酸素を含む絶縁膜層を選択して堆積する。金属元素としては、具体的には、表１（ａ）に示したように、チタン、ジルコニウム、ハフニウム、イットリウム、シリコン、アルミニウム、ランタン等希土類元素から選択する。したがって、堆積する絶縁膜としては、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素の酸化物あるいは混合酸化物ならびに酸窒化物、チタン、ジルコニウム、ハフニウム、イットリウム、ランタン等希土類元素のシリケート・アルミネートあるいはこれらに窒素を添加した絶縁膜などが挙げられる。ここでは、一例としてハフニウムおよびシリコンを選択し、ＨｆＳｉＯ膜をスパッタリング法により成膜した。ハフニウムシリサイドのターゲットを用い、印加するパワーを制御した。成膜時の基板温度は任意に設定することが可能であるが、本実施形態では室温で行った。高誘電体ゲート絶縁膜５２の膜厚は、２ｎｍ〜５ｎｍの範囲内で適宜決定することができるが、本実施形態では、２．５ｎｍとした。
【００９４】
次に、Ｓｉ2Ｈ6ガスあるいはＳｉＨ4ガスを含む雰囲気においてＣＶＤ法によって、高誘電体ゲート絶縁膜５２上に半導体ゲート電極層１４となる多結晶シリコン膜を図１５（ｇ）に示すように堆積した。
【００９５】
次に、図１５（ｈ）に示すように、ＳｉＮ膜５１の除去により、ｎ型ウェル領域２４上部の高誘電体ゲート絶縁膜１２および半導体ゲート電極層１４をリフトオフにより除去する。具体的には、例えば熱燐酸プロセスによってＳｉＮを溶解することができる。そしてこの場合、半導体ゲート電極層１４は熱燐酸には溶解しないため、図１５（ｈ）の構造を得ることが可能である。
【００９６】
次に、多結晶シリコン膜上に通常のリソグラフィー技術とエッチング技術を用いて、レジストパターン４０を形成する。このレジストパターン４０をマスクとして、ＣＦxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜をパターニングすることによって、図１５（ｉ）に示すように半導体ゲート電極層１４を形成した。続いて、上記レジストパターン４０を残置した状態で、酸化物層１００、高誘電体ゲート絶縁膜１２、５２をフッ化水素酸水溶液によりエッチングして、図１６（ｊ）に示すような構造を得る。
【００９７】
次に、図１６（ｋ）に示すように、Ｏ2 アッシャー処理によりレジストパターン４０を除去する。この際、半導体ゲート電極層１４の側面は若干酸化される。引き続き、硫酸と過酸化水素水の混合液によってＯ2 アッシャーで除去しきれなかったレジスト、残渣物などを化学的に除去する。この際、半導体ゲート電極層１４は元来耐薬品性が強いが、これに加えてその表面が薄い酸化物で被覆されているため、硫酸と過酸化水素水の混合液に浸食されにくい。
【００９８】
ここで、図１６（ｋ）の構造に対し、６００〜９００℃程度の温度で熱処理を施すことにより、酸化物層１００内の第２金属元素の還元作用を起こさせ、酸化物層１００を遷移層１３へと変化させることにより、図１６(ｌ)の構造を実現した。ここでは一例として８５０℃、３０分のＡｒアニールを行った。
【００９９】
次に、図１６（ｍ）に示すように、ｎ型ウェル領域２４の上部をレジスト（図示せず）で保護し、ｐ型ウェル領域２５の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入する。そして、ｎ型ウェル領域２４上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｎ型エクステンション層２７ｂを形成する。この際半導体ゲート電極層１４にもｎ型のイオンが注入されるため、ｎ型半導体ゲート電極層１５ｂとなる。
【０１００】
次に、図１７（ｎ）に示すように、ｐ型ウェル領域２５の上部をレジスト（図示せず）で保護し、ｎ型ウェル領域２４の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型ウェル領域２５上のレジストを除去した後、１０００℃以上のスパイクアニールにより、ｐ型エクステンション層２６ｂを形成する。この際半導体ゲート電極層１４にもｐ型のイオンが注入されるため、ｐ型半導体ゲート電極層１５ａとなる。
【０１０１】
次に、図１７（ｏ）に示すように、通常のプロセスでゲート側壁絶縁膜２８を形成する。即ち、基板上の全面にＣＶＤ法等により酸化膜を堆積した後、半導体ゲート電極層１５ａ、１５ｂの上面が露出するまで、異方性エッチングを用いて全面エッチングすることによって、半導体ゲート電極層１５ａ、１５ｂ、遷移層１３および高誘電体ゲート絶縁膜１２，５２の側面に１０ｎｍの膜厚でゲート側壁２８を残置した。
【０１０２】
次に、図１７（ｐ）に示すように、ｎ型ウェル領域２４の上部をレジスト４１で保護し、ｐ型ウェル領域２５の領域に、ｎ型の不純物、例えばリン，砒素，アンチモンなどをイオン注入し、ｎ型拡散層２７ａを形成する。
【０１０３】
次に、図１８（ｑ）に示すように、ｎ型ウェル領域２４の上部のレジスト４１を剥離した後に、ｐ型ウェル領域２５の上部をレジスト４２で保護し、ｎ型ウェル領域２４の領域に、ｐ型の不純物、例えばボロン，インジウムなどをイオン注入し、ｐ型拡散層２６ａを形成する。
【０１０４】
次に、図１８（ｒ）に示すように、ｐ型ウェル領域２５の上部のレジスト４２を剥離した後に、９００℃以上の熱処理を行うことで、ｎ型拡散層２７ａ、ｐ型拡散層２６ａを完全に活性化させた。
【０１０５】
これ以降は、層間絶縁膜２９の形成、平坦化処理など通常の工程を経て、図１２に示す構造を得ることができる。
【０１０６】
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜２９に、半導体ゲート電極層１５ａ、１５ｂに通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
【０１０７】
本実施形態においては、ｐチャネルＭＩＳトランジスタ３１のみに第２金属元素を配することを特徴としている。したがってそれぞれのトランジスタの閾値を対称にするためには、第２金属元素としてシリコンの価電子帯近傍のエネルギーに仕事関数を持つ材料を選択するのが望ましい。具体的には、表２の第２列に記載のルテニウム、ロジウム、パラジウム、レニウム、イリジウム、白金から選択するのが望ましい。
【０１０８】
ゲート電極層としては、シリコン、ゲルマニウムおよびそれらの混合物から適宜選択される半導体ゲート電極層がもっとも好ましい。しかしながら、これに限られるものではなく、ＴｉＮ、ＴａＮ、ＴａＳｉＮ、ＴａＣ、Ｗ、ＷＮ、Ｒｕ、などの金属、およびこれら金属の積層膜、これら金属とポリＳｉの積層膜も適用可能である。これらのゲート電極層は耐熱性が高く、１０００℃以上の熱処理にも耐えられるため、本発明の構成としてふさわしい。ただし、シリコンの伝導帯近傍のエネルギーに仕事関数を持つ材料であることがより望ましく、ＴａＳｉＮ、ＴａＣなどがよい。
【０１０９】
本実施形態においては、ｐチャネルＭＩＳトランジスタ３１のみ、仕事関数が高く、ｎチャネルＭＩＳトランジスタ３２には従来のｎ型半導体ゲート電極層１５ｂをそのまま使用するため、通常のＣＭＯＳデバイスにおいても、閾値電圧が低く設定できる。
【０１１０】
さらには、遷移層とゲート電極との間およびゲート絶縁膜と半導体基板との間のいずれか一方にシリコン酸化物またはシリコン酸窒化物からなる絶縁膜を備えていても良い。ＬＳＩの製造工程で使用される高温熱処理において、高誘電体ゲート絶縁膜からゲート電極に酸素が拡散し、高誘電体ゲート絶縁膜中の酸素欠損が増大するのを防ぐためにゲート絶縁膜と遷移層との間およびゲート絶縁膜と半導体基板との間のいずれか一方にシリコン酸化物またはシリコン酸窒化物からなる絶縁膜を備えることは効果的である。
【０１１１】
また、スパッタリングの際に雰囲気に混入させる窒素および酸素の量を制御することによって、誘電体膜中に窒素を含んだ酸窒化膜にしてもよい。
【０１１２】
高誘電体ゲート絶縁膜の形成には、本実施形態で示したスパッタリング法のほか、ＭＯＣＶＤ法、ＡＬＤ法、ＭＢＥ法、ＰＶＤ法などを用いることもできる。
【０１１３】
以上説明したように本実施形態によれば、低抵抗で耐熱性を有し、空乏化閾値電圧ばらつきといった問題もないゲート電極を有するＣＭＯＳデバイスを得ることができる。また、このＣＭＯＳデバイスを製造する際のステップ数が増加するのを防止できると共に複雑なプロセスが必要でなくなる。
【０１１４】
（第３の実施の形態：ＦＧ型フラッシュメモリ）
図１９は、第３の実施の形態に係るスタック型メモリセルの一例の、ワード線方向、およびワード線方向に垂直な面で切った断面模式図である。図１９に示すように、半導体基板１３４上にトンネル絶縁膜１３６、浮遊ゲート電極１３７、電極間Ｈｉｇｈ−ｋ絶縁膜１３８、界面遷移層１３９、制御ゲート電極１４０がこの順に積層されていて、本実施例においてはトンネル絶縁膜１３６、浮遊ゲート電極１３７、電極間Ｈｉｇｈ−ｋ絶縁膜１３８、界面遷移層１３９、制御ゲート電極１４０の積層構造（以下、メモリゲートスタック）の側壁部には側壁酸化膜１４１、が形成されている。側壁酸化膜１４１で被覆されたメモリゲートスタックは、層間絶縁膜１４２で覆われている。半導体基板１３４中にはソース・ドレイン拡散層１３５が、メモリゲートスタックの両側に設けられている。個々のスタック型メモリセルは素子分離１４３で互いに隔てられている。
【０１１５】
本実施例では、制御ゲート電極１４０は従来同様のｎ＋ポリシリコンの他、金属、金属シリサイド、金属窒化物、窒化金属シリサイド、金属炭化物、などを用いることが出来る。デバイス製造方法が従来法を踏襲できるという観点からは、ポリシリコンゲートを用いるのが最も良い。界面遷移層１３９は、先の実施例で説明したような製造方法によって形成された。界面遷移層１３９は還元されたWあるいはＨｆＷ２を含有する層であり、これら含有金属の作用で金属的な振る舞いを示す。これにより、従来のメモリセルで課題となっていたポリシリコンゲートの空乏領域における制御ゲート電圧降下の問題が回避されるため、有効に書き込み／消去の動作を行うことが可能になり、Ｖｔｈウィンドウが大きくなり記憶容量の機能が向上する。
【０１１６】
ここで、遷移層で還元される金属としては出来るだけ仕事関数の高い材料が好ましい。浮遊ゲートへの書き込み動作時には制御ゲートに高い電圧が印加される。このとき遷移層で還元される金属元素の仕事関数が低いと、電極間絶縁膜に対し容易にキャリアが注入されるようになり、これは制御ゲート⇔浮遊ゲート間の漏れ電流の原因となる。このような理由から還元される金属元素の種類としては、より仕事関数の大きい、ルテニウム、ロジウム、パラジウム、レニウム、イリジウム、白金などを選択するのが良い。
【０１１７】
また、電極間絶縁膜は、Ｈｉｇｈ−ｋ絶縁膜１３８で構成されているため、書き込み／消去時に制御ゲートに大きな電圧が印加されたとき、浮遊ゲートとの間の容量カップリングを強く保ちつつ、漏れ電流は低く制限することが可能となる。これにより、書き込み／消去動作を従来よりも有効に行える。
【０１１８】
もちろん、先の実施例と同様、遷移層から排出された酸素が電極間High-k絶縁膜に供給されるため、電極間High-k絶縁膜中の酸素欠損濃度は著しく低減する。この作用により、制御ゲートと浮遊ゲートの間の漏れ電流はさらに低減し、メモリのしきい値ウィンドウがさらに拡大し、望ましい。
【０１１９】
以上のように、本発明の第３の実施例では、スタック型メモリセルの制御ゲート／電極間絶縁膜の界面に酸化物から還元された金属元素を含む層を配する。これにより、従来の制御ゲートポリシリコンのために構築された一般的プロセスを活用しながら、酸化物還元層によるポリ空乏化の抑制、電極間High-k絶縁膜の酸素欠損補償を同時に達成する。これにより、より簡便なプロセスで、メモリウィンドウの広いスタック型メモリセルを準備することが可能となった。
【０１２０】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【０１２１】
【図１】本実施の形態の半導体装置の製造方法を説明するための概念図。
【図２】本実施の形態の半導体装置の原理を説明するための模式図。
【図３】半導体装置のゲート絶縁膜に添加されたＷの結合状態を表すＸＰＳによって測定されたスペクトル。
【図４】本実施の形態と従来例の半導体装置の容量−電圧ヒステリシス特性を示す図。
【図５】本実施の形態と従来例の半導体装置の容量−電圧特性を示す図。
【図６】第１実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図７】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図８】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図９】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図１０】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図１１】第１実施形態に係わる半導体装置の製造工程を示す断面図。
【図１２】第２実施形態に係わる半導体装置の概略構成を示す素子構造断面図。
【図１３】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１４】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１５】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１６】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１７】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１８】第２実施形態に係わる半導体装置の製造工程を示す断面図。
【図１９】第３実施形態に係わる半導体装置断面図。
【符号の説明】
【０１２２】
１１・・・シリコン基板
１２・・・高誘電体ゲート絶縁膜
１３・・・金属ゲート電極層
１４・・・半導体ゲート電極層
１５ａ・・・ｐ型半導体ゲート電極層
１５ｂ・・・ｎ型半導体ゲート電極層
２０・・・ＳＯＩ基板
２１・・・埋め込み酸化膜
２２・・・素子分離絶縁膜
２３・・・シリコン層
２４・・・ｎ型ウエル領域
２５・・・ｐ型ウエル領域
２６ａ・・・ｐ型拡散層
２６ｂ・・・ｐ型エクステンション層
２７ａ・・・ｎ型拡散層
２７ｂ・・・ｎ型エクステンション層
２８・・・ゲート側壁絶縁膜
２９・・・層間絶縁膜
３１・・・ｐチャネルＭＩＳトランジスタ
３２・・・ｎチャネルＭＩＳトランジスタ
４０・・・ゲート電極レジストパターン
４１・・・レジスト
４２・・・レジスト
５１・・・ＳｉＮ層
５２・・・高誘電体ゲート絶縁膜
１００・・・混合物層
１３４・・・半導体基板
１３５・・・ソース・ドレイン拡散層
１３６・・・トンネル絶縁膜
１３７・・・浮遊ゲート電極
１３８・・・電極間Ｈｉｇｈ−ｋ膜
１３９・・・遷移層
１４０・・・制御ゲート電極
１４１・・・側壁酸化膜
１４２・・・層間絶縁膜
１４３・・・素子分離用絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2008091555.tif 000017
【図１４】
2008091555.tif 000018
【図１５】
2008091555.tif 000019
【図１６】
2008091555.tif 000020
【図１７】
2008091555.tif 000021
【図１８】
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【図１９】
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