(57)【要約】【課題】正規の信号とノイズとを的確に識別して信頼性の高いデータ転送を実現する。【解決手段】本発明のインタフェース回路は、第１の装置（例えば、ＣＰＵ１１）により生成されるクロックに同期して、第１の装置と、第２の装置（例えば、ＭＥＭ２０）との間で信号の送受信を行うインタフェース回路２２であって、クロックの位相を所定時間分遅延させる位相制御部（例えば、遅延素子２２１）と、位相制御部が出力するクロックに基づき、第２の装置により生成出力される信号が正規の同期信号であるか否かを判定したタイミング信号を生成する信号生成部（例えば、セットリセット端子付きＤタイプフリップフロップ２２２）と、により構成される。【選択図】図２
2008165344.tif 000002
【特許請求の範囲】
【請求項１】
第１の装置により生成されるクロックに同期して、前記第１の装置と、第２の装置との間で信号の送受信を行うインタフェース回路であって、
前記クロックの位相を所定時間分遅延させる位相制御部と、
前記位相制御部が出力するクロックに基づき、前記第２の装置により生成出力される信号が正規の同期信号であるか否かを判定したタイミング信号を生成する信号生成部と、
を有することを特徴とするインタフェース回路。
【請求項２】
前記信号生成部は、
前記第２の装置により生成出力される同期信号が所定の時間マージンを持つ場合に当該同期信号を前記第１の装置へ送信し、前記時間マージンを持たない場合に当該同期信号を前記第１の装置へ送信しない
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記信号生成部は、
前記第２の装置により生成出力される正規の同期信号を受信したとき、そのタイミングで同期をとって制御信号を生成し、前記第２の装置からデータを取得することを特徴とする請求項１または２に記載のインタフェース回路。
【請求項４】
前記信号生成部は、
前記位相制御部により出力されるクロックがクロック入力端子に接続され、前記第２の装置により生成出力される同期信号がＤ入力端子およびセット端子に接続され、前記第１の装置により生成出力される制御信号がリセット端子に接続された、セットリセット端子付きＤタイプフリップフロップである
ことを特徴とする請求項１から３のいずれか１項に記載のインタフェース回路。
【請求項５】
前記位相制御部は、
前記第２の装置により生成出力される同期信号の判別のために付加される時間マージンに適合した遅延時間を有する遅延素子である
ことを特徴とする請求項１に記載のインタフェース回路。
【請求項６】
前記第２の装置により生成出力される同期信号は、クロックに同期してデータを転送するバーストモードにおいて、前記第１の装置と同期をとるために出力されるウエイト信号である
ことを特徴とする請求項１から５のいずれか１項に記載のインタフェース回路。
【請求項７】
処理装置が実装される電子機器本体と、
前記処理装置により生成されるクロックに同期してデータがリードライトされるメモリモジュールと、
前記クロックの位相を所定時間分遅延させる位相制御部、および前記位相制御部が出力するクロックに基づき、前記メモリモジュールにより生成出力されるウエイト信号が正規の信号であるか否か判別したタイミング信号を生成する信号生成部を備えたメモリインタフェース回路と、
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に、ＣＰＵ等の処理装置とメモリ間のデータ転送を制御する用途に用いて好適な、インタフェース回路および電子機器に関するものである。
【背景技術】
【０００２】
ＣＰＵとメモリ間のデータ転送において、１回のアドレス指定で複数データを纏めて連続的に転送するバーストモード転送が知られている。バーストモード転送は、データ転送時にいちいちアドレスを転送するサイクルを実行する必要が無い分だけデータ転送速度が向上するため携帯電話等の電子機器において頻繁に用いられている。
【０００３】
携帯電話に実装されたＣＰＵが上記したバーストモードを用い、クロック（Clock）に同期してメモリからデータを取得する場合のメモリインタフェースの構成例が図４に示されている。
【０００４】
図４のメモリインタフェースにおいて、ＣＰＵが実装された本体チップ１００は、メモリ２００からウエイト信号（M_WAIT）を受信し、そのタイミングに同期してチップセレクト信号（CS）を出力して必要なデータを取得する。
このとき、ウエイト信号（M_WAIT）は抵抗によりプルアップされているが、信号間干渉や外部回路の引き廻し等の問題により、メモリ２００から受信したウエイト信号（M_WAIT）にノイズが含まれていることがあり、このときＣＰＵは、ウエイトが解除されたと誤判定して同期の確立に失敗し、誤動作もしくはハングアップすることがあった。
【０００５】
従来、メモリデータを取り込む際のノイズによる誤動作を防止するために、データストローブ信号に２種類の遅延回路を付加し、一方の遅延回路によって遅延が付加された信号をクロックとし、他方の遅延回路によって遅延が付加された信号をイネーブル信号としてメモリからデータを取り込むメモリデバイス制御回路が提案されている（例えば、特許文献１参照）。
【０００６】
また、テレビ放送信号が断絶された際に発生するスノーノイズを記録せず、正常状態信号のみを記録するために２種類のカウンタとタイマを用いたスノーノイズ除去機能を備えたＶＣＲ記録回路も提案されている（例えば、特許文献２参照）。
【特許文献１】特開２００６−４０３１８号公報
【特許文献２】特開平７−１９２２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら特許文献１に開示された技術によれば、ＤＤＲ（ダブルデータレート）モードと称されるクロックの立上りと立下りの両方でデータのリードライトを行い通常の倍の転送速度が実現されるＤＤＲＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）が実装されたメモリ素子を対象としたものであり、これをそのままクロック同期型のバーストモード転送に応用することはできない。
【０００８】
また、特許文献２に開示された技術によれば、カウンタを使用してノイズ除去を行うため、許容される動作周波数の上限が低く、百ＭＨｚ以上の高速で動作するＣＰＵが実装される携帯電話等の電子機器に利用することはできない。
【０００９】
本発明は上記した課題を解決するためになされたものであり、正規の信号とノイズとを的確に識別して信頼性の高いデータ転送を実現する、インタフェース回路および電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記した課題を解決するために本発明の第１の観点のインタフェース回路は、第１の装置により生成されるクロックに同期して、前記第１の装置と、第２の装置との間でデータ転送を行うインタフェース回路であって、前記クロックの位相を所定時間分遅延させる位相制御部と、前記位相制御部が出力するクロックに基づき、前記第２の装置により生成出力される同期信号が正規の信号であるか否かを判定したタイミング信号を生成する信号生成部と、を有する。
【００１１】
また、本発明のインタフェース回路において、前記信号生成部は、前記第２の装置により生成出力される同期信号が所定の時間マージンを持つ場合に当該信号を前記第１の装置へ転送し、前記時間マージンを持たない場合に当該信号を前記第１の装置へ転送しないように構成してもよい。
【００１２】
また、本発明のインタフェース回路において、前記信号生成部は、前記第２の装置により生成出力される正規の同期信号を受信したとき、そのタイミングで同期をとって制御信号を生成し、前記第２の装置からデータを取得するように構成してもよい。
【００１３】
また、本発明のインタフェース回路において、前記信号生成部は、前記位相制御部により出力されるクロックがクロック入力端子に接続され、前記第２の装置により生成出力される同期信号がＤ入力端子およびセット端子に接続され、前記第１の装置により生成出力される制御信号がリセット端子に接続された、セットリセット端子付きＤタイプフリップフロップで構成してもよい。
【００１４】
また、本発明のインタフェース回路において、前記位相制御部は、前記第２の装置により生成出力される同期信号の判別のために付加される時間マージンに適合した遅延時間を有する遅延素子で構成してもよい。
【００１５】
また、本発明のインタフェース回路において、前記第２の装置により生成出力される同期信号は、クロックに同期してデータを転送するバーストモードにおいて、前記第１の装置と同期をとるために出力されるウエイト信号であってもよい。
【００１６】
本発明の第２の観点の電子機器は、処理装置が実装される電子機器本体と、処理装置により生成されるクロックに同期してデータがリードライトされるメモリモジュールと、前記クロックの位相を所定時間分遅延させる位相制御部、および前記位相制御部が出力するクロックに基づき、前記メモリにより生成出力されるウエイト信号が正規の信号であるか否かを判定したタイミング信号を生成する信号生成部を備えたメモリインタフェース回路と、を有する。
【発明の効果】
【００１７】
本発明によれば、正規の信号とノイズとを的確に識別して信頼性の高いデータ転送を実現することができる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の実施の形態に係る電子機器の構成を示すブロック図である。ここでは、電子機器として、携帯電話等の携帯情報端末が例示されている。
【００１９】
携帯電話は、第１の装置としてＣＰＵ（処理装置）が実装される本体チップ１（電子機器）と、第２の装置としてＳＤＲＡＭやフラッシュメモリ等クロック同期型の複数のメモリモジュール（ＭＥＭ）２０と、不図示の基地局との間で行われる通信のための変復調を行う高周波回路２とを主な構成要素とする。なお、操作部、表示部、音声入出力部等のユーザインタフェースを司る回路ブロックは図示省略されている。
【００２０】
本体チップ１には、ＣＰＵ１１の他に、ＭＥＭ２０のデータのリードライトを行うメモリコントローラ（ＭＥＭＣ）１２が１チップ集積され実装されている。ここで、ＭＥＭＣ１２は、複数のＭＥＭ２０とはメモリバス２１を介して接続され、メモリバス２１には、本発明のインタフェース回路２２（ここではメモリインタフェース）経由で複数のＭＥＭ２０が接続されている。
【００２１】
インタフェース回路２２は、ＭＥＭＣ１２と、ＭＥＭ２０との間の信号送受信のためのインタフェースを司り、ＣＰＵ１１により生成されるクロックの位相を所定時間分遅延させる位相制御部と、位相制御部が出力するクロックに基づき、ＭＥＭ２０により生成出力されるウエイト信号が正規の信号であるか否かを判定したタイミング信号を生成する信号生成部と、により構成される。詳細は後述する。
【００２２】
図２は、本発明の実施の形態に係るインタフェース回路２２の回路構成図であり、ここでは、周辺回路との接続関係もあわせて示している。
【００２３】
図２において、図１に示されるブロックと同一番号が付されたブロックは、図１に示すそれと同じとする。図２に示されるように、インタフェース回路２２は、遅延素子２２１と、セットリセット端子付きのＤタイプフリッブフロップ２２２と、インバータ２２３とにより構成される。
【００２４】
遅延素子２２１は、ＣＰＵ１１により生成されるクロック（Clock）を後述するインタフェース設計の際に設定されるマージンに相当する分だけ時間遅延させた確認用クロック（DCLK）を生成してセットリセット端子付きのＤタイプフリッブフロップ２２２のクロック入力端子（CLK）に供給する。このため、遅延素子２２１は、クロック（Clock）の位相を所定時間分遅延させる位相制御部として動作する。
【００２５】
一方、ＭＥＭＣ１２により生成されるチップセレクト信号（CS）は、ＭＥＭ２０に供給される他に、セットリセット端子付きのＤタイプフリッブフロップ２２２のリセット端子（R）にも供給される。また、セットリセット端子付きのＤタイプフリッブフロップ２２２のＤ入力端子（D）およびセット端子（S）には、ＭＥＭ２０により生成出力されるウエイト信号（Ｍ_ＷＡＩＴ）がインバータ２２３を介して供給され、その出力（/Q）は、判定タイミング信号としてＭＥＭＣ１２経由ＣＰＵ１１へ供給される。
【００２６】
上記したインタフェース回路２２の回路構成において、ＣＰＵ１１側では、ＭＥＭ２０と同期をとるために、生成されたクロック（Clock）の立上りエッジでＭＥＭ２０が出力するウエイト信号（M_WAIT）を取り込む。ここでは、インバータ２２３を付加してアクティブローである場合のウエイト信号（M_WAIT）について説明する。アクティブローのウエイト信号（M_WAIT）とは、M_WAITがローレベルのときにウエイト状態を示し、M_WAITがハイレベルのときにウエイト解除状態を示す。
【００２７】
ＣＰＵ１１は、クロック（Clock）の立上りエッジでセットアップタイム以上ハイレベルが保持された状態でウエイトが解除されたと判定し、データの読み出し等次の段階の動作に移行する。
【００２８】
ここでは、ＭＥＭ２０に供給するクロック（Clock）を遅延させた確認クロック（DCLK）をセットリセット端子付きＤタイブフリップフロップ２２２に入力しており、それにより、設計者がＣＰＵ１１とメモリモジュール２０との間のインタフェースを設計する際に設けたマージンを持たないM_WAIT信号はノイズであると判定してそのM_WAIT信号をＣＰＵ１１に入力せず、マージンを持つM_WAIT信号を正規の信号としてＣＰＵ１１に入力し、ノイズによる誤動作を防止している。このため、遅延素子２２１は、設定したマージン分に合致した遅延容量を持つ必要がある。
したがって、上記したセットリセット端子付きのＤタイプフリッブフロップ２２２は、遅延素子２２１が出力するクロック（DCLK）に基づき、ＭＥＭ２０により生成出力される信号（M_WAIT）が正規の信号であるか否かを判定したタイミング信号を生成する信号生成部として動作する。
【００２９】
図３は、本発明の実施の形態に係るインタフェース回路２２の動作を説明するために引用したタイミング図である。
【００３０】
図３（ａ）はＣＰＵ１１からＭＥＭ２０へ供給されるクロック（Clock）を、図３（ｂ）は遅延素子２２１出力である確認用クロック（DCLK）、図３（ｃ）はＣＰＵ１１により生成されるリードライトコマンドに基づきＭＥＭＣ１２により生成されメモリ２０に供給されるチップセレクト信号（CS）を、図３（ｄ）はＭＥＭ２０からＣＰＵ１１へ供給されるウエイト信号（M_WAIT）を、図３（ｅ）セットリセット端子付きＤタイプフリッブフロップ２２２のリセット端子入力（CS）を、図３（ｆ）はセット端子入力（/M_WAIT）を、図３（ｇ）はＤ入力端子（/M_WAIT）を、図３（ｈ）は／Ｑ出力端子（/Q）をそれぞれ示している。
【００３１】
図３のタイミング図において、真のウエイト解除タイミング時（図３中、符号Ｂで示す）、ＭＥＭ２０は、ＣＰＵ１１から供給されるクロック（Clock）の立上りエッジに対してローレベルであったウエイト信号（M_WAIT）をウエイト解除のタイミングでハイレベルに設定して出力する。
インタフェース設計者は、あらかじめＣＰＵ１１により設定される最小のセットアップタイムＳ（例えば、５ｎｓ）に遅延素子２２１の遅延容量に相当する時間マージンＭを付加しても問題の無いＭＥＭ２０を採用している。このため、当該時間マージンＭに相当する部分に、丁度確認用クロック（DCLK）の立上り部分が重なるように遅延素子２２１によって元のクロック（Clock）の位相が制御される。
【００３２】
このハイレベルのウエイト信号（M_WAIT）がインバータ２２３経由で入力されるセットリセット端子付きＤタイプフリッブフロップ２２２の出力（/Q）はハイレベルとなり、ＣＰＵ１１は、このセットリセット端子付きＤタイプフリッブフロップ２２２の出力（/Q）を参照することにより真のウエイト解除タイミングを判定することができる。すなわち、ＣＰＵ１１は、確認用クロック（DCLK）の立上りエッジでセットアップタイムＳ＋時間マージンＭ以上ハイレベルが保持された状態でウエイトが解除されたと判定し、データの読み出し等、次の段階の動作に移行する。
【００３３】
一方、本来のウエイト信号ではない論理的にハイレベルのノイズ信号が出力された場合（図３中、符号Ａで示す）、当該ノイズ信号は、設計者が設定した時間マージンＭに満たない信号である（対応する確認用クロック（DCLK）の立上りエッジとずれる）ため、確認用クロック（DCLK）の立上りエッジにおいてセットリセット端子付きＤタイプフリッブフロップ２２２の出力（/Q）はローのままであり、したがって、ＣＰＵ１１は、ノイズ信号をウエイト解除タイミングと判定することはない。
【００３４】
以上説明のように、本発明の実施の形態に係るインタフェース回路２２は、第１の装置（例えば、ＣＰＵ１１）により生成されるクロックの位相を遅延素子２２１等で構成される位相制御部により所定時間分遅延させて確認クロックを出力するとともに、当該確認クロックに基づき、セットリセット端子付きＤフリップフロップ２２２等タイミング生成部が、第２の装置（例えば、ＭＥＭ２０）によって生成出力される同期信号が正規の信号であるか否かを判定したタイミング信号を生成しＣＰＵ１１に出力するものである。このことにより、ＣＰＵ１１は、ＭＥＭ２０から出力された正規の同期信号か否かを判定することができ、同期の確立に失敗したことに起因して発生する誤動作もしくはハングアップを回避することができる。
【００３５】
また、本発明の実施の形態に係る電子機器は、ＣＰＵ１１が実装される電子機器本体と、ＣＰＵ１１により生成されるクロックに同期してデータがリードライトされるＭＥＭ２０とを備え、ＣＰＵ１１とＭＥＭ２０とをインタフェースするメモリインタフェース（例えば、インタフェース回路２２）が、クロックの位相を遅延素子２２１等で構成される位相制御部により所定時間分遅延させて確認クロックを出力するとともに、当該確認クロックに基づき、セットリセット端子付きＤフリップフロップ２２２等タイミング生成部により、ＭＥＭ２０によって生成出力されるウエイト信号が正規の信号であるか否かを判定したタイミング信号を生成してＣＰＵ１１に出力するものである。
このことにより、本体チップ１は、メモリ２０から出力されたウエイト解除信号のうち、正規の信号のみを受け取ることができ、同期の確立に失敗したことに起因して発生する誤動作もしくはハングアップを回避することができ、このため、信頼性の高いデータ転送を実現することができる。また、カウンタを使用してノイズ除去を行う方式と比較して動作周波数の制限が撤廃されるため、百ＭＨｚ以上の高速で動作するＣＰＵが実装される携帯電話等の電子機器に利用することができる。
【００３６】
なお、上記した本発明の実施の形態によれば、電子機器として、携帯電話のみ例示したが、携帯電話に限らず、ＰＤＡ（Personal Digital Assistants）、ゲーム機等にも同様に適用が可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係る電子機器の構成を示すブロック図である。
【図２】本発明の実施の形態に係るインタフェース回路の構成図である。
【図３】本発明の実施の形態に係るインタフェース回路の動作を説明するために引用した動作タイミング図である。
【図４】従来のノイズ対策回路を持たないインタフェース回路の構成図である。
【符号の説明】
【００３８】
１…本体チップ（電子機器）、２…高周波回路部、１１…ＣＰＵ（第１の装置）、１２…メモリコントローラ（ＭＥＭＣ）、２０…メモリモジュール（ＭＥＭ）（第２の装置）、２１…メモリバス、２２…インタフェース回路、２２１…遅延素子、２２２…セットリセット端子付きＤタイプフリップフロップ、２２３…インバータ。
【図１】
2008165344.tif 000003
【図２】
2008165344.tif 000004
【図３】
2008165344.tif 000005
【図４】
2008165344.tif 000006