(57)【要約】【課題】有機ＥＬ素子等の電流駆動型発光素子の経時劣化によっても高品位の表示を行うことができる表示装置を提供する。【解決手段】画素形成部Ｐ（ｉ，ｊ）は、それぞれのゲート端子に接続される制御線Ｒｉ，ＷｉおよびゲートラインＧｉによって制御される第１ないし第４のスイッチ用ＴＦＴ１１〜１４は、駆動用ＴＦＴ１５における閾値電圧のばらつきが補償されるよう駆動用ＴＦＴ１５を動作させた後に、そのゲート電位をソースラインＳｊからの表示映像データの電位で保持されるよう（所定の電圧で）プログラムし、その後有機ＥＬ素子１６を発光させる。そのとき、有機ＥＬ素子１６は、その経時劣化によって同じ電圧を与える場合でも輝度が低下するが、第１のコンデンサ１７によって駆動用ＴＦＴ１５のゲート−ソース間電圧を所望の値に保つことができるので、高品位の表示を行うことができる。【選択図】図２
2008083117.tif 000002
【特許請求の範囲】
【請求項１】
表示すべき画像を形成する電流駆動型の電気光学素子を含む複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差するよう設けられ前記画素形成部を選択するための走査信号を伝達する複数の走査信号線と、前記電気光学素子に電流を流すための第１および第２の電源線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
前記画素形成部は、
前記第１の電源線と第２の電源線とを結ぶ第１の経路上にあって前記電気光学素子に対してそのソース端子が接続されるよう直列に設けられており、そのゲート端子に与えられる前記映像信号に応じて前記第１の経路に流されるべき電流を決定する駆動用トランジスタと、
前記映像信号線と前記駆動用トランジスタのゲート端子とを結ぶ第２の経路上にあって、所定の第１から第３までの期間のうちの第２の期間においてそのゲート端子に与えられる前記走査信号により前記第２の経路を接続しまたは遮断する第１のスイッチング手段と、
前記第１の経路上にあって、前記第３の期間において前記第１の電源線と前記駆動用トランジスタとを接続し、前記第１の期間において遮断する第２のスイッチング手段と、
前記駆動用トランジスタのゲート端子と前記駆動用トランジスタのドレイン端子とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第３のスイッチング手段と、
前記駆動用トランジスタのゲート端子と、前記駆動用トランジスタのソース端子との間に設けられる第１のコンデンサと
前記第２の経路上に介挿されており、その一端を前記第１のスイッチング手段に接続され、その他端を前記駆動用トランジスタのゲート端子に接続される第２のコンデンサと
を含むことを特徴とする、表示装置。
【請求項２】
前記第１のコンデンサは、前記駆動用トランジスタのゲート端子に相当するゲート電極と、前記駆動用トランジスタのソース端子に相当するソース電極との間に形成されており、前記駆動用トランジスタのゲート−ドレイン間の容量値よりも大きな容量値を有していることを特徴とする、請求項１に記載の表示装置。
【請求項３】
前記駆動用トランジスタは、所定の基板上に形成され、前記基板に対して垂直方向における前記駆動用トランジスタの前記ゲート電極と前記駆動用トランジスタの前記ソース電極との第１の重複領域を有しており、かつ前記駆動用トランジスタの前記ゲート電極と前記駆動用トランジスタの前記ドレイン端子に相当するドレイン電極との第２の重複領域が存在する場合には前記第２の重複領域の大きさが前記第１の重複領域よりも小さいことを特徴とする、請求項２に記載の表示装置。
【請求項４】
前記駆動用トランジスタは、２つ以上のソース領域と１つ以上のドレイン領域とを有するマルチフィンガ型であって、前記ソース領域の数が前記ドレイン領域の数よりも多いことを特徴とする、請求項３に記載の表示装置。
【請求項５】
所定の一定電圧を印加される第３の電源線をさらに備え、
前記画素形成部は、前記第１のスイッチング手段および前記第２のコンデンサの接続点と、前記第３の電源線とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第４のスイッチング手段をさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項６】
前記第３および第４のスイッチング手段はトランジスタであり、
前記第４のスイッチング手段は、そのゲート長、ゲート幅、および寄生容量の各値を、前記第３のスイッチング手段のゲート長、ゲート幅、および寄生容量の各値とそれぞれほぼ等しく形成されることを特徴とする、請求項５に記載の表示装置。
【請求項７】
所定の固定電圧を印加される第３の電源線をさらに備え、
前記画素形成部は、前記駆動用トランジスタのソース端子と前記第３の電源線とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第５のスイッチング手段をさらに含むことを特徴とする、請求項１に記載の表示装置。
【請求項８】
前記電気光学素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であることを特徴とする、請求項１に記載の表示装置。
【請求項９】
前記駆動用トランジスタおよび前記第２のスイッチング手段は、その少なくとも一方が絶縁ゲート型電界効果トランジスタであることを特徴とする、請求項１に記載の表示装置。
【請求項１０】
前記駆動用トランジスタおよび前記第１から第３までのスイッチング手段は、薄膜トランジスタであることを特徴とする、請求項１に記載の表示装置。
【請求項１１】
前記薄膜トランジスタは、全てがｎチャネル型トランジスタであることを特徴とする、請求項１０に記載の表示装置。
【請求項１２】
前記薄膜トランジスタは、アモルファスシリコンからなることを特徴とする、請求項１０に記載の表示装置。
【請求項１３】
表示すべき画像を形成する電流駆動型の電気光学素子を含む複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差するよう設けられ前記画素形成部を選択するための走査信号を伝達する複数の走査信号線と、前記電気光学素子に電流を流すための第１および第２の電源線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型表示装置の制御方法であって、
前記画素形成部は、
前記第１の電源線と第２の電源線とを結ぶ第１の経路上にあって前記電気光学素子に対してそのソース端子が接続されるよう直列に設けられており、そのゲート端子に与えられる前記映像信号に応じて前記第１の経路に流されるべき電流を決定する駆動用トランジスタと、
前記映像信号線と前記駆動用トランジスタのゲート端子とを結ぶ第２の経路上にあって、そのゲート端子に与えられる前記走査信号により前記第２の経路を接続しまたは遮断する第１のスイッチング手段と、
前記第１の経路上にあって、前記第１の電源線と前記駆動用トランジスタとを接続しまたは遮断する第２のスイッチング手段と、
前記駆動用トランジスタのゲート端子と前記駆動用トランジスタのドレイン端子とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第３のスイッチング手段と、
前記駆動用トランジスタのゲート端子と、前記駆動用トランジスタのソース端子との間に設けられる第１のコンデンサと
前記第２の経路上に介挿されており、その一端を前記第１のスイッチング手段に接続され、その他端を前記駆動用トランジスタのゲート端子に接続される第２のコンデンサと
を含み、
所定の第１から第３までの期間のうちの第１の期間において、前記第１および第２のスイッチング手段とに対して遮断するよう制御し、前記第３のスイッチング手段に対して接続するよう制御する第１のステップと、
前記第２の期間において、前記走査信号に応じて前記第１のスイッチング手段に対して接続するよう制御し、前記第３のスイッチング手段に対して遮断するよう制御する第２のステップと、
前記第３の期間において、前記第１および第３のスイッチング手段に対して遮断するよう制御し、前記第２のスイッチング手段に対して接続するよう制御する第３のステップとを備えることを特徴とする、表示装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流駆動型の発光素子を使用した表示装置およびその駆動方法に関し、より詳しくは当該発光素子を駆動するためのトランジスタを有するアクティブマトリクス型の表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
近年、軽量、薄型、高速応答のディスプレイの需要が高まるにつれ、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイやＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）といった表示装置の研究開発が盛んに行われている。また、マトリクス型の表示装置は、パッシブマトリクス型の表示装置とアクティブマトリクス型の表示装置とに大別されるが、高解像度化に伴う表示画素数の増加や表示の高速化の要求に対して、近年ではアクティブマトリクス型の表示装置が主流となっている。
【０００３】
そこで近年ではアクティブマトリクス型の有機ＥＬディスプレイが多く見られるが、この表示装置は、有機ＥＬ素子の輝度と電圧との関係が駆動時間や周辺温度などの影響により容易に変動してしまうため、有機ＥＬ素子の輝度を電圧により制御する電圧制御型の駆動方式では各有機ＥＬ素子の輝度ばらつきを抑えることが非常に困難である。この点、有機ＥＬ素子の輝度と電流との関係は安定した関係にあるので、周辺温度などの外的要因の影響が少ない。このため、輝度ばらつきを抑える有機ＥＬディスプレイの駆動方式としては、有機ＥＬ素子の輝度を電流により制御する電流制御型の駆動方式が好ましい。
【０００４】
また、アクティブマトリクス型の表示装置に使用される画素回路および駆動回路は、スイッチング素子としてのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）を含む。このＴＦＴは、一般的にはアモルファスシリコン、低温多結晶シリコン、またはＣＧ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ）シリコンなどの素材からなる。しかし、このようなＴＦＴは、単結晶シリコンからなるトランジスタに比べて、閾値電圧や移動度といった特性にばらつきが生じやすい。そのため、これらのばらつきを補償する回路を備えることにより、輝度のばらつきを抑制する構成が一般的である。
【０００５】
さらに、上記電流制御型の駆動方式において、ＴＦＴの特性ばらつきを補償するための画素回路の構成は、電流プログラム方式と電圧プログラム方式との２つの方式に大別される。電流プログラム方式は、有機ＥＬ素子を駆動するためのＴＦＴ（以下「駆動用ＴＦＴ」と呼ぶ）に流れる電流値を電流信号により規定（プログラム）する方式であり、電圧プログラム方式は、上記駆動用ＴＦＴに流れる電流を電圧信号により規定（プログラム）する方式である。
【０００６】
この電流プログラム方式では、駆動用ＴＦＴの閾値電圧および移動度のばらつきを補償することができるが、電圧プログラム方式では閾値電圧のみを補正することができる。この点で、電流プログラム方式が優れているが、この方式では非常に微少な電流値を扱うため、画素回路およびドライバ回路の設計が困難であり、また、上記電流値のプログラムに要する期間において寄生容量による影響が大きいので、大面積化が容易ではない。
【０００７】
このような電流プログラム方式に対して、電圧プログラム方式は駆動用ＴＦＴの移動度を補正することができない反面、電圧信号により上記電流値のプログラムを行うため、寄生容量などの影響が軽微であり、比較的回路設計が簡単となる利点がある。さらに、移動度のばらつきが電流値に与える影響は、閾値電圧のばらつきが与える影響に比べると小さく、その影響はある程度ＴＦＴの作製プロセスを工夫することにより抑制することが可能であるため、電圧プログラム方式の表示装置であっても十分な表示品位を得ることが可能である。
【０００８】
このような電圧制御型の駆動方式において、閾値電圧のばらつきを補償することができる回路構成を採用した有機ＥＬディスプレイにおける従来の画素回路（以下、「第１の従来例」という）の構成および動作について図９を参照して説明する（非特許文献１を参照）。
【０００９】
図９（ａ）は、上記第１の従来例における画素回路の構成を示す回路図であり、図９（ｂ）はその動作を示すタイミングチャートである。図９（ａ）に示されるように、この画素回路は、４つのスイッチング素子であるスイッチ用ＴＦＴ９０１〜９０４と、有機ＥＬ素子９０６と、この有機ＥＬ素子９０６を駆動するための駆動用ＴＦＴ９０５とを備える。
【００１０】
スイッチ用ＴＦＴ９０１は、そのゲート端子が当該画素回路を含むｎ行目の前の行である（ｎ−１）行目を選択するための走査信号線ＳＬＴ（ｎ−１）に接続され、そのドレイン端子（またはソース端子）が駆動用ＴＦＴ９０５のドレイン端子に接続され、そのソース端子（またはドレイン端子）が駆動用ＴＦＴ９０５のゲート端子に接続される。
【００１１】
スイッチ用ＴＦＴ９０２は、そのゲート端子が当該画素回路を含むｎ行目を選択するための走査信号線ＳＬＴｎに接続され、そのドレイン端子が当該画素回路に発光輝度を示す電圧を与えるデータ線ＤＴに接続され、そのソース端子がコンデンサＣ１を介して駆動用ＴＦＴ９０５のゲート端子に接続される。
【００１２】
スイッチ用ＴＦＴ９０３は、そのゲート端子が制御用信号線ＴＮＯに接続され、そのドレイン端子が電源線ＶＤＤに接続され、そのソース端子が駆動用ＴＦＴ９０５のドレイン端子に接続される。
【００１３】
スイッチ用ＴＦＴ９０４は、そのゲート端子が走査信号線ＳＬＴ（ｎ−１）に接続され、そのドレイン端子がスイッチ用ＴＦＴ９０２のソース端子に接続され、そのソース端子が参照用電圧を供給するための参照電圧信号線Ｖｒｅｆに接続される。
【００１４】
ここで、図９（ｂ）を参照すると、期間Ｔ１において制御用信号線ＴＮＯに印加される電圧信号がアクティブになることによりスイッチ用ＴＦＴ９０３がオンされ、走査信号線ＳＬＴ（ｎ−１）に印加される電圧信号がアクティブになることによりスイッチ用ＴＦＴ９０１がオンされる。このことにより、コンデンサＣ１の一端に参照電圧信号線Ｖｒｅｆの参照用電圧がチャージされるので、駆動用ＴＦＴ９０５のゲート電位が有機ＥＬ素子９０６に流れる電流に応じた電圧に保持される。次に、期間Ｔ２において制御用信号線ＴＮＯに印加される電圧信号が非アクティブになることによりスイッチ用ＴＦＴ９０３がオフされるので、有機ＥＬ素子９０６への電流経路は遮断されるが、駆動用ＴＦＴ９０５がダイオードとして機能する結果、駆動用ＴＦＴ９０５のゲート電位は閾値電圧に向かっていわば自己補償的に移行することになる。その後、期間Ｔ３において、走査信号線ＳＬＴｎに印加される電圧信号がアクティブになることによりスイッチ用ＴＦＴ９０２がオンされるので、駆動用ＴＦＴ９０５のゲート電位にデータ線ＤＴの信号電圧が印加されるので発光輝度を示すデータが書き込まれ、その後制御用信号線ＴＮＯに印加される電圧信号がアクティブになることによりスイッチ用ＴＦＴ９０３がオンされ、有機ＥＬ素子９０３が上記発光輝度で発光する。
【００１５】
このような回路構成により、上記第１の従来例は、閾値電圧の補償等のために必要とされる第１および第２の期間が走査信号線ＳＬＴｎに印加される電圧信号がアクティブになる長さ、すなわち１フレーム内の選択期間の長さに左右されない利点を有している。また、大きな電流が流れる電源線ＶＤＤとは別にほとんど電流が流れない参照用電圧信号線Ｖｅｒｆによりチャージを行うことにより、そのときの駆動用ＴＦＴ９０５のゲート電位のばらつきを抑えることができるので、表示品位を向上させることができる利点を有している。
【００１６】
次に、閾値電圧のばらつきを補償することができる回路構成を採用した有機ＥＬディスプレイにおける第１の従来例とは別の従来の画素回路（以下、「第２の従来例」という）の構成および動作について図１０を参照して説明する（特許文献２を参照）。
【００１７】
図１０は、上記第２の従来例の画素回路の構成を示す回路図である。この画素回路は、４つのスイッチング素子であるスイッチ用ＴＦＴ９１１〜９１４と、駆動用ＴＦＴ９１５と、有機ＥＬ素子９１６とを備えており、その構成は前述した第１の従来例と同様であるので詳しい説明は省略する。なお、図１０に示されるように、第２の従来例は、第１の従来例とは異なり、当該画素回路における走査信号線ＳＬＴ（ｎ−１）に代えて信号線Ｇｅｌｎ，Ｇｉｎｉｎ，Ｇｓｅｔｎが設けられている。
【００１８】
この第２の従来例では、有機ＥＬ素子９１６の発光期間における駆動用ＴＦＴ９１６のゲート電位保持容量が、駆動用ＴＦＴ９１６の寄生容量、有機ＥＬ素子９１６の寄生容量、および配線容量の合成容量となっており、このような構成により画素回路の面積を縮小することができる。
【特許文献１】特開２００５−３０９１５０号公報
【非特許文献１】ジェイ・エイチ・ジュング（J.H.Jung）他，「１４．１インチトップエミッション型フルカラー・アクティブマトリクス有機ＬＥＤディスプレイ（A 14.1 inch Full Color AMOLED Display with Top Emission）」，ＳＩＤ０５ダイジェスト，２００５年，ｐ．１５５８−１５４１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
ここで、電流制御型発光素子、特に有機ＥＬ素子は、経年劣化によりその内部抵抗が高くなることが知られている。すなわち、素子に同一の電流を流す場合であっても、経年劣化後において素子の両端にかかる駆動電圧は、当初に比べて上昇することが知られている。したがって第１の従来例のような画素回路の構成では、駆動用ＴＦＴのソース電位が変動してもゲート電位がそれに追随しないことから、同じ電位の入力信号を与える場合であっても、経年劣化後においては発光時の駆動用ＴＦＴにおけるゲート−ソース間電圧が当初より低下し、結果として有機ＥＬ素子を駆動するための電流が減少してしまう問題があった。
【００２０】
また、第２の従来例の構成では、駆動用ＴＦＴ９１６の寄生容量を含む上記合成容量とにより、ゲート−ソース間電圧を保持することはできるが、このゲート−ソース間の寄生容量には大きなばらつきがあることが知られており、保持される電圧値の精度に問題がある。
【００２１】
さらに、第２の従来では、駆動用ＴＦＴ９１６のゲート−ドレイン間の寄生容量Ｖｄｓの存在も問題となる。すなわち、制御配線Ｇｅｌｎの信号電位をアクティブとするとき、スイッチ用ＴＦＴ９１４の寄生容量と上記寄生容量Ｖｄｓとを介して、駆動用ＴＦＴ９１６のゲート端子と制御配線Ｇｅｌｎとの間にパスが形成され、制御配線Ｇｅｌｎの電位変動がゲート電位にノイズとして印加されることになる。このノイズは、例えば移動度の小さいアモルファスシリコン基板を使用する場合など、駆動用ＴＦＴ９１６のサイズが大きくなる場合に特に顕著に現れる。
【００２２】
そこで本発明では、上記課題を解決するため、駆動用ＴＦＴにおける寄生容量に基づくノイズの影響を最小限に抑え、かつ、有機ＥＬ素子等の電流駆動型発光素子の経時劣化によっても駆動用ＴＦＴのゲート−ソース間電圧を所望の値に保ち、高品位の表示を行うことができる表示装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
第１の発明は、表示すべき画像を形成する電流駆動型の電気光学素子を含む複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差するよう設けられ前記画素形成部を選択するための走査信号を伝達する複数の走査信号線と、前記電気光学素子に電流を流すための第１および第２の電源線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型の表示装置であって、
前記画素形成部は、
前記第１の電源線と第２の電源線とを結ぶ第１の経路上にあって前記電気光学素子に対してそのソース端子が接続されるよう直列に設けられており、そのゲート端子に与えられる前記映像信号に応じて前記第１の経路に流されるべき電流を決定する駆動用トランジスタと、
前記映像信号線と前記駆動用トランジスタのゲート端子とを結ぶ第２の経路上にあって、所定の第１から第３までの期間のうちの第２の期間においてそのゲート端子に与えられる前記走査信号により前記第２の経路を接続しまたは遮断する第１のスイッチング手段と、
前記第１の経路上にあって、前記第３の期間において前記第１の電源線と前記駆動用トランジスタとを接続し、前記第１の期間において遮断する第２のスイッチング手段と、
前記駆動用トランジスタのゲート端子と前記駆動用トランジスタのドレイン端子とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第３のスイッチング手段と、
前記駆動用トランジスタのゲート端子と、前記駆動用トランジスタのソース端子との間に設けられる第１のコンデンサと
前記第２の経路上に介挿されており、その一端を前記第１のスイッチング手段に接続され、その他端を前記駆動用トランジスタのゲート端子に接続される第２のコンデンサと
を含むことを特徴とする。
【００２４】
第２の発明は、第１の発明において、
前記第１のコンデンサは、前記駆動用トランジスタのゲート端子に相当するゲート電極と、前記駆動用トランジスタのソース端子に相当するソース電極との間に形成されており、前記駆動用トランジスタのゲート−ドレイン間の容量値よりも大きな容量値を有していることを特徴とする。
【００２５】
第３の発明は、第２の発明において、
前記駆動用トランジスタは、所定の基板上に形成され、前記基板に対して垂直方向における前記駆動用トランジスタの前記ゲート電極と前記駆動用トランジスタの前記ソース電極との第１の重複領域を有しており、かつ前記駆動用トランジスタの前記ゲート電極と前記駆動用トランジスタの前記ドレイン端子に相当するドレイン電極との第２の重複領域が存在する場合には前記第２の重複領域の大きさが前記第１の重複領域よりも小さいことを特徴とする。
【００２６】
第４の発明は、第３の発明において、
前記駆動用トランジスタは、２つ以上のソース領域と１つ以上のドレイン領域とを有するマルチフィンガ型であって、前記ソース領域の数が前記ドレイン領域の数よりも多いことを特徴とする。
【００２７】
第５の発明は、第１の発明において、
所定の一定電圧を印加される第３の電源線をさらに備え、
前記画素形成部は、前記第１のスイッチング手段および前記第２のコンデンサの接続点と、前記第３の電源線とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第４のスイッチング手段をさらに含むことを特徴とする。
【００２８】
第６の発明は、第５の発明において、
前記第３および第４のスイッチング手段はトランジスタであり、
前記第４のスイッチング手段は、そのゲート長、ゲート幅、および寄生容量の各値を、前記第３のスイッチング手段のゲート長、ゲート幅、および寄生容量の各値とそれぞれほぼ等しく形成されることを特徴とする。
【００２９】
第７の発明は、第１の発明において、
所定の固定電圧を印加される第３の電源線をさらに備え、
前記画素形成部は、前記駆動用トランジスタのソース端子と前記第３の電源線とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第５のスイッチング手段をさらに含むことを特徴とする。
【００３０】
第８の発明は、第１の発明において、
前記電気光学素子は、有機ＥＬ（Ｅｌｅｃｔｒｏ  Ｌｕｍｉｎｅｓｃｅｎｃｅ）素子であることを特徴とする。
【００３１】
第９の発明は、第１の発明において、
前記駆動用トランジスタおよび前記第２のスイッチング手段は、その少なくとも一方が絶縁ゲート型電界効果トランジスタであることを特徴とする。
【００３２】
第１０の発明は、第１の発明において、
前記駆動用トランジスタおよび前記第１から第３までのスイッチング手段は、薄膜トランジスタであることを特徴とする。
【００３３】
第１１の発明は、第１０の発明において、
前記薄膜トランジスタは、全てがｎチャネル型トランジスタであることを特徴とする、請求項第１０章に記載の表示装置。
【００３４】
第１２の発明は、第１０の発明において、
前記薄膜トランジスタは、アモルファスシリコンからなることを特徴とする。
【００３５】
第１３の発明は、表示すべき画像を形成する電流駆動型の電気光学素子を含む複数の画素形成部と、前記表示すべき画像を表す映像信号を伝達するための複数の映像信号線と、前記複数の映像信号線と交差するよう設けられ前記画素形成部を選択するための走査信号を伝達する複数の走査信号線と、前記電気光学素子に電流を流すための第１および第２の電源線とを備え、前記複数の画素形成部が前記複数の映像信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置されたアクティブマトリクス型表示装置の制御方法であって、
前記画素形成部は、
前記第１の電源線と第２の電源線とを結ぶ第１の経路上にあって前記電気光学素子に対してそのソース端子が接続されるよう直列に設けられており、そのゲート端子に与えられる前記映像信号に応じて前記第１の経路に流されるべき電流を決定する駆動用トランジスタと、
前記映像信号線と前記駆動用トランジスタのゲート端子とを結ぶ第２の経路上にあって、そのゲート端子に与えられる前記走査信号により前記第２の経路を接続しまたは遮断する第１のスイッチング手段と、
前記第１の経路上にあって、前記第１の電源線と前記駆動用トランジスタとを接続しまたは遮断する第２のスイッチング手段と、
前記駆動用トランジスタのゲート端子と前記駆動用トランジスタのドレイン端子とを前記第１の期間において接続し、前記第２および第３の期間において遮断する第３のスイッチング手段と、
前記駆動用トランジスタのゲート端子と、前記駆動用トランジスタのソース端子との間に設けられる第１のコンデンサと
前記第２の経路上に介挿されており、その一端を前記第１のスイッチング手段に接続され、その他端を前記駆動用トランジスタのゲート端子に接続される第２のコンデンサと
を含み、
所定の第１から第３までの期間のうちの第１の期間において、前記第１および第２のスイッチング手段とに対して遮断するよう制御し、前記第３のスイッチング手段に対して接続するよう制御する第１のステップと、
前記第２の期間において、前記走査信号に応じて前記第１のスイッチング手段に対して接続するよう制御し、前記第３のスイッチング手段に対して遮断するよう制御する第２のステップと、
前記第３の期間において、前記第１および第３のスイッチング手段に対して遮断するよう制御し、前記第２のスイッチング手段に対して接続するよう制御する第３のステップとを備えることを特徴とする。
【発明の効果】
【００３６】
第１の発明によれば、駆動用トランジスタのゲート端子とソース端子との間に設けられる第１のコンデンサにより、駆動用トランジスタのゲート−ソース間電圧を保持して安定化させるので、電気光学素子の経時劣化によっても第１のコンデンサによって駆動用トランジスタのゲート−ソース間電圧を所望の値に保ち、高品位の表示を行うことができる。
【００３７】
第２の発明によれば、第１のコンデンサを簡単に構成することができ、さらに駆動用トランジスタのゲート−ドレイン間の容量値よりも容量値が大きいので、駆動用トランジスタのゲート電位を安定化することができる。
【００３８】
第３の発明によれば、駆動用トランジスタのソース電極とドレイン電極とをゲート電極との関係で適宜に配置して第１のコンデンサの容量を大きくすることにより、簡易な構成で駆動用トランジスタのゲート電位を安定化することができる。
【００３９】
第４の発明によれば、マルチフィンガ型の構成を利用して容易に第１のコンデンサの容量を大きくすることができる。
【００４０】
第５の発明によれば、駆動用トランジスタに閾値電圧を補償させるために第４のスイッチング手段で第２のコンデンサの上記接続点と第３の電源線とを接続することができるので、第１のスイッチング手段を使用することなく、走査信号に基づく選択期間外であっても、上記補償作用を実現することができる。
【００４１】
第６の発明によれば、トランジスタである第３および第４のスイッチング手段は同時にオンオフされるので、これらのゲート長、ゲート幅、およびその寄生容量がほぼ等しく形成されることにより、これらのトランジスタのゲート電位の変動が等しくなるので、第２のコンデンサへの影響を解消することができる。
【００４２】
第７の発明によれば、駆動用トランジスタのソース電位が第３の電源線の電位に速やか
にリセットされるので、上記第１の期間内に確実に上記補償作用を実現させることができ、また電流が多く流れる第１の電源配線とは異なってほとんど電流が流れない第３の電源線から初期電圧を与えることにより電圧降下による輝度の低下や輝度ばらつきを抑制することができる。
【００４３】
第８の発明によれば、経年劣化による輝度低下を起こす代表的な電気光学素子である有機ＥＬ素子を使用する表示装置の上記輝度低下を抑制して高品位の表示を行うことができる。
【００４４】
第９の発明によれば、一般的な絶縁ゲート型電界効果トランジスタを使用することにより、駆動用トランジスタおよび第２のスイッチング手段の少なくとも一方を容易に構成することができる。
【００４５】
第１０の発明によれば、第１から第３までのスイッチング手段が薄膜トランジスタであることにより、薄型で高精細の表示装置とすることができる。
【００４６】
第１１の発明によれば、全てがｎチャネル型トランジスタであるので、作成プロセスの煩雑化を回避することができ、また同じチャネル極性のトランジスタは異なるチャネル極性のトランジスタよりも接近させて配置することが可能となるため、より回路を小型化しまたは発光面積を大きくすることができる。
【００４７】
第１２の発明によれば、アモルファスシリコンを使用することにより、製造コストを下げることができ、また表示部を大型化することが可能となる。
【００４８】
第１３の発明によれば、第１の発明と同様の効果を表示装置の制御方法において奏することができる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明の各実施形態について添付図面を参照して説明する。
＜１．  第１の実施形態＞
＜１．１  表示装置全体の構成および動作＞
図１は、本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。この表示装置１０１は、表示制御回路１１２と、ソースドライバ回路（「列電極駆動回路」または「映像信号線駆動回路」とも呼ばれる）１１１と、ゲートドライバ回路（「行電極駆動回路」または「走査信号線駆動回路」とも呼ばれる）１０３と、アクティブマトリクス型の表示部（有機ＥＬパネル）１１３とを備えている。
【００５０】
この表示装置における表示部としての表示部１１３は、外部のコンピュータにおけるＣＰＵ等から受け取る画像データＤｖの表す画像における水平走査線にそれぞれが対応するｎ本（ｎは自然数）のゲートライン（「走査信号線」または「行電極」とも呼ばれる）と、それらｎ本のゲートラインのそれぞれと交差するｍ本（ｍは自然数）のソースライン（「映像信号線」または「列電極」とも呼ばれる）と、それらｎ本のゲートラインとｍ本のソースラインとの交差点にそれぞれ対応して設けられた複数の画素形成部とを含む。各画素形成部の構成は、基本的には従来のアクティブマトリクス型表示装置における構成と同様である（詳細は後述する）。
【００５１】
本実施形態では、表示部１１３に表示すべき画像を表す（狭義の）画像データおよび表示動作のタイミング等を決めるデータ（例えば表示用クロックの周波数を示すデータ）（以下「表示制御データ」という）は、外部のコンピュータにおけるＣＰＵ等から表示制御回路１１２に送られる（以下、外部から送られるこれらのデータＤｖを「広義の画像データ」という）。すなわち、外部のＣＰＵ等は、広義の画像データＤｖを構成する（狭義の）画像データおよび表示制御データを、アドレス信号ＡＤｗを表示制御回路１１２に供給して、表示制御回路１１２内の表示メモリおよびレジスタにそれぞれ書き込む。
【００５２】
表示制御回路１１２は、レジスタに書き込まれた表示制御データに基づき、表示のためソースドライバ回路１１１に与えられるクロック信号ＣＫ、スタートパルス信号ＳＰ、およびラッチパルス信号ＬＰと、表示のためゲートドライバ回路１０３に与えられるクロック信号ＹＣＫ、スタートパルス信号ＹＩ、および所定のタイミング信号ＯＥと含む各種信号を生成する。これらの信号は公知であるため詳しい説明は省略する。
【００５３】
ソースドライバ回路１１１には、上記のようにして、表示部１１３に表示すべき画像を表すデータが画素単位でデジタル画像信号ＤＡとして供給されると共に、タイミングを示す信号としてクロック信号ＣＫおよびソース用スタートパルス信号ＳＰが供給される。ソースドライバ回路１１１は、これらのデジタル画像信号ＤＡとクロック信号ＣＫとソース用スタートパルス信号ＳＰとラッチパルス信号ＬＰとに基づき、表示部１１３を駆動するための映像信号（以下「駆動用映像信号」ともいう）を生成し、これを表示部１１３の各ソースラインに印加する。
【００５４】
さらに詳しく説明すると、ソースドライバ回路１１１は、ｍビットのシフトレジスタ１０４と、ｍ個のレジスタ１０８と、ｍ個のラッチ回路１０７と、ｍ個のＤ／Ａコンバータ１１０とを備えている。このソースドライバ回路１１１において、シフトレジスタ１０４は、縦続接続されたｍ個のレジスタを含んでおり、表示制御回路１１２に含まれる先頭のレジスタに入力されるスタートパルスＳＰをクロックＣＬＫに同期して順次転送し、各出力段からタイミングパルスＤＬＰとしてレジスタ１０８へ出力する。レジスタ１０８には、タイミングパルスＤＬＰが入力されるタイミングで表示制御回路１１２から表示データＤＡが入力される。レジスタ１０８に表示データＤＡが表示行の一行分だけ記憶されると、表示制御回路１１２からラッチ回路１０７に入力されるラッチパルスＬＰに同期して上記一行分の表示データＤＡがラッチ回路１０７に入力される。ラッチ回路１０７に保持された表示データＤＡのそれぞれは対応するＤ／Ａコンバータ１１０へ出力される。Ｄ／Ａコンバータ１１０は、各ソースラインに対応して１つずつが設けられており、ラッチ回路１０７から入力される表示データＤＡをアナログ電圧信号として、対応するソースラインに与える。
【００５５】
なお、上記ソースドライバ回路１１１は、或る１つのゲートラインに対応する画素回路へデータを一度に送信する駆動方式である、いわゆる線順次駆動方式を採用しているが、画素回路１つずつに順次データを送信する駆動方式である、いわゆる点順次駆動方式を採用してもよい。
【００５６】
ゲートドライバ回路１０３は、クロック信号ＹＣＫ、スタートパルス信号ＹＩ、および所定のタイミング信号ＯＥに基づき、表示部１１３におけるゲートラインを１水平走査期間ずつ順次に選択するために各ゲートラインに印加すべき走査信号Ｇ１，Ｇ２、Ｇ３，…を生成し、全ゲートラインのそれぞれを順に選択するためのアクティブな走査信号の各ゲートラインへの印加を１垂直走査期間を周期として繰り返す。
【００５７】
さらに詳しく説明すると、ゲートドライバ回路１０３は、図示されないシフトレジスタ回路と、論理演算回路と、バッファとを備えている。このゲートドライバ回路１０３において、入力されたスタートパルス信号ＹＩはクロック信号ＹＣＫに同期して上記のシフトレジスタ回路内で順次転送され、論理演算回路によって、シフトレジスタ回路の各出力段から出力されたパルスとタイミング信号ＯＥとにより所定の論理演算が行われ、バッファを通して対応するゲートラインおよび制御配線Ｗｉ，Ｒｉへ所定の電圧信号を出力する。各ゲートラインにはｍ個の画素回路が接続されており、画素回路は接続するゲートラインＧｉによって選択される。
【００５８】
表示部１１３では、上記のようにしてソースラインに、ソースドライバ回路１１１によってデジタル画像信号ＤＡに基づく駆動用の映像信号Ｓ１，Ｓ２，Ｓ３，…が印加され、ゲートラインには、ゲートドライバ回路１０３によって走査信号Ｇ１，Ｇ２，Ｇ３，…が印加される。これにより表示部１１３は、外部のＣＰＵ等から受け取った画像データＤｖの表す画像を表示する。
【００５９】
＜１．３  表示部の構成および動作＞
次に表示部１１３の構成およびこれに配置される画素形成部の構成について図２を参照して説明する。ここで図２は、表示部１１３における画素形成部Ｐ（ｉ，ｊ）の等価回路を示している。なお、ｉはｎ以下の自然数であり、ｊはｍ以下の自然数である。
【００６０】
図２に示すように、各画素形成部Ｐ（ｉ，ｊ）（以下「画素回路Ａｉｊ」とも略称する）は、４つのスイッチング素子である第１ないし第４のスイッチ用ＴＦＴ１１〜１４と、有機ＥＬ素子１６と、この有機ＥＬ素子１６を駆動するための駆動用ＴＦＴ１５と、第１および第２のコンデンサ１７，１８とを備える。
【００６１】
なお、上記第１ないし第４のスイッチ用ＴＦＴ１１〜１４および駆動用ＴＦＴ１５は、ｎチャネル型トランジスタであって、低温ポリシリコンやＣＧ（Ｃｏｎｔｉｎｕｏｕｓ  Ｇｒａｉｎ）シリコン、アモルファスシリコンで構成することができるが、これらの構成や作成プロセスは周知であるため、ここではその説明は省略する。ただ、全てのＴＦＴをｎチャネル型とすれば、マスクを各チャネル毎に設けるなどの作成プロセスの煩雑化を回避することができ、また同じチャネル極性のトランジスタは異なるチャネル極性のトランジスタよりも接近させて配置することが可能となるため、より回路を小型化しまたは発光面積を大きくすることができる。
【００６２】
また、有機ＥＬ素子の構成や作成プロセス等も周知であるため、ここではその説明は省略する。さらに、画素回路Ａｉｊには、図２に示されるように、第１の配線として機能する電源配線Ｖｐ、第２の配線として機能する共通陰極Ｖｃｏｍ、および第３の配線として機能する参照用電源配線Ｖｒｅｆ（または図示されない第３の配線として機能する陰極配線ＣＡｉ）が配置されており、また制御配線Ｒｉ，Ｗｉが配置されている。これについては後述する。
【００６３】
第１のスイッチ用ＴＦＴ１１は、当該画素回路Ａｉｊに対応する交差点を通過するゲートラインＧｉにゲート端子が接続されるとともに当該交差点を通過するソースラインＳｊにソース端子が接続されている。
【００６４】
この第１のスイッチ用ＴＦＴ１１は、ゲートラインＧｉに印加される走査信号がアクティブになると、当該ゲートラインが選択されて導通状態となる。そして、駆動用ＴＦＴ１５のゲート端子には駆動用映像信号に対応する電圧がソースラインＳｊを介して印加される。これにより、その印加された駆動用映像信号の電圧に対応する電流が電源配線Ｖｐに接続される駆動用ＴＦＴ１５のドレイン端子から有機ＥＬ素子１６のアノード端子に接続される駆動用ＴＦＴ１５のソース端子へ流れ、有機ＥＬ素子１６はそのカソード端子に接続される共通陰極Ｖｃｏｍへ流れる電流に応じた所望の輝度で発光する。また、駆動用ＴＦＴ１５のゲート端子とソース端子との間には第１のコンデンサ１７が接続されているが、この機能については詳しく後述する。
【００６５】
第３のスイッチ用ＴＦＴ１３は、そのゲート端子が制御配線Ｒｉに接続され、そのドレイン端子（またはソース端子）が駆動用ＴＦＴ１５のドレイン端子に接続され、そのソース端子（またはドレイン端子）が駆動用ＴＦＴ１５のゲート端子に接続される。
【００６６】
第２のスイッチ用ＴＦＴ１２は、そのゲート端子が制御配線Ｒｉに接続され、そのドレイン端子が電源配線Ｖｐに接続され、そのソース端子が駆動用ＴＦＴ１５のドレイン端子に接続される。
【００６７】
第４のスイッチ用ＴＦＴ１４は、そのゲート端子が制御配線Ｗｉに接続され、そのドレイン端子が第１のスイッチ用ＴＦＴ１１のソース端子に接続され、そのソース端子が参照用電圧を供給するための参照用電源配線Ｖｒｅｆに接続される。
【００６８】
また、電源配線Ｖｐには図示されない電源部から一定の所定電位ＶＤＤが与えられており、同様に共通陰極Ｖｃｏｍには一定の所定電位ＶＳＳ（ただしＶＤＤ＞ＶＳＳ）が与えられている。この共通陰極Ｖｃｏｍは、各画素回路における有機ＥＬ素子に共通の電極となっている。
【００６９】
ここで、図２に示されるように、第２のスイッチ用ＴＦＴ１２と、駆動用ＴＦＴ１５と、有機ＥＬ素子１６とは、電源配線Ｖｐから共通陰極Ｖｃｏｍへの電流経路（以下、この経路を「第１の経路」という）上に直列に配置されている。この第１の経路上の駆動用ＴＦＴ１５（のソース端子）と有機ＥＬ素子１６との接続点を接続点Ｂと呼び、この接続点（ノード）の電圧を電圧Ｖｓとする。
【００７０】
また、図２に示されるように、第１のスイッチ用ＴＦＴ１１と、第２のコンデンサ１８と、駆動用ＴＦＴ１５のゲート端子とは、ソースラインＳｊからの電流経路（以下、この経路を「第１の経路」という）上に順に直列に配置されている。この第２の経路上の第１のスイッチ用ＴＦＴ１１のソース端子（またはドレイン端子）と第２のコンデンサ１８の一端との接続点を接続点Ａと呼ぶ。
【００７１】
また、図３は、画素回路Ａｉｊに着目した表示部１１３の動作を示すタイミングチャートである。この画素回路Ａｉｊは、前述した表示制御回路１１２から供給される各種の制御信号に基づいて、ソースドライバ回路１１１からの駆動用映像信号およびゲートドライバ回路１０３からの走査信号を受け取ることによって制御される。
【００７２】
図３には、ゲートラインＧｉと、制御配線Ｗｉ，Ｒｉと、ソースラインＳｊとにそれぞれ印加される電圧信号の電位変化のタイミングが示されている。まず、時刻ｔ１において制御配線Ｗｉの電位はＧＨ（Ｈｉｇｈ）である。すなわち制御配線Ｗｉに流れる信号がアクティブとなっているので、第３のスイッチ用ＴＦＴ１３および第４のスイッチ用ＴＦＴ１４は導通状態となる。このことにより、接続点Ａの電位は電源線Ｖｒｅｆの電位となる。また、第３のスイッチ用ＴＦＴ１３が導通状態となることにより、駆動用ＴＦＴ１５のゲート端子の電位はＶＤＤとなる。また、制御配線Ｒｉの電位はＧＬ（Ｌｏｗ）である。すなわち制御配線Ｒｉに流れる信号が非アクティブとなっているので、第２のスイッチ用ＴＦＴ１２は非導通状態となる。
【００７３】
この時刻ｔ１から制御配線Ｗｉの電位がＧＬとなる時刻ｔ２までの期間、第３のスイッチ用ＴＦＴ１３が導通状態となることにより駆動用ＴＦＴ１５を介して有機ＥＬ素子１６へ電流が流れるので、駆動用ＴＦＴ１５に保持された電荷が放電される。そのため、駆動用ＴＦＴ１５のゲート端子の電位は徐々に低くなり、最終的に駆動用ＴＦＴ１５のゲート端子のける電位が駆動用ＴＦＴ１５の閾値電圧Ｖｔｈに対応した値（すなわち駆動用ＴＦＴ１５のソース電圧Ｖｓに閾値電圧Ｖｔｈを加えた値）となったとき、駆動用ＴＦＴ１５が非導通状態となる。このように、駆動用ＴＦＴ１５のゲート電位がいわば自己補償的に閾値電圧Ｖｔｈに向かって移行することにより、ＴＦＴの閾値電圧のばらつきが自動的に補償されることになる。この補償作用により、駆動用ＴＦＴ１５がどのような閾値電圧を有していても、上記時刻ｔ１から時刻ｔ２までの期間（すなわち図３に示される第１の期間Ｔ１）において駆動用ＴＦＴ１５を閾値状態とすることができる。このときの駆動用ＴＦＴ１５のゲート電位は、駆動用ＴＦＴ１５が非導通状態となるときに、第１のコンデンサ１７によって記憶される。
【００７４】
次に、時刻ｔ２において制御配線Ｗｉの電位がＧＬとなることにより、第３のスイッチ用ＴＦＴ１３および第４のスイッチ用ＴＦＴ１４が非導通状態となる。したがって、第２のコンデンサ１８は、駆動用ＴＦＴ１５の閾値電圧に対応した電位を保持することができる。
【００７５】
ここで、時刻ｔ２近傍において、制御配線Ｗｉの電位がＧＨからＧＬへの変化すると、第３のスイッチ用ＴＦＴ１３と第４のスイッチ用ＴＦＴ１４の寄生容量により、第３のスイッチ用ＴＦＴ１３および第４のスイッチ用ＴＦＴ１４のゲート電位が変動し、この電位変化が第２のコンデンサ１８の両端の電位にノイズとして印加されることがあり得る。したがって、本実施形態では、第３のスイッチ用ＴＦＴ１３および第４のスイッチ用ＴＦＴ１４のサイズを同一とする。具体的にはこれらのＴＦＴのゲート長、ゲート幅、およびその寄生容量を同一とする。そうすれば、第２のコンデンサ１８が接続点Ｂにおいて保持する電位に影響が生じることを防止することができる。
【００７６】
このとき、接続点Ａの電位は電源線Ｖｒｅｆの電位（以下Ｖｒｅｆと略称する）であり、第２のコンデンサ１８に保持される電位差は、ソースラインＳｊ側の電位を基準とするとき、Ｖｓ＋Ｖｔｈ−Ｖｒｅｆにより得られる電圧となる。したがって、駆動用ＴＦＴ１５に所望の電流を流すように制御するためには、この後に駆動用ＴＦＴ１５のゲート−ソース間電圧を、閾値電圧から所望の電流に応じた電圧になるよう変化させればよい。
【００７７】
そこで、時刻ｔ３においてゲートラインＧｉの電位をＧＨとすることにより、第１のスイッチ用ＴＦＴ１１を導通状態とし、またソースラインＳｊには、有機ＥＬ素子１６に所望の電流が流れるような駆動用ＴＦＴ１５のゲート端子の電位が得られるよう設定された電位Ｄａがソースドライバ回路１１１によって与えられる。
【００７８】
このとき、駆動用ＴＦＴ１５のゲート端子の電位Ｖｄａは、次式（１）のように表すことができる。なお、Ｃａは第１のコンデンサ１７の容量値であり、Ｃｂは第２のコンデンサ１８の容量値である。
Ｖｄａ＝（Ｖｓ＋Ｖｔｈ−Ｖｒｅｆ）＋Ｄａ｛Ｃａ／（Ｃａ＋Ｃｂ）｝…（１）
【００７９】
前述したように各画素回路における駆動用ＴＦＴ１５の閾値電圧Ｖｔｈは、時刻ｔ１から時刻ｔ２までの第１の期間Ｔ１において、それぞれの駆動用ＴＦＴ１５に対応した電圧が補償されるため、駆動用ＴＦＴ１５に流れる電流は、閾値電圧Ｖｔｈのばらつきの影響を受けることなく、ＶｒｅｆとＤａの電位差に従って決定されることになる。
【００８０】
なお、前述したように駆動用ＴＦＴ１５のチャネル極性はｎ型であるため、Ｄａ≧Ｖｒｅｆという関係であって、かつＤａの電位が高いほど、駆動用ＴＦＴ１５に流れる電流は大きくなる。
【００８１】
次に、時刻ｔ４においてゲートラインＧｉの電位をＧＬとすることにより、第１のスイッチ用ＴＦＴ１１を非導通状態とし、このことにより接続点Ａの電位がデータ電位Ｄａとなるよう第１のコンデンサ１７に上記電位差が保持される。したがって、駆動用ＴＦＴ１５のゲート端子の電位は、所望の電流を流す電位Ｖｄａに保持されることになり、いわゆる表示データのプログラムが完了する。すなわち、ゲートラインＧｉの電位をＧＨである時刻ｔ３から時刻ｔ４までの期間（すなわち図３に示される第２の期間Ｔ２）の間に上記プログラムが行われる。
【００８２】
最後に、時刻ｔ５において制御配線Ｒｉの電位をＧＨとすることにより、第２のスイッチ用ＴＦＴ１２を導通状態とし、このことにより駆動用ＴＦＴ１５から有機ＥＬ素子１６へ所望の電流が流される。よって、指定された表示データに対応した輝度で有機ＥＬ素子１６が発光する。この時刻ｔ５から次に制御配線ＷｉがＧＨとなる時点までの期間（すなわち図３に示される第３の期間Ｔ３）が、指定した表示データに対応した輝度で有機ＥＬ素子を発光させる期間となる。
【００８３】
このように、本画素回路は、駆動用ＴＦＴ１５の閾値電圧ばらつきを補償することができるが、さらに有機ＥＬ素子の経年劣化による輝度低下を補償することもできる。以下、詳しく説明する。
【００８４】
前述したように、有機ＥＬ素子は経年劣化により、高抵抗化することが知られている。すなわち、一般的な画素回路では、有機ＥＬ素子に経年劣化前と同一の電流を流した場合でも、経年劣化後の有機ＥＬ素子の両端にかかる駆動電圧が上昇するため、その発光輝度が低下してしまう。
【００８５】
しかし、本実施形態における画素回路では、駆動用ＴＦＴ１５のソース端子およびゲート端子にその両端が繋がる第１のコンデンサ１７により、駆動用ＴＦＴ１５のソース電位が上昇するに従ってそのゲート電位が上昇する。すなわち、上式（１）に示されるように、接続点Ｂの電圧である駆動用ＴＦＴ１５のソース端子電圧Ｖｓが上昇すれば、駆動用ＴＦＴ１５のゲート端子の電位Ｖｄａが同じ電圧だけ上昇する。したがって、有機ＥＬ素子１６が経年劣化する前後で画素回路に対して同一のアナログ信号電圧Ｄａを与える場合、駆動用ＴＦＴ１５のゲート−ソース間電圧は変わらないので、駆動用ＴＦＴ１５が飽和領域で動作する限りにおいて、有機ＥＬ素子１６へ同一の電流を供給することができる。そのため、有機ＥＬ素子の経年劣化による輝度低下を補償することができる。
【００８６】
このように第１のコンデンサ１７は、駆動用ＴＦＴ１５のゲート−ソース間電圧を安定化させる機能を有しているが、駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量は駆動用ＴＦＴ１５のゲート電位を変動させる要因となる。例えば、制御線Ｒｉの電位がＧＬからＧＨへ変化する場合、この電位変動は第２のスイッチ用ＴＦＴ１２のゲート−ソース間の寄生容量と上記駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量とを介して（すなわちこれらの寄生容量をパスとして）、駆動用ＴＦＴ１５のゲート電位を変動させることになる。したがって、駆動用ＴＦＴ１５のゲート−ソース間の容量をなす第１のコンデンサ１７の容量は、駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量よりも大きいことが好ましく、さらに可能な限り第１のコンデンサ１７の容量が大きく、駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量が小さいことがより好ましい。そこで、駆動用ＴＦＴ１５のゲート−ソース間に比較的大きな容量を有する容量素子である第１のコンデンサ１７を接続してもよいが、本実施形態の駆動用ＴＦＴ１５は、このことを実現するための従来とは異なる特別な構造を有している。以下、図４ないし図７を参照して説明する。
【００８７】
図４はこのような駆動用ＴＦＴを含む画素形成部を表示部の平面に対して垂直方向から見た簡易な平面図である。この図４に示されるように、この画素形成部Ｐ（ｉ，ｊ）は、ソースラインＳｊと電源配線Ｖｐとに挟まれた領域内の各素子および各配線を含んでおり、これらは前述の図２に示される画素回路に含まれる各素子および各配線と同様であるのでその説明は省略する。なお、これらの配置関係は第１のコンデンサ１７を除き周知であるが、第１のコンデンサ１７の構造についてさらに詳しく説明する。
【００８８】
上記第１のコンデンサ１７は駆動用ＴＦＴ１５のゲート−ソース間に形成されるが、この駆動用ＴＦＴ１５はいわゆるマルチフィンガ型の電界効果トランジスタである。図５は、このマルチフィンガ型の駆動用ＴＦＴ１５の等価回路を示す図である。図５に示されるように、この駆動用ＴＦＴ１５は１本のドレインに対して２本のソースを有しており、このようなマルチフィンガ型とすることにより、ドレイン領域よりもソース領域をより広くすることができる。また、このようなマルチフィンガ型の構成により、駆動用ＴＦＴ１５は、そのゲート抵抗を小さくすることができ、またチャネルが複数に分かれるので素子特性が平均化され、特性ばらつきを小さくすることができ、さらに通常長方形の平面形状を有する画素形成部に収まりやすい形状とすることができる。
【００８９】
以上の構成に加えて、さらに本駆動用ＴＦＴ１５は、ソース電極およびドレイン電極を好適な位置に配置することにより、ソース領域とゲート領域との重複領域の面積をドレイン領域とゲート領域との重複領域の面積よりも広くなるよう構成されている。以下、図６および図７を参照して、この重複領域の大きさの違いについて説明する。
【００９０】
図６は、駆動用ＴＦＴ１５の構成を簡易に示す平面図である。図６に示されるように、駆動用ＴＦＴ１５は、ゲート電極５８に対してソース電極５６の多くの部分が重複するように設けられている反面、ゲート電極５８に対してドレイン電極５７がほとんど重複しないように設けられている。さらにこの図６の左右方向に駆動用ＴＦＴ１５を切断した断面図を図７として示す。
【００９１】
図７は、駆動用ＴＦＴ１５を含む画素形成部の部分的な断面図である。この断面図は、図４に示される画素形成部Ｐ（ｉ，ｊ）に含まれる駆動用ＴＦＴ１５近傍をソースラインＳｊ（または電源配線Ｖｐ）に沿った方向へ切断した断面図に相当する。この図７を参照すると、画素形成部は、ガラス基板６１上にゲート電極５８が形成され、さらにゲート絶縁膜を挟んで活性層となるアモルファスシリコン薄膜５９が形成される。その上にソース電極５６およびドレイン電極５７などの配線層が形成され、表面を平坦にするための平坦化膜５５が形成される。なお、平坦化膜５５の内部には遮光層５４が形成される。さらに有機ＥＬ素子１６のアノード電極となる例えばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）からなる透明導電膜５３が形成され、有機ＥＬ材料等が含まれていない部分には絶縁膜５２が形成された後、さらにその上に有機ＥＬ素子１６のカソード電極（共通陰極Ｖｃｏｍ）となる金属製導電層５１が形成される。なお、図示されていないが、有機ＥＬ素子１６に相当する部分には、上記透明導電膜５３の上に例えばα−ＮＰＤ等からなる正孔輸送層が形成され、さらにその上に蛍光材料である周知の有機発光素材からなる発光層が形成され、その上に周知の電子輸送層および電子注入層が形成された後、金属製導電層５１が形成される。このような製造プロセスは周知であるので詳しい説明は省略する。なお、シリコン薄膜としてアモルファスシリコンを使用することにより、製造コストを下げることができ、また表示部を大型化することが可能となる。
【００９２】
ここで、図７に示されるように、ソース電極５６は、ゲート電極５８に対してその多くの部分で重複するようにゲート電極５８の上部を大きく覆うように設けられているが、ドレイン電極５７は、ゲート電極５８に対して重複しないようにゲート電極５８の上部を覆わないように設けられている。したがって、ソース領域とゲート領域との重複領域の面積を、ドレイン領域とゲート領域との重複領域の面積よりも非常に大きくすることができる。このことにより、駆動用ＴＦＴ１５のゲート電極とドレイン電極との間に形成される第１のコンデンサ１７の容量は、駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量よりも可能な限り大きくすることができるので、駆動用ＴＦＴ１５のゲート−ソース間電圧を安定化させることができる。
【００９３】
＜１．４  効果＞
以上のように、本実施形態では、駆動用ＴＦＴ１５のゲート電極とドレイン電極との間に形成される第１のコンデンサ１７の容量を、駆動用ＴＦＴ１５のゲート−ドレイン間の寄生容量よりも可能な限り大きくすることにより、駆動用ＴＦＴ１５のゲート−ソース間電圧を安定化させ、そのことにより、駆動用ＴＦＴ１５における寄生容量に基づくノイズの影響を最小限に抑え、かつ、有機ＥＬ素子１６の経時劣化によっても第１のコンデンサ１７によって駆動用ＴＦＴ１５のゲート−ソース間電圧を所望の値に保ち、高品位の表示を行うことができる。
【００９４】
＜２．  第２の実施形態＞
本実施形態に係る表示装置の構成は、図１に示される第１の実施形態に係る表示装置の構成と同様である。また、本実施形態における画素回路の構成は図２に示される第１の実施形態における画素回路の構成とほぼ同様であるので、同様の構成要素には同一の符号を付してその説明を省略し、異なる点のみについて図８を参照して以下に説明する。
【００９５】
図８は、第２の実施形態における画素形成部Ｐ（ｉ，ｊ）の等価回路を示している。図８に示されるように、本画素回路は、第１の実施形態における画素回路に加えてさらに第５のスイッチ用ＴＦＴ２５が設けられている。この第５のスイッチ用ＴＦＴ２５は、図３に示される時刻ｔ１において、制御配線Ｗｉの電位がＧＨであるので、この第５のスイッチ用ＴＦＴ２５は導通状態となる。このことにより、接続点Ｂの電位（すなわち駆動用ＴＦＴ１５のソース電位Ｖｓ）は電源線Ｖｒｅｆの電位となる。このように期間Ｔ１における駆動用ＴＦＴ１５のゲート電位がいわば自己補償的に閾値電圧Ｖｔｈに向かって移行する前に、駆動用ＴＦＴ１５のソース電位Ｖｓが電源線Ｖｒｅｆの電位に速やかにリセットされるので、上記期間Ｔ１内に確実に上記補償作用を実現させることができ、また電流が多く流れる電源配線Ｖｐとは異なってほとんど電流が流れない電源線Ｖｒｅｆから初期電圧を与えることにより電圧降下による輝度の低下や輝度ばらつきを抑制することができる。
【００９６】
＜３．  変形例＞
本実施形態においては、電気光学素子として有機ＥＬ素子を用いたが、これに限らず、電流駆動型の電気光学素子であればよい。したがって、前記画素回路に設置する電気光学素子として、半導体ＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）やＦＥＤ（Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ）の発光部なども使用可能である。
【００９７】
また、駆動用ＴＦＴ１５として、ガラス基板などの絶縁基板上に形成されるＭＯＳトランジスタ（ここではシリコンゲートＭＯＳ構造も含めてＭＯＳトランジスタと称する）が使用されているが、これに限らず、電流制御端子に印加する制御電圧により出力電流を制御する電圧制御型の駆動素子であって、制御電圧に出力電流の有無を決定する閾値電圧が存在する素子であれば、本発明を適用することができる。したがって、半導体基板上に形成されるＭＯＳトランジスタなども含む、一般の絶縁ゲート型電界効果トランジスタが使用可能である。
【００９８】
さらに本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施形態に係る表示装置の構成を示すブロック図である。
【図２】上記実施形態における表示部における画素形成部Ｐ（ｉ，ｊ）の等価回路を示す図である。
【図３】上記実施形態における画素回路に着目した表示部の動作を示すタイミングチャートである
【図４】上記実施形態における駆動用ＴＦＴを含む画素形成部を表示部の平面に対して垂直方向から見た簡易な平面図である。
【図５】上記実施形態におけるマルチフィンガ型の駆動用ＴＦＴの等価回路を示す図である。
【図６】上記実施形態における駆動用ＴＦＴの構成を簡易に示す平面図である。
【図７】上記実施形態における駆動用ＴＦＴを含む画素形成部の部分的な断面図である。
【図８】本発明の第２の実施形態に係る表示装置の画素形成部Ｐ（ｉ，ｊ）の等価回路を示す図である。
【図９】第１の従来例における画素回路の構成を示す回路図およびその動作を示すタイミングチャートである。
【図１０】第２の従来例における画素回路の構成を示す回路図である。
【符号の説明】
【０１００】
１１〜１４  …第１ないし第４のスイッチ用ＴＦＴ
１５        …駆動用ＴＦＴ
１６        …有機ＥＬ素子
１７        …第１のコンデンサ
１８        …第２のコンデンサ
２５        …第５のスイッチ用ＴＦＴ
５６        …ソース電極
５７        …ドレイン電極
５８        …ゲート電極
１０１      …表示装置
１０３      …ゲートドライバ回路
１０４      …シフトレジスタ
１０７      …ラッチ回路
１０８      …レジスタ
１１０      …Ａ／Ｄコンバータ
１１１      …ソースドライバ回路
１１２      …表示制御回路
１１３      …表示部
Ｇｉ        …ゲートライン
Ｓｊ        …ソースライン
Ｗｉ，Ｒｉ  …制御配線
Ｖｃｏｍ    …共通陰極
【図１】
2008083117.tif 000003
【図２】
2008083117.tif 000004
【図３】
2008083117.tif 000005
【図４】
2008083117.tif 000006
【図５】
2008083117.tif 000007
【図６】
2008083117.tif 000008
【図７】
2008083117.tif 000009
【図８】
2008083117.tif 000010
【図９】
2008083117.tif 000011
【図１０】
2008083117.tif 000012