(57)【要約】【課題】負荷回路の動作状態の切り替わりに伴う内部電源電圧の上昇を抑制することができる電源降圧回路を実現する。【解決手段】本発明の電源降圧回路は、ドレインがＶＤＤに接続され、負荷のアクティブ動作時に、ゲートに入力される制御電圧ＮＧＡＡによってＶＤＤを降圧してソースに接続された負荷へ内部電源電圧ＶＡＡを供給するＴｒａｃｔと、ドレインがＶＤＤに接続され、負荷のスタンドバイ動作時に、ゲートに入力されるＮＧＡＡによってＶＤＤを降圧してソースに接続された負荷へＶＡＡを供給するＴｒｓｔｂｙと、負荷のアクティブ動作からスタンドバイ動作への遷移時に、ＶＡＡからＧＮＤへ制御電流Ｉｍを流す電流制御回路１１を有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレインが第１の電源電圧に接続され、負荷のアクティブ動作時に、ゲートに入力される制御電圧によって前記第１の電源電圧を降圧してソースに接続された前記負荷へ第２の電源電圧を供給する第１のトランジスタと、
ドレインが前記第１の電源電圧に接続され、負荷のスタンドバイ動作時に、ゲートに入力される前記制御電圧によって前記第１の電源電圧を降圧してソースに接続された前記負荷へ前記第２の電源電圧を供給する第２のトランジスタと、
前記負荷のアクティブ動作から前記負荷のスタンドバイ動作への切り替わり時に、前記第２の電源電圧から接地電位へ制御電流を流す電流制御手段を有することを特徴とする電源降圧回路。
【請求項２】
前記制御電流は、前記第１の電源電圧と前記第２の電源電圧との差に比例することを特徴とする請求項１に記載の電源降圧回路。
【請求項３】
前記電流制御手段は、
前記第１の電源電圧と前記第２の電源電圧との差に比例するバイアス電圧を生成する手段と、
ドレインが前記第２の電源電圧に接続され、前記負荷のアクティブ動作から前記負荷のスタンドバイ動作への切り替わり後一定期間オンする第３のトランジスタと、
ドレインが前記第３のトランジスタのソースに接続され、ゲートに前記バイアス電圧が入力され、ソースが前記接地電位に接続された第４のトランジスタを有することを特徴とする請求項１に記載の電源降圧回路。
【請求項４】
前記電流制御手段は、
ドレインが前記第２の電源電圧に接続され、前記負荷のアクティブ動作から前記負荷のスタンドバイ動作への切り替わり後一定期間オンする第３のトランジスタと、
前記第３のトランジスタのソースと前記接地電位との間に接続され、制御信号によって抵抗値が変化する可変抵抗器を有することを特徴とする請求項１に記載の電源降圧回路。
【請求項５】
前記電流制御手段は、
ドレインが前記第２の電源電圧に接続され、前記負荷のアクティブ動作から前記負荷のスタンドバイ動作への切り替わり後一定期間オンする第３のトランジスタと、
ゲートが前記第３のトランジスタのソースに接続され、ドレインおよびソースが前記接地電位に接続された第４のトランジスタを有することを特徴とする請求項１に記載の電源降圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ等における電源降圧回路に関する。
【背景技術】
【０００２】
近年、半導体メモリ等の半導体装置では、製造プロセスの微細化と電源電圧の標準化を両立させるため、外部から供給される電源電圧を使用する製造プロセスに最適な内部電源電圧に変換する複数の電源降圧回路（例えば、「特許文献１」を参照。）が使用されるようになっている。電源降圧回路には種々の回路構成が用いられるが、その１つとして、アクティブ時にのみ動作するソースフォワー型のトランジスタ（Ｔｒａｃｔ）と、スタンドバイ時およびアクティブ時の両方において動作するソースフォワー型のトランジスタ（Ｔｒｓｔｂｙ）とを備え、一定の内部電源電位を発生させる構成のものがある。このような電源降圧回路では、従来、アクティブ状態においては内部電源電位への電流の供給はＴｒａｃｔから行われ、スタンドバイ状態においてはＴｒｓｔｂｙからのみ行われると考えられてきた。
【０００３】
しかしながら、アクティブ状態からスタンドバイ状態に切り替わると、アクティブ時に使用していた大型の降圧トランジスタ（Ｔｒａｃｔ）の反転層およびドレイン部分に蓄積されていた電荷が内部電位に落ちてくる事により、スタンドバイ時に動作させるＴｒｓｔｂｙ以外にも電流供給源がある事となり、スタンドバイ時に電位の余分な上昇がもたらされてしまうという問題があった。また、この現象はアクティブ状態からスタンドバイ状態への切り替わりが起こるたびに発生するため、高速サイクルで動作させる程、電位上昇が大きくなるという問題があった。
【特許文献１】特開２０００−２００４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、動作状態の切り替わりに伴う内部電源電圧の上昇を抑制することができる電源降圧回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、ドレインが第１の電源電圧に接続され、負荷のアクティブ動作時に、ゲートに入力される制御電圧によって前記第１の電源電圧を降圧してソースに接続された前記負荷へ第２の電源電圧を供給する第１のトランジスタと、ドレインが前記第１の電源電圧に接続され、負荷のスタンドバイ動作時に、ゲートに入力される前記制御電圧によって前記第１の電源電圧を降圧してソースに接続された前記負荷へ前記第２の電源電圧を供給する第２のトランジスタと、前記負荷のアクティブ動作から前記負荷のスタンドバイ動作への切り替わり時に、前記第２の電源電圧から接地電位へ制御電流を流す電流制御手段を有することを特徴とする電源降圧回路が提供される。
【発明の効果】
【０００６】
本発明によれば、動作状態の切り替わり時に一定時間内部電源から電流を流すので、動作状態の切り替わりに伴う内部電源電圧の上昇を抑制することができる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００８】
図１は、本発明の実施例１に係わる電源降圧回路を示す回路図である。 
本発明の実施例１に係わる電源降圧回路は、アクティブ時にオンするｐ型ＭＯＳトランジスタ（以下、「ＰＭＯＳ」という。）Ｔｒ３、ゲートに入力される制御電圧ＮＧＡＡによって制御される降圧トランジスタＴｒａｃｔおよびＴｒｓｔｂｙ、ＮＧＡＡを生成するモニター回路１３、および内部電源電圧ＶＡＡから接地電位ＧＮＤへ制御電流Ｉｍを流す電流制御回路１１を備えている。
【０００９】
電流制御回路１１は、図１に示したように、動作状態の切り替わり後一定期間オンするｎ型ＭＯＳトランジスタ（以下、「ＮＭＯＳ」という。）Ｔｒ１、ゲートに入力されるバイアス電圧ＮＭＯＳＢＩＡＳによって制御されるＮＭＯＳのＴｒ２、およびＮＭＯＳＢＩＡＳを生成するバイアス回路１２を備えている。
【００１０】
Ｔｒ３のソースは外部から供給される電源電圧ＶＤＤに接続され、Ｔｒ３のゲートにはアクティブ状態を示す信号ＰＧＡＡが入力され、ＴｒａｃｔのドレインはＴｒ３のドレインに接続され、Ｔｒａｃｔのゲートにはモニター回路１３からのＮＧＡＡが入力され、ＴｒａｃｔのソースはＶＡＡに接続されている。
【００１１】
ＴｒｓｔｂｙのドレインはＶＤＤに接続され、ＴｒｓｔｂｙのゲートにはＮＧＡＡが入力され、ＴｒｓｔｂｙのソースはＶＡＡに接続され、電流制御回路１１の入力はＶＡＡに接続されている。
【００１２】
Ｔｒ１のドレインは電流制御回路１１の入力としてＶＡＡに接続され、Ｔｒ１のゲートには動作状態の切り替わりを示す信号ＳＷが接続され、Ｔｒ２のドレインはＴｒ１のソースに接続され、Ｔｒ２のゲートにはバイアス回路１２の出力であるＮＭＯＳＢＩＡＳが接続され、Ｔｒ２のソースはＧＮＤに接続されている。
【００１３】
バイアス回路１２が出力するＮＭＯＳＢＩＡＳは、ＶＤＤとＶＡＡとの差（ＶＤＤ−ＶＡＡ）に比例する電圧であり、これによりＴｒ２を流れるＩｍは（ＶＤＤ−ＶＡＡ）に比例する。バイアス回路１２の具体的な構成は、図３を用いて後述する。
【００１４】
ＴｒａｃｔおよびＴｒｓｔｂｙはＮＭＯＳであり、Ｔｒａｃｔはドレインに接続されたＴｒ３によってアクティブ時のみにＶＤＤに接続される。
【００１５】
ここで、アクティブ状態においてＶＡＡに接続された負荷回路（図示していない。）へ流れる動作電流をＩａｃｔ、同様にスタンドバイ状態における動作電流をＩｓｔｂｙ、Ｔｒａｃｔのゲート幅をＷａｃｔ、Ｔｒｓｔｂｙのゲート幅をＷｓｔｂｙとすると、ＷａｃｔおよびＷｓｔｂｙは、Ｉａｃｔ／Ｉｓｔｂｙ＝Ｗａｃｔ／Ｗｓｔｂｙ、となるよう設定されている。
【００１６】
これは、アクティブ状態とスタンドバイ状態での単位ゲート幅当たりの負荷電流量を一致させ、ＶＡＡの電圧変動を抑制するためである。
【００１７】
ＴｒａｃｔおよびＴｒｓｔｂｙのゲートに入力されているＮＧＡＡは、トリミングアドレスＡｄｄ.０からＡｄｄ.１５までによって１６通りに制御される一定電位であり、ＶＡＡに接続された負荷回路の消費電流にかかわらず、ＶＡＡを一定の範囲に安定化させる。
【００１８】
図２は、本発明の実施例１に係わる電源降圧回路におけるＮＧＡＡを生成するモニター回路１３を示す回路図である。 
本発明の実施例１に係わる電源降圧回路におけるモニター回路１３は、ＰＭＯＳの電流制御用のＴｒ２１、ＮＭＯＳのミラートランジスタＴｒ２２および２３、オペアンプ２４、スタンドバイ時およびアクティブ時に電流が流れる９つの抵抗Ｒｓｔｂｙ０〜４およびＲｓｔｂｙａｄｄ０〜３、アクティブ時に電流が流れる９つの抵抗Ｒａｃｔ０〜４およびＲａｃｔａｄｄ０〜３、Ｒｓｔｂｙａｄｄ０〜３およびＲａｃｔａｄｄ０〜３にそれぞれ並列接続されたＰＭＯＳスイッチＳ２０〜２７、および５つのスイッチ素子ＳＷ２０〜２４を備えている。
【００１９】
ＳＷ２０〜２４はそれぞれＮＭＯＳおよびＰＭＯＳが並列接続された構成で、ＮＭＯＳのゲートにはアクティブ状態を示す信号ＡＣＴが入力され、ＰＭＯＳのゲートにはＡＣＴの相補信号/ＡＣＴが入力されている。
【００２０】
Ｓ２０〜２７はＰＭＯＳで、Ｓ２０およびＳ２４のゲートにはトリミング信号Ｖａｄｄ０が入力され、Ｓ２１およびＳ２５のゲートにはトリミング信号Ｖａｄｄ１が入力され、Ｓ２２およびＳ２６のゲートにはトリミング信号Ｖａｄｄ２が入力され、Ｓ２３およびＳ２７のゲートにはトリミング信号Ｖａｄｄ３が入力されている。
【００２１】
Ｔｒ２１のソースはワード線昇圧用電位ＶＰＰに接続され、Ｔｒ２１のゲートにはオペアンプからのモニター信号ＰＧＭＯＮが入力され、Ｔｒ２１のドレインはモニター回路１３の出力ＮＧＡＡとして図１に示したＴｒａｃｔおよびＴｒｓｔｂｙのゲートに接続されている。
【００２２】
Ｔｒ２２のドレインおよびゲートはＮＧＡＡに接続され、Ｒａｃｔ４の一端はＴｒ２２のソースに接続され、Ｒａｃｔ４の他端はＳＷ２４の一端に接続され、ＳＷ２４の他端はＲａｃｔａｄｄ３の一端およびＳ２３のソースに接続され、Ｒａｃｔａｄｄ３の他端はＲａｃｔ３の一端およびＳ２３のドレインに接続されている。
【００２３】
Ｒａｃｔ３の他端はＳＷ２３の一端に接続され、ＳＷ２３の他端はＲａｃｔａｄｄ２の一端およびＳ２２のソースに接続され、Ｒａｃｔａｄｄ２の他端はＲａｃｔ２の一端およびＳ２２のドレインに接続されている。
【００２４】
Ｒａｃｔ２の他端はＳＷ２２の一端に接続され、ＳＷ２２の他端はＲａｃｔａｄｄ１の一端およびＳ２１のソースに接続され、Ｒａｃｔａｄｄ１の他端はＲａｃｔ１の一端およびＳ２１のドレインに接続されている。
【００２５】
Ｒａｃｔ１の他端はＳＷ２１の一端に接続され、ＳＷ２１の他端はＲａｃｔａｄｄ０の一端およびＳ２０のソースに接続され、Ｒａｃｔａｄｄ０の他端はＲａｃｔ０の一端およびＳ２０のドレインに接続され、Ｒａｃｔ０の他端はＳＷ２０の一端に接続され、ＳＷ２０の他端はＧＮＤに接続されている。
【００２６】
Ｔｒ２３のドレインおよびゲートはＮＧＡＡに接続され、Ｒｓｔｂｙ４の一端はＴｒ２３のソースに接続され、Ｒｓｔｂｙ４の他端はＲｓｔｂｙａｄｄ３の一端およびＳ２７のソースに接続され、Ｒｓｔｂｙａｄｄ３の他端はＲｓｔｂｙ３の一端、Ｓ２７のドレイン、およびＲａｃｔ３の一端に接続されている。
【００２７】
Ｒｓｔｂｙ３の他端は、Ｒｓｔｂｙａｄｄ２の一端およびＳ２６のソースに接続され、Ｒｓｔｂｙａｄｄ２の他端はＲｓｔｂｙ２の一端、Ｓ２６のドレイン、およびＲａｃｔ２の一端に接続されている。
【００２８】
Ｒｓｔｂｙ２の他端は、Ｒｓｔｂｙａｄｄ１の一端およびＳ２５のソースに接続され、Ｒｓｔｂｙａｄｄ１の他端はＲｓｔｂｙ１の一端、Ｓ２５のドレイン、およびＲａｃｔ１の一端に接続されている。
【００２９】
Ｒｓｔｂｙ１の他端はＲｓｔｂｙａｄｄ０の一端およびＳ２４のソースに接続され、Ｒｓｔｂｙａｄｄ０の他端はモニター電位ＭＯＮＡＡとしてオペアンプの一方の入力、Ｒｓｔｂｙ０の一端、Ｓ２４のドレイン、およびＲａｃｔ０の一端に接続され、Ｒｓｔｂｙ０の他端はＧＮＤに接続されている。
【００３０】
オペアンプの他方の入力にはＢＧＲ（Band Gap Reference）回路によって作られた参照電位ＶＲＥＦが入力され、オペアンプの出力はＰＧＭＯＮとしてＴｒ２１のゲートに接続されている。
【００３１】
ここで、モニター回路１３の動作を説明する。 
ＭＯＮＡＡがＶＲＥＦよりも低いと、オペアンプの出力ＰＧＭＯＮが“Ｌｏｗ”となり、Ｔｒ２１がオンして抵抗列に電位が供給される。これにより、ＭＯＮＡＡひいてはＴｒａｃｔおよびＴｒｓｔｂｙのゲート電位ＶＧＡＡが上昇し、ＶＡＡが上昇する。
【００３２】
一方、ＭＯＮＡＡがＶＲＥＦよりも高いと、ＰＧＭＯＮが“Ｈｉｇｈ”となり、Ｔｒ２１がオフして抵抗列に電位が供給されなくなる。これにより、ＭＯＮＡＡひいてはＴｒａｃｔおよびＴｒｓｔｂｙのゲート電位ＶＧＡＡが下降し、ＶＡＡが下降する。
【００３３】
このようにオペアンプによりＴｒ２１をオン／オフ制御することで、ＭＯＮＡＡ、ひいてはＴｒａｃｔおよびＴｒｓｔｂｙのゲート電位ＶＧＡＡを制御し、ＶＡＡを一定に保つことができる。
【００３４】
アクティブ時に使用される抵抗列側にはＳＷ２０〜２４が挿入されており、ＡＣＴによってアクティブ時にのみ導通するよう制御されている。これにより、スタンドバイ時の消費電流を低減させている。
【００３５】
Ｒａｃｔ０〜４およびＲｓｔｂｙ０〜４の抵抗値は、Ｔｒ２２のゲート幅をＷｍａｃｔ、Ｔｒ２３のゲート幅をＷｍｓｔｂｙとして、
Ｒａｃｔ０：Ｒａｃｔ１：Ｒａｃｔ２：Ｒａｃｔ３：Ｒａｃｔ４
＝Ｒｓｔｂｙ０：Ｒｓｔｂｙ１：Ｒｓｔｂｙ２：Ｒｓｔｂｙ３：Ｒｓｔｂｙ４
Ｗｍａｃｔ／Ｗｍｓｔｂｙ＝Ｒａｃｔ０／Ｒｓｔｂｙ０
＝Ｒａｃｔ１／Ｒｓｔｂｙ１＝Ｒａｃｔ２／Ｒｓｔｂｙ２
＝Ｒａｃｔ３／Ｒｓｔｂｙ３＝Ｒａｃｔ４／Ｒｓｔｂｙ４
となるよう設定されている。これにより、Ｒａｃｔａｄｄ０〜３およびＲｓｔｂｙａｄｄ０〜３がＳ２０〜２７でショートされている場合には、ＴｒａｃｔとＴｒｓｔｂｙのソース電位を等しくすることができる。
【００３６】
さらに、ミラートランジスタＴｒ２２およびＴｒ２３のゲート幅ＷｍａｃｔおよびＷｍｓｔｂｙは、アクティブ時に使用される抵抗列（Ｒａｃｔ０〜４およびＲａｃｔａｄｄ０〜３）に流れる電流値をＩＲａｃｔ、スタンドバイ時に使用される抵抗列（Ｒｓｔｂｙ０〜４およびＲｓｔｂｙａｄｄ０〜３）に流れる電流値をＩＲｓｔｂｙとして、
Ｗａｃｔ／Ｗｍａｃｔ＝Ｉａｃｔ／ＩＲａｃｔ
Ｗｓｔｂｙ／Ｗｍｓｔｂｙ＝Ｉｓｔｂｙ／ＩＲｓｔｂｙ
となるように設定されている。これにより、アクティブ状態とスタンドバイ状態の双方において降圧トランジスタ（Ｔｒａｃｔ、Ｔｒｓｔｂｙ）とミラートランジスタ（Ｔｒ２２、Ｔｒ３２）のソース電位を等しくすることができる。
【００３７】
スタンドバイ状態においては、Ｒｓｔｂｙ０〜Ｒｓｔｂｙ４にのみ電流が流れ、降圧トランジスタもＴｒｓｔｂｙのみが動作する。これに対し、アクティブ状態では、Ｒｓｔｂｙ０〜Ｒｓｔｂｙ４およびＴｒｓｔｂｙに加えて、Ｒａｃｔ０〜Ｒａｃｔ４およびＴｒａｃｔも動作する。つまり、アクティブ時には、モニター回路１３の抵抗列および降圧トランジスタ共に２系統が動作する。しかし、
Ｒｓｔｂｙ０＞＞Ｒａｃｔ０
Ｒｓｔｂｙ１＞＞Ｒａｃｔ１
Ｒｓｔｂｙ２＞＞Ｒａｃｔ２
Ｒｓｔｂｙ３＞＞Ｒａｃｔ３
Ｒｓｔｂｙ４＞＞Ｒａｃｔ４
Ｗａｃｔ＞＞Ｗｓｔｂｙ
の関係を満たすようにそれぞれが設定されているので、アクティブ時の動作を考えるにあたっては、モニター回路１３の抵抗列としてはＲａｃｔ０〜４およびＲａｃｔａｄｄ０〜３、降圧トランジスタとしてはＴｒａｃｔだけを考えれば良い。
【００３８】
一方、スタンドバイ時の動作は、モニター回路１３の抵抗列としてはＲｓｔｂｙ０〜４およびＲｓｔｂｙａｄｄ０〜３、降圧トランジスタとしてはＴｒｓｔｂｙだけを考えれば良い。
【００３９】
したがって、例えば、Ｒａｃｔａｄｄ０〜３およびＲｓｔｂｙａｄｄ０〜３がＳ２０〜２７でショートされている場合、ＶＡＡは、Ｒ２ａｃｔ＝Ｒａｃｔ１＋Ｒａｃｔ２＋Ｒａｃｔ３＋Ｒａｃｔ４、Ｒ２ｓｔｂｙ＝Ｒｓｔｂｙ１＋Ｒｓｔｂｙ２＋Ｒｓｔｂｙ３＋Ｒｓｔｂｙ４として、
ＶＡＡａｃｔ＝ＶＲＥＦ×（Ｒａｃｔ０＋Ｒ２ａｃｔ）／Ｒａｃｔ０
ＶＡＡｓｔｂｙ＝ＶＲＥＦ×（Ｒｓｔｂｙ０＋Ｒ２ｓｔｂｙ）／Ｒｓｔｂｙ０
となる。
【００４０】
次に、Ｒａｃｔａｄｄ０〜３およびＲａｃｔａｄｄ０〜３の作用を説明する。 
Ｓ２０〜２７は、トリミングアドレスＡｄｄ.０〜１５に基づいて生成されるトリミング信号Ｖａｄｄ０〜３によって制御されている。Ａｄｄ.０〜１５とＳ２０〜２７のゲートに入力されるＶａｄｄ０〜３の関係は次の表の様に設定されている。
【表１】
2008234767.tif 000003
【００４１】
Ｒａｃｔａｄｄ０〜３の抵抗値は、
Ｒａｃｔａｄｄ０：Ｒａｃｔａｄｄ１：Ｒａｃｔａｄｄ２：Ｒａｃｔａｄｄ３
＝２０：２１：２２：２３
となるように設定されている。
【００４２】
また、Ｒｓｔｂｙａｄｄ０〜３の抵抗値は、
Ｒｓｔｂｙａｄｄ０：Ｒｓｔｂｙａｄｄ１：Ｒｓｔｂｙａｄｄ２
：Ｒｓｔｂｙａｄｄ３＝２０：２１：２２：２３
となるように設定されている。
【００４３】
このように設定することで、ＶＡＡに全部で１６通りの異なった電圧を発生させることができる。すなわち、アクティブ時のＶＡＡは、Ｒ１ａｃｔ＝Ｒａｃｔ０＋Ｒ２ａｃｔとして、
ＶＡＡａｃｔ＝ＶＲＥＦ×（Ｒ１ａｃｔ＋ΣＲａｃｔａｄｄｘ）／Ｒａｃｔ０
と１６通りにトリミングすることができる。ここで、ΣはＶａｄｄ０〜３によってＳ２０−２３がオフしている抵抗Ｒａｃｔａｄｄ０〜３の抵抗値の総和を意味している。
【００４４】
同様に、スタンドバイ時のＶＡＡは、Ｒ１ｓｔｂｙ＝Ｒｓｔｂｙ０＋Ｒ２ｓｔｂｙとして、
ＶＡＡｓｔｂｙ＝ＶＲＥＦ×（Ｒ１ｓｔｂｙ＋ΣＲｓｔｂｙａｄｄｘ）
／Ｒｓｔｂｙ０
と１６通りにトリミングすることができる。
【００４５】
図３は、本発明の実施例１に係わる電源降圧回路におけるＮＭＯＳＢＩＡＳを生成するバイアス回路１２を示す回路図である。 
本発明の実施例１に係わる電源降圧回路におけるバイアス回路１２は、直列接続された１６個の抵抗Ｒ０〜Ｒ１５、Ｒ０〜Ｒ１５にそれぞれ並列接続された１６個のＮＭＯＳスイッチＳ０〜Ｓ１５、およびダイオード接続されたＮＭＯＳのＴｒｌｏｗ３１を備えている。
【００４６】
Ｓ１５のドレインにはＲ１５の一端およびＶＤＤが接続され、Ｓ１５のソースにはＲ１５の他端およびＳ１４のドレインが接続され、Ｓ１５のゲートにはＶＲＡｄｄ１５が接続され、Ｓ１４のドレインにはＲ１４の一端が接続され、Ｓ１４のソースにはＲ１４の他端およびＳ１３のドレインが接続され、Ｓ１４のゲートにはＶＲＡｄｄ１４が接続されている。
【００４７】
Ｓ１３のドレインにはＲ１３の一端が接続され、Ｓ１３のソースにはＲ１３の他端およびＳ１２のドレインが接続され、Ｓ１３のゲートにはＶＲＡｄｄ１３が接続され、Ｓ１２のドレインにはＲ１２の一端が接続され、Ｓ１２のソースにはＲ１２の他端およびＳ１１のドレインが接続され、Ｓ１２のゲートにはＶＲＡｄｄ１２が接続されている。
【００４８】
Ｓ１１のドレインにはＲ１１の一端が接続され、Ｓ１１のソースにはＲ１１の他端およびＳ１０のドレインが接続され、Ｓ１１のゲートにはＶＲＡｄｄ１１が接続され、Ｓ１０のドレインにはＲ１０の一端が接続され、Ｓ１０のソースにはＲ１０の他端およびＳ９のドレインが接続され、Ｓ１０のゲートにはＶＲＡｄｄ１０が接続されている。
【００４９】
Ｓ９のドレインにはＲ９の一端が接続され、Ｓ９のソースにはＲ９の他端およびＳ８のドレインが接続され、Ｓ９のゲートにはＶＲＡｄｄ９が接続され、Ｓ８のドレインにはＲ８の一端が接続され、Ｓ８のソースにはＲ８の他端およびＳ７のドレインが接続され、Ｓ８のゲートにはＶＲＡｄｄ８が接続されている。
【００５０】
Ｓ７のドレインにはＲ７の一端が接続され、Ｓ７のソースにはＲ７の他端およびＳ６のドレインが接続され、Ｓ７のゲートにはＶＲＡｄｄ７が接続され、Ｓ６のドレインにはＲ６の一端が接続され、Ｓ６のソースにはＲ６の他端およびＳ５のドレインが接続され、Ｓ６のゲートにはＶＲＡｄｄ６が接続されている。
【００５１】
Ｓ５のドレインにはＲ５の一端が接続され、Ｓ５のソースにはＲ５の他端およびＳ４のドレインが接続され、Ｓ５のゲートにはＶＲＡｄｄ５が接続され、Ｓ４のドレインにはＲ４の一端が接続され、Ｓ４のソースにはＲ４の他端およびＳ３のドレインが接続され、Ｓ４のゲートにはＶＲＡｄｄ４が接続されている。
【００５２】
Ｓ３のドレインにはＲ３の一端が接続され、Ｓ３のソースにはＲ３の他端およびＳ２のドレインが接続され、Ｓ３のゲートにはＶＲＡｄｄ３が接続され、Ｓ２のドレインにはＲ２の一端が接続され、Ｓ２のソースにはＲ２の他端およびＳ１のドレインが接続され、Ｓ２のゲートにはＶＲＡｄｄ２が接続されている。
【００５３】
Ｓ１のドレインにはＲ１の一端が接続され、Ｓ１のゲートにはＶＲＡｄｄ１が接続され、Ｓ１のソースにはＲ１の他端およびＲ０の一端が接続され、Ｔｒｌｏｗ３１のドレインおよびゲートはＲ０の他端に接続され、Ｔｒｌｏｗ３１のソースはＧＮＤに接続されている。
【００５４】
Ｔｒｌｏｗ３１は通常より低い閾値を持つＬｏｗ Ｖｔｈトランジスタであり、Ｔｒｌｏｗ３１のドレインは、バイアス回路１２の出力ＮＭＯＳＢＩＡＳとして、図１に示したＴｒ２のゲートに接続されている。
【００５５】
ＶＲＡｄｄ１〜１５は、トリミングアドレスＡｄｄ.１〜１５に基づいて生成され、以下の表のような関係になっている。
【表２】
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【００５６】
図４にＶＲＡｄｄ１〜１５を発生させる回路の一例を示す。 
ＶＲＡｄｄ１５はＡｄｄ.１５の相補信号/Ａｄｄ.１５であり、ＶＲＡｄｄ１４はＶＲＡｄｄ１５とＡｄｄ.１４の相補信号である/Ａｄｄ.１４との論理積で生成され、ＶＲＡｄｄ１３はＶＲＡｄｄ１４とＡｄｄ.１３の相補信号である/Ａｄｄ.１３との論理積で生成され、ＶＲＡｄｄ１２はＶＲＡｄｄ１３とＡｄｄ.１２の相補信号である/Ａｄｄ.１２との論理積で生成され、ＶＲＡｄｄ１１はＶＲＡｄｄ１２とＡｄｄ.１１の相補信号である/Ａｄｄ.１１との論理積で生成され、ＶＲＡｄｄ１０はＶＲＡｄｄ１１とＡｄｄ.１０の相補信号である/Ａｄｄ.１０との論理積で生成され、ＶＲＡｄｄ９はＶＲＡｄｄ１０とＡｄｄ.９の相補信号である/Ａｄｄ.９との論理積で生成され、ＶＲＡｄｄ８はＶＲＡｄｄ９とＡｄｄ.８の相補信号である/Ａｄｄ.８との論理積で生成され、ＶＲＡｄｄ７はＶＲＡｄｄ８とＡｄｄ.７の相補信号である/Ａｄｄ.７との論理積で生成され、ＶＲＡｄｄ６はＶＲＡｄｄ７とＡｄｄ.６の相補信号である/Ａｄｄ.６との論理積で生成され、ＶＲＡｄｄ５はＶＲＡｄｄ６とＡｄｄ.５の相補信号である/Ａｄｄ.５との論理積で生成され、ＶＲＡｄｄ４はＶＲＡｄｄ５とＡｄｄ.４の相補信号である/Ａｄｄ.４との論理積で生成され、ＶＲＡｄｄ３はＶＲＡｄｄ４とＡｄｄ.３の相補信号である/Ａｄｄ.３との論理積で生成され、ＶＲＡｄｄ２はＶＲＡｄｄ３とＡｄｄ.２の相補信号である/Ａｄｄ.２との論理積で生成され、ＶＲＡｄｄ１はＶＲＡｄｄ２とＡｄｄ.１の相補信号である/Ａｄｄ.８１の論理積で生成されている。
【００５７】
このようにして生成されたＶＲＡｄｄ１〜１５がモニター回路１３のＳ１〜１５のゲートに入力されているので、トリミングアドレスＡｄｄ.０〜１５と選択されたトリミングアドレスに対応する電流経路上に存在する抵抗値との関係は、
【表３】
2008234767.tif 000005
となっている。すなわち、ＶＡｄｄ.０〜ＶＡｄｄ.１５と抵抗値との対応関係は、
Ａｄｄ.ｘ  ＝  ΣＲｘ    （ｘは、０≦ｘ≦１５の整数。）
である。ここで、Σは、表３に示したように、０からｘまでの抵抗値の総和をとることを意味している。
【００５８】
したがって、抵抗に流れる電流Ｉｒは、Ｔｒｌｏｗ３１の５極管しきい値をＬＶｔｈとして、
Ｉｒ＝（ＶＤＤ−ＬＶｔｈ）／（ΣＲｘ）
である。
【００５９】
図５〜７は、本発明の実施例１に係わる電源降圧回路におけるシミュレーション結果の一例を示す図である。 
図５はＲ０〜Ｒ１５の抵抗値の一例を示す回路図であり、図６および図７は図５の抵抗値を用いて行ったシミュレーション結果を示すグラフである。
【００６０】
シミュレーションに用いた抵抗値は、図５に示したように、Ｒ０＝５９２１.２ｋΩであり、Ｒ１＝３２９.０ｋΩであり、Ｒ２＝３６７.６ｋΩであり、Ｒ３＝４１３.６ｋΩであり、Ｒ４＝４６８.７ｋΩであり、Ｒ５＝５３５.７ｋΩであり、Ｒ６＝６１８.２ｋΩであり、Ｒ７＝７２１.２ｋΩであり、Ｒ８＝８５２.７ｋΩであり、Ｒ９＝１０２２.８ｋΩであり、Ｒ１０＝１２５０.０ｋΩであり、Ｒ１１＝１５６２.６ｋΩであり、Ｒ１２＝２００８.９ｋΩであり、Ｒ１３＝２６７８.６ｋΩであり、Ｒ１４＝３７５０.１ｋΩであり、Ｒ１５＝５６２５.１ｋΩである。
【００６１】
また、Ｔｒｌｏｗ３１のサイズは、ゲート幅Ｗ＝５μｍ、ゲート長Ｌ＝５μｍでシミュレーションを行った。
【００６２】
図６は、Ａｄｄ.０〜１５に対して図１に示したＴｒ２を流れるミラー電流ＩｍをＤＣ解析した結果である。横軸はＶＡＡ、縦軸はＩｍで、グラフの右側にはＶＤＤ＝３.３Ｖ（図６に太い点線で示してある。）の時のＡｄｄ.０〜１５に対してそれぞれ生成されるＶＡＡが示されている。
【００６３】
例えば、ＶＤＤ＝３.３Ｖでは、Ａｄｄ.０に対してはＶＡＡ＝２.９Ｖが生成され、そのときのミラー電流Ｉｍはおよそ０.１２μＡであり、Ａｄｄ.１５に対してはＶＡＡ＝１.４Ｖが生成され、そのときのＩｍはおよそ０.５４μＡである。
【００６４】
図７は、ＶＤＤ＝３.３ＶでのＩｍのＶＡＡ依存性を示したグラフである。横軸はＶＡＡ、縦軸はＩｍで、黒丸“●”はＡｄｄ.０〜１５のそれぞれに対する結果であり、白丸“○”はそれを（ＶＤＤ−ＶＡＡ）＝（３.３−１.４）に換算した結果である。
【００６５】
このグラフから、ＩｍのＶＡＡに対する直線性は良好で、Ｔｒｌｏｗ３１の閾値をＬＶｔｈとして、
ＶＤＤ−ＶＡＡ(Ａｄｄ.ｘ)  ∝ （ＶＤＤ−ＬＶｔｈ）／（ΣＲｘ）
であることがわかる。
【００６６】
すなわち、図２に示したバイアス回路１２が（ＶＤＤ−ＶＡＡ）に比例する電流を発生させ、それをミラーしてＴｒ２でＶＡＡから引き抜くことにより、アクティブ状態からスタンドバイ状態に切り替わった直
上記実施例１によれば、アクティブ状態からスタンドバイ状態への切り替わり時に一定時間ＶＡＡからＧＮＤへ電流Ｉｍを流すので、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【００６７】
また、上記実施例１によれば、電流制御回路１１が（ＶＤＤ−ＶＡＡ）に比例する電流Ｉｍを流すので、動作状態の切り替わりに伴うＶＡＡの上昇をＶＤＤの変動およびＶＡＡのトリミングに対して適切に抑制することができる。
【実施例２】
【００６８】
図８は、本発明の実施例２に係わる電源降圧回路を示す回路図である。 
本発明の実施例２に係わる電源降圧回路は、アクティブ時にオンするＰＭＯＳのＴｒ３、ゲートに入力される制御電圧ＮＧＡＡによって制御される降圧トランジスタＴｒａｃｔおよびＴｒｓｔｂｙ、ＮＧＡＡを生成するモニター回路１３、および内部電源電圧ＶＡＡからＧＮＤへ制御電流Ｉｍを流す電流制御回路８１を備えている。
【００６９】
電流制御回路８１を除く回路部分の構成、機能、および動作は実施例１と同様であるので、実施例１と同じ符号を使用し詳しい説明は省略する。
【００７０】
電流制御回路８１は、図８に示したように、動作状態の切り替わり後一定期間オンするＮＭＯＳのＴｒ８１、およびトリミングアドレスＡｄｄ.０〜１５に基づいて制御される可変抵抗列８２を備えている。
【００７１】
Ｔｒ８１のドレインは電流制御回路８１の入力としてＶＡＡに接続され、Ｔｒ８１のゲートには動作状態の切り替わりを示す信号ＳＷが接続され、Ｔｒ８１のソースは可変抵抗列８２の入力に接続されている。
【００７２】
可変抵抗列８２は、直列接続された１６個の抵抗Ｒ８０〜Ｒ８１５およびＲ８１〜Ｒ８１５にそれぞれ並列接続された１５個のＮＭＯＳスイッチＳ８１〜Ｓ８１５を備えている。
【００７３】
Ｓ８１５のドレインにはＲ８１５の一端およびＴｒ８１のソースが接続され、Ｓ８１５のソースにはＲ８１５の他端およびＳ８１４のドレインが接続され、Ｓ８１５のゲートにはＶＲＡｄｄ１５が接続され、Ｓ８１４のドレインにはＲ８１４の一端が接続され、Ｓ８１４のソースにはＲ８１４の他端およびＳ８１３のドレインが接続され、Ｓ８１４のゲートにはＶＲＡｄｄ１４が接続されている。
【００７４】
Ｓ８１３のドレインにはＲ８１３の一端が接続され、Ｓ８１３のソースにはＲ８１３の他端およびＳ８１２のドレインが接続され、Ｓ８１３のゲートにはＶＲＡｄｄ１３が接続され、Ｓ８１２のドレインにはＲ８１２の一端が接続され、Ｓ８１２のソースにはＲ８１２の他端およびＳ８１１のドレインが接続され、Ｓ８１２のゲートにはＶＲＡｄｄ１２が接続されている。
【００７５】
Ｓ８１１のドレインにはＲ８１１の一端が接続され、Ｓ８１１のソースにはＲ８１１の他端およびＳ８１０のドレインが接続され、Ｓ８１１のゲートにはＶＲＡｄｄ１１が接続され、Ｓ８１０のドレインにはＲ８１０の一端が接続され、Ｓ８１０のソースにはＲ８１０の他端およびＳ８９のドレインが接続され、Ｓ８１０のゲートにはＶＲＡｄｄ１０が接続されている。
【００７６】
Ｓ８９のドレインにはＲ８９の一端が接続され、Ｓ８９のソースにはＲ８９の他端およびＳ８８のドレインが接続され、Ｓ８９のゲートにはＶＲＡｄｄ９が接続され、Ｓ８８のドレインにはＲ８８の一端が接続され、Ｓ８８のソースにはＲ８８の他端およびＳ８７のドレインが接続され、Ｓ８８のゲートにはＶＲＡｄｄ８が接続されている。
【００７７】
Ｓ８７のドレインにはＲ８７の一端が接続され、Ｓ８７のソースにはＲ８７の他端およびＳ８６のドレインが接続され、Ｓ８７のゲートにはＶＲＡｄｄ７が接続され、Ｓ８６のドレインにはＲ８６の一端が接続され、Ｓ８６のソースにはＲ８６の他端およびＳ８５のドレインが接続され、Ｓ８６のゲートにはＶＲＡｄｄ６が接続されている。
【００７８】
Ｓ８５のドレインにはＲ８５の一端が接続され、Ｓ８５のソースにはＲ８５の他端およびＳ８４のドレインが接続され、Ｓ８５のゲートにはＶＲＡｄｄ５が接続され、Ｓ８４のドレインにはＲ８４の一端が接続され、Ｓ８４のソースにはＲ８４の他端およびＳ８３のドレインが接続され、Ｓ８４のゲートにはＶＲＡｄｄ４が接続されている。
【００７９】
Ｓ８３のドレインにはＲ８３の一端が接続され、Ｓ８３のソースにはＲ８３の他端およびＳ８２のドレインが接続され、Ｓ８３のゲートにはＶＲＡｄｄ３が接続され、Ｓ８２のドレインにはＲ８２の一端が接続され、Ｓ８２のソースにはＲ８２の他端およびＳ８１のドレインが接続され、Ｓ８２のゲートにはＶＲＡｄｄ２が接続されている。
【００８０】
Ｓ８１のドレインにはＲ８１の一端が接続され、Ｓ８１のゲートにはＶＲＡｄｄ１が接続され、Ｓ８１のソースにはＲ８１の他端およびＲ８０の一端が接続され、Ｒ８０の他端はＧＮＤに接続されている。
【００８１】
可変抵抗列８２を制御するＶＲＡｄｄ１〜１５は、実施例１と同様であり、トリミングアドレスＡｄｄ.０〜３に基づいて表２に示した関係で生成される。
【００８２】
本実施例では、一般に電源電圧ＶＤＤとして３.３Ｖが標準であることから、制御電流Ｉｍを
Ｉｍ  ∝  ３.３−ＶＡＡ
としたものである。
【００８３】
実施例１においては、バイアス回路１２で、ＶＤＤとＧＮＤの間に抵抗列Ｒ０〜Ｒ１５とダイオード接続したＴｒｌｏｗ３１を挿入し、Ｔｒｌｏｗ３１のドレイン電位ＮＭＯＳＢＩＡＳをＴｒ２のゲートに入力することによりＶＡＡからＩｍを引き抜く構成をとっていた。このため、ＶＤＤが高くなればミラーされるＮＭＯＳＢＩＡＳも高くなり、ＶＡＡから引き抜かれるＩｍも多くなった。
【００８４】
これに対し、本実施例においては、抵抗（Ｒ８０〜Ｒ８１５）だけで直接ＶＡＡからＩｍを引き抜いている。このため、ＩｍはＶＤＤに依存し、ＶＤＤが３.３Ｖからはずれた場合にはＩｍによるＶＡＡの制御の正確さが実施例１に比べて劣ることになる。しかし、本実施例には、制御をより簡単に実現できるというメリットがある。
【００８５】
実施例１においては、
ＶＤＤ−ＶＡＡ（Ａｄｄ.ｘ）  ∝  （ＶＤＤ−ＬＶｔｈ）／（ΣＲｘ）
となるようにＲｘを設定したが、本実施例では、
３.３−ＶＡＡ（Ａｄｄ.ｘ）  ∝  ３.３／（ΣＲｘ）
となるように設定している。
【００８６】
上記実施例２によれば、アクティブ状態からスタンドバイ状態への切り替わり時に一定時間ＶＡＡからＧＮＤへ電流Ｉｍを流すので、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【００８７】
また、上記実施例２によれば、制御電流ＩｍがトリミングアドレスＡｄｄ.０〜１５に基づいて制御される可変抵抗列８２によって生成されるので、より簡単な構成で、動作状態の切り替わりに伴うＶＡＡの上昇をＶＡＡのトリミングに対して適切に抑制することができる。
【実施例３】
【００８８】
図９は、本発明の実施例３に係わる電源降圧回路を示す回路図である。 
本発明の実施例３に係わる電源降圧回路は、アクティブ時にオンするＰＭＯＳのＴｒ３、ゲートに入力される制御電圧ＮＧＡＡによって制御される降圧トランジスタＴｒａｃｔおよびＴｒｓｔｂｙ、ＮＧＡＡを生成するモニター回路１３、および内部電源電圧ＶＡＡからＧＮＤへ制御電流Ｉｍを流す電流制御回路９１を備えている。
【００８９】
電流制御回路９１を除く回路部分の構成、機能、および動作は実施例１と同様であるので、実施例１と同じ符号を使用し詳しい説明は省略する。
【００９０】
電流制御回路９１は、図９に示したように、動作状態の切り替わり後一定期間オンするＮＭＯＳのＴｒ９１、抵抗９２を備えている。
【００９１】
Ｔｒ９１のドレインは電流制御回路９１の入力としてＶＡＡに接続され、Ｔｒ９１のゲートには動作状態の切り替わりを示す信号ＳＷが接続され、Ｔｒ９１のソースはＲ９２の一端に接続され、Ｒ９２の他端はＧＮＤに接続されている。
【００９２】
実施例１および２においては、（ＶＤＤ−ＶＡＡ）または（３．３−ＶＡＡ）に比例する制御電流Ｉｍを生成したが、本実施例では、ＩｍをＶＤＤおよびＶＡＡの値によって制御することをせず、Ｔｒ９１とＲ９２で一定量のＩｍを一定時間ＶＡＡから引き抜く構成になっている。これにより、さらなる制御の簡単化を実現することができる。
【００９３】
上記実施例３によれば、アクティブ状態からスタンドバイ状態への切り替わり時に一定時間ＶＡＡからＧＮＤへ電流Ｉｍを流すので、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【００９４】
また、上記実施例３によれば、制御電流ＩｍがＶＤＤおよびＶＡＡの電圧値に依存せずに生成されるので、より簡単な構成で、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【実施例４】
【００９５】
図１０は、本発明の実施例４に係わる電源降圧回路を示す回路図である。 
本発明の実施例４に係わる電源降圧回路は、アクティブ時にオンするＰＭＯＳのＴｒ３、ゲートに入力される制御電圧ＮＧＡＡによって制御される降圧トランジスタＴｒａｃｔおよびＴｒｓｔｂｙ、ＮＧＡＡを生成するモニター回路１３、および内部電源電圧ＶＡＡからＧＮＤへ制御電流Ｉｍを流す電流制御回路１０１を備えている。
【００９６】
電流制御回路１０１を除く回路部分の構成、機能、および動作は実施例１と同様であるので、実施例１と同じ符号を使用し詳しい説明は省略する。
【００９７】
電流制御回路１０１は、図１０に示したように、動作状態の切り替わり後オンするＮＭＯＳのＴｒ１０１、キャパシタ接続されたＮＭＯＳのＴｒ１０２を備えている。
【００９８】
Ｔｒ１０１のドレインは電流制御回路１０１の入力としてＶＡＡに接続され、Ｔｒ１０１のゲートには動作状態の切り替わりを示す信号ＳＷが接続され、Ｔｒ１０１のソースはＴｒ１０２のゲートに接続され、Ｔｒ１０２のドレインおよびソースはＧＮＤに接続されている。
【００９９】
本実施例においては、アクティブ状態からスタンドバイ状態への切り替わり後、一定時間ＭＯＳキャパシタ（Ｔｒ１０２）に制御電流Ｉｍを流し込むことにより、スタンドバイ時のＶＡＡの上昇を抑制する。したがって、ＭＯＳキャパシタが充電されてしまえばＩｍはそれ以上流れず、ＳＷがオンしている時間を生成する時定数ＲＣのうち、例えば、抵抗値Ｒがばらつき等で大きくなった場合でも、必要以上にＶＡＡの電位が下降することを避けることができる。
【０１００】
上記実施例４によれば、アクティブ状態からスタンドバイ状態への切り替わり時に一定時間ＶＡＡからＧＮＤへ電流Ｉｍを流すので、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【０１０１】
また、上記実施例４によれば、制御電流ＩｍがＶＤＤおよびＶＡＡの電圧値に依存せずに生成されるので、より簡単な構成で、動作状態の切り替わりに伴うＶＡＡの上昇を抑制することができる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施例１に係わる電源降圧回路を示す回路図。
【図２】本発明の実施例１に係わる電源降圧回路におけるＮＧＡＡを生成するモニター回路１３を示す回路図。
【図３】本発明の実施例１に係わる電源降圧回路におけるＮＭＯＳＢＩＡＳを生成するバイアス生成回路１２を示す回路図。
【図４】本発明の実施例１に係わる電源降圧回路におけるＶＲＡｄｄ１〜１５を発生させる回路の一例を示す回路図。
【図５】本発明の実施例１に係わる電源降圧回路におけるバイアス生成回路１２のＲ０〜Ｒ１５の抵抗値の一例を示す回路図。
【図６】本発明の実施例１に係わる電源降圧回路における電流制御回路１１のＩｍをＤＣ解析したシミュレーション結果の一例を示すグラフ。
【図７】本発明の実施例１に係わる電源降圧回路における電流制御回路１１のＶＤＤ＝３.３ＶでのＩｍのＶＡＡ依存性を示すグラフ。
【図８】本発明の実施例２に係わる電源降圧回路を示す回路図。
【図９】本発明の実施例３に係わる電源降圧回路を示す回路図。
【図１０】本発明の実施例４に係わる電源降圧回路を示す回路図。
【符号の説明】
【０１０３】
１１、８１、９１、１０１  電流制御回路
１２  バイアス回路
１３  モニター回路
８２  可変抵抗列
Ｔｒａｃｔ、Ｔｒｓｔｂｙ  降圧トランジスタ
Ｔｒ１、Ｔｒ２、Ｔｒ８１、Ｔｒ９１、Ｔｒ１０１  ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
Ｔｒ１０２  ＭＯＳキャパシタ
Ｔｒ３  ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
ＶＤＤ  外部電源電圧
ＶＡＡ  内部電源電圧
ＮＧＡＡ  制御電圧
ＮＭＯＳＢＩＡＳ  バイアス電圧
Ｉｍ  制御電流
ＳＷ  切り替わり信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008234767.tif 000012
【図８】
2008234767.tif 000013
【図９】
2008234767.tif 000014
【図１０】
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