(57)【要約】【課題】ＲＯＭを含んだ半導体装置において、安定した読み出し動作を実現する。【解決手段】例えば、各メモリセル（例えばＭＣ０）を２個のＮＭＯＳトランジスタ（ＭＮ４０ｔ，ＭＮ４０ｂ）で構成し、ＭＮ４０ｔのドレインを相補ビット線の一方となるビット線ＢＬＴｍに接続し、ＭＮ４０ｂのドレインを相補ビット線の他方となるビット線ＢＬＢｍに接続する。そして、ＭＮ４０ｔのソースをコモンソース線ＣＳｍに接続し、ＭＮ４０ｂのソースを電源電圧ＶＤＤに接続する。例えば、ＭＣ０を読み出す際には、ＢＬＴｍ，ＢＬＢｍがプリチャージ状態で、ワード線ＷＬ０を活性化し、コモンソース線ＣＳｍをＶＤＤレベルからＶＳＳレベルに駆動する。これに伴いＢＬＴｍがＶＳＳに、ＢＬＢｍがＶＤＤに接続され、これらを差動増幅することで、ノイズマージンが大きい安定した読み出し動作が可能となる。【選択図】図４
2008234808.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
前記複数のワード線が延伸する方向と交差する方向に延伸し、相補となる第１および第２ビット線をそれぞれが備えた複数のビット線対と、
高電位側の電圧と低電位側の電圧のいずれかに駆動される複数のコモンソース線と、
高電位側の電圧が印加される複数の電源電圧配線と、
前記複数のワード線と前記複数のビット線対の交点に設けられる複数のメモリセルとを具備し、
前記複数のメモリセルのそれぞれは、第１および第２ＭＩＳトランジスタを含む２個以上のＭＩＳトランジスタによって構成され、
前記第１および前記第２ＭＩＳトランジスタは、ゲートが前記複数のワード線のいずれかである第１ワード線に共通に接続され、
前記第１ＭＩＳトランジスタは、ソース・ドレインの一方が前記第１ビット線に接続され、他方が前記複数のコモンソース線のいずれかに接続され、
前記第２ＭＩＳトランジスタは、ソース・ドレインの一方が前記第２ビット線に接続され、他方が前記電源電圧配線に接続されることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記複数のメモリセルのそれぞれは、更に、第３および第４ＭＩＳトランジスタを含み、
前記第３および前記第４ＭＩＳトランジスタは、ゲートが、前記複数のワード線のいずれかであり前記第１ワード線と隣接する第２ワード線に共通に接続され、
前記第３ＭＩＳトランジスタは、ソース・ドレインの一方が前記第１ビット線に接続され、
前記第４ＭＩＳトランジスタは、ソース・ドレインの一方が前記第２ビット線に接続されることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記複数のコモンソース線は、前記複数のワード線と同一方向に延伸し、
前記複数のワード線のいずれかの活性化に対応して、前記複数のコモンソース線のいずれかが高電位側の電圧から低電位側の電圧へ駆動されることを特徴とする半導体装置。
【請求項４】
請求項２記載の半導体装置において、
前記第３ＭＩＳトランジスタは、ソース・ドレインの他方がオープン状態とされ、
前記第４ＭＩＳトランジスタは、ソース・ドレインの他方がオープン状態とされることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記半導体装置は、システムＬＳＩであり、
前記複数のメモリセルは、前記システムＬＳＩに含まれる数十Ｋビット以下のマスクＲＯＭであることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に小容量のＲＯＭ（Read Only Memory）を含んだ半導体装置に適用して有益な技術に関するものである。
【背景技術】
【０００２】
例えば、特許文献１には、各メモリセルを一対のＭＯＳトランジスタによって構成したＲＯＭが示されている。この両方のＭＯＳトランジスタのゲートは、共通のワード線に接続される。一方のＭＯＳトランジスタのドレインは、相補となるビット線対の一方に接続され、他方のＭＯＳトランジスタのドレインは、このビット線対の他方に接続される。また、一方のＭＯＳトランジスタのソースは、ソース線に接続されるか開放状態（オープン状態）とされ、他方のＭＯＳトランジスタのソースは、その逆に、開放状態とされるかソース線に接続される。
【０００３】
この構成において、読み出し動作時には、ビット線対が電源電圧レベルにプリチャージされた状態でソース線が接地電圧レベルに駆動される。また、それ以外のスタンバイ時では、ビット線対が電源電圧レベルに駆動された状態で、ソース線も電源電圧レベルに駆動される。これによって、スタンバイ時にメモリセルでのサブスレッショルドリーク電流を低減でき、ＲＯＭの電源電圧の低減などが可能となる。また、ビット線対のそれぞれに対してＭＯＳトランジスタが接続された構成となっているため、読み出し動作時に負荷が均一となり、読み出し動作の安定化や高速化が図れる。
【特許文献１】国際公開第０３／０７１５５３号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、例えば携帯電話機などを代表として、マイクロコンピュータやＳＯＣ（System On a Chip）等といった様々な機能を１チップに搭載した所謂システムＬＳＩが使用されている。このようなシステムＬＳＩの中には、例えば、製品のＩＤ番号等を記憶するためなどで、電気的な書き換えができない小容量（例えば数Ｋ〜数十Ｋビット）のＲＯＭが搭載される場合がある。このＲＯＭはマスクＲＯＭ等と呼ばれ、その論理情報の記憶方式として、例えば、各メモリセル内のＭＯＳトランジスタの一端をコンタクトホールを介して所定の電位に接続するか否か、あるいは、その一端の拡散層の濃度を高くするか低くするかなどの方式が広く知られている。
【０００５】
図１３は、本発明の前提として検討したＲＯＭにおけるメモリアレイの概略構成例を示すものであり、（ａ）〜（ｄ）は、それぞれ異なる構成例を示す回路図である。図１３（ａ）の構成例は、複数のワード線ＷＬ０〜ＷＬｎとビット線ＢＬの交点に、１つのＭＯＳトランジスタからなるメモリセルＭＣを備えている。例えば、ＷＬ０とＢＬの交点に位置するメモリセルＭＣ０ａは、そのＭＯＳトランジスタのソースが接地電圧ＶＳＳに接続されることで例えば‘０’を記憶する。また、ＷＬ１とＢＬの交点に位置するメモリセルＭＣ１ａは、そのＭＯＳトランジスタのソースが開放状態とされることで例えば‘１’を記憶する。
【０００６】
ビット線ＢＬは、常時、電源電圧ＶＤＤのレベルに設定される。例えば、ＭＣ０ａを読み出す際には、ＷＬ０を活性状態（‘Ｈ’レベル）にすることで、ＭＣ０ａのＭＯＳトランジスタによってＢＬの電圧レベルが‘Ｌ’レベルに向けて低下する。このＢＬの電圧レベルは、ＹスイッチＹＳを介してインバータ回路ＩＮＶに入力され、ＩＮＶは、ＢＬの電位レベルが論理しきい値に達した時点で反転動作を行い、読み出しデータを出力する。
【０００７】
図１３（ｂ）の構成例は、図１３（ａ）の構成例と比較して、‘１’を記憶するメモリセル内のＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続されることと、ビット線ＢＬをプリチャージ方式にしたことが異なっている。すなわち、図１３（ａ）では、例えばメモリセルＭＣ１ａ内のＭＯＳトランジスタのソースが開放状態であったが、図１３（ｂ）では、これに対応するメモリセルＭＣ１ｂ内のＭＯＳトランジスタのソースが電源電圧ＶＤＤに接続される。また、図１３（ｂ）では、読み出し動作を開始する際に、プリチャージスイッチＰＳＷをＶＳＳ側からＶＤＤ側に切り替えることでビット線ＢＬをプリチャージ状態とし、このＢＬの電荷がアクセス対象のメモリセルＭＣを介して放電されるか否かをインバータ回路ＩＮＶで検出することで読み出し動作が行われる。
【０００８】
図１３（ｃ）の構成例は、図１３（ｂ）の構成例と比較して、‘１’を記憶するメモリセル内のＭＯＳトランジスタのソースがオープン状態にされたことと、インバータ回路ＩＮＶの代わりに差動アンプとなるセンスアンプ回路ＳＡを用いたことが異なっている。すなわち、図１３（ｃ）では、図１３（ａ）と同様に、‘１’を記憶するメモリセル（例えばＭＣ１ｃ）内のＭＯＳトランジスタのソースが開放状態とされる。また、図１３（ｃ）では、図１３（ｂ）と同様の読み出し動作の際に、センスアンプ回路ＳＡがビット線ＢＬの電位レベルを参照電圧Ｖｒｅｆを基準に差動増幅し、その結果を読み出しデータとして出力する。
【０００９】
ここで、図１３（ａ）や図１３（ｂ）の構成例では、インバータ回路ＩＮＶの遷移時間が遅く、貫通電流が増大し、また読み出し動作の高速化が図れない恐れがある。一方、図１３（ｃ）の構成例では、センスアンプ回路ＳＡを用いることで読み出し動作をある程度高速化することができるが、ビット線ＢＬにノイズが混入した場合などで、安定した読み出し動作が行えない恐れがある。そこで、図１３（ｄ）に示すような構成例が考えられる。この構成例は、特許文献１に記載された特徴を反映したものとなっている。
【００１０】
図１３（ｄ）の構成例は、１つのメモリセル内に２つのＭＯＳトランジスタを備え、相補となるビット線対ＢＬＴ，ＢＬＢに読み出された信号をセンスアンプ回路ＳＡで増幅することで読み出しデータを得る構成となっている。例えば、ワード線ＷＬ０とビット線対ＢＬＴ，ＢＬＢの交点に位置するメモリセルＭＣ０ｄでは、２つのＭＯＳトランジスタのゲートが共通にＷＬ０に接続され、一方のＭＯＳトランジスタのドレインがＢＬＴに、他方のＭＯＳトランジスタのドレインがＢＬＢに接続される。そして、この一方のＭＯＳトランジスタのソースは、コモンソース線ＣＳに接続され、他方のＭＯＳトランジスタのソースは、オープン状態とされる。
【００１１】
また、ワード線ＷＬ１とＢＬＴ，ＢＬＢの交点に位置するメモリセルＭＣ１ｄでは、２つのＭＯＳトランジスタのゲートが共通にＷＬ１に接続され、一方のＭＯＳトランジスタのドレインがＢＬＴに、他方のＭＯＳトランジスタのドレインがＢＬＢに接続される。そして、メモリセルＭＣ０ｄとは逆に、この一方のＭＯＳトランジスタのソースがオープン状態とされ、他方のＭＯＳトランジスタのソースがコモンソース線ＣＳに接続される。このようなソースの接続方法の違いによって、例えばＭＣ０ｄでは‘０’情報を記憶し、ＭＣ１ｄでは‘１’情報を記憶する。
【００１２】
読み出し動作の際には、プリチャージスイッチＰＳＷによってＢＬＴ，ＢＬＢを電源電圧ＶＤＤのプリチャージ状態とし、ワード線（例えばＷＬ０）を活性化すると共にコモンソーススイッチＣＳＷによってＣＳをＶＤＤからＶＳＳに切り替える。これによって、例えばメモリセルＭＣ０ｄでは、ＢＬＴの電位がＣＳへの放電に伴い低下し、ＢＬＢの電位はそのまま維持されるため、この電位差をＳＡで増幅することで読み出しデータが得られる。読み出し動作を終えると、ＣＳにはＣＳＷによってＶＤＤが供給され、ＢＬＴ，ＢＬＢにはＰＳＷによってＶＤＤが供給される。
【００１３】
このような構成を用いると、前述したように、読み出し動作時以外では、メモリセルＭＣ内のＭＯＳトランジスタのソース・ドレイン間の電位差がゼロとなるため、サブスレッショルドリーク電流を低減できる。また、相補のビット線対を用いた差動増幅方式となっているため、ノイズに強く、高速かつ安定した読み出し動作が可能となる。更に、各メモリセルＭＣ内でＢＬＴ，ＢＬＢの両方にＭＯＳトランジスタが接続されるため、負荷が均等となり、より安定した読み出し動作が可能となる。
【００１４】
しかしながら、図１３（ｄ）のようなメモリアレイを、前述したようなシステムＬＳＩに適用した場合、そのメモリ容量が小さくなるほどビット線の容量が小さくなり、ノイズ耐性が低下する恐れがある。図１４は、図１３（ｄ）のメモリアレイにおいて、ビット線の容量とノイズ耐性の関係を説明する図である。この図に示すように、各ビット線ＢＬＴ，ＢＬＢと接地電圧（電源電圧）の間には、寄生容量Ｃｅが存在し、各ビット線ＢＬＴ，ＢＬＢとコモンソース線ＣＳの間には寄生容量Ｃｔが存在する。
【００１５】
図１４において、小容量の場合、各ビット線ＢＬＴ，ＢＬＢの長さが短くなり、Ｃｅ，Ｃｔ共にその値は小さくなる。例えば、読み出し動作時にＣＳからＢＬＴ，ＢＬＢに誘起される線間ノイズに関しては、Ｃｅの容量値がＣｔの容量値に比べて大きい程、その影響を低減できる。また、読み出し動作時に外部からＢＬＴ，ＢＬＢに誘起される外来ノイズに関しても、Ｃｅの容量値が大きい程、その影響を低減できる。
【００１６】
システムＬＳＩ等では、その高集積化に伴い、例えばＲＯＭが形成される領域上の配線層等にＲＯＭ以外の回路で用いるデータ配線等が設けられることがある。これらは、ＲＯＭに対する外来ノイズ発生源となる。さらに、高速化が進むほど線間ノイズや外来ノイズの量は大きくなる。したがって、高いノイズ耐性を備え、安定した読み出し動作が可能なＲＯＭが必要とされてくる。なお、ＳＯＣ等に例えば数１００Ｋ以上の大きめの容量を備えたＲＯＭを適用し、その一部を使用するような方式では、ビット線の容量等がある程度維持できるため、このような問題が生じないこともある。ただし、特に携帯電話機等では小型化および省電力化の要求が強く、必要最小限の容量値とすることが望ましい。
【００１７】
そこで、本発明の目的の一つは、ＲＯＭを含んだ半導体装置において、安定した読み出し動作を実現することにある。本発明の前記ならびにそれ以外の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本発明の一実施の形態による半導体装置は、相補のビット線構造を備えたマスクＲＯＭを含み、このマスクＲＯＭの各メモリセルが２個以上のＭＩＳトランジスタによって構成されたものである。そして、この各メモリセルの構成要素となる第１および第２ＭＩＳトランジスタのゲートは、共通のワード線に接続され、第１ＭＩＳトランジスタのソース・ドレインは、相補ビット線の一方とコモンソース線に接続され、第２ＭＩＳトランジスタのソース・ドレインは、相補ビット線の他方と電源電圧配線に接続された構成となっている。電源電圧配線には、高電位側の電圧が印加され、コモンソース線には、読み出し動作時に高電位側から低電位側へ切り替わる電圧が印加される。
【００１９】
このような構成を用いると、第１および第２ＭＩＳトランジスタの中に背景技術で述べたようなオープン状態となるノードが存在せず、読み出し動作時には、相補ビット線の一方が低電位側の電圧に接続され、相補ビット線の他方が高電位側の電圧に接続されるため、ノイズマージン等が大きく、安定した読み出し動作が可能となる。
【００２０】
また、本発明の一実施の形態による半導体装置は、前述した各メモリセルの中に更にダミーのＭＩＳトランジスタを備えた構成となっている。このダミーとなる第３および第４ＭＩＳトランジスタは、ソース・ドレインの一端がそれぞれ相補ビット線の一方および他方に接続される。このようなダミーのＭＩＳトランジスタを設けることで、相補ビット線の負荷容量が十分に確保でき、ノイズ耐性の向上が実現可能となる。すなわち、例えばシステムＬＳＩ等に用いられる小容量のマスクＲＯＭでは、ビット線の負荷容量が小さくノイズ耐性が不足する恐れがあるが、このような問題を解決可能となる。
【発明の効果】
【００２１】
本発明の一実施の形態による半導体装置を用いることで、小容量のＲＯＭであっても安定した読み出し動作が実現可能になる。
【発明を実施するための最良の形態】
【００２２】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、トランジスタの一例としてＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を用い、その一例としてＭＯＳ（Metal Oxide Semiconductor）トランジスタを用いる。各図面において、Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、Ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２５】
（実施の形態１）
図１は、本発明の実施の形態１による半導体装置において、それを用いたシステム構成の一例を示す概略図である。図１は、例えば、携帯電話システムなどであり、その中にＳＯＣやマイクロコンピュータ等といったシステムＬＳＩ（半導体装置）ＳＹＳ＿ＬＳＩが使用されている。ＳＹＳ＿ＬＳＩには、例えば、ＣＣＤカメラ、キーボードＫＥＹ、ディスプレイＬＣＤ、スピーカＳＰＫ、マイクＭＩＣ等が接続され、ＳＹＳ＿ＬＳＩは、これらに関連する音声、画像等を含む各種データを処理する。また、ＳＹＳ＿ＬＳＩは、無線処理部ＲＦとの間で無線データの入出力を行う。ＲＦは、ＳＹＳ＿ＬＳＩから入力された無線データを変調すると共にアンテナＡＮＴを介して送信し、またＡＮＴから受信した無線データを復調すると共にＳＹＳ＿ＬＳＩに対して出力する。
【００２６】
図２は、図１において、そのシステムＬＳＩの構成例を示すブロック図である。図２に示すシステムＬＳＩ（半導体装置）ＳＹＳ＿ＬＳＩは、例えば、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）、ＲＯＭ、バスステートコントローラＢＳＣ、各種ロジック回路ＬＯＧ、Ａ／ＤコンバータＡＤＣ、ＰＬＬ（Phase Locked Loop）、ＦＬＡＳＨメモリ、フューズ（ＦＵＳＥ）、および外部入出力回路Ｉ／Ｏなどを含んでいる。これらの各ブロックは、それぞれ内部バスで接続され、ＢＳＣは、この内部バスの調停機能を担っている。
【００２７】
ＬＯＧは、例えば、ＤＳＰ（Digital Signal Processor）やグラフィックアクセラレータやＬＣＤ（Liquid Crystal Display）コントローラ等、必要に応じて様々なものに該当する。フューズ（ＦＵＳＥ）は、電源や周波数の各種トリミング情報などを保持する。ＡＤＣは、音声・画像処理を含む様々な処理で用いられる。なお、図２中の電源電圧Ｖ１、Ｖ２、Ｖ３は、それぞれ、例えば、１．２Ｖ、３．３Ｖ、５．０Ｖといった値になる。Ｖ３は、ＦＬＡＳＨメモリの書き込みや消去で必要とされ、Ｖ１を昇圧することで生成される。
【００２８】
ＲＯＭは、例えば、ＳＹＳ＿ＬＳＩの識別ＩＤなどを記憶するマスクＲＯＭであり、小容量（例えば数Ｋ〜数十Ｋビット）のものとなっている。このＲＯＭは、ＣＰＵ等と同様の低い電源電圧Ｖ１（１．２Ｖ）で動作するため、その分論理判定マージンが少なくなり、高いノイズ耐性が求められる。また、図示はしないが、ＲＯＭの上部の配線領域では、例えば内部バスの配線等が通過することもあり、これらがノイズ源となってＲＯＭに影響を及ぼし得る。
【００２９】
図３は、図２の半導体装置において、そのＲＯＭの概略構成例を示すブロック図である。図３に示すＲＯＭは、メモリアレイＡＲＹ、ワードドライバＷＤ、カラムスイッチＹＳＷ、読み出しアンプＲＤ＿ＡＭＰ、マルチプレクサＭＵＸ、ラッチ回路ＬＴ、および制御回路ＣＴＬなどによって構成される。制御回路ＣＴＬは、外部より、チップイネーブル信号ＣＥ、クロック信号ＣＬＫ、およびアドレス信号ＡＤＤなどを受けて、アドレスのデコードや各種制御信号の出力を行う。メモリアレイＡＲＹは、小容量の構成となっており、特に限定はされないが、例えば、８本〜６４本のワード線ＷＬと、１１２対〜２２４対のビット線対ＢＬＴ，ＢＬＢと、これらの交点に接続された複数のメモリセルを含み、また加えて複数のコモンソース線ＣＳを備えている。例えば６４本×２２４対の場合には約１４Ｋのメモリ容量となる。
【００３０】
ワードドライバＷＤは、ＣＴＬによるアドレスのデコードを受けて、ＡＲＹ内の所定のワード線ＷＬ０〜ＷＬｎを活性化する。カラムスイッチＹＳＷは、ＣＴＬによる制御信号ＹＳＥを受けて、ＡＲＹ内のビット線対ＢＬＴ０／ＢＬＢ０〜ＢＬＴｍ／ＢＬＢｍのデータをグローバルビット線対ＧＢＬＴ０／ＧＢＬＢ０〜ＧＢＬＴｍ／ＧＢＬＢｍに取り込む。読み出しアンプＲＤ＿ＡＭＰは、ＣＴＬからの制御信号ＳＡＥを受けて各グローバルビット線対のデータを差動増幅し、その結果を内部読み出しデータ線ＱＭ０〜ＱＭｍに出力する。マルチプレクサＭＵＸは、ＣＴＬからの制御信号ＳＥＬを受けて、ＱＭ０〜ＱＭｍの一部を選択し、ラッチ回路ＬＴに出力する。例えば、ＭＵＸは、１１２本〜２２４本の内部読み出しデータ線ＱＭの中から１／４〜１／８を選択し、数十ビットのデータを出力する。ラッチ回路ＬＴは、ＣＴＬからの制御信号ＯＥを受けて外部読み出しデータＱ０〜Ｑｋを出力する。
【００３１】
ここで、図３のメモリアレイＡＲＹに対して、例えば、図１３（ｄ）のような構成を適用すると、各ビット線ＢＬＴ，ＢＬＢのそれぞれに対して例えば８個〜６４個といった少数のＭＯＳトランジスタが接続されることになる。特に８個などでは各ビット線ＢＬＴ，ＢＬＢの容量が必要に小さくなり、ノイズ耐性が低くなる。そこで、例えば、図４に示すような構成を用いる。
【００３２】
図４は、本発明の実施の形態１による半導体装置において、図３のメモリアレイの構成例を示す回路図である。図４に示すメモリアレイＡＲＹ１は、図３のメモリアレイＡＲＹにおける複数のワード線ＷＬ０〜ＷＬｎとそれに交差する１対のビット線対ＢＬＴｍ，ＢＬＢｍのみを示しているが、実際には、複数対のビット線対が備わっている。ワード線ＷＬ０とビット線対ＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣ０が設けられ、ワード線ＷＬｎとビット線対ＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣｎが設けられる。また、ビット線対ＢＬＴｍ，ＢＬＢｍに対応して、それと同一方向に延伸するコモンソース線ＣＳｍが備わり、更に、各ワード線ＷＬ０〜ＷＬｎにそれぞれ対応して、それと同一方向に延伸する電源電圧配線（電源電圧）ＶＤＤが備わっている。
【００３３】
ＭＣ０は、２個のＮＭＯＳトランジスタＭＮ４０ｔ，ＭＮ４０ｂによって構成される。ＭＮ４０ｔは、ゲートがＷＬ０に、ソース・ドレインの一方がＢＬＴｍに、他方がコモンソース線ＣＳｍにそれぞれ接続され、ＭＮ４０ｂは、ゲートがＷＬ０に、ソース・ドレインの一方がＢＬＢｍに、他方が電源電圧ＶＤＤにそれぞれ接続される。ＭＣｎは、２個のＮＭＯＳトランジスタＭＮ４ｎｔ，ＭＮ４ｎｂによって構成される。ＭＮ４ｎｔは、ゲートがＷＬｎに、ソース・ドレインの一方がＢＬＴｍに、他方が電源電圧ＶＤＤにそれぞれ接続され、ＭＮ４ｎｂは、ゲートがＷＬｎに、ソース・ドレインの一方がＢＬＢｍに、他方がＣＳｍにそれぞれ接続される。ＭＣ０とＭＣｎは、このソース・ドレインの他方の接続先が逆の関係となっており、これによってＭＣ０が例えば‘０’情報を、ＭＣｎが例えば‘１’情報を記憶する。
【００３４】
このメモリアレイＡＲＹ１の動作は、前述した図１３（ｄ）と同様であり、ビット線対ＢＬＴｍ，ＢＬＢｍをＶＤＤにプリチャージした状態で、所定のワード線ＷＬを活性化し、これと共にコモンソース線ＣＳｍをＶＤＤから接地電圧ＶＳＳに駆動することで読み出し動作が行われる。図１３（ｄ）との違いは、各メモリセルＭＣにおけるコモンソース線ＣＳｍに接続されない側のＮＭＯＳトランジスタＭＮ４０ｂ，ＭＮ４ｎｔが、図１３（ｄ）ではオープン状態であったのに対して、図４ではＶＤＤに接続されることである。なお、図示はしないが、断面構造で見ると、図４では、ＭＮ４０ｂ，ＭＮ４ｎｔの拡散層がコンタクトホールを介して上層のメタル配線層等に形成された電源電圧配線ＶＤＤに接続されるのに対して、図１３（ｄ）では、このコンタクトホールが存在せず、電源電圧配線ＶＤＤも存在しないことになる。
【００３５】
図５は、図４を変形したメモリアレイの構成例を示す回路図である。図５に示すメモリアレイＡＲＹ２では、図４のＭＮ４０ｔ，ＭＮ４０ｂ，ＭＮ４ｎｔ，ＭＮ４ｎｂと同様のＮＭＯＳトランジスタＭＮ５０ｔ，ＭＮ５０ｂ，ＭＮ５ｎｔ，ＭＮ５ｎｂを備え、これらの接続関係も、図４の構成例と同様である。ただし、図５では、そのレイアウト構成が図４と異なっており、電源電圧配線ＶＤＤがビット線対ＢＬＴｍ，ＢＬＢｍと同一方向に延伸するように形成され、これに対して図４と同様にＭＮ５０ｂやＭＮ５ｎｔが接続される構成となっている。それ以外の構成および動作に関しては、図４と同様であるため、詳細な説明は省略する。
【００３６】
この図４または図５のようなメモリアレイ構成を用いると、読み出し動作時に、一方のビット線ＢＬがＮＭＯＳトランジスタを介してコモンソース線ＣＳ（即ちＶＳＳ）に接続され、他方のビット線がＮＭＯＳトランジスタを介して電源電圧ＶＤＤに接続される。これと比較して、図１３（ｄ）の場合では、一方のビット線がＶＳＳに接続され、他方のビット線がＶＤＤのプリチャージレベルとなる。このＶＤＤのプリチャージレベルは、ＮＭＯＳトランジスタを介してオープン状態のノードからのリークによって若干低下する恐れがある。また、プリチャージ状態であるため、ノイズが混入した場合にその影響を大きく受ける。そして、ビット線の容量が小さい程、このプリチャージレベルの低下やノイズの影響は大きくなる。
【００３７】
そこで、図４および図５の構成を用いると、読み出し動作時に一方のビット線がプリチャージ状態ではなくＶＤＤに接続されるため、このようなプリチャージレベルの低下は生じない。さらに、プリチャージ状態ではないため、ノイズの影響も低減できる。したがって、読み出しマージンを拡大でき、高いノイズ耐性が得られ、安定した読み出し動作が可能になる。また、高速読み出しも可能になる。
【００３８】
さらに、読み出し動作時以外では、メモリセルＭＣ内の２個のＮＭＯＳトランジスタ共に、ビット線の反対側となるノードがＶＤＤとなるため、サブスレッショルドリーク電流も低減でき、電源電圧の低電圧化にも対応可能である。なお、図４と図５のどちらのレイアウト構成を用いるかは、必要とされるワード線やビット線の本数及びピッチと回路面積などを勘案して適宜定めればよい。ただし、図４のレイアウト構成例は、図５のレイアウト構成例と比較して、各ワード線ＷＬの間に電源電圧配線ＶＤＤを挟む構成となるため、シールド効果によってワード線ＷＬ間のノイズの伝搬を低減できる利点がある。
【００３９】
以上、本実施の形態１の半導体装置を用いることで、ＲＯＭにおけるノイズ耐性の向上などが実現可能となる。
【００４０】
（実施の形態２）
前述した実施の形態１では、各メモリセルＭＣ内のＮＭＯＳトランジスタの一端をＶＤＤに接続することでノイズ耐性の向上を実現したが、本実施の形態２では、これに加えてビット線の容量の増大を図ることで更なるノイズ耐性の向上を実現する。図６は、本発明の実施の形態２による半導体装置において、図３のメモリアレイの構成例を示す回路図である。
【００４１】
図６に示すメモリアレイＡＲＹ３は、複数のワード線ＷＬ０〜ＷＬｎとそれと交差するビット線対ＢＬＴｍ，ＢＬＢｍを含み、各ワード線ＷＬが２本１組で構成されている。例えば、ＷＬ０は、互いに隣接するワード線ＷＬ０＿０とワード線ＷＬ０＿１によって構成され、これらが互いに接続されている。ワード線ＷＬ０（ＷＬ０＿０，ＷＬ０＿１）とビット線対ＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣ０が設けられ、ワード線ＷＬｎ（ＷＬｎ＿０，ＷＬｎ＿１）とビット線対ＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣｎが設けられる。
【００４２】
また、ビット線対ＢＬＴｍ，ＢＬＢｍに対応して、それと同一方向に延伸するコモンソース線ＣＳｍが備わり、更に、各ワード線ＷＬ０〜ＷＬｎにそれぞれ対応して、それと同一方向に延伸する電源電圧配線（電源電圧）ＶＤＤが備わっている。なお、ここでは、１対のビット線対ＢＬＴｍ，ＢＬＢｍのみを示しているが、実際には、複数対のビット線対が備わっている。
【００４３】
ＭＣ０は、４個のＮＭＯＳトランジスタＭＮ６０ｔ，ＭＮ６０ｂ，ＭＮ６０ｔ＿ｄ，ＭＮ６０ｂ＿ｄによって構成される。ＭＮ６０ｔは、ゲートがＷＬ０＿０に、ソース・ドレインの一方がＢＬＴｍに、他方がコモンソース線ＣＳｍにそれぞれ接続され、ＭＮ６０ｂは、ゲートがＷＬ０＿０に、ソース・ドレインの一方がＢＬＢｍに、他方が電源電圧ＶＤＤにそれぞれ接続される。そして、ＭＮ６０ｔ＿ｄは、ゲートがＷＬ０＿１に、ソース・ドレインの一方がＢＬＴｍにそれぞれ接続され、他方がオープン状態とされる。ＭＮ６０ｂ＿ｄは、ゲートがＷＬ０＿１に、ソース・ドレインの一方がＢＬＢｍにそれぞれ接続され、他方がオープン状態とされる。
【００４４】
これと同様に、ＭＣｎも、４個のＮＭＯＳトランジスタＭＮ６ｎｔ，ＭＮ６ｎｂ，ＭＮ６ｎｔ＿ｄ，ＭＮ６ｎｂ＿ｄによって構成される。ＭＮ６ｎｔは、ゲートがＷＬｎ＿０に、ソース・ドレインの一方がＢＬＴｍに、他方がＶＤＤにそれぞれ接続され、ＭＮ６ｎｂは、ゲートがＷＬｎ＿０に、ソース・ドレインの一方がＢＬＢｍに、他方がＣＳｍにそれぞれ接続される。そして、ＭＮ６ｎｔ＿ｄは、ゲートがＷＬｎ＿１に、ソース・ドレインの一方がＢＬＴｍにそれぞれ接続され、他方がオープン状態とされる。ＭＮ６ｎｂ＿ｄは、ゲートがＷＬｎ＿１に、ソース・ドレインの一方がＢＬＢｍにそれぞれ接続され、他方がオープン状態とされる。
【００４５】
このように、図６の構成例は、前述した図４の構成例と比較すると、各メモリセルＭＣ内にダミーのＮＭＯＳトランジスタを２個追加したようなものとなっている。すなわち、例えばＭＣ０では、図６のＭＮ６０ｔ，ＭＮ６０ｂが図４のＭＮ４０ｔ，ＭＮ４０ｂと同様の接続関係になっており、これに加えて、ＢＬＴｍとＢＬＢｍにそれぞれダミーのＮＭＯＳトランジスタＭＮ６０ｔ＿ｄとＭＮ６０ｂ＿ｄが接続されている。このダミーのＮＭＯＳトランジスタＭＮ６０ｔ＿ｄ，ＭＮ６０ｂ＿ｄは、読み出し動作時に、ＭＮ６０ｔ，ＭＮ６０ｂのゲート（すなわちＷＬ０）が活性化された際に同様に活性化され、ＢＬＴｍとＢＬＢｍのそれぞれの負荷容量を増大される機能を担う。なお、読み出し動作手順に関しては、図４と同様である。
【００４６】
以上のように、図６の構成例を用いると、図４の構成例と比較して各ビット線ＢＬＴｍ，ＢＬＢｍに接続されるＮＭＯＳトランジスタの数が２倍となるため、十分なビット線ＢＬＴｍ，ＢＬＢｍの負荷容量が得られる。したがって、図４の場合よりも更にノイズ耐性が向上すると共に安定した読み出し動作が可能となる。なお、図示はしないが、図６における２本１組のワード線（例えばＷＬ０＿０，ＷＬ０＿１）は、それぞれ個別に設けた２個のドライバ回路で同時に駆動されるように構成してもよいし、共通の１個のドライバ回路で駆動されるように構成してもよい。前者の場合には、必ずしも２本１組のワード線を互いに接続する必要はない。
【００４７】
図７は、図６のメモリアレイを変形した構成例を示す回路図である。図７に示すメモリアレイＡＲＹ４は、図６のメモリアレイＡＲＹ３と比較して、次の２点が異なっている。１点目は、２本１組のワード線ＷＬの一方が接地電圧ＶＳＳに固定されたことである。すなわち、例えば図７のメモリセルＭＣ０では、図６のＭＣ０における４個のＮＭＯＳトランジスタＭＮ６０ｔ，ＭＮ６０ｂ，ＭＮ６０ｔ＿ｄ，ＭＮ６０ｂ＿ｄに対応して４個のＮＭＯＳトランジスタＭＮ７０ｔ，ＭＮ７０ｂ，ＭＮ７０ｔ＿ｄ，ＭＮ７０ｂ＿ｄが備わっている。この内、ダミーとなるＮＭＯＳトランジスタＭＮ７０ｔ＿ｄ，ＭＮ７０ｂ＿ｄのゲートがＶＳＳに固定される。
【００４８】
２点目は、ダミーとなるＭＭＯＳトランジスタにおけるビット線ＢＬと異なる側のノードがコモンソース線ＣＳまたは電源電圧ＶＤＤに接続されたことである。すなわち、例えば、図７のＭＣ０では、ＭＮ７０ｔ＿ｄのソース・ドレインの一端がＭＮ７０ｔのソース・ドレインの一端と共通にコモンソース線ＣＳｍに接続され、ＭＮ７０ｂ＿ｄのソース・ドレインの一端がＭＮ７０ｂのソース・ドレインの一端と共通に電源電圧ＶＤＤに接続される。
【００４９】
このような構成例において、ダミーとなるＮＭＯＳトランジスタは、そのゲートのＶＳＳに伴い常にオフ状態を維持し、図６の場合と同様に、ＢＬＴｍとＢＬＢｍのそれぞれの負荷容量を増大される機能を担う。また、ダミーとなるＮＭＯＳトランジスタの一端は、ＶＤＤまたはＣＳに接続されているため、読み出し動作時以外では殆どサブスレッショルドリーク電流も発生しない。したがって、図６の場合と同様に、ノイズ耐性を向上でき、安定した読み出し動作が実現可能となる。
【００５０】
なお、図７の構成例においては、２本１組のワード線の一方をＶＳＳに固定したが、この一方のワード線を図６の場合と同様に他方のワード線と共に活性化させる構成とすることも可能である。この場合、消費電力が増大する恐れがあるが、各ビット線ＢＬＴｍ，ＢＬＢｍを、２つのＮＭＯＳトランジスタを介してＶＤＤまたはＣＳ（即ちＶＳＳ）に接続できるため、駆動能力が高く、高速な読み出しが実現可能となる。また、勿論、ビット線の容量も十分に確保できるため、安定した読み出し動作も可能である。さらに、図６または図７の構成例においては、各メモリセルＭＣ内にダミーのＮＭＯＳトランジスタを２個設ける構成としたが、許容される回路面積などに応じてこのようなダミーを４個や６個設けることも可能である。
【００５１】
図８は、図６または図７のメモリアレイにおいて、そのダミーとなるＮＭＯＳトランジスタの寄生容量を説明する図である。図８に示すように、ダミーとなるＮＭＯＳトランジスタＭＮ＿ｄには、ゲート−ドレイン間容量Ｃｇｄ、ゲート−ソース間容量Ｃｇｓ、基板−ドレイン間容量Ｃｂｄ、基板−ソース間容量Ｃｂｓといった各種寄生容量が存在する。これらの容量値は、ＭＮ＿ｄの各種電圧条件に依存して変化するものの、ビット線ＢＬＴｍとＶＳＳ間またはＢＬＴｍとＶＤＤ間の負荷容量として寄与させることが可能である。
【００５２】
図９は、図６のメモリアレイにおいて、そのレイアウト構成の一例を示すものであり、（ａ）はその概要を示す模式図、（ｂ）は（ａ）に対応したレイアウトイメージの回路図である。図９（ｂ）に示す回路は、図６の回路と等価である。図９（ａ）に示すレイアウト構成例では、２つのＮ型の拡散層ＮＤＦが設けられ、その上層に図示しないゲート絶縁膜を介してポリシリコン等からなる複数のゲート配線層ＰＯが設けられている。複数のゲート配線層ＰＯは、それぞれ、図６で述べたような２本１組のワード線（ワード線対）と、互いに近接するワード線対同士を分離する分離層に該当する。
【００５３】
図９（ａ），（ｂ）では、例えば、図６で述べたメモリセルＭＣｎに含まれる２本１組のワード線ＷＬｎ＿０，ＷＬｎ＿１がワード線対として隣接配置され、これと近接して、隣のメモリセルＭＣｎ−１に含まれるワード線対ＷＬｎ−１＿０，ＷＬｎ−１＿１が配置され、この２つのワード線対の間に分離層が配置される。ここで、分離層には接地電圧ＶＳＳが供給されており、これによって、互いに隣り合うメモリセル（ＭＣｎとＭＣｎ−１）が分離される。この分離層を用いることで、特許文献１にも記載されているように、酸化膜等による分離を行う場合に比べて小面積化が実現可能となる。
【００５４】
図９（ａ），（ｂ）において、ワード線対に含まれる２本のワード線の間の拡散層は、図示しないコンタクトホールを介して上部配線層のビット線ＢＬＴ又はＢＬＢに接続される。一方、この２本のワード線の両脇の拡散層においては、ダミーのＮＭＯＳトランジスタに対応するノードがコンタクトホールを設けないことでオープン状態とされ、正規のＮＭＯＳトランジスタに対応するノードが、図示しないコンタクトホールを介して上部配線層のＶＤＤまたはＣＳに接続される。
【００５５】
図１０は、図７のメモリアレイにおいて、そのレイアウト構成の一例を示すものであり、（ａ）はその概要を示す模式図、（ｂ）は（ａ）に対応したレイアウトイメージの回路図である。図１０（ｂ）に示す回路は、図７の回路と等価である。図１０（ａ）に示すレイアウト構成例では、図９の場合と同様に、２つのＮ型の拡散層ＮＤＦが設けられ、その上層に図示しないゲート絶縁膜を介してポリシリコン等からなる複数のゲート配線層ＰＯが設けられている。複数のゲート配線層ＰＯは、それぞれ、図７で述べたような２本１組のワード線（ワード線対）と、互いに近接するワード線対同士を分離する分離層に該当する。
【００５６】
図１０（ａ），（ｂ）では、例えば、図７で述べたメモリセルＭＣｎに含まれるワード線ＷＬｎおよびＶＳＳに固定されたワード線がワード線対として隣接配置され、これと近接して、隣のメモリセルＭＣｎ−１に含まれるワード線対（ＷＬｎ−１およびＶＳＳ）が配置され、この２つのワード線対の間に分離層が配置される。ここで、分離層には接地電圧ＶＳＳが供給されており、これによって、互いに隣り合うメモリセル（ＭＣｎとＭＣｎ−１）が分離される。ここで、ワード線対に含まれる２本のワード線の間の拡散層は、図示しないコンタクトホールを介して上部配線層のＶＤＤまたはＣＳに接続される。一方、この２本のワード線の両脇の拡散層は、それぞれ図示しないコンタクトホールを介して上部配線層のビット線ＢＬＴ又はＢＬＢに接続される。
【００５７】
このようなレイアウト構成では、小面積化が可能となる一方で、図１で述べたようにＲＯＭの容量自体が小さいと、例えば図１３（ｄ）のように１つのメモリセルを２個のＮＭＯＳトランジスタで構成する場合では、ビット線の容量が十分に確保できない恐れがある。そこで、図９や図１０のように、１つのメモリセルを４個（又はそれ以上）のＮＭＯＳトランジスタで構成することで、必要最小限の回路面積の中でビット線の容量を十分に確保することが可能となる。
【００５８】
以上、本実施の形態２の半導体装置を用いることで、実施の形態１の場合よりも更に安定した読み出し動作が可能となる。
【００５９】
（実施の形態３）
本実施の形態３では、実施の形態１で述べた図４の構成例を変形した構成例について説明する。図１１は、本発明の実施の形態３による半導体装置において、そのメモリアレイの構成例を示す回路図である。図１１に示すメモリアレイＡＲＹ５は、図４と同様に、１つのメモリセルＭＣ内に２つのＮＭＯＳトランジスタを備え、その接続関係も図４とほぼ同様なものとなっている。図４との違いは、図４ではワード線ＷＬの延伸方向と同じ方向に電源電圧配線ＶＤＤが備わり、ビット線ＢＬの延伸方向と同じ方向にコモンソース線ＣＳが備わっていたのに対して、図１１では、逆にＷＬの延伸方向と同じ方向にＣＳが備わり、ＢＬの延伸方向と同じ方向にＶＤＤが備わっていることである。
【００６０】
すなわち、図１１においては、複数のワード線ＷＬ０〜ＷＬｎと、その各ワード線に対応して複数のコモンソース線ＣＳ０〜ＣＳｎが同一方向に延伸し、このＷＬ０〜ＷＬｎおよびＣＳ０〜ＣＳｎと交差する方向に、ビット線対ＢＬＴｍ，ＢＬＢｍと電源電圧配線ＶＤＤが延伸する。ＷＬ０とＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣ０が設けられ、ＷＬｎとＢＬＴｍ，ＢＬＢｍの交点には、メモリセルＭＣｎが設けられる。ＭＣ０は、２個のＮＭＯＳトランジスタＭＮ１１０ｔ，ＭＮ１１０ｂによって構成され、ＭＮ１１０ｔの各ノードは、ＷＬ０とＢＬＴｍとＶＤＤに接続され、ＭＮ１１０ｂの各ノードは、ＷＬ０とＢＬＢｍとＣＳ０に接続される。また、ＭＣｎは、２個のＮＭＯＳトランジスタＭＮ１１ｎｔ，ＭＮ１１ｎｂによって構成され、ＭＮ１１ｎｔの各ノードは、ＷＬｎとＢＬＴｍとＣＳｎに接続され、ＭＮ１１ｎｂの各ノードは、ＷＬｎとＢＬＢｍとＶＤＤに接続される。
【００６１】
このような構成を用いると、図４の場合と同様に、安定した読み出し動作が可能になることに加えて、図４の場合と比較して読み出し動作時に駆動するコモンソース線ＣＳの数が少なくてよいため、消費電流を低減できる。具体的に説明すると、図４および図１１では、１対のビット線対ＢＬＴｍ，ＢＬＢｍしか示していないが、実際には、ワード線ＷＬ０〜ＷＬｎと交差する形で複数対のビット線対ＢＬＴ０／ＢＬＢ０〜ＢＬＴｍ／ＢＬＢｍが設けられる。そして、図４の場合では、更に、各ビット線対のそれぞれに対応して複数のコモンソース線ＣＳ０〜ＣＳｍが設けられる。
【００６２】
ここで、図４の構成例で読み出し動作を行う際には、例えばワード線ＷＬ０を活性化すると共に複数のコモンソース線ＣＳ０〜ＣＳｍ全てをＶＤＤからＶＳＳに駆動する必要がある。したがって、この駆動に伴う消費電流が大きくなる。一方、図１１の構成例で読み出し動作を行う際には、例えばワード線ＷＬ０を活性化すると共に１本のコモンソース線ＣＳ０をＶＤＤからＶＳＳに駆動すればよい。したがって、この駆動に伴う消費電流を低減できる。また、他の効果として、ビット線対ＢＬＴｍ，ＢＬＢｍと同一方向にコモンソース線ＣＳではなく電源電圧配線ＶＤＤが延伸する構成となっているため、読み出し動作時にＢＬＴｍ，ＢＬＢｍに対して誘起される線間ノイズが低減できる。ただし、図４のようなコモンソース線ＣＳの配置構成でも、ＢＬＴｍ，ＢＬＢｍを差動増幅することで同相ノイズは低減可能である。
【００６３】
図１２は、図１１のメモリアレイにおいて、その周辺回路の一部を含めた構成例を示す回路図である。図１２においては、互いに隣接する２本のワード線ＷＬを１組として、この各組毎に１本のコモンソース線ＣＳが設けられている。すなわちＷＬ０，ＷＬ１に対応してＣＳ０１が設けられ、ＷＬｎ−１，ＷＬｎに対応してＣＳｉｊが設けられる。各ワード線ＷＬ０〜ＷＬｎは、ワードドライバＷＤによって駆動され、ＷＤは、制御回路ＣＴＬからのアドレスデコード信号ＸＤＥＣおよび制御信号（リードイネーブル信号）ＲＥを受けて所定のワード線を活性化する。
【００６４】
また、各コモンソース線ＣＳ０１〜ＣＳｉｊは、コモンソースドライバＣＳＤによって駆動され、ＣＳＤは、例えばＷＬ０とＷＬ１のＮＯＲ演算によってＣＳ０１を駆動し、同様にＷＬｎ−１とＷＬｎのＮＯＲ演算によってＣＳｉｊを駆動する。これによって、例えばＷＬ０またはＷＬ１が活性化された際には、ＣＳ０１がＶＳＳに駆動される。このように、複数のワード線に対して１本のコモンソース線を対応させることで、コモンソースドライバＣＳＤやコモンソース線ＣＳの面積効率を高めることが可能になる。
【００６５】
また、各ビット線ＢＬＴｍ，ＢＬＢｍは、それぞれＹスイッチ（ＰＭＯＳトランジスタ）ＹＳｍｔ，ＹＳｍｂを介してセンスアンプ回路ＳＡに接続される。Ｙスイッチは、図３でのカラムスイッチＹＳＷに対応し、センスアンプ回路ＳＡは、図３での読み出しアンプＲＤ＿ＡＭＰに対応する。ＹＳｍｔ，ＹＳｍｂは、制御回路ＣＴＬからの制御信号（ＹＳイネーブル信号）ＹＳＥを受けてオンとなり、ＳＡは、ＣＴＬからの制御信号（センスアンプイネーブル信号）ＳＡＥを受けて、ＢＬＴｍとＢＬＢｍ間の電位差を差動増幅する。更に、各ビット線ＢＬＴｍ，ＢＬＢｍには、プリチャージ回路ＰＲＥ＿Ｃが接続される。ＰＲＥ＿Ｃは、２つのＰＭＯＳトランジスタを含み、制御回路ＣＴＬからの制御信号（プリチャージ信号）ＰＲＥを受けた際に、２つのＰＭＯＳトランジスタを介してＢＬＴｍ，ＢＬＢｍを電源電圧ＶＤＤに接続する。
【００６６】
以上、本実施の形態３の半導体装置を用いることで、実施の形態１の場合と同様の安定した読み出し動作に加えて、消費電力の低減などが実現可能となる。なお、ここでは、図４の構成例を変形して、ワード線と同一方向にコモンソース線を設ける構成例を示したが、同様に、例えば実施の形態２の図９や図１０に対して同様の変形を行うことも可能である。すなわち、例えば、図９や図１０において、ＶＤＤとＣＳを入れ替えたようなレイアウト構成にすればよい。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【産業上の利用可能性】
【００６８】
本発明による半導体装置は、特に、システムＬＳＩ等に用いられる小容量のマスクＲＯＭに適用して有益な技術であり、これに限らず、マスクＲＯＭ全般に対して広く適用可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１による半導体装置において、それを用いたシステム構成の一例を示す概略図である。
【図２】図１において、そのシステムＬＳＩの構成例を示すブロック図である。
【図３】図２の半導体装置において、そのＲＯＭの概略構成例を示すブロック図である。
【図４】本発明の実施の形態１による半導体装置において、図３のメモリアレイの構成例を示す回路図である。
【図５】図４を変形したメモリアレイの構成例を示す回路図である。
【図６】本発明の実施の形態２による半導体装置において、図３のメモリアレイの構成例を示す回路図である。
【図７】図６のメモリアレイを変形した構成例を示す回路図である。
【図８】図６または図７のメモリアレイにおいて、そのダミーとなるＮＭＯＳトランジスタの寄生容量を説明する図である。
【図９】図６のメモリアレイにおいて、そのレイアウト構成の一例を示すものであり、（ａ）はその概要を示す模式図、（ｂ）は（ａ）に対応したレイアウトイメージの回路図である。
【図１０】図７のメモリアレイにおいて、そのレイアウト構成の一例を示すものであり、（ａ）はその概要を示す模式図、（ｂ）は（ａ）に対応したレイアウトイメージの回路図である。
【図１１】本発明の実施の形態３による半導体装置において、そのメモリアレイの構成例を示す回路図である。
【図１２】図１１のメモリアレイにおいて、その周辺回路の一部を含めた構成例を示す回路図である。
【図１３】本発明の前提として検討したＲＯＭにおけるメモリアレイの概略構成例を示すものであり、（ａ）〜（ｄ）は、それぞれ異なる構成例を示す回路図である。
【図１４】図１３（ｄ）のメモリアレイにおいて、ビット線の容量とノイズ耐性の関係を説明する図である。
【符号の説明】
【００７０】
ＳＹＳ＿ＬＳＩ  システムＬＳＩ
ＣＣＤ  ＣＣＤカメラ
ＫＥＹ  キーボード
ＬＣＤ  ディスプレイ
ＳＰＫ  スピーカ
ＭＩＣ  マイク
ＲＦ  無線処理部
ＡＮＴ  アンテナ
Ｉ／Ｏ  外部入出力回路
ＬＯＧ  ロジック回路
ＢＳＣ  バスステートコントローラ
ＡＤＣ  Ａ／Ｄコンバータ
ＦＵＳＥ  フューズ
ＬＴ  ラッチ回路
ＭＵＸ  マルチプレクサ
ＲＤ＿ＡＭＰ  読み出しアンプ
ＹＳＷ  カラムスイッチ
ＡＲＹ  メモリアレイ
ＣＴＬ  制御回路
ＷＤ  ワードドライバ
ＭＮ  ＮＭＯＳトランジスタ
ＷＬ  ワード線
ＢＬＴ，ＢＬＢ  ビット線
ＣＳ  コモンソース線
ＶＤＤ  電源電圧
ＶＳＳ  接地電圧
ＭＣ  メモリセル
Ｃ  容量
ＰＯ  ゲート配線層
ＮＤＦ  拡散層
ＣＳＤ  コモンソースドライバ
ＳＡ  センスアンプ回路
ＹＳ  Ｙスイッチ
ＰＲＥ＿Ｃ  プリチャージ回路
ＩＮＶ  インバータ回路
ＰＳＷ  プリチャージスイッチ
ＣＳＷ  コモンソーススイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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