(57)【要約】【課題】高価なテスターを利用することなく、性能を自己診断することができる送信装置を提供すること。【解決手段】送信装置は、パラレルシリアル変換部１０１，１０２，１０３と、クロック信号送信部１０４と、既知パラレルデータをパラレルシリアル変換部１０１，１０２，１０３に入力する既知パラレルデータ生成部１０７と、クロック信号送信部１０４が出力するクロック信号を、データ信号における１ＵＩ分、順次シフトさせるためのクロックシフト部１０５と、１ＵＩ分シフトされたクロック信号を用いて、各既知パラレルデータがそれぞれシリアル化された各データ信号を、それぞれサンプリングするＤＦＦ１０９ａ，１０９ｂ，１０９ｃと、サンプリング結果と既知パラレルデータとを比較して、自装置が正常であるか否かを診断して、当該診断結果を出力する診断処理部１０８とを備える。【選択図】図１
2008035506.tif 000002
【特許請求の範囲】
【請求項１】
データ信号及び受信装置側で前記データ信号を再生するために用いられるクロック信号を前記受信装置との間で単一方向通信するための送信装置であって、
ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換して前記データ信号として前記受信装置に送信するｍ個のパラレルシリアル変換部と、
前記クロック信号を前記受信装置に送信するクロック信号送信部と、
自装置が正常であるか否かを自己診断する際、既知のｎビットパラレルデータを既知パラレルデータとして生成し、各前記パラレルシリアル変換部に入力する既知パラレルデータ生成部と、
自装置が正常であるか否かを自己診断する際、前記クロック信号と前記既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、前記データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるためのシフト部と、
自装置が正常であるか否かを自己診断する際、前記時間的ずれが生じている前記クロック信号を用いて、各前記既知パラレルデータがそれぞれシリアル化された各前記データ信号を、それぞれサンプリングするｍ個のサンプリング部と、
各前記サンプリング部によるサンプリング結果と前記既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、自装置が正常であるか否かを診断して、当該診断結果を出力する診断処理部とを備える、送信装置。
【請求項２】
前記シフト部は、前記クロック信号を、前記データ信号における１ＵＩ分、順次シフトさせるためのクロックシフト部であり、
前記ｍ個のサンプリング部は、前記クロックシフト部によって１ＵＩ分シフトされた前記クロック信号を用いて、各前記既知パラレルデータがそれぞれシリアル化された各前記データ信号を、それぞれサンプリングすることを特徴とする、請求項１に記載の送信装置。
【請求項３】
前記クロック信号送信部は、
前記ｎビットパラレルデータと同一の周波数を有しておりかつ中間のビットでＨ―Ｌが遷移するｎビットのクロック用パラレルデータを、シリアルデータに変換することによって、前記クロック信号を生成するクロック信号生成シリアライザーと、
前記クロック信号生成シリアライザーが生成した前記クロック信号を前記受信装置に送信する送信部とを含み、
前記クロックシフト部は、前記クロック信号生成シリアライザーが立ち上がり又は立ち下がりを１ビットずつシフトしながらｎビットのシリアルデータを出力するためのｎビットの診断用パラレルデータを、前記クロック信号生成シリアライザーに対して順次入力することによって、前記クロック信号送信部が出力する前記クロック信号を、順次、前記データ信号における１ＵＩ分ずつシフトさせることを特徴とする、請求項２に記載の送信装置。
【請求項４】
前記クロック信号送信部は、
前記クロック信号を生成するためのＰＬＬ（ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記ＰＬＬ回路が生成した前記クロック信号を前記受信装置に送信する送信部とを含み、
前記クロックシフト部は、前記ＰＬＬ回路が生成した前記クロック信号を、順次、前記データ信号における１ＵＩ分ずつ遅延させることを特徴とする、請求項２に記載の送信装置。
【請求項５】
前記クロックシフト部は、前記クロック信号の立ち上がり又は立ち下がりを、所定の範囲分、前記クロック信号送信部に連続的又は段階的にシフトさせ、
各前記サンプリング部は、前記クロック信号がずれる毎に、前記データ信号をそれぞれサンプリングし、
前記診断処理部は、各前記サンプリング部によるサンプリング結果と前記既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、ジッターを測定することを特徴とする、請求項２に記載の送信装置。
【請求項６】
前記診断処理部は、前記ジッターが所定の条件を満たしていない場合、自装置は不良であると判断することを特徴とする、請求項５に記載の送信装置。
【請求項７】
前記既知パラレルデータ生成部、前記シフト部、前記ｍ個のサンプリング部、及び前記診断処理部の起動を制御するための起動制御部をさらに備えることを特徴とする、請求項１に記載の送信装置。
【請求項８】
前記クロックシフト部は、前記クロック信号の立ち上がり又は立ち下がりが前記データ信号の立ち上がり又は立ち下がり時点から、１／２ＵＩ分シフトしているように、前記クロック信号送信部に、前記クロック信号を順次１ＵＩ分ずつシフトさせることを特徴とする、請求項２に記載の送信装置。
【請求項９】
前記クロックシフト部は、前記クロック信号を順次遅延させることによって、前記クロック信号を順次１ＵＩ分ずつシフトさせることを特徴とする、請求項２に記載の送信装置。
【請求項１０】
前記シフト部は、前記既知パラレルデータがシリアル化されたデータ信号を、前記データ信号における１ＵＩ分、順次シフトさせるためのデータ信号シフト部であり、
前記ｍ個のサンプリング部は、前記クロック信号を用いて、前記データ信号シフト部によって１ＵＩ分シフトされた前記データ信号を、それぞれサンプリングすることを特徴とする、請求項１に記載の送信装置。
【請求項１１】
データ信号及び受信機器側で前記データ信号を再生するために用いられるクロック信号を前記受信機器に対して単一方向に送信することによって、前記受信機器を動作させるための電子機器であって、
ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換して前記データ信号として前記受信機器に送信するｍ個のパラレルシリアル変換部と、
前記クロック信号を前記受信機器に送信するクロック信号送信部と、
自機器が正常であるか否かを自己診断する際、既知のｎビットパラレルデータを既知パラレルデータとして生成し、各前記パラレルシリアル変換部に入力する既知パラレルデータ生成部と、
自装置が正常であるか否かを自己診断する際、前記クロック信号と前記既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、前記データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるためのシフト部と、
自機器が正常であるか否かを自己診断する際、前記時間的ずれが生じている前記クロック信号を用いて、各前記既知パラレルデータがそれぞれシリアル化された各前記データ信号を、それぞれサンプリングするｍ個のサンプリング部と、
各前記サンプリング部によるサンプリング結果と前記既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、自機器が正常であるか否かを診断して、当該診断結果を出力する診断処理部とを備える、電子機器。
【請求項１２】
データ信号及び受信装置側で前記データ信号を再生するために用いられるクロック信号を前記受信装置に対して単一方向に送信する送信装置において、自装置が正常であるか否かを自己診断するための方法であって、
前記送信装置には、
ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換して前記データ信号として前記受信装置に送信するｍ個のパラレルシリアル変換部と、
前記クロック信号を前記受信装置に送信するクロック信号送信部とが含まれており、
既知のｎビットパラレルデータを既知パラレルデータとして生成し、各前記パラレルシリアル変換部に入力するステップと、
前記クロック信号と前記既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、前記データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるステップと、
前記時間的ずれが生じている前記クロック信号を用いて、各前記既知パラレルデータがそれぞれシリアル化された各前記データ信号を、それぞれサンプリングするステップと、
サンプリング結果と前記既知パラレルデータとを比較して、自機器が正常であるか否かを診断するステップとを備える、送信装置の自己診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号及び受信装置側でデータ信号を再生するために用いられるクロック信号を受信装置との間で単一方向通信するための送信装置及び電子機器に関し、より特定的には、自装置及び自機器が正常であるか否かを自ら診断するための自己診断機能を備える送信装置及び電子機器並びにそれらに用いられる自己診断方法に関する。
【背景技術】
【０００２】
近年、ディスプレイ・インターフェースの標準規格として、ＤＶＩ（Ｄｉｇｉｔａｌ  Ｖｉｓｕａｌ  Ｉｎｔｅｒｆａｃｅ）やＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）と呼ばれる規格が利用されている。これらの規格において、送信装置は、デジタル信号のままデータ信号及びクロック信号を受信装置に送信する。受信装置は、送られてきたクロック信号を利用して、データ信号を検出する。これらの規格は、送信装置から受信装置への単一方向通信にのみ利用される。
【０００３】
図１３は、ＤＶＩを利用して送信側の電子機器９０から受信側の受信機器９３にデータが送信されるときの一般的なシステム概念を示すブロック図である。図１３において、電子機器９０は、データ源９１と、送信装置９２とを含む。データ源９１が出力したパラレルのデジタルデータは、送信装置９２に入力され、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２に変換される。送信装置９２は、シリアルのデジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２を受信装置９４に送信すると共に、データ源９１から出力されたパラレルのデジタルデータと同一の周波数を有するクロック信号ＴｘＣも受信装置９４に送信する。デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２並びにクロック信号ＴｘＣは、専用のケーブル９６を介して、受信装置９４に転送される。受信装置９４は、デジタル信号Ｔｘ０、Ｔｘ１、及びＴｘ２及びクロック信号ＴｘＣを利用して、データ源９１が出力したデジタルデータを再生して、出力部９５に送る。出力部９５は、受信装置９４からのデジタルデータに基づいて、画像等を出力する。
【０００４】
図１４は、従来の送信装置９２の機能的構成を示すブロック図である。図１４において、送信装置９２は、第１〜第３のパラレルシリアル変換部９２１，９２２，９２３と、ＴｘＰＬＬ（送信用ＰＬＬ回路）９２４と、分周回路９２５と、差動出力回路９２６とを含む。
【０００５】
ＴｘＰＬＬ９２４には、２５ＭＨｚ以上８２．５ＭＨｚ以下のピクセルクロックが入力される。ＴｘＰＬＬ９２４は、ピクセルクロックの周波数を１０倍し、クロックＴｘＣＫとして出力する。クロックＴｘＣＫは、パラレルシリアル変換器（図上、１０ｔｏ１と表記）９２１ａ，９２２ａ，９２３ａに入力される。さらに、クロックＴｘＣＫの周波数は、分周回路９２５によって、１／１０倍され、差動出力回路９２６に入力される。差動出力回路９２６は、入力される信号を差動信号に変換して、差動のクロック信号ＴｘＣとして出力する。
【０００６】
第１〜第３のパラレルシリアル変換部９２１，９２２，９２３には、それぞれ、１０ビットのパラレルデジタルデータである送信データが入力される。当該パラレルデジタルデータの周波数は、ピクセルクロックと同一である。パラレルシリアル変換器９２１ａ，９２２ａ，９２３ａは、パラレルデータをシリアルデータに変換するためのシリアライザーである。パラレルシリアル変換器９２１ａ，９２２ａ，９２３ａは、ＰＬＬ回路９２４から入力される１０倍のクロックであるクロックＴｘＣＫを使って、１０ビットのパラレルデータである送信データを、シリアルデータに変換して、出力する。パラレルシリアル変換器９２１ａ，９２２ａ，９２３ａから出力されたシリアルデータは、それぞれ、差動出力回路９２１ｂ，９２２ｂ，９２３ｂに入力される。差動出力回路９２１ｂ，９２２ｂ，９２３ｂは、それぞれ、入力されたシリアルデータを差動信号に変換して、差動のデータ信号Ｔｘ０，Ｔｘ１，Ｔｘ２として出力する。
【０００７】
このようにして送信装置９２から出力されたクロック信号ＴｘＣ、及びデータ信号Ｔｘ０，Ｔｘ１，Ｔｘ２は、それぞれ、５０Ωで整合されたケーブル９３０，９２７，９２８，９２９を介して、受信装置側へと転送される。なお、ここでは、差動信号の電位差は、それぞれ、３．３Ｖであると仮定しているがそれ以外であってもよい。
【０００８】
図１５は、送信装置９２から出力されるデータ信号Ｔｘ０，Ｔｘ１，Ｔｘ２及びクロック信号ＴｘＣの一例を示す図である。データ信号及びクロック信号は、差動信号であるので、ＨとＬとが反転しながら、伝送される。図１５に示す例において、データが“１”から“０”に遷移する場合、ＨとＬとの反転が行われる。図１５に示すように、データ信号Ｔｘ０，Ｔｘ１，Ｔｘ２とクロック信号ＴｘＣとは、同期しながら、伝送される。
【０００９】
以上のように、ＤＶＩなどの規格では、データ信号とクロック信号とが、送信側から受信側に単一方向で転送されることとなる。なお、ＤＶＩでは、データ信号Ｔｘ０，Ｔｘ１，Ｔｘ２にそれぞれ、ＲＧＢが割り当てられている。なお、ＤＶＩについては、特許文献１等に記載されている。
【特許文献１】特開２００３−２１８８４３号公報
【特許文献２】特開２００１−３０８８８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
さて、これらの規格では、非常に高速なデジタルデータが送信されるので、送信装置９２が正常に動作しなければ、受信側でデータを再生することができなくなる。そのため、送信装置９２が正常に動作しているか否かを高精度に診断しなければならない。
【００１１】
従来、送信装置９２が正常に動作しているか否かを診断するためには、一般的に以下のような方法がとられていた。すなわち、送信装置９２の出力側にテスター（図示せず）を取り付けて、既知のデータを送信装置９２に送信させ、当該テスターが当該既知のデータを正常に受信することができるか否かに基づいて、送信装置９２が正常に動作しているか否かを診断する。これにより、もし、当該テスターによって受信されたデータが送信した既知のデータと異なっている場合、送信装置９２に何らかの不具合が存在しているものと診断することができる。
【００１２】
しかし、これらの規格で転送される送信データは非常に高速であるので、診断用のテスターも高速に動作しなければならない。高速かつ高精度にテスターを動作させるための機能を盛り込むことによって、当該テスターは、非常に高価なものとならざるを得なかった。
【００１３】
なお、ＩＥＥＥ１３９４規格における通信制御回路に関する発明であれば、テスターを利用せずに当該通信制御回路内で自己診断することができる発明が開示されているが（特許文献２参照）、ＤＶＩやＨＤＭＩ、ＬＶＤＳのように、データ信号及びクロック信号を送信装置から、受信装置に対して、単一方向に送信するような規格においては、自己診断に関する発明は提案されていない。
【００１４】
それゆえ、本発明の目的は、データ信号及びクロック信号を受信装置との間で単一方向通信するための通信規格において、高価なテスターを利用することなく、性能を自己診断することができる送信装置及び電子機器並びにそれらに用いられる自己診断方法を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明は、以下のような特徴を有する。本発明は、データ信号及び受信装置側でデータ信号を再生するために用いられるクロック信号を受信装置との間で単一方向通信するための送信装置であって、ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換してデータ信号として受信装置に送信するｍ個のパラレルシリアル変換部と、クロック信号を受信装置に送信するクロック信号送信部と、自装置が正常であるか否かを自己診断する際、既知のｎビットパラレルデータを既知パラレルデータとして生成し、各パラレルシリアル変換部に入力する既知パラレルデータ生成部と、自装置が正常であるか否かを自己診断する際、クロック信号と既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるためのシフト部と、自装置が正常であるか否かを自己診断する際、時間的ずれが生じているクロック信号を用いて、各既知パラレルデータがそれぞれシリアル化された各データ信号を、それぞれサンプリングするｍ個のサンプリング部と、各サンプリング部によるサンプリング結果と既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、自装置が正常であるか否かを診断して、当該診断結果を出力する診断処理部とを備える。
【００１６】
本発明によれば、既知パラレルデータをシリアル化したデータ信号が１ビット分ずつクロック信号を用いてサンプリングされるので、送信装置は、既知パラレルデータの１ビット分とサンプリング結果とを比較することによって、自装置が正常であるか否かを自己診断することができる。したがって、データ信号及びクロック信号を受信装置との間で単一方向通信するための通信規格において、高価なテスターを利用することなく、性能を自己診断することができる送信装置が提供されることとなる。
【００１７】
好ましくは、シフト部は、クロック信号を、データ信号における１ＵＩ分、順次シフトさせるためのクロックシフト部であり、ｍ個のサンプリング部は、クロックシフト部によって１ＵＩ分シフトされたクロック信号を用いて、各既知パラレルデータがそれぞれシリアル化された各データ信号を、それぞれサンプリングするとよい。
【００１８】
これにより、既知パラレルデータをシリアル化したデータ信号が、１ビット分ずつシフトしたクロック信号を用いてサンプリングされるので、送信装置は、既知パラレルデータの１ビット分とサンプリング結果とを比較することによって、自装置が正常であるか否かを自己診断することができる。
【００１９】
好ましくは、クロック信号送信部は、ｎビットパラレルデータと同一の周波数を有しておりかつ中間のビットでＨ―Ｌが遷移するｎビットのクロック用パラレルデータを、シリアルデータに変換することによって、クロック信号を生成するクロック信号生成シリアライザーと、クロック信号生成シリアライザーが生成したクロック信号を受信装置に送信する送信部とを含み、クロックシフト部は、クロック信号生成シリアライザーが立ち上がり又は立ち下がりを１ビットずつシフトしながらｎビットのシリアルデータを出力するためのｎビットの診断用パラレルデータを、クロック信号生成シリアライザーに対して順次入力することによって、クロック信号送信部が出力するクロック信号を、順次、データ信号における１ＵＩ分ずつシフトさせるとよい。
【００２０】
これにより、クロック信号生成シリアライザーに一定のパターン化された診断用パラレルデータを入力するだけで、クロック信号を１ＵＩ分ずつシフトすることができることとなり、非常に簡潔に自己診断することができる送信装置を提供することが可能となる。
【００２１】
好ましくは、クロック信号送信部は、クロック信号を生成するためのＰＬＬ（ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、ＰＬＬ回路が生成したクロック信号を受信装置に送信する送信部とを含み、クロックシフト部は、ＰＬＬ回路が生成したクロック信号を、順次、データ信号における１ＵＩ分ずつ遅延させるとよい。
【００２２】
これにより、クロック信号を１ＵＩ分ずつシフトすることができることとなり、非常に簡潔に自己診断することができる送信装置を提供することが可能となる。
【００２３】
好ましくは、クロックシフト部は、クロック信号の立ち上がり又は立ち下がりを、所定の範囲分、クロック信号送信部に連続的又は段階的にシフトさせ、各サンプリング部は、クロック信号がずれる毎に、データ信号をそれぞれサンプリングし、診断処理部は、各サンプリング部によるサンプリング結果と既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、ジッターを測定するとよい。
【００２４】
これにより、送信装置は、たとえば、データ信号の立ち上がり時期などの所定の範囲において、ジッターを自己測定することができることとなる。
【００２５】
たとえば、診断処理部は、ジッターが所定の条件を満たしていない場合、自装置は不良であると判断するとよい。
【００２６】
これにより、ジッター測定による高精度な自己診断を実現することができる。
【００２７】
たとえば、既知パラレルデータ生成部、クロックシフト部、ｍ個のサンプリング部、及び診断処理部の起動を制御するための起動制御部をさらに備えるとよい。
【００２８】
これにより、起動制御部に自己診断機能を全体的に制御させることができるので、容易に自己診断を行うことができる。特に、送信装置が電子機器に実装された後であっても、自己診断が容易となる。
【００２９】
好ましくは、クロックシフト部は、クロック信号の立ち上がり又は立ち下がりがデータ信号の立ち上がり又は立ち下がり時点から、１／２ＵＩ分シフトしているように、クロック信号送信部に、クロック信号を順次１ＵＩ分ずつシフトさせるとよい。
【００３０】
これにより、データ信号が安定した状態でサンプリングが行われることとなるので、自己診断の精度が向上することとなる。
【００３１】
好ましくは、クロックシフト部は、クロック信号を順次遅延させることによって、クロック信号を順次１ＵＩ分ずつシフトさせるとよい。
【００３２】
これにより、クロック信号を１ＵＩ分ずつシフトすることができることとなり、簡潔に自己診断することができる送信装置を提供することが可能となる。
【００３３】
好ましくは、シフト部は、既知パラレルデータがシリアル化されたデータ信号を、データ信号における１ＵＩ分、順次シフトさせるためのデータ信号シフト部であり、ｍ個のサンプリング部は、クロック信号を用いて、データ信号シフト部によって１ＵＩ分シフトされたデータ信号を、それぞれサンプリングするとよい。
【００３４】
これにより、クロック信号を１ＵＩ分ずつシフトされる構成以外に、データ信号を１ＵＩ分ずつシフトさせることによって自己診断が可能な送信装置が提供されることとなる。
【００３５】
また、本発明は、データ信号及び受信機器側でデータ信号を再生するために用いられるクロック信号を受信機器に対して単一方向に送信することによって、受信機器を動作させるための電子機器であって、ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換してデータ信号として受信機器に送信するｍ個のパラレルシリアル変換部と、クロック信号を受信機器に送信するクロック信号送信部と、自機器が正常であるか否かを自己診断する際、既知のｎビットパラレルデータを既知パラレルデータとして生成し、各パラレルシリアル変換部に入力する既知パラレルデータ生成部と、自装置が正常であるか否かを自己診断する際、クロック信号と既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるためのシフト部と、自機器が正常であるか否かを自己診断する際、時間的ずれが生じているクロック信号を用いて、各既知パラレルデータがそれぞれシリアル化された各データ信号を、それぞれサンプリングするｍ個のサンプリング部と、各サンプリング部によるサンプリング結果と既知パラレルデータ生成部が生成した既知パラレルデータとを比較して、自機器が正常であるか否かを診断して、当該診断結果を出力する診断処理部とを備える。
【００３６】
また、本発明は、データ信号及び受信装置側でデータ信号を再生するために用いられるクロック信号を受信装置に対して単一方向に送信する送信装置において、自装置が正常であるか否かを自己診断するための方法であって、送信装置には、ｍ（ｍは１以上の整数）個のｎ（ｎは２以上の整数）ビットパラレルデータをそれぞれシリアルデータに変換してデータ信号として受信装置に送信するｍ個のパラレルシリアル変換部と、クロック信号を受信装置に送信するクロック信号送信部とが含まれており、既知のｎビットパラレルデータを既知パラレルデータとして生成し、各パラレルシリアル変換部に入力するステップと、クロック信号と既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれを、データ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分、順次シフトさせるステップと、時間的ずれが生じているクロック信号を用いて、各既知パラレルデータがそれぞれシリアル化された各データ信号を、それぞれサンプリングするステップと、サンプリング結果と既知パラレルデータとを比較して、自機器が正常であるか否かを診断するステップとを備える。
【発明の効果】
【００３７】
以上、本発明によれば、データ信号及びクロック信号を受信装置との間で単一方向通信するための通信規格において、高価なテスターを利用することなく、性能を自己診断することができる送信装置及び電子機器並びにそれらに用いられる自己診断方法が提供されることとなる。
【００３８】
本発明のこれらおよび他の目的、特徴、局面、効果は、添付図面と照合して、以下の詳細な説明から一層明らかになるであろう。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について図面を参照しながら説明する。なお、送信側と受信側との関係を示すシステム概念は、従来と同様であるので、一例として、図１３を援用する。しかし、本発明は、データ信号及び受信装置側でデータ信号を再生するために用いられるクロック信号が送信装置から受信装置に対して単一方向に送信される規格において全て適用可能であるので、図１３に示すようなシステム概念に限定されるものではない。すなわち、本発明で用いられるデータ信号は、Ｔｘ０，Ｔｘ１，Ｔｘ２の３つに限られるものではなく、ｍ（ｍは１以上の整数）個のデータ信号が送信装置から受信装置に単一方向通信されるものとする。当然、データ信号の数が３以外であれば、以下に説明する送信装置内部で必要な構成の数も異なることとなるが、必要に応じて、その都度、補足説明する。ただし、説明を簡単にするために、基本的には、データ信号の数は３であるとして説明する。
【００４０】
（第１の実施形態）
図１は、本発明の第１の実施形態における送信装置１００の機能的構成を示すブロック図である。図１において、送信装置１００は、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３と、クロック信号送信部１０４と、クロックシフト部１０５と、起動制御部１０６と、既知パラレルデータ生成部１０７と、診断処理部１０８と、ＤＦＦ（Ｄフリップフロップ）１０９ａ，１０９ｂ，１０９ｃと、ＴｘＰＬＬ（送信用ＰＬＬ回路）１１０と、レシーバー１１１ａ，１１１ｂ，１１１ｃ，１１１ｄとを備える。第１のパラレルシリアル変換部１０１は、パラレルシリアル変換器（図上、ｎｔｏ１と表記。以下同様）１０１ａと、差動出力回路１０１ｂとを含む。第２のパラレルシリアル変換部１０２は、パラレルシリアル変換器１０２ａと、差動出力回路１０２ｂとを含む。第３のパラレルシリアル変換部１０３は、パラレルシリアル変換器１０３ａと、差動出力回路１０３ｂとを含む。クロック信号送信部１０４は、クロック信号生成シリアライザー（図上、ｎｔｏ１と表記）１０４ａと、差動出力回路１０４ｂとを含む。なお、データ信号がｍ個の場合、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３が、ｍ個となり、それに対応する構成であるＤＦＦ１０９ａ，１０９ｂ，１０９ｃ並びにレシーバー１１１ａ，１１１ｂ，１１１ｃがｍ個となる。
【００４１】
まず、送信装置１００が自己診断しない場合の動作、すなわち、データ信号及びクロック信号を通常通りに受信装置側に単一方向送信している場合の動作について説明する。
【００４２】
ＴｘＰＬＬ１１０は、ピクセルクロックの周波数をｎ倍して、パラレルシリアル変換器１０１ａ，１０２ａ，１０３ａ及びクロック信号生成シリアライザー１０４ａにそれぞれ入力する。第１〜第３のパラレルシリアル変換部１０１，１０２，１０３に入力される送信データは、ｎ（ｎは２以上の整数）ビットのパラレルデータである（ＤＶＩ規格であれば、ｎ＝１０）。なお、限定されるものではないが、送信データの周波数は、ピクセルクロックの周波数と同一であるとする。
【００４３】
パラレルシリアル変換部１０１ａは、ＴｘＰＬＬ１１０からのｎ倍のピクセルクロックを利用して、入力されたｎビットのパラレルデータである送信データを、送信データのｎ倍の周波数を有するシリアルデータに変換し、差動出力回路１０１ｂに入力する。差動出力回路１０１ｂは、入力されたシリアルデータを差動信号に変換して、データ信号Ｔｘ０として出力する。同様に、第２のパラレルシリアル変換部１０２は、データ信号Ｔｘ１を出力する。第３のパラレルシリアル変換部１０３は、データ信号Ｔｘ２を出力する。
【００４４】
クロックシフト部１０５は、自己診断を行わない場合、送信データと同期するように、ｎビットのクロック用パラレルデータをクロック信号送信部１０４のクロック信号生成シリアライザー１０４ａに入力する。クロック用パラレルデータとは、以下のようにパターン化されたデータである。たとえば、ｎ＝１０である場合、“１１１１１０００００”がクロック用パラレルデータとなる。すなわち、ｎが偶数であれば、中間のビットであるｎ／２ビットでＨ（ハイ）−Ｌ（ロー）が遷移するｎビットのパラレルデータがクロック用パラレルデータとなる。ｎが奇数であれば、中間のビットである（ｎ＋１）／２ビット又は（ｎ−１）／２ビットでＨ−Ｌが遷移するｎビットのパラレルデータがクロック用パラレルデータとなる。なお、遷移は、ＬからＨであってもよい。
【００４５】
クロック信号生成シリアライザー１０４ａは、ＴｘＰＬＬ１１０からのｎ倍のピクセルクロックを利用して、入力されたｎビットのクロック用パラレルデータを、ｎ倍の周波数を有するシリアルデータに変換して、差動出力回路１０４ｂに入力する。差動出力回路１０４ｂは、入力されたシリアルデータを差動信号に変換して、クロック信号ＴｘＣとして出力する。当該シリアルデータは、中間のビットまでＨが連続しているので、結局、クロック信号送信部１０４は、ピクセルクロックと同一の周波数、すなわち、ｎビットのパラレルデータである送信データと同一の周波数を有するクロック信号ＴｘＣを出力することとなる。差動出力回路１０４ｂは、クロック信号を受信装置に送信するための送信部として機能している。なお、ここでは、説明を簡単にするために、クロック信号ＴｘＣの周波数は送信データと同一の周波数であるとしたが、これに限定されるものではなく、データ信号を受信装置側で再生することができる周波数であればよい。
【００４６】
以上のようにして、送信装置１００は、自己診断しない場合、データ信号及び受信装置側でデータ信号を再生するために用いられるクロック信号を受信装置に単一方向に送信する。
【００４７】
次に、自装置が正常であるか否か送信装置１００が自己診断する場合の動作について説明する。なお、自己診断するタイミングは、送信装置１００が電子機器の一部に実装される前であってもよいし、実装された後であってもよい。実装される前に自己診断を行うのであれば、起動制御部１０６は、送信装置１００の外部にあってもよい。また、実装された後に自己診断するのであれば、好ましくは、起動制御部１０６は送信装置１００の内部にあった方がよいが、それに限定されるものではない。
【００４８】
自己診断を行う場合、起動制御部１０６は、既知パラレルデータ生成部１０７、クロックシフト部１０５、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃ、レシーバー１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ、及び診断処理部１０８を起動させ、それぞれの同期を取るものとする。
【００４９】
既知パラレルデータ生成部１０７は、既知のｎビットのパラレルデータを既知パラレルデータとして、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３、及び診断処理部１０８に入力する。
【００５０】
クロックシフト部１０５は、クロック信号送信部１０４が出力するクロック信号がデータ信号における１ＵＩ（Ｕｎｉｔ  Ｉｎｔｅｒｖａｌ）分ずつ順次シフトするようにするためのｎビットの診断用パラレルデータをクロック信号生成シリアライザー１０４ａに入力する。すなわち、クロックシフト部１０５は、クロック信号生成シリアライザー１０４ａから出力されるｎビットのシリアルデータの立ち上がり（又は立ち下がり）が１ビットずつシフトしていくようにするための診断用パラレルデータを出力する。なお、診断用パラレルデータの具体例については、後述する。
【００５１】
既知パラレルデータ生成部１０７から出力された既知パラレルデータは、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３において、それぞれｎ倍の周波数を有するシリアルデータに変換され、データ信号Ｔｘ０，Ｔｘ１，Ｔｘ２となる。レシーバー１１１ａ，１１１ｂ，１１１ｃは、それぞれ、データ信号Ｔｘ０，Ｔｘ１，Ｔｘ２を単相信号に変換して、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃに入力する。同時に、クロック信号送信部１０４から出力されたクロック信号ＴｘＣは、レシーバー１１１ｄによって単相信号に変換される。単相信号に変換されたクロック信号ＴｘＣは、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃに入力される。
【００５２】
ＤＦＦ１０９ａ，１０９ｂ，１０９ｃは、それぞれ、入力されるクロック信号ＴｘＣの立ち上がり（又は立ち下がり）時点において、シリアル化されたデータ信号がＨであるかＬであるかサンプリングし、サンプリング結果を診断処理部１０８に入力する。なお、クロック信号ＴｘＣの立ち上がり（又は立ち下がり）時点におけるサンプリングが可能であれば、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃの箇所は、その他のサンプリング部に置き換わっても良い。
【００５３】
診断処理部１０８は、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃから入力されるサンプリング結果と、クロック信号ＴｘＣが立ち上がった（又は立ち下がった）時点での既知パラレルデータの値とを比較し、一致するか否かの比較結果を記憶する。
【００５４】
その後、クロックシフト部１０５によって、クロック信号ＴｘＣが１ＵＩずつシフトする動作が最低ｎビット分行われ、診断処理部１０８には、比較結果がｎビットの既知パラレルデータ分蓄積されることとなる。したがって、診断処理部１０８は、蓄積した比較結果に基づいて、自装置が正常であるか否かの診断結果を、予め定められた条件に従って出力する。予め定められた条件とは、たとえば、「１ビットでも既知パラレルデータと一致しないサンプリング結果が得られたら、不良とする」といった条件である。なお、予め定められた条件の具体的内容は、規格上決定される事項であって、本発明を限定するものではない。
【００５５】
なお、ここで、診断処理部１０８は最低ｎビット分の比較結果を取得することとしたが、送信装置１００がたまたま正常に動作している場合もあるので、ｎビット分の比較結果だけでは、自己診断に必要な情報としては不十分な場合もある。したがって、何ビット分の比較結果を入手すべきか否かは、予め決めておいて、必要なビット分の比較結果に基づいて、診断処理部１０８は、自己診断を行えばよい。なお、サンプリング結果と既知パラレルデータとの不一致が連続しているような場合、診断処理部１０８は、ｎビット分の比較結果を入手する前に、送信装置１００が不良であると判断してしまっても良い。いずれにせよ、診断処理部１０８における判断条件は、予め取り決める事項であって、本発明を限定するものではない。
【００５６】
以下、ｎ＝１０として、送信装置１００の動作を具体的に説明する。ｎ＝１０の場合、診断用パラレルデータとしては、“１１１１１０００００”、“０１１１１１００００”、“００１１１１１０００”、“０００１１１１１００”、“００００１１１１１０”、“０００００１１１１１”、“１０００００１１１１”、“１１０００００１１１”、“１１１０００００１１”、“１１１１０００００１”が用いられる。このように、診断用パラレルデータの立ち上がりは、順番に１ビットずつ後退していく。これによって、クロック信号生成シリアライザーは、立ち上がり（又は立ち下がり）を１ビットずつシフトしながら、ｎビットのシリアルデータを出力することができ、これによって、クロック信号の立ち上がり（又は立ち下がり）が順次、１ＵＩずつシフトしていくことになる。以下、診断用パラレルデータは、“ａ１  ａ２  ａ３  ａ４  ａ５  ａ６  ａ７  ａ８  ａ９  ａ１０”として表現されるものとする。なお、ここでは、説明を簡単にするために、クロック信号ＴｘＣの周波数は送信データと同一の周波数であるとしたが、これに限定されるものではないとした。クロック信号ＴｘＣの周波数が送信データと同一の周波数でない場合、クロック信号ＴｘＣの周波数に応じて、クロック信号の立ち上がり（又は立ち下がり）が順次、１ＵＩずつシフトしていくように、診断用パラレルデータを適宜設計すればよい。具体的な設計は、容易であるが、たとえば、クロック信号ＴｘＣの周波数に応じて、診断用パラレルデータにおいてシフトするビット数を決定すればよい。
【００５７】
図２は、ｎ＝１０の場合の送信装置１００の動作を示すフローチャートである。自己診断がスタートした場合、クロックシフト部１０５は、ｉ＝１及びｊ＝ｉ＋４とし、ａ１からａ１０の値を“０”にする（ステップＳ１０１）。
【００５８】
次に、クロックシフト部１０５は、ａｉ〜ａｊまでの値を“１”として、診断用パラレルデータ“ａ１  ａ２  ａ３  ａ４  ａ５  ａ６  ａ７  ａ８  ａ９  ａ１０”を生成してクロック信号生成シリアライザー１０４ａに入力する（ステップＳ１０２）。次に、クロック信号生成シリアライザー１０４ａは、入力された診断用パラレルデータをシリアルデータに変換する。これによって、クロック信号送信部１０４から、診断用パラレルデータに対応するシリアルデータがクロック信号ＴｘＣとして出力される（ステップＳ１０３）。
【００５９】
起動制御部１０６は、ステップＳ１０２及びＳ１０３の動作と同期するようにして、ステップＳ１０４及び１０５の動作を同時に行わせる。
【００６０】
既知パラレルデータ生成部１０７は、既知パラレルデータを生成して、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３に入力する（ステップＳ１０４）。第１〜第３のパラレルシリアル変換部１０１，１０２，１０３は、入力された既知パラレルデータをシリアルデータに変換して出力する（ステップＳ１０５）。
【００６１】
ステップＳ１０３及びＳ１０５の動作の後、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃは、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３からの出力を、クロック信号ＴｘＣの立ち上がり（又は立ち下がり）タイミングでサンプリングし、サンプリング結果を診断処理部１０８に入力する（ステップＳ１０６）。診断処理部１０８は、サンプリング結果と既知パラレルデータとを比較し、比較結果を記憶する（ステップＳ１０７）。
【００６２】
次に、起動制御部１０６は、ｉ＝１０であるか否かを判断し、ｉ＝１０でない場合、ステップＳ１０９の動作をクロックシフト部１０５に実行させる。ステップＳ１０９の動作によって、診断用パラレルデータが、“０１１１１１００００”、“００１１１１１０００”、“０００１１１１１００”、“００００１１１１１０”、“０００００１１１１１”、“１０００００１１１１”、“１１０００００１１１”、“１１１０００００１１”、“１１１１０００００１”の順で生成されることとなる。ステップ１０９の後、ステップＳ１０２及びＳ１０４の動作に戻る。上記動作を繰り返すことによって、診断処理部１０８は、１０ビット分の比較結果を得ることができる。なお、ステップＳ１０８において、１０ビット分の比較結果を複数入手するために、さらに、ステップＳ１０１からの動作を複数回繰り返すようにしてもよい。逆に、ステップＳ１０７で入手した比較結果が明らかに、送信装置１００が不良であることを示すものであれば、送信装置１００は、１０ビット分の比較結果を入手することなく診断結果を出力してもよい。
【００６３】
ステップＳ１０８の後、診断処理部１０８は、比較結果に基づく診断結果（正常か否か）を出力し（ステップＳ１１０）、自己診断は終了する。
【００６４】
図３は、ｎ＝１０の場合の自己診断の際の具体的なタイミングチャートの一例を示す図である。図３において、第１のパラレルシリアル変換部１０１に入力される既知パラレルデータは、“１００１０１１１１０”であるとし、第２のパラレルシリアル変換部１０２に入力される既知パラレルデータは、“０１００１１００１０”であるとし、第３のパラレルシリアル変換部１０３に入力される既知パラレルデータは、“１１０１１００１１１”であるとしている。なお、ここでは、第１〜第１０のビットについての既知パラレルデータを示したが、その後の１０ビットについても既知のビット列が既知パラレルデータとして使用され自己診断に用いられてもよい。
【００６５】
図３に示すように、好ましい実施形態では、クロック信号の立ち上がり（又は立ち下がり）は、データ信号の立ち上がり（又は立ち下がり）から１／２ＵＩシフトしている。これにより、各ＤＦＦはデータ信号が安定した状態でサンプリングを行うことができるので、データ信号を精度良く検出することが期待できる。
【００６６】
クロック信号の立ち上がり（又は立ち下がり）をデータ信号の立ち上がり（又は立ち下がり）から１／２ＵＩシフトさせる方法としては、たとえば、以下のような３つの方法が考えられる。第１の方法は、レシーバー１１１ｄからＤＦＦ１０９ａ，１０９ｂ，１０９ｃまでの配線を利用して、遅延させる方法である。第１の方法の場合、正確に１／２ＵＩシフトしない場合もあるが、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃをセットアップするための時間を満足させることができるので、データ信号を精度良く検出することが期待できる。第２の方法は、ＴｘＰＬＬ１１０内のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）に例えば３段分のインバーターを設けて、１／２ＵＩ遅延させる方法である。第３の方法は、ＴｘＰＬＬ１１０の後段又はクロック信号生成シリアライザー１０４ａの後段などに、遅延ロックループ（ＤＬＬ：Ｄｅｌａｙ  Ｌｏｃｋ  Ｌｏｏｐ）を設けて、１／２ＵＩ遅延させる方法である。なお、ここに示した各方法は、１／２ＵＩシフトを実現するための一例であって、本発明を限定するものではない。１／２ＵＩシフトを実現することができるあらゆる方法が、本発明に適用可能である。
【００６７】
なお、データ信号が安定してサンプリングできる位置にクロック信号が立ち上がるのであれば、クロック信号の立ち上がり（又は立ち下がり）をデータ信号の立ち上がり（又は立ち下がり）からシフトさせる所定の量は、正確に１／２ＵＩでなくてもよい。
【００６８】
図３に示すように、第１回目のクロック信号と第２回目のクロック信号とは、１ＵＩシフトしている。その後も、同様に、１ＵＩずつシフトしたクロック信号が、クロック信号送信部１０４から出力される。
【００６９】
第１回目のサンプリング結果は、“１０１”であり、各既知パラレルデータの１ビット目“１”、“０”、“１”と一致している。第２回目のサンプリング結果は、“１１０”であり、各既知パラレルデータの２ビット目“１”、“１”、“０”と一致している。第３回目のサンプリング結果は、“０００”であり、各既知パラレルデータの３ビット目“０”、“０”、“０”と一致している。
【００７０】
このようにして、クロック信号が１ＵＩずつシフトしていくので、送信データの先頭ビットから順に、既知パラレルデータと一致するか否かを判断することができる。したがって、この動作を最低１０ビット目まで繰り返して、比較結果を利用すれば、送信装置１００が正常であるか否かを診断処理部１０８は判断することができる。なお、最初の１０ビットがたまたま正常であった場合があるので、さらに次の１０ビットについても診断した方が良い場合もある。比較結果を何ビット分入手するかは、予め決めておく事項である。当然、１０ビット目に至るまでにエラーが検出されるようであれば、診断処理部１０８は、不良との診断結果を出力してもよい。
【００７１】
以上のように、第１の実施形態によれば、送信装置１００は、クロック信号を１ＵＩずつシフトしながら、既知パラレルデータが正常にシリアルパラレル変換されているか否かを自己診断することができる。クロック信号は、受信装置に送信される必須の信号である。クロック信号を１ＵＩずつシフトするための構成は、シリアライザー（クロック信号生成シリアライザー）という送信装置には必須の構成である。その他、レシーバー１１１ａ，１１１ｂ，１１１ｃ，１１１ｄやＤＦＦ１０９ａ，１０９ｂ，１０９ｃは、一般的なブロックである。したがって、診断用パラレルデータを適切なタイミングでクロック信号生成シリアライザーに入力すれば、自己診断が可能となり、従来の高価な高速テスターを用いる場合に比べ、非常に安価に送信装置の性能を診断することができる。
【００７２】
（第２の実施形態）
図４は、本発明の第２の実施形態に係る送信装置２００の機能的構成を示すブロック図である。図４において、第１の実施形態と同様の機能を有する部分については、同一の参照符号を付して説明を省略することとする。第２の実施形態では、クロック信号を１ＵＩずつシフトする構成が第１の実施形態と異なる。
【００７３】
図４において、クロック信号送信部２０４は、ＰＬＬ回路２４４と、差動出力回路１０４ｂとを含む。ＰＬＬ回路２４４は、ＴｘＰＬＬ２１４と、分周回路２２４と、遅延回路２３４とを有する。ＴｘＰＬＬ２１４は、ピクセルクロックの周波数をｎ倍する。分周回路２２４は、ＴｘＰＬＬ２１４の出力の周波数を１／ｎ倍する。遅延回路２３４は、クロックシフト部２０５の制御に従って、分周回路２２４の出力を遅延させる。クロックシフト部２０５は、自己診断の開始が起動制御部１０６によって指示されたら、クロック信号ＴｘＣが順次１ＵＩずつ遅延するように、遅延回路２３４を制御する。自己診断を行わない場合、クロックシフト部２０５は、遅延回路２３４による遅延を行わない。
【００７４】
図５は、遅延回路２３４の構成の一例を示すブロック図である。図５に示すように、たとえば、遅延回路２３４には、ＴｘＰＬＬ２１４からのクロックに応じて動作する複数のＤＦＦ２３４ａ，２３４ｂ，２３４ｃ…が連続して接続されている。これによって、１ＵＩずつシフトするクロックがセレクター２３４ｚに入力される。なお、分周回路２２４の出力は、そのままセレクター２３４ｚにも入力されるので、１ＵＩ遅延していないクロックもセレクター２３４ｚに入力される。セレクター２３４ｚは、クロックシフト部２０５の制御に応じて、１ＵＩ遅延していないクロックを出力したり、１ＵＩずつシフトしたクロックを選択して出力したりすることができる。これによって、１ＵＩずつ順次シフトするクロック信号ＴｘＣが得られる。なお、遅延回路２３４の構成は、図５に限定されるものではなく、１ＵＩずつシフトさせる制御が可能な構成であればよい。
【００７５】
図６は、第２の実施形態における送信装置２００の動作を示すフローチャートである。以下、図６を参照しながら、第２の実施形態における送信装置２００の動作について説明する。
【００７６】
自己診断がスタートすると、クロック信号送信部２０４は、クロック信号ＴｘＣを出力する（ステップＳ２０１）。ステップＳ２０１の動作と平行して、既知パラレルデータ生成部１０７は既知パラレルデータを生成し、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３に入力する（ステップＳ２０２）。第１〜第３のパラレルシリアル変換部１０１，１０２，１０３は、入力された既知パラレルデータをシリアルデータに変換して、出力する（ステップＳ２０３）。その後、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃは、第１〜第３のパラレルシリアル変換部１０１，１０２，１０３の出力をサンプリングする（ステップＳ２０４）。次に、診断処理部１０８は、サンプリング結果と既知パラレルデータとを比較し、比較結果を記憶する（ステップＳ２０５）。
【００７７】
次に、クロックシフト部２０５は、クロック信号ＴｘＣをｎＵＩ分シフトしたか否かを判断する（ステップＳ２０６）。ｎＵＩ分シフトしていない場合、クロックシフト部２０５は、遅延回路２３４を制御して、クロック信号ＴｘＣを１ＵＩ分シフトする（ステップＳ２０７）。なお、第１の実施形態と同様、クロックシフト部２０５は、データ信号の立ち上がり（又は立ち下がり）からクロック信号ＴｘＣが１／２ＵＩ分シフトした上で、１ＵＩずつシフトするように、遅延回路２３４を制御するとよい。その後、ステップＳ２０１以降の動作がｎＵＩ分シフトまで繰り返される。
【００７８】
クロック信号ＴｘＣをｎＵＩ分シフトした場合、診断処理部１０８は、比較結果に基づいた診断結果を出力する。なお、第１の実施形態と同様、ｎＵＩ分クロック信号ＴｘＣをシフトさせる処理は複数回行われ、その結果に基づいて、診断処理部１０８は診断結果を出力してもよい。また、ｎＵＩ分のシフトが完了する前に、不良であることが分かれば、送信装置２００は、途中で、不良との診断結果を出力してもよい。
【００７９】
以上のように、第２の実施形態においても、高価な高速テスターを用いることなく、自己診断が可能な送信装置及びそれを備える電子機器が提供されることとなる。
【００８０】
第１及び第２の実施形態から理解できるように、本発明においては、クロック信号ＴｘＣを１ＵＩずつシフトすることによって、既知パラレルデータとの比較を行うことが重要である。したがって、クロック信号ＴｘＣをシフトするための構成は、第１及び第２の実施形態に開示した構成に限定されるものではない。
【００８１】
（第３の実施形態）
第３の実施形態において、送信装置の構成は、第１又は第２の実施形態と同様であるので、図１又は図４を援用する。第１及び第２の実施形態では、クロック信号ＴｘＣは、１ＵＩずつシフトすることとしたが、第３の実施形態では、クロック信号ＴｘＣは、１ＵＩずつシフトするのに加え、所定の範囲（たとえば、データ信号の立ち上がり又は立ち下がり時期などジッターが起こりやすい範囲）の間、連続的又は段階的にシフトしていくものとする。
【００８２】
図７は、第３の実施形態における送信装置の動作を説明するための模式図である。送信データ（ここでは、Ｔｘ０を例としている）は、立ち上がり（又は立ち下がり）にジッター（ぶれ）が発生する。ジッターがない場合（図上、太い点線で示す場合）であれば、送信装置は、理想通りに自己診断を行うことができる。しかし、ジッターがある場合（図上、細線で示す場合）であれば、１／２ＵＩの時点でサンプリング結果と既知パラレルデータとが一致していたとしても、ジッターが大きいために、製品としては不良である可能性がある。
【００８３】
そこで、図７に示す例では、０ＵＩから１／２ＵＩの間、クロック信号ＴｘＣを１／１６ずつシフトして、サンプリング結果と既知パラレルデータとを比較することにしている。図７に示す例では、０ＵＩ〜３／１６ＵＩまでの間、判定結果がエラー（図上“Ｆ”と表記）となっている。一方、４／１６ＵＩ〜１／２ＵＩまでの間、判定結果が正常（図上“Ｔ”と表記）となっている。このようにして、診断処理部１０８は、サンプリング結果と既知パラレルデータとを比較して、データ信号のジッターを測定することができる。なお、ここでは、０ＵＩから１／２ＵＩの間、クロック信号を１／１６ＵＩずつ段階的にずらすこととしたが、クロック信号ＴｘＣを段階的にずらす間隔は１／１６ＵＩに限るものではない。連続的にクロック信号ＴｘＣをずらしてもよい。また、段階的又は連続的にクロック信号ＴｘＣをずらす所定の範囲は、０ＵＩから１／２ＵＩまでに限られるものではなく、どのような範囲であっても良い。
【００８４】
クロック信号ＴｘＣを段階的又は連続的にシフトするための構成としては、たとえば、以下の二つの方法が考えられる。第１の方法は、図８に示すように、複数の遅延素子３０１，３０２，３０３…をクロック信号生成シリアライザー１０４ａの後段に直列に接続しておき、各遅延素子の出力をセレクター３１０と接続しておく方法である。この方法の場合、クロックシフト部１０５又は２０５の制御に応じて、セレクター３１０は、各遅延素子からの入力を順次選択して出力することによって、クロック信号ＴｘＣを段階的又は連続的にシフトさせることができる。第２の方法は、ＴｘＰＬＬ１１０内のＶＣＯに印加する電圧を上下させることによって、クロック信号ＴｘＣを段階的又は連続的にシフトさせる方法である。なお、クロック信号ＴｘＣを段階的又は連続的にシフトさせる方法は、上記の方法に限られるものではない。
【００８５】
図９は、第３の実施形態における送信装置の動作を示すフローチャートである。以下、図９を参照しながら、第３の実施形態における送信装置の動作について説明する。
【００８６】
自己診断が開始したら、クロック信号が出力され（ステップＳ３０１）、既知パラレルデータの生成及び入力が行われ（ステップＳ３０２）、既知パラレルデータがシリアルデータに変換される（ステップＳ３０３）。その後、サンプリングが行われ（ステップＳ３０４）、サンプリング結果と既知パラレルデータとの比較及び比較結果の記憶が行われる（ステップＳ３０５）。
【００８７】
次に、クロックシフト部１０５は、所定の範囲（図７の例では０ＵＩ〜１／２ＵＩ）分クロック信号ＴｘＣをシフトしたか否かを判断する（ステップＳ３０６）。シフトしていない場合、クロックシフト部１０５は、クロック信号を所定量（図７の例では１／１６ＵＩ）シフトし（ステップＳ３０７）、ステップＳ３０１及びＳ３０２の動作に戻る。送信装置は、所定の範囲分クロック信号ＴｘＣをシフトするまで、ステップＳ３０１〜Ｓ３０７までの動作を繰り返す。
【００８８】
ステップＳ３０６において、所定の範囲分クロック信号ＴｘＣをシフトしたと判断された場合、診断処理部１０８は、比較結果に基づいて、ジッターを測定して、測定結果を記憶する（ステップＳ３０８）。次に、クロックシフト部１０５は、ｎＵＩ分クロック信号ＴｘＣをずらしたか否かを判断する（ステップＳ３０９）。ｎＵＩ分クロック信号ＴｘＣをずらしていない場合、クロックシフト部１０５は、段階的又は連続的にずらした場合の先頭部分から１ＵＩ分ずらして（ステップＳ３１０）、ステップＳ３０１及びＳ３０２の動作に戻る。ステップＳ３１０において、図７の例では、クロックシフト部１０５は、０ＵＩから１ＵＩだけずらす。ステップＳ３１０の動作から分かるように、第３の実施形態において、所定の範囲内では、クロック信号ＴｘＣが段階的又は連続的にシフトするとしているが、第１及び第２の実施形態と同様、１ＵＩ分シフトする動作も含まれている。
【００８９】
ステップＳ３０９において、ｎＵＩ分クロック信号ＴｘＣをずらしたと判断された場合、診断処理部１０８は、ジッターの測定結果に基づいて、自己診断の結果を出力して（ステップＳ３１１）、自己診断を終了する。たとえば、ジッターが所定の条件を満たしていない場合、診断処理部１０８は、自装置は不良であると判断する。所定の条件として、たとえば、図７の例では、２／１６ＵＩ以降“Ｆ”であれば、不良とするといった条件が考えられる。所定の条件は、規格上適切な条件に定められればよく、特に限定されるものではない。
【００９０】
このように、第３の実施形態では、クロック信号ＴｘＣを段階的又は連続的にシフトさせることで、送信装置内で発生するデータ信号のジッターを測定することができ、シッターの測定結果に基づいて、送信装置の良否を判断することができる。したがって、第１及び第２の実施形態に比べ、より高性能が要求される送信装置の自己診断方法として、第３の実施形態は有効である。
【００９１】
（第４の実施形態）
図１０は、送信装置の第４の実施形態に係る構成の一部を示すブロック図である。図１０において、第１の実施形態に係る送信装置と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。なお、図１０において、ＴｘＰＬＬ１１０、ＤＦＦ１０９ｃ、クロックシフト部１０５、クロック信号送信部１０４、及び第３のパラレルシリアル変換部１０３のみを示したが、他の部分についても、下記と同様に変形されている。
【００９２】
第４の実施形態では、クロック信号生成シリアライザー１０４ａから出力されたデータが、ＤＦＦ１０９ｃに入力されている。また、パラレルシリアル変換部１０３ａから出力されたデータが、ＤＦＦ１０９ｃに入力されている。パラレルシリアル変換部１０１ａ及び１０２ａについても同様である。このように、第４の実施形態では、差動信号に変換される前のクロック信号及びデータ信号を用いてサンプリングが行われる。差動信号に変換される前のサンプリング結果であっても、診断処理部１０８は、第１の実施形態と同様にして、自己診断を行うことができる。これによって、レシーバー１１１ａ，１１１ｂ，１１１ｃ，１１１ｄが不要となり、低コストで本発明の送信装置及び電子機器を提供することが可能となる。
【００９３】
（第５の実施形態）
図１１は、送信装置の第５の実施形態に係る構成の一部を示すブロック図である。図１１において、第１の実施形態に係る送信装置と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。なお、図１１に示されていない部分の構成は、第１の実施形態と同様である。
【００９４】
第５の実施形態では、第１の実施形態と異なり、クロック信号生成シリアライザー１０４ａを用いないこととする。ピクセルクロックは、差動出力回路１０４ｂに入力され、差動信号に変換されて、差動出力回路１０４ｂからクロック信号ＴｘＣとして出力される。差動信号ＴｘＣが、レシーバー１１１ｄによって単相信号に変換される。クロックシフト部１０５ａは、遅延部４０１に、単相信号となったクロック信号ＴｘＣを順次１ＵＩ分ずつシフトさせる。遅延部４０１の構成は、一例として、図５に示すような構成によって実現できる。遅延部４０１から出力されるクロック信号ＴｘＣは、それぞれ、ＤＦＦ１０９ａ，１０９ｂ，１０９ｃに入力される。これによって、第１の実施形態と同様、１ＵＩ分ずつシフトしたクロック信号ＴｘＣによるサンプリングが実現される。よって、第５の実施形態においても、自己診断が可能となる。
【００９５】
なお、第５の実施形態においても、第４の実施形態と同様、レシーバー１１１ａ，１１１ｂ，１１１ｃ，１１１ｄを不要とする構成に変形することができる。また、第１〜第３の実施形態に示すような構成に、第５の実施形態を変形することができる。
【００９６】
（第６の実施形態）
図１２は、送信装置１００ｍの第６の実施形態に係る構成を示すブロック図である。図１２において、第１の実施形態に係る送信装置と同様の機能を有する部分については、同一の参照符号を付し、説明を省略する。
【００９７】
第６の実施形態では、第５の実施形態と異なり、クロックシフト部１０５ａの変わりに、データ信号シフト部１０５ｂが用いられる。データ信号シフト部１０５ｂは、自己診断する際、各既知パラレルデータがそれぞれシリアル化された各データ信号を、データ信号における１ＵＩ分、各遅延部４０１ｃに、順次シフトさせる。ＤＦＦ１０９ａ，１０９ｂ，１０９ｃは、クロック信号ＴｘＣを用いて、１ＵＩ分シフトされた既知パラレルデータによるデータ信号をサンプリングする。これにより、クロック信号の立ち上がり（立ち下がり）とデータ信号の立ち上がり（立ち下がり）とが、データ信号における１ＵＩ分順次シフトしているので、結局、他の実施形態に示した場合と同様に、送信装置１００ｍは、自己診断が可能となる。
【００９８】
なお、第６の実施形態において、クロック信号ＴｘＣの生成方法として、第１の実施形態に示すようなクロック信号生成シリアライザーが用いられても良い。また、第６の実施形態においても、第２〜第５に示すような変形が可能である。たとえば、ジッターを測定することができるように、データ信号シフト部１０５ｂは、遅延部４０１ｃを、所定の範囲分、連続的又は段階的に、データ信号をシフトさせてもよい。この場合、診断処理部１０８は、ジッターが所定の条件を満たしていない場合、自装置は不良であると判断するとよい。また、データ信号シフト部１０５ｂは、データ信号の立ち上がり又は立ち下がりがクロック信号の立ち上がり又は立ち下がり時点から、１／２ＵＩ分シフトしているように、遅延部４０１ｃに、既知パラレルデータがシリアル化されたデータ信号を順次１ＵＩ分ずつシフトさせてもよい。
【００９９】
第６の実施形態と第１〜第５の実施形態とから分かるように、本発明の実現においては、既知パラレルデータがシリアル化されたデータ信号が開始するタイミングとクロック信号の立ち上がり（立ち下がり）のタイミングとの間の時間的ずれ（たとえば、図３における時間的ずれb1,b2,b3,…）が、データ信号における１ＵＩ分ずつ順次シフトするように、制御されていればよいことが分かる。すなわち、第１〜第５の実施形態におけるクロックシフト部及び第６の実施形態におけるデータ信号シフト部は、クロック信号と既知パラレルデータがシリアル化されたデータ信号との間の時間的ずれ（タイムラグ）を、データ信号における１ＵＩ分ずつ順次シフトさせるシフト部として機能している。サンプリング部である各ＤＦＦは、時間的ずれが生じているクロック信号を用いて、既知パラレルデータがシリアル化されたデータ信号をサンプリングすることとなる。
【０１００】
以上、本発明を詳細に説明してきたが、前述の説明はあらゆる点において本発明の例示にすぎず、その範囲を限定しようとするものではない。本発明の範囲を逸脱することなく種々の改良や変形を行うことができることは言うまでもない。
【産業上の利用可能性】
【０１０１】
本発明の送信装置及び電子機器並びに方法は、自装置を自己診断することができ、電子機器や半導体装置、通信装置の分野等において有益である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施形態における送信装置１００の機能的構成を示すブロック図
【図２】ｎ＝１０の場合の送信装置１００の動作を示すフローチャート
【図３】ｎ＝１０の場合の自己診断の際の具体的なタイミングチャートの一例を示す図
【図４】本発明の第２の実施形態に係る送信装置２００の機能的構成を示すブロック図
【図５】遅延回路２３４の構成の一例を示すブロック図
【図６】第２の実施形態における送信装置２００の動作を示すフローチャート
【図７】第３の実施形態における送信装置の動作を説明するための模式図
【図８】クロック信号ＴｘＣを段階的又は連続的にシフトさせる構成の一例を示す図
【図９】第３の実施形態における送信装置の動作を示すフローチャート
【図１０】送信装置の第４の実施形態に係る構成の一部を示すブロック図
【図１１】送信装置の第５の実施形態に係る構成の一部を示すブロック図
【図１２】送信装置１００ｍの第６の実施形態に係る構成を示すブロック図
【図１３】ＤＶＩを利用して送信側の電子機器９０から受信側の受信機器９３にデータが送信されるときの一般的なシステム概念を示すブロック図
【図１４】従来の送信装置９２の機能的構成を示すブロック図
【図１５】送信装置９２から出力されるデータ信号Ｔｘ０，Ｔｘ１，Ｔｘ２及びクロック信号ＴｘＣの一例を示す図
【符号の説明】
【０１０３】
１００  送信装置
１０１  第１のパラレルシリアル変換部
１０２  第２のパラレルシリアル変換部
１０３  第３のパラレルシリアル変換部
１０４，１０４ｃ，２０４  クロック信号送信部
１０５，１０５ａ，２０５  クロックシフト部
１０５ｂ  データ信号シフト部
１０６  起動制御部
１０７  既知パラレルデータ生成部
１０８  診断処理部
１０９ａ，１０９ｂ，１０９ｃ  ＤＦＦ
１１０，２１４  ＴｘＰＬＬ
１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ  レシーバー
１０１ａ，１０２ａ，１０３ａ  パラレルシリアル変換器
１０１ｂ，１０２ｂ，１０３ｂ，１０４ｂ  差動出力回路
１０４ａ  クロック信号生成シリアライザー
２４４  ＰＬＬ回路
２２４  分周回路
２３４  遅延回路
２３４ａ，２３４ｂ，２３４ｃ  ＤＦＦ
２３４ｚ，３１０  セレクター
３０１，３０２，３０３  遅延素子
４０１，４０１ｃ  遅延部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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