(57)【要約】【課題】多値記憶方式の不揮発性半導体記憶装置の閾値分布を狭めるとともに誤書き込みを低減する手段を備える不揮発性半導体装置及び不揮発性メモリシステムを提供すること。【解決手段】多値記憶方式の不揮発性半導体記憶装置において、メモリセルに対してデータを書き込む際に第１の書き込み方式（通常の書き込み方式）と第２の書き込み方式（ベリファイロウ電圧を超えるとビット線に０ＶとＶｄｄと間の電位となる書き込み制御電圧を印加する書き込み方式）とを切り替える閾値レベルを記憶する閾値レベル記憶部を設けて、メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較し、その比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、書き込み電圧及び書き込み制御電圧を制御する。【選択図】図１０
2008117471.tif 000002
【特許請求の範囲】
【請求項１】
複数の閾値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対してデータを書き込む際の第１の書き込み方式と第２の書き込み方式とを切り替える前記閾値レベルを記憶する閾値レベル記憶部と、
前記不揮発性メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較する比較回路と、
前記比較回路の比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、前記不揮発性メモリセルに印加する書き込み電圧及び書き込み制御電圧を制御する制御信号を出力する制御信号発生回路と、
前記制御信号発生回路から出力される制御信号に基づいて前記不揮発性メモリセルアレイに印加する書き込み電圧及び書き込み制御電圧を発生する電圧発生回路と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記比較回路は、前記不揮発性メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較し、
前記制御信号発生回路は、前記比較回路の比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、前記不揮発性メモリセルに印加する書き込み電圧を制御する制御信号を出力するとともに、書き込みデータの閾値レベルに応じて前記書き込み制御電圧を切り替える制御信号を出力することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルアレイは、直列に接続された複数の前記不揮発性メモリセルと、複数の前記不揮発性メモリセルのゲートに接続され、前記書き込み電圧が印加される複数のワード線と、複数の前記不揮発性メモリセルのドレインに接続され、前記書き込み制御電圧が印加されるビット線と、を有し、
前記制御信号発生回路は、前記比較結果に基づいて設定する前記第１の書き込み方式、又は前記第２の書き込み方式に応じて、前記ワード線に印加する書き込み電圧と前記ビット線に印加する前記書き込み制御電圧を制御する制御信号を出力することを
を特長とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の書き込み方式は、前記書き込みデータの閾値レベルに対して、１つのベリファイ電圧を前記ワード線に印加してベリファイが行われるとともに、前記ビット線に印加される書き込み制御電圧を０Ｖに制御して書き込みが行われること、
前記第２の書き込み方式は、前記書き込みデータの閾値レベルより低いベリファイ電圧を前記ワード線に印加してベリファイを行うとともに、前記ビット線に印加される書き込み制御電圧を０Ｖに制御して書き込みを行い、該ベリファイの結果書き込みが十分であると判断された後、前記ビット線に印加される書き込み制御電圧を０Ｖと電源電圧（Ｖｄｄ）との間の電位に制御して書き込みを行うこと
を特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
複数の閾値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、
前記不揮発性メモリセルに対してデータを書き込む際の第１の書き込み方式と第２の書き込み方式とを切り替える前記閾値レベルを記憶する閾値レベル記憶部と、
前記不揮発性メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較する比較回路と、
前記比較回路の比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、前記不揮発性メモリセルに印加する書き込み電圧及び書き込み制御電圧を制御する制御信号を出力する制御信号発生回路と、
前記制御信号発生回路から出力される制御信号に基づいて前記不揮発性メモリセルアレイに印加する書き込み電圧及び書き込み制御電圧を発生する電圧発生回路と、
外部からの指示に応じて前記閾値レベル記憶部に記憶された前記閾値レベルを変更する外部コントローラと、
を備えることを特徴とする不揮発性メモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセルを用いて構成される不揮発性半導体記憶装置及び不揮発性メモリシステムに関する。
【背景技術】
【０００２】
従来、電気的に書き換え可能な不揮発性半導体記憶装置としてＥＥＰＲＯＭを用いたＮＡＮＤ型フラッシュメモリが提案されている。近年、更に大容量のフラッシュメモリを実現するために、１つのメモリセルが多ビット記憶を行う多値記憶方式が種々提案されている。
【０００３】
多値記憶方式は、低電圧領域から高電圧領域にわたり広範な電圧領域を多分割し閾値として使用する。より高い電圧領域に閾値を設定する場合には、より高い書き込み電圧を印加する必要がある。
【０００４】
また、多値記憶方式は、閾値を多数に分割して制御するため、セルの閾値分布の幅を狭くする必要がある。
【０００５】
書き込み後のしきい値分布の幅を狭めるために、書き込み電圧Ｖｐｇｍと書き込み制御電圧Ｖｒｅｇとを供給してメモリセルに書き込みを行い、メモリセルが第１の書き込み状態に達したら書き込み制御電圧Ｖｒｅｇの値を変えてメモリセルに書き込みを行い、メモリセルが第２の書き込み状態に達したら書き込み制御電圧Ｖｒｅｇの値をＶｄｄに変えてメモリセルの書き込みを禁止する書き込み制御手段を備える不揮発性半導体記憶装置が提案されている（特許文献１）
【０００６】
しかし、書き込み対象となるメモリセルに対して高電圧領域を閾値として設定する場合で、かつ、そのメモリセルの同一ワード線上に隣接するメモリセルが既に書き込みを終了しており、その閾値が低電圧領域にあるとき、書き込み対象となるメモリセルのワード線へ高電圧の書き込み電圧を印加すると、次のような現象が発生する。既に書き込みの終わった隣接メモリセルのワード線にも同じ高電圧が長い時間印加されるため、隣接するメモリセルの低電圧領域にあった閾値が影響を受けて上昇することになる。これを本明細書ではプログラムディスターブと呼称する。
【０００７】
プログラムディスターブにより、この隣接するメモリセルの閾値が、高電位側に遷移して当初書き込まれたデータ値に対応する閾値の範囲内を越えてしまうと、誤書き込みが生じるという問題があった。
【特許文献１】特開２００３−１９６９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、多値記憶方式の不揮発性半導体記憶装置及び不揮発性メモリシステムにおいて、閾値分布を狭くするとともに誤書き込みを低減する手段を備える不揮発性半導体記憶装置及び不揮発性メモリシステムを提供することにある。
【課題を解決するための手段】
【０００９】
一実施形態に係る本発明の不揮発性半導体記憶装置は、複数の閾値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対してデータを書き込む際の第１の書き込み方式と第２の書き込み方式とを切り替える前記閾値レベルを記憶する閾値レベル記憶部と、前記不揮発性メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較する比較回路と、前記比較回路の比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、前記不揮発性メモリセルに印加する書き込み電圧及び書き込み制御電圧を制御する制御信号を出力する制御信号発生回路と、前記制御信号発生回路から出力される制御信号に基づいて前記不揮発性メモリセルアレイに印加する書き込み電圧及び書き込み制御電圧を発生する電圧発生回路と、を備えることを特徴としている。
【００１０】
また、一実施形態に係る本発明の不揮発性メモリシステムは、複数の閾値レベルを設定できる電気的書き換え可能な不揮発性メモリセルが複数配列されたメモリセルアレイと、前記不揮発性メモリセルに対してデータを書き込む際の第１の書き込み方式と第２の書き込み方式とを切り替える前記閾値レベルを記憶する閾値レベル記憶部と、前記不揮発性メモリセルにデータを書き込む際に、該書き込みデータの閾値レベルと前記閾値レベル記憶部に記憶された閾値レベルとを比較する比較回路と、前記比較回路の比較結果に基づいて前記第１の書き込み方式又は前記第２の書き込み方式を設定して、前記不揮発性メモリセルに印加する書き込み電圧及び書き込み制御電圧を制御する制御信号を出力する制御信号発生回路と、前記制御信号発生回路から出力される制御信号に基づいて前記不揮発性メモリセルアレイに印加する書き込み電圧及び書き込み制御電圧を発生する電圧発生回路と、外部からの指示に応じて前記閾値レベル記憶部に記憶された前記閾値レベルを変更する外部コントローラと、を備えることを特徴としている。
【発明の効果】
【００１１】
本発明の一実施形態によれば、閾値分布を狭くするとともに誤書き込みを低減する手段を備える不揮発性半導体記憶装置及び不揮発性メモリシステムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の望ましい実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示している。図２は、メモリセルアレイ１２のメモリセルの配列を示した図である。メモリセルアレイ１２は、図２に示すように、ＮＡＮＤセルユニットを配列して構成される。各ＮＡＮＤセルユニットは、複数個（図２の場合、ｎ個）の電気的書き換え可能な不揮発性メモリセルＭＣ００−ＭＣ０ｎと、その両端をそれぞれビット線ＢＬとソース線ＣＥＬＳＲＣに接続するための選択ゲートトランジスタＳ０１，Ｓ０２を有する。
【００１４】
メモリセルＭＣ００−ＭＣ０ｎの制御ゲートはそれぞれ異なるワード線ＷＬ０−ＷＬｎに接続される。選択ゲートトランジスタＳ０１，Ｓ０２のゲートは、ワード線と並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。
【００１５】
ワード線を共有するＮＡＮＤセルユニットの集合は、データ消去の単位となるブロックＢＬＫを構成する。図２に示すように、通常ビット線の方向に複数のブロックＢＬＫ０，ＢＬＫ１，…が配列される。
【００１６】
ロウデコーダ１０は、メモリセルアレイ１２のワード線選択とワード線の駆動を行うワード線駆動回路を含む。
【００１７】
カラムデコーダ１４は、ビット線選択を行う。センスアンプ回路１３は、メモリセルアレイ１２のビット線に接続されて、入出力データを一時的に保持するデータレジスタ／センスアンプ回路１３を介してデータの書き込みや読み出しを行う機能及び、書き込みデータや読み出しデータを保持するデータラッチ機能を有する。
【００１８】
データ読み出し時、データレジスタ／センスアンプ回路１３に読み出されたデータは、Ｉ／Ｏコントロール回路２を介して外部入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に出力される。
【００１９】
データ書き込み時、外部コントローラから入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８に供給される書き込みデータは、Ｉ／Ｏコントロール回路２を介し、データレジスタ／センスアンプ回路１３にロードされる。
【００２０】
入出力端子Ｉ／Ｏ１〜Ｉ／Ｏ８からＩ／Ｏコントロール回路２を介して供給されるコマンドはコマンドレジスタ７を介して、制御信号発生回路（内部コントローラ）８でデコードされる。制御信号発生回路８には、外部からロジックコントロール回路３を介して、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。制御信号発生回路８は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００２１】
ステータスレジスタ５は、チップ内部の種々の状態を外部に知らせるためのものであって、チップがレディ／ビジー状態のいずれにあるかを示すデータを保持するレディ／ビジーレジスタ、書き込みのパス／フェイルを示すデータを保持する書き込みステータスレジスタ、誤書き込み状態の有無（誤書き込みベリファイのパス／フェイル）を示すデータを保持する誤書き込みステータスレジスタ、過書き込み状態の有無（過書き込みベリファイのパス／フェイル）を示すデータを保持する過書き込みステータスレジスタなどを有する。
【００２２】
ＲＯＭヒューズ１２２は、例えば、メモリセルアレイ１２中のメモリセルと同じ構造を持つメモリセルによって形成される。ＲＯＭヒューズ１２２は、メモリセルアレイ１２とは別の領域に形成されていてもよいし、メモリセルアレイ１２中の一部分に設定するようにしてもよい。図１では、メモリセルアレイ１２の中に第１の記憶領域１２１と第２の記憶領域が設けられている。この第１の記憶領域１２１は通常のデータを、第２の記憶領域はＲＯＭヒューズ１２２として通常のデータとは別のデータを記憶する。本発明の第１の実施形態においては、ＲＯＭヒューズ１２２は、閾値レベル記憶部として使用される。
【００２３】
メモリセルアレイ１２やロウデコーダ１０は、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，書き込みパス電圧Ｖｐａｓｓ，読み出し電圧Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生するために電圧発生回路９が設けられている。この電圧発生回路９は、制御信号発生回路８により制御される。
【００２４】
次に、ＮＡＮＤ型フラッシュメモリのメモリの書き込み動作について説明する。図３は、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。ＮＡＮＤ型フラッシュメモリのメモリセル部の基本単位は、例えば、図３に示すように、直列に接続された複数のメモリセルＭＣ００〜ＭＣ０ｎと二つの選択ゲートトランジスタＳ０１とＳ０２により構成されている。選択ゲートトランジスタＳ０２は、ビット線ＢＬに接続され、選択ゲートトランジスタＳ０１は、メモリセルアレイ内で共通のソース線ＣＥＬＳＲＣに接続されている。１つのメモリセルは、ｐ型ウェル（ｐ−Ｗｅｌｌ）３１上に形成されたＮ型拡散層３３をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート３５及び浮遊ゲート（ＦＧ）３４を有する。この浮遊ゲート（ＦＧ）３４に注入される電子を、ワード線に印加する書き込み電圧Ｖｐｇｍ及びその印加時間の制御を変化させることにより、メモリセルの閾値（Ｖｔ）分布を変化させ、多値のデータを記憶させる。
【００２５】
図４は、書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示した図である。書き込む対象となる選択ワード線ＷＬ０には、書き込み電圧Ｖｐｇｍが印加される。１つのワード線ＷＬ０には多数のメモリセルが配列されており、書き込みは１つのワード線を単位として行われる。本明細書では、便宜上この書き込み対象となるワード線を、選択ワード線という場合がある。
【００２６】
ＷＬ０を除く、書き込み対象ではない他の非選択ワード線ＷＬ１〜ＷＬｎは、書き込みパス電圧Ｖｐａｓｓが印加される。
【００２７】
書き込み電圧Ｖｐｇｍは、書き込むデータに対応する閾値範囲に収まるように、例えば１４Ｖ〜２０Ｖ程度の電圧で、パルス方式でステップアップしながら選択ワード線ＷＬ０に印加される。  
【００２８】
ビット線ＢＬ０側選択ゲートトランジスタＳ０２は、浮遊ゲート（ＦＧ）を持たない通常のトランジスタ構造になっており、そのゲートには、電源電圧Ｖｄｄより少し低い電圧が印加されている。ソース線側の選択ゲートトランジスタＳ０１もＳ０２と同じ構造で、そのゲート電位は、０Ｖに制御される。
【００２９】
図４に示すように、書き込みの対象となるビット線ＢＬ０の電位は、データレジスタ／センスアンプ回路１３を通じて０Ｖに制御される。そして、書き込み対象となる選択ワード線上のメモリセルが目的とする閾値範囲に設定され書き込みが終わると、図４に示すビット線ＢＬ１のようにビット線電位には、データレジスタ／センスアンプ回路１３を通じて電源電圧Ｖｄｄが印加される。
【００３０】
書き込みの場合、ビット線ＢＬ０に印加された０Ｖが選択ゲートトランジスタＳ０１の手前まで転送される。このため、書き込み対象となるメモリセルＭＣ００のチャネルは０Ｖとなり、選択ワード線ＷＬ０とチャネルとの間にＶｐｇｍの電位差が生じ、ファウラー・ノルドハイム（ＦＮ）トンネル電流により、浮遊ゲート（ＦＧ０）１４に電子が注入されて、閾値（Ｖｔ）分布が正側にシフトする。これに対して、ＷＬ０を除く、書き込み対象ではない他の非選択ワード線ＷＬ１〜ＷＬｎは、ファウラー・ノルドハイム（ＦＮ）トンネル電流が流れない程度の書き込みパス電圧Ｖｐａｓｓが印加される。このため、閾値（Ｖｔ）分布は変わらない。
【００３１】
他方、書き込みが終了した場合、あるいは非書き込みとする場合には、図４のビット線ＢＬ１のように電源電圧Ｖｄｄが印加され、選択ゲートトランジスタＳ１２のゲートにはＶｄｄよりも若干低い電圧が印加されているため、選択ゲートトランジスタＳ１２はカットオフ状態となる。これにより、メモリセルＭＣ１０〜ＭＣ１ｎのチャネルが浮遊状態になる。その状態でＶＰａｓｓ又はＶｐｇｍがワード線ＷＬ０〜ＷＬに印加されると、メモリセルＭＣ１０〜ＭＣ１ｎのチャネル電位が昇圧されるため、ＦＮトンネル電流が流れない状態になり、閾値（Ｖｔ）分布をシフトさせないようにすることができる。
【００３２】
以下では、上記ＮＡＮＤ型フラッシュメモリのメモリチップの１つのメモリセルの閾値を細かく分けて多値データの記憶動作を制御するデータ書き込み方式について説明する。
【００３３】
図３に示す浮遊ゲート（ＦＧ）３４に注入される電子は、ワード線に印加される書き込み電圧値及びその印加時間の制御により変化させることができる。メモリセルの閾値は、図３に示す浮遊ゲート（ＦＧ）３４に注入される電子の量に応じて変化する。多値データの記憶は、記憶したいデータに応じて、このメモリセルの閾値（Ｖｔ）を変化させることにより実現できる。メモリセルにデータを書き込む場合、書き込むデータに応じてメモリセルの閾値電圧を正確に制御する必要があるため、メモリセルの制御ゲートに印加する電圧を徐々に増加していく書き込み方法を実行する。このような書き込み方法はステップアップ書き込み方法と呼ばれている。
【００３４】
図５は、ステップアップ書き込み方法の一例を示す図である。この図５では、１つのワード線に印加する書き込み電圧（Ｖｐｇｍ）をパルス動作でステップアップすることを示している。縦軸は書き込み電圧（Ｖｐｇｍ）を示し、横軸はワード線に書き込み電圧（Ｖｐｇｍ）パルスを印加する回数（プログラム電圧印加回数）を示している。Ｖｐｇｍの各ステップアップの幅５１は、例えば０．２Ｖとする。初期書き込み電圧パルスは、例えば１４Ｖとし、その後書き込み電圧パルスを０．２Ｖずつステップアップする。パルスの山部と山部の間の底部５２では、ベリファイが行われる。
【００３５】
ベリファイの際に印加される読み出し電圧（ベリファイレベル）は書き込み閾値レベルに応じて異なる。閾値レベルがベリファイレベルを超えると、そのセルに対する書き込みは終了するので、ビット線電位は０ＶからＶｄｄとなるように制御される。
【００３６】
多値データの場合は、低い閾値のデータから先に書き込みが終了していく。例えば１つのメモリセルの閾値を１６分割して記憶する場合、より低い閾値の方から順に書き込みが終わる。
【００３７】
しかし、メモリセルは、メモリセルごとにゲート酸化膜の厚さやカップリング比などにばらつきがあるため、一定の書き込み電圧の印加によって同じ閾値範囲内に設定することができない。例えば１．０Ｖの閾値以上に設定する場合、あるメモリセルでは、３回のパルス印加で１．０Ｖの閾値に設定されるが、別のあるメモリセルでは６回のパルス印加でようやく１．０Ｖの閾値に設定される、というようにばらつきがある。
【００３８】
図６は、８値の場合の閾値の分布を示した図であり、図７は、１６値の場合の閾値の分布を示した図である。図６に示す８値の場合は、閾値レベルは、Ｌｅｖｅｌ０〜Ｌｅｖｅｌ７まで８分割される。図７に示す１６値の場合は、閾値レベルは、Ｌｅｖｅｌ０〜ＬｅｖｅｌＦまで１６分割される。書き込みデータの値に応じてメモリセルの閾値レベルが割り当てられ、記憶データの識別を行う多値記憶方式では、各レベルの閾値分布を狭くし、各レベル間の間隔を増大することが重要になる。
【００３９】
図６及び図７に示した８値や１６値の多値記憶方式は、それぞれの閾値範囲を、より狭い範囲に分布させる必要がある。このため、データ書き込み制御の際は、書き込み電圧パルスの印加を小刻みに行い、書き込み電圧パルスを印加した後の次の書き込み電圧パルスを印加するまでの間に、それぞれのメモリセルが目的とする閾値範囲に書き込まれたか否かをチェックする。そして、書き込み不足のセルがあればそのセルにのみ追加書き込みを行い、メモリセル毎に、最適な書き込みがなされるよう制御するベリファイを行う方法を採る。
【００４０】
メモリセルが目的とする閾値範囲まで至らないときは、書き込み電圧はステップアップされて、再びベリファイが行われる。この書き込み電圧のステップアップ動作と、ベリファイ動作は、メモリセルが目的とする閾値範囲に至るまで繰り返し実行される。そして、メモリセルが目的とする閾値範囲となった段階で書き込み動作は終了する。本明細書では、便宜上この通常の書き込み方式を第１の書き込み方式という。
【００４１】
これに対して、各レベルの閾値分布をより狭くし、各レベル間の間隔を増大する方法として、Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅという書き込み方式が用いられている。
【００４２】
図８は、第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）を用いた場合の閾値分布の遷移を示した図である。図９は、第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）を用いた場合の電圧印加パターンを示す図である。Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅでは、まずベリファイ動作時にベリファイレベル（Ｖｒ）よも低いロウベリファイ電圧（ＶＬ）が設定される。次にＱｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅでは、書き込み対象となるメモリセルがこのロウベリファイ電圧（ＶＬ）に達すると、図９に示すビット線ＢＬ０の電圧が、０Ｖから、書き込み制御電圧（Ｖｒｅｇ）に設定される。書き込み制御電圧（Ｖｒｅｇ）は、０ＶとＶｄｄとの中間電位に制御される。そして、書き込み対象となるメモリセルは、フローティングゲートに注入される電子の増加量が緩やかとなり、ゆっくりとベリファイレベル（Ｖｒ）に達するまで、書き込み電圧パルスの印加とベリファイが繰り返し実行されて、書き込み対象となるメモリセルの閾値は、目的の閾値範囲内に設定される。本発明では、便宜上Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅを第２の書き込み方式という。
【００４３】
図８に示すように、このロウベリファイ電圧（ＶＬ）に達するまでは閾値分布は左側の山のように広がっている。閾値がロウベリファイ電圧（ＶＬ）を越えると、図９に示すようにビット線ＢＬ０に０ＶとＶｄｄとの中間電位である書き込み制御電圧（Ｖｒｅｇ）を印加する。この状態で書き込み電圧パルスを印加すると、チャネルからフローティングゲートへの電子注入の増加量は緩やかになり、閾値の変位が緩やかになる。最終的に閾値分布は、図８に示す右側の山のようにより狭い分布範囲に設定されることになる。
【００４４】
このＱｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅは、閾値分布をより狭くすることができるものの、ビット線に書き込み制御電圧として０ＶとＶｄｄとの中間電位が印加され、書き込み動作を第１の書き込み方式より遅くすることにより、より多くの書き込みパルスが印加されるため、同一ワード線上には高電圧が長時間印加される。このため既に書き込みの終えた隣接メモリセルがプログラムディスターブストレスを受けるという問題が生じる。
【００４５】
プログラムディスターブストレスは、ワード線に印加される書き込み電圧が高電圧の場合で、その同一ワード線上の隣接メモリセルの書き込みが終了しており、その閾値が低いときに、隣接メモリセルの閾値を高い方向へ変動させる現象である。特に、図９に示すＳ１１に近いメモリセルＭＣ１０がプログラムディスターブの影響を受けやすい。図９において、メモリセルＭＣ１０は、所望の閾値レベルに設定され書き込みが終わっているので、ビット線ＢＬ１には、Ｖｄｄが印加されている。
【００４６】
選択ゲートトランジスタＳ１２の選択ゲート線ＳＧＤには、Ｖｄｄよりも若干低い電圧が印加されているので、選択ゲートトランジスタＳ１２はカットオフしている。このため、メモリセルＭＣ１０〜ＭＣ１ｎのチャネルはフローティング状態となり、ワード線に印加されるＶｐｇｍやＶｐａｓｓの影響を受けて、電位が例えば８Ｖ程度まで上昇する。
【００４７】
これに対して、ソース線ＣＥＬＳＲＣに接続される選択ゲートトランジスタＳ１１のゲート線ＳＧＳは０Ｖである。選択ゲートトランジスタＳ１１はカットオフし、選択ゲートトランジスタＳ１１のチャネル電位は０Ｖとなる。このため、選択ゲートトランジスタＳ１１のチャネルとメモリセルＭＣ１０のチャネルとの間に電位差が生じて、選択ゲートトランジスタＳ１１のチャネルの電子がメモリセルＭＣ１０のチャネルに流れる。この電子が、メモリセルＭＣ１０のゲートに印加されている書き込み電圧Ｖｐｇｍに引っ張られてメモリセルＭＣ１０のフローティングゲートに注入される現象が生じる。これにより、既に書き込みが終了しているメモリセルＭＣ１０は、そのフローティングゲートにさらに電子が注入されるため、閾値がより高い方向へ変位してしまう。最悪の場合は、当初設定した閾値範囲を超えて、書き込むべきデータ値と閾値の対応が取れず誤書き込みになる可能性がある。
【００４８】
プログラムディスターブストレスは、書き込み電圧が高ければ高いほど、書き込み電圧の印加時間が長ければ長いほど、書き込み対象のメモリセルが選択ゲート線ＳＧＳ，ＳＧＤに近接しているほど、その影響は大きくなる。
【００４９】
本発明は、閾値分布をより狭くするとともに、第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）による過剰なストレスを緩和するものである。これを実現するために、本発明の第１の実施形態は、書き込み閾値レベルによって、第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）から第１の書き込み方式（通常の書き込み）に内部的に変更するアルゴリズムを用い、プログラムディスターブストレスに因る誤書き込みを低減する手段を備えることとした。
【００５０】
上記したように、プログラムディスターブストレスは、書き込み電圧が高ければ高いほど、書き込み電圧の印加時間が長ければ長いほど、書き込み対象のメモリセルが選択ゲート線ＳＧＳ，ＳＧＤに近接しているほど、その影響は大きくなる。したがって、書き込み電圧が比較的低い領域においては、閾値分布をより狭く設定できるように第２の書き込み方式を選択し、予め定めた閾値レベルを超える閾値レベルの書き込みを行うときには、通常の書き込み方法である第１の書き込み方式を選択する。
【００５１】
図１０は、本発明の第１の実施形態に係る書き込み方式を示すフローチャート図である。図１０は、１６値を書き込む場合の一例である。以下では便宜上、同一ワード線上の各メモリセルに書き込まれる閾値レベルを「書き込み閾値レベル」といい、第２の書き込み方式から第１の書き込み方式に切り替える閾値を「書き込み方式切替閾値レベル」という。
【００５２】
図１０に示すステップＳ１において、図１に示すＲＯＭヒューズ（閾値レベル記憶部）１２２に書き込み方式切替閾値レベルの設定データは保存される。ＲＯＭヒューズ１２２は、メモリ出荷前にプログラミングされるようにしてもよい。その場合、電源を投入すると、パワーオンリセット回路がこれを検出して、制御信号発生回路８は、自動的に書き込み方式切替閾値レベルの設定データをデータレジスタ／センスアンプ１３に読み出すように制御し、書き込み方式切替閾値レベルの設定データは、パラメータレジスタ４に転送、保持される。
【００５３】
図７に示すように、１つのメモリセルに１６個の閾値範囲を設ける１６値を例に用いて説明する。１６個の閾値範囲を低い電圧範囲から順にＬｅｖｅｌ０〜ＬｅｖｅｌＦと呼称する。図１０に示すように、ＲＯＭヒューズ１２２には、４ビットの記憶領域を使用して設定値をＬｅｖｅｌ８（１０００）に設定した場合としている。すなわち、ＲＯＭヒューズに記憶されたデータに基づいて、１６個設けられた閾値レベルＬｅｖｅｌ０〜ＬｅｖｅｌＦのうち、Ｌｅｖｅｌ８の閾値レベル以上のデータを書き込む場合は、第１の書き込み方式を用いて書き込み制御が行われ、Ｌｅｖｅｌ８の閾値レベルより低い閾値レベルのデータを書き込む場合は、第２の書き込み方式を用いて書き込み制御が行われる。
【００５４】
図１０では、ＲＯＭヒューズ１２２に４ビットの記憶領域を使用する場合を示しているが、例えば、８値のＮＡＮＤ型フラッシュメモリの場合には、３ビットでもよく、逆に３２値の場合には、５ビットでもよい。
【００５５】
ステップＳ２において、書き込み電圧（Ｖｐｇｍ）のパルスは、図１に示す電圧発生回路９で生成され、ロウデコーダ１０を通じてメモリセルアレイ１２の選択ワード線に印加される。最初に印加する書き込み電圧（Ｖｐｇｍ）は、書き込むデータの閾値レベルに応じて可変にしてもよい。最初に印加する書き込み電圧（Ｖｐｇｍ）は例えば、閾値が−２Ｖのときは１４Ｖとしてもよいし、閾値が−１Ｖのときは１４．４Ｖとしてもよい。
【００５６】
次に、ステップＳ３において、メモリセルに書き込むデータの閾値レベルと、ステップＳ１で設定した設定値に基づく書き込み方式切替閾値レベルとを比較する。この比較結果に基づいて、第１の書き込み方式又は第２の書き込み方式の設定を示すＦＬＧは、以下のように設定される。
【００５７】
図１０に示した例では、設定された書き込み方式切替閾値レベルがＬｅｖｅｌ８であるから、Ｌｅｖｅｌ８よりも低い閾値レベルを書き込むメモリセルについては、ＦＬＧ＝０として第２の書き込み方式が設定され、第２の書き込み方式によりデータが書き込まれる。Ｌｅｖｅｌ８以上の閾値レベルを書き込むメモリセルについては、ＦＬＧ＝１として第１の書き込み方式が設定され、書き込み方式を第１の書き込み方式に切り替えて、第１の書き込み方式によりデータが書き込まれる。
【００５８】
ステップＳ３における書き込み閾値レベルと書き込み方式切替閾値レベルとの比較動作について、図１に示すブロック図を用いて説明すると以下のようになる。ＲＯＭヒューズ１２２に記憶された書き込み方式切替閾値レベルを示す設定データは、データレジスタ／センスアンプ回路１３に転送される。さらにＲＯＭヒューズ１２２に記憶された書き込み方式切替閾値レベルを示すデータは、パラメータレジスタ４に転送、保持され、さらに制御信号発生回路８へ転送、保持されるようにしてもよい。
【００５９】
選択ワード線上の各メモリセルに書き込まれる閾値レベルのデータは、例えば、１６値の場合、１６分割されたＬｅｖｅｌ０〜ＬｅｖｅｌＦの各閾値レベルに対応したデータであり、制御信号発生回路８が、ベリファイをする書き込み閾値レベルのデータとして保持する。
【００６０】
この制御信号発生回路８に保持されたＬｅｖｅｌ０〜ＬｅｖｅｌＦの書き込み閾値レベルに対応したデータと、上記したＲＯＭヒューズ１２２に記憶され、パラメータレジスタ４に転送、保持された書き込み方式切替閾値レベルのデータとを比較する。
【００６１】
ステップＳ３における比較の方法を以下に述べる。図１に示すように比較回路１６を設ける。比較回路１６は、パラメータレジスタ４から転送される書き込み方式切替閾値レベルのデータ専用のラッチ回路が設けられる（図示せず）。なお、書き込み方式切替閾値レベルは、ＲＯＭヒューズ１２２から比較回路１６に転送されるようにしてもよい。
【００６２】
比較回路１６は、例えば、１６値であれば、少なくとも４個のラッチ回路を備え、４個のラッチ回路は４ビットのデータを保持する。また、この４個のラッチ回路のデータと書き込み閾値レベルのデータとを比較し、その比較結果を保持するレジスタを備える。この比較回路１６は、データレジスタ／センスアンプ回路１３の内部または制御信号発生回路８の内部に設けられてもよいし、外部に専用の比較回路１６が設けられるようにしてもよい。
【００６３】
そして、比較回路１６は、制御信号発生回路８が保持する、これからベリファイをしようとしている書き込み閾値レベルのデータと、上記ＲＯＭヒューズ１２２に記憶され、パレメータレジスタに転送、保持された書き込み方式切替閾値レベルのデータとの比較結果を比較回路１６内のレジスタに保持する。
【００６４】
上記比較回路１６は、書き込み閾値レベルが書き込み方式切替閾値レベルよりも低いときは、その比較結果をＦＬＧ＝０とし、書き込み閾値レベルが書き込み方式切替閾値レベル以上のときは、比較結果をＦＬＧ＝１として比較回路１６内部のレジスタに保持する。その後、比較結果ＦＬＧ＝０またはＦＬＧ＝１を示す信号は、比較回路１６から制御信号発生回路８に転送され保持される。そして、制御信号発生回路８は、この比較結果の状態がＦＬＧ＝０かＦＬＧ＝１かによって、書き込み方式を切り替える制御を行う。
【００６５】
図１０の例では、書き込み方式切替閾値レベルは、Ｌｅｖｅｌ８に設定してあるので、比較回路に設けられた４ビットのラッチ回路は、Ｌｅｖｅｌ８に対応する８値（１０００）を保持する。
【００６６】
書き込み閾値レベルがＬｅｖｅｌ８より低いときは、比較回路１６は、比較結果をＦＬＧ＝０として保持する。その後、比較結果ＦＬＧ＝０を示す信号は、比較回路から制御信号発生回路８に転送され保持される。そして、制御信号発生回路８は、ＦＬＧ＝０に基づき、第２の書き込み方式により制御を行う。
【００６７】
書き込み閾値レベルがＬｅｖｅｌ８以上のときは、比較回路１６は、比較結果をＦＬＧ＝１として保持する。その後、比較結果ＦＬＧ＝１を示す信号は、比較回路１６から制御信号発生回路８に転送され保持される。そして、制御信号発生回路８は、ＦＬＧ＝１に基づき、第１の書き込み方式により制御を行う。
【００６８】
＜ＦＬＧ＝０の場合（第２の書き込み方法）＞
制御信号発生回路８に比較結果ＦＬＧ＝０を示すデータが保持されるとき、すなわち、書き込み閾値レベルが書き込み方式切替閾値レベルよりも低いときは、ステップＳ４に移行する。
【００６９】
ステップＳ４において、制御信号発生回路８は、電圧発生回路９で通常のベリファイ電圧よりも低い電圧のロウベリファイ電圧（ＶＬ）を発生させ、ロウベリファイを行うように制御する。書き込み対象となるメモリセルの閾値が未だこのロウベリファイ電圧に達しない場合は、図１０ではＦａｉｌとなり、ステップＳ８に移行する。
【００７０】
ステップＳ８においては、図１に示す電圧発生回路９は書き込み電圧を１段ステップアップする。そして、ステップＳ２に移行し、このステップアップされた書き込み電圧パルスは、ロウデコーダ１０を通じて書き込み対象となるメモリセルのワード線に印加される。
【００７１】
また、ステップＳ４においては、書き込み対象となるメモリセルの閾値がロウベリファイ電圧を超えた場合は、図１０ではＰａｓｓとなり、ステップＳ５に移行する。
【００７２】
ステップＳ５においては、図１に示す電圧発生回路９は書き込み閾値に対応する通常のベリファイ電圧（Ｖｒ）を発生させて、ベリファイが行われる。書き込み対象となるメモリセルの閾値が未だこのベリファイ電圧（Ｖｒ）に達しない場合は、図１０ではＦａｉｌとなり、ステップＳ６に移行する。
【００７３】
ステップＳ６においては、書き込み閾値が書き込み方式切替閾値よりも低いとき（ＦＬＧ＝０のとき）はステップＳ７に移行する。
【００７４】
ステップＳ７においては、書き込み対象となるメモリセルのビット線電位は、０Ｖから０ＶとＶｄｄとの中間電位である書き込み制御電圧（Ｖｒｅｇ）に設定される。電圧発生回路９は、書き込み制御電圧（Ｖｒｅｇ）を生成し、データレジスタ／センスアンプ回路１３に供給する。データレジスタ／センスアンプ回路１３は、書き込み制御電圧（Ｖｒｅｇ）を選択してビット線に印加する。
【００７５】
ステップＳ８においては、図１に示す電圧発生回路９は書き込み電圧を１段ステップアップする。そして、ステップＳ２に移行し、このステップアップされた書き込み電圧パルスは、ロウデコーダ１０を通じて書き込み対象となる選択ワード線に印加される。
【００７６】
これに対し、ステップＳ５において、書き込み対象となるメモリセルの閾値がベリファイ電圧（Ｖｒ）を超えた場合は、図１０に示すようにＰａｓｓとなり、書き込みは終了する。
【００７７】
＜ＦＬＧ＝１の場合（第１の書き込み方法）＞
制御信号発生回路８に比較結果ＦＬＧ＝０を示すデータが保持されるとき、すなわち、書き込み閾値レベルが書き込み方式切替閾値レベル以上のときは、ステップＳ５に移行する。
【００７８】
ステップＳ５においては、図１に示す電圧発生回路９は、書き込み閾値に対応する通常のベリファイ電圧（Ｖｒ）を発生し、ベリファイが行われる。書き込み対象となるメモリセルの閾値が未だこのベリファイ電圧（Ｖｒ）に達しない場合は、図１０ではＦａｉｌとなり、ステップＳ６に移行する。
【００７９】
ステップＳ６においては、書き込み閾値が書き込み方式切替閾値以上のとき（ＦＬＧ＝１のとき）はステップＳ８に移行する。
【００８０】
ステップＳ８においては、図１に示す電圧発生回路９は書き込み電圧を１段ステップアップする。そして、ステップＳ２に移行し、このステップアップされた書き込み電圧パルスは、ロウデコーダ１０を通じて書き込み対象となる選択ワード線に印加される。
【００８１】
ステップＳ５において、書き込み対象となるメモリセルの閾値がベリファイ電圧（Ｖｒ）を超える場合は、図１０ではＰａｓｓとなり、書き込みは終了する。
【００８２】
以上に示した本発明の第１の実施形態に係る第２の書き込み方式から第１の書き込み方式に切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【００８３】
また、本発明の第１の実施形態に係る第２の書き込み方式から第１の書き込み方式に切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【００８４】
以上に示した本発明の第１の実施形態によれば、例えば１６値の多値記憶方式の不揮発性半導体記憶装置において、ある一定の閾値レベル（上記説明ではＬｅｖｅｌ８）よりも低い閾値レベルを書き込むときは、第２の書き込み方式を用いて書き込みを行うことにより、閾値分布を狭めることができる。そして、ある一定の閾値レベル（上記説明ではＬｅｖｅｌ８）以上の閾値レベルを書き込むときには、第１の書き込み方式を用いることによって、書き込みの終了している隣接メモリセルの閾値変動への影響を減少させることができる。
【００８５】
（第２の実施形態）
本発明の第２の実施形態は、予め定めた書き込み方式切替閾値レベルより低い閾値レベルを書き込む場合は、閾値分布をより狭く設定できるように第３の書き込み方式を選択し、予め定めた書き込み方式切替閾値レベル以上の閾値レベルの書き込みを行うときには第１の書き込み方式を用いて書き込みを行うものである。
【００８６】
図１１は、本発明の第２の実施形態に係る書き込み方式を示すフローチャート図である。図１１は、１６値を書き込む場合の一例である。本発明の第２の実施形態は、第１の書き込み方式及び書き込み方式の選択方法、手段については、第１の実施形態と同じある。第２の実施形態が第１の実施形態と異なるのは、第２の書き込み方式の代わりに、別に第３の書き込み方式を用いる点である。
【００８７】
第３の書き込み方式は、第２の書き込み方式と同様に、ベリファイレベル（Ｖｒ）より低い電位に、ロウベリファイ電圧（ＶＬ）が設定される。そして、閾値がロウベリファイ電圧（ＶＬ）を超えると、ビット線に書き込み制御電圧（Ｖｒｅｇ）が印加される。しかし、第２の書き込み方式とは異なり、ビット線に印加される書き込み制御電圧（Ｖｒｅｇ）の値は、１６値であれば１５分割されており、書き込み閾値レベルに応じて選択される。
【００８８】
本発明の第２の実施形態は、図１１に示すステップＳ３において、書き込み閾値レベルが書き込み方式切替閾値レベル以上（ＦＬＡＧ＝１）のとき、ステップＳ５に移行して以後は、図１０に示した第１の実施形態と同じように第１の書き込み方式を用いる。
【００８９】
これに対し、ステップＳ３において、書き込み閾値レベルが書き込み方式切替閾値レベルより低い（ＦＬＧ＝０）ときは、本発明の第２の実施形態は、ステップＳ４に移行する。
【００９０】
ステップ４において、図１に示す電圧発生回路９はロウベリファイ電圧（ＶＬ）を発生し、ロウベリファイが行われる。書き込み対象となるメモリセルの閾値が未だこのロウベリファイ電圧に達しない場合は、図１０ではＦａｉｌとなり、ステップＳ８に移行する。
【００９１】
ステップＳ８においては、図１に示す電圧発生回路９は書き込み電圧を１段ステップアップする。そして、ステップＳ２に移行し、このステップアップされた書き込み電圧パルスは、ロウデコーダ１０を通じて書き込み対象となる選択ワード線に印加される。
【００９２】
ステップＳ４において、書き込み対象となるメモリセルの閾値がこのロウベリファイ電圧を超えた場合は、図１０ではＰａｓｓとなり、ステップＳ５に移行する。
【００９３】
ステップＳ５においては、図１に示す電圧発生回路９で書き込み閾値に対応する通常のベリファイ電圧（Ｖｒ）が生成されてベリファイが行われる。書き込み対象となるメモリセルの閾値が未だこのベリファイ電圧（Ｖｒ）に達しない場合は、図１０ではＦａｉｌとなり、ステップＳ６に移行する。
【００９４】
ステップＳ６においては、書き込み閾値が書き込み方式切替閾値よりも低いとき（ＦＬＧ＝０のとき）はステップＳ９、ステップＳ１０に移行する。
【００９５】
ステップＳ９においては、書き込み対象となるメモリセルのビット線電位は、０Ｖから０ＶとＶｄｄとの中間電位である書き込み制御電圧（Ｖｒｅｇ）の制御が行われる。
【００９６】
このステップ９及びステップ１０が第３の書き込み方式の特徴である。第３の書き込み方式は、例えば、低い閾値レベルの書き込みの場合には、書き込み制御電圧（Ｖｒｅｇ）を高く設定し、メモリセルのビット線電圧に印加する。
【００９７】
また、第３の書き込み方式は、高い閾値レベルの書き込みの場合には、書き込み制御電圧（Ｖｒｅｇ）を低く設定し、メモリセルのビット線電圧に印加する。
【００９８】
第３の書き込み方式に用いる書き込み制御電圧（Ｖｒｅｇ）は、０ＶとＶｄｄとの間の中間電位で、書き込み閾値レベルＬｅｖｅｌ０〜ＬｅｖｅｌＥに対応するように、図１に示す電圧発生回路９で１５分割された電圧が生成される。第３の書き込み方式は、第２の書き込み方式と比較し、ビット線に印加される書き込み制御電圧（Ｖｒｅｇ）を細かく設定するので、フローティングゲートへの電子注入量を書き込み閾値レベルに応じてより細かく増減することができる。
【００９９】
書き込み閾値レベルＬｅｖｅｌ０〜ＬｅｖｅｌＥに対応する１５個の書き込み制御電圧（Ｖｒｅｇ）は、電圧発生回路９からデータレジスタ／センスアンプ回路１３に供給される。
【０１００】
選択ワード線上の各メモリセルに書き込まれる閾値レベルのデータは、Ｉ／Ｏコントロール回路２からデータレジスタ／センスアンプ回路１３に転送され保持される。１６値の場合、１６分割されたＬｅｖｅｌ０〜ＬｅｖｅｌＦの各閾値レベルに対応したデータが転送される。この書き込み閾値レベルは、データレジスタ／センスアンプ回路１３のラッチ回路に保持される。
【０１０１】
ステップ１０において、制御信号発生回路８は、その内部に保持する書き込み閾値レベルＬｅｖｅｌ０〜ＬｅｖｅｌＥに対応する１５個の書き込み制御電圧（Ｖｒｅｇ）を電圧発生回路９からデータレジスタ／センスアンプ回路１３に供給するように制御する。データレジスタ／センスアンプ回路１３は、書き込み閾値レベルＬｅｖｅｌ０〜ＬｅｖｅｌＥに対応した書き込み制御電圧（Ｖｒｅｇ）を選択しメモリセルのビット線に印加する。
【０１０２】
そのほかのステップについての動作は第１の実施形態と同じである。以上に示した本発明の第２の実施形態に係る第３の書き込み方式から第１の書き込み方式に切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１０３】
また、本発明の第２の実施形態に係る第３の書き込み方式から第１の書き込み方式に切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１０４】
以上に示した本発明の第２の実施形態によれば、例えば１６値の多値記憶方式の不揮発性半導体記憶装置において、ある一定の閾値レベルより低い閾値レベルの書き込みには、第３の書き込み方式を用いて書き込みを行うことにより、閾値分布を狭めることができる。それとともに、本発明の第２の実施形態が採用する第３の書き込み方式は、第２の書き込み方式と比較し、フローティングゲートへの電子注入量を書き込み閾値レベルに応じてより細かく増減することができる。そして、ある一定の閾値レベル以上の閾値レベルを書き込むときは、第１の書き込み方式を用いることによって、書き込みの終了している隣接メモリセルの閾値変動への影響を減少させることができる。
【０１０５】
（第３の実施形態）
本発明の第３の実施形態は、予め定めた書き込み方式切替閾値レベルより低い閾値レベルを書き込む場合は、閾値分布をより狭く設定できるように第４の書き込み方式を選択し、予め定めた書き込み方式切替閾値レベル以上の閾値レベルの書き込みを行うときには第１の書き込み方式を用いて書き込みを行うものである。
【０１０６】
図１２は、本発明の第３の実施形態に係る書き込み方式を示すフローチャート図である。図１２は、１６値を書き込む場合の一例である。本発明の第３の実施形態は、第１の書き込み方式及び書き込み方式の選択方法、手段については、第１の実施形態及び第２の実施形態と同じある。第３の実施形態が第１の実施形態及び第２の実施形態と異なるのは、別に第４の書き込み方式を用いる点である。
【０１０７】
本発明の第３の実施形態は、図１２に示すステップＳ３において、書き込み閾値レベルが書き込み方式切替閾値レベル以上（ＦＬＡＧ＝１）のとき、ステップＳ５に移行して以後は、図１０に示した第１の実施形態と同じように第１の書き込み方式を用いる。
【０１０８】
これに対し、ステップＳ３において、書き込み閾値レベルが書き込み方式切替閾値レベルより低い（ＦＬＧ＝０）ときは、本発明の第３の実施形態は、ステップＳ４に移行して、第４の書き込み方式を用いる。
【０１０９】
第４の書き込み方式について、以下説明する。第４の書き込み方式は、第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）と同様に、ステップＳ４において、ベリファイレベル（Ｖｒ）よも低いロウベリファイ電圧（ＶＬ）が設定される。ロウベリファイ電圧（ＶＬ）は、書き込み閾値に対応する。ロウベリファイ電圧（ＶＬ）は、図１に示す電圧発生回路によりが生成され、ロウデコーダを通じてワード線に印加される。
【０１１０】
第４の書き込み方式では、ロウベリファイを行って、閾値レベルとベリファイレベルとを比較し、閾値レベルがロウベリファイ電圧（Ｖｒ）を超えると、ステップＳ１１に移行する。
【０１１１】
ステップＳ１１において、書き込み電圧（Ｖｐｇｍ）が１回だけステップアップされる。そして、ステップＳ１２において、書き込み電圧がワード線に印加されて、書き込みは終了する。
【０１１２】
ロウベリファイをパスした後には、書き込み電圧（Ｖｐｇｍ）が１回だけステップアップされるだけなので、第４の書き込み方式のロウベリファイ電圧（ＶＬ）は、第２の書き込み方式のロウベリファイ電圧（ＶＬ）よりも、よりベリファイレベル（Ｖｒ）に近接した低いレベルに設定されることが望ましい。
【０１１３】
また、ロウベリファイをパスした後には、書き込み電圧（Ｖｐｇｍ）が１回だけステップアップされるだけなので、閾値分布が低い方に偏る可能性がある。しかし、プログラムディスターブを受けるメモリセルは、低い閾値レベルであり、この閾値が高い電位に変位するので、閾値分布が低い方に偏ったとしても、プログラムディスターブによる変位分をある程度相殺することができる。
【０１１４】
以上に示した本発明の第３の実施形態に係る第４の書き込み方式から第１の書き込み方式切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１１５】
また、本発明の第３の実施形態に係る第４の書き込み方式から第１の書き込み方式に切り替える書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１１６】
以上に示した本発明の第３の実施形態によれば、例えば１６値の多値記憶方式の不揮発性半導体記憶装置において、ある一定の閾値レベルの書き込みが終了するまでは、第４の書き込み方式を用いて書き込みを行い、ある一定の閾値レベルの書き込みが終了したときには、第１の書き込み方式を用いることによって、書き込みの終了している隣接メモリセルの閾値変動への影響を相殺させることが出来るとともに、書き込み時間を早めることができる。
【０１１７】
（第４の実施形態）
本発明の第１の実施形態ないし第３の実施形態は、それぞれ図１０ないし図１２に対応し、いずれもステップＳ３において、予め設定した書き込み方式切替閾値レベルと書き込み閾値レベルとを比較して、書き込み方法式を切り替える方法及び構成を採用した。これに対し、本発明の第５の実施形態は、より簡便に、書き込み電圧のステップアップ数によって、書き込み方式を切り替える方法及び構成を採用した。
【０１１８】
図１３は、本発明の第４の実施形態に係る書き込み方式を示すフローチャート図である。図１３は、１６値を書き込む場合の一例である。本発明の第４の実施形態は、第１の書き込み方式については、第１の実施形態ないし第３の実施形態と同じある。第４の実施形態が第１の実施形態ないし第３の実施形態と異なるのは、予め書き込み方式を切り替える書き込み電圧のステップアップ数を設定する点である。これを書き込み方式切替ステップアップ数と呼称する。選択ワード線に印加される書き込み電圧のステップアップ数をカウントする。そして、カウント数が予め設定された上記書き込み方式切替ステップアップ数に達するまでは、第２の書き込み方式を選択し、カウント数が予め設定された上記書き込み方式切替書き込み電圧ステップアップ数に達したときに、書き込み方式を第１の書き込み方式に切り替える。
【０１１９】
図１３に示すステップＳ１において、書き込み方式切替閾値ステップアップ数に対応するデータ値は、図１に示すＮＡＮＤ型フラッシュメモリのブロック図中のＲＯＭヒューズ１２２に保存される。ＲＯＭヒューズ１２２に格納されるデータは、ステップアップ数より大きいビットデータを使用する。図１３では、８ビットを使用している。設定値を８カウント（００００１０００）としている。すなわちステップアップを８回行うまでは、第２の書き込み方式を用いて書き込み制御が行われ、ステップアップを８回以上行うと第１の書き込み方式を用いて書き込み制御が行われる。
【０１２０】
制御信号発生回路８には、カウンタ回路が設けられており（図示せず）、電圧発生回路９が生成する書き込み電圧をステップアップする際にカウントした値を保持する。このカウント値は、比較回路１６に転送、保持される。
【０１２１】
他方、前記ＲＯＭヒューズ１２２に格納される書き込み方式切替ステップアップ数のデータは、データレジスタ／センスアンプ回路１３を通じてパラメータレジスタ４に転送、保持され、さらに比較回路１６に転送、保持され、制御信号発生回路８に転送される。
【０１２２】
比較回路１６は、前記カウント値と書き込み方式切替ステップアップ数のデータとを比較し、その比較結果をレジスタに保持する。
【０１２３】
図１３の例では、書き込み方式切替ステップアップ数は、８に設定してあるので、比較回路に設けられた８ビットのラッチ回路は、書き込み方式切替ステップアップ数８に対応する８値（００００１０００）を保持する。
【０１２４】
前記カウント値が８より低いときは、比較回路１６は、比較結果をＦＬＧ＝０として保持する。その後、比較結果ＦＬＧ＝０を示す信号は、比較回路から制御信号発生回路８に転送され保持される。そして、制御信号発生回路８は、ＦＬＧ＝０に基づき、第２の書き込み方式により制御を行う。
【０１２５】
前記カウント値が８以上のときは、比較回路１６は、比較結果をＦＬＧ＝１として保持する。その後、比較結果ＦＬＧ＝１を示す信号は、比較回路１６から制御信号発生回路８に転送され保持される。そして、制御信号発生回路８は、ＦＬＧ＝１に基づき、第１の書き込み方式により制御を行う。
【０１２６】
そのほかのステップは、第１の実施形態と同じである。
【０１２７】
以上に示した本発明の第４の実施形態に係る第２の書き込み方式から第１の書き込み方式に切り替える切替書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳに近いワード線ＷＬ０の書き込みに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎについては、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１２８】
また、本発明の第４の実施形態に係る第２の書き込み方式から第１の書き込み方式に切り替える切替書き込み制御は、プログラムディスターブを受けやすい図９に示すＳＧＳ、ＳＧＤに近いワード線ＷＬ０とＷＬｎに限定して適用されるものとし、残りのワード線ＷＬ１〜ＷＬｎ−１については、第２の書き込み方式を用いて書き込みが行われるようにしてもよい。
【０１２９】
以上に示した本発明の第４の実施形態によれば、例えば１６値の多値記憶方式の不揮発性半導体記憶装置において、予め定めた書き込み電圧レベルより低い書き込み電圧をワード線に印加するときは、第２の書き込み方式を用いて書き込みを行うことにより、閾値分布を狭めることができる。そして、予め定めた書き込み電圧レベル以上の書き込み電圧をワード線に印加するときは、第１の書き込み方式を用いることによって、書き込みの終了している隣接メモリセルの閾値変動への影響を減少させることができる。
【０１３０】
（第５の実施形態）
図１４は、本発明の第５実施形態に係る不揮発性メモリシステムの一例を示すブロック図である。本例は、不揮発性メモリをＮＡＮＤフラッシュメモリとし、メモリコントローラを外部コントローラ（フラッシュコントローラ）１００とした場合である。
【０１３１】
図１４に示すように、外部コントローラ１００は、ＮＡＮＤ型フラッシュメモリ１を制御する。例えば、外部コントローラ１００は、システム、例えば、外部ホストからの要求に従ってメモリセルアレイ１２をアクセスし、データの読み出し、データの書き込み、及びデータの消去を制御する。
【０１３２】
ＮＡＮＤ型フラッシュメモリ１は、制御ピンと、入出力ピンとを持つ。制御ピンは、基本的に外部コントローラ１００からの制御信号を受信するためのピンであり、入出力ピンは、基本的に外部コントローラ１００とのデータの送受信、外部コントローラ１００からのコマンドの受信、及び外部コントローラ１００へのステータスの送信を行なうためのピンである。
【０１３３】
本例では、制御ピンとして／ＣＥ（チップイネーブル）、ＡＬＥ（アドレスラッチイネーブル）、ＣＬＥ（コマンドラッチイネーブル）、／ＷＥ（ライトイネーブル）、／ＲＥ（リードイネーブル）、ＲＹ／／ＢＹ（レディ／ビジー）、／ＷＰ（ライトプロテクト）があり、入出力ピンとしてＩ／Ｏ１〜Ｉ／Ｏ８がある。これら制御ピン、及び入出力ピンは、外部コントローラ１００に接続される。
【０１３４】
本発明の第５実施形態に係る不揮発性メモリシステムは、これまでに第１の実施形態ないし第４の実施形態で述べた、書き込み方式切替に関するデータをＲＯＭヒューズに予め記憶する形態ではなく、外部からの指示に応じて書き込み方式切替に関するデータを外部から変更する外部コントローラ１００を備える。
【０１３５】
以上に示した本発明の第５の実施形態によれば、閾値分布を狭くするとともに誤書き込みを低減する手段を備える不揮発性メモリシステムを提供することができる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の第１の実施形態乃至第４の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリチップの機能ブロック構成を示した図。
【図２】メモリセルアレイのメモリセルの配列を示した図。
【図３】ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図。
【図４】書き込み動作時におけるＮＡＮＤセルユニットへの電圧印加条件の一例を示した図。
【図５】ステップアップ書き込み方法の一例を示す図。
【図６】８値の場合の閾値の分布を示した図。
【図７】１６値の場合の閾値の分布を示した図。
【図８】第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）を用いた場合の閾値分布の遷移を示した図。
【図９】第２の書き込み方式（Ｑｕｉｃｋ  Ｐａｓｓ  Ｗｒｉｔｅ）を用いた場合の電圧印加パターンを示す図。
【図１０】本発明の第１の実施形態に係る書き込み方式を示すフローチャート図。
【図１１】本発明の第２の実施形態に係る書き込み方式を示すフローチャート図。
【図１２】本発明の第３の実施形態に係る書き込み方式を示すフローチャート図。
【図１３】本発明の第４の実施形態に係る書き込み方式を示すフローチャート図。
【図１４】本発明の第５実施形態に係る不揮発性メモリシステムの一例を示すブロック図。
【符号の説明】
【０１３７】
ＦＧ  フローティングゲート
ＶＬ  ロウベリファイ電圧
Ｖｐａｓｓ  書き込みパス電圧
Ｖｐｇｍ  書き込み電圧
Ｖｒ  ベリファイ電圧
Ｖｒｅｇ  書き込み制御電圧
Ｖｔ  閾値
１  ＮＡＮＤ型フラッシュメモリ  
２  Ｉ／Ｏコントロール回路
３  ロジックコントロール回路
４  パラメータレジスタ
７  コマンドレジスタ
８  制御信号発生回路（内部コントローラ）
９  電圧発生回路
１０  ロウデコーダ
１２  メモリセルアレイ
１３  データレジスタ／センスアンプ回路
１４  カラムデコーダ
１６  比較回路
１７  ベリファイチェック回路
１００  フラッシュコントローラ（外部コントローラ）
１２１  第１の記憶領域
１２２  第２の記憶領域、ＲＯＭヒューズ（閾値レベル記憶部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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