(57)【要約】【課題】強誘電体キャパシタの抗電界を低下させ、信頼性の高い半導体装置およびそのような半導体装置の製造方法を提供することである。【解決手段】半導体装置は、半導体基板２０１上に設けられた絶縁膜２０７〜２１０と、絶縁膜に形成された下部コンタクト２１１、２１３と、下部コンタクト上に設けられ該下部コンタクトに接続された第1の下部電極２１５、第１の下部電極上に設けられＳＲＯ膜からなる第２の下部電極２１６、第２の下部電極上に形成されることによって粒径が３０ｎｍ〜１５０ｎｍの結晶からなる強誘電体膜２１７、および、強誘電体膜上に設けられた上部電極２１８を含む強誘電体キャパシタＦＣと、上部電極に接続された配線２２４とを備えている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に設けられた絶縁膜と、
前記絶縁膜に形成された下部コンタクトと、
前記下部コンタクト上に設けられ該下部コンタクトに接続された第1の下部電極、前記第１の下部電極上に設けられＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる第２の下部電極、前記第２の下部電極上に形成されることによって粒径が３０ｎｍ〜１５０ｎｍの結晶からなる強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、
前記上部電極に接続された配線とを備えた半導体装置。
【請求項２】
前記第２の下部電極の膜厚は、５ｎｍ以上であることを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記第２の下部電極の膜厚は、５ｎｍ〜５０ｎｍであることを特徴とする請求項1に記載の半導体装置。
【請求項４】
半導体基板上に設けられた絶縁膜と、
前記絶縁膜内に形成された下部コンタクトと、
前記下部コンタクト上に設けられ該下部コンタクトに接続された第1の下部電極、前記第１の下部電極上に設けられＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる５ｎｍ以上の厚みを有する第２の下部電極、前記第２の下部電極上に形成された強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、
前記上部電極に接続された配線とを備えた半導体装置。
【請求項５】
半導体基板上に絶縁膜を形成し、
前記絶縁膜に下部コンタクトを形成し、
前記下部コンタクト上に該下部コンタクトに接続された第1の下部電極を形成し、
前記第１の下部電極上にＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる第２の下部電極を形成し、
前記第２の下部電極上に強誘電体膜を形成することによって該強誘電体膜の結晶の粒径を３０ｎｍ〜１５０ｎｍに形成し、
前記強誘電体膜上に上部電極を形成し、
前記上部電極に配線を形成することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および半導体装置の製造方法に係り、例えば、強誘電体膜キャパシタセル構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリは、強誘電体材料を利用した強誘電体キャパシタからなるメモリセルを備えている。この強誘電体キャパシタは、下部電極と、下部電極上に設けられた強誘電体絶縁膜と、強誘電体絶縁膜上に設けられた上部電極とからなる。しかし、従来の強誘電体キャパシタは、強誘電体の分極が反転する電圧（いわゆる、抗電界）が大きいことが問題となっている。強誘電体キャパシタの抗電界が大きいと、強誘電体メモリの高集積化および駆動電圧の低減化に伴い、強誘電体メモリが動作不良を起こすおそれがある。これは、強誘電体メモリの信頼性の欠如につながる。
【特許文献１】特開２０００−１５１６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
強誘電体キャパシタの抗電界を低下させ、信頼性の高い半導体装置およびそのような半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
本発明に係る実施形態に従った半導体装置は、半導体基板上に設けられた絶縁膜と、前記絶縁膜に形成された下部コンタクトと、前記下部コンタクト上に設けられ該下部コンタクトに接続された第1の下部電極、前記第１の下部電極上に設けられＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる第２の下部電極、前記第２の下部電極上に形成されることによって粒径が３０ｎｍ〜１５０ｎｍの結晶からなる強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、前記上部電極に接続された配線とを備える。
【０００５】
本発明に係る他の実施形態に従った半導体装置は、半導体基板上に設けられた絶縁膜と、前記絶縁膜内に形成された下部コンタクトと、前記下部コンタクト上に設けられ該下部コンタクトに接続された第1の下部電極、前記第１の下部電極上に設けられＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる５ｎｍ以上の厚みを有する第２の下部電極、前記第２の下部電極上に形成された強誘電体膜、および、前記強誘電体膜上に設けられた上部電極を含む強誘電体キャパシタと、前記上部電極に接続された配線とを備えている。
【０００６】
本発明に係る実施形態に従った半導体装置の製造方法は、半導体基板上に絶縁膜を形成し、前記絶縁膜に下部コンタクトを形成し、前記下部コンタクト上に該下部コンタクトに接続された第1の下部電極を形成し、前記第１の下部電極上にＳＲＯ（ストロンチウム・ルテニウム・オキサイド）膜からなる第２の下部電極を形成し、前記第２の下部電極上に強誘電体膜を形成することによって該強誘電体膜の結晶の粒径を３０ｎｍ〜１５０ｎｍに形成し、前記強誘電体膜上に上部電極を形成し、前記上部電極に配線を形成することを具備する。
【発明の効果】
【０００７】
本発明による半導体装置は、強誘電体キャパシタの抗電界が低く、信頼性が高い。本発明による半導体装置の製造方法は、強誘電体キャパシタの抗電界が低く、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
図１から図４は、本発明に係る実施形態に従った強誘電体メモリ装置の製造方法を示す断面図である。まず、図１に示すように、シリコン基板２０１上に活性領域としての拡散層２０２を形成する。拡散層２０２は、ｐ型拡散層またはｎ型拡散層のいずれであってもよい。次に、メモリセルの選択時にオン状態になる選択ゲートＳＧを形成する。選択ゲートＳＧは、シリコン基板２０１上に設けられたゲート酸化膜２０３、ゲート電極２０４、シリサイド層２０５、および、ゲートキャップ２０６を含む。ゲート酸化膜２０３は、例えば、シリコン基板２０１を熱酸化することによって形成され得る。ゲート電極２０４は、例えば、ポリシリコンを堆積し、このポリシリコンをリソグラフィでパターニングすることによって形成される。シリサイド層２０５は、ゲート電極２０４上にチタンなどの金属膜を堆積し、この金属膜とゲート電極２０４とを反応させることによって形成され得る。ゲートキャップ２０６は、例えば、シリコン酸化膜またはシリコン窒化膜を堆積し、これらをリソグラフィでパターニングすることによって形成され得る。
【００１０】
次に、図１に示すように、選択ゲートＳＧを被覆するように絶縁膜２０７を形成する。絶縁膜２０７は、例えば、シリコン酸化膜を堆積し、このシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）等で平坦化することによって形成され得る。続いて、絶縁膜２０７上に多層層間絶縁膜２０８、２０９および２１０を堆積する。絶縁膜２０８、２０９および２１０は、例えば、ＴＥＯＳ、シリコン酸化膜、シリコン窒化膜などの絶縁膜のいずれかである。
【００１１】
次に、ＲＩＥ（Reactive Ion Etching）等を用いて、多層層間絶縁膜２０８、２０９、２１０および絶縁膜２０７を貫通し拡散層２０２に達するコンタクトホールＣＨ１を形成する。続いて、ポリシリコンプラグ２１１およびタングステンプラグ２１３がコンタクトホールＣＨ１内に充填される。ポリシリコンプラグ２１１およびタングステンプラグ２１３は、いわゆるダマシン法を用いて形成され得る。例えば、ポリシリコンを堆積した後、このポリシリコンをＣＭＰ等で研磨し、ポリシリコンをコンタクトホールＣＨ１内に充填する。これにより、ポリシリコンプラグ２１１が形成される。次に、リソグラフィおよびＲＩＥを用いてポリシリコンプラグ２１１にさらにコンタクトホールＣＨ２を形成する。スパッタ法あるいはＣＶＤ法を用いて、コンタクトホールＣＨ２の内壁にＴｉ・ＴｉＮあるいはＴｉからなるバリア層２１２を堆積し、その後、フォーミングガス中で熱処理を行う。続いて、ＣＶＤ法を用いてタングステンを堆積し、さらに、ＣＭＰ法を用いてタングステン膜を研磨する。これにより、コンタクトホールＣＨ２内にタングステンプラグ２１３が形成される。
【００１２】
次に、図２に示すように、バリア層２１４がタングステンプラグ２１３に接続するように形成される。バリア層２１４は、例えば、ＴｉＳｉＮ膜またはＴｉＡｌＮ膜で構成される。続いて、スパッタ法またはＣＶＤ法を用いて、バリア層２１４上に、第１の下部電極２１５を堆積する。第１の下部電極２１５は、例えば、Ｉｒ、ＩｒＯ２、Ｐｔあるいはそれらの積層膜からなる。さらに、スパッタ法またはＣＶＤ法を用いて、第１の下部電極２１５上に、第２の下部電極２１６を堆積する。第２の下部電極２１６は、ＳＲＯ（Strontium Ruthenium Oxide）からなる。ここで、第２の下部電極２１６の膜厚は、約５〜５０ｎｍの範囲にある。第２の下部電極２１６の膜厚の効果については後述する。
【００１３】
次に、ＭＯＣＶＤ（Metal-Organic Chemical Vapor Deposition）法を用いて、Ｐｂ（Ｚｒ， Ｔｉ）Ｏ３膜（ＰＺＴ膜）などの強誘電体膜をキャパシタ誘電体膜２１７として第２の下部電極２１６上に堆積する。強誘電体膜が約５ｎｍ〜５０ｎｍの膜厚のＳＲＯからなる第２の下部電極２１６上に形成されると、強誘電体膜の結晶の粒径は、約３０〜１５０ｎｍの範囲になる。強誘電体膜の結晶の粒径については後述する。
【００１４】
その後、スパッタ法またはＣＶＤ法を用いて、ＳＲＯ膜、ＩｒＯｘ膜を順次堆積する。これにより、ＳＲＯ・ＩｒＯｘ積層膜からなる上部電極２１８を形成する。
【００１５】
次に、スパッタ法またはＣＶＤ法を用いて、第１のマスク材としてのＡｌ２Ｏ３膜および第２のマスク材としてのＴＥＯＳ膜を堆積する。リソグラフィおよびＲＩＥを用いて、図３に示すように、第２のマスク材を加工することによって第２のマスク２２０を形成する。続いて、第２のマスク２２０をマスクとして用いて、第１のマスク材を加工することによって第１のマスク２１９を形成する。
【００１６】
次に、図３に示すように、第１および第２のマスク２１９、２２０をマスクとして用いて、上部電極２１８、キャパシタ誘電体膜２１７、第２の下部電極２１６、第１の下部電極２１５およびバリア層２１４をＲＩＥ法でエッチングする。
【００１７】
次に、図４に示すように、スパッタ法またはＣＶＤ法を用いて、還元雰囲気拡散防止膜としてＡｌ２Ｏ３膜２２１および層間絶縁膜としてＳｉＯ２膜２２２を堆積する。さらに、ＣＭＰを用いて、Ａｌ２Ｏ３膜２２１およびＳｉＯ２膜２２２を平坦化する。続いて、リソグラフィおよびＲＩＥを用いて、Ａｌ２Ｏ３膜２２１、ＳｉＯ２膜２２２、第２のマスク２２０、第１のマスク２１９をエッチングすることによって、上部電極２１８に達するコンタクトホールＣＨ３を形成する。その後、リソグラフィおよびＲＩＥを用いて、配線溝を形成する。スパッタ法またはＣＶＤ法を用いて、コンタクトホールＣＨ３および配線溝にバリア膜（図示せず）を堆積し、続いて、Ａｌ膜、Ｗ膜、または、Ａｌ−Ｃｕ合金膜を埋め込む。即ち、コンタクト２２３および配線２２４はデュアルダマシン法で形成される。その後、強誘電体層２１７に生じるプラズマダメージを緩和するために、４５０〜６５０℃の酸素雰囲気中において約１時間、リカバリアニールを行う。これにより、強誘電体メモリ装置が完成される。
【００１８】
強誘電体メモリ装置は、図３に示すように、シリコン基板２０１上に設けられた絶縁膜２０７〜２１０と、絶縁膜２０７〜２１０に形成された下部コンタクト２１１、２１３と、強誘電体キャパシタＦＣと、配線２２４とを備えている。強誘電体キャパシタＦＣは、下部コンタクト２１１、２１３上に設けられ下部コンタクト２１１、２１３に接続された第1の下部電極２１５と、第１の下部電極２１５上に設けられＳＲＯ膜からなる第２の下部電極２１６、第２の下部電極２１６上に形成されることによって粒径が３０ｎｍ〜１５０ｎｍの結晶からなる強誘電体膜２１７、および、強誘電体膜２１７上に設けられた上部電極２１８を含む。配線２２４は、コンタクト２２３を介して上部電極２１８に接続されている。
【００１９】
図５は、ＳＲＯからなる第２の下部電極２１６を含む強誘電体キャパシタの断面図である。図６は、第２の下部電極２１６有さない強誘電体キャパシタの断面図である。これらの断面図は、ＴＥＭで撮影した写真を概略的に示したものである。尚、図５および図６において、バリア層２１４は省略されている。図５と図６とを比較して明らかなように、図５に示す強誘電体膜２１７の結晶の粒径は、図６に示す強誘電体膜２１７の結晶の粒径よりも小さい。図５に示す強誘電体膜２１７の結晶の粒径は、約３０ｎｍ〜１５０ｎｍであり、図６に示す強誘電体膜２１７の結晶の粒径は、２００ｎｍ〜６００ｎｍ以上である。
【００２０】
このように、強誘電体膜２１７の結晶の粒径が異なる原因は、強誘電体膜２１７の下地材料の相違である。従来のようにＳＲＯからなる第２の下部電極２１６がない場合、下地材料は、第１の下部電極２１５である。第１の下部電極２１５は、ＳＲＯではなく、Ｉｒ、ＩｒＯ２、Ｐｔあるいはそれらの積層膜からなる。この場合、強誘電体膜２１７の結晶の粒径は、図６に示すように大きくなる。
【００２１】
一方、本実施形態に従った強誘電体キャパシタＣＦは、ＳＲＯからなる第２の下部電極２１６上に強誘電体膜２１７が形成されている。これにより、図５に示すように、強誘電体膜２１７の結晶の粒径を比較的小さくすることができる。
【００２２】
図７および図８は、本実施形態に従った第２の下部電極２１６を含む強誘電体キャパシタの分極特性を示すグラフである。横軸は、上部電極２１８と下部電極２１５、２１６との間に印加する電圧を示す。縦軸は、強誘電体キャパシタの分極量（以下、スイッチング電荷量ともいう）を示す。図８は、強誘電体キャパシタの分極特性のヒステリシスの全体を示す図である。図７は、図８のヒステリシスのうち破線円ＣＡで示した部分の詳細を示す図である。
【００２３】
図９および図１０は、第２の下部電極２１６を有さない強誘電体キャパシタの分極特性を示すグラフである。図１０は、強誘電体キャパシタの分極特性のヒステリシスの全体を示す図である。図９は、図１０のヒステリシスのうち破線円ＣＢで示した部分の詳細を示す図である。
【００２４】
図７と図９とを比較すると、図７に示す本実施形態による強誘電体キャパシタは、上部電極２１８と下部電極２１５、２１６との間の印加電圧が低くても、多くのスイッチング電荷量が強誘電体キャパシタに蓄積されていることが分かる。例えば、印加電圧が０．７Ｖのとき、図９のグラフでは、スイッチング電荷量は、約７μＣ／ｃｍ２であるのに対して、図７のグラフでは、スイッチング電荷量は、約１５μＣ／ｃｍ２である。印加電圧が１Ｖのとき、図９のグラフでは、スイッチング電荷量は、約１９μＣ／ｃｍ２であるのに対して、図７のグラフでは、スイッチング電荷量は、約２８μＣ／ｃｍ２である。このように、本実施形態による強誘電体キャパシタは、印加電圧が低くても、比較的多くの電荷量を蓄積することができる。これは、抗電界を低減させる効果がある。抗電界の低減効果は、図８および図１０を比較することによって明らかになる。図８の抗電界ＥＡと図１０に示す抗電界ＥＢを比較すると、明らかに、抗電界ＥＡが抗電界ＥＢよりも小さいことが分かる。
【００２５】
本実施形態のようにＳＲＯからなる第２の下部電極２１６上に強誘電体膜２１７を形成することによって、強誘電体膜２１７の結晶の粒径を３０〜１５０ｎｍと小さくすることができる。さらに、強誘電体膜２１７の結晶の粒径を３０〜１５０ｎｍと小さくすることによって、抗電界を小さくすることができる。抗電界が小さいと、強誘電体キャパシタの分極は低い印加電圧で反転され得る。その結果、強誘電体キャパシタの動作不良が改善され、信頼性の高い強誘電体メモリが実現され得る。
【００２６】
図１１は、第２の下部電極２１６の膜厚とスイッチング電荷量との関係、並びに、第２の下部電極２１６の膜厚と抗電界との関係を示すグラフである。第２の下部電極２１６の膜厚が５ｎｍ未満と薄過ぎると、抗電界が高いままであり、並びに、スイッチング電荷量は低いままである。即ち、第２の下部電極２１６の膜厚が５ｎｍ未満と薄過ぎると、本実施形態の上述の効果は小さい。
【００２７】
第２の下部電極２１６の膜厚が５ｎｍ以上になると、抗電界が低下し始め、並びに、スイッチング電荷量は上昇し始める。さらに、第２の下部電極２１６の膜厚が５０ｎｍ以上に厚くなると、抗電界およびスイッチング電荷量は飽和する。第２の下部電極２１６の膜厚が厚いと、図３を参照して説明したＲＩＥ法によるエッチングが困難となる。即ち、強誘電体キャパシタＦＣの加工（個別化）が困難となり、上部電極２１８の端部にフェンスが付着しやすくなる。このフェンスは、還元雰囲気拡散防止膜としてのＡｌ２Ｏ３膜２２１の被覆性を悪化させる。その結果、Ａｌ２Ｏ３膜２２１は、バックエンドプロセスで発生する水素が強誘電体キャパシタＦＣへ拡散することを防止することができない。これにより、デバイス不良を引き起こす可能性がある。従って、第２の下部電極２１６の膜厚は、５ｎｍ〜５０ｎｍであることが好ましい。
【００２８】
第２の下部電極２１６が５ｎｍ以上になると、抗電界が急激に減少し、スイッチング電荷量が上昇する。これは、強誘電体層２１７の粒径を小さくかつ均一にしたことにより、強誘電体キャパシタの分極の反転核密度が上昇したためと考えられる。
【００２９】
図１２は、強誘電体膜（ＰＺＴ）２１７の結晶の粒径とＳＲＯからなる第２の下部電極２１６の膜厚との関係を示すグラフである。ＳＲＯの膜厚が約５ｎｍ〜約５０ｎｍの場合において、強誘電体膜２１７の粒径は約３０ｎｍ〜約１５０ｎｍになる。即ち、強誘電体膜２１７の粒径を約３０ｎｍ〜約１５０ｎｍにすることによって、スイッチング電荷量Ｑｓｗおよび抗電圧を図１１に示した好ましい範囲に設定することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明に係る実施形態に従った強誘電体メモリ装置の製造方法を示す断面図。
【図２】図１に続く、本実施形態に従った強誘電体メモリ装置の製造方法を示す断面図。
【図３】図２に続く、本実施形態に従った強誘電体メモリ装置の製造方法を示す断面図。
【図４】図３に続く、本実施形態に従った強誘電体メモリ装置の製造方法を示す断面図。
【図５】ＳＲＯからなる第２の下部電極２１６を含む強誘電体キャパシタの断面図。
【図６】第２の下部電極２１６有さない強誘電体キャパシタの断面図。
【図７】本実施形態に従った第２の下部電極２１６を含む強誘電体キャパシタの分極特性を示すグラフ。
【図８】本実施形態に従った第２の下部電極２１６を含む強誘電体キャパシタの分極特性を示すグラフ。
【図９】第２の下部電極２１６を有さない強誘電体キャパシタの分極特性を示すグラフ。
【図１０】第２の下部電極２１６を有さない強誘電体キャパシタの分極特性を示すグラフ。
【図１１】第２の下部電極２１６の膜厚とスイッチング電荷量との関係、並びに、第２の下部電極２１６の膜厚と抗電界との関係を示すグラフ。
【図１２】強誘電体膜（ＰＺＴ）２１７の結晶の粒径とＳＲＯからなる第２の下部電極２１６の膜厚との関係を示すグラフ。
【符号の説明】
【００３１】
２０１…半導体基板
２０７〜２１０…絶縁膜
２１１、２１３…下部コンタクト
２１５…第1の下部電極
２１６…第２の下部電極
２１７…強誘電体膜
２１８…上部電極
ＦＣ…強誘電体キャパシタ
２２４…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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