(57)【要約】【課題】演算増幅器（オペアンプ）のオフセット補正を行うことができる増幅回路を提供する。【解決手段】入力切替部１０を介してアンプ部２０に入力される電圧信号の入力経路をスイッチ端子５０に入力されるスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部２０の出力をサンプルアンドホールド部３０に格納する。そして、それら出力を差動増幅回路部４０で足し合わせることで、アンプ部２０（特に差動対回路部を構成する各トランジスタ）に生じるオフセットをキャンセルする。【選択図】図１
2008022414.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されるスイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて、第１入力端子（１）および第２入力端子（２）に入力される電圧信号を切り替えて出力する入力切替部（１０）と、
前記入力切替部から第３入力端子（２０ａ）および第４入力端子（２０ｂ）にそれぞれ入力される電圧信号の電位差を出力する差動対回路部（２４）と、前記スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて、前記差動対回路部で得られる電位差の正負を逆転させる経路切替部（２３）と、を有し、前記スイッチ信号がＨレベルの場合に前記差動対回路部で得られる電位差を第１出力として出力し、前記スイッチ信号がＬレベルの場合に前記差動対回路部で得られる電位差を第２出力として出力するアンプ部（２０）と、
前記アンプ部から入力される前記第１出力と前記第２出力とをそれぞれ格納する格納部（３０）と、
前記格納部に格納された前記第１出力と前記第２出力とをそれぞれ入力すると共に、前記第１出力と前記第２出力との和を取得する演算部（４０）と、を備え、
前記入力切替部の前記第１入力端子に入力される電圧をＶ１とすると共に、前記第２入力端子に入力される電圧をＶ２とすると、
前記スイッチ信号がＨレベルの場合、前記入力切替部は、前記第１入力端子に入力された電圧Ｖ１を前記第３入力端子に入力すると共に、前記第２入力端子に入力された電圧Ｖ２を前記第４入力端子に入力し、前記経路切替部にて前記差動対回路部で得られる電位差の正負を逆転させずに前記差動対回路部にてＶ１−Ｖ２の電位差を取得すると共に、この電位差を前記第１出力として前記格納部に入力し、
前記スイッチ信号がＬレベルの場合、前記入力切替部は、前記第１入力端子に入力された電圧Ｖ１を前記第４入力端子に入力すると共に、前記第２入力端子に入力された電圧Ｖ２を前記第３入力端子に入力し、前記経路切替部にて前記差動対回路部で得られる電位差の正負を逆転させて前記差動対回路部にてＶ２−Ｖ１の電位差を取得すると共に、この電位差を前記第２出力として前記格納部に入力するようになっており、
前記格納部に入力された前記第１出力と前記第２出力とが前記差動増幅回路部にて足し合わされることで、前記アンプ部の前記差動対回路部に生じるオフセットがキャンセルされるようになっていることを特徴とする増幅回路。
【請求項２】
外部から入力されるスイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて、第１入力端子（１）および第２入力端子（２）に入力される電圧信号を切り替えて出力する入力切替部（１０）と、
前記入力切替部から第３入力端子（２０ａ）および第４入力端子（２０ｂ）にそれぞれ入力される電圧信号の電位差を出力する差動対回路部（２４）と、前記スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて、前記差動対回路部で得られる電位差の正負を逆転させる経路切替部（２３）と、を有し、前記スイッチ信号がＨレベルの場合に前記差動対回路部で得られる電位差を第１出力として出力し、前記スイッチ信号がＬレベルの場合に前記差動対回路部で得られる電位差を第２出力として出力するアンプ部（２０）と、
前記アンプ部から前記第１出力と前記第２出力とをそれぞれ入力し、前記第１出力と前記第２出力との和を取得するローパスフィルタと、を備え、
前記入力切替部の前記第１入力端子に入力される電圧をＶ１とすると共に、前記第２入力端子に入力される電圧をＶ２とすると、
前記スイッチ信号がＨレベルの場合、前記入力切替部は、前記第１入力端子に入力された電圧Ｖ１を前記第３入力端子に入力すると共に、前記第２入力端子に入力された電圧Ｖ２を前記第４入力端子に入力し、前記経路切替部にて前記差動対回路部で得られる電位差の正負を逆転させずに前記差動対回路部にてＶ１−Ｖ２の電位差を取得すると共に、この電位差を前記第１出力として前記ローパスフィルタに入力し、
前記スイッチ信号がＬレベルの場合、前記入力切替部は、前記第１入力端子に入力された電圧Ｖ１を前記第４入力端子に入力すると共に、前記第２入力端子に入力された電圧Ｖ２を前記第３入力端子に入力し、前記経路切替部にて前記差動対回路部で得られる電位差の正負を逆転させて前記差動対回路部にてＶ２−Ｖ１の電位差を取得すると共に、この電位差を前記第２出力として前記ローパスフィルタに入力するようになっており、
前記ローパスフィルタに入力された前記第１出力と前記第２出力とが足し合わされることで、前記アンプ部の前記差動対回路部に生じるオフセットがキャンセルされるようになっていることを特徴とする増幅回路。
【請求項３】
前記入力切替部は、前記スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第１スイッチ（１１）および第２スイッチ（１３）と、前記スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第３スイッチ（１２）および第４スイッチ（１４）と、を備えて構成され、
前記第１入力端子と前記第３入力端子（２０ａ）との間に前記第１スイッチが接続され、前記第１入力端子と前記第４入力端子（２０ｂ）との間に前記第３スイッチが接続されており、
前記第２入力端子と前記第４入力端子（２０ｂ）との間に前記第２スイッチが接続され、前記第２入力端子と前記第３入力端子（２０ａ）との間に前記第４スイッチが接続されていることを特徴とする請求項１または２に記載の増幅回路。
【請求項４】
前記差動対回路部は、第１トランジスタ（２４ａ）と第２トランジスタ（２４ｂ）とを備えて構成され、前記経路切替部によって定電流回路部（２１）から出力される電流を前記第１トランジスタまたは前記第２トランジスタに入力するようになっており、
前記経路切替部は、前記スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第５スイッチ（２３ａ）および第６スイッチ（２３ｃ）と、前記スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第７スイッチ（２３ｂ）および第８スイッチ（２３ｄ）と、を備えて構成されており、
前記経路切替部にＨレベルのスイッチ信号が入力された場合、前記定電流回路部から前記第５スイッチ、前記第１トランジスタ、前記第２トランジスタ、前記第６スイッチを経由する経路が形成されることで、前記差動対回路部にて前記第１出力が得られるようになっており、
前記経路切替部にＬレベルのスイッチ信号が入力された場合、前記定電流回路部から前記第６スイッチ、前記第２トランジスタ、前記第１トランジスタ、前記８スイッチを経由する経路が形成されることで、前記差動対回路部にて前記第２出力が得られるようになっていることを特徴とする請求項１ないし３のいずれか１つに記載の増幅回路。
【請求項５】
前記第１トランジスタ、前記第２トランジスタは、Ｐチャネル型またはＮチャネル型のものとして構成されていると共に、前記Ｐチャネル型のものはＰＮＰトランジスタからなる素子で構成され、前記Ｎチャネル型のものはＮＰＮトランジスタからなる素子で構成されたものであることを特徴とする請求項４に記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプを備え、当該オペアンプの入力オフセットを補正して出力するようにした増幅回路に関する。
【背景技術】
【０００２】
従来より、Ｃ−Ｖ変換回路を備えた容量式物理量検出装置が、例えば特許文献１で提案されている。このＣ−Ｖ変換回路は、可動電極と当該可動電極を挟み込んだ２枚の固定電極とからなる差動容量の変化を電圧に変換するものであり、演算増幅器（オペアンプ）、コンデンサ、およびトランジスタで構成されるスイッチを備えて構成されている。このうち演算増幅器の反転入力端子は可動電極に接続されており、反転入力端子と出力端子との間には、コンデンサおよびスイッチが並列に接続されている。また、演算増幅器の非反転入力端子には、スイッチ回路を介してＶ／２の電圧とＶ１の電圧のいずれかが入力されるようになっている。
【０００３】
このような容量式物理量検出装置では、上記したスイッチが閉じることによって可動電極と固定電極との間に蓄積された電荷が放電されると共に可動電極にＶ１の電圧が印加されるようになっている。そして、容量検出を行う場合、スイッチを開けて可動電極に印加する電圧をＶ／２に戻して容量検出を行う。また、可動電極に印加する電圧を変化させたままＣ−Ｖ変換を行うと、可動電極と演算増幅器との間の配線による寄生コンデンサによってＣ−Ｖ変換回路の出力に誤差が生じるが、容量検出を行うときに可動電極に印加する電圧をＶ／２に戻すことで、寄生コンデンサによって生じるＣ−Ｖ変換回路の出力誤差を小さくしている。
【特許文献１】特開２０００−８１４４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、Ｃ−Ｖ変換回路そのものの出力誤差を低減できるものの、演算増幅器の各入力端子間に生じるオフセットを調整することができなかった。すなわち、半導体プロセスによって製造される各検出装置の演算増幅器それぞれに特性のばらつきが発生し、これに伴って演算増幅器の各入力端子にオフセットが発生する可能性がある。このため、各検出装置においてＣ−Ｖ変換回路の出力誤差を小さくしたとしても、演算増幅器の各入力端子に基づくオフセットによって演算増幅器の出力特性が低下してしまう可能性がある。
【０００５】
本発明は、上記点に鑑み、演算増幅器（オペアンプ）のオフセット補正を行うことができる増幅回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明は、増幅回路において、第１入力端子（１）および第２入力端子（２）に入力される電圧信号を切り替えて出力する入力切替部（１０）と、入力切替部から第３入力端子（２０ａ）および第４入力端子（２０ｂ）にそれぞれ入力される電圧信号の電位差を、スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じて電位差を出力するアンプ部（２０）と、スイッチ信号がＨレベルとＬレベルとのいずれであるかに応じてアンプ部から入力される電位差を格納する格納部（３０）と、格納部に格納された電位差の和を取得する演算部（４０）と、を備えた構成とする。
【０００７】
そして、入力切替部の第１入力端子に入力される電圧をＶ１とし、第２入力端子に入力される電圧をＶ２としたとき、入力切替部（１０）およびアンプ部（２０）に入力されるスイッチ信号がＨレベルの場合、入力切替部では、第１入力端子に入力された電圧Ｖ１を第３入力端子（２０ａ）に入力すると共に、第２入力端子に入力された電圧Ｖ２を第４入力端子（２０ｂ）に入力する。また、アンプ部において、経路切替部（２３）にて差動対回路部（２４）で得られる電位差の正負を逆転させずに差動対回路部にてＶ１−Ｖ２の電位差を取得すると共に、この電位差を第１出力として格納部（３０）に格納する。
【０００８】
同様に、入力切替部（１０）およびアンプ部（２０）に入力されるスイッチ信号がＬレベルの場合、入力切替部は、第１入力端子に入力された電圧Ｖ１を第４入力端子に入力すると共に、第２入力端子に入力された電圧Ｖ２を第３入力端子に入力する。そして、経路切替部にて差動対回路部で得られる電位差の正負を逆転させて差動対回路部にてＶ２−Ｖ１の電位差を取得すると共に、この電位差を第２出力として格納部に格納する。
【０００９】
この後、格納部に入力された第１出力と第２出力とを差動増幅回路部において足し合わせることで、アンプ部の差動対回路部に生じるオフセットをキャンセルすることを特徴とする。
【００１０】
このように、アンプ部に入力される電圧信号の入力をスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部の出力を足し合わせることで、アンプ部の差動対回路部に生じるオフセットをキャンセルすることができる。これにより、第１および第２入力端子に入力される電圧信号にアンプ部のオフセットを含まない出力信号を出力することができ、アンプ部の増幅精度を向上させることができる。
【００１１】
ここで、上記格納部および演算部をローパスフィルタで構成することもできる。このようにしても、アンプ部から入力される第１出力および第２出力の２値をキャンセルしてアンプ部の差動対回路部に生じるオフセットをキャンセルすることができる。
【００１２】
また、入力切替部として、スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第１スイッチ（１１）および第２スイッチ（１３）と、スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第３スイッチ（１２）および第４スイッチ（１４）とを備え、それぞれ第１入力端子（１）と第３入力端子（２０ａ）との間に第１スイッチを接続すると共に、第１入力端子（１）と第４入力端子（２０ｂ）との間に第３スイッチを接続し、第２入力端子（２）と第４入力端子（２０ｂ）との間に第２スイッチを接続すると共に、第２入力端子（２）と第３入力端子（２０ａ）との間に第４スイッチを接続したものとして構成することができる（後述する図２参照）。
【００１３】
さらに、差動対回路部として、第１トランジスタ（２４ａ）と第２トランジスタ（２４ｂ）とを備えた構成とし、経路切替部によって定電流回路部（２１）から出力される電流を第１トランジスタまたは第２トランジスタに入力するものとして構成することができる（後述する図２参照）。このような場合、経路切替部として、スイッチ信号がＨレベルの場合にオンすると共にＬレベルの場合にオフする第５スイッチ（２３ａ）および第６スイッチ（２３ｃ）と、スイッチ信号がＨレベルの場合にオフすると共にＬレベルの場合にオンする第７スイッチ（２３ｂ）および第８スイッチ（２３ｄ）と、を備えて構成とすることができる（後述する図２参照）。
【００１４】
そして、経路切替部にＨレベルのスイッチ信号が入力された場合、定電流回路部から第５スイッチ、第１トランジスタ、第２トランジスタ、第６スイッチを経由する経路を形成することで、差動対回路部にて第１出力を取得することができ、経路切替部にＬレベルのスイッチ信号が入力された場合、定電流回路部から第６スイッチ、第２トランジスタ、第１トランジスタ、８スイッチを経由する経路を形成することで、差動対回路部にて第２出力を取得することができる。
【００１５】
また、第１トランジスタ、第２トランジスタを、Ｐチャネル型またはＮチャネル型のものとして構成することができると共に、Ｐチャネル型のものをＰＮＰトランジスタからなる素子で構成し、Ｎチャネル型のものをＮＰＮトランジスタからなる素子で構成することもできる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される増幅回路は、信号を一定増幅率で増幅して出力する機能を有するものであり、例えば、加速度センサ等のセンサ出力を入力して増幅するものとして用いられる。
【００１９】
図１は、本発明の第１実施形態に係る増幅回路の全体構成図である。この図に示されるように、増幅回路１００は、入力切替部１０と、アンプ部２０と、サンプルアンドホールド部３０と、差動増幅回路部４０と、を備えて構成されている。
【００２０】
入力切替部１０は、外部から入力されるスイッチ信号に基づいて、Ｖ１端子１（本発明の第１入力端子に相当）、Ｖ２端子２（本発明の第２入力端子に相当）それぞれに入力される電圧を切り替えてアンプ部２０の非反転入力端子または反転入力端子に入力させるものである。
【００２１】
図２は、図１に示される入力切替部１０およびアンプ部２０の具体的な回路図である。この図に示されるように、入力切替部１０は、Ｖ１端子１と非反転入力端子（以下、ＶＰ端子２０ａという。本発明の第３入力端子に相当）との間にスイッチ１１（本発明の第１スイッチに相当）が接続され、Ｖ１端子１と反転入力端子（以下、ＶＭ端子２０ｂという。本発明の第４入力端子に相当）との間にスイッチ１２（本発明の第３スイッチに相当）が接続されている。また、Ｖ２端子２とＶＭ端子２０ｂとの間にスイッチ１３（本発明の第２スイッチに相当）が接続され、Ｖ２端子２とＶＰ端子２０ａとの間にスイッチ１４（本発明の第４スイッチに相当）が接続されている。
【００２２】
これら各スイッチ１１〜１４は、スイッチ端子５０を介して外部から入力されるスイッチ信号に応じてオン／オフするものであり、例えばＭＯＳＦＥＴ等のトランジスタが採用される。また、各スイッチ１１〜１４のうち、スイッチ１１、１３はスイッチ信号がＨレベルの際にオン、Ｌレベルの際にオフするようになっており、スイッチ１２、１４はスイッチ信号がＬレベルの際にオン、Ｈレベルの際にオフするようになっている。
【００２３】
スイッチ信号は、オンオフを繰り返すクロック信号であり、外部で生成されると共に、増幅回路１００のスイッチ端子５０に入力されるようになっている。本実施形態では、スイッチ信号として、一定周期であってデューティ５０％のクロック信号が採用される。
【００２４】
アンプ部２０は、ＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される電位差に対して一定の増幅率を掛けた電圧値を出力する演算増幅器として機能するものである。このようなアンプ部２０は、図２に示されるように、定電流回路部２１と、停止回路部２２と、経路切替部２３と、差動対回路部２４と、出力切替回路部２５と、出力段回路部２６と、を備えて構成されている。
【００２５】
定電流回路部２１は、経路切替部２３に流れる電流を一定にするためのものである。このような定電流回路部２１はＰｃｈ型ＭＯＳトランジスタ２１ａ〜２１ｃを備えて構成されており、トランジスタ２１ｂ、２１ｃはカレントミラー回路として構成されている。本実施形態では、トランジスタ２１ｂ、２１ｃの各ゲートの接続点をＡとしている。
【００２６】
また、トランジスタ２１ａのゲートはインバータ２７ａを介してＣＵＴ端子２０ｃに接続されている。このＣＵＴ端子２０ｃはアンプ部２０の動作を停止させる停止信号を入力するための端子である。そして、各トランジスタ２１ａ〜２１ｃは並列に接続されており、各ドレインがそれぞれアンプ部２０に入力される電源２８に接続されている。
【００２７】
停止回路部２２は、ＣＵＴ端子２０ｃに停止信号が入力されたとき動作し、アンプ部２０の出力端子２９から出力信号が出力されないようにするものである。このような停止回路部２２はＰｃｈ型ＭＯＳトランジスタ２２ａで構成され、ＣＵＴ端子２０ｃからインバータ２７ａを介して停止信号がゲートに入力されるようになっている。また、トランジスタ２２ａのドレインは電源２８に接続され、ソースは抵抗Ｒ１およびコンデンサＣ１を介して出力端子２９に接続されている。
【００２８】
経路切替部２３は、スイッチ端子５０に入力されるスイッチ信号に応じて定電流回路部２１の接続点Ａから差動対回路部２４に流れる電流の経路を切り替えるものである。このような経路切替部２３は、定電流回路部２１のトランジスタ２１ａ、２１ｂのソースと接続点Ａとの間にスイッチ２３ａ（本発明の第５スイッチに相当）が接続され、接続点Ａとトランジスタ２１ｃのソースとの間にスイッチ２３ｂ（本発明の第７スイッチに相当）が接続されている。
【００２９】
また、定電流回路部２１のトランジスタ２１ｃのソースと停止回路部２２のトランジスタ２２ａのソースとの間にスイッチ２３ｃ（本発明の第６スイッチに相当）が接続されている。さらに、定電流回路部２１のトランジスタ２１ａ、２１ｂのソースと停止回路部２２のトランジスタ２２ａのソースとの間にスイッチ２３ｄ（本発明の第８スイッチに相当）が接続されている。
【００３０】
これら各スイッチ２３ａ〜２３ｄのうちスイッチ２３ａ、２３ｃは上記したスイッチ１１、１３と同じ動作を行う。また、スイッチ２３ｂ、２３ｄは上記したスイッチ１２、スイッチ１４と同じ動作を行う。
【００３１】
差動対回路部２４は、ＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される各端子の電位差を出力するものであり、差動対としてのＮｃｈ型ＭＯＳトランジスタ２４ａ、２４ｂを備えて構成されている。この差動対回路部２４では、各トランジスタ２４ａ、２４ｂの各ゲートに入力されたＶ１端子１、Ｖ２端子２の各電圧が増幅されて各ドレイン電圧となり、各ドレイン間の電位差が得られる。
【００３２】
なお、トランジスタ２４ａは本発明の第１トランジスタに相当し、トランジスタ２４ｂは本発明の第２トランジスタに相当する。また、差動対回路部２４で得られる電位差は、各トランジスタ２４ａ、２４ｂの増幅率（ゲイン）に応じた値となっていることは言うまでもない。すなわち、差動対回路部２４で得られる電位差は、この増幅率に比例した値となる。
【００３３】
本実施形態では、差動対回路部２４で生じる電位差は各スイッチ２３ｃ、２３ｄの接続点Ｂから出力されることとなる。すなわち、この接続点Ｂに、各トランジスタ２４ａ、２４ｂに基づくオフセット電圧が生じることとなる。なお、この接続点Ｂは、停止回路部２２のソースに接続されている。
【００３４】
出力切替回路部２５は、アンプ部２０に設けられたバイアス端子２０ｄに入力されるバイアス信号に応じて後述する出力段回路部２６の動作を制御するものである。このような出力切替回路部２５は、Ｐｃｈ型ＭＯＳトランジスタ２５ａと、Ｎｃｈ型ＭＯＳトランジスタ２５ｂ〜２５ｄと、を備えて構成されている。
【００３５】
これら各トランジスタ２５ａ〜２５ｄのうち、トランジスタ２５ａ、２５ｂの各ドレインがバイアス端子２０ｄに接続され、各ソースは出力段回路部２６に接続されている。また、トランジスタ２５ａのゲートは２つのインバータ２７ａ、２７ｂを介してＣＵＴ端子２０ｃに接続されており、トランジスタ２５ｂのゲートはインバータ２７ａを介してＣＵＴ端子２０ｃに接続されている。
【００３６】
これらトランジスタ２５ａ、２５ｂの各ソースには、トランジスタ２５ｃのゲートおよびトランジスタ２５ｄのドレインが接続されている。そして、トランジスタ２５ｃのドレインは上記差動対回路部２４の各トランジスタ２４ａ、２４ｂのソースに接続され、ソースはグランドに接続されている。また、トランジスタ２５ｄのゲートは、トランジスタ２５ａと同様に、インバータ２７ａ、２７ｂを介してＣＵＴ端子２０ｃに接続され、ソースはグランドに接続されている。
【００３７】
このような出力切替回路部２５では、外部からバイアス端子２０ｄに入力されるバイアス信号に基づいて出力段回路部２６の動作を停止させることで、上記差動対回路部２４で得られた電位差を出力端子２９から出力できるようにしている。
【００３８】
出力段回路部２６は、差動対回路部２４で得られた電位差を出力端子２９から出力するものであり、上記出力切替回路部２５によって制御される。このような出力段回路部２６は、Ｐｃｈ型ＭＯＳトランジスタ２６ａと、Ｎｃｈ型ＭＯＳトランジスタ２６ｂと、を備えて構成されている。このうちトランジスタ２６ａのゲートはトランジスタ２２ａのソースに接続され、ドレインは電源２８、そしてソースはトランジスタ２６ｂのドレインに接続されている。また、トランジスタ２６ｂのゲートは出力切替回路部２５に接続され、ソースはグランドに接続されている。
【００３９】
このような出力段回路部２６は、アンプ部２０を通常動作させる際、出力切替回路部２５によってトランジスタ２６ｂをオフさせ、これに伴って、トランジスタ２６ａをオフさせることにより、差動対回路部２４から出力された電位差が出力端子２９を介してアンプ部２０から出力されるようになっている。
【００４０】
本実施形態では、上記アンプ部２０に用いられる各トランジスタは、Ｐチャネル型またはＮチャネル型のものとして構成されると共に、Ｐチャネル型のものをＰＮＰトランジスタからなる素子で構成され、Ｎチャネル型のものはＮＰＮトランジスタからなる素子で構成される。
【００４１】
また、図１に示されるサンプルアンドホールド部３０は、アンプ部２０から入力される出力信号をサンプリングするものであり、例えばラッチ回路等が採用される。本実施形態では、サンプルアンドホールド部３０は２値、すなわちクロック信号がＨレベルの際にアンプ部２０から出力された出力信号（Ｖ１−Ｖ２）と、クロック信号がＬレベルの際のアンプ部２０から出力された出力信号（Ｖ２−Ｖ１）と、を格納するようになっている。そして、サンプルアンドホールド部３０は、上記２値を格納した後、それらの信号を差動増幅回路部４０に出力する。なお、サンプルアンドホールド部３０は本発明の格納部に相当する。
【００４２】
差動増幅回路部４０は、サンプルアンドホールド部３０から入力される２つの電圧信号の差分を取得するものであり、周知の差動増幅回路で構成されている。この差動増幅回路部４０の出力が増幅回路１００の出力となる。なお、差動増幅回路部４０は、本発明の増幅部に相当する。
【００４３】
以上が、本実施形態に係る増幅回路１００の全体構成である。このような増幅回路１００は、例えば周知の半導体プロセスにより半導体基板に形成されることで得られる。例えば、上記各構成要素は同一チップからなる増幅回路１００として構成される。
【００４４】
次に、上記増幅回路１００の差動について図を参照して説明する。まず、スイッチ端子５０にクロック信号が入力され、ＣＵＴ端子２０ｃにはアンプ部２０の動作を停止させる停止信号は入力されない。さらに、バイアス端子２０ｄには、アンプ部２０の出力段回路部２６の動作を停止させないバイアス信号が入力されるとする。これにより、増幅回路１００が正常に動作する。そして、増幅回路１００のＶ１端子１およびＶ２端子２にそれぞれ電圧が入力されない状態となっており、Ｖ１端子１の電位をＶ１、Ｖ２端子２の電位をＶ２とする。
【００４５】
第１に、スイッチ端子５０にＨレベルのクロック信号が入力された場合、図２に示されるように、入力切替部１０では、スイッチ１１、１３がオンになり、スイッチ１２、１４がオフになる。これにより、Ｖ１端子１の電圧Ｖ１はスイッチ１１を介してアンプ部２０のＶＰ端子２０ａに入力される。また、Ｖ２端子２の電圧Ｖ２はスイッチ１３を介してアンプ部２０のＶＭ端子２０ｂに入力される。
【００４６】
図３は、クロック信号がＨレベルおよびＬレベルそれぞれの際にアンプ部２０のＶＰ端子２０ａおよびＶＭ端子２０ｂそれぞれに入力される電圧を示したタイムチャートである。この図に示されるように、クロック信号がＨレベルの場合、アンプ部２０のＶＰ端子２０ａにはＶ１の電圧が入力され、ＶＭ端子２０ｂにはＶ２の電圧が入力されることとなる。
【００４７】
したがって、ＶＰ端子２０ａに入力されたＶ１の電圧は、差動対回路部２４のトランジスタ２４ｂのゲートに入力される。また、ＶＭ端子２０ｂに入力されたＶ２の電圧は、差動対回路部２４のトランジスタ２４ａのゲートに入力される。
【００４８】
さらに、アンプ部２０では、Ｈレベルのクロック信号が入力されることで、図２に示されるように、経路切替部２３のスイッチ２３ａ、２３ｃがオンとなり、スイッチ２３ｂ、２３ｄがオフとなる。これにより、接続点Ａ、スイッチ２３ａ、トランジスタ２４ａ、トランジスタ２４ｂ、スイッチ２３ｃを経由する経路が形成されるため、トランジスタ２４ａに接続点Ａの電位が入力される。これにより、接続点Ｂの電位は＋Ｖ１−Ｖ２となる。この電位が、クロック信号がＨレベルの際にアンプ部２０に生じるオフセット電圧となる。なお、実際には、接続点Ｂの電位は、差動対回路部２４の各トランジスタ２４ａ、２４ｂの増幅率が掛けられた値となる。
【００４９】
そして、接続点Ｂの電位（＋Ｖ１−Ｖ２）は、抵抗Ｒ１およびコンデンサＣ１を介してアンプ部２０の出力端子２９から出力される。この出力を第１出力とする。この後、この第１出力はサンプルアンドホールド部３０に入力され、サンプリングされる。
【００５０】
第２に、スイッチ端子５０にＬレベルのクロック信号が入力された場合、図２に示されるように、入力切替部１０では、スイッチ１２、１４がオンになり、スイッチ１１、１３がオフになる。これにより、Ｖ１端子１の電位Ｖ１はスイッチ１２を介してアンプ部２０のＶＭ端子２０ｂに入力される。また、Ｖ２端子２の電圧Ｖ２はスイッチ１４を介してアンプ部２０のＶＰ端子２０ａに入力される。
【００５１】
すなわち、図３に示されるように、クロック信号がＬレベルの場合、アンプ部２０のＶＰ端子２０ａにはＶ２の電圧が入力され、ＶＭ端子２０ｂにはＶ１の電圧が入力されることとなる。
【００５２】
したがって、ＶＰ端子２０ａに入力されたＶ２の電圧は、差動対回路部２４のトランジスタ２４ｂのゲートに入力される。また、ＶＭ端子２０ｂに入力されたＶ１の電圧は、差動対回路部２４のトランジスタ２４ａのゲートに入力される。
【００５３】
さらに、アンプ部２０では、Ｌレベルのクロック信号が入力されることで、図２に示されるように、経路切替部２３のスイッチ２３ｂ、２３ｄがオンとなり、スイッチ２３ａ、２３ｃがオフとなる。これにより、接続点Ａ、スイッチ２３ｂ、トランジスタ２４ｂ、トランジスタ２４ａ、スイッチ２３ｄを経由する経路が形成されるため、トランジスタ２４ｂに接続点Ａの電位が入力される。これにより、接続点Ｂの電位は＋Ｖ２−Ｖ１となる。この電位が、クロック信号がＬレベルの際にアンプ部２０に生じるオフセット電圧となる。
【００５４】
そして、接続点Ｂの電位（＋Ｖ２−Ｖ１）は、抵抗Ｒ１およびコンデンサＣ１を介してアンプ部２０の出力端子２９から出力される。この出力を第２出力とする。この後、この第２出力はサンプルアンドホールド部３０に入力され、サンプリングされる。
【００５５】
続いて、差動増幅回路部４０では、サンプルアンドホールド部３０でサンプリングした第１および第２出力の差動増幅、すなわち第１出力と第２出力との和が求められる。これにより、クロック信号の一周期における増幅回路１００の出力は０として得られ、アンプ部２０に生じるオフセット（詳しくは差動対回路部２４の各トランジスタ２４ａ、２４ｂによって生じるオフセット）をキャンセルすることができる。
【００５６】
なお、実際には、増幅回路１００のＶ１端子１とＶ２端子２との間に増幅すべき電気信号が入力されることとなるが、上記のようにオフセット電圧はキャンセルされるため、アンプ部２０のオフセットが補正され、差動対回路部２４に設定された増幅率に応じて増幅された電圧信号が増幅回路１００から出力されることとなる。
【００５７】
以上説明したように、本実施形態では、入力切替部１０を介してアンプ部２０に入力される電圧信号の入力経路をスイッチ信号によって切り替えると共に、スイッチ信号による切替前と切替後のアンプ部２０の出力を足し合わせることで、アンプ部２０の差動対回路部２４に生じるオフセットをキャンセルすることが特徴となっている。
【００５８】
すなわち、オフセットがＶ１端子１、Ｖ２端子２に入力される電圧の入力経路を切り替えることにより、通常の入力に対するオフセット分を相殺するアンプ部２０の出力を生成することができる。これにより、Ｖ１端子１およびＶ２端子２に入力される電圧信号にアンプ部２０のオフセットを含まない出力信号を出力することができ、ひいてはアンプ部２０の精度を向上させることができる。
【００５９】
このように、入力切替部１０およびアンプ部２０の経路切替部２３における経路切替は、スイッチ信号としてのクロック信号によって切替可能なスイッチ１１〜１４、２３ａ〜２３ｄを用いることによって実現することができる。
【００６０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、アンプ部２０の回路構成が第１実施形態と異なる。
【００６１】
図４は、本発明の第２実施形態に係る増幅回路のアンプ部の回路図である。この図に示されるように、本実施形態に係るアンプ部６０は、差動対回路部６１および経路切替部６２を備えている。
【００６２】
本実施形態では、図４に示されるトランジスタ７１は、図２に示されるトランジスタ２１ｂに対応し、図４のトランジスタ７２は、図２のトランジスタ２１ｃに対応している。また、図４に示される差動対回路部６１を構成するトランジスタ６１ａは、図２に示されるトランジスタ２４ａに対応し、図４のトランジスタ６１ｂは、図２のトランジスタ２４ｂに対応している。さらに、各トランジスタ７１、７２の各ゲートの接続点をＣとし、この接続点Ｃは図２に示される接続点Ａに対応している。
【００６３】
同様に、図４に示される経路切替部６２は、図２に示される回路構成と同じ構成になっている。すなわち、図４のスイッチ６２ａは図２のスイッチ２３ａに対応し、図４のスイッチ６２ｂは図２のスイッチ２３ｂに対応している。同様に、図４のスイッチ６２ｃは、図２のスイッチ２３ｃに対応し、図４のスイッチ６２ｄは、図２のスイッチ２３ｄに対応している。
【００６４】
そして、本実施形態では、差動対回路部６１で生じる電位差は各スイッチ６２ｃ、６２ｄの接続点Ｄから出力される。すなわち、この接続点Ｄに、差動対回路部２４のオフセット電圧が生じることとなる。この接続点Ｄは、図２に示される接続点Ｂに対応する。
【００６５】
なお、図４に示される各スイッチ６２ａ〜６２ｄには、図示しないスイッチ端子５０からクロック信号が入力されるようになっている。
【００６６】
そして、クロック信号がＨレベルの場合、接続点Ｃ、スイッチ６２ａ、トランジスタ６１ａを経由する経路が形成され、接続点Ｄの電位は（ＶＰ端子６０ａの電位）−（ＶＭ端子６０ｂの電位）となる。逆に、クロック信号がＬレベルの場合、接続点Ｃ、スイッチ６２ｂ、トランジスタ６１ｂを経由する経路が形成され、接続点Ｄの電位は（ＶＭ端子６０ｂの電位）−（ＶＰ端子６０ａの電位）となる。これらの各電圧が出力端子６０ｃから出力され、第１実施形態と同様に差動増幅回路部４０にてアンプ部６０のオフセットがキャンセルされる。
【００６７】
以上のように、第１実施形態とは異なるアンプ部２０の回路構成においても、アンプ部６０のオフセットを補正することができる。
【００６８】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、図１に示されるサンプルアンドホールド部３０および差動増幅回路部４０をローパスフィルタ（図示せず）で置き換えたことが特徴となっている。当該ローパスフィルタは周知の電気回路で構成される。
【００６９】
このような場合、アンプ部２０から第１出力および第２出力の２値がそれぞれローパスフィルタに入力されることとなる。このように、ローパスフィルタには２値がそれぞれ入力されることになるが、ローパスフィルタの時定数がスイッチ信号（クロック信号）の周期よりも十分長く設定されることで、ローパスフィルタにおいて第１出力および第２出力の２値を平均化して出力することができる。すなわち、第１出力および第２出力をキャンセルすることができ、ひいてはアンプ部２０のオフセットをキャンセルすることができる。
【００７０】
以上説明したように、アンプ部２０の後段の回路構成として、ローパスフィルタを採用したとしても、第１実施形態と同様の効果を得ることができる。
【００７１】
（他の実施形態）
上記各実施形態では、スイッチ信号としてクロック信号を採用しているが、このスイッチ信号はクロック信号に限定されるものではなく、ＨレベルおよびＬレベルを繰り返す信号であれば良い。
【００７２】
上記第２実施形態では、第１実施形態とは異なるアンプ部６０の回路構成について説明したが、アンプ部２０、６０の回路構成は図２や図４に示されるものに限らず、他の回路構成であっても構わない。そのような場合においても、経路切替部２３に相当する回路部を組み込めば良い。
【００７３】
上記各実施形態では、サンプルアンドホールド部３０と差動増幅回路部４０とは別々に設けられているが、アンプ部２０、６０の出力のサンプリングおよび差分演算を行う１つのものとして構成しても構わない。
【００７４】
また、上記サンプルアンドホールド部３０および差動増幅回路部４０をスイッチ信号に同期させて動作させても構わない。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１実施形態に係る増幅回路の全体構成図である。
【図２】図１に示される入力回路部およびアンプ部の具体的な回路図である。
【図３】クロック信号がＨレベルおよびＬレベルそれぞれの際にアンプ部のＶＰ端子およびＶＭ端子それぞれに入力される電圧を示したタイムチャートである。
【図４】本発明の第２実施形態に係る増幅回路のアンプ部の回路図である。
【符号の説明】
【００７６】
１…第１入力端子としてのＶ１端子、２…第２入力端子としてのＶ２端子、１０…入力切替部、１１〜１４、２３ａ〜２３ｄ…スイッチ、２０…アンプ部、２０ａ…第３入力端子としてのＶＰ端子、２０ｂ…第４入力端子としてのＶＭ端子、２１…定電流回路部、２３…経路切替部、２４…差動対回路部、２４ａ、２４ｂ…トランジスタ、３０…格納部としてのサンプルアンドホールド部、４０…演算部としての差動増幅回路部。
【図１】
2008022414.tif 000003
【図２】
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【図３】
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【図４】
2008022414.tif 000006