(57)【要約】【課題】簡単な構成で、低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を備えた半導体集積回路装置を提供することにある。【解決手段】半導体基板の表面に形成された第１導電型のウエル領域１０と、ウエル領域１０内に形成された第２の導電型の第１の拡散層１１とで構成されたダイオードを保護素子とし、第１の拡散層１１の周囲は、ウエル領域１０内に形成された第１導電型の第２の拡散層１２で囲まれており、第１の拡散層１１の表面には、入出力端子２３に接続される第１のコンタクト領域１４が形成され、第２の拡散層１２の表面には、基準電圧端子に接続される第２のコンタクト領域１５が形成されている。【選択図】図１
2008091687.tif 000002
【特許請求の範囲】
【請求項１】
静電放電保護素子を備えた半導体集積回路装置であって、
前記静電放電保護素子は、
半導体基板に形成された第１導電型のウエル領域と、
前記ウエル領域内に形成された第２の導電型の第１の拡散層とで構成されたダイオードからなり、
前記第１の拡散層の周囲は、前記ウエル領域内に形成された第１導電型の第２の拡散層で囲まれており、
前記第１の拡散層の表面には、入出力端子に接続される第１のコンタクト領域が形成され、
前記第２の拡散層の表面には、基準電圧端子に接続される第２のコンタクト領域が形成されていることを特徴とする、半導体集積回路装置。
【請求項２】
前記第１の拡散層と前記第２の拡散層との間には、絶縁分離領域が形成されている、請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１の拡散層は長方形をなしており、
前記第２のコンタクト領域は、前記第１の拡散層の長辺に対向する部位にのみ形成されている、請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第２のコンタクト領域の端部は、前記第１の拡散層の長辺方向に沿って形成された前記第１のコンタクト領域の端部と、位置が揃って形成されている、請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１の拡散層は長方形をなしており、
前記第１の拡散層の長辺方向に沿って形成された前記第１のコンタクト領域の端部は、他の部位よりも面積が大きくなっている、請求項１〜３のうちいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第１の拡散層は長方形をなしており、
前記第１の拡散層の短辺に対向している前記第２の拡散層の幅は、前記第１の拡散層の長辺に対向している第２の拡散層の幅よりも狭い、請求項１〜４のうちいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第１の拡散層は長方形をなしており、
前記第１の拡散層の長辺側における前記第１の拡散層と前記第２の拡散層との間隔は、前記第１の拡散層の短辺側における前記第１の拡散層と前記第２の拡散層との間隔よりも狭い、請求項１〜４、６のうちいずれか１項に記載の半導体集積回路装置。
【請求項８】
前記第１の拡散層は、複数の拡散領域に分割されて形成されており、
前記第２の拡散層は、前記分割された拡散領域間にも形成されている、請求項１又は２に記載の半導体集積回路装置。
【請求項９】
前記分割された拡散領域は、一定の間隔で配置されている、請求項８に記載の半導体集積回路装置。
【請求項１０】
前記第１のコンタクト領域及び前記第２のコンタクト領域は、それぞれ複数のコンタクト領域に分割されて形成されている、請求項１〜９の何れかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（Electro Static Discharge、ＥＳＤ）保護素子を備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路装置は、素子の微細化及び高密度化に応じて高集積化が進み、それに伴い、静電放電（以下、「サージ」という）によってもたらされるダメージに弱くなっている。例えば、外部接続用パッドから侵入するサージによって入力回路、出力回路、入出力回路や内部回路などの素子が破壊され、素子の性能が低下する可能性が大きくなっている。そのため、半導体集積回路装置には、外部接続用パッドと、入力回路、出力回路、入出力回路、または内部回路との間に、サージから保護するための静電放電（ＥＳＤ）保護素子が設けられている。
【０００３】
図８（ａ）、（ｂ）は、従来のＥＳＤ保護素子の構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）のVIIIb−VIIIbに沿った断面図である（例えば、特許文献１を参照）。
【０００４】
半導体基板に形成されたウエル領域１１０内に、ウエル領域１１０と反対導電型の拡散層１１１、及びウエル領域１１０と同導電型の拡散層１１２が、絶縁分離領域１１３を介して、互いに対峙するように形成されている。そして、拡散層１１１、１１２には複数のコンタクト領域１１４、１１５が形成され、拡散層１１１、１１２は、層間絶縁膜１２０内に形成されたプラグ１２１を介して電極１２２にそれぞれ接続されている。さらに、拡散層１１１に接続された電極１２２は、外部接続用パッド１２３に接続され、拡散層１１２に接続された電極１２２は、電源またはグランドに接続されている。
【０００５】
外部接続用パッド１２３からサージが侵入すると、ウエル領域１１０と拡散層１１１とで構成されたダイオードが導通し、外部から侵入したサージは、拡散層１１２に接続された電源またはグランドに逃がされ、被保護回路を保護することができる。
【特許文献１】特開平２−５８２６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、パソコンやルーター、周辺電子機器などの高速化、多機能化に伴い、転送速度が１ＧＨｚオーダの高速インタフェースが必要とされるが、高速インターフェース向けの保護素子が形成されている場合、転送データの波形に影響を及ぼすおそれがある。すなわち、高速インターフェースに入力された信号により、保護素子で変位電流が誘起されるが、この変位電流の大きさは、保護素子の容量と入力信号の周波数との積に比例するため、入力信号の周波数が大きくなると、転送データの波形への影響が無視できなくなる。
【０００７】
かかる影響を抑制するためには、保護素子の容量を小さくする必要があるが、そのためには、図８に示した従来の保護ダイオードにおいて、拡散層１１１の面積を小さくする必要がある。しかしながら、拡散層１１１の面積を小さくすると、サージに対する放電能力が低下するため、本来の被保護素子を保護する機能が果たし得なくなる。すなわち、低入力容量と高ＥＳＤ耐量とはトレードオフの関係となる。然して、高速インターフェース向けに適応した、低入力容量かつ高ＥＳＤ耐量の両方の特性を備えたＥＳＤ保護素子は実現できてない。
【０００８】
本発明はかかる点に鑑みてなされたもので、その主な目的は、簡単な構成で、低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明における静電放電保護素子は、ウエル領域内に形成されたダイオードの一構成をなす拡散層の周囲を、当該拡散層と逆導電型（ウエル領域と同導電型）の拡散層で囲った構成を採用する。すなわち、本発明に係わる半導体集積回路装置は、静電放電保護素子を備えた半導体集積回路装置であって、当該静電放電保護素子は、半導体基板に形成された第１導電型のウエル領域と、ウエル領域内に形成された第２の導電型の第１の拡散層とでダイオードを構成しており、第１の拡散層の周囲は、ウエル領域内に形成された第１導電型の第２の拡散層で囲まれており、第１の拡散層の表面には、入出力端子に接続される第１のコンタクト領域が形成され、第２の拡散層の表面には、基準電圧端子に接続される第２のコンタクト領域が形成されていることを特徴とする。
【００１０】
このような構成により、第１の拡散層と第２の拡散層との対向長を大きくすることができ、これにより、ダイオードを構成する第１の拡散層とウエル領域との接合面積を小さくしても、入出力端子に侵入したサージ電流を、第１の拡散層の周囲を囲む第２の拡散層に放電することができ、これにより、低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を備えた半導体集積回路装置を実現することができる。
【００１１】
また、サージ電流は、第１の拡散層の周囲を囲っている第２の拡散層で吸収されるので、静電放電保護素子と静電放電保護素子周辺に配置されるＣＭＯＳ回路との間で発生するラッチアップを防止することができる。
【００１２】
ある好適な実施形態において、上記第１の拡散層と第２の拡散層との間には、絶縁分離領域が形成されている。これにより、第１の拡散層の周囲を囲って第２の拡散層を形成しても、第１の拡散層と第２の拡散層との間でＰＮ接合を形成することはなく、静電放電保護素子の入力容量の増加を抑制することができる。
【００１３】
ある好適な実施形態において、上記第１の拡散層は長方形をなしており、第２のコンタクト領域は、第１の拡散層の長辺に対向する部位にのみ形成されている。また、第２のコンタクト領域の端部は、第１の拡散層の長辺方向に沿って形成された第１のコンタクト領域の端部と、位置が揃って形成されていることが好ましい。これにより、第１のコンタクト領域の端部におけるサージ電流の集中を防止することができ、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００１４】
ある好適な実施形態において、上記第１の拡散層は長方形をなしており、第１の拡散層の長辺方向に沿って形成された第１のコンタクト領域の端部は、他の部位よりも面積が大きくなっている。これにより、第１のコンタクト領域の端部におけるサージ電流の集中を防止することができ、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００１５】
ある好適な実施形態において、上記第１の拡散層は長方形をなしており、第１の拡散層の短辺に対向している第２の拡散層の幅は、第１の拡散層の長辺に対向している第２の拡散層の幅よりも狭い。これにより、第２の拡散層におけるサージ電流の経路を短縮することができ、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００１６】
ある好適な実施形態において、上記第１の拡散層は長方形をなしており、第１の拡散層の長辺側における第１の拡散層と第２の拡散層との間隔は、第１の拡散層の短辺側における第１の拡散層と第２の拡散層との間隔よりも狭い。これにより、第２の拡散層におけるサージ電流の経路を短縮することができ、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００１７】
ある好適な実施形態において、上記第１の拡散層は、複数の拡散領域に分割されて形成されており、第２の拡散層は、分割された拡散領域間にも形成されている。また、分割された拡散領域は、一定の間隔で配置されていることが好ましい。これにより、第１の拡散層と第２の拡散層との対向長をより大きくすることができ、ＥＳＤ耐量がさらに向上した低入力容量の静電放電保護素子を実現することができる。
【発明の効果】
【００１８】
本発明に係わる半導体集積回路によれば、第１の拡散層と第２の拡散層との対向長を大きくすることによって、低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を備えた半導体集積回路装置を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２０】
（第１の実施形態）
図１（ａ）、（ｂ）は、本発明の第１の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＩb−Ｉbに沿った断面図である。
【００２１】
図１（ａ）、（ｂ）に示すように、半導体基板（不図示）の表面に、例えば、イオン注入におけるｎ型不純物イオンのドーズ量が１Ｅ１３ｃｍ−２のｎ型のウエル領域１０が形成され、さらに、ウエル領域１０内に、例えば、イオン注入におけるｐ型不純物イオンのドーズ量が１Ｅ１５ｃｍ−２のｐ型の第１の拡散層１１が形成され、このウエル領域１０と第１の拡散層１１とで保護素子であるダイオードが形成されている。
【００２２】
そして、第１の拡散層１１の周囲を囲むように、例えば、イオン注入におけるｎ型不純物イオンのドーズ量が１Ｅ１５ｃｍ−２のｎ型（ウエル領域１０と同導電型）の第２の拡散層１２が、ウエル領域１０内に形成されている。そして、第１の拡散層１１と第２の拡散層１２との間には、例えば、酸化膜からなる絶縁分離領域１３が形成されている。ここで、絶縁分離領域１３は、第１の拡散層１１及び第２の拡散層１２よりも深く形成されていることが好ましい。
【００２３】
さらに、第１の拡散層１１の表面には、第１のコンタクト領域１４が形成され、第１のコンタクト領域１４は、層間絶縁膜２０内に形成されたコンタクトプラグ２１を介して、入出力端子（外部接続用パッド）２３に接続されている。同様に、第２の拡散層１２の表面には、第２のコンタクト領域１５が形成され、第２のコンタクト領域１５は、層間絶縁膜２０内に形成されたコンタクトプラグ２１を介して、基準電圧端子（例えば、電源端子またはグランド端子）に接続されている。なお、ここでは、第１のコンタクト領域１４及び第２のコンタクト領域１５は、それぞれ複数のコンタクト領域に分割して形成されているが、分割せずに一つに繋がったコンタクト領域、あるいは、第１の拡散層１１の各辺に対応する第２の拡散層１２内に、それぞれ一つのコンタクト領域を形成してもよい。
【００２４】
このように、ダイオードを構成する第１の拡散層１１の周囲を囲んで第２の拡散層１２を形成することによって、第１の拡散層１１と第２の拡散層１２との対向長を大きくすることができる。これにより、第１の拡散層１１とウエル領域１０との接合面積を小さくしても、入出力端子２３に侵入したサージ電流を、第１の拡散層１１の周囲を囲む第２の拡散層１２に放電することができる。それ故、保護素子の入力容量を低減しても、サージに対する放電能力を低下させることはない。すなわち、図１（ａ）、（ｂ）に示すような保護素子の構成を採用することによって、低入力容量かつ高ＥＳＤ耐量の両方の特性を備えたＥＳＤ保護素子を実現することができる。
【００２５】
例えば、図１（ａ）、（ｂ）に示した保護素子の構成において、ｎ型のウエル領域１０のリン（Ｐ）のドーズ量を１．０８Ｅ１３ｃｍ−２とし、ｐ型の第１の拡散層１１のボロン（Ｂ）のドーズ量を４．４Ｅ１５ｃｍ−２、表面積を０．６×５０μｍ２とし、ｎ型の第２の拡散層１２の砒素（Ａｓ）のドーズ量を４．４Ｅ１５ｃｍ−２、表面積を１．２×５０μｍ２とした場合、保護素子の入力容量は約０．１ｐＦとなり、また、第１の拡散層１１に２０００Ｖの正電荷のサージを印加しても、サージ電流は、保護素子が破壊されることなく、第２の拡散層１２を介してグランド端子に放電された。
【００２６】
以上の例でも示すように、本実施形態における保護素子は、高速インターフェース向けの保護素子にも十分に適用可能な低入力容量及び高サージ耐量の性能を備えたものといえる。
【００２７】
また、サージ電流は、第１の拡散層１１の周囲を囲んでいる第２の拡散層１２で吸収されるので、サージ電流が、半導体集積回路装置を構成するＣＭＯＳトランジスタに伝達することを抑制でき、これにより、ＣＭＯＳトランジスタのラッチアップを効果的に防止することができる。
【００２８】
なお、本実施形態では、第２の拡散層１２は、第１の拡散層１１の周囲を囲むように形成したが、必ずしも完全に囲まなくても、本発明における被保護素子をサージから保護する効果、及びラッチアップを防止する効果を奏することができる。
【００２９】
（第２の実施形態）
図２は、本発明の第２の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。図１（ａ）、（ｂ）に示した保護素子とは、コンタクト領域１４、１５の配置が異なるだけで、第１の拡散層１１及び第２の拡散層１２の構成は同じである。
【００３０】
図１（ａ）に示したコンタクト領域１４、１５の配置においては、入出力端子２３にサージが侵入した場合、第１の拡散層１１に形成されたコンタクト領域１４の両端にサージ電流が集中し、コンタクト領域１４の一部が破壊されてしまうおそれがある。その結果、保護素子のサージ耐量が低下し、信頼性が低下するおそれがある。
【００３１】
そこで、本実施形態における保護素子は、そのようなサージ電流の集中を防止すべく、図２に示すように、第２のコンタクト領域１５を、第１の拡散層１１の長辺に対向する部位にのみ形成した構成を特徴とする。このような構成にすることによって、第１の拡散層１１に侵入したサージ電流は、第１の拡散層１１の長辺に対向する２方向の第２の拡散層１２に形成されたコンタクト領域１５に流れ、電源端子またはグランド端子に放出されるので、第１のコンタクト領域１４の両端にサージ電流が集中するのを防止することができる。これにより、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００３２】
なお、サージ電流の集中を効果的に防止するために、図２に示すように、第２のコンタクト領域１５の端部１５ａは、第１の拡散層１１の長辺方向に沿って形成された第１のコンタクト領域１４の端部１４ａと、位置が揃って形成されていることが好ましい。また、ここでは、第１のコンタクト領域１４及び第２のコンタクト領域１５は、それぞれ複数のコンタクト領域に分割して形成されているが、分割せずに一つに繋がったコンタクト領域を形成してもよい。
【００３３】
（第３の実施形態）
図３は、本発明の第３の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。図１（ａ）、（ｂ）に示した保護素子とは、コンタクト領域１４、１５の配置が異なるだけで、第１の拡散層１１及び第２の拡散層１２の構成は同じである。
【００３４】
本実施形態における保護素子は、第１のコンタクト領域１４の両端にサージ電流が集中しても、サージ耐量の低下を防止したもので、図３に示すように、第１の拡散層１１の長辺方向に沿って形成された第１のコンタクト領域１４の端部１４ｂを、他の部位よりも面積を大きくした構成を特徴とする。このような構成にすることによって、たとえ第１のコンタクト領域１４の端部１４ｂにサージ電流が集中しても、端部１４ｂにおける面積が他の部位における面積よりも大きく形成されているので、コンタクト領域の破壊を防止することができる。これにより、信頼性の高い低入力容量かつ高ＥＳＤ耐量な静電放電保護素子を実現することができる。
【００３５】
なお、第１のコンタクト領域１４を、図３に示すように、複数のコンタクト領域に分割して形成した場合には、第１の拡散層１１の端部における第１のコンタクト領域１４ｂの面積を、他の分割されたコンタクト領域１４の面積よりも大きく形成すればよい。また、分割せずに一つに繋がったコンタクト領域を形成した場合には、その両端の部位において面積を他の部位よりも大きく形成すればよい。さらに、面積を大きくする代わりに、第１の拡散層１１の端部において、均等な大きさに分割されたコンタクト領域の配置する数を増加してもよい。
【００３６】
（第４の実施形態）
図４は、本発明の第４の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。図２に示した保護素子とは、第２の拡散層１２の形状が異なるだけで、他の構成は同じである。
【００３７】
図２に示したように、第２のコンタクト領域１５を、第１の拡散層１１の長辺に対向する部位にのみ形成することによって、第１のコンタクト領域１４の両端にサージ電流が集中するのを防止することができるが、サリサイドプロセスでは、拡散層の抵抗が低いために、第１の拡散層１１に侵入したサージ電流の一部は、第１の拡散層１１の短辺に対向する第２の拡散層１２を経由して、コンタクト領域１５に流れるため、第１のコンタクト領域１４の両端にサージ電流が集中するおそれがある。
【００３８】
本実施形態における保護素子は、上記の第１のコンタクト領域１４の両端にサージ電流が集中するのを防止するもので、図４に示すように、第１の拡散層１１の短辺に対向している第２の拡散層１２の幅Ｗ１を、第１の拡散層１１の長辺に対向している第２の拡散層１２の幅Ｗ２よりも狭くした構成を特徴とする。このような構成にすることによって、第１の拡散層１１の短辺に対向する第２の拡散層１２を経由してコンタクト領域１５に流れるサージ電流を低減することができ、第１のコンタクト領域１４の両端にサージ電流が集中するのを防止することができる。
【００３９】
（第５の実施形態）
図５は、本発明の第５の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。図４に示した保護素子とは、絶縁分離領域１３の形状が異なるだけで、他の構成は同じである。
【００４０】
図４に示したように、第１の拡散層１１の短辺に対向している第２の拡散層１２の幅Ｗ１を、第１の拡散層１１の長辺に対向している第２の拡散層１２の幅Ｗ２よりも狭くして、第２の拡散層におけるサージ電流の経路を短縮することによって、第１のコンタクト領域１４の両端にサージ電流が集中するのを防止することができるが、サージ電流の一部が、第１の拡散層１１の短辺に対向している第２の拡散層１２に流れ出すことを完全になくすことはできない。
【００４１】
本実施形態における保護素子は、第１の拡散層１１の短辺に対向している第２の拡散層１２に流れ出すサージ電流をさらに低減すべく、図５に示すように、第１の拡散層１１の長辺側における第１の拡散層１１と第２の拡散層１２との間隔Ｄ１を、第１の拡散層１１の短辺側における第１の拡散層１１と第２の拡散層１２との間隔Ｄ２よりも狭くした構成を特徴とする。このような構成にすることによって、第１の拡散層１１の短辺に対向している第２の拡散層１２に流れ出すサージ電流をさらに低減することができる。
【００４２】
（第６の実施形態）
図６は、本発明の第６の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図で、図１に示した保護素子において、第１の拡散層１１を複数の拡散領域１１ａに分割して形成したことを特徴とする。この場合、第２の拡散層１２は、分割された拡散領域間１２ａにも形成されることになる。
【００４３】
このような構成にすることにより、第１の拡散層１１ａと第２の拡散層１２、１２ａとの対向長をより大きくすることができ、さらにＥＳＤ耐量を向上した低入力容量の静電放電保護素子を実現することができる。
【００４４】
なお、本実施形態において、第１の拡散層１１を複数の拡散領域１１ａに分割する仕方は、種々の方法が適用できる。例えば、分割して形成された拡散領域１１ａは、正方形でも長方形でも、あるいは、図７に示したような多角形であってもよい。また、分割された拡散領域１１ａの配列は、図６、図７に示したような１列に限らず、数列に亘って配列しても構わない。なお、サージ電流の経路を均一にするために、分割された拡散領域１１ａは、一定の間隔で配置されていることが好ましい。
【００４５】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態において、ウエル領域１０、第１の拡散層１１、第２の拡散層１２を、それぞれｎ型、ｐ型、ｎ型としたが、もちろん、その反対の導電型を用いても構わない。また、第１の散層１１の形状を長方形としたが、例えば、長辺側の両端部の形状だけ、他の部位よりも面積を大きくしても、両端部でのサージ電流の集中を防止することができる。
【産業上の利用可能性】
【００４６】
本発明は、低入力容量かつ高ＥＳＤ耐量な性能が要求される静電放電保護素子を備えた半導体集積回路装置に有効である。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）のＩb−Ｉbに沿った断面図である。
【図２】本発明の第２の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。
【図３】本発明の第３の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。
【図４】本発明の第４の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。
【図５】本発明の第５の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。
【図６】本発明の第６の実施形態における半導体集積回路装置の静電放電保護素子の構成を示した平面図である。
【図７】本発明の第６の実施形態の変形例にける静電放電保護素子の構成を示した平面図である。
【図８】従来の静電放電保護素子の構成を示した図で、（ａ）は平面図、（ｂ）は、（ａ）のVIIIb−VIIIbに沿った断面図である。
【符号の説明】
【００４８】
１０    ウエル領域 
１１、１１ａ    第１の拡散層
１２、１２ａ    第２の拡散層
１３    絶縁分離領域
１４    第１のコンタクト領域
１４ａ、１４ｂ  第１のコンタクト領域の端部
１５    第２のコンタクト領域
１５ａ  第２のコンタクト領域の端部
２０    層間絶縁膜
２１    コンタクトプラグ
２３    入出力端子
【図１】
2008091687.tif 000003
【図２】
2008091687.tif 000004
【図３】
2008091687.tif 000005
【図４】
2008091687.tif 000006
【図５】
2008091687.tif 000007
【図６】
2008091687.tif 000008
【図７】
2008091687.tif 000009
【図８】
2008091687.tif 000010