(57)【要約】【課題】オン／オフ比が高く、キャリア移動度が改善された薄膜トランジスタおよびその製造方法ならびに表示装置を提供する。【解決手段】基板２上に、ゲート電極３と、ゲート絶縁膜４と、チャネル層５と、ソース・ドレイン層７，８とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層７，８は、ｎ型微結晶シリコン層７ａ，８ａとｎ型非晶質シリコン層７ｂ，８ｂとで構成されており、チャネル層５側が微結晶シリコン層７ａ，８ａとなるように配置されていることを特徴とする薄膜トランジスタおよびその製造方法ならびに表示装置である。【選択図】図１
2008091599.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、
前記ソース・ドレイン層は、微結晶シリコン層と非晶質シリコン層とで構成されており、前記チャネル層側が前記微結晶シリコン層となるように配置されている
ことを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、
前記薄膜トランジスタはｎチャネル型である
ことを特徴とする薄膜トランジスタ。
【請求項３】
基板上にゲート電極を介してゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にチャネル層を形成する工程と、
前記チャネル層上に、微結晶シリコン層と非晶質シリコン層とを順次積層してなるソース・ドレイン層を形成する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
基板上に非晶質シリコン層と微結晶シリコン層とを順次積層してなるソース・ドレイン層を形成する工程と、
前記ソース・ドレイン層上にチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を介してゲート電極を形成する工程とを有する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項５】
基板上にゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、
前記ソース・ドレイン層は、微結晶シリコン層と非晶質シリコン層とで構成されており、前記チャネル層側が前記微結晶シリコン層となるように配置されている
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法ならびに表示装置に関し、特には、有機ＥＬ素子のような電流駆動型の素子の駆動用に好適に用いられる薄膜トランジスタおよびその製造方法ならびに表示装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイの１つとして、有機ＥＬ（Electro Luminescence）現象を利用して映像を表示する表示装置が注目されている。この表示装置、すなわち有機ＥＬディスプレイは、有機発光素子自体の発光現象を利用しているために視野角が広く、消費電力が低いなどの優れた特徴を備えている。更に、高精細度の高速ビデオ信号に対しても高い応答性を示すことから、特に映像分野等において、実用化に向けた開発が進められている。
【０００３】
有機ＥＬディスプレイの駆動方式のうち、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）による駆動素子が用いられるアクティブマトリックス方式は、従来のパッシブマトリックス方式に比べて応答性や解像力の点で優れており、前述した特長を有する有機ＥＬディスプレイには、特に適した駆動方式と考えられている。
【０００４】
アクティブマトリックス方式の有機ＥＬディスプレイは、少なくとも有機発光材料を有する有機発光素子（有機ＥＬ素子）及び有機発光素子を駆動させるための駆動素子（薄膜トランジスタ（ＴＦＴ））が設けられた駆動パネルを有し、この駆動パネルと封止パネルとが、有機発光素子を挟むように接着層を介して貼り合わされた構成を有している。
【０００５】
アクティブマトリックス型の有機ＥＬディスプレイを構成する薄膜トランジスタとしては、少なくとも画素の明暗を制御するスイッチングトランジスタと、有機ＥＬ素子の発光を制御する駆動トランジスタが必要である。
【０００６】
薄膜トランジスタにおいては、そのゲート電極に電圧が印加された状態が続くと閾値電圧がシフトしてしまうことが知られている。しかし、有機ＥＬディスプレイの駆動トランジスタは、有機ＥＬ素子を発光させている限り通電した状態を維持することが必要であり、閾値シフトが起きやすい。駆動トランジスタの閾値電圧がシフトすると、駆動トランジスタを流れる電流量が変動してしまい、結果として各画素を構成する発光素子の輝度が変化してしまう。
【０００７】
近年では、この駆動トランジスタの閾値シフトを軽減するために、チャネル領域を結晶性シリコンによる半導体層で構成した駆動トランジスタを用いた有機ＥＬディスプレイも開発されている。
【０００８】
ここで、アクティブマトリックス方式の有機電界発光素子に用いられる薄膜トランジスタの構造の一例を図７に示す。この図に示す薄膜トランジスタ１０１は、ボトムゲート型のｎチャネル型（ｎ型）の薄膜トランジスタであり、ガラス等からなる基板１０２上にパターン形成されたゲート電極１０３を覆う状態で、窒化シリコンからなるゲート絶縁膜１０４が形成されている。このゲート絶縁膜１０４上には、ゲート電極１０３を覆う状態で、アモルファスシリコンまたは微結晶シリコンからなるチャネル層１０５がパターン形成されている。
【０００９】
また、上記チャネル層１０５上には、ゲート電極１０３の中央部上にチャネル保護層１０６が配置されている。そして、互いに分離された状態で、チャネル保護層１０６の両端部上を覆うように、上記チャネル層１０５上に、ソース層１０７およびドレイン層１０８がパターン形成されている。さらに、ゲート絶縁膜１０４上には、ソース層１０７およびドレイン層１０８上に、それぞれ一部を積層させたソース電極１０９およびドレイン電極１１０がパターン形成されている。また、この状態の基板１０２の表面全域を覆う状態で、パッシベーション膜１１１が設けられている。
【００１０】
上述したような薄膜トランジスタでは、ソース・ドレイン層１０７、１０８として、ｎ型の不純物を含有させたｎ型非晶質シリコン層またはｎ型微結晶シリコン層が広く使用されている。ここで、上記ソース・ドレイン層１０７、１０８に非晶質シリコン層と微結晶シリコン層の単層をそれぞれ用いた場合の電流電圧特性を測定した結果を図８に示す。
【００１１】
このグラフに示すように、ソース・ドレイン層１０７、１０８にｎ型微結晶シリコン層を用いた薄膜トランジスタの方が、ｎ型非晶質シリコン層を用いるよりもオフ電流が低いことが判る。
【００１２】
ここで、ソース・ドレイン層に微結晶シリコン層を用いた例としては、ゲート絶縁膜上に微結晶シリコン層を介してチャネル保護層を形成し、チャネル保護層からはみ出した微結晶シリコン層をｎ型化した薄膜トランジスタの例が報告されている（例えば、特許文献１参照）。また、上記ソース・ドレイン層（オーミックコンタクト層）を微結晶シリコン層と非晶質シリコン層の２層で構成し、チャネル層側にｎ型非晶質シリコン層を配置した薄膜トランジスタの例が報告されている（例えば、特許文献２参照）。
【００１３】
【特許文献１】特開平７−１９３２４９号公報
【特許文献２】特開平８−１７２１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上記特許文献１に記載された、ソース・ドレイン層（ｎ+型半導体層）にｎ型微結晶シリコン層を用いた薄膜トランジスタでは、チャネル層とソース・ドレイン層とが同一層で構成されているため、ｎ型微結晶シリコン−微結晶シリコン−ｎ型微結晶シリコンでつながっており、電流のリークパスとなることでオフ電流が高くなってしまう。また、上記特許文献２に記載された、ソース・ドレイン層をｎ型微結晶シリコン層とｎ型非晶質シリコン層の２層で構成しチャネル層側にｎ型非晶質シリコン層が配置された薄膜トランジスタでも、オフ電流が高くなるとともに、オン電流が十分にとれず、キャリア移動度も十分に得られない、という問題がある。
【００１５】
以上のことから、本発明は、オン／オフ比が高く、キャリア移動度が改善された薄膜トランジスタおよびその製造方法ならびに表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述したような目的を達成するために、本発明の薄膜トランジスタは、基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層は、微結晶シリコン層と非晶質シリコン層とで構成されており、チャネル層側が微結晶シリコン層となるように配置されていることを特徴としている。
【００１７】
このような薄膜トランジスタによれば、ソース・ドレイン層が、微結晶シリコン層と非晶質シリコン層とで構成されており、チャネル層側が微結晶シリコン層となるように配置されていることで、発明の実施の形態において詳細に説明するように、背景技術で説明した微結晶シリコン層の単層からなるソース・ドレイン層を有する薄膜トランジスタおよびチャネル層側が非晶質シリコン層となるように配置された、微結晶シリコン層と非晶質シリコン層の２層構造からなるソース・ドレイン層を有する薄膜トランジスタと比較して、オフ電流が低減するとともにオン電流が増大することが確認された。
【００１８】
また、本発明は、このような薄膜トランジスタの製造方法でもあり、第１の製造方法では、まず、基板上にゲート電極を介してゲート絶縁膜を形成する。次に、ゲート絶縁膜上にチャネル層を形成する。次いで、チャネル層上に、微結晶シリコン層と非晶質シリコン層とを順次積層してなるソース・ドレイン層を形成する。
【００１９】
このような第１の製造方法によれば、ゲート電極を覆うゲート絶縁膜上に、チャネル層を介してソース・ドレイン層が積層されたボトムゲート構造の薄膜トランジスタにおいて、チャネル層側が微結晶シリコン層となるように配置された、微結晶シリコン層と非晶質シリコン層の２層構造からなるソース・ドレイン層を備えた構成の薄膜トランジスタが形成される。
【００２０】
さらに、本発明の第２の製造方法では、まず、基板上に非晶質シリコン層と微結晶シリコン層とを順次積層してなるソース・ドレイン層を形成する。次に、ソース・ドレイン層上にチャネル層を形成する。次いで、チャネル層上にゲート絶縁膜を介してゲート電極を形成する。
【００２１】
このような第２の製造方法によれば、ソース・ドレイン層上に積層されたチャネル層がゲート絶縁膜で覆われ、この上部にゲート電極が設けられたトップゲート構造の薄膜トランジスタにおいて、チャネル層側が微結晶シリコン層となるように配置された、微結晶シリコン層と非晶質シリコン層の２層構造からなるソース・ドレイン層を備えた構成の薄膜トランジスタが形成される。
【００２２】
さらに、本発明は、上記薄膜トランジスタを備えた表示装置でもあり、基板上にゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、ソース・ドレイン層は、微結晶シリコン層と非晶質シリコン層とで構成されており、チャネル層側が微結晶シリコン層となるように配置されていることを特徴としていることを特徴としている。
【００２３】
このような表示装置によれば、上記薄膜トランジスタを備えていることから、オフ電流が低減するとともにオン電流が増大する。
【発明の効果】
【００２４】
以上説明したように、本発明の薄膜トランジスタおよびこの薄膜トランジスタを備えた表示装置によれば、薄膜トランジスタのオフ電流が低減するとともにオン電流が増大するため、オン／オフ比を増大させることができるとともに、オン電流が増大することで、キャリア移動度を向上させることができる。したがって、薄膜トランジスタの電気的特性を向上させることができるとともに、表示装置の高性能化を図ることができる。
【００２５】
また、本発明の薄膜トランジスタの製造方法によれば、オン／オフ比が増大するとともに、キャリア移動度が向上した薄膜トランジスタを得ることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について詳細に説明する。
【００２７】
（第１実施形態）
図１は、第１実施形態の薄膜トランジスタを説明する断面構成図である。この図に示す薄膜トランジスタ１は、ボトムゲート型のｎ型の薄膜トランジスタであり、ガラス等の絶縁性基板からなる基板２上に、例えばモリブデンからなる帯状のゲート電極３がパターン形成されている。このゲート電極３としては、上記モリブデン以外であっても、結晶化工程を行う際の熱で変質しにくい高融点金属であれば、特に限定されるものではない。
【００２８】
また、このゲート電極３を覆う状態で、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。このゲート絶縁膜４は、シリコン酸化膜の他に、シリコン窒化膜、シリコン酸窒化膜またはこれらの積層膜で構成される。
【００２９】
さらに、このゲート絶縁膜４上には、ゲート電極３を覆う状態で、例えば非晶質シリコンからなるチャネル層５がパターン形成されている。なお、チャネル層５は、微結晶シリコンで構成されていてもよい。そして、上記チャネル層５上のゲート電極３の上方には、例えばシリコン窒化膜等の絶縁材料からなるチャネル保護層６が設けられている。このチャネル保護層６は、後述する製造方法において、チャネル保護層６の上層に形成されるソース・ドレイン層をエッチングによりパターン形成する際のエッチングストッパ層として機能する。そして、このチャネル保護層６が設けられていることにより、上記エッチングによるチャネル層５の腐食が防止される。チャネル保護層６としては、上記シリコン窒化膜のほかにシリコン酸化膜、シリコン酸窒化膜またはこれらの積層膜が用いられる。
【００３０】
なお、ここでは、チャネル層５上のゲート電極３の上方に、チャネル保護層６が設けられた例について説明したが、チャネル保護層６が設けられていない場合でも、本発明は適用可能である。
【００３１】
また、上記チャネル層５上には、上記チャネル保護層６の両端部上に一部を積層させたソース層７とドレイン層８とが、互いに分離された状態で、パターン形成されている。そして、本発明の特徴的な構成として、ソース・ドレイン層７、８は、ｎ型の不純物（例えば、リン）を含む微結晶シリコン層（ｎ型微結晶シリコン層）７ａ、８ａと、ｎ型の不純物（例えば、リン）を含む非晶質シリコン層７ｂ、８ｂとが順次積層された２層構造となっている。これにより、ｎ型微結晶シリコン層７ａ、８ａがチャネル層５側に配置された状態となる。
【００３２】
また、ゲート絶縁膜４上には、ソース層７上およびドレイン層８上に、それぞれ一部を積層させたソース電極９およびドレイン電極１０がパターン形成されている。また、この状態の基板２の表面全域を覆う状態で、パッシベーション膜１１が設けられている。
【００３３】
ここで、図２には、上述したような構成の薄膜トランジスタについて、ゲート電圧（Ｖg）−ドレイン電流（Ｉd）特性（Ｖds＝＋１０Ｖ）を測定した結果を示す。
【００３４】
ここで、グラフ（１）は、第１実施形態で説明したチャネル層５側（下部側）にｎ型微結晶シリコン層７ａ、ソース・ドレイン電極９、１０側（上部側）にｎ型非晶質シリコン層７ｂが配置された２層構造のソース・ドレイン層７、８を有する薄膜トランジスタの測定結果である。この薄膜トランジスタではｎ型微結晶シリコン層の膜厚を１０ｎｍ、ｎ型非晶質シリコン層の膜厚を９０ｎｍに調整した。
【００３５】
また、グラフ（２）は、上記構成において、チャネル層側にｎ型非晶質シリコン層、ソース・ドレイン電極側にｎ型微結晶シリコン層が配置された２層構造のソース・ドレイン層を有する薄膜トランジスタの測定結果である。この薄膜トランジスタでも、ｎ型微結晶シリコン層の膜厚を１０ｎｍ、ｎ型非晶質シリコン層の膜厚を９０ｎｍに調整した。さらに、グラフ（３）は、ｎ型微結晶シリコン層の単層からなるソース・ドレイン層を備えた薄膜トランジスタの測定結果である。この薄膜トランジスタでは、ｎ型微結晶シリコン層の膜厚を１００ｎｍに調整した。
【００３６】
なお、各薄膜トランジスタにおけるドレイン電流値の測定は、ゲート電圧をマイナス方向とプラス方向とに連続してシフトさせながらモニターした。また、表１には、ソース・ドレイン層にｎ型微結晶シリコン層を用いた薄膜トランジスタの特性値を１とした場合のグラフ（１）、（２）に示す２層構造のソース・ドレイン層を用いた薄膜トランジスタのオン電流、オフ電流、キャリア移動度（相対値）を示す。
【表１】
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【００３７】
まず、図２のグラフ（１）〜（３）および表１の測定結果から、（２）、（３）本発明が適用されていない薄膜トランジスタについての測定結果と比較して、（１）本発明を適用した薄膜トランジスタについての測定結果は、オフ電流が低減するとともに、オン電流が増大することが確認された。これにより、（１）の薄膜トランジスタは、（２）、（３）の薄膜トランジスタと比較してオン／オフ比が増大していることが確認された。また、（１）の薄膜トランジスタのオン電流が増大することで、キャリア移動度も高くなることが確認された。
【００３８】
以上のように、本実施形態の薄膜トランジスタによれば、オン／オフ比が増大し、高いキャリア移動度を示すことが確認された。したがって、薄膜トランジスタの電気的特性を向上することができる。
【００３９】
次に、このような薄膜トランジスタ１を用いた表示装置の一構成例を、有機ＥＬディスプレイを例にとり、図３を用いて説明する。尚、図３においては、薄膜トランジスタ１の詳細な構成の図示は省略した。
【００４０】
表示装置２０は、基板２の薄膜トランジスタ１の形成面側を覆う層間絶縁膜２１上に、各薄膜トランジスタ１に接続された発光素子（ここでは有機ＥＬ素子）２２を配列形成してなる。各有機ＥＬ素子２２は、層間絶縁膜２１に形成された接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２３を備えている。これらの下部電極２３は、画素毎にパターニングされており、その周囲が絶縁膜パターン２４で覆われて中央部のみが広く露出した状態となっている。また、各下部電極２３の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層２５が積層されている。この発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層２５と絶縁膜パターン２４との上方に、下部電極２３との間に絶縁性が保たれた状態で上部電極２６が配置形成されている。
【００４１】
この表示装置２０において、下部電極２３は陽極（または陰極）として用いられ、上部電極２６は陰極（または陽極）として用いられる。そして、下部電極２３と上部電極２６との間に狭持された有機層２５に、下部電極２３と上部電極２６とから正孔と電子とを注入することにより、有機層２５の発光層部分において発光が生じる。尚、この表示装置２０が、上部電極２６側から発光光を取り出す上面発光型である場合、上部電極２６は光透過性の高い材料を用いて構成されることとする。一方、この表示装置２０が、基板２側から発光光を取り出す透過型である場合、基板２および下部電極２３は光透過性の高い材料を用いて構成されることとする。
【００４２】
このような構成の表示装置２０によれば、図１を用いて説明した構成の薄膜トランジスタ１を有機ＥＬ素子２２に接続させた構成としたことにより、薄膜トランジスタ１のオン／オフ比を増大させることができるとともに、キャリア移動度を向上させることができる。したがって、表示装置の高性能化を図ることができる。
【００４３】
また、ここでの図示は省略したが、有機ＥＬ素子２２を用いた表示装置２０における画素回路では、一つのピクセルにスイッチングトランジスタと、有機ＥＬ素子２２の発光を制御する駆動トランジスタが少なくとも２つ必要であり、このうち駆動トランジスタのオフ電流が低減されないと、輝度の不均一性が生じ、画質が悪くなる。しかしながら、上述したように、この駆動ＴＦＴとして用いられる薄膜トランジスタ１においては、オフ電流が低減されるため、表示面内における画質の均一化を図ることが可能になる。
【００４４】
なお、ここでは、表示装置２０として有機ＥＬディスプレイの例を用いて説明したが、表示装置２０は有機ＥＬディスプレイに限定されず、例えば液晶表示ディスプレイであってもよい。ただし、上記薄膜トランジスタを有機ＥＬディスプレイの特に駆動トランジスタに用いることで、上述したような効果が得られるため、好ましい。
【００４５】
＜製造方法＞
次に、上述した構成の薄膜トランジスタ１の製造方法およびこれに続く表示装置の製造方法を説明する。
【００４６】
まず、図４（ａ）に示すように、絶縁性基板からなる基板２上に、モリブデン膜を１００ｎｍの膜厚で成膜し、通常のフォトリソグラフィーとエッチングを行うことにより、ゲート電極３をパターン形成する。その後、ゲート電極３を覆う状態で、基板２上に、プラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜４を例えば１６０ｎｍの膜厚に形成する。
【００４７】
次に、図４（ｂ）に示すように、ゲート絶縁膜４上に、例えば非晶質シリコンからなるチャネル層５を３０ｎｍの膜厚で形成する。尚、チャネル層５として、微結晶シリコン層を用いる場合には、非晶質シリコン層を形成した後、例えばレーザーアニール等の方法により微結晶化してもよい。
【００４８】
次いで、図４（ｃ）に示すように、チャネル層５を覆う状態で、ゲート絶縁膜４上に、シリコン窒化膜を２００ｎｍの膜厚で形成し、通常のフォトリソグラフィーとエッチングを行うことにより、チャネル層５上に、ゲート電極３上を覆うチャネル保護層６をパターン形成する。このエッチングとしては、例えば弗化水素酸からなる溶液を用いたウェットエッチングを行うことができる。
【００４９】
次に、例えば成膜ガスとしてモノシランと水素を用い、ｎ型の不純物としてホスフィンを用いたプラズマＣＶＤ法により、チャネル保護層６を覆う状態で、チャネル層５上に、ｎ型の不純物を含有するｎ型微結晶シリコン層ａと、ｎ型の不純物を含有するｎ型非晶質シリコン層ｂとをこの順に積層形成する。尚、ｎ型微結晶シリコン層を成膜する場合には、ｎ型非晶質シリコン層の成膜条件に比べ、モノシランに対して水素の流量比を大きくすることで、微結晶化され易くする。
【００５０】
尚、上記ｎ型微結晶シリコン層ａと、ｎ型非晶質シリコン層ｂの膜厚は、カバレッジ性よく成膜できる程度の膜厚、例えば１０ｎｍ以上であればよく、ここでは、例えばｎ型微結晶シリコン層７ａが１０ｎｍ、ｎ型非晶質シリコン層７ｂが９０ｎｍであることとする。
【００５１】
また、このような連続成膜を行う場合には、ｎ型微結晶シリコン層ａからｎ型非晶質シリコン層ｂにかけて、連続的に結晶状態が変化するように制御してもよい。これにより、ｎ型微結晶シリコン層ａとｎ型非晶質シリコン層ｂとが、連続して積層された膜として形成される。
【００５２】
その後、図４（ｄ）に示すように、フォトリソグラフィーとエッチング工程を経て、ｎ型非晶質シリコン層ｂ、ｎ型微結晶シリコン層ａおよびその下層のチャネル層５を島状にパターニングする。この際、ゲート電極３へのコンタクトホール（図示省略）を形成する。
【００５３】
次に、図５（ｅ）に示すように、パターニングされた上記ｎ型非晶質シリコン層ｂ、ｎ型微結晶シリコン層ａおよびチャネル層５を覆う状態で、例えばチタン／アルミニウム／チタンからなる３層金属層を５０ｎｍ／１００ｎｍ／５０ｎｍの膜厚で成膜した後、フォトリソグラフィーとエッチング工程を経て、上記３層金属層からなるソース電極９およびドレイン電極１０を形成する。この際、ゲート電極３中央部上方のチャネル層５上において、ソース電極９−ドレイン電極１０間を分離するとともに、上記ｎ型非晶質シリコン層ｂ、ｎ型微結晶シリコン層ａをパターニングして、ソース層７とドレイン層８を形成する。これにより、ソース層７は、ｎ型微結晶シリコン層７ａとｎ型非晶質シリコン層７ｂとがこの順に積層された状態となり、ドレイン層８は、ｎ型微結晶シリコン層８ａとｎ型非晶質シリコン層８ｂとがこの順に積層された状態となる。また、このエッチングにおいては、上記チャネル保護層６がエッチングストッパ層として機能する。
【００５４】
その後、図５（ｆ）に示すように、この状態の基板２上の全域を覆う状態で、例えばシリコン窒化膜からなるパッシベーション膜１１を２００ｎｍの膜厚で形成する。続いて、ドレイン電極１０へのコンタクトホール（図示省略）を形成する。
【００５５】
そして、このような薄膜トランジスタ１を備えた表示装置を製造する場合には、引き続き次の工程を行う。すなわち、図３に示したように、薄膜トランジスタ１が設けられた基板２上を層間絶縁膜２１で覆い、この層間絶縁膜２１に、薄膜トランジスタ１に接続された接続孔２１ａを形成する。その後、層間絶縁膜２１上に接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２３をパターン形成する。次に、この下部電極２３の周囲を絶縁膜パターン２４で覆った後、絶縁膜パターン２４から露出する下部電極２３上に少なくとも発光層を含む有機層２５を積層形成する。次に、有機層２５と絶縁膜パターン２４とを覆う状態で、上部電極２６を形成する。これにより、下部電極２３によって薄膜トランジスタ１に接続された有機ＥＬ素子２２を形成する。
【００５６】
このような製造方法により、第１実施形態の薄膜トランジスタ１およびこれを用いた表示装置を作製することが可能になる。
【００５７】
＜第２実施形態＞
（薄膜トランジスタ）
図６は、第２実施形態の薄膜トランジスタを説明する断面図である。この図に示す薄膜トランジスタ１’は、トップゲート型の薄膜トランジスタであり、基板２上にパターン形成されたソース電極９およびドレイン電極１０に積層させてソース層７およびドレイン層８が設けられている。そして、このソース層７とドレイン層８が、本発明に特徴的な積層構造となっている。すなわち、ソース層７は、ソース電極９を覆うｎ型非晶質シリコン層７ｂとこの上部のｎ型微結晶シリコン層７ａとで構成された２層構造となっており、ドレイン層８は、ドレイン電極１０を覆うｎ型非晶質シリコン層８ｂとこの上部のｎ型微結晶シリコン層８ａとで構成された２層構造となっている。
【００５８】
そして、このソース層７およびドレイン層８の端部に両端を重ねる状態でチャネル層５が設けられている。さらに、このチャネル層５上には、ゲート絶縁膜４を介して、ゲート電極３が形成されている。また、この状態の基板２の表面全域には、パッシベーション膜１１が設けられている。
【００５９】
このような構成の薄膜トランジスタ１’であっても、第１実施形態と同様に、ソース・ドレイン層７、８を、チャネル層５側にｎ型微結晶シリコン層７ａ、８ａ、ソース・ドレイン電極９、１０側にｎ型非晶質シリコン層７ｂ、８ｂが配置された２層構造としたことにより、第１実施形態の薄膜トランジスタ１と同様の効果を得ることができる。
【００６０】
（表示装置）
また、このような薄膜トランジスタ１’を用いた表示装置の構成としては、図３を用いて説明した表示装置を例示することができ、第１実施形態と同様の効果を得ることができる。
【００６１】
（製造方法）
次に、上述した構成の薄膜トランジスタ１’の製造方法およびこれに続く表示装置の製造方法を説明する。
【００６２】
まず、基板２上に、ソース電極９およびドレイン電極１０をパターン形成する。
【００６３】
次に、プラズマＣＶＤ法により、ｎ型非晶質シリコン層を形成した後、ｎ型非晶質シリコン層上にｎ型微結晶シリコン層を形成する。尚、以上のようなｎ型非晶質シリコン層の成膜とｎ型微結晶シリコン層の成膜とは連続させて行ってもよい。そして、このような連続成膜を行う場合には、ｎ型非晶質シリコン層からｎ型微結晶シリコン層にかけて、連続的に結晶状態が変化するように成膜条件を制御してもよい。これにより、後述するソース・ドレイン層を構成するｎ型非晶質シリコン層とｎ型微結晶シリコン層とは、連続して積層された膜となる。その後、これらをパターニングすることにより、ｎ型非晶質シリコン層７ｂ、８ｂとｎ型微結晶シリコン層７ａ、８ａとがこの順に積層されたソース・ドレイン層７、８を形成する。
【００６４】
次いで、ソース層７およびドレイン層８、さらにはソース電極１０およびドレイン電極１１を覆う状態で、不純物を含有しない非晶質シリコン層からなるチャネル層５を形成する。
【００６５】
次に、チャネル層５を島状にパターニングする。これにより、チャネル層５の両端をソース層７およびドレイン層８上に積層させた形状とする。その後、チャネル層５を覆う状態で、例えばプラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜４を形成する。
【００６６】
次に、チャネル層５の上方に、ソース層７およびドレイン層８に両端を重ねる状態で、ゲート電極３をパターン形成する。その後、ゲート電極３を覆う状態で、ゲート絶縁膜４上にパッシベーション膜１１を成膜する。
【００６７】
以上のようにして、トップゲート構造の薄膜トランジスタ１’が形成される。
【００６８】
そして、このような薄膜トランジスタ１’を備えた表示装置を製造する場合の引き続きの工程は、第１実施形態で説明した工程と同様に行うこととする。
【００６９】
以上により、第２実施形態の薄膜トランジスタ１’およびこれを用いた表示装置を作成することが可能になる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１実施形態に係る薄膜トランジスタの構成を示す断面図である。
【図２】本発明の第１実施形態に係る薄膜トランジスタの電流電圧特性を示すグラフである。
【図３】本発明の第１実施形態の薄膜トランジスタを備えた表示装置の構成を示す断面図である。
【図４】本発明の第１実施形態に係る薄膜トランジスタの製造方法を示す製造工程断面図（その１）である。
【図５】本発明の第１実施形態に係る薄膜トランジスタの製造方法を示す製造工程断面図（その２）である。
【図６】本発明の第２実施形態に係る薄膜トランジスタの構成を示す断面図である。
【図７】従来の薄膜トランジスタの構成を示す断面図である。
【図８】ソース・ドレイン層にｎ型微結晶シリコン層またはｎ型非晶質シリコン層を用いた薄膜トランジスタの電流電圧特性を示すグラフである。
【符号の説明】
【００７１】
１，１’…薄膜トランジスタ、２…基板、３…ゲート電極、４…ゲート絶縁膜、５…チャネル層、７…ソース層、８…ドレイン層、ａ，７ａ，８ａ…ｎ型微結晶シリコン層、ｂ，７ｂ，８ｂ…ｎ型非晶質シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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