(57)【要約】【課題】本発明は、フローティングゲート構造のＮＡＮＤ型フラッシュメモリにおいて、メモリセルアレイへのアクセスを高速化できるようにする。【解決手段】たとえば、メモリセルアレイ１０の一方の側には、ロウデコーダ２０を配置する。ロウデコーダ２０に対向する、メモリセルアレイ１０の他方の側には、ワード線用ロウデコーダ３０を配置する。こうして、メモリセルアレイ１０のワード線ＷＬ０〜３１を、ロウデコーダ２０とワード線用ロウデコーダ３０とによって同時に駆動する構成となっている。【選択図】図１
2008234815.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイを駆動する第１のロウデコーダと、
前記メモリセルアレイを駆動する第２のロウデコーダと
を具備し、
前記メモリセルアレイを前記第１のロウデコーダと前記第２のロウデコーダとによって同時に駆動するようにしたことを特徴とする半導体記憶装置。
【請求項２】
前記第１のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチとを備え、
前記第２のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線に動作電圧を転送する第２の転送スイッチとを備える
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
ドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなる複数のセル列が設けられた、複数のブロックを有するメモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内の前記所定個のメモリセルの各制御ゲートに接続されたワード線、前記ドレイン側選択トランジスタのゲートに接続されたドレイン側制御線、および、前記ソース側選択トランジスタのゲートに接続されたソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイの一方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第１のロウデコーダと、
前記複数の第１のロウデコーダに対向する、前記メモリセルアレイの他方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第２のロウデコーダと
を具備したことを特徴とする半導体記憶装置。
【請求項４】
前記ドレイン側制御線および前記ソース側制御線にはそれぞれメタル配線が接続されていることを特徴とする請求項２または請求項３に記載の半導体記憶装置。
【請求項５】
メモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイを駆動するための第１のロウデコーダと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線に動作電圧を転送する第２の転送スイッチと、を含む、前記メモリセルアレイを駆動するための第２のロウデコーダと
を具備したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、たとえば、ＦＮトンネル電流を用いてデータの書き換え（書き込みおよび消去）を行う、フローティングゲート構造のＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
従来、ＮＡＮＤ型フラッシュメモリは、電気的にデータの書き換えが可能で、高集積化および大容量化（記憶容量の大規模化）に適した不揮発性の半導体記憶装置として、よく知られている（たとえば、特許文献１および特許文献２参照）。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリは、セル構造の改良および微細加工技術の進歩により、一層の高集積化が進んでいる。また、記憶容量が大規模化するのにともない、高速化の要求も大きい。
【０００４】
しかしながら、ＮＡＮＤ型フラッシュメモリは、高密度化により、ワード線の幅および間隔が狭くなっている。このため、ワード線の抵抗が高く、また、ワード線間のカップリング容量が大きくなって、カップリングノイズの影響も大きい。その結果、メモリセルアレイへのアクセス時間が長くなり、高速化が困難になっている。
【０００５】
上記したように、近年のＮＡＮＤ型フラッシュメモリにおいては、ワード線の幅および間隔が狭くなっているので、メモリセルアレイへのアクセス時間が長くなり、高速化が困難であるという問題があった。
【特許文献１】特開２００６−２０９９６９号公報
【特許文献２】特開２００５−３５３２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、メモリセルアレイへのアクセス時間を短縮でき、より高速化することが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、
メモリセルアレイと、
前記メモリセルアレイを駆動する第１のロウデコーダと、
前記メモリセルアレイを駆動する第２のロウデコーダと
を具備し、
前記メモリセルアレイを前記第１のロウデコーダと前記第２のロウデコーダとによって同時に駆動するようにしたことを特徴とする半導体記憶装置が提供される。
【０００８】
また、本願発明の一態様によれば、
ドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなる複数のセル列が設けられた、複数のブロックを有するメモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内の前記所定個のメモリセルの各制御ゲートに接続されたワード線、前記ドレイン側選択トランジスタのゲートに接続されたドレイン側制御線、および、前記ソース側選択トランジスタのゲートに接続されたソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイの一方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第１のロウデコーダと、
前記複数の第１のロウデコーダに対向する、前記メモリセルアレイの他方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第２のロウデコーダと
を具備したことを特徴とする半導体記憶装置が提供される。
【０００９】
さらに、本願発明の一態様によれば、
メモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイを駆動するための第１のロウデコーダと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線に動作電圧を転送する第２の転送スイッチと、を含む、前記メモリセルアレイを駆動するための第２のロウデコーダと
を具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
上記の構成により、メモリセルアレイへのアクセス時間を短縮でき、より高速化することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、不揮発性の半導体記憶装置である、二重（積層）ゲート構造を有するＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによってメモリセルが構成されてなる、ＮＡＮＤ型フラッシュメモリを例に説明する。ＮＡＮＤ型フラッシュメモリとは、ＦＮトンネル電流を用いてデータの書き換えが行われる、いわゆるフローティングゲート構造の不揮発性メモリである。
【００１３】
本実施形態の場合、たとえば図１に示すように、メモリセルアレイ１０の左側の辺にはブロックごとにロウデコーダ２０が配置され、右側の辺にはブロックごとにワード線用ロウデコーダ３０が配置されている。つまり、メモリセルアレイ１０内には複数のブロックが設けられ、各ブロックは、ロウデコーダ２０、および、メモリセルアレイ１０のロウデコーダ２０とは反対側の辺に配置されたワード線用ロウデコーダ３０の両方で選択される。
【００１４】
メモリセルアレイ１０の手前側の辺には、ページバッファ（センスアンプ）４０が配置されている。このページバッファ４０によって、メモリセルトランジスタに対するライトデータの書き込み、および、メモリセルトランジスタからのリードデータの読み出しが行われる。
【００１５】
図２は、図１に示したコア部の構成をより詳細に示すものである。メモリセルアレイ１０は、０〜ｉのブロックＢＬＫによって構成されている。ブロックＢＬＫ０〜ｉは、それぞれ、０〜ｎのＮＡＮＤセル列ＮＣＲによって構成されている。ＮＡＮＤセル列ＮＣＲ０〜ｎは、それぞれ、ソース側制御トランジスタＳＧＳＴ、メモリセルトランジスタＣｅｌｌ０〜３１、および、ドレイン側制御トランジスタＳＧＤＴが直列に接続されて構成されている。各ＮＡＮＤセル列ＮＣＲ０〜ｎは、それぞれ、０〜ｎのビット線ＢＬと、セルソース線ＣｅｌｌＳＲＣとに接続されている。すなわち、各ブロックＢＬＫ０〜ｉのＮＡＮＤセル列ＮＣＲ０〜ｎは、それぞれ、ソース側制御トランジスタＳＧＳＴのソースがセルソース線ＣｅｌｌＳＲＣに共通に接続され、ドレイン側制御トランジスタＳＧＤＴのドレインがビット線ＢＬ０〜ｎのいずれかに接続されている。ビット線ＢＬ０〜ｎは、ページバッファ４０に接続されている。
【００１６】
各ブロックＢＬＫ０〜ｉにおいて、ＮＡＮＤセル列ＮＣＲ０〜ｎの、ドレイン側制御トランジスタＳＧＤＴのゲートはドレイン側制御信号線ＳＧＤに、ソース側制御トランジスタＳＧＳＴのゲートはソース側制御信号線ＳＧＳに、それぞれ接続されている。ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳは、そのブロックＢＬＫ０〜ｉに対応するロウデコーダ２０に接続されている。メモリセルトランジスタＣｅｌｌ０〜３１は、それぞれ、二重ゲート構造を有するＭＯＳトランジスタであって、制御ゲートと浮遊ゲートとを備えている。各制御ゲートは、ワード線ＷＬ０〜３１のいずれかに接続されている。メモリセルトランジスタＣｅｌｌ０〜３１は、ＦＮトンネル電流を用いて浮遊ゲートに対する電荷の出し入れを行うことにより、データの書き換えが行われる。ワード線ＷＬ０〜３１は、そのブロックＢＬＫ０〜ｉに対応するロウデコーダ２０およびワード線用ロウデコーダ３０に接続されている。つまり、対応するブロックＢＬＫ０〜ｉにおいて、ワード線ＷＬ０〜３１の一端はロウデコーダ２０に、他端はワード線用ロウデコーダ３０に、それぞれ接続されている。
【００１７】
図３は、ロウデコーダ２０の構成例を示すものである。ロウデコーダ２０は、ブロックデコーダ２１、レベルシフタ２２、動作電圧転送スイッチ（Ｔｒａｎｓｆｅｒ  ｓｗｉｔｃｈ）２３、制御線電位接続スイッチ（ＳＧＤＳ  ｓｗｉｔｃｈ）２４、および、インバータ２５を有している。動作電圧転送スイッチ２３は、グローバルドレイン側制御信号線ＧＳＧＤとドレイン側制御信号線ＳＧＤとの間の接続、グローバルソース側制御信号線ＧＳＧＳとソース側制御信号線ＳＧＳとの間の接続、および、グローバルワード線ＧＷＬ０〜３１とワード線ＷＬ０〜３１との間の接続を制御する、３４個のｎＭＯＳトランジスタを備えている。制御線電位接続スイッチ２４は、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間の接続、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間の接続を制御する、２個のｎＭＯＳトランジスタを備えている。
【００１８】
たとえば、制御回路（図示していない）からのロウデコーダ活性化信号ＲＤＥＣが“Ｈ（ハイレベル）”になる。すると、ブロックデコーダ２１は、図示していないアドレス回路からのブロックアドレスをデコードする。選択ブロックの場合、ブロックデコーダ２１は、出力信号ＢＤＥＣＯを“Ｈ”にする。出力信号ＢＤＥＣＯが“Ｈ”になると、インバータ２５によって、スイッチ制御信号ｂＢＤＥＣＯが“Ｌ（ロウレベル）”になる。これにより、制御線電位接続スイッチ２４はオフとなり、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間の接続、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間の接続を、それぞれ解除する。一方、レベルシフタ２２は、出力信号ＢＤＥＣＯが“Ｈ”になったのを受けて、ゲート電位制御信号線ＸｆｅｒＧを“Ｈ”にし、動作電圧転送スイッチ２３が電位を十分に転送できるレベル（ＶＰＰ（転送ゲート電位））になるまで、動作電圧転送スイッチ２３を昇圧する。これにより、動作電圧転送スイッチ２３は、グローバルドレイン側制御信号線ＧＳＧＤの電位をドレイン側制御信号線ＳＧＤへ、グローバルワード線ＧＷＬ０〜３１の電位をワード線ＷＬ０〜３１へ、グローバルソース側制御信号線ＧＳＧＳの電位をソース側制御信号線ＳＧＳへ、それぞれ転送する。
【００１９】
これに対し、非選択ブロックの場合、ブロックデコーダ２１は、出力信号ＢＤＥＣＯを“Ｌ”に保持する。出力信号ＢＤＥＣＯが“Ｌ”の場合、レベルシフタ２２は、ゲート電位制御信号線ＸｆｅｒＧを“Ｌ”にする。これにより、動作電圧転送スイッチ２３はオフとなって、グローバルドレイン側制御信号線ＧＳＧＤとドレイン側制御信号線ＳＧＤとの間の接続、グローバルワード線ＧＷＬ０〜３１とワード線ＷＬ０〜３１との間の接続、および、グローバルソース側制御信号線ＧＳＧＳとソース側制御信号線ＳＧＳとの間の接続を、それぞれ解除する。この時、インバータ２５は、スイッチ制御信号ｂＢＤＥＣＯを“Ｈ”にし、制御線電位接続スイッチ２４をオンさせる。これにより、制御線電位接続スイッチ２４は、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間を、それぞれ接続する。
【００２０】
図４は、ワード線用ロウデコーダ３０の構成例を示すものである。ワード線用ロウデコーダ３０は、ロウデコーダ２０とともに、ワード線ＷＬ０〜３１をメモリセルアレイ１０の両側から駆動するためのものである。本実施形態の場合、ワード線用ロウデコーダ３０は、ブロックデコーダ３１、レベルシフタ３２、動作電圧転送スイッチ（Ｔｒａｎｓｆｅｒ  ｓｗｉｔｃｈ）３３を有している。動作電圧転送スイッチ３３は、グローバルワード線ＧＷＬ０〜３１とワード線ＷＬ０〜３１との間の接続を制御する、３２個のｎＭＯＳトランジスタを備えている。
【００２１】
たとえば、制御回路からのロウデコーダ活性化信号ＲＤＥＣが“Ｈ”になる。すると、ブロックデコーダ３１は、図示していないアドレス回路からのブロックアドレスをデコードする。選択ブロックの場合、ブロックデコーダ３１は、出力信号ＢＤＥＣＯを“Ｈ”にする。レベルシフタ３２は、出力信号ＢＤＥＣＯが“Ｈ”になったのを受けて、ゲート電位制御信号線ＸｆｅｒＧを“Ｈ”にし、動作電圧転送スイッチ３３が電位を十分に転送できるレベル（ＶＰＰ）になるまで、動作電圧転送スイッチ３３を昇圧する。これにより、動作電圧転送スイッチ３３は、グローバルワード線ＧＷＬ０〜３１の電位をワード線ＷＬ０〜３１へ転送する。
【００２２】
これに対し、非選択ブロックの場合、ブロックデコーダ３１は、出力信号ＢＤＥＣＯを“Ｌ”に保持する。出力信号ＢＤＥＣＯが“Ｌ”の場合、レベルシフタ３２は、ゲート電位制御信号線ＸｆｅｒＧを“Ｌ”にする。これにより、動作電圧転送スイッチ３３はオフとなって、グローバルワード線ＧＷＬ０〜３１とワード線ＷＬ０〜３１との間の接続を解除する。
【００２３】
なお、本実施形態の場合、ワード線用ロウデコーダ３０は、制御線電位接続スイッチおよびインバータを有していない点で、ロウデコーダ２０とは構成が異なっている。また、動作電圧転送スイッチ３３も、グローバルドレイン側制御信号線ＧＳＧＤの電位をドレイン側制御信号線ＳＧＤへ転送したり、グローバルソース側制御信号線ＧＳＧＳの電位をソース側制御信号線ＳＧＳへ転送するようには構成されていない。つまり、ワード線用ロウデコーダ３０は、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの制御機能を有さず、ワード線ＷＬ０〜３１の制御機能のみを有して構成されている。
【００２４】
上記した構成において、たとえば図１に示すように、ロウデコーダ活性化信号ＲＤＥＣは、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。ブロックアドレスは、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。転送ゲート電位ＶＰＰは、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。グローバルワード線ＧＷＬ０〜３１の電位は、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤおよびグローバルソース側制御信号線ＧＳＧＳの各電位は、ロウデコーダ２０のみに与えられる。なお、転送ゲート電位ＶＰＰ、および、グローバルワード線ＧＷＬ０〜３１、制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤおよびグローバルソース側制御信号線ＧＳＧＳの各電位は、図示していないコア制御駆動回路より与えられる。
【００２５】
本実施形態の構成によれば、各ブロックＢＬＫ０〜ｉにおいて、ワード線ＷＬ０〜３１を、ロウデコーダ２０とワード線用ロウデコーダ３０とによって、メモリセルアレイ１０の両側から駆動できるようになる。すなわち、各ブロックＢＬＫ０〜ｉのワード線ＷＬ０〜３１を、たとえば図１に示すように、それぞれ範囲Ａ〜Ｃと仮想する。すると、たとえば図５に示すように、すべてのワード線ＷＬ０〜３１は、少なくとも範囲Ａと範囲Ｃとについて、ほぼ同時に活性化させることが可能となる。よって、ワード線ＷＬ０〜３１の遷移時間を短くでき、メモリセルアレイ１０へのアクセスを高速化することが可能となる。
【００２６】
特に、ワード線用ロウデコーダ３０には、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの制御機能を設けず、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの制御は、ロウデコーダ２０のみに行わせるようにしている。こうすることで、ロウデコーダ活性化信号ＲＤＥＣの伝播遅延時間の違い（スキュー）による、制御ゲート電位信号線ＳＧＤＳ−ドレイン側制御信号線ＳＧＤ−グローバルドレイン側制御信号線ＧＳＧＤ間、および、制御ゲート電位信号線ＳＧＤＳ−ソース側制御信号線ＳＧＳ−グローバルソース側制御信号線ＧＳＧＳ間での貫通パスの形成を防止できる。
【００２７】
また、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの制御機能を設けないことにより、ワード線用ロウデコーダ３０のレイアウト面積を削減できる。
【００２８】
上記したように、メモリセルアレイ１０の両側にロウデコーダ２０およびワード線用ロウデコーダ３０を配置し、メモリセルアレイ１０の両側から各ブロックＢＬＫ０〜ｉのワード線ＷＬ０〜３１をそれぞれ駆動できるようにしている。これにより、たとえワード線ＷＬ０〜３１の幅および間隔が狭くなって、ワード線ＷＬ０〜３１の抵抗が高くなったり、また、ワード線ＷＬ０〜３１間のカップリング容量の増加により、カップリングノイズの影響が大きくなったとしても、ワード線ＷＬ０〜３１の遷移時間を短くできる。したがって、メモリセルアレイ１０へのアクセス時間を短くすることが可能となり、記憶容量の大規模化にともなう高速化の要求を満足できるようになるものである。
【００２９】
図６および図７は、本実施形態の他の構成例を示すものであって、ドレイン側制御信号線ＳＧＤとソース側制御信号線ＳＧＳとを、より低抵抗化するようにした場合を例に示すものである。すなわち、各ブロックＢＬＫ０〜ｉのドレイン側制御信号線ＳＧＤは、メモリセルアレイ１０’内において、メタル配線ＭＬ１によってラダー状に接続されている。同様に、ソース側制御信号線ＳＧＳは、メモリセルアレイ１０’内において、メタル配線ＭＬ２によってラダー状に接続されている。なお、メタル配線ＭＬ１，ＭＬ２は形状にかかわらず、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの配線抵抗が下がるように形成されていればよい。
【００３０】
このような構成によれば、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳを、それぞれ、ワード線ＷＬ０〜３１よりも低抵抗化することができる。よって、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳは、その駆動をロウデコーダ２０のみにより制御するようにした場合にも、十分に早く動作させることが可能となる。
【００３１】
［第２の実施形態］
図８は、本発明の第２の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に、ロウデコーダ２０およびワード線用ロウデコーダ３０の活性化のタイミングを制御できるように構成した場合について説明する。なお、第１の実施形態で示したＮＡＮＤ型フラッシュメモリと同一部分には同一符号を付し、詳しい説明は割愛する。
【００３２】
本実施形態の場合、ＲＤＥＣタイミング発生器５０が新たに設けられてなる点で、上記した第１の実施形態の場合と相違している。すなわち、メモリセルアレイ１０’の左側の辺にはブロックＢＬＫ０〜ｉごとにロウデコーダ２０が配置され、右側の辺にはブロックＢＬＫ０〜ｉごとにワード線用ロウデコーダ３０が配置されている。ブロックアドレスは、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。転送ゲート電位ＶＰＰは、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。グローバルワード線ＧＷＬ０〜３１の電位は、ロウデコーダ２０およびワード線用ロウデコーダ３０に与えられる。これにより、メモリセルアレイ１０’内の各ブロックＢＬＫ０〜ｉは、ロウデコーダ２０およびワード線用ロウデコーダ３０の両方で選択される。なお、制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤおよびグローバルソース側制御信号線ＧＳＧＳの各電位は、ロウデコーダ２０のみに与えられる。
【００３３】
ロウデコーダ活性化信号ＲＤＥＣは、ＲＤＥＣタイミング発生器５０に入力される。また、このＲＤＥＣタイミング発生器５０には、制御回路からのタイミング調整コードが入力される。ＲＤＥＣタイミング発生器５０は、入力されたタイミング調整コードにしたがってロウデコーダ活性化信号ＲＤＥＣのタイミングを調整し、ロウデコーダ活性化信号ＲＤＥＣｌおよびロウデコーダ活性化信号ＲＤＥＣｒを生成する。生成されたロウデコーダ活性化信号ＲＤＥＣｌは、ロウデコーダ２０に与えられる。生成されたロウデコーダ活性化信号ＲＤＥＣｒは、ワード線用ロウデコーダ３０に与えられる。
【００３４】
一方、メモリセルアレイ１０’の手前側の辺には、ページバッファ（センスアンプ）４０が配置されている。このページバッファ４０によって、メモリセルトランジスタＣｅｌｌ０〜３１に対するライトデータの書き込み、および、メモリセルトランジスタＣｅｌｌ０〜３１からのリードデータの読み出しが行われる。
【００３５】
本実施形態の構成によれば、ＲＤＥＣタイミング発生器５０によって、ロウデコーダ２０用のロウデコーダ活性化信号ＲＤＥＣｌおよびワード線用ロウデコーダ３０用のロウデコーダ活性化信号ＲＤＥＣｒのタイミングを変えることが容易に可能となる。これにより、ロウデコーダ活性化信号ＲＤＥＣｌとロウデコーダ活性化信号ＲＤＥＣｒとの信号伝播遅延を考慮しつつ、活性化と非活性化とが同時に起こるように、ロウデコーダ２０およびワード線用ロウデコーダ３０を制御できるようになる。ゆえに、メモリセルアレイ１０’の両側から各ブロックＢＬＫ０〜ｉのワード線ＷＬ０〜３１をそれぞれ同時に駆動できるようになる。その結果、ワード線ＷＬ０〜３１の遷移時間を短くでき、メモリセルアレイ１０’へのアクセスの高速化が可能となるものである。
【００３６】
また、ＲＤＥＣタイミング発生器５０は、故意に、ロウデコーダ２０およびワード線用ロウデコーダ３０の、活性化および非活性化のタイミングをずらすこともできる。つまり、ロウデコーダ活性化信号ＲＤＥＣｌおよびロウデコーダ活性化信号ＲＤＥＣｒのタイミングをずらすことにより、任意に、ワード線ＷＬ０〜３１の遷移時間を変えることが可能である。通常、メモリセルアレイ１０’には、たとえば図９に示すように、ＷＬ−ＷＬ間キャパシタンスＣ１、ＷＬ−ＳＧＤ間キャパシタンスＣ２、ＷＬ−ＳＧＳ間キャパシタンスＣ３、および、ＷＬ，ＳＧＤ，ＳＧＳ−ＢＬ間キャパシタンスＣ４が存在する。そのため、ワード線ＷＬ０〜３１の遷移により、カップリングノイズが発生し易い。したがって、ワード線ＷＬ０〜３１の遷移時間が変えられるということは、たとえば図１０に示すように、ワード線遷移によるカップリングノイズの影響を抑えて、動作に最適な遷移時間の設定を可能にする。
【００３７】
上記したように、本実施形態の構成は、ワード線ＷＬ０〜３１の遷移時間を短くでき、メモリセルアレイ１０’へのアクセスの高速化が可能となるだけでなく、動作に最適なワード線遷移時間の設定をも可能とするものである。
【００３８】
なお、本実施形態においては、図７に示した構成のメモリセルアレイ１０’に適用した場合を例に説明したが、これに限らず、たとえば図２に示した構成のメモリセルアレイ１０にも同様に適用できる。
【００３９】
［第３の実施形態］
図１１は、本発明の第３の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に、ロウデコーダ２０ａ，２０ｂによって、メモリセルアレイ１０の両側から各ブロックＢＬＫ０〜ｉのワード線ＷＬ０〜３１を同時に駆動できるように構成した場合について説明する。なお、第１の実施形態で示したＮＡＮＤ型フラッシュメモリと同一部分には同一符号を付し、詳しい説明は割愛する。
【００４０】
本実施形態の場合、メモリセルアレイ１０の左側の辺にはブロックＢＬＫ０〜ｉごとにロウデコーダ２０ａが配置され、右側の辺にはブロックＢＬＫ０〜ｉごとにロウデコーダ２０ｂが配置されている。ロウデコーダ２０ａ，２０ｂは、それぞれ、図３に示したロウデコーダ２０と同一の構成を有している。ブロックアドレスは、ロウデコーダ２０ａ，２０ｂに与えられる。転送ゲート電位ＶＰＰは、ロウデコーダ２０ａ，２０ｂに与えられる。グローバルワード線ＧＷＬ０〜３１の電位は、ロウデコーダ２０ａ，２０ｂに与えられる。制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤおよびグローバルソース側制御信号線ＧＳＧＳの各電位は、ロウデコーダ２０ａ，２０ｂに与えられる。これにより、メモリセルアレイ１０内の各ブロックＢＬＫ０〜ｉは、ロウデコーダ２０ａ，２０ｂの両方で選択される。
【００４１】
ロウデコーダ活性化信号ＲＤＥＣは、ＲＤＥＣタイミング発生器５０に入力される。また、このＲＤＥＣタイミング発生器５０には、制御回路からのタイミング調整コードが入力される。ＲＤＥＣタイミング発生器５０は、入力されたタイミング調整コードにしたがってロウデコーダ活性化信号ＲＤＥＣのタイミングを調整し、ロウデコーダ活性化信号ＲＤＥＣｌおよびロウデコーダ活性化信号ＲＤＥＣｒを生成する。生成されたロウデコーダ活性化信号ＲＤＥＣｌは、メモリセルアレイ１０の左側の辺に配置されたロウデコーダ２０ａに与えられる。生成されたロウデコーダ活性化信号ＲＤＥＣｒは、メモリセルアレイ１０の右側の辺に配置されたロウデコーダ２０ｂに与えられる。
【００４２】
一方、メモリセルアレイ１０の手前側の辺には、ページバッファ（センスアンプ）４０が配置されている。このページバッファ４０によって、メモリセルトランジスタＣｅｌｌ０〜３１に対するライトデータの書き込み、および、メモリセルトランジスタＣｅｌｌ０〜３１からのリードデータの読み出しが行われる。
【００４３】
本実施形態の構成によれば、ＲＤＥＣタイミング発生器５０によって、ロウデコーダ２０ａ用のロウデコーダ活性化信号ＲＤＥＣｌおよびロウデコーダ２０ｂ用のロウデコーダ活性化信号ＲＤＥＣｒのタイミングを変えることが容易に可能となる。これにより、ロウデコーダ活性化信号ＲＤＥＣｌとロウデコーダ活性化信号ＲＤＥＣｒとの信号伝播遅延を考慮しつつ、活性化と非活性化とが同時に起こるように、ロウデコーダ２０ａおよびロウデコーダ２０ｂを制御できるようになる。ゆえに、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳとともに、メモリセルアレイ１０の両側から各ブロックＢＬＫ０〜ｉのワード線ＷＬ０〜３１をそれぞれ同時に駆動できるようになる。その結果、ワード線ＷＬ０〜３１の遷移時間を短くでき、メモリセルアレイ１０へのアクセスの高速化が可能となるものである。
【００４４】
また、ＲＤＥＣタイミング発生器５０は、故意に、ロウデコーダ活性化信号ＲＤＥＣｌおよびロウデコーダ活性化信号ＲＤＥＣｒのタイミングをずらすことにより、ワード線ＷＬ０〜３１の遷移時間を動作に最適な遷移時間に設定することも可能である。
【００４５】
上記したように、本実施形態の構成とした場合には、メタル配線ＭＬ１，ＭＬ２によるドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの低抵抗化を行わずとも、ワード線ＷＬ０〜３１の遷移時間を短くでき、メモリセルアレイ１０へのアクセスの高速化が可能となるものである。
【００４６】
なお、上記した第１ないし第３の実施形態においては、いずれもＮＡＮＤ型フラッシュメモリを例に説明したが、これに限らず、たとえばワード線をロウデコーダにより駆動する方式の各種の半導体記憶装置に適用することが可能である。
【００４７】
なお、請求項の記載に関連して、本発明の半導体記憶装置はさらに以下の態様をとり得る。たとえば、
１．  メモリセルアレイと、前記メモリセルアレイを駆動する第１のロウデコーダと、前記メモリセルアレイを駆動する第２のロウデコーダとを具備し、
前記メモリセルアレイを前記第１のロウデコーダと前記第２のロウデコーダとによって同時に駆動する。
【００４８】
２．  上記１において、前記第１のロウデコーダは、前記メモリセルアレイの一方の側に配置され、前記第２のロウデコーダは、前記第１のロウデコーダに対向する前記メモリセルアレイの他方の側に配置されている。
【００４９】
３．  上記１において、前記メモリセルアレイはメモリセルを有し、前記メモリセルの制御ゲートにはワード線が接続され、
前記第１のロウデコーダは前記ワード線の一端に接続され、前記第２のロウデコーダは前記ワード線の他端に接続されている。
【００５０】
４．  上記１において、前記第１のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を備える。
【００５１】
５．  上記４において、前記制御信号スイッチは、前記ブロックデコーダの出力反転信号によって動作が制御される。
【００５２】
６．  上記１において、
前記第１のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を備え、
前記第２のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線に動作電圧を転送する第２の転送スイッチと、を備える。
【００５３】
７．  上記６において、前記ドレイン側制御線および前記ソース側制御線にはそれぞれメタル配線が接続されている。
【００５４】
８．  上記１において、
前記第１のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を備え、
前記第２のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を備える。
【００５５】
９．  上記１において、前記第１のロウデコーダおよび前記第２のロウデコーダの活性化および非活性化のタイミングを調整するタイミング調整回路を、さらに備える。
【００５６】
１０．  上記１において、前記メモリセルアレイは複数のブロックを有し、前記複数のブロックにはそれぞれ複数のセル列が設けられ、前記複数のセル列はそれぞれドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなり、
前記所定個のメモリセルは、それぞれ、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであって、ＮＡＮＤ型セルを構成する。
【００５７】
１１．  ドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなる複数のセル列が設けられた、複数のブロックを有するメモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内の前記所定個のメモリセルの各制御ゲートに接続されたワード線、前記ドレイン側選択トランジスタのゲートに接続されたドレイン側制御線、および、前記ソース側選択トランジスタのゲートに接続されたソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイの一方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第１のロウデコーダと、
前記複数の第１のロウデコーダに対向する、前記メモリセルアレイの他方の側に配置され、前記メモリセルアレイ内の前記複数のブロックをそれぞれに駆動するための複数の第２のロウデコーダと、
を具備する。
【００５８】
１２．  上記１１において、前記所定個のメモリセルは、それぞれ、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであって、ＮＡＮＤ型セルを構成する。
【００５９】
１３．  上記１１において、前記複数の第２のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内の前記所定個のメモリセルの各制御ゲートに接続されたワード線に動作電圧を転送する第２の転送スイッチと、を備える。
【００６０】
１４．  上記１１において、前記ドレイン側制御線および前記ソース側制御線にはそれぞれメタル配線が接続されている。
【００６１】
１５．  上記１１において、前記複数の第２のロウデコーダは、前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内の前記所定個のメモリセルの各制御ゲートに接続されたワード線、前記ドレイン側選択トランジスタのゲートに接続されたドレイン側制御線、および、前記ソース側選択トランジスタのゲートに接続されたソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ブロックデコーダの出力反転信号に応じて、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を備える。
【００６２】
１６．  上記１１において、前記メモリセルアレイ内の特定のブロックを、対応する第１のロウデコーダと第２のロウデコーダとによって駆動する。
【００６３】
１７．  上記１１において、前記複数の第１のロウデコーダおよび前記複数の第２のロウデコーダは、前記メモリセルアレイ内の対応するブロックを同時に駆動する。
【００６４】
１８．  上記１１において、前記複数の第１のロウデコーダおよび前記複数の第２のロウデコーダの活性化および非活性化のタイミングを調整するタイミング調整回路を、さらに備える。
【００６５】
１９．  メモリセルアレイと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線、ドレイン側制御線およびソース側制御線に動作電圧を転送する第１の転送スイッチと、前記ドレイン側制御線および前記ソース側制御線を制御信号電位に制御するための制御信号スイッチと、を含む、前記メモリセルアレイを駆動するための第１のロウデコーダと、
前記メモリセルアレイ内の特定のブロックを選択するブロックデコーダと、前記ブロックデコーダの出力を昇圧するレベルシフタと、前記レベルシフタの出力にもとづいて、前記特定のブロック内のワード線に動作電圧を転送する第２の転送スイッチと、を含む、前記メモリセルアレイを駆動するための第２のロウデコーダと、
を具備する。
【００６６】
２０．  上記１９において、前記第１のロウデコーダは、前記メモリセルアレイの一方の側に配置され、前記第２のロウデコーダは、前記第１のロウデコーダに対向する前記メモリセルアレイの他方の側に配置されている。
【００６７】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。
【図２】図１に示したコア部の、メモリセルアレイの構成例を示す図。
【図３】図１に示したコア部の、ロウデコーダの構成例を示す図。
【図４】図１に示したコア部の、ワード線用ロウデコーダの構成例を示す図。
【図５】本実施形態にしたがった、ワード線選択動作を説明するために示すタイミングチャート。
【図６】本実施形態にかかる、コア部の他の構成例を示す図。
【図７】図６に示したコア部の、メモリセルアレイの構成例を示す図。
【図８】本発明の第２の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。
【図９】図８に示したコア部の、メモリセルアレイの構成例を示す図。
【図１０】本実施形態にしたがった、ワード線選択動作を説明するために示すタイミングチャート。
【図１１】本発明の第３の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。
【符号の説明】
【００６９】
１０，１０’…メモリセルアレイ、２０，２０ａ，２０ｂ…ロウデコーダ、３０…ワード線用ロウデコーダ、４０…ページバッファ、５０…ＲＤＥＣタイミング発生器、ＢＬＫ０〜ｉ…ブロック、ＮＣＲ０〜ｎ…ＮＡＮＤセル列、ＳＧＳＴ…ソース側制御トランジスタ、Ｃｅｌｌ０〜３１…メモリセルトランジスタ、ＳＧＤＴ…ドレイン側制御トランジスタ、ＭＬ１，ＭＬ２…メタル配線。
【図１】
2008234815.tif 000003
【図２】
2008234815.tif 000004
【図３】
2008234815.tif 000005
【図４】
2008234815.tif 000006
【図５】
2008234815.tif 000007
【図６】
2008234815.tif 000008
【図７】
2008234815.tif 000009
【図８】
2008234815.tif 000010
【図９】
2008234815.tif 000011
【図１０】
2008234815.tif 000012
【図１１】
2008234815.tif 000013