(57)【要約】【課題】簡単な構成で高速試験を可能にしたテスト基板とテスト方法を提供する。【解決手段】テスト基板には、非テストデバイスを搭載させるソケットと、上記非テストデバイスの出力端子と入力端子とスイッチとの間をそれぞれ接続する第１及び第２信号線が設けられる。上記第１信号線と上記スイッチとの間及び上記第２信号線と上記スイッチとの間には、上記第１信号線及び第２信号線よりもインピーダンスが小さくされた第１及び第２抵抗素子がそれぞれ設けられる。上記スイッチを介して上記第１抵抗素子と上記テスタとを接続する第３信号線と、上記第２抵抗素子とテスタとを接続する第４信号線とが設けられる。上記スイッチは、ループテストのときに上記第１と第２抵抗素子との間を接続するようにされ、直流、低速テスト又はタイミングキャブレーションのときには上記第１抵抗素子と上記第３信号線とを接続する。【選択図】図１
2008298701.tif 000002
【特許請求の範囲】
【請求項１】
非テストデバイスを搭載させるソケットと、
上記非テストデバイスの出力端子とスイッチとの間を接続する第１信号線と、
上記非テストデバイスの入力端子と上記スイッチとの間を接続する第２信号線と、
上記第１信号線と上記スイッチとの間に設けられ、上記第１信号線よりもインピーダンスが小さくされた第１抵抗素子と、
上記第２信号線と上記スイッチとの間に設けられ、上記第２信号線よりもインピーダンスが小さくされた第２抵抗素子と、
上記スイッチを介して上記第１又は第２抵抗素子と上記テスタとを接続する第３信号線と、
上記第２又は第１抵抗素子とテスタとを接続する第４信号線とを有し、
上記スイッチは、ループテストのときに上記第１抵抗素子と第２抵抗素子との間を接続するようにされ、直流、低速テスト又はタイミングキャブレーションのときには上記第１又は第２抵抗素子と上記第３又は第４信号線とを接続するようにされるテスト基板。
【請求項２】
請求項１において、
上記第１ないし第４信号線は、５０Ωの特性インピーダンスを持つように形成され、上記第１及び第２抵抗手段は、その約半分の抵抗値に設定されるテスト基板。
【請求項３】
非テストデバイスの出力端子とスイッチとの間を接続する第１信号線と、上記非テストデバイスの入力端子と上記スイッチとの間を接続する第２信号線と、上記第１信号線と上記スイッチとの間に設けられ、上記第１信号線よりもインピーダンスが小さくされた第１抵抗素子と、上記第２信号線と上記スイッチとの間に設けられ、上記第２信号線よりもインピーダンスが小さくされた第２抵抗素子と、上記スイッチを介して上記第１又は第２抵抗素子と上記テスタとを接続する第３信号線と、上記第２又は第１抵抗素子とテスタとを接続する第４信号線とを有するテスト基板と、上記第３及び第４信号線を介して接続されるテスタとを用い、
上記テスト基板に非テストデバイスを搭載し、
上記テスタから上記非テストデバイスにテストパターンを入力する第１動作と、
上記スイッチにより上記第１抵抗素子と第２抵抗素子との間を接続し、上記第４信号線のテスタ側を終端抵抗で終端させて、上記出力端子からの出力信号を上記入力端子に入力させるループテストを行うテスト方法。
【請求項４】
請求項３において、
上記第１ないし第４信号線は、５０Ωの特性インピーダンスを持つように形成され、上記第１及び第２抵抗手段は、その約半分の抵抗値に設定されるテスト方法。
【請求項５】
請求項３において、
上記ループテストに前後してスイッチを切り替えて上記第１又は第２抵抗素子と上記第３信号線又は第４信号線とを接続するようにして直流、低速テスト又はタイミングキャブレーションのいずれかを行うテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、テスト基板とテスト方法に関し、特に、ループバックテストを行うものに利用して有効な技術に関するものである。
【背景技術】
【０００２】
被テストデバイスであるＬＳＩの出力端子と入力端子をテスト基板上で接続して実動作速度でＩ／Ｏインターフェイスの動作試験を行う手法（ループ（Loop))に関して特開２００３−０２８９２８公報がある。
【特許文献１】特開２００３−０２８９２８公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
既存テスタ（例えば、性能１６６Ｍｂｐｓ；３３３ＭＨｚ）で２００Ｍｂｐｓ〜６６７Ｍｂｐｓの性能を持つＬＳＩ（大規模集積回路）を如何に安定的に量産テストをするかが課題となっている。また、ＬＳＩは、ジッタが大きいため、ソースシンクロナスの考えの無い既存のテスタでの安定した量産が困難である。そこで、ＬＳＩに高速インターフェースのテスト機能を付加すると同時に、テスタ側（テスト基板）の工夫も必要である。その際の課題は、ループバックをする信号の波形品質と従来テストの両立させる事である。本願出願人においては、上記ループバックテストを実現するために図８に示したようなテスト基板を検討した。しかしながら、ループバッグテスト用のテスト基板に、インピーダンス整合の考慮が無くコンピュータシュミレーションにより求められた図９に示したように波形品質が悪いため、開発日程の遅延、量産歩留まり低下に繋がる。また、一つのループバッグの形成にトランスファー・リレーＳＷ１，Ｗ２のように２個用いるものであるため、例えば６４ビットの単位でデータ出力を行う出力回路と、同じく６４ビットの単位でデータ入力を行う入力回路を有するＬＳＩでは、６４×２＝１２８個もの多数からなるトランスファー・リレーが必要となり、テスト基板（ボード上）の実装部品が多くなって、パラレルインターフェースのテストには不向きであるという問題を有する。
【０００４】
この発明の目的は、簡単な構成で高速試験を可能にしたテスト基板とテスト方法を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される実施例の１つは下記の通りである。テスト基板には、非テストデバイスを搭載させるソケットと、上記非テストデバイスの出力端子とスイッチとの間を接続する第１信号線と、上記非テストデバイスの入力端子と上記スイッチとの間を接続する第２信号線が設けられる。上記第１信号線と上記スイッチとの間及び上記第２信号線と上記スイッチとの間には、上記第１信号線及び第２信号線よりもインピーダンスが小さくされた第１及び第２抵抗素子が設けられる。上記スイッチを介して上記第１又は第２抵抗素子と上記テスタとを接続する第３信号線と、上記第２又は第１抵抗素子とテスタとを接続する第４信号線とが設けられる。上記スイッチは、ループテストのときに上記第１抵抗と第２抵抗との間を接続するようにされ、直流、低速テスト又はタイミングキャブレーションのときには上記第１又は第２抵抗と上記第３信号線とを接続するようにされる。
【０００６】
本願において開示される実施例の他の１つは下記の通りである。テスト基板に非テストデバイスの出力端子とスイッチとの間を接続する第１信号線と、上記非テストデバイスの入力端子と上記スイッチとの間を接続する第２信号線とを設ける。上記第１信号線と上記スイッチとの間に、上記第１信号線よりもインピーダンスが小さくされた第１抵抗素子と、上記第２信号線と上記スイッチとの間に設けられ、上記第２信号線よりもインピーダンスが小さくされた第２抵抗素子とを設ける。上記スイッチを介して上記第１又は第２抵抗素子と上記テスタとを接続する第３信号線と、上記第２又は第１抵抗素子とテスタとを接続する第４信号線とを設ける。テスタは、上記第３及び第４信号線を介して接続される。上記非テストデバイスを上記テスト基板に搭載し、上記テスタから上記非テストデバイスにテストパターンを入力する。上記スイッチにより上記第１抵抗素子と第２抵抗素子との間を接続し、上記第４信号線のテスタ側を終端抵抗で終端させて、上記出力端子からの出力信号を上記入力端子に入力させるループテストを行う。
【発明の効果】
【０００７】
１組の出力端子及び入力端子に対応して１つのスイッチで構成でき、テスタ側と接続する信号線及びテスタ側の終端抵抗とによりループテスト時で反射する信号をテスタへ逃がして波形品質の向上によって高速試験が可能となる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係るテスト基板及びテスト方法を説明するための一実施例のブロック図が示されている。テスト基板には、非テスト対象であるデバイスが搭載される。このデバイスは、ソケットに装着されてテスト基板に設けられた配線と電気的に接続される。同図のテスト基板には、上記搭載されたデバイスの１つの出力端子及び１つの入力端子に対応した信号経路が代表として例示的に示されている。
【０００９】
上記デバイスの上記出力端子は、特に制限されないが、特性インピーダンスが５０Ωにされた信号線Ｌ１に接続される。この信号線Ｌ１の他端には、特に制限されないが、２０Ω程度にされたダンピング抵抗Ｒｓが接続される。この抵抗Ｒｓの他端には、スイッチＳＷが設けられる。上記デバイスの上記入力端子は、特に制限されないが、特性インピーダンスが５０Ωにされた信号線Ｌ２に接続される。この信号線Ｌ２の他端には、特に制限されないが、２０Ω程度にされたダンピング抵抗Ｒｓが接続される。この抵抗Ｒｓの他端には、スイッチＳＷが設けられる。
【００１０】
上記スイッチＳＷは、トランスファー・スイッチで構成されて接点ａと接点ｂとの切替が行われる。特に制限されないが、接点ｂは、上記信号線Ｌ２に対応した抵抗Ｒｓと、上記同様に特性インピーダンスが５０Ωにされた信号線Ｌ４の一端と接続される。接点ａは、上記同様に特性インピーダンスが５０Ωにされた信号線Ｌ３の一端と接続される。この信号線Ｌ３とＬ４の他端側は、図示しない適当なケーブル等を介してテスタに接続される。
【００１１】
スイッチＳＷは、ループテスト時には同図に示すように接点ｂ側に接続される。つまり、スイッチＳＷは、ダンピング抵抗Ｒｓ同士を接続する。これにより、デバイスの出力端子から出力された信号は、信号線Ｌ１−ダンピング抵抗Ｒｓ−Ｒｓ−信号線Ｌ２を通してデバイスの入力端子に入力されてループが構成される。このような信号伝達が行われる前に、デバイスに設けられたテスト回路（ＢＩＳＴ）に対してテスタ側からＪＴＡＧ／ＴＡＰを用いたテストパターンやテストモードの設定が行われる。そして、ＢＩＳＴによりデバイスの出力回路から出力端子を通して出力信号Ａが出力され、それが上記ループ（Ｌ１−Ｒｓ−Ｒｓ−Ｌ２）を通して入力端子に入力信号Ｂとして入力される。
【００１２】
例えば、上記デバイスの動作周波数が上記テスタの周波数よりも高い場合、テスト基板にクロック生成回路が設けられ、このクロックを用いて上記デバイスが動作するようにされる。これにより、例えば、前記のように性能１６６Ｍｂｐｓ；３３３ＭＨｚ）のテスタを用いて２００Ｍｂｐｓ〜６６７Ｍｂｐｓの性能を持つデバイス（ＬＳＩ）の実時間でのループテストが可能になる。
【００１３】
この実施例では、上記ループ内の途中であるスイッチＳＷによるダンピング抵抗Ｒｓの相互接続点で信号線Ｌ４に分岐した信号経路が設けられ、テスタ側で終端抵抗で終端されている。このような信号経路が存在することにより、ダンピング抵抗Ｒｓとテスタの５０Ω終端抵抗とを組み合わせる事で、上記ループ間で反射する信号をテスタ側へ逃がし、ループバック回路の内での信号の共振（反射）を押さえる事が可能である。
【００１４】
図２には、図１のループでの波形図が示されている。信号Ａは、上記出力端子側での出力波形であり、信号Ｂは上記入力端子側での入力波形である。この波形は、コンピュータシュミレーションにより求められたものであり、前記反射の吸収によって信号Ａ及びＢのように波形の乱れが前記図９とを比較すれば明らかなように大幅に低減できる。
【００１５】
図３には、この発明に係るテスト基板及びテスト方法を説明するための他の一実施例のブロック図が示されている。同図には、直流（ＤＣ）テストと低速ファンクションテストを行う例が示されている。直流テスト及び低速ファンクションテストを行うときには、スイッチＳＷが接点ａ側に切替られる。これにより、デバイスの出力端子からの出力信号Ａは、信号線Ｌ１−ダンピング抵抗Ｒｓ−スイッチＳＷ−信号線Ｌ３を通して入力信号Ｂとしてテスタ側の入力信号として伝えられる。また、テスタからの出力信号Ｂは、信号線Ｌ４−ダンピング抵抗Ｒｓ−信号線Ｌ２を通してデバイスの入力端子に入力信号Ａとして伝えられる。
【００１６】
図４には、前記同様にコンピュータシュミレーションにより求められたデバイスの出力波形Ａと、テスタの入力波形Ｂが示されている。また、図５には、同様にコンピュータシュミレーションにより求められたテスタの出力波形Ｂとデバイスの入力波形Ａが示されている。直流テストや低速ファンクションテストでの信号の授受には、信号の反射等は問題にならないので、上記のようなスイッチＳＷの切替のみで前記ループテストの前又は後に引き続いて直流テスト及びテスタの性能に従った低速ファンクションテストを実施することができる。
【００１７】
図６には、この発明に係るテスト基板及びテスト方法を説明するための他の一実施例のブロック図が示されている。同図には、タイミングキャリブレーションを行う例が示されている。このタイミングキャリブレーションを行うときにも、上記スイッチＳＷは接点ａ側に接続される。また、ソケットにはデバイスが装着されず、配線Ｌ１、Ｌ２はデバイス側がハイインピーダンス状態にされる。この状態で、テスタ側から信号Ａが出力されると、上記配線Ｌ２のデバイス側Ｂで反射して同じ経路でテスタ側に戻る。この往復時間を測定してテスト基板での信号遅延量を測定する。図７には、前記同様にコンピュータシュミレーションにより求められた信号Ａと、Ｂが示されている。実際に観測された信号ＡとＢより同図のような往復伝播時間が求められる。
【００１８】
以上説明した実施例においては、前記図９に示したような従来のテスト基板よりＬＳＩ（デバイス）間の接続の自由度が増す。また、通信効率が向上するためデータの受け渡し効率が高くなる。図９のような従来の方式では、スイッチ（トランスファー・リレー）２つで、ＤＣ及び低速ファンクションテストとループバックテストを切り替えるものであるが、前記実施例ではスイッチ１つで対応することができる。前記のようにループバックテスト時には、ダンピング抵抗とテスタの５０Ω終端抵抗とを組み合わせる事で、反射する信号をテスタへ逃がし、ループバック回路の内での信号の共振（反射）を押さえる事が可能である。そして、通常の機能テスト時にタミング補正（タイミングキャブレーション）を考慮することも可能である。ＤＣ回路的には、ＤＤＲ  インターフェースなどに使われるＳＳＴＬに対応しており、ＬＳＩ（デバイス）の過渡の消費電流を抑えたテストが可能で有り、ＬＳＩ動作マージン向上に繋がる。ＤＣ的に顧客の製品仕様にも近い構成をしており、テストの信頼性も向上する。そして、上記タイミングキャブレーションによりテスタのタイミング補正機能も使用可能である。
【００１９】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、スイッチＳＷは、前記実施例のように配線Ｌ１を中心にして配線Ｌ２が接続されるダンピングＲｓと配線Ｌ３とを切替るものに代えて、配線Ｌ２を中心にして配線Ｌ１が接続されるダンピングＲｓと配線Ｌ４とを切り替えるものであってもよい。この場合には、配線Ｌ１に接続されたダンピング抵抗Ｒｓと配線Ｌ３は常時接続される。テスト基板には、複数のソケットを設けて複数のデバイスを同時並行的に試験を行うようにしてもよい。この場合、デバイスの入出力端子数が多くても、上記のように搭載するスイッチが半分でよいから、その分搭載可能なデバイス数を増やすことができ、テストの効率化を図ることができる。この発明は、ループバックテストを行うテスト基板及びテスト方法として広く利用することができる。
【図面の簡単な説明】
【００２０】
【図１】この発明に係るテスト基板及びテスト方法を説明するための一実施例のブロック図である。
【図２】図１の波形図である。
【図３】この発明に係るテスト基板及びテスト方法を説明するための他の一実施例のブロック図である。
【図４】図２の波形図である。
【図５】図２の他の波形図である。
【図６】この発明に係るテスト基板及びテスト方法を説明するための他の一実施例のブロック図である。
【図７】図６の波形図である。
【図８】本願発明に先立って検討されたテスト基板を説明するためのブロック図である。
【図９】図８の波形図である。
【符号の説明】
【００２１】
Ｌ１〜Ｌ４…信号線、Ｒｓ…抵抗（ダンピング）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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