(57)【要約】【課題】ＰＷＭ駆動回路において、デューティ５０％付近での出力波形の歪みを除去することを目的とする。【解決手段】ＰＷＭ駆動回路は、パルス幅変調信号生成部、タイミング設定部、および第１および第２ハーフブリッジ部を含む。パルス幅変調信号生成部は、入力信号をパルス幅変調し、少なくとも第１および第２パルス幅変調信号を生成する。タイミング設定部は、第１および第２パルス幅変調信号に基づいて、第１および第２駆動信号をそれぞれ生成する。第１および第２ハーフブリッジ部は、第１および第２駆動信号に基づいて、負荷を駆動する第１および第２駆動電圧をそれぞれ生成する。タイミング設定部は、第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、かつ互いに異なる時点において、ハイインピーダンス状態にする。【選択図】図１Ａ
2008301192.tif 000002
【特許請求の範囲】
【請求項１】
入力信号をパルス幅変調し、少なくとも第１および第２パルス幅変調信号を生成するパルス幅変調信号生成部と、
第１および第２パルス幅変調信号に基づいて、第１および第２駆動信号をそれぞれ生成するタイミング設定部と、
第１および第２駆動信号に基づいて、負荷を駆動する第１および第２駆動電圧をそれぞれ生成する第１および第２ハーフブリッジ部と、を有し、
前記タイミング設定部は、第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、かつ互いに異なる時点において、ハイインピーダンス状態にすることを特徴とする、ＰＷＭ駆動回路。
【請求項２】
前記タイミング設定部は、第１および第２駆動電圧において、第１期間の開始時点を、第１期間よりも大きい第２期間だけ互いに異ならせることを特徴とする、請求項１に記載のＰＷＭ駆動回路。
【請求項３】
前記タイミング設定部は、第１および第２駆動電圧において、第１期間の開始時点を第２期間だけ遅延する駆動電圧を、周期的に変更することを特徴とする、請求項２に記載のＰＷＭ駆動回路。
【請求項４】
前記タイミング設定部は、
第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、ハイインピーダンス状態にするデッドタイム設定部と、
ハイインピーダンス状態となる時点を、第１および第２駆動電圧で互いに異ならせるリフレッシュタイム設定部と、を含むことを特徴とする、請求項１に記載のＰＷＭ駆動回路。
【請求項５】
前記リフレッシュタイム設定部は、前記パルス幅変調信号生成部と前記デッドタイム設定部との間に挿入されることを特徴とする、請求項４に記載のＰＷＭ駆動回路。
【請求項６】
前記第１および第２ハーフブリッジ部は、入力される信号をレベルシフトする第１および第２駆動回路をそれぞれ含むことを特徴とする、請求項１に記載のＰＷＭ駆動回路。
【請求項７】
さらに、
第１および第２駆動電圧に基づいて、帰還信号を生成する帰還回路と、
入力信号と帰還信号との差分信号を生成する差分回路と、を有し、
前記パルス幅変調信号生成部は、差分信号をパルス幅変調することを特徴とする、請求項１に記載のＰＷＭ駆動回路。
【請求項８】
前記パルス幅変調信号生成部は、
三角状の波形を表す三角波信号を生成する三角波生成回路と、
入力信号および三角波信号に基づいて、第１および第２パルス幅変調信号を生成するパルス幅変調回路と、を含むことを特徴とする、請求項１に記載のＰＷＭ駆動回路。
【請求項９】
入力信号をパルス幅変調し、少なくとも第１および第２パルス幅変調信号を生成するステップと、
第１および第２パルス幅変調信号に基づいて、第１および第２駆動信号をそれぞれ生成するステップと、
第１および第２駆動信号に基づいて、負荷を駆動する第１および第２駆動電圧をそれぞれ生成するステップと、を有し、
前記第１および第２駆動信号を生成するステップは、第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、かつ互いに異なる時点において、ハイインピーダンス状態にすることを特徴とする、ＰＷＭ駆動方法。
【請求項１０】
前記第１および第２駆動信号を生成するステップは、第１および第２駆動電圧において、第１期間の開始時点を、第１期間よりも大きい第２期間だけ互いに異ならせることを特徴とする、請求項９に記載のＰＷＭ駆動方法。
【請求項１１】
前記第１および第２駆動信号を生成するステップは、第１および第２駆動電圧において、第１期間の開始時点を第２期間だけ遅延する駆動電圧を、周期的に変更することを特徴とする、請求項１０に記載のＰＷＭ駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタをスイッチングし、駆動コイルに流す電流を制御するＰＷＭ駆動回路の技術に関し、特にデューティ比５０％近傍の出力歪みを除去するＰＷＭ駆動回路および駆動方法に関する。
【背景技術】
【０００２】
近年の光ディスク装置では、光ピックアップ用アクチュエータのフォーカスコイルやトラッキングコイルを駆動するために、低消費電力化に適したパルス幅変調（以下、ＰＷＭと呼ぶ）出力の駆動回路が使用されている。
【０００３】
図１０を用いて、従来例のＰＷＭ駆動回路について説明する。図１０において、ＰＷＭ駆動回路は、ＰＷＭ回路１ｐ、三角波生成回路２ｐ、各デッドタイム設定回路４Ｆｐ、４Ｒｐ、各駆動回路５Ｆｐ、５Ｒｐ、ハーフブリッジ回路６Ｆｐ、６Ｒｐ、帰還回路７ｐ、比較器８ｐを備えている。三角波生成回路２ｐは、三角波信号ＴＲＯｐを出力する。ＰＷＭ回路１ｐは、電圧ＶＩＮ１ｐにオフセット電圧ＶＯＦＦｐを加算した電圧ＶＩＮ２ｐと、三角波信号ＴＲＯｐとを比較することにより、各ＰＷＭ信号ＦＰＷＭｐ、ＲＰＷＭｐを出力する。デッドタイム設定回路４Ｆｐは、ＰＷＭ信号ＦＰＷＭｐを入力し、各信号ＦＰＤｐ、ＦＮＤｐを出力する。デッドタイム生成回路４Ｒｐは、ＰＷＭ信号ＲＰＷＭｐを入力し、各信号ＲＰＤｐ、ＲＮＤｐを出力する。
【０００４】
駆動回路５Ｆｐは、各信号ＦＰＤｐ、ＦＮＤｐを入力し、各信号ＦＰＧｐ、ＦＮＧｐを出力する。駆動回路５Ｒｐは、各信号ＲＰＤｐ、ＲＮＤｐを入力し、各信号ＲＰＧｐ、ＲＮＧｐを出力する。各ハーフブリッジ回路６Ｆｐ、６Ｒｐでは、ハイサイドトランジスタＦＰｐ、ＲＰｐの各ソース端子は電源端子ＶＤＤｐに接続され、ローサイドトランジスタＦＮｐ、ＲＮｐの各ソース端子は接地端子に接続される。トランジスタＦＰｐ、ＦＮｐの各ドレイン端子は、出力端子ＦＯｐに接続され、トランジスタＲＰｐ、ＲＮｐの各ドレイン端子は、出力端子ＲＯｐに接続される。ハーフブリッジ回路６Ｆｐは、信号ＦＰＧｐ、ＦＮＧｐをトランジスタＦＰｐ、ＦＮｐのゲート端子にそれぞれ入力し、出力端子ＦＯｐに電圧ＶＦＯｐを出力する。ハーフブリッジ回路６Ｒｐは、信号ＲＰＧｐ、ＲＮＧｐをトランジスタＲＰｐ、ＲＮｐのゲート端子にそれぞれ入力し、出力端子ＲＯｐに電圧ＶＲＯｐを出力する。駆動コイルＬ１ｐには、出力端子ＦＯｐ、ＲＯｐから電圧ＶＦＯｐ、ＶＲＯｐがそれぞれ印加される。帰還回路７ｐは、各出力電圧ＶＦＯｐ、ＶＲＯｐを入力し、電圧ＶＩＮ３ｐを出力する。比較器８ｐは、入力電圧ＶＩＮｐと電圧ＶＩＮ３ｐとを比較し、信号ＶＩＮ１ｐを出力する。
【０００５】
以上のように構成されるＰＷＭ駆動回路の動作を、図１１を参照しつつ説明する。電圧ＶＩＮ２ｐと、三角波信号ＴＲＯｐおよび三角波信号ＴＲＯｐの反転信号の比較により、ＰＷＭ信号ＦＰＷＭｐ、ＲＰＷＭが生成される。電圧ＶＦＯｐと電圧ＶＲＯｐの差電圧ＤＯｐは、ＰＷＭ信号ＦＰＷＭｐとＰＷＭ信号ＲＰＷＭの差の反転信号に大略比例する波形になる。差電圧ＤＯｐは、駆動コイルＬ１ｐにより積分され、差電圧ＤＯｐの基本波を主体とする積分差電圧ＢＤＯｐに変換される。各ハーフブリッジ回路６Ｆｐ、６Ｒｐは、実質的に積分差電圧ＢＤＯｐにより、駆動コイルＬ１ｐを駆動する。
【０００６】
図１０の従来例に係るＰＷＭ駆動回路の駆動波形を、図１２を参照しつつ説明する。図１２において、ＰＷＭ信号ＦＰＷＭｐがローからハイへ立ち上がると、信号ＦＰＤｐがローからハイへ立ち上がり、時間ＤＬｐ遅れて信号ＦＮＤｐがローからハイへ立ち上がる。同様に、ＰＷＭ信号ＦＰＷＭｐがハイからローへ立ち下がると、信号ＦＮＤｐがハイからローへ立ち下がり、時間ＤＬｐ遅れて信号ＦＰＤｐがハイからローへ立ち下がる。この時間ＤＬｐはデッドタイムと呼ばれる。デッドタイムでは、ハイサイドトランジスタＦＰｐおよびローサイドトランジスタＦＮｐの両方が、同時にオフ状態となる。このようにデッドタイム設定回路４Ｆｐにより、ハーフブリッジ６Ｆｐを構成する各トランジスタＦＰｐ、ＦＮｐにおいて、スイッチィングタイミングずれによる貫通電流は流れず、電源電流のロスもなくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１１において、電圧ＶＩＮ２ｐが三角波信号ＴＲＯｐの直流レベルを表す基準電圧ＶＲＥＦｐ近傍に存在する場合、ＰＷＭ信号ＦＰＷＭｐおよびＲＰＷＭｐは、デューティ５０％の互いに大略同等な信号になっている。したがって図１３に示すように、各電圧ＶＦＯｐ、ＶＲＯｐも互いに大略同等な信号になる。それゆえ、各電圧ＶＦＯｐ、ＶＲＯｐのスイッチング時点で、各ハーフブリッジ６Ｆｐ、６Ｒｐが同時にデッドタイムの状態になる期間が発生し、かつデッドタイム以外の期間では差電圧ＤＯｐはゼロになる。
【０００８】
駆動コイルＬ１ｐは、インダクタンスの特性により、デッドタイム直前の電圧状態を保持しようとするため、デッドタイムの期間でも差電圧ＤＯｐはゼロとなる。その結果、差電圧ＤＯｐがゼロになる期間が長くなり、入力電圧ＶＩＮｐに対する積分差電圧ＢＤＯｐのリニアリティが悪くなる。入力電圧ＶＩＮｐに対する積分差電圧ＢＤＯｐの特性を図１４Ａに示す。図１４Ａで、特性線ＮＦＢｐは、帰還回路７ｐが動作していないフィードバック無しの特性を表す。入力電圧ＶＩＮｐが基準電圧ＶＲＥＦｐ近傍となる領域ＣＲＳで、特性線ＮＦＢｐのリニアリティ特性が悪化することがわかる。
【０００９】
入力電圧ＶＩＮｐに対する積分差電圧ＢＤＯｐのリニアリティを改善するために、帰還回路７ｐは、各出力電圧ＶＦＯｐ、ＶＲＯｐの差電圧ＶＩＮ３ｐを比較器８ｐにフィードバックする。比較器８ｐは、入力電圧ＶＩＮｐと出力差電圧ＶＩＮ３ｐとを比較し、電圧ＶＩＮ１ｐを出力する。これにより、図１４Ａに示すように、フィードバック有りの特性線ＹＦＢｐでは、入力電圧ＶＩＮｐに対する積分差電圧ＢＤＯｐのリニアリティが改善される。
【００１０】
しかしながら、従来例のＰＷＭ駆動回路では、出力の急峻なスイッチィング特性によるノイズを低減するため、出力のスルーレートを小さくする必要がある。このため、デッドタイムをできるだけ大きくする必要が出てきた。また、光ピックアップのフォーカスやトラッキングの高精度化が要求されるにつれて、三角波信号ＴＲＯｐの周波数が高くなってきた。これらの理由により、積分差電圧ＢＤＯｐに対するデッドタイムの占める割合が大きくなり、フィードバックだけでは十分に補正ができなくなってきた。その結果、図１４Ａの領域ＣＲＳを拡大した図１４Ｂに示すように、基準電圧ＶＲＥＦｐ近傍において、デッドタイムの期間ＰＤＴｐが長いほどリニアリティが悪化し、出力電圧の歪みが補正できなくなるという問題点があった。この歪みがクロスオーバー歪みの原因となる。
【００１１】
本発明は、上述した従来の課題を解決するもので、デューティ５０％近傍での出力波形のクロスオーバー歪みを除去することを目的とする。
【課題を解決するための手段】
【００１２】
上述した目的を達成するために、本発明のＰＷＭ駆動回路は、入力信号をパルス幅変調し、少なくとも第１および第２パルス幅変調信号を生成するパルス幅変調信号生成部と、第１および第２パルス幅変調信号に基づいて、第１および第２駆動信号をそれぞれ生成するタイミング設定部と、第１および第２駆動信号に基づいて、負荷を駆動する第１および第２駆動電圧をそれぞれ生成する第１および第２ハーフブリッジ部と、を有し、前記タイミング設定部は、第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、かつ互いに異なる時点において、ハイインピーダンス状態にすることを特徴としている。
【００１３】
また、本発明のＰＷＭ駆動方法は、入力信号をパルス幅変調し、少なくとも第１および第２パルス幅変調信号を生成するステップと、第１および第２パルス幅変調信号に基づいて、第１および第２駆動信号をそれぞれ生成するステップと、第１および第２駆動信号に基づいて、負荷を駆動する第１および第２駆動電圧をそれぞれ生成するステップと、を有し、前記第１および第２駆動信号を生成するステップは、第１および第２駆動電圧を、スイッチング時点における所望の第１期間において、かつ互いに異なる時点において、ハイインピーダンス状態にすることを特徴としている。
【発明の効果】
【００１４】
本発明のＰＷＭ駆動回路および駆動方法によれば、タイミング設定部は、各駆動電圧のハイインピーダンス状態が同時に生起することを回避する。これにより、各駆動電圧の差電圧には、周期的に必ず入力信号に大略比例する幅のパルスが含まれることになる。それゆえ差電圧の特にデューティ５０％近傍における歪みは除去され、差電圧は入力信号を忠実に再現した波形となる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を実施するための最良の形態に関するいくつかの例について、図面を参照しながら説明する。なお、図面において、実質的に同一の構成、動作、および効果を表す要素については、同一の符号を付す。また、以下において記述される数字は、すべて本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。ハイおよびローで表される論理レベルについても、本発明を具体的に説明するために例示するものであり、例示された論理レベルが異なる組合せで、同等な結果を得ることも可能である。さらに、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。また、以下の実施の形態は、ハードウェアおよび／またはソフトウェアを用いて構成されるが、ハードウェアを用いる構成は、ソフトウェアを用いても構成可能であり、ソフトウェアを用いる構成は、ハードウェアを用いても構成可能である。
【００１６】
（実施の形態１）
図１Ａは、実施の形態１に係るＰＷＭ（パルス幅変調：Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）駆動回路のブロック図である。図２は、実施の形態１に係るＰＷＭ駆動回路の各部の信号波形を示す波形図である。実施の形態１のＰＷＭ駆動回路は、ＰＷＭ回路１Ａ、三角波生成回路２、オフセット信号生成回路９、各リフレッシュタイム生成回路３ＦＡ、３ＲＡ、各デッドタイム生成回路４Ｆ、４Ｒ、各駆動回路５Ｆ、５Ｒ、各ハーフブリッジ回路６Ｆ、６Ｒ、帰還回路７、および差分回路８を含む。ＰＷＭ回路１Ａおよび三角波生成回路２は、ＰＷＭ信号生成部を構成する。各リフレッシュタイム生成回路３ＦＡ、３ＲＡおよび各デッドタイム生成回路４Ｆ、４Ｒは、タイミング設定部を構成する。駆動回路５Ｆ、５Ｒおよびハーフブリッジ回路６Ｆ、６Ｒは、それぞれハーフブリッジ部を構成する。ハーフブリッジ回路６Ｆおよびハーフブリッジ回路６Ｒは、Ｈブリッジ部を構成する。Ｈブリッジ部は、フルブリッジ部とも呼ばれる。
【００１７】
ハーフブリッジ回路６Ｆは、ハイサイドトランジスタＦＰおよびローサイドトランジスタＦＮを含み、ハーフブリッジ回路６Ｒは、ハイサイドトランジスタＲＰおよびローサイドトランジスタＲＮを含む。各ハイサイドトランジスタＦＰ、ＲＰの各ソース端子は電源端子ＶＤＤに接続され、各ローサイドトランジスタＦＮ、ＲＮの各ソース端子は接地端子に接続される。ハーフブリッジ回路６Ｆを構成するトランジスタＦＰ、ＦＮの各ドレイン端子は出力端子ＦＯに接続され、ハーフブリッジ回路６Ｒを構成するトランジスタＲＰ、ＲＮの各ドレイン端子は出力端子ＲＯに接続される。ＰＷＭ駆動回路の代表的な負荷を表す駆動コイルＬ１は、出力端子ＦＯと出力端子ＲＯの間に接続される。
【００１８】
ハーフブリッジ回路６Ｆは、各トランジスタＦＰ、ＦＮを交互にオンすることにより、出力端子ＦＯに駆動電圧ＶＦＯを出力する。ハーフブリッジ回路６Ｒは、各トランジスタＲＰ、ＲＮを交互にオンすることにより、出力端子ＲＯに駆動電圧ＶＲＯを出力する。これにより、ＰＷＭ駆動回路は、両出力端子ＦＯ、ＲＯ間に、駆動電圧ＶＦＯと駆動電圧ＶＲＯの差を表す駆動差電圧ＤＯを供給し、駆動コイルＬ１を駆動する。各ハイサイドトランジスタＦＰ、ＲＰは、ＰＭＯＳ（Ｐｏｓｉｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｐチャネル金属酸化膜半導体）トランジスタで構成され、各ローサイドトランジスタＦＮ、ＲＮは、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ  ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｎチャネル金属酸化膜半導体）トランジスタで構成される。
【００１９】
三角波生成回路２は、三角状の波形を表す三角波信号ＴＲＯを生成する。図２に図示する基準信号ＶＲＥＦは、三角波信号ＴＲＯの直流レベルを表す。オフセット信号生成回路９は、所定の大きさの直流信号を表すオフセット信号ＶＯＦＦを生成する。ＰＷＭ回路１Ａは、差分信号ＶＩＮ１にオフセット信号ＶＯＦＦを加算し、被変調信号ＶＩＮ２を生成する。これにより、被変調信号ＶＩＮ２の直流レベルは、基準信号ＶＲＥＦと大略等しくなる。ＰＷＭ回路１Ａは、さらに、被変調信号ＶＩＮ２および三角波信号ＴＲＯに基づき、三角波信号ＴＲＯを搬送波として被変調信号ＶＩＮ２をパルス幅変調し、各ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭを生成する。
【００２０】
１つの具体例では、ＰＷＭ回路１Ａは、三角波信号ＴＲＯを被変調信号ＶＩＮ２と比較し、三角波信号ＴＲＯが被変調信号ＶＩＮ２よりも大きい場合、ＰＷＭ信号ＦＰＷＭをハイレベルにする。同時に、ＰＷＭ回路１Ａは、三角波信号ＴＲＯを反転した反転三角波信号を被変調信号ＶＩＮ２と比較し、三角波信号ＴＲＯが被変調信号ＶＩＮ２よりも小さい場合、ＰＷＭ信号ＲＰＷＭをハイレベルにする。ＰＷＭ信号ＲＰＷＭを生成する別の具体例では、ＰＷＭ回路１Ａは、反転三角波信号の代りに被変調信号ＶＩＮ２を反転した反転被変調信号を用い、三角波信号ＴＲＯを反転被変調信号と比較し、三角波信号ＴＲＯが反転被変調信号よりも大きい場合、ＰＷＭ信号ＦＰＷＭをハイレベルにする。２つの具体例のいずれであっても、各ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭは、被変調信号ＶＩＮ２、基準信号ＶＲＥＦ、および三角波信号ＴＲＯに対して、図２に示すような波形になる。
【００２１】
リフレッシュタイム生成回路３ＦＡ、３ＲＡは、ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭを遅延し、それぞれ遅延ＰＷＭ信号ＦＤＬ、ＲＤＬを生成することにより、駆動コイルＬ１に周期的に駆動差電圧ＤＯを供給するリフレッシュタイムを設定する。デッドタイム設定回路４Ｆは、遅延ＰＷＭ信号ＦＤＬをさらに遅延し、ハイサイドトランジスタＦＰ用のハイサイド駆動信号ＦＰＤと、ローサイドトランジスタＦＮ用のローサイド駆動信号ＦＮＤを生成することにより、ハイサイドトランジスタＦＰとローサイドトランジスタＦＮが同時にオフ状態になるデッドタイム（短絡防止期間とも呼ぶ）を設定する。デッドタイム設定回路４Ｒは、遅延ＰＷＭ信号ＲＤＬをさらに遅延し、ハイサイドトランジスタＲＰ用のハイサイド駆動信号ＲＰＤと、ローサイドトランジスタＲＮ用のローサイド駆動信号ＲＮＤを生成することにより、ハイサイドトランジスタＲＰとローサイドトランジスタＲＮが同時にオフ状態になるデッドタイムを設定する。
【００２２】
駆動回路５Ｆは、駆動信号ＦＰＤ、ＦＮＤをレベルシフトするとともに電力増幅し、トランジスタＦＰ、ＦＮのゲートをそれぞれ駆動するゲート駆動信号ＦＰＧ、ＦＮＧを生成する。駆動回路５Ｒは、駆動信号ＲＰＤ、ＲＮＤに基づいて、レベルシフトするとともに電力増幅し、トランジスタＲＰ、ＲＮのゲートをそれぞれ駆動するゲート駆動信号ＲＰＧ、ＲＮＧを生成する。ハーフブリッジ回路６Ｆを構成するトランジスタＦＰ、ＦＮは、各ゲート端子にゲート駆動信号ＦＰＧ、ＦＮＧをそれぞれ入力し、出力端子ＦＯに駆動電圧ＶＦＯを出力する。ハーフブリッジ回路６Ｒを構成するトランジスタＲＰ、ＲＮは、各ゲート端子にゲート駆動信号ＲＰＧ、ＲＮＧをそれぞれ入力し、出力端子ＲＯに駆動電圧ＶＲＯを出力する。
【００２３】
各リフレッシュタイム生成回路３ＦＡ、３ＲＡおよび各デッドタイム設定回路４Ｆ、４Ｒによる遅延を無視すれば、各駆動信号ＦＰＤ、ＦＮＤおよび各ゲート駆動信号ＦＰＧ、ＦＮＧは、図２に示すＰＷＭ信号ＦＰＷＭに大略比例する波形になる。それゆえ駆動電圧ＶＦＯは、ＰＷＭ信号ＦＰＷＭの反転波形に大略比例し、被変調信号ＶＩＮ２をＰＷＭ化することにより、被変調信号ＶＩＮ２が三角波信号ＴＲＯよりも大きい場合だけハイレベルを表す波形になる。同様に、各駆動信号ＲＰＤ、ＲＮＤおよび各ゲート駆動信号ＲＰＧ、ＲＮＧは、ＰＷＭ信号ＲＰＷＭに大略比例する波形になる。それゆえ駆動電圧ＶＲＯは、ＰＷＭ信号ＲＰＷＭの反転波形に大略比例し、被変調信号ＶＩＮ２の反転信号をＰＷＭ化することにより、被変調信号ＶＩＮ２の反転信号が三角波信号ＴＲＯよりも大きい場合だけハイレベルを表す波形になる。
【００２４】
その結果、駆動差電圧ＤＯは、被変調信号ＶＩＮ２の値に比例して幅が変化する３値ＰＷＭ波形となり、被変調信号ＶＩＮ２と基準信号ＶＲＥＦの差の符号に応じて、正パルスおよび負パルスを示す（図２に図示）。駆動差電圧ＤＯは、駆動コイルＬ１を主とする等価的な低域通過フィルタにより積分され、駆動差電圧ＤＯの基本波主体に構成される積分駆動差電圧ＢＤＯ（図２に図示）に変換される。各ハーフブリッジ回路６Ｆ、６Ｒは、実質的には、積分駆動差電圧ＢＤＯにより、駆動コイルＬ１を駆動する。積分駆動差電圧ＢＤＯは、大略、被変調信号ＶＩＮ２に比例する波形になり、入力された被変調信号ＶＩＮ２が実施の形態１により効率的に電力増幅されることになる。
【００２５】
帰還回路７は、各駆動電圧ＶＦＯ、ＶＲＯの差に基づいて、帰還信号ＶＩＮ３を生成する。差分回路８は、入力信号ＶＩＮと帰還信号ＶＩＮ３の差に基づいて、差分信号ＶＩＮ１を生成する。このように、帰還回路７を用いて、各駆動電圧ＶＦＯ、ＶＲＯの情報を差分信号ＶＩＮ１に反映することにより、積分駆動差電圧ＢＤＯに含まれる歪みおよび雑音を低減する。オフセット信号ＶＯＦＦは、積分駆動差電圧ＢＤＯの偶数次歪みが最小となるように、オフセット信号生成回路９により調整される。
【００２６】
図３は、各リフレッシュタイム生成回路３ＦＡ、３ＲＡおよび各デッドタイム設定回路４Ｆ、４Ｒの構成を示す回路図である。図３において、リフレッシュタイム生成回路３ＦＡ、３ＲＡは、ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭのうちＰＷＭ信号ＲＰＷＭを遅延回路１０により遅延量ＤＬ２だけ遅延し、それぞれ遅延ＰＷＭ信号ＦＤＬ、ＲＤＬを生成する。各リフレッシュタイム生成回路３ＦＡ、３ＲＡは、ＰＷＭ信号ＦＰＷＭも所定量だけ遅延し、ＰＷＭ信号ＲＰＷＭを所定量と遅延量ＤＬ２を加算した量だけ遅延してもよい。デッドタイム設定回路４Ｆにおいて、ＮＯＴ回路１１Ｆは、遅延ＰＷＭ信号ＦＤＬを反転し、反転信号Ｓ１１Ｆを生成する。遅延回路１２Ｆは、反転信号Ｓ１１Ｆを遅延量ＤＬだけ遅延し、遅延信号Ｓ１２Ｆを生成する。ＮＡＮＤ回路１３Ｆは、反転信号Ｓ１１Ｆと遅延信号Ｓ１２Ｆの否定論理積を演算し、ハイサイド駆動信号ＦＰＤを生成する。ＮＯＲ回路１４Ｆは、反転信号Ｓ１１Ｆと遅延信号Ｓ１２Ｆの否定論理和を演算し、ローサイド駆動信号ＦＮＤを生成する。デッドタイム設定回路４Ｒの構成は、デッドタイム設定回路４Ｆと同等であるので、説明を省略する。
【００２７】
次に、このように構成される実施の形態１のＰＷＭ駆動回路において、被変調信号ＶＩＮ２が基準信号ＶＲＥＦ近傍に存在することを表す基準信号領域３０（図２に図示）での動作を中心に説明する。図４は、実施の形態１のＰＷＭ駆動回路における各部の動作を示すタイミングチャートである。各遅延量ＤＬ、ＤＬ２に比べて、例えばＮＡＮＤ回路１３Ｆなど論理回路の遅延量は小さいので、図４では無視される。図４において、ＰＷＭ信号ＦＰＷＭは、基準信号領域３０で大略５０％デューティ比の波形になる（図２参照）。ハイサイド駆動信号ＦＰＤは、ＰＷＭ信号ＦＰＷＭがハイレベルの場合、ＮＡＮＤ回路１３Ｆにより常時ハイレベルになり、かつ遅延回路１２Ｆにより遅延量ＤＬだけハイレベルを延長する。それ以外の期間では、ハイサイド駆動信号ＦＰＤはローレベルとなる。同様に、ローサイド駆動信号ＦＮＤは、ＰＷＭ信号ＦＰＷＭがローレベルの場合、ＮＯＲ回路１４Ｆにより常時ローレベルになり、かつ遅延回路１２Ｆにより遅延量ＤＬだけローレベルを延長する。それ以外の期間では、ローサイド駆動信号ＦＮＤはハイレベルとなる。
【００２８】
その結果、ハイサイド駆動信号ＦＰＤがハイレベルの期間とローサイド駆動信号ＦＮＤがローレベルの期間とは、各駆動信号ＦＰＤ、ＦＮＤにおける立ち上がりおよび立ち下がりのパルスエッジ近傍において、遅延量ＤＬだけ互いに重なり合う。図４に示すように、ハイサイド駆動信号ＦＰＤがハイレベルの場合、ハイサイドトランジスタＦＰはオフ状態となり、ローサイド駆動信号ＦＮＤがローレベルの場合、ローサイドトランジスタＦＮはオフ状態となる。このため、駆動電圧ＶＦＯのスイッチング時点において、ハイサイドトランジスタＦＰとローサイドトランジスタＦＮは、遅延量ＤＬに対応する期間だけ同時にオフ状態となり、駆動電圧ＶＦＯはハイインピーダンス状態ＨＩＺとなる。ハイインピーダンス状態ＨＩＺを示す大きさＤＬの期間を、デッドタイムと呼ぶ。このように、デッドタイム設定回路４Ｆが大きさＤＬの期間だけデッドタイムを設定することにより、ハイサイドトランジスタＦＰとローサイドトランジスタＦＮが同時にオン状態になるような短絡状態を防止することができる。
【００２９】
同様に、ＰＷＭ信号ＲＰＷＭも、基準信号領域３０で大略５０％デューティ比の波形になり、しかもその位相はＰＷＭ信号ＦＰＷＭと大略同相になる。ＰＷＭ信号ＲＰＷＭに対する、ハイサイド駆動信号ＲＰＤ、ローサイド駆動信号ＲＮＤ、および駆動電圧ＶＲＯのタイミングは、ＰＷＭ信号ＦＰＷＭに対する、ハイサイド駆動信号ＦＰＤ、ローサイド駆動信号ＦＮＤ、および駆動電圧ＶＦＯのタイミングに比べて、遅延回路１０により、それぞれ遅延量ＤＬ２だけ遅延する。
【００３０】
駆動差電圧ＤＯは、各駆動電圧ＶＦＯ、ＶＲＯに従って、次の通りに生成される。時点ｔ１までは、各駆動電圧ＶＦＯ、ＶＲＯはハイレベルであり、駆動差電圧ＤＯはゼロとなる。時点ｔ１から時点ｔ２までは、駆動電圧ＶＦＯはハイインピーダンス状態ＨＩＺになるが、駆動コイルＬ１が現在の電圧状態を維持しようとするため、駆動差電圧ＤＯは大略ゼロのままとなる。時点ｔ２から時点ｔ３まで駆動電圧ＶＦＯがローレベルになると、駆動差電圧ＤＯは負電圧−Ｖ１となり、出力端子ＲＯから出力端子ＦＯに駆動電流が流れる。時点ｔ３から時点ｔ４まで駆動電圧ＶＲＯがハイインピーダンス状態ＨＩＺになると、駆動電流は、ローサイドトランジスタＲＮのソース端子からドレイン端子に順方向に接続されるボディダイオードを介して流れる。このため、駆動差電圧ＤＯは、負電圧−Ｖ１の絶対値よりも小さい正電圧＋Ｖ２となる。時点ｔ４以降は、各駆動電圧ＶＦＯ、ＶＲＯはローレベルとなり、駆動差電圧ＤＯはゼロとなる。
【００３１】
このように、駆動差電圧ＤＯは、時点ｔ２から時点ｔ３までのＤＬ１（＝ＤＬ２−ＤＬ）の期間において、電圧−Ｖ１の負パルス４０Ｎとなり、時点ｔ３から時点ｔ４までのＤＬの期間において、電圧＋Ｖ２の正パルス４１Ｐとなる。同様にして、駆動差電圧ＤＯは、時点ｔ５から時点ｔ６までのＤＬ１の期間において、電圧＋Ｖ１の正パルス４０Ｐとなり、時点ｔ６から時点ｔ７までのＤＬの期間において、電圧−Ｖ２の負パルス４１Ｎとなる。以降、駆動差電圧ＤＯは、各ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭに対応して、同様にパルスを繰り返す。電圧−Ｖ１の負パルス４０Ｎを負リフレッシュパルス、電圧＋Ｖ１の正パルス４０Ｐを正リフレッシュパルス、電圧−Ｖ２の負パルス４１Ｎを負回生パルス、および電圧＋Ｖ２の正パルス４１Ｐを正回生パルスとも呼ぶ。負リフレッシュパルスと正リフレッシュパルスは、まとめてリフレッシュパルスと呼び、負回生パルスと正回生パルスは、まとめて回生パルスと呼ぶ。リフレッシュパルスの幅をリフレッシュタイムと呼ぶ。
【００３２】
図５は、図４と同様に、基準信号領域３０における各部の動作を示す波形図である。図５では簡単化のため、ハイインピーダンス状態ＨＩＺにおける各駆動電圧ＶＦＯ、ＶＲＯの波形、および回生パルス波形は省略される。三角波信号ＴＲＯおよび各駆動電圧ＶＦＯ、ＶＲＯに対応して、駆動差電圧ＤＯは、三角波信号ＴＲＯの半周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐのいずれか一方の波形を示す。駆動差電圧ＤＯは、さらに、１つの負リフレッシュパルス４０Ｎと１つの正リフレッシュパルス４０Ｐを交互に繰り返す。このため駆動差電圧ＤＯは、三角波信号ＴＲＯの周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐの両方を必ず含む。それゆえ、三角波信号ＴＲＯの周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐが互いに相殺されることにより、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。また回生パルスを考慮しても、図４に示すように負回生パルス４１Ｎと正回生パルス４１Ｐが周期的に交互に現れるから、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。
【００３３】
このように、各リフレッシュタイム生成回路３ＦＡ、３ＲＡは、基準信号領域３０において大略同相の各駆動電圧ＶＦＯ、ＶＲＯに対して、期間ＤＬ２だけ互いに時間差を設ける。これにより、駆動電圧ＶＦＯのデッドタイムおよび駆動電圧ＶＲＯのデッドタイムは同時に生起せずに、期間ＤＬ１（＝ＤＬ２−ＤＬ）だけ時間差をもって生じる。その結果、駆動差電圧ＤＯは、正負のリフレッシュパルス４０Ｐ、４０Ｎが周期的にかつ交互に繰り返される波形となり、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。ここで、リフレッシュタイムをゼロより大きくするために、遅延量ＤＬ２は遅延量ＤＬよりも大きくなければならない。
【００３４】
図２において、基準信号領域３０を中心に時間の経過方向（図２で右方向）を正時間方向３１と呼び、時間の経過とは逆方向（図２で左方向）を負時間方向３２と呼ぶ。また、時間の経過方向に進むことを正時間方向３１に進むとし、時間の経過とは逆方向に進むことを負時間方向３２に進むとする。駆動差電圧ＤＯは、被変調信号ＶＩＮ２の一周期において、基準信号領域３０を境に正時間方向３１では正パルス、負時間方向３２では負パルスを示す。以下ではまず、基準信号領域３０を含む正時間方向３１における駆動差電圧ＤＯの状態を説明する。駆動電圧ＶＲＯの立ち上がりエッジは、正時間方向３１に進むにつれて駆動電圧ＶＦＯの立ち上がりエッジよりも遅相し、正リフレッシュパルス４０Ｐの幅は、遅相幅分だけ大きくなる。すなわち、駆動差電圧ＤＯは、正パルスの幅が正リフレッシュパルス４０Ｐの幅だけ若干増加している。このように、駆動差電圧ＤＯは、駆動電圧ＶＦＯ、ＶＲＯの両立ち上がりエッジ間において、三角波信号ＴＲＯの周期ごとに必ず正パルスを示す。そのパルス幅は、被変調信号ＶＩＮ２に大略比例する幅に、正リフレッシュパルス４０Ｐの幅を加えた大きさとなる。
【００３５】
一方、駆動電圧ＶＲＯの立ち下がりエッジは、正時間方向３１に進むにつれて駆動電圧ＶＦＯの立ち下がりエッジよりも進相し、負リフレッシュパルス４０Ｎの幅は、進相幅分だけ小さくなる。負リフレッシュパルス４０Ｎの幅がゼロになると、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムは時間的に重なり合い、その後、正パルスの幅が増加する。このように、駆動差電圧ＤＯは、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムが時間的に重なり合う部分以外では、駆動電圧ＶＦＯ、ＶＲＯの両立ち下がりエッジ間において、三角波信号ＴＲＯの周期ごとに必ず正パルスまたは負パルスを示す。そのパルス幅は、被変調信号ＶＩＮ２に大略比例する正パルスの幅から、負リフレッシュパルス４０Ｎの幅を差し引いた値となり、その値が正であれば正パルス、負であれば負パルスとなる。
【００３６】
このように、基準信号領域３０を含む正時間方向３１において、駆動差電圧ＤＯには三角波信号ＴＲＯの周期ごとに必ず正パルスおよび／または負パルスが含まれる。さらに三角波信号ＴＲＯの周期ごとに駆動差電圧ＤＯに含まれるパルスを積分すれば、対で含まれる正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎは互いに相殺され、被変調信号ＶＩＮ２に大略比例する幅の正パルスだけが残ることになる。
【００３７】
次に、基準信号領域３０を含む負時間方向３２の場合、駆動電圧ＶＲＯの立ち下がりエッジは、負時間方向３２に進むにつれて駆動電圧ＶＦＯの立ち下がりエッジよりも遅相し、負リフレッシュパルス４０Ｎの幅は、遅相幅分だけ大きくなる。すなわち、駆動差電圧ＤＯは、負パルスの幅が負リフレッシュパルス４０Ｎの幅だけ若干増加している。このように、駆動差電圧ＤＯは、駆動電圧ＶＦＯ、ＶＲＯの両立ち下がりエッジ間において、三角波信号ＴＲＯの周期ごとに必ず負パルスを示す。そのパルス幅は、被変調信号ＶＩＮ２に大略比例する幅に、負リフレッシュパルス４０Ｎの幅を加えた大きさとなる。
【００３８】
一方、駆動電圧ＶＲＯの立ち上がりエッジは、負時間方向３２に進むにつれて駆動電圧ＶＦＯの立ち上がりエッジよりも進相し、正リフレッシュパルス４０Ｐの幅は、進相幅分だけ小さくなる。正リフレッシュパルス４０Ｐの幅がゼロになると、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムは時間的に重なり合い、その後、負パルスの幅が増加する。このように、駆動差電圧ＤＯは、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムが時間的に重なり合う部分以外では、駆動電圧ＶＦＯ、ＶＲＯの両立ち上がりエッジ間において、三角波信号ＴＲＯの周期ごとに必ず正パルスまたは負パルスを示す。そのパルス幅は、被変調信号ＶＩＮ２に大略比例する負パルスの幅から、正リフレッシュパルス４０Ｐの幅を差し引いた値となり、その値が正であれば負パルス、負であれば正パルスとなる。
【００３９】
このように、基準信号領域３０を含む負時間方向３２において、駆動差電圧ＤＯには三角波信号ＴＲＯの周期ごとに必ず負パルスおよび／または正パルスが含まれる。さらに三角波信号ＴＲＯの周期ごとに駆動差電圧ＤＯに含まれるパルスを積分すれば、対で含まれる正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎは互いに相殺され、被変調信号ＶＩＮ２に大略比例する幅の負パルスだけが残ることになる。
【００４０】
以上のように実施の形態１のＰＷＭ駆動回路では、リフレッシュタイム生成回路３ＦＡ、３ＲＡは、それぞれ駆動電圧ＶＦＯ、ＶＲＯのデッドタイムが同時に生起することを回避する。これにより、駆動差電圧ＤＯには、三角波信号ＴＲＯの周期ごとに必ず被変調信号ＶＩＮ２に大略比例する幅のパルスが含まれることになる。それゆえ積分駆動差電圧ＢＤＯの特に基準信号領域３０における歪みは除去され、積分駆動差電圧ＢＤＯは被変調信号ＶＩＮ２を忠実に再現した波形となる。
【００４１】
図９は、基準信号ＶＲＥＦを直流レベルとする被変調信号ＶＩＮ２に対して、積分駆動差電圧ＢＤＯの特性を示す特性図である。特性線ＮＲＴは、遅延量ＤＬ２がゼロの場合を示す。この場合、各リフレッシュタイム生成回路３ＦＡ、３ＲＡは実質的には動作していない。特性線ＮＲＴでは、帰還回路７により非線形特性がある程度補正されている。しかし、図９に示すように、各駆動電圧ＶＦＯ、ＶＲＯがデューティ比５０％となる基準信号ＶＲＥＦ近傍、すなわち基準信号領域３０で非線形特性を残している。
【００４２】
この非線形特性は、次のような理由で生じる。図２に示すように、基準信号領域３０では駆動電圧ＶＦＯ、ＶＲＯは大略同相でスイッチングするため、パルスエッジ近傍以外で駆動差電圧ＤＯはゼロである。パルスエッジ近傍では、駆動電圧ＶＦＯ、ＶＲＯにおける各パルスエッジ間のわずかな位相ずれにより、駆動差電圧ＤＯにパルスが生じる。しかし各パルスエッジ近傍にはデッドタイムが設けられているため、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムが時間的に重なり合う。駆動コイルＬ１は、インダクタンス素子の特性として、駆動コイルＬ１に流れる電流の駆動源が遮断されても、電流を所定期間維持しようとする。この場合デッドタイム以前において駆動差電圧ＤＯはゼロであり、駆動差電圧ＤＯにより駆動コイルＬ１に流れる電流もゼロであるので、デッドタイム中も電流および駆動差電圧ＤＯをゼロに維持しようとする。それゆえ、図２の基準信号領域３０において、駆動差電圧ＤＯにパルスは発生せず、積分駆動差電圧ＢＤＯの傾斜は小さくなり、波形はゼロレベル近傍に接近する。
【００４３】
その結果、図９に示すように、被変調信号ＶＩＮ２に対して積分駆動差電圧ＢＤＯの大きさが低下することになる。そこで実施の形態１のＰＷＭ駆動回路のように、駆動電圧ＶＦＯ、ＶＲＯの各デッドタイムが同時に生起することを回避すれば、被変調信号ＶＩＮ２に大略比例する幅のパルスが発生する。このため、特性線ＹＲＴのように、基準信号領域３０におけるクロスオーバー歪みが除去され、改善された積分駆動差電圧ＢＤＯにより駆動コイルＬ１を駆動することが可能となる。
【００４４】
なお、各ハイサイドトランジスタＦＰ、ＲＰは、ＰＭＯＳトランジスタで構成され、各ローサイドトランジスタＦＮ、ＲＮは、ＮＭＯＳトランジスタで構成されるが、各ハイサイドトランジスタＦＰ、ＲＰも、ＮＭＯＳトランジスタで構成されるようにしてもよい。この場合、各駆動信号ＦＰＤ、ＲＰＤおよび各ゲート駆動信号ＦＰＧ、ＲＰＧは、上述したＰＭＯＳトランジスタの場合の反転波形にする必要がある。さらに、各ハイサイドトランジスタＦＰ、ＲＰおよび各ローサイドトランジスタＦＮ、ＲＮは、それぞれ１個のトランジスタ素子で構成されたが、２個以上のトランジスタ素子で構成されるようにしてもよい。
【００４５】
なお、実施の形態１では、被変調信号を三角波と比較しＰＷＭ化する電圧制御型ＰＷＭについて説明したが、負荷に流れる電流を目標電流と比較しＰＷＭ化する電流制御型ＰＷＭであっても、同様に構成され同様に動作する。
【００４６】
なお、実施の形態１のＰＷＭ駆動回路は２個のハーフブリッジ回路６Ｆ、６Ｒで構成されるが、Ｎ個（Ｎは３以上の整数）のハーフブリッジ回路で構成され、負荷がＮ個のハーフブリッジ回路により駆動されるようにしてもよい。
【００４７】
なお、各リフレッシュタイム生成回路３ＦＡ、３ＲＡは、ＰＷＭ回路１Ａと各デッドタイム設定回路４Ｆ、４Ｒとの間に挿入されたが、ＰＷＭ回路１Ａと各ハーフブリッジ回路６Ｆ、６Ｒとの間であれば、いずれの回路間に挿入されてもよい。
【００４８】
なお、デッドタイム設定回路４Ｆ、４Ｒは、各リフレッシュタイム生成回路３ＦＡ、３ＲＡと駆動回路５Ｆ、５Ｒとの間に挿入されたが、ＰＷＭ回路１Ａと各ハーフブリッジ回路６Ｆ、６Ｒとの間であれば、いずれの回路間に挿入されてもよい。
【００４９】
なお、デッドタイムの期間ＤＬおよびリフレッシュタイムの期間ＤＬ１は、それぞれ所定値を有するとした。別の実施の形態として、ランダム信号を生成するランダム信号生成回路を新たに設け、ランダム信号により各所定値を制御し、各所定値をランダムに変更するように構成してもよい。この場合、各所定値を１系統のランダム信号により制御してもよいが、２系統のランダム信号によりそれぞれ個別に制御してもよい。このようにランダム信号生成回路を用いて各所定値を制御することにより、デッドタイムおよびリフレッシュタイムの挿入に起因する歪みの発生を、さらに低減することができる。
【００５０】
（実施の形態２）
実施の形態２では、実施の形態１と異なる点を中心に説明する。その他の構成、動作、および効果は、実施の形態１と同等であるので、説明を省略する。
【００５１】
図１Ｂは、実施の形態２に係るＰＷＭ駆動回路のブロック図である。実施の形態２のＰＷＭ駆動回路では、ＰＷＭ回路１Ａ、三角波生成回路２Ａ、および各リフレッシュタイム生成回路３ＦＡ、３ＲＡが、それぞれＰＷＭ回路１Ｂ、三角波生成回路２Ｂ、および各リフレッシュタイム生成回路３ＦＢ、３ＲＢに変更される。さらに、三角波生成回路２ＢからＰＷＭ回路１Ｂに三角波クロック信号ＣＬＫが送られ、ＰＷＭ回路１Ｂから各リフレッシュタイム生成回路３ＦＢ、３ＲＢに選択信号ＳＥＬが送られる。
【００５２】
三角波生成回路２は、三角波信号ＴＲＯと、三角波信号ＴＲＯの周期で発振する三角波クロック信号ＣＬＫとを、ＰＷＭ回路１Ｂに出力する。ＰＷＭ回路１Ｂは、ＰＷＭ回路１Ａと同等構成の回路に加えて、三角波クロック信号ＣＬＫを２分周した信号を表す選択信号ＳＥＬを生成する回路を含み、各ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭおよび選択信号ＳＥＬを各リフレッシュタイム生成回路３ＦＢ、３ＲＢに出力する。
【００５３】
図６は、各リフレッシュタイム生成回路３ＦＢ、３ＲＢおよび各デッドタイム設定回路４Ｆ、４Ｒの構成を示す回路図である。図６において、リフレッシュタイム生成回路３ＦＢ、３ＲＢは、遅延回路２０Ｆ、２０Ｒおよび選択回路２５Ｆ、２５Ｒをそれぞれ含む。選択回路２５Ｆは、ＰＷＭ信号ＦＰＷＭと、ＰＷＭ信号ＦＰＷＭを遅延回路２０Ｆにより遅延量ＤＬ２だけ遅延した遅延信号Ｓ２０Ｆとを、選択信号ＳＥＬに基づいて選択し、遅延ＰＷＭ信号ＦＤＬを生成する。選択回路２５Ｒは、ＰＷＭ信号ＲＰＷＭを遅延回路２０Ｒにより遅延量ＤＬ２だけ遅延した遅延信号Ｓ２０Ｒと、ＰＷＭ信号ＲＰＷＭとを、選択信号ＳＥＬに基づいて選択し、遅延ＰＷＭ信号ＲＤＬを生成する。
【００５４】
例えば、選択信号ＳＥＬがハイレベルの場合、選択回路２５ＦはＰＷＭ信号ＦＰＷＭを選択し、選択回路２５Ｒは遅延信号Ｓ２０Ｒを選択する。さらに、選択信号ＳＥＬがローレベルの場合、選択回路２５Ｆは遅延信号Ｓ２０Ｆを選択し、選択回路２５ＲはＰＷＭ信号ＲＰＷＭを選択する。このように各リフレッシュタイム生成回路３ＦＢ、３ＲＢは、ＰＷＭ信号ＦＰＷＭとＰＷＭ信号ＲＰＷＭの間に、期間ＤＬ２だけ時間差を設けるとともに、選択信号ＳＥＬの論理レベルが変化するごとに、遅延するＰＷＭ信号を交互に変更する。各デッドタイム設定回路４Ｆ、４Ｒの構成は実施の形態１と同等であるので、説明を省略する。
【００５５】
次に、このように構成される実施の形態２のＰＷＭ駆動回路において、基準信号領域３０（図２に図示）での動作を中心に説明する。図７は、実施の形態２のＰＷＭ駆動回路における各部の動作を示すタイミングチャートである。図７では、実施の形態１の図４と異なる点を中心に説明する。選択信号ＳＥＬがハイレベルの場合、図４と同様に、ＰＷＭ信号ＲＰＷＭに対する、ハイサイド駆動信号ＲＰＤ、ローサイド駆動信号ＲＮＤ、および駆動電圧ＶＲＯのタイミングは、ＰＷＭ信号ＦＰＷＭに対する、ハイサイド駆動信号ＦＰＤ、ローサイド駆動信号ＦＮＤ、および駆動電圧ＶＦＯのタイミングに比べて、それぞれ遅延量ＤＬ２だけ遅延する。選択信号ＳＥＬがローレベルの場合、ＰＷＭ信号ＦＰＷＭに対する、ハイサイド駆動信号ＦＰＤ、ローサイド駆動信号ＦＮＤ、および駆動電圧ＶＦＯのタイミングは、ＰＷＭ信号ＲＰＷＭに対する、ハイサイド駆動信号ＲＰＤ、ローサイド駆動信号ＲＮＤ、および駆動電圧ＶＲＯのタイミングに比べて、それぞれ遅延量ＤＬ２だけ遅延する。
【００５６】
その結果、駆動差電圧ＤＯは、時点ｔ２から時点ｔ７までの期間において、図４と同様になり、時点ｔ８から時点ｔ１３までの期間において、図４とは逆符号の各リフレッシュパルス４０Ｐ、４０Ｎおよび各回生パルス４１Ｐ、４１Ｎとなる。すなわち、駆動差電圧ＤＯは、時点ｔ８から時点ｔ９までの期間では正リフレッシュパルス４０Ｐとなり、時点ｔ９から時点ｔ１０までの期間では負回生パルス４１Ｎとなり、時点ｔ１１から時点ｔ１２までの期間では負リフレッシュパルス４０Ｎとなり、時点ｔ１２から時点ｔ１３までの期間では正回生パルス４１Ｐとなる。
【００５７】
図８は、図７と同様に、基準信号領域３０における各部の動作を示す波形図である。図８では、実施の形態１の図５と異なる点を中心に説明する。三角波信号ＴＲＯ、選択信号ＳＥＬ、および各駆動電圧ＶＦＯ、ＶＲＯに対応して、駆動差電圧ＤＯは、三角波信号ＴＲＯの半周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐのいずれか一方の波形を示す。駆動差電圧ＤＯは、さらに、連続する２つの負リフレッシュパルス４０Ｎと連続する２つの正リフレッシュパルス４０Ｐを交互に繰り返す。このため駆動差電圧ＤＯは、三角波信号ＴＲＯの周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐの両方を必ず含む。それゆえ、三角波信号ＴＲＯの周期ごとに、負リフレッシュパルス４０Ｎと正リフレッシュパルス４０Ｐが互いに相殺されることにより、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。また回生パルスを考慮しても、図７に示すように負回生パルス４１Ｎと正回生パルス４１Ｐがそれぞれ２つずつ周期的に交互に現れるから、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。
【００５８】
このように、各リフレッシュタイム生成回路３ＦＢ、３ＲＢは、基準信号領域３０において大略同相の各駆動電圧ＶＦＯ、ＶＲＯに対して、期間ＤＬ２だけ互いに時間差を設ける。これにより、駆動電圧ＶＦＯのデッドタイムおよび駆動電圧ＶＲＯのデッドタイムは同時に生起せずに、期間ＤＬ１（＝ＤＬ２−ＤＬ）だけ時間差をもって生じる。さらに、各リフレッシュタイム生成回路３ＦＢ、３ＲＢは、各駆動電圧ＶＦＯ、ＶＲＯに対して、遅延する駆動電圧を周期的に変更する。その結果、駆動差電圧ＤＯは、正負のリフレッシュパルス４０Ｐ、４０Ｎがそれぞれ２つずつ周期的にかつ交互に繰り返される波形となり、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。ここで、リフレッシュタイムをゼロより大きくするために、遅延量ＤＬ２は遅延量ＤＬよりも大きくなければならない。
【００５９】
図８において、各駆動電圧ＶＦＯ、ＶＲＯのスルーレートＳＬは、実際には立ち上がりエッジにおける立ち上がりスルーレートＳＬ１と、立ち下がりエッジにおける立ち下がりスルーレートＳＬ２で異なっている。実施の形態２のＰＷＭ駆動回路によれば、駆動差電圧ＤＯには、三角波信号ＴＲＯの２周期ごとに、立ち下がりスルーレートＳＬ１を有する正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎと、立ち上がりスルーレートＳＬ２を有する正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎとが含まれる。これにより、三角波信号ＴＲＯの２周期ごとに、対で含まれる正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎは、スルーレートＳＬの違いも含めて互いに相殺され、積分駆動差電圧ＢＤＯは、大略、直流電圧となる。
【００６０】
さらに実施の形態１の説明と同様に、図２の基準信号領域３０を含む正時間方向３１において、駆動差電圧ＤＯには三角波信号ＴＲＯの周期ごとに必ず正パルスおよび／または負パルスが含まれる。さらに三角波信号ＴＲＯの周期ごとに駆動差電圧ＤＯに含まれるパルスを積分すれば、対で含まれる正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎは互いに相殺され、被変調信号ＶＩＮ２に大略比例する幅の正パルスだけが残ることになる。
【００６１】
また、基準信号領域３０を含む負時間方向３２において、駆動差電圧ＤＯには三角波信号ＴＲＯの周期ごとに必ず負パルスおよび／または正パルスが含まれる。さらに三角波信号ＴＲＯの周期ごとに駆動差電圧ＤＯに含まれるパルスを積分すれば、対で含まれる正リフレッシュパルス４０Ｐおよび負リフレッシュパルス４０Ｎは互いに相殺され、被変調信号ＶＩＮ２に大略比例する幅の負パルスだけが残ることになる。
【００６２】
以上のように実施の形態２のＰＷＭ駆動回路では、リフレッシュタイム生成回路３ＦＢ、３ＲＢは、それぞれ駆動電圧ＶＦＯ、ＶＲＯのデッドタイムが同時に生起することを回避する。これにより、駆動差電圧ＤＯには、三角波信号ＴＲＯの周期ごとに必ず被変調信号ＶＩＮ２に大略比例する幅のパルスが含まれることになる。それゆえ積分駆動差電圧ＢＤＯの特に基準信号領域３０における歪みは、スルーレートＳＬの違いも含めて精度よく除去され、積分駆動差電圧ＢＤＯは被変調信号ＶＩＮ２を忠実に再現した波形となる。
【００６３】
図９は、実施の形態１のＰＷＭ駆動回路における特性図であったが、実施の形態２の場合、特性線ＹＲＴ以上に基準信号領域３０におけるクロスオーバー歪みが精度よく除去される。
【００６４】
なお、各選択回路２５Ｆ、２５Ｒはスイッチで置き換えてもよい。また、２個の遅延回路２０Ｆ、２０Ｒの代りに１個の遅延回路を用い、各ＰＷＭ信号ＦＰＷＭ、ＲＰＷＭを、時分割で遅延するように構成してもよい。さらに、各選択回路２５Ｆ、２５Ｒは、三角波信号ＴＲＯの周期ごとに、２系統の入力信号を切替えていたが、三角波信号ＴＲＯのＭ周期（Ｍは２以上の整数）ごとに切替えてもよい。
【００６５】
なお、各リフレッシュタイム生成回路３ＦＢ、３ＲＢは、ＰＷＭ回路１Ｂと各デッドタイム設定回路４Ｆ、４Ｒとの間に挿入されたが、ＰＷＭ回路１Ａと各ハーフブリッジ回路６Ｆ、６Ｒとの間であれば、いずれの回路間に挿入されてもよい。
【００６６】
なお、各デッドタイム設定回路４Ｆ、４Ｒは、各リフレッシュタイム生成回路３ＦＢ、３ＲＢと各駆動回路５Ｆ、５Ｒとの間に挿入されたが、ＰＷＭ回路１Ｂと各ハーフブリッジ回路６Ｆ、６Ｒとの間であれば、いずれの回路間に挿入されてもよい。
【００６７】
以上、実施の形態におけるこれまでの説明は、すべて本発明を具体化した一例であって、本発明はこれらの例に限定されず、本発明の技術を用いて当業者が容易に構成可能な種々の例に展開可能である。
【産業上の利用可能性】
【００６８】
本発明は、ＰＷＭ駆動回路および駆動方法に利用できる。
【図面の簡単な説明】
【００６９】
【図１Ａ】本発明の実施の形態１に係るＰＷＭ駆動回路のブロック図である。
【図１Ｂ】本発明の実施の形態２に係るＰＷＭ駆動回路のブロック図である。
【図２】本発明の実施の形態１に係るＰＷＭ駆動回路の各部の信号波形を示す波形図である。
【図３】本発明の実施の形態１に係るＰＷＭ駆動回路のリフレッシュタイム設定回路およびデッドタイム設定回路の構成を示す回路図である。
【図４】本発明の実施の形態１に係るＰＷＭ駆動回路の各部の動作を示すタイミングチャートである。
【図５】本発明の実施の形態１に係るＰＷＭ駆動回路の各部の動作を示す波形図である。
【図６】本発明の実施の形態２に係るＰＷＭ駆動回路のリフレッシュタイム設定回路およびデッドタイム設定回路の構成を示す回路図である。
【図７】本発明の実施の形態２に係るＰＷＭ駆動回路の各部の動作を示すタイミングチャートである。
【図８】本発明の実施の形態２に係るＰＷＭ駆動回路の各部の動作を示す波形図である。
【図９】本発明の実施の形態１に係るＰＷＭ駆動回路の特性を示す特性図である。
【図１０】従来例に係るＰＷＭ駆動回路のブロック図である。
【図１１】従来例に係るＰＷＭ駆動回路の各部の信号波形を示す波形図である。
【図１２】従来例に係るＰＷＭ駆動回路の各部の動作を示すタイミングチャートである。
【図１３】従来例に係るＰＷＭ駆動回路の各部の動作を示す波形図である。
【図１４Ａ】従来例に係るＰＷＭ駆動回路の特性を示す特性図である。
【図１４Ｂ】従来例に係るＰＷＭ駆動回路の特性を示す特性図である。
【符号の説明】
【００７０】
１Ａ、１Ｂ  ＰＷＭ回路
２Ａ、２Ｂ  三角波生成回路
３ＦＡ、３ＲＡ、３ＦＢ、３ＲＢ  リフレッシュタイム設定回路
４Ｆ、４Ｒ  デッドタイム設定回路
５Ｆ、５Ｒ  駆動回路
６Ｆ、６Ｒ  ハーフブリッジ回路
７  帰還回路
８  差分回路
９  オフセット信号生成回路
ＦＰ、ＲＰ  ハイサイドトランジスタ
ＦＮ、ＲＮ  ローサイドトランジスタ
【図１Ａ】
2008301192.tif 000003
【図１Ｂ】
2008301192.tif 000004
【図２】
2008301192.tif 000005
【図３】
2008301192.tif 000006
【図４】
2008301192.tif 000007
【図５】
2008301192.tif 000008
【図６】
2008301192.tif 000009
【図７】
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【図８】
2008301192.tif 000011
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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