(57)【要約】【課題】  複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供すること。【解決手段】  第１の面と、この第１の面の反対側に所定の深さの窪みを有する第２の面とを有するインターポーザと、インターポーザの第１の面に搭載された第１の半導体チップと、インターポーザの第２の面の窪み中に搭載され、所定の深さよりも薄い第２の半導体チップと、第１の半導体チップを第１の面上で封止する第１の樹脂部材と、第２の半導体チップを第２の面の窪み中に封止する第２の樹脂部材と、第２の面の窪み以外の面上に配置され、第１の半導体チップ又は第２の半導体チップと電気的に接続された複数の半田ボールとを具備するマルチチップモジュール。【選択図】  図１
2008117937.tif 000002
【特許請求の範囲】
【請求項１】
第１の面と、この第１の面の反対側に所定の深さの窪みを有する第２の面とを有するインターポーザと、
前記インターポーザの前記第１の面に搭載された第１の半導体チップと、
前記インターポーザの前記第２の面の前記窪み中に搭載され、前記所定の深さよりも薄い第２の半導体チップと、
前記第１の半導体チップを前記第１の面上で封止する第１の樹脂部材と、
前記第２の半導体チップを前記第２の面の前記窪み中に封止する第２の樹脂部材と、
前記第２の面の前記窪み以外の面上に配置され、前記第１の半導体チップ又は前記第２の半導体チップと電気的に接続された複数の半田ボールと
を具備することを特徴とするマルチチップモジュール。
【請求項２】
前記インターポーザは、絶縁層と導電体からなる配線層とを積層して構成され、この配線層は、前記複数の半田ボールと前記第１の半導体チップ又は前記第２の半導体チップとを電気的に接続されていることを特徴とする請求項１記載のマルチチップモジュール。
【請求項３】
さらに前記第１の半導体チップ上に搭載された第３の半導体チップを有し、前記第１の樹脂部材は、前記第１の半導体チップ及び前記第３の半導体チップを前記第１の面上において封止していることを特徴とする請求項１記載のマルチチップモジュール。
【請求項４】
さらに、前記第１の半導体チップと前記配線層とを接続する複数の第１のボンディングワイヤを具備することを特徴とする請求項２記載のマルチチップモジュール。
【請求項５】
さらに、前記第２の半導体チップと前記配線層とを接続する複数の第２のボンディングワイヤを具備することを特徴とする請求項２記載のマルチチップモジュール。
【請求項６】
前記第２の半導体チップと前記配線層とは、フリップチップボンディングされていることを特徴とする請求項２記載のマルチチップモジュール。
【請求項７】
第１の半導体チップ搭載領域を有する第１の面と、この第１の面の反対側に所定の深さの窪みを有し，その窪み内に第２の半導体チップ搭載領域を有する第２の面とを有するインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップモジュールおよびこれに用いられるインターポーザに関する。より詳細には、高機能、高性能、高メモリ容量と薄型とを両立した半導体モジュールのパッケージ構造であって、複数の半導体チップが一つのパッケージに収容されたマルチチップモジュールの構造およびこれに用いられるインターポーザに関する。
【背景技術】
【０００２】
基板上に基板とほぼ同一サイズのチップを配置した所謂ＣＳＰ（Ｃｈｉｐ 
Ｓｃａｌｅ  Ｐａｃｋａｇｅ）の半導体モジュールが開発されている。このＣＳＰにおいて、例えばＳＲＡＭ、フラッシュＥＥＰＲＯＭ、ＦｅＲＡＭ、ＤＲＡＭ、ＣＰＵ等の半導体チップを配線基板等と接続する手段として、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープを用いた方法、フリップチップ接合等が知られている。
【０００３】
複数の半導体チップを一つのパッケージに収容するところのマルチチップモジュール（Ｍｕｌｔｉ  Ｃｈｉｐ  Ｍｏｄｕｌｅ）技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とする。このため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
【０００４】
マルチチップモジュールとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるＤＲＡＭあるいはフラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはマルチチップモジュールの特徴を充分に生かすことができるようになる。このようなマルチチップモジュールの例は特開２００５−１５０４７８に開示されている。
【０００５】
図５は、このような従来のマルチチップモジュールの断面図である。同図によれば、従来のマルチチップモジュールは、絶縁層および配線層から構成されるインターポーザ１と、この上に接着剤４等で搭載された半導体チップ２と、インターポーザ１の裏面に形成された半田ボール５と、半導体チップ２をインターポーザ１表面で封止するモールド樹脂６とから構成される。半導体チップ２上には、ターミナルチップ９が搭載されている。半導体チップ２、ターミナルチップ９は、ボンディングワイヤ７で、インターポーザ１の配線層と電気的に接続される。
【特許文献１】特開２００５−１５０４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、これまではこのようなマルチチップモジュールの特徴である全体としての機能の向上や、更なる小型化に関しては、十分な配慮がなされておらず、専ら個々のチップをスタック構造とするだけで止まるものであった。
【０００７】
たとえば、前掲特許文献１の図９においては、比較的サイズの小さいＣＰＵ用半導体チップは更なるチップスタック構造を構築する上では大きさが不十分であるため該ＣＰＵ用半導体チップの脇にスペーサ用のチップを必要としている。また、ＣＰＵ用半導体チップが小さいためにボンディングワイヤでの接続が困難であれば、図５に示したように、ＣＰＵ用半導体チップの脇にターミナル用チップを置いている。
【０００８】
そこで、本発明の目的は、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することにある。
【０００９】
より詳細には、比較的サイズの小さい半導体チップを、効率よく実装できるマルチチップモジュールを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の請求項１に係る発明は、第１の面と、この第１の面の反対側に所定の深さの窪みを有する第２の面とを有するインターポーザと、インターポーザの第１の面に搭載された第１の半導体チップと、インターポーザの第２の面の窪み中に搭載され、所定の深さよりも薄い第２の半導体チップと、第１の半導体チップを第１の面上で封止する第１の樹脂部材と、第２の半導体チップを第２の面の窪み中に封止する第２の樹脂部材と、第２の面の窪み以外の面上に配置され、第１の半導体チップ又は第２の半導体チップと電気的に接続された複数の半田ボールとを具備することを特徴としたものである。
【００１１】
本発明の請求項２に係る発明は、インターポーザを、絶縁層と導電体からなる配線層とを積層させて構成し、この配線層は、複数の半田ボールと第１の半導体チップ又は第２の半導体チップとを電気的に接続することを特徴としている。
【００１２】
本発明の請求項３に係る発明は、さらに第１の半導体チップ上に搭載された第３の半導体チップを有し、第１の樹脂部材は、第１の半導体チップ及び第３の半導体チップを第１の面上において封止することを特徴としたものである。
【００１３】
本発明の請求項４に係る発明は、さらに、前記第１の半導体チップと前記配線層とを接続する複数の第１のボンディングワイヤを具備することを特徴としたものである。
【００１４】
本発明の請求項５に係る発明は、さらに、第２の半導体チップと配線層とを接続する複数の第２のボンディングワイヤを具備することを特徴としたものである。
【００１５】
本発明の請求項６に係る発明は、第２の半導体チップと配線層とは、フリップチップボンディングされていることを特徴としたものである。
【００１６】
本発明の請求項７に係る発明は、第１の半導体チップ搭載領域を有する第１の面と、この第１の面の反対側に所定の深さの窪みを有し，その窪み内に第２の半導体チップ搭載領域を有する第２の面とを有するインターポーザであることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供できる。
【００１８】
より詳細には、本発明によれば、比較的サイズの小さい半導体チップを、効率よく実装できるマルチチップモジュールを提供することができる。
【００１９】
さらに、本発明によれば、ターミナルチップをなくすことができ、各半導体チップ間の配線長を短くすることができ、高速化に有利である。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施例を図面を参酌して説明する。
【実施例１】
【００２１】
図１は、本発明の第１の実施例にかかるマルチチップモジュールの断面図、図２はこの平面図である。
【００２２】
第１の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２と、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２を表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２および半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。
【００２３】
半導体チップ２は、インターポーザ１の表面に、接着剤４を介して搭載される。
【００２４】
インターポーザ１は、ガラスエポキシ樹脂、ポリイミド、ビルドアップ樹脂などを絶縁層とする配線板によって構成される。インターポーザ１には、導体層が少なくとも１層形成されている（図示せず）。
【００２５】
この導体層の終端電極は半導体チップ２上に形成された電極（ボンディングパッド）にボンディングワイヤ７を介して接続される。後述するように、インターポーザ１の表面上に半導体チップさらに複数積み上げても良く、それによって本発明の効果が損なわれるものではない。
【００２６】
インターポーザ１の裏面の中央部分には半導体チップ３の厚さよりも深い窪みが形成されている。この半導体チップ３は、このくぼみに配置され、くぼみの底には半導体チップ３の電極と相対する位置にインターポーザ１の導体層の終端電極が露出しており、半田バンプ等の接合材を介して半導体チップ３の電極と接続される。半導体チップ３の接続に供する接合材としては、金、はんだなどが一般的で、導電粒子を含む異方導電フィルムあるいは導電ペーストを使用してもよい。あるいは、後述するように、半導体チップ２の接続と同じようにボンディングワイヤを介して接続することも可能である。いずれの方法においても本発明の効果が損なわれるものではない。
【００２７】
両面に半導体チップ２、３が搭載されたインターポーザ１は、半導体チップ２、３の保護のために必要は領域をモールド樹脂６ａ、６ｂにより封止される。封止に供されるモールド樹脂の高さは、裏面の周囲に配置されるはんだボール５により印刷回路基板（図示せず）に実装される際に妨げにならない高さに抑える必要がある。
【００２８】
このような形態をとることにより、従来のマルチチップモジュールより薄型化とメモリの大容量化が可能となる。また各半導体チップ間の配線長を短くでき、動作を高速化できる。
【００２９】
特に、半導体チップ３の接続に、フリップチップボンディングを用いているため、窪みを深くする必要がなくなる。
【実施例２】
【００３０】
図３は、本発明の第２の実施例にかかるマルチチップモジュールの断面図である。
【００３１】
第２の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２ａと、この半導体チップ２ａ上に搭載された半導体チップ２ｂと、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２ａおよび半導体チップ２ｂを表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２ａ，半導体チップ２ｂおよび半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。
【００３２】
半導体チップ２ａ、２ｂとインターポーザ１の配線層との電気的接続は、ボンディングワイヤ７にて行う。
【００３３】
このように構成することにより、複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することができる。
【実施例３】
【００３４】
図４は、本発明の第３の実施例にかかるマルチチップモジュールの断面図である。
【００３５】
第３の実施例にかかるマルチチップモジュールは、表面（第１の面）と、所定の深さの窪みを有する裏面（第２の面）とを有するインターポーザ１と、インターポーザ１の表面に搭載された半導体チップ２ａと、この半導体チップ２ａ上に搭載された半導体チップ２ｂと、インターポーザ１の裏面の窪み中に搭載され、窪みの深さよりも薄い半導体チップ３と、半導体チップ２ａおよび半導体チップ２ｂを表面上で封止するモールド樹脂６ａと、半導体チップ３を裏面の窪み中に封止するモールド樹脂６ｂと、裏面の窪み以外の面上に配置され、半導体チップ２ａ，半導体チップ２ｂおよび半導体チップ３と電気的に接続された複数の半田ボール５とから構成される。
【００３６】
半導体チップ２ａ、２ｂとインターポーザ１の配線層との電気的接続は、ボンディングワイヤ７ａにて行う。
【００３７】
さらに、半導体チップ３とインターポーザ１の配線層との電気的接触も、ボンディングワイヤ７ｂにて行う。
【００３８】
このように構成することにより、低コストで複数の半導体チップを効率よく実装でき、高性能および小型化を実現したマルチチップモジュールを提供することが可能となる。
【産業上の利用可能性】
【００３９】
本発明は、半導体装置のアセンブリに用いることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明に係るマルチチップモジュールの実施例１の断面図である。
【図２】本発明に係るマルチチップモジュールの実施例１の平面図である。
【図３】本発明に係るマルチチップモジュールの実施例２の断面図である。
【図４】本発明に係るマルチチップモジュールの実施例３の断面図である。
【図５】従来のマルチチップモジュールの断面図である。
【符号の説明】
【００４１】
１  インターポーザ
２  半導体チップ
３  半導体チップ
４  接着剤
５  半田ボール
６ａ、６ｂ  モールド樹脂  
７  ボンディングワイヤ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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