(57)【要約】【課題】酸化シリコンより比誘電率の高い酸化物から構成されるゲート絶縁膜上に、金属から構成されるゲート電極を備えたｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタにおいて、それぞれのしきい値電圧を低減する。【解決手段】ｐチャネル型ＭＯＳトランジスタＱｐおよびｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩが酸化ハフニウムから構成され、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰがルテニウムから構成され、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮがルテニウムを母材としたハフニウムを含む合金から構成されている。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域に形成され、第１ゲート電極を有するｐチャネル型ＭＯＳトランジスタと、
前記主面の第２領域に形成され、前記第１ゲート電極よりも仕事関数の小さい第２ゲート電極を有するｎチャネル型ＭＯＳトランジスタと、を備え、
前記ｐチャネル型ＭＯＳトランジスタおよび前記ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜が、酸化シリコンより比誘電率の高い酸化物から構成され、
前記第１ゲート電極が、第１金属から構成され、
前記第２ゲート電極が、前記第１金属と同一の第２金属を母材として、前記酸化物より酸化安定な第３金属を含む合金から構成されていることを特徴とする半導体装置。
【請求項２】
前記第１金属および前記第２金属が、ルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３金属が、ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、または希土類元素であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記酸化物が、ハフニウム系酸化物であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記酸化物が、酸化アルミニウムであることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ゲート絶縁膜側から前記第２金属、前記第３金属の順で積層されて前記第２ゲート電極が構成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２ゲート電極に含まれている前記第３金属は、酸素と結合していることを特徴とする請求項１記載の半導体装置。
【請求項８】
前記ｎチャネル型ＭＯＳトランジスタの前記ゲート絶縁膜中の酸素が、前記ｐチャネル型ＭＯＳトランジスタの前記ゲート絶縁膜中の酸素より少ないことを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２ゲート電極が、前記第１金属と同一の第２金属を母材として、前記酸化物より酸化安定な第３金属がイオン注入法で作製された合金から構成されていることを特徴とする請求項１記載の半導体装置。
【請求項１０】
以下の工程を含む半導体装置の製造方法：
（ａ）ｐチャネル型ＭＯＳトランジスタが形成される第１領域およびｎチャネル型ＭＯＳトランジスタが形成される第２領域を有する半導体基板の主面上に、ハフニウム系酸化物または酸化アルミニウムから構成されるゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せから構成される第１膜を形成する工程、
（ｃ）前記第２領域の前記第１膜を除去し、前記第２領域の前記ゲート絶縁膜を露出する工程、
（ｄ）前記工程（ｃ）の後、前記第２領域の前記ゲート絶縁膜上にルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せを母材として、ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、または希土類元素を含む合金から構成される第２膜を形成する工程、
（ｅ）前記工程（ｄ）の後、前記ゲート絶縁膜が前記工程（ａ）直後の状態より酸素欠損となるように、前記半導体基板をアニールする工程。
【請求項１１】
以下の工程を含む請求項１０記載の半導体装置の製造方法：
（ｆ）前記工程（ｄ）と前記工程（ｅ）との間に、前記第１領域の前記第１膜および前記第２領域の前記第２膜上にバリアメタルから構成されるキャップ層を形成する工程。
【請求項１２】
前記工程（ｅ）では、欠損した前記ゲート絶縁膜の酸素と、前記ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、または希土類元素とが結合するように、前記半導体基板をアニールすることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板のｐチャネル型ＭＯＳトランジスタが形成される第１領域およびｎチャネル型ＭＯＳトランジスタが形成される第２領域上に、ハフニウム系酸化物または酸化アルミニウムから構成されるゲート絶縁膜を形成する工程と、
（ｂ）前記ゲート絶縁膜上にルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せから構成される第１膜を形成する工程、
（ｃ）前記第２領域の前記第１膜上にハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、または希土類元素から構成される第２膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記ゲート絶縁膜が前記工程（ａ）直後の状態より酸素欠損となるように、前記半導体基板をアニールする工程。
【請求項１４】
以下の工程を含む請求項１３記載の半導体装置の製造方法：
（ｅ）前記工程（ｃ）と前記工程（ｄ）との間に、前記第１領域の前記第１膜および前記第２領域の前記第２膜上にバリアメタルから構成されるキャップ層を形成する工程。
【請求項１５】
前記工程（ｄ）では、欠損した前記ゲート絶縁膜の酸素と、前記ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、または希土類元素とが結合するように、前記半導体基板をアニールすることを特徴とする請求項１３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、酸化シリコン（ＳｉＯ２）よりも比誘電率が高い酸化物で構成されたゲート絶縁膜および金属で構成されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路を構成するｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタは、ゲート絶縁膜材料として酸化シリコン膜を用い、このゲート絶縁膜上に形成されるゲート電極材料として、多結晶シリコン膜、あるいは多結晶シリコン膜上にタングステンシリサイド膜やコバルトシリサイド膜などのメタルシリサイド膜を重ねた積層膜（ポリサイド膜）を用いている。
【０００３】
近年、半導体集積回路を構成するＭＯＳトランジスタの微細化に伴って、酸化シリコン膜から構成されるゲート絶縁膜の薄膜化が急速に進んでいる。ＭＯＳトランジスタをＯＮ状態にするためにゲート電極に電圧を印加した際、ゲート絶縁膜の薄膜化が進むにつれて、ゲート絶縁膜界面近傍のゲート電極（多結晶シリコン膜）内に生じる空乏化の影響が次第に顕著になり、ゲート絶縁膜の膜厚が見かけ上厚くなる結果、ＯＮ電流の確保が難しくなり、トランジスタの動作速度の低下が顕著になってきた。
【０００４】
また、ゲート絶縁膜の膜厚が薄くなると、ダイレクトトンネリングと呼ばれる量子効果によって電子がゲート絶縁膜中を通り抜けるようになるために、リーク電流が増大してしまう。さらに、ｐチャネル型ＭＯＳトランジスタにおいては、多結晶シリコン膜から構成されるゲート電極中のホウ素がゲート絶縁膜を通じて基板に拡散し、チャンネル領域の不純物濃度を高めるために、しきい値電圧が変動してしまう。
【０００５】
そこで、ゲート絶縁膜材料を酸化シリコンよりも比誘電率の高い絶縁材料（高誘電体材料またはｈｉｇｈ−ｋ材料）に置き換えると共に、ゲート電極材料を多結晶シリコン（またはポリサイド）から金属に置き換える検討が進められている。
【０００６】
これは、ゲート絶縁膜を高誘電体膜で構成した場合、酸化シリコン膜厚換算容量が同じであっても、実際の物理膜厚を（高誘電体膜の比誘電率／酸化シリコン膜の比誘電率）倍だけ厚くでき、結果としてリーク電流を低減することができるからである。高誘電体膜としては、酸化ハフニウムや酸化ジルコニウムといった種々の金属酸化物が検討されている。
【０００７】
また、多結晶シリコンを含まない金属材料でゲート電極を構成することにより、前述した空乏化の影響によるＯＮ電流の低減や、ゲート電極から基板へのホウ素漏れといった問題も回避することができる。
【０００８】
ところで、ＣＭＯＳ回路は、低消費電力設計が重要であり、そのためには、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタのそれぞれのしきい値電圧を低減する必要がある。したがって、ゲート絶縁膜を酸化ハフニウムのような高誘電体材料で構成し、かつゲート電極を金属材料に置き換えるに際しても、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極材料を選択し、しきい値電圧の上昇を抑えることが要求される。例えば、ｐチャネル型ＭＯＳトランジスタのゲート電極材料の仕事関数としては約５．０ｅＶ、ｎチャネル型ＭＯＳトランジスタのゲート電極材料の仕事関数としては約４．１ｅＶである。
【０００９】
なお、本発明者らは、発明した結果に基づき、ＭＯＳトランジスタのゲート絶縁膜およびゲート電極にそれぞれ高誘電体材料および金属を用いる観点、並びにｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれのゲート電極に同一の金属材料を用いる観点で先行技術調査を行った。その結果、特開２００４−１６５５５５号公報（特許文献１）、特開２００４−１６５３４６号公報（特許文献２）、特開２００６−０８０１３３号公報（特許文献３）が抽出された。
【００１０】
特開２００４−１６５５５５号公報（特許文献１）は、ｎチャネル型ＭＯＳトランジスタのゲート電極をチタン、アルミニウム、タンタル、モリブデン、ハフニウムまたはニオブのいずれかで構成し、ｐチャネル型ＭＯＳトランジスタのゲート電極を窒化タンタル、酸化ルテニウム、イリジウム、白金、窒化タングステンまたは窒化モリブデンのいずれかで構成したＣＭＯＳ回路を開示している。
【００１１】
また、特開２００４−１６５３４６号公報（特許文献２）は、ｎチャネル型ＭＯＳトランジスタのゲート電極をアルミニウムで構成し、ｐチャネル型ＭＯＳトランジスタのゲート電極をアルミニウムに、アルミニウムよりも仕事関数の大きい金属（例えばコバルト、ニッケル、ルテニウム、イリジウム、白金など）を導入した複合金属で構成したＣＭＯＳ回路を開示している。
【００１２】
また、特開２００６−０８０１３３号公報（特許文献３）は、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれのゲート絶縁膜を酸化ハフニウム膜で構成し、ｎチャネル型ＭＯＳトランジスタのゲート電極をニッケルシリサイド膜で構成し、ｐチャネル型ＭＯＳトランジスタのゲート電極をプラチナ膜で構成したＣＭＯＳ回路を開示している。
【特許文献１】特開２００４−１６５５５５号公報
【特許文献２】特開２００４−１６５３４６号公報
【特許文献３】特開２００６−０８０１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述したように、ＣＭＯＳ回路を構成するｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタのそれぞれのしきい値電圧を低減するためには、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタにおいて、それぞれに適した仕事関数を有するゲート電極としなければならない。
【００１４】
また、ｎチャネル型ＭＯＳトランジスタのゲート電極と、ｐチャネル型ＭＯＳトランジスタのゲート電極を互いに異なる金属材料で構成する場合、トランジスタの製造工程が非常に複雑になり、工程数も数段に増加するなどの課題がある。
【００１５】
本発明の目的は、酸化シリコンより比誘電率の高い酸化物から構成されるゲート絶縁膜上に、金属から構成されるゲート電極を形成するｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタにおいて、それぞれのしきい値電圧を低減することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の一実施の形態は、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタのゲート絶縁膜が酸化ハフニウムから構成され、ｐチャネル型ＭＯＳトランジスタのゲート電極がルテニウムから構成され、ｎチャネル型ＭＯＳトランジスタのゲート電極がルテニウムを母材としたハフニウムを含む合金から構成されているものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
この一実施の形態によれば、ｐチャネル型ＭＯＳトランジスタおよびｎチャネル型ＭＯＳトランジスタのゲート電極に同一の金属材料を用いた場合であっても、ｐチャネル型ＭＯＳトランジスタのゲート電極より、ｎチャネル型ＭＯＳトランジスタのゲート電極の仕事関数を小さくすることができる。このため、ｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタのそれぞれのしきい値電圧を低減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
本実施の形態１におけるｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタから構成されるＣＭＯＳ（Complementary Metal Oxide Semiconductor）の製造方法を、図１〜図１０を参照して説明する。
【００２３】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、基板という）ＳＵＢの主面（素子形成面）に周知のＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離溝ＩＳＯを形成する。
【００２４】
続いて、基板ＳＵＢのｎチャネル型ＭＯＳトランジスタ形成領域（図の左側。以下、ｎＭＯＳ形成領域という）にホウ素をイオン注入し、ｐチャネル型ＭＯＳトランジスタ形成領域（図の右側。以下、ｐＭＯＳ形成領域という）にリンをイオン注入する。次いで、基板ＳＵＢのｎＭＯＳ形成領域とｐＭＯＳ形成領域とに、ＭＯＳトランジスタのしきい値電圧を調整するための不純物をイオン注入する。さらに、基板ＳＵＢを熱処理し、上記不純物を基板ＳＵＢ中に拡散させることによって、基板ＳＵＢの主面（素子形成面）にｐ型ウエルＰＷおよびｎ型ウエルＮＷを形成する。
【００２５】
続いて、図２に示すように、ｎＭＯＳ形成領域のｐ型ウエルＰＷとｐＭＯＳ形成領域のｎ型ウエルＮＷのそれぞれの表面（基板ＳＵＢの主面）に、酸化シリコン（ＳｉＯ２）からなる界面層を形成した上に酸化ハフニウム（ＨｆＯ２）からなるゲート絶縁膜ＧＩを形成する。
【００２６】
酸化シリコン膜は、例えば、希釈フッ酸溶液で自然酸化膜を除去した後に、９５０℃以上の高温度熱処理酸化方法で作製する。続いて、酸化ハフニウム膜は、例えば、Ｈ２ＯのＯ（酸素）原料とＴＤＭＡＨ（Tetrakis-Dimethylamido-Hafnium：Ｈｆ（ＮＭｅ２）４）のＨｆ（ハフニウム）原料を用いた原子層制御成膜（ＡＬＤ：Atomic Layer Deposition）法によって堆積した後、その膜中の欠陥などを低減させるべくＰＤＡ（Post Deposition Annealing）が施されてなるものである。
【００２７】
この酸化ハフニウムは酸化シリコン（ＳｉＯ２）より比誘電率が高いハフニウム系酸化物である。酸化ハフニウムから構成されるゲート絶縁膜ＧＩの比誘電率が１６ならば、膜厚を例えば３．２ｎｍとした場合、酸化シリコン換算膜厚（ＥＯＴ）は例えば０．８ｎｍとなる。この場合、ＭＯＳトランジスタのＯＮ状態時のリーク電流は、同じ厚さの酸化シリコンから構成されるゲート絶縁膜のＭＯＳトランジスタと比較して、リーク電流を低減することができる。
【００２８】
また、酸化ハフニウムはイオン伝導体であり、共有結合の酸化シリコンより結合の安定性が弱いものである。ゲート絶縁膜ＧＩには酸化ハフニウム（Ｈｆ−Ｏ）の他に、例えば、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ｓｉ−Ｏ−Ｎ、Ｈｆ−Ａｌ−Ｏ、Ｈｆ−Ａｌ−Ｏ−Ｎ、Ｈｆ-Ｔａ-Ｏ、Ｈｆ−Ｔｉ−Ｏ、Ｈｆ−Ｌａ−Ｏ、Ｈｆ−Ｙ−Ｏ、Ｈｆ−Ｔａ−Ｓｉ−Ｏ、Ｈｆ−Ｔｉ−Ｓｉ−Ｏ、Ｈｆ−Ｌａ−Ｓｉ−Ｏ、Ｈｆ−Ｙ−Ｓｉ−Ｏなどのハフニウム系酸化物も適用することができる。なお、本願において、酸素（Ｏ）とハフニウム（Ｈｆ）を含み、酸化シリコン（ＳｉＯ２）より高い比誘電率のものを「ハフニウム系酸化物」と称している。
【００２９】
前述のハフニウム系酸化物もイオン伝導体であり、共有結合の酸化シリコンより結合の安定性が弱いものである。また、その形成ではＡＬＤ法が用いられ、Ｈ２ＯガスのＯ原料とＴＤＭＡＨ（Ｈｆ（ＮＭｅ２）４）のＨｆ原料の他に、それぞれの原料が用いられる。Ｓｉ（シリコン）原料としては、例えばＴＤＭＡＳ（Trisdimethlaminosilane：ＨＳｉ（ＮＭｅ２）３）である。Ａｌ（アルミニウム）原料としては、例えばＴＭＡ（Trimethylaluminum：ＡｌＭｅ３）である。Ｔａ(タンタル)原料としては、例えばＴＡＩＤＥＡＴ（tertiaryamylimidotris(dimethlamido)tantalum：ＥｔＭｅ２ＣＮＴａ（ＮＭｅ２）３）である。Ｔｉ（チタン）原料としては、例えばＴＤＭＡＴ（Tetrakisdimethylaminotitanium：Ｔｉ（ＮＭｅ２）３）、である。Ｙ（イットリウム）原料としては、例えばTrisethylcyclopentadienylyttrium：Ｙ（ＥｔＣｐ）３である。Ｌａ（ランタン）原料としては、例えばTrisethylcyclopentadienyllanthanum：Ｌａ（ＥｔＣｐ）３ある。また、Ｈｆ−Ｓｉ−Ｏ−Ｎ及びＨｆ−Ａｌ−Ｏ−Ｎの窒化は、Ｈｆ−Ｓｉ−Ｏ、Ｈｆ−Ａｌ−Ｏ膜をＡＬＤ法で堆積した後に、プラズマ窒素による窒化及びアンモニアガスを用いた熱処理による窒化によって作製される。
【００３０】
続いて、図３に示すように、ゲート絶縁膜ＧＩ上にスパッタリング法を用いてルテニウムから構成される金属膜ＭＦ１を堆積（形成）し、その金属膜ＭＦ１上にＣＶＤ法を用いて窒化シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで窒化シリコン膜をパターニングすることにより、ｐＭＯＳ形成領域にハードマスクＨＭを形成する。本実施の形態１では、ルテニウムから構成される金属膜ＭＦ１の膜厚は例えば２０ｎｍである。
【００３１】
続いて、図４に示すように、ｎＭＯＳ形成領域の金属膜ＭＦ１をエッチングによって除去し、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩを露出した後、そのゲート絶縁膜ＧＩ上にスパッタリング法を用いてルテニウムを母材として、ハフニウムを含む合金（Ｈｆ−Ｒｕ）から構成される金属膜ＭＦ２を堆積（形成）する。本実施の形態１では、ルテニウムを母材としてハフニウムを１０原子％添加し、例えば２０ｎｍの膜厚の金属膜ＭＦ２を形成した。
【００３２】
後述するが、本実施の形態１ではｎチャネル型ＭＯＳトランジスタのゲート電極が酸化ハフニウム（ＨｆＯ２）より酸化安定なハフニウムを含む合金（Ｈｆ−Ｒｕ）から構成される。
【００３３】
続いて、金属膜ＭＦ２上にＣＶＤ法を用いて窒化シリコン膜を堆積し、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで窒化シリコン膜をパターニングすることにより、ｎＭＯＳ形成領域にハードマスク（図示せず）を形成した後、ｐＭＯＳ形成領域の金属膜ＭＦ２をエッチングによって除去する。
【００３４】
続いて、図５に示すように、ｐＭＯＳ形成領域のハードマスクＨＭおよびｎＭＯＳ形成領域のハードマスクを取り除く。
【００３５】
続いて、図６に示すように、ｐＭＯＳ形成領域の金属膜ＭＦ１およびｎＭＯＳ形成領域の金属膜ＭＦ２上に窒化タンタル（バリアメタル）から構成されるキャップ層ＣＬを堆積（形成）した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでキャップ層ＣＬおよび金属膜ＭＦ１、ＭＦ２をパターニングする。これにより、ｎ型ウエルＮＷのゲート絶縁膜ＧＩ上およびｐ型ウエルＰＷのゲート絶縁膜ＧＩ上に、それぞれ金属膜ＭＦ１から構成されるゲート電極ＧＥＰおよび金属膜ＭＦ２から構成されるゲート電極ＧＥＮが形成される。
【００３６】
キャップ層ＣＬは、基板ＳＵＢが酸素を含む雰囲気中に曝されたとしても、金属膜ＭＦ１、ＭＦ２に酸素が到達しないようにするために設けられるバリアメタルから構成され、本実施の形態１では窒化タンタルを適用している。なお、ｐＭＯＳ形成領域にキャップ層ＣＬがなくても良い。金属膜ＭＦ１として本実施の形態ではルテニウムを適用しているが、キャップ層ＣＬが無い場合の方が、プロセス中の酸素によって高仕事関数５．０ｅＶを有する酸化ルテニウム（ＲｕＯ２）を得ることができ、酸化ルテニウムの方が安定して作製できるメリットもある。
【００３７】
続いて、図７に示すように、ｐ型ウエルＰＷにリンまたはヒ素をイオン注入してｎ−型半導体領域ＳＡ１を形成し、ｎ型ウエルＮＷにホウ素をイオン注入してｐ−型半導体領域ＳＡ２を形成した後、ゲート電極ＧＥＰおよびゲート電極ＧＥＮの側壁にサイドウォールスペーサＳＳを形成する。ｎ−型半導体領域ＳＡ１は、ｎチャネル型ＭＯＳトランジスタをＬＤＤ(Lightly Doped Drain)構造にするために形成し、ｐ−型半導体領域ＳＡ２は、ｐチャネル型ＭＯＳトランジスタをＬＤＤ構造にするために形成する。サイドウォールスペーサＳＳは、基板ＳＵＢ上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングすることによって形成される。
【００３８】
続いて、図８に示すように、ｐ型ウエルＰＷにリンまたはヒ素をイオン注入し、ｎ型ウエルＮＷにホウ素をイオン注入した後、基板ＳＵＢを熱処理してこれらの不純物を拡散させることにより、ｐ型ウエルＰＷにｎ＋型半導体領域（ソース・ドレイン）ＳＡ３を形成し、ｎ型ウエルＮＷにｐ＋型半導体領域（ソース・ドレイン）ＳＡ４を形成する。
【００３９】
続いて、ｎＭＯＳ形成領域では酸化物から構成されるゲート絶縁膜ＧＩから酸素が欠損するように、基板ＳＵＢをアニールする。言い換えると、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩを構成する酸化ハフニウムの酸素と、ゲート電極ＧＥＮを構成するハフニウムとが結合するように、基板ＳＵＢをアニールする。本実施の形態では、基板ＳＵＢを１０００℃で約５秒間急速アニールしている。
【００４０】
なお、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩがアニール前の状態より酸素欠損となるアニール温度は、言い換えると、ゲート絶縁膜ＧＩを構成する酸化ハフニウムの酸素と、ゲート電極ＧＥＮを構成するハフニウムとを結合するアニール温度は、４００℃以上であれば良い。このような酸化物から酸素を欠損させるアニール（以下、「酸素欠損アニール」という）工程は、ゲート電極ＧＥの側壁にサイドウォールスペーサＳＳを形成する工程の前であっても良く、また、ｎ−型半導体領域ＳＡ１、ｐ−型半導体領域ＳＡ２、ｎ＋型半導体領域ＳＡ３およびｐ＋型半導体領域ＳＡ４を形成する工程の前であってもよい。また、４００℃以上であれば酸素欠損が起こるので、ｎ＋型半導体領域（ソース・ドレイン）ＳＡ３およびｎ型ウエルＮＷにｐ＋型半導体領域（ソース・ドレイン）ＳＡ４を形成するための不純物拡散工程で酸素欠損アニールを済ますこともできる。
【００４１】
ここまでの工程により、ｎチャネル型ＭＯＳトランジスタＱｎ、およびｐチャネル型ＭＯＳトランジスタＱｐが完成する。
【００４２】
ゲート電極ＧＥＰ、ＧＥＮの実効仕事関数を測定したところ、ゲート電極ＧＥＮではゲート電極ＧＥＰよりも小さいものとなっていた。本実施の形態１では、ゲート電極ＧＥＮの構成にあたり、ルテニウムを母材としてハフニウムを１０原子％添加しているが、この場合、ゲート電極ＧＥＮの実効仕事関数は４．５ｅＶであり、ルテニウムから構成されるゲート電極ＧＥＰの実効仕事関数は５．０ｅＶであった。
【００４３】
図１１に、本実施の形態におけるｐチャネル型ＭＯＳトランジスタＱｐに対するｎチャネル型ＭＯＳトランジスタＱｎの、ハフニウム（Ｈｆ）含有量に対する実効仕事関数の変化を示す。図１１に示すように、Ｈｆ含有量を増やすことによって、ｐチャネル型ＭＯＳトランジスタＱｐとｎチャネル型ＭＯＳトランジスタＱｎとの実効仕事関数の差が大きくなり、Ｈｆ含有量が１０原子％では０．５ｅＶとなっている。なお、Ｈｆ含有量を１０原子％より増やした場合は、実効仕事関数の差は飽和している。
【００４４】
このことから、ゲート電極ＧＥＰを構成するルテニウムに対して、ゲート電極ＧＥＮを構成するルテニウムを母材としたハフニウムを含む合金は、ゲート電極材料として仕事関数をシフトするものであるといえる。以下に、図１２を参照してゲート電極ＧＥＮの仕事関数がゲート電極ＧＥＰの仕事関数よりも小さくなる理由について説明する。
【００４５】
図１２は酸素欠損アニールした後のゲート電極ＧＥＰ、ＧＥＮおよびゲート絶縁膜ＧＩの原子配列状態を説明するための模式図であり、（ａ）はｐＭＯＳ形成領域、（ｂ）はｎＭＯＳ形成領域が示されている。酸素欠損アニールによって基板ＳＵＢとゲート絶縁膜ＧＩの界面に酸化シリコン（ＳｉＯ２）層が形成される場合を考慮し、図１２中には最下層としてＳｉＯ２層が示されている。このＳｉＯ２層上にゲート絶縁膜ＧＩを構成する酸化ハフニウム（ＨｆＯ２）層が堆積されている。さらに、図１２（ａ）ではＨｆＯ２層上にゲート電極ＧＥＰを構成するルテニウム（Ｒｕ）層が堆積されており、図１２（ｂ）ではＨｆＯ２層上にゲート電極ＧＥＮを構成するルテニウムを母材としたハフニウム（Ｈｆ）を含む合金（Ｈｆ−Ｒｕ）層が堆積されている。
【００４６】
まず、酸素欠損アニールを行うことにより、図１２（ａ）のＨｆＯ２層が緻密化する。一方、図１２（ｂ）に示すように、Ｈｆ−Ｒｕ層では、ハフニウムがＨｆＯ２層から放出した酸素と結合する。これは、ゲート電極ＧＥＮが、ルテニウムを母材として、ＨｆＯ２層より酸化安定な金属（本実施の形態１ではハフニウム）を含む合金（Ｈｆ−Ｒｕ）から構成されているからである。このため、ゲート電極ＧＥＮに含まれているハフニウムは、酸素と結合していることとなる。
【００４７】
ここで、酸化安定な金属は、酸化されやすい金属であり、酸素と結合した方が安定するものである。したがって、ＨｆＯ２層より酸化安定な金属とは、ＨｆＯ２層から酸素を放出させて、その酸素と結合する金属をいう。なお、仕事関数が小さい元素ほど酸化されやすい金属である。金属の仕事関数は一般に電気陰性度と比例関係にあることが良く知られている。また、金属の仕事関数とその酸化物の標準生成エネルギーは相関関係にあり、仕事関数の小さな金属ほど酸化物の標準生成エネルギーが大きく、金属の形態より酸化物が安定な事を意味している。
【００４８】
続いて、ＨｆＯ２層では酸素が取り出されたので、酸素が欠損することとなる。次いで、酸素が欠損したことにより電子がＨｆＯ２層に蓄積され、ＨｆＯ２層とＳｉＯ２層の界面にダイポールが発生する。
【００４９】
このようなメカニズムによって、酸素欠損アニール後のゲート電極ＧＥＮの実効仕事関数がゲート電極ＧＥＰの実効仕事関数よりも小さくなったものと考えられる。ルテニウム（Ｒｕ）から構成されるｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰに対し、ｎチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＮは、ルテニウムを母材としたハフニウムを含む合金（Ｈｆ−Ｒｕ）に酸素が結合したものである。また、ゲート絶縁膜ＧＩはｐチャネル型ＭＯＳトランジスタＱｐ、ｎ型チャネル型ＭＯＳトランジスタＱｎ共に酸化ハフニウムから構成されるが、ｎ型チャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩでは、ｐチャネル型ＭＯＳトランジスタＱｐのゲート絶縁膜ＧＩより酸素が少なく（欠損しており）、このためダイポールが発生している。これらの理由により、酸素欠損アニール後のゲート電極ＧＥＮの実効仕事関数がゲート電極ＧＥＰの実効仕事関数よりも小さくなったものと考えられる。
【００５０】
一般に、ゲート絶縁膜に用いるｈｉｇｈ−ｋ材料は化学量論組成比を満足した酸化物である。しかしながら、本実施の形態１では、酸素欠損アニールを行うことにより、ｐチャネル型ＭＯＳトランジスタＱｐのゲート絶縁膜ＧＩを構成する酸化ハフニウムは緻密化しているが、ｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩを構成する酸化ハフニウムは緻密化を保持したまま酸素が欠損するように構成している。言い換えると、ｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩ中の酸素濃度が、ｎチャネル型ＭＯＳトランジスタＱｎのゲート絶縁膜ＧＩ中の酸素濃度より少なくなるように構成している。
【００５１】
また、ゲート電極ＧＥＮ上に構成されるキャップ層ＣＬを設けずに、酸素雰囲気中で酸素欠損アニールを行った場合、キャップ層ＣＬを設けた場合よりもゲート電極ＧＥＮの仕事関数のシフト量が小さいことが確認された。Ｈｆ−Ｒｕ層のハフニウムは、Ｈｆ−Ｒｕ層下のＨｆＯ２層の酸素およびＨｆ−Ｒｕ層上（雰囲気中）の酸素と酸素結合するため、ＨｆＯ２層の酸素欠損量が少なくなったためと考えられる。
【００５２】
本実施の形態１では、窒化タンタルから構成されるキャップ層ＣＬを設けることで、ｐ型ＭＯＳトランジスタのゲート電極ＧＥＰとｎ型ＭＯＳトランジスタのゲート電極ＧＥＮとの仕事関数の差（シフト量）を大きくすることができる。ゲート電極ＧＥＮ上にキャップ層ＣＬを設けた場合、酸素欠損アニールが非酸化性雰囲気中で行われる場合はもちろん、酸化性雰囲気中で行われる場合であっても、Ｈｆ−Ｒｕ層から構成されるゲート電極ＧＥＮのハフニウムはＨｆＯ２層から放出される酸素と酸素結合することとなる。
【００５３】
続いて、図９に示すように、基板ＳＵＢ上にＣＶＤ法で酸化シリコンから構成される層間絶縁膜ＩＬＦを形成し、化学的機械研磨法でその表面を平坦化した後、フォトレジスト膜をマスクにして層間絶縁膜ＩＬＦをドライエッチングすることにより、ｎ＋型半導体領域（ソース・ドレイン）ＳＡ３の上部とｐ＋型半導体領域（ソース・ドレイン）ＳＡ４の上部とにコンタクトホールＣＨを形成する。
【００５４】
続いて、図１０に示すように、コンタクトホールＣＨの内部にプラグＰＧを形成し、続いて層間絶縁膜ＩＬＦの上部にメタル配線ＭＬを形成する。プラグＰＧを形成するには、コンタクトホールＣＨの内部を含む層間絶縁膜ＩＦＬ上にスパッタリング法で窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜とを堆積した後、層間絶縁膜ＩＬＦ上のＴｉＮ膜とＷ膜とを化学的機械研磨法で除去する。また、メタル配線ＭＬを形成するには、層間絶縁膜ＩＬＦ上にスパッタリング法でＷ膜やＡｌ合金膜などの金属膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでこの金属膜をパターニングする。
【００５５】
ここまでの工程により、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＰの仕事関数が、ｐチャネル型ＭＯＳトランジスタＱｐの仕事関数より小さいＣＭＯＳが完成する。
【００５６】
このように、本実施の形態１では、まずｐチャネル型ＭＯＳトランジスタＱｐが形成されるｐ型ＭＯＳ形成領域およびｎチャネル型ＭＯＳトランジスタＱｎが形成されるｎＭＯＳ形成領域を有する基板ＳＵＢの主面上に、ハフニウム系酸化物から構成されるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上にルテニウム（Ｒｕ）から構成される金属膜ＭＦ１を形成する。次いで、ｎＭＯＳ形成領域の金属膜ＭＦ１を除去してゲート絶縁膜ＧＩを露出した後、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩ上にルテニウムを母材として、ハフニウムを含む合金（Ｈｆ−Ｒｕ）から構成される金属膜ＭＦ２を形成する。その後、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩから酸素が欠損するように基板ＳＵＢを酸素欠損アニールすることによって、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰより仕事関数の小さいｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮを形成することができる。
【００５７】
本実施の形態１によれば、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極ＧＥＮ、ＧＥＰを形成することができる。
【００５８】
（実施の形態２）
前記実施の形態１では、ｎチャネル型ＭＯＳトランジスタのゲート電極の構造がルテニウムを母材としたハフニウムを含む合金膜から構成される場合について説明したが、本実施の形態２では、ルテニウム膜上にハフニウム膜が堆積したスタック構造の場合について説明する。
【００５９】
本実施の形態２におけるｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタから構成されるＣＭＯＳの製造方法を、図１３〜図１５を参照して説明する。なお、図１３は前記実施の形態１で図２を参照して説明した工程に続く半導体装置の製造工程中における要部断面図である。
【００６０】
図１３に示すように、ハフニウム系酸化物（本実施の形態２では、酸化ハフニウム）から構成されるゲート絶縁膜ＧＩ上にスパッタリング法を用いてルテニウムから構成される金属膜ＭＦ１を堆積（形成）し、その金属膜ＭＦ１上にＣＶＤ法を用いて窒化シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで窒化シリコン膜をパターニングすることにより、ｐＭＯＳ形成領域にハードマスクＨＭを形成する。本実施の形態２では、ルテニウムから構成される金属膜ＭＦ１の膜厚は例えば１０ｎｍである。
【００６１】
続いて、ｎＭＯＳ形成領域の金属膜ＭＦ１上にスパッタリング法を用いてハフニウムから構成される金属膜ＭＦ３を堆積（形成）し、その金属膜ＭＦ３上にＣＶＤ法を用いて窒化シリコン膜を堆積した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングで窒化シリコン膜をパターニングすることにより、ｎＭＯＳ形成領域にハードマスク（図示せず）を形成する。本実施の形態２では、ハフニウムから構成される金属膜ＭＦ３の膜厚は例えば１０ｎｍである。
【００６２】
続いて、ｎＭＯＳ形成領域のハードマスクとｐＭＯＳ形成領域のハードマスクＨＭを用いたエッチングにより、不要な金属膜ＭＦ３および金属膜ＭＦ１を除去した後、図１４に示すように、ｐＭＯＳ形成領域のハードマスクＨＭおよびｎＭＯＳ形成領域のハードマスクを取り除く。
【００６３】
続いて、図１５に示すように、ｐＭＯＳ形成領域の金属膜ＭＦ１およびｎＭＯＳ形成領域の金属膜ＭＦ３上に窒化タンタル（バリアメタル）から構成されるキャップ層ＣＬを堆積（形成）した後、フォトレジスト膜（図示せず）をマスクにしたドライエッチングでキャップ層ＣＬおよび金属膜ＭＦ３、ＭＦ１をパターニングする。これにより、ｎ型ウエルＮＷのゲート絶縁膜ＧＩ上およびｐ型ウエルＰＷのゲート絶縁膜ＧＩ上に、それぞれ金属膜ＭＦ１から構成されるゲート電極ＧＥＰおよび金属膜ＭＦ１と金属膜ＭＦ３の積層から構成されるゲート電極ＧＥＮが形成される。
【００６４】
その後、前記実施の形態１において図７〜図１０を参照して説明した同様の工程（酸素欠損アニール工程を含む）を行うことによって、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから構成されるＣＭＯＳが完成する。
【００６５】
ゲート電極ＧＥＰ、ＧＥＮの実効仕事関数を測定したところ、ゲート電極ＧＥＮではゲート電極ＧＥＰよりも小さいものとなっていた。本実施の形態２では、ゲート電極ＧＥＮの構成にあたり、１０ｎｍの膜厚の金属膜ＭＦ１と、その上の金属膜ＭＦ３とで積層をなしているが、この場合、ゲート電極ＧＥＮの実効仕事関数は４．５ｅＶであり、ルテニウムから構成されるゲート電極ＧＥＰの実効仕事関数は５．０ｅＶであった。
【００６６】
図１６に、ｐチャネル型ＭＯＳトランジスタＱｐに対するｎチャネル型ＭＯＳトランジスタＱｎの、ルテニウム（Ｒｕ）膜（金属膜ＭＦ１）の膜厚に対する実効仕事関数の変化を示す。図１６に示すように、Ｒｕ膜の膜厚を１５ｎｍ以下と構成すれば、実効仕事関数の差を０．５ｅＶとすることができる。しかしながら、１５ｎｍよりＲｕ膜の膜厚を厚くするに従い、実効仕事関数の差が小さくなり、膜厚が３０ｎｍ以上では実効仕事関数の差がなくなる。
【００６７】
このことから、ゲート電極ＧＥＰを構成するルテニウム膜（金属膜ＭＦ１）に対して、ルテニウム膜（金属膜ＭＦ１）とハフニウム膜（金属膜ＭＦ３）との積層から構成されるゲート電極ＧＥＮは、金属膜ＭＦ１の膜厚が３０ｎｍより薄ければ、仕事関数をシフトするものであるといえる。なお、ルテニウムから構成される金属膜ＭＦ１の膜厚が０ｎｍの場合（ゲート絶縁膜ＧＩ上に直接ハフニウムから構成される金属膜ＭＦ３を形成した場合）は、ゲート絶縁膜ＧＩが導通状態となり、実効仕事関数を測定することができなかった。
【００６８】
以下に、ゲート電極ＧＥＮの仕事関数がゲート電極ＧＥＰの仕事関数よりも小さくなる理由について説明する。まず、酸素欠損アニールを行うことにより、金属膜ＭＦ３を構成するハフニウムがゲート絶縁膜ＧＩを構成する酸化ハフニウムから放出された酸素と結合する。これは、ゲート電極ＧＥＮが、酸素を通過させる程度の膜厚の金属膜ＭＦ１と、酸化ハフニウムより酸化安定な金属（本実施の形態２ではハフニウム）の金属膜ＭＦ３との積層から構成されているからである。このため、ゲート電極ＧＥＮに含まれているハフニウムから構成される金属膜ＭＦ３は、酸素と結合していることとなる。
【００６９】
続いて、ＨｆＯ２層では酸素が取り出されたので、酸素が欠損することとなる。次いで、酸素が欠損したことにより電子がＨｆＯ２層に蓄積され、ＨｆＯ２層とＳｉＯ２層の界面にダイポールが発生する。このようなメカニズムによって、酸素欠損アニール後のゲート電極ＧＥＮの実効仕事関数がゲート電極ＧＥＰの実効仕事関数よりも小さくなったものと考えられる。
【００７０】
このように、本実施の形態２では、ｐチャネル型ＭＯＳトランジスタＱｐが形成されるｐ型ＭＯＳ形成領域およびｎチャネル型ＭＯＳトランジスタＱｎが形成されるｎＭＯＳ形成領域を有する基板ＳＵＢの主面上に、ハフニウム系酸化物から構成されるゲート絶縁膜ＧＩを形成する。次いで、ゲート絶縁膜ＧＩ上にルテニウム（Ｒｕ）から構成される金属膜ＭＦ１を形成する。次いで、ｎＭＯＳ形成領域の金属膜ＭＦ１上にルテニウムから構成される金属膜ＭＦ３を形成する。その後、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩから酸素が欠損するように基板ＳＵＢを酸素欠損アニールすることによって、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰより仕事関数の小さいｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮを形成することができる。
【００７１】
本実施の形態２によれば、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極ＧＥＮ、ＧＥＰを形成することができる。
【００７２】
（実施の形態３）
前記実施の形態１、２では、ｐチャネル型ＭＯＳトランジスタのゲート絶縁膜およびｎチャネル型ＭＯＳトランジスタのゲート絶縁膜に、ハフニウム系酸化物を適用した場合について説明したが、本実施の形態３では、酸化アルミニウム（Ａｌ２Ｏ３）を適用した場合について説明する。
【００７３】
本実施の形態３におけるｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタから構成されるＣＭＯＳの製造方法は、前記実施の形態１において図１を参照して説明した工程の後、図２を参照した工程で、ゲート絶縁膜ＧＩを酸化アルミニウム（Ａｌ２Ｏ３）で構成する点が異なる。
【００７４】
酸化アルミニウムは、例えば、Ｈ２ＯのＯ（酸素）原料とＡｌ（アルミニウム）原料のＴＭＡ（Trimethylaluminum：ＡｌＭｅ３）を用いたＡＬＤ法によって堆積した後、その膜中の欠陥などを低減させるべくＰＤＡが施されてなるものである。
【００７５】
この酸化アルミニウムは酸化シリコン（ＳｉＯ２）より比誘電率が高い酸化物である。酸化アルミニウムから構成されるゲート絶縁膜ＧＩの比誘電率は約８であり、膜厚を例えば２．４ｎｍとした場合、酸化シリコン換算膜厚（ＥＯＴ）は例えば１．２ｎｍとなる。この場合、ＭＯＳトランジスタのＯＮ状態時のリーク電流は、同じ厚さの酸化シリコンから構成されるゲート絶縁膜のＭＯＳトランジスタと比較して、リーク電流を低減することができる。
【００７６】
その後、前記実施の形態１において図３〜図１０を参照して説明した同様の工程（酸素欠損アニール工程を含む）を行うことによって、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから構成されるＣＭＯＳが完成する。
【００７７】
ゲート電極ＧＥＰ、ＧＥＮの実効仕事関数を測定したところ、ゲート電極ＧＥＮではゲート電極ＧＥＰよりも小さいものとなっていた。本実施の形態３では、ゲート電極ＧＥＮの構成にあたり、ルテニウムを母材としてハフニウムを１０原子％添加しているが、この場合、ゲート電極ＧＥＮの実効仕事関数は４．８ｅＶであり、ルテニウムから構成されるゲート電極ＧＥＰの実効仕事関数は５．５ｅＶであった。
【００７８】
図１７に、ｐチャネル型ＭＯＳトランジスタＱｐに対するｎチャネル型ＭＯＳトランジスタＱｎの、ハフニウム（Ｈｆ）含有量に対する実効仕事関数の変化を示す。図１７に示すように、Ｈｆ含有量を増やすことによって、ｐチャネル型ＭＯＳトランジスタＱｐとｎチャネル型ＭＯＳトランジスタＱｎとの実効仕事関数の差が大きくなり、Ｈｆ含有量が１０原子％では０．２５ｅＶとなる。なお、Ｈｆ含有量を１０原子％より増やした場合は、実効仕事関数の差は飽和する。
【００７９】
このことから、ゲート絶縁膜ＧＩに酸化アルミニウムを用いた場合であっても、ゲート電極ＧＥＰを構成するルテニウムに対して、ゲート電極ＧＥＮを構成するルテニウムを母材としたハフニウムを含む合金は、ゲート電極材料として仕事関数をシフトするものであるといえる。本実施の形態３によれば、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極ＧＥＮ、ＧＥＰを形成することができる。
【００８０】
また、前記実施の形態２で説明したように、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮがルテニウム膜上にハフニウム膜が堆積したスタック構造の場合について説明する。図１８に、ｐチャネル型ＭＯＳトランジスタＱｐに対するｎチャネル型ＭＯＳトランジスタＱｎの、ルテニウム（Ｒｕ）膜（金属膜ＭＦ１）の膜厚に対する実効仕事関数の変化を示す。図１８に示すように、Ｒｕ膜の膜厚を１５ｎｍ以下と構成すれば、実効仕事関数の差を０．２５ｅＶとすることができる。しかしながら、１５ｎｍよりＲｕ膜の膜厚を厚くするに従い、実効仕事関数の差が小さくなり、膜厚が３０ｎｍ以上では実効仕事関数の差がなくなる。
【００８１】
このように、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮをルテニウム膜上にハフニウム膜が堆積したスタック構造とした場合であっても、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極ＧＥＮ、ＧＥＰを形成することができる。
【００８２】
（実施の形態４）
前記実施の形態１〜３では、ｐチャネル型ＭＯＳトランジスタのゲート電極およびｎチャネル型ＭＯＳトランジスタのゲート電極の母材に、ルテニウムを適用した場合について説明したが、本実施の形態２では、ルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せを適用する場合について説明する。
【００８３】
また、前記実施の形態１では、ｎチャネル型ＭＯＳトランジスタのゲート電極の母材への添加元素として、ハフニウムを適用した場合について説明したが、本実施の形態２では、ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、希土類元素のいずれか一つあるいはその組合せを適用する場合について説明する。
【００８４】
図１９は、種々の元素の仕事関数を説明するための図である。なお、図１９中には、一般的に要求されるｐチャネル型ＭＯＳトランジスタのゲート電極材料の仕事関数（Ｅｖ）の５．１ｅＶ付近、ｎチャネル型ＭＯＳトランジスタのゲート電極材料の仕事関数（Ｅｃ）の４．１ｅＶ付近にラインが示されている。
【００８５】
図１９に示すように、ルテニウム（Ｒｕ）の仕事関数は約４．７ｅＶで仕事関数（Ｅｖ）に近い。このため、前記実施の形態１〜３では、ｐチャネル型ＭＯＳトランジスタのゲート電極ＧＥＰにルテニウムを適用している。
【００８６】
また、ハフニウム（Ｈｆ）の仕事関数は約３．９ｅＶで仕事関数（Ｅｃ）より低い。仕事関数が低い金属元素ほど、電子親和力が大きくなり、酸素と反応しやすくなる、すなわち酸化安定な状態になりやすい。このため、前記実施の形態１〜３では、ｎチャネル型ＭＯＳトランジスタのゲート電極ＧＥＮとして、仕事関数（Ｅｖ）側のルテニウムを母材とし、ゲート絶縁膜ＧＩを構成するハフニウム系酸化物または酸化アルミニウムより酸化安定なハフニウムを含む合金を適用している。
【００８７】
このことから、仕事関数の小さい元素と合金を構成でき、仕事関数（Ｅｖ）付近の金属であれば、ｐチャネル型ＭＯＳトランジスタＱｐのゲート電極ＧＥＰとして適用することができ、ルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せを適用すれば良い。
【００８８】
また、ルテニウム、プラチナ、レニウム、イリジウム、ニッケル、パラジウム、コバルト、金のいずれか一つあるいはその組合せを母材として、仕事関数の小さい元素であり、ゲート絶縁膜ＧＩを構成するハフニウム系酸化物または酸化アルミニウムより酸化安定な金属を含む合金であれば、ｎチャネル型ＭＯＳトランジスタＱｎのゲート電極ＧＥＮとして適用することができる。例えば、ハフニウム、チタン、ジルコニウム、スカンジウム、イットリウム、タンタル、アルミニウム、マグネシウム、カルシウム、ストロンチウム、バリウム、希土類元素のいずれか一つあるいはその組合せを適用すれば良い。
【００８９】
なお、希土類元素は、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、プロメチウム（Ｐｍ）、サマリウム（Ｓｍ）、ユウロビウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）を合わせた１７元素をいう。添加元素としての希土類元素は、これらのいずれか一つあるいはその組合せを適用することができる。
【００９０】
このような材料を用いた場合であっても、仕事関数が互いに異なる２種類の金属材料を使用する場合に比べて少ない製造工程で、仕事関数が異なる２種類のゲート電極ＧＥＮ、ＧＥＰを形成することができる。
【００９１】
（実施の形態５）
前記実施の形態１では、ｎチャネルＭＯＳトランジスタのゲート電極が、スパッタリング法を用いて形成されたルテニウムを母材としたハフニウムを含む合金（Ｈｆ−Ｒｕ）から構成される場合について説明したが、本実施の形態５では、ハフニウムをイオン注入法でルテニウム膜へ導入して形成された合金（Ｈｆ−Ｒｕ）から構成される場合について説明する。
【００９２】
本実施の形態５におけるｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタから構成されるＣＭＯＳの製造方法を、図２０および図２１を参照して説明する。なお、図２０は前記実施の形態１で図２を参照して説明した工程に続く半導体装置の製造工程中における要部断面図である。
【００９３】
図２０に示すように、ゲート絶縁膜ＧＩ上にスパッタリング法を用いてルテニウム膜（金属膜ＭＦ１）を堆積した後、フォトリソグラフィ技術およびエッチング技術を用いてフォトレジスト膜ＰＲをｐＭＯＳ形成領域に形成する。次いで、ハフニウムをイオン注入法により、５×１０１５ｃｍ−２のドーズ量をｎＭＯＳ形成領域のルテニウム膜へ導入する。
【００９４】
続いて、図２１に示すように、フォトレジスト膜ＰＲを除去した後に、ｎＭＯＳ形成領域のルテニウム膜中のハフニウムの均質化を図る熱処理を行う。これにより、ｎＭＯＳ形成領域では、合金（Ｈｆ−Ｒｕ）から構成される金属膜ＭＦ２が形成される。次いで、ｐＭＯＳ形成領域の金属膜ＭＦ１およびｎＭＯＳ形成領域の金属膜ＭＦ４上に窒化タンタル（バリアメタル）から構成されるキャップ層ＣＬを堆積（形成）する。
【００９５】
続いて、ｎＭＯＳ形成領域およびｐＭＯＳ形成領域共に一括してエッチングによって、図６と同様に、金属膜ＭＦ２から構成されるゲート電極ＧＥＮおよび金属膜ＭＦ１から構成されるゲート電極ＧＥＰをパターン形成する。その後、前記実施の形態１において図７〜図１０を参照して説明した同様の工程（酸素欠損アニール工程を含む）を行うことによって、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから構成されるＣＭＯＳが完成する。
【００９６】
この方法によれば、前記実施の形態１で説明したようなｎＭＯＳ形成領域の金属膜ＭＦ１をエッチングによって除去し、ｎＭＯＳ形成領域のゲート絶縁膜ＧＩを露出した後、そのゲート絶縁膜ＧＩ上にスパッタリング法を用いてルテニウムを母材として、ハフニウムを含む合金（Ｈｆ−Ｒｕ）から構成される金属膜ＭＦ２を堆積（形成）する工程が省ける利点がある。
【００９７】
（実施の形態６）
前記実施の形態１では、ゲート絶縁膜、ゲート電極を形成した後にソース・ドレインを形成する場合（ゲートフォアストプロセス）について説明したが、本実施の形態６では、ソース・ドレインを形成した後にゲート絶縁膜、ゲート電極を形成する場合（ゲートラストプロセス）について説明する。
【００９８】
本実施の形態６におけるｎチャネル型ＭＯＳトランジスタおよびｐチャネル型ＭＯＳトランジスタから構成されるＣＭＯＳの製造方法を、図２２〜図２７を参照して説明する。なお、図２２は前記実施の形態１で図１を参照して説明した工程に続く半導体装置の製造工程中における要部断面図である。
【００９９】
図２２に示すように、基板ＳＵＢを熱酸化することによって、ｐ型ウエルＰＷとｎ型ウエルＮＷのそれぞれの表面に、酸化シリコンからなる絶縁膜ＤＩを形成した後、基板ＳＵＢ上にＣＶＤ法を用いて多結晶シリコン膜を堆積した後、フォトレジスト膜をマスクにしたドライエッチングでこの多結晶シリコン膜をパターニングすることにより、ｐ型ウエルＰＷとｎ型ウエルＮＷのそれぞれの絶縁膜ＤＩ上にダミーゲート電極ＤＧを形成する。なお、ダミーゲート電極ＤＧの材料は、多結晶シリコン膜に限定されるものではなく、アモルファスシリコン膜など酸化シリコン系の絶縁膜に対するエッチング選択比が高い各種絶縁材料や金属材料を使用することも可能である。
【０１００】
続いて、図２３に示すように、前記実施の形態１の図７、図８で説明した工程により、ｎ−型半導体領域ＳＡ１、ｐ−型半導体領域ＳＡ２、サイドウォールスペーサＳＳ、ｎ＋型半導体領域（ソース、ドレイン）ＳＡ３およびｐ＋型半導体領域（ソース、ドレイン）ＳＡ４を順次形成した後、基板ＳＵＢ上に堆積した層間絶縁膜ＩＬＦの表面を化学的機械研磨法で研磨、平坦化することにより、層間絶縁膜ＩＬＦの表面にダミーゲート電極ＤＧの表面を露出させる。
【０１０１】
続いて、図２４に示すように、ダミーゲート電極ＤＧをエッチングによって除去した後、ダミーゲート電極ＤＧの除去によって露出した領域の絶縁膜ＤＩをエッチングによって除去する。
【０１０２】
続いて、図２５に示すように、ダミーゲート電極ＤＧの除去によって生じた凹溝の内壁、および絶縁膜ＤＩの除去によって露出した基板ＳＵＢ（ｐ型ウエルＰＷ、ｎ型ウエルＮＷ）の表面に、前記実施の形態１の図２で説明した方法により、酸化シリコンからなる界面層を形成した上に酸化ハフニウム（ＨｆＯ２）からなるゲート絶縁膜ＧＩを形成する。なお、ゲート絶縁膜ＧＩは、ダミーゲート電極ＤＧの除去によって生じた凹溝の内部を埋め込まない程度の薄い膜厚で堆積する。
【０１０３】
続いて、図２６に示すように、ゲート絶縁膜ＧＩ上に例えばＣＶＤ法でルテニウムから構成される金属膜ＭＦ１を堆積することによって、前記凹溝の内部に金属膜ＭＦ１を充填する。
【０１０４】
続いて、前記実施の形態５において図２０で説明した工程により、ｎＭＯＳ形成領域では合金（Ｈｆ−Ｒｕ）から構成される金属膜ＭＦ２を形成し、次いで、前記凹溝の内部に充填されている金属膜ＭＦ１、ＭＦ２の一部をエッチングによって除去し、基板ＳＵＢの表面に窒化タンタル膜から構成されるキャップ層ＣＬを堆積した後、前記凹溝の外部の前記窒化タンタル膜と絶縁膜ＤＩとを化学的機械研磨法で除去する。
【０１０５】
続いて、前記実施の形態５において図２１を参照して説明した同様の工程、ｎＭＯＳ形成領域では酸化物から構成されるゲート絶縁膜ＧＩから酸素が欠損するように、基板ＳＵＢを４００℃でアニール（酸素欠損アニール）する。その後、前記実施の形態１において図９〜図１０を参照して説明した同様の工程を行うことによって、ｐチャネル型ＭＯＳトランジスタとｎチャネル型ＭＯＳトランジスタとから構成されるＣＭＯＳが完成する。
【０１０６】
ソース・ドレインを拡散させる熱処理が済んだ後に、高誘電体膜から構成させるゲート絶縁膜ＧＩ、金属膜から構成されるゲート電極ＧＥＮ、ＧＥＰを形成することによって、酸素欠損アニールを４００℃の低温度で行うことができる。これにより、ソース・ドレイン形成時の熱処理によってゲート絶縁膜ＧＩを構成する高誘電体膜とゲート電極ＧＥＮ、ＧＥＰを構成する金属膜が反応して移動度が低下するのを防止することができる。
【０１０７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０８】
例えば、前記実施の形態では、ゲート絶縁膜材料としてハフニウム系酸化物（Ｈｆ−Ｏ）および酸化アルミニウム（Ａｌ２Ｏ３）を例示したが、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、酸化ランタン（Ｌａ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）から構成されるゲート絶縁膜とした場合にも適用することができる。酸化タンタル、酸化チタン、酸化ランタン、および酸化ジルコニウムは、前記実施の形態で示した酸化アルミニウム（Ａｌ２Ｏ３）より酸素との結合が弱いものであり、ハフニウム系酸化物の酸化ハフニウム（ＨｆＯ２）よりも酸素との結合が同程度あるいはそれよりも強いものである。したがって、酸化タンタル、酸化チタン、酸化ランタン、および酸化ジルコニウム（酸化物）よりも酸化安定な金属を含む合金でゲート電極を構成することによって、酸化物に酸素欠損が形成されてダイポールが発生し、仕事関数が低下する。
【産業上の利用可能性】
【０１０９】
本発明は、半導体装置、特に、酸化シリコン（ＳｉＯ２）よりも比誘電率が高い材料で構成されたゲート絶縁膜、および金属材料で構成されたゲート電極を有するＭＯＳトランジスタを備えた半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図２】図１に続く半導体装置の製造工程中における要部断面図である。
【図３】図２に続く半導体装置の製造工程中における要部断面図である。
【図４】図３に続く半導体装置の製造工程中における要部断面図である。
【図５】図４に続く半導体装置の製造工程中における要部断面図である。
【図６】図５に続く半導体装置の製造工程中における要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】ゲート電極およびゲート絶縁膜をそれぞれＨｆ−ＲｕおよびＨｆＯ２とした場合の、Ｈｆ含有量に対する実効仕事関数の変化のグラフである。
【図１２】ゲート電極およびゲート絶縁膜の原子配列状態を説明するための模式図であり、（ａ）はｐＭＯＳ形成領域、（ｂ）はｎＭＯＳ形成領域が示されている。
【図１３】本発明の実施の形態２における半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中における要部断面図である。
【図１５】図１４に続く半導体装置の製造工程中における要部断面図である。
【図１６】ゲート電極およびゲート絶縁膜をそれぞれＨｆ／Ｒｕスタック構造およびＨｆＯ２とした場合の、Ｒｕ膜厚に対する実効仕事関数の変化のグラフである。
【図１７】ゲート電極およびゲート絶縁膜をそれぞれＨｆ−ＲｕおよびＡｌ２Ｏ３とした場合の、Ｈｆ含有量に対する実効仕事関数の変化のグラフである。
【図１８】ゲート電極およびゲート絶縁膜をそれぞれＨｆ／Ｒｕスタック構造およびＡｌ２Ｏ３とした場合の、Ｒｕ膜厚に対する実効仕事関数の変化のグラフである。
【図１９】種々の元素の仕事関数をプロットした図である。
【図２０】本発明の実施の形態５における半導体装置の製造工程中の要部断面図である。
【図２１】図２１に続く半導体装置の製造工程中における要部断面図である。
【図２２】本発明の実施の形態６における半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中における要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中における要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中における要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中における要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中における要部断面図である。
【符号の説明】
【０１１１】
ＣＨ  コンタクトホール
ＤＧ  ダミーゲート電極
ＤＩ  絶縁膜
ＧＥＮ、ＧＥＰ  ゲート電極
ＧＩ  ゲート絶縁膜
ＨＭ  ハードマスク
ＩＬＦ  層間絶縁膜
ＩＳＯ  素子分離溝
ＭＦ１、ＭＦ２、ＭＦ３  金属膜
ＭＬ  メタル配線
ＮＷ  ｎ型ウエル
Ｑｎ  ｎチャネル型ＭＯＳトランジスタ
Ｑｐ  ｐチャネル型ＭＯＳトランジスタ
ＰＧ  プラグ
ＰＲ  フォトレジスト膜
ＰＷ  ｐ型ウエル
ＳＡ１  ｎ−型半導体領域
ＳＡ２  ｐ−型半導体領域
ＳＡ３  ｎ＋型半導体領域（ソース・ドレイン）
ＳＡ４  ｐ＋型半導体領域（ソース・ドレイン）
ＳＵＢ  基板
ＳＳ  サイドウォールスペーサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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