(57)【要約】【課題】電源立ち上げ時における誤作動信号の発生を抑制することのできる出力バッファ回路を提供する。【解決手段】出力バッファ回路１は、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とするデータ入力信号Ａに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｂを出力する第１レベルコンバータ回路２１を備えた。また、グランドと半導体チップコア側の電源電位ＶＤＬとを振幅範囲とする制御入力信号Ｃに基づいて、グランドと外部出力インターフェース電源電位ＶＤＨとを振幅範囲とする信号Ｄを出力する第２レベルコンバータ回路２２を備えた。この信号Ｂ，Ｄに基づいて３値を出力する出力回路３０を備えた。第１レベルコンバータ回路２１の入力端子（ノードＮ１３）と、第１レベルコンバータ回路２１の出力端子（ノードＮ１４）との間にコンデンサＣ１からなるタイミング調整回路Ｔ１を接続した。【選択図】図１
2008035385.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップコア側の電源電位とグランド基準電位とを振幅範囲とするデータ入力信号に基づいて、前記半導体チップコア側の電源電位とは異なる電圧に設定された外部出力インターフェース電源電位と前記グランド基準電位とを振幅範囲とする第１信号を出力する第１レベルコンバータと、
前記半導体チップコア側の電源電位と前記グランド基準電位とを振幅範囲とする制御入力信号に基づいて、前記外部出力インターフェース電源電位と前記グランド基準電位とを振幅範囲とする第２信号を出力する第２レベルコンバータと、
前記第１信号と前記第２信号とに基づいて、前記グランド基準電位（ローレベル）、前記外部出力インターフェース電源電位（ハイレベル）及びハイインピーダンスの３値を出力信号として出力する出力回路とを備えた出力バッファ回路において、
電源立ち上げ時において、前記第２信号に対する前記第１信号の立ち下がり遅延を補償するタイミング調整回路を備えたことを特徴とする出力バッファ回路。
【請求項２】
前記タイミング調整回路は、電源立ち上げ時における前記第１信号の立ち下がりを進相させるようにタイミングを調整する第１調整回路を含むことを特徴とする請求項１に記載の出力バッファ回路。
【請求項３】
前記外部出力インターフェース電源電位は、前記半導体チップコア側の電源電位よりも高い電圧に設定され、
前記第１調整回路は、電源立ち上げ時に、データ入力信号に基づいたハイレベルの信号が入力される第１レベルコンバータの入力側トランジスタのゲートと、前記第１信号が出力される第１レベルコンバータの出力端子との間に接続される容量素子を含むことを特徴とする請求項２に記載の出力バッファ回路。
【請求項４】
前記第１調整回路は、前記第１信号が出力される前記第１レベルコンバータの出力端子にゲートとドレインとが接続され、ソースが前記グランド基準電位側に接続される第１のＮチャネルＭＯＳトランジスタを含むことを特徴とする請求項２又は３に記載の出力バッファ回路。
【請求項５】
前記第１調整回路は、前記第１のＮチャネルＭＯＳトランジスタのソースと前記グランド基準電位との間に接続される高抵抗素子を含むことを特徴とする請求項４に記載の出力バッファ回路。
【請求項６】
前記第１調整回路は、ゲートが前記第１レベルコンバータの出力端子に接続され、ドレインが前記第１のＮチャネルＭＯＳトランジスタのソースに接続され、ソースが前記グランド基準電位に接続されて、高オン抵抗値を有する第２のＮチャネルＭＯＳトランジスタを含むことを特徴とする請求項４に記載の出力バッファ回路。
【請求項７】
前記タイミング調整回路は、電源立ち上げ時における前記第２信号の立ち下がりを遅相させるようにタイミングを調整する第２調整回路を含むことを特徴とする請求項１〜６のいずれか１つに記載の出力バッファ回路。
【請求項８】
前記第２信号を出力する前記第２レベルコンバータの出力端子は、出力回路のインバータ回路に接続され、
前記第２調整回路は、前記インバータ回路と並列に接続される容量素子を含むことを特徴とする請求項７に記載の出力バッファ回路。
【請求項９】
前記第２調整回路は、前記第２レベルコンバータの出力端子と前記外部出力インターフェース電源電位との間に接続される容量素子を含むことを特徴とする請求項７又は８に記載の出力バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の出力バッファ回路に係り、詳しくはスリーステート型の出力バッファ回路に関するものである。近年の半導体装置では、低消費電力化を図るため、内部回路は半導体装置外部の信号レベルに比べて低いレベルの信号を扱うように構成されている。すなわち、内部回路の動作電源電圧は、半導体装置外部の信号レベルに比べて低く設定されている。このため、半導体装置では、内部回路の信号レベルを外部の信号レベルに変換するレベルコンバータを有する出力バッファ回路が備えられている。
【背景技術】
【０００２】
２種類の電源電圧で動作する従来の半導体装置の出力バッファ回路１００を図１２に従って説明する。
出力バッファ回路１００は、半導体装置の内部回路（図示略）からデータ入力信号Ａと、制御入力信号Ｃとが入力され、それら入力信号Ａ，Ｃに基づいて、Ｈレベル、Ｌレベル及びハイインピーダンスの３値を出力するスリーステート型で構成されている。
【０００３】
この出力バッファ回路１００は、大きく分けて、入力信号Ａ，Ｃの信号レベルを変換して出力するレベルコンバータ部１１０と、レベルコンバータ部１１０から入力される信号に基づいて出力信号ＯＵＴを外部出力端子ＥＸに出力する出力回路１３０とから構成されている。
【０００４】
レベルコンバータ部１１０は、第１レベルコンバータ１１０ａと第２レベルコンバータ１１０ｂとから構成されている。第１レベルコンバータ１１０ａには、半導体チップコア側の電源電位ＶＤＬで動作するコア回路からデータ入力信号Ａが入力されるとともに、データ入力信号Ａの反転信号Ａバーが入力される。これら信号Ａ，Ａバーは、一方がグランドレベル（Ｌレベル）、他方が半導体チップコア側の電源電位ＶＤＬ（Ｈレベル）となる信号である。第１レベルコンバータ１１０ａは、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する信号Ａ，Ａバーを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して信号Ｂとして出力回路１３０に出力する。
【０００５】
詳しくは、データ入力信号ＡがＨレベル、反転信号ＡバーがＬレベルとなれば、トランジスタＴＮ１１がオフされるとともに、トランジスタＴＮ１２がオンされる。トランジスタＴＮ１２がオンされると、トランジスタＴＰ１１は、そのゲートがグランドと接続されるためオンされる。トランジスタＴＰ１１がオンされると、トランジスタＴＰ１２は、そのゲートが外部出力インターフェース電源電位と接続されるためオフされる。このとき、トランジスタＴＮ１１，ＴＰ１１間のノードＮ１１の電位は外部出力インターフェース電源電位ＶＤＨレベルとなり、ノードＮ１１から出力回路１３０に外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）の信号Ｂが出力される。
【０００６】
反対に、データ入力信号ＡがＬレベル、反転信号ＡバーがＨレベルとなれば、トランジスタＴＮ１１がオンされるとともに、トランジスタＴＮ１２がオフされる。トランジスタＴＮ１１がオンされると、トランジスタＴＰ１２は、そのゲートがグランドに接続されるためオンされる。トランジスタＴＰ１２がオンされると、トランジスタＴＰ１１は、そのゲートが外部出力インターフェース電源電位ＶＤＨと接続されるためオフされる。このとき、ノードＮ１１の電位はグランドレベルとなり、ノードＮ１１から出力回路１３０にグランドレベル（Ｌレベル）の信号Ｂが出力される。
【０００７】
同様に、第２レベルコンバータ１１０ｂには、内部回路から制御入力信号Ｃとその反転信号Ｃバーが入力される。第２レベルコンバータ１１０ｂは、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する信号Ｃ，Ｃバーを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して信号Ｄとして出力回路１３０に出力する。
【０００８】
出力回路１３０は、論理制御回路１４０と最終段バッファ１５０とから構成されている。論理制御回路１４０は、レベルコンバータ部１１０から入力される信号Ｂ，Ｄに基づいて、最終段バッファ１５０のトランジスタＴＰ５０，ＴＮ５０に外部出力インターフェース電源電位ＶＤＨレベルあるいはグランドレベルの信号Ｅ，Ｆをそれぞれ出力する。
【０００９】
詳しくは、信号Ｄが外部出力インターフェース電源電位ＶＤＨレベル（制御入力信号Ｃが半導体チップコア側の電源電位ＶＤＬレベル）の場合には、信号ＢがＨレベルであろうとＬレベルであろうと、トランジスタＴＰ５０にＨレベル（外部出力インターフェース電源電位ＶＤＨレベル）の信号Ｅが入力され、トランジスタＴＮ５０にＬレベル（グランドレベル）の信号Ｆが入力される。このとき、両トランジスタＴＰ５０，ＴＮ５０が共にオフされるため、トランジスタＴＰ５０，ＴＮ５０間のノードＮ５０はハイインピーダンスに設定される。
【００１０】
一方、信号Ｄがグランドレベル（制御入力信号Ｃがグランドレベル）であって、信号Ｂが外部出力インターフェース電源電位ＶＤＨレベル（データ入力信号Ａが半導体チップコア側の電源電位ＶＤＬレベル）の場合には、トランジスタＴＰ５０にＬレベルの信号Ｅが入力され、トランジスタＴＮ５０にＬレベルの信号Ｆが入力される。このとき、トランジスタＴＰ５０がオンされ、トランジスタＴＮ５０がオフされるため、ノードＮ５０から外部出力インターフェース電源電位ＶＤＨ（Ｈレベル）の出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００１１】
また、信号Ｄがグランドレベルであって、信号Ｂがグランドレベル（データ入力信号Ａがグランドレベル）の場合には、トランジスタＴＰ５０にＨレベルの信号Ｅが入力され、トランジスタＴＮ５０にＨレベルの信号Ｆが入力される。このとき、トランジスタＴＰ５０がオフされ、トランジスタＴＮ５０がオンされるため、ノードＮ５０からはグランドレベル（Ｌレベル）の出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００１２】
なお、このようなスリーステート型の出力バッファ回路としては、例えば特許文献１が知られている。
【特許文献１】特開平１０−２８５０１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、このような出力バッファ回路１００では、各レベルコンバータ１１０ａ，１１０ｂ内の寄生容量が異なると、電源立ち上げ時に、第１レベルコンバータ１１０ａから出力される信号Ｂと、第２レベルコンバータ１１０ｂから出力される信号Ｄとの間に、信号遅延Ｓｋｅｗ（図１３（ｂ）参照）が発生する。とくに、第１レベルコンバータ１１０ａの寄生容量が第２レベルコンバータ１１０ｂのそれに比べて大きくなると、図１３（ｂ）に示すように、信号Ｄに対して信号Ｂが遅延する。ここで、このような寄生容量の大きさは、各レベルコンバータ１１０ａ，１１０ｂを構成するトランジスタ等の素子の配置位置によって変わる配線長や上層レイヤの電源配線の種類に依存して変動する。そして、上記信号遅延Ｓｋｅｗによって、出力信号ＯＵＴとして図１３（ｄ）に示すような誤作動信号ＳＨが発生することが本発明者らによって明らかにされた。
【００１４】
以下に、電源立ち上げ時に、Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが入力された場合に発生する誤作動信号ＳＨについて説明する。
図１３（ａ）に示すように、電源立ち上げ時には、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨがそれぞれ所定の傾きで立ち上がる。また、Ｈレベルとなる反転信号Ａバー，Ｃバーは、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従して上昇する。このとき、反転信号Ａバー，Ｃバーの信号レベルがそれぞれトランジスタＴＮ１１，ＴＮ２１のしきい値を超えるまでは、図１３（ｂ）に示すように、各レベルコンバータ１１０ａ，１１０ｂから出力される信号Ｂ，Ｄの信号レベルが外部出力インターフェース電源電位ＶＤＨの立ち上がりに追従して上昇する。そして、反転信号Ａバー，ＣバーがそれぞれトランジスタＴＮ１１，ＴＮ２１のしきい値を超えると、同トランジスタＴＮ１１，ＴＮ２１がオンされて、信号Ｂ，Ｄはグランドレベル（Ｌレベル）まで立ち下がる。しかし、前述のように、第１レベルコンバータ１１０ａの寄生容量が第２レベルコンバータ１１０ｂのそれに比べて大きくなると、信号Ｄに対して信号Ｂが遅延して立ち下がる。この信号Ｂ，Ｄで発生した信号遅延Ｓｋｅｗは、バッファ内レーシングによってその遅延を保持したまま、最終段バッファ１５０のトランジスタＴＰ５０，ＴＮ５０に入力される。すると、図１３（ｃ）に示すように、トランジスタＴＰ５０，ＴＮ５０に入力される信号Ｅ，Ｆが共にＬレベルになるタイミングが生じる。これにより、ＰチャネルＭＯＳトランジスタＴＰ５０がオンされて、ＮチャネルＭＯＳトランジスタＴＮ５０がオフされるため、図１３（ｄ）に示すように、出力信号ＯＵＴとして外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従するＨレベルの誤作動信号ＳＨが一瞬発生し、電源立ち上げ初期動作状態における誤作動の原因となるおそれがある。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は、電源立ち上げ時における誤作動信号の発生を抑制することのできる出力バッファ回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、請求項１に記載の発明は、グランド基準電位と半導体チップコア側の電源電位とを振幅範囲とするデータ入力半導体チップコア側の電源電位とグランド基準電位とを振幅範囲とするデータ入力信号に基づいて、前記半導体チップコア側の電源電位とは異なる電圧に設定された外部出力インターフェース電源電位と前記グランド基準電位とを振幅範囲とする第１信号を出力する第１レベルコンバータと、前記半導体チップコア側の電源電位と前記グランド基準電位とを振幅範囲とする制御入力信号に基づいて、前記外部出力インターフェース電源電位と前記グランド基準電位とを振幅範囲とする第２信号を出力する第２レベルコンバータと、前記第１信号と前記第２信号とに基づいて、前記グランド基準電位（ローレベル）、前記外部出力インターフェース電源電位（ハイレベル）及びハイインピーダンスの３値を出力信号として出力する出力回路とを備えた出力バッファ回路において、電源立ち上げ時において、前記第２信号に対する前記第１信号の立ち下がり遅延を補償するタイミング調整回路を備えたものである。
【００１７】
前述したように、第１信号及び第２信号は、データ入力信号及び制御入力信号に基づいて、共にグランド基準電位の信号レベルが出力される場合であっても、電源立ち上げ時においては外部出力インターフェース電源電位の立ち上がりレベルに追従してその信号レベルが上昇する。そして、第１信号及び第２信号は、所定時間経過後にグランド基準電位まで立ち下がる。ここで、所定時間は、第１及び第２レベルコンバータが安定して動作するまでの時間である。上記構成によれば、タイミング調整回路によって、このときの第２信号に対する第１信号の遅延の発生を抑制することができる。従って、グランド基準電位の第１及び第２信号が出力されるはずにも関わらず、外部出力インターフェース電源電位の第１信号とグランド基準電位の第２信号とが出力されることを抑制することができるため、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００１８】
請求項２に記載の発明は、前記タイミング調整回路は、電源立ち上げ時における前記第１信号の立ち下がりを進相させるようにタイミングを調整する第１調整回路を含むものである。
【００１９】
この構成によれば、第１調整回路によって第１信号を速く立ち下げることができるため、第２信号に対する第１信号の遅延の発生を好適に抑制することができる。従って、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００２０】
請求項３に記載の発明は、前記外部出力インターフェース電源電位は、前記半導体チップコア側の電源電位よりも高い電圧に設定され、前記第１調整回路は、電源立ち上げ時に、データ入力信号に基づいたハイレベルの信号が入力される第１レベルコンバータの入力側トランジスタのゲート端子と、前記第１信号が出力される第１レベルコンバータの出力端子との間に接続される容量素子を含むものである。
【００２１】
この構成によれば、電源立ち上げ時において、第２信号は、半導体チップコア側の電源電位よりも高い電圧に設定された外部出力インターフェース電源電位の立ち上がりレベルに追従してその信号レベルが上昇する。また、入力側トランジスタに入力されるＨレベルの信号は、半導体チップコア側の電源電位の立ち上がりレベルに追従してその信号レベルが上昇する。従って、第２信号は、入力側トランジスタに入力されるＨレベルの信号よりも速く信号レベルが上昇する。そして、容量素子によって、第２信号の信号レベルの変化を速やかにＨレベルの信号の信号レベルに反映させることができる。これによって、Ｈレベルの信号は、その信号レベルが従来に比べて速やかに上昇するため、早期に入力側トランジスタをオンさせて、第１レベルコンバータを安定に動作させることができる。従って、各レベルコンバータの寄生容量の違いによって第１信号の伝達時間が長くなったとしても、第２信号に対する第１信号の遅延の発生を抑制することができる。その結果、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００２２】
請求項４に記載の発明は、前記第１調整回路は、前記第１信号が出力される前記第１レベルコンバータの出力端子にゲートとドレインとが接続され、ソースが前記グランド基準電位側に接続される第１のＮチャネルＭＯＳトランジスタを含むものである。
【００２３】
この構成によれば、電源立ち上げ時において、外部出力インターフェース電源電位の立ち上がりレベルに追従する第１信号がしきい値に達することによって、第１のＮチャネルＭＯＳトランジスタがオンされる。これによって、第１レベルコンバータの出力端子がグランド基準電位と接続されるため、出力端子の電位、すなわち第１信号の信号レベルがグランド基準電位に引き下げられる。この第１信号の信号レベルの引き下げは、第１及び第２レベルコンバータの動作が安定する前に起こるため、第２信号よりも速く第１信号をグランド基準電位に立ち下げることができる。これによって、第２信号に対する第１信号の遅延の発生を抑制することができるため、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００２４】
請求項５に記載の発明は、前記第１調整回路は、前記第１のＮチャネルＭＯＳトランジスタのソースと前記グランド基準電位との間に接続される高抵抗素子を含むものである。
この構成によれば、電源レベルが安定した状態での動作時に、Ｈレベルの第１信号が出力されても、高抵抗素子によって出力端子からグランド基準電位に向かう電流パスが発生することを好適に抑制することができる。
【００２５】
請求項６に記載の発明は、前記第１調整回路は、ゲートが前記第１レベルコンバータの出力端子に接続され、ドレインが前記第１のＮチャネルＭＯＳトランジスタのソースに接続され、ソースが前記低電位側電源に接続されて、高オン抵抗値を有する第２のＮチャネルＭＯＳトランジスタを含むものである。
【００２６】
この構成によれば、電源レベルが安定した状態での動作時に、Ｈレベルの第１信号が出力されても、第２のＮチャネルＭＯＳトランジスタによって出力端子からグランド基準電位に向かう電流パスが発生することを好適に抑制することができる。
【００２７】
請求項７に記載の発明は、前記タイミング調整回路は、電源立ち上げ時における前記第２信号の立ち下がりを遅相させるようにタイミングを調整する第２調整回路を含むものである。
【００２８】
この構成によれば、第２調整回路によって第２信号の立ち下がりを遅延させることができるため、第２信号に対する第１信号の遅延の発生を好適に抑制することができる。従って、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００２９】
請求項８に記載の発明は、前記第２信号を出力する前記第２レベルコンバータの出力端子は、出力回路のインバータ回路に接続され、前記第２調整回路は、前記インバータ回路と並列に接続される容量素子を含むものである。
【００３０】
この構成によれば、容量素子によって第２信号の立ち下がりを遅延させることができるため、第２信号に対する第１信号の遅延の発生を好適に抑制することができる。従って、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【００３１】
請求項９に記載の発明は、前記第２調整回路は、前記第２レベルコンバータの出力端子と前記外部出力インターフェース電源電位との間に接続される容量素子を含むものである。
【００３２】
この構成によれば、容量素子によって第２信号の立ち下がりを遅延させることができるため、第２信号に対する第１信号の遅延の発生を好適に抑制することができる。従って、第２信号に対する第１信号の遅延によって発生する可能性のある誤作動信号の発生を好適に抑制することができる。
【発明の効果】
【００３３】
以上説明したように、本発明によれば、電源立ち上げ時における誤作動信号の発生を抑制することが可能な出力バッファ回路を提供することができる。
【発明を実施するための最良の形態】
【００３４】
（第一実施形態）
以下、本発明を具体化した第一実施形態を図１〜図３に従って説明する。
図１に示すように、出力バッファ回路１は、大きく分けて、半導体装置の内部回路（図示略）から入力される入力信号の信号レベルを変換して出力するレベルコンバータ部１０と、レベルコンバータ部１０から入力される信号に基づいて出力信号ＯＵＴを外部出力端子ＥＸに出力する出力回路３０と、タイミング調整回路Ｔ１とから構成されている。
【００３５】
レベルコンバータ部１０は、内部回路から入力されるデータ入力信号Ａに基づいて、そのデータ入力信号Ａをレベル変換して出力回路３０に出力する第１レベルコンバータ１０ａと、内部回路から入力される制御入力信号Ｃに基づいて、その制御入力信号Ｃをレベル変換して出力回路３０に出力する第２レベルコンバータ１０ｂとから構成されている。
【００３６】
第１レベルコンバータ１０ａは、第１入力回路１１と第１レベルコンバータ回路２１とを備えている。第１入力回路１１は、第１及び第２インバータ回路１１ａ，１１ｂから構成されている。各インバータ回路１１ａ，１１ｂの電源端子は、それぞれ半導体チップコア側の電源電位ＶＤＬとグランド基準電位に接続される。第１インバータ回路１１ａは、データ入力信号Ａが入力され、そのデータ入力信号Ａを論理反転し半導体チップコア側の電源電位ＶＤＬ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号ＡＩを出力する。第２インバータ回路１１ｂは、第１インバータ回路１１ａから信号ＡＩが入力されて、その信号ＡＩを論理反転し半導体チップコア側の電源電位ＶＤＬ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号ＡＴを出力する。従って、第１入力回路１１は、振幅がグランドレベルから半導体チップコア側の電源電位ＶＤＬまでの相補な信号ＡＴ，ＡＩを出力する。
【００３７】
第１レベルコンバータ回路２１には、信号ＡＩ及び信号ＡＴが入力される。第１インバータ回路１１ａから出力される信号ＡＩは、ＮチャネルＭＯＳトランジスタＴＮ１１のゲートに供給され、第２インバータ回路１１ｂから出力される信号ＡＴは、ＮチャネルＭＯＳトランジスタＴＮ１２のゲートに供給される。両トランジスタＴＮ１１，ＴＮ１２のソースはグランドに接続される。
【００３８】
トランジスタＴＮ１１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１１のドレインに接続され、トランジスタＴＮ１２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ１２のドレインに接続される。ＰチャネルＭＯＳトランジスタＴＰ１１，ＴＰ１２のソースは外部出力インターフェース電源電位ＶＤＨに接続される。
【００３９】
トランジスタＴＮ１１，ＴＰ１１間のノードＮ１１は、トランジスタＴＰ１２のゲートに接続され、トランジスタＴＮ１２，ＴＰ１２間のノードＮ１２は、トランジスタＴＰ１１のゲートに接続される。また、ノードＮ１１は、出力回路３０に接続され、このノードＮ１１から外部出力インターフェース電源電位ＶＤＨ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号Ｂが出力回路３０に出力される。すなわち、第１レベルコンバータ回路２１は、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する相補な信号ＡＴ，ＡＩを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して、信号Ｂとして出力回路３０に出力する。
【００４０】
第２レベルコンバータ１０ｂは、第２入力回路１２と第２レベルコンバータ回路２２とを備えている。第２入力回路１２は、第１及び第２インバータ回路１２ａ，１２ｂから構成されている。各インバータ回路１２ａ，１２ｂの電源端子は、それぞれ半導体チップコア側の電源電位ＶＤＬとグランド基準電位に接続されている。第１インバータ回路１２ａは、制御入力信号Ｃが入力され、その制御入力信号Ｃを論理反転し半導体チップコア側の電源電位ＶＤＬ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号ＣＩを出力する。第２インバータ回路１２ｂは、第１インバータ回路１２ａから信号ＣＩが入力されて、その信号ＣＩを論理反転し半導体チップコア側の電源電位ＶＤＬ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号ＣＴを出力する。従って、第２入力回路１２は、振幅がグランドレベルから半導体チップコア側の電源電位ＶＤＬまでの相補な信号ＣＴ，ＣＩを出力する。
【００４１】
第２レベルコンバータ回路２２には、信号ＣＩ及び信号ＣＴが入力される。第１インバータ回路１２ａから出力される信号ＣＩは、ＮチャネルＭＯＳトランジスタＴＮ２１のゲートに供給され、第２インバータ回路１２ｂから出力される信号ＣＴは、ＮチャネルＭＯＳトランジスタＴＮ２２のゲートに供給される。両トランジスタＴＮ２１，ＴＮ２２のソースはグランドに接続される。
【００４２】
トランジスタＴＮ２１のドレインは、ＰチャネルＭＯＳトランジスタＴＰ２１のドレインに接続され、トランジスタＴＮ２２のドレインは、ＰチャネルＭＯＳトランジスタＴＰ２２のドレインに接続される。トランジスタＴＰ２１，ＴＰ２２のソースは外部出力インターフェース電源電位ＶＤＨに接続される。
【００４３】
トランジスタＴＮ２１，ＴＰ２１間のノードＮ２１は、トランジスタＴＰ２２のゲートに接続され、トランジスタＴＮ２２，ＴＰ２２間のノードＮ２２は、トランジスタＴＰ２１のゲートに接続される。また、ノードＮ２１は、出力回路３０に接続され、このノードＮ２１から外部出力インターフェース電源電位ＶＤＨ（Ｈレベル）又はグランドレベル（Ｌレベル）の信号Ｄが出力回路３０に出力される。すなわち、第２レベルコンバータ回路２２は、グランドレベルから半導体チップコア側の電源電位ＶＤＬまでの振幅を有する相補な信号ＣＴ，ＣＩを、グランドレベルから外部出力インターフェース電源電位ＶＤＨまでの振幅にレベル変換して、信号Ｄとして出力回路３０に出力する。
【００４４】
タイミング調整回路Ｔ１は、第１レベルコンバータ回路２１のトランジスタＴＮ１１のゲート端子と、出力回路３０に接続される第１レベルコンバータ回路２１における出力端子との間に接続されるコンデンサＣ１によって構成されている。なお、タイミング調整回路Ｔ１とトランジスタＴＮ１１のゲート端子との接続点をノードＮ１３とし、タイミング調整回路Ｔ１と第１レベルコンバータ回路２１の出力端子との接続点をノードＮ１４とする。このタイミング調整回路Ｔ１は、電源立ち上げ時において、第２レベルコンバータ１０ｂから出力される信号Ｄに対する第１レベルコンバータ１０ａから出力される信号Ｂの信号遅延Ｓｋｅｗの発生を抑制するように機能する。
【００４５】
出力回路３０は、論理制御回路４０及び最終段バッファ５０から構成されている。論理制御回路４０は、５つのインバータ回路４１，４２，４３，４４，４５と、それらインバータ回路４１〜４５とそれぞれ接続されるＮＯＲ回路４６及びＮＡＮＤ回路４７とを備えている。なお、図示は省略するが、インバータ回路４１〜４５の電源端子は、それぞれ外部出力インターフェース電源電位ＶＤＨとグランド基準電位とに接続される。
【００４６】
インバータ回路４１は、第１レベルコンバータ１０ａから信号Ｂが入力され、その信号Ｂを論理反転して、論理反転された信号ＢＩをＮＯＲ回路４６の入力端子に出力するとともに、信号ＢＩをＮＡＮＤ回路４７の入力端子に出力する。インバータ回路４２は、第２レベルコンバータ１０ｂから信号Ｄが入力され、その信号Ｄを論理反転して、論理反転された信号ＤＩをインバータ回路４３に出力するとともに、信号ＤＩをＮＡＮＤ回路４７の入力端子に出力する。インバータ回路４３は、インバータ回路４２から信号ＤＩが入力され、その信号ＤＩを論理反転して信号Ｄと同等の信号レベルを有する信号ＤＴをＮＯＲ回路４６の入力端子に出力する。
【００４７】
ＮＯＲ回路４６は、入力端子に入力される信号ＢＩ及び信号ＤＴに基づいて、信号Ｅをインバータ回路４４に出力する。インバータ回路４４は、ＮＯＲ回路４６から信号Ｅが入力され、その信号Ｅを論理反転して反転信号Ｅバーを最終段バッファ５０に出力する。
【００４８】
ＮＡＮＤ回路４７は、入力端子に入力される信号ＢＩ及び信号ＤＩに基づいて、信号Ｆをインバータ回路４５に出力する。インバータ回路４５は、ＮＡＮＤ回路４７から信号Ｆが入力され、その信号Ｆを論理反転して反転信号Ｆバーを最終段バッファ５０に出力する。
【００４９】
最終段バッファ５０は、ＰチャネルＭＯＳトランジスタＴＰ５０とＮチャネルＭＯＳトランジスタＴＮ５０とを備えている。インバータ回路４４から入力される反転信号Ｅバーは、ＰチャネルＭＯＳトランジスタＴＰ５０のゲートに供給され、インバータ回路４５から出力される反転信号Ｆバーは、ＮチャネルＭＯＳトランジスタＴＮ５０のゲートに供給される。トランジスタＴＰ５０は、そのソースが外部出力インターフェース電源電位ＶＤＨに接続され、ドレインがトランジスタＴＮ５０のドレインに接続される。トランジスタＴＮ５０のソースはグランドに接続される。
【００５０】
トランジスタＴＰ５０．ＴＮ５０間のノードＮ５０は、外部出力端子ＥＸと接続され、このノードＮ５０から出力信号ＯＵＴが出力される。
次に、このように構成された出力バッファ回路１の各電源の電圧レベルが安定した状態における動作について図２に従って説明する。
【００５１】
まず、Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが入力される場合について説明する。
Ｌレベルのデータ入力信号が入力されると、信号ＡＩがＨレベル、信号ＡＴがＬレベルとなり、トランジスタＴＮ１１がオンされるとともに、トランジスタＴＮ１２がオフされる。トランジスタＴＮ１１がオンされると、トランジスタＴＰ１２は、そのゲートがグランドと接続されるためオンされる。トランジスタＴＰ１２がオンされると、トランジスタＴＰ１１は、そのゲートが外部出力インターフェース電源電位ＶＤＨと接続されるためオフされる。このとき、トランジスタＴＮ１１，ＴＰ１１間のノードＮ１１の電位がグランドレベルとなり、ノードＮ１１からグランドレベル（Ｌレベル）の信号Ｂがインバータ回路４１に出力される。
【００５２】
一方、Ｌレベルの制御入力信号Ｃが入力されると、信号ＣＩがＨレベル、信号ＣＴがＬレベルとなり、トランジスタＴＮ２１がオンされるとともに、トランジスタＴＮ２２がオフされる。トランジスタＴＮ２１がオンされると、トランジスタＴＰ２２は、そのゲートがグランドと接続されるためオンされる。トランジスタＴＰ２２がオンされると、トランジスタＴＰ２１は、そのゲートが外部出力インターフェース電源電位ＶＤＨと接続されるためオフされる。このとき、トランジスタＴＮ１１，ＴＰ１１間のノードＮ２１の電位がグランドレベルとなり、ノードＮ２１からグランドレベル（Ｌレベル）の信号Ｄがインバータ回路４２に出力される。
【００５３】
インバータ回路４１にＬレベルの信号Ｂ、インバータ回路４２にＬレベルの信号Ｄが入力されると、ＮＯＲ回路４６には、Ｈレベルの信号ＢＩとＬレベルの信号ＤＴとが入力されるとともに、ＮＡＮＤ回路４７には、Ｈレベルの信号ＢＩとＨレベルの信号ＤＩとが入力される。すると、ＮＯＲ回路４６からインバータ回路４４にＬレベルの信号Ｅが出力され、インバータ回路４４からＰチャネルＭＯＳトランジスタＴＰ５０にＨレベルの信号Ｅバーが出力される。また、ＮＡＮＤ回路４７からインバータ回路４５にＬレベルの信号Ｆが出力され、インバータ回路４５からＮチャネルＭＯＳトランジスタＴＮ５０にＨレベルの信号Ｆバーが出力される。
【００５４】
そして、Ｈレベルの信号Ｅバーに応答してＰチャネルＭＯＳトランジスタＴＰ５０がオフされ、Ｈレベルの信号Ｆバーに応答してＮチャネルＭＯＳトランジスタＴＮ５０がオンされる。これによって、トランジスタＴＰ５０，ＴＮ５０間のノードＮ５０の電位がグランドレベル（Ｌレベル）となり、ノードＮ５０からＬレベルの出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００５５】
次に、時刻ｔ１からデータ入力信号ＡがＬレベルからＨレベルに立ち上がると、信号ＡＩがＬレベル、信号ＡＴがＨレベルとなり、トランジスタＴＮ１１がオフされるとともに、トランジスタＴＮ１２がオンされる。すると、トランジスタＴＰ１１がオンされ、トランジスタＴＰ１２がオフされる。このとき、ノードＮ１１の電位が外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）となり、ノードＮ１１からＨレベルの信号Ｂがインバータ回路４１に出力される。なお、信号ＡＩがＨレベルからＬレベルに立ち下がる瞬間（時刻ｔ１）には、信号ＢもＬレベルであり、ノードＮ１３，Ｎ１４間で電位差が生じないため、コンデンサＣ１は充放電されない。また、信号ＢがＬレベルからＨレベルに立ち上がる瞬間（時刻ｔ２）には、第１レベルコンバータ回路２１の各トランジスタの動作が既に確定して、第１レベルコンバータ回路２１が安定に動作しているため、第１レベルコンバータ回路２１に入出力される信号Ｂ，Ｄの信号レベルはコンデンサＣ１の影響をほとんど受けない。
【００５６】
そして、Ｈレベルの信号ＢとＬレベルの信号Ｄが出力回路３０に入力されると、ＮＯＲ回路４６からインバータ回路４４を介してＬレベルの信号Ｅバーが出力され、ＮＡＮＤ回路４７からインバータ回路４５を介してＬレベルの信号Ｆバーが出力される。これらＬレベルの信号Ｅバー，Ｆバーにそれぞれ応答して、ＰチャネルＭＯＳトランジスタＴＰ５０がオンされ、ＮチャネルＭＯＳトランジスタＴＮ５０がオフされる。これによって、ノードＮ５０の電位が外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）となり、ノードＮ５０からＨレベルの出力信号ＯＵＴが外部出力端子ＥＸに出力される。
【００５７】
次に、時刻ｔ３から制御入力信号ＣがＬレベルからＨレベルに立ち上がると、信号ＣＩがＬレベル、信号ＣＴがＨレベルとなり、トランジスタＴＮ２１がオフされるとともに、トランジスタＴＮ２２がオンされる。すると、トランジスタＴＰ２１がオンされ、トランジスタＴＰ２２がオフされる。このとき、ノードＮ２１の電位が外部出力インターフェース電源電位ＶＤＨレベル（Ｈレベル）となり、ノードＮ２１からＨレベルの信号Ｄがインバータ回路４１に出力される。
【００５８】
そして、Ｈレベルの信号ＢとＨレベルの信号Ｄが出力回路３０に入力されると、ＮＯＲ回路４６からインバータ回路４４を介してＨレベルの信号Ｅバーが出力され、ＮＡＮＤ回路４７からインバータ回路４５を介してＬレベルの信号Ｆバーが出力される。これらＨレベルの信号ＥバーとＬレベルの信号Ｆバーにそれぞれ応答して、ＰチャネルＭＯＳトランジスタＴＰ５０及びＮチャネルＭＯＳトランジスタＴＮ５０が共にオフされる。これによって、ノードＮ５０はハイインピーダンスに設定される。
【００５９】
次に、時刻ｔ４からデータ入力信号ＡがＨレベルからＬレベルに立ち下がると、信号ＡＩがＨレベル、信号ＡＴがＬレベルとなり、トランジスタＴＮ１１がオンされるとともに、トランジスタＴＮ１２がオフされる。すると、トランジスタＴＰ１２がオンされ、トランジスタＴＰ１１がオフされる。このとき、ノードＮ１１の電位がグランドレベル（Ｌレベル）となり、ノードＮ１１からＬレベルの信号Ｂがインバータ回路４１に出力される。なお、前述のように、信号ＢがＨレベルからＬレベルに立ち下がる瞬間（時刻ｔ５）には、第１レベルコンバータ回路２１の各トランジスタの動作が既に確定して、第１レベルコンバータ回路２１が安定に動作しているため、第１レベルコンバータ回路２１から出力される信号Ｂの信号レベルはコンデンサＣ１の影響をほとんど受けない。
【００６０】
そして、Ｌレベルの信号ＢとＨレベルの信号Ｄが出力回路３０に入力されると、ＮＯＲ回路４６からインバータ回路４４を介してＨレベルの信号Ｅバーが出力され、ＮＡＮＤ回路４７からインバータ回路４５を介してＬレベルの信号Ｆバーが出力される。これらＨレベルの信号ＥバーとＬレベルのＦバーにそれぞれ応答して、ＰチャネルＭＯＳトランジスタＴＰ５０及びＮチャネルＭＯＳトランジスタＴＮ５０がともにオフされる。これによって、ノードＮ５０はハイインピーダンスに設定される。
【００６１】
次に、上記出力バッファ回路１の電源立ち上げ時の動作について図３に従って説明する。なお、Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが第１及び第２レベルコンバータ１０ａ，１０ｂにそれぞれ入力される場合について説明する。
【００６２】
図３（ａ）に示すような電源立ち上げ時においては、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨがそれぞれ所定の傾きで立ち上がる。なお、半導体チップコア側の電源電位ＶＤＬは、外部出力インターフェース電源電位ＶＤＨよりも緩やかな傾きで立ち上がる。
【００６３】
このとき、第１入力回路１１にＬレベルのデータ入力信号Ａが入力されると、第１レベルコンバータ回路２１のトランジスタＴＮ１１には、半導体チップコア側の電源電位ＶＤＬレベルの信号ＡＩが入力され、トランジスタＴＮ１２にはグランドレベルの信号ＡＴが入力される。また、第２入力回路１２にＬレベルの制御入力信号Ｃが入力されると、第２レベルコンバータ回路２２のトランジスタＴＮ２１には、半導体チップコア側の電源電位ＶＤＬレベルの信号ＣＩが入力され、トランジスタＴＮ２２にはＬレベルの信号ＣＴが入力される。
【００６４】
ここで、トランジスタＴＮ１２，ＴＮ２２については、Ｌレベルの信号ＡＴ，ＣＴによってオフされる。一方、トランジスタＴＮ１１，ＴＮ２１については、前述したように半導体チップコア側の電源電位ＶＤＬが安定した状態で入力されるとオンされるが、電源立ち上げ時においては信号ＡＩ，ＣＩの電位がそれぞれのトランジスタＴＮ１１，ＴＮ２１のしきい値電圧Ｖｔｈを超えるまではオンされない。従って、信号ＡＩ，ＣＩの信号レベルが上昇してトランジスタＴＮ１１，ＴＮ２１がオンされるまでは、第１及び第２レベルコンバータ回路２１，２２は不活性領域で不安定な動作をする。すなわち、不活性領域において、第１及び第２レベルコンバータ回路２１，２２は、Ｌレベルの信号Ａ，Ｃが入力されているにも関わらず、図３（ｃ）に示すように、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する信号Ｂ，Ｄを出力する。そして、信号ＡＩ，ＣＩが各トランジスタＴＮ１１，ＴＮ２１のしきい値電圧Ｖｔｈを超えると、各レベルコンバータ回路２１，２２が動作され、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従していた信号Ｂ，Ｄがグランドレベルまで立ち下げられる。
【００６５】
しかし、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂのそれに比べて大きくなると、信号Ｂの伝達時間が長くなり、信号Ｂが信号Ｄよりも遅く立ち下がることとなる。この信号遅延によって、信号Ｅバー，Ｆバーが共にＬレベルとなるタイミングが生じることになるため、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従するＨレベルの誤作動信号ＳＨが発生する。
【００６６】
そこで、本実施形態の出力バッファ回路１では、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制するために、第１レベルコンバータ回路２１のノードＮ１３（入力側）とノードＮ１４（出力側）との間にタイミング調整回路Ｔ１を設けるようにした。このタイミング調整回路Ｔ１によれば、不活性領域において、ノードＮ１４（信号Ｂ）の電位をノードＮ１３（信号ＡＩ）の電位に反映させることができる。
【００６７】
詳述すると、不活性領域において、信号ＡＩの信号レベルは、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従する。また、この半導体チップコア側の電源電位ＶＤＬは、外部出力インターフェース電源電位ＶＤＨ（不活性領域における信号Ｂ）の立ち上がりよりも緩やかな傾きで立ち上がるため、ノードＮ１３とノードＮ１４との間の電位差は常に変動する。従って、タイミング調整回路Ｔ１のコンデンサＣ１を通じてノードＮ１４の電位の変化をノードＮ１３に速やかに反映させることができる。すなわち、図３（ｂ）に示すように、ノードＮ１３の電位、つまり信号ＡＩの信号レベルを、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従させて上昇させることができる。
【００６８】
これによって、信号ＡＩは、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに追従する信号ＣＩよりも速やかにその信号レベルが上昇する。そのため、信号ＡＩが信号ＣＩよりも速く、具体的には時刻ｔ１１においてトランジスタＴＮ１１のしきい値電圧Ｖｔｈに達し、トランジスタＴＮ１１をオンさせることができる。これによって、トランジスタＴＰ１１，ＴＮ１１間のノードＮ１１からグランドレベル（Ｌレベル）の信号Ｂが出力される。すなわち、図３（ｃ）に示すように、時刻ｔ１１において、信号Ｂは、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルからグランドレベルに立ち下げられる。
【００６９】
その後、図３（ｂ）に示すように、時刻ｔ１２において信号ＣＩがトランジスタＴＮ２１のしきい値電圧Ｖｔｈに達することになる。従って、信号Ｄの立ち下がりよりも、時刻（ｔ１２−ｔ１１）分だけ信号Ｂを速く立ち下げることができる。そのため、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂのそれに比べて大きく、信号Ｂの伝達時間が長くなったとしても、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。
【００７０】
これにより、電源立ち上げ時に、信号ＢがＨレベルであって信号ＤがＬレベルとなるタイミングがなくなるため、図３（ｄ）に示すように、インバータ回路４４から出力されるＥバーがＬレベルに立ち下がることがない。すなわち、従来の出力バッファ回路１００のように信号Ｅバー，Ｆバーが共にＬレベルとなるタイミングが発生しなくなる。従って、図３（ｅ）に示すように、タイミング調整回路Ｔ１を備えた本実施形態の出力バッファ回路１では、出力信号ＯＵＴとして誤作動信号ＳＨが発生されない。
【００７１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コンデンサＣ１からなるタイミング調整回路Ｔ１を、第１レベルコンバータ回路２１の入力側（ノードＮ１３）と出力側（ノードＮ１４）との間に設けた。このタイミング調整回路Ｔ１によって、電源立ち上げ時における信号Ｂの電位の変化を信号ＡＩの電位に反映させることができるため、第１レベルコンバータ回路２１のトランジスタＴＮ１１を外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに応じてオンさせることができる。従って、半導体チップコア側の電源電位ＶＤＬの立ち上がりレベルに応じてオンされるトランジスタＴＮ２１よりも速くトランジスタＴＮ１１をオンさせることができる。これにより、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。従って、電源立ち上げ時に、信号Ｅバー，Ｆバーが共にＬレベルとなるタイミングがなくなるため、誤作動信号ＳＨの発生を好適に抑制することができる。
【００７２】
また、このように信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができるため、半導体チップコア側の電源電位ＶＤＬと外部出力インターフェース電源電位ＶＤＨとの立ち上げ順序の自由度を向上させることができる。
【００７３】
（２）タイミング調整回路Ｔ１をコンデンサＣ１のみで構成した。タイミング調整回路Ｔ１をこのような単純な構成としたため、このタイミング調整回路Ｔ１の追加による出力バッファ回路１のサイズの増大を極力抑制することができる。
【００７４】
（第二実施形態）
以下、本発明の第二実施形態について、図４及び図５を参照して説明する。この実施形態では、タイミング調整回路Ｔ２が上記第１の実施形態と異なっている。すなわち、本実施形態の出力バッファ回路２は、先の第一実施形態のタイミング調整回路Ｔ１に代えてタイミング調整回路Ｔ２を備えた。以下、このタイミング調整回路Ｔ２を中心に説明する。なお、先の図１〜図３に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００７５】
図４に示すように、タイミング調整回路Ｔ２は、第２レベルコンバータ回路２２のノードＮ２１と接続されるインバータ回路４２と並列に接続されるコンデンサＣ２から構成されている。すなわち、コンデンサＣ２は、インバータ回路４２の入力端子と出力端子との間に接続される。なお、コンデンサＣ２とインバータ回路４２の入力端子との接続点をノードＮ４０とし、コンデンサＣ２とインバータ回路４２の出力端子との接続点をノードＮ４１とする。このタイミング調整回路Ｔ２は、電源立ち上げ時において、第２レベルコンバータ１０ｂから出力される信号Ｄを遅延させることによって、その信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制するように機能する。
【００７６】
次に、このように構成された出力バッファ回路２の電源立ち上げ時の動作について図５に従って説明する。
図５（ａ）に破線で示すように、電源立ち上げ時においては、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨがそれぞれ所定の傾きで立ち上がる。半導体チップコア側の電源電位ＶＤＬは外部出力インターフェース電源電位ＶＤＨよりも緩やかな傾きで立ち上がる。
【００７７】
Ｌレベルのデータ入力信号Ａ及びＬレベルの制御入力信号Ｃが第１入力回路１１及び第２入力回路１２にそれぞれ入力されると、半導体チップコア側の電源電位ＶＤＬレベルに追従して信号レベルが上昇する信号ＡＩ，ＣＩがトランジスタＴＮ１１，ＴＮ２１のゲートにそれぞれ供給される。この信号ＡＩ，ＣＩが各トランジスタＴＮ１１，ＴＮ２１のしきい値電圧Ｖｔｈを超えるまでは、図５（ａ）に示すように、信号Ｂ，Ｄの信号レベルが外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する。そして、信号ＡＩ，ＣＩが各トランジスタＴＮ１１，ＴＮ２１のしきい値電圧Ｖｔｈを超えると、レベルコンバータ回路２１，２２が動作して、信号Ｂ，Ｄがグランドレベルに立ち下がる。
【００７８】
信号Ｄの信号レベルが外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇すると、ノードＮ４０とノードＮ４１との間に電位差が生じるため、インバータ回路４２に並列に接続されたコンデンサＣ２に電荷が蓄積され、図５（ｂ）に示すように、コンデンサの両端電圧Ｖ１が上昇する。そして、時刻ｔ１３において、信号ＣＩがトランジスタＴＮ２１のしきい値電圧Ｖｔｈに達して、信号Ｄがグランドレベルに立ち下げられると、充電されていたコンデンサＣ２の両端電圧Ｖ１が放電され、図５（ｃ）に示すように、ノードＮ４０における電位の立ち下がりに遅延が生じる。すなわち、ノードＮ４０の電位は、コンデンサＣ２の両端電圧Ｖ１の放電が完了する時刻ｔ１４においてグランドレベルまで立ち下がる。
【００７９】
タイミング調整回路Ｔ２によれば、第１レベルコンバータ１０ａの寄生容量が第２レベルコンバータ１０ｂのそれに比べて大きく、図５（ａ）のように信号Ｂの伝達時間が長くなったとしても、コンデンサＣ２の両端電圧Ｖ１の放電時間（時刻ｔ１３から時刻ｔ１４）分遅延させて信号Ｄを立ち下げることができる。そのため、信号Ｂを信号Ｄよりも速くグランドレベルに立ち下げることができる。
【００８０】
これにより、図５（ｃ）に示すように、電源立ち上げ時に、信号ＢがＨレベルであって信号Ｄ（ノードＮ４０の電位）がＬレベルとなるタイミングがなくなるため、インバータ回路４４から出力されるＥバーがＬレベルに立ち下がることがない。すなわち、従来の出力バッファ回路１００のように信号Ｅバー，Ｆバーが共にＬレベルとなるタイミングが発生しなくなる。従って、タイミング調整回路Ｔ２を備えた本実施形態の出力バッファ回路２では、出力信号ＯＵＴとして誤作動信号ＳＨが発生されない。
【００８１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）コンデンサＣ２から構成されるタイミング調整回路Ｔ２を、第２レベルコンバータ回路２２のノードＮ２１と接続されるインバータ回路４２と並列に接続した。このタイミング調整回路Ｔ２によって、コンデンサＣ２の両端電圧Ｖ１の放電時間分だけ、電源立ち上げ時における信号Ｄの立ち下がりを遅らせることができる。従って、各レベルコンバータ１０ａ，１０ｂ内の寄生容量により信号Ｄに比べて信号Ｂの伝達時間が長いとしても、信号Ｂを信号Ｄよりも速くグランドレベルに立ち下げることができる。これにより、電源立ち上げ時に、信号Ｅバー，Ｆバーが共にＬレベルとなるタイミングがなくなるため、誤作動信号ＳＨの発生を好適に抑制することができる。なお、信号Ｄの遅延時間は、コンデンサＣ２の容量を変更することによって容易に変更することができる。
【００８２】
（２）タイミング調整回路Ｔ２をコンデンサＣ２のみで構成した。タイミング調整回路Ｔ２をこのような単純な構成としたため、このタイミング調整回路Ｔ２の追加による出力バッファ回路２のサイズの増大を極力抑制することができる。
【００８３】
（第三実施形態）
以下、本発明の第三実施形態について、図６を参照して説明する。この実施形態では、タイミング調整回路Ｔ３が第一及び第二実施形態と異なっている。すなわち、本実施形態の出力バッファ回路３は、先の第一及び第二実施形態のタイミング調整回路Ｔ１，Ｔ２に代えてタイミング調整回路Ｔ３を備えている。以下、このタイミング調整回路Ｔ３を中心に説明する。なお、先の図１〜図５に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００８４】
図６に示すように、タイミング調整回路Ｔ３は、インバータ回路４２の入力端子（ノードＮ４０）と外部出力インターフェース電源電位ＶＤＨとの間に接続されるコンデンサＣ３から構成されている。
【００８５】
このように構成された出力バッファ回路３では、電源立ち上げ時において、信号ＣＩがトランジスタＴＮ２１のしきい値電圧Ｖｔｈに達して信号ＤがＬレベルに立ち下げられるタイミングが、コンデンサＣ３によって遅延される。これによって、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を好適に抑制することができる。その結果、出力信号ＯＵＴとして誤作動信号ＳＨが発生されることが抑制される。
【００８６】
（１）インバータ回路４２の入力端子（ノードＮ４０）と外部出力インターフェース電源電位ＶＤＨとの間にコンデンサＣ３を設けた。このコンデンサＣ３によれば、電源立ち上げ時における信号Ｄの立ち下がりを遅延させることができる。従って、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を好適に抑制することができる。その結果、出力信号ＯＵＴとして誤作動信号ＳＨが発生されることが抑制される。
【００８７】
（２）タイミング調整回路Ｔ３をコンデンサＣ３のみで構成した。タイミング調整回路Ｔ３をこのような単純な構成としたため、このタイミング調整回路Ｔ３の追加による出力バッファ回路３のサイズの増大を極力抑制することができる。
【００８８】
（第四実施形態）
以下、本発明の第四実施形態について、図７を参照して説明する。この実施形態では、タイミング調整回路Ｔ４が第一〜第三実施形態と異なっている。すなわち、本実施形態の出力バッファ回路４は、先の第一〜第三実施形態のタイミング調整回路Ｔ１〜Ｔ３に代えてタイミング調整回路Ｔ４を備えている。以下、このタイミング調整回路Ｔ４を中心に説明する。なお、先の図１〜図６に示した部材と同一の部材にはそれぞれ同一の符号を付して示し、それら各要素についての詳細な説明は省略する。
【００８９】
図７に示すように、タイミング調整回路Ｔ４は、第１レベルコンバータ回路２１のノードＮ１１と接続されるインバータ回路４１の入力端子に、ゲートとドレインが接続されるＮチャネルＭＯＳトランジスタＴＮ４０と、そのトランジスタＴＮ４０のソースとグランドとの間に接続された高抵抗素子Ｒとから構成されている。ここで、高抵抗素子Ｒは、トランジスタＴＰ１１がオンされたときのオン抵抗よりも十分大きな抵抗値に設定されている。なお、トランジスタＴＮ４０のゲートとインバータ回路４１の入力端子との接続点をノードＮ４２とし、トランジスタＴＮ４０のドレインとインバータ回路４１の入力端子との接続点をノードＮ４３とする。また、ノードＮ１１とノードＮ４２とノードＮ４３とは、同一ノードである。このタイミング調整回路Ｔ３は、電源立ち上げ時において、第１レベルコンバータ１０ａから出力される信号Ｂ（外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従する不定動作信号）を強制的にグランドレベルに立ち下げることによって、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制するように機能する。
【００９０】
次に、このように構成された出力バッファ回路４の電源立ち上げ時の動作について説明する。
先の第二及び第三実施形態と同様に、電源立ち上げ時においては、半導体チップコア側の電源電位ＶＤＬ及び外部出力インターフェース電源電位ＶＤＨがそれぞれ所定の傾きで立ち上がり、信号ＡＩ，ＣＩが各トランジスタＴＮ１１，ＴＮ２１のしきい値電圧Ｖｔｈを超えるまでは、信号Ｂ，Ｄの信号レベルが外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する。
【００９１】
信号Ｂが外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇し、その電位がタイミング調整回路Ｔ４のトランジスタＴＮ４０のしきい値電圧を超えると、トランジスタＴＮ４０がオンされて、高抵抗素子Ｒを通じてノードＮ４３の電位が強制的にグランドレベルまで引き下げられる。ノードＮ４３の電位がグランドレベルに引き下げられると、トランジスタＴＰ１２は、そのゲートがグランドに接続されることになるためオンされる。トランジスタＴＰ１２がオンされると、トランジスタＴＰ１１は、そのゲートが外部出力インターフェース電源電位ＶＤＨに接続されるためオフされる。これによって、第１レベルコンバータ回路２１が安定して動作するようになる。従って、信号ＢはＬレベル（グランドレベル）が維持される。
【００９２】
このように信号Ｂの電位がトランジスタＴＮ４０のしきい値電圧に達したときに、タイミング調整回路Ｔ４によって、信号Ｂが強制的にグランドレベルまで引き下げられるため、先の第一〜第三実施形態と同様に、信号Ｄよりも信号Ｂを速く立ち下げることができる。従って、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。その結果、出力信号ＯＵＴとして誤作動信号ＳＨが発生されることが抑制される。
【００９３】
また、タイミング調整回路Ｔ４は、各電源の電圧レベルが安定した後にＨレベルの信号ＢがノードＮ４２，Ｎ４３に出力されると、Ｈレベルの信号ＢによってトランジスタＴＮ４０がオンされる。しかし、このとき、高抵抗素子Ｒの抵抗値がトランジスタＴＰ１１のオン抵抗に比べて十分高い値であるため、ノードＮ４２，Ｎ４３は、高抵抗素子ＲによってＨレベルの電位を維持することができる。また、この高抵抗素子Ｒの抵抗値が小さいと、高抵抗素子Ｒを通じてグランドに向かって直流電流が一瞬流れることになるが、高抵抗とすることによって、その直流電流が流れることが抑制される。これによって、タイミング調整回路Ｔ４の追加による消費電流の増大を好適に抑制することができる。
【００９４】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）ＮチャネルＭＯＳトランジスタＴＮ４０と高抵抗素子Ｒとから構成されるタイミング調整回路Ｔ２を、インバータ回路４１の入力端子とグランドとの間に設けた。このタイミング調整回路Ｔ４によれば、外部出力インターフェース電源電位ＶＤＨの立ち上がりレベルに追従して上昇する信号ＢがトランジスタＴＮ４０のしきい値電圧を超えたときに、信号Ｂを強制的にグランドレベルに立ち下げることができる。従って、信号Ｂをより速く立ち下げることができるため、信号Ｄに対する信号Ｂの信号遅延Ｓｋｅｗの発生を抑制することができる。その結果、出力信号ＯＵＴとして誤作動信号ＳＨが発生されることを好適に抑制することができる。
【００９５】
（２）ＮチャネルＭＯＳトランジスタＴＮ４０のソースとグランドとの間に高抵抗素子Ｒを設けた。これによれば、電源レベルが安定した後にＨレベルの信号ＢがノードＮ４２，Ｎ４３に入力されたときに、高抵抗素子Ｒを通じてグランドに向かって流れる可能性のある直流電流が流れることを好適に抑制することができる。これによって、タイミング調整回路Ｔ４の追加による消費電流の増大を好適に抑制することができる。
【００９６】
（他の実施形態）
なお、上記実施形態は、これを適宜変更した以下の態様にて実施することもできる。
・上記第一実施形態のタイミング調整回路Ｔ１をコンデンサＣ１で構成するように具体化したが、容量素子であればとくにコンデンサに制限されない。例えば、図８に示すように、タイミング調整回路Ｔ１をトランジスタ素子で構成したゲート容量Ｇ１で構成するようにしてもよい。これによっても、第一実施形態と同様の効果を得ることができる。
【００９７】
・上記第二実施形態のタイミング調整回路Ｔ２をコンデンサＣ２で構成するように具体化したが、容量素子であればとくにコンデンサに制限されない。例えば、図９に示すように、タイミング調整回路Ｔ２をトランジスタ素子で構成したゲート容量Ｇ２で構成するようにしてもよい。これによっても、第二実施形態と同様の効果を得ることができる。
【００９８】
・上記第三実施形態のタイミング調整回路Ｔ３をコンデンサＣ３で構成するように具体化したが、容量素子であればとくにコンデンサに制限されない。例えば、図１０に示すように、タイミング調整回路Ｔ３をトランジスタ素子で構成したゲート容量Ｇ３で構成するようにしてもよい。これによっても、第三実施形態と同様の効果を得ることができる。
【００９９】
・図１１に示すように、第四実施形態のタイミング調整回路Ｔ４の高抵抗素子ＲをＮチャネルＭＯＳトランジスタＴＮ４１に変更してもよい。ここで、このＮチャネルＭＯＳトランジスタＴＮ４１は、トランジスタＴＰ１１のオン抵抗値よりも十分高いオン抵抗値（高オン抵抗値）を有するように設定されている。これによれば、第四実施形態と同様の効果を得ることができる。
【０１００】
・上記第四実施形態のタイミング調整回路Ｔ４における高抵抗素子Ｒを省略するようにしてもよい。
・上述した各実施形態のタイミング調整回路Ｔ１〜Ｔ４を様々に組み合わせて、出力バッファ回路に追加するようにしてもよい。例えば、第一実施形態のタイミング調整回路Ｔ１と第二実施形態のタイミング調整回路Ｔ２とを備えた出力バッファ回路を構成するようにしてもよい。また、第三実施形態の変形例のタイミング調整回路Ｔ３と第四実施形態の変形例のタイミング調整回路Ｔ４とを備えた出力バッファ回路を構成するようにしてもよい。さらには、第一実施形態のタイミング調整回路Ｔ１と、第二実施形態のタイミング調整回路Ｔ２と、第四実施形態のタイミング調整回路Ｔ４とを備えた出力バッファ回路を構成するようにしてもよい。
【０１０１】
・上記各実施形態では、電源立ち上げ時において、信号Ｂを信号Ｄよりも速く立ち下げるようにしたが、信号Ｂと信号Ｄが同時に立ち下がるようにしてもよい。
・上記第二〜四実施形態における外部出力インターフェース電源電位ＶＤＨを、半導体チップコア側の電源電位ＶＤＬよりも低い電圧に設定するようにしてもよい。
【図面の簡単な説明】
【０１０２】
【図１】第一実施形態の出力バッファ回路を示す回路図。
【図２】第一実施形態の電源レベル安定時の動作を示す波形図。
【図３】（ａ）〜（ｅ）は、それぞれ第一実施形態の電源立ち上げ時の動作を示す波形図。
【図４】第二実施形態の出力バッファ回路を示す回路図。
【図５】（ａ）〜（ｃ）は、それぞれ第二実施形態の電源立ち上げ時の動作を示す波形図。
【図６】第三実施形態の出力バッファ回路を示す回路図。
【図７】第四実施形態の出力バッファ回路を示す回路図。
【図８】別例のタイミング調整回路を示す回路図。
【図９】別例のタイミング調整回路を示す回路図。
【図１０】別例のタイミング調整回路を示す回路図。
【図１１】別例のタイミング調整回路を示す回路図。
【図１２】従来の出力バッファ回路を示す回路図。
【図１３】（ａ）〜（ｄ）は、それぞれ従来の電源立ち上げ時の動作を示す波形図。
【符号の説明】
【０１０３】
Ａ  データ入力信号
Ｂ  第１信号
Ｃ  制御入力信号
Ｄ  第２信号
Ｔ１，Ｔ４  タイミング調整回路（第１調整回路）
Ｔ２，Ｔ３  タイミング調整回路（第２調整回路）
Ｃ１〜Ｃ３  コンデンサ（容量素子）
Ｇ１〜Ｇ３  ゲート容量（容量素子）
ＴＮ１１  ＮチャネルＭＯＳトランジスタ（入力側トランジスタ）
ＴＮ４０  第１のＮチャネルＭＯＳトランジスタ
ＴＮ４１  第２のＮチャネルＭＯＳトランジスタ
Ｒ  高抵抗素子
４２  インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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