(57)【要約】【課題】高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行えるようにする。【解決手段】シフトレジスタ４１を基本回路とし、当該シフトレジスタ４１の各単位回路４１−１，４１−２，…の入出力と、閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２とを論理演算する論理回路との組み合わせによって走査パルスＷＳＬ１，ＷＳＬ２，…を生成する書き込み走査回路４０Ｂにおいて、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とのタイミング関係を、隣り合う１Ｈ内でそれぞれアクティブになるように設定するとともに、スタートパルスＷＳＳＴのアクティブ期間を制御することで、閾値補正期間をスタートパルスＷＳＳＴのアクティブ期間で決まる複数Ｈに亘って複数回設定する。【選択図】図１０
2008083271.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、
前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、
前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、
前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、
前記走査回路は、
単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、１Ｈ（Ｈは水平走査時間）を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、
前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第１イネーブル信号とを３入力する第１ＮＡＮＤゲート群と、
前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第２イネーブル信号とを３入力する第２ＮＡＮＤゲート群と、
前記第１，第２ＮＡＮＤゲート群の各出力信号を２入力とし、前記走査信号を出力する第３ＮＡＮＤゲート群とを有し、
前記第１イネーブル信号と前記第２イネーブル信号とが異なる１Ｈで発生する
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に配置されてなる平面型（フラットパネル型）の表示装置に関する。
【背景技術】
【０００２】
近年、画表示を行う表示装置の分野では、画素の発光素子として、流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(electro luminescence)素子を用い、当該有機ＥＬ素子を含む画素（画素回路）が行列状に配置されてなる有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
この有機ＥＬ表示装置は、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素によって光源（バックライト）からの光強度を制御する液晶表示装置に比べて、画像の視認性が高い、バックライトが不要、素子の応答速度が速い等の特長を持っている。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。
【０００５】
ところで、一般的に、有機ＥＬ素子の電流−電圧（Ｉ−Ｖ）特性は、時間が経過すると劣化（経時劣化）する。有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）としてＮチャネル型のＴＦＴを用いた画素回路では、駆動トランジスタのソース側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時変化すると、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。
【０００６】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機ＥＬ素子との動作点で決まる。有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子との動作点が変動してしまうため、駆動トランジスタのゲートに同じ電圧を印加したとしても、駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Ｖｇｓが変化し、当該駆動トランジスタに流れる電流値が変化するために、有機ＥＬ素子に流れる電流値も変化し、その結果、有機ＥＬ素子の発光輝度が変化する。
【０００７】
また、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素ごとに異なったりする（個々のトランジスタ特性にバラツキがある）。駆動トランジスタの閾値電圧Ｖｔｈや移動度μが異なると、駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに同じ電圧を印加しても、有機ＥＬ素子の発光輝度が変化し、画面の一様性（ユニフォーミティ）が損なわれる。
【０００８】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。
【０００９】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述した閾値電圧Ｖｔｈや移動度μの変動に対する補正（以下、「閾値補正」、「移動度補正」と記述する）処理において、閾値補正および移動度補正は、パルス信号のタイミングによって決まるそれぞれの補正期間内で行われ、また閾値補正および移動度補正の各補正期間は水平走査時間（１Ｈ）内に収まっていた。
【００１１】
一方、表示装置の小型化が進む中、細かい地図や文字を表示する携帯電話機などのモバイル機器に搭載される表示装置として、ＱＶＧＡ(Quarter Video Graphics Array)やＶＧＡ(Video Graphics Array)等のグラフィックス表示規格の高精細な表示装置の需要が高まっている。そして、表示装置を高精細化していくと、それに伴って水平走査時間が縮まるために、パルス信号のタイミングで決まる閾値補正および移動度補正の各補正時間を十分に確保できなくなってくる。
【００１２】
特に、閾値補正の補正時間としては、１Ｈ弱もの長さを必要とすることから、水平走査時間が縮まることによって補正時間を十分に確保できなく、それに伴って十分に閾値補正が行えないと、低階調で発光輝度のばらつきが起こることがある。
【００１３】
そこで、本発明は、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができる表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による表示装置は、電気光学素子と、入力信号電圧をサンプリングして書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた信号電圧を保持する保持容量と、前記保持容量に保持された信号電圧に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置されてなる画素アレイ部と、前記画素アレイ部の各画素を行単位で選択するための走査信号を出力する走査回路と、前記走査回路から出力される前記走査信号によって選択された行の各画素に対して入力信号を書き込む駆動を行う駆動回路とを具備し、前記駆動トランジスタのドレイン−ソース間電流の閾値電圧に対する依存性を打ち消す閾値補正の動作が可能な表示装置であって、前記走査回路が、単位回路が縦続接続されてなり、パルス幅が可変なスタートパルスを、１Ｈ（Ｈは水平走査時間）を単位とするクロックパルスに同期して順次シフトし、前記単位回路の各々からシフトパルスを順に出力するシフトレジスタと、前記単位回路の各々の入力信号と出力信号と前記閾値補正の補正期間を決定する第１イネーブル信号とを３入力する第１ＮＡＮＤゲート群と、前記単位回路の各々の入力信号の反転信号と出力信号と前記入力信号電圧を書き込む期間を決定する第２イネーブル信号とを３入力する第２ＮＡＮＤゲート群と、前記第１，第２ＮＡＮＤゲート群の各出力信号を２入力とし、前記走査信号を出力する第３ＮＡＮＤゲート群とを有し、前記第１イネーブル信号と前記第２イネーブル信号とが異なる１Ｈで発生することを特徴としている。
【００１５】
シフトレジスタと、第１，第２および第３のＮＡＮＤゲート群の論理回路との組み合わせからなる走査回路において、第１イネーブル信号と第２イネーブル信号とを異なる１Ｈで発生するようにするとともに、スタートパルスのアクティブ期間（パルス幅）を変えることで、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Ｈに亘って複数回設定することができる。
【発明の効果】
【００１６】
本発明によれば、閾値補正の補正期間をスタートパルスのアクティブ期間で決まる複数Ｈに亘って複数回設定することができるために、高精細化に伴って水平走査時間が短くなっても、閾値補正を十分に行うことができ、低階調で発光輝度のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置、例えば有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【００１９】
図１に示すように、本実施形態に係る有機ＥＬ表示装置１０は、画素（ＰＸＬＣ）２０が行列状（マトリクス状）に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置され、各画素２０を駆動する駆動部、即ち書き込み走査回路４０、電源走査回路５０および水平駆動回路６０とを有する構成となっている。
【００２０】
画素アレイ部３０には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが配線され、画素列ごとに信号線３３−１〜３３−ｎが配線されている。
【００２１】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０は、アモルファスシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、走査回路４０、電源走査回路５０および水平駆動回路６０についても、画素アレイ部３０を形成するパネル（基板）上に実装することができる。
【００２２】
書き込み走査回路４０は、シフトレジスタ等によって構成され、走査線３１−１〜３１−ｍに順次走査信号ＷＳＬ１〜ＷＳＬｍを供給して画素２０を行単位で線順次走査する。電源走査回路５０は、シフトレジスタ等によって構成され、書き込み走査回路４０による線順次走査に同期して、電源供給線３２−１〜３２−ｍに第１電位Ｖｃｃ＿Ｈとそれよりも低い第２電位Ｖｃｃ＿Ｌで切り替わる電源線電位ＤＳＬ１〜ＤＳＬｍを供給する。水平駆動回路６０は、信号線３３−１〜３３−ｎに対して輝度情報に応じた映像信号の信号電位Ｖｓｉｇと基準電位Ｖｏとを適宜供給する。ここで、第２電位Ｖｃｃ＿Ｌは、基準電位Ｖｏよりも十分に低い電位である。
【００２３】
（画素回路）
図２は、画素（画素回路）２０の具体的な構成例を示す回路図である。図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子３１を発光素子として有し、当該有機ＥＬ素子３１に加えて、駆動トランジスタ２２、書き込みトランジスタ２３および保持容量２４を有する構成となっている。
【００２４】
ここで、駆動トランジスタ２２および書き込みトランジスタ２３としてＮチャネル型のＴＦＴが用いられている。ただし、ここでの駆動トランジスタ２２および書き込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２５】
有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３５にカソード電極が接続されている。駆動トランジスタ２２は、ソースが有機ＥＬ素子２１のアノード電極に接続され、ドレインが電源供給線３２（３２−１〜３２−ｍ）に接続されている。書き込みトランジスタ２３は、ゲートが走査線３１（３１−１〜３１−ｍ）に接続され、ソースが信号線３３（３３−１〜３３−ｎ）に接続され、ドレインが駆動トランジスタ２２のゲートに接続されている。保持容量２４は、一端が駆動トランジスタ２２のゲートに接続され、他端が駆動トランジスタ２２のソース（有機ＥＬ素子２１のアノード電極）に接続されている。
【００２６】
かかる構成の画素２０において、書き込みトランジスタ２３は、書き込み走査回路４０から走査線３１を通してゲートに印加される走査信号ＷＳＬに応答して導通状態となることにより、信号線３３を通して水平駆動回路６０から供給される映像信号の信号電位Ｖｓｉｇをサンプリングして画素２０内に書き込む。この書き込まれた信号電位Ｖｓｉｇは、保持容量２４に保持される。
【００２７】
駆動トランジスタ２２は、電源線電位ＤＳＬが第１電位Ｖｃｃ＿Ｈにあるときに、電源供給線３２から電流の供給を受けて、保持容量２４に保持された信号電位Ｖｓｉｇに応じた駆動電流を有機ＥＬ素子２１に供給することによって当該有機ＥＬ素子２１を電流駆動する。
【００２８】
（閾値補正機能）
ここで、電源走査回路５０は、書き込みトランジスタ２３が導通した後で、水平駆動回路６０が信号線３３（３３−１〜３３−ｎ）に基準電位Ｖｏを供給している間に、電源線電位ＤＳＬを第１電位Ｖｃｃ＿Ｈと第２電位Ｖｃｃ＿Ｌとの間で切り替える。この電源線電位ＤＳＬの切り替えにより、駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧が保持容量２４に保持される。
【００２９】
保持容量２４に駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧を保持するのは次の理由による。駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ２２の閾値電圧Ｖｔｈや移動度μなどのトランジスタ特性の変動がある。このトランジスタ特性の変動により、駆動用トランジスタ２２に同一のゲート電位を与えても、画素ごとにドレイン・ソース間電流（駆動電流）Ｉｄｓが変動し、発光輝度のばらつきとなって現れる。この閾値電圧Ｖｔｈの画素ごとのばらつきの影響をキャンセル（補正）するために、閾値電圧Ｖｔｈに相当する電圧を保持容量２４に保持するのである。
【００３０】
駆動トランジスタ２２の閾値電圧Ｖｔｈの補正は次のようにして行われる。すなわち、保持容量２４にあらかじめ閾値電圧Ｖｔｈを保持しておくことで、信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持した閾値電圧Ｖｔｈに相当する電圧と相殺される、換言すれば、閾値電圧Ｖｔｈの補正が行われる。
【００３１】
これが閾値補正機能である。この閾値補正機能により、画素ごとに閾値電圧Ｖｔｈにばらつきや経時変化があったとしても、それらの影響を受けることなく、有機ＥＬ素子２１の発光輝度を一定に保つことができることになる。閾値補正の原理については後で詳細に説明する。
【００３２】
（移動度補正機能）
図２に示した画素２０は、上述した閾値補正機能に加えて、移動度補正機能を備えている。すなわち、水平駆動回路６０が映像信号の信号電位Ｖｓｉｇを信号線３３（３３−１〜３３−ｎ）に供給している期間で、かつ、書き込み走査回路４０から出力される走査信号ＷＳＬ（ＷＳＬ１〜ＷＳＬｍ）に応答して書き込みトランジスタ２３が導通する期間、即ち移動度補正期間において、保持容量２４に信号電位Ｖｓｉｇを保持する際に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す移動度補正が行われる。この移動度補正の具体的な原理および動作については後述する。
【００３３】
（ブートストラップ機能）
図２に示した画素２０はさらにブートストラップ機能も備えている。すなわち、水平駆動回路６０は、保持容量２４に信号電位Ｖｓｉｇが保持された段階で走査線３１（３１−１〜３１−ｍ）に対する走査信号ＷＳＬ（ＷＳＬ１〜ＷＳＬｍ）の供給を解除し、書き込みトランジスタ２３を非導通状態にして駆動トランジスタ２２のゲートを信号線３３（３３−１〜３３−ｎ）から電気的に切り離する。これにより、駆動トランジスタ２２のソース電位Ｖｓの変動にゲート電位Ｖｇが連動するために、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓを一定に維持することができる。
【００３４】
（回路動作）
次に、本実施形態に係る有機ＥＬ表示装置１０の回路動作について、図３のタイミングチャートを基に、図４および図５の動作説明図を用いて説明する。なお、図４および図５の動作説明図では、図面の簡略化のために、書き込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１は寄生容量を持っていることから、当該寄生容量Ｃｅｌについても図示している。
【００３５】
図３のタイミングチャートでは、時間軸を共通にして、１Ｈ（水平走査時間）における走査線電位ＷＳＬの変化、電源線電位ＤＳＬの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を表している。
【００３６】
＜発光期間＞
図３のタイミングチャートにおいて、時刻ｔ１以前は有機ＥＬ素子２１が発光状態にある（発光期間）。この発光期間では、電源供給線３２の電位が高電位Ｖｃｃ＿Ｈ（第１電位）にあり、図４（Ａ）に示すように、電源供給線３２から駆動トランジスタ２２を通して有機ＥＬ素子２１に駆動電流（ドレイン・ソース間電流）Ｉｄｓが供給されるため、有機ＥＬ素子２１が駆動電流Ｉｄｓに応じた輝度で発光する。
【００３７】
＜閾値補正準備期間＞
そして、時刻ｔ１になると線順次走査の新しいフィールドに入り、図４（Ｂ）に示すように、電源線電位ＤＳＬが高電位Ｖｃｃ＿Ｈ（第１電位）から信号線３３の基準電位Ｖｏよりも十分に低い電位Ｖｃｃ＿Ｌ（第２電位）に遷移すると、駆動トランジスタ２２のソース電位Ｖｓも低電位Ｖｃｃ＿Ｌに向けて下降を開始する。
【００３８】
次に、時刻ｔ２で書き込み走査回路４０から走査信号ＷＳＬが出力され、走査線電位ＷＳＬが高電位側に遷移することで、図４（Ｃ）に示すように、書き込みトランジスタ２３が導通状態となる。このとき、水平駆動回路６０から信号線３３に対して基準電位Ｖｏが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇが基準電位Ｖｏになる。また、駆動トランジスタ２２のソース電位Ｖｓは、基準電位Ｖｏよりも十分に低い電位Ｖｃｃ＿Ｌにある。
【００３９】
ここで、低電位Ｖｃｃ＿Ｌ（第２電位）については、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが、当該駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくなるように設定しておくこととする。このように、駆動トランジスタ２２のゲート電位Ｖｇを基準電位Ｖｏ、ソース電位Ｖｓを低電位Ｖｃｃ＿Ｌにそれぞれ初期化することで、閾値電圧補正動作の準備が完了する。
【００４０】
＜閾値補正期間＞
次に、時刻ｔ３で、図４（Ｄ）に示すように、電源線電位ＤＳＬが低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈに切り替わると、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈになり、当該閾値電圧Ｖｔｈに相当する電圧が保持容量２４に書き込まれる。
【００４１】
ここでは、便宜上、閾値電圧Ｖｔｈに相当する電圧を保持容量２４に書き込む期間を閾値補正期間と呼んでいる。なお、この閾値補正期間において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３５の電位を設定しておくこととする。
【００４２】
次に、時刻ｔ４で走査線電位ＷＳＬが低電位側に遷移することで、図５（Ａ）に示すように、書き込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲートがフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、ドレイン−ソース間電流Ｉｄｓは流れない。
【００４３】
＜書き込み期間／移動度補正期間＞
次に、時刻ｔ５で、図５（Ｂ）に示すように、信号線３３の電位が基準電位Ｖｏから映像信号の信号電位Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線電位ＷＳＬが高電位側に遷移することで、図５（Ｃ）に示すように、書き込みトランジスタ２３が導通状態になって映像信号の信号電位Ｖｓｉｇをサンプリングする。
【００４４】
この書き込みトランジスタ２３による信号電位Ｖｓｉｇのサンプリングにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電位Ｖｓｉｇとなる。このとき、有機ＥＬ素子２１は始めカットオフ状態（ハイインピーダンス状態）にあるために、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは有機ＥＬ素子２１の寄生容量Ｃｅｌに流れ込み、よって寄生容量Ｃｅｌの充電が開始される。
【００４５】
有機ＥＬ素子２１の寄生容量Ｃｅｌの充電により、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始し、やがて駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ＋Ｖｔｈ−ΔＶとなる。すなわち、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００４６】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓを当該駆動トランジスタ２２のゲート入力に、即ちゲート‐ソース間電圧Ｖｇｓに負帰還することにより、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【００４７】
より具体的には、映像信号の信号電位Ｖｓｉｇが高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量（補正量）ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行える。また、映像信号の信号電位Ｖｓｉｇを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。
【００４８】
＜発光期間＞
次に、時刻ｔ７で走査線電位ＷＳＬが低電位側に遷移することで、図５（Ｄ）に示すように、書き込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲートは信号線３３から切り離される。これと同時に、ドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、有機ＥＬ素子２１のアノード電位はドレイン−ソース間電流Ｉｄｓに応じて上昇する。
【００４９】
有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。このとき、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｉｎ＋Ｖｔｈ−ΔＶで一定に保持される。
【００５０】
（閾値補正の原理）
ここで、駆動トランジスタ２２の閾値補正の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（２）で与えられる一定のドレイン・ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2   ……（２）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００５１】
図６に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート・ソース間電圧Ｖｇｓの特性を示す。この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈのばらつきに対する補正を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート・ソース電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になるのに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００５２】
これに対して、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓがＶｉｎ＋Ｖｔｈ−ΔＶであるために、これを式（３）に代入すると、ドレイン−ソース間電流Ｉｄｓは、
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｉｎ−ΔＶ）2     ……（３）
で表される。
【００５３】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、各画素ごとに駆動トランジスタ２２の閾値電圧Ｖｔｈが変動しても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度も変動しない。
【００５４】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図７に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００５５】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、例えば両画素Ａ，Ｂに同レベルの入力信号電位Ｖｓｉｇを書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティを損なうことになる。
【００５６】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図７に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｖの帰還量ΔＶ２に比べて大きい。そこで、移動度補正動作によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μのばらつきを抑制することができる。
【００５７】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素２のドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μのばらつきが補正される。
【００５８】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて小さくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。すなわち、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを入力信号電圧Ｖｓｉｇ側に負帰還させることで、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化され、その結果、移動度μのばらつきを補正することができる。
【００５９】
［書き込み走査回路］
ここで、閾値補正期間を決める走査線電位（書き込みトランジスタ２３のゲート電位）ＷＳＬと電源線電位（駆動トランジスタ２２のドレイン電位）ＤＳＬについて考える。図３のタイミングチャートから明らかなように、閾値補正期間は、電源線電位ＤＳＬが低電位Ｖｃｃ＿Ｌから高電位Ｖｃｃ＿Ｈへ遷移するタイミングｔ３から走査線電位ＷＳＬが高電位から低電位へ遷移するタイミングｔ４までの期間となる。
【００６０】
図３のタイミングチャートに示すように、走査線電位ＷＳＬは、閾値補正期間を決めるとともに、映像信号の信号電位Ｖｓｉｇを書き込む書き込み期間（移動度補正期間でもある）をも決める。
【００６１】
ここで、閾値補正期間としては、駆動トランジスタ２２の閾値電圧Ｖｔｈに相当する電圧を保持容量２４に確実に保持するためには、書き込み期間よりも十分に長い時間を設定することが必要となる。すなわち、走査線電位ＷＳＬは、１Ｈの期間において、閾値補正期間を決めるパルスと、当該パルスよりもパルス幅が狭く、書き込み期間を決めるパルスとが連続する走査信号（走査パルス）ＷＳＬして書き込み走査回路４０から出力される。
【００６２】
（一般的な回路例）
図８は、一般的な書き込み走査回路４０Ａの回路例を示すブロック図である。また、図９は、書き込み走査回路４０Ａの回路動作の説明に供するタイミングチャートである。
【００６３】
書き込み走査回路４０Ａは、フリップフロップ等からなる単位回路（セル）４１−１，４１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ４１と、行数ｍに相当する数の２入力のＯＲゲート４２−１，４２−２，…からなるＯＲゲート群４２と、行数ｍに相当する数の３入力のＮＡＮＤゲート４３−１，４３−２，…からなるＮＡＮＤゲート群４３と、行数ｍに相当する数のインバータ４４−１，４４−２，…からなるインバータ群４４とを有する構成となっている。
【００６４】
シフトレジスタ４１は、スタートパルスＷＳＳＴが入力されると、１Ｈを単位とする、具体的には２Ｈ周期でデューティ比５０％（パルス幅が１Ｈ）のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順次シフトし、単位回路４１−１，４１−２，…の各々からシフトパルスＢ（Ｂ（１），Ｂ（２），…）を順に出力する。スタートパルスＷＳＳＴのパルス幅は、シフトレジスタ４１の動作の単位である２Ｈである。
【００６５】
ＯＲゲート群４２の各ＯＲゲート４２−１，４２−２，…は、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２とを２入力とする。イネーブルパルスＷＳＥＮ２は、イネーブルパルスＷＳＥＮ１の非アクティブ（低電位）期間でパルスが立つ（アクティブになる）。
【００６６】
ＮＡＮＤゲート群４３の各ＮＡＮＤゲート４３−１，４３−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、ＯＲゲート４２−１，４２−２，…の各出力とを３入力とする。そして、ＮＡＮＤゲート４３−１，４３−２，…の各出力は、インバータ４４−１，４４−２，…で極性が反転されて、走査パルスＷＳＬ１，ＷＳＬ２，…として画素アレイ部３０の走査線３１−１，３１−２，…に印加される。
【００６７】
上記構成の書き込み走査回路４０Ａは、回路構成が簡潔で、回路面積が小さくて済むという利点があるものの、次のような不具合がある。すなわち、図９のタイミングチャートから明らかなように、閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と書き込み期間を決めるイネーブルパルスＷＳＥＮ２とが同じ１Ｈ内でアクティブになる構成となっていることから、高精細化に伴って水平走査時間が短くなることに伴って閾値補正期間を複数Ｈに亘って確保するために、スタートパルスＷＳＳＴのパルス幅を２Ｈから４Ｈ，６Ｈ，…と広げると、閾値補正期間に対応して書き込み期間も複数Ｈに亘って発生し、正常な書き込み動作を行えないことになる。
【００６８】
（本発明に係る回路例）
図１０は、本発明に係る書き込み走査回路４０Ｂの回路例を示すブロック図である。また、図１１は、書き込み走査回路４０Ｂの回路動作の説明に供するタイミングチャートである。
【００６９】
書き込み走査回路４０Ｂは、フリップフロップ等からなる単位回路（セル）４１−１，４１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ４１に加えて、行数ｍに相当する数の３入力のＮＡＮＤゲート４５−１，４５−２，…からなるＮＡＮＤゲート群４５と、行数ｍに相当する数のインバータ４６−１，４６−２，…からなるインバータ群４６と、行数ｍに相当する数の３入力のＮＡＮＤゲート４７−１，４７−２，…からなるＮＡＮＤゲート群４７と、行数ｍに相当する数の２入力のＮＡＮＤゲート４８−１，４８−２，…からなるＮＡＮＤゲート群４８とを有する構成となっている。
【００７０】
シフトレジスタ４１は、スタートパルスＷＳＳＴが入力されると、１Ｈを単位とする、具体的には２Ｈ周期でデューティ比５０％（パルス幅が１Ｈ）のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順次シフトし、単位回路４１−１，４１−２，…の各々からシフトパルスＢ（Ｂ（１），Ｂ（２），…）を順に出力する。スタートパルスＷＳＳＴは、パルス幅が可変であり、２Ｈの整数倍のパルス幅をとることができる。ここでは、スタートパルスＷＳＳＴのパルス幅を例えば６Ｈに設定した場合を例に挙げている。
【００７１】
ＮＡＮＤゲート群４５の各ＮＡＮＤゲート４５−１，４５−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって閾値補正期間を決めるイネーブルパルスＷＳＥＮ１とを３入力とする。インバータ群４６の各インバータ４６−１，４６−２，…は、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）の極性を反転する。
【００７２】
ＮＡＮＤゲート群４７の各ＮＡＮＤゲート４７−１，４７−２，…は、インバータ４６−１，４６−２，…で極性が反転されたシフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、クロックパルスＷＳＣＫと同周期で、自身のパルス幅によって書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）とを３入力とする。
【００７３】
ここで、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とは、図１１のタイミングチャートから明らかなように、異なる１Ｈ内、具体的には隣り合う１Ｈ内でそれぞれアクティブ（高電位）になるタイミング関係となっている点で、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とが同じ１Ｈ内でアクティブになるタイミング関係となっている図９に示した回路例の場合と相違している。
【００７４】
ＮＡＮＤゲート群４８の各ＮＡＮＤゲート４８−１，４８−２，…は、ＮＡＮＤゲート４５−１，４５−２，…の各出力と、ＮＡＮＤゲート４７−１，４７−２，…の各出力とを２入力とする。そして、ＮＡＮＤゲート４８−１，４８−２，…の各出力は、走査パルスＷＳＬ１，ＷＳＬ２，…として画素アレイ部３０の走査線３１−１，３１−２，…に印加される。
【００７５】
上記構成の書き込み走査回路４０Ｂにおいて、ＮＡＮＤゲート群４５の各ＮＡＮＤゲート４５−１，４５−２，…が、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、イネーブルパルスＷＳＥＮ１とを３入力とすることにより、ＮＡＮＤゲート４５−１，４５−２，…からは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブ（高電位）となる期間においてイネーブルパルスＷＳＥＮ１が極性反転されて順次出力される。
【００７６】
また、ＮＡＮＤゲート群４７の各ＮＡＮＤゲート４７−１，４７−２，…が、インバータ４６−１，４６−２，…で極性反転されたシフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、イネーブルパルスＷＳＥＮ２と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）とを３入力とすることにより、ＮＡＮＤゲート４７−１，４７−２，…からは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）が非アクティブ（低電位）となり、各出力Ｂ（Ｂ（１），Ｂ（２），…）がアクティブとなる期間においてイネーブルパルスＷＳＥＮ２が極性反転されて順次出力される。
【００７７】
その結果、ＮＡＮＤゲート群４８の各ＮＡＮＤゲート４８−１，４８−２，…からは、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と各出力Ｂ（Ｂ（１），Ｂ（２），…）とが共にアクティブとなる期間においてアクティブとなるイネーブルパルスＷＳＥＮ１と、シフトレジスタ４１の単位回路４１−１，４１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）が非アクティブとなり、各出力Ｂ（Ｂ（１），Ｂ（２），…）がアクティブとなる１Ｈ内でアクティブとなるイネーブルパルスＷＳＥＮ２とが、走査パルスＷＳＬ１，ＷＳＬ２，…として順次出力される。
【００７８】
上述したように、２Ｈ周期でデューティ比５０％のクロックパルスＷＳＣＫに同期してスタートパルスＷＳＳＴを順にシフトし、単位回路４１−１，４１−２，…の各々からシフトパルス（単位回路４１−１，４１−２，…の各出力Ｂ（１），Ｂ（２），…）を順次出力するシフトレジスタ４１を基本回路とし、当該シフトレジスタ４１の各単位回路４１−１，４１−２，…の入出力と、閾値補正期間を決めるイネーブルパルスＷＳＥＮ１と書き込み期間（移動度補正期間）を決めるイネーブルパルスＷＳＥＮ２とを論理演算する論理回路（４５〜４８）との組み合わせによって走査パルスＷＳＬ１，ＷＳＬ２，…を生成する書き込み走査回路４０Ｂにおいて、イネーブルパルスＷＳＥＮ１とイネーブルパルスＷＳＥＮ２とのタイミング関係を、異なる１Ｈ内でそれぞれアクティブになるように設定するとともに、スタートパルスＷＳＳＴのパルス幅を制御することで、閾値補正期間をスタートパルスＷＳＳＴのパルス幅で決まる複数Ｈに亘って複数回設定することができる。
【００７９】
具体的には、スタートパルスＷＳＳＴのパルス幅（アクティブ期間）を、シフトレジスタ４１の動作の基準となる２Ｈから４Ｈ，６Ｈ，８Ｈ，…と広げることにより、イネーブルパルスＷＳＥＮ２で決まる入力信号電圧Ｖｓｉｇ書き込み動作（移動度補正動作）の回数を増やすことなく、イネーブルパルスＷＳＥＮ１で決まる閾値補正動作の回数だけをスタートパルスＷＳＳＴのパルス幅に応じて複数Ｈに亘って３回、５回、７回、…と増やすことができるために、閾値補正回数（１Ｈ内での閾値補正動作が閾値補正回数１回）をスタートパルスＷＳＳＴのパルス幅に応じて増やすことができる。
【００８０】
これにより、表示装置の高精細化に伴って水平走査時間が短くなったとしても、閾値補正時間を複数Ｈに亘って複数回確保することができるために、閾値補正を十分に行うことができる。その結果、低階調における発光輝度のばらつきを抑えることができるために、良好な画質の表示画像を得ることができる。
【００８１】
［電源走査回路］
以上では、走査パルスＷＳＬ１，ＷＳＬ２，…を発生する書き込み走査回路４０について説明したが、続いて、電源線電位ＤＳＬ１，ＤＳＬ２，…を発生する電源走査回路５０について説明する。
【００８２】
図１２は、電源走査回路５０の回路例を示すブロック図である。本例に係る電源走査回路５０は、フリップフロップ等からなる単位回路（セル）５１−１，５１−２，…が画素アレイ部３０の行数ｍに相当する段数だけ縦続接続されてなるシフトレジスタ５１と、行数ｍに相当する数のインバータ５２−１，５２−２，…からなるインバータ群５２と、行数ｍに相当する数の３入力のＮＡＮＤゲート５３−１，５３−２，…からなるＮＡＮＤゲート群５３と、行数ｍに相当する数のインバータ５４−１，５４−２，…からなるインバータ群５４とを有する構成となっている。
【００８３】
シフトレジスタ５１は、図１１のタイミングチャートに示すように、クロックパルスＷＳＣＫと逆相のクロックパルスＤＳＣＫに同期してスタートパルスＤＳＳＴを順次シフトし、各転送段（単位回路）からシフトパルスを順に出力する。インバータ群５２の各インバータ５２−１，５２−２，…は、シフトレジスタ５１の単位回路５１−１，５１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）の極性を反転する。
【００８４】
ＮＡＮＤゲート群５３の各ＮＡＮＤゲート５３−１，５３−２，…は、シフトレジスタ５１の単位回路５１−１，５１−２，…の各入力Ａ（Ａ（１），Ａ（２），…）と、インバータ５２−１，５２−２，…で極性が反転されたシフトレジスタ５１の単位回路５１−１，５１−２，…の各出力Ｂ（Ｂ（１），Ｂ（２），…）と、閾値補正準備期間を決めるイネーブルパルスＤＳＥＮとを３入力とする。そして、ＮＡＮＤゲート５３−１，５３−２，…の各出力は、インバータ５４−１，５４−２，…で極性が反転されて、電源線電位ＤＳＬ１，ＤＳＬ２，…として画素アレイ部３０の電源供給線３２−１，３２−２，…に印加される。
【００８５】
このように、シフトレジスタ５１とＮＡＮＤゲート群５３等の論理回路との組み合わせによって構成される電源走査回路５０において、書き込み走査回路４０で閾値補正期間を複数Ｈに亘って複数回設定すべく、スタートパルスＷＳＳＴのパルス幅を変えたとき、当該スタートパルスＷＳＳＴの発生タイミングに対応して電源走査回路５０のスタートパルスＤＳＳＴの発生タイミングを変えるようにすれば良い。具体的には、スタートパルスＷＳＳＴがアクティブとなる１Ｈの次の１ＨでスタートパルスＤＳＳＴがアクティブとなるタイミング関係にすれば良い。スタートパルスＤＳＳＴのパルス幅は、シフトレジスタの動作の単位である２Ｈである。
【００８６】
なお、上記実施形態では、有機ＥＬ素子２１を駆動する駆動トランジスタ２２と、入力信号電圧Ｖｓｉｇをサンプリングして画素内に書き込む書き込みトランジスタ２３と、駆動トランジスタ２２のゲートとソースとの間に接続され、書き込みトランジスタ２３によって書き込まれた入力信号電圧Ｖｓｉｇを保持する保持容量２４と含む回路構成の画素回路２０を有する有機ＥＬ表示装置１０に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。
【００８７】
すなわち、駆動トランジスタ２２と電源配線との間に接続され、当該電源配線から駆動トランジスタ２２に対して選択的に駆動電流を供給するための動作をなすスイッチングトランジスタを有する構成の画素回路や、適宜導通状態になることにより、有機ＥＬ素子２１の電流駆動に先立って駆動トランジスタ２２の閾値電圧Ｖｔｈを検知し、この検知した閾値電圧Ｖｔｈを保持容量２４に保持するための動作をなすスイッチングトランジスタをさらに有する画素回路などを有する有機ＥＬ表示装置の場合にも、移動度補正時間は書き込みトランジスタ２２の導通期間で決まることになるために、書き込みトランジスタ２２をＣＭＯＳトランジスタによって構成することにより、上記実施形態と同様の作用効果を得ることができる。
【００８８】
また、上記実施形態では、画素回路２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の一実施形態に係る有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な構成例を示す回路図である。
【図３】本発明の一実施形態に係る有機ＥＬ表示装置の動作説明に供するタイミングチャートである。
【図４】本発明の一実施形態に係る有機ＥＬ表示装置の回路動作の説明図（その１）である。
【図５】本発明の一実施形態に係る有機ＥＬ表示装置の回路動作の説明図（その２）である。
【図６】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図７】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図８】一般的な書き込み走査回路の回路例を示すブロック図である。
【図９】一般的な書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図１０】本発明に係る書き込み走査回路の回路例を示すブロック図である。
【図１１】本発明に係る書き込み走査回路の回路動作の説明に供するタイミングチャートである。
【図１２】電源走査回路の回路例を示すブロック図である。
【符号の説明】
【００９０】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書き込みトランジスタ、２４…保持容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３５…共通電源供給線、４０，４０Ａ，４０Ｂ…書き込み走査回路、５０…電源走査回路、６０…水平駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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