(57)【要約】【課題】トレンチの底部における電界強度をトレンチの全長にわたって均一化してデバイス耐圧を向上させることができるトレンチゲート型半導体装置を提供する。【解決手段】半導体基板１００の一方の主面側に位置するＰ型半導体層５４を貫通してＮ型半導体層５３に達する複数のトレンチ５５を有し、トレンチ５５の両側に沿ってＮ＋型半導体層５９を有し、Ｎ＋型半導体層５９の間にＰ＋型半導体層６０を有し、トレンチ５５にゲート電極２７を有し、Ｎ＋型半導体層５９とＰ＋型半導体層６０に接合するソース電極６２を有し、Ｐ＋型半導体層６０が実質的にトレンチ５５の全長に沿って延在する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板が基層上に複数の半導体領域を層状に重ねて形成してなり、前記半導体基板の一方の主面側に位置する第１の半導体領域を貫通して下層の第２の半導体領域に達する複数のトレンチを有し、第１の半導体領域中に前記トレンチの両側に沿って第３の半導体領域を有するとともに、前記トレンチの相互間において第３の半導体領域間に第４の半導体領域を有し、第１の半導体領域と第４の半導体領域が同じ導電型をなし、第２の半導体領域と第３の半導体領域が同じ導電型をなし、前記トレンチに電気的に周囲から絶縁した第１の電極を有し、第３の半導体領域および第４の半導体領域に接合する第２の電極を有し、前記半導体基板を介して第２の電極に対抗する第３の電極を有し、第４の半導体領域が実質的に前記トレンチの全長に沿って延在することを特徴とするトレンチゲート型半導体装置。
【請求項２】
各トレンチの第１の電極に接合する埋め込み電極が前記トレンチの終端部を覆って前記半導体基板の端部縁にまで延在し、かつ第４の半導体領域の上側に存在せず、前記埋め込み電極は前記トレンチの相互間に少なくとも前記トレンチの終端部にまで後退した切欠き部を有し、かつ前記切欠き部において第４の半導体領域の終端部に沿うことを特徴とする請求項１に記載のトレンチゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチゲート型半導体装置に関し、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電解効果トランジスタ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｔｒａｎｓｉｓｔｏｒ）、絶縁ゲートサイリスタ等のトレンチゲート構造を有するＭＯＳ型トランジスタ等の技術に係るものである。
【背景技術】
【０００２】
従来、この種のトレンチゲート型半導体装置においては、そのゲート終端構造として、酸化膜成長時に発生する応力を緩和するためにプロセスの高温化や丸め酸化などを用いるもの、終端部構造に曲率を持たせるもの、隣接するトレンチラインの終端部同士を緩やかな曲率を持たせて結合することで応力を緩和しているものがあった。
【０００３】
従来のトレンチゲート型半導体装置としては、例えば図７〜図９に示すものがある。このトレンチゲート型半導体装置は、半導体基板が基層をなすＰ＋＋型基板２０の表面に複数の半導体層をエピタキシャル成長により形成してなり、Ｐ＋＋型基板２０の表面にＮ＋型半導体層２１を形成し、Ｎ＋型半導体層２１の表面にＮ−型半導体層２２を形成し、Ｎ−型半導体層２２の表面にＮ型半導体層２３を形成し、Ｎ型半導体層２３の表面にＰ型半導体層２４を形成している。
【０００４】
さらにＰ型半導体層２４貫通してＮ型半導体層２３に達する複数のトレンチ２５を形成しており、トレンチ２５の内部に酸化膜（ゲート酸化膜）２６、ポリシリコンからなるゲート電極２７及び絶縁膜２８が形成してある。隣接し合うトレンチ２５の間には、Ｐ型半導体層２４の表面にＮ＋型半導体層２９及びＰ＋型半導体層３０を形成しており、ソースとなるＮ＋型半導体層２９は酸化膜２６および絶縁膜２８に隣接し、Ｎ＋型半導体層２９の間にＰ＋型半導体層３０が位置している。このＰ＋型半導体層３０は接触抵抗を下げるためのものである。
【０００５】
トレンチ２５の終端部はゲート電極２７の引き出し部をなし、各ゲート電極２７の端部を相互に接続する埋め込みゲート電極（ポリシリコン）３１がトレンチ２５の終端部上から半導体素子の端部縁までを覆っている。
【０００６】
半導体基板の一方の主面側にはソース電極３２がＮ＋型半導体層２９及びＰ＋型半導体層３０の表面に形成してあり、他方の主面側にはドレイン電極（図示省略）がＰ＋＋型基板２０の裏面に形成してある。Ｐ＋型半導体層３０は一般にボディコンタクト電極と呼ばれ、ソース電極３２と同電位になるように接続している。埋め込みゲート電極３１は絶縁膜３３によってソース電極３２と絶縁してある。半導体基板の外側部には複数のガードリング層３４を形成している。
【０００７】
このトレンチゲート型半導体装置では、ドレイン電極（図示省略）に正電位の電圧を印加し、ソース電極３２を接地する。この条件下で、埋め込みゲート電極３１を通して各ゲート電極２７に閾値以上の正電位の電圧を印加すると、各トレンチ２５のゲート電極２７と酸化膜２６を介して隣接するＰ型半導体層２４にチャネルが形成され、ドレイン電極からソース電極３２に向かって電流が流れて動作状態となる。
【０００８】
以下にトレンチゲート型半導体装置の製造方法を説明する。図１０〜図１２は、各製造工程における断面を示し、図１０（ａ）のＡ−Ａ’線断面に対応している。図１３〜図１４は、各製造工程における断面を示し、図１３（ａ）のＡ−Ａ’線断面に対応している。
【０００９】
図１０（ｂ）および図１３（ｂ）に示すように、基層をなすＰ＋＋型基板２０の表面上にＰ＋＋型基板２０と異なる導電型で高濃度のＮ＋型半導体層２１をエピタキシャル成長させ、Ｎ＋型半導体層２１の表面上に同導電型で低濃度のＮ−型半導体層２２をエピタキシャル成長させる。
【００１０】
図１０（ｃ）および図１３（ｃ）に示すように、Ｎ−型半導体層２２にドーパントを拡散させて、Ｎ−型半導体層２２の上側域に異なる導電型のＰ型半導体層２４を形成し、Ｐ型半導体層２４の下側域にＮ型半導体層２３を形成する。
【００１１】
図１０（ｄ）および図１３（ｄ）に示すように、Ｐ型半導体層２４を貫通し、Ｎ型半導体層２３に達する複数のトレンチ２５を形成する。
図１１（ａ）および図１４（ａ）に示すように、トレンチ２５の内壁面およびＰ型半導体層２４の表面にＳｉＯ２の酸化膜２６を形成し、酸化膜２６に囲まれたトレンチ２５の内部および酸化膜２６を介したＰ型半導体層２４の上側域にポリシリコンを積層する。
【００１２】
図１１（ｂ）に示すように、ポリシリコン層および酸化膜２６を選択的にエッチングしてトレンチ２５に残るポリシリコン層でゲート電極２７を形成し、トレンチ２５の終端部上から半導体素子の端部縁までを覆って残るポリシリコン層で埋め込みゲート電極３１を形成する。
【００１３】
図１１（ｃ）に示すように、Ｐ型半導体層２４にドーパントを拡散させて、トレンチ２５に隣接してソース（エミッター）のＮ＋型半導体層２９を形成する。
図１２（ａ）に示すように、マスク３５を介してドーパントを拡散させて、Ｎ＋型半導体層２９を貫通してＰ型半導体層２４に達するＰ＋型半導体層３０を形成する。
【００１４】
図１２（ｂ）および図１４（ｂ）に示すように、半導体基板の一方の主面を覆ってＳｉＯ２の層間絶縁膜を積層し、選択的なエッチングによりトレンチ２５の内部のゲート電極２７の上に絶縁膜２８を形成し、埋め込みゲート電極３１の上に絶縁膜３３を形成する。
【００１５】
図１２（ｃ）および図１４（ｃ）に示すように、半導体基板の一方の主面を覆ってアルミからなるソース電極３２を形成し、ソース電極３２をＮ＋型半導体層２９とＰ＋型半導体層３０に接合し、ソース電極３２とゲート電極２７を絶縁膜２８で絶縁し、ソース電極３２と埋め込みゲート電極３１を絶縁膜３３で絶縁する。
【特許文献１】特開平１０−２５６５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、トレンチゲート構造を有するデバイスにおいては、トレンチ２５の底部で起きる電界集中がデバイスの耐圧を決めており、ブレークダウンはトレンチ２５の底部で発生する。
【００１７】
しかしながら、上述した構成においては、各ゲート電極２７の端部を相互に接続する埋め込みゲート電極（ポリシリコン）３１がトレンチ２５の終端部上から半導体素子の端部縁までを帯状に覆っており、ソースとなるＮ＋型半導体層２９およびボディコンタクト電極のＰ＋型半導体層３０をトレンチ２５の終端部にまで形成していない。これは製造工程において、埋め込みゲート電極３１を形成した後にＮ＋型半導体層２９およびＰ＋型半導体層３０を形成するからである。
【００１８】
このように、トレンチ２５の終端部では、ソース電極３２と同電位のボディコンタクト電極であるＰ＋型半導体層３０が存在しないので、終端部における半導体基板の表面上の電位をソース電位に固定することができない。電位を固定していない場合には、トレンチ２５の底部の電界強度はコレクタの電位によって決まり、その値は電位を固定している場合よりも高くなる。
【００１９】
この結果、トレンチ２５の底部で起きる電界集中は、中間部よりも終端部において大きくなり、デバイス耐圧が低下する要因となっている。
本発明は上記の課題を解決するものであり、トレンチの底部における電界強度をトレンチの全長にわたって均一化してデバイス耐圧を向上させることができるトレンチゲート型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明のトレンチゲート型半導体装置は、半導体基板が基層上に複数の半導体領域を層状に重ねて形成してなり、前記半導体基板の一方の主面側に位置する第１の半導体領域を貫通して下層の第２の半導体領域に達する複数のトレンチを有し、第１の半導体領域中に前記トレンチの両側に沿って第３の半導体領域を有するとともに、前記トレンチの相互間において第３の半導体領域間に第４の半導体領域を有し、第１の半導体領域と第４の半導体領域が同じ導電型をなし、第２の半導体領域と第３の半導体領域が同じ導電型をなし、前記トレンチに電気的に周囲から絶縁した第１の電極を有し、第３の半導体領域および第４の半導体領域に接合する第２の電極を有し、前記半導体基板を介して第２の電極に対向する第３の電極を有し、第４の半導体領域が実質的に前記トレンチの全長に沿って延在することを特徴とする。
【００２１】
また、各トレンチの第１の電極に接合する埋め込み電極が前記トレンチの終端部を覆って前記半導体基板の端部縁にまで延在し、かつ第４の半導体領域の上側に存在せず、前記埋め込み電極は前記トレンチの相互間に少なくとも前記トレンチの終端部にまで後退した切欠き部を有し、かつ前記切欠き部において第４の半導体領域の終端部に沿うことを特徴とする。
【発明の効果】
【００２２】
以上のように本発明によれば、第１の電極がゲート電極をなし、第２の電極および第３の電極のそれそれがソース電極もしくはドレイン電極をなす。ドレイン電極に正電位の電圧を印加し、ソース電極を接地する条件下で、埋め込み電極を通して各ゲート電極に閾値以上の正電位の電圧を印加すると、各トレンチのゲート電極に絶縁層を介して隣接する第１の半導体領域に、ソースの第３の半導体領域からドレインの第２の半導体領域にまでチャネルが形成され、ドレイン電極からソース電極に向かって電流が流れて動作状態となる。
【００２３】
この際に、第４の半導体領域がボディコンタクト電極をなしてソース電極と同電位をなし、この第４の半導体領域が実質的にトレンチの全長に沿って延在することで、トレンチの終端部においてもゲート電極に対向してボディコンタクト電極が存在し、トレンチの終端部における半導体基板の表面上の電位をソース電位に固定することができるので、トレンチの底部で起きる電界集中は、中間部および終端部において等しい電界強度となる。よって、トレンチの終端部での電界集中に起因するデバイス耐圧の低下を防止することができ、トレンチの底部における電界強度をトレンチの全長にわたって均一化してデバイス耐圧を向上させることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて説明する。図１および図２（ａ）、（ｂ）において、トレンチゲート型半導体装置は、半導体基板１００が基層をなすＰ＋＋型基板５０の表面に複数の半導体層をエピタキシャル成長により形成してなり、Ｐ＋＋型基板５０の表面にＮ＋型半導体層５１を形成し、Ｎ＋型半導体層５１の表面にＮ−型半導体層５２を形成し、Ｎ−型半導体層５２の表面にＮ型半導体層５３を形成し、Ｎ型半導体層５３の表面にＰ型半導体層５４を形成している。
【００２５】
半導体基板１００には複数のトレンチ５５を形成しており、トレンチ５５は半導体基板１００の一方の主面側に位置する第１の半導体領域であるＰ型半導体層５４を貫通して下層の第２の半導体領域であるＮ型半導体層５３に達している。トレンチ５５には酸化膜（ゲート酸化膜）５６および絶縁膜５８により電気的に周囲から絶縁した第１の電極をなすポリシリコンのゲート電極５７が形成してある。
【００２６】
トレンチ５５の相互間には、Ｐ型半導体層５４の表層部にＮ＋型半導体層５９及びＰ＋型半導体層６０を形成しており、Ｎ＋型半導体層５９はトレンチ５５の両側に沿って形成し、Ｎ＋型半導体層５９の間にＰ＋型半導体層６０が位置している。ソースとなるＮ＋型半導体層５９は酸化膜５６および絶縁膜５８に隣接し、Ｐ＋型半導体層６０はボディコンタクト電極をなして接触抵抗を下げる。Ｐ＋型半導体層６０は実質的にトレンチ５５の全長に沿って延在しており、トレンチ５５の全長と実質的に同等以上の長さを有している。
【００２７】
トレンチ５５の終端部はゲート電極５７の引き出し部をなし、各ゲート電極５７の端部を相互に接続する埋め込みゲート電極（ポリシリコン）６１がトレンチ５５の終端部上から半導体素子の端部縁までを覆って延在している。
【００２８】
埋め込みゲート電極（ポリシリコン）６１は、Ｐ＋型半導体層６０の上側に存在せず、トレンチ５５の相互間に少なくともトレンチ５５の終端部にまで後退した切欠き部６１ａを有し、切欠き部６１ａがＰ＋型半導体層６０の終端部に沿った形状をなす。
【００２９】
半導体基板１００の一方の主面側にはＮ＋型半導体層５９及びＰ＋型半導体層６０に接合する第２の電極をなすソース電極６２が形成してあり、他方の主面側には半導体基板１００を介してソース電極６２に対向する第３の電極をなすドレイン電極（図示省略）がＰ＋＋型基板５０の裏面に形成してある。Ｐ＋型半導体層５０はソース電極６２と同電位になるように接続してあり、埋め込みゲート電極６１は絶縁膜６３によってソース電極６２と絶縁しており、図１においてソース電極６２および絶縁膜６３は部分的に表現した記載となっている。また、半導体基板の外側部には複数のガードリング層６４を形成している。
【００３０】
このトレンチゲート型半導体装置では、ドレイン電極（図示省略）に正電位の電圧を印加し、ソース電極６２を接地する。この条件下で、埋め込みゲート電極６１を通して各ゲート電極５７に閾値以上の正電位の電圧を印加すると、各トレンチ５５のゲート電極５７に酸化膜５６を介して隣接するＰ型半導体層５４に、ソースのＮ＋型半導体層５９からドレインのＮ型半導体層５３にまでチャネルが形成され、ドレイン電極からソース電極６２に向かって電流が流れて動作状態となる。
【００３１】
この際に、Ｐ＋型半導体層６０がボディコンタクト電極をなしてソース電極６２と同電位をなし、このＰ＋型半導体層６０が実質的にトレンチ５５の全長に沿って延在することで、トレンチ５５の終端部においてもゲート電極５７に対向してボディコンタクト電極が存在し、トレンチ５５の終端部における半導体基板１００の表面上の電位をソース電位に固定することができるので、トレンチ５５の底部で起きる電界集中は、中間部および終端部において等しい電界強度となる。よって、トレンチ５５の終端部での電界集中に起因するデバイス耐圧の低下を防止することができ、トレンチ５５の底部における電界強度をトレンチ５５の全長にわたって均一化してデバイス耐圧を向上させることができる。
【００３２】
本実施の形態では、トレンチ５５の終端部においてゲート電極５７を円形状に形成しているが、図２（ｃ）に示すように、トレンチ５５の終端部においてゲート電極５７を矩形に形成することも可能である。
【００３３】
また、本実施の形態では、埋め込みゲート電極（ポリシリコン）６１の切欠き部６１ａがＰ＋型半導体層６０の終端部に沿った形状をなし、Ｐ＋型半導体層６０の縁部と埋め込みゲート電極（ポリシリコン）６１の切欠き部６１ａの縁部との間にＰ型半導体層５４が介在しているが、図３に示すように、埋め込みゲート電極（ポリシリコン）６１の切欠き部６１ａの全域に、切欠き部６１ａの縁部に接してＰ＋型半導体層６０の終端部を形状することも可能である。
【００３４】
以下にトレンチゲート型半導体装置の製造方法を説明する。図４〜図６は、各製造工程における断面を示し、図４（ａ）のＡ−Ａ’線断面に対応している。
図４（ｂ）に示すように、基層をなすＰ＋＋型基板５０の表面上にＰ＋＋型基板５０と異なる導電型で高濃度のＮ＋型半導体層５１をエピタキシャル成長させ、Ｎ＋型半導体層５１の表面上に同導電型で低濃度のＮ−型半導体層５２をエピタキシャル成長させる。
【００３５】
図４（ｃ）に示すように、Ｎ−型半導体層５２にドーパントを拡散させて、Ｎ−型半導体層５２の上側域に異なる導電型のＰ型半導体層５４を形成し、Ｐ型半導体層５４の下側域にＮ型半導体層５３を形成する。
【００３６】
図４（ｄ）に示すように、Ｐ型半導体層５４を貫通し、Ｎ型半導体層５３に達する複数のトレンチ５５を形成する。
図５（ａ）に示すように、トレンチ５５の内壁面およびＰ型半導体層５４の表面にＳｉＯ２の酸化膜５６を形成し、酸化膜５６に囲まれたトレンチ５５の内部および酸化膜５６を介したＰ型半導体層５４の上方にポリシリコンを積層する。
【００３７】
図５（ｂ）に示すように、ポリシリコン層および酸化膜５６を選択的にエッチングしてトレンチ５５に残るポリシリコン層でゲート電極５７を形成し、トレンチ５５の終端部上から半導体素子の端部縁までを覆って残るポリシリコン層で埋め込みゲート電極６１を形成する。この埋め込みゲート電極６１は、後述するＰ＋型半導体層６０の形成予定部の上側に存在せず、トレンチ５５の相互間に少なくともトレンチ５５の終端部にまで後退した切欠き部６１ａを有し、切欠き部６１ａがＰ＋型半導体層６０の形成予定部の終端部に沿った形状をなす（図１参照）。
【００３８】
次に、Ｐ型半導体層５４にドーパントを拡散させて、半導体基板１００の中央部側にトレンチ５５に隣接してソース（エミッター）のＮ＋型半導体層５９を形成する（図１参照）。
【００３９】
図５（ｃ）に示すように、マスク６５を介してドーパントを拡散させて、Ｐ型半導体層５４にＰ＋型半導体層６０を実質的にトレンチ５５の全長にわたって形成する。半導体基板１００の中央部側では、Ｎ＋型半導体層５９を貫通してＰ型半導体層５４に達するＰ＋型半導体層６０を形成し、半導体基板１００の外側部にガードリング６４を形成する。
【００４０】
この際に、本実施の形態では、図２（ｃ）に示すように、埋め込みゲート電極（ポリシリコン）６１の切欠き部６１ａの縁部とＰ＋型半導体層６０の縁部との間にＰ型半導体層５４が介在しているが、図３に示すように、埋め込みゲート電極（ポリシリコン）６１の切欠き部６１ａの全域に、切欠き部６１ａの縁部に接してＰ＋型半導体層６０の終端部を形状することも可能である。
【００４１】
図６（ａ）に示すように、半導体基板の一方の主面を覆ってＳｉＯ２の層間絶縁膜を積層し、選択的なエッチングによりトレンチ５５の内部のゲート電極５７の上に絶縁膜５８を形成し（図１参照）、埋め込みゲート電極６１の上に絶縁膜６３を形成する。
【００４２】
図６（ｂ）に示すように、半導体基板の一方の主面を覆ってアルミからなるソース電極６２を形成し、ソース電極６２をＮ＋型半導体層５９とＰ＋型半導体層６０に接合し、ソース電極６２とゲート電極５７を絶縁膜５８で絶縁し、ソース電極６２と埋め込みゲート電極６１を絶縁膜６３で絶縁する（図１参照）。
【産業上の利用可能性】
【００４３】
本発明はトレンチの底部における電界強度をトレンチの全長にわたって均一化してデバイス耐圧を向上させることができるので、トレンチ内に絶縁膜を介して埋め込まれた制御用のゲート電極を有するＭＯＳＦＥＴ、ＩＧＢＴ、絶縁ゲートサイリスタ等のトレンチゲート構造を有するＭＯＳ型トランジスタ等に有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態におけるトレンチゲート型半導体装置を示す斜視図
【図２】（ａ）は同トレンチゲート型半導体装置を示す平断面図、（ｂ）は（ａ）のＡ−Ａ’線断面図、（ｃ）は他の構成のトレンチゲート型半導体装置を示す平断面図
【図３】本発明の他の構成のトレンチゲート型半導体装置を示す平断面図
【図４】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）は同トレンチゲート型半導体装置を示す平断面図、（ｂ）〜（ｄ）は各製造過程における（ａ）のＡ−Ａ’線断面図
【図５】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）〜（ｃ）は各製造過程における図４（ａ）のＡ−Ａ’線断面図
【図６】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）〜（ｂ）は各製造過程における図４（ａ）のＡ−Ａ’線断面図
【図７】従来のトレンチゲート型半導体装置を示す平断面図
【図８】従来のトレンチゲート型半導体装置を示す斜視図
【図９】（ａ）は同トレンチゲート型半導体装置を示す平断面図、（ｂ）は（ａ）のＡ−Ａ’線断面図
【図１０】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）は同トレンチゲート型半導体装置を示す平断面図、（ｂ）〜（ｄ）は各製造過程における（ａ）のＡ−Ａ’線断面図
【図１１】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）〜（ｃ）は各製造過程における図９（ａ）のＡ−Ａ’線断面図
【図１２】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）〜（ｃ）は各製造過程における図９（ａ）のＡ−Ａ’線断面図
【図１３】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）は同トレンチゲート型半導体装置を示す平断面図、（ｂ）〜（ｄ）は各製造過程における（ａ）のＡ−Ａ’線断面図
【図１４】本発明に係るトレンチゲート型半導体装置の製造過程を示すものであり、（ａ）〜（ｃ）は各製造過程における図１３（ａ）のＡ−Ａ’線断面図
【符号の説明】
【００４５】
２０、５０  Ｐ＋＋型基板
２１、５１  Ｎ＋型半導体層
２２、５２  Ｎ−型半導体層
２３、５３  Ｎ型半導体層
２４、５４  Ｐ型半導体層
２５、５５  トレンチ
２６、５６  酸化膜（ゲート酸化膜）
２７、５７  ゲート電極
２８、５８  絶縁膜
２９、５９  Ｎ＋型半導体層
３０、６０  Ｐ＋型半導体層
３１、６１  埋め込みゲート電極
３２、６２  ソース電極
３３、６３  絶縁膜
３４、６４  ガードリング層
３５、６５  マスク
６１ａ  切欠き部
１００  半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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