(57)【要約】【課題】半導体基板上において、下方に浮遊ゲートを有するとともに上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートを完全にシリサイド化するとともに、前記半導体基板上において形成した選択ゲートトランジスタなどの制御トランジスタの、シリサイド化の過度の進行を抑制し、書き込み速度の遅延や閾値などの変動を抑制したスタックゲート型不揮発性半導体メモリを提供する。【解決手段】メモリセルトランジスタの制御ゲートは、酸化層を含まないシリサイドから構成し、制御トランジスタは、層間絶縁膜を貫通するようにして半導体層及びシリサイド層を電気的に接続する追加のシリサイド層を有し、前記追加のシリサイド層は、底面及び側面において、前記半導体層及び前記シリサイド層と、シリサイド化進行防止層で離隔するようにして構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上において、少なくともメモリセルトランジスタと制御トランジスタとを具え、
前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方に酸化層を含まないシリサイドからなる制御ゲートを有し、
前記制御トランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を有するとともに、前記層間絶縁膜を貫通するようにして前記半導体層及び前記シリサイド層を電気的に接続する追加のシリサイド層を有し、
前記追加のシリサイド層は、底面及び側面において、前記半導体層及び前記シリサイド層と、シリサイド化進行防止層で離隔されていることを特徴とする、スタックゲート型不揮発性半導体メモリ。
【請求項２】
前記制御ゲートを構成する前記シリサイド中の前記酸化層は、前記シリサイドの前記酸化層形成領域に対して、非酸化性雰囲気中でフッ酸溶液及びイソプロピルアルコールを順次接触させることによって、その形成を抑止することを特徴とする、請求項１に記載のスタックゲート型不揮発性半導体メモリ。
【請求項３】
前記制御ゲートを構成する前記シリサイド中の前記酸化層は、前記シリサイドを形成する際のシリサイド化材料が、主として前記シリサイドを形成する際の母材となるシリコン中に拡散することによって、その形成を抑止することを特徴とする、請求項１又は２に委細のスタックゲート型不揮発性半導体メモリ。
【請求項４】
前記シリサイド化進行防止層は、酸化膜、窒化膜、及びバリアメタル層の少なくとも１つを含むことを特徴とする、請求項１〜４のいずれか一に記載のスタックゲート型不揮発性半導体メモリ。
【請求項５】
前記酸化膜は塩酸過水処理で形成し、前記窒化膜はプラズマ窒化処理によって形成することを特徴とする、請求項４に記載のスタックゲート型不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックゲート型不揮発性半導体メモリに関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。こ
のようなＮＡＮＤ型フラッシュメモリは、半導体基板上において、メモリセルトランジスタ及び選択ゲートトランジスタが形成されるとともに、メモリとして動作させるために必要な周辺回路が形成されたような構成を呈する。さらに、前記メモリセルトランジスタは、前記半導体基板上において、第１の半導体材料、例えばポリシリコンなどからなる浮遊ゲートと、この浮遊ゲートに対して層間絶縁膜などを介して設けられた、第２の半導体材料、例えば同じくポリシリコンなどからなる制御ゲートとを具えている。
【０００３】
一方、前記選択ゲートトランジスタなどの制御トランジスタも、前記メモリセルトランジスタの形成に合わせた製造工程を経ることによって、前記第１の半導体材料からなる第１の半導体層と、前記第２の半導体材料からなる第２の半導体層とが、前記層間絶縁膜を介して積層されたような構成を呈する。したがって、上述したＮＡＮＤ型フラッシュメモリは、いわゆるスタックゲート型の不揮発性半導体メモリの構成を呈するようになる。
【０００４】
また、上述したスタックゲート型不揮発性半導体メモリでは、特にメモリセルトランジ
スタの制御ゲートを構成する上記第２の半導体材料をシリサイド化して前記制御ゲートの抵抗を減少させ、コンタクトプラグなどとの接触抵抗を低減させ、不揮発性半導体メモリの駆動電圧を低減させるとともに、その動作特性を向上させることが試みられている（例えば、特許文献１参照）。
【０００５】
一方、上記スタックゲート型不揮発性半導体メモリでは、選択ゲートトランジスタはメモリとしての機能ではなく単にトランジスタとして機能させるものであるため、前記メモリセルトランジスタの形成に併せて、第１の半導体層及び第２の半導体層が層間絶縁膜で分離されたままではその機能を発揮することができない。このため、前記第１の半導体層及び前記第２の半導体層は、前記層間絶縁膜を貫通するようにして形成した導電層によって電気的に接続されたような構成とすることが必要である。
【０００６】
上述のようにしてメモリセルトランジスタの制御ゲートをシリサイド化する場合、選択ゲートトランジスタを構成する前記導電層も上記シリサイド化を通じて得たシリサイドから構成するのが一般的である。しかしながら、前記導電層を、上記シリサイド化を通じて得ようとする場合、前記シリサイド化が前記第１の半導体層中まで深く進行してしまい、前記選択ゲートトランジスタの閾値などのトランジスタの動作特性を変化させてしまい、安定したトランジスタ動作を保持することができなくなる場合がある。
【０００７】
一方、上記メモリセルトランジスタの制御ゲートをシリサイド化する場合においても、シリサイド化を均一に行うことができず、例えば、前記制御ゲートの厚さ方向において途中までしかシリサイド化することができず、下方の部分は母材であるシリコンがそのまま残存してしまう場合がある。この結果、メモリセルトランジスタにおいて、前記制御ゲートの低抵抗化及び寄生容量の低減などを十分に改善することができず、書き込み速度の遅延などの問題が生じていた。
【特許文献１】特開２００６−３１０４５４号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体基板上において、下方に浮遊ゲートを有するとともに上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートを完全にシリサイド化するとともに、前記半導体基板上において形成した選択ゲートトランジスタなどの制御トランジスタの、シリサイド化の過度の進行を抑制し、書き込み速度の遅延や閾値などの変動を抑制したスタックゲート型不揮発性半導体メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明の一態様は、半導体基板上において、少なくともメモリセルトランジスタと制御トランジスタとを具え、前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方に酸化層を含まないシリサイドからなる制御ゲートを有し、前記制御トランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を有するとともに、前記層間絶縁膜を貫通するようにして前記半導体層及び前記シリサイド層を電気的に接続する追加のシリサイド層を有し、前記追加のシリサイド層は、底面及び側面において、前記半導体層及び前記シリサイド層と、シリサイド化進行防止層で離隔されていることを特徴とする、スタックゲート型不揮発性半導体メモリに関する。
【発明の効果】
【００１０】
上記態様によれば、半導体基板上において、下方に浮遊ゲートを有するとともに上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートを完全にシリサイド化するとともに、前記半導体基板上において形成した選択ゲートトランジスタなどの制御トランジスタの、シリサイド化の過度の進行を抑制し、書き込み速度の遅延や閾値などの変動を抑制したスタックゲート型不揮発性半導体メモリを提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の具体的な実施形態について説明する。
【００１２】
図１は、本実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す斜視図であり、図２は、図１に示すスタックゲート型不揮発性半導体メモリを矢印Ａ側から見た場合の断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。
【００１３】
図１及び２に示すように、本実施形態のスタックゲート型不揮発性半導体メモリ１０においては、例えばシリコンなどからなる半導体基板１１上に、トンネル絶縁膜１１１を介してメモリセルトランジスタ１２及び制御トランジスタとしての選択ゲートトランジスタ１３が複数形成されている。メモリセルトランジスタ１２間、並びにメモリセルトランジスタ１２及び選択ゲートトランジスタ１３間は素子分離絶縁膜１４で互いに絶縁分離されている。また、隣接する選択ゲートトランジスタ１３間は素子分離絶縁膜１５で互いに絶縁分離されている。
【００１４】
なお、本実施形態では、制御トランジスタとして選択ゲートトランジスタ１３のみを示しているが、必要に応じてその他の周辺トランジスタを適宜含むことができる。
【００１５】
素子分離絶縁膜１４及び１５は、不揮発性半導体メモリ１０の製造工程や特性向上の関係から種々の構造とすることができるが、本実施形態では簡単のためにその詳細については省略し、単一の絶縁膜として扱っている。
【００１６】
メモリセルトランジスタ１２は、下側から順に半導体材料、例えばリンドープシリコンからなる浮遊ゲート１２１、層間絶縁膜１２２及びシリサイドからなる制御ゲート１２３を含んでいる。層間絶縁膜１２２は、窒化膜と酸化膜との積層膜とすることができ、その厚さは８５ｎｍとすることができる。
【００１７】
制御ゲート１２３を構成するシリサイドは、例えばＮｉ、Ｃｏ、Ｐｔ及びＰｄなどのシリサイド化材料を使用してシリサイド化して得たものであり、以下に示すように、これらの材料は前記シリサイドを形成する際の母材であるシリコン中に主として拡散するようになる。すなわち、前記シリサイドは、前記シリサイド化材料が母材であるシリコン中に主として拡散することによって形成される。これは以下に詳述するように、制御ゲート１２３を構成する前記シリサイド中に、このシリサイドを厚さ方向に分断するような酸化膜の形成を抑止する作用効果を呈し、制御ゲート１２３を均一な前記シリサイドから構成することができるようになる。
【００１８】
また、上述したシリサイドは従来のポリシリコン層などに比較して低抵抗化されている。
【００１９】
選択ゲートトランジスタ１３は、下側から順に前記半導体材料からなる半導体層１３１、層間絶縁膜１３２及び前記シリサイドからなるシリサイド層１３３を含んでいる。層間絶縁膜１３２は、不揮発性半導体メモリ１０の製造方法に起因して、層間絶縁膜１２２と実質的に同様の構成を呈する。また、シリサイド層１３３の略中央部においては追加のシリサイド層１８が形成され、この追加のシリサイド層１８は、層間絶縁膜１３２を貫通するようにして半導体層１３１に至り、半導体層１３１及びシリサイド層１３３を電気的に接続している。
【００２０】
なお、図１及び２においては、追加のシリサイド層１８をシリサイド層１３３と識別可能な状態で記載しているが、実際には同一のシリサイド化工程を経て形成されるものであるため、識別するのは困難である。本実施形態では、説明の便宜上、シリサイド層１３３と区別して追加のシリサイド層１８を画定し、使用しているものである。
【００２１】
追加のシリサイド層１８は、その底面及び側面において、半導体層１３１及びシリサイド層１３３とシリサイド化進行防止層１７で離隔している。このシリサイド化進行防止層１７は、例えば、厚さ１ｎｍ〜３ｎｍの自然酸化膜や、厚さ１ｎｍ〜４ｎｍの窒化膜、さらには厚さ１ｎｍ〜５ｎｍのバリアメタル膜から構成することができる。なお、前記自然酸化膜及び前記窒化膜は、熱工程によって導通を取ることが可能な膜である。
【００２２】
本実施形態のスタックゲート型不揮発性半導体メモリ１０においては、メモリセルトランジスタ１２の制御ゲート１２３を構成するシリサイド中に、このシリサイドを厚さ方向に分断するような酸化膜を含まないこと、及び選択ゲートトランジスタ１３の導電層として機能する追加のシリサイド層１８がシリサイド化進行防止層１７で隔離されていることを主たる特徴とする。これらの特徴は、主としてメモリ１０の製造過程において効果を発揮する。
【００２３】
すなわち、制御ゲート１２３中のシリサイドが酸化膜を含まないとは、前記シリサイドを形成する過程において、その母材となるシリコン（ポリシリコン）が前記酸化膜を含まないことを意味する。したがって、前記シリコンに対してシリサイド化処理（具体的には、上述したＮｉなどのシリサイド化材料を前記シリコン中に拡散させる）を実施した場合においても、前記シリサイド化処理のバリアとなる前記酸化膜が存在しないため、前記シリコンの全体、特に厚さ方向において均一かつ十分なシリサイド化処理を行うことができる。結果として、制御ゲート１２３はその全体がシリサイドから構成されることになる。
【００２４】
また、追加のシリサイド層１８がシリサイド化進行防止層１７で隔離されているとは、シリサイド層１３３及び追加のシリサイド層１８を形成する過程において、それらの母材となるシリコン（ポリシリコン）が形成され、シリサイド化処理が行われる以前に、前記シリコンの、追加のシリサイド１８となる部分がシリサイド化進行防止層１７で隔離されていることを意味する。したがって、前記シリコンに対してシリサイド化処理を実施した場合においても、シリサイド化処理がシリサイド化進行防止層１７を超えて進行することがなくなり、従来のように、半導体層１３１中に深くシリサイド化が進行して、トンネル絶縁膜１１１の近傍まで達するというようなことがなくなる。
【００２５】
このように、本実施形態においては、メモリセルトランジスタ１２の、制御ゲート１２３が完全にシリサイド化されているので、制御ゲート１２３の低抵抗化及び寄生容量の低減などを十分に改善することができ、書き込み速度の遅延などの問題を生じることがない。また、選択ゲートトランジスタ１３の、半導体層１３１中まで深くシリサイド化が進行することがないので、選択ゲートトランジスタ１３の閾値などのトランジスタの動作特性を変化させることなく、安定したトランジスタ動作を保持することができる。
【００２６】
次に、本実施形態のスタックゲート型不揮発性半導体メモリ１０の製造方法について説明する。
【００２７】
（第１の製造方法）
図３〜図９は、第１の製造方法を説明するための工程図である。なお、図１及び２に示す構成要素と同一又は類似の構成要素に関しては、同一の参照数字を用いて表している。
【００２８】
最初に、図３に示すように、半導体基板１１上にトンネル絶縁膜１１１、リンドープシリコン層（浮遊ゲート）１２１、層間絶縁膜１２２、第１のポリシリコン層１２３Ａ、第１のマスク２１及び第２のマスク２２を順次に形成する。半導体基板１１は例えばシリコンとすることができ、層間絶縁膜１２２は例えば窒化膜及び酸化膜の積層膜とすることができる。第１のマスク２１及び第２のマスク２２は、それぞれ窒化膜及び酸化膜から構成することができる。これらのマスク材は、ウェット剥離薬液に対する選択性が互いに大きく異なる。
【００２９】
次いで、第１のマスク２１及び第２のマスク２２を介して、反応性イオンエッチング（ＲＩＥ）を実施し、シリコン層１２１、層間絶縁膜１２２及び第１のポリシリコン層１２３に対して矩形状の溝１３Ａを形成する。
【００３０】
次いで、図４に示すように、第２のマスク２２を選択的にウエット剥離して、溝１３Ａの内壁面に対して界面処理を行い、シリサイド化進行防止層１７を形成する。界面処理としては、希釈フッ酸にて、シリコン層表面の自然酸化膜および不純物を除去した後、塩酸過水処理を行う。または、プラズマ窒化処理を行う。前者の場合、シリサイド化進行防止層１７は、自然酸化膜（例えば厚さ１ｎｍ〜３ｎｍ)として形成され、後者の場合、シリサイド化進行防止層１７は、窒化膜(例えば厚さ１ｎｍ〜４ｎｍ)として形成される。
【００３１】
なお、界面処理として、汎用の膜形成技術を施すこともできる。例えば、ＣＶＤ法、ＡＬＤ法及びスパッタリング法などを施し、シリサイド化進行防止層１７として、Ｔｉ及びＴｉＮなどのバリアメタル膜を形成することもできる。
【００３２】
次いで、図５に示すように、第２のポリシリコン１２３Ｂを、溝１３Ａを埋設するようにして、図４に示すアセンブリの前面に形成した後、図６に示すように、第２のポリシリコン１２３Ｂを、溝部１３Ａ内にその一部が残存するようにしてＲＩＥにて除去する。なお、ＲＩＥを第１のマスク２１が露出した時点でストップすることによって、溝１３Ａには第２のポリシリコン１２３Ｂの一部が残存するようになる。なお、溝１３Ａ内に残存した第２のポリシリコン１２３Ｂは、後に追加のシリサイド１８を構成するようになる。
【００３３】
次いで、図６に示すように、第１のマスク２１をウェット剥離にて除去した後、非酸化性雰囲気、例えば窒素ガス雰囲気中などにおいて、所定の濃度に希釈したフッ酸溶液を露出した第１のポリシリコン層１２３Ａに接触させ、第１のポリシリコン層１２３Ａ上に形成された自然酸化膜を腐食し除去する。次いで、第１のポリシリコン層１２３Ａの表面を水洗して、フッ酸溶液及び腐食除去された自然酸化膜を洗い流した後、イソプロピルアルコール（ＩＰＡ）を接触させて乾燥させる。
【００３４】
なお、上記自然酸化膜は、そのまま残存させると、上述したように、メモリセルトランジスタ１２の制御ゲート１２３のシリサイド化を妨害し、制御ゲート１２３の均一なシリサイド化を阻害するものである。
【００３５】
次いで、図７に示すように、第３のポリシリコン１２３Ｃを残存する第１のポリシリコン層１２３Ａ上に形成する。
【００３６】
次いで、図８に示すように、図７に示すアセンブリに対して、後のメモリセルトランジスタ１２及び選択ゲートトランジスタ１３を離隔形成するための溝形成を行った後、得られた溝内に層間絶縁膜１４及び１５を形成する。
【００３７】
次いで、ＣＭＰなどの平坦化処理を実施した後、図９に示すように、図８に示すアセンブリの全面に、例えばＮｉなどのシリサイド化材料１９を形成し、加熱処理を施すことによって、シリサイド化処理を実施する。本例では、シリサイド化材料として、シリコン中への拡散速度（拡散係数）が大きいＮｉなどの材料を使用しているので、上記シリサイド化に際しては、主としてシリサイド化材料がシリコン中、具体的には第３のポリシリコン１２３Ｃ及び第１のポリシリコン１２３Ａ中に拡散してシリサイド化が行われる。なお、残存したシリサイド化材料は適宜除去する。
【００３８】
以上のような工程を経ることにより、図１及び２に示すようなスタックゲート型不揮発性半導体メモリ１０を形成することができる。
【００３９】
（第２の製造方法）
図１０〜図１３は、第２の製造方法を説明するための工程図である。なお、図１〜図９に示す構成要素と同一又は類似の構成要素に関しては、同一の参照数字を用いて表している。
【００４０】
最初に、図１０に示すように、半導体基板１１上に順次トンネル絶縁膜１１１、リンドープシリコン層（浮遊ゲート）１２１、層間絶縁膜１２２、第１のポリシリコン層１２３Ａ、第１のマスク２１及び第２のマスク２２を順次に形成する。半導体基板１１は例えばシリコンとすることができ、層間絶縁膜１２２は例えば窒化膜及び酸化膜の積層膜とすることができる。第１のマスク２１及び第２のマスク２２は、それぞれ窒化膜及び酸化膜から構成することができる。これらのマスク材は、ウェット剥離薬液に対する選択性が互いに大きく異なる。
【００４１】
次いで、第１のマスク２１及び第２のマスク２２を介して、反応性イオンエッチング（ＲＩＥ）を実施し、シリコン層１２１、層間絶縁膜１２２及び第１のポリシリコン層１２３に対して矩形状の溝１３Ａを形成する。
【００４２】
次いで、図１１に示すように、第２のマスク２２を選択的にウエット剥離して、溝１３Ａの内壁面に対して界面処理を行い、シリサイド化進行防止層１７を形成する。界面処理としては、希釈フッ酸にて、シリコン層表面の自然酸化膜および不純物を除去した後、塩酸過水処理を行う。または、プラズマ窒化処理を行う。前者の場合、シリサイド化進行防止層１７は、自然酸化膜（例えば厚さ１ｎｍ〜３ｎｍ)として形成され、後者の場合、シリサイド化進行防止層１７は、窒化膜(例えば厚さ１ｎｍ〜４ｎｍ)として形成される。
【００４３】
なお、界面処理として、汎用の膜形成技術を施すこともできる。例えば、ＣＶＤ法、ＡＬＤ法及びスパッタリング法などを施し、シリサイド化進行防止層１７として、Ｔｉ及びＴｉＮなどのバリアメタル膜を形成することもできる。
【００４４】
次いで、図１２に示すように、第１のマスク２１をウェット剥離にて除去した後、非酸化性雰囲気、例えば窒素ガス雰囲気中などにおいて、所定の濃度に希釈したフッ酸溶液を露出した第１のポリシリコン層１２３Ａに接触させ、第１のポリシリコン層１２３Ａ上に形成された自然酸化膜を腐食し除去する。次いで、第１のポリシリコン層１２３Ａの表面を水洗して、フッ酸溶液及び腐食除去された自然酸化膜を洗い流した後、イソプロピルアルコール（ＩＰＡ）を接触させて乾燥させる。
【００４５】
なお、上記自然酸化膜は、そのまま残存させると、上述したように、メモリセルトランジスタ１２の制御ゲート１２３のシリサイド化を妨害し、制御ゲート１２３の均一なシリサイド化を阻害するものである。
【００４６】
次いで、図１３に示すように、第３のポリシリコン１２３Ｃを図１２に示すアセンブリの全面に溝１３Ａを埋設するようにして形成する。
【００４７】
その後は、図８及び図９に示す工程に従って、適宜層間絶縁膜１４及び１５を形成し、シリサイド化処理を実施して、図１及び２に示すようなスタックゲート型不揮発性半導体メモリ１０を形成することができる。
【００４８】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００４９】
例えば、上記具体例では、ＲＩＥによって溝１３Ａを矩形状に形成しているが、その形状は必ずしも矩形状である必要はなく、任意の形状、例えば逆台形状に形成することもできる。
【図面の簡単な説明】
【００５０】
【図１】第１の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す斜視図である。
【図２】図１に示すスタックゲート型不揮発性半導体メモリを矢印Ａ側から見た場合の断面図である。
【図３】図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図４】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図５】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図６】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図７】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図８】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図９】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第１の製造方法を説明するための概略工程図である。
【図１０】図１及び図２に示すスタックゲート型不揮発性半導体メモリの第２の製造方法を説明するための概略工程図である。
【図１１】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第２の製造方法を説明するための概略工程図である。
【図１２】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第２の製造方法を説明するための概略工程図である。
【図１３】同じく、図１及び図２に示すスタックゲート型不揮発性半導体メモリの第２の製造方法を説明するための概略工程図である。
【符号の説明】
【００５１】
１０  スタックゲート型不揮発性半導体メモリ
１１  半導体基板
１１１  トンネル絶縁膜
１２  メモリセルトランジスタ
１２１  浮遊ゲート
１２２  層間絶縁膜
１２３  制御ゲート
１３  選択ゲートトランジスタ
１３１  半導体層
１３２  層間絶縁膜
１３３  シリサイド層
１４，１５  素子間素子分離絶縁膜
１７  シリサイド化進行防止層
１８  追加のシリサイド層
【図１】
2008288385.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008288385.tif 000010
【図９】
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【図１０】
2008288385.tif 000012
【図１１】
2008288385.tif 000013
【図１２】
2008288385.tif 000014
【図１３】
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