(57)【要約】【課題】ＦｉｎＦＥＴを用いた半導体回路の駆動特性を改善できる。【解決手段】本発明の例に関わる半導体装置は、半導体基板１上に配置され、１つのインバータ２１Ａを構成するｎ型ＦｉｎＦＥＴ  Ｎ１とｐ型ＦｉｎＦＥＴ  Ｐ１を具備し、ｎ型及びｐ型ＦｉｎＦＥＴ  Ｎ１，Ｐ１のそれぞれは、アクティブ領域としてのフィン部ＡＡ−ｎ，ＡＡ−ｐと、ゲート絶縁膜を介して、フィン部のうちチャネル領域２，５と立体交差するゲート電極Ｇ１とを有するとともに、フィン部のうちチャネル領域２，５を挟んだ一端側及び他端側にそれぞれコンタクト領域３，６が設けられ、インバータ回路２１の出力ノードとなるｐ型ＦｉｎＦＥＴ  Ｐ１のコンタクト領域３のフィン幅Ｗ１は、ｎ型ＦｉｎＦＥＴ  Ｎ１のチャネル領域５のフィン幅Ｗ３よりも広い。【選択図】図２
2008288272.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に配置され、１つのインバータを構成するｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴを具備し、前記ｎ型及びｐ型ＦｉｎＦＥＴのそれぞれは、アクティブ領域としてのフィン部と、ゲート絶縁膜を介して、前記フィン部のうちチャネル領域と立体交差するゲート電極とを有するとともに、前記フィン部のうち前記チャネル領域を挟んだ一端側及び他端側にそれぞれコンタクト領域が設けられ、前記インバータの出力ノードとなる前記ｐ型ＦｉｎＦＥＴのコンタクト領域のフィン幅は、前記ｎ型ＦｉｎＦＥＴのチャネル領域のフィン幅よりも広いことを特徴とする半導体装置。
【請求項２】
前記ｐ型ＦｉｎＦＥＴのチャネル領域のフィン幅は、前記ｎ型ＦｉｎＦＥＴのチャネル領域の幅よりも広いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｐ型ＦｉｎＦＥＴのチャネル領域の不純物濃度は、前記ｎ型ＦｉｎＦＥＴのチャネル領域の不純物濃度よりも高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板は、ＳＯＩ領域とバルク領域からなり、前記ｎ型ＦｉｎＦＥＴは、前記ＳＯＩ領域内に配置され、前記ｐ型ＦｉｎＦＥＴは前記バルク領域内に配置されることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ｐ型ＦｉｎＦＥＴは、Ｎウェル領域内に設けられ、前記Ｎウェル領域には、バイアス電圧が印加されることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、ＦｉｎＦＥＴを用いたインバータ回路を含む半導体装置に関する。
【背景技術】
【０００２】
シリコン基板上に形成されるＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の高性能化が推し進められている。
【０００３】
これは、論理回路またはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの記憶装置に用いられるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに対して、スケーリング則に基づくゲート長の縮小やゲート絶縁膜の薄膜化がなされることで、実現されている。
【０００４】
例えば、チャネル長が３０ｎｍ以下の短チャネル領域におけるカットオフ特性を改善するために、シリコン基板を短冊状に細く切り出した突起状領域（これを、フィン部と呼ぶ）と、ゲート電極とを立体交差させた３次元構造ＭＩＳトランジスタが開発されている。
【０００５】
この３次元構造のＭＩＳトランジスタは、ＦｉｎＦＥＴ（Ｆｉｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と呼ばれ、フィン部の両側面にトップゲートとバックゲートとがそれぞれ設けられたダブルゲート構造となっている。
【０００６】
そして、ＦｉｎＦＥＴは、一般に、完全空乏型ＭＩＳトランジスタであり、短チャネル効果を抑制するために、フィン幅がゲート長よりも短くされている。
【０００７】
近年では、このＦｉｎＦＥＴを用いてＳＲＡＭを構成する技術が提案されている（例えば、特許文献１参照）。
【０００８】
１つのＳＲＡＭセルは、トランスファゲートトランジスタと、データの記憶を行うようにフリップフロップ接続されたインバータ回路から構成される。またインバータ回路を構成するＭＩＳトランジスタは、ｐ型ＭＩＳトランジスタであるロードトランジスタと、ｎ型ＭＩＳトランジスタであるドライバトランジスタとからなる。
【０００９】
通常、ＳＲＡＭの動作安定性は、トランスファゲートトランジスタとドライバトランジスタの電流駆動力比（β比）で決まる。それゆえ、ドライバトランジスタの駆動力をトランスファゲートトランジスタの駆動力よりも大きくすることで、安定度を確保している。
【００１０】
従来のように、プレーナ型ＭＩＳトランジスタを用いた場合には、それらのチャネル幅を調整することで、電流駆動力比の調整を行うことができる。しかし、ＦｉｎＦＥＴによりＳＲＡＭセルを構成する場合には、ＦｉｎＦＥＴのチャネル幅がフィン部の高さで決定されるため、この高さをＦｉｎＦＥＴ毎に変えることは、プロセス上、一般的に困難である。それゆえ、フィン部の高さを変えて、ドライバトランジスタとトランスファゲートトランジスタの電流駆動力比（β比）を調整することは難しい。
【００１１】
したがって、これまでのＦｉｎＦＥＴから構成されるＳＲＡＭセルは、ドライバトランジスタのフィン部の本数を調整することで、β比の調整が行われていた。
【特許文献１】特開２００５−１４２２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の例は、ＦｉｎＦＥＴを用いた半導体装置の動作特性を改善できる技術を提案する。
【課題を解決するための手段】
【００１３】
本発明の例に関わる半導体装置は、半導体基板上に配置され、１つのインバータを構成するｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴを具備し、前記ｎ型及びｐ型ＦｉｎＦＥＴのそれぞれは、アクティブ領域としてのフィン部と、ゲート絶縁膜を介して、前記フィン部のうちチャネル領域と立体交差するゲート電極とを有するとともに、前記フィン部のうち前記チャネル領域を挟んだ一端側及び他端側にそれぞれコンタクト領域が設けられ、前記インバータの出力ノードとなる前記ｐ型ＦｉｎＦＥＴのコンタクト領域のフィン幅は、前記ｎ型ＦｉｎＦＥＴのチャネル領域のフィン幅よりも広いことを特徴とする。
【発明の効果】
【００１４】
本発明の例によれば、ＦｉｎＦＥＴを用いた半導体装置の動作特性を改善できる。
【発明を実施するための最良の形態】
【００１５】
１．  概要  
本発明の実施形態は、ｐ型ＦｉｎＦＥＴとｎ型ＦｉｎＦＥＴとから構成されるインバータ回路において、インバータ回路のノードとなるｐ型ＦｉｎＦＥＴのコンタクト領域の幅が、ｎ型ＦｉｎＦＥＴのチャネル領域の幅よりも広いことを特徴とする。
【００１６】
ｐ型ＦｉｎＦＥＴのコンタクト領域の幅を広くすることにより、インバータ回路のノードの接合容量を増大できる。
【００１７】
それゆえ、このようなインバータ回路を含む、例えば、ＳＲＡＭなどの半導体装置の駆動特性を向上できる。
【００１８】
以下、本発明の実施形態においては、上記の構造のインバータ回路を含むＳＲＡＭを例として、説明する。
【００１９】
２．  実施形態  
（１）  第１の実施形態  
（ａ）  構造  
図１乃至図４を用いて、本発明の第１の実施形態について説明する。
【００２０】
図１は、１つのＳＲＡＭセル２０を示す等価回路図である。図１に示すように、ＳＲＡＭセル２０は６つのＭＩＳトランジスタを基本素子とし、データの記憶を行うようにフリップフロップ接続された２つのインバータ回路２１Ａ，２１Ｂと、データの転送を行うトランスファゲートトランジスタから構成される。
【００２１】
１つのインバータ回路２１Ａは、ｎ型ＭＩＳトランジスタＮ１とｐ型ＭＩＳトランジスタＰ１から構成される。ＳＲＡＭセル２０内において、インバータ回路２１Ａのｎ型トランジスタＮ１は、ドライバトランジスタとして機能し、ｐ型ＭＩＳトランジスタＰ１は、ロードトランジスタとして機能する。また、ｎ型ＭＩＳトランジスタＮ１のドレインとｐ型ＭＩＳトランジスタＰ１のドレインが接続され、その接続点が、ノードＮＤとなる。同様に、インバータ回路２１Ｂも、ｎ型及びｐ型ＭＩＳトランジスタＮ２，Ｐ２から構成され、それぞれドライバトランジスタ及びロードトランジスタとして機能する。そして、それらの接続点が、ノード／ＮＤとなる。
【００２２】
そして、ノードＮＤは、インバータ回路２１Ｂのｎ型及びｐ型ＭＩＳトランジスタＮ２，Ｐ２のゲートに接続され、一方、ノード／ＮＤは、インバータ回路２１Ａのｎ型及びｐ型ＭＩＳトランジスタＮ１，Ｐ１のゲートに接続される。また、ｐ型ＭＩＳトランジスタＰ１，Ｐ２のソースには、電源電位ＶＤＤが供給され、ｎ型ＭＩＳトランジスタＮ１，Ｎ２のソースには、グランド電位ＶＳＳが供給される。
【００２３】
１つのＳＲＡＭセル２０内に設けられる２つのトランスファゲートトランジスタは、ｎ型ＭＩＳトランジスタＮ３，Ｎ４である。そして、トランスファゲートトランジスタとしてのｎ型ＭＩＳトランジスタＮ３、Ｎ４の一端（ソースまたはドレイン）はビット線ＢＬ，／ＢＬにそれぞれ接続され、他端（ソースまたはドレイン）はインバータ回路２１Ａ，２２ＢのノードＮＤ，／ＮＤに、それぞれ接続される。また、ｎ型ＭＩＳトランジスタＮ３，Ｎ４のゲートは、ワード線ＷＬに接続される。
【００２４】
本発明の実施形態において、ＳＲＡＭセル２０内の各トランジスタＰ１〜Ｐ２，Ｎ１〜Ｎ４は、アクティブ領域としてのフィン部とゲート電極が立体交差しているＭＩＳトランジスタであるＦｉｎＦＥＴから構成される。
【００２５】
図２は、ＦｉｎＦＥＴを用いたＳＲＡＭのレイアウトを示す平面図である。また、図３は、図２のＩＩＩ−ＩＩＩ線に沿う断面図であり、図４は、図２のＩＶ−ＩＶ線に沿う断面図である。
【００２６】
図２に示す１つのＳＲＡＭセル２０のレイアウトは、ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２のそれぞれのアクティブ領域ＡＡ−ｎ，ＡＡ−ｐが、１本のフィン部から構成されている。
【００２７】
図２及び図３に示すように、半導体基板１上には、複数のＳＲＡＭセル２０が、アレイ状に配置される。そのため、ｙ方向に隣接するｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４のそれぞれは、ｙ方向に延びるアクティブ領域ＡＡ−ｎを共有する。それと同様に、ｙ方向に隣接するｐ型ＦｉｎＦＥＴ  Ｐ１〜Ｐ２のそれぞれも、ｙ方向に延びるアクティブ領域ＡＡ−ｐを共有する。また、ｘ方向に隣接するｎ型及びｐ型ＦｉｎＦＥＴのそれぞれは、ｘ方向に延びるゲート電極Ｇ１〜Ｇ４を共有する。
【００２８】
ｎ型及びｐ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２において、アクティブ領域ＡＡ−ｐ，ＡＡ−ｎと、これと立体交差するゲート電極Ｇ１〜Ｇ４の交点がそれぞれチャネル領域２，５となる。
【００２９】
そして、ｎ型及びｐ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２は、フィン部のチャネル領域２，５の両側面に、例えば、１〜３ｎｍ程度の膜厚のゲート絶縁膜（図示せず）が形成されたダブルゲート構造のＭＩＳトランジスタとなっている。
【００３０】
尚、本実施形態においては、チャネル領域２，５上に、マスク層としてのＳｉＮ膜８を残存させた構造となっている。しかし、ＳｉＮ膜８を除去し、両側面に加えて、上面にもゲート絶縁膜を形成し、チャネル領域を形成した構造のＦｉｎＦＥＴでもよい。また、アクティブ領域ＡＡ−ｎ，ＡＡ−ｐとしてのフィン部の下部間を、素子分離絶縁層で埋め込み、この素子分離絶縁層より突出したフィン部をチャネル領域としても良い。
【００３１】
通常、短チャネル効果を抑制するため、ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２が完全空乏型ＭＩＳトランジスタとなるように、フィン部の幅（フィン幅）が設定される。具体的には、フィン部のチャネル領域２，５の幅Ｗ２，Ｗ３が、ゲート長の２／３程度になるように設定される。
【００３２】
例えば、ゲート長が、２０ｎｍである場合には、チャネル領域２，５の幅Ｗ２，Ｗ３は、１２〜１５ｎｍに設定される。
【００３３】
また、本実施の形態において、それぞれのＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２のフィン部２，５の高さ（フィン高さ）Ｈ２，Ｈ３は、例えば、同じ高さに設定される。
【００３４】
尚、本実施形態のＳＲＡＭは、ドライバトランジスタとしてのＦｉｎＦＥＴ  Ｎ１，Ｎ２のフィン部の高さと、トランスファゲートトランジスタとしてのＦｉｎＦＥＴ  Ｎ３，Ｎ４のフィン部の高さが同じであり、また、ＦｉｎＦＥＴ  Ｎ１，Ｎ２及びＦｉｎＦＥＴＮ３，Ｎ４のアクティブ領域ＡＡ−ｎがそれぞれ１本のフィン部から構成されている。それゆえ、ドライバトランジスタとしてのＦｉｎＦＥＴ  Ｎ１，Ｎ２とトランスファゲートトランジスタとしてのＦｉｎＦＥＴ  Ｎ３，Ｎ４の電流駆動力の比で決まる電流駆動力比（β比）は１となる。
【００３５】
アクティブ領域ＡＡ−ｎ，ＡＡ−ｐとしてのフィン部のうち、ゲート電極Ｇ１〜Ｇ４によって覆われていない部分は、ソース／ドレイン領域となる。そして、ソース／ドレイン領域には、コンタクトプラグＣＰ１〜ＣＰ３が設けられる。以下、コンタクトプラグＣＰ１〜ＣＰ３が設けられる領域を、コンタクト領域と呼ぶ。
【００３６】
そして、ｐ型ＦｉｎＦＥＴ  Ｐ１のドレインのコンタクト領域３とｎ型ＦｉｎＦＥＴ  Ｎ１のドレインのコンタクト領域６は、コンタクトプラグＣＰ１，ＣＰ２を介して、コンタクトプラグＣＰ１，ＣＰ２よりも上層に設けられる配線層（図示せず）により接続され、これがノードＮＤとなる。
【００３７】
本実施形態において、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４は、例えば、フィン部の全体が直線状になっており、フィン幅Ｗ３のフィン部をチャネル領域５及びコンタクト領域６としている。
【００３８】
一方、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のフィン部は直線状ではなく、チャネル領域２及びコンタクト領域３は、それぞれ異なるフィン幅Ｗ１，Ｗ２となっている。  
つまり、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のフィン部のうちチャネル領域２は、例えば、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４のフィン幅Ｗ３と同程度のフィン幅Ｗ２となっている。そして、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２の一端側及び他端側のコンタクト領域のうち、ノードＮＤ，／ＮＤに接続されるコンタクト領域３のフィン幅Ｗ１が、チャネル領域２，５のフィン幅Ｗ２，Ｗ３よりも広い。このコンタクト領域３のフィン幅Ｗ１は、例えば、５０〜１００ｎｍに設定される。
【００３９】
このように、本発明の第１の実施形態は、ｐ型ＦｉｎＦＥＴのフィン部のうち、ノードに接続されるコンタクト領域３の幅Ｗ１が、ｎ型ＦｉｎＦＥＴのフィン部のうちチャネル領域５のフィン幅Ｗ３よりも広いことを特徴とする。また、ｐ型ＦｉｎＦＥＴのコンタクト領域３のフィン幅Ｗ１は、ｐ型ＦｉｎＦＥＴのチャネル領域２のフィン幅Ｗ２よりも広い。
【００４０】
よって、図４に示すように、ノードに接続されるｐ型ＦｉｎＦＥＴのコンタクト領域３のフィン幅を広くすることにより、コンタクトプラグＣＰ１とコンタクト領域３との接触面積Ｓ１を、コンタクトプラグＣＰ２とｎ型ＦｉｎＦＥＴのコンタクト領域６との接触面積Ｓ２、或いは、通常用いられるボーダレスコンタクトよりも大きくできる。それゆえ、コンタクトプラグＣＰ１によるフィン部へのコンタクトの寄生抵抗を低減できる。
【００４１】
また、バルク半導体基板１上に配置されたＦｉｎＦＥＴにおいて、コンタクト領域のサイズ大きくすると、結果として、ソース／ドレイン領域のサイズも大きくなる。よって、ＦｉｎＦＥＴのソース／ドレインと半導体基板との間のｐｎ接合容量が増大する。  
それゆえ、インバータ回路２１Ａ，２１ＢのノードＮＤ，／ＮＤの接合容量を増大させることができる。
【００４２】
したがって、このインバータ回路２１Ａ，２１Ｂを含むＳＲＡＭセル２０において、そのノード（インバータの出力ノード）に、より多くの電荷を蓄積でき、外界からのノイズ、放射線によるソフトエラー、データ反転などを防止でき、ＳＲＡＭセルの動作を安定化できる。また、そのノードに接続されるｎ型ＦｉｎＦＥＴは、フィン部全体がフィン幅Ｗ３であることから、コンタクト領域６における接合容量の増大によりｎ型ＦｉｎＦＥＴの駆動特性を損なうことはなく、ＳＲＡＭセルにおける動作速度の低下や消費電力の増大を招くこともない。
【００４３】
以上のように、本実施形態によれば、ＦｉｎＦＥＴを用いたＳＲＡＭセルの動作特性を向上できる。
【００４４】
（ｂ）  製造方法  
以下、図５乃至図８、図２及び図３を用いて、第１の実施形態のＦｉｎＦＥＴを用いたインバータ回路２１Ａ，２１Ｂを含むＳＲＡＭの製造方法について説明する。
【００４５】
はじめに、図５及び図６を用いて、製造工程の一工程について説明する。図５は、製造工程の一工程の平面図を示し、図６は図５のＶＩ−ＶＩ線に沿う断面図を示す。
【００４６】
図５乃至図６に示すように、半導体基板（例えば、Ｓｉ（１００）面単結晶基板）１上に、第１のマスク層８として、例えば、ＳｉＮが、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、堆積される。
【００４７】
そして、第１のマスク層８上には、アクティブ領域としてのフィン部形成予定領域上に閉ループ状の側壁マスクが形成されるように、例えば、フォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法により、パターニングされたダミーパターン９が、例えば、ＣＶＤ法により形成される。ダミーパターン９は、例えば、ＴＥＯＳ層である。
【００４８】
その後、表面全体に、例えば、アモルファスシリコンから構成される側壁材が形成され、側壁材に対して、エッチバックが施される。すると、ダミーパターン９の周囲を取り囲む閉ループ状の側壁マスク１０が、マスク層８上及びダミーパターン９の側面上に残存する構造となる。
【００４９】
なお、第１のマスク層８、ダミーパターン９及び側壁マスク１０に用いた材料は、上記に限定されるものではなく、それぞれのエッチングの際に、エッチング選択比が十分確保できる材料であれば良い。
【００５０】
次に、図７及び図８を用いて、図５及び図６に続く製造工程の一工程について説明する。図７は、製造工程の一工程の平面図を示し、図８は図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図を示す。
【００５１】
ダミーパターン９を除去した後、フィン部形成予定領域上に、側壁マスク１０が残存する構造となるように、閉ループ形状の側壁マスク１０に対して、例えば、ＲＩＥ法により、トリミングを行う。
【００５２】
すると、図７及び図８に示すように、側壁マスク１０が残存する。さらに、ｐ型ＦｉｎＦＥＴのコンタクト領域形成予定領域上に、チャネル領域よりもフィン幅が広いコンタクト領域を形成するための第２のマスク層１１が、例えば、レジストマスクにより形成される。
【００５３】
続いて、側壁マスク１０及び第２のマスク層１１をマスクとして、例えば、ＲＩＥ法により、第１のマスク層８及び半導体基板１をエッチングし、その後、側壁マスク１０及び第２のマスク層１１を除去する。
【００５４】
すると、図２及び図３に示すように、所定のレイアウトのアクティブ領域ＡＡ−ｎ，ＡＡ−ｐとしてのフィン部がそれぞれ形成される。
【００５５】
その後、適宜フィン部の下部間を素子分離絶縁層（図示せず）で埋め込んだうえで、例えば、熱酸化法によってＳｉＯ２等のゲート絶縁膜（図示せず）が、アクティブ領域ＡＡ−ｎ，ＡＡ−ｐとしてのフィン部の側面上に形成される。そして、例えば、導電性を有するポリシリコンから構成されるゲート電極Ｇ１〜Ｇ４が、所定のレイアウトでアクティブ領域ＡＡ−ｎ，ＡＡ−ｐと立体交差するように、例えば、ＣＶＤ法、ＲＩＥ法等により、それぞれ形成される。
【００５６】
そして、アクティブ領域ＡＡ−ｎ，ＡＡ−ｐ上面のマスク層の一部が除去された後、ｎ型及びｐ型ＦｉｎＦＥＴのソース／ドレイン領域に、例えば、イオン注入やＧＰＤ（Ｇａｓ  Ｐｈａｓｅ  Ｄｏｐｉｎｇ）などにより、ｎ型不純物（ヒ素、リン）及びｐ型不純物（ホウ素）が、それぞれドーピングされる。
【００５７】
さらに、ゲート側壁（図示せず）及び層間絶縁層（図示せず）が形成された後、フィン部のコンタクト領域３，６に接続するように、コンタクトプラグＣＰ１〜ＣＰ３が形成される。その後、所定のレイアウトの配線層（図示せず）が形成される。
【００５８】
以上の製造方法により、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のフィン部のうちノードＮＤ，／ＮＤに接続されるコンタクト領域３のフィン幅Ｗ１を、ｎ型及びｐ型ＦｉｎＦＥＴＮ１〜Ｎ４，Ｐ１〜Ｐ２のチャネル領域２，５のフィン幅Ｗ２，Ｗ３よりも広くすることができる。
【００５９】
それゆえ、ノードとなるコンタクト領域の寄生抵抗の低減及びｐｎ接合容量の増大が図られたｐ型ＦｉｎＦＥＴを形成でき、動作安定性を向上させたインバータを形成できる。
【００６０】
したがって、本実施形態の製造方法によれば、動作特性を向上させたＳＲＡＭセルを提供できる。
【００６１】
（２）  第２の実施形態  
図９及び図１０を用いて、本発明の第２の実施形態について説明する。尚、本実施形態において、第１の実施形態と同一部材に関しては同一符号を付し、詳細な説明は省略する。
【００６２】
第１の実施形態のＦｉｎＦＥＴを用いたインバータ回路２１Ａ，２１Ｂは、ノードＮＤ，／ＮＤに接続されるｐ型ＦｉｎＦＥＴ  Ｐ１〜Ｐ２のコンタクト領域３のフィン幅Ｗ１が、ｎ型及びｐ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２のチャネル領域２，５のフィン幅Ｗ２，Ｗ３よりも広い構造となっている。
【００６３】
本実施形態においては、ｐ型ＦｉｎＦＥＴのコンタクト領域３の幅Ｗ１だけでなく、ｐ型ＦｉｎＦＥＴのアクティブ領域としてのフィン部のうち、チャネル領域２Ａの幅Ｗ２Ａも、ｎ型ＦｉｎＦＥＴのチャネル領域の幅Ｗ３よりも広いことを特徴とする。
【００６４】
図９及び１０に示す例では、コンタクト領域３の幅Ｗ１とチャネル領域２Ａの幅Ｗ２Ａが等しく、ｐ型ＦｉｎＦＥＴ  Ｐ１のアクティブ領域（フィン部）ＡＡ−ｐの全体が直線状となっている。この場合、ｐ型ＦｉｎＦＥＴ  Ｐ１のチャネル領域の幅Ｗ２Ａは、例えば、５０〜１００ｎｍに設定される。但し、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のチャネル領域２の幅Ｗ２及びコンタクト領域３の幅Ｗ１のそれぞれが、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４のチャネル領域５の幅Ｗ３より広ければよく、フィン部の幅Ｗ１と幅Ｗ２Ａが必ずしも同じでなくとも良い。
【００６５】
このように、ｐ型ＦｉｎＦＥＴのフィン部全体を、ｎ型ＦｉｎＦＥＴのフィン部の幅Ｗ３よりも広くすることで、コンタクトの接触面積を増大できるとともに、第１の実施形態よりもさらに、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のソース／ドレイン領域とバルク半導体基板１との間のｐｎ接合容量を増大させることができる。
【００６６】
また、上記のｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２において、チャネル領域２Ａの幅Ｗ２Ａが広くなると、チャネル領域２Ａ内のトップゲート側に形成される空乏層とバックゲート側に形成される空乏層が連結せず、ＦｉｎＦＥＴ  Ｐ１，Ｐ２は部分空乏型のＭＩＳトランジスタとなる。そのため、完全空乏型ＭＩＳトランジスタのように短チャネル効果を抑制することは困難となる。
【００６７】
それゆえ、本実施形態においては、所定のしきい値電圧とＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）が得られるような不純物濃度となるように、ｐ型ＦｉｎＦＥＴのチャネル領域２Ａ内には、不純物（例えば、リンやヒ素）が、例えば、イオン注入法により、ドーピングされる。
【００６８】
したがって、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のチャネル領域２Ａの不純物濃度は、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４のチャネル領域５の不純物濃度よりも高くなるように設定される。例えば、ｐ型ＦｉｎＦＥＴのチャネル領域２Ａの不純物濃度は、１〜３×１０１８／ｃｍ３程度に設定され、ｎ型ＦｉｎＦＥＴのチャネル領域５の不純物濃度は、５〜９×１０１７／ｃｍ３程度に設定される。
【００６９】
ここで、通常のＦｉｎＦＥＴは、完全空乏型ＭＩＳトランジスタであるため、チャネル領域内の不純物濃度を可能な限り小さくしても、ダブルゲート構造である特徴を生かして、短チャネル効果を抑制できると同時に、不純物の位置や数のばらつきに起因する電気的特性のばらつきを抑制することができる。
【００７０】
一方、本実施形態のｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のように、ＦｉｎＦＥＴが部分空乏型となると、同一基板上に配置されるｐ型ＦｉｎＦＥＴのそれぞれで、しきい値電圧などの電気的特性のばらつきが増えてしまうおそれが生じる。
【００７１】
しかし、ＳＲＡＭセルの書き込み特性及びデータ保持特性は、ドライバトランジスタ及びトランスファゲートトランジスタの特性によって決まる。
【００７２】
それゆえ、本実施形態では、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２が部分空乏型となって、その特性にばらつきが生じたとしても、ドライバトランジスタ及びトランスファゲートトランジスタは完全空乏型のｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４であるので、ＳＲＡＭセルの特性のばらつきには、大きな影響はない。
【００７３】
したがって、本実施形態によれば、ＦｉｎＦＥＴを用いたインバータ回路及びこれを用いたＳＲＡＭセルの動作を安定化でき、ＳＲＡＭセルの動作特性を改善できる。
【００７４】
尚、第１の実施形態においては、ｐ型ＦｉｎＦＥＴのチャネル領域２は、側壁マスクを用いた製造プロセスを用いて、最小線幅のパターンで形成された。
【００７５】
しかし、本実施形態のように、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のアクティブ領域ＡＡ−ｐとしてのフィン幅Ｗ１，Ｗ２Ａが、最小線幅よりも広く、上述の例のようにフィン幅全体が５０〜１００ｎｍに設定された場合には、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のアクティブ領域ＡＡ−ｐ全体を、レジストを用いたプロセスによって形成できる。
【００７６】
そのため、半導体基板１上にＳＲＡＭセルを形成する際に、最小線幅を形成するための側壁を用いたプロセスだけでなく、レジストを用いたプロセスも併用できる。
【００７７】
また、ｐ型ＦｉｎＦＥＴのアクティブ領域（フィン部）を直線状のパターンとすることで、第１の実施形態と比較し、パターン形成も容易となる。
【００７８】
したがって、本実施形態によれば、ＦｉｎＦＥＴを用いた半導体回路の動作特性を改善できるとともに、リソグラフィの問題も解決でき、ＳＲＡＭセルのレイアウト設計及び製造プロセスの自由度を向上できる。
【００７９】
（３）  第３の実施形態  
図１１及び図１２を用いて、本発明の第３の実施形態について、説明する。尚、本実施形態において、第１及び第２の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【００８０】
本実施形態においては、第２の実施形態の各構成に加え、さらに、半導体基板１内に、Ｎウェル領域Ｎ−ｗｅｌｌが設けられる。そして、このｎウェル領域Ｎ−ｗｅｌｌ内にｐ型ＦｉｎＦＥＴが配置されることを特徴とする。このＮウェル領域Ｎ−ｗｅｌｌの不純物濃度は、例えば、１０１８／ｃｍ３程度である。尚、この際、ｎ型ＦｉｎＦＥＴが配置される領域の半導体基板１内には、ｐウェル領域Ｐ−ｗｅｌｌ領域が設けられる。
【００８１】
通常のＦｉｎＦＥＴでは、完全空乏型のＭＩＳトランジスタであるため、基板バイアスによる電気的特性の変化は小さい。
【００８２】
しかし、第２の実施形態によれば、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２は、チャネル領域２Ａのフィン幅Ｗ２Ａが広く、かつ、チャネルドーピングがなされ、部分空乏型のＭＩＳトランジスタとなっている。
【００８３】
それゆえ、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２が配置されるＮウェル領域Ｎ−Ｗｅｌｌに対して、基板バイアス電圧を印加し、基板バイアス効果によって、ｐ型ＦｉｎＦＥＴの電気的特性を変化させることができる。
【００８４】
具体的には、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２に対して順方向のバイアス電圧が印加されるように、Ｎウェル領域Ｎ−ｗｅｌｌに、例えば、−０．５〜−０．６Ｖ程度の基板バイアス電圧が印加される。
【００８５】
それによって、アクティブ領域ＡＡ−ｐとしてのフィン部全体とＮウェル領域Ｎ−ｗｅｌｌとの間に形成される空乏層幅を小さくでき、それとともに、ソース／ドレイン領域とＮウェル領域Ｎ−ｗｅｌｌとの間の接合容量を大きくすることができる。  
それゆえ、基板バイアス効果により、ｐ型ＦｉｎＦＥＴのしきい値電圧等の電気的特性を変化できる。
【００８６】
したがって、ＦｉｎＦＥＴから構成されるインバータ回路及びこれを用いたＳＲＡＭセルの動作を安定化でき、ＳＲＡＭセルの駆動特性を改善できる。
【００８７】
（４）  第４の実施形態
（ａ）  構造  
図１３及び図１４を用いて、本発明の第４の実施形態について説明する。尚、本実施形態において、第１乃至第３の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【００８８】
第１乃至第３の実施形態においては、ｎ型及びｐ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２が設けられる半導体基板は、バルク半導体基板を例として、説明した。
【００８９】
しかし、ｎ型及びｐ型のＦｉｎＦＥＴ  Ｎ１〜Ｎ４，Ｐ１〜Ｐ２が設けられる半導体基板は、バルク半導体基板に限定されず、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板でもよい。
【００９０】
本実施形態においては、ＳＯＩ基板上に、インバータ回路を構成するｎ型及びｐ型ＦｉｎＦＥＴを配置した例について説明する。
【００９１】
図１３及び図１４に示すように、半導体基板１Ａは、バルク領域とＳＯＩ領域から構成される、いわゆる、部分ＳＯＩ基板となっている。
【００９２】
そして、半導体基板１のバルク領域内に、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２が配置され、ＳＯＩ領域内に、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４が配置される。
【００９３】
ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２が、バルク領域内に配置された場合、ｐ型ＦｉｎＦＥＴＰ１，Ｐ２は、第１乃至第３の実施形態と同様の効果が得られる。
【００９４】
また、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４が、ＳＯＩ領域上に配置された場合、接合容量が小さいので、ｎ型ＦｉｎＦＥＴの動作速度を向上でき、また、そのしきい値電圧を低減することができる。それゆえ、インバータ回路及びこれを含むＳＲＡＭセルの動作速度を向上でき、かつ、消費電力を低減できる。
【００９５】
さらに、第３の実施形態のように、ｐ型ＦｉｎＦＥＴが配置される領域の半導体基板１内にＮウェル領域Ｎ−ｗｅｌｌが設けられると、ｎ型ＦｉｎＦＥＴが配置される領域内には、ｐウェル領域Ｐ−ｗｅｌｌが設けられる必要がある。この場合、２つのウェル領域に起因する寄生トランジスタの影響を抑制するために、２つのウェル領域を分離するための領域（ウェル分離領域）を確保しなければならない。
【００９６】
しかし、本実施形態では、ｎ型ＦｉｎＦＥＴはＳＯＩ領域内に配置され、ＳＯＩ絶縁層１２によりバルク領域と電気的に分離されている。
【００９７】
そのため、本実施形態によれば、ウェル分離領域を確保する必要がなく、インバータ回路及びこれを含むＳＲＡＭセルの占有面積を縮小できる。
【００９８】
また、後述する本実施形態の製造方法によれば、ｎ型及びｐ型ＦｉｎＦＥＴのチャネル面を、それぞれ異なるＳｉ結晶面に設定することができる。
【００９９】
具体的には、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４のチャネル面がＳｉ（１００）面になるように形成でき、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２のチャネル面はＳｉ（１１０）面となるように形成できる。
【０１００】
この場合、ｎ型ＦｉｎＦＥＴ  Ｎ１〜Ｎ４においては、そのキャリア（電子）がＳｉ（１００）面に沿って移動し、ｐ型ＦｉｎＦＥＴ  Ｐ１，Ｐ２においては、そのキャリア（正孔）がＳｉ（１１０）面に沿って移動する。
【０１０１】
Ｓｉ（１１０）面において、ｐ型ＦｉｎＦＥＴのキャリアである正孔の移動度は、チャネル面をＳｉ（１００）面とした場合と比較して約２倍大きく、ｐ型ＦｉｎＦＥＴの駆動特性を向上できる。
【０１０２】
そのため、ｎ型ＦｉｎＦＥＴとｐ型ＦｉｎＦＥＴの駆動特性（電流電圧特性）を、ほぼ同様な特性にすることができる。それゆえ、インバータ回路の制御を容易にできる。
【０１０３】
したがって、本実施形態によれば、インバータ回路２１Ａ，２１Ｂを構成するＦｉｎＦＥＴＮ１〜Ｎ４，Ｐ１〜Ｐ２を部分ＳＯＩ基板１Ａ上に設けることで、インバータ回路２１Ａ，２１Ｂを含むＳＲＡＭセル２０の駆動特性を改善できる。また、ＳＲＡＭセル２０の占有面積を縮小できる。さらには、インバータ回路２１Ａ，２１Ｂ及びこれを用いたＳＲＡＭセル２０の制御を容易にできる。
【０１０４】
（ｂ）  製造例  
以下、図１５乃至図２２を用いて、本実施形態の製造例について説明する。
【０１０５】
はじめに、図１５に示すように、例えば、Ｓｉ（１００）面単結晶面基板５Ａ上に、ＳＯＩ絶縁層１２（例えば、ＳｉＯ２）が形成される。そして、Ｓｉ（１００）面単結晶基板５Ａ内に、水素イオンが、イオン注入される。
【０１０６】
その後、Ｓｉ（１００）面単結晶基板５Ａと面方位の異なる、例えば、Ｓｉ（１１０）面単結晶基板と、ＳＯＩ絶縁層１２とが、張り合わせられる。
【０１０７】
次に、張り合わせられた基板がアニールされた後、Ｓｉ（１００）面単結晶基板５Ａがクリービングされる。すると、図１６に示すように、Ｓｉ（１１０）面単結晶基板１Ａ上のＳＯＩ絶縁層１２表面に、Ｓｉ（１００）面のＳＯＩ層５Ｂが形成される。そして、このＳＯＩ層５Ｂの上面には、第１のマスク層８Ａとして、例えば、ＳｉＮ層が堆積される。
【０１０８】
続いて、図１７に示すように、ｐ型ＦｉｎＦＥＴ形成予定領域内のＳｉ（１１０）面単結晶基板１Ａ上面が露出するように開口部Ｘが形成される。その後、開口部Ｘの側面に、例えば、ＳｉＮからなるダミー側壁マスク１３が形成される。尚、この際に、Ｓｉ（１１０）面単結晶基板１Ａ内に、Ｎウェル領域Ｎ−ｗｅｌｌを、例えば、イオン注入法により形成しても良い。
【０１０９】
次に、図１８に示すように、例えば、選択的エピタキシャル成長法により、ｐ型ＦｉｎＦＥＴ形成予定領域のＳｉ（１１０）面単結晶基板１Ａ上にのみ、Ｓｉ（１１０）面単結晶層１Ｂが形成される。尚、開口部Ｘ内にアモルファスＳｉ層を形成し、これに対して、加熱処理を行い、固相エピタキシャル成長によってＳｉ（１１０）面単結晶層を形成しても良い。
【０１１０】
続いて、第１のマスク層８Ａを除去した後、基板の上面に対して、例えば、ＣＭＰ法により平坦化を行う。そして、平坦化処理した上面に対して、第２のマスク層（例えば、ＳｉＮ）８Ｂが形成される。
【０１１１】
続いて、図１９に示すように、例えば、フォトリソグラフィ及びＲＩＥにより、第２のマスク層８Ｂに、ｎ型ＦｉｎＦＥＴ形成予定領域とｐ型ＦｉｎＦＥＴ形成予定領域との境界部分が露出するパターニングが施される。
【０１１２】
その後、第２のマスク層８Ｂをマスクとして、例えば、ＲＩＥ法によって、Ｓｉ（１００）面単結晶層５Ｂ、Ｓｉ（１１０）面単結晶層１Ｂ、ＳＯＩ絶縁層１２が、それぞれエッチングされ、さらに、第２のマスク層８Ｂ及びダミー側壁マスク１３が、例えば、ウェットエッチングにより除去される。  
次に、図２０に示すように、例えば、第３のマスク層８としてのＳｉＮ膜が全面に形成される。そして、マスク層８の上面には、第１及び第２の実施形態と同様の工程で、ｎ型及びｐ型ＦｉｎＦＥＴ形成予定領域内に、所定のフィン幅のフィン部が形成されるように、側壁マスク１０或いはレジストマスク１１がそれぞれ形成される。
【０１１３】
続いて、マスク１０，１１をマスクとして、マスク層８、Ｓｉ（１００）面単結晶層５Ｂ、Ｓｉ（１１０）面単結晶層１Ｂが、例えば、ＲＩＥ法により、エッチングされる。  
その後、マスク１０，１１を除去すると、図２１に示すように、所定のフィン幅のフィン部２Ａ，３，５が、ｎ型及びｐ型ＦｉｎＦＥＴ形成予定領域内に形成される。
【０１１４】
そして、図２２に示すように、Ｓｉ（１１０）面単結晶基板１Ａ上の全面に、例えば、高密度プラズマＣＶＤにより、ＳｉＯ２が全面に形成される。その絶縁層に対して、例えば、ＣＭＰ法及びエッチバックによる平坦化処理が行われ、絶縁層１２Ａが、Ｓｉ（１１０）面単結晶基板１Ａ上に形成される。
【０１１５】
その後、第１の実施形態と同様の工程で、所定のレイアウトとなるように、ゲート電極Ｇ１，Ｇ４が形成され、ソース／ドレイン、コンタクトプラグが順次形成される。
【０１１６】
以上の工程により、チャネル面がシリコン（１００）面となるｎ型ＦｉｎＦＥＴ  Ｎ１が、ＳＯＩ領域内に形成される。また、チャネル面がシリコン（１１０）面となるｐ型ＦｉｎＦＥＴ  Ｐ１が、バルク領域内に形成される。
【０１１７】
したがって、以上の製造方法により、動作特性が改善されたインバータ回路及びこれを含むＳＲＡＭを提供できる。
【０１１８】
（５）  変形例  
以下、第１乃至第４の実施形態の変形例について説明する。尚、第１乃至第４の実施形態と同一部材に関しては、同一符号を付し、詳細な説明は省略する。
【０１１９】
第１乃至第４の実施形態においては、ＳＲＡＭの動作安定性を示すβ比が１となる構成のＳＲＡＭセルについて、説明した。しかし、本発明の実施形態は、β比＝１となるＳＲＡＭセルに限定されるものではない。
【０１２０】
β比は、ドライバトランジスタＮ１，Ｎ２の電流駆動力Ｉｄｒとし、トランスファゲートトランジスタＮ３，Ｎ４の電流駆動力をＩｔｒと表すと、次式のように表される。
【０１２１】
β＝Ｉｄｒ（Ｎ１）／Ｉｔｒ（Ｎ３）＝Ｉｄｒ（Ｎ２）／Ｉｔｒ（Ｎ４）  
つまり、ドライバトランジスタの電流駆動力Ｉｄｒ（Ｎ１），Ｉｄｒ（Ｎ２）を、トランスファゲートトランジスタの電流駆動力Ｉｔｒ（Ｎ３），Ｉｔｒ（Ｎ４）よりも向上させることで、β比を大きくすることができる。
【０１２２】
上述のように、ＦｉｎＦＥＴにおいて、電流駆動力は、フィン部の本数を増加させることで大きくすることができる。
【０１２３】
図２３及び図２４に示す例では、ドライバトランジスタとなるｎ型ＦｉｎＦＥＴ  Ｎ１ａ，Ｎ１ｂ，Ｎ２ａ，Ｎ２ｂが、２つのアクティブ領域ＡＡ−ｎ１，ＡＡ−ｎ２としてのフィン部により構成されている。そして、２つのｎ型ＦｉｎＦＥＴ  Ｎ１ａ，Ｎ１ｂが、コンタクトプラグＣＰ２，ＣＰ３により並列接続されている。
【０１２４】
この場合、２本のフィン部で構成されるドライバトランジスタの電流駆動力は、１本のフィン部で構成されるトランスファゲートトランジスタの電流駆動力の２倍となる。
【０１２５】
それゆえ、図２３及び図２４に示す例では、ＳＲＡＭのβ比を“２”とすることができる。
【０１２６】
したがって、本変形例によれば、ＳＲＡＭセルのβ比を増大することで、さらに、ＳＲＡＭセルの動作安定性を向上でき、ＦｉｎＦＥＴから構成されるインバータ回路を含むＳＲＡＭセルの駆動特性を改善できる。
【０１２７】
尚、本実施形態においては、ドライバトランジスタとしてのｎ型ＦｉｎＦＥＴのフィン部の本数を２本にした例について述べたが、これに限定されず、フィン部の本数を２本以上にしても良い。また、本変形例においては、第３の実施形態を基本構造として図示したが、これに限定されず、他の実施形態の構造でもよい。
【０１２８】
（ｂ）  製造方法  
以下、本変形例の製造方法について、説明する。
【０１２９】
はじめに、図２５及び図２６に示すように、半導体基板１内に、ウェル領域Ｎ−ｗｅｌｌ，Ｐ−ｗｅｌｌを形成する。その後、第１の実施形態と同様の方法で、マスク層８及びダミーパターン９が形成され、ｎ型ＦｉｎＦＥＴ形成予定領域上のダミーパターン９の側面上に閉ループ形状の側壁マスク１０が形成される。
【０１３０】
次に、ダミーパターン９を除去した後、図２７及び図２８に示すように、ドライバトランジスタとなるｎ型ＦｉｎＦＥＴ形成予定領域に、２本のラインパターンの側壁マスク１０が残存するように、閉ループ状の側壁マスク１０がトリミングされる。続いて、ｐ型ＦｉｎＦＥＴ形成予定領域内には、ｐ型ＦｉｎＦＥＴのフィン幅が、ｎ型ＦｉｎＦＥＴのフィン幅よりも広くなるパターンのレジストマスク１１が形成される。
【０１３１】
その後、側壁マスク１０及びレジストマスク１１をマスクとして、例えば、ＲＩＥ法により、マスク層８及び半導体基板１をエッチングすると、図２９に示すように、ドライバトランジスタとしてのｎ型ＦｉｎＦＥＴ形成予定領域には、２本のアクティブ領域としてのフィン部５ａ，５ｂが形成される。また、ｐ型ＦｉｎＦＥＴ形成予定領域には、アクティブ領域としてのフィン部２Ａ，３が形成される。ｐ型ＦｉｎＦＥＴのフィン部２Ａ，３のフィン幅Ｗ１，Ｗ２Ａは、ｎ型ＦｉｎＦＥＴのフィン部５ａ，５ｂのフィン幅Ｗ３よりも広い。
【０１３２】
その後、図２３及び図２４に示すように、第１の実施形態と同様の方法で、ゲート電極Ｇ１〜Ｇ４、ゲート側壁（図示せず）、層間絶縁層（図示せず）、ソース／ドレイン拡散層（図示せず）、コンタクトプラグＣＰ１〜ＣＰ３が順次形成される。
【０１３３】
以上の工程により、ＦｉｎＦＥＴを用いたβ比＝２のＳＲＡＭセルを形成できる。
【０１３４】
したがって、動作安定性を向上させたＳＲＡＭセルを形成でき、駆動特性を改善させたＦｉｎＦＥＴから構成されるインバータ回路を含むＳＲＡＭを提供できる。
【０１３５】
尚、本変形例の製造方法において、第１乃至第３の実施形態のように、ＦｉｎＦＥＴをバルク半導体基板上に形成する製造方法について説明したが、第４の実施形態のように、ＳＯＩ基板上にＦｉｎＦＥＴを形成する製造方法についても適用可能である。
【０１３６】
４．  その他  
第１乃至第４の実施形態及び変形例においては、ＦｉｎＦＥＴからなるインバータ回路を含むＳＲＡＭを例に、本発明の例の特徴及び効果を説明した。しかし、本発明の例は、ＳＲＡＭにのみ適用されるものではない。即ち、本発明の実施形態のＦｉｎＦＥＴからなるインバータ回路を用いた、例えば、ＮＡＮＤゲート回路などのロジック回路に適用しても、駆動特性を改善することができる。
【０１３７】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３８】
【図１】ＳＲＡＭセルの等価回路図。
【図２】第１の実施形態の構造を示す平面図。
【図３】図２のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】図２のＩＶ−ＩＶ線に沿う断面図。
【図５】第１の実施形態の製造方法の一工程を示す平面図。
【図６】図５のＶＩ−ＶＩ線に沿う断面図。
【図７】第１の実施形態の製造方法の一工程を示す平面図。
【図８】図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。
【図９】第２の実施形態の構造を示す平面図。
【図１０】図９のＸ−Ｘ線に沿う断面図。
【図１１】第３の実施形態の構造を示す平面図。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿う断面図。
【図１３】第４の実施形態の構造を示す平面図。
【図１４】図１３のＸＩＶ−ＸＩＶ線に沿う断面図。
【図１５】第４の実施形態の製造方法の一工程を示す断面図。
【図１６】第４の実施形態の製造方法の一工程を示す断面図。
【図１７】第４の実施形態の製造方法の一工程を示す断面図。
【図１８】第４の実施形態の製造方法の一工程を示す断面図。
【図１９】第４の実施形態の製造方法の一工程を示す断面図。
【図２０】第４の実施形態の製造方法の一工程を示す断面図。
【図２１】第４の実施形態の製造方法の一工程を示す断面図。
【図２２】第４の実施形態の製造方法の一工程を示す断面図。
【図２３】変形例の構造を示す平面図。
【図２４】図２３のＸＸＩＶ−ＸＸＩＶ線に沿う断面図。
【図２５】変形例の製造方法の一工程を示す平面図。
【図２６】図２５のＸＸＶＩＩ−ＸＸＶＩＩ線に沿う断面図。
【図２７】変形例の製造方法の一工程を示す平面図。
【図２８】図２７のＸＸＶＩＩＩ−ＸＸＶＩＩＩ線に沿う断面図。
【図２９】変形例の製造方法の一工程を示す断面図。
【符号の説明】
【０１３９】
１，５Ａ：半導体基板、１Ａ，５Ｂ：単結晶層、２，２Ａ，５，５ａ，５ｂ：フィン部（チャネル領域）、３，６：フィン部（コンタクト領域）、８，８Ａ，８Ｂ：マスク材、９：ダミーパターン、１０：側壁マスク、１１：レジストマスク、１２：ＳＯＩ絶縁層、１３：ダミー側壁、ＣＰ１〜ＣＰ３；コンタクトプラグ、Ｘ：開口部、２０：ＳＲＡＭセル、２１Ａ，２１Ｂ：インバータ回路、Ｐ１，Ｐ２：ｐ型ＦｉｎＦＥＴ、Ｎ１〜Ｎ４：ｎ型ＦｉｎＦＥＴ、ＡＡ−ｐ，ＡＡ−ｎ，ＡＡ−ｎ１，ＡＡ−ｎ２：アクティブ領域、ＮＤ，／ＮＤ：ノード、ＷＬ：ワード線、ＢＬ，／ＢＬ：ビット線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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