(57)【要約】【課題】発振回路用の定電圧電源回路が間欠的に動作する場合に、発振回路に安定して発振させるための技術を提供する。【解決手段】外部デバイスに接続される処理装置は、第１の電源電圧を発生させる第１の定電圧電源回路と、第１の電源電圧で動作して発振信号を生成する発振回路と、第１の定電圧電源回路の動作を制御する動作制御回路と、を備える。動作制御回路は、第１の期間に、第１の定電圧電源回路を間欠的に動作させ、処理装置と外部デバイスとの間でデータ信号が伝送される第２の期間に、第１の定電圧電源回路を連続的に動作させる。【選択図】図９
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【特許請求の範囲】
【請求項１】
外部デバイスに接続される処理装置であって、
第１の電源電圧を発生させる第１の定電圧電源回路と、
前記第１の電源電圧で動作して発振信号を生成する発振回路と、
前記第１の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第１の期間に、前記第１の定電圧電源回路を間欠的に動作させ、
前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させることを特徴とする処理装置。
【請求項２】
請求項１記載の処理装置であって、
前記動作制御回路は、さらに、
前記第２の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項３】
請求項１または２記載の処理装置であって、
前記動作制御回路は、さらに、
前記処理装置から前記外部デバイスへ前記発振信号に基づくクロック信号が出力される第３の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項４】
請求項３記載の処理装置であって、
前記動作制御回路は、さらに、
前記第３の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項５】
請求項３または４記載の処理装置であって、さらに、
前記クロック信号を出力するためのクロック信号出力回路を備え、
前記クロック信号出力回路は、
前記第３の期間のうち、前記第３の期間の開始直後の第１の部分期間に、前記クロック信号の出力を禁止し、
前記第３の期間のうち、前記第１の部分期間の終了後の第２の部分期間に、前記クロック信号の出力を許容する、処理装置。
【請求項６】
請求項５記載の処理装置であって、
前記クロック信号出力回路は、
前記第３の期間のうちの前記第１の部分期間に、前記クロック信号出力回路の出力をハイインピーダンス状態に設定する、処理装置。
【請求項７】
請求項１ないし６のいずれかに記載の処理装置であって、さらに、
前記第１の定電圧電源回路から出力される前記第１の電源電圧を増大させるための電圧増大回路を備え、
前記動作制御回路は、
前記電圧増大回路が前記第１の定電圧電源回路から出力される前記第１の電源電圧を増大させる第４の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項８】
請求項７記載の処理装置であって、
前記動作制御回路は、さらに、
前記第４の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項９】
請求項７または８記載の処理装置であって、さらに、
前記発振回路の発振の停止を検出するための検出回路を備え、
前記第４の期間は、前記検出回路によって発振の停止が検出される期間を含む、処理装置。
【請求項１０】
請求項７ないし９のいずれかに記載の処理装置であって、
前記第４の期間は、前記処理装置への外部電源電圧の供給開始直後の期間を含む、処理装置。
【請求項１１】
請求項１ないし１０のいずれかに記載の処理装置であって、さらに、
第２の電源電圧を発生させる第２の定電圧電源回路と、
前記第２の電源電圧で動作して前記発振信号を分周する分周回路と、
を備え、
前記動作制御回路は、
前記第１の定電圧電源回路を間欠的に動作させる期間に、前記第２の定電圧電源回路を間欠的に動作させ、
前記第１の定電圧電源回路を連続的に動作させる期間に、前記第２の定電圧電源回路を連続的に動作させる、処理装置。
【請求項１２】
第１の電源電圧を発生させる第１の定電圧電源回路と、前記第１の電源電圧で動作して発振信号を生成する発振回路と、を備え、外部デバイスに接続される処理装置の制御方法であって、
（ａ）第１の期間に、前記第１の定電圧電源回路を間欠的に動作させる工程と、
（ｂ）前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させる工程と、
を備えることを特徴とする制御方法。
【請求項１３】
外部デバイスに接続される処理装置であって、
第１の電源電圧を発生させる第１の定電圧電源回路と、
前記第１の電源電圧で動作して発振信号を生成する発振回路と、
前記第１の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第１の期間に、前記第１の定電圧電源回路を間欠的に動作させ、
前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させることを特徴とする処理装置。
【請求項１４】
請求項１３記載の処理装置であって、
前記動作制御回路は、さらに、
前記第２の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させる、処理装置。
【請求項１５】
請求項１３または１４記載の処理装置であって、
前記信号は、前記処理装置の内部に書き込まれるデータまたは前記処理装置の内部から読み出されたデータを含む、処理装置。
【請求項１６】
請求項１３ないし１５のいずれかに記載の処理装置であって、
前記信号は、前記発振信号に基づくクロック信号を含む、処理装置。
【請求項１７】
第１の電源電圧を発生させる第１の定電圧電源回路と、前記第１の電源電圧で動作して発振信号を生成する発振回路と、を備え、外部デバイスに接続される処理装置の制御方法であって、
（ａ）第１の期間に、前記第１の定電圧電源回路を間欠的に動作させる工程と、
（ｂ）前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させる工程と、
を備えることを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、発振回路と定電圧電源回路とを含む処理装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータなどの電子機器には、通常、ＲＴＣ（リアルタイムクロック）と呼ばれる計時装置が設けられている。計時装置は、電子機器の主電源がオフ状態に設定される場合にも、電子機器に内蔵された計時装置用のバッテリを利用して計時処理を行う。
【０００３】
計時装置は、通常、発振回路と定電圧電源回路とを備えている。定電圧電源回路は、比較的高い第１の電源電圧で動作し、比較的低い第２の電源電圧を生成して発振回路に供給する。そして、発振回路は、該第２の電源電圧で動作し、発振信号を生成する。
【０００４】
定電圧電源回路を間欠的に動作させれば、より具体的には、定電圧電源回路を間欠的に第１の電源電圧を利用して動作させれば、計時回路の消費電力を低減することができる。
【０００５】
【特許文献１】特開２０００−２３２７２８号公報
【特許文献２】特開２００２−９１５８３号公報
【特許文献３】特開平８−２７２４６３号公報
【特許文献４】特開平１０−１６０８６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、定電圧電源回路が間欠的に動作する場合には、発振回路の安定した発振が困難となる虞がある。具体的には、発振回路の発振が不安定となったり、停止したりする虞がある。
【０００７】
なお、上記の問題は、計時装置に固有の問題ではなく、発振回路と発振回路用の定電圧電源回路とを含む処理装置に共通する問題である。
【０００８】
この発明は、従来技術における上述の課題を解決するためになされたものであり、発振回路用の定電圧電源回路が間欠的に動作する場合に、発振回路に安定して発振させることを目的とする。
【課題を解決するための手段】
【０００９】
上述の課題の少なくとも一部を解決するため、本発明の第１の装置は、外部デバイスに接続される処理装置であって、
第１の電源電圧を発生させる第１の定電圧電源回路と、
前記第１の電源電圧で動作して発振信号を生成する発振回路と、
前記第１の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第１の期間に、前記第１の定電圧電源回路を間欠的に動作させ、
前記処理装置と前記外部デバイスとの間でデータ信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させることを特徴とする。
【００１０】
第１の期間では、第１の定電圧電源回路が間欠的に動作するため、処理装置の低消費電力化を実現することができる。第２の期間では、第１の電源電圧が変動し易く、発振回路の安定した発振が困難となる虞がある。しかしながら、第２の期間では、第１の定電圧電源回路が連続的に動作するため、発振回路に安定して発振させることが可能となる。
【００１１】
上記の装置において、
前記動作制御回路は、さらに、
前記第２の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させることが好ましい。
【００１２】
第２の期間の終了直後にも、第１の電源電圧は変動し易い。しかしながら、上記のようにすれば、第２の期間の終了直後の期間においても、発振回路に安定して発振させることができる。
【００１３】
上記の装置において、
前記動作制御回路は、さらに、
前記処理装置から前記外部デバイスへ前記発振信号に基づくクロック信号が出力される第３の期間に、前記第１の定電圧電源回路を連続的に動作させることが好ましい。
【００１４】
第３の期間では、第１の電源電圧が変動し易く、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第３の期間においても、発振回路に安定して発振させることができる。
【００１５】
上記の装置において、
前記動作制御回路は、さらに、
前記第３の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させることが好ましい。
【００１６】
第３の期間の終了直後にも、第１の電源電圧は変動し易い。しかしながら、上記のようにすれば、第３の期間の終了直後の期間においても、発振回路に安定して発振させることができる。
【００１７】
上記の装置において、さらに、
前記クロック信号を出力するためのクロック信号出力回路を備え、
前記クロック信号出力回路は、
前記第３の期間のうち、前記第３の期間の開始直後の第１の部分期間に、前記クロック信号の出力を禁止し、
前記第３の期間のうち、前記第１の部分期間の終了後の第２の部分期間に、前記クロック信号の出力を許容することが好ましい。
【００１８】
第３の期間の開始直後にクロック信号の出力が許容される場合には、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第３の期間の開始直後の第１の部分期間においても、発振回路に安定して発振させることができる。
【００１９】
上記の装置において、
前記クロック信号出力回路は、
前記第３の期間のうちの前記第１の部分期間に、前記クロック信号出力回路の出力をハイインピーダンス状態に設定することが好ましい。
【００２０】
上記の装置において、さらに、
前記第１の定電圧電源回路から出力される前記第１の電源電圧を増大させるための電圧増大回路を備え、
前記動作制御回路は、
前記電圧増大回路が前記第１の定電圧電源回路から出力される前記第１の電源電圧を増大させる第４の期間に、前記第１の定電圧電源回路を連続的に動作させることが好ましい。
【００２１】
第４の期間において、第１の定電圧電源回路が連続的に動作すれば、第１の電源電圧を迅速に、かつ、充分に増大させることができる。したがって、第４の期間の直前において発振回路の安定した発振が困難となっている場合に、第４の期間において、迅速に、かつ、確実に、発振回路に安定して発振させることができる。
【００２２】
上記の装置において、
前記動作制御回路は、さらに、
前記第４の期間の終了直後の期間に、前記第１の定電圧電源回路を連続的に動作させることが好ましい。
【００２３】
第４の期間の終了直後には、第１の電源電圧は低下するため、発振回路の安定した発振が困難となる虞がある。しかしながら、上記のようにすれば、第４の期間の終了直後の期間においても、発振回路に安定して発振させることができる。
【００２４】
上記の装置において、さらに、
前記発振回路の発振の停止を検出するための検出回路を備え、
前記第４の期間は、前記検出回路によって発振の停止が検出される期間を含むことが好ましい。
【００２５】
こうすれば、発振の停止が検出される場合に、迅速に、かつ、確実に、発振回路に発振を開始させることができる。
【００２６】
上記の装置において、
前記第４の期間は、前記処理装置への外部電源電圧の供給開始直後の期間を含むことが好ましい。
【００２７】
処理装置への外部電源電圧の供給開始前には、発振回路の発振は停止している。上記のようにすれば、外部電源電圧の供給開始後に、迅速に、かつ、確実に、発振回路に発振を開始させることができる。
【００２８】
上記の装置において、さらに、
第２の電源電圧を発生させる第２の定電圧電源回路と、
前記第２の電源電圧で動作して前記発振信号を分周する分周回路と、
を備え、
前記動作制御回路は、
前記第１の定電圧電源回路を間欠的に動作させる期間に、前記第２の定電圧電源回路を間欠的に動作させ、
前記第１の定電圧電源回路を連続的に動作させる期間に、前記第２の定電圧電源回路を連続的に動作させるようにしてもよい。
【００２９】
この装置では、第１の定電圧電源回路と第２の定電圧電源回路とが同時に間欠的にまたは連続的に動作するため、分周回路を含む処理装置の低消費電力化を実現することができると共に、分周回路に安定して動作させることができる。また、発振回路のための第１の定電圧電源回路と分周回路のための第２の定電圧電源回路とが独立して設けられているため、発振回路と分周回路との間でノイズが伝搬するのを抑制することができる。
【００３０】
本発明の第２の装置は、外部デバイスに接続される処理装置であって、
第１の電源電圧を発生させる第１の定電圧電源回路と、
前記第１の電源電圧で動作して発振信号を生成する発振回路と、
前記第１の定電圧電源回路の動作を制御する動作制御回路と、
を備え、
前記動作制御回路は、
第１の期間に、前記第１の定電圧電源回路を間欠的に動作させ、
前記外部デバイスからの要求に応じて、前記処理装置と前記外部デバイスとの間で信号が伝送される第２の期間に、前記第１の定電圧電源回路を連続的に動作させることを特徴とする。
【００３１】
第２の装置は、第１の装置と同様の作用・効果を奏し、発振回路に安定して発振させることができる。
【００３２】
前記信号は、前記処理装置の内部に書き込まれるデータまたは前記処理装置の内部から読み出されたデータを含んでいてもよい。また、前記信号は、前記発振信号に基づくクロック信号を含んでいてもよい。
【００３３】
なお、この発明は、種々の形態で実現することが可能であり、例えば、計時装置などの処理装置、該処理装置を備える電子機器、処理装置の制御方法、これらの装置の機能または方法を実現するためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の形態で実現することができる。
【発明を実施するための最良の形態】
【００３４】
次に、本発明の実施の形態を実施例に基づき以下の順序で説明する。
Ａ．ＲＴＣモジュールの構成：
Ｂ．間欠動作：
Ｂ−１．発振回路用レギュレータの構成：
Ｂ−２．分周回路用レギュレータの構成：
Ｂ−３．論理回路用レギュレータの構成：
Ｂ−４．基準電圧生成回路の構成：
Ｂ−５．動作制御信号に応じた動作：
Ｂ−６．動作制御信号生成回路の構成および動作：
Ｃ．間欠動作の禁止：
Ｃ−１．データ通信処理に伴う間欠動作の中断：
Ｃ−２．クロック出力処理に伴う間欠動作の中断：
Ｃ−３．発振停止時の間欠動作の中断：
Ｃ−４．電源投入時の間欠動作の禁止：
Ｃ−５．間欠動作の実行および禁止：
Ｄ．レギュレータの分離：
【００３５】
Ａ．ＲＴＣモジュールの構成：
図１は、電子機器に設けられたＲＴＣ（リアルタイムクロック）モジュール１００の内部構成を示す説明図である。図１では、ＲＴＣモジュール１００と、ＲＴＣモジュール１００の外部に設けられたＣＰＵ６００と、が描かれている。なお、電子機器としては、パーソナルコンピュータや、デジタルカメラ、携帯電話、携帯情報端末などが挙げられる。
【００３６】
図中、太線は、ＲＴＣモジュール１００内部の各回路に与えられる電源電圧を示している。符号「ＶＤ」は、ＲＴＣモジュール１００の外部（例えばＲＴＣモジュール用のバッテリ）から供給される外部電源電圧を示している。符号「ＶＲＯ」，「ＶＲＤ」，「ＶＲＬ」は、ＲＴＣモジュール１００の内部で生成される内部電源電圧を示している。本実施例では、外部電源電圧ＶＤは、約５．０Ｖに設定されている。また、３つの内部電源電圧ＶＲＯ，ＶＲＤ，ＶＲＬは、それぞれ約０．７Ｖ，約１．０Ｖ，約１．８Ｖに設定されている。各回路には、符号「ＶＤ」，「ＶＲＯ」，「ＶＲＤ」，「ＶＲＬ」で示される高電圧側の電源電圧が与えられていると共に、符号「ＶＳ」で示される低電圧側の電源電圧（約０Ｖ）が与えられている。
【００３７】
ＲＴＣモジュール１００は、発振回路１１０と、分周回路１２０と、論理回路１３０と、発振回路用レギュレータ２１０と、分周回路用レギュレータ２２０と、論理回路用レギュレータ２３０と、を備えている。また、ＲＴＣモジュール１００は、基準電圧生成回路２４０と、発振停止検出回路３６０と、パワーオンリセット回路３７０と、インタフェース（ＩＦ）回路４００と、を備えている。
【００３８】
３つのレギュレータ２１０，２２０，２３０は、外部電源電圧ＶＤで動作して３種類の内部電源電圧ＶＲＯ，ＶＲＤ，ＶＲＬを生成する定電圧電源回路である。発振回路用レギュレータ２１０は、第１の内部電源電圧ＶＲＯを生成して発振回路１１０に供給する。分周回路用レギュレータ２２０は、第２の内部電源電圧ＶＲＤを生成して分周回路１２０に供給する。また、論理回路用レギュレータ２３０は、第３の内部電源電圧ＶＲＬを生成して論理回路１３０に供給する。
【００３９】
基準電圧生成回路２４０は、基準電圧Ｖｒｅｆを生成して３つのレギュレータ２１０，２２０，２３０に供給する。基準電圧Ｖｒｅｆは、後述するように、各レギュレータ２１０，２２０，２３０内部に設けられた定電流回路に与えられる。また、基準電圧生成回路２４０は、後述するレベルシフト回路２４２を含んでいる。なお、レベルシフト回路２４２は、基準電圧生成回路２４０の外部に設けられていてもよい。
【００４０】
発振回路１１０は、ＲＴＣモジュール１００内部に設けられた水晶振動子１０１に接続されており、基準クロック信号ＦＳを生成して分周回路１２０に供給する。発振回路１１０は、周知のように、水晶振動子１０１に並列に接続される反転増幅器と、水晶振動子１０１に並列に接続される帰還抵抗器と、を含んでいる。なお、本実施例では、基準クロック信号ＦＳは、約３２ｋＨｚ（正確には３２７６８Ｈｚ）の周波数を有している。
【００４１】
分周回路１２０は、周波数の比較的高い基準クロック信号ＦＳを分周して周波数の比較的低い２つの分周済みクロック信号ＦＤ１，ＦＤ２を生成する。また、分周回路１２０は、基準クロック信号ＦＳと同じ周波数を有するクロック信号ＦＤ０を出力する。３つのクロック信号ＦＤ０，ＦＤ１，ＦＤ２は、論理回路１３０に供給される。本実施例では、２つの分周済みクロック信号ＦＤ１，ＦＤ２は、それぞれ約４ｋＨｚ（正確には４０９６Ｈｚ），１ｋＨｚ（正確には１０２４Ｈｚ）の周波数を有している。
【００４２】
分周回路１２０内部の入力段と出力段とには、図示しないレベルシフト回路が設けられている。入力段のレベルシフト回路により、電源電圧ＶＲＯで動作する発振回路１１０と電源電圧ＶＲＤで動作する分周回路１２０との間で信号の授受が可能となっている。また、出力段のレベルシフト回路により、電源電圧ＶＲＤで動作する分周回路１２０と電源電圧ＶＲＬで動作する論理回路１３０との間の信号の授受が可能となっている。この説明から分かるように、分周回路１２０から出力される各クロック信号ＦＤ０〜ＦＤ２の電圧レベルは、分周回路１２０に入力される基準クロック信号ＦＳの電圧レベルよりも高い。なお、入力段および出力段のレベルシフト回路は、分周回路１２０の外部に設けられていてもよい。
【００４３】
論理回路１３０は、計時回路３０２と、動作制御信号生成回路３１０と、ブースト信号生成回路３２０と、を備えている。
【００４４】
計時回路３０２は、分周回路とカウンタとを含んでいる。分周回路は、周波数の比較的高いクロック信号ＦＤ０，ＦＤ１，ＦＤ２を利用して、周波数の比較的低い種々のクロック信号を生成する。カウンタは、生成されたクロック信号を用いて、秒，分，時，日，曜日，年等を計時する。
【００４５】
動作制御信号生成回路３１０は、４つの回路２１０，２２０，２３０，２４０の動作を制御するための動作制御信号ＬＰＷを生成する。動作制御信号ＬＰＷは、レベルシフト（ＬＳ）回路２４２に与えられ、ＬＳ回路２４２は、動作制御信号ＬＰＷに応じて、論理レベルの異なる２つのスイッチ信号ＬＰＶ，ＸＬＰＶを生成する。２つのスイッチ信号ＬＰＶ，ＸＬＰＶは、３つのレギュレータ２１０，２２０，２３０と基準電圧生成回路２４０とに供給される。なお、ＬＳ回路２４２により、電源電圧ＶＲＬで動作する論理回路１３０と電源電圧ＶＤで動作する各回路２１０，２２０，２３０，２４０との間の信号の授受が可能となっている。
【００４６】
ブースト信号生成回路３２０は、２つのレギュレータ２１０，２２０によって生成される２つの内部電源電圧ＶＲＯ，ＶＲＤを調整するためのブースト信号ＢＳＴを生成する。ブースト信号ＢＳＴは、発振停止検出回路３６０から与えられる検出信号ＦＳＴＯＰに基づいて生成され、２つのレギュレータ２１０，２２０に供給される。ブースト信号ＢＳＴがアクティブ（Ｈレベル）に設定されると、発振回路用レギュレータ２１０の出力電圧ＶＲＯと、分周回路用レギュレータ２２０の出力電圧ＶＲＤと、が共に増大する。
【００４７】
また、ブースト信号生成回路３２０は、クロック信号ＦＤ０，ＦＤ１，ＦＤ２を利用して検出用クロック信号ＳＰＣＬＫを生成し、検出用クロック信号ＳＰＣＬＫを発振停止検出回路３６０に供給する。
【００４８】
発振停止検出回路３６０は、発振回路１１０の発振の停止を検出する。具体的には、発振停止検出回路３６０は、チャージポンプ回路（図示せず）を含んでおり、ブースト信号生成回路３２０から与えられた検出用クロック信号ＳＰＣＬＫを利用して前述の検出信号ＦＳＴＯＰを生成し、ブースト信号生成回路３２０に供給する。発振の停止が検出されると、検出信号ＦＳＴＯＰはアクティブ（Ｈレベル）に設定される。
【００４９】
パワーオンリセット回路３７０は、外部電源電圧ＶＤの投入時に、より具体的には、ＲＴＣモジュール１００にバッテリが接続されたときに、パワーオンリセット信号ＰＯＲを生成して論理回路１３０に供給する。パワーオンリセット信号ＰＯＲは、電源電圧ＶＤが充分に増大した後に、ＬレベルからＨレベルに変更される。
【００５０】
ＩＦ回路４００は、論理回路１３０と、ＲＴＣモジュール１００の外部に設けられたＣＰＵ６００と、に接続されている。ＩＦ回路４００は、後述するように、データインタフェース（ＩＦ）回路と、クロックインタフェース（ＩＦ）回路と、を含んでいる。論理回路１３０は、データＩＦ回路を介して、ＣＰＵ６００からの要求に応じてＣＰＵ６００とデータの通信を行うことができる。また、論理回路１３０は、クロックＩＦ回路を介して、ＣＰＵ６００からの要求に応じて、論理回路１３０内部で準備されたクロック信号をＣＰＵ６００に供給することができる。
【００５１】
なお、ＩＦ回路４００は、レベルシフト回路（図示せず）を含んでいる。レベルシフト回路により、電源電圧ＶＲＬで動作する論理回路１３０と、電源電圧ＶＤに等しい他の電源電圧で動作するＣＰＵ６００と、の間の信号の授受が可能となっている。
【００５２】
Ｂ．間欠動作：
Ｂ−１．発振回路用レギュレータの構成：
図２は、発振回路用レギュレータ２１０の内部構成を示す説明図である。発振回路用レギュレータ２１０は、２つの電源スイッチ回路ＳＷ１，ＳＷ２と、差動増幅回路ＤＡと、出力＆帰還回路ＱＦと、４つのキャパシタＣ１〜Ｃ４と、を含んでいる。なお、複数のトランジスタＭ１１〜Ｍ１２，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５のうち、一部のトランジスタＭ１１，Ｍ２４〜Ｍ２５，Ｍ３１〜Ｍ３４は、ｐチャネルＭＯＳトランジスタであり、他のトランジスタＭ１２，Ｍ２１〜Ｍ２３，Ｍ３５は、ｎチャネルＭＯＳトランジスタである。
【００５３】
電源スイッチ回路ＳＷ１，ＳＷ２は、それぞれ、トランジスタＭ１１，Ｍ１２を含んでおり、発振回路用レギュレータ２１０に電源電圧ＶＤを供給するか否か、より具体的には、発振回路用レギュレータ２１０に含まれる各トランジスタにドレイン電流を流すか否かを決定する。第１のトランジスタＭ１１のソース端子には、電源電圧ＶＤが与えられており、ゲート端子には、第１のスイッチ信号ＬＰＶが与えられている。第２のトランジスタＭ１２のソース端子には、電源電圧ＶＳが与えられており、ゲート端子には、第２のスイッチ信号ＸＬＰＶが与えられている。２つのトランジスタＭ１１，Ｍ１２が共にオン状態に設定されると、他のトランジスタにドレイン電流が流れる。
【００５４】
差動増幅回路ＤＡは、５つのトランジスタＭ２１〜Ｍ２５を含んでいる。第１のトランジスタＭ２１は、定電流回路として機能し、そのゲート端子には、基準電圧生成回路２４０で生成された基準電圧Ｖｒｅｆが与えられている。第２および第３のトランジスタＭ２２，Ｍ２３は、差動入力回路として機能する。第２のトランジスタＭ２２のゲート端子は、差動増幅器の正入力端子に相当し、基準電圧Ｖｒｅｆが与えられている。第３のトランジスタＭ２３のゲート端子は、差動増幅器の負入力端子に相当し、後述する帰還電圧ＦＢが与えられている。第４および第５のトランジスタＭ２４，Ｍ２５は、負荷回路（カレントミラー回路）として機能し、２つのトランジスタＭ２４，Ｍ２５には等しいドレイン電流が流れる。
【００５５】
出力＆帰還回路ＱＦは、６つのトランジスタＭ３１〜Ｍ３６を含んでいる。第１のトランジスタＭ３１は、出力トランジスタであり、第１のトランジスタＭ３１のドレイン端子は、発振回路用レギュレータ２１０の出力端子を構成する。第１のトランジスタＭ３１のソース端子には、電源電圧ＶＤが与えられている。また、第１のトランジスタＭ３１のゲート端子には、差動増幅回路ＤＡの出力端子、具体的には、トランジスタＭ２２のドレイン端子が接続されている。第５のトランジスタＭ３５は、定電流回路として機能し、そのゲート端子には、基準電圧Ｖｒｅｆが与えられている。第１のトランジスタＭ３１と第５のトランジスタＭ３２との間には、並列接続された第２および第３のトランジスタＭ３２，Ｍ３３と、第４のトランジスタＭ３４とが、直列に接続されている。第２および第３のトランジスタＭ３２，Ｍ３３は、出力電圧ＶＲＯを調整する電圧調整回路ＭＤ（後述する）である。第２のトランジスタＭ３２は、スイッチ回路であり、そのゲート端子には、ブースト信号ＢＳＴが与えられている。第３のトランジスタＭ３３は、ダイオード接続されている。第４のトランジスタＭ３４は、ダイオード接続されている。第４のトランジスタＭ３４のドレイン端子すなわち第５のトランジスタＭ３５のドレイン端子の電圧は、前述の帰還電圧ＦＢとして、差動増幅回路ＤＡに含まれるトランジスタＭ２３のゲート端子（負入力端子）に与えられている。
【００５６】
第１のキャパシタＣ１は、基準電圧Ｖｒｅｆを保持するために設けられている。第２のキャパシタＣ２は、出力トランジスタＭ３１のゲート電圧を保持するために設けられている。第３のキャパシタＣ３は、出力トランジスタＭ３１のゲート−ドレイン間に設けられており、位相補償用キャパシタである。第４のキャパシタＣ４は、出力電圧ＶＲＯを保持するために設けられている。
【００５７】
この構成を採用することによって、電源スイッチ回路ＳＷ１，ＳＷ２を構成する２つのトランジスタＭ１１，Ｍ１２がオン状態に設定される場合には、発振回路用レギュレータ２１０は、安定した電圧ＶＲＯを出力することができる。なお、この場合には、すべてのトランジスタに、ドレイン電流が流れる。
【００５８】
一方、電源スイッチ回路ＳＷ１，ＳＷ２を構成する２つのトランジスタＭ１１，Ｍ１２がオフ状態に設定される場合には、発振回路用レギュレータ２１０は、第４のキャパシタＣ４によって保持される電圧ＶＲＯを出力する。なお、この場合には、出力トランジスタＭ３１のみにドレイン電流が流れ、他のトランジスタにはドレイン電流は流れない。
【００５９】
ところで、出力＆帰還回路ＱＦに含まれる並列接続された２つのトランジスタＭ３２，Ｍ３３は、前述のように、電圧調整回路ＭＤを構成する。出力＆帰還回路ＱＦには、定電流回路としてのトランジスタＭ３５が設けられているため、並列接続された２つのトランジスタＭ３２，Ｍ３３に流れるドレイン電流の和は一定である。
【００６０】
ブースト信号ＢＳＴがＬレベル（非アクティブ）に設定されて第２のトランジスタＭ３２がオン状態に設定される第１の場合には、電流は、主に第２のトランジスタＭ３２を流れる。一方、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されて第２のトランジスタＭ３２がオフ状態に設定される第２の場合には、電流は、第３のトランジスタＭ３３のみを流れる。この結果、出力電圧ＶＲＯは、第２の場合には、第１の場合よりも増大する。なお、第１の場合における出力電圧ＶＲＯは、２つのトランジスタＭ３４，Ｍ３５の２つのドレイン−ソース間の電圧の和とほぼ等しい値（例えば約０．７Ｖ）に設定される。一方、第２の場合における出力電圧ＶＲＯは、３つのトランジスタＭ３３，Ｍ３４，Ｍ３５の３つのドレイン−ソース間の電圧の和とほぼ等しい値（例えば約１．２Ｖ）に設定される。すなわち、第２のトランジスタＭ３２をオン状態からオフ状態に切り替えることによって、出力電圧ＶＲＯは、ダイオード接続された第３のトランジスタＭ３３のしきい値電圧（約０．５Ｖ）分だけ増大する。
【００６１】
Ｂ−２．分周回路用レギュレータの構成：
図３は、分周回路用レギュレータ２２０の内部構成を示す説明図である。分周回路用レギュレータ２２０は、発振回路用レギュレータ２１０（図２）とほぼ同様であるが、出力＆帰還回路ＱＦが変更されている。
【００６２】
図２，図３を比較して分かるように、分周回路用レギュレータ２２０では、並列接続された２つのトランジスタＭ３２，３３とトランジスタＭ３４との間に、ダイオード接続されたｐチャネルＭＯＳトランジスタＭ３７が追加されている。
【００６３】
分周回路用レギュレータ２２０は、発振回路用レギュレータ２１０と同様に動作する。すなわち、電源スイッチ回路ＳＷ１，ＳＷ２がオン状態に設定される場合には、分周回路用レギュレータ２２０は、安定した電圧ＶＲＤを出力することができる。一方、電源スイッチ回路ＳＷ１，ＳＷ２がオフ状態に設定される場合には、分周回路用レギュレータ２２０は、第４のキャパシタＣ４によって保持される電圧ＶＲＤを出力する。
【００６４】
分周回路用レギュレータ２２０では、上記のように、トランジスタＭ３７が追加されているため、出力電圧ＶＲＤは、出力電圧ＶＲＯよりも大きくなる。具体的には、ブースト信号ＢＳＴがＬレベル（非アクティブ）に設定される第１の場合には、出力電圧ＶＲＤは、比較的小さな値、より具体的には、３つのトランジスタＭ３４，Ｍ３５，Ｍ３７の３つのドレイン−ソース間の電圧の和とほぼ等しい値（例えば約１．０Ｖ）に設定される。一方、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定される第２の場合には、出力電圧ＶＲＤは、比較的大きな値、より具体的には、４つのトランジスタＭ３３，Ｍ３４，Ｍ３５，Ｍ３７の４つのドレイン−ソース間の電圧の和とほぼ等しい値（例えば約１．５Ｖ）に設定される。
【００６５】
なお、分周回路用レギュレータ２２０では、出力＆帰還回路ＱＦに含まれるトランジスタＭ３４のソース電圧がバイアス電圧ＶＢとして出力されており、該バイアス電圧ＶＢは、論理回路用レギュレータ２３０に供給されている。
【００６６】
Ｂ−３．論理回路用レギュレータの構成：
図４は、論理回路用レギュレータ２３０の内部構成を示す説明図である。論理回路用レギュレータ２３０は、発振回路用レギュレータ２１０（図２）とほぼ同様である。ただし、差動増幅回路ＤＡに含まれるトランジスタＭ２２のゲート端子には、基準電圧Ｖｒｅｆに代えて、分周回路用レギュレータ２２０から供給されたバイアス電圧ＶＢが与えられている。
【００６７】
また、図２，図４を比較して分かるように、論理回路用レギュレータ２３０では、出力＆帰還回路ＱＦが変更されている。具体的には、論理回路用レギュレータ２３０では、電圧調整回路ＭＤ（図２参照）は設けられておらず、発振回路用レギュレータ２１０の３つのトランジスタＭ３２〜Ｍ３４に代えて、ダイオード接続された２つのｐチャネルＭＯＳトランジスタＭ３８，Ｍ３９が設けられている。
【００６８】
論理回路用レギュレータ２３０は、発振回路用レギュレータ２１０と同様に動作する。すなわち、電源スイッチ回路ＳＷ１，ＳＷ２がオン状態に設定される場合には、論理回路用レギュレータ２３０は、安定した電圧ＶＲＬを出力することができる。一方、電源スイッチ回路ＳＷ１，ＳＷ２がオフ状態に設定される場合には、論理回路用レギュレータ２３０は、第４のキャパシタＣ４によって保持される電圧ＶＲＬを出力する。
【００６９】
論理回路用レギュレータ２３０では、上記のように、トランジスタＭ２２のゲート端子にバイアス電圧ＶＢが与えられると共に、トランジスタＭ３８，Ｍ３９が設けられているため、出力電圧ＶＲＬは、出力電圧ＶＲＤよりも大きくなる。具体的には、出力電圧ＶＲＬは、３つのトランジスタＭ３５，Ｍ３８，Ｍ３９の３つのドレイン−ソース間の電圧の和と、分周回路用レギュレータ２２０に含まれるトランジスタＭ３４のドレイン−ソース間の電圧と、の総和とほぼ等しい値（例えば約１．８Ｖ）に設定される。
【００７０】
Ｂ−４．基準電圧生成回路の構成：
基準電圧生成回路２４０は、基準電圧Ｖｒｅｆを生成して３つのレギュレータ２１０，２２０，２３０に供給する。また、基準電圧生成回路２４０は、図２〜図４に示す３つのレギュレータ２１０，２２０，２３０と同様に、基準電圧生成回路２４０に電源電圧ＶＤを供給するか否かを決定する２つの電源スイッチ回路と、基準電圧Ｖｒｅｆを保持するためのキャパシタと、を備えている。
【００７１】
Ｂ−５．動作制御信号に応じた動作：
上記のように、４つの回路２１０，２２０，２３０，２４０には、それぞれ２つの電源スイッチ回路ＳＷ１，ＳＷ２が含まれている。電源スイッチ回路ＳＷ１，ＳＷ２をオン状態に設定することにより、４つの回路２１０，２２０，２３０，２４０に電源電圧ＶＤを供給して安定した電圧ＶＲＯ，ＶＲＤ，ＶＲＬ，Ｖｒｅｆを出力させることができる。ただし、本実施例では、４つの回路２１０，２２０，２３０，２４０の消費電力を低減させるために、電源スイッチ回路ＳＷ１，ＳＷ２は間欠的にオン状態に設定されている。
【００７２】
本実施例では、４つの回路２１０，２２０，２３０，２４０は、２つの動作モードに従って動作する。第１の動作モードは、間欠動作モードであり、間欠動作モードが実行される期間（間欠動作期間）では、電源スイッチ回路ＳＷ１，ＳＷ２が間欠的にオン状態に設定される。第２の動作モードは、連続動作モードであり、連続動作モードが実行される期間（連続動作期間）では、電源スイッチ回路ＳＷ１，ＳＷ２が定常的にオン状態に設定される。なお、本実施例では、４つの回路２１０，２２０，２３０，２４０は、通常、間欠動作モードで動作しており、特定の場合に、連続動作モードで動作する。
【００７３】
図５は、間欠動作期間と連続動作期間とにおける３つの信号ＬＰＷ，ＬＰＶ，ＸＬＰＶを示す説明図である。図５（ａ）は、動作制御信号生成回路３１０（図１）によって生成される動作制御信号ＬＰＷを示している。図５（ｂ），（ｃ）は、それぞれ、ＬＳ回路２４２（図１）によって生成される第１のスイッチ信号ＬＰＶと第２のスイッチ信号ＸＬＰＶとを示している。前述したように、この２つのスイッチ信号ＬＰＶ，ＸＬＰＶが、４つの回路２１０，２２０，２３０，２４０に含まれる２つの電源スイッチ回路ＳＷ１，ＳＷ２にそれぞれ与えられる（図２〜図４参照）。
【００７４】
第１のスイッチ信号ＬＰＶの論理レベルは、動作制御信号ＬＰＷ（図５（ａ））の論理レベルと同じであるが、第２のスイッチ信号ＸＬＰＶ（図５（ｃ））の論理レベルは、動作制御信号ＬＰＷの論理レベルと逆である。ただし、動作制御信号ＬＰＷは、電源電圧ＶＲＬで動作する動作制御信号生成回路３１０から出力される信号であり、信号の電圧レベルは比較的低い。一方、スイッチ信号ＬＰＶ，ＸＬＰＶは、電源電圧ＶＤで動作するＬＳ回路２４２から出力される信号であり、信号の電圧レベルは比較的高い。
【００７５】
連続動作期間では、動作制御信号ＬＰＷは、定常的にＬレベルに設定される。そして、第１のスイッチ信号ＬＰＶは、定常的にＬレベルに設定され、第２のスイッチ信号ＸＬＰＶは、定常的にＨレベルに設定される。このとき、４つの回路２１０，２２０，２３０，２４０に含まれる電源スイッチ回路ＳＷ１，ＳＷ２は定常的にオン状態に設定される。したがって、該４つの回路２１０，２２０，２３０，２４０には、電源電圧ＶＤが供給されて、各トランジスタには、ドレイン電流が流れる。
【００７６】
一方、間欠動作期間では、動作制御信号ＬＰＷは、所定の周期で発生するＨレベルのパルスを含んでいる。そして、第１のスイッチ信号ＬＰＶは、所定の周期で発生するＨレベルのパルスを含んでおり、第２のスイッチ信号ＸＬＰＶは、所定の周期で発生するＬレベルのパルスを含んでいる。
【００７７】
間欠動作期間のうち、動作制御信号ＬＰＷがＬレベルに設定される第１の部分期間では、連続動作期間と同様に、４つの回路２１０，２２０，２３０，２４０に含まれる電源スイッチ回路ＳＷ１，ＳＷ２はオン状態に設定される。一方、間欠動作期間のうち、動作制御信号ＬＰＷがＨレベルに設定される第２の部分期間では、４つの回路２１０，２２０，２３０，２４０に含まれる電源スイッチ回路ＳＷ１，ＳＷ２はオフ状態に設定される。このとき、該４つの回路には、電源電圧ＶＤが供給されず、各トランジスタには、ドレイン電流が流れない。ただし、３つの回路（レギュレータ）２１０，２２０，２３０に含まれる出力トランジスタＭ３１には、対応する３つの回路１１０，１２０，１３０で消費される電流に応じたドレイン電流が流れる。
【００７８】
第１の部分期間では、４つの回路２１０，２２０，２３０，２４０から出力される４つの電圧ＶＲＯ，ＶＲＤ，ＶＲＬ，Ｖｒｅｆは安定している。しかしながら、第２の部分期間では、４つの電圧ＶＲＯ，ＶＲＤ，ＶＲＬ，Ｖｒｅｆは変動し得る。例えば、電源電圧ＶＤが変動する場合には、４つの電圧ＶＲＯ，ＶＲＤ，ＶＲＬ，Ｖｒｅｆも変動する。
【００７９】
そこで、本実施例では、後述するように、４つの回路２１０，２２０，２３０，２４０を間欠動作させることによって該４つの回路の低消費電力化を図りつつ、必要に応じて間欠動作を禁止し、該４つの回路に連続動作させている。
【００８０】
Ｂ−６．動作制御信号生成回路の構成および動作：
図６は、動作制御信号生成回路３１０の内部構成を示す説明図である。図示するように、動作制御信号生成回路３１０は、３つのＯＲ回路３１２，３１４，３１８と、遅延回路３１３と、カウンタ３１６と、を備えている。
【００８１】
第１のＯＲ回路３１２は、３入力ＯＲ回路であり、３つの信号ＩＣＥ，ＩＦＯＥ，ＢＳＴと、が与えられている。なお、これらの３つの信号ＩＣＥ，ＩＦＯＥ，ＢＳＴについては後述する。
【００８２】
遅延回路３１３は、２つのフリップフロップを含むシフトレジスタである。遅延回路３１３のデータ端子には、第１のＯＲ回路３１２から出力された出力信号Ｑ３１２が与えられており、クロック端子には、計時回路３０２で生成された１Ｈｚの周波数を有するクロック信号Ｆ１Ｈｚが与えられている。遅延回路３１３の出力信号Ｑ３１３は、第１のＯＲ回路３１２の出力信号Ｑ３１２を、約１〜約２秒だけ遅延させた信号である。なお、遅延回路３１３は、キャパシタと抵抗とを用いて構成されてもよい。
【００８３】
第２のＯＲ回路３１４は、２入力ＯＲ回路である。第２のＯＲ回路３１４には、第１のＯＲ回路３１２からの出力信号Ｑ３１２と、遅延回路３１３からの出力信号Ｑ３１３と、が与えられている。
【００８４】
カウンタ３１６は、分周回路として機能する。カウンタ３１６のクロック端子には、計時回路３０２で生成された約８ｋＨｚ（正確には８１９２Ｈｚ）の周波数を有するクロック信号Ｆ８ｋＨｚが与えられており、リセット端子には、リセット信号として、第２のＯＲ回路３１４からの出力信号Ｑ３１４が与えられている。カウンタ３１６は、約４ｋＨｚ（正確には４０９６Ｈｚ）の周波数を有する第１のクロック信号Ｆａと、約２ｋＨｚ（正確には２０４８Ｈｚ）の周波数を有するクロック信号Ｆｂと、約１ｋＨｚ（正確には１０２４Ｈｚ）の周波数を有するクロック信号Ｆｃと、を出力する。
【００８５】
第３のＯＲ回路３１８は、３入力ＯＲ回路である。第３のＯＲ回路３１８には、互いに異なる周波数３つのクロック信号Ｆａ，Ｆｂ，Ｆｃが与えられている。第３のＯＲ回路３１８からの出力信号が、動作制御信号ＬＰＷである。
【００８６】
図７は、動作制御信号生成回路３１０（図６）の動作を示すタイミングチャートである。図７（ａ）は、３つの信号ＩＣＥ，ＩＦＯＥ，ＢＳＴのいずれかを示している。図７（ｂ）〜（ｄ）は、それぞれ、出力信号Ｑ３１２，Ｑ３１３，Ｑ３１４を示している。そして、図７（ｅ）は、動作制御信号ＬＰＷを示している。
【００８７】
３つの信号ＩＣＥ，ＩＦＯＥ，ＢＳＴのうちのいずれかがＨレベルに設定されると、第１のＯＲ回路３１２の出力信号Ｑ３１２は、直ちにＨレベルに設定され、遅延回路３１３の出力信号Ｑ３１３は、遅れてＨレベルに設定される（図７（ａ）〜（ｃ））。第２のＯＲ回路３１４の出力信号Ｑ３１４は、第１のＯＲ回路３１２の出力信号Ｑ３１２がＨレベルに設定される期間Ｔよりも遅延期間ＴＡだけ長い期間で、Ｈレベルに設定されている（図７（ｄ））。
【００８８】
図７（ｄ），（ｅ）に示すように、リセット信号（第２のＯＲ回路３１４の出力信号）Ｑ３１４がＬレベルに設定される期間（すなわち、間欠動作期間）では、カウンタ３１６が動作するため、動作制御信号ＬＰＷは所定の周期Ｔｃで発生するＨレベルのパルスを含んでいる。本実施例では、所定の周期Ｔｃは、約０．００１秒（正確には１／１０２４（Ｈｚ）秒）に設定されており、Ｈレベル期間は、１周期Ｔｃの７／８に設定されている。
【００８９】
一方、リセット信号Ｑ３１４がＨレベルに設定される期間（すなわち、連続動作期間）では、カウンタ３１６の３つの出力信号がＬレベルに設定されるため、動作制御信号ＬＰＷはＬレベルに設定される。
【００９０】
Ｃ．間欠動作の禁止：
Ｃ−１．データ通信処理に伴う間欠動作の中断：
前述したように、論理回路１３０は、ＩＦ回路４００（より具体的にはデータＩＦ回路）を介して、ＣＰＵ６００からの要求に応じてＣＰＵ６００とデータの通信を行うことができる。ただし、データ通信処理が行われる際には、後述するように、発振回路１１０に安定して発振させることが困難となる。このため、本実施例では、データ通信処理の際に、間欠動作を中断している。
【００９１】
図８は、データ通信処理のための回路を示す説明図である。図８では、データ通信処理に注目して、論理回路１３０とＩＦ回路４００とＣＰＵ６００とが描かれている。図示するように、ＩＦ回路４００は、データＩＦ回路４１０を備えている。なお、データＩＦ回路４１０は、図示しないＬＳ回路を含んでいる。
【００９２】
データＩＦ回路４１０は、ＣＰＵ６００から通信イネーブル信号ＣＥを受け取り、内部通信イネーブル信号ＩＣＥとして論理回路１３０に供給する。同様に、データＩＦ回路４１０は、ＣＰＵ６００からタイミング信号ＣＬＫを受け取り、内部タイミング信号ＩＣＬＫとして論理回路１３０に供給する。また、データＩＦ回路４１０は、ＣＰＵ６００から入力データ信号ＤＩを受け取り、内部入力データ信号ＩＤＩとして論理回路１３０に供給すると共に、論理回路１３０から内部出力データ信号ＩＤＯを受け取り、出力データ信号ＤＯとしてＣＰＵ６００に供給する。なお、本実施例では、入力データ信号ＤＩと出力データ信号ＤＯとの伝送には、共通の配線が利用されている。
【００９３】
図９は、データ通信処理のための回路（図８）の動作を示すタイミングチャートである。図９（ａ）〜（ｃ）は、それぞれ、通信イネーブル信号ＣＥ，ＩＣＥと、タイミング信号ＣＬＫ，ＩＣＬＫと、データ信号ＤＩ，ＤＯ，ＩＤＩ，ＩＤＯと、を示す。図９（ｄ）は、動作制御信号ＬＰＷを示す。
【００９４】
ＣＰＵ６００が論理回路１３０にデータの入力（書き込み）を要求する場合には、ＣＰＵ６００は、通信イネーブル信号ＣＥをＨレベル（アクティブ）に設定すると共に、タイミング信号ＣＬＫを論理回路３００に供給する（図９（ａ），（ｂ））。そして、ＣＰＵ６００は、入力データ信号ＤＩを論理回路３００に供給する（図９（ｃ））。入力データ信号ＤＩには、処理モードＭと、アドレスＡと、有意なデータＤと、が含まれる。ここでは、処理モードＭは、書き込みモードである。また、有意なデータＤは、例えば、ＣＰＵ６００から供給される現在時刻を示すデータを含む。論理回路１３０は、内部タイミング信号ＩＣＬＫに従って、内部入力データ信号ＩＤＩを受け取り、有意なデータＤを、アドレスＡで指定されたレジスタに書き込む。
【００９５】
ＣＰＵ６００が論理回路１３０からのデータの出力（読み出し）を要求する場合にも、ＣＰＵ６００は、通信イネーブル信号ＣＥをＨレベル（アクティブ）に設定すると共に、タイミング信号ＣＬＫを論理回路３００に供給する（図９（ａ），（ｂ））。そして、ＣＰＵ６００は、入力データ信号ＤＩを論理回路１３０に供給する（図９（ｃ））。入力データ信号ＤＩには、処理モードＭと、アドレスＡと、が含まれる。ここでは、処理モードＭは、読み出しモードである。論理回路１３０は、内部タイミング信号ＩＣＬＫに従って、内部入力データ信号ＩＤＩを受け取り、アドレスＡで指定されたレジスタから、有意なデータＤを読み出す。有意なデータＤは、例えば、計時回路３０２で計時された現在時刻を示すデータを含む。次に、論理回路１３０は、内部タイミング信号ＩＣＬＫに従って、読み出された有意なデータＤを含む内部出力データ信号ＩＤＯをＣＰＵ６００に供給する（図９（ｃ））。
【００９６】
図９（ｄ）に示すように、動作制御信号ＬＰＷは、通信イネーブル信号ＣＥ，ＩＣＥがＨレベルに設定されると、Ｌレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、通信イネーブル信号ＣＥ，ＩＣＥがＨレベルに設定される通信イネーブル期間Ｔ１と、その直後の付加期間Ｔ１Ａと、を含んでいる。
【００９７】
なお、動作制御信号ＬＰＷは、図６で説明したように、動作制御信号生成回路３１０によって、内部通信イネーブル信号ＩＣＥ（図９（ａ））を利用して、生成されている。すなわち、通信イネーブル期間Ｔ１は、図７の期間Ｔに対応し、付加期間Ｔ１Ａは、図７の遅延期間ＴＡに対応する。
【００９８】
上記のように、本実施例では、通信イネーブル期間Ｔ１と付加期間Ｔ１Ａとにおいて、４つの回路２１０，２２０，２３０，２４０の間欠動作が禁止されるため、データ信号の伝送が行われる際にも、４つの回路２１０，２２０，２３０，２４０に安定して動作させることができる。特に、発振回路１１０に安定して発振させることができるため、計時回路３０２に安定して計時させることができる。
【００９９】
具体的には、通信イネーブル期間Ｔ１では、データ信号ＤＩ，ＤＯのレベルの変動に応じてデータＩＦ回路４１０を流れる電流が大きく変動し、この結果、電源電圧ＶＤが大きく変動し得る。電源電圧ＶＤが変動する場合には、電源電圧ＶＲＯも変動するため、発振回路１１０の安定した発振が困難となる虞がある。すなわち、発振回路１１０の発振が不安定となったり、停止したりする虞がある。しかしながら、本実施例では、通信イネーブル期間Ｔ１では、発振回路用レギュレータ２１０の間欠動作が中断される。このため、通信イネーブル期間Ｔ１において、発振回路１１０の発振が不安定となったり停止したりするのを抑制して、発振回路１１０に安定して発振させることができる。
【０１００】
また、通信イネーブル期間Ｔ１の直後の付加期間Ｔ１Ａでも、電源電圧ＶＤ，ＶＲＯは変動し易い。しかしながら、本実施例では、付加期間Ｔ１Ａにおいても、発振回路用レギュレータ２１０の間欠動作が中断される。このため、付加期間Ｔ１Ａにおいても、発振回路１１０に安定して発振させることができる。
【０１０１】
Ｃ−２．クロック出力処理に伴う間欠動作の中断：
前述したように、論理回路１３０は、ＩＦ回路４００（より具体的にはクロックＩＦ回路）を介して、ＣＰＵ６００からの要求に応じてＲＴＣモジュール１００で生成されたクロック信号をＣＰＵ６００に供給することができる。ただし、クロック出力処理が行われる際には、後述するように、発振回路１１０に安定して発振させることが困難となる。このため、本実施例では、クロック出力処理の際に、間欠動作を中断している。
【０１０２】
図１０は、クロック出力処理のための回路を示す説明図である。図１０では、クロック出力処理に注目して、論理回路１３０とＩＦ回路４００とＣＰＵ６００とが描かれている。図示するように、ＩＦ回路４００は、クロックＩＦ回路４２０を備えている。なお、クロックＩＦ回路４２０は、図示しないＬＳ回路を含んでいる。また、図示するように、論理回路１３０には、ハイインピーダンス（ＨＩＺ）設定信号生成回路３８０が設けられている。
【０１０３】
クロックＩＦ回路４２０は、ＣＰＵ６００からクロックイネーブル信号ＦＯＥを受け取り、内部クロックイネーブル信号ＩＦＯＥとして論理回路１３０に供給する。
【０１０４】
ＨＩＺ設定信号生成回路３８０は、内部クロックイネーブル信号ＩＦＯＥを利用して、ハイインピーダンス設定信号ＨＩＺを生成する。また、論理回路１３０は、内部クロックイネーブル信号ＩＦＯＥを受け取ると、計時回路３０２で準備された内部クロック信号ＩＦＯＵＴを出力する。
【０１０５】
クロックＩＦ回路４２０は、論理回路１３０から内部クロック信号ＩＦＯＵＴを受け取り、クロック信号ＦＯＵＴとしてＣＰＵ６００に供給する。ただし、クロックＩＦ回路４２０が受け取るハイインピーダンス設定信号ＨＩＺがアクティブ（Ｌレベル）である場合には、クロックＩＦ回路４２０の出力は、ハイインピーダンス状態に設定される。
【０１０６】
なお、本実施例では、クロック信号ＩＦＯＵＴ，ＦＯＵＴは、前述のクロック信号ＦＤ０と同じ周波数を有しているが、該クロック信号ＦＤ０よりも低い周波数を有していてもよい。また、クロック信号ＩＦＯＵＴ，ＦＯＵＴの周波数は、複数種類の周波数（例えば、３２７６８Ｈｚ，１０２４Ｈｚ，３２Ｈｚ，１Ｈｚ）の中から選択可能であってもよい。
【０１０７】
図１１は、クロック出力処理のための回路（図１０）の動作を示すタイミングチャートである。図１１（ａ）は、クロックイネーブル信号ＦＯＥ，ＩＦＯＥを示し、図１１（ｂ）は、ハイインピーダンス設定信号ＨＩＺを示す。図１１（ｃ）は、クロック信号ＦＯＵＴを示す。図１１（ｄ）は、動作制御信号ＬＰＷを示す。
【０１０８】
ＣＰＵ６００が論理回路１３０からのクロックの出力を要求する場合には、ＣＰＵ６００は、クロックイネーブル信号ＦＯＥをＨレベル（アクティブ）に設定する（図１１（ａ））。ＨＩＺ設定信号生成回路３８０は、内部クロックイネーブル信号ＩＦＯＥがＨレベル（アクティブ）に設定されると、ハイインピーダンス設定信号ＨＩＺをＨレベル（非アクティブ）に設定する（図１１（ｂ））。また、論理回路１３０は、内部クロックイネーブル信号ＩＦＯＥがＨレベル（アクティブ）に設定されると、計時回路３０２で準備された内部クロック信号ＩＦＯＵＴを出力する。そして、クロックＩＦ回路４２０は、ハイインピーダンス設定信号ＨＩＺがＨレベル（非アクティブ）に設定される期間に、クロック信号ＦＯＵＴを出力する（図１１（ｃ））。
【０１０９】
図１１（ｄ）に示すように、動作制御信号ＬＰＷは、クロックイネーブル信号ＦＯＥがＨレベルに設定されると、Ｌレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、クロックイネーブル信号ＦＯＥ，ＩＦＯＥがＨレベルに設定されるクロックイネーブル期間Ｔ２と、その直後の付加期間Ｔ２Ａと、を含んでいる。クロックイネーブル期間Ｔ２には、クロック信号ＦＯＵＴが出力されていない第１の部分期間Ｔ２１と、クロック信号ＦＯＵＴが出力されている第２の部分期間Ｔ２２と、が含まれている。
【０１１０】
なお、動作制御信号ＬＰＷは、図６で説明したように、動作制御信号生成回路３１０によって、内部クロックイネーブル信号ＩＦＯＥ（図１１（ａ））を利用して、生成されている。すなわち、クロックイネーブル期間Ｔ２は、図７の期間Ｔに対応し、付加期間Ｔ２Ａは、図７の遅延期間ＴＡに対応する。
【０１１１】
上記のように、本実施例では、クロックイネーブル期間Ｔ２と付加期間Ｔ２Ａとにおいて、４つの回路２１０，２２０，２３０，２４０の間欠動作が禁止されるため、クロック信号が出力される際にも、４つの回路２１０，２２０，２３０，２４０に安定して動作させることができる。特に、発振回路１１０に安定して発振させることができ、この結果、計時回路３０２に安定して計時させることができる。
【０１１２】
具体的には、クロックイネーブル期間Ｔ２では、クロック信号ＦＯＵＴのレベルの変動に応じてクロックＩＦ回路４２０を流れる電流が大きく変動し、この結果、電源電圧ＶＤが大きく変動し得る。前述したように、電源電圧ＶＤが変動する場合には、電源電圧ＶＲＯも変動するため、発振回路１１０の安定した発振が困難となる虞がある。しかしながら、本実施例では、クロックイネーブル期間Ｔ２では、４つの回路２１０，２２０，２３０，２４０の間欠動作が中断される。このため、クロックイネーブル期間Ｔ２において、発振回路１１０の発振が不安定となったり停止したりするのを抑制して、発振回路１１０に安定して発振させることができる。
【０１１３】
また、クロックイネーブル期間Ｔ２の直後の付加期間Ｔ２Ａでも、電源電圧ＶＤ，ＶＲＯは変動し易い。しかしながら、本実施例では、付加期間Ｔ２Ａにおいても、発振回路用レギュレータ２１０の間欠動作が中断される。このため、付加期間Ｔ２Ａにおいても、発振回路１１０に安定して発振させることができる。
【０１１４】
ところで、本実施例では、クロックイネーブル期間Ｔ２の開始直後の第１の部分期間Ｔ２１では、クロックＩＦ回路４２０からのクロック信号の出力が禁止され、第１の部分期間Ｔ２１の終了直後の第２の部分期間Ｔ２２では、クロックＩＦ回路４２０からのクロック信号ＦＯＵＴの出力が許容されている。
【０１１５】
クロックＩＦ回路４２０の出力が、ハイインピーダンス状態からクロック信号ＦＯＵＴの出力状態に変更される際には、電源電圧ＶＤ，ＶＲＯは変動し易い。このため、クロックイネーブル期間Ｔ２の開始直後にクロック信号ＦＯＵＴの出力が許容される場合には、発振回路１１０の安定した発振が困難となる虞がある。しかしながら、本実施例では、間欠動作が中断されてから第１の部分期間Ｔ２１が経過した後に、クロックＩＦ回路４２０の出力が、ハイインピーダンス状態からクロック信号ＦＯＵＴの出力状態に変更されている。このため、クロックイネーブル期間Ｔ２の開始直後の第１の部分期間Ｔ２１においても、発振回路１１０に安定して発振させることができる。
【０１１６】
図１２は、ハイインピーダンス（ＨＩＺ）設定信号生成回路３８０（図１０）の内部構成を示す説明図である。図示するように、ＨＩＺ設定信号生成回路３８０は、遅延回路３８２と、ＡＮＤ回路３８４と、を含んでいる。
【０１１７】
遅延回路３８２は、２つのフリップフロップを含むシフトレジスタである。遅延回路３８２のデータ端子には、内部クロックイネーブル信号ＩＦＯＥが与えられており、クロック端子には、計時回路３０２で生成された１Ｈｚの周波数を有するクロック信号Ｆ１Ｈｚが与えられている。遅延回路３８２の出力信号Ｑ３８２は、内部クロックイネーブル信号ＩＦＯＥを、約１〜約２秒だけ遅延させた信号である。なお、遅延回路３８２は、キャパシタと抵抗とを用いて構成されてもよい。
【０１１８】
ＡＮＤ回路３８４には、内部クロックイネーブル信号ＩＦＯＥと、遅延回路３８２からの出力信号Ｑ３８２と、が与えられている。ＡＮＤ回路３８４からの出力信号が、ハイインピーダンス設定信号ＨＩＺである。
【０１１９】
この遅延回路３８２によって、内部クロックイネーブル信号ＩＦＯＥに応じて、ハイインピーダンス設定信号ＨＩＺが生成される。なお、遅延回路３８２の遅延期間が、前述の第１の部分期間Ｔ２１（図１１）である。
【０１２０】
図１３は、クロックＩＦ回路４２０（図１０）の内部構成を示す説明図である。図示するように、クロックＩＦ回路４２０は、２つのバッファ回路４２１ａ，４２１ｂと、２つのＬＳ回路４２３ａ，４２３ｂと、ＮＡＮＤ回路４２４と、インバータ回路４２５と、ＮＯＲ回路４２６と、直列に接続されたｐチャネルＭＯＳトランジスタ４２７ａおよびｎチャネルＭＯＳトランジスタ４２７ｂと、を備えている。
【０１２１】
第１のＬＳ回路４２３ａには、第１のバッファ回路４２１ａを介して、ハイインピーダンス設定信号ＨＩＺが与えられている。第１のＬＳ回路４２３ａの出力は、ＮＡＮＤ回路４２４に与えられていると共に、インバータ回路４２５を介してＮＯＲ回路４２６に与えられている。
【０１２２】
第２のＬＳ回路４２３ｂには、第２のバッファ回路４２１ｂを介して、内部クロック信号ＩＦＯＵＴが与えられている。第２のＬＳ回路４２３ｂの出力は、ＮＡＮＤ回路４２４に与えられていると共に、ＮＯＲ回路４２６に与えられている。
【０１２３】
第１のトランジスタ４２７ａのソース端子には電源電圧ＶＤが与えられており、ゲート端子には、ＮＡＮＤ回路４２４の出力が与えられている。また、第２のトランジスタ４２７ｂのソース端子には電源電圧ＶＳが与えられており、ゲート端子には、ＮＯＲ回路４２６の出力が与えられている。２つのトランジスタ４２７ａ，４２７ｂのドレイン端子は互いに接続されており、クロックＩＦ回路４２０の出力端子を構成する。
【０１２４】
なお、図１３の左側に示された回路４２１ａ，４２１ｂは、電源電圧ＶＲＬを利用して動作し、右側に示された回路４２４〜４２６，４２７ａ，４２７ｂは、電源電圧ＶＤを利用して動作する。ＬＳ回路４２３ａ，４２３ｂは、２つの電源電圧ＶＲＬ，ＶＤを利用して動作する。
【０１２５】
ハイインピーダンス設定信号ＨＩＺがＬレベル（アクティブ）である場合には、ＮＡＮＤ回路４２４の出力はＨレベルに設定され、ＮＯＲ回路４２６の出力はＬレベルに設定される。このため、２つのトランジスタ４２７ａ，４２７ｂはオフ状態に設定され、この結果、クロックＩＦ回路４２０の出力は、ハイインピーダンスに設定される（図１１（ｂ），（ｃ）参照）。
【０１２６】
一方、ハイインピーダンス設定信号ＨＩＺがＨレベル（非アクティブ）である場合には、ＮＡＮＤ回路４２４の出力とＮＯＲ回路４２６の出力とは、共に、内部クロック信号ＩＦＯＵＴと逆の論理レベルに設定される。このため、内部クロック信号ＩＦＯＵＴがＬレベルである場合には、第２のトランジスタ４２７ｂのみがオン状態に設定され、クロックＩＦ回路４２０の出力は、Ｌレベルに設定される。逆に、内部クロック信号ＩＦＯＵＴがＨレベルである場合には、第１のトランジスタ４２７ａのみがオン状態に設定され、クロックＩＦ回路４２０の出力は、Ｈレベルに設定される（図１１（ｂ），（ｃ）参照）。
【０１２７】
上記のように、ハイインピーダンス設定信号ＨＩＺがＬレベル（アクティブ）に設定される場合には、クロックＩＦ回路４２０の出力は、ハイインピーダンス状態となり、ハイインピーダンス設定信号ＨＩＺがＨレベル（非アクティブ）に設定される場合には、クロックＩＦ回路４２０は、クロック信号ＦＯＵＴを出力する。
【０１２８】
Ｃ−３．発振停止時の間欠動作の中断：
本実施例では、発振回路１１０の消費電力を低減させるために、発振回路１１０の電源電圧（すなわち、発振回路用レギュレータ２１０の出力電圧）ＶＲＯは、かなり低い値に設定されている。具体的には、電源電圧ＶＲＯは、発振回路１１０の発振が停止する電圧よりも約０．１Ｖだけ高い値に設定されている。
【０１２９】
仮に、電源電圧ＶＲＯが低下して発振回路１１０の発振が停止する場合には、発振回路１１０を再度発振させるために、発振回路用レギュレータ２１０の出力電圧ＶＲＯを増大させる必要がある。出力電圧ＶＲＯを増大させるための期間（ブースト期間）中に、間欠動作が実行されると、電圧ＶＲＯを迅速に、かつ、充分に増大させることが困難となる。このため、本実施例では、発振停止に伴ってブースト処理が実行される際に、間欠動作を中断している。
【０１３０】
図１４は、発振停止時の回路の動作を示すタイミングチャートである。図１４（ａ）は、発振停止検出回路３６０から出力される検出信号ＦＳＴＯＰを示す。図１４（ｂ）は、ブースト信号生成回路３２０から出力されるブースト信号ＢＳＴを示す。図１４（ｃ）は、発振回路用レギュレータ２１０の出力電圧ＶＲＯを示し、図１４（ｄ）は、分周回路用レギュレータ２２０の出力電圧ＶＲＤを示す。図１４（ｅ）は、動作制御信号ＬＰＷを示す。
【０１３１】
発振回路用レギュレータ２１０の出力電圧ＶＲＯが低下して（（図１４（ｃ））、発振回路１１０の発振が停止すると、発振停止検出回路３６０は、発振回路１１０の発振の停止を検出して、検出信号ＦＳＴＯＰをＨレベル（アクティブ）に設定する（図１４（ａ））。ブースト信号生成回路３２０は、検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定されると、ブースト信号ＢＳＴを後述する期間Ｔ３だけＨレベル（アクティブ）に設定する（図１４（ｂ））。ブースト信号ＢＳＴは、図１で説明したように、発振回路用レギュレータ２１０と分周回路用レギュレータ２２０とに供給されている。ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されると、図２，図３で説明したように、２つのレギュレータ２１０，２２０の電圧調整回路ＭＤに含まれるトランジスタＭ３２はオフ状態に設定される。このとき、２つのレギュレータ２１０，２２０の出力電圧ＶＲＯ，ＶＲＤは、それぞれ約０．５Ｖだけ増大する（図１４（ｃ），（ｄ））。発振回路用レギュレータ２１０の出力電圧ＶＲＯが増大すると、発振回路１１０の発振が再開される。そして、発振停止検出回路３６０は、発振の再開を検出すると、検出信号ＦＳＴＯＰをＬレベル（非アクティブ）に戻す（図１４（ａ））。その後、ブースト信号ＢＳＴがＬレベル（非アクティブ）に戻ると（図１４（ｂ））、レギュレータ２１０，２２０の出力電圧ＶＲＯ，ＶＲＤは低下して通常の値に戻る。
【０１３２】
図１４（ｅ）に示すように、動作制御信号ＬＰＷは、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されると、Ｌレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、ブースト信号ＢＳＴがＨレベルに設定されるブースト期間Ｔ３と、その直後の付加期間Ｔ３Ａと、を含んでいる。
【０１３３】
なお、動作制御信号ＬＰＷは、図６で説明したように、動作制御信号生成回路３１０によって、ブースト信号ＢＳＴ（図１４（ｂ））を利用して、生成されている。すなわち、ブースト期間Ｔ３は、図７の期間Ｔに対応し、付加期間Ｔ３Ａは、図７の遅延期間ＴＡに対応する。
【０１３４】
上記のように、本実施例では、ブースト期間Ｔ３と付加期間Ｔ３Ａとにおいて、４つの回路２１０，２２０，２３０，２４０の間欠動作が禁止されるため、４つの回路２１０，２２０，２３０，２４０に安定して動作させることができる。特に、発振回路１１０に安定して発振させることができ、この結果、計時回路３０２に安定して計時させることができる。
【０１３５】
具体的には、発振停止後のブースト期間Ｔ３では、間欠動作が中断されるため、発振回路用レギュレータ２１０の出力電圧ＶＲＯを迅速に、かつ、充分に増大させることができる。このため、迅速に、かつ、確実に発振回路１１０に安定して発振を再開させることができる。また、ブースト期間Ｔ３の直後の付加期間Ｔ３Ａにおいても間欠動作を禁止することにより、発振回路用レギュレータ２１０の出力電圧ＶＲＯが低下して通常の値に戻った直後に、間欠動作が再開されずに済む。このため、付加期間Ｔ３Ａにおいても、発振回路１１０に安定して発振させることができる。
【０１３６】
なお、本実施例では、ブースト期間Ｔ３において、分周回路用レギュレータ２２０の出力電圧ＶＲＤが、発振回路用レギュレータ２１０の出力電圧ＶＲＯと共に増大されている。これは、分周回路用レギュレータ２２０の出力電圧ＶＲＤを、発振回路用レギュレータ２１０の出力電圧ＶＲＯよりも常に高く設定するためである。仮に、ブースト期間Ｔ３中に電圧ＶＲＯが電圧ＶＲＤよりも高くなると、分周回路１２０に含まれる入力段のレベルシフト回路が、発振回路１１０からの基準クロック信号ＦＳをうまく受け取れない虞がある。そこで、本実施例では、ブースト期間Ｔ３において、出力電圧ＶＲＯを増大させると共に、出力電圧ＶＲＤを増大させている。
【０１３７】
図１５は、ブースト信号生成回路３２０の内部構成を示す説明図である。図示するように、ブースト信号生成回路３２０は、インバータ回路３２２と、３つのリセットセットフリップフロップ（ＲＳ−ＦＦ）３２４，３２６，３２８と、を含んでいる。第１および第３のＲＳ−ＦＦ３２４，３２８は、それぞれ２つのＮＡＮＤ回路で構成されており、第２のＲＳ−ＦＦ３２６は、２つのＮＯＲ回路で構成されている。
【０１３８】
インバータ回路３２２には、検出信号ＦＳＴＯＰが与えられている。インバータ回路３２２の出力信号Ｑ３２２は、第１のＲＳ−ＦＦ３２４に与えられている。第１のＲＳ−ＦＦ３２４の出力信号Ｑ３２４は、第２のＲＳ−ＦＦ３２６に与えられており、第２のＲＳ−ＦＦ３２６の出力信号Ｑ３２６は、第３のＲＳ−ＦＦ３２８に与えられておる。また、３つのフリップフロップ３２４，３２６，３２８には、計時回路３０２で生成された２Ｈｚの周波数を有するクロック信号Ｆ２Ｈｚが与えられている。第３のＲＳ−ＦＦ３２８からの出力信号が、ブースト信号ＢＳＴである。
【０１３９】
図１６は、ブースト信号生成回路３２０（図１５）の動作を示すタイミングチャートを示す説明図である。図１６（ａ）は、検出信号ＦＳＴＯＰを示し、図１６（ｂ）は、インバータ回路３２２の出力信号Ｑ３２２を示す。図１６（ｃ）は、クロック信号Ｆ２Ｈｚを示す。図１６（ｄ），（ｅ）は、それぞれ第１および第２のＲＳ−ＦＦ３２４，３２６の出力信号Ｑ３２４，Ｑ３２６を示す。図１６（ｆ）は、ブースト信号ＢＳＴを示す。
【０１４０】
検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定される直前では、発振回路１１０の発振は停止しているため、クロック信号Ｆ２Ｈｚの論理レベルは、ＨレベルまたはＬレベルのいずれかに設定されている。発信の停止が検出されて検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定されると、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定される。これにより、発振回路１１０の発振が開始するため、クロック信号Ｆ２Ｈｚの論理レベルは、周期的にＨレベルとＬレベルとに設定される。
【０１４１】
図１６（ａ），（ｆ）に示すように、本実施例では、ブースト信号ＢＳＴは、検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定されると、直ちにＨレベル（アクティブ）に設定され、検出信号ＦＳＴＯＰがＬレベル（非アクティブ）に設定された後に、Ｌレベル（非アクティブ）に設定される。すなわち、本実施例では、図１４で説明したブースト期間Ｔ３は、検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定される期間よりも長くなるように設定されている。
【０１４２】
Ｃ−４．電源投入時の間欠動作の禁止：
ＲＴＣモジュール１００の電源投入の際には、より具体的には、ＲＴＣモジュール１００がバッテリに最初に接続される際には、発振回路１１０の発振を確実に開始させるために、出力電圧ＶＲＯを増大させることが好ましい。前述したように、出力電圧ＶＲＯを増大させるための期間（ブースト期間）中に、間欠動作が実行されると、電圧ＶＲＯを迅速に、かつ、充分に増大させることが困難となる。このため、本実施例では、電源投入時にブースト処理が実行される際に、間欠動作を禁止している。
【０１４３】
図１７は、電源投入時の回路の動作を示すタイミングチャートである。図１７（ａ）は、ＲＴＣモジュール１００に供給される電源電圧ＶＤを示す。図１７（ｂ）は、論理回路用レギュレータ２３０の出力電圧ＶＲＬを示す。図１７（ｃ），（ｄ）は、それぞれ発振回路用および分周回路用レギュレータ２１０，２２０の出力電圧ＶＲＯ，ＶＲＤを示す。図１７（ｅ）は、パワーオンリセット回路３７０から出力されるパワーオンリセット信号ＰＯＲを示す。図１７（ｆ）は、発振停止検出回路３６０から出力される検出信号ＦＳＴＯＰを示す。図１７（ｇ）は、ブースト信号生成回路３２０から出力されるブースト信号ＢＳＴを示す。図１７（ｈ）は、動作制御信号ＬＰＷを示す。
【０１４４】
図示するように、時刻ｔ０でＲＴＣモジュール１００に電源が投入されると、電源電圧ＶＤは次第に増大し、これに伴って、各レギュレータ２１０，２２０，２３０の出力電圧ＶＲＯ，ＶＲＤ，ＶＲＬも次第に増大する（図１７（ａ）〜（ｄ））。パワーオンリセット回路３７０は、電源電圧ＶＤが所定の電圧に達した後の時刻ｔ１において、パワーオンリセット信号ＰＯＲをＬレベルからＨレベルに変更している（図１７（ｅ））。電源投入直後には、発振回路１１０の発振は停止しているため、発振停止検出回路３６０は、検出信号ＦＳＴＯＰをＨレベル（アクティブ）に設定する（図１７（ｆ））。そして、ブースト信号生成回路３２０は、検出信号ＦＳＴＯＰがＨレベル（アクティブ）に設定されると、ブースト信号ＢＳＴをＨレベル（アクティブ）に設定する（図１７（ｇ））。このとき、レギュレータ２１０，２２０の出力電圧ＶＲＯ，ＶＲＤは、通常の値よりも高い値まで増大する（図１７（ｃ），（ｄ））。発振回路用レギュレータ２１０の出力電圧ＶＲＯが増大すると、発振回路１１０の発振が開始される。そして、発振停止検出回路３６０は、発振の開始を検出する時刻ｔ２で、検出信号ＦＳＴＯＰをＬレベル（非アクティブ）に設定する（図１７（ｆ））。その後、時刻ｔ３でブースト信号ＢＳＴが非アクティブ（Ｌレベル）に設定されると（図１７（ｇ））、レギュレータ２１０，２２０の出力電圧ＶＲＯ，ＶＲＤは低下して通常の値に設定される。
【０１４５】
図１７（ｈ）に示すように、動作制御信号ＬＰＷは、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されると、時刻ｔ４までＬレベルに設定されている。具体的には、間欠動作が禁止される連続動作期間は、ブースト信号ＢＳＴがＨレベルに設定されるブースト期間Ｔ４と、その直後の付加期間Ｔ４Ａと、を含んでいる。
【０１４６】
なお、動作制御信号ＬＰＷは、図６で説明したように、動作制御信号生成回路３１０によって、ブースト信号ＢＳＴ（図１７（ｇ））を利用して、生成されている。すなわち、ブースト期間Ｔ４は、図７の期間Ｔに対応し、付加期間Ｔ４Ａは、図７の遅延期間ＴＡに対応する。
【０１４７】
また、図１５，図１６で説明したように、電源投入時にも、ブースト信号生成回路３２０は、検出信号ＦＳＴＯＰを利用して、ブースト信号ＢＳＴを生成している。
【０１４８】
上記のように、本実施例では、ブースト期間Ｔ４と付加期間Ｔ４Ａとにおいて、４つの回路２１０，２２０，２３０，２４０の間欠動作が禁止されるため、４つの回路２１０，２２０，２３０，２４０に安定して動作させることができる。特に、発振回路１１０に安定して発振させることができ、この結果、計時回路３０２に安定して計時させることができる。
【０１４９】
具体的には、電源投入時のブースト期間Ｔ４では、間欠動作が禁止されるため、発振回路用レギュレータ２１０の出力電圧ＶＲＯを迅速に、かつ、充分に増大させることができる。このため、迅速に、かつ、確実に発振回路１１０に安定して発振を開始させることができる。また、ブースト期間Ｔ４の直後の付加期間Ｔ４Ａにおいても間欠動作を禁止することにより、発振回路用レギュレータ２１０の出力電圧ＶＲＯが低下して通常の値に戻った直後に、間欠動作が開始されずに済む。このため、付加期間Ｔ４Ａにおいても、発振回路１１０に安定して発振させることができる。
【０１５０】
Ｃ−５．間欠動作の実行および禁止：
図１８は、ＲＴＣモジュール１００の動作中における間欠動作期間および連続動作期間を示す説明図である。図１８（ａ）は、通信イネーブル信号ＣＥ，ＩＣＥを示す。図１８（ｂ）は、クロックイネーブル信号ＦＯＥ，ＩＦＯＥを示す。図１８（ｃ）は、クロック信号ＦＯＵＴを示す。図１８（ｄ）は、ブースト信号ＢＳＴを示す。図１８（ｅ）は、間欠動作が実行されているか否かを示す。図中、「ＯＮ」の期間は、間欠動作期間を示し、「ＯＦＦ」の期間は、間欠動作が禁止される連続動作期間を示す。
【０１５１】
時刻ｔａ１でＲＴＣモジュール１００に電源が投入されると、図１７で説明したように、発振回路１１０の発振の停止が検出されて、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されるため、間欠動作が禁止される。そして、時刻ｔａ２でブースト信号ＢＳＴがＬレベル（非アクティブ）に設定されると、付加期間経過後の時刻ｔａ３で、間欠動作が開始される。
【０１５２】
時刻ｔｂ１でＣＰＵ６００によってデータ通信が要求されて通信イネーブル信号ＣＥ，ＩＣＥがＨレベル（アクティブ）に設定されると、図９で説明したように、間欠動作が中断されて、データ通信が行われる。そして、時刻ｔｂ２で通信イネーブル信号ＣＥ，ＩＣＥがＬレベル（非アクティブ）に設定されると、付加期間経過後の時刻ｔｂ３で間欠動作が再開される。
【０１５３】
時刻ｔｃ１でＣＰＵ６００によってクロック出力が要求されてクロックイネーブル信号ＦＯＥ，ＩＦＯＥがＨレベル（アクティブ）に設定されると、図１１で説明したように、間欠動作が中断される。ただし、クロックＩＦ回路４２０の出力はハイインピーダンス状態で維持され、その後の時刻ｔｃ２でクロック信号ＦＯＵＴの出力が開始される。そして、時刻ｔｃ３でクロックイネーブル信号ＦＯＥ，ＩＦＯＥがＬレベル（非アクティブ）に設定されると、付加期間経過後の時刻ｔｃ４で間欠動作が再開される。
【０１５４】
時刻ｔｄ１で発振回路１１０の発振の停止が検出されると、図１４で説明したように、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定されて、間欠動作が中断される。そして、時刻ｔｄ２で発振回路１１０の発振の再開が検出されると、ブースト信号ＢＳＴがＬレベル（非アクティブ）に設定され、さらに付加期間経過後の時刻ｔｄ３で間欠動作が再開される。
【０１５５】
時刻ｔｅ１でＣＰＵ６００によってクロック出力が要求されてクロックイネーブル信号ＦＯＥ，ＩＦＯＥがＨレベル（アクティブ）に設定されると、間欠動作が中断される。ただし、クロックＩＦ回路４２０の出力は、ハイインピーダンス状態で維持され、その後の時刻ｔｅ２でクロック信号ＦＯＵＴの出力が開始される。図１８（ｃ）のクロック信号ＦＯＵＴの波形から分かるように、この例では、発振回路１１０の発振は、クロックイネーブル期間中に停止している。時刻ｔｅ３で発振回路１１０の発振の停止が検出されると、ブースト信号ＢＳＴがＨレベル（アクティブ）に設定され、この結果、発振回路１１０の発振が再開される。そして、時刻ｔｅ４で発振回路１１０の発振の再開が検出されると、ブースト信号ＢＳＴがＬレベル（非アクティブ）に設定される。なお、時刻ｔｅ３〜時刻ｔｅ４の期間では、クロックイネーブル信号ＦＯＥ，ＩＦＯＥがＨレベルで維持されているため、間欠動作は禁止されている。
【０１５６】
さらに、時刻ｔｅ５でＣＰＵ６００によってデータ通信が要求されて通信イネーブル信号ＣＥ，ＩＣＥがＨレベル（アクティブ）に設定されると、データ通信が開始される。時刻ｔｅ６では、クロックイネーブル信号ＦＯＥ，ＩＦＯＥがＬレベル（非アクティブ）に設定されて、クロック信号ＦＯＵＴの出力が終了する。しかしながら、時刻ｔｅ６では、通信イネーブル信号ＣＥ，ＩＣＥがＨレベル（アクティブ）で維持されているため、間欠動作は禁止されたままである。そして、時刻ｔｅ７で通信イネーブル信号ＣＥ，ＩＣＥがＬレベルに設定されると、付加期間経過後の時刻ｔｅ８で間欠動作が再開される。
【０１５７】
なお、図１８では、２つの信号ＩＦＯＥ（ＦＯＥ），ＢＳＴが共にＨレベル（アクティブ）に設定される期間と、２つの信号ＩＣＥ（ＣＥ），ＩＦＯＥ（ＦＯＥ）が共にＨレベル（アクティブ）に設定される期間と、が示されている。図示は省略されているが、他の２つの信号ＩＣＥ（ＣＥ），ＢＳＴが共にＨレベル（アクティブ）に設定される期間や、３つの信号ＩＣＥ（ＣＥ），ＩＦＯＥ（ＦＯＥ），ＢＳＴが共にＨレベル（アクティブ）に設定される期間にも、上記と同様にして間欠動作が禁止される。なお、通信イネーブル信号ＣＥ，ＩＣＥがＨレベル（アクティブ）に設定される期間とブースト信号ＢＳＴがＨレベル（アクティブ）に設定される期間とが重なる場合にも、データ通信処理は継続可能である。これは、データ通信処理は、外部のＣＰＵ６００から与えられるタイミング信号ＣＬＫに従って実行されているためである。
【０１５８】
Ｄ．レギュレータの分離：
本実施例では、図１に示すように、発振回路１１０には、発振回路用レギュレータ２１０から第１の内部電源電圧ＶＲＯが供給され、分周回路１２０には、分周回路用レギュレータ２２０から第２の内部電源電圧ＶＲＤが供給されている。
【０１５９】
このように、本実施例では、発振回路１１０と分周回路１２０とに対して２つのレギュレータ２１０，２２０が設けられているが、例えば２つの電圧ＶＲＯ，ＶＲＤが同じである場合には、発振回路１１０と分周回路１２０とに対して唯一のレギュレータが設けられていてもよい。
【０１６０】
ただし、発振回路１１０と分周回路１２０とに対して唯一のレギュレータが設けられている場合には、発振回路１１０の高電圧側の電源ラインと、分周回路１２０の高電圧側の電源ラインと、は電気的に接続されている。このため、発振回路１１０と分周回路１２０との間で、ノイズが伝搬し易い。例えば、分周回路１２０で発生したスイッチングノイズが、互いに接続された電源ラインを介して、発振回路１１０に伝搬する。この場合には、発振回路１１０から出力される基準クロック信号ＦＳにジッター（揺れ）が発生し得る。
【０１６１】
しかしながら、本実施例では、発振回路用レギュレータ２１０と分周回路用レギュレータ２２０とが別個に設けられており、発振回路１１０の高電圧側の電源ラインと、分周回路１２０の高電圧側の電源ラインと、は電気的に接続されていない。このため、発振回路１１０と分周回路１２０との間で、ノイズが伝搬するのを抑制することができる。例えば、分周回路１２０で発生したスイッチングノイズが、電源ラインを介して、発振回路１１０に伝搬するのを抑制することができ、この結果、基準クロック信号ＦＳにジッターが発生するのを抑制することができる。
【０１６２】
同様に、本実施例では、論理回路１３０には、論理回路用レギュレータ２３０から第３の内部電源電圧ＶＲＬが供給されている。このため、発振回路１１０と論理回路１３０との間で、および、分周回路１２０と論理回路１３０との間で、ノイズが伝搬するのを抑制することができる。
【０１６３】
以上説明したように、本実施例では、４つの回路２１０，２２０，２３０，２４０が間欠動作するため、ＲＴＣモジュール１００の低消費電力化を実現することができる。
【０１６４】
特に、本実施例では、ＣＰＵ６００からの要求に応じて、ＲＴＣモジュール１００とＣＰＵ６００との間で信号（データ信号，クロック信号）が伝送される期間Ｔ１，Ｔ２に、発振回路用レギュレータ２１０の間欠動作が禁止されて、発振回路用レギュレータ２１０は連続的に動作する。また、上記の期間Ｔ１，Ｔ２２の終了直後の付加期間Ｔ１Ａ，Ｔ２Ａでも、発振回路用レギュレータ２１０は連続的に動作する。このため、発振回路１１０の安定した発振が困難なこれらの期間Ｔ１，Ｔ２，Ｔ１Ａ，Ｔ２Ａにおいて、発振回路１１０に安定して発振させることができる。
【０１６５】
また、本実施例では、発振回路１１０の発振の停止が検出され、発振回路用レギュレータ２１０の出力電圧ＶＲＯを増大させる期間Ｔ３，Ｔ４に、発振回路用レギュレータ２１０の間欠動作が禁止されて、発振回路用レギュレータ２１０は連続的に動作する。このため、これらの期間Ｔ３，Ｔ４において、迅速に、かつ、確実に、発振回路１１０に安定して発振を開始させることができる。また、上記の期間Ｔ３，Ｔ４の終了直後の付加期間Ｔ３Ａ，Ｔ４Ａでも、発振回路用レギュレータ２１０は連続的に動作する。このため、発振回路１１０の安定した発振が困難なこれらの期間Ｔ３Ａ，Ｔ４Ａにおいて、発振回路１１０に安定して発振させることができる。
【０１６６】
以上の説明から分かるように、本実施例における動作制御信号生成回路３１０と、ＬＳ回路２４２と、発振回路１１０に含まれる電源スイッチ回路ＳＷ１，ＳＷ２とが、本発明における動作制御回路に相当する。また、本実施例におけるＨＩＺ設定信号生成回路３８０とクロックＩＦ回路４２０とが、クロック信号出力回路に相当する。さらに、本実施例におけるブースト信号生成回路３２０と発振回路用レギュレータ２１０に含まれる電圧調整回路ＭＤとが、電圧増大回路に相当する。
【０１６７】
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能であり、例えば次のような変形も可能である。
【０１６８】
（１）上記実施例では、図７で説明したように、動作制御信号ＬＰＷのＨレベル期間は、１周期Ｔｃの７／８に設定されているが、これに代えて、例えば１周期Ｔｃの３／４，１／２などに設定されてもよい。また、動作制御信号ＬＰＷのＨレベル期間は、例えばＣＰＵ６００からの要求に応じて、変更されるようにしてもよい。
【０１６９】
（２）上記実施例では、図７，図９，図１１，図１４，図１７で説明したように、連続動作期間は、付加期間を含んでいるが、付加期間は省略可能である。ただし、連続動作期間が付加期間を含んでいれば、前述したように、付加期間において発振回路１１０に安定して発振させることができる。
【０１７０】
（３）上記実施例では、４つの回路２１０，２２０，２３０，２４０が間欠動作を実行可能であるが、少なくとも発振回路用レギュレータ２１０が間欠動作を実行可能であればよい。
【０１７１】
また、上記実施例では、４つの回路２１０，２２０，２３０，２４０が間欠動作を実行可能であり、４つの回路の間欠動作は同時に禁止されているが、少なくとも発振回路用レギュレータ２１０の間欠動作が禁止されればよい。
【０１７２】
ただし、上記実施例のように、４つの回路２１０，２２０，２３０，２４０が同時に間欠的または連続的に動作する場合には、ＲＴＣモジュール１００の消費電力をかなり低減することができると共に、４つの回路に同時に安定して動作させることができるという利点がある。
【０１７３】
（４）上記実施例では、図１１で説明したように、クロック信号ＦＯＵＴが出力されていない期間では、クロックＩＦ回路４２０の出力がハイインピーダンス状態に設定されているが、これに代えて、一定の論理レベル（ＬレベルまたはＨレベル）に設定されてもよい。なお、この場合には、第１の部分期間Ｔ２１においても、クロックＩＦ回路４２０の出力は、一定の論理レベルに設定されればよい。
【０１７４】
一般には、クロックイネーブル期間Ｔ２の開始直後の第１の部分期間Ｔ２１では、周期的に論理レベルが変更されるクロック信号ＦＯＵＴの出力が禁止されればよい。
【０１７５】
また、上記実施例では、クロックイネーブル期間Ｔ２には、クロック信号ＦＯＵＴの出力が禁止される第１の部分期間Ｔ２１が含まれているが、第１の部分期間Ｔ２１は、省略可能である。
【０１７６】
（５）上記実施例では、図１４，図１７に示すように、発振回路用レギュレータ２１０の出力電圧ＶＲＯを増大させる場合には、分周回路用レギュレータ２２０の出力電圧ＶＲＤも増大させている。しかしながら、分周回路用レギュレータ２２０の出力電圧ＶＲＤが、ブースト期間中の発振回路用レギュレータ２１０の出力電圧ＶＲＯよりも常に高い場合には、分周回路用レギュレータ２２０の出力電圧ＶＲＤを増大させなくてもよい。なお、この場合には、分周回路用レギュレータ２２０の電圧調整回路ＭＤは省略可能である。
【０１７７】
（６）上記実施例では、図１４，図１７に示すように、外部電源電圧の供給開始後の動作中および外部電源電圧の供給開始直後において、発振回路１１０の発振の停止が検出された場合に、ブースト信号生成回路３２０は、ブースト信号ＢＳＴをアクティブ（Ｈレベル）に設定している。しかしながら、ブースト信号生成回路３２０は、発振の停止の検出の有無に関わらず、ブースト信号ＢＳＴをアクティブ（Ｈレベル）に設定するようにしてもよい。例えば、ブースト信号生成回路３２０は、外部電源電圧の供給開始直後には、検出信号ＦＳＴＯＰの論理レベルに関わらず、ブースト信号ＢＳＴをアクティブ（Ｈレベル）に設定するようにしてもよい。また、ブースト信号生成回路３２０は、ＣＰＵ６００からの要求に応じて、ブースト信号ＢＳＴをアクティブ（Ｈレベル）に設定するようにしてもよい。
【０１７８】
一般には、発振回路用レギュレータ２１０から出力される電源電圧ＶＲＯを増大させる期間に、発振回路用レギュレータ２１０を連続的に動作させればよい。
【０１７９】
（７）上記実施例では、水晶振動子１０１は、ＲＴＣモジュール１００の内部に設けられているが、これに代えて、ＲＴＣモジュールの外部に設けられていてもよい。また、上記実施例では、発振回路１１０は、水晶振動子１０１を利用しているが、これに代えて、セラミック振動子を利用してもよい。さらに、上記実施例では、ＲＴＣモジュール１００には、振動子を利用する発振回路１１０が設けられているが、これに代えて、ＣＲ（キャパシタおよび抵抗器）を利用する発振回路や、ＬＣ（インダクタおよびキャパシタ）を利用する発振回路などの他のタイプの発振回路が設けられていてもよい。
【０１８０】
（８）上記実施例では、計時装置としてのＲＴＣモジュール１００に本発明が適用されているが、本発明は、発振回路と発振回路用レギュレータとを備える他の処理装置にも適用可能である。すなわち、処理装置は、秒，分，時，日，曜日，年等を計時する機能を有していなくてもよい。
【図面の簡単な説明】
【０１８１】
【図１】電子機器に設けられたＲＴＣ（リアルタイムクロック）モジュール１００の内部構成を示す説明図である。
【図２】発振回路用レギュレータ２１０の内部構成を示す説明図である。
【図３】分周回路用レギュレータ２２０の内部構成を示す説明図である。
【図４】論理回路用レギュレータ２３０の内部構成を示す説明図である。
【図５】間欠動作期間と連続動作期間とにおける３つの信号ＬＰＷ，ＬＰＶ，ＸＬＰＶを示す説明図である。
【図６】動作制御信号生成回路３１０の内部構成を示す説明図である。
【図７】動作制御信号生成回路３１０（図６）の動作を示すタイミングチャートである。
【図８】データ通信処理のための回路を示す説明図である。
【図９】データ通信処理のための回路（図８）の動作を示すタイミングチャートである。
【図１０】クロック出力処理のための回路を示す説明図である。
【図１１】クロック出力処理のための回路（図１０）の動作を示すタイミングチャートである。
【図１２】ハイインピーダンス（ＨＩＺ）設定信号生成回路３８０（図１０）の内部構成を示す説明図である。
【図１３】クロックＩＦ回路４２０（図１０）の内部構成を示す説明図である。
【図１４】発振停止時の回路の動作を示すタイミングチャートである。
【図１５】ブースト信号生成回路３２０の内部構成を示す説明図である。
【図１６】ブースト信号生成回路３２０（図１５）の動作を示すタイミングチャートを示す説明図である。
【図１７】電源投入時の回路の動作を示すタイミングチャートである。
【図１８】ＲＴＣモジュール１００の動作中における間欠動作期間および連続動作期間を示す説明図である。
【符号の説明】
【０１８２】
１００…ＲＴＣモジュール
１０１…水晶振動子
１１０…発振回路
１２０…分周回路
１３０…論理回路
２１０…発振回路用レギュレータ
２２０…分周回路用レギュレータ
２３０…論理回路用レギュレータ
２４０…基準電圧生成回路
２４２…レベルシフト（ＬＳ）回路
３００…論理回路
３０２…計時回路
３１０…動作制御信号生成回路
３１２，３１４，３１８…ＯＲ回路
３１３…遅延回路
３１６…カウンタ
３２０…ブースト信号生成回路
３２２…インバータ回路
３２４，３２６，３２８…リセットセットフリップフロップ
３６０…発振停止検出回路
３７０…パワーオンリセット回路
３８０…ハイインピーダンス（ＨＩＺ）設定信号生成回路
３８２…遅延回路
３８４…ＡＮＤ回路
４００…インタフェース（ＩＦ）回路
４１０…データインタフェース（ＩＦ）回路
４２０…クロックインタフェース（ＩＦ）回路
４２１ａ，４２１ｂ…バッファ回路
４２３ａ，４２３ｂ…レベルシフト（ＬＳ）回路
４２４…ＮＡＮＤ回路
４２５…インバータ回路
４２６…ＮＯＲ回路
４２７ａ，４２７ｂ…トランジスタ
６００…ＣＰＵ
Ｃ１〜Ｃ４…キャパシタ
Ｍ１１〜Ｍ１２，Ｍ２１〜Ｍ２５，Ｍ３１〜Ｍ３５，Ｍ３７〜Ｍ３９…トランジスタ
ＳＷ１，ＳＷ２…電源スイッチ回路
ＤＡ…差動増幅回路
ＱＦ…出力＆帰還回路
ＭＤ…電圧調整回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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