(57)【要約】【課題】メサから埋込層へ電流が流れる無効電流経路が形成されるのを防ぐことができる半導体レーザ素子の製造方法を得る。【解決手段】Ａｌを含む半導体材料からなる活性層を持つ半導体積層構造を形成する工程と、半導体積層構造をエッチングしてメサを形成する工程と、メサの側面を覆うように第１の埋め込み層を第１の成長温度で形成する工程と、第１の埋め込み層の上に第２の埋め込み層を第１の成長温度よりも高い第２の成長温度で形成してメサの周囲を埋め込む工程とを有する。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上に、Ａｌを含む半導体材料からなる活性層を持つ半導体積層構造を形成する工程と、
前記半導体積層構造をエッチングしてメサを形成する工程と、
前記メサの側面を覆うように第１の埋め込み層を第１の成長温度で形成する工程と、
前記第１の埋め込み層の上に第２の埋め込み層を前記第１の成長温度よりも高い第２の成長温度で形成して前記メサの周囲を埋め込む工程とを有することを特徴とする半導体レーザ素子の製造方法。
【請求項２】
前記第１の成長温度から前記第２の成長温度へ段階的に増加させることを特徴とする請求項１に記載の半導体レーザ素子の製造方法。
【請求項３】
前記第１の成長温度から前記第２の成長温度へ連続的に増加させることを特徴とする請求項１に記載の半導体レーザ素子の製造方法。
【請求項４】
基板上に、活性層を持つ半導体積層構造を形成する工程と、
前記半導体積層構造をエッチングしてメサを形成する工程と、
エッチング効果のあるガスにより前記メサの側面を清浄化させる工程と、
前記メサの側面を清浄化させた後に前記メサの側面を覆うように第１の埋め込み層を第１の成長温度で形成する工程と、
前記第１の埋め込み層の上に第２の埋め込み層を前記第１の成長温度よりも高い第２の成長温度で形成して前記メサの周囲を埋め込む工程とを有することを特徴とする半導体レーザ素子の製造方法。
【請求項５】
前記メサの側面の清浄化を前記第１の成長温度よりも高温で行うことを特徴とする請求項４に記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性層を持つ半導体積層構造をエッチングしてメサを形成し、このメサの周囲を埋め込み層で埋め込む半導体レーザ素子の製造方法に関するものである。
【背景技術】
【０００２】
半導体レーザ素子では、活性層へ電流を効率よく供給させるために電流経路を狭窄させる必要がある。そこで、多くの半導体レーザでは、活性層を持つ半導体積層構造を作製した後、誘電体膜への微細パターン転写技術、エッチング技術を用いてメサを形成し、電流が流れる領域を限定させることで電流経路を狭窄させている。この時、メサの側面に露出される活性層の保護や、放熱性、素子の寄生容量等の観点から、メサ周囲を半導体で覆った埋込構造を形成している（例えば、特許文献１参照）。
【０００３】
図１０は、活性層を持つ半導体積層構造のメサの周囲をｎ／ｐ／ｎ／ｐ型の半導体層で埋め込んだ半導体レーザ素子を示す断面図である。ｐ型ＩｎＰ基板１１上に、ｐ型ＩｎＰクラッド層１２、ＡｌＧａＩｎＡｓ下光閉込層１３、ＡｌＧａＩｎＡｓ―ＭＱＷ活性層１４、ｎ型ＡｌＧａＩｎＡｓ上光閉込層１５、ｎ型ＩｎＰクラッド層１６を順番に成長させた半導体積層構造のメサが形成されている。そして、メサの周囲は、ｐ型ＩｎＰ埋込層１７、ｎ型ＩｎＰ電流ブロック層１８、ｐ型ＩｎＰ埋込層１９、及びｎ型ＩｎＰ埋込層２０により埋め込まれている。この上に、ｎ型ＩｎＰコンタクト層２１、ｎ型ＩｎＧａＡｓコンタクト層２２、ｎ型ＩｎＰキャップ層２３が形成されている。
【０００４】
ここで、メサ側面は、ｐ型ＩｎＰ埋込層１７で覆われている必要がある。これはｎ型ＩｎＰ電流ブロック層１８がメサに接するとメサから埋込層へ電流が流れ、活性層１４に電流を狭窄することができなくなるためである。
【０００５】
【特許文献１】特開平０５−１３６５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メサ側面のｐ型ＩｎＰ埋込層１７の成長には埋込界面となるメサ側面の表面状態や、形状が大きく関係している。例えば、メサ形成のエッチング手法や条件、メサを構成する半導体材料によりメサは様々な形状となり、メサ側面に逆テーパー状になった部分が形成されることがある。このような逆テーパー部分には結晶成長が行われないため、埋め込み成長の初期段階では逆テーパー部分はｐ型ＩｎＰ埋込層で覆われず、逆テーパー部分より下の部分が完全に埋め込まれてから当該部分を覆うような成長が始まる。
【０００７】
このため、図１１に示すように、ｎ型ＩｎＰ電流ブロック層１８がメサに接してしまい、メサから埋込層へ電流が流れる無効電流経路２４が形成されるという問題があった。これを防ぐには、デバイス構造やメサを構成する半導体材料毎に埋込成長に最適なメサ形状が得られるようにエッチング条件を見直さなければならなかった。
【０００８】
また、Ａｌを含む半導体材料で構成されるメサでは、メサ側面のＡｌが大気に晒されると酸化され、埋込成長を阻害する原因となり、穴開き成長などの埋込不良が発生しやすくなる。また、界面の酸素や不純物は結晶欠陥の要因ともなるため、素子の劣化要因ともなる問題もあった。これらことからＡｌを含む半導体材料で構成されるメサの埋込成長は困難であった。
【０００９】
本発明は、上述のような課題を解決するためになされたもので、その目的は、メサから埋込層へ電流が流れる無効電流経路が形成されるのを防ぐことができる半導体レーザ素子の製造方法を得るものである。
【課題を解決するための手段】
【００１０】
本発明に係る半導体レーザ素子の製造方法は、Ａｌを含む半導体材料からなる活性層を持つ半導体積層構造を形成する工程と、半導体積層構造をエッチングしてメサを形成する工程と、メサの側面を覆うように第１の埋め込み層を第１の成長温度で形成する工程と、第１の埋め込み層の上に第２の埋め込み層を第１の成長温度よりも高い第２の成長温度で形成してメサの周囲を埋め込む工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１１】
本発明により、メサから埋込層へ電流が流れる無効電流経路が形成されるのを防ぐことができる。
【発明を実施するための最良の形態】
【００１２】
実施の形態１．
以下、本発明の実施の形態１に係る半導体レーザ素子の製造方法について図面を用いて説明する。
【００１３】
まず、図１に示すように、ｐ型ＩｎＰ基板１１上に、ｐ型ＩｎＰクラッド層１２、ＡｌＧａＩｎＡｓ下光閉込層１３、ＡｌＧａＩｎＡｓ―ＭＱＷ活性層１４、ｎ型ＡｌＧａＩｎＡｓ上光閉込層１５、ｎ型ＩｎＰクラッド層１６を、有機金属気相成長法（MOVPE: Metalorganic Vapor Phase Epitaxy）結晶成長を用いて順番に成長させて、Ａｌを含む半導体材料ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓ（０＜ｘ＜１，０＜ｙ＜１）からなる活性層を持つ半導体積層構造を形成する。
【００１４】
次に、ＭＯＶＰＥ装置からウェハを取り出し、このウェハ上にＳｉＯ２膜を形成し、写真製版、転写技術を利用してＳｉＯ２マスク２５を作製する。そして、これをマスクとしてウェットエッチングを行い、図３に示すように、半導体積層構造のメサを形成する。この時、エッチングされる半導体層やエッチング条件等の違いにより、メサ側面には逆テーパー部分が形成されることがある。
【００１５】
次に、メサが形成されたウェハを再びＭＯＶＰＥ装置内へ設置して、図４に示すように、メサの側面を覆うようにｐ型ＩｎＰ第１埋込層１７ａ（第１の埋め込み層）を成長温度Ｔｇ＿ｐ１（第１の成長温度）で形成し、このｐ型ＩｎＰ第１埋込層１７ａ上に、ｐ型ＩｎＰ第２埋込層１７ｂ、ｎ型ＩｎＰ電流ブロック層１８、ｐ型ＩｎＰ埋込層１９及びｎ型ＩｎＰ埋込層２０（第２の埋め込み層）を成長温度Ｔｇ＿ｐ２（第２の成長温度）で形成してメサの周囲を埋め込む。
【００１６】
次に、図５に示すように、ウェハをＭＯＶＰＥ装置から取り出し、マスク２５をエッチング除去する。その後、ウェハを再びＭＯＶＰＥ装置内へ設置して、ｎ型ＩｎＰコンタクト層２１、ｎ型ＩｎＧａＡｓコンタクト層２２、ｎ型ＩｎＰキャップ層２３を形成する。以上の製造工程により、ｎ／ｐ／ｎ／ｐ埋込構造を持つ半導体レーザ素子が製造される。
【００１７】
ここで、図６は、実施の形態１における埋込成長時の成長温度と各層の成長の時間推移を模式的に示した図である。図示のように、ｐ型ＩｎＰ第１埋込層１７ａの成長温度Ｔｇ＿ｐ１は、ｐ型ＩｎＰ第２埋込層１７ｂの成長温度Ｔｇ＿ｐ２よりも低い（Ｔｇ＿ｐ１＜Ｔｇ＿ｐ２）ものとする。また、ｐ型ＩｎＰ第１埋込層１７ａ以外の層の成長温度は、ＭＯＶＰＥ法でのＩｎＰ成長に最適とされる６００〜６３０℃にすることが結晶品質上好ましい。
【００１８】
このように、メサと接するｐ型ＩｎＰ第１埋込層１７ａの成長温度Ｔｇ＿ｐ１は、ｐ型ＩｎＰ第２埋込層１７ｂの成長温度Ｔｇ＿ｐ２よりも低温であるため、メサ側面での成長種のマイグレーションが抑制されており、メサの逆テーパー部もｐ型ＩｎＰ第１埋込層１７ａで覆われる。これにより、ｎ型ＩｎＰ電流ブロック層１８をメサに接することなく成長することができるため、無効電流経路の発生を防止することができる。
【００１９】
なお、本実施の形態１では、ｐ型ＩｎＰ埋込層をｐ型ＩｎＰ第１埋込層１７ａとｐ型ＩｎＰ第２埋込層１７ｂに２分割したが、ｎ分割しても良い。この時、ｐ型ＩｎＰ埋込第１層の成長温度Ｔｇ＿ｐ１は、ｐ型ＩｎＰ埋込第ｍ層（１＜ｍ＜＝ｎ）の成長温度Ｔｇ＿ｐｍより低いものとする。
【００２０】
また、本実施の形態１では、ｐ型ＩｎＰ第１埋込層１７ａとｐ型ＩｎＰ第２埋込層１７ｂの間に成長中断を実施し埋込成長の成長温度をＴｇ＿ｐ１からＴｇ＿ｐ２へ段階的に増加させたが、成長中断を実施せずにｐ型ＩｎＰ第１埋込層１７ａからｐ型ＩｎＰ第２埋込層１７ｂへ成長を実施しながら、成長温度をＴｇ＿ｐ１からＴｇ＿ｐ２へ連続的に増加させても良い。
【００２１】
本発明は、ｎ／ｐ／ｎ／ｐ型埋込成長に限定するものではなく、あらゆる埋込成長に適用することができる。また、本発明は、ＩｎＰ、ＡｌＧａＩｎＡｓ、ＩｎＧａＡｓ、ＡｌＧａＩｎＡｓ、ＡｌＩｎＡｓ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＧａＩｎＰ、ＩｎＧａＰ、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮなど、あらゆる半導体材料で構成される半導体積層構造のメサの埋込成長に適用できる。なお、これら半導体材料の成長に最適とされる成長温度は、ＩｎＰ、ＩｎＧａＡｓＰ、ＩｎＧａＡｓは６００〜６３０℃、ＡｌＧａＩｎＡｓ、ＡｌＩｎＡｓは６００〜７５０℃、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＧａＩｎＰ、ＩｎＧａＰは６５０〜７５０℃、ＡｌＧａＮ、ＧａＮは１０００〜１１００℃、ＩｎＧａＮは７００〜８００℃であり、これらの材料を用いた埋込成長に本発明を適用する場合には、埋込第１層はこれらの最適とされる成長温度より低温であることが望ましい。そして、本発明は、半導体レーザだけでなく、変調器、受光素子など、あらゆる半導体素子の作製に適用することができる。
【００２２】
実施の形態２．
図７は、本発明の実施の形態２に係る製造方法により製造した半導体レーザ素子を示す断面図である。ドライエッチングによりメサ形成を行った点で実施の形態１と異なり、メサの形状が異なっている。その他の構成、例えば、埋込成長シーケンス、埋込成長の温度設定などは実施の形態１と同様である。
【００２３】
ドライエッチングにより形成した形状の異なるメサについても、第１の埋め込み層を低温成長とすることで成長種のマイグレーションを抑制し、逆テーパー状の部分を持つメサの側面を覆うことができる。これにより、ｎ型ＩｎＰ電流ブロック層１８をメサに接することなく成長することができるため、無効電流経路の発生を防止することができる。
【００２４】
実施の形態３．
以下、本発明の実施の形態３に係る半導体レーザ素子の製造方法について図面を用いて説明する。まず、実施の形態１と同様に、図１〜３に示すように、Ａｌを含む半導体材料ＡｌｘＧａｙＩｎ１−ｘ−ｙＡｓ（０＜ｘ＜１，０＜ｙ＜１）からなる活性層を持つ半導体積層構造を形成した後、当該半導体積層構造をエッチングしてメサを形成する。
【００２５】
次に、メサが形成されたウェハを再びＭＯＶＰＥ装置内へ設置して、エッチング効果のあるＨＣｌガスによりメサの側面を清浄化させる。その後、図８に示すように、メサの側面を覆うようにｐ型ＩｎＰ第１埋込層１７ａ（第１の埋め込み層）を成長温度Ｔｇ＿ｐ１（第１の成長温度）で形成し、このｐ型ＩｎＰ第１埋込層１７ａ上に、ｐ型ＩｎＰ第２埋込層１７ｂ、ｎ型ＩｎＰ電流ブロック層１８、Ｆｅ−ＩｎＰ電流ブロック層２６及びｎ型ＩｎＰ埋込層２０（第２の埋め込み層）を成長温度Ｔｇ＿ｐ２（第２の成長温度）で形成してメサの周囲を埋め込む。そして、ウェハをＭＯＶＰＥ装置から取り出し、マスク２５をエッチング除去する。その後、ウェハを再びＭＯＶＰＥ装置内へ設置して、ｎ型ＩｎＰコンタクト層２１、ｎ型ＩｎＧａＡｓコンタクト層２２、ｎ型ＩｎＰキャップ層２３を成長する。以上の製造工程により、ｎ／Ｆｅ／ｎ／ｐ埋込構造を持つ半導体レーザ素子が製造される。
【００２６】
ここで、図９は、実施の形態３における埋込成長時の成長温度と各層の成長の時間推移を模式的に示した図である。図示のように、ウェハをエッチング温度Ｔ＿ｅｔｃｈへ昇温し、ＨＣｌガスの導入によるエッチング工程を実施する。続いて、ｐ型ＩｎＰ第１埋込層１７ａの成長温度Ｔｇ＿ｐ１へ降温する。ここで、ＨＣｌガスによるエッチング工程の温度Ｔ＿ｅｔｃｈは、ｐ型ＩｎＰ第１埋込層１７ａの成長温度Ｔｇ＿ｐ１より高温（Ｔ＿ｅｔｃｈ＞Ｔｇ＿ｐ１）となっている。これにより、メサ形成時にメサ側面に露出したＡｌＧａＩｎＡｓ層側面の強固な酸化膜が除去され易くなる。
【００２７】
また、実施の形態１と同様に、メサと接するｐ型ＩｎＰ第１埋込層１７ａの成長温度Ｔｇ＿ｐ１は、ｐ型ＩｎＰ第２埋込層１７ｂの成長温度Ｔｇ＿ｐ２よりも低温であるため、メサ側面での成長種のマイグレーションが抑制されており、酸化しやすいＡｌＧａＩｎＡｓ系材料で構成される活性層側面も穴空き成長などの埋込不良を発生することなくメサの周囲を覆うことができる。これにより、ｎ型ＩｎＰ電流ブロック層１８やＦｅ−ＩｎＰ電流ブロック層をメサに接することなく成長することができるため、無効電流経路の発生を防止することができる。
【００２８】
なお、本実施の形態３ではＨＣｌガスを用いたが、ＴＢＣｌ、ＣＣｌ４などのエッチング効果を持つガスを埋め込み成長前のエッチング工程に用いても良い。また、本発明は、ｎ／Ｆｅ／ｎ／ｐ型埋込成長に限定するものではなく、あらゆる埋込成長に適用することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図２】本発明の実施の形態１に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図３】本発明の実施の形態１に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図４】本発明の実施の形態１に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図５】本発明の実施の形態１に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図６】実施の形態１における埋込成長時の成長温度と各層の成長の時間推移を模式的に示した図である。
【図７】本発明の実施の形態２に係る製造方法により製造した半導体レーザ素子を示す断面図である。
【図８】本発明の実施の形態３に係る半導体レーザ素子の製造方法を説明するための断面図である。
【図９】実施の形態３における埋込成長時の成長温度と各層の成長の時間推移を模式的に示した図である。
【図１０】活性層を持つ半導体積層構造のメサの周囲をｎ／ｐ／ｎ／ｐ型の半導体からなる埋め込み層で埋め込んだ半導体レーザ素子を示す断面図である。
【図１１】メサから埋込層へ電流が流れる無効電流経路が形成された従来の半導体レーザ素子を示す断面図である。
【符号の説明】
【００３０】
１１  ｐ型ＩｎＰ基板（基板）
１２  ｐ型ＩｎＰクラッド層（半導体積層構造）
１３  ＡｌＧａＩｎＡｓ下光閉込層（半導体積層構造）
１４  ＡｌＧａＩｎＡｓ―ＭＱＷ活性層（半導体積層構造）
１５  ｎ型ＡｌＧａＩｎＡｓ上光閉込層（半導体積層構造）
１６  ｎ型ＩｎＰクラッド層（半導体積層構造）
１７ａ  ｐ型ＩｎＰ第１埋込層（第１の埋め込み層）
１７ｂ  ｐ型ＩｎＰ第２埋込層（第２の埋め込み層）
１８  ｎ型ＩｎＰ電流ブロック層（第２の埋め込み層）
１９  ｐ型ＩｎＰ埋込層（第２の埋め込み層）
２０  ｎ型ＩｎＰ埋込層（第２の埋め込み層）
２６  Ｆｅ−ＩｎＰ電流ブロック層（第２の埋め込み層）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008041688.tif 000010
【図９】
2008041688.tif 000011
【図１０】
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【図１１】
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