(57)【要約】【課題】レイヤ毎にメモリバスを用意したり、また一時保存用のメモリを用意したりすることなく、これにより基板製造コストや部品コストの増加を防ぎ、マルチレイヤ画像のメモリアクセス処理を簡略化し得るマルチレイヤ画像処理装置を提供する。【解決手段】ＶＲＡＭ１６０に対する複数のレイヤ画像データの書き込み実行に先立ち、メモリコントローラ１５０にてＶＲＡＭ１６０のアドレスラインの一部をデータマスクラインにして、アドレス変換処理を実行することで、ＣＰＵ１２０から見たＶＲＡＭ１６０のメモリマップを、画像処理部１７０から見たＶＲＡＭ１６０のメモリマップに変換するようにして、ＣＰＵ１２０及び画像処理部１７０の両方から見てメモリ空間が連続になるようにしている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１のバスに接続される画像生成部にて生成される第１のレイヤ画像データを、前記第１のバスに比して広帯域の第２のバスに接続されるメモリに対し書き込むと共に、前記第１のレイヤ画像データとは異なる第２のレイヤ画像データを前記メモリ中の前記第１のレイヤ画像データとは異なるアドレス空間に連続させて書き込み、前記第２のバスに接続される画像処理部にて前記メモリから前記第１及び第２のレイヤ画像データを読み出して合成出力するマルチレイヤ画像処理装置において、
前記メモリに対する前記第１及び第２のレイヤ画像データの書き込み時に、前記画像生成部から見て前記第１及び第２のレイヤ画像データが前記メモリの別々のアドレス空間に連続して格納された状態を示す第１のメモリマップを、前記画像処理部から見て前記第１及び第２のレイヤ画像データが前記メモリの同一のアドレス空間に連続して格納された状態を示す第２のメモリマップに変換して前記メモリにアクセスする制御手段を備えたことを特徴とするマルチレイヤ画像処理装置。
【請求項２】
前記制御手段は、前記メモリのアドレスラインの一部をデータマスクラインにし、アドレス変換処理を実行することで、前記第１のメモリマップから前記第２のメモリマップに変換することを特徴とする請求項１記載のマルチレイヤ画像処理装置。
【請求項３】
前記請求項１記載のマルチレイヤ画像処理装置を備え、空間にレーダ波を送信し、このレーダ波の反射波を受信してこの受信信号をマルチレイヤ画像処理装置の画像生成部に供給するレーダ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のレイヤ画像データから合成画像を生成するためのマルチレイヤ画像処理装置と、このマルチレイヤ画像処理装置を使用したレーダ装置に関する。
【背景技術】
【０００２】
一般に、飛翔体等の目標対象物の検出・追尾処理を行うレーダ装置は、送出したレーダ波の反射波から目標画像を生成する。このとき、複数のレイヤ画像データから合成画像を生成するためのマルチレイヤ画像処理装置が使用される（例えば、特許文献１）。
【特許文献１】特開２００５−１８９６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記マルチレイヤ画像処理装置では、レイヤ毎にメモリバスを用意するか、一時保存用のメモリを用意してバッファ処理を行ってマルチレイヤ画像の合成や演算などの処理を行っていた。
【０００４】
そこで、この発明の目的は、レイヤ毎にメモリバスを用意したり、また一時保存用のメモリを用意したりすることなく、これにより基板製造コストや部品コストの増加を防ぎ、マルチレイヤ画像のメモリアクセス処理を簡略化し得るマルチレイヤ画像処理装置及びレーダ装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、この発明に係るマルチレイヤ画像処理装置は、第１のバスに接続される画像生成部にて生成される第１のレイヤ画像データを、第１のバスに比して広帯域の第２のバスに接続されるメモリに対し書き込むと共に、第１のレイヤ画像データとは異なる第２のレイヤ画像データをメモリ中の第１のレイヤ画像データとは異なるアドレス空間に連続させて書き込み、第２のバスに接続される画像処理部にてメモリから第１及び第２のレイヤ画像データを読み出して合成出力するマルチレイヤ画像処理装置を対象にしている。
【０００６】
メモリに対する第１及び第２のレイヤ画像データの書き込み時に、画像生成部から見て第１及び第２のレイヤ画像データがメモリの別々のアドレス空間に連続で格納された状態を示す第１のメモリマップを、画像処理部から見て第１及び第２のレイヤ画像データがメモリの同一のアドレス空間に連続で格納された状態を示す第２のメモリマップに変換してメモリにアクセスする制御手段を備えるようにしたものである。
【０００７】
なお、制御手段は、メモリのアドレスラインの一部をデータマスクラインにし、アドレス変換処理を実行することで、第１のメモリマップから第２のメモリマップに変換することを特徴とする。
【０００８】
この構成によれば、メモリに対する第１及び第２のレイヤ画像データの書き込み実行に先立ち、メモリのアドレスラインの一部をデータマスクラインにして、アドレス変換処理を実行することで、画像生成部から見た第１のメモリマップを、画像処理部から見た第２のメモリマップに変換するようにして、画像生成部及び画像処理部の両方から見てメモリ空間が連続になるようにしている。
【０００９】
従って、レイヤ毎にメモリバスを用意したり、一時保存用のメモリを用意したりすることなく、メモリのアクセス帯域を最大限に生かすことができ、これにより基板製造コストや部品コストの増加を防ぎ、マルチレイヤ画像のメモリアクセス処理を簡略化することができる。
【発明の効果】
【００１０】
以上詳述したようにこの発明によれば、レイヤ毎にメモリバスを用意したり、また一時保存用のメモリを用意したりすることなく、これにより基板製造コストや部品コストの増加を防ぎ、マルチレイヤ画像のメモリアクセス処理を簡略化し得るマルチレイヤ画像処理装置及びレーダ装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施形態について図面を参照して詳細に説明する。
【００１２】
図１は、この発明に係わるマルチレイヤ画像処理装置が使用されるレーダシステムの概略構成図で、１００はレーダ装置を示す。
【００１３】
レーダ装置１００は、空間にレーダ波を送出し、目標Ｔに当たって反射される波を受信し画像処理する。
【００１４】
図２は、この発明の一実施形態とするマルチレイヤ画像処理装置の構成を示すブロック図である。
【００１５】
図２において、システムバス（３２ｂｉｔ）１１０上には、画像生成部としてのＣＰＵ１２０、システムバスコントローラ１３０が接続される。また、システムバス１１０より広帯域なメモリバス（１２８ｂｉｔ）１４１，１４２，１４３には、システムバスコントローラ１３０、メモリコントローラ１５０、ＶＲＡＭ１６０、画像処理部１７０が接続される。さらに画像処理部１７０にはディスプレイ１８０が接続される。
【００１６】
ＣＰＵ１２０は、レーダ反射波から得られる目標Ｔに関する受信信号から複数のレイヤ画像データを生成する。
【００１７】
システムバスコントローラ１３０は、ＣＰＵ１２０で生成された複数のレイヤ画像データを取り込み、メモリバス１４１、メモリコントローラ１５０、メモリバス１４２を介してＶＲＡＭ１６０の然るべきアドレス空間に転送する。
【００１８】
メモリコントローラ１５０は、ＶＲＡＭ１６０にデータを格納する際、図３に示す画像処理部１７０側から見た場合のＶＲＡＭメモリマップに変換してアクセスするとともに、ＶＲＡＭ１６０上のレイヤ画像データの存在空間を画像処理部１７０に通知する。
【００１９】
画像処理部１７０は、メモリコントローラ１５０からの通知に基づいて、ＶＲＡＭ１６０に格納されたレイヤ画像データを読み出して、画像処理により合成や演算を行う。画像処理したデータはディスプレイ１８０に出力される。
【００２０】
図４は、上記メモリコントローラ１５０の具体的構成を示すブロック図である。
【００２１】
メモリコントローラ１５０において、ＣＰＵ１２０側からのアクセスがあった際に、アドレスデコード部１５１によりアドレス変換を行い、データマスク生成部１５２によりＶＲＡＭ１６０に格納するデータの一部をマスクした後、アクセス選択部１５３を介してＶＲＡＭ１６０にデータを書き込む。書き込み終了後、データ並べ替え部１５３によりＶＲＡＭ１６０の各レイヤ画像データが連続するように並べ替えを行う。
【００２２】
また、画像処理部１７０からのアクセス時に、アドレス生成部１５４及びデータマスク生成部１５５によりＣＰＵ１２０から見たＶＲＡＭメモリマップを画像処理部１７０から見たＶＲＡＭメモリマップに変換して、アクセス選択部１５３に対してＶＲＡＭ１６０の読み出し開始アドレス及び読み出しバイト数を指定する。すると、アクセス選択部１５３は指定されたアドレスから指定されたバイト数だけ、ＶＲＡＭ１６０のデータを読み出しデータ読み出し部１５６を介して画像処理部１７０に転送する。
【００２３】
次に、上記構成における動作について説明する。
【００２４】
すなわち、画像処理部１７０では、図５に示すように、各レイヤ画像データの合成を行う。この画像合成を行うためにはＶＲＡＭ１６０から各レイヤ画像を同じタイミングで読み出さなければならない。しかし、ＶＲＡＭ１６０上の別々の空間にレイヤ画像が保存されていると、読み出したデータを一時保存し、読み出し帯域を上げることで対応しなければならない。
【００２５】
多くの場合、ＶＲＡＭ１６０にはＤＲＡＭ（ＤＤＲＤＲＡＭ、ＲＬＤＲＡＭなど）が使用される。このメモリは連続空間をアクセスする場合はメモリアクセス帯域を上げることができるが、不連続空間の場合はアクセスにオーバヘッドが生じる。
【００２６】
そこで、本発明では、このオーバヘッドを削減してアクセス帯域を上げるとともに、ＣＰＵ１２０、画像処理部１７０の両方からのアクセス方法が最適になるように、図３に示すメモリマップの変換を行うメモリコントローラ１５０を構築するようにしている。
【００２７】
メモリコントローラ１５０は、ＣＰＵ１２０側からのアクセスに使用されるシステムバス１１０をデコードしメモリアクセスを行う。この際、アドレスラインの一部をデータマスクラインにすることと、アドレス変換を行うことで、ＣＰＵ１２０側から見たメモリマップを画像処理部１７０から見たメモリマップに変換する。
【００２８】
これにより、ＣＰＵ１２０から見ても、画像処理部１７０から見てもＶＲＡＭ１６０は連続空間になり制御が容易になる。また、実際のメモリ空間も連続になっているのでＶＲＡＭ１６０のアクセス帯域も最大限生かすことができる。
【００２９】
このメモリコントロールが行える前提条件は、システムバス１１０の帯域がＶＲＡＭ１６０のメモリバス１４１，１４２、１４３の帯域よりも狭い（１／レイヤ数以下）ことである。
【００３０】
以上のように、上記実施形態では、ＶＲＡＭ１６０に対する複数のレイヤ画像データ（１〜４）の書き込み実行に先立ち、メモリコントローラ１５０にてＶＲＡＭ１６０のアドレスラインの一部をデータマスクラインにして、アドレス変換処理を実行することで、ＣＰＵ１２０から見たＶＲＡＭ１６０のメモリマップを、画像処理部１７０から見たＶＲＡＭ１６０のメモリマップに変換するようにして、ＣＰＵ１２０及び画像処理部１７０の両方から見てメモリ空間が連続になるようにしている。
【００３１】
従って、レイヤ毎にメモリバスを用意したり、一時保存用のメモリを用意したりすることなく、メモリのアクセス帯域を最大限に生かすことができ、これにより基板製造コストや部品コストの増加を防ぎ、マルチレイヤ画像のメモリアクセス処理を簡略化することができる。
【００３２】
また、上記実施形態では、レーダ装置１００に用いる例について説明したが、レーダ装置１００以外にも、複数のレイヤ画像の合成を行う装置に適用できることはもちろんのことである。
【００３３】
なお、本発明を上記実施形態に基づき説明したが、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、上記実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。
【図面の簡単な説明】
【００３４】
【図１】この発明に係わるマルチレイヤ画像処理装置が使用されるレーダシステムの概略構成図。
【図２】この発明の一実施形態としてのマルチレイヤ画像処理装置のブロック図。
【図３】ＶＲＡＭメモリマップを示す図。
【図４】上記図２に示したメモリコントローラの具体的構成を示すブロック図。
【図５】マルチレイヤ画像処理のイメージを示す図。
【符号の説明】
【００３５】
１００…レーダ装置、１１０…システムバス、１２０…ＣＰＵ、１３０…システムバスコントローラ、１４１〜１４３…メモリバス、１５０…メモリコントローラ、１６０…ＶＲＡＭ、１７０…画像処理部、１８０…ディスプレイ、Ｔ…目標。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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