(57)【要約】【課題】ゲートアレイブロックの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化できる。【解決手段】この発明は、スキャンテスト不適用回路２１、２３と、スキャンテスト適用回路２２を有するゲートアレイブロック２を備える。マルチプレクサ２４は、通常使用時に回路２１に入力される入力信号と、スキャンテスト時に回路２２に入力されるスキャンテスト信号とを選択し、この選択信号を回路２１、２２に導く。出力回路２５は、  スキャンテスト時に、回路２２から出力されるスキャンテストの結果を示す信号を取り出す。さらに、回路２１の入力信号およびスキャンテスト信号はそれぞれ外部端子１１からＩ／Ｏブロック１を経由してマルチプレクサ２４に入力され、出力回路２５の出力信号はＩ／Ｏブロック１を経由して外部端子１１に出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有するＩ／Ｏブロックと、を少なくとも備える半導体集積回路のテスト方法であって、
前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記Ｉ／Ｏブロックを経由させて前記第２の回路に導いて実施し、
前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記ブロックＩ／Ｏを経由させて前記外部端子に導くようにしたことを特徴とする半導体集積回路のテスト方法。
【請求項２】
スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有する所定のブロックと、を少なくとも備える半導体集積回路のテスト方法であって、
前記第２の回路と前記外部端子とを電気的に接続するスキャンテスト用の専用経路を設けておき、
前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記専用経路を経由させて前記第２の回路に導いて実施し、
前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記専用経路を経由させて前記外部端子に導くようにしたことを特徴とする半導体集積回路のテスト方法。
【請求項３】
スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有し、これらがコントローラを構成するゲートアレイブロックと、外部端子を有するドライバブロックと、を少なくとも備える表示ドライバ用の半導体集積回路のテスト方法であって、
前記第２の回路と前記外部端子とを電気的に接続するスキャンテスト用の専用経路を設けておき、
前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記専用経路を経由させて前記第２の回路に導いて実施し、
前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記専用経路を経由させて前記外部端子に導くようにしたことを特徴とする半導体集積回路のテスト方法。
【請求項４】
スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有するＩ／Ｏブロックと、を少なくとも備える半導体集積回路であって、
通常使用時に前記第１の回路に入力される入力信号と、スキャンテスト時に前記第２の回路に入力されるスキャンテスト信号とを選択し、この選択信号を前記第１または第２の回路に導く選択手段と、
スキャンテスト時に、前記第２回路から出力されるスキャンテストの結果を示す信号を取り出す出力手段と、を備え、
前記第１の回路の入力信号および前記スキャンテスト信号はそれぞれ前記外部端子から前記Ｉ／Ｏブロックを経由して前記選択手段に入力され、前記出力手段が取り出した信号は前記Ｉ／Ｏブロックを経由して前記外部端子に出力されるようになっており、
かつ、前記選択手段および前記出力手段は、前記ゲートアレイブロック内に設けたことを特徴とする半導体集積回路。
【請求項５】
スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有し、これらがコントローラを構成するゲートアレイブロックと、外部端子を有するドライバブロックと、を少なくとも備える表示ドライバ用の半導体集積回路であって、
通常使用時に前記第１の回路に入力される入力信号と、スキャンテスト時に前記第２の回路に入力されるスキャンテスト信号とを選択し、この選択信号を前記第１または第２の回路に導く選択手段と、
スキャンテスト時に、前記第２回路から出力されるスキャンテストの結果を示す信号を取り出す出力手段と、
前記外部端子と前記選択手段および前記出力手段とを電気的にそれぞれ接続する専用経路と、を備え、
前記選択手段は、スキャンテスト時には、前記外部端子から入力されて前記専用経路を経由するスキャンテスト信号を受け取るようになっており、
前記出力手段は、スキャンテスト時には、スキャンテストの結果を示す信号を前記専用経路を経由して前記外部端子に出力するようになっており、
かつ、前記選択手段および前記出力手段は、前記ゲートアレイブロック内に設けたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＣＤドライバに適応される半導体集積回路（ＩＣ）に関し、特に、そのＩＣ内に含まれるゲートアレイで構成される回路の一部に対してスキャンテストを行う場合に、テストカバレッジを保証し、出荷検査を行うことができる半導体集積回路、およびそのテスト方法に関するものである。
【背景技術】
【０００２】
従来、ＬＣＤドライバのような表示ドライバの半導体集積回路のように、内部にゲートアレイを含む形態のものにおいて、ゲートアレイで構成する回路が非同期回路が主体となる場合がある。この場合には、ゲートアレイで構成する回路の全体に対して、設計時にテスト容易化設計（ＤＦＴ）を採用できなかった。
このため、出荷時に、その回路全体について保証検査（動作テスト）を行う場合には、ＡＴＰＧ（Automatic Test Pattern Generation)ではなく、仕様に基づいたテストプログラムを作成し、それを用いて行っていた。
【０００３】
一般的な特定用途向けＩＣ（ＡＳＩＣ）では、チップ全体がハードウエア記述言語で設計、または同期回路設計が行われているため、回路全体に対してＤＦＴ手法を用いることができる。
ところで、スキャンテスト方式を実行する半導体集積回路において、スキャンテストの適用可能な回路と、スキャンテストの適用が不可能な回路とを含む場合に、スキャンテストの適用可能な回路に対してスキャンテストを行う発明が開示されている（例えば、特許文献１参照）。
【特許文献１】特開平６−１８６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、特許文献１に係る発明は、表示ドライバ用の半導体集積回路のように、デジタル回路などからなるゲートアレイのブロックの他に、アナログ回路などからなるブロックを含む半導体集積回路の場合には、そのまま適用することができない。
このため、そのような半導体集積回路において、ゲートアレイブロックの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化でき、かつテストを保証できるようにした新たな半導体集積回路およびそのテスト方法が望まれる。
そこで、本発明の目的は、ゲートアレイブロックの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化でき、かつテストを保証できるようにした半導体集積回路およびそのテスト方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成からなる。
第１の発明は、スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有するＩ／Ｏブロックと、を少なくとも備える半導体集積回路のテスト方法であって、前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記Ｉ／Ｏブロックを経由させて前記第２の回路に導いて実施し、前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記ブロックＩ／Ｏを経由させて前記外部端子に導くようにした。
【０００６】
第２の発明は、スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有する所定のブロックと、を少なくとも備える半導体集積回路のテスト方法であって、前記第２の回路と前記外部端子とを電気的に接続するスキャンテスト用の専用経路を設けておき、前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記専用経路を経由させて前記第２の回路に導いて実施し、前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記専用経路を経由させて前記外部端子に導くようにした。
【０００７】
第３の発明は、スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有し、これらがコントローラを構成するゲートアレイブロックと、外部端子を有するドライバブロックと、を少なくとも備える表示ドライバ用の半導体集積回路のテスト方法であって、前記第２の回路と前記外部端子とを電気的に接続するスキャンテスト用の専用経路を設けておき、前記第２の回路に対するスキャンテストは、スキャンテスト信号を前記外部端子から取り入れて前記専用経路を経由させて前記第２の回路に導いて実施し、前記第２の回路から出力されるスキャンテストの結果を示す信号は、前記専用経路を経由させて前記外部端子に導くようにした。
【０００８】
第４の発明は、スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有するゲートアレイブロックと、外部端子を有するＩ／Ｏブロックと、を少なくとも備える半導体集積回路であって、通常使用時に前記第１の回路に入力される入力信号と、スキャンテスト時に前記第２の回路に入力されるスキャンテスト信号とを選択し、この選択信号を前記第１または第２の回路に導く選択手段と、スキャンテスト時に、前記第２回路から出力されるスキャンテストの結果を示す信号を取り出す出力手段と、を備え、前記第１の回路の入力信号および前記スキャンテスト信号はそれぞれ前記外部端子から前記Ｉ／Ｏブロックを経由して前記選択手段に入力され、前記出力手段が取り出した信号は前記Ｉ／Ｏブロックを経由して前記外部端子に出力されるようになっており、かつ、前記選択手段および前記出力手段は、前記ゲートアレイブロック内に設けた。
【０００９】
第５の発明は、スキャンテストが適用できない第１の回路およびスキャンテストが適用できる第２の回路を有し、これらがコントローラを構成するゲートアレイブロックと、外部端子を有するドライバブロックと、を少なくとも備える表示ドライバ用の半導体集積回路であって、通常使用時に前記第１の回路に入力される入力信号と、スキャンテスト時に前記第２の回路に入力されるスキャンテスト信号とを選択し、この選択信号を前記第１または第２の回路に導く選択手段と、スキャンテスト時に、前記第２回路から出力されるスキャンテストの結果を示す信号を取り出す出力手段と、前記外部端子と前記選択手段および前記出力手段とを電気的にそれぞれ接続する専用経路と、を備え、前記選択手段は、スキャンテスト時には、前記外部端子から入力されて前記専用経路を経由するスキャンテスト信号を受け取るようになっており、前記出力手段は、スキャンテスト時には、スキャンテストの結果を示す信号を前記専用経路を経由して前記外部端子に出力するようになっており、かつ、前記選択手段および前記出力手段は、前記ゲートアレイブロック内に設けた。
このような構成からなる本発明によれば、ゲートアレイブロックの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化でき、かつテストを保証できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態について、図面を参照して説明する。
（第１実施形態）
本発明が適用される半導体集積回路の第１実施形態の構成について、図１を参照して説明する。
この第１実施形態に係る半導体集積回路は、図１に示すように、例えばＬＣＤドライバのような表示ドライバに適用されるものであり、Ｉ／Ｏブロック１と、ゲートアレイで構成されるゲートアレイブロック２と、ドライバブロック３、４と、メモリブロック５、６とを備えている。そして、それらは独立に構成され、全体として表示ドライバとしての機能を発揮するようになっている。
【００１１】
Ｉ／Ｏブロック１はＩ／Ｏ回路から構成されるとともに、図示のように複数の外部端子１１を有し、外部端子１１を介して外部との間で信号の授受を行うとともに、ゲートアレイブロック２との間で信号の授受を行うようになっている。
ゲートアレイブロック２は、図示のように、スキャンテストが適用できないスキャンテスト不適用回路２１、２３と、スキャンテストが適用できるスキャンテスト適用回路２２とを備え、これらは表示ドライバのコントローラとして各部の制御を行うようになっている。
【００１２】
さらに、ゲートアレイブロック２は、図示のようにマルチプレクサ２４と、出力回路２５とを備えている。
マルチプレクサ２４は、通常使用時にスキャンテスト不適用回路２１に入力される入力信号と、スキャンテスト時にスキャンテスト適用回路２２に入力されるスキャンテスト信号とを選択し、この選択信号をその両回路２１、２２に導くようになっている。そして、それらの２つの信号は、外部端子１１からＩ／Ｏブロック１を経由してマルチプレクサ２４に入力されるようになっている。
【００１３】
出力回路２５は、スキャンテスト時に、スキャンテスト適用回路２２から出力されるスキャンテストの結果を示す信号を取り出すようになっている。そして、その取り出した信号は、Ｉ／Ｏブロック１を経由して外部端子１１に出力されるようになっている。
ドライバブロック３、４は、それぞれ表示部（図示せず）を駆動するアナログ回路（駆動回路）から構成されている。ドライバブロック３、４は、外部に駆動信号を出力する複数の外部端子３１、４１を、それぞれ有している。メモリブロック５、６は、データを記憶できるようになっている。
【００１４】
次に、このような構成からなる第１実施形態において、ゲートアレイブロック２内のスキャンテスト適用回路２２に対してスキャンテストを実施する方法について、図１を参照して説明する。
スキャンテスト時には、スキャンテスト信号は、複数の外部端子１１のうちの所定の一部からＩ／Ｏブロック１に入力され、Ｉ／Ｏブロック１はそれをゲートアレイブロック２のマルチプレクサ２４に供給する。このとき、マルチプレクサ２４は、そのスキャンテスト信号をスキャンテスト適用回路２２に導く。
【００１５】
これにより、スキャンテスト適用回路２２はスキャンテストが実施され、スキャンテストの結果を示す信号がスキャンテスト適用回路２２から出力される。このとき、出力回路２５は、そのスキャンテストの結果を示す信号を取り込んで、この取り込んだ信号をＩ／Ｏブロック１に出力する。Ｉ／Ｏブロック１は、その信号を複数の外部端子１１のうちの所定の一部に出力する。
以上述べたように第１実施形態によれば、ゲートアレイブロック２の一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化でき、かつテストを保証できる。
【００１６】
（第２実施形態）
本発明が適用される半導体集積回路の第２実施形態の構成について、図２を参照して説明する。
この第２実施形態に係る半導体集積回路は、図２に示すように、例えばＬＣＤドライバのような表示ドライバに適用されるものであり、Ｉ／Ｏブロック１と、ゲートアレイで構成されるゲートアレイブロック２ａと、ドライバブロック３、４と、メモリブロック５、６を備えている。そして、それらは独立に構成され、全体として表示ドライバとしての機能を発揮するようになっている。
【００１７】
この第２実施形態は、図１に示す第１実施形態の構成を基本とし、図２に示すようにスキャンテスト専用の専用経路（専用配線）７、８を追加し、この追加に伴ってゲートアレイブロック２の構成をゲートアレイブロック２ａの構成に置き換えたものである。
従って、同一の構成要素には同一符号を付してその説明はできるだけ省略し、以下では、その構成が異なる部分について主に説明する。
ゲートアレイブロック２ａは、図２に示すように、マルチプレクサ２４ａと、出力回路２５ａとを備えている。
【００１８】
マルチプレクサ２４ａは、通常使用時にはＩ／Ｏブロック１からの入力信号を選択してスキャンテスト不適用回路２１に出力し、スキャンテスト時には外部端子４１から入力されて専用経路７を経由するスキャンテスト信号を選択してスキャンテスト適用回路２２に出力するようになっている。このため、専用経路７は、その一端側がマルチプレクサ２４ａに接続され、その他端側が例えばドライバブロック４の外部端子４１の所定の一部と電気的に接続されている。
【００１９】
出力回路２５ａは、スキャンテスト時に、スキャンテスト適用回路２２から出力されるスキャンテストの結果を示す信号を取り出し、これを専用経路８を経由して外部端子４１に出力するようになっている。このため、専用経路８は、その一端側が出力回路２５ａに接続され、その他端側が例えばドライバブロック４の外部端子４１の所定の一部と電気的に接続されている。
【００２０】
次に、このような構成からなる第２実施形態において、ゲートアレイブロック２ａ内のスキャンテスト適用回路２２に対してスキャンテストを実施する方法について、図２を参照して説明する。
スキャンテスト時には、スキャンテスト信号は、複数の外部端子４１のうちの所定の一部から専用経路７を経由してマルチプレクサ２４ａに入力される。このとき、マルチプレクサ２４ａは、そのスキャンテスト信号をスキャンテスト適用回路２２に導く。
【００２１】
これにより、スキャンテスト適用回路２２はスキャンテストが実施され、スキャンテストの結果を示す信号がスキャンテスト適用回路２２から出力される。このとき、出力回路２５ａは、そのスキャンテストの結果を示す信号を取り込んで、この取り込んだ信号を専用経路８に出力する。その信号は、専用経路８を経由して外部端子４１から外部に出力される。
【００２２】
以上述べたように第２実施形態によれば、ゲートアレイブロック２ａの一部に対してスキャンテストを実施する場合に、テストに要する人的なコストおよびテスト時間を短縮化でき、かつテストを保証できる。
また、この第２実施形態では、ドライバブロック４のように多数の外部端子４１を有するブロックの外部端子を活用できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１実施形態の構成を示す構成図である。
【図２】本発明の第２実施形態の構成を示す構成図である。
【符号の説明】
【００２４】
１・・・Ｉ／Ｏブロック、２、２ａ・・・ゲートアレイブロック、３、４・・・ドライバブロック、５、６・・・メモリブロック、７、８・・・専用経路（専用配線）、１１、３１、４１・・・外部端子
【図１】
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【図２】
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