(57)【要約】【目的】高耐圧化及びサイズの縮小化が容易であり、また製造ＴＡＴが短く低コストのＭＯＳトランジスタ集積素子及び製造方法を提供する。【解決手段】 高耐圧ＭＯＳトランジスタの形成領域に第１の低濃度拡散層を形成する第１ステップと、高耐圧ＭＯＳトランジスタの形成領域及び低耐圧ＭＯＳトランジスタの形成領域を分離する分離トレンチ及び上記高耐圧ＭＯＳトランジスタのゲートトレンチを同時に形成する第２ステップと、低耐圧ＭＯＳトランジスタの形成領域にプレート型ゲート電極を形成する第３ステップと、低耐圧ＭＯＳトランジスタの形成領域に第２の低濃度拡散層を形成する第４ステップと、を有している。【選択図】図３
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【特許請求の範囲】
【請求項１】
高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタを含む集積半導体素子の製造方法であって、
前記高耐圧ＭＯＳトランジスタの形成領域に第１の低濃度拡散層を形成する第１ステップと、
前記高耐圧ＭＯＳトランジスタの形成領域及び前記低耐圧ＭＯＳトランジスタの形成領域を分離する分離トレンチ及び前記高耐圧ＭＯＳトランジスタのゲートトレンチを同時に形成する第２ステップと、
前記低耐圧ＭＯＳトランジスタの形成領域にプレート型ゲート電極を形成する第３ステップと、
前記低耐圧ＭＯＳトランジスタの形成領域に第２の低濃度拡散層を形成する第４ステップと、を有することを特徴とする製造方法。
【請求項２】
前記ゲートトレンチにトレンチゲート電極を形成する第５ステップと、前記高耐圧ＭＯＳトランジスタの形成領域及び前記低耐圧ＭＯＳトランジスタの形成領域に同時に高濃度拡散層を形成する第６ステップと、を有することを特徴とする請求項１に記載の製造方法。
【請求項３】
前記高耐圧ＭＯＳトランジスタの高濃度拡散層及び前記第１の低濃度拡散層の拡散深さの差が０．５μｍ以上であることを特徴とする請求項２に記載の製造方法による集積半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＯＳトランジスタ集積素子及び製造方法、特に、同一半導体基板上に高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタが形成されたＭＯＳトランジスタ集積素子及び製造方法に関する。
【背景技術】
【０００２】
一般的な構造であるゲートオーバーラップ構造のプレート型素子（ＭＯＳトランジスタ）は、図１に示すように、半導体基板１１１、ゲート絶縁膜１１２、ゲート電極１１３、高濃度拡散層１１４、低濃度拡散層１１５、及びサイドウォール１１６から構成されている。
【０００３】
かかるプレート型ＭＯＳトランジスタにおいて、高耐圧が要求される場合には、ゲート電極１１３及び低濃度拡散層１１５のオーバーラップ（ＯＬ）の長さ（Ｗ）を大きくとる必要がある。また、イオン注入等による低濃度拡散層１１５の形成時及びゲート電極１１３の形成時におけるリソグラフィプロセスにおいてそれぞれ合わせマージンが必要となるため、ゲート電極１１３及び低濃度拡散層１１５のオーバーラップ長さが大きくなり、トランジスタサイズが大きくなるという問題があった。
【０００４】
また、一般的に、高耐圧ＭＯＳトランジスタは低耐圧トランジスタと同一半導体基板上に形成する必要が生じる。この場合、高耐圧トランジスタであるトレンチゲート型トランジスタと低耐圧用のプレート型トランジスタという異なる構造のトランジスタを同一半導体基板上に形成する必要がある（例えば、特許文献１参照）。
【０００５】
しかしながら、かかる半導体素子においては、素子分離用のトレンチと高耐圧トランジスタ用のトレンチを形成する必要があるため、素子製造の期間（ＴＡＴ：Turn Around Time）が長くなりコスト増の要因になるという問題点があった。
【特許文献１】特開２００６−１３５３０４号公報（第６頁、図２Ｆ）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述した点に鑑みてなされたものであり、その目的とするところは、高耐圧化及びサイズの縮小化が容易であり、また製造ＴＡＴ（Turn Around Time）が短く低コストのＭＯＳトランジスタ集積素子及び製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の製造方法は、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタを含む集積半導体素子の製造方法であって、高耐圧ＭＯＳトランジスタの形成領域に第１の低濃度拡散層を形成する第１ステップと、高耐圧ＭＯＳトランジスタの形成領域及び低耐圧ＭＯＳトランジスタの形成領域を分離する分離トレンチ及び上記高耐圧ＭＯＳトランジスタのゲートトレンチを同時に形成する第２ステップと、低耐圧ＭＯＳトランジスタの形成領域にプレート型ゲート電極を形成する第３ステップと、低耐圧ＭＯＳトランジスタの形成領域に第２の低濃度拡散層を形成する第４ステップと、を有することを特徴としている。
【０００８】
また、本発明の製造方法は、さらに上記ゲートトレンチにトレンチゲート電極を形成する第５ステップと、高耐圧ＭＯＳトランジスタの形成領域及び低耐圧ＭＯＳトランジスタの形成領域に同時に高濃度拡散層を形成する第６ステップと、有することを特徴としている。
【０００９】
本発明のＭＯＳトランジスタ集積素子は、上記高耐圧ＭＯＳトランジスタの高濃度拡散層及び上記第１の低濃度拡散層の拡散深さの差が０．５μｍ以上であることを特徴としている。
【発明の効果】
【００１０】
本発明の集積半導体素子においては、素子分離トレンチ及びゲートトレンチを同時に形成し、当該トレンチ同時形成プロセスの前後に高耐圧トランジスタ用の低濃度拡散層及び低耐圧トランジスタ用の低濃度拡散層を形成するようにしている。
【００１１】
従って、高耐圧トランジスタ及び低耐圧トランジスタの拡散層深さを個別に制御でき、個別の耐圧設計が可能であるとともに、ＴＡＴが短かく低コストの集積半導体素子及び製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。尚、以下に説明する図において、実質的に同一又は等価な構成要素、部分には同一の参照符を付している。
【００１３】
図２ないし図８は、本発明の実施例のＭＯＳトランジスタ集積素子の製造方法である、高耐圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタを同一半導体基板上に形成する方法を模式的に示す断面図である。なお、以下においては、半導体基板として、ｐ型（第１の導電型）のシリコン半導体を用い、当該半導体基板上にｎ型（第２の導電型）の高耐圧ＭＯＳトランジスタと、ｎ型低耐圧ＭＯＳトランジスタとを形成する場合について説明する。
【００１４】
しかしながら、半導体基板の材料及び導電型は上記に限らず、他の半導体材料でもよく、また、ｎ型半導体を基板として用いることもできる。さらに、ＭＯＳトランジスタの導電型（ｐチャネル、ｎチャネル）も適宜選択し、組み合わせて本発明を適用することができることはいうまでもない。
【００１５】
図２に示すように、ｐ型シリコン半導体基板１１は、ｎ型高耐圧ＭＯＳトランジスタを形成する高耐圧素子領域ＨＲとｎ型低耐圧ＭＯＳトランジスタを形成する低耐圧素子領域ＬＲに区画されている。
【００１６】
まず、ｐ型シリコン半導体基板１１に低濃度のｎ型拡散層（以下、単に、低濃度拡散層ともいう。）１２を形成する。より具体的には、フォトリソグラフィによってレジストパターニングを行う。そして、当該レジスト等をマスクとして、高耐圧素子領域ＨＲに燐（Ｐ：phosphorus）などのｎ型不純物をイオン注入することにより高耐圧ＭＯＳトランジスタ用のｎ型低濃度拡散層（第１の低濃度拡散層）１２を形成する。
【００１７】
次に、図３に示すように、高耐圧素子及び低耐圧素子を分離するための素子分離トレンチ１４及び高耐圧素子のゲート形成箇所にゲートトレンチ１５を形成する。素子分離トレンチ１４及びゲートトレンチ１５は、例えばＲＩ（Reactive Ion：反応性イオン）エッチング等を用いて同時に形成する。
【００１８】
すなわち、トレンチ１４及び１５は、かかるエッチングプロセスによって、１工程で形成する。また、トレンチ１４及び１５は、例えば、0.3〜1umの深さを有するように形成する。
【００１９】
次に、図４に示すように、素子分離トレンチ１４及びゲートトレンチ１５が形成された半導体基板１１に熱酸化処理を施して、酸化膜（以下、トレンチ酸化膜という。）１６を形成した後、ＣＶＤ（Chemical Vapor Deposition：化学気相堆積法）により酸化膜１８を堆積させる。そして、酸化膜１８を堆積した後、ＣＭＰ（ Chemical Mechanical Polishing：化学機械研磨）プロセスによって表面の平坦化を行う。なお、素子分離トレンチ１４の下部には、イオン注入プロセスによって不純物を注入し、チャネルストップ拡散層１７を形成する。
【００２０】
次に、図５に示すように、素子分離領域である素子分離トレンチ１４部分をフォトレジスト等をマスクとしてウエットエッチングを行い、素子分離トレンチ１４部分以外の高耐圧素子領域ＨＲおよび低耐圧素子領域ＬＲの酸化膜１８を除去する。かかるプロセスによって素子分離トレンチ１４部分にのみ酸化膜が残ることになり、当該酸化膜は素子分離酸化膜１８として機能する。
【００２１】
次に、図６に示すように、ゲートトレンチ１５の溝内の半導体表面及び低濃度拡散層１２の半導体表面に熱酸化プロセスによって、厚さが300〜1000Åの酸化膜を形成する。当該酸化膜は、高耐圧ＭＯＳトランジスタのゲート酸化膜２０として機能する。
【００２２】
また、図６に示すように、上記した厚さが300〜1000Åの酸化膜のうち、低耐圧素子領域ＬＲ上に形成した酸化膜をウエットエッチング等によって除去する。そして、当該酸化膜を除去した後、熱酸化プロセスによって、低耐圧素子領域ＬＲ上に厚さが50〜100Åの酸化膜を形成する。当該酸化膜は、低耐圧ＭＯＳトランジスタのゲート酸化膜２１として機能する。
【００２３】
さらに、図６に示すように、ｎ型にドーピングしたポリシリコン２２を既知のＣＶＤ法によって堆積させる。すなわち、高耐圧素子領域ＨＲでは、ｎドープポリシリコン２２によってゲートトレンチ１５の溝内を埋め込み、低耐圧素子領域ＬＲでは、ゲート酸化膜２１上にｎドープポリシリコン２２を堆積させる。その後、ＣＭＰプロセスによって1000〜3000Åの厚さにポリシリコン２２の平坦化を行う。
【００２４】
次に、図７に示すように、ＲＩエッチング等によって、ゲート電極を形成する。より詳細には、高耐圧素子領域ＨＲでは当該エッチングによってゲートトレンチ１５部分のｎドープポリシリコン２２を残し、高耐圧ＭＯＳトランジスタ３１（図８参照）のゲート電極２３を形成する。また、低耐圧素子領域ＬＲにおいては、ゲート電極形成位置のｎドープポリシリコン２２を残し、低耐圧ＭＯＳトランジスタ３２（図８参照）のゲート電極２４を形成する。
【００２５】
また、フォトリソグラフィによるレジスト等によって高耐圧素子領域ＨＲをマスクして、低耐圧素子領域ＬＲのみにイオン注入を行い、図７に示すように、低耐圧ＭＯＳトランジスタ用のｎ型低濃度拡散層（第２の低濃度拡散層）２５を形成する。
【００２６】
次に、犠牲膜として、例えば酸化膜をＣＶＤ法により堆積させる。その後、セルフアラインエッチングにより、図８に示すように、高耐圧ＭＯＳトランジスタ３１のゲート電極２３及び低耐圧ＭＯＳトランジスタ３２のゲート電極２４の両サイドにそれぞれサイドウォール２８，２９を形成する。
【００２７】
さらに、サイドウォール２６，２７を形成した後、図８に示すように、ｎ型不純物をイオン注入することによって、高耐圧素子領域ＨＲ及び低耐圧素子領域ＬＲに、同時にそれぞれｎ型高濃度拡散層２８，２９を形成する。
【００２８】
上記した工程により、高耐圧ＭＯＳトランジスタ３１及び低耐圧ＭＯＳトランジスタ３２が形成される。
【００２９】
ここで、高耐圧ＭＯＳトランジスタ３１については、ソース／ドレイン間の耐圧に応じてｎ型高濃度拡散層２８の拡散層深さＤＨとｎ型低濃度拡散層１２の拡散層深さＤＬを設定することが重要である（図９参照）。例えば、耐圧が２０Ｖ必要な場合は、ｎ型高濃度拡散層２８の拡散層深さＤＨとｎ型低濃度拡散層１２の拡散層深さＤＬとの差（オフセット）が０．５μｍ以上になるように形成することが好ましい。
【００３０】
以上、詳細に説明したように、高耐圧素子領域ＨＲに高耐圧ＭＯＳトランジスタ用の低濃度拡散層１２を形成した後、素子分離トレンチ１４及びゲートトレンチ１５を同時に形成している。そして、その後に、低耐圧ＭＯＳトランジスタ用のｎ型低濃度拡散層２５を形成している。従って、高耐圧ＭＯＳトランジスタ用及び低耐圧ＭＯＳトランジスタ用の低濃度拡散層を別のプロセスで形成するので、個別に拡散層深さを制御でき、個別の耐圧設計が可能である。すなわち、素子パラメータの制御性に優れ、耐圧設計の自由度の高いＭＯＳトランジスタ集積素子の製造方法を提供することができる。
【００３１】
すなわち、十分な耐圧を有する高耐圧ＭＯＳトランジスタを形成できるとともに、高耐圧ＭＯＳトランジスタのサイズの縮小が可能である。さらに、プレート型低耐圧ＭＯＳトランジスタ形成時に目合わせずれが生じないため、素子サイズを小さくできるとともに、素子特性のばらつきも極めて小さく抑えることができる。
【００３２】
従って、高耐圧ＭＯＳトランジスタ３１及び低耐圧ＭＯＳトランジスタ３２からなるＭＯＳトランジスタ集積素子の高性能化、サイズの縮小化が可能であり、また製造時における収率（イールド）も高い。
【００３３】
また、高耐圧素子領域ＨＲ及び低耐圧素子領域ＬＲの高濃度拡散層を同時に形成するため、容易に高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタの両方をセルフアライン・プロセスにより形成することができるという効果が得られる。
【００３４】
さらに、高耐圧ＭＯＳトランジスタの電極埋め込み用ゲートトレンチと、素子分離トレンチとを同時に形成するため、素子製造の期間（ＴＡＴ：Turn Around Time）を短縮することができるとともに、低コストで高耐圧ＭＯＳトランジスタ３１及び低耐圧ＭＯＳトランジスタ３２からなるＭＯＳトランジスタ集積素子を製造することができる。
【００３５】
なお、上記した実施例は、高耐圧ＭＯＳトランジスタ及び低耐圧ＭＯＳトランジスタがそれぞれ１つからなるＭＯＳトランジスタ集積素子について説明したが、複数の高耐圧ＭＯＳトランジスタ及び／又は複数の低耐圧ＭＯＳトランジスタを含むＭＯＳトランジスタ集積素子についても同様に適用することができる。
【００３６】
また、上記した実施例は例示に過ぎない。また、上記した実施例を適宜改変及び組み合わせて適用することが可能である。
【図面の簡単な説明】
【００３７】
【図１】従来のプレート型ＭＯＳトランジスタにおけるゲート電極及び低濃度拡散層のオーバーラップ（ＯＬ）を模式的に示す断面図である。
【図２】本発明の実施例である高耐圧および低耐圧ＭＯＳトランジスタを有するＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図３】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図４】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図５】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図６】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図７】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図８】本発明の実施例であるＭＯＳトランジスタ集積素子の製造工程を示す断面図である。
【図９】本発明の実施例である集積ＭＯＳトランジスタにおける高耐圧ＭＯＳトランジスタの高濃度拡散層及び低濃度拡散層の拡散層深さの差を示す断面図である。
【符号の説明】
【００３８】
１１  半導体基板
１２  低濃度拡散層
１４  素子分離トレンチ
１５  ゲートトレンチ
２０，２１  ゲート酸化膜
２２  ポリシリコン
２３  高耐圧ＭＯＳトランジスタのゲート電極
２４  低耐圧ＭＯＳトランジスタのゲート電極
２５  低濃度拡散層
２６，２７  サイドウォール
２８，２９  高濃度拡散層
３１  高耐圧ＭＯＳトランジスタ
３２  低耐圧ＭＯＳトランジスタ
ＨＲ  高耐圧素子領域
ＬＲ  低耐圧素子領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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