(57)【要約】【課題】近年の高集積化、高速化が要求される半導体集積回路においても、入出力回路における複数の出力バッファ回路が同時に動作することにより発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路を提供する。【解決手段】本発明に係る半導体集積回路は、内部回路１と、複数の入出力回路２０とを有し、前記内部回路１と入出力回路２０との電源は別系統により供給され、前記内部回路１のＧＮＤと前記入出力回路２０のＧＮＤとの電位差を検出する差電位検出回路３と、この差電位検出回路３により検出した電位差に基づいて、入出力回路２０を構成する入力バッファ回路２１で変換された信号が受けたノイズを補正する補正回路４とを有する。【選択図】図１
2008288913.tif 000002
【特許請求の範囲】
【請求項１】
内部回路と、外部からの信号を内部回路で使用する信号に変換し内部回路に伝達する入力バッファ回路及び内部回路からの信号を外部に出力するための出力バッファ回路を備えた複数の入出力回路とを有し、前記内部回路と前記入出力回路との電源を別系統により供給している半導体集積回路であって、
前記内部回路のＧＮＤと前記入出力回路のＧＮＤとの電位差を検出する差電位検出回路と、
該差電位検出回路により検出した電位差に基づいて、前記入力バッファ回路で変換された信号が受けたノイズを補正する補正回路とを有することを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に入出力回路における複数の出力バッファ回路が同時に動作することから発生する同時動作スイッチングノイズに起因する回路の誤動作を効果的に防止できる半導体集積回路に関する。
【背景技術】
【０００２】
近年の半導体集積回路における回路規模の増大に伴い、入出力回路（以下、「Ｉ／Ｏ回路」と記す）における複数の出力バッファ回路が同時に動作することから発生する同時動作スイッチングノイズ（以下、「ＳＳＯ」と記す。）が問題となってきた。
【０００３】
例えば、ある領域でのＩ／Ｏ回路の複数の出力バッファ回路の出力が同時にＨｉｇｈ（以下、「Ｈ」と記す。）レベルからＬｏｗ（以下、「Ｌ」と記す。）レベルに変化した場合に、その領域のＧＮＤ配線にはＩ／Ｏ回路における信号のバス（ｂｕｓ）から供給能力を超えた過剰な電荷が流れることがあり、この場合ＧＮＤの電位がＬレベルから持ち上がってしまう。つまりこれが、前記ＳＳＯである。
【０００４】
このＳＳＯが発生すると、そのＧＮＤに接続している他の回路でもＧＮＤの電位が持ち上がることになる。たとえば、ある出力バッファ回路では、基準となるＧＮＤが持ち上がるため、相対的に出力バッファ回路の出力としては本来のＨからＬへの立ち下がりの波形と異なる、なまった波形となり、立ち下がり速度が遅くなる。また、チップの内部に信号を入力する入力バッファ回路は、その最終段でチップ内部用のＧＮＤを使用している場合、最終段に入力された電位レベルは、例えば、Ｌに固定しているはずの信号が、前記ＳＳＯによるＧＮＤの電位の変化に追随してレベルが変位してしまい、相対的にＬからＨに信号が変化したようにみえる。この電位の変化が、チップ内部の回路の論理閾値を超えるほどであれば、結果として信号の極性が変化したことになり、チップ内部の回路では設計者の意図しない信号の電位の変化として誤動作が発生する。
【０００５】
このＳＳＯに起因するチップ内部における回路誤動作の回避方法については、従来から様々な方法が提案されている。例えば、ＳＳＯによる誤動作の現象は、Ｉ／Ｏ回路用の電源とチップ内部回路用の電源とを分けているために、それぞれが基準とする電源の変動が同じでないことに起因して発生する。そこで、Ｉ／Ｏ回路用及びチップ内部回路用とも、全ての電源を共通にすることにより、Ｉ／Ｏ回路でＧＮＤが持ち上がった場合には、チップ内部回路でも同様にＧＮＤが持ち上がり、両方の電源系が同じ振る舞いをするように構成することでＳＳＯによる誤動作を回避する方法が提案されている。
【０００６】
また、Ｉ／Ｏ回路の出力バッファ回路と入力バッファ回路の電源を完全に別系統にすることでＳＳＯの影響を回避する方法も提案されている。
【０００７】
さらに、ＳＳＯはＩ／Ｏ回路の動作タイミングがあるタイミングに集中し、同時となる場合に発生することから、動作タイミングを意図的にずらしてＳＳＯが発生するのを防ぐ方法が開示されている（特許文献１、２参照）。また、瞬時に流れる電流を低減するため、Ｉ／Ｏ回路の駆動能力を下げることでＳＳＯの発生を回避しる方法も提案されている。
【特許文献１】特開昭６１−８２４５４号公報
【特許文献２】特開平１１−２７１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、上述のＩ／Ｏ回路用及びチップ内部回路用の電源を同じにすることによりＳＳＯによる誤動作を回避する方法は、チップ内部回路用の電源もＩ／Ｏ回路用の電源のノイズの影響を受けることになり、バウンスが大きくなるためヂッタが発生しやすくなるという問題がある。そもそも電源をＩ／Ｏ回路用、チップ内部回路用に分け、さらにチップ内部回路内でも動作周波数などで電源を分離しているのはヂッタ回避のためであり、同じ電源にするのはノイズ低減の観点からは逆行する点もある。
【０００９】
また、Ｉ／Ｏ回路の出力バッファ回路と入力バッファ回路の電源を完全に別系統にする方法は、供給しなければならない電源の種類が増加し、その結果、チップ全体で用意しなければならない電源パッド（パッケージでいえば電源ピン）の個数が増加する。一般に、信号用パッド（信号ピン）が多いチップの場合は、電源パッド（電源ピン）の確保が困難となり、その個数を減らすことが必須条件となる。さらに、近年の高集積回路のチップでは、信号パッド（信号ピン）の増加の傾向が顕著となっており、電源を完全に別系統にする方法は必ずしも解決策として得策ではない。
【００１０】
さらに、Ｉ／Ｏ回路の動作タイミングをずらしてＳＳＯが発生するのを防ぐ方法については、数ｐｓレベルの位相のズレでは効果が小さく、また、大きく制御タイミングをずらせば回路の高速化に対しては大きなマイナス要因となり、効果的ではない。
【００１１】
また、Ｉ／Ｏ回路の駆動能力を下げる方法は、駆動能力を下げるにはチップの出力先のバス構造や接続先の負荷条件などにより駆動能力を下げると動作が仕様を満たせなくなる場合もあり、さらに、一度に駆動される本数も関係するので、ケースバイケースで必ず改善が図れるわけではない。
【００１２】
そこで本発明は、近年の高集積化、高速化が要求される半導体集積回路においても、入出力回路における複数の出力バッファ回路が同時に動作することにより発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明は以下のような特徴を有する。
［１］内部回路と、外部からの信号を内部回路で使用する信号に変換し内部回路に伝達する入力バッファ回路及び内部回路からの信号を外部に出力するための出力バッファ回路を備えた複数の入出力回路とを有し、前記内部回路と前記入出力回路との電源を別系統により供給している半導体集積回路であって、
前記内部回路のＧＮＤと前記入出力回路のＧＮＤとの電位差を検出する差電位検出回路と、
該差電位検出回路により検出した電位差に基づいて、前記入力バッファ回路で変換された信号が受けたノイズを補正する補正回路とを有することを特徴とする半導体集積回路。
【発明の効果】
【００１４】
本発明によれば、入出力回路における複数の出力バッファ回路が同時に動作することから発生する同時動作スイッチングノイズに起因する内部回路の誤動作を効果的に防止することが可能な半導体集積回路が提供される。
【発明を実施するための最良の形態】
【００１５】
図１は、本発明に係る半導体集積回路の実施形態の一例を示す回路図である。図１に示すように、本発明に係る半導体集積回路は、内部回路１と、入出力回路（Ｉ／Ｏ回路）部２とに分けることができる。そして、前記内部回路１で使用する電源（以下、「Ｃ系電源」と記す）と前記Ｉ／Ｏ回路部２で使用する電源（以下、「Ｉ系電源」と記す）とは別系統により供給される。ここで、前記Ｉ／Ｏ回路部２は、外部からの信号を内部回路１で使用する信号に変換し、内部回路１に伝達する入力バッファ回路２１と、内部回路１からの信号を外部に出力するための出力バッファ回路２２とからなる複数のＩ／Ｏ回路２０により構成されている。
【００１６】
さらに、本発明においては、Ｃ系電源のＧＮＤ（ＣＧＮＤ）と、Ｉ系電源のＧＮＤ（ＩＧＮＤ）との電位差を検出する差電位検出回路３、および、この差電位検出回路３により検出した電位差に基づいて、前記入力バッファ回路２１で変換された信号が受けたノイズを補正する補正回路４とを有する。
【００１７】
図２は、前記差電位検出回路３および補正回路４の回路構成の一例を示す図である。ここで、前記差電位検出回路３は、ドレインがＶＤＤに接続されたＰＭＯＳトランジスタＰＭ１１，ＰＭ１２と、並列に配されドレインが前記ＰＭ１１のソースに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ１１，ＮＭ１３と、ドレインが前記ＰＭ１２のソースに接続され、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ１２とによりカレントミラー回路を構成している。さらに、前記ＰＭ１１のゲートはＣ系電源のＧＮＤの電位（ＶＣＧＮＤ）に接続され、前記ＰＭ１２のゲートはＩ系電源のＧＮＤの電位（ＶＩＧＮＤ）に接続され、前記ＮＭ１１とＮＭ１２のゲートは前記ＰＭ１２のソースに接続され、前記ＮＭ１３のゲートは入力パッド５への入力信号であるＶＰＡＤに接続されている。ここで、前記ＰＭ１１のソースが、この差電位検出回路３からの出力信号（ＶＳＡＯ）となる。
【００１８】
なお、前記ＰＭＯＳトランジスタであるＰＭ１２のチャネル幅（ＷＰＭ１２）とＰＭ１１のチャネル幅（ＷＰＭ１１）の関係は、ＷＰＭ１２＞ＷＰＭ１１とすることが好ましい。Ｃ系電源のＧＮＤの電位（ＶＣＧＮＤ）とＩ系電源のＧＮＤの電位（ＶＩＧＮＤ）との間に電位差が発生していなかった場合に、差電位検出回路３からの出力信号（ＶＳＡＯ）をＬとするためである。
【００１９】
また、前記補正回路４は、入力バッファ回路２１からの信号と、前記差電位検出回路３からの出力を反転させた信号との２つの信号が入力されるＡＮＤ回路により構成することができる。
【００２０】
なお、前記差電位検出回路３および補正回路４はこれらの回路構成に限定されるものではない。
【００２１】
図２に例示する回路構成におけるノイズ補正方法の一例について以下に説明する。なお、図３に、図２に示す回路構成における、入力パッド５への入力信号（ＶＰＡＤ）、入力バッファ回路２１からの出力信号（ＶＩＢ）、差電位検出回路３からの出力信号（ＶＳＡＯ）、補正回路４からの出力信号（ＶＩＯＺ）の真理値表を併せて示す。
【００２２】
まず、入力パッド５への入力信号（ＶＰＡＤ）がＬ、入力バッファ回路２１からの出力信号（ＶＩＢ）がＬの場合を説明する。ＶＩＢがＬ、かつ、Ｃ系電源のＧＮＤの電位（ＶＣＧＮＤ）とＩ系電源のＧＮＤの電位（ＶＩＧＮＤ）との間に電位差が発生していなかった場合には、差電位検出回路３からの出力信号（ＶＳＡＯ）はＬとなり、この場合は、入力バッファ回路２１からの信号の補正は行わず、内部回路には補正回路４からの出力信号（ＶＩＯＺ）としてＬが伝達される。これは、ＶＣＧＮＤとＶＩＧＮＤとの間に電位差が発生していない場合、つまり、ＳＳＯに起因するノイズが発生していない場合には、ＶＩＢの補正は行わずに、そのまま内部回路に信号を伝達させるというものである。
【００２３】
これに対して、ＳＳＯの影響で、Ｉ系電源のＧＮＤの電位が上昇し、ある閾値を超えた場合には、ＶＩＢがＬからＨに変化する。このとき、差電位検出回路３は、ＶＩＧＮＤとＶＣＧＮＤの電位差の変化を検出し、ＶＳＡＯとしてＨを出力する。このＨの出力を受けて補正回路４では、ＶＩＢ（Ｈを出力している）と、ＶＳＡＯとの論理（ＶＩＢのＨとＶＳＡＯを反転させたＬとの論理積）をとり、ＶＩＢが受けたノイズを補正してＶＩＯＺとしてＬを出力する。これにより、ＳＳＯが発生して、ＶＩＢがＬからＨに変化した場合であっても、ＳＳＯが発生していない場合と同様に、内部回路に対してはＬを伝達する。
【００２４】
なお、ＳＳＯの影響で、Ｉ系電源のＧＮＤの電位が上昇しても、ＶＩＢがＬからＨに変化する閾値を超えない場合には、ＶＩＢはＬとなり、ＶＳＡＯがＶＩＧＮＤとＶＣＧＮＤの電位差の変化を検出しＨとなっても、ＶＩＯＺとしてはＬを出力する。
【００２５】
一方、入力バッファ回路２１にＶＰＡＤとしてＨが入力した場合には、入力バッファ回路２１にＨが入力した瞬間に差電位検出回路３のＮＭＯＳトランジスタＮＭ１３がＯＮし、この場合は、ＳＳＯの発生如何に関わらず、ＶＳＡＯは強制的にＬ（ＡＮＤ回路には、反転された信号のＨが入力される）となり、内部回路に対してはＶＩＯＺとしてＨが伝達される。
【００２６】
以上の回路構成により、入力バッファ回路２１からの本来Ｌである出力が、ＳＳＯの影響を受けてＨに変化しても、内部回路への入力信号はＬを出し続けることができる。これにより、Ｉ／Ｏ回路における複数の出力バッファ回路２２が同時に動作することから発生するＳＳＯに起因する内部回路の誤動作を効果的に防止することが可能となる。
【００２７】
上述の回路構成において、補正回路４は、ＳＳＯの影響でＶＩＢがＬからＨに変化する可能性のある入力バッファ回路２１毎に配置する必要がある。しかし、差電位検出回路３に関しては、前記入力バッファ回路２１に１対１に対応させて配置してもよいが、ＳＳＯの影響を受ける領域毎に１つ、あるいは半導体集積回路全体で１つでもよい。なお、ＳＳＯの影響によって差電位検出回路３自体が誤動作を起こさないように、差電位検出回路３の電源は、Ｃ系電源により供給することが好ましい。
【００２８】
また、図１に示す例では、上述の差電位検出回路３および補正回路４はＩ／Ｏ回路領域に配置しているが、これらはチップの内部に配置することも可能であり、配置場所による制限は特にない。
【００２９】
また、上述の差電位検出回路３からの出力信号ＶＳＡＯを外部に出力することにより、外部からＳＳＯの発生状況をモニタリングできるようにしてもよい。外部からＳＳＯの発生状況をモニタリングして、例えば、半導体集積回路全体の信号の変化のタイミングをコントロールすることにより、ＳＳＯの影響を効率よく抑えることも可能となる。
【００３０】
図４に、ＶＳＡＯを外部に出力する場合の回路構成の一例を示す。回路内に配置した差電位検出回路３からの出力信号（ＶＳＡＯ）を、例えば、回路内に設けたレジスタ６に蓄積し、そのデータを外部に出力できるように構成することによりモニタリングが可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明に係る半導体集積回路の実施形態の一例を示す回路図である。
【図２】本発明に係る差電位検出回路および補正回路の回路構成の一例を示す図である。
【図３】図２に示す回路構成における、入力パッドへの入力信号、入力バッファ回路からの出力信号、差電位検出回路からの出力信号、補正回路からの出力信号の真理値表である。
【図４】ＶＳＡＯを外部に出力する場合の回路構成の一例を示す図である。
【符号の説明】
【００３２】
１  内部回路
２  入出力回路（Ｉ／Ｏ回路）部
２０  入出力回路（Ｉ／Ｏ回路）
２１  入力バッファ回路
２２  出力バッファ回路
３  差電位検出回路
４  補正回路
５  入力パッド
６  レジスタ
【図１】
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【図２】
2008288913.tif 000004
【図３】
2008288913.tif 000005
【図４】
2008288913.tif 000006