(57)【要約】      （修正有）【課題】エピタキシャル層の結晶性を良好にして、漏れ電流の減少とオン電圧の低減を図ることができる半導体装置の製造方法を提供する。【解決手段】開口部５を有する酸化膜４上にｎ＋エピタキシャル成長層９を形成した後で、レーザアニールして結晶欠陥を消滅させたｎ＋エピタキシャル成長層９とし、このｎ＋エピタキシャル成長層９にｎ＋バッファ層（ｎ＋エピタキシャル成長層９の一部）やｐ＋ベース層１３およびｎ＋＋エミッタ層１４（ソース層）を形成して半導体装置（ＩＧＢＴやＭＯＳＦＥＴなど）を製作することで、漏れ電流とオン電圧（オン抵抗）の低減を図ることができる。【選択図】図１７
2008288350.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第１導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第１導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記レーザ光のエネルギーが３Ｊ／ｃｍ２〜６Ｊ／ｃｍ２であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の６０％以上とすることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置およびその製造方法に関し、特にＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などを構成するパワー半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を完全に遮断し、一方、オン時には、できる限り小さい電圧降下、すなわち、できる限り小さいオン抵抗で電流を流すというスイッチとしての性能のことである。以下に、ＩＧＢＴの特性等について説明する。
【０００３】
まず、ＩＧＢＴの耐圧とオン電圧のトレードオフについて説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、二律背反の関係（いわゆるトレードオフ関係）が存在し、高耐圧のＩＧＢＴほどオン電圧が高くなる。技術開発による改善で最終的には、このトレードオフ関係の限界値は、シリコンの物性で決まるようになる。このトレードオフを限界まで向上させるためには、電圧保持時に局所的な電界集中が生じるのを防ぐなど、設計面での工夫が必要である。
【０００４】
つぎに、ＩＧＢＴのオン電圧とスイッチング損失（特に、ターンオフ損失）のトレードオフについて説明する。ＩＧＢＴは、スイッチングデバイスであるため、オンからオフまたはオフからオンの動作を行う。このスイッチング動作の瞬間に、時間当たり大きな損失が発生する。一般に、オン電圧の低いＩＧＢＴほどターンオフが遅いので、ターンオフ損失が大きい。以上のようなトレードオフ関係を改善することによって、ＩＧＢＴの性能の向上を図ることができる。なお、ターンオン損失のオン電圧に対する依存性は小さい。ターンオン損失は、ＩＧＢＴと組み合わせて使われる還流ダイオードの特性に大きく左右される。
【０００５】
このオン電圧とターンオフ損失のトレードオフ関係（以下、オン電圧−ターンオフ損失の関係とする）を最適化するには、ＩＧＢＴがオン状態のときの内部の過剰キャリア分布を最適化することが有効である。オン電圧を下げるには、過剰キャリア量を増やしてドリフト層の抵抗値を下げればよい。
しかし、ターンオフ時には、この過剰キャリアをすべてデバイスの外に掃き出すか、または、電子−ホール再結合により消滅させる必要がある。そのため、過剰キャリア量を増やすと、ターンオフ損失が増加してしまう。従って、このトレードオフ関係を最適化するには、同じオン電圧でターンオフ損失を最小にすればよい。
【０００６】
最適なトレードオフを実現するには、コレクタ側のキャリア濃度を下げるとともに、エミッタ側のキャリア濃度を上げることによって、コレクタ側とエミッタ側のキャリア濃度の比率が１：５程度になるようにすればよい。さらに、ドリフト層のキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
【０００７】
ＩＧＢＴのターンオフ時には、空乏層は、エミッタ側のｐｎ接合からドリフト層内部に拡がり、裏面のコレクタ層へ向かって進展する。その際、ドリフト層内の過剰キャリアのうち、ホールは、電界によって空乏層端から引き抜かれる。このようにして電子過剰状態となり、余った電子は、中性領域を抜けてｐ型のコレクタ層に注入される。そして、コレクタ側ｐｎ接合がやや順バイアスされることになるので、注入された電子に応じてホールが逆注入される。この逆注入されたホールは、上述した電界によって引き抜かれるホールと合流して、空乏層に入っていく。
【０００８】
電荷の担い手であるキャリア（ここでは、ホール）が電界領域を通過してエミッタ側に抜けるため、電界はキャリアに対して仕事をすることになる。キャリアが電界から受けた仕事は、最終的には、シリコンなどの結晶格子との衝突による格子振動となり、熱として散逸する。この散逸するエネルギーがターンオフ損失となる。
ところで、空乏層が伸びきらないうちに引き抜かれるキャリアによって散逸するエネルギーは、空乏層が伸びきったときに引き抜かれるキャリアによって散逸するエネルギーよりも小さい。これは、空乏層が伸びきっていないと、キャリアが空乏層を通過する際の電位差が小さいため、空乏層の電界から受ける仕事が少ないからである。
【０００９】
ミクロの観点で見ると以上のようになる。これを、デバイスの端子電圧というマクロの観点で見ると、コレクタ−エミッタ間電圧が上がり終わる前、すなわち上昇中に流れる電流の方が、上がり終わった後に流れる電流よりも、電圧と電流の積（電圧×電流）で表される損失に対する寄与が少ないということを意味する。以上のことから、後述するＩＥ効果によりエミッタ側に偏重したキャリア分布は、低電圧で引き抜かれるキャリアの割合が多く、オン電圧が同じであるという条件下では、コレクタ側偏重のキャリア分布よりもターンオフ損失が小さいということがわかる。
【００１０】
コレクタ側のキャリア濃度を下げるには、コレクタ層の総不純物量を下げればよい。これ自体は、特に困難なことではない。ただし、６００Ｖなどのように定格耐圧の低いＩＧＢＴでは、コレクタ層の総不純物量を下げるためには、製造工程中に、１００μｍ程度の厚さ、あるいはそれよりも薄いウェハを扱う必要があるため、生産技術上の困難が存在する。一方、エミッタ側のキャリア濃度を上げるメカニズムは、ＩＥ効果と呼ばれている。
【００１１】
ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。また、トレンチゲート構造において、隣り合うトレンチ間のメサ部に、ドリフト層よりも高濃度のｎ層を挿入したＣＳＴＢＴ構造や、ＩＥＧＴ（インジェクション  エンハンスメント  ゲート  トランジスタ）構造などが提案されている（例えば、特許文献３参照。）。一般に、トレンチ型におけるＩＥ効果の方がプレーナ型におけるＩＥ効果よりも大きい。
【００１２】
ＩＥ効果については、その本質が議論され、報告されている。よく描かれるＩＧＢＴの等価回路は、ＭＯＳＦＥＴ（金属−酸化膜−半導体構造を有する絶縁ゲート型電界効果トランジスタ）とバイポーラトランジスタの組み合わせである。しかし、実際のデバイス動作を考えると、図２０に示す等価回路のように、ＭＯＳＦＥＴ５１とｐｎｐバイポーラトランジスタ５２とｐｉｎダイオード５３の組み合わせであると考えられる。
【００１３】
図２１は、プレーナ型ＩＧＢＴの要部の構成を示す断面図である。図２１において、符号５４はｐｎｐバイポーラトランジスタ領域（以下、ｐｎｐ−ＢＪＴ領域とする）であり、符号５５はｐｉｎダイオード領域である。また、図２１において、実線の矢印は電子電流の流れを表し、点線の矢印はホール電流の流れを表す。なお、本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎ＋またはｐ＋の領域（層を含む）は、それぞれ「＋」が付されていないｎまたはｐの領域（層を含む）よりも高不純物濃度であることを意味する。さらに、ｎ＋＋領域（層を含む）は、ｎ＋領域（層を含む）よりも高不純物濃度であることを意味する。
【００１４】
図２１に示すように、電子は、ＭＯＳ部の表面のｎ＋＋領域５６から、ｎ＋＋領域５６を囲むｐ層５７の表面のｎ＋反転層５８と、ｎ−ドリフト層５９の表面のｎ＋電子蓄積層６０を経由して、裏面のｐコレクタ層６１に向かって流れる。この電子電流の一部は、ｐｎｐ−ＢＪＴ領域５４のベース電流となる。ｐｎｐ−ＢＪＴ領域５４では、ｐアノード層６１から拡散またはドリフトによって流れてきたホールがｐ層５７に流れ込むだけであり、そのｐｎ接合部は、若干逆バイアスされている。従って、そのｐｎ接合部付近のｎ−ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて低い。
【００１５】
一方、ｐｉｎダイオード領域５５のｎカソードは、ｎ−ドリフト層５９の表面のｎ＋電子蓄積層６０である。このｎ＋／ｎ−接合は、若干順バイアスされているので、ｎ−ドリフト層５９中に電子が注入される。大電流時には、電子濃度は、ｎ−ドリフト層５９のドーピング濃度よりも遥かに高くなる（高注入状態）。そして、電荷中性条件を満たすため、電子と同じ濃度のホールも存在する。従って、ｎ＋／ｎ−接合付近のｎ−ドリフト層５９中の少数キャリア、すなわちホールの濃度は、極めて高い。
【００１６】
ＩＧＢＴにおいて、エミッタ側偏重の最適キャリア分布を実現するためには、ｐｎｐ−ＢＪＴ領域を減らして、ｐｉｎダイオード領域を増やすことが重要である。また、ｎ＋／ｎ−順バイアス量を増やして、電子注入を促進することが非常に重要である。これまで提案されたＩＥ効果を有する構造では、ｐｉｎダイオード領域の比率を増やすと同時に、ｎ＋／ｎ−順バイアスの増加も実現されている。
【００１７】
ところで、プレーナ構造において、セルピッチに占めるｐベースの比率が小さくなると、オン電圧が低減する。これは、ｐｉｎダイオード領域の比率が大きくなることに加えて、表面付近での横方向電流密度が高くなり、電圧降下が大きくなることによって、ｎ＋／ｎ−接合の順バイアスが大きくなる効果が大きいと考えられる。ｎ＋／ｎ−接合の順バイアスが大きくなる理由は、ｎ＋層は低抵抗であるため、その電位がエミッタ電位（カソード電位）に等しいが、ｎ−層は高抵抗であるため、その電位が大電流により持ち上がるからである。
【００１８】
同様に、トレンチ構造において、ｐｎｐ−ＢＪＴ領域の比率を減らすことによって、ＩＥ効果を高めることができる。ｐｎｐ−ＢＪＴ領域の比率を減らすには、例えば一部のメサ部において、ｐベース領域をフローティング状態とすればよい。また、トレンチを深くして、トレンチ底部をｐｎ接合から離すことによっても、ＩＥ効果が大きくなる。さらに、メサ部の幅を狭くすることによっても、ＩＥ効果が大きくなる。これらは、いずれの場合も、メサ部を流れるホール電流密度が大きくなり、電圧降下によるｎ＋／ｎ−順バイアスが強くなるためと考えられる。
【００１９】
ここで、ドリフト層のドーピング濃度をＮｄとし、ｎ＋／ｎ−接合にかかる順バイアスをＶｎとすると、ｎ＋／ｎ−接合のｎ−層側の電子濃度ｎは、次式で表される。ただし、ｋはボルツマン定数であり、Ｔは絶対温度である。
ｎ＝Ｎｄ＊ｅｘｐ（Ｖｎ／ｋＴ）
上記式より明らかなように、ｎ＋／ｎ−接合に印加される順バイアスに応じて、カソード側の電子濃度ｎは、指数関数的に増大する。順バイアス量を増やす手段として、上述したように、大電流による電圧降下を利用するものがある。また、上記特許文献１〜３に記載されているように、ｎ＋濃度を増やすことによっても、順バイアス量を増やすことができる。ただし、特許文献１に記載されているＨｉＧＴ構造は、プレーナ構造であるため、表面側のｎ＋バッファ層の濃度が高すぎると、順耐圧が大きく低下してしまう。
【００２０】
一方、特許文献３に記載されているＣＳＴＢＴ構造では、表面側のｎ＋バッファ層は、トレンチゲート酸化膜により挟まれており、そのゲート酸化膜を介してポリシリコン電位へと続いている。そのため、順電圧保持時、すなわちブロッキングモード時には、表面側のｎ＋バッファ層は、ｐｎ接合だけでなく、両側のトレンチゲート酸化膜との境界からも空乏化するので、低い順バイアスで完全に空乏化する。従って、表面側のｎ＋バッファ層は高濃度であるにもかかわらず、その内部の電界は緩和されている。順バイアスをさらに上げても、トレンチ間のメサ部の電界が緩和されていることによって、局所的なピーク電界が現れにくい。
【００２１】
これは、一様、かつ単一の導電型層よりなるドリフト層の代わりに、不純物濃度を高めた縦形層状のｎ型領域と縦形層状のｐ型領域を交互に繰り返し接合した並列ｐｎ構造をドリフト部に備える超接合構造のＭＯＳＦＥＴの原理にも通ずるものである。このように、ＣＳＴＢＴ構造は、ＩＥ効果を高めつつも、順耐圧が低下しにくいという特性を有する。表面側のｎ＋バッファ層は、ｎ−ドリフト層との間に拡散電位を作り、ホールにとっての電位障壁となるので、ドリフト層中のホール濃度が上昇する。
【００２２】
もう一つの説明として、表面側のｎ＋バッファ層とｎ−層との間が順バイアスされるので、ｎ＋層から電子が注入されるからであるということができる。つまり、ｎ＋／ｎ−接合において、ｎ＋層が高濃度であれば、電子注入効率が向上するので、ｎ＋層に入るホール電流に対して、ｎ−層に注入される電子電流の比率が大きくなる。ホールがｎ＋層中を少数キャリアとして拡散して流れるためには、ｎ＋／ｎ−接合が順バイアスされる必要がある。ｎ＋層濃度が高いほど、熱平衡状態における少数キャリアとしてのホール濃度が小さいため、同じホール電流を流すためには、より高い順バイアス量が必要となる。順バイアス量が大きいと、ｎ−層に流れ込む電子電流が増えるので、電子濃度が増える。この第２の説明は、物理的には、先の第１の説明を言い換えたものである。
【００２３】
上述したように、従来のＩＧＢＴでも、ＩＥ効果によるエミッタ側に偏重したキャリア分布が実現されている。しかしながら、オン電圧−ターンオフ損失のトレードオフを最適化するには、オン状態におけるカソード側のキャリア濃度をさらに高くする必要がある。つまり、従来のＩＧＢＴでは、ＩＥ効果がまだ不十分である。ＣＳＴＢＴ構造やＩＥＧＴ構造のように、トレンチゲート構造を採用したものでもトレードオフ特性が向上しているが、それでもなお、さらなる微細化によって特性を改善することができる余地がある。
【００２４】
しかし、トレンチ構造の製造プロセスは、プレーナ構造の製造プロセスに比べて、長く、複雑である。そのため、トレンチ型デバイスの良品率は、プレーナ型デバイスの良品率よりも低い。従って、トレンチ型デバイスの製品コストは高い。それにもかかわらず、特性の向上を図るため、より一層の微細化を進めると、製造コストはさらに高くなってしまう。なお、トレンチゲート構造では、トレンチ底部に電界が集中しやすく、アバランシェ降伏を起こしやすいため、オン電圧−耐圧のトレードオフが悪化しやすい。  また、構造上、ゲートをエミッタに対して負電位にした場合に、トレンチ底部の電界強度が増し、さらに耐圧が劣化してしまうという問題を抱えている。
【００２５】
上述した問題点を解消するため、従来よりもＩＥ効果の大きい半導体装置、すなわちオン電圧−ターンオフ損失トレードオフが最適化され、また、電圧保持時に、局所的な電界集中を防ぐことによって、オン電圧−耐圧のトレードオフの悪化を招くことのない半導体装置およびその製造方法が特許文献４に記載されている。
図２２は、特許文献４に記載された半導体装置の一例の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は要部斜視図である。同図（ｂ）では各半導体層を示した。
【００２６】
ｎ−半導体基板１上に中央部に開口部５がある酸化膜４を形成し、ポリシリコン層６５を用いて酸化膜４で囲まれたｎ＋半導体層６６を形成する。このｎ＋半導体層６６はｎ＋バッファ層となる。このｎ＋半導体層６６上にゲート酸化膜１０を形成し、中央部にゲート電極１２となるポリシリコン層１１を形成する。このポリシリコン層１１をマスクにｐベース層１３とｎ＋＋エミッタ層１４をボロンとリンのイオン注入で形成する。表面を層間絶縁膜１６で被覆し、この層間絶縁膜１６と酸化膜１０にコンタクトホール１７を形成しｐ＋ベース層１３とｎ＋＋エミッタ層１４に接するエミッタ電極１８を形成する。ｎ−半導体基板１の裏面１９にｐコレクタ層２０を形成しその上にコレクタ電極２１を形成してＩＧＢＴが完成する。
【特許文献１】特開２００３−３４７５４９号公報
【特許文献２】特表２００２−５３２８８５号公報
【特許文献３】特開平８−３１６４７９号公報
【特許文献４】特開２００６−２３７５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかし、前記の特許文献４の図２２の構造では、ポリシリコン層６５で形成したｎ＋半導体層６６（この中にはｎ＋＋ソース層１４、ｐ＋ベース層１３およびｎ＋バッファ層６７が形成される）の結晶性が良くないために、結晶欠陥によるライフタイムの低下が生じる。そのため、このｎ＋半導体層６６でのキャリアの再結合が大きくなり漏れ電流が増大する。また、ｎ＋半導体層６６内の抵抗が大きくなりオン電圧が大きくなる。また、特許文献４ではｎ＋半導体層６６を単結晶層で形成することも記載されているが具体的な形成方法は示されていない。
【００２８】
例えば、単結晶層をエピタキシャル成長層で形成した場合、酸化膜上のエピタキシャル成長層には結晶欠陥が生じるのでライフタイムの低下を招き、漏れ電流およびオン電圧が増大する。
この発明の目的は、前記の課題を解決して、半導体層（エピタキシャル層）の結晶性を良好にして、漏れ電流の減少とオン電圧の低減を図ることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２９】
前記の目的を達成するために、第１導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記半導体基板の開口部と前記絶縁膜上に前記半導体基板より高い不純物濃度を有する第１導電型のエピタキシャル成長層を形成する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
また、第１導電型の半導体基板上に開口部を有する絶縁膜を形成する工程と、前記絶縁膜は、側壁と該側壁より薄い部分を有し、前記半導体基板の開口部と前記絶縁膜の薄い部分上に前記半導体基板より高い不純物濃度を有する第１導電型のエピタキシャル成長層を前記側壁より高く形成する工程と、前記側壁をストッパとして前記エピタキシャル成長層を研削し平坦化する工程と、該エピタキシャル成長層にレーザ光を照射してレーザアニールする工程とを有する製造方法とする。
【００３０】
また、前記レーザ光のエネルギーが３Ｊ／ｃｍ２〜６Ｊ／ｃｍ２であるとよい。
また、前記レーザ光の照射がスポットであり、該レーザ光のスポットを所定時間照射し、照射した箇所が重なるように次の箇所に移動してレーザ光を照射し、隣接するスポットの重なる箇所の割合をスポット面積の６０％以上とするとよい。
【発明の効果】
【００３１】
この発明によれば、酸化膜上に形成され、バッファ層やベース層を有するエピタキシャル成長層をレーザアニールすることで結晶欠陥を消滅させ、半導体装置（ＩＧＢＴやＭＯＳＦＥＴなど）の漏れ電流とオン電圧（オン抵抗）を低減することができる。
レーザアニールにおいて、レーザエネルギ量を３Ｊ／ｃｍ２〜６Ｊ／ｃｍ２とすることで漏れ電流を大幅（４０％程度）に低減できる。
【００３２】
また、レーザ光のスポットの重なり量を６０％以上とすることで、初期値（レーザアニール前の値）に対して漏れ電流を５０％程度減少させることができる。
【発明を実施するための最良の形態】
【００３３】
実施の形態を以下の実施例で説明する。尚、下記の説明において、従来構造と同一部位には同一符号を付した。
【実施例１】
【００３４】
図１〜図１２は、この発明の第１実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。この断面図は１セルの断面を示す。
図１において、ｎ−半導体基板１上に絶縁膜（例えば酸化膜２）を形成する。
図２において、セル周辺部となる酸化膜２を側壁３として残してその他の箇所の酸化膜２を除去する。
【００３５】
図３において、ｎ−半導体基板１上に絶縁膜（例えば酸化膜４）を形成し、中央部に開口部５を形成する。
図４において、開口部５上からエピタキシャル成長させ、酸化膜４上に横方向のエピタキシャル成長させて、ｎ−半導体基板１より高濃度のｎ＋エピタキシャル成長層６（未拡散層がｎ＋バッファ層となる）を半導体層として酸化膜の側壁３の高さ（例えば１μｍ程度）より高く形成する。このとき、ｎ＋エピタキシャル成長層６には結晶欠陥７が発生する。
【００３６】
図５において、酸化膜の側壁３をストッパとしてｎ＋エピタキシャル成長層６を研削・平坦化処理して、例えば、厚さを１μｍ程度にする。
図６において、ｎ＋エピタキシャル成長層６にレーザ光８を照射してレーザアニールすることで結晶欠陥７を消滅させ結晶欠陥７のないｎ＋エピタキシャル成長層９とする。
図７において、ｎ＋エピタキシャル成長層９上に絶縁膜（ゲート酸化膜１０）を形成し、このゲート酸化膜１０上にゲート電極１２となるポリシリコン層１１を形成する。
【００３７】
図８において、中央部のゲート電極１２となるポリシリコン層１１を残し両側を除去してゲート電極１２を形成する。このとき開口部５よりゲート電極１２の幅を広くする。
図９において、ゲート電極１２であるポリシリコン層１１をマスクとしてｐ＋ベース層１３を酸化膜４に接するようにボロンのイオン注入で形成し、このｐ＋ベース層１３の表面層にゲート電極１２であるポリシリコン層１１をマスクにｎ＋＋エミッタ層１４をリンのイオン注入で形成し、さらにｐ＋ベース層１３およびｎ＋＋エミッタ層１４とに接するようにｐ＋＋コンタクト層１５を図示しないレジストをマスクにボロンのイオン注入で形成する。このときｐ＋ベース層１３は酸化膜１３と接するようにして、ｎ−半導体基板１には接しないようにする。接するとｐｎダイオードが形成されて素子として動作しなくなる。
【００３８】
このとき図９ではｐ＋ベース層１３とｐ＋＋コンタクト層１５は酸化膜４に接しているが、図１３に示すようにｐ＋ベース層１３を酸化膜４に接しないように形成し、そのｐ＋ベース層１３の表面層にｎ＋＋エミッタ層１４を形成し、このｎ＋＋エミッタ層１４に接するようにｐ＋＋コンタクト層１５を形成してもよい。
図１０において、表面に層間絶縁膜１６を形成し、層間絶縁膜１６とゲート酸化膜１０にコンタクトホール１７を形成する。
【００３９】
図１１において、コンタクトホール１７を介してｎ＋＋エミッタ層１４とｐ＋＋コンタクト層１５に接するエミッタ電極１８を層間絶縁膜１６上に形成する。
図１２において、ｎ−半導体基板１の裏面側を研削して厚みを薄くした後、研削した裏面１９にｐ＋コレクタ層２０を形成し、そのｐ＋コレクタ層２０上にコレクタ電極２１を形成してＦＳ（フィールド  ストップ）型のＩＧＢＴが完成する。
【００４０】
前記の図２の工程において、ｎ＋エピタキシャル層６の研削・平坦化のときにストッパの働きをする酸化膜の側壁３は必ずしも形成する必要はない。その場合、図５の工程ではｎ＋エピタキシャル成長層６の研削・平坦化した後の厚さは、研削・平坦化する時間などを管理して決めればよい。
図１４は、レーザエネルギー量と漏れ電流（規格化）の関係を示す図である。
【００４１】
エネルギー量が不足であると結晶欠陥が修復されず消滅しないために、漏れ電流は大きい。また、エネルギー量が過剰であると、このエネルギーによりｎ＋エピタキシャル成長層の結晶欠陥が修復される（消滅する）割合より再度結晶欠陥が発生する割合が優位になって漏れ電流は増大する。
実験の結果、このレーザエネルギー量は３Ｊ／ｃｍ２〜６Ｊ／ｃｍ２の範囲で漏れ電流が大幅に低減する。また、図示しないがオン電圧も低減する。
【００４２】
また、図１５に示すように、レーザ光照射を重ね合わせる量（重なり量：オーバーラップ量）を多くすると結晶欠陥が修復（消滅）する割合が増大する。
図１６は、レーザ光のスポットの重なり量と漏れ電流（規格化）の関係を示す図である。レーザアニールにおいては、レーザ光の照射はスポット２２（例えば、幅が０．５ｍｍで長さが２ｍｍ程度の長方形をしている）であり、所定時間（例えばμｓのオーダ）照射した後、このスポット２２を幅方向に重なるように照射する次の位置（スポット２３）にずらして移動する。１スキャン終わったところでスポット２２の長手方向にずらしてまた横方向へスポット２２を移動させてスキャンする。長手方向の重なりは０．３ｍｍ程度である。
【００４３】
このようにスポット２２を順次一部重なるように移動させ（スポット２３）ながらレーザ光を照射してレーザアニールを行う。このスポット２２、２３の幅方向の重なる箇所の面積の割合（重なる箇所の面積Ｓ２をスポット面積Ｓ１で割った値を百分率で表したもので重なり量２４のこと）を６０％以上とすることで漏れ電流を５０％程度低減できる。勿論、オン電圧の低減にも効果がある。
【００４４】
重なり量２４を増やすことで、ｎ＋エピタキシャル成長層６の温度が高くなり、結晶欠陥７が正常な結晶に修復される（戻る）割合は大きくなる。しかし、重なり量２４が６０％以上になると漏れ電流が初期値の５０％のレベルで一定になるのは、重なり量が６０％でｎ＋エピタキシャル層６内の結晶欠陥７が消滅し正常な結晶に戻ったためと推測される。
【００４５】
前記のように、ｎ＋エピタキシャル成長層６に発生した結晶欠陥７をレーザ光８の照射によるレーザアニールで消滅させることにより漏れ電流の小さな半導体装置とすることができる。また、図示しないがオン電圧を低減させることができる。
またレーザ光源としては、ＹＡＧレーザやエキシマレーザなどが所定のエネルギー量が得易いということで好適である。
【実施例２】
【００４６】
図１７は、この発明の第２実施例の半導体装置の構成図であり、同図（ａ）は要部断面図、同図（ｂ）は要部斜視図である。この構造は特許文献４の図２０の従来構造と基本的に同じであるが、違うのはレーザ光８の照射（レーザアニール）により半導体層（ｎ＋エピタキシャル成長層６）の結晶欠陥７を消滅させている点である。
ｎ−半導体基板１上に酸化膜４を形成し、酸化膜４の中央部に開口部５が形成され、セル周辺部に酸化膜の側壁３を形成する。開口部５上と酸化膜４、３に囲まれた箇所にレーザアニールされたｎ＋エピタキシャル成長層９を形成する。酸化膜４上のｎ＋エピタキシャル成長層９に酸化膜４に接するようにｐ＋ベース層を形成し、このｐ＋ベース層１３の表面層にｎ＋＋エミッタ層１４を形成し、さらにｎ＋＋エミッタ層１４とｐ＋ベース層１３と酸化膜４にそれぞれ接するようにｐ＋＋コンタクト層１５を形成する。ｐ＋ベース層１４が形成されないｎ＋エピタキシャル成長層９はｎ＋バッファ層９ａとなる。ｎ＋＋エミッタ層１４とｎ＋エピタキシャル成長層９に挟まれたｐ＋ベース層１３上にはゲート酸化膜１０を介してゲート電極１２を形成する。図ではｎ＋＋エミッタ層１４の一部上とｐ＋ベース層１３上とｎ＋エピタキシャル成長層９上にゲート酸化膜１０を形成している。ゲート電極１２の表面に層間絶縁膜１６を形成する。層間絶縁膜１６とゲート酸化膜１０にコンタクトホール１７を形成し、ｎ＋＋エミッタ層１４とｐ＋＋コンタクト層１５に接するようにエミッタ電極１８を形成する。
【００４７】
ｎ−半導体基板１の裏面１９にｐ＋層（ｐ＋コレクタ層２０）を形成すると図１５のようなＩＧＢＴとなり、ｎ＋層（ｎ＋ドレイン層）を形成すると図示しないＭＯＳＦＥＴとなる。どちらの場合も結晶欠陥７のあるｎ＋エピタキシャル成長層６をレーザアニールして結晶欠陥７を消滅させたｎ＋エピタキシャル成長層９とすることで漏れ電流とオン電圧（オン抵抗）を減少させることができる。特に、ＩＧＢＴの場合には少数キャリアの注入により伝導度変調が起こるので、ｎ＋エピタキシャル成長層６内の結晶欠陥７を消滅させることは伝導度変調を起こすキャリア量を増やすのでオン電圧の低減効果は大きい。これは、以下の第３、第４実施例の場合も同様のことが言える。
【実施例３】
【００４８】
図１８は、この発明の第３実施例の半導体装置の要部断面図である。図１７と違うのは、ｐ＋ベース層１３がｎ＋エピタキシャル成長層９の表面層に形成され、このｐ＋ベース層１３の表面層にｎ＋＋エミッタ層１４が形成されている点である。この構造の場合も、レーザアニールにより結晶欠陥７のないｎ＋エピタキシャル成長層９としているので漏れ電流とオン電圧を減少させることができる。
【実施例４】
【００４９】
図１９は、この発明の第４実施例の半導体装置の要部断面図である。図１７と違うのは、酸化膜の側壁３が形成されていない点である。この構造の場合も、レーザアニールにより結晶欠陥７のないｎ＋エピタキシャル成長層９としているので漏れ電流とオン電圧を減少させることができる。
【図面の簡単な説明】
【００５０】
【図１】この発明の第１実施例の半導体装置の要部製造工程断面図
【図２】図１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図３】図２に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図４】図３に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図５】図４に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図６】図５に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図７】図６に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図８】図７に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図９】図８に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図１０】図９に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図１１】図１０に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図１２】図１１に続く、この発明の第１実施例の半導体装置の要部製造工程断面図
【図１３】ｐ＋ベース層が下部の酸化膜に接続しない場合の図
【図１４】レーザエネルギー量と漏れ電流（規格化）の関係を示す図
【図１５】レーザ光のスポットを重ね合わせた図
【図１６】レーザ光のスポットの重なり量と漏れ電流（規格化）の関係を示す図
【図１７】この発明の第２実施例の半導体装置の構成図であり、（ａ）は要部断面図、（ｂ）は要部斜視図
【図１８】この発明の第３実施例の半導体装置の要部断面図
【図１９】この発明の第４実施例の半導体装置の要部断面図
【図２０】ＩＧＢＴの等価回路を示す図
【図２１】プレーナ型ＩＧＢＴの要部の構成を示す断面図
【図２２】従来の半導体装置の一例の構成図であり、（ａ）は要部断面図、（ｂ）は要部斜視図
【符号の説明】
【００５１】
１    ｎ−半導体基板
２    酸化膜
３    側壁
４    酸化膜
５    開口部
６    ｎ＋エピタキシャル成長層
７    結晶欠陥
８    レーザ光
９    ｎ＋エピタキシャル成長層（欠陥消滅）
９ａ  ｎ＋バッファ層
１０    ゲート酸化膜
１１    ポリシリコン層
１２    ゲート電極
１３    ｐ＋ベース層
１４    ｎ＋＋エミッタ層
１５    ｐ＋＋コンタクト層
１６    層間絶縁膜
１７    コンタクトホール
１８    エミッタ電極
１９    裏面
２０    ｐ＋コレクタ層
２１    コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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