(57)【要約】【課題】パワーオンリセットパルスが発生しなかった場合、または、入力されなかった場合であっても、制御対象となる装置回路に、パワーオンリセットパルスを入力することのできるリセットパルス発生回路を提供する。【解決手段】リセットパルス発生回路が、パワーオンリセットパルスが入力されたことに応じて、装置回路用のパワーオンリセット信号である装置回路用パワーオンリセット信号を制御対象となる装置回路に出力し、装置回路に装置回路用パワーオンリセット信号を出力したか否かを示す情報を記憶しておき、装置回路に装置回路用パワーオンリセット信号を出力していない場合に、装置回路を制御する制御信号が入力された場合には、制御信号を装置回路用パワーオンリセット信号として装置回路に出力する。【選択図】図１
2008288950.tif 000002
【特許請求の範囲】
【請求項１】
電源の投入に応じて発生されるパワーオンリセット信号がパワーオンリセット信号入力端子に入力されたことに応じて、パワーオンリセット制御の対象である装置回路に接続されるリセット信号出力端子に、前記装置回路用のパワーオンリセット信号である装置回路用パワーオンリセット信号を出力するリセット信号発生回路であって、
前記リセット信号発生回路は、
前記装置回路用パワーオンリセット信号を出力したか否かを示す情報が記憶されており、該記憶されている情報を制御信号として制御出力端子に出力する記憶部と、
前記パワーオンリセット信号入力端子に接続される第１の入力端子と、前記制御出力端子に接続される第２の入力端子と、前記装置回路を制御する第１のパルス信号がパルス信号として入力されるパルス信号入力端子と、前記リセット信号出力端子に接続される出力端子とを有する出力制御回路と、
を有し、
前記出力制御回路が、
前記パワーオンリセット信号が入力されたことに応じて、前記パワーオンリセット信号を前記装置回路用パワーオンリセット信号として前記リセット信号出力端子に出力し、
前記制御信号が前記装置回路用パワーオンリセット信号を出力していないことを示す場合に、前記パルス信号が入力されたことに応じて、前記パルス信号を前記装置回路用パワーオンリセット信号として前記リセット信号出力端子に出力する、
ことを特徴とするリセット信号発生回路。
【請求項２】
前記記憶部が入力端子を有しており、
前記記憶部が、前記記憶部の入力端子に前記装置回路用パワーオンリセット信号がリセット信号出力完了信号として入力されたことに応じて、前記情報を、前記前記装置回路用パワーオンリセット信号を出力したことを示すように更新する、
ことを特徴とする請求項１に記載のリセット信号発生回路。
【請求項３】
前記リセット信号発生回路が第１のゲート回路を有し、
前記第１のゲート回路の一方の入力端子が前記リセット信号出力端子に接続され、
前記第１のゲート回路の他端の入力端子が前記パワーオンリセット信号入力端子に接続され、
前記第１のゲート回路の出力端子が前記記憶部の入力端子に接続され、
前記第１のゲート回路が、
前記装置回路用パワーオンリセット信号またはパワーオンリセット信号が入力されたことに応じて、前記リセット信号出力完了信号を出力する
ことを特徴とする請求項２に記載のリセット信号発生回路。
【請求項４】
前記記憶部が、
前記電源の投入後において、
前記電源の電源電圧に基づいて、前記記憶する情報として、前記装置回路用パワーオンリセット信号を出力していないことを示すように記憶される、
ことを特徴とする請求項１から請求項３に記載のリセット信号発生回路。
【請求項５】
前記記憶部が、
第１の否定的論理積回路と、
第２の否定的論理積回路と、
から構成され、
前記第１の否定的論理積回路の一方の入力端子が電源に接続され、
前記第１の否定的論理積回路の出力端子が前記記憶部の制御出力端子であり、
前記第１の否定的論理積回路の他方の入力端子が前記第２の否定的論理積回路の出力端子に接続され、
前記第２の否定的論理積回路の一方の入力端子が前記記憶部の入力端子であり、
前記第２の否定的論理積回路の他方の入力端子が、前記第１の否定的論理積回路の出力端子に接続される、
ことを特徴とする請求項１から請求項４に記載のリセット信号発生回路。
【請求項６】
前記第１の否定的論理積回路が、
第１のＰＭＯＳトランジスタと、
第２のＰＭＯＳトランジスタと、
第１のＮＭＯＳトランジスタと、
第２のＮＭＯＳトランジスタと、
から構成され、
前記第２の否定的論理積回路が、
第３のＰＭＯＳトランジスタと、
第４のＰＭＯＳトランジスタと、
第３のＮＭＯＳトランジスタと、
第４のＮＭＯＳトランジスタと、
から構成され、
前記第１のＰＭＯＳトランジスタのゲート端子と、前記第２のＮＭＯＳトランジスタのゲート端子とが、前記第１の否定的論理積回路の一方の入力端子に接続され、
前記第２のＰＭＯＳトランジスタのゲート端子と、前記第１のＮＭＯＳトランジスタのゲート端子とが、前記第１の否定的論理積回路の他方の入力端子に接続され、
前記第１のＰＭＯＳトランジスタのドレイン端子と、前記第２のＰＭＯＳトランジスタのドレイン端子と、前記第１のＮＭＯＳトランジスタのドレイン端子とが、前記第１の否定的論理積回路の出力端子に接続され、
前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのソース端子とが電源に接続され、
前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、
前記第２のＮＭＯＳトランジスタのソース端子が接地され、
前記第３のＰＭＯＳトランジスタのゲート端子と、前記第４のＮＭＯＳトランジスタのゲート端子とが、前記第２の否定的論理積回路の一方の入力端子に接続され、
前記第４のＰＭＯＳトランジスタのゲート端子と、前記第３のＮＭＯＳトランジスタのゲート端子とが、前記第２の否定的論理積回路の他方の入力端子に接続され、
前記第３のＰＭＯＳトランジスタのドレイン端子と、前記第４のＰＭＯＳトランジスタのドレイン端子と、前記第３のＮＭＯＳトランジスタのドレイン端子とが、前記第２の否定的論理積回路の出力端子に接続され、
前記第３のＰＭＯＳトランジスタのソース端子と前記第４のＰＭＯＳトランジスタのソース端子とが電源に接続され、
前記第３のＮＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、
前記第４のＮＭＯＳトランジスタのソース端子が接地される、
ことを特徴とする請求項５に記載のリセット信号発生回路。
【請求項７】
前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと、前記第３のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタとのトランジスタサイズが、
前記電源の投入後において、
前記電源の電源電圧に基づいて、記装置回路用パワーオンリセット信号を出力していないことを示す情報が前記記憶部に記憶されるように、予め設定されている、
ことを特徴とする請求項６に記載のリセット信号発生回路。
【請求項８】
前記出力制御回路が、
第２のゲート回路と、
第３のゲート回路と、
から構成されており、
前記第２のゲート回路の一方の入力端子が前記出力制御回路のパルス信号入力端子であり、
前記第２のゲート回路の他方の入力端子が前記出力制御回路の第２の入力端子であり、
前記第２のゲート回路の出力端子が前記第３のゲート回路の一方の入力端子に接続され、
前記第３のゲート回路の一方の入力端子が前記出力制御回路の第１の入力端子であり、
前記第３のゲート回路の出力端子が前記リセット信号出力端子に接続されており、
前記第２のゲート回路が、
前記第２のゲート回路の他方の入力端子から入力された前記制御信号が、前記装置回路用パワーオンリセット信号を出力していないことを示す場合にのみ、前記第２のゲート回路の一方の入力端子から入力されたパルス信号を前記第２のゲート回路の出力端子に出力し、
前記第３のゲート回路が、
前記第３のゲート回路の一方の入力端子に前記第２のゲート回路を介して入力されたパルス信号、または、前記第３のゲート回路の他方の入力端子に入力された前記パワーオンリセット信号を、前記第３のゲート回路の出力端子に前記装置回路用のパワーオンリセット信号として出力する
ことを特徴とする請求項１から請求項７に記載のリセット信号発生回路。
【請求項９】
前記リセット信号発生回路が第４のゲート回路を有しており、
前記第４のゲート回路の一方の入力端子に前記第１のパルス信号が入力され、
前記第４のゲート回路の他方の入力端子に前記装置回路を制御する第２のパルス信号が入力され、
前記第４のゲート回路の出力端子が前記パルス信号入力端子に接続され、
前記第４のゲート回路が、
前記第４のゲート回路の一方の入力端子から入力された第１のパルス信号、または、前記第４のゲート回路の他方の入力端子から入力された第２のパルス信号を、前記パルス信号として前記第４のゲート回路の出力端子に出力する、
ことを特徴とする請求項１から請求項８に記載のリセット信号発生回路。
【請求項１０】
前記装置回路が半導体記憶装置であり、
前記第１のパルス信号または前記第２のパルス信号が、モード設定信号（ＭＲＳ）またはプリチャージオール信号（ＰＡＬＬ）である、
ことを特徴とする請求項１から請求項９に記載のリセット信号発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、システムをリセットするためのリセットパルスを出力するリセットパルス発生回路に関し、特に、パワーオンリセット制御の対象である装置回路に、パワーオンリセットパルスを出力するリセットパルス発生回路に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの半導体集積回路には、デジタル回路の部分にフリップフロップなどの順序回路が用いられている。このフリップフロップは、電源投入直後には出力信号の電圧が不定であるので、正常に動作させるために必ずリセットを行う必要がある。
【０００３】
従来、上述のリセット動作を自動的に行うため、電源の投入を検出してパワーオンリセットパルスを発生するパワーオンリセット回路が用いられている。このようなパワーオンリセット回路として、例えば特許文献１に記載された従来技術が知られている。
このパワーオンリセット回路が発生するパワーオンリセットパルスが、リセット信号としてフリップフロップのリセット端子に入力されることにより、フリップフロップの電源投入後におけるリセットが行われている。
【特許文献１】特開平１０−１４５２０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、パワーオン検知回路により発行されるリセットパルスは、電源立上げ時の状態（パワーオンスルーレート等）により、リセットパルスが出ない、または、必要十分なリセットパルス幅が出ない事が起こり得る。
【０００５】
この場合、DRAM内に多数存在するフリップフロップのリセットがかからず、予期せぬ状態にモード設定され（テストモードエントリ等）、通常の動作に悪影響、または誤動作に至るケースがある。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、パワーオンリセットパルスが発生しなかった場合、または、入力されなかった場合であっても、制御対象となる装置回路に、パワーオンリセットパルスを入力することのできるリセットパルス発生回路を提供する事である。
【課題を解決するための手段】
【０００７】
この発明は上述した課題を解決するためになされたもので、請求項１に記載の発明は、電源の投入に応じて発生されるパワーオンリセット信号がパワーオンリセット信号入力端子に入力されたことに応じて、パワーオンリセット制御の対象である装置回路に接続されるリセット信号出力端子に、前記装置回路用のパワーオンリセット信号である装置回路用パワーオンリセット信号を出力するリセット信号発生回路であって、前記リセット信号発生回路は、前記装置回路用パワーオンリセット信号を出力したか否かを示す情報が記憶されており、該記憶されている情報を制御信号として制御出力端子に出力する記憶部と、前記パワーオンリセット信号入力端子に接続される第１の入力端子と、前記制御出力端子に接続される第２の入力端子と、前記装置回路を制御する第１のパルス信号がパルス信号として入力されるパルス信号入力端子と、前記リセット信号出力端子に接続される出力端子とを有する出力制御回路と、を有し、前記出力制御回路が、前記パワーオンリセット信号が入力されたことに応じて、前記パワーオンリセット信号を前記装置回路用パワーオンリセット信号として前記リセット信号出力端子に出力し、前記制御信号が前記装置回路用パワーオンリセット信号を出力していないことを示す場合に、前記パルス信号が入力されたことに応じて、前記パルス信号を前記装置回路用パワーオンリセット信号として前記リセット信号出力端子に出力する、ことを特徴とするリセット信号発生回路である。
【０００８】
請求項２に記載の発明は、前記記憶部が入力端子を有しており、前記記憶部が、前記記憶部の入力端子に前記装置回路用パワーオンリセット信号がリセット信号出力完了信号として入力されたことに応じて、前記情報を、前記前記装置回路用パワーオンリセット信号を出力したことを示すように更新する、ことを特徴とする請求項１に記載のリセット信号発生回路である。
【０００９】
請求項３に記載の発明は、前記リセット信号発生回路が第１のゲート回路を有し、前記第１のゲート回路の一方の入力端子が前記リセット信号出力端子に接続され、前記第１のゲート回路の他端の入力端子が前記パワーオンリセット信号入力端子に接続され、前記第１のゲート回路の出力端子が前記記憶部の入力端子に接続され、前記第１のゲート回路が、前記装置回路用パワーオンリセット信号またはパワーオンリセット信号が入力されたことに応じて、前記リセット信号出力完了信号を出力することを特徴とする請求項２に記載のリセット信号発生回路である。
【００１０】
請求項４に記載の発明は、前記記憶部が、前記電源の投入後において、前記電源の電源電圧に基づいて、前記記憶する情報として、前記装置回路用パワーオンリセット信号を出力していないことを示すように記憶される、ことを特徴とする請求項１から請求項３に記載のリセット信号発生回路である。
【００１１】
請求項５に記載の発明は、前記記憶部が、第１の否定的論理積回路と、第２の否定的論理積回路と、から構成され、前記第１の否定的論理積回路の一方の入力端子が電源に接続され、前記第１の否定的論理積回路の出力端子が前記記憶部の制御出力端子であり、前記第１の否定的論理積回路の他方の入力端子が前記第２の否定的論理積回路の出力端子に接続され、前記第２の否定的論理積回路の一方の入力端子が前記記憶部の入力端子であり、前記第２の否定的論理積回路の他方の入力端子が、前記第１の否定的論理積回路の出力端子に接続される、ことを特徴とする請求項１から請求項４に記載のリセット信号発生回路である。
【００１２】
請求項６に記載の発明は、前記第１の否定的論理積回路が、第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、から構成され、前記第２の否定的論理積回路が、第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第３のＮＭＯＳトランジスタと、第４のＮＭＯＳトランジスタと、から構成され、前記第１のＰＭＯＳトランジスタのゲート端子と、前記第２のＮＭＯＳトランジスタのゲート端子とが、前記第１の否定的論理積回路の一方の入力端子に接続され、前記第２のＰＭＯＳトランジスタのゲート端子と、前記第１のＮＭＯＳトランジスタのゲート端子とが、前記第１の否定的論理積回路の他方の入力端子に接続され、前記第１のＰＭＯＳトランジスタのドレイン端子と、前記第２のＰＭＯＳトランジスタのドレイン端子と、前記第１のＮＭＯＳトランジスタのドレイン端子とが、前記第１の否定的論理積回路の出力端子に接続され、前記第１のＰＭＯＳトランジスタのソース端子と前記第２のＰＭＯＳトランジスタのソース端子とが電源に接続され、前記第１のＮＭＯＳトランジスタのソース端子と前記第２のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第２のＮＭＯＳトランジスタのソース端子が接地され、前記第３のＰＭＯＳトランジスタのゲート端子と、前記第４のＮＭＯＳトランジスタのゲート端子とが、前記第２の否定的論理積回路の一方の入力端子に接続され、前記第４のＰＭＯＳトランジスタのゲート端子と、前記第３のＮＭＯＳトランジスタのゲート端子とが、前記第２の否定的論理積回路の他方の入力端子に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子と、前記第４のＰＭＯＳトランジスタのドレイン端子と、前記第３のＮＭＯＳトランジスタのドレイン端子とが、前記第２の否定的論理積回路の出力端子に接続され、前記第３のＰＭＯＳトランジスタのソース端子と前記第４のＰＭＯＳトランジスタのソース端子とが電源に接続され、前記第３のＮＭＯＳトランジスタのソース端子と前記第４のＮＭＯＳトランジスタのドレイン端子とが接続され、前記第４のＮＭＯＳトランジスタのソース端子が接地される、ことを特徴とする請求項５に記載のリセット信号発生回路である。
【００１３】
請求項７に記載の発明は、前記第１のＰＭＯＳトランジスタと、前記第２のＰＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタと、前記第４のＰＭＯＳトランジスタと、前記第３のＮＭＯＳトランジスタと、前記第４のＮＭＯＳトランジスタとのトランジスタサイズが、前記電源の投入後において、前記電源の電源電圧に基づいて、記装置回路用パワーオンリセット信号を出力していないことを示す情報が前記記憶部に記憶されるように、予め設定されている、ことを特徴とする請求項６に記載のリセット信号発生回路である。
【００１４】
請求項８に記載の発明は、前記出力制御回路が、第２のゲート回路と、第３のゲート回路と、から構成されており、前記第２のゲート回路の一方の入力端子が前記出力制御回路のパルス信号入力端子であり、前記第２のゲート回路の他方の入力端子が前記出力制御回路の第２の入力端子であり、前記第２のゲート回路の出力端子が前記第３のゲート回路の一方の入力端子に接続され、前記第３のゲート回路の一方の入力端子が前記出力制御回路の第１の入力端子であり、前記第３のゲート回路の出力端子が前記リセット信号出力端子に接続されており、前記第２のゲート回路が、前記第２のゲート回路の他方の入力端子から入力された前記制御信号が、前記装置回路用パワーオンリセット信号を出力していないことを示す場合にのみ、前記第２のゲート回路の一方の入力端子から入力されたパルス信号を前記第２のゲート回路の出力端子に出力し、前記第３のゲート回路が、前記第３のゲート回路の一方の入力端子に前記第２のゲート回路を介して入力されたパルス信号、または、前記第３のゲート回路の他方の入力端子に入力された前記パワーオンリセット信号を、前記第３のゲート回路の出力端子に前記装置回路用のパワーオンリセット信号として出力することを特徴とする請求項１から請求項７に記載のリセット信号発生回路である。
【００１５】
請求項９に記載の発明は、前記リセット信号発生回路が第４のゲート回路を有しており、前記第４のゲート回路の一方の入力端子に前記第１のパルス信号が入力され、前記第４のゲート回路の他方の入力端子に前記装置回路を制御する第２のパルス信号が入力され、前記第４のゲート回路の出力端子が前記パルス信号入力端子に接続され、前記第４のゲート回路が、前記第４のゲート回路の一方の入力端子から入力された第１のパルス信号、または、前記第４のゲート回路の他方の入力端子から入力された第２のパルス信号を、前記パルス信号として前記第４のゲート回路の出力端子に出力する、ことを特徴とする請求項１から請求項８に記載のリセット信号発生回路である。
【００１６】
請求項１０に記載の発明は、前記装置回路が半導体記憶装置であり、前記第１のパルス信号または前記第２のパルス信号が、モード設定信号（ＭＲＳ）またはプリチャージオール信号（ＰＡＬＬ）である、ことを特徴とする請求項１から請求項９に記載のリセット信号発生回路である。
【発明の効果】
【００１７】
本発明によれば、リセットパルス発生回路が、パワーオンリセットパルスが入力されたことに応じて、装置回路用のパワーオンリセット信号である装置回路用パワーオンリセット信号を制御対象となる装置回路に出力し、装置回路に装置回路用パワーオンリセット信号を出力したか否かを示す情報を記憶しておき、装置回路に装置回路用パワーオンリセット信号を出力していない場合に、装置回路を制御する制御信号が入力された場合には、制御信号を装置回路用パワーオンリセット信号として装置回路に出力することにより、パワーオンリセットパルスが発生されなかった場合であっても、または、パワーオンリセットパルスが入力されなかった場合であっても、確実に装置回路用パワーオンリセット信号を発生することができ、そのため、装置回路を確実にリセットすることが出来る、という効果を奏する。
【００１８】
また、本発明によれば、リセットパルス発生回路が、装置回路に装置回路用パワーオンリセット信号を出力したか否かを示す情報を記憶しており、装置回路に装置回路用パワーオンリセット信号を出力した後に制御信号が入力されたとしても、装置回路用パワーオンリセット信号を装置回路に出力しないため、装置回路には、１回の装置回路用パワーオンリセット信号のみが入力される、という効果を奏する。
また、本発明によれば、リセットパルス発生回路が、装置回路に１回の装置回路用パワーオンリセット信号のみを出力するようにしたことにより、イニシャライズ以外の動作にも使用される可能性のあるコマンドをリセット用として兼用する場合であっても、コマンド発行毎に装置回路の内部リセット動作が行われることがないので、このような装置回路の内部リセット動作に伴う消費電流の増加を防止することができる、という効果を奏する。
【発明を実施するための最良の形態】
【００１９】
＜第１の実施形態＞
以下に、図面を参照して本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係るリセットパルス発生回路２００の回路図である。
本リセットパルス発生回路２００は、セット・リセット・フリップフロップ１０、否定的論理和回路１１、論理積回路１２、論理和回路１３を含んで構成される。
このリセットパルス発生回路２００は、電源の投入に応じて発生されるパワーオンリセット信号ＰＯＮが入力されたことに応じて、パワーオンリセット制御の対象である装置回路に、装置回路用のパワーオンリセット信号である装置回路用パワーオンリセット信号を出力することにより、装置回路をパワーオンリセットする。
本実施形態では、装置回路をＤＲＡＭとし、このリセットパルス発生回路２００がＤＲＡＭに適用された一例について説明する。
【００２０】
パワーオンリセット信号ＰＯＮは、否定的論理和回路１１の一方の入力端子（パワーオンリセット信号入力端子）と論理和回路１３の一方の入力端子とに入力される。ここで、パワーオンリセット信号ＰＯＮは、図示しないパワーオンリセット回路から出力されるものであり、そのパワーオンリセット回路が正常に動作した場合には電源ＶＤＤの投入直後に所定の時間だけハイレベルを維持するパワーオンリセットパルスとなる。
【００２１】
また、論理和回路１１の出力端子は、セット・リセット・フリップフロップ１０の反転リセット端子／Ｒに接続される。また、セット・リセット・フリップフロップ１０の反転セット端子は電源ＶＤＤに接続され、セット・リセット・フリップフロップ１０の出力端子Ｑは論理積回路１２の一方の入力端に接続される。
また、論理積回路１２の他方の入力端にはモードレジスタセット信号ＭＲＳが入力される。
【００２２】
ここで、モードレジスタセット信号ＭＲＳは、ＤＲＡＭの電源投入後にレジスタの書き込みを行うためにＤＲＡＭに入力される信号である。この信号は、ＤＲＡＭに電源が投入された後、ＤＲＡＭを初期化して使用可能とするために必ず入力される信号である。
【００２３】
また、論理積回路１２の出力端子は論理和回路１３の他方の入力端子に接続される。さらに、論理和回路１３の出力端子は、否定的論理和回路１１の他方の入力端子（リセットパルス入力端子）に接続されると共に、装置回路用パワーオンリセット信号であるリセット信号Ｇ＿ＰＯＮを外部に出力する。
なお、同図において、セット・リセット・フリップフロップ１０、否定的論理和回路１１、論理積回路１２、論理和回路１３に接続される電源ＶＤＤとグランドＶＳＳは記載を省略している。
【００２４】
また、セット・リセット・フリップフロップ１０は、反転セット端子／Ｓと反転リセット端子／Ｒの両者にハイレベルが入力された場合には出力端子Ｑから出力される信号が直前の状態を維持し、反転セット端子／Ｓにハイレベル、反転リセット端子／Ｒにローレベルが入力された場合には出力端子Ｑからローレベルの信号が出力され（リセット）、反転セット端子／Ｓにローレベル、反転リセット端子／Ｒにハイレベルが入力された場合には出力端子Ｑからハイレベルの信号が出力される（セット）回路である。ただし、電源投入時に関して反転セット端子／Ｓと反転リセット端子／Ｒの両者にハイレベルが入力された場合には、セット・リセット・フリップフロップ１０はセットされ、出力端子Ｑからハイレベルを出力する様にトランジスタサイズが予め決定されている。
【００２５】
論理積回路１２と論理和回路１３とは出力制御回路３００として機能し、また、セット・リセット・フリップフロップ１０は記憶回路３０１として機能する。
【００２６】
次に、図２を参照してセット・リセット・フリップフロップ１０の回路構成について説明する。
図２（ａ）は、セット・リセット・フリップフロップ１０の論理回路による回路構成を表し、同図（ｂ）は、セット・リセット・フリップフロップ１０のトランジスタによる回路構成を表す。
【００２７】
図２（ａ）に示すように、セット・リセット・フリップフロップ１０は、否定的論理積回路２０，２１によって構成されている。
【００２８】
論理和回路２０の一方の入力端子は反転セット端子／Ｓであり、電源ＶＤＤに接続される。論理和回路２０の出力端子は出力端子Ｑであり、論理和回路２０の他方の入力端子は論理和回路２１の出力端子に接続される。
また、論理和回路２１の一方の入力端子は反転リセット端子／Ｒであり、論理和回路２１の他方の入力端子が、論理和回路２０の出力端子に接続される。
【００２９】
また、図２（ｂ）に示すように、否定的論理積回路２０はＰＭＯＳトランジスタ２２，２３とＮＭＯＳトランジスタ２４，２５とから構成され、否定的論理積回路２１はＰＭＯＳトランジスタ２６，２７とＮＭＯＳトランジスタ２８，２９とから構成されている。
【００３０】
ＰＭＯＳトランジスタ２２のゲート端子と、ＮＭＯＳトランジスタ２５のゲート端子とが、論理和回路２０の一方の入力端子に接続され、ＰＭＯＳトランジスタ２３のゲート端子と、ＮＭＯＳトランジスタ２４のゲート端子とが、論理和回路２０の他方の入力端子に接続され、ＰＭＯＳトランジスタ２２のドレイン端子と、ＰＭＯＳトランジスタ２３のドレイン端子と、ＮＭＯＳトランジスタ２４のドレイン端子とが、論理和回路２０の出力端子に接続され、ＰＭＯＳトランジスタ２２のソース端子とＰＭＯＳトランジスタ２３のソース端子とが電源ＶＤＤに接続され、ＮＭＯＳトランジスタ２４のソース端子とＮＭＯＳトランジスタ２５のドレイン端子とが接続され、ＮＭＯＳトランジスタ２５のソース端子が接地される。
【００３１】
また、ＰＭＯＳトランジスタ２６のゲート端子と、ＮＭＯＳトランジスタ２９のゲート端子とが、論理和回路２１の一方の入力端子に接続され、ＰＭＯＳトランジスタ２７のゲート端子と、ＮＭＯＳトランジスタ２８のゲート端子とが、論理和回路２１の他方の入力端子に接続され、ＰＭＯＳトランジスタ２６のドレイン端子と、ＰＭＯＳトランジスタ２７のドレイン端子と、ＮＭＯＳトランジスタ２８のドレイン端子とが、論理和回路２１の出力端子に接続され、ＰＭＯＳトランジスタ２６のソース端子とＰＭＯＳトランジスタ２７のソース端子とが電源ＶＤＤに接続され、ＮＭＯＳトランジスタ２８のソース端子とＮＭＯＳトランジスタ２９のドレイン端子とが接続され、ＮＭＯＳトランジスタ２９のソース端子が接地される。
【００３２】
ここで、上記各トランジスタのサイズの一例を示す。ＰＭＯＳトランジスタ２２，２３のサイズは、Ｗ（ゲート幅）＝８．０μｍであり、ＮＭＯＳトランジスタ２４，２５のサイズは、Ｗ＝２．４μｍである。また、ＰＭＯＳトランジスタ２６，２７のサイズは、Ｗ＝２．０μｍであり、ＮＭＯＳトランジスタ２８，２９のサイズは、Ｗ＝６．０μｍである。なお、各トランジスタのＬ（ゲート長）は任意のサイズとする。
【００３３】
このようなトランジスタサイズに設定することにより、セット・リセット・フリップフロップ１０は、電源投入時に反転セット端子／Ｓと反転リセット端子／Ｒにハイレベルが入力された場合に、各トランジスタのサイズの違いにより、このセット・リセット・フリップフロップ１０はセットされ、出力端子Ｑからハイレベルの信号を出力する。
【００３４】
次に、図３に示すタイミング図を参照して本実施形態に係るリセットパルス発生回路２００の動作について説明する。図３（ａ）は、電源投入後にパワーオンリセット信号ＰＯＮがローレベルを維持してパワーオンリセットパルスを発生しない場合のタイミング図であり、同図（ｂ）は、電源投入後にパワーオンリセット信号ＰＯＮが一定期間だけハイレベルに変化するパワーオンリセットパルスを発生する場合のタイミング図である。
【００３５】
（１）電源投入後にパワーオンリセットパルスが発生しない場合
この場合、図３（ａ）に示すように、ＤＲＡＭ及び本リセットパルス発生回路２００に電源ＶＤＤが投入され（時刻ｔ０）、電源ＶＤＤが定常状態（時刻ｔ１）に立ち上がった後においても、パワーオンリセット信号ＰＯＮはローレベルを保持し続けておりパワーオンリセットパルスが発生しない。これは、例えば電源電圧ＶＤＤの立ち上がり方やプロセス変動等の何らかの理由により、図示しないパワーオンリセット回路が正常に動作せず、パワーオンリセットパルスが発生しない場合である。
【００３６】
ここで、電源ＶＤＤの投入直後には、モードレジスタセット信号ＭＲＳはローレベルである（時刻ｔ０〜ｔ２）。
よって、上記ローレベルのモードレジスタセット信号ＭＲＳが一方の入力端に入力される論理積回路１２は、他方の入力端に入力される信号Ｂの極性に関わらずローレベルの信号Ｃを出力する（時刻ｔ０〜ｔ２）。
従って、ローレベルの信号Ｃとローレベルのパワーオンリセット信号ＰＯＮが入力される論理和回路１３は、リセット信号Ｇ＿ＰＯＮとしてローレベルを出力する（時刻ｔ０〜ｔ２）。
【００３７】
即ち、否定的論理和回路１１は、ローレベルのパワーオンリセット信号ＰＯＮとローレベルのリセット信号Ｇ＿ＰＯＮが入力されるため、ハイレベルの信号Ａを出力する（時刻ｔ０〜ｔ２）。
それにより、セット・リセット・フリップフロップ１０は、ハイレベルの信号が反転リセット端子／Ｒに入力されるためリセットされることはない。ここで、前述した様に、電源ＶＤＤの投入後にはセット・リセット・フリップフロップ１０の出力端子Ｑはハイレベルの信号Ｂを出力している（時刻ｔ０〜ｔ２）。
【００３８】
つまり、ハイレベルの信号Ｂとローレベルのモードレジスタセット信号ＭＲＳが入力され続ける論理積回路１２は、ローレベルの信号Ｃを出力し続ける。これにより、ローレベルの信号Ｃとローレベルのパワーオンリセット信号ＰＯＮが入力され続ける論理和回路１３は、ローレベルのリセット信号Ｇ＿ＰＯＮを出力し続け、このリセットパルス発生回路２００は定常状態となっている（時刻ｔ０〜ｔ２）。
【００３９】
ここで、前述の様に、モードレジスタセット信号ＭＲＳはＤＲＡＭに電源ＶＤＤが投入された後、ＤＲＡＭを初期設定して使用可能とするために、予め定められた所定の期間の間は必ずハイレベルにされる信号である。ここでは、時刻ｔ２においてモードレジスタセット信号ＭＲＳがハイレベルに設定されるものとして説明する。
【００４０】
よって、ハイレベルの信号Ｂとハイレベルのモードレジスタセット信号ＭＲＳが入力される論理積回路１２は、信号Ｃをハイレベルに変化させる（時刻ｔ３）。そして、ハイレベルの信号Ｃとローレベルのパワーオンリセット信号ＰＯＮが入力される論理和回路１３は、リセット信号Ｇ＿ＰＯＮをハイレベルに変化させる（時刻ｔ４）。
ここでは、モードレジスタセット信号ＭＲＳは、予め定められた所定の期間が経過した後に、ローレベルに設定されるものとして説明する（時刻ｔ５）。
【００４１】
一方、時刻ｔ４においてリセット信号Ｇ＿ＰＯＮがハイレベルに変化しているので、否定的論理和回路１１は、ローレベルのパワーオンリセット信号ＰＯＮとハイレベルのリセット信号Ｇ＿ＰＯＮが入力され、信号Ａをローレベルに変化させる（時刻ｔ６）。
【００４２】
さらに、時刻ｔ５においてモードレジスタセット信号ＭＲＳがローレベルに変化しているので、信号Ｂの状態に関わらず信号Ｃがローレベルに変化する（時刻ｔ７）。
続いて、パワーオンリセット信号ＰＯＮがローレベルであるため、論理和回路１３はリセット信号Ｇ＿ＰＯＮをローレベルに変化させる（時刻ｔ８）。
【００４３】
一方、時刻ｔ６において信号Ａがローレベルになっているので、セット・リセット・フリップフロップ１０は、そのローレベルの信号Ａが反転リセット端子／Ｒに入力されてリセットされ、出力端子Ｑからローレベルの信号Ｂを出力する（時刻ｔ９）。
【００４４】
一方、時刻ｔ８においてリセット信号Ｇ＿ＰＯＮがローレベルとなっているので、否定的論和回路１１は、ローレベルのパワーオンリセット信号ＰＯＮとローレベルのリセット信号Ｇ＿ＰＯＮが入力され、信号Ａをハイレベルに変化させる（時刻ｔ１０）。
【００４５】
これにより、セット・リセット・フリップフロップ１０は、反転セット端子／Ｓには電源ＶＤＤ（ハイレベル）が入力されており、反転リセット端子／Ｒにはハイレベルの信号Ａが入力されるので、リセットは解除されて直前の状態であるローレベルの信号Ｃが出力端子Ｑから出力され続ける（時刻ｔ１０以降）。
【００４６】
すると、論理積回路１２はローレベルの信号Ｂが一端に入力されるので、モードレジスタセット信号ＭＲＳの極性に関わらずローレベルの信号Ｃを出力する。即ち、ローレベルの信号Ｃとローレベルのパワーオンリセット信号ＰＯＮが入力され続ける論理和回路１３は、ローレベルのリセット信号Ｇ＿ＰＯＮを出力する（時刻ｔ１０以降）。
【００４７】
つまり、セット・リセット・フリップフロップ１０は、一旦出力端子Ｑがローレベルの信号Ｂを出力すると、電源ＶＤＤを投入し続けている限り出力端子Ｑがハイレベルの信号Ｂを出力する事は無い。従って、その後モードレジスタセット信号ＭＲＳがハイレベルになっても、信号Ｂが常にローレベルであるため、論理積回路１２はローレベルの信号Ｃを出力し続ける。よって、モードレジスタセット信号ＭＲＳが再度ハイレベルに変化したとしても、リセット信号Ｇ＿ＰＯＮは再度ハイレベルになる事はない。
【００４８】
即ち、リセット信号Ｇ＿ＰＯＮは、上述した動作を行う時刻ｔ４〜ｔ８の間だけハイレベルを維持するリセットパルスとなる。従って、本リセットパルス発生回路２００は、パワーオンリセット回路がパワーオンリセットパルスを発生しなかった場合であっても、モードレジスタセット信号ＭＲＳの入力によってリセット信号Ｇ＿ＰＯＮとして一度だけリセットパルスを発生することができる。
【００４９】
（２）電源投入後にパワーオンリセットパルスが発生する場合
図３（ｂ）に示すように、まず、ＤＲＡＭ及び本リセットパルス発生回路２００に電源ＶＤＤが時刻ｔ０において投入された後、図示しないパワーオンリセット回路が出力するパワーオンリセット信号ＰＯＮは、時刻ｔ１から時刻ｔ３までの間のみハイレベルを保つパワーオンリセットパルスとなる。これは、図示しないパワーオンリセット回路が正常に動作した状態である。
【００５０】
これにより、否定的論理和回路１１は、ハイレベルのパワーオンリセット信号ＰＯＮが入力されるので、他方の入力端子に入力されるリセット信号Ｇ＿ＰＯＮのレベルに関わらず信号Ａをローレベルに変化させる（時刻ｔ２）。
【００５１】
また、論理和回路１３は、ハイレベルのパワーオンリセット信号ＰＯＮが入力され、他方の入力端子に入力される信号Ｃのレベルに関わらず、リセット信号Ｇ＿ＰＯＮをハイレベルに変化させる（時刻ｔ２）。
【００５２】
次に、パワーオンリセット信号ＰＯＮは、所定の時間が経過した後にローレベルになる（時刻ｔ３）。
【００５３】
一方、セット・リセット・フリップフロップ１０は、時刻ｔ２においてローレベルに変化した信号Ａが反転リセット端子／Ｒに入力されるため、リセットされて出力端子Ｑからローレベルの信号Ｂを出力する（時刻ｔ４）。
【００５４】
次に、時刻ｔ３においてパワーオンリセット信号ＰＯＮがローレベルに変化しているので、ローレベルの信号Ｃが入力されている論理和回路１３は、リセット信号Ｇ＿ＰＯＮをローレベルに変化させる（時刻ｔ５）。
【００５５】
これにより、ローレベルのパワーオンリセット信号ＰＯＮが入力されている否定的論理和回路１１は、信号Ａをハイレベルに変化させる（時刻ｔ６）。従って、セット・リセット・フリップフロップ１０は、反転セット端子／Ｓには電源ＶＤＤ（ハイレベル）が入力されており、反転リセット端子／Ｒにはハイレベルの信号Ａが入力されるので、リセットは解除され、直前の状態であるローレベルの信号Ｃが出力端子Ｑから出力され続ける（時刻ｔ６以降）。
【００５６】
これにより、論理積回路１２はローレベルの信号Ｂが一端に入力されるので、モードレジスタセット信号ＭＲＳの状態に関わらずローレベルの信号Ｃを出力する。即ち、ローレベルの信号Ｃとローレベルのパワーオンリセット信号ＰＯＮが入力され続ける論理和回路１３は、ローレベルのリセット信号Ｇ＿ＰＯＮを出力し続ける（時刻ｔ１０以降）。
【００５７】
つまり、セット・リセット・フリップフロップ１０は、一旦出力端子Ｑがローレベルの信号Ｂを出力すると、電源ＶＤＤを投入し続けている限り出力端子Ｑがハイレベルの信号Ｂを出力する事は無い。従って、その後時刻ｔ７においてモードレジスタセット信号ＭＲＳがハイレベルになっても、信号Ｂが常にローレベルであるため、論理積回路１２はローレベルの信号Ｃを出力し続ける。よって、モードレジスタセット信号ＭＲＳが再度ハイレベルに変化したとしても、リセット信号Ｇ＿ＰＯＮは再度ハイレベルになる事はない。
【００５８】
即ち、リセット信号Ｇ＿ＰＯＮは、パワーオンリセット信号ＰＯＮがハイレベルとなる時刻ｔ１〜ｔ３に対応した時刻ｔ２〜ｔ５の間だけハイレベルを維持するリセットパルスとなる。従って、本リセットパルス発生回路２００は、パワーオンリセット回路がパワーオンリセットパルスを発生した場合においては、モードレジスタセット信号ＭＲＳの入力に関わらず、リセット信号Ｇ＿ＰＯＮとして上記パワーオンリセットパルスに対応したリセットパルスを発生することができる。
【００５９】
つまり、リセットパルス発生回路２００は、パワーオンリセットパルスが入力されたことに応じて装置回路用パワーオンリセット信号を制御対象となる装置回路（この場合、半導体記憶装置）に出力し、装置回路に装置回路用パワーオンリセット信号を出力したか否かを示す情報を記憶しておき、装置回路に装置回路用パワーオンリセット信号を出力していない場合に、装置回路を制御する制御信号が入力された場合には、制御信号を装置回路用パワーオンリセット信号として装置回路に出力することにより、パワーオンリセットパルスが発生されなかった場合、または、パワーオンリセットパルスがリセットパルス発生回路２００に入力されなかった場合であっても、確実に装置回路用パワーオンリセット信号を発生することができ、そのため、装置回路を確実にリセットすることが出来る、という効果を奏する。
【００６０】
また、リセットパルス発生回路２００は、リセットパルス発生回路２００が、装置回路に装置回路用パワーオンリセット信号を出力したか否かを示す情報を記憶しており、装置回路に装置回路用パワーオンリセット信号を出力した後に制御信号が入力されたとしても、装置回路用パワーオンリセット信号を装置回路に出力しないため、装置回路には、１回の装置回路用パワーオンリセット信号のみが入力される、という効果を奏する。
【００６１】
また、リセットパルス発生回路２００は、否定的論理和回路１１により、パワーオンリセットパルスが入力された場合には、装置回路に装置回路用パワーオンリセット信号を出力したことを示す情報がすぐにセット・リセット・フリップフロップ１０に記憶させるため、パワーオンリセットパルスが入力された直後に、装置回路を制御する制御信号が入力された場合においても、装置回路用パワーオンリセット信号を１回のみ出力することが出来る、という効果を奏する。
【００６２】
＜第２の実施形態＞
以下に、図４を参照して本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るリセットパルス発生回路２０１の回路図である。
本リセットパルス発生回路２０１は、図１に示した第１の実施形態のリセットパルス発生回路２００に、論理和回路４０を加えて構成される。本実施形態においても、このリセットパルス発生回路２０１がＤＲＡＭに適用された一例について説明する。
【００６３】
論理和回路４０の一方の入力端子にはモードレジスタセット信号ＭＲＳが入力され、他方の入力端子にはプリチャージオール信号ＰＡＬＬが入力される。この論理和回路１２の出力端子は、論理積回路１２の他方の入力端子に接続される。
その他の構成は、第２の実施形態のリセットパルス発生回路２０１と、第１の実施形態のリセットパルス発生回路２００とは、同一であるので、その説明を省略する。
【００６４】
ここで、プリチャージオール信号ＰＡＬＬは、ＤＲＡＭのメモリアレイを非選択にしてＤＲＡＭをアイドル状態にするためにＤＲＡＭに入力される信号である。この信号も、ＤＲＡＭに電源が投入された後、ＤＲＡＭを初期化して使用可能とするために必ず入力される信号である。本実施形態においては、モードレジスタセット信号ＭＲＳとプリチャージオール信号ＰＡＬＬをリセットパルス発生回路に利用する。
【００６５】
次に、本リセットパルス発生回路の動作を説明する。基本的な動作は第１の実施形態と同一である。このリセットパルス発生回路は、モードレジスタセット信号ＭＲＳ又はプリチャージオール信号ＰＡＬＬの何れか１つが入力されると、パワーオンリセット回路がパワーオンリセットパルスを発生しなかった場合であっても、リセット信号Ｇ＿ＰＯＮとして一度だけリセットパルスを発生することができる。
【００６６】
なお、第１の実施形態では、リセットパルス発生回路２００に、モードレジスタセット信号ＭＲＳが入力されるようにし、モードレジスタセット信号ＭＲＳをリセットパルスとして出力したが、リセットパルス発生回路２００に、モードレジスタセット信号ＭＲＳではなくプリチャージオール信号ＰＡＬＬが入力されるようにし、プリチャージオール信号ＰＡＬＬをリセットパルスとして出力してもよい。
【００６７】
また、実施形態においては、リセットパルス発生回路２００または２０１がリセットパルスを出力する対象となる装置として半導体記憶装置の場合について説明したが、これに限られるものではなく、任意のリセット信号が入力される機器について、リセットパルス発生回路２００または２０１は適応可能である。
なお、リセットパルス発生回路２００または２０１に入力される信号は、半導体記憶装置の場合には、モードレジスタセット信号ＭＲＳまたはプリチャージオール信号ＰＡＬＬとして説明したが、任意の装置回路の場合においては、パワーオン信号に引き続いて発生される制御対象となる装置回路を制御するパルス信号であればよい。
【００６８】
なお、制御対象となる装置回路を制御するパルス信号としては、例えば、電源投入後に、制御対象を設定する設定信号が望ましい。また、設定信号としては、例えば、電源投入後に、装置回路を一度のみ設定する設定信号であり、その設定信号で装置回路を設定した後は、電源を切断し、再度電源を投入するまでは、装置回路の設定を変更しないような信号が望ましい。
【００６９】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、本実施形態においてはＤＲＡＭに適用する例について説明したが、他の回路に適用しても良い。
また、信号の極性も実施形態の例に限られるものではない。
また、モードレジスタセット信号ＭＲＳとプリチャージオール信号ＰＡＬＬはこれらの信号に限られず、電源投入後であって、本リセットパルス発生回路が用いられる回路の使用前に必ず入力される信号であれば良い。
【００７０】
なお、本発明の記憶部は実施形態のセット・リセット・フリップフロップ１０に対応し、出力制御回路は出力制御回路３００に相当する。
また、第１のゲート回路は否定的論理和回路１１に対応し、第２のゲート回路は論理積回路１２に対応し、第３のゲート回路は論理和回路１３に対応し、第４のゲート回路は論理和回路４０に対応する。
【００７１】
また、第１の否定的論理積回路は論理和回路２０に対応し、第２の否定的論理積回路は論理和回路２１に対応する。
また、第１のＰＭＯＳトランジスタはＰＭＯＳトランジスタ２２に対応し、第２のＰＭＯＳトランジスタはＰＭＯＳトランジスタ２３に対応し、第１のＮＭＯＳトランジスタはＮＭＯＳトランジスタ２４に対応し、第２のＮＭＯＳトランジスタはＮＭＯＳトランジスタ２５に対応する。
また、第３のＰＭＯＳトランジスタはＰＭＯＳトランジスタ２６に対応し、第４のＰＭＯＳトランジスタはＰＭＯＳトランジスタ２７に対応し、第３のＮＭＯＳトランジスタはＮＭＯＳトランジスタ２８に対応し、第４のＮＭＯＳトランジスタはＮＭＯＳトランジスタ２９に対応する。
【図面の簡単な説明】
【００７２】
【図１】本発明の第１の実施形態に係るリセットパルス発生回路の回路図である。
【図２】同上のセット・リセット・フリップフロップの回路図である。
【図３】同上のリセットパルス発生回路の動作を表すタイミング図である。
【図４】本発明の第２の実施形態に係るリセットパルス発生回路の回路図である。
【符号の説明】
【００７３】
１０；セット・リセット・フリップフロップ、１１；否定的論理和回路、１２；論理積回路、１３；論理和回路、２０，２１；否定的論理積回路、２２，２３，２６，２７；ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ２４，２５，２８，２９、４０；論理和回路。
【図１】
2008288950.tif 000003
【図２】
2008288950.tif 000004
【図３】
2008288950.tif 000005
【図４】
2008288950.tif 000006