(57)【要約】【課題】ポート間にばらつきがあった場合でもセンスアンプの動作を安定化し、誤センスを回避するマルチポートセルと半導体記憶装置の提供。            【解決手段】２ポートに対応して４個のアクセストランジスタ１１１〜１１４を備え、２対のビット線対の各ビット線にそれぞれアクセストランジスタを介して接続する２ポート・セル回路であって、４個アクセストランジスタに対応して４個のインバータＩＮＶ１〜ＩＮＶ４を備え、前記各インバータの出力は対応するアクセストランジスタに接続され、インバータＩＮＶ１〜ＩＮＶ４は、リング形態に接続され、正帰還のラッチ回路を構成する。【選択図】図１
2008165866.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ対（ただし、Ｎは２以上の整数）のビット線対の各ビット線対にそれぞれアクセススイッチを介して接続し、前記ビット線対との間で相補の信号が受け渡される、Ｎポート・セル回路であって、
リング形態に接続され、正帰還のラッチ回路を構成するインバータを、２Ｎ個の前記アクセススイッチに対応して２Ｎ個備え、
前記各インバータの出力は、それぞれに対応するアクセススイッチに接続されるとともに、次段のインバータの入力に接続されている、ことを特徴とするセル回路。
【請求項２】
第１のビット線対にそれぞれ第１及び第２のアクセススイッチを介して接続し、第２のビット線対にそれぞれ第３及び第４のアクセススイッチを介して接続する、２ポート・セル回路であって、
正帰還のラッチ回路を構成する第１乃至第４のインバータを備え、
前記第１乃至第４のインバータの出力は、前記第１乃至第４のアクセススイッチの一端にそれぞれ接続されるとともに、前記第２、第３、第４、第１のインバータの入力にそれぞれ接続されている、ことを特徴とするセル回路。
【請求項３】
前記第１及び第２のアクセススイッチの他端が、前記第１のビット線対の正転及び反転のビット線にそれぞれ接続され、前記第３及び第４のアクセススイッチの他端が、前記第２のビット線対の正転及び反転のビット線にそれぞれ接続されている、ことを特徴とする請求項２記載のセル回路。
【請求項４】
第１のビット線対の各ビット線にそれぞれ第１及び第２のアクセススイッチを介して接続し、第２のビット線対の各ビット線にそれぞれ第３及び第４のアクセススイッチを介して接続し、第３のビット線対の各ビット線にそれぞれ第５及び第６のアクセススイッチを介して接続する３ポート・セル回路であって、
正帰還のラッチ回路を構成する第１乃至第６のインバータを備え、
前記第１乃至第６のインバータの出力は、前記第１乃至第６のアクセススイッチの対応するアクセススイッチにそれぞれ接続されるとともに、前記第２乃至第６、第１のインバータの入力にそれぞれ接続されている、ことを特徴とするセル回路。
【請求項５】
請求項１乃至４のいずれか一記載の前記セル回路を備えた半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数ポートのＲＡＭに関する。
【０００２】
図５は、１セル８トランジスタのデュアルポートＲＡＭのセルを説明するための模式図である。図５を参照すると、このメモリセルは、インバータＩＮＶ１、ＩＮＶ２の入力と出力同士を相互に接続して正帰還セルを構成し、接続ノードＮ１、Ｎ２とビット線間に、ポートＡ用のアクセストランジスタ１１１、１１２と、ポートＢ用のアクセストランジスタ１１３、１１４を備え、ＡポートとＢポートの２つのポートからの同時アクセスが可能なＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）のメモリセルである。ワード線ＷＬＡがＨｉｇｈとなることにより、ビット線対ＤＴＡ、ＤＢＡからデータの書き込み（ＷＲＩＴＥ）もしくは読み出し（ＲＥＡＤ）が可能である。ワード線ＷＬＢがＨｉｇｈとなることにより、ビット線対ＤＴＢ、ＤＢＢからデータのＷＲＩＴＥもしくはＲＥＡＤが可能である。メモリセルの保持データは、正帰還構成のセルをなすインバータＩＮＶ１、ＩＮＶ２によりラッチされる。ワード線ＷＬＡがＨｉｇｈで、ＤＴＡ、ＤＢＡがそれぞれＨｉｇｈ、Ｌｏｗのとき、インバータＩＮＶ１、ＩＮＶ２の出力はそれぞれＬｏｗ、Ｈｉｇｈとなる。このとき、Ａ又はＢのポートから反転データをＷＲＩＴＥすると、２つのインバータがそれぞれ反転し、保持データが反転する。例えばインバータＩＮＶ１、ＩＮＶ２の出力がそれぞれＬｏｗ、Ｈｉｇｈに保持されているとき、ワード線ＷＬＡがＨｉｇｈで、ＤＴＡ、ＤＢＡをそれぞれＬｏｗ、Ｈｉｇｈとすると、インバータＩＮＶ１、ＩＮＶ２の出力はそれぞれＨｉｇｈ、Ｌｏｗとなる。
【０００３】
図６は、図５のセルの構成、動作を説明するための図である。図６を参照すると、電源にソースが接続されたＰＭＯＳトランジスタＰＭ１と、ソースがＧＮＤに接続されドレインがＰＭＯＳトランジスタＰＭ１のドレインに接続されたＮＭＯＳトランジスタＮＭ１と、電源にソースが接続されたＰＭＯＳトランジスタＰＭ２と、ソースがＧＮＤに接続されドレインがＰＭＯＳトランジスタＰＭ２のドレインに接続されたＮＭＯＳトランジスタＮＭ２と、を備え、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１の共通ゲートは、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２の共通ドレインに接続され、ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１の共通ドレインは、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２の共通ゲートに接続されている。ＰＭＯＳトランジスタＰＭ１、ＮＭＯＳトランジスタＮＭ１の共通ドレインは、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたアクセストランジスタ１１１、１１３を介してビット線ＤＴＡ、ＤＴＢに接続され、ＰＭＯＳトランジスタＰＭ２、ＮＭＯＳトランジスタＮＭ２の共通ドレインは、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたアクセストランジスタ１１２、１１４を介してビット線ＤＢＡ、ＤＢＢに接続されている。
【０００４】
図６には、ワード線ＷＬＡ、ＷＬＢがＨｉｇｈとなり、アクセストランジスタ１１１〜１１４がオンし、Ｈｉｇｈレベルにプリチャージされているビット線ＤＴＡ、ＤＴＢをＮＭＯＳトランジスタＮＭ１が放電駆動している様子が模式的に示されている。セル電流Ｉｃｅｌｌ＿Ａ、Ｉｃｅｌｌ＿Ｂが、アクセストランジスタ（ＡポートアクセスＴｒ）１１１、アクセストランジスタ（ＢポートアクセスＴｒ）１１３を介してＮＭＯＳトランジスタＮＭ１のドレインからソースに流れる。
【０００５】
なお、デュアルポートＲＡＭ、マルチポートＲＡＭの構成としては、例えば特許文献１、特許文献２等の記載も参照される。特許文献１には、図６のアクセストランジスタ１１３、１１４をＰＭＯＳトランジスタで構成したデュアルポートＲＡＭが開示されている。
【０００６】
【特許文献１】特開平５−２９９６２１号公報
【特許文献２】特開２００５−３４６８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５、図６に示したデュアルポートＲＡＭにおいて、ワード線ＷＬＡとＷＬＢが同時にＨｉｇｈとなり、同時動作すると、ビット線の振幅の変化の速度は、片側のみ動作に対して遅くなり、アクセスタイムが遅くなる。もしくは誤動作となる。以下は、本発明者による検討結果である。
【０００８】
図５、図６に示したデュアルポートＲＡＭにおいては、２つのビット線のアクセストランジスタに対して、１つのインバータの出力を共有して接続しているため、ワード線ＷＬＡとＷＬＢが同時にＨｉｇｈとなる場合、１つのアクセストランジスタに流れる電流は、目減りする。そして、アクセストランジスタの電流駆動能力のばらつき等により、アクセストランジスタに流れる電流量は、同時アクセスが行われない場合と比べて、例えば１／３〜１／１０程度となる。したがって、Ａポート、Ｂポート同時アクセス時のビット線の振幅が低下する。
【０００９】
図７（Ａ）を参照して説明すると、半導体装置の微細化の進展により、同一セルにおけるＡポートとＢポートのセル電流Ｉｃｅｌｌ＿Ａ、Ｉｃｅｌｌ＿Ｂのランダムばらつきが増大している。図７（Ｂ）は、図７（Ａ）のアクセストランジスタ１１１、１１３とＮＭＯＳトランジスタＮＭ１を等価回路で示した図である。
【００１０】
図７（Ｂ）において、セル電流Ｉｃｅｌｌ＿Ａ、Ｉｃｅｌｌ＿Ｂのばらつきは、等価回路における電流ＩＡｃｃＡ、ＩＡｃｃＢのばらつきである。ＲＡｃｃＡ、ＲＡｃｃＢはＡポート、Ｂポートのアクセストランジスタのオン抵抗、ＲＤＲＶは、セルのインバータのＮＭＯＳトランジスタＮＭ１（ドライバトランジスタ）のオン抵抗である。
【００１１】
図７（Ｂ）において、ＩＡｃｃＡ＋ＩＡｃｃＢ＝ＩＤＲＶであるため、一方のアクセストランジスタに流れる電流ＩＡｃｃＡが増大すると、他方のアクセストランジスタに流れる電流ＩＡｃｃＢは減少する。この電流差がビット線の放電能力の差となる。この放電能力の差が顕著となると誤動作する。誤動作を防止するためには、ドライバトランジスタの電流能力を大きくすると、セル面積が増大する。
【００１２】
図８は、Ａ、Ｂのポート間のばらつきの有無と、ビット線のデータの関係を模式的に示す波形図である。ポート間にばらつきがあると、流れる電流の小さい側のアクセストランジスタの電流が大幅に低減する。このため、ビット線対間（図８では、ビット線対ＤＴＡ／ＤＢＡ）の差電位が小さくなる。
【００１３】
このように、ポート間にばらつきがあると、ビット線対間の差電位が小さくなり、センスアンプが安定動作せず、誤センスを招く、という課題がある。
【課題を解決するための手段】
【００１４】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１５】
本発明の１つのアスペクト（側面）に係るセル回路は、Ｎ対（ただし、Ｎは２以上の整数）のビット線対の各ビット線対にそれぞれアクセススイッチを介して接続し、前記ビット線対との間で相補の信号が受け渡される、Ｎポート・セル回路であって、リング形態に接続され、正帰還のラッチ回路を構成するインバータを、２Ｎ個の前記アクセストランジスタに対応して２Ｎ個備え、前記各インバータの出力は、それぞれに対応するアクセススイッチに接続されるとともに、次段のインバータの入力に接続されている。
【００１６】
本発明の他のアスペクト（側面）に係るセル回路は、第１のビット線対にそれぞれ第１及び第２のアクセススイッチを介して接続し、第２のビット線対にそれぞれ第３及び第４のアクセススイッチを介して接続する、２ポート・セル回路であって、正帰還のラッチ回路を構成する第１乃至第４のインバータを備え、前記第１乃至４のインバータの出力は、前記第１乃至第４のアクセススイッチの一端にそれぞれ接続されるとともに、前記第２、第３、第４、第１のインバータの入力にそれぞれ接続されている。
【００１７】
本発明において、前記第１及び第２のアクセススイッチの他端が、前記第１のビット線対の正転及び反転のビット線にそれぞれ接続され、前記第３及び第４のアクセススイッチの他端が、前記第２のビット線対の正転及び反転のビット線にそれぞれ接続されている。
【００１８】
本発明において、第１のビット線対の各ビット線にそれぞれ第１及び第２のアクセススイッチを介して接続し、第２のビット線対の各ビット線にそれぞれ第３及び第４のアクセススイッチを介して接続し、第３のビット線対の各ビット線にそれぞれ第５及び第６のアクセススイッチを介して接続する３ポート・セル回路であって、正帰還のラッチ回路を構成する第１乃至第６のインバータを備え、前記第１乃至第６のインバータの出力は、前記第１乃至第６のアクセススイッチの対応するアクセススイッチにそれぞれ接続されるとともに、前記第２乃至第６、第１のインバータの入力にそれぞれ接続されている。
【発明の効果】
【００１９】
本発明によれば、１つのアクセストランジスタに対応して１つのドライブトランジスタが接続されているため、ポート間にばらつきがあった場合でも、センスアンプの動作を安定化し、誤センスを回避している。
【発明を実施するための最良の形態】
【００２０】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。図１は、本発明の一実施形態の構成を示す図である。図１を参照すると、本発明のメモリセルは、ビット線ＤＴＡに一端が接続されワード線ＷＬＡにゲートが接続されたアクセストランジスタ（アクセススイッチ）１１１と、ビット線ＤＢＡに一端が接続されワード線ＷＬＡにゲートが接続されたアクセストランジスタ（アクセススイッチ）１１２と、ビット線ＤＴＢに一端が接続されワード線ＷＬＢにゲートが接続されたアクセストランジスタ（アクセススイッチ）１１３と、ビット線ＤＢＢに一端が接続されワード線ＷＬＢにゲートが接続されたアクセストランジスタ（アクセススイッチ）１１４と、アクセストランジスタ１１４の他端ノードＮ４とアクセストランジスタ１１１の他端ノードＮ１に入力と出力がそれぞれ接続されたインバータＩＮＶ１と、アクセストランジスタ１１１の他端ノードＮ１とアクセストランジスタ１１２の他端ノードＮ２に入力と出力がそれぞれ接続されたインバータＩＮＶ２と、アクセストランジスタ１１２の他端ノードＮ２とアクセストランジスタ１１３の他端ノードＮ３に入力と出力がそれぞれ接続されたインバータＩＮＶ３と、アクセストランジスタ１１３の他端ノードＮ３とアクセストランジスタ１１４の他端ノードＮ４に入力と出力がそれぞれ接続されたインバータＩＮＶ４と、を備え、２つのポートがあり、両ポートからの同時アクセスが可能なＳＲＡＭのメモリセルである。
【００２１】
ワード線ＷＬＡがＨｉｇｈとなると、アクセストランジスタ１１１、１１２がオンし、ビット線対ＤＴＡ、ＤＢＡからデータの書き込み（ＷＲＩＴＥ）もしくは読み出し（ＲＥＡＤ）が行われる。ワード線ＷＬＢがＨｉｇｈとなると、アクセストランジスタ１１３、１１４がオンし、ビット線対ＤＴＢ、ＤＢＢからデータのＷＲＩＴＥもしくはＲＥＡＤが行われる。
【００２２】
メモリセルへ書き込まれたデータは、縦続形態（リング形態）に接続され、正帰還セルを構成するインバータＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４によりラッチされる。いずれかのポートから、ラッチされているデータの反転データを書き込むと、４つのインバータがそれぞれ反転し、保持データが反転する。例えばノードＮ１がＨｉｇｈレベルのとき、ノードＮ２、Ｎ３、Ｎ４は、それぞれＬｏｗ、Ｈｉｇｈ、Ｌｏｗである。このとき、ノードＮ１にＬｏｗデータを書き込むと、ノードＮ２、Ｎ３、Ｎ４は、Ｈｉｇｈ、Ｌｏｗ、Ｈｉｇｈとなる。あるいは、ノードＮ２にＨｉｇｈデータを書き込むと、ノードＮ３、Ｎ４、Ｎ１は、それぞれ、Ｌｏｗ、Ｈｉｇｈ、Ｌｏｗとなる。
【００２３】
図１に示した本実施形態において、ＷＬＡとＷＬＢが同時にＨｉｇｈとなり、同時動作しても、ビット線の振幅速度は、片側のみ動作に対して遅くならない。これは、１つのビット線のアクセストランジスタに対して１つのインバータの出力が接続されており、ＷＬＡとＷＬＢが同時にＨｉｇｈとなっても、アクセストランジスタに流れる電流は目減りしないためである。
【００２４】
インバータＩＮＶ１の入力、出力がそれぞれＨｉｇｈ、Ｌｏｗの状態で、ＷＬＡとＷＬＢが同時にＨｉｇｈのとき、ビット線ＤＴＡには、アクセストランジスタ１１１を介して、インバータＩＮＶ１からの駆動電流（ＧＮＤへの放電電流）が流れ、ビット線ＤＴＢには、アクセストランジスタ１１３を介して、インバータＩＮＶ３からの駆動電流（ＧＮＤへの放電電流）が流れる。このとき、ビット線ＤＢＡ、ＤＢＢはプリチャージ電位であるＨｉｇｈレベルに保持される（インバータＩＮＶ２、ＩＮＶ４の出力はＨｉｇｈレベル）。以下実施例に即して説明する。
【実施例】
【００２５】
図２は、図１に示した本発明のセルの構成の一実施例を示す図であり、ＳＲＡＭの正帰還セルを構成する４つのインバータＩＮＶ１〜ＩＮＶ４の構成を示す図である。図２を参照すると、インバータＩＮＶ１は、電源にソースが接続されたＰＭＯＳトランジスタＰＭ１と、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ１とを備え、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１のドレイン同士が接続され、ノードＮ１に接続され、ゲート同士が接続され、ノードＮ４に接続されている。
【００２６】
インバータＩＮＶ２は、電源にソースが接続されたＰＭＯＳトランジスタＰＭ２と、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ２とを備え、ＰＭＯＳトランジスタＰＭ２とＮＭＯＳトランジスタＮＭ２のドレイン同士が接続され、ノードＮ２に接続され、ゲート同士が接続され、ノードＮ１に接続されている。
【００２７】
インバータＩＮＶ３は、電源にソースが接続されたＰＭＯＳトランジスタＰＭ３と、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ３とを備え、ＰＭＯＳトランジスタＰＭ３とＮＭＯＳトランジスタＮＭ３のドレイン同士が接続され、ノードＮ３に接続され、ゲート同士が接続され、ノードＮ２に接続されている。
【００２８】
インバータＩＮＶ４は、電源にソースが接続されたＰＭＯＳトランジスタＰＭ４と、ソースがＧＮＤに接続されたＮＭＯＳトランジスタＮＭ４とを備え、ＰＭＯＳトランジスタＰＭ４とＮＭＯＳトランジスタＮＭ４のドレイン同士が接続され、ノードＮ４に接続され、ゲート同士が接続され、ノードＮ３に接続されている。
【００２９】
本実施例においては、１つのポートのアクセストランジスタに対応して１つのドライブトランジスタが接続されるため、ワード線ＷＬＡ、ＷＬＢが同時にＨｉｇｈとなっても、セル電流が減少しない。アクセストランジスタのばらつきによるビット線間の差電位の減少は生じない。このため、誤センスの発生を抑止することができる。
【００３０】
図２において、ＩＣｅｌｌ＿Ａ（Ｔｒｕｅ）、Ｉｃｅｌｌ＿Ｂ（Ｔｒｕｅ）の放電経路に示すように、ビット線ＤＴＡ、ＤＴＢは、アクセストランジスタ１１１、１１３を介してインバータＩＮＶ１、ＩＮＶ３のＮＭＯＳトランジスタＮＭ１、ＮＭ３によってそれぞれ放電駆動される。また、図２において、ＩＣｅｌｌ＿Ａ（Ｂａｒ）、Ｉｃｅｌｌ＿Ｂ（Ｂａｒ）の放電経路に示すように、ビット線ＤＢＡ、ＤＢＢは、アクセストランジスタ１１２、１１４を介してインバータＩＮＶ２、ＩＮＶ４のＮＭＯＳトランジスタＮＭ２、ＮＭ４によって放電駆動される。図２において、ワード線ＷＬＡ、ＷＬＢが同時にＨｉｇｈのとき、メモリセルのセルデータに基づき、セル電流の組み合わせとして、ＩＣｅｌｌ＿Ａ（Ｔｒｕｅ）とＩｃｅｌｌ＿Ｂ（Ｔｒｕｅ）、又は、ＩＣｅｌｌ＿Ａ（Ｂａｒ）とＩｃｅｌｌ＿Ｂ（Ｂａｒ）のいずれか一方の組が流れる。なお、ビット線対ＤＴＡ、ＤＢＡと、ビット線対ＤＴＢ、ＤＢＢは、例えばリード／ライト動作前にプリチャージ電位（Ｈｉｇｈレベル）にプリチャージされ、メモリセルのセルデータに基づき、インバータのドライバトランジスタ（図２のＮＭ１、ＮＭ２、ＮＭ３、ＮＭ４）にて放電駆動するものとする。
【００３１】
図３は、本実施例のセルを備えたセルアレイの構成を説明するための図である。各セル１０は、図１、図２に示した構成とされ、ビット線対ＤＴＡ、ＤＢＡに接続されたＡポート用のＳＡ（センスアンプ）／ＷＤ（書き込みドライバ）１１と、ビット線対ＤＴＢ、ＤＢＢに接続されたＢポート用のＳＡ（センスアンプ）／ＷＤ（書き込みドライバ）１２と、Ａポートのワード線ＷＬＡを選択して駆動するＡポート用のロウデコーダ１３と、Ｂポートのワード線ＷＬＢを選択して駆動するＢポート用のロウデコーダ１４と、を備えている。Ａポート用のＳＡ（センスアンプ）／ＷＤ（書き込みドライバ）１１は、ＡポートのデータＤＩＡ／ＤＯＡを入力／出力し、Ｂポート用のＳＡ（センスアンプ）／ＷＤ（書き込みドライバ）１２は、ＢポートのデータＤＩＢ／ＤＯＢを入力／出力する。図３の構成においては、セル１０は、Ａポート、Ｂポートの各ポート毎に２つのインバータと２つのアクセストランジスタを備え、ワード線ＷＬＡ、ＷＬＢが同時にＨｉｇｈとなっても、セル電流は減少せず、アクセストランジスタのばらつきによるビット線間の差電位の減少は生じない。このため、誤センスの発生を抑止することができる。
【００３２】
以上、２ポートＲＡＭについて説明したが、本発明はかかる構成に制限されるものでなく、任意のマルチポートＲＡＭに適用可能である。
【００３３】
図４（Ａ）、（Ｂ）、（Ｃ）に、別の実施例として、３ポートＲＡＭのセルの構成例を示す。図３に示した３ポートＲＡＭは、１８トランジスタ構成のセルである。各ポート毎に２つのインバータと２つのアクセストランジスタを備えている。
【００３４】
図４（Ａ）に示す構成では、ビット線ＤＴＡ、ＤＢＡ、ＤＴＢ、ＤＢＢ、ＤＴＣ、ＤＢＣに一端がそれぞれ接続されたアクセストランジスタ１１１、１１２、１１３、１１４、１１５、１１６の他端を、ノードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６とし、ノードＮ１、Ｎ２に入力と出力がそれぞれ接続されたインバータＩＮＶ１と、ノードＮ２、Ｎ３に入力と出力がそれぞれ接続されたインバータＩＮＶ２と、ノードＮ３、Ｎ４に入力と出力がそれぞれ接続されたインバータＩＮＶ３と、ノードＮ４、Ｎ５に入力と出力がそれぞれ接続されたインバータＩＮＶ４と、ノードＮ５、Ｎ６に入力と出力がそれぞれ接続されたインバータＩＮＶ５と、ノードＮ６、Ｎ１に入力と出力がそれぞれ接続されたインバータＩＮＶ６を備えている。
【００３５】
図４（Ｂ）に示す構成の場合、ビット線ＤＴＡ、ＤＢＣ、ＤＴＢ、ＤＢＡ、ＤＴＣ、ＤＢＢに一端がそれぞれ接続されたアクセストランジスタ１１１、１１６、１１３、１１２、１１５、１１４の他端をノードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６とし、ノードＮ１、Ｎ２に入力と出力がそれぞれ接続されたインバータＩＮＶ１と、ノードＮ２、Ｎ３に入力と出力がそれぞれ接続されたインバータＩＮＶ２と、ノードＮ３、Ｎ４に入力と出力がそれぞれ接続されたインバータＩＮＶ３と、ノードＮ４、Ｎ５に入力と出力がそれぞれ接続されたインバータＩＮＶ４と、ノードＮ５、Ｎ６に入力と出力がそれぞれ接続されたインバータＩＮＶ５と、ノードＮ６、Ｎ１に入力と出力がそれぞれ接続されたインバータＩＮＶ６を備えている。
【００３６】
図４（Ｃ）の場合、ビット線ＤＴＡ、ＤＢＡ、ＤＴＢ、ＤＢＣ、ＤＴＣ、ＤＢＢに一端がそれぞれ接続されたアクセストランジスタ１１１、１１６、１１３、１１２、１１５、１１４の他端をノードＮ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５、Ｎ６とし、ノードＮ１、Ｎ２に入力と出力がそれぞれ接続されたインバータＩＮＶ１と、ノードＮ２、Ｎ３に入力と出力がそれぞれｒ接続されたインバータＩＮＶ２と、ノードＮ３、Ｎ４に入力と出力がそれぞれ接続されたインバータＩＮＶ３と、ノードＮ４、Ｎ５に入力と出力がそれぞれ接続されたインバータＩＮＶ４と、ノードＮ５、Ｎ６に入力と出力がそれぞれ接続されたインバータＩＮＶ５と、ノードＮ６、Ｎ１に入力と出力がそれぞれ接続されたインバータＩＮＶ６を備えている。
【００３７】
４ポート以上の場合も、各ポート毎に２つのインバータと２つのアクセストランジスタを備えることで、同様にして構成される。
【００３８】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施例のセルの構成を示す図である。
【図２】本発明の一実施例のセルの構成及び動作を説明する図である。
【図３】本発明の一実施例のメモリの構成を示す図である。
【図４】本発明の他の実施例のセルの構成を示す図である。
【図５】デュアルポートＲＡＭのセルの典型的な構成を示す図である。
【図６】デュアルポートＲＡＭの課題を説明するための図である。
【図７】デュアルポートＲＡＭの課題を説明するための図である。
【図８】デュアルポートＲＡＭの課題を説明するための図である。
【符号の説明】
【００４０】
１０  セル
１１、１２  ＳＡ（センスアンプ）／ＷＤ（書き込みドライバ）
１３、１４  ロウデコーダ
１１１〜１１４  アクセストランジスタ
【図１】
2008165866.tif 000003
【図２】
2008165866.tif 000004
【図３】
2008165866.tif 000005
【図４】
2008165866.tif 000006
【図５】
2008165866.tif 000007
【図６】
2008165866.tif 000008
【図７】
2008165866.tif 000009
【図８】
2008165866.tif 000010