(57)【要約】【課題】複数ブロックにまたがるエラーを訂正できないエラー訂正コードを使用した場合に、ワード線故障に対するエラー訂正ができない可能性が高く信頼性が低い。【解決手段】ライトデータ並び換え回路６−１〜６−３が、同一ブロックに属するエラー訂正コードを含むデータを、メモリ素子の同一故障単位ビットにライトするように並び換え、並び換え後ライトデータとして出力し、ワード線故障モードに対応する並び換え後ライトデータは、１ブロックのデータが、同一の故障単位に含まれるようにメモリ１１０に書き込まれる。メモリ１１０から読み出されたリードデータは、リードデータ並び換え回路８−１〜８−３により元の並びに並び替えされ、エラー検出・訂正される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
同一のワード線故障モードを持つメモリ素子から構成されたメモリに対し、エラー訂正コードを含みエラー訂正が可能な同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に格納させるように並び換えて並び換え後データとして前記メモリに出力する手段を有することを特徴とするメモリ制御回路。
【請求項２】
前記メモリから読み出した並び換え後データの前記並び換えを元に戻し、前記エラー訂正コードによりエラー訂正を行う手段を有することを特徴とする請求項１記載のメモリ制御回路。
【請求項３】
複数のワード故障線モードのタイプに対する前記並び換えを行い並び換え後データを生成し、事前に保持してある１つのワード故障線モードのタイプ値に対する前記並び換え後データを前記メモリに出力する手段を有することを特徴とする請求項２記載のメモリ制御回路。
【請求項４】
１つのワード故障線モードのタイプ値を事前に格納する故障モード値格納回路と、ライトデータを入力しエラー訂正コードを付与して出力するエラー訂正コード生成回路と、前記ライトデータ、前記エラー訂正コードをそれぞれのワード故障線モードのタイプに対する前記並び換えを行い並び換え後データとして出力するライトデータ並び換え回路と、前記タイプ値にしたがって１つのワード故障線モードのタイプに対応する並び換え後データを選択し出力するライトデータ選択回路と、前記ライトデータ選択回路からの並び換え後データを入力し、１または複数回に分けて前記メモリに出力するライトデータ制御回路と、前記メモリから読み出された並び換え後データを１または複数回に分けて入力し出力するリードデータ制御回路と、前記リードデータ制御回路からの並び換え後データをそれぞれのワード故障線モードのタイプに対する前記並び換えを元に戻し、戻しリードデータとして出力するリードデータ並び換え回路と、前記タイプ値にしたがって１つのワード故障線モードのタイプに対応する戻しリードデータを選択し出力するリードデータ選択回路と、エラー訂正コードに基づいて前記リードデータ選択回路からの戻しリードデータのエラー検出・訂正を行うエラー検出・訂正回路と、を含むことを特徴とする請求項３記載のメモリ制御回路。
【請求項５】
前記ライトデータ選択回路とライトデータ制御回路との間に、ライトデータレジスタ含み、前記リードデータ制御回路と前記リードデータ並び換え回路との間にリードデータレジスタを含むことを特徴とする請求項４記載のメモリ制御回路。
【請求項６】
請求項１、２、３、４、または、５記載の前記メモリ制御回路と、前記メモリ制御回路からの同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に書き込む前記メモリと、を含むことを特徴とする記憶システム。
【請求項７】
前記請求項６記載の記憶システムと、前記メモリ制御回路にライトデータを含むライトリクエストを出力し、前記メモリ制御回路にリードリクエストを出力し前記メモリ制御回路からのリードデータを入力するプロセッサと、を含むことを特徴とする情報処理装置。
【請求項８】
メモリ制御回路が、同一のワード線故障モードを持つメモリ素子から構成されたメモリに対し、エラー訂正コードを含みエラー訂正が可能な同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に格納させるように並び換えて並び換え後データとして前記メモリに出力する手順を含むことを特徴とするメモリ制御方法。
【請求項９】
メモリ制御回路が、前記メモリから読み出した並び換え後データの前記並び換えを元に戻し、前記エラー訂正コードによりエラー訂正を行う手順を含むことを特徴とする請求項８記載のメモリ制御方法。
【請求項１０】
メモリ制御回路が、複数のワード故障線モードのタイプに対する前記並び換えを行い並び換え後データを生成し、事前に保持してある１つのワード故障線モードのタイプ値に対する前記並び換え後データを前記メモリに出力する手順を含むことを特徴とする請求項９記載のメモリ制御方法。
【請求項１１】
前記メモリが、前記メモリ制御回路からの同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に書き込む手順を含むことを特徴とするメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御回路、記憶システム、情報処理装置、および、メモリ制御方法に関し、特に、エラー訂正コードを使用するメモリ制御回路、記憶システム、情報処理装置、および、メモリ制御方法に関する。
【背景技術】
【０００２】
従来のエラー訂正コードを使用するメモリ制御に関する技術の１例が特許文献１に記載されている。この従来の技術は、ＡＳＩＣ群で発生させたエラー訂正コードの塊がＤＩＭＭの中の同じ素子にアサインされないようにライトデータを並び換えるものである。これにより、誤り検出等の可能性を向上させるものである。
【０００３】
【特許文献１】特開２００６−４１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来の技術においては、複数ブロックにまたがるエラーを訂正できないエラー訂正コードを使用した場合に、ワード線故障に対するエラー訂正ができない可能性が高く信頼性が低いという問題点がある。その理由は、メモリ素子のワード線故障モードに対応した故障単位を考慮したライトデータの並び換えを行っていないからである。
【０００５】
本発明の目的は、上記問題点を解決するメモリ制御回路、記憶システム、情報処理装置、および、メモリ制御方法を提供することである。
【課題を解決するための手段】
【０００６】
本発明の第１のメモリ制御回路は、同一のワード線故障モードを持つメモリ素子から構成されたメモリに対し、エラー訂正コードを含みエラー訂正が可能な同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に格納させるように並び換えて並び換え後データとして前記メモリに出力する手段を有する。
【０００７】
本発明の第２のメモリ制御回路は、前記第１のメモリ制御回路であって、前記メモリから読み出した並び換え後データの前記並び換えを元に戻し、前記エラー訂正コードによりエラー訂正を行う手段を有する。
【０００８】
本発明の第３のメモリ制御回路は、前記第２のメモリ制御回路であって、複数のワード故障線モードのタイプに対する前記並び換えを行い並び換え後データを生成し、事前に保持してある１つのワード故障線モードのタイプ値に対する前記並び換え後データを前記メモリに出力する手段を有する。
【０００９】
本発明の第４のメモリ制御回路は、前記第３のメモリ制御回路であって、１つのワード故障線モードのタイプ値を事前に格納する故障モード値格納回路と、ライトデータを入力しエラー訂正コードを付与して出力するエラー訂正コード生成回路と、前記ライトデータ、前記エラー訂正コードをそれぞれのワード故障線モードのタイプに対する前記並び換えを行い並び換え後データとして出力するライトデータ並び換え回路と、前記タイプ値にしたがって１つのワード故障線モードのタイプに対応する並び換え後データを選択し出力するライトデータ選択回路と、前記ライトデータ選択回路からの並び換え後データを入力し、１または複数回に分けて前記メモリに出力するライトデータ制御回路と、前記メモリから読み出された並び換え後データを１または複数回に分けて入力し出力するリードデータ制御回路と、前記リードデータ制御回路からの並び換え後データをそれぞれのワード故障線モードのタイプに対する前記並び換えを元に戻し、戻しリードデータとして出力するリードデータ並び換え回路と、前記タイプ値にしたがって１つのワード故障線モードのタイプに対応する戻しリードデータを選択し出力するリードデータ選択回路と、エラー訂正コードに基づいて前記リードデータ選択回路からの戻しリードデータのエラー検出・訂正を行うエラー検出・訂正回路と、を含む。
【００１０】
本発明の第５のメモリ制御回路は、前記第４のメモリ制御回路であって、前記ライトデータ選択回路とライトデータ制御回路との間に、ライトデータレジスタ含み、前記リードデータ制御回路と前記リードデータ並び換え回路との間にリードデータレジスタを含む。
【００１１】
本発明の記憶システムは、前記１、２、３、４、または、５の前記メモリ制御回路と、前記メモリ制御回路からの同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に書き込む前記メモリと、を含む。
【００１２】
本発明の情報処理装置は、前記記憶システムと、前記メモリ制御回路にライトデータを含むライトリクエストを出力し、前記メモリ制御回路にリードリクエストを出力し前記メモリ制御回路からのリードデータを入力するプロセッサと、を含む。
【００１３】
本発明の第１のメモリ制御方法は、メモリ制御回路が、同一のワード線故障モードを持つメモリ素子から構成されたメモリに対し、エラー訂正コードを含みエラー訂正が可能な同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に格納させるように並び換えて並び換え後データとして前記メモリに出力する手順を含む。
【００１４】
本発明の第２のメモリ制御方法は、前記第１のメモリ制御方法であって、メモリ制御回路が、前記メモリから読み出した並び換え後データの前記並び換えを元に戻し、前記エラー訂正コードによりエラー訂正を行う手順を含む。
【００１５】
本発明の第３のメモリ制御方法は、前記第２のメモリ制御方法であって、メモリ制御回路が、複数のワード故障線モードのタイプに対する前記並び換えを行い並び換え後データを生成し、事前に保持してある１つのワード故障線モードのタイプ値に対する前記並び換え後データを前記メモリに出力する手順を含む。
【００１６】
本発明の第４のメモリ制御方法は、前記メモリが、前記メモリ制御回路からの同一ブロックのデータビットを前記メモリ素子のワード線故障モードに対応した故障単位に書き込む手順を含む。
【発明の効果】
【００１７】
本発明は、ワード線故障が発生してもエラー訂正が可能となり、信頼性が向上するという効果を持つ。その理由は、エラー訂正が可能な同一ブロックのデータビットをメモリ素子のワード線故障モードに対応した故障単位に格納する構成をとるからである。
【発明を実施するための最良の形態】
【００１８】
次に、本発明を実施するための最良の形態について説明する。本発明は、内部の回路構成によりあるワード線故障モードを持つ複数のメモリ素子からなるメモリを使用するメモリ制御回路に関する。本発明のメモリ制御回路は、前記メモリに対し、複数バイトからなるデータにＥＣＣ（エラー訂正コード）を付加してライトする。このＥＣＣは、複数ビットのエラーを訂正できるが、複数ブロックにまたがるエラーを訂正できないコードである。ここで、ブロックは１バイトでも、または、複数バイトでもよい。ブロックが統一して使用されればよい。本発明は、同一ブロックに属するデータを、メモリ素子の同一故障単位ビットにライトするように並び換える。本発明は、この並び換えにより、エラー訂正を可能とする構成をとる。
【００１９】
次に、前記メモリ素子の構成について図面を参照して説明する。図２は、メモリ素子の構成の１例を示す説明図である。図２を参照すると、メモリ素子は、４［ビット］×ｎ［ワード］である。また、４［ビット］の各ビットは、それぞれ、ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３である。
【００２０】
ワード線故障モードがＡタイプのメモリ素子は、＜ＤＱ０、ＤＱ１＞が第１の故障単位、＜ＤＱ２、ＤＱ３＞が第２の故障単位である。ワード線故障モードがＢタイプのメモリ素子は、＜ＤＱ０、ＤＱ２＞が第１の故障単位、＜ＤＱ１、ＤＱ３＞が第２の故障単位である。ワード線故障モードがＣタイプのメモリ素子は、＜ＤＱ０、ＤＱ３＞が第１の故障単位、＜ＤＱ１、ＤＱ２＞が第２の故障単位である。すなわち、故障単位は、２［ビット］である。
【００２１】
次に、Ａタイプのメモリ素子を例にとって、詳細に説明する。デコーダ３００からワード線ＷＳＥＬ０がＤＱ０、ＤＱ１のメモリセルに接続される。また、デコーダ３００からワード線ＷＳＥＬ１がＤＱ１、ＤＱ２のメモリセルに接続される。ワード線ＷＳＥＬ０、ＷＳＥＬ１は、同一のワードを選択する信号である。
【００２２】
ワード線ＷＳＥＬ０が故障すると、＜ＤＱ０、ＤＱ１＞の故障単位の故障となり、ワード線ＷＳＥＬ１が故障すると、＜ＤＱ２、ＤＱ３＞の故障単位の故障となる。このように、各故障単位は独立している。Ｂタイプ、Ｃタイプのメモリ素子も同様に、各故障単位の故障となる。
【００２３】
次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。図１は、本発明の第１の実施の形態の記憶システムの構成を示すブロック図である。図１を参照すると、記憶システムは、メモリ制御回路１００とメモリ１１０とを含む。メモリ１１０は、図２で説明した同一のワード線故障モード（たとえば、Ａタイプ）を持つメモリ素子から構成される。メモリ素子は、たとえば、４［ビット］×ｎ［ワード］である。メモリ１１０は、第１メモリ素子、第２メモリ素子、第３メモリ素子の３個のメモリ素子で構成される。
【００２４】
メモリ制御回路１００は、コマンド・アドレス制御回路１０１、ＥＣＧ回路１０２、ライトデータ制御回路１０３、ＥＣＣ回路１０４、リードデータ制御回路１０５、ライトデータ並び換え回路６−１〜６−３、リードデータ並び換え回路８−１〜８−３、ライトデータ選択回路１０７、リードデータ選択回路１０９、および、故障モード値格納回路１１１を含む。
【００２５】
次に、本発明の第１の実施の形態の動作について図面を参照して説明する。図３、図４、図５は、それぞれ、ワード線故障モードがＡタイプ、Ｂタイプ、Ｃタイプの場合の動作を示す説明図である。初期起動時等に、故障モード値格納回路１１１には、メモリ１１０を構成するメモリ素子に対応するワード線故障モードを選択するための故障モード値（Ａタイプ、Ｂタイプ、Ｃタイプを識別する）が設定される。故障モード値格納回路１１１は、常時、故障モード値に基づく選択信号を出力する。以下、説明を簡単にするために、１ブロックを１［バイト］（＝８［ビット］）とする。
【００２６】
外部装置（たとえば、プロセッサ）からメモリ１１０へデータの書き込みリクエスト（ライトコマンド、アドレス、ライトデータを伴う）が出力されると、コマンド・アドレス制御回路１０１は、書き込みリクエストのライトコマンド、アドレスを入力し、アドレス、ライトコマンドをメモリ１１０、ライトコマンドをライトデータ制御回路１０３に出力する。
【００２７】
また、ＥＣＧ回路１０２（エラー訂正コード生成回路である）は、ライトデータを入力し、冗長データ（エラー訂正コード）を生成し、ライトデータ、および、冗長データを出力する（図３、図４、図５ステップＳ１）。ライトデータ並び換え回路６−１は、ワード線故障モードがＡタイプである場合に対応して、ライトデータを並び換え、並び換え後ライトデータとして出力する（図３ステップＳ２）。
【００２８】
ライトデータ並び換え回路６−２は、ワード線故障モードがＢタイプである場合に対応して、ライトデータを並び換え、並び換え後ライトデータとして出力する（図４ステップＳ２）。ライトデータ並び換え回路６−３は、ワード線故障モードがＣタイプである場合に対応して、ライトデータを並び換え、並び換え後ライトデータとして出力する（図５ステップＳ２）。
【００２９】
すなわち、ライトデータ並び換え回路６−１、ライトデータ並び換え回路６−２、および、ライトデータ並び換え回路６−３は、同一ブロックに属するデータを、メモリ素子の同一故障単位ビットにライトするように並び換え、並び換え後ライトデータとして出力する。
【００３０】
次に、ライトデータ選択回路１０７は、故障モード値格納回路１１１からの選択信号にしたがって、ライトデータ並び換え回路６−１、ライトデータ並び換え回路６−２、ライトデータ並び換え回路６−３からの並び換え後ライトデータの１つを選択し、出力する（図３、図４、図５ステップＳ２）。並び換え後データは、４ビット単位で表現すると、４ビットデータ＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１＞の様に並んでいる。
【００３１】
次に、ライトデータ制御回路１０３は、ライトコマンドに基づいて、並び換え後ライトデータを４回に分けて、制御信号と共にメモリ１１０に出力する。すなわち、ライトデータ制御回路１０３は、第１パケットデータ＜Ｂ０，Ｂ２，Ｂ４＞、第２パケットデータ＜Ｂ１，Ｂ３，Ｂ５＞、第３パケットデータ＜Ｂ６，Ｂ８，Ｂ１０＞、第４パケットデータ＜Ｂ７，Ｂ９，Ｂ１１＞の４パケットデータに分けて出力する。
【００３２】
たとえば、タイプＡであれば、並び換え後ライトデータを第１パケットデータ＜ビット０，１，８，９，１６，１７，２４，２５，３２，３３，４０，４１＞、第２パケットデータ＜ビット２，３，１０，１１，１８，１９，２６，２７，３４，３５，４２，４３＞、第３パケットデータ＜ビット４，５，１２，１３，２０，２１，２８，２９，３６，３７，４４，４５＞、第４パケットデータ＜ビット６，７，１４，１５，２２，２３，３０，３１，３８，３９，４６，４７＞のように出力する（図３ステップＳ３）。タイプＢ、Ｃの場合も、それぞれ、図４、図５に示すように並び換え後ライトデータを出力する（図４、図５ステップＳ３）。
【００３３】
次に、メモリ１１０は、制御信号、ライトコマンド、アドレスに基づいて、ライトデータ制御回路１０３からの第１パケットデータ、第２パケットデータ、第３パケットデータ、第４パケットデータをそれぞれ、アドレスｉ、アドレスｉ＋１、アドレスｉ＋２、アドレスｉ＋３にライトする（書き込む）（図３、図４、図５ステップＳ３）。
【００３４】
ここで、Ａタイプであれば、第１メモリ素子のＤＱ０には、＜ビット０，２，４，６，＞が、ＤＱ１には、＜ビット１，３，５，７＞が、ＤＱ２には、＜ビット８，１０，１２，１４＞が、ＤＱ３には、＜ビット９，１１，１３，１５＞が、ライトされる。このように、１ブロックのデータが、同一の故障単位に含まれるように書き込まれる。第２メモリ素子、第３メモリ素子も同様に１ブロックのデータが、同一の故障単位に含まれるように書き込まれる（図３ステップＳ３）。
【００３５】
Ｂタイプ、Ｃタイプも同様に、同様に１ブロックのデータが、同一の故障単位に含まれるように書き込まれる（図４、図５ステップＳ３）。
【００３６】
次に、外部装置からメモリ１１０へデータの読み出しリクエスト（リードコマンド、アドレスが出力されると、コマンド・アドレス制御回路１０１は、読み出しリクエストのリードコマンド、アドレスを入力し、アドレス、リードコマンドをメモリ１１０、リードコマンドをリードデータ制御回路１０５に出力する。
【００３７】
次に、メモリ１１０は、リードコマンド、アドレスに基づいて、第１パケットデータ、第２パケットデータ、第３パケットデータ、第４パケットデータをそれぞれ、アドレスｉ、アドレスｉ＋１、アドレスｉ＋２、アドレスｉ＋３から順次、リードする（読み出す）（図３、図４、図５ステップＳ４）。
【００３８】
次に、リードデータ制御回路１０５は、第１パケットデータ＜Ｂ０，Ｂ２，Ｂ４＞、第２パケットデータ＜Ｂ１，Ｂ３，Ｂ５＞、第３パケットデータ＜Ｂ６，Ｂ８，Ｂ１０＞、第４パケットデータ＜Ｂ７，Ｂ９，Ｂ１１＞の４パケットデータを順次入力し、＜Ｂ０，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｂ５，Ｂ６，Ｂ７，Ｂ８，Ｂ９，Ｂ１０，Ｂ１１＞のように揃えて出力する（図３、図４、図５ステップＳ５）。
【００３９】
次に、リードデータ並び換え回路８−１は、ワード線故障モードがＡタイプである場合に対応して、リードデータを並び換え、並び換え後リードデータとして出力する（図３ステップＳ６）。
【００４０】
リードデータ並び換え回路８−２は、ワード線故障モードがＢタイプである場合に対応して、リードデータを並び換え、並び換え後リードデータとして出力する（図４ステップＳ６）。リードデータ並び換え回路８−３は、ワード線故障モードがＣタイプである場合に対応して、リードデータを並び換え、並び換え後リードデータとして出力する（図５ステップＳ６）。
【００４１】
すなわち、リードデータ並び換え回路８−１、リードデータ並び換え回路８−２、および、リードデータ並び換え回路８−３は、ＥＣＧ回路１０２の出力と同様の順序に並び換え、並び換え後リードデータ（戻しリードデータ）として出力する（図３、図４、図５ステップＳ６）。
【００４２】
次に、リードデータ選択回路１０９は、故障モード値格納回路１１１からの選択信号にしたがって、リードデータ並び換え回路８−１、リードデータ並び換え回路８−２、リードデータ並び換え回路８−３からの並び換え後リードデータ（戻しリードデータ）の１つを選択し、出力する（図３、図４、図５ステップＳ６）。
【００４３】
次に、ＥＣＣ回路１０４（エラー検出・訂正回路である）は、リードデータ選択回路１０９から並び換え後リードデータを入力し、冗長データに基づき、エラー検出、エラー訂正を行い、冗長データを含まないデータを外部装置に出力する（図３、４、５ステップＳ７）。
【００４４】
以上のように、Ａタイプのメモリ素子でワード線故障が起きて、ＤＱ０，１（または、ＤＱ２，３）が固定的に故障になったとしても、故障モード値格納回路１１１にＡタイプを設定しておけば、ＤＱ０，１（または、ＤＱ２，３）には、訂正可能なデータブロックが割り当てられているので、リードデータが訂正可能となる。
【００４５】
同様に、Ｂタイプのメモリ素子でワード線故障が起きて、ＤＱ０，２（または、ＤＱ１，３）が固定的に故障になったとしても、故障モード値格納回路１１１にＢタイプを設定しておけば、ＤＱ０，２（または、ＤＱ１，３）には、訂正可能なデータブロックが割り当てられているので、リードデータが訂正可能となる。
【００４６】
同様に、Ｃタイプのメモリ素子でワード線故障が起きて、ＤＱ０，３（または、ＤＱ１，２）が固定的に故障になったとしても、故障モード値格納回路１１１にＣタイプを設定しておけば、ＤＱ０，３（または、ＤＱ１，２）には、訂正可能なデータブロックが割り当てられているので、リードデータが訂正可能となる。
【００４７】
以上説明したように、本発明の第１の実施の形態は、エラー訂正が可能な同一ブロックのデータビットをメモリ素子のワード線故障モードに対応した故障単位に格納するようにしたので、ワード線故障が発生してもエラー訂正が可能となり、信頼性が向上するという効果を持つ。
【００４８】
また、本発明の第１の実施の形態は、メモリ１１０を構成するメモリ素子に対応するワード線故障モードを選択するための故障モード値を初期に設定する構成により、メモリ素子が故障して、それまでとは異なる新たなワード線故障モードのメモリ素子をメモリ１１０に交換しても、故障モード値を新たなワード線故障モードに対応する値にすれば、メモリ１１０以外は、そのままで、使用できるという効果がある。すなわち、本発明の第１の実施の形態は、可用性が高くなるという効果を持つ。
【００４９】
また、以上では、４［ビット］×ｎ［ワード］のメモリ素子について説明したが、８［ビット］×ｎ［ワード］の素子を使用し、故障単位が４［ビット］であるとすると、（８から４選ぶ組み合わせの数）／２の種類のワード線故障モードのタイプが存在する。すなわち、［８！／｛４！＊（８−４）！｝］／２＝３５種類のワード線故障モードのタイプが存在する。したがって、ライトデータ並び換え回路６−１〜６−３５、リードデータ並び換え回路８−１〜８−３５、３５ウェイのライトデータ選択回路１０７、３５ウェイのリードデータ選択回路１０９が必要となる。このように、多数ビットのメモリ素子に対応することができる。
【００５０】
次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。図６は、本発明の第２の実施の形態の構成を示すブロック図である。図６を参照すると、本発明の第２の実施の形態は、本発明の第１の実施の形態に対し、ライトデータ選択回路１０７とライトデータ制御回路１０３との間に、ライトデータレジスタ２００含み、リードデータ制御回路１０５とリードデータ並び換え回路８−１〜８−３との間にリードデータレジスタ２０１を含む。
【００５１】
ライトデータレジスタ２００は、並び換え後ライトレジスタを保持し、リードデータレジスタ２０１は、リードデータ制御回路１０５からのリードデータを保持する。本発明の第２の実施の形態は、途中にライトデータレジスタ２００、リードデータレジスタ２０１を含む構成により、１クロックの遅延時間が短縮されるので、本発明の本発明の第２の実施の形態に比較して、高速の周波数動作が可能となり、性能が向上するという効果を持つ。また、レジスタは、動作周波数に対応して、任意の箇所に、適宜、複数個追加することが可能である。
【００５２】
次に、本発明の第３の実施の形態について説明する。本発明の第３の実施の形態は、本発明の第１、第２の実施の形態のメモリ制御回路１００、メモリ１００、および、外部装置としてのプロセッサ（図示せず）を含む情報処理装置である。本発明の第３の実施の形態の情報処理装置は、第１、第２の実施の形態のメモリ制御回路１００、メモリ１００を含む構成をとるので、第１、第２の実施の形態と同様、信頼性が向上し、かつ、可用性が向上するという効果を持つ。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施の形態の記憶システムの構成を示すブロック図。
【図２】メモリ素子の構成の１例を示す説明図。
【図３】ワード線故障モードがＡタイプの場合の動作を示す説明図。
【図４】ワード線故障モードがＢタイプの場合の動作を示す説明図。
【図５】ワード線故障モードがＣタイプの場合の動作を示す説明図。
【図６】本発明の第２の実施の形態の構成を示すブロック図。
【符号の説明】
【００５４】
１００    メモリ制御回路
１０１    コマンド・アドレス制御回路
１０２    ＥＣＧ回路
１０３    ライトデータ制御回路
１０４    ＥＣＣ回路
１０５    リードデータ制御回路
１１０    メモリ
１１１    故障モード値格納回路
６−１    ライトデータ並び換え回路
６−２    ライトデータ並び換え回路
６−３    ライトデータ並び換え回路
８−１    リードデータ並び換え回路
８−２    リードデータ並び換え回路
８−３    リードデータ並び換え回路
ＷＳＥＬ０    ワード線
ＷＳＥＬ１    ワード線
２００    ライトデータレジスタ
２０１    リードデータレジスタ
３００    デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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