(57)【要約】【課題】トランジスタのしきい値ばらつきによる影響を低減した基準電位を出力する、低電源電圧で動作可能な基準電位発生回路を提供する。【解決手段】グランドレベルとV-ノード間に接続されたダイオードＤ１１０と、V-ノードとＰＭＯＳトランジスタＴ１のドレイン間に接続された抵抗Ｒ１１０と、グランドレベルとVdioノード間に接続されたダイオード１２０と、VdioノードとV+ノード間に接続された抵抗Ｒ１２１と、V+ノードと第１のＰＭＯＳトランジスタＴ１のドレイン間に接続された抵抗Ｒ１２０と、V+ノードとV-ノードを入力したオペアンプ３０と、グランドレベルとＰＭＯＳトランジスタＴ２のドレインの間に接続された抵抗Ｒoutと、オペアンプ３０の出力をＰＭＯＳトランジスタＴ１、Ｔ２のゲートに入力し、抵抗Ｒoutから基準電位を出力する基準電位発生回路が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
グランドレベルとV-ノード間に接続された第１のダイオードと、前記V-ノードと第１のＰＭＯＳトランジスタのドレイン間に接続された第１の抵抗と、グランドレベルとVdioノード間に接続された第２のダイオードと、前記VdioノードとV+ノード間に接続された第２の抵抗と、前記V+ノードと前記第１のＰＭＯＳトランジスタのドレイン間に接続された第３の抵抗と、前記V+ノードと前記V-ノードを入力した第１のオペアンプと、グランドレベルと第２のＰＭＯＳトランジスタのドレインの間に接続された第４の抵抗とを備え、前記第１のオペアンプの出力を前記第１、第２のＰＭＯＳトランジスタのゲートに入力し、前記第４の抵抗から取り出した電位を基準電位とする基準電位発生回路。
【請求項２】
前記第１の抵抗値と前記第３の抵抗値は等しい事を特徴とする請求項１記載の基準電位発生回路。
【請求項３】
第３のＰＭＯＳトランジスタのソースとドレイン間に温度に依らず一定電流を流す事が出来るゲート電位が入力された第３のＰＭＯＳトランジスタと、前記第３のＰＭＯＳトランジスタのドレインと電源電圧VDDを抵抗分割した電位が入力された第２のオペアンプと、前記第２のオペアンプの出力がゲートに入力され、ドレインが前記第３のＰＭＯＳトランジスタのドレインと接続された第４のＰＭＯＳトランジスタと、前記第３、第４のＰＭＯＳトランジスタのドレインとグランドレベル間に挿入された第５の抵抗とを備え、前記第５の抵抗から取り出した電位を基準電位とする基準電位発生回路。
【請求項４】
前記第３のＰＭＯＳトランジスタと前記第２のＰＭＯＳトランジスタは同一である、前記第５の抵抗と前記第４の抵抗は同一であることを特徴とする請求項３記載の基準電位発生回路。
【請求項５】
グランドレベルとV-ノード間に接続された第１のダイオードと、前記V-ノードにドレインが接続された第１のＰＭＯＳトランジスタと、 グランドレベルとVdioノード間に接続された第２のダイオードと、前記VdioノードとV+ノード間に接続された第２の抵抗と、前記V+ノードにドレインが接続された第２のＰＭＯＳトランジスタと、前記V+ノードと前記V-ノードを入力した第１のオペアンプとを備え、前記第１のオペアンプの出力を前記第１、第２のＰＭＯＳトランジスタのゲートに入力し、前記第３のＰＭＯＳトランジスタのゲートに入力される電位は前記第１のオペアンプの出力電位であることを特徴とする請求項３記載の基準電位発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、特に基準電位を出力する基準電位発生回路に関する。
【背景技術】
【０００２】
半導体のバンドギャップを利用することにより、周囲温度が変動した場合にも一定の基準電位を出力するバンドギャップリファレンス（ＢＧＲ）回路が、メモリ等の半導体集積回路（ＬＳＩ）で広く使用されている。ＬＳＩの電源電圧が下がるにしたがい、低電源電圧で動作可能なＢＧＲ回路が要求されるようになっている。そのため、電源電圧１Ｖ以下で基準電位が出力できるＢＧＲ回路が提案されている（例えば、非特許文献１参照。）。
【０００３】
非特許文献１で提案されているＢＧＲ回路は、オペアンプのしきい値を小さくすることにより、１Ｖ以下の電源電圧で動作する。しかし、上記のＢＧＲ回路はＰＭＯＳトランジスタ（ｐチャネル型ＭＯＳトランジスタ）のしきい値ばらつきに起因する基準電位のばらつきが発生するという問題ある。そのため、例えば強誘電体メモリ等のトランジスタのしきい値ばらつきが大きい半導体集積回路の場合においては、ＢＧＲ電位がトランジスタの製造ばらつきにともなってばらつく問題があった。
【非特許文献１】ヒロノリ・バンバ（Ｈｉｒｏｎｏｒｉ  Ｂａｎｂａ）、他著、「ＣＭＯＳ・バンドギャップ・リファレンス・サーキット・ウイズ・サブ−１−Ｖ・オペレーション（Ａ  ＣＭＯＳ  ｂａｎｄｇａｐ  ｒｅｆｅｒｅｎｃｅ  ｃｉｒｃｕｉｔ  ｗｉｔｈ  ｓｕｂ−１−ｖ  ｏｐｅｒａｔｉｏｎ）」、米国電子通信技術者協会ジャーナル・オブ・ソリッド−ステート・サーキッツ、第３４巻、第５号、１９９９年、５月
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、トランジスタのしきい値ばらつきによる影響を低減した基準電位を出力する、低電源電圧で動作可能な基準電位発生回路を提供する。
【課題を解決するための手段】
【０００５】
本願発明の一態様によれば、グランドレベルとV-ノード間に接続された第１のダイオードと、V-ノードと第１のＰＭＯＳトランジスタのドレイン間に接続された第１の抵抗と、グランドレベルとVdioノード間に接続された第２のダイオードと、VdioノードとV+ノード間に接続された第２の抵抗と、V+ノードと第１のＰＭＯＳトランジスタのドレイン間に接続された第３の抵抗と、V+ノードとV-ノードを入力した第１のオペアンプと、グランドレベルと第２のＰＭＯＳトランジスタのドレインの間に接続された第４の抵抗とを備え、第１のオペアンプの出力を第１、第２のＰＭＯＳトランジスタのゲートに入力し、第４の抵抗から取り出した電位を基準電位とする基準電位発生回路が提供される。
【０００６】
本願発明の他の態様によれば、第３のＰＭＯＳトランジスタのソース−ドレイン間に温度に依らず一定電流を流す事が出来るゲート電位が入力された第３のＰＭＯＳトランジスタと、第３のＰＭＯＳトランジスタのドレインと電源電圧VDDを抵抗分割した電位が入力された第２のオペアンプと、第２のオペアンプの出力がゲートに入力され、ドレインが第３のＰＭＯＳトランジスタのドレインと接続された第４のＰＭＯＳトランジスタと、第３、第４のＰＭＯＳトランジスタのドレインとグランドレベル間に挿入された第５の抵抗とを備え、第５の抵抗から取り出した電位を基準電位とする基準電位発生回路が提供される。
【発明の効果】
【０００７】
本発明によれば、トランジスタのしきい値ばらつきによる影響を低減した基準電位を出力する、低電源電圧で動作可能な基準電位発生回路を提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係る基準電位発生回路は、図１に示すように、第１のオペアンプ３０と、それぞれのゲート電極に第１のオペアンプ３０の出力が入力する第１及び第２のＰＭＯＳトランジスタＴ１及びＴ２と、第１のＰＭＯＳトランジスタＴ１のドレイン電流を温度に依存しない電流Ｉ10に設定する回路ブロック１０と、第２のＰＭＯＳトランジスタＴ２のドレイン電極と接地線２０１間に接続された出力抵抗Ｒoutとを備え、第２のＰＭＯＳトランジスタＴ２のドレイン電極と第４の抵抗（出力抵抗）Ｒoutとの接続ノード１０３の電位を基準電位ＶBGRとして出力する。本実施形態は図３に示す従来技術を基に考案したものである。
【００１０】
図１に示した第１のＰＭＯＳトランジスタＴ１及び第２のＰＭＯＳトランジスタＴ２は、同一サイズのＰＭＯＳトランジスタである。第１のＰＭＯＳトランジスタＴ１及び第２のＰＭＯＳトランジスタＴ２のソース電極に電源電圧ＶＤＤを供給する電源線２００が接続され、ゲート電極に第１のオペアンプ３０の出力端子が接続される。又、第１のＰＭＯＳトランジスタＴ１のドレイン電極に回路ブロック１０が接続される。
【００１１】
回路ブロック１０は、図１に示すように、グランドレベル（接地線２０１）と第１のＰＭＯＳトランジスタＴ１のドレイン電極間において、Ｖ−ノードで直列接続された第１のダイオードＤ１１０及び第１の抵抗Ｒ１１０を備える。第１の抵抗Ｒ１１０の一端は第１のＰＭＯＳトランジスタＴ１のドレイン電極に接続し、他端はＶ−ノードにおいて第１のダイオードＤ１１０のアノードに接続する。第１のダイオードＤ１１０のカソードは接地線２０１に接続する。回路ブロック１０は、第１のＰＭＯＳトランジスタＴ１のドレイン電流を温度に依存しない電流Ｉ10に設定する。
【００１２】
又、回路ブロック１０は、接地線２０１と第１のＰＭＯＳトランジスタＴ１のドレイン電極間において、Ｖ＋ノードで直列接続された、第２のダイオード１２０と第２の抵抗Ｒ１２１が直列接続してなる回路ブロック１２１と第３の抵抗Ｒ１２０とを備える。第２のダイオード１２０は、第１のダイオードＤ１１０と通電面積がそれぞれ等しい複数のダイオードＤ１２１〜Ｄ１２ｎが互いに並列接続してなる（ｎ：２以上の整数）。第３の抵抗Ｒ１２０の一端は第１のＰＭＯＳトランジスタＴ１のドレイン電極に接続し、他端はＶ＋ノードにおいて第２の抵抗Ｒ１２１の一端に接続する。第２の抵抗Ｒ１２１の他端は、ダイオードＤ１２１〜Ｄ１２ｎの各アノードに接続する。ダイオードＤ１２１〜Ｄ１２ｎの各カソードは接地線２０１に接続する。第３の抵抗Ｒ１２０と第１の抵抗Ｒ１１０の抵抗値は等しい。
【００１３】
以下に、回路ブロック１０の回路動作について説明する。第１のＰＭＯＳトランジスタＴ１のドレイン電極から図１に示す回路ブロック１１及び回路ブロック１２に流れる電流をそれぞれ電流Ｉ11及び電流Ｉ12とする。電流Ｉ10は電流Ｉ11と電流Ｉ12の和である。Ｖ−ノードの電位Ｖ-が第１のオペアンプ３０のマイナス側入力端子１０１に入力され、Ｖ＋ノードの電位Ｖ+が第１のオペアンプ３０のプラス側入力端子１０２に入力される。電位Ｖ-と電位Ｖ+が等しくなるように第１のオペアンプ３０を通じて第１のＰＭＯＳトランジスタＴ１のゲート電位が制御されるため、第１の抵抗Ｒ１１０と第３の抵抗Ｒ１２０の存在により必然的に電流Ｉ11と電流Ｉ12も等しくなる。即ち、Ｖ−ノードの電位Ｖ-とＶ＋ノードの電位Ｖ+が互いに等しくなるように電流Ｉ10が制御される。
【００１４】
第１のダイオードＤ１１０の順方向電圧Ｖｆ１、第１のダイオードＤ１１０の逆方向飽和電流Ｉｓ、第２のダイオード１２０の順方向電圧Ｖｆ２、ボルツマン定数ｋ、絶対温度Ｔ及びelectric chargeｑを用いて、電流Ｉ11及び電流Ｉ12は式（１）及び式（２）で表される：
Ｉ11＝Ｉｓ×ｅｘｐ｛ｑ×Ｖｆ１／（ｋ×Ｔ）｝      ・・・・・（１）
Ｉ12＝ｎ×Ｉｓ×ｅｘｐ｛ｑ×Ｖｆ２／（ｋ×Ｔ）｝      ・・・・・（２）
ここで、ＶＴを式（３）のように定義する：  
ＶＴ＝（ｋ×Ｔ）／ｑ      ・・・・・（３）
Ｖ−ノードの電位Ｖ-とＶ＋ノードの電位Ｖ+が互いに等しくなるように電流Ｉ10が制御されるため、第１の抵抗Ｒ１１０と第３の抵抗Ｒ１２０の両端に発生する電圧は同一である。そのため、式（４）が成立する：
Ｉ11×Ｒ110＝Ｉ12×Ｒ120      ・・・・・（４）  
式（４）において、「Ｒ110」及び「Ｒ120」は、第１の抵抗Ｒ１１０及び第３の抵抗Ｒ１２０の抵抗値である。式（１）〜式（４）から、順方向電圧Ｖｆ１、Ｖｆ２は、それぞれ式（５）、式（６）によって表される：
Ｖｆ１＝ＶＴ×ｌｎ（Ｉ11／Ｉｓ）      ・・・・・（５）
Ｖｆ２＝ＶＴ×ｌｎ｛Ｉ12／（ｎ×Ｉｓ）｝
＝ＶＴ×ｌｎ［｛Ｉ11／（ｎ×Ｉｓ）｝×（Ｒ110／Ｒ120）］      ・・・・・（６）
式（５）及び式（６）から、順方向電圧Ｖｆ１と順方向電圧Ｖｆ２との差ｄＶｆは、式（７）で表される：
ｄＶｆ＝Ｖｆ１−Ｖｆ２＝ＶＴ×ｌｎ｛（ｎ×Ｒ120／Ｒ110）      ・・・・・（７）
差ｄＶｆは、第２の抵抗Ｒ１２１の両端に発生する電圧である。つまり、式（８）が成立する：
ｄＶｆ＝Ｉ12×Ｒ121      ・・・・・（８）
式（８）において、「Ｒ121」は第２の抵抗Ｒ１２１の抵抗値である。式（４）及び式（８）から、式（９）が求まる：
Ｉ11×Ｒ110＝Ｉ12×Ｒ120＝Ｒ120／Ｒ121×ｄＶｆ      ・・・・・（９）
第１のダイオードＤ１１０の順方向電圧Ｖｆ１及び式（９）から、第１のＰＭＯＳトランジスタＴ１のドレイン電極の電位Ｖｒｅｆは、式（１０）で表される：
Ｖｒｅｆ＝Ｖｆ１＋Ｒ120／Ｒ121×ｄＶｆ
＝Ｖｆ１＋Ｒ120／Ｒ121×ＶＴ×ｌｎ｛（ｎ×Ｒ120／Ｒ110）｝      ・・・・・（１０）
一般に、ダイオードの順方向電圧は、周囲温度に対して負の依存性を有する。例えば、順方向電圧Ｖｆ１の周囲温度に対する依存性は、−２ｍＶ／℃程度である。一方、ＶＴは、周囲温度に対して正の依存性を有する。ＶＴの周囲温度に対する依存性は、＋０．０８６ｍＶ／℃程度である。そのため、式（１０）に基づいて、第１の抵抗Ｒ１１０、第３の抵抗Ｒ１２０、第２の抵抗Ｒ１２１の各抵抗値、及び整数ｎを適当に選択することにより、第１のＰＭＯＳトランジスタＴ１のドレイン電極の電位Ｖｒｅｆが周囲温度に依存しないように設定できる。電位Ｖｒｅｆが周囲温度に依存しない場合、周囲温度に依存しない電流Ｉ10が第１のＰＭＯＳトランジスタＴ１に流れる。尚、第１の抵抗Ｒ110と第３の抵抗Ｒ120の抵抗値が同一であるため、電流Ｉ11と電流Ｉ12は同一である。
【００１５】
第１の抵抗Ｒ１１０及び第３の抵抗Ｒ１２０の抵抗値は、抵抗値のばらつきが基準電位ＶBGRに影響を及ぼさない程度の大きい値に設定される。しかし、図１に示した基準電位発生回路の低電源電圧化を行う場合、第１の抵抗Ｒ１１０及び第３の抵抗Ｒ１２０での電圧降下分だけ、電源線２００の電位の低下の範囲が制限される。
【００１６】
図１に示した本発明の第1の実施の形態に係る基準電位発生回路において、Ｖ−ノードが第１のオペアンプ３０のマイナス側入力端子１０１に接続され、Ｖ＋ノードが第１のオペアンプ３０のプラス側入力端子１０２に接続され、Ｖ−ノード及びＶ＋ノードの電位が互いに等しくなるように電流Ｉ10が制御される。その結果、既に説明したように、第１のＰＭＯＳトランジスタＴ１に周囲温度に依存しない電流Ｉ10が流れる。第１のＰＭＯＳトランジスタＴ１及び第２のＰＭＯＳトランジスタＴ２のゲート電極の電位は等しく、且つ第１のＰＭＯＳトランジスタＴ１及び第２のＰＭＯＳトランジスタＴ２のソース電極の電位は等しい。そのため、第１のＰＭＯＳトランジスタＴ１のドレイン電流である電流Ｉ10と等しいドレイン電流が、第２のＰＭＯＳトランジスタＴ２に流れる。つまり、第２のＰＭＯＳトランジスタＴ２から出力抵抗Ｒoutに、周囲温度に依存しない第２のＰＭＯＳトランジスタＴ２のドレイン電流が流れる。その結果、接続ノード１０３から出力される基準電位ＶBGRは、周囲温度に依存しない電位となる。
【００１７】
以下に、本発明の第１の実施の形態に係る基準電位発生回路と、図２及び図３に例示する従来技術の基準電位発生回路とを比較する。
【００１８】
図２に示した従来技術の基準電位発生回路は、オペアンプ３０ａ、ＰＭＯＳトランジスタＴａ１、ダイオードＤａ１及びダイオードＤａ２１〜Ｄａ２ｍを有する（ｍ：２以上の整数）。ダイオードＤａ２１〜Ｄａ２ｍの各通電面積は、ダイオードＤａ１の通電面積と同一である。
【００１９】
ダイオードＤａ２１〜Ｄａ２ｍの各カソードは接地線２０１ａに接続し、各アノードは抵抗Ｒａ１２の一端に接続する。抵抗Ｒａ１２の他端に抵抗Ｒａ１１の一端が接続し、抵抗Ｒａ１１の他端に配線２０２ａが接続する。ダイオードＤａ１のカソードは接地線２０１ａに接続し、ダイオードＤａ１のアノードと配線２０２ａ間に抵抗Ｒａ２が接続される。オペアンプ３０ａのプラス側入力端子は抵抗Ｒａ１１と抵抗Ｒａ１２の接続部に接続し、マイナス側入力端子はダイオードＤａ１のアノードと抵抗Ｒａ２の接続部に接続する。ＰＭＯＳトランジスタＴａ１のゲート電極にオペアンプ３０ａの出力端子が接続し、ソース電極に電源線２００ａが接続する。ＰＭＯＳトランジスタＴａ１のドレイン電極に配線２０２ａが接続し、ＰＭＯＳトランジスタＴａ１のドレイン電極の電位として基準電位ＶBGRが出力される。
【００２０】
図２に示した基準電位発生回路は、ダイオードＤａ１及びダイオードＤａ２１〜Ｄａ２ｍの順方向電圧が周囲温度に対して負の依存性を有し、拡散電流が周囲温度に対して正の依存性を有することを利用し、抵抗Ｒａ１１、Ｒａ１２、Ｒａ２の抵抗値を適当に選ぶことによって、温度補償された基準電位ＶBGRを出力する。
【００２１】
図２に示した基準電位発生回路では、ダイオードＤａ２１〜Ｄａ２ｍのアノードと配線２０２ａ間の電位差を、抵抗Ｒａ１１と抵抗Ｒａ１２により抵抗分割してオペアンプ３０ａのプラス側入力端子の電位を設定する。抵抗分割を用いて出力される基準電位ＶBGRは、１．２５Ｖ程度である。つまり、電源線２００ａの電位を１．２５Ｖより低くすることができない。即ち低電圧動作に不向きであるという短所がある。しかし、図２に示したようにＰＭＯＳトランジスタ Ｔａ１を１個のみしか使用していないため、基準電位ＶBGRはＰＭＯＳトランジスタのしきい値ばらつきの影響を受けにくいという長所がある。
【００２２】
図３に示した従来技術の基準電位発生回路は、オペアンプ３０ｂ、ＰＭＯＳトランジスタＴｂ１〜Ｔｂ３、ダイオードＤｂ１及びダイオードＤｂ２１〜Ｄｂ２ｍを有する。ダイオードＤｂ２１〜Ｄｂ２ｍの各通電面積は、ダイオードＤｂ１の通電面積と同一である。
【００２３】
ＰＭＯＳトランジスタＴｂ１〜Ｔｂ３の各ソース電極は電源線２００ｂに接続し、各ゲート電極はオペアンプ３０ｂの出力端子に接続する。ＰＭＯＳトランジスタＴｂ１のドレイン電極にダイオードＤｂ１のアノードが接続する。ダイオードＤｂ１のカソードは接地線２０１ｂに接続する。ＰＭＯＳトランジスタＴｂ２のドレイン電極は、抵抗Ｒｂ３の一端に接続する。抵抗Ｒｂ３の他端は、ダイオードＤｂ２１〜Ｄｂ２ｍの各アノードに接続する。ダイオードＤｂ２１〜Ｄｂ２ｍの各カソードは接地線２０１ｂに接続する。ＰＭＯＳトランジスタＴｂ３のドレイン電極は抵抗Ｒｂ４の一端に接続し、抵抗Ｒｂ４の他端は接地線２０１に接続する。
【００２４】
ダイオードＤｂ１及びダイオードＤｂ２１〜Ｄｂ２ｍの順方向電圧が周囲温度に対して負の依存性を有し、拡散電流が周囲温度に対して正の依存性を有することを利用し、抵抗Ｒｂ３の抵抗値を適当に選ぶことによって、図３に示した基準電位発生回路は温度によらない一定の基準電位ＶBGRを出力する。図３に示した基準電位発生回路において、ＰＭＯＳトランジスタＴｂ１のドレイン電極の電位、及びＰＭＯＳトランジスタＴｂ２のドレイン電極の電位を、オペアンプ３０ｂのマイナス側入力端子、及びプラス側入力端子に入力する。そして、オペアンプ３０ｂのマイナス側入力端子とプラス側入力端子の電位を等しくすることにより、ＰＭＯＳトランジスタＴｂ３のドレイン電極と抵抗Ｒｂ４との接続部から基準電位ＶBGRが出力される。
【００２５】
図３に示した従来技術の基準電位発生回路は、図２に示した従来技術の基準電位発生回路の様な抵抗２段積みの構成を採らず、ＰＭＯＳトランジスタＴｂ１〜Ｔｂ３を使用して基準電位ＶBGRを設定する。そのため、電源線２００ｂの電位を図２に示した基準電位発生回路の電源線２００ａの電位より低く、例えば０．８４Ｖ程度に設定できるという長所がある。しかし、図３に示したようにＰＭＯＳトランジスタを３個使用しているため、基準電位ＶBGRはＰＭＯＳトランジスタのしきい値ばらつきの影響を受けやすいという短所がある。
【００２６】
又、図３に類似した構成として、従来技術としては図４も考えられている。図４に示した基準電位発生回路は、抵抗Ｒｂ１及び抵抗Ｒｂ２を更に備える点が、図３に示した基準電位発生回路と異なる。抵抗Ｒｂ１の一端はＰＭＯＳトランジスタＴｂ１のドレイン電極に接続し、他端は接地線２０１に接続する。抵抗Ｒｂ２の一端はＰＭＯＳトランジスタＴｂ２のドレイン電極に接続し、他端は接地線２０１ｂに接続する。抵抗Ｒｂ１〜Ｒｂ３の抵抗値を適当に選ぶことによって、図４に示した基準電位発生回路は温度補償された基準電位ＶBGRを出力する。
【００２７】
図１に示した基準電位発生回路と図３に示した従来技術の基準電位発生回路とを比較した場合のメリットは、使用されるＰＭＯＳトランジスタの数が1個少ない事である。そのため、図１に示した基準電位発生回路が出力する基準電位ＶBGRは、図３に示した基準電位発生回路に比べてＰＭＯＳトランジスタのしきい値ばらつきの影響を受けにくいという長所がある。
【００２８】
又、図１に示した基準電位発生回路を図２に示した従来技術の基準電位発生回路と比較した場合のメリットは、図１に示した基準電位発生回路において第１の抵抗Ｒ１１０及び第３の抵抗Ｒ１２０における電圧降下を、図２における抵抗Ｒａ１１における電圧降下より小さくできることにより、基準電位ＶBGRを１Ｖ程度に設定できる。
【００２９】
以上に説明したように、本発明の第１の実施の形態に係る基準電位発生回路によれば、低電源電圧で動作可能で、かつＰＭＯＳトランジスタのしきい値ばらつきによる影響を低減した基準電位ＶBGRを出力する基準電位発生回路を実現することができる。
【００３０】
＜第１の変形例＞
図５に本発明の第１の実施の形態の第１の変形例に係る基準電位発生回路を示す。図５に示した基準電位発生回路は、第１のダイオードＤ１１０と並列に接続された第５の抵抗Ｒ１１１と、接地線とＶ＋ノード間に接続され、第５の抵抗Ｒ１１１と抵抗値が等しい第６の抵抗Ｒ１２２を更に含むことが、図１に示した基準電位発生回路と異なる点である。
【００３１】
本発明の第１の実施の形態の第１の変形例は、図４に示した従来技術を基に考案したものである。発明の効果等は図１に示した第１の実施の形態と全く同様であるので、詳しい説明は省略する。
【００３２】
＜第２の変形例＞
図６に本発明の第１の実施の形態の第２の変形例に係る基準電位発生回路を示す。図６に示した基準電位発生回路では、第１のダイオードＤ１１０及び第１の抵抗Ｒ１１０が、この順で第２のＰＭＯＳトランジスタＴ２のドレイン電極と接地線２０１間に接続されている。つまり、第１のダイオードＤ１１０のアノードが第１のＰＭＯＳトランジスタＴ１のドレイン電極に接続し、カソードが第１の抵抗Ｒ１１０の一端に接続する。そして、第１の抵抗Ｒ１１０の他端が接地線２０１に接続する。
【００３３】
更に、図６に示した基準電位発生回路では、回路ブロック１２１及び第３の抵抗Ｒ１２０が、この順で第２のＰＭＯＳトランジスタＴ２のドレイン電極と接地線２０１間に接続されている。つまり、ダイオードＤ１２１〜Ｄ１２ｎの各アノードがドレイン電極に接続し、各カソードが第２の抵抗Ｒ１２１の一端に接続する。第２の抵抗Ｒ１２１の他端は第３の抵抗Ｒ１２０の一端に接続し、第３の抵抗Ｒ１２０の他端が接地線２０１に接続する。
【００３４】
図６に示した基準電位発生回路においても、電位Ｖ-と電位Ｖ+を第１のオペアンプ３０により等しくすることにより、図１に示した基準電位発生回路の場合と同様に、電流Ｉ11及び電流Ｉ12の和は、周囲温度に依存しない電流Ｉ10になる。そのため、第２のＰＭＯＳトランジスタＴ２に、電流Ｉ10と等しく、周囲温度に依存しないドレイン電流が流れる。その結果、図６に示した基準電位発生回路は、周囲温度に依存しない基準電位ＶBGRを接続ノード１０３から出力する。
【００３５】
（第２の実施の形態）
本発明の第２の実施の形態に係る基準電位発生回路は、図７に示すように、電源電圧ＶＤＤを抵抗分割した電位ＶREFBI及び基準電位ＶBGRが入力する第２のオペアンプ６０と、ゲート電極が第２のオペアンプ６０の出力端子に接続された第３のＰＭＯＳトランジスタＴ３とを更に備える点が第１の実施の形態と異なる。図７に示した基準電位発生回路は、図４に示した基準電位ＶBGRに基づき電位ＶREF及び電位ＶREFDCを出力する。
【００３６】
電位ＶREFBIは、図７に示した可変抵抗器Ｒvarによって電源線２００と接地線２０１ｂ間の電位差を抵抗分割して得られる。抵抗分割比を変更することにより、電位ＶREFBIを変更できる。第２のオペアンプ６０は、電位ＶREFBIと基準電位ＶBGRを比較し、後述するように、比較結果に基づき第３のＰＭＯＳトランジスタＴ３を制御する。
【００３７】
図７に示すように、接続ノード１０３に第３のＰＭＯＳトランジスタＴ３のドレイン電極及び第２のオペアンプ６０のプラス側入力端子が接続する。第２のオペアンプ６０のプラス側入力端子に接続ノード１０３の電位が入力され、第２のオペアンプ６０のマイナス側入力端子に電位ＶREFBIが入力される。
【００３８】
第２のオペアンプ６０のマイナス側入力端子の電位がプラス側入力端子の電位より低い場合は、第２のオペアンプ６０の出力はハイレベルである。マイナス側入力端子の電位がプラス側入力端子の電位より高い場合は、第２のオペアンプ６０の出力はローレベルである。第２のオペアンプ６０の出力がハイレベルのときに第３のＰＭＯＳトランジスタＴ３はオフし、第２のオペアンプ６０の出力がローレベルのときに第３のＰＭＯＳトランジスタＴ３はオンする。つまり、電位ＶREFBIが接続ノード１０３の電位より低い場合に第３のＰＭＯＳトランジスタＴ３はオフし、電位ＶREFBIが接続ノード１０３の電位より高い場合に第３のＰＭＯＳトランジスタＴ３はオンする。すなわち、ＶREFBI＜ＶBGRのときは参照電位としてＶREF＝ＶBGRが出力され、ＶREFBI＞ＶBGRのときは参照電位としてＶREF＝ＶREFBIが出力される。
【００３９】
第３のＰＭＯＳトランジスタＴ３のソース電極は電源線２００ｂに接続し、ドレイン電極に抵抗Ｒｂ４が接続する。第３のＰＭＯＳトランジスタＴ３がオンすると、電源線２００ｂから第３のＰＭＯＳトランジスタＴ３を介して、電流が抵抗Ｒｂ４に供給される。つまり、第２のオペアンプ６０の制御により、第３のＰＭＯＳトランジスタＴ３は抵抗Ｒｂ４に電流を供給する。図７に示すように、接続ノード１０３と接地線２０１ｂ間に接続された抵抗Ｒｂ４を分割して電位ＶREFDCが設定される。図７は、抵抗Ｒｂ４を抵抗Ｒｂ４１〜Ｒｂ４３に分割し、電位ＶREFDCを可変にすることができる例である。
【００４０】
電源線２００ｂが供給する電源電圧ＶＤＤに対する電位ＶREF及び電位ＶREFDCの依存性を図８に示す。電源電圧ＶＤＤが０Ｖから上昇するに従って接続ノード１０３の電位が上昇して、電位ＶREF及び電位ＶREFDCが上昇する。電源電圧ＶＤＤが電位Ｖｄｄ１に達すると、接続ノード１０３の電位は基準電位ＶBGRで一定となり、電位ＶREF及び電位ＶREFDCは電位ＶBGR及び電位ＶBGR×Ｒｂ４３／Ｒｂ４でそれぞれ一定になる。電位Ｖｄｄ１は、接続ノード１０３の電位が基準電位ＶBGRに達する電源線２００ｂの電位である。その後、電源電圧ＶＤＤが電位Ｖｄｄ２に達するまで、電源電圧ＶＤＤの上昇にかかわらず、電位ＶREF及び電位ＶREFDCは一定値を維持する。電位Ｖｄｄ２は、電位ＶREFBIが基準電位ＶBGRと等しくなる電源線２００ｂの電位である。
【００４１】
図８に示すように、電源電圧ＶＤＤが上昇して電位Ｖｄｄ２以上になり、接続ノード１０３の電位より電位ＶREFBI以上になると、電源電圧ＶＤＤの上昇に従って電位ＶREF及び電位ＶREFDCは上昇する。
【００４２】
電位ＶREF及び電位ＶREFDCは、例えば半導体集積回路のバーンイン試験において、バーンイン試験対象の半導体集積回路の基準電位として使用可能である。そのため、電位ＶREFBIは、半導体集積回路のバーンイン試験の試験条件等に基づき設定される。電位ＶREFBIを調整することにより、図７に示した基準電位発生回路は所望の電位ＶREF及び電位ＶREFDCを出力できる。
【００４３】
（第３の実施の形態）
本発明の第３の実施の形態に係る基準電位発生回路は、図９に示すように、電源電圧ＶＤＤを抵抗分割した電位ＶREFBI及び基準電位ＶBGRが入力する第２のオペアンプ６０と、ゲート電極が第２のオペアンプ６０の出力端子に接続され、ドレイン電極が接続ノード１０３に接続された第３のＰＭＯＳトランジスタＴ３とを更に備える点が、図５に示した第１の実施の形態に係る基準電位発生回路と異なる。図９に示した基準電位発生回路では、基準電位ＶBGRに基づき電位ＶREF及び電位ＶREFDCを出力する。
【００４４】
接続ノード１０３に第２のオペアンプ６０のプラス側入力端子が接続し、マイナス側入力端子に電位ＶREFBIが接続され、第２のオペアンプ６０の出力が第３のＰＭＯＳトランジスタＴ３のゲート電極に入力する。
【００４５】
図９に示した基準電位発生回路では、図７に示した基準電位発生回路と同様にして、第２のオペアンプ６０が電位ＶREFBIと基準電位ＶBGRを比較し、比較結果に基づき第３のＰＭＯＳトランジスタＴ３を制御する。
【００４６】
第３のＰＭＯＳトランジスタＴ３のソース電極は電源線２００に接続し、ドレイン電極に出力抵抗Ｒoutbが接続する。第３のＰＭＯＳトランジスタＴ３がオンすると、電源線２００から第３のＰＭＯＳトランジスタＴ３を介して、電流が出力抵抗Ｒoutbに供給される。つまり、第２のオペアンプ６０の制御により、第３のＰＭＯＳトランジスタＴ３は出力抵抗Ｒoutbに電流を供給する。
【００４７】
図９に示すように、出力抵抗Ｒoutbを分割して電位ＶREFDCが設定される。図９は、出力抵抗Ｒoutbを抵抗Ｒout1〜Ｒout3に分割し、電位ＶREFDCを可変にすることができる例である。
【００４８】
比較のため、第３のＰＭＯＳトランジスタＴ３、可変抵抗器Ｒvar及び第２のオペアンプ６０を使用して電位ＶREF及び電位ＶREFDCを出力する従来技術の基準電位発生回路の例を、図１０及び図１１に示す。
【００４９】
図１０に示す基準電位発生回路は、オペアンプ３１ａ及びＰＭＯＳトランジスタＴａ２を備え、図２に示した基準電位ＶBGRに基づき電位ＶREF及び電位ＶREFDCを出力する。基準電位ＶBGRがオペアンプ３１ａのマイナス側入力端子に出力される。オペアンプ３１ａのプラス側入力端子、トランジスタＴａ２のドレイン電極、第３のＰＭＯＳトランジスタＴ３のドレイン電極及び第２のオペアンプ６０のプラス側入力端子が、抵抗Ｒａoutの一端に接続する。抵抗Ｒａoutの他端は接地線２０１ａに接続する。ＰＭＯＳトランジスタＴａ２のソース電極に電源線２００ａが接続し、オペアンプ３１ａの出力がＰＭＯＳトランジスタＴａ２のゲート電極に入力する。図１０に示した基準電位発生回路では、電位ＶREFDCは抵抗Ｒａoutを分割して可変にできるように設定される。
【００５０】
図７及び図９に示した本発明の第２及び第３の実施形態に係る基準電位発生回路は、図１０に示した従来技術の基準電位発生回路に比べてＰＭＯＳトランジスタの個数が１つ増えるが、オペアンプが１つ減る。その結果、全体として回路素子が減少するという長所を有する。
【００５１】
図１１に示す基準電位発生回路は、オペアンプ３１ｂ及びＰＭＯＳトランジスタＴｂ４を備え、図３に示した基準電位ＶBGRに基づき電位ＶREF及び電位ＶREFDCを出力する。基準電位ＶBGRがオペアンプ３１ｂのマイナス側入力端子に出力される。オペアンプ３１ｂのプラス側入力端子、ＰＭＯＳトランジスタＴｂ４のドレイン電極、第３のＰＭＯＳトランジスタＴ３のドレイン電極及び第２のオペアンプ６０のプラス側入力端子が、抵抗Ｒｂoutの一端に接続し、抵抗Ｒｂoutの他端は接地線２０１ｂに接続する。ＰＭＯＳトランジスタＴ４ｂのソース電極に電源線２００ｂが接続し、オペアンプ３１ｂの出力がＰＭＯＳトランジスタＴｂ４のゲート電極に入力する。図１１に示した基準電位発生回路では、電位ＶREFDCは抵抗Ｒｂoutを分割して可変にできるように設定される。
【００５２】
図７及び図９に示した本発明の第２及び第３の実施形態に係る基準電位発生回路は、図１１に示した従来技術の基準電位発生回路に比べてＰＭＯＳトランジスタ及びオペアンプを１つずつ減らすことができるという長所を有する。
【００５３】
以上に説明したように、本発明の第２及び第３の実施の形態に係る基準電位発生回路によれば、電位ＶREFBIを調整することにより、基準電位ＶBGRに基づき、所望の電位の電位ＶREF及び電位ＶREFDCを生成可能で、且つ素子の数を減らすことにより、トランジスタのしきい値ばらつきによる影響を低減した電位ＶREF及び電位ＶREFDCを出力できる。他は、第１の実施の形態と実質的に同様であり、重複した記載を省略する。
【００５４】
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００５５】
既に述べた第１乃至第３の実施の形態の説明においては、第１のダイオードＤ１１０と通電面積がそれぞれ等しいダイオードＤ１２１〜Ｄ１２ｎが互いに並列接続されて第２のダイオード１２０を構成する例を説明した。しかし、第２のダイオード１２０が、通電面積が第１のダイオードＤ１１０のｎ倍のダイオードであってもよい。
【００５６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施の形態に係る基準電位発生回路の構成を示す模式図である。
【図２】従来技術の基準電位発生回路の構成例を示す模式図である。
【図３】従来技術の基準電位発生回路の他の構成例を示す模式図である。
【図４】従来技術の基準電位発生回路の他の構成例を示す模式図である。
【図５】本発明の第１の実施の形態の第１の変形例に係る基準電位発生回路の構成を示す模式図である。
【図６】本発明の第１の実施の形態の第２の変形例に係る基準電位発生回路の構成を示す模式図である。
【図７】本発明の第２の実施の形態に係る基準電位発生回路の構成を示す模式図である。
【図８】本発明の第２の実施の形態に係る基準電位発生回路が出力する基準電圧と電源電圧の関係を示すグラフである。
【図９】本発明の第３の実施の形態に係る基準電位発生回路の構成を示す模式図である。
【図１０】従来技術の基準電位発生回路の構成例を示す模式図である。
【図１１】従来技術の基準電位発生回路の他の構成例を示す模式図である。
【符号の説明】
【００５８】
Ｔ１…第１のＰＭＯＳトランジスタ
Ｔ２…第２のＰＭＯＳトランジスタ
Ｔ３…第３のＰＭＯＳトランジスタ
Ｄ１１０…第１のダイオード
１２０…第２のダイオード
３０…第１のオペアンプ
６０…第２のオペアンプ
Ｒ１１１…第１の抵抗
Ｒ１１０…第２の抵抗
Ｒ１２１…第３の抵抗
Ｒ１２２…第４の抵抗
Ｒ１２０…第５の抵抗
Ｒout、Ｒoutb…出力抵抗
Ｒvar…可変抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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