(57)【要約】【課題】差動信号のクロスポイントを容易に調整することができる差動信号生成回路を得る。【解決手段】本発明に係る差動信号生成回路は、入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、差動信号に応じて閾値電圧を調整する第２アンプとを備え、第２アンプは、ゲートに差動信号がそれぞれ入力され、差動対を構成する第１，第２トランジスタと、第１、第２トランジスタのドレインと基準電位点との間にそれぞれ接続されたカレントミラー構成の第３、第４トランジスタと、第１，第２トランジスタのソースが共通接続された電流源と、外部から入力された電流又は電圧に応じて、第１トランジスタのドレイン電流を調整する調整部とを有し、第２トランジスタのドレイン電圧に応じて閾値電圧を調整する。【選択図】図２
2008301083.tif 000002
【特許請求の範囲】
【請求項１】
入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、
前記差動信号に応じて前記閾値電圧を調整する第２アンプとを備え、
前記第２アンプは、
ゲートに前記差動信号がそれぞれ入力され、差動対を構成する第１，第２トランジスタと、
前記第１、第２トランジスタのドレインと基準電位点との間にそれぞれ接続されたカレントミラー構成の第３、第４トランジスタと、
前記第１，第２トランジスタのソースが共通接続された電流源と、
外部から入力された電流又は電圧に応じて、前記第１トランジスタのドレイン電流を調整する調整部とを有し、
前記第２トランジスタのドレイン電圧に応じて前記閾値電圧を調整することを特徴とする差動信号生成回路。
【請求項２】
入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、
前記入力信号に応じて前記閾値電圧を調整する第２アンプとを備え、
前記第２アンプは、
差動対を構成する第１，第２トランジスタと、
前記第１、第２トランジスタのドレインと基準電位点との間にそれぞれ接続されたカレントミラー構成の第３、第４トランジスタと、
前記第１，第２トランジスタのソースが共通接続された電流源と、
外部から入力された電流又は電圧に応じて、前記第１トランジスタのドレイン電流を調整する調整部とを有し、
前記第１トランジスタのゲートに前記入力信号が入力され、
前記第２トランジスタのドレインとゲートが接続され、
前記第２トランジスタのドレイン電圧に応じて前記閾値電圧を調整することを特徴とする差動信号生成回路。
【請求項３】
前記調整部はカレントミラーであることを特徴とする請求項１又は２に記載の差動信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、この差動信号に応じて閾値電圧を調整する第２アンプとを備えた差動信号生成回路に関し、特に差動信号のクロスポイントを容易に調整することができる差動信号生成回路に関するものである。
【背景技術】
【０００２】
光信号はフォトダイオード・プリアンプで電気のシングル信号に変換された後、差動信号生成回路で差動信号に変換され、識別回路で識別される。光信号は、マークと呼ばれる光の強い状態と、スペースと呼ばれる光の弱い状態の２値を有する。通常、マーク時の雑音はスペース時の雑音に比べ大きい。従って、識別回路は、マーク時の雑音に妨害されて、正しく識別ができない場合がある。この場合は、識別回路に入力される差動信号のクロスポイントを調整して、識別レベルを平均値からやや低下させればよい。このようなクロスポイントの調整量はアンプの性能にもよるが、１０ｍＶ以下の場合が多い。
【０００３】
また、差動信号生成回路として、入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、この差動信号に応じて閾値電圧を調整する第２アンプとを備えたものが広く知られている（例えば、特許文献１参照）。
【０００４】
図７は、従来の差動信号生成回路を示すブロック図である。第１アンプ１１は、入力信号ＶＩＮと閾値電圧Ｖｔｈとを比較して差動信号Ｖ＋，Ｖ−を出力する。差動増幅器を使用した第２アンプ１２は、差動信号Ｖ＋，Ｖ−を入力して出力電圧Ｖｏｕｔを出力する。第２アンプ１２の出力側に抵抗１３の一端が接続され、この抵抗１３は第２アンプ１２の出力電圧Ｖｏｕｔを閾値電圧Ｖｔｈに変換する。即ち、第２アンプ１２は、差動信号Ｖ＋，Ｖ−に応じて閾値電圧Ｖｔｈを入力信号ＶＩＮの平均値に自動調整する。また、抵抗１３の他端は容量１４を介して接地されている。識別回路１５は、クロック・データ再生回路（CDR: Clock and Data Recovery）などであり、第１アンプ１１から出力された差動信号Ｖ＋，Ｖ−の平均値に基づいてＨighかＬowかの識別を行う。
【０００５】
マーク側の雑音が大きい場合は閾値電圧Ｖｔｈを入力信号ＶＩＮの平均値からやや低めにシフトさせる必要があるため、外部から調整端子ＡＤＪＵＳＴ及び抵抗１７を介して電圧を入力することで、閾値電圧Ｖｔｈを直接外部から調整していた。
【０００６】
【特許文献１】特開平７−２５０１０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来は、閾値電圧Ｖｔｈ又は差動信号Ｖ＋，Ｖ−を直接外部から調整することで、差動信号のクロスポイントを調整していた。このため、内部回路は簡単ではあるが、外部の制御側で数ｍＶ程度の微調整をする必要があった。即ち、差動信号のクロスポイントの調整が困難であった。また、一般的な小型のＤＡコンバータ等を用いることができず、実用的ではなかった。
【０００８】
本発明は、上述のような課題を解決するためになされたもので、その目的は、差動信号のクロスポイントを容易に調整することができる差動信号生成回路を得るものである。
【課題を解決するための手段】
【０００９】
本発明に係る差動信号生成回路は、入力信号と閾値電圧とを比較して差動信号を出力する第１アンプと、差動信号に応じて閾値電圧を調整する第２アンプとを備え、第２アンプは、ゲートに差動信号がそれぞれ入力され、差動対を構成する第１，第２トランジスタと、第１、第２トランジスタのドレインと基準電位点との間にそれぞれ接続されたカレントミラー構成の第３、第４トランジスタと、第１，第２トランジスタのソースが共通接続された電流源と、外部から入力された電流又は電圧に応じて、第１トランジスタのドレイン電流を調整する調整部とを有し、第２トランジスタのドレイン電圧に応じて閾値電圧を調整する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１０】
本発明により、差動信号のクロスポイントを容易に調整することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は、本発明の実施の形態１に係る差動信号生成回路を示すブロック図である。第１アンプ１１は、入力信号ＶＩＮと閾値電圧Ｖｔｈとを比較して差動信号Ｖ＋，Ｖ−を出力する。第２アンプ１２は、差動信号Ｖ＋，Ｖ−を入力して出力電圧Ｖｏｕｔを出力する。第２アンプ１２の出力側に抵抗１３の一端が接続され、この抵抗１３は第２アンプ１２の出力電圧Ｖｏｕｔを閾値電圧Ｖｔｈに変換する。即ち、第２アンプ１２は、差動信号Ｖ＋，Ｖ−に応じて閾値電圧Ｖｔｈを調整する。また、抵抗１３の他端は容量１４を介して接地されている。識別回路１５は、クロック・データ再生回路（CDR: Clock and Data Recovery）などであり、第１アンプ１１から出力された差動信号Ｖ＋，Ｖ−の平均値に基づいてＨighかＬowかの識別を行う。
【００１２】
図２は、本発明の実施の形態１に係る第２アンプを示す回路図である。図示のように、第２アンプは、差動入力・シングルエンド出力の差動増幅器である。ＮＭＯＳトランジスタＭ１，Ｍ２（第１，第２トランジスタ）は差動対を構成する。このＮＭＯＳトランジスタＭ１，Ｍ２のゲートに差動信号Ｖ＋，Ｖ−がそれぞれ入力される。
【００１３】
ＰＭＯＳトランジスタＭ３，Ｍ４（第３，第４トランジスタ）はカレントミラーを構成し、ＮＭＯＳトランジスタＭ１，Ｍ２のドレインと電源（基準電位点）との間にそれぞれ接続されている。ＮＭＯＳトランジスタＭ１，Ｍ２のソースは共通接続され、この共通接続された点と接地点との間にＮＭＯＳトランジスタＭ５が接続されている。このＮＭＯＳトランジスタＭ５のゲートには所定の電圧Ｖｂｉａｓが印加され、ＮＭＯＳトランジスタＭ５は電流源として機能する。ＮＭＯＳトランジスタＭ２のドレイン電圧が出力電圧Ｖｏｕｔとして出力される。即ち、第２アンプ１２は、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じて閾値電圧Ｖｔｈを調整する。
【００１４】
また、ＮＭＯＳトランジスタＭ６のゲート及びドレインは調整端子ＡＤＪＵＳＴに接続され、ソースは接地されている。ＮＭＯＳトランジスタＭ７のドレインはＮＭＯＳトランジスタＭ１のドレインに接続され、ソースは接地されている。このＮＭＯＳトランジスタＭ６，Ｍ７は、外部から調整端子ＡＤＪＵＳＴに入力された電流に応じて、ＮＭＯＳトランジスタＭ１のドレイン電流を調整する調整部１６である。
【００１５】
外部から調整端子ＡＤＪＵＳＴに電流が入力されない場合は、調整部１６はＮＭＯＳトランジスタＭ１のドレイン電流に影響を与えない。このため、ＮＭＯＳトランジスタＭ１，ＰＭＯＳトランジスタＭ３に流れる電流とＮＭＯＳトランジスタＭ２，ＰＭＯＳトランジスタＭ４に流れる電流は等しくなる。そして、差動信号Ｖ＋とＶ−の平均値が等しくなるように出力電圧Ｖｏｕｔが出力される。
【００１６】
一方、外部から調整端子ＡＤＪＵＳＴに電流が入力されると、それまでＮＭＯＳトランジスタＭ１に流れていたドレイン電流の一部がＮＭＯＳトランジスタＭ７に流れる。即ち、調整部１６は、ＮＭＯＳトランジスタＭ１のドレイン電流の一部を引き出す。これにより、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２に流れる電流に差が発生する。そして、この差を保つように出力電圧Ｖｏｕｔが変化し、差動信号Ｖ＋とＶ−に差が発生した状態、すなわちクロスポイントがずれた状態で安定する。
【００１７】
以上説明したように、調整部１６を設けたことで、差動信号Ｖ＋，Ｖ−のクロスポイントを容易に調整することができる。また、調整部１６であるＮＭＯＳトランジスタＭ６，Ｍ７は、カレントミラーを構成する。これにより、調整端子ＡＤＪＵＳＴに大きな電流を加えても、ＮＭＯＳトランジスタＭ１のドレイン電流の変化を小さくすることができる。従って、外部で数ｍＡ又は数１００ｍＶレベルの調整を行いながら、第２アンプ１２の出力電圧Ｖｏｕｔについて数ｍＶの微調整を行うことができる。よって、一般的なチップセットを用いて外部から微調整を行うことができる。
【００１８】
なお、外部から調整端子ＡＤＪＵＳＴに入力された電圧に応じて、調整部１６がＮＭＯＳトランジスタＭ１のドレイン電流を調整するようにしても、同様の効果を得ることができる。即ち、電流フォース・電圧モニタに限らず、電圧フォース・電流モニタでも同様の効果を得ることができる。
【００１９】
実施の形態２．
図３は、本発明の実施の形態２に係る第２アンプを示す回路図である。調整部１６の内部構成以外は、実施の形態１と同様である。
【００２０】
また、ＰＭＯＳトランジスタＭ６のゲート及びドレインは調整端子ＡＤＪＵＳＴに接続され、ソースは電源に接続されている。ＰＭＯＳトランジスタＭ７のドレインはＮＭＯＳトランジスタＭ１のドレインに接続され、ソースは電源に接続されている。
【００２１】
外部から調整端子ＡＤＪＵＳＴに電流又は電圧が入力されると、ＰＭＯＳトランジスタＭ７からＮＭＯＳトランジスタＭ１に電流が流れ込む。こうして調整部１６は、外部から入力された電流又は電圧に応じてＮＭＯＳトランジスタＭ１のドレイン電流を調整する。これにより、実施の形態１と同様に、差動信号のクロスポイントを容易に調整することができる。
【００２２】
実施の形態３．
図４は、本発明の実施の形態３に係る第２アンプを示す回路図である。図示のように、第２アンプは、差動入力・シングルエンド出力の差動増幅器である。ＰＭＯＳトランジスタＭ１，Ｍ２（第１，第２トランジスタ）は差動対を構成する。このＰＭＯＳトランジスタＭ１，Ｍ２のゲートに差動信号Ｖ＋，Ｖ−がそれぞれ入力される。
【００２３】
ＮＭＯＳトランジスタＭ３，Ｍ４（第３，第４トランジスタ）はカレントミラーを構成し、ＰＭＯＳトランジスタＭ１，Ｍ２のドレインと接地点（基準電位点）との間にそれぞれ接続されている。ＰＭＯＳトランジスタＭ１，Ｍ２のソースは共通接続され、この共通接続された点と電源との間にＰＭＯＳトランジスタＭ５が接続されている。このＰＭＯＳトランジスタＭ５のゲートには所定の電圧Ｖｂｉａｓが印加され、ＰＭＯＳトランジスタＭ５は電流源として機能する。ＰＭＯＳトランジスタＭ２のドレイン電圧が出力電圧Ｖｏｕｔとして出力される。即ち、第２アンプ１２は、ＰＭＯＳトランジスタＭ２のドレイン電圧に応じて閾値電圧Ｖｔｈを調整する。
【００２４】
また、ＮＭＯＳトランジスタＭ６のゲート及びドレインは調整端子ＡＤＪＵＳＴに接続され、ソースは接地されている。ＮＭＯＳトランジスタＭ７のドレインはＰＭＯＳトランジスタＭ１のドレインに接続され、ソースは接地されている。このＮＭＯＳトランジスタＭ６，Ｍ７は、外部から調整端子ＡＤＪＵＳＴに入力された電流又は電圧に応じて、ＰＭＯＳトランジスタＭ１のドレイン電流を調整する調整部１６である。
【００２５】
上記のように第２アンプ１２をＰＭＯＳ入力／ＮＭＯＳ負荷としても、実施の形態１と同様の効果を得ることができる。
【００２６】
実施の形態４．
上記実施の形態１〜３に係る第２アンプは、第１アンプの自動オフセット調整を行うフィードバック型シングル差動変換回路である。これに対し、本実施の形態４に係る第２アンプは、第１アンプに対してユニティゲインバッファとして機能するフィードフォワード型差動変換回路であり、自動オフセット調整は行わない。
【００２７】
図５は、本発明の実施の形態４に係る差動信号生成回路を示すブロック図である。第１アンプ１１は、入力信号ＶＩＮと閾値電圧Ｖｔｈとを比較して差動信号Ｖ＋，Ｖ−を出力する。第２アンプ１２は、抵抗１３を介して入力信号ＶＩＮと、自身の出力信号とを入力して閾値電圧Ｖｔｈを出力する。即ち、第２アンプ１２は、入力信号ＶＩＮに応じて閾値電圧Ｖｔｈを調整する。また、抵抗１３の一端は容量１４を介して接地されている。識別回路１５は、クロック・データ再生回路（CDR: Clock and Data Recovery）などであり、第１アンプ１１から出力された差動信号Ｖ＋，Ｖ−の平均値に基づいてＨighかＬowかの識別を行う。
【００２８】
図６は、本発明の実施の形態４に係る第２アンプ１２を示す回路図である。図示のように、第２アンプは、差動入力・シングルエンド出力の差動増幅器である。ＮＭＯＳトランジスタＭ１，Ｍ２（第１，第２トランジスタ）は差動対を構成する。このＮＭＯＳトランジスタＭ１のゲートに入力信号ＶＩＮが入力される。トランジスタＭ２のドレインとゲートが接続されている。
【００２９】
ＰＭＯＳトランジスタＭ３，Ｍ４（第３，第４トランジスタ）はカレントミラーを構成し、ＮＭＯＳトランジスタＭ１，Ｍ２のドレインと電源（基準電位点）との間にそれぞれ接続されている。ＮＭＯＳトランジスタＭ１，Ｍ２のソースは共通接続され、この共通接続された点と接地点との間にＮＭＯＳトランジスタＭ５が接続されている。このＮＭＯＳトランジスタＭ５のゲートには所定の電圧Ｖｂｉａｓが印加され、ＮＭＯＳトランジスタＭ５は電流源として機能する。ＮＭＯＳトランジスタＭ２のドレイン電圧が閾値電圧Ｖｔｈとして出力される。即ち、第２アンプ１２は、ＮＭＯＳトランジスタＭ２のドレイン電圧に応じて閾値電圧Ｖｔｈを調整する。
【００３０】
また、ＮＭＯＳトランジスタＭ６のゲート及びドレインは調整端子ＡＤＪＵＳＴに接続され、ソースは接地されている。ＮＭＯＳトランジスタＭ７のドレインはＮＭＯＳトランジスタＭ１のドレインに接続され、ソースは接地されている。このＮＭＯＳトランジスタＭ６，Ｍ７は、外部から調整端子ＡＤＪＵＳＴに入力された電流又は電圧に応じて、ＮＭＯＳトランジスタＭ１のドレイン電流を調整する調整部１６である。これにより、実施の形態１と同様に、差動信号のクロスポイントを容易に調整することができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る差動信号生成回路を示すブロック図である。
【図２】本発明の実施の形態１に係る第２アンプを示す回路図である。
【図３】本発明の実施の形態２に係る第２アンプを示す回路図である。
【図４】本発明の実施の形態３に係る第２アンプを示す回路図である。
【図５】本発明の実施の形態４に係る差動信号生成回路を示すブロック図である。
【図６】本発明の実施の形態４に係る第２アンプを示す回路図である。
【図７】従来の差動信号生成回路を示すブロック図である。
【符号の説明】
【００３２】
１１  第１アンプ
１２  第２アンプ
Ｍ１  第１トランジスタ
Ｍ２  第２トランジスタ
Ｍ３  第３トランジスタ
Ｍ４  第４トランジスタ
Ｍ５  トランジスタ（電流源）
Ｍ６，Ｍ７  トランジスタ（調整部）
【図１】
2008301083.tif 000003
【図２】
2008301083.tif 000004
【図３】
2008301083.tif 000005
【図４】
2008301083.tif 000006
【図５】
2008301083.tif 000007
【図６】
2008301083.tif 000008
【図７】
2008301083.tif 000009