(57)【要約】【課題】  本発明の課題は、独立して電圧の設定が可能な電源系統を複数有する半導体装置であって、電源変動の抑止を図った半導体装置を提供することにある。【解決手段】  外部制御回路からの制御によって電位を制御される第１電源と、前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、前記第１電源により駆動される回路から構成される第１電源系統と、前記第２電源により駆動される回路から構成される第２電源系統と、前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、を備えることを特徴とする半導体集積回路。 【選択図】    図３
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【特許請求の範囲】
【請求項１】
外部制御回路からの制御によって電位を制御される第１電源と、
前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、
前記第１電源により駆動される回路から構成される第１電源系統と、
前記第２電源により駆動される回路から構成される第２電源系統と、
前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記接続回路は、前記電位一致信号を受け、間欠的に前記第１電源系統の前記第１高電位線と前記第２電源系統の前記第２高電位線との接続動作を行うことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、第1パルス信号を出力するパルス回路と、
前記第1パルス信号のパルス期間中に、前記第１電源系統又は前記第２電源系統の接地電位の監視を行ない、前記接地電位が変動した期間に応じた第２パルス期間を有する第２パルス信号を出力する監視回路と、
前記第２パルス信号をゲート端子に受け、前記第２パルス信号の前記第２パルス期間中に、前記第１電源系統の前記第１高電位線と第２電源系統の前記第２高電位線とを接続するスイッチと、
を備えることを特徴とする請求項１記載又は請求項２記載の半導体集積回路。
【請求項４】
前記第１電源系統又は前記第２電源系統の接地電位の監視は、外部の接地電源が接続する端子から入力された直後の接地電位と、前記第１電源系統又は前記第２電源系統の接地電位との比較により行うことを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１電源系統又は前記第２電源系統の接地電位の監視は、前記第１電源系統又は前記第２電源系統に外部の接地電位を供給するための端子とは独立して設けられた、外部の接地電源が接続する端子からの接地電位と、前記第１電源系統又は前記第２電源系統の接地電位との比較により行うことを特徴とする請求項３の半導体集積回路。
【請求項６】
電位が一定の第３の電源により駆動される第３電源系統と、
前記第３電源系統に属する第１クロック発生回路と、をさらに備え、
前記クロック信号は前記第１クロック発生回路から出力されることを特徴とする請求項４又は請求項５に記載された半導体集積回路。
【請求項７】
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、前記電位一致信号を受けている期間において、前記クロック信号の立ち上がりエッジに応じたパルス信号を出力するパルス回路と、
前記パルス信号をゲート端子に受け、前記パルス信号のパルス期間中に、前記第１電源系統と第２電源系統とを接続するスイッチと、
を備えることを特徴とすることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【請求項８】
前記第２電源系統に属し、前記第２電源系統に属する回路群に供給する第２クロック発生回路をさらに備え、
前記クロック信号は前記第２クロック発生回路から出力されることを特徴とする請求項７の半導体集積回路。
【請求項９】
前記スイッチはＰ型ＭＯＳトランジスタであることを特徴とする請求項１乃至請求項８の内の一つに記載の半導体集積回路。
【請求項１０】
外部制御回路からの制御によって電位を制御される第１電源と、
前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、
前記第１電源により駆動される回路から構成される第１電源系統と、
前記第２電源により駆動される回路から構成される第２電源系統と、
前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、からなる半導体集積回路を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体集積回路及び半導体集積回路が組み込まれた半導体装置に関し、特に、独立して電位の設定可能な複数の電源系統を有する半導体集積回路及び半導体装置に関する。
【背景技術】
【０００２】
携帯機器に使用されるＬＳＩ（Large Scale Integration circuit）には、低消費電力、かつ、高性能であることが求められている。
【０００３】
そこで、ＬＳＩ内の回路において、独立して電位の設定可能な複数の電源系統を設ける構成を採用することにより、各電源系統に属する回路に供給する電位を、ＬＳＩの動作状況に応じて制御することにより、最適化を図り低消費電力を実現する。
【０００４】
そして、上記のＬＳＩに電源を供給するＬＳＩ内の各電源系統に対応したＤＣ／ＤＣコンバータと、前記の複数のＤＣ／ＤＣコンバータを制御するコントローラによって、上記の最適化が行われる。
【０００５】
ここで、上記の動作状況に応じた最適化とは、動作する回路にのみ電源を供給すること、要求されている動作周波数が低い回路に低い電圧を供給すること、及び、負荷の高い処理を行っている回路には定格電圧を供給することを、適宜行うことをいう。
【０００６】
しかし、ＬＳＩ内の回路において、複数の電源系統が存在し、各電源系統の電圧を上記のように制御したとすると、各電源系統において、電圧変動を抑える機構を強化する必要がある。電源系統が分割されることにより、各電源系統に接続する寄生する容量が減少し、他の電源系統の電圧変動の影響を受けやすくなるからである。また、電源系統に接続する寄生容量が少ないと、負荷の高い処理を行うため、電源系統内の電圧を上昇させた時に、電圧が安定するには時間がかかるからである。
【０００７】
そこで、各電源系統において、高電圧電源と低電圧電源との間に、電圧安定のために、すなわち、電源ノイズ抑制に充分な容量セルを算出して、挿入することが提案されている（例えば、非特許文献１参照）。
【０００８】
非特許文献１によれば、電源ノイズによるＬＳＩ内部の各素子の動作や信号遅延を考慮して、電源ノイズを抑制するために最適な容量セル量を算出して、ＬＳＩ内部に挿入することが提案されている。そうすると、ＬＳＩ内部の素子の動作に最適な、電圧変動を抑えるための補償容量が確保できることになる。
【非特許文献１】富士通ユーザー向け技術情報誌 FIND Vol.22 NO.5 2004年(47〜51頁)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、急激に動作率が変動するＣＰＵ（Central Processing Unit）のような回路が電源系統内に存在する場合、その電源系統に含まれる補償容量だけでは、電源電圧を安定させることは困難な場合もある。
【００１０】
そこで、本発明の目的は、独立して電圧の設定が可能な電源系統を複数有する半導体集積回路において、電源変動を抑える半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明に係る半導体集積回路は、外部制御回路からの制御によって電位を制御される第１電源と、前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、前記第１電源により駆動される回路から構成される第１電源系統と、前記第２電源により駆動される回路から構成される第２電源系統と、前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、を備えることを特徴とする。
【００１２】
第１電源系統と第２電源系統が接続され、一体となったことにより、電源変動が大きかった電源系統に対して補償容量が増加する。
【００１３】
なお、上記の半導体集積回路において接続回路は、前記電位一致信号を受け、間欠的に前記第１電源系統の前記第１高電位線と前記第２電源系統の前記第２高電位線との接続動作を行うことを特徴とする。
【発明の効果】
【００１４】
本発明に係わる半導体集積回路によれば、消費電流の変化が激しい電源系統の電圧を安定させる効果がある。
【００１５】
また、間欠的な接続動作により、第１電源系統の高電位線を駆動する電源と第２電源系統の高電位線を駆動する電源間の干渉を防止することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施例１、及び、実施例２について説明する。
【実施例１】
【００１７】
実施例１は、独立して電位が設定可能な複数の電源系統及び電源系統間を接続する接続回路を有するＬＳＩと、複数の電源系統に電源を供給する電源回路と、その電源回路を制御する回路から構成される半導体集積回路に関する。
【００１８】
実施例１を、図１Ａ乃至図１Ｄ、図２乃至図８、図９Ａ及び図９Ｂを用いて説明する。
【００１９】
図１Ａ乃至図１Ｄは、実施例１のＬＳＩの電源系統、電源系統における電圧印加例、ＬＳＩを示す図である。
【００２０】
なお、図１Ａ乃至図１Ｄは、複数の電源系統を有するＬＳＩ１、回路群Ａ２、回路群Ｂ３、回路群Ｃ４、ＤＣ／ＤＣコンバータ９、回路群Ａ１０、回路群Ｂ１１、接続回路１２、スイッチ１３、スイッチ制御回路１６、ＤＣ／ＤＣコンバータ１４、接地電位線Ｖｓｓ５１、高電位線Ｖｄｄ１（５６）、及び、高電位線Ｖｄｄ２（５５）を示す。
【００２１】
図１Ａは複数の電源系統を有するＬＳＩ１を示す。そして、上記のＬＳＩ１は、回路群Ａ２に接続する電源系統、回路群Ｂ３に接続する電源系統、回路群Ｃ４に接続する電源系統を有する。
【００２２】
そして、回路群Ａ２、回路群Ｂ３、回路群Ｃ４は、ＬＳＩ１を構成する回路である。
【００２３】
回路群Ａ２は、例えば、ＳＲＡＭ（Static random access memory）などのメモリ回路、休止期間があるロジック回路などから構成されている。従って、回路群Ａ２に対する電源電圧の変更の機会が多い。なお、消費電流削減に寄与するため、上記の電源電圧の変更には、電源をオフすることも含まれる。そして、電源電圧の変更があっても回路群Ａ２の動作を保証するため、回路群Ａ２が消費する電流で電源電圧が変動しないような寄生容量が配置されている。
【００２４】
回路群Ｂ３は、例えば、ＣＰＵ、画像データ処理ロジック回路などから構成されている。上記の回路は、常に動作しているが、動作率の変動が大きい。従って、回路群Ｂ３の電源がオフされることはない。しかし、消費電流削減のため、回路群Ｂ３の電源の電圧が変更される機会が多い。
【００２５】
回路群Ｃ４は、例えば、ＬＳＩ１全体のクロックを発生させる回路など、常に安定動作を望まれている回路から構成されている。従って、回路群Ｃ４に対する電源電圧の変更はほとんどない。
【００２６】
なお、電源系統とは、ＬＳＩ１が複数の電源によって駆動される場合に、各電源によって駆動される回路群によって構成されるものである。
【００２７】
図１Ｂは電源印加状態５を示す。そして、電源印加状態５は、回路群Ａ２に接続する電源系統に１．２Ｖが印加され、回路群Ｂ３に接続する電源系統に１．０Ｖが印加され、回路群Ｃ４に接続する電源系統に１．２Ｖが印加されている状態を示す。また、上記の電源印加状態５は、例えば、ＬＳＩ１が外部からデータを取得するときの状態を示す。すなわち、ＳＲＡＭ等のメモリ回路を内蔵する回路群Ａ２の動作率は高く、回路群Ａ２は上記の電源電圧を必要とする。一方、ＣＰＵを含む回路群Ｂ３の動作率は低いため、回路群Ｂ３は上記の電源電圧において動作が可能である。そして、クロック発生回路を含む回路群Ｃ４は通常の動作率を維持するから、回路群Ｃ４は上記のような電源電圧を必要とする。
【００２８】
図１Ｃは電源印加状態６を示す。そして、電源印加状態６は、回路群Ａ２に接続する電源系統の電源がオフ状態であり、回路群Ｂ３に接続する電源系統に１．０Ｖが印加され、回路群Ｃ４に接続する電源系統に１．２Ｖが印加されている状態を示す。また、上記の電源印加状態６は、例えば、ＬＳＩ１が休止している状態を示す。すなわち、ＳＲＡＭ等のメモリ回路を内蔵する回路群Ａ２、及び、ＣＰＵを含む回路群Ｂ３は休止状態であり、回路群Ｃ４のみが動作状態を維持する。
【００２９】
図１Ｄは電源印加状態７を示す。そして、電源印加状態７は、回路群Ａ２、回路群Ｂ３、回路群Ｃ４に接続する電源系統のすべてに１．２Ｖが印加されている状態を示す。また、上記の電源印加状態７は、例えば、ＬＳＩ１が取り込んだデータを読出ながら、同時に、データを加工している状態を示す。すなわち、ＳＲＡＭ等のメモリ回路を内蔵する回路群Ａ２からデータを読み出すため、回路群Ａ２の動作率はあがり、回路群Ａ２は上記の電源電圧を必要とする。ＣＰＵを含む回路群Ｂ３はデータ加工を行うため、動作率があがり、上記の電源電圧を必要とする。回路群Ｃ４は通常の動作状態を維持するため、上記の電源電圧を必要とする。
【００３０】
以上の図１Ａから図１Ｄの説明において示したように、実施例１のＬＳＩは、複数の電源系統を有し、それらの電源系統は、独立して電圧の設定が可能である。
【００３１】
図２は実施例１のＬＳＩ１を機能ブロックで示した図である。図２は、複数の電源系統を有するＬＳＩ１、図１Ａの回路群Ａ２に相当する回路群Ａ１０、図１Ａの回路群Ｂ３に相当する回路群Ｂ１１、ＤＣ／ＤＣコンバータ９、ＤＣ／ＤＣコンバータ１４、回路群Ａ１０と回路群Ｂ１１との電源を接続する接続回路１２を示す。なお、後述する、ＤＣ／ＤＣコンバータ９、１４を制御する制御回路は図示されていない。
【００３２】
ＤＣ／ＤＣコンバータ９、１４は、電池が有するＤＣ電圧を、ＬＳＩ１用のＤＣ電圧に変換し、回路群Ａ１０、回路群Ｂ１１にＤＣ電圧を供給する電源回路である。そして、ＬＳＩ１用のＤＣ電圧において、ＬＳＩ１の電源系統が消費する電流に応じて、電源電圧が降下しても、電源電圧の降下分を補償して、ＬＳＩ１用のＤＣ電圧を維持するように供給電圧を制御する回路である。すなわち、上記のＤＣ／ＤＣコンバータ９、１４は周知のＤＣ／ＤＣコンバータと機能において同様なものである。なお、例えば、非特許文献：富士通製ＭＢ３９Ａ１２３カタログ、非特許文献：富士通製ＭＢ３８２５Ａカタログ、特許文献：特開２００２−８８８１８号等に、周知のＤＣ／ＤＣコンバータは記載されている。
【００３３】
そして、ＤＣ／ＤＣコンバータ９は、接地電位線Ｖｓｓ５１に対してＶｄｄ１（５６）の電圧を保持するように動作する。また、ＤＣ／ＤＣコンバータ１４は、接地電位線Ｖｓｓ５１に対してＶｄｄ２（５５）の電圧を保持するように動作する。
【００３４】
複数の電源系統を有するＬＳＩ１は、一方の電源系統に接続する回路群Ａ１０、他方の電源系統に接続する回路群Ｂ１１、及び、接続回路１２を含む。なお、図２には図示されていないが、ＬＳＩ１はクロック発生回路を含む回路群Ｃを含む。
【００３５】
上記の回路群Ａ１０、及び、回路群Ｂ１１は、図１Ａで説明した回路群Ａ２、回路群Ｂ３と同様なものである。
【００３６】
接続回路１２は、スイッチ回路１３、及び、スイッチ回路１３の動作を制御するスイッチ制御回路１６で構成されている。例えば、後に説明するように、接続回路１２は、回路群Ａ１０が属する電源系統の電源電圧と、回路群Ｂ１１が属する電源系統の電源電位とが、同電位となるように制御されていることを示す電位一致信号１８が送られてきた場合には、スイッチ回路１３によって電源系統同士を接続する動作を行う。
【００３７】
スイッチ制御回路１６は、後述するように、スイッチ回路１３に対して、電源系統の高電位線同士を接続するように信号を出力する回路である。
【００３８】
スイッチ回路１３は、Ｐ型ＭＯＳトランジスタを含むように構成されている。そして、上記のスイッチ回路１３の動作を制御するスイッチ制御回路１６から論理"Ｌ"の電位を有する信号が、上記のＰ型ＭＯＳトランジスタのゲート端子に入力されたときには、スイッチ回路１３は、ソース端子に接続する電源系統の高電位線、例えば回路群Ａ１０が接続する電源系統の高電位線Ｖｄｄ１（５６）と、ドレイン端子に接続する電源系統の高電位線Ｖｄｄ２（５５）、例えば、回路群Ｂ１１が接続する電源系統と、を接続する。なお、スイッチ回路１３にＰ型ＭＯＳトランジスタを含むように構成する理由は、高電位を有する高電位線同士を接続するときに、Ｐ型ＭＯＳトランジスタの閾値に影響されることなく高電位線同士を接続することができるからである。
【００３９】
図３は、図２のＬＳＩ１及び制御回路２０の詳細を示す図である。そして、図２は、ＬＳＩ１、ＤＣ／ＤＣコンバータ９、ＤＣ／ＤＣコンバータ１４、ＤＣ／ＤＣコンバータ４２、及び、制御回路２０を示す。また、上記の各回路には、高電位線Ｖｄｄ１（５１）、高電位線Ｖｄｄ２（５５）、高電位線Ｖｄｄ３（５７）、接地電位線Ｖｓｓ５１、接地電位線Ｖｓｓ２（５０）が接続されている。さらに、上記の回路間の信号伝達には、制御信号１７、電位一致信号１８、基準電圧１９ａ、基準電圧１９ｂ、及び、基準電圧１９ｃが使用されている。ＬＳＩ１は、回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３、接続回路１２、及び、レベル変換回路２６を含む。
【００４０】
ここで、回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３は図１Ａの回路群Ａ２、回路群Ｂ３、回路群Ｃ４と同様なものである。なお、ＤＣ／ＤＣコンバータ４２は、ＤＣ／ＤＣコンバータ９、１４と同様なものである。
【００４１】
Ｖｓｓ５１はＤＣ／ＤＣコンバータ９、１４、４２、及び、ＬＳＩ１で共通に使用される接地電位線である。Ｖｓｓ２（５０）は、接続回路１２専用の接地電位線である。Ｖｄｄ１（５６）はＤＣ／ＤＣコンバータ９と回路群Ａ１０を接続する高電位線である。Ｖｄｄ２（５５）はＤＣ／ＤＣコンバータ１４と回路群Ｂ１１を接続する高電位線である。Ｖｄｄ３（５７）はＤＣ／ＤＣコンバータ４２と回路群Ｃ４３を接続する高電位線である。制御信号１７はＣＰＵ２５から制御回路２０への信号線である。電位一致信号１８は制御回路２０から接続回路１２への信号線である。基準電圧１９ａは制御回路２０からＤＣ／ＤＣコンバータ１４へ伝達される基準電圧である。基準電圧１９ｂは制御回路２０からＤＣ／ＤＣコンバータ４２へ伝達される基準電圧である。基準電圧１９ｃは制御回路２０からＤＣ／ＤＣコンバータ９へ伝達される基準電圧である。
【００４２】
ＣＰＵ２５は回路群Ｂ１１の動作を制御する回路である。また、上記のＣＰＵ２５は回路群Ａ１０とレベル変換回路２６を介して接続しており、回路群Ａ１０の動作を制御している。従って、上記のＣＰＵ２５は回路群Ａ１０及び回路群Ｂ１１の動作率を把握している。そして、上記のＣＰＵ２５は、上記の動作率に基づいた電圧制御をするように、制御回路２０に対して制御信号１７を、出力する。すなわち、ＬＳＩ１に対して、外部データを取得するように外部からコマンドが入力されたときには、ＣＰＵ２５は、回路群Ａ１０の電源電圧を上昇するように制御信号を出す。また、ＬＳＩ１に対して、データ加工をするように外部からコマンドが入力されたときには、ＣＰＵ２５は回路群Ａ１０及び回路群Ｂ１１の電源電圧を上昇するように制御信号を出す。さらに、ＬＳＩ１に対して、外部からのコマンドの入力がなく、休止状態であると判断するときには、ＣＰＵ２５は回路群Ａ１０の電源をオフにし、回路群Ｂ１１の電源電圧を下降するように制御信号を出す。
【００４３】
クロック発生回路４１ａは、回路群C４３に含まれ、ＬＳＩ１内で使用されるクロック４１ｂを発生する回路である。従って、上記のクロック４１ｂは回路群Ａ１０、回路群Ｂ１１、及び、回路群Ｃ４３に供給される。なお、クロック発生回路４１ａは、ＬＳＩの外部から供給されるクロックに基づいて動作する周知のＰＬＬ（Phase lock loop）回路、又は、クロック分周回路から構成されている。なお、クロック発生回路４１ａはＤＣ／ＤＣコンバータ４２からの高電位線Ｖｄｄ３（５７）と、接地電位線Ｖｓｓ５１から電源の供給を受ける。
【００４４】
制御回路２０はコントロール回路２１、電源制御回路Ａ２２、電源制御回路Ｂ２３、電源制御回路Ｃ２７、及び、電位一致信号出力回路２４から構成されている。そして、制御回路２０はＤＣ／ＤＣコンバータ９、１４、４２を制御する信号を出力する。また、接続回路１２にたいして、電位一致信号１８を出力する。
【００４５】
電源制御回路Ａ２２は、ＤＣ／ＤＣコンバータ１４の供給電圧を制御する回路である。ＤＣ／ＤＣコンバータ１４は、外部から与えられた基準電圧をもとに、電源となる電池からの電圧を供給電圧に変換する。そこで、電源制御回路Ａ２２はその基準電圧１９ａをＤＣ／ＤＣコンバータ１４に対して出力する。すなわち、電源制御回路Ａ２２は高電位電源と低電位電源間に直列に接続されている複数の抵抗と、その抵抗間に接続された複数の端子と、どの端子から基準電圧を出力するかを選択する選択回路から構成することができる。なお、上記の選択回路はコントロール回路２１からの基準電圧を選択する信号で動作する。
【００４６】
電源制御回路Ｂ２３は、基準電圧１９ｃを出力し、ＤＣ／ＤＣコンバータ９の供給電圧を制御する回路である。電源制御回路Ｂ２３は、電源制御回路Ａ２２と同様な動作をする。
【００４７】
電源制御回路Ｃ２７は、基準電圧１９ｂを出力し、ＤＣ／ＤＣコンバータ４２の供給電圧を制御する回路である。電源制御回路Ｃ２７は、電源制御回路Ａ２２と同様な動作をする。
【００４８】
コントロール回路２１は、ＬＳＩ１内の回路群Ａ１０、回路群Ｂ１１、及び、回路群Ｃ４３の動作状況に応じて、電源制御回路Ａ２２、電源制御回路Ｂ２３、又は、電源制御回路Ｃ２７を制御する回路である。すなわち、コントロール回路２１は、ＣＰＵ２５からの制御信号１７を受け、上記の基準電圧を選択する信号を電源制御回路Ａ２２、電源制御回路Ｂ２３、又は、電源制御回路Ｃ２７に出力する。従って、コントロール回路２１は、ＣＰＵ２５からの複数ビットから構成されるコード信号から、電源制御回路Ａ２２等への基準電圧１９ａ等を選択する信号をデコードする回路として実現可能である。すなわち、コントロール回路２１は、例えば、ＬＳＩ１内のすべての回路が、高速で動作する必要があるときは、図１Ｄに示すように、すべての電源系統に高電圧、例えば、１．２Ｖを、ＤＣ／ＤＣコンバータ９、１４，４２から供給させるべく、電源制御回路Ａ２２、電源制御回路Ｂ２３、又は、電源制御回路Ｃ２７を制御する。また、回路群Ｂ１１が低速動作をし、回路群Ａ１０がまったく動作しないときには、図１Ｃに示すように、コントロール回路２１は、回路群Ａ１０が接続する電源系統に接地電位、及び、回路群Ｂ１１が接続する電源系統に低い電圧、例えば、１．０Ｖを、ＤＣ／ＤＣコンバータ９、１４から供給させるべく、電源制御回路Ａ２２又は電源制御回路Ｂ２３を制御する。
【００４９】
電位一致信号出力回路２４は、ＤＣ／ＤＣコンバータ９、１４に対して同電位を出力するように制御するときに、電位一致信号１８を出力する回路である。すなわち、コントロール回路２１から電源制御回路Ａ２２への基準電圧１９ａを選択する信号と、電源制御回路Ｂ２３への基準電圧１９ｃを選択する信号が同一であったときに電位一致信号１８を出力する回路である。
【００５０】
接続回路１２は、スイッチ回路１３と、スイッチ回路１３の動作を制御するスイッチ制御回路１６と、から構成されている。従って、接続回路１２は図２で説明したものと同様なものである。
【００５１】
レベル変換回路２６は、一の高電位電源で動作する回路からの信号を、他の高電位電源で動作する回路へ、信号のレベルを変換して伝達する回路である。例えば、低い電圧を有する高電位レベルを、高い電圧を有する高電位レベルに変換するときには、高い電圧で駆動される多段のバッファー回路からなるレベルシフト回路で、レベル変換回路２６は実現可能である。一方、高い電圧を有する高電位レベルを、低い電圧を有する高電位レベルに変換するには、低い電圧で駆動される周知のインバータ回路で、レベル変換回路２６は実現可能である。
【００５２】
図４は、図３の制御回路２０、ＤＣ／ＤＣコンバータ９、１４、４２、及び、図３に示すＬＳＩ１の詳細回路例を示す図である。
【００５３】
ここで、ＤＣ／ＤＣコンバータ９、１４、４２、制御回路２０、及び、ＬＳＩ１は、図２において説明したものと同様なものである。さらに、回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３、及び、レベル変換回路２６は、図３において説明したものと同様なものである。
【００５４】
ただし、上記の接続回路１２は、Ｐ型ＭＯＳトランジスタ３１、キャパシタ３２、Ｐ型ＭＯＳトランジスタ３３、３４、３５、２入力ＯＲ回路３６、及び、インバータ回路３７、３８、３９から構成されている。
【００５５】
なお、Ｐ型ＭＯＳトランジスタ３１は図２及び図３において説明したスイッチ回路１３に相当し、異なる電源系統の高電位線間を接続する。なお、高電位線間をＰ型ＭＯＳトランジスタで接続するのは、Ｐ型ＭＯＳトランジスタの閾値の影響を受けずに、高電位線間の接続ができるからである。接続回路１２のＰ型ＭＯＳトランジスタ３１以外の部分は、Ｐ型ＭＯＳトランジスタ３１のオン／オフを制御するスイッチ制御回路１６を構成する。
【００５６】
Ｐ型ＭＯＳトランジスタ３１のゲート端子は、Ｐ型ＭＯＳトランジスタ３１のオン／オフを制御する回路に接続している。具体的には、上記のゲート端子は、キャパシタ３２の一方の電極、Ｎ型ＭＯＳトランジスタ３５のドレイン、Ｐ型ＭＯＳトランジスタ３３のドレインと接続している。Ｐ型ＭＯＳトランジスタ３１のソース端子は回路群Ａ１０が接続する電源系統Ｖｄｄ１（５６）と接続している。Ｐ型ＭＯＳトランジスタ３１のドレイン端子は回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）と接続している。
【００５７】
キャパシタ３２の他方の電極は、接続回路１２専用の接地電位線Ｖｓｓ２（５０）に接続している。
【００５８】
Ｐ型ＭＯＳトランジスタ３３のソースは回路群Ｂ１１の接続する電源系統の高電位線Ｖｄｄ２（５５）と接続している。Ｐ型ＭＯＳトランジスタ３３のゲートは２入力ＯＲ３６の出力端子と接続している。
【００５９】
Ｎ型ＭＯＳトランジスタ３４のドレインはＮ型ＭＯＳトランジスタ３５のドレインと接続している。Ｎ型ＭＯＳトランジスタ３４のゲートは回路群Ｂ１１の電源系統の接地電位線Ｖｓｓ５１と接続している。
【００６０】
Ｎ型ＭＯＳトランジスタ３４のソースは接続回路１２専用の接地電位線Ｖｓｓ２（５０）に接続している。Ｎ型ＭＯＳトランジスタ３４のゲートは制御回路２０から出力される電位一致信号１８を伝える信号線に接続している。なお、上記の電位一致信号１８は、高電位線Ｖｄｄ１（５６）の電位と高電位線Ｖｄｄ２（５５）の電位を一致させるように制御するときには、"Ｈ"論理の信号である。一方、上記の電位一致信号１８は、高電位線Ｖｄｄ１（５６）の電位と高電位線Ｖｄｄ２（５５）の電位を異なるように制御するときには、"Ｌ"論理の信号である。
【００６１】
２入力ＯＲの一方の入力端子にはインバータ３７の出力端子が接続している。２入力ＯＲの他方の入力端子にはクロック発生回路４１ａからのクロック４１ｂを伝播するクロック信号線が接続している。
【００６２】
インバータ３７の入力端子にはインバータ３８の出力端子が接続している。インタバータ３８の入力端子にはインバータ３９の出力端子が接続している。インバータ３９の入力端子にはクロック発生回路４１ａからのクロック４１ｂを伝播するクロック信号線が接続している。
【００６３】
図６を参照して、接続回路１２の動作を説明する。図６は実施例１の接続回路１２の動作波形を示す図である。図６は、クロック発生回路４１ａからのクロック４１ｂの電位変化を表す波形４５、２入力ＯＲ３６の出力信号の電位変化を表す波形４６、上記の接地電位線Ｖｓｓ５１の電位変化を表す波形、上記の接地電位線Ｖｓｓ２（５０）の電位変化を表す波形、Ｐ型ＭＯＳトランジスタ３１のゲート端子の電位変化を表す波形４９、上記の高電位線Ｖｄｄ１（５６）の電位変化を表す波形、及び、上記の高電位線Ｖｄｄ２（５５）の電位変化を表す波形を示す。以下、接続回路１２の動作とともに、上記の波形について説明する。
【００６４】
クロック４１ｂを表す波形４５は周期的に"Ｈ"と"Ｌ"を繰り返すクロック波形である。
【００６５】
波形４６はクロック４１ｂの立ち下がりエッジに同期して一定期間"Ｌ"となるパルス波形である。波形４６がパルス波形をしめす理由は、以下の理由による。まず、クロック４１ｂが２入力ＯＲ３６の一方の入力端子に入力されるとともに、インバータ３９の入力端子にも入力される。そうすると、クロック４１ｂの立ち下がりエッジ、すなわち、"Ｈ"から"Ｌ"へ変化する際に、２入力ＯＲ３６の一方の入力端子には"Ｈ"から"Ｌ"への変化がすぐに伝わる。２入力ＯＲ３６の他方の入力端子には、インバータ３７、３８、３９を通じて、"Ｌ"から"Ｈ"への変化が、クロック４１ｂの立ち下がりエッジから遅延して伝わる。その結果、２入力ＯＲ３６の一方の入力端子にも、他方の入力端子にも"Ｌ"が入力されている期間が生じる。その結果、上記の期間、２入力ＯＲ３６は"Ｌ"論理を有する信号を出力する。そこで、上記の期間以外に、２入力ＯＲ３６の一方の入力端子にも、他方の入力端子にも"Ｌ"が同時に入力されることがないため、波形４６に示すパルス波形が生じる。上記の説明からわかるように、2入力ＯＲ３６及びインバータ３７、３８、３９はパルス発生回路を構成する。
【００６６】
接地電位線Ｖｓｓ５１を表す波形はクロック４１ｂの立ち上がりエッジに同期して一定期間電位が上昇する波形である。回路群Ｂ１１がクロック４１ｂの立ち上がりエッジに同期して動作すると、消費電流が一時的にクロック４１ｂの立ち上がりエッジの時期に増大するため、接地電位線Ｖｓｓ５１の電位が上昇するためである。
【００６７】
接地電位線Ｖｓｓ２（５０）を表す波形は安定した接地電位を示す。回路群Ｂ１１及び回路群Ａ１０の接地電位線Ｖｓｓ５１と、接続回路１２の接地電位線Ｖｓｓ２（５０）は異なるものであるため、回路群Ｂ１１及び回路群Ａ１０の動作の影響を受けないからである。
【００６８】
波形４９は、Ｐ型ＭＯＳトランジスタ３３のゲートに波形４６に示すパルスが入力される毎に、下降していた電位が上昇する波形である。Ｐ型ＭＯＳトランジスタ３１のゲート端子はＰ型ＭＯＳトランジスタ３３のドレインと接続しているため、Ｐ型ＭＯＳトランジスタ３３がオンする毎に高電位線Ｖｄｄ２（５５）の電位となるからである。一方、Ｐ型ＭＯＳトランジスタ３１のゲート端子の電位が下降するのは、以下の理由による。まず、Ｎ型ＭＯＳトランジスタ３４のゲートには、"Ｈ"論理の電位一致信号１８が出力されているため、Ｎ型ＭＯＳトランジスタ３４はオンする。そして、接地電位線Ｖｓｓ５１の電位と接地電位線Ｖｓｓ２（５０）の電位に差があると、Ｎ型ＭＯＳトランジスタ３５がオンする。そうすると、接地電位線Ｖｓｓ２（５０）とＰ型ＭＯＳトランジスタ３１のゲート端子は電気的に接続され、キャパシタ３２に蓄えられた電荷が接地電位線Ｖｓｓ２（５０）にむけて流れるからである。上記の説明からわかるように、Ｐ型ＭＯＳトランジスタ３１のゲート端子の電位の下降の程度は、接地電位線Ｖｓｓ５１の電位の上昇の程度に応じている。なぜなら、Ｎ型ＭＯＳトランジスタ３５のオン抵抗は接地電位線Ｖｓｓ５１の電位の上昇の程度に応じて減少するからである。従って、Ｐ型ＭＯＳトランジスタ３３、３４、３５、及び、キャパシタ３２は、"Ｈ"論理の電位一致信号１８を受けて活性化し、接地電位線Ｖｓｓ５１の電位の上昇を監視する監視回路を構成する。そして、上記の監視回路は、接地電位線Ｖｓｓ５１の電位の上昇が、Ｎ型ＭＯＳトランジスタ３５の閾値を超えた場合には、Ｐ型ＭＯＳトランジスタ３１のゲート端子に対して"Ｌ"論理のパルス信号を出力する。
【００６９】
その結果、Ｐ型ＭＯＳトランジスタ３１はオンし、回路群Ａ１０が接続する電源系統の高電位線Ｖｄｄ１（５６）と、回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）とは、接続される。
【００７０】
回路群Ａ１０はクロック４１ｂの立ち上がりに同期して動作するため、高電位線Ｖｄｄ１（５６）の電位変化を表す波形はクロック４１ｂと同期して電位が下降する波形である。
【００７１】
回路群Ｂ１１はクロック４１ｂの立ち上がりに同期して動作するため、高電位線Ｖｄｄ２（５５）の電位変化を表す波形はクロック４１ｂと同期して電位が下降する波形である。なお、高電位線Ｖｄｄ２（５５）の電位変化を表す波形において、実線で示した波形は接続回路１２による電源系統の高電位線の接続動作が行われていないときの電位の下降を示す。一方、点線で示した波形は接続回路１２による電源系統の高電位線の接続動作が行われているときの電位の下降を示す。すなわち、接続回路１２による電源系統の高電位線の接続動作が行われているときには、電位の下降の程度が減少することを示している。回路群Ａ１０が接続する電源系統が有する寄生容量から、回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）に対して、電荷の供給があるため、回路群Ｂ１１の高電位線Ｖｄｄ２（５５）の電位の下降が抑えられるからである。
【００７２】
以上から、接続回路１２は、クロック４１ｂを受けて第１パルス信号を発生するパルス回路と、Ｎ型ＭＯＳトランジスタ３５のゲートで"Ｈ"論理を有する電位一致信号１８を受けて活性化し、回路群Ｂ１１の接地電位線Ｖｓｓ５１の電位の上昇を監視し、接地電位線Ｖｓｓ５１の電位の上昇に応じて"Ｌ"論理の第２パルス信号を発生する監視回路と、第２パルス信号をうけて、異なる電源系統の高電位線を接続するＰ型ＭＯＳトランジスタ３１から構成されていることがわかる。そして、接続回路１２は回路群Ｂ１１が接続する電源系統の接地電位線Ｖｓｓ５１の電位の上昇が一定値に達すると、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）を接続する。すなわち、接続回路１２は電位一致信号１８を受けたときに、常時、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）を接続するわけではなく、間欠的に高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）を接続する。
【００７３】
上記のように、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）との間に相互に電流がながれ、高電位線Ｖｄｄ２（５５）及び高電位線Ｖｄｄ１（５６）の電位は安定する。上記のように、高電位線同士を間欠的に接続することによって、ＤＣ／ＤＣコンバータ９とＤＣ／ＤＣコンバータ１４間の電流の流れ込みを防ぐこともできる。
【００７４】
図５は、実施例１の制御回路２０、ＤＣ／ＤＣコンバータ９、１４、４２、及び、図３に示すＬＳＩ１の変形例を示す図である。
【００７５】
図５を参照して、接続回路１２の変形例を説明する。
【００７６】
ここで、ＤＣ／ＤＣコンバータ９、１４、４２、制御回路２０、及び、ＬＳＩ１は、図２において説明したものと同様なものである。さらに、回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３、及び、レベル変換回路２６は、図３において説明したものと同様なものである。
【００７７】
ただし、上記の接続回路１２の変形例は、Ｐ型ＭＯＳトランジスタ３１、Ｐ型ＭＯＳトランジスタ４４、キャパシタ３２、Ｐ型ＭＯＳトランジスタ３３、４５、２入力ＯＲ回路３６、及び、インバータ回路３７、３８、３９から構成されている。
【００７８】
なお、Ｐ型ＭＯＳトランジスタ３１及びＰ型ＭＯＳトランジスタ４４は図２及び図３において説明したスイッチ回路１３に相当し、異なる電源系統の高電位線間を接続する。接続回路１２のＰ型ＭＯＳトランジスタ３１及びＰ型ＭＯＳトランジスタ４４以外の部分は、Ｐ型ＭＯＳトランジスタ３１のオン／オフを制御するスイッチ制御回路１６を構成する。
【００７９】
接続回路１２の変形例においても、Ｐ型ＭＯＳトランジスタ３１のゲート端子は、Ｐ型ＭＯＳトランジスタ３１のオン／オフを制御するスイッチ制御回路１６に接続している点は、接続回路１２と同様である。具体的には、Ｐ型ＭＯＳトランジスタ３１のゲート端子は、キャパシタ３２の一方の電極、Ｎ型ＭＯＳトランジスタ４５のドレイン、Ｐ型ＭＯＳトランジスタ３３のドレインと接続している。また、Ｐ型ＭＯＳトランジスタ３１のドレイン端子は回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）と接続している。
【００８０】
しかし、接続回路１２の変形例においては、Ｐ型ＭＯＳトランジスタ３１のソース端子はＰ型ＭＯＳトランジスタ４４のドレイン端子に接続している。
【００８１】
接続回路１２の変形例において、Ｐ型ＭＯＳトランジスタ４４のゲート端子は制御回路２０から制御回路２０から出力される電位一致信号１８を伝える信号線に接続している。なお、上記の電位一致信号１８は、高電位線Ｖｄｄ１（５６）の電位と高電位線Ｖｄｄ２（５５）の電位を一致させるように制御するときには、"Ｌ"論理の信号である。一方、上記の電位一致信号１８は、高電位線Ｖｄｄ１（５６）の電位と高電位線Ｖｄｄ２（５５）の電位を異なるように制御するときには、"Ｈ"論理の信号である。
【００８２】
また、Ｐ型ＭＯＳトランジスタ４４のソース端子は回路群Ａ１０が接続する電源系統の高電位線Ｖｄｄ１（５６）と接続している。
【００８３】
キャパシタ３２の他方の電極は、接続回路１２の変形例専用の接地電位線Ｖｓｓ２（５０）に接続している。
【００８４】
Ｐ型ＭＯＳトランジスタ３３のソースは回路群Ｂ１１の接続する電源系統の高電位線Ｖｄｄ２（５５）と接続している。Ｐ型ＭＯＳトランジスタ３３のゲートは２入力ＯＲ３６の出力端子と接続している。
【００８５】
Ｎ型ＭＯＳトランジスタ４５のソースは接続回路１２の変形例専用の接地電位線Ｖｓｓ２（５０）に接続している。Ｎ型ＭＯＳトランジスタ４５のゲートは回路群Ｂ１１の電源系統の接地電位線Ｖｓｓ５１と接続している。
【００８６】
２入力ＯＲの一方の入力端子にはインバータ３７の出力端子が接続している。２入力ＯＲの他方の入力端子にはクロック発生回路４１ａからのクロック４１ｂを伝播するクロック信号線が接続している。
【００８７】
インバータ３７の入力端子にはインバータ３８の出力端子が接続している。インタバータ３８の入力端子にはインバータ３９の出力端子が接続している。インバータ３９の入力端子にはクロック発生回路４１ａからのクロック４１ｂを伝播するクロック信号線が接続している。
【００８８】
図６を用いて、実施例１の接続回路１２の変形例の動作を説明する。図４は、クロック発生回路４１ａからのクロック４１ｂの電位変化を表す波形４５、２入力ＯＲ３６の出力信号の電位変化を表す波形４６、上記の接地電位線Ｖｓｓ５１の電位変化を表す波形、上記の接地電位線Ｖｓｓ２（５０）の電位変化を表す波形、Ｐ型ＭＯＳトランジスタ３１のゲート端子の電位変化を表す波形４９、上記の高電位線Ｖｄｄ１（５６）の電位変化を表す波形、及び、上記の高電位線Ｖｄｄ２（５５）の電位変化を表す波形を示す。以下、接続回路１２の変形例の動作とともに、上記の波形について説明する。
【００８９】
接続回路１２の変形例においても、波形４５は周期的に"Ｈ"と"Ｌ"を繰り返すクロック波形である。
【００９０】
接続回路１２の変形例においても、波形４６はクロック４１ｂの立ち下がりエッジに同期して一定期間"Ｌ"となるパルス波形である。波形４６がパルス波形をしめす理由は接続回路１２の動作において説明した理由と同様である。また、2入力ＯＲ３６及びインバータ３７、３８、３９はパルス発生回路を構成する点でも接続回路１２と同様である。
【００９１】
高電位線Ｖｓｓ５１の電位を表す波形はクロック４１ｂの立ち上がりエッジに同期して一定期間電位が上昇する波形である。回路群Ｂ１１がクロック４１ｂの立ち上がりエッジに同期して動作するため、消費電流が一時的にクロック４１ｂの立ち上がりエッジの時期に増大する。そうすると、上記の消費電流が一時期に接地電位線Ｖｓｓ５１に流れこむため、接地電位線Ｖｓｓ５１の電位が上昇するからである。
【００９２】
接続回路１２の接地電位線Ｖｓｓ２（５０）を表す波形は安定した接地電位を示す波形である。回路群Ｂ１１及び回路群Ａ１０の接地電位線Ｖｓｓ５１と、接続回路１２の接地電位線Ｖｓｓ２（５０）は異なるものであるため、回路群Ｂ１１及び回路群Ａ１０の動作の影響を受けないからである。
【００９３】
波形４９はＰ型ＭＯＳトランジスタ３３のゲートに波形４６に示すパルスが入力される毎に下降していた電位が上昇する波形である。そして、波形４９が上記のような電位の上昇又は下降を示す理由は、Ｐ型ＭＯＳトランジスタ３３、４５、及び、キャパシタ３２が、接続回路１２の動作と同様な動作をするからである。なお、接続回路１２の変形例には、接続回路１２のＮ型ＭＯＳトランジスタ３４に相当するＭＯＳトランジスタが存在しない。従って、Ｐ型ＭＯＳトランジスタ３３のドレインは常にＭＯＳトランジスタ４５を介して接地電位線Ｖｓｓ５０と接続されている状態である。従って、Ｐ型ＭＯＳトランジスタ３３、４５、及び、キャパシタ３２は、常に活性化しており、接地電位線Ｖｓｓ５１の電位の上昇を監視する監視回路を構成する。そして、上記の監視回路は、接地電位線Ｖｓｓ５１の電位の上昇が、Ｎ型ＭＯＳトランジスタ４５の閾値を超えた場合には、Ｐ型ＭＯＳトランジスタ３１のゲート端子に対して"Ｌ"論理のパルス信号を出力する。
【００９４】
その結果、Ｐ型ＭＯＳトランジスタ３１はオンし、Ｐ型ＭＯＳトランジスタ３１のドレインと、回路群Ｂ１１が接続する電源系統とは接続される。そして、その際に、制御回路２０からＰ型ＭＯＳトランジスタ４４のゲート端子に、論理"Ｌ"の電位一致信号１８が出力されている場合には、P型MOSトランジスタ４４がオンするため、回路群Ｂ１１が接続する電源系統と、回路群Ａ１０が接続する電源系統は接続される。
【００９５】
高電位線Ｖｄｄ１（５６）の電位変化を表す波形はクロック４１ｂと同期して電位が下降する波形である。回路群Ａ１０はクロック４１ｂの立ち上がりエッジに同期して動作するため、一時的にクロック４１ｂの立ち上がりエッジの期間、消費電流が増大する。そのため、高電位線Ｖｄｄ１（５６）において電圧降下がおきるためである。
【００９６】
高電位線Ｖｄｄ２（５５）の電位変化を表す波形はクロック４１ｂと同期して電位が下降する波形である。回路群Ｂ１１はクロック４１ｂの立ち上がりに同期して動作するため、一時的にクロック４１ｂの立ち上がりエッジの期間、消費電流が増大する。そのため、高電位線Ｖｄｄ２（５５）において電圧降下がおきるためである。なお、高電位線Ｖｄｄ１（５６）の電位を表す波形において、実線で示した波形は接続回路１２の変形例による電源系統の接続動作が行われていないときの電位の下降を示す。一方、点線で示した波形は接続回路１２の変形例による電源系統の高電位線の接続動作が行われているときの電位の下降を示す。すなわち、接続回路１２の変形例による電源系統の接続動作が行われているときには、電位の下降の程度が減少することを示している。回路群Ａ１０が接続する電源系統の高電位線Ｖｄｄ１（５６）が有する寄生容量から、回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）に対して、電荷の供給があるため、回路群Ｂ１１の高電位線Ｖｄｄ２（５５）の電位の下降が抑えられるからである。
【００９７】
以上から、接続回路１２の変形例は、クロック４１ｂを受けて第１パルス信号を発生するパルス回路と、回路群Ｂ１１の接地電位線Ｖｓｓ５１の電位の上昇を監視し、接地電位線Ｖｓｓ５１の電位の上昇に応じて"Ｌ"論理の第２パルス信号を発生する監視回路と、ゲートで"Ｌ"論理を有する電位一致信号１８を受けてオンするＰ型ＭＯＳトランジスタ４４と、第２パルス信号をうけて、異なる電源系統の高電位線を接続するＰ型ＭＯＳトランジスタ３１から構成されていることがわかる。そして、接続回路１２の変形例は回路群Ｂ１１が接続する電源系統の接地電位線Ｖｓｓ５１の電位の上昇が一定値に達すると、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）を接続する。
【００９８】
上記のように、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）との間に相互に電流がながれ、高電位線Ｖｄｄ２（５５）及び高電位線Ｖｄｄ１（５６）の電位は安定する。上記のように、高電位線同士を間欠的に接続することによって、ＤＣ／ＤＣコンバータ９とＤＣ／ＤＣコンバータ１４間の電流の流れ込みを防ぐこともできる。
【００９９】
図７及び図８を用いて、接続回路１２又は接続回路１２の変形例専用の接地電位線Ｖｓｓ２（５０）の詳細について説明する。
【０１００】
図７は専用端子及びその専用端子に接続する接地電位線Ｖｓｓ２（５０）を有するＬＳＩ１を示す図である。
【０１０１】
上記のＬＳＩ１は、回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３、接続回路１２、接地電位線Ｖｓｓ２（５０）、接地電位線Ｖｓｓ５１、Ｖｓｓ端子５２、Ｖｓｓ専用端子５３、その他の端子５４、高電位線Ｖｄｄ２（５５）、高電位線Ｖｄｄ１（５６）、高電位線Ｖｄｄ３（５７）、Ｖｄｄ１端子５８、Ｖｄｄ２端子５９、及び、Ｖｄｄ３端子６０を含む。
【０１０２】
Ｖｓｓ端子５２はＬＳＩ１に外部からの接地電位を供給する端子である。そして、Ｖｓｓ端子５２は接地電位線Ｖｓｓ５１に接続している。
【０１０３】
Ｖｓｓ専用端子５３はＬＳＩ１に外部からの接地電位を供給する端子である。そして、Ｖｓｓ専用端子５３は接地電位線Ｖｓｓ２（５０）に接続する。
【０１０４】
その他の端子５４は、ＬＳＩ１に外部から信号を受ける端子、電位を供給する端子、及び、信号を出力する端子等ある。なお、外部からの信号とは、例えば、コマンド信号、入力データ信号をいう。また、電位を供給する端子とは、例えば、基準電位を供給する端子である。さらに、信号を出力する端子とは、例えば、出力データを出力する端子である。
【０１０５】
Ｖｄｄ１端子５８は回路群Ｂ１１に外部からの高電位を供給する端子である。そして、Ｖｄｄ１端子５８には、高電位線Ｖｄｄ１（５６）が接続する。
【０１０６】
Ｖｄｄ２端子５９は回路群Ａ１０に外部からの高電位を供給する端子である。そして、Ｖｄｄ２端子５９には、高電位線Ｖｄｄ２（５５）が接続する。
【０１０７】
Ｖｄｄ３端子６０は回路群Ｃ４３に外部からの高電位を供給する端子である。そして、Ｖｄｄ３端子６０には、高電位線Ｖｄｄ３（５７）が接続する。
【０１０８】
なお、Ｖｓｓ端子５２、Ｖｓｓ専用端子５３、及び、その他の端子５４は、平面的にみて右辺に沿って配置されている。
【０１０９】
回路群Ａ１０、回路群Ｂ１１、回路群Ｃ４３、及び、接続回路１２は図３で説明したものと同様なものである。そして、回路群Ａ１０は、平面的にみて、ＬＳＩ１の左半分を占める。回路群Ｂ１１は平面的にみて、ＬＳＩ１の右上の１／４の範囲を占める。回路群Ｃ４３は平面的にみて、ＬＳＩの右下の１／４の範囲を占める。接続回路１２の接地電位線Ｖｓｓ２（５０）の電圧をセンスする部分はＬＳＩ１のほぼ中央にある。
【０１１０】
接地電位線Ｖｓｓ２（５０）、接地電位線Ｖｓｓ５１、高電位線Ｖｄｄ２（５５）、及び、高電位線Ｖｄｄ１（５６）は図２で説明したものと同様なものである。
【０１１１】
そして、接地電位線Ｖｓｓ５１は回路群Ａ１０、回路群Ｂ１１、及び、回路群Ｃ４３に接地電位を供給する。
【０１１２】
高電位線Ｖｄｄ１（５６）は回路群Ｂ１１に高電位を供給する高電位線である。また、高電位線Ｖｄｄ１（５６）は接続回路１２に接続する。高電位線Ｖｄｄ２（５５）は回路群Ａ１０に高電位を供給する高電位線である。また、高電位線Ｖｄｄ２（５５）は接続回路１２に接続する。高電位線Ｖｄｄ３（５７）は回路群Ｃ４３に高電位を供給する高電位線である。
【０１１３】
接地電位線Ｖｓｓ２（５０）は接地回路１２に接続する専用の接地電位線である。
【０１１４】
以上より、図７に示すＬＳＩ１において、接続回路１２又は接続回路１２の変形例の専用接地電位線Ｖｓｓ２（５０）と接続するＶｓｓ専用端子５３は、回路群Ａ１０又は回路群Ｂ１１の接地電位線Ｖｓｓ５１と接続するＶｓｓ端子５２とは別々に設けられている。従って、専用接地電位線Ｖｓｓ２（５０）の電位は安定している。そうすると、接続回路１２又は接続回路１２の変形例の監視回路は、回路群Ａ１０又は回路群Ｂ１１が接続する電源系統の接地電位の監視を、回路群Ａ１０又は回路群Ｂ１１の接地電位線Ｖｓｓ５１の電位と、上記の接地電位線Ｖｓｓ５１とは独立して設けられた専用接地電位線Ｖｓｓ２（５０）の電位とを比較することにより行うことができる。
【０１１５】
図８はＶｓｓ端子５２の近くに接続する接地電位線Ｖｓｓ２（５０）を有するＬＳＩ１を示す図である。
【０１１６】
上記のＬＳＩ１は図７で説明したＬＳＩ１と同様である。ただし、図８に示すＬＳＩ１はＶｓｓ専用端子５３を有しない。また、上記のＬＳＩ１のＶｓｓ２（５０）はＶｓｓ端子５２に接続する点で異なる。
【０１１７】
さらに、上記のＬＳＩ１の接続回路１２は、平面的に、Ｖｓｓ端子５２の近くであって、右上の角に配置されている点でも異なる。
【０１１８】
以上より、図８に示すＬＳＩ１において、接続回路１２又は接続回路１２の変形例の専用接地電位線Ｖｓｓ２（５０）は、Ｖｓｓ端子５２の近くにおいて、接地電位線Ｖｓｓ５１と接続している。従って、専用接地電位線Ｖｓｓ２（５０）の電位は安定している。専用接地電位線Ｖｓｓ２（５０）の抵抗と接地電位線Ｖｓｓ５１の抵抗からなる、接続回路１２からＶｓｓ端子５２までの抵抗は低く、回路群Ａ１０及び回路群Ｂ１１の動作による接地電位線Ｖｓｓ５１の電位変動の影響を、専用接地電位線Ｖｓｓ２（５０）は受け難いからである。
【０１１９】
そうすると、接続回路１２又は接続回路１２の変形例の監視回路は、回路群Ａ１０又は回路群Ｂ１１が接続する電源系統の接地電位の監視を、回路群Ａ１０又は回路群Ｂ１１の接地電位線Ｖｓｓ５１の電位と、Ｖｓｓ端子５２の近くから分岐して設けられた専用接地電位線Ｖｓｓ２（５０）の電位と、を比較することにより行うことができる。
【０１２０】
図９Ａ及び図９Ｂを用いて、接続回路１２の効果を説明する。そして、図９Ａ及び図９Ｂは、回路群Ａ１０が接続する電源系統及び回路群Ｂ１１が接続する電源系統の高電位線及び低電位線のノイズの状態を示す図である。
【０１２１】
図９Ａは、回路群Ａ１０に接続する電源系統及び回路群Ｂ１１に接続する電源系統を示す図である。そして、図９Ａは、回路群Ａ１０、高電位線Ｖｄｄ１（５６）、接地電位線Ｖｓｓ５１、回路群Ｂ１１、及び、高電位線Ｖｄｄ２（５５）を示す。
【０１２２】
回路群Ａ１０はＬＳＩ１内の回路群である。そして、回路群Ａ１０には急激に動作率が変化又は上昇する回路群は含まれていない。高電位線Ｖｄｄ１（５６）は回路群Ａ１０が接続する電源系統の高電位線である。接地電位線Ｖｓｓ５１は回路群Ａ５０が接続する電源系統の接地電位線である。回路群Ａ５０は急激に動作率が上昇しないため、高電位線Ｖｄｄ１（５６）又は接地電位線Ｖｓｓ５１には、大きな電源ノイズは発生しない。その理由は以下である。まず、電源系統に接続されている寄生容量が蓄積している電荷が、回路群Ａ１０が消費する電流を供給できる程大きい。そうすると、回路群Ａ１０の動作率を上昇させるため、高電位線Ｖｄｄ１（５６）の電圧を高電位に変動させたときに、回路群Ａ１０が消費する電流を寄生容量から供給可能だからである。
【０１２３】
回路群Ｂ１１はＬＳＩ１内の回路群である。そして、回路群Ｂ１１は急激に動作率が上昇する回路、例えば、ＣＰＵを有する。高電位線Ｖｄｄ２（５５）は回路群Ｂ１１が接続する電源系統の高電位線である。接地電位線Ｖｓｓ５１は回路群Ｂ１１が接続する電源系統の接地電位線である。回路群Ｂ１１は急激に動作率が上昇するため、高電位線Ｖｄｄ２（５５）又は接地電位線Ｖｓｓ５１には、大きな電源ノイズが発生する。その理由は以下である。まず、電源系統に接続されている寄生容量がためている電荷が、回路群Ｂ１１が消費する電流を供給できる程には大きくない。そうすると、回路群Ｂ１１の動作率を上昇させるため、高電位線Ｖｄｄ２（５５）の電圧を高電位に変動させたときに、回路群Ｂ１１が消費する電流を寄生容量から供給することができない。従って、高電位線Ｖｄｄ２（５５）の電位が電圧降下により低くなるからである。従って、急激におこる電圧の低下によって電源ノイズが発生する。
【０１２４】
なお、図９Ａに示す電源系統の高電位線間には、接続関係がないため、回路群Ｂ５３が接続する電源系統の電源ノイズが、他方の電源系統に伝播することはない。しかし、回路群Ｂが接続する電源系統の電源ノイズはそのまま維持される。
【０１２５】
図９Ｂは、回路群Ａ１０に接続する電源系統及び回路群Ｂ１１に接続する電源系統を接続した場合を示す図である。
【０１２６】
ただし、図９Ｂは回路群Ａ１０が接続する電源系統の高電位線Ｖｄｄ１（５６）と、回路群Ｂ１１が接続する電源系統の高電位線Ｖｄｄ２（５５）とは接続回路１２によって接続されているところを示す。また、図９Ｂはその状態における電源ノイズの状態を示す。
【０１２７】
なお、図４及び図５における説明にあるように、接続回路１２は制御回路２０からの電位一致信号１８を受け、接地電位線Ｖｓｓ５１の電位が上昇する程度に応じて、間欠的に、同電位となっている電源系統の高電位線を接続している。
【０１２８】
その結果、回路群Ａ１０が接続する電源系統の電源ノイズは、回路群Ｂ１１が接続する電源系統に伝播する。しかし、回路群Ｂ１１が接続する電源系統に発生した電源ノイズは、回路群Ａ１０が接続する電源系統に接続する寄生容量から供給される電流によって、減少する。なお、高電位線Ｖｄｄ２（５５）の電位の変動を伴わずに、回路群Ｂ１１の動作率が上昇する場合にも、電源ノイズは発生するが、上記と同様、高電位線Ｖｄｄ１（５６）からの電流供給のため、電源ノイズは軽減される。上記のように、高電位線Ｖｄｄ２（５５）と高電位線Ｖｄｄ１（５６）との間に相互に電流がながれ、高電位線Ｖｄｄ２（５５）及び高電位線Ｖｄｄ１（５６）の電位は安定する。
【０１２９】
なお、上記のように、高電位線同士を間欠的に接続することによって、ＤＣ／ＤＣコンバータ９とＤＣ／ＤＣコンバータ１４間の干渉を防ぐこともできる。
【０１３０】
なお、上記の干渉とは、以下のような動作をいう。まず、ＤＣ／ＤＣコンバータ９とＤＣ／ＤＣコンバータ１４はともに、電位を安定させるように動作する。そこで、一方のＤＣ／ＤＣコンバータが、電位検出端子近くの電位を上昇させようと動いた場合に、対局にある他方のＤＣ／ＤＣコンバータも同様な動きをすると、一方のＤＣ／ＤＣコンバータが設定しようとする電位より高い電位が設定されてしまう。そうすると、一方のＤＣ／ＤＣコンバータは電位を下げる動きをするが、他方のＤＣ／ＤＣコンバータも同様な動きをする。そうすると、一方のＤＣ／ＤＣコンバータの動作が他方のＤＣ／ＤＣコンバータの動作に影響され、高電位線の電位が安定しない。そのような状態のことを干渉という。
【０１３１】
そこで、間欠的に接続することが上記の干渉を防止するのは、以下の理由による。まず、接続がきれている間に一方のＤＣ／ＤＣコンバータからの制御が回路全体に行き渡ることになり、その後で、他方のＤＣ／ＤＣコンバータはその結果をみて制御することになる。そうすると、他方のＤＣ／ＤＣコンバータは電位の上昇を行うことがない。従って、上記のような干渉は起きないものと考えられる。
【実施例２】
【０１３２】
実施例２は、独立して電位が設定可能な複数の電源系統及び電源系統間を接続する接続回路を有するＬＳＩと、そのＬＳＩに電源を供給する電源回路と、その電源回路を制御する回路から構成される半導体回路システムに関する。そして、上記の接続回路はクロックに同期して、間欠的に、同電位となっている電源系統を接続する。
【０１３３】
図１０は、実施例２のＬＳＩ１００の詳細を示す図である。そして、図１０は、ＬＳＩ１００、ＤＣ／ＤＣコンバータ９、ＤＣ／ＤＣコンバータ１４、ＤＣ／ＤＣコンバータ４２、及び、制御回路２０を示す。そして、各回路は、高電位線Ｖｄｄ１（５６）、高電位線Ｖｄｄ２（５５）、接地電位線Ｖｓｓ５１、制御信号１７、電位一致信号１８、及び、クロック４１ｂにより接続されている。
【０１３４】
ＬＳＩ１００は、回路群Ａ１０、回路群Ｂ１０１、回路群Ｃ４３、接続回路１０２、及び、レベル変換回路２６を含む。
【０１３５】
ここで、ＤＣ／ＤＣコンバータ９、１４、及び、ＤＣ／ＤＣコンバータ４２、図２において説明したものと同様なものである。さらに、回路群Ａ１０、回路群Ｃ４３、及び、レベル変換回路２６も、図３において説明したものと同様なものである。
【０１３６】
ただし、回路群Ｂ１０１はＣＰＵ２５の他にクロック（ＣＬＫ１１４）を発生するＣＬＫ発生回路１０５及びアーリークロック（ＣＬＫ１（１１５））を発生するアーリークロック発生回路１０６を含む回路群である。そして、上記のＣＰＵ２５は回路群Ｂ１０１の動作を制御する回路である。また、上記のＣＰＵ２５は回路群Ａ１０とレベル変換回路２６を介して接続しており、回路群Ａ１０の動作を制御している。従って、上記のＣＰＵ２５は回路群Ａ１０及び回路群Ｂ１０１の動作率を把握している。そして、上記のＣＰＵ２５は、上記の動作率に基づいた電圧制御をするように、制御回路２０に対して制御信号１７を、出力する。
【０１３７】
ＣＬＫ発生回路１０５は、クロック発生回路４１ａから出力されるシステム用のクロック４１ｂを用いて回路群Ｂ１０１用のクロック、すなわち、ＣＬＫ１１４を発生する。なお、上記のＣＬＫ発生回路１０５は分周器と、分周器からのクロックを増幅する回路から構成することができる。
【０１３８】
アーリークロック発生回路１０６は、ＣＬＫ発生回路１０５からのクロックを遅延させた信号をアーリークロック、すなわち、ＣＬＫ１（１１５）として出力する回路である。なお、上記のアーリークロック発生回路１０６は、信号の位相を遅延させる回路、例えば、複数段のインバータから構成されている回路である。なお、アーリークロックとは、クロックに対して位相が早いクロックをいう。そして、例えば、クロックを１８０度以上遅延させることにより、アーリークロックは発生することができる。クロックの立ち上がりエッジに対して、次の周期のクロックの立ち上がりエッジは３６０度遅延した信号であるから、クロックを１８０以上遅延させたクロックは、次の周期のクロックに対して、アーリークロックとなるからである。
【０１３９】
図１１及び図１２は、図１０に示す接続回路１０２の詳細回路例、及び、上記回路の動作波形例を示す図である。
【０１４０】
図１１は、実施例２のＬＳＩ１００の詳細を示す図である。ここで、接続回路１０２以外の回路は、図１０で説明した各回路と同様なものである。
【０１４１】
接続回路１０２は、スイッチ回路１０３、インバータ１１１、３入力ＡＮＤ１１０、３入力ＮＡＮＤ１１２、及び、インバータ１１３構成されている。
【０１４２】
インバータ１１１は、ＣＬＫ１１４を受け、反転信号を、３入力ＡＮＤ１１０の第１入力端子に出力する。
【０１４３】
ＣＬＫ１１４は回路群Ｂ１０１内にあるＣＬＫ発生回路１０５が発生するクロック信号である。
【０１４４】
３入力ＡＮＤ１１０は、第１入力端子よりＣＬＫ１１４の反転信号を受け、第２入力端子よりＣＬＫ１（１１５）を受け、第３入力端子より制御回路２０からの電位一致信号１８を受ける。そして、その出力端子より、Ｎ型ＭＯＳトランジスタ１１６のゲート端子に対して、"Ｈ"論理のパルスを有するパルス信号を出力する。
【０１４５】
ＣＬＫ１（１１５）は回路群Ｂ１０１内にあるアーリークロック発生回路１０６が発生するアーリークロックである。
【０１４６】
インバータ回路１１３は、ＣＬＫ１１４を受け、反転信号を、３入力ＮＡＮＤ１１２の第１入力端子に出力する。
【０１４７】
３入力ＮＡＮＤ１１２は、第１入力端子よりＣＬＫ１１４の反転信号を受け、第２入力端子よりＣＬＫ１（１１５）を受け、第３入力端子より制御回路２０からの電位一致信号１８を受ける。そして、その出力端子より、Ｐ型ＭＯＳトランジスタ１１７のゲート端子に対して、"Ｌ"論理のパルスを有するパルス信号を出力する。
【０１４８】
スイッチ回路１３は、Ｐ型ＭＯＳトランジスタ１１７とＮ型ＭＯＳトランジスタ１１６が並列に接続されて構成されているトランスファー回路である。Ｐ型ＭＯＳトランジスタ１１７のゲート端子は、３入力ＮＡＮＤ１１２の出力端子に接続している。Ｎ型ＭＯＳトランジスタ１１６のゲート端子は、３入力ＡＮＤ１１０の出力端子に接続している。トランスファー回路の一方の端は回路Ａ１０が接続する電源系統の高電位信号線Ｖｄｄ１（５６）に接続している。トランスファー回路の他方の端は、回路Ｂ１０１が接続する電源系統の高電位信号線Ｖｄｄ２（５５）に接続している。
【０１４９】
図１２は、実施例２の接続回路１２の動作波形を示す図である。そして、図１２はＣＬＫ１１４の動作波形１２０、ＣＬＫ１（１１５）の動作波形１２１、Ｎ型ＭＯＳトランジスタ１１６のゲート端子の動作波形１２２、Ｐ型ＭＯＳトランジスタ１１７のゲート端子の動作波形１２３を示す。以下、動作波形１２０、１２１、１２２、１２３の説明にそって、接続回路１０２を構成する回路の動作を説明する。
【０１５０】
動作波形１２０は、所定の周期を有するクロック、ＣＬＫ１１４の電位変化を示す。動作波形１２１は、ＣＬＫ１１４に対して位相が早いクロック、ＣＬＫ１（１１５）の電位変化を示す。
【０１５１】
動作波形１２２は、ＣＬＫ１（１１５）の立ち上がりエッジに同期した"Ｈ"論理のパルスを有するパルス信号の波形を示す。なぜなら、３入力ＡＮＤ１１０は、上記のように第１入力端子からＣＬＫ１１４の反転信号、第２入力端子ＣＬＫ１（１１５）、第３入力端子から電位一致信号１８を受けるため、電位一致信号１８を受けている期間、ＣＬＫ１（１１５）の立ち上がりエッジに同期した、"Ｈ"論理のパルスを有するパルス信号を出力するからである。
【０１５２】
動作波形１２３は、ＣＬＫ１（１１５）の立ち上がりエッジに同期した"Ｌ"論理のパルスを有するパルス信号の波形を示す。なぜなら、３入力ＮＡＮＤ１１２は、上記のように第１入力端子からＣＬＫ１１４の反転信号、第２入力端子ＣＬＫ１（１１５）、第３入力端子から電位一致信号１８を受けるため、電位一致信号１８を受けている期間、ＣＬＫ１（１１５）の立ち上がりエッジに同期した、"Ｌ"論理のパルスを有するパルス信号を出力するからである。
【０１５３】
そうすると、"Ｌ"電位からなるパルス信号、及び、"Ｈ"電位からなるパルス信号を、Ｐ型ＭＯＳトランジスタ１１７のゲート端子、及び、Ｎ型ＭＯＳトランジスタ１１６のゲート端子に受けている期間中、上記のトランスファー回路は回路群Ａ１０の高電位線Ｖｄｄ１（５６）と回路群Ｂ１０１の高電位線Ｖｄｄ２（５５）を接続する。すなわち、接続回路１０２は、上記のトランスファー回路によって、電位一致信号１８を受けているときに、クロック（ＣＬＫ１１４）に同期して、間欠的に、同電位となっている電源系統の高電位線を接続する。
【０１５４】
そうすると、接続される高電位線Ｖｄｄ１（５６）と高電位線Ｖｄｄ２（５５）の電位は安定する。一方、間欠的に高電位線Ｖｄｄ１（５６）と高電位線Ｖｄｄ２（５５）が接続されることになるため、各高電位線の電位を制御するＤＣ／ＤＣコンバータの干渉を防ぐこともできる。
以下に本発明の特徴を付記する。
（付記１）
外部制御回路からの制御によって電位を制御される第１電源と、
前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、
前記第１電源により駆動される回路から構成される第１電源系統と、
前記第２電源により駆動される回路から構成される第２電源系統と、
前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、を備えることを特徴とする半導体集積回路。
（付記２）
前記接続回路は、前記電位一致信号を受け、間欠的に前記第１電源系統の前記第１高電位線と前記第２電源系統の前記第２高電位線との接続動作を行うことを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、第1パルス信号を出力するパルス回路と、
前記第1パルス信号のパルス期間中に、前記第１電源系統又は前記第２電源系統の接地電位の監視を行ない、前記接地電位が変動した期間に応じた第２パルス期間を有する第２パルス信号を出力する監視回路と、
前記第２パルス信号をゲート端子に受け、前記第２パルス信号の前記第２パルス期間中に、前記第１電源系統の前記第１高電位線と第２電源系統の前記第２高電位線とを接続するスイッチと、
を備えることを特徴とする付記１記載又は付記２記載の半導体集積回路。
（付記４）
前記第１電源系統又は前記第２電源系統の接地電位の監視は、外部の接地電源が接続する端子から入力された直後の接地電位と、前記第１電源系統又は前記第２電源系統の接地電位との比較により行うことを特徴とする付記３記載の半導体集積回路。
（付記５）
前記第１電源系統又は前記第２電源系統の接地電位の監視は、前記第１電源系統又は前記第２電源系統に外部の接地電位を供給するための端子とは独立して設けられた、外部の接地電源が接続する端子からの接地電位と、前記第１電源系統又は前記第２電源系統の接地電位との比較により行うことを特徴とする付記３記載の半導体集積回路。
（付記６）
電位が一定の第３の電源により駆動される第３電源系統と、
前記第３電源系統に属する第１クロック発生回路と、をさらに備え、
前記クロック信号は前記第１クロック発生回路から出力されることを特徴とする付記４又は付記５に記載された半導体集積回路。
（付記７）
前記接続回路は、
前記電位一致信号及びクロック信号を受けて、前記電位一致信号を受けている期間において、前記クロック信号の立ち上がりエッジに応じたパルス信号を出力するパルス回路と、
前記パルス信号をゲート端子に受け、前記パルス信号のパルス期間中に、前記第１電源系統と第２電源系統とを接続するスイッチと、
を備えることを特徴とすることを特徴とする付記１又は付記２に記載の半導体集積回路。
（付記８）
前記第２電源系統に属し、前記第２電源系統に属する回路群に供給する第２クロック発生回路をさらに備え、
前記クロック信号は前記第２クロック発生回路から出力されることを特徴とする付記７記載の半導体集積回路。
（付記９）
前記スイッチはＰ型ＭＯＳトランジスタであることを特徴とする付記１乃至付記８の内の一つに記載の半導体集積回路。
（付記１０）
外部制御回路からの制御によって電位を制御される第１電源と、
前記外部制御回路からの制御によって電位を制御され、前記第１電源とは独立して電位の設定が可能な第２電源と、
前記第１電源により駆動される回路から構成される第１電源系統と、
前記第２電源により駆動される回路から構成される第２電源系統と、
前記外部制御回路から、前記第１電源系統及び前記第２電源系統を同電位で動作させていることを示す電位一致信号を受けて、前記第１電源系統の第１高電位線と前記第２電源系統の第２高電位線との接続動作をする接続回路と、からなる半導体集積回路を備えることを特徴とする半導体装置。
（付記１１）
前記接続回路は、前記電位一致信号を受け、間欠的に前記第１電源系統の前記第１高電位線と前記第２電源系統の前記第２高電位線との接続動作を行うことを特徴とする付記１０に記載の半導体装置。（図３、図８）
【産業上の利用可能性】
【０１５５】
本発明によれば、電源変動が大きかった電源系統における電源変動が減少する半導体回路装置を提供することができる。
【０１５６】
また、上記の半導体回路装置内の接続回路の間欠的な接続動作により、半導体回路内装置内の第１電源系統の高電位線を駆動する電源と第２電源系統の高電位線を駆動する電源の干渉を防止することができる。
【図面の簡単な説明】
【０１５７】
【図１】図１Ａ乃至図１Ｄは、実施例１のＬＳＩの電源系統、電源系統における電圧印加例、ＬＳＩを示す図である。
【図２】図２は実施例１のＬＳＩ１を機能ブロックで示した図である。
【図３】図３は、図２のＬＳＩ１及び制御回路２０の詳細を示す図である。
【図４】図４は、図３の制御回路２０、ＤＣ／ＤＣコンバータ９、１４、４２、及び、図３に示すＬＳＩ１の詳細回路例を示す図である。
【図５】図５は、実施例１の制御回路２０、ＤＣ／ＤＣコンバータ９、１４、４２、及び、図３に示すＬＳＩ１の変形例を示す図である。
【図６】図６は実施例１の接続回路１２の動作波形を示す図である。
【図７】図７は専用端子及びその専用端子に接続する接地電位線Ｖｓｓ２（５０）を有するＬＳＩ１を示す図である。
【図８】図８はＶｓｓ端子５２の近くに接続する接地電位線Ｖｓｓ２（５０）を有するＬＳＩ１を示す図である。
【図９】図９Ａ及び図９Ｂは、回路群Ａ１０が接続する電源系統及び回路群Ｂ１１が接続する電源系統の高電位線及び低電位線のノイズの状態を示す図である。
【図１０】図１０は、実施例２のＬＳＩ１００の詳細を示す図である。
【図１１】図１１は、実施例２のＬＳＩ１００の詳細を示す図である。
【図１２】図１２は、実施例２の接続回路１２の動作波形を示す図である。
【符号の説明】
【０１５８】
１  ＬＳＩ
２、１０  回路群Ａ
３、１１  回路群Ｂ
４、４３  回路群Ｃ
９、１４、４２  ＤＣ／ＤＣコンバータ
１２  接続回路
１３  スイッチ
１５  ＬＳＩシステム
１６  スイッチ制御回路
１７  制御信号
１８  電位一致信号
１９ａ、１９ｂ、１９ｃ  基準電圧
２０  制御回路
２１  コントロール回路
２２  電源制御回路Ａ
２３  電源制御回路Ｂ
２４  接続信号出力回路
２５  ＣＰＵ
２６  レベル変換回路
２７  電源制御回路Ｃ
３１  Ｐ型ＭＯＳトランジスタ
３２  キャパシタ
３３、３４、３５  Ｎ型ＭＯＳトランジスタ
３６  ２入力ＯＲ回路
３７、３８、３９  インバータ回路
４１ａ  クロック発生回路
４１ｂ  クロック
４５、４６、４９  波形
５０  Ｖｓｓ２
５１  Ｖｓｓ
５２  Ｖｓｓ端子
５３  Ｖｓｓ専用端子
５４  その他の端子
５５  高電位線Ｖｄｄ２
５６  高電位線Ｖｄｄ１
５７  高電位線Ｖｄｄ３
５８  Ｖｄｄ１端子
５９  Ｖｄｄ２端子
６０  Ｖｄｄ３端子
１００  ＬＳＩ
１０１  回路群Ｂ
１０２  接続回路
１０３  スイッチ回路
１０５  ＣＬＫ発生回路
１０６  アーリークロック発生回路
１１０  ３入力ＡＮＤ
１１１  インバータ
１１２  ３入力ＮＡＮ
１１３  インバータ
１１４  ＣＬＫ
１１５  ＣＬＫ１
１１６  Ｎ型ＭＯＳトランジスタ
１１７  Ｐ型ＭＯＳトランジスタ
【図１】
2008234195.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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