(57)【要約】【課題】非同期回路の性能を検証する技術であって、検証工定数を従来に比べて低減することができる技術を提供する。【解決手段】被試験回路の性能試験を行う性能試験システムであって、前記被試験回路に所定の周波数のクロックを印加するクロック出力部と、前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定部と、前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更部と、を備える。【選択図】図１
2008249602.tif 000002
【特許請求の範囲】
【請求項１】
被試験回路の性能試験を行う性能試験システムであって、
前記被試験回路に所定の周波数のクロックを印加するクロック出力部と、
前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定部と、
前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更部と、
を備えることを特徴とする性能試験システム。
【請求項２】
前記所定の周波数のクロックを生成するための周波数生成データを保持する記録部と、
前記記録部で保持されている周波数生成データの中から、所定の周波数生成データを指定する周波数生成データ指定部と、を更に備え、
前記変更部は、前記判定部において前記被試験回路が正常動作すると判定された場合、前記周波数生成データ指定部で指定された周波数生成データに基づいて、前記クロック出力部から出力されるクロックの周波数を変更する、
ことを特徴とする請求項１に記載の性能試験システム。
【請求項３】
前記記録部には、前記所定の周波数のクロックを生成するために段階的に区分けされた周波数生成データが格納される周波数生成データ部と、任意の周波数を設定するための指示を受け付け可能な任意設定部とが設けられ、
前記周波数生成データ指定部によって前記記録部の任意設定部が指定された場合、前記変更部は、前記クロック出力部から出力されるクロックの周波数を任意の周波数に変更する、
ことを特徴とする請求項２に記載の性能試験システム。
【請求項４】
前記被試験回路には、バスを介して周辺回路が接続可能であり、
前記判定部は、前記クロック出力部から印加されるクロックの周波数に対して、前記バス又は前記周辺回路が正常動作するか否かを判定する、
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の性能試験システム。
【請求項５】
被試験回路の性能試験を行う性能試験方法であって、
コンピュータが、
前記被試験回路に所定の周波数のクロックを印加するクロック出力ステップと、
前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定ステップと、
前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更ステップと、
を実行することを特徴とする性能試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の性能試験システム及び性能試験方法に関するものである。
【背景技術】
【０００２】
集積回路の性能を検証する技術として様々な技術が知られている（例えば、特許文献１参照。）。また、非同期回路の性能を検証する技術の一例として次のような技術が知れている。
【０００３】
ここで、図４は、従来技術における非同期回路の性能を検証するシステム（以下、従来システムという。）の概略構成を示す。図４に示すように、従来の性能試験システム１ａは、被試験回路１０ａと、シュード（Ｐｓｅｕｄｏ）コントローラ２０ａと、クロックジェネレータ３０ａとによって構成されている。被試験回路１０ａには、主としてＣＰＵ（中央演算処理装置）１１ａと、メモリ１３ａと、非同期周波数で動作する周辺回路（ＩＰ）１４ａが設けられている。ＣＰＵ１１ａは、バス１２ａを介してメモリ１３ａと周辺回路１４ａと接続されている。ＣＰＵ１１ａは、各種ハードウェアを制御すると共に、メモリ１３ａに格納された制御プログラムに従って、所定の処理を実行する。
【０００４】
メモリ１３ａには、被試験回路１０ａの性能試験（周辺回路の機能試験・バス競合試験）をＣＰＵ１１ａが実行するためのプログラムが格納されている。具体的には、起動部４１ａには、クロックジェネレータ３０を起動させるためのプログラムが格納され、設定部４２ａには、クロックジェネレータ３０及び被試験回路１０の周辺回路１４への設定を行プログラムが格納され、試験部４５ａには、性能試験を行うためのプログラムが格納され、判定部４４ａ被試験回路１０ａの周辺回路１４ａ及びバス１２ａが正常動作するか否かを判定するためのプログラムが格納されている。
【０００５】
次に上記従来システムで行われる性能試験の処理について図５に基づいて説明する。図５は、従来システムで行われる性能試験の処理フローを示す。なお、以下の処理は、被試験回路１０ａのＣＰＵ１１ａがメモリ１３ａ内のテストプログラムを実行することで行われる。テストプログラムが開始されると、ステップＳ０１では、クロックジェネレータ３０が起動される。次にステップＳ０２では、試験部４５ａによって、性能試験が実施される。すなわち、非同期クロック部３６ａから所定の固定周波数のクロック（クロック信号）が被試験回路１０ａの周辺回路１４ａに印加される。そして、ステップＳ０３では、判定部４４ａによって、被試験回路１０ａの周辺回路１４ａとバス１２ａついて、正常動作するか否か判定される。続いて、ステップＳ０４では、ステップＳ０３において正常動作しないと判定された場合、正常動作しない旨を試験者等に出力するための処理が実行される。一方、ステップＳ０３において被試験回路１０ａと周辺回路１４ａが正常動作すると判定された場合、ステップＳ０５では、正常動作する旨が試験者等に出力するための処理が実行される。以上により、テストプログラムの実行が完了する。その後、試験者が印加する周波数を変更するか否か判断し、試験者が周波数を変更する必要があると判断した場合、試験者によってクロックジェネレータ３０ａの設定変更が行われ、再度テストプログラムが実行される。つまり、従来システムでは、正常動作すると判定された場合、試験者によって周波数の変更がされた上で、再度テストプログラムが実行されていた。
【特許文献１】特開２００１−２２９２１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の性能試験システムによれば、クロックジェネレータにより生成された所
定周波数のクロックを被試験回路に印加し、被試験回路のＣＰＵによってテストプログラムを実行させることで、被試験回路の性能試験を行うことができる。しかし、従来システムでは、ある周波数のクロックを被試験回路に印加して試験を実行し、正常動作すると判定された場合、試験者が手動で周波数を上げ、再度テストプログラムを実行させていた。従って、従来システムは、周波数の変更、及びこれに伴う試験プログラムの再実行を手作業で行う必要があり、試験工定数を増大させていた。
【０００７】
本発明では、上記した問題に鑑み、非同期回路の性能を試験する技術であって、試験工定数を従来に比べて低減することができる技術を提供することを課題とする。
【課題を解決するための手段】
【０００８】
本発明では、上述した課題を解決するために、被試験回路が印加されたクロックに対して正常動作すると判定された場合、自動的に印加するクロックの周波数を変更することとした。本発明によれば、被試験回路に印加されるクロックの周波数が自動的に変更されるので、従来技術に比べて検証工程数の削減を図ることができる。
【０００９】
詳細には、本発明は、被試験回路の性能試験を行う性能試験システムであって、前記被試験回路に所定の周波数のクロックを印加するクロック出力部と、前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定部と、前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更部と、を備える。
【００１０】
本発明の性能試験システムによれば、チップ内の回路の性能試験を行うことができる。チップ内に設けられた性能試験の対象となる回路（被試験回路）とは、例えば中央処理演算装置（以下、ＣＰＵとする）と、バスと、バスに接続される一又は複数の周辺回路を備える回路である。このような被試験回路の周辺回路が非同期周波数で動作する場合には、バス競合が発生する虞がある。本発明の性能試験システムは、このような非同期回路を有する被試験回路におけるバス競合等の性能試験を可能とするものである。具体的には、本発明の性能試験システムは、所定の周波数のクロックを被試験回路に印加し、印加された周波数において被試験回路が正常動作するか否かを判定して被試験回路の性能を試験する。
【００１１】
クロック出力部は、被試験回路へ印加するクロックを出力する。印加するクロックの生成は、例えばクロックジェネレータといったクロックを生成するクロック生成部を設ければよい。なお、クロック出力部には、出力するタイミングや出力するか否かを制御する制御機能を持たせてもよい。
【００１２】
判定部は、印加されるクロックに対して、被試験回路が正常動作するか否かを判定する。具体的には、判定部は、例えば、印加されたクロックに対して、非同期回路を構成するバスや周辺回路が正常に動作するか否かを判定する。なお、判定部は、例えば印加されたクロックに対して周辺回路が動作しなくなった場合（ダウンした場合）、印加したクロックの周波数の基では被試験回路が正常に動作しないと判定することができる。
【００１３】
変更部は、判定部において被試験回路が正常動作すると判定された場合、クロック出力部から出力されるクロックの周波数を変更する。印加されたクロックに対して被試験回路が正常動作すると判定された場合、そのクロックの周波数の基では被試験回路が正常動作することを確認することができる。また、印加されたクロックに対して被試験回路が正常動作すると判定されたということは、被試験回路の周波数限界値が印加したクロックの周波数を上回っていると判断することができる。従って、印加するクロックの周波数を上げた上で再度被試験回路が正常動作をすることができるか否かを判定し、更にこのような判
定を正常動作ができないと判定されるまで繰り返し行うことで、被試験回路が正常に動作する周波数限界値を確認することが可能となる。そして、本発明では、このような工程が自動的に繰り返し行われることを特徴とする。つまり、従来の技術では、ある周波数のクロックを印加し、正常動作が確認された場合、手動で周波数を上げ、その上で再度被試験回路が正常動作するか否かの判定を行っていた。従って、試験工程数が増大するといった問題を生じていた。しかしながら、本発明では、変更部を備えることで印加されるクロックの周波数が自動的に変更されるので、従来に比べて試験工程数を削減することができる。
【００１４】
ここで、本発明は、所定の周波数のクロックを生成するための周波数生成データを保持する記録部と、前記記録部で保持されている周波数生成データの中から、所定の周波数生成データを指定する周波数生成データ指定部と、を更に備え、前記変更部は、前記判定部において前記被試験回路が正常動作すると判定された場合、前記周波数生成データ指定部で指定された周波数生成データに基づいて、前記クロック出力部から出力されるクロックの周波数を変更するようにしてもよい。
【００１５】
周波数生成データは、所定の周波数を生成するための周期値を予め算出することで構成することができる。例えば、周波数生成データは、５ＭＨｚの周波数のクロックを生成するための周期値、１０ＭＨｚの周波数のクロックを生成するための周期値といったように、周波数と周期値が対応させテーブル化することで構成してもよい。周波数生成データ指定部は、このような周波数生成データから所定の周波数生成データを指定、換言すると抽出する。この場合、変更部は、周波数生成データ指定部で指定された周波数生成データに基づいてクロックの周波数を変更する。このように、所定の周波数を生成するための周波数生成データを記録部に保持させ、保持されている周波数生成データに基づいて周波数を変更することで、性能試験の処理効率をより向上させることができる。
【００１６】
また、本発明において、前記記録部には、前記所定の周波数のクロックを生成するために段階的に区分けされた周波数生成データが格納される周波数生成データ部と、任意の周波数を設定するための指示を受け付け可能な任意設定部とが設けられ、前記周波数生成データ指定部によって前記記録部の任意設定部が指定された場合、前記変更部は、試験者の指示に応じた任意の周波数に変更するようにしてもよい。
【００１７】
周波数生成データを記録部に記録しておくことで、性能試験の処理効率をより向上させることができる。しかし、全ての周波数をカバーする周波数生成データを保持するとなると、データ量が増大してしまうといった懸念もある。そこで、本発明では、周波数生成データを例えば５ＭＨｚ毎に段階的に区分けし、区分けされた間の値、例えば７ＭＨｚといった値は任意に設定できるようにした。すなわち、記録部に任意の周波数を設定するための指示を受け付ける任意設定部を設けることとした。これにより、任意設定部が指定された場合には、試験者側で任意の設定が可能となる。その結果、全ての周波数のクロックを出力することが可能となる。なお、本発明では、変更部が、判定部において正常動作しないと判定されるまで繰り返し周波数の変更を実行する。従って、例えば、正常動作しないと判定された場合に、指定部が任意設定部を指定するようにしてもよい。これにより、通常は、例えば５ＭＨｚ毎に自動的に性能試験を実施し、正常動作しないと判定された後は、試験者が１ＭＨｚ毎に試験を実施するといったことが可能となる。その結果、効率よくバスの周波数限界値を確認することが可能となる。
【００１８】
また、本発明において、前記被試験回路には、バスを介して周辺回路が接続可能であり、前記判定部は、前記クロック出力部から印加されるクロックの周波数に対して、前記バス又は前記周辺回路が正常動作するか否かを判定するようにしてもよい。
【００１９】
バスが正常動作するか否かを判定することで、バス競合の限界を確認することができる。また、周辺回路が正常動作するか否かを判定することで、周辺回路の周波数限界値を確認することが可能となる。
【００２０】
なお、本発明は、上述したいずれかの機能を実現させる装置、方法、又はプログラムであってもよい。更に、本発明は、そのようなプログラムを記録したコンピュータが読み取り可能な記録媒体であってもよい。
【発明の効果】
【００２１】
本発明によれば、非同期回路の性能を試験する技術に関し、試験工定数を従来に比べて低減することができる技術を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の性能試験システムについて説明する。なお、以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
【００２３】
＜性能試験システムの構成＞
まず、性能試験システム１の構成について説明する。図１は、本実施形態の性能試験システム１の概略構成を示す図である。同図に示すように、性能試験システム１は、被試験回路１０と、シュード（Ｐｓｅｕｄｏ）コントローラ２０と、クロックジェネレータ３０とによって構成されている。以下、各構成についてより詳細に説明する。
【００２４】
被試験回路１０は、コンピュータを初めとする種々の電子機器に搭載されるものであり、大規模集積回路（ＬＳＩ）が例示される。被試験回路１０には、主としてＣＰＵ（中央演算処理装置）１１と、メモリ１３と、非同期周波数で動作する周辺回路（ＩＰ）１４が設けられている。なお、ＣＰＵ１１は、バス１２を介してメモリ１３と周辺回路１４と接続されている。
【００２５】
周辺回路１４は、ＣＰＵ１１と非同期周波数で動作する。周辺回路１４は、例えばＵＳＢ（Universal Serial Bus）といった外部のデバイスと接続するためのインターフェース回路等が例示される。
【００２６】
ＣＰＵ１１は、図示しない各種ハードウェアを制御する。また、ＣＰＵ１１は、メモリ１３に格納された各テストプログラムに従って、被試験回路１０の性能試験の試験処理を実行する。
【００２７】
メモリ１３には、被試験回路１０の性能試験（機能試験・バス競合試験）をＣＰＵ１１が実行するためのテストプログラムが格納されている。具体的には、メモリ１３には、起動部４１、設定部４２、適正化部４３、判定部４４、試験部４５が設けられている。起動部４１には、クロックジェネレータ３０を起動させるプログラム、設定部４２には、クロックジェネレータ３０及び被試験回路１０の周辺回路１４への設定を行うプログラム、試験部４５には、周辺回路の機能試験・バス競合試験を行うプログラム、判定部４４には、被試験回路１０の周辺回路１４又はバス１２が正常動作するか否かを判定するプログラム、適正化部４３には、判定部４４で正常動作すると判定された場合、クロックジェネレータ３０への周波数設定値を算出し、設定部４２の変更を指示するプログラムが格納されている。なお、メモリ１３は、揮発性のＲＡＭ（Random Access Memory）と、不揮発性のＲＯＭ（Read Only Memory）を含む。ＲＯＭには、フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable Read-Only Memory）、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）のような書き換え可能な半導体メモリを含む。
【００２８】
ＣＰＵ１１は、上記各テストプログラムを実行することで、シュードコントローラ２０を通じて、クロックジェネレータ３０の周波数設定レジスタ３１に周波数設定テーブル３２のエントリ番号を指定する。これにより、ＣＰＵ１１からの命令により、クロックジェネレータ３０の周波数が切り換えられる。また、このテストプログラムによって、ＣＰＵ１１がシュードコントローラ２０を通じて、テスト開始の指示を送信することで、テストプログラムが起動される。
【００２９】
シュードコントローラ２０は、ＣＰＵ１１からの命令に基づいてクロックジェネレータ３０の制御を行う。より具体的には、シュードコントローラ２０のデータ書き込みレジスタ（図示せず）が、被試験回路１０のＣＰＵ１１の物理メモリ空間に配置される。すなわち、ＣＰＵ１１のアドレスバスとデータバスが、シュードコントローラ２０に接続されている。ＣＰＵ１１がシュードコントローラ２０のデータ書き込みレジスタに対応するアドレスをアドレスバスから送出すると、シュードコントローラ２０側でアドレスをデコードし、自身の書き込みレジスタが選択されたことを認識する。すると、所定のトリガ信号によって、シュードコントローラ２０は、データバス上のデータを書き込みレジスタに格納する。データ書き込みレジスタとしては、周波数受け付けレジスタと、コマンドレジスタとを用意すればよい。
【００３０】
なお、ＣＰＵ１１上のテストプログラムが、周波数受け付けレジスタに相当する周波数指定変数に周波数を指定するパラメータを格納することで、上記アドレスバス及びデータバスを通じて、パラメータが、シュードコントローラ２０の周波数受け付けレジスタに書き込まれる。また、コマンドレジスタに相当する変数にテスト実行コマンドを書き込むことで、上記実行コマンドが、シュードコントローラ２０のコマンドレジスタに書き込まれる。
【００３１】
シュードコントローラ２０は、周波数受け付けレジスタの値をクロックジェネレータ３０の周波数設定レジスタ３１に書き込む。また、実行コマンドを受け取ると、クロックジェネレータ３０にテスト開始を指示する。なお、コマンドレジスタを使用する代わりに、ＣＰＵ１１からクロックジェネレータ３０にテストの起動を指示する専用のトリガ信号の信号線を設けてもよい。
【００３２】
また、シュードコントローラ２０とクロックジェネレータ３０との間は、一般的なシリアルバス、あるいは、パラレルバスで接続すればよい。また、シュードコントローラ２０とクロックジェネレータ３０との間の接続も、ＣＰＵ１１とシュードコントローラとの間の接続と同様にしてもよい。すなわち、シュードコントローラ２０のメモリ物理空間に、クロックジェネレータ３０の周波数設定レジスタ、コマンドレジスタ等を配置してもよい。このように、シュードコントローラ２０は、ＣＰＵとクロックジェネレータとのインターフェース回路の機能を提供する。さらに、シュードコントローラ自体を被試験回路に内蔵するようにしてもよい。
【００３３】
クロックジェネレータ３０は、被試験回路１０の周辺回路１４に印加するクロックを発生させると共に、そのクロックの周波数をＣＰＵ１１からの命令で変更する。クロックジェネレータ３０には、周波数設定レジスタ３１、周波数設定テーブル３２、システムクロックジェネレータ３４、カウンタ３５、コンパレータ３３、非同期クロック部３６が設けられている。
【００３４】
周波数設定レジスタ３１は、シュードコントローラ２０を介して設定される所定の周波数が書き込まれる。そして、周波数設定テーブル３２は、周波数設定レジスタ３１の設定に従ってコンパレータ３３へデータを出力する。周波数設定テーブル３２には、シュードコントローラ２０を介して書き込まれる所定の周波数を印加するための周期値（周波数生
成データ）が予め記録されている。ここで、図２は、周波数設定テーブル３２の一例を示す。同図に示すように周波数設定テーブル３２には、所定の周波数（５ＭＨｚ、１０ＭＨｚ、１５ＭＨｚ等）のクロックを発生させるための周期値がそれぞれ設定されている。また、周波数設定テーブル３２には、任意の周波数を設定するための項目（エントリ番号７、本発明の任意設定部に相当する。）が設けられている。これは、周波数設定テーブル３２には、予め設けられていない周波数を設定したい場合に用いられる項目であり、この項目が選択された場合には、任意の周波数に設定することができる。すなわち、周波数設定テーブル３２には設けられていない、例えば７ＭＨｚといった周波数に設定する場合、番号７の任意設定項目が選択されることで、任意の周波数を設定することができる。なお、任意の周波数の設定は、ＣＰＵ１１にユーザインターフェース（キーボード等）接続し、このユーザインターフェースから入力すればよい。
【００３５】
システムクロックジェネレータ３４は、ＣＰＵ１１とは異なるクロックを発生させる。また、カウンタ３５は、システムクロックジェネレータ３４によって生成されたクロックをカウントする。そして、コンパレータ３３では、周波数設定テーブル３２から抽出された値とシステムクロックジェネレータ３４により動作するカウンタ３５の値とを比較し、指定されたエントリ番号に相当する周波数を有するクロックを生成する。
【００３６】
非同期クロック部３６は、コンパレータ３３で比較、生成されたクロックを被試験回路１０へ出力する。なお、非同期クロック部３６は、被試験回路１０へ出力するクロックの出力するタイミング制御及び被試験回路１０へ出力するか否かの制御を行うことができる。このような、制御はＣＰＵ１１で行ってもよく、また、専用の制御プロセッサを別途設けてもよい。非同期クロック部３６から被試験回路１０に対するクロックの出力は、具体的には、非同期クロック部３６内のクロック出力部３７を通じて被試験回路１０の周辺回路１４に出力される。
【００３７】
＜処理フロー＞
次に本実施形態の性能試験システム１で行われる処理フローについて説明する。図３は、本実施形態の性能試験システム１の処理フローを示す。なお、以下に示す処理は、被試験回路１０のＣＰＵ１１がメモリ１３内の各テストプログラムを読み込み、実行することで開始される。ステップＳ１１では、被試験回路１０へ印加するクロックの周波数の初期値が設定される。なお、初期値の設定は、例えばＣＰＵ１１にユーザインターフェースを接続し、該ユーザインターフェースを通じて行うことができる。また、初期値の設定は、周波数設定テーブル３２に予め設定されている周期値の最小値を用いるようにしてもよい。この場合には、ＣＰＵ１１が、後述するステップＳ１２でクロックジェネレータ３０を起動させた際、ＣＰＵ１１がシュードコントローラ２０を通じて周波数設定テーブル３２のエントリ番号１を指定するようにすればよい。周波数の初期値の設定が完了すると次のステップへ進む。
【００３８】
ステップＳ１２では、クロックジェネレータ３０が起動される。すなわち、ＣＰＵ１１が、起動部４１に格納されているプログラムを読み込むことで、シュードコントローラ２０を通じてクロックジェネレータ３０を起動する。クロックジェネレータ３０の起動が完了すると次のステップへ進む。
【００３９】
ステップＳ１３では、性能試験（周辺回路１４の機能試験・バス競合試験）が実施される。具体的には、まずＣＰＵ１１は、シュードコントローラ２０を通じて、クロックジェネレータ３０の周波数設定レジスタ３１に初期値に相当する周波数設定テーブル３２のエントリ番号を指定する。すなわち、シュードコントローラ２０は、指定されたエントリ番号を周波数設定レジスタに書き込む。すると、周波数設定テーブル３２は、指定されたエントリ番号に対応する周波数生成データをコンパレータ３３へ出力する。コンパレータ３
３は、周波数設定テーブル３２からの周波数生成データとシステムクロックジェネレータ３４からのクロックとを比較し、指定されたエントリ番号に相当する周波数を有するクロックを生成する。非同期クロック部３６では、生成されたクロックを被試験回路１０へ出力する。クロックの信号が被試験回路１０へ出力されることで、具体的に性能試験が実行されたことになる。性能試験が実施されると次のステップへ進む。
【００４０】
ステップＳ１４では、性能試験の判定、すなわち非試験回路１０が正常動作するか否かが判定される。具体的には、ＣＰＵ１１は、判定部４４に格納されたプログラムを実行することで、被試験回路１０の周辺回路１４とバス１２について、正常に動作するか否か判定する。例えば、ＣＰＵ１１がある処理を実行している際に、被試験回路１０のバス１２に、周辺回路１４としてのＵＳＢを介して新たなデバイスが接続されると、ＣＰＵ１１がＵＳＢ上のデバイスにアクセスすることでバス競合が発生する。従って、ＣＰＵ１１は、非同期クロック部３６より出力されるクロックの周波数において、バス競合が発生しないか判定する。なお、バス競合が発生すると、例えば周辺回路１４が正常動作をしなくなる。すなわち、周辺回路１４がダウンするといった状態となる。従って、ＣＰＵ１１は、周辺回路１４が正常動作しなくなった場合（例えばダウンした場合）バス競合が発生していると判定することができる。ステップＳ１４において被試験回路１０が正常動作しないと判定された場合、ステップＳ１５へ進む。一方、ステップＳ１４において被試験回路１０が正常動作すると判定された場合、ステップＳ１６へ進む。
【００４１】
ステップＳ１５では、性能試験の結果が出力される。すなわち、非同期クロック部３６より印加されたクロックによってバス競合等が発生したことが試験者に対して通知される。通知手段は、特に限定されるものではない。被試験回路１０と外部接続されたディスプレイ等を通じて表示してもよく、また、スピーカ等を設け音声によって通知してもよい。性能試験の結果が出力されると、テストプログラムが終了する。
【００４２】
一方、ステップＳ１６では、被試験回路１０へ印加される周波数の変更が行われる。具体的には、ＣＰＵ１１は、シュードコントローラ２０を通じて、クロックジェネレータ３０の周波数設定レジスタ３１に周波数設定テーブル３２のエントリ番号を指定することで、ＣＰＵ１１から、クロックジェネレータ３０の周波数を切り換える。すなわち、ＣＰＵ１１は、前回印加したクロックよりも、高い周波数のクロックを印加できるよう、エントリ番号を指定する。従って、例えば、図２に示す周波数設定テーブル３２を用いた場合において、前回エントリ番号として１を指定した場合、この度の処理ではエントリ番号として２が指定されることになる。すなわち、ステップＳ１６の処理が実行されることで、自動的に周波数の設定変更が行われる。被試験回路１０へ印加されるクロックの周波数の変更が完了すると、再度ステップＳ１２から１４の処理が実行される。そして、ステップＳ１４においてエラーが検出されるまで、ステップＳ１２、１３、１４、１６の処理が繰り返される。すなわち、被試験回路１０の周波数限界値の確認を行うことが可能となる。
【００４３】
以上説明した本実施形態の性能試験システムによれば、所定の周波数のクロックを被試験回路１０に印加しエラーが検出されなかった場合には、自動的に印加するクロックの周波数の変更が行われる。また、エラーが検出されなかった場合におけるクロック周波数の変更を行う処理が、エラーが検出されるまで繰り返される。従って、自動的に被試験回路１０のバス競合といった性能試験を行うことができる。なお、従来の技術では、周波数の変更を手動で行っていた。従って、本発明によれば、従来に比べて検証における工程数を削減することが可能となる。
【００４４】
以上、本発明の好適な実施形態を説明したが、本発明これらに限らず、可能な限りこれらの組合せを含むことができる。例えば上記に加えて、任意な周波数の設定を受け付ける工程を更に設けてもよい。すなわち、例えば、ステップＳ１４において被試験回路１０が
正常動作をしないと判定された場合に任意の周波数の設定を受け付けるようにしてもよい。具体的には、例えば、ステップＳ１４において正常動作をしないと判定された場合、ＣＰＵ１１は、シュードコントローラ２０を介して、周波数設定テーブル３２のエントリ番号７を指定するようにしてもよい。これにより、任意の周波数の設定が可能となる。
【００４５】
また、上述した実施形態では、５ＭＨｚ刻みの周波数設定テーブル３２を用いたが、これとは別に例えば１ＭＨｚ刻みといったより詳細な周波数設定テーブルを更に設けるようにしてもよい。この場合、例えば、ＣＰＵ１１は、ステップＳ１４において正常動作をしないと判定した場合、次に１ＭＨｚ刻みの周波数設定テーブルを選択し、上述したステップＳ１２から１４のほぼ同様の工程を実行することで、１ＭＨｚ刻みの性能試験を実行することが可能となる。すなわち、より正確な性能試験を自動的に行うことが可能となる。
【００４６】
（付記１）
被試験回路の性能試験を行う性能試験システムであって、
前記被試験回路に所定の周波数のクロックを印加するクロック出力部と、
前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定部と、
前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更部と、
を備えることを特徴とする性能試験システム。（１）
（付記２）
前記所定の周波数のクロックを生成するための周波数生成データを保持する記録部と、
前記記録部で保持されている周波数生成データの中から、所定の周波数生成データを指定する周波数生成データ指定部と、を更に備え、
前記変更部は、前記判定部において前記被試験回路が正常動作すると判定された場合、前記周波数生成データ指定部で指定された周波数生成データに基づいて、前記クロック出力部から出力されるクロックの周波数を変更する、
ことを特徴とする付記１に記載の性能試験システム。（２）
（付記３）
前記記録部には、前記所定の周波数のクロックを生成するために段階的に区分けされた周波数生成データが格納される周波数生成データ部と、任意の周波数を設定するための指示を受け付け可能な任意設定部とが設けられ、
前記周波数生成データ指定部によって前記記録部の任意設定部が指定された場合、前記変更部は、前記クロック出力部から出力されるクロックの周波数を任意の周波数に変更する、
ことを特徴とする付記２に記載の性能試験システム。（３）
（付記４）
前記被試験回路には、バスを介して周辺回路が接続可能であり、
前記判定部は、前記クロック出力部から印加されるクロックの周波数に対して、前記バス又は前記周辺回路が正常動作するか否かを判定する、
ことを特徴とする付記１乃至付記３のいずれか１に記載の性能試験システム。（４）
（付記５）
被試験回路の性能試験を行う性能試験方法であって、
コンピュータが、
前記被試験回路に所定の周波数のクロックを印加するクロック出力ステップと、
前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定ステップと、
前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更ステップと、
を実行することを特徴とする性能試験方法。（５）
（付記６）
前記所定の周波数のクロックを生成するための周波数生成データを記録部に保持させる記録ステップと、
前記記録部で保持されている周波数生成データの中から、所定の周波数生成データを指定する周波数生成データ指定ステップと、を更に実行し、
前記変更ステップでは、前記判定ステップにおいて前記被試験回路が正常動作すると判定された場合、前記周波数生成データ指定ステップで指定された周波数生成データに基づいて、前記クロック出力ステップにて出力されるクロックの周波数を変更する、
ことを特徴とする付記５に記載の性能試験方法。
（付記７）
前記記録部には、前記所定の周波数のクロックを生成するために段階的に区分けされた周波数生成データが格納される周波数生成部と、任意の周波数を設定するための指示を受け付け可能な任意設定部とが設けられ、
前記周波数生成データ指定ステップによって前記記録部の任意設定部が指定された場合、前記変更ステップでは、前記クロック出力ステップにて出力されるクロックの周波数を任意の周波数に変更する、
ことを特徴とする付記６に記載の性能試験方法。
（付記８）
前記被試験回路には、バスを介して周辺回路が接続可能であり、
前記判定部ステップでは、前記クロック出力ステップにて印加されるクロックの周波数に対して、前記バス又は前記周辺回路が正常動作するか否かが判定される、
ことを特徴とする付記５乃至付記７のいずれか１に記載の性能試験方法。
（付記９）
被試験回路の性能試験を行う性能試験プログラムであって、
前記被試験回路に所定の周波数のクロックを印加するクロック出力ステップと、
前記クロック出力部により印加されるクロックに対して、前記被試験回路が正常動作するか否かを判定する判定ステップと、
前記判定部において前記被試験回路が正常動作すると判定された場合、前記クロック出力部から出力されるクロックの周波数を変更する変更ステップと、
をコンピュータに実行させることを特徴とする性能試験プログラム。
（付記１０）
前記所定の周波数のクロックを生成するための周波数生成データを記録部に保持させる記録ステップと、
前記記録部で保持されている周波数生成データの中から、所定の周波数生成データを指定する周波数生成データ指定ステップと、を更に実行され、
前記変更ステップでは、前記判定ステップにおいて前記被試験回路が正常動作すると判定された場合、前記周波数生成データ指定ステップで指定された周波数生成データに基づいて、前記クロック出力ステップにて出力されるクロックの周波数を変更する、
ことを特徴とする付記９に記載の性能試験プログラム。
（付記１１）
前記記録部には、前記所定の周波数のクロックを生成するために段階的に区分けされた周波数生成データが格納される周波数生成部と、任意の周波数を設定するための指示を受け付け可能な任意設定部とが設けられ、
前記周波数生成データ指定ステップによって前記記録部の任意設定部が指定された場合、前記変更ステップでは、前記クロック出力ステップにて出力されるクロックの周波数を任意の周波数に変更する、
ことを特徴とする付記１０に記載の性能試験プログラム。
（付記１２）
前記被試験回路には、バスを介して周辺回路が接続可能であり、
前記判定部ステップでは、前記クロック出力ステップにて印加されるクロックの周波数
に対して、前記バス又は前記周辺回路が正常動作するか否かが判定される、
ことを特徴とする付記９乃至付記１１のいずれか１に記載の性能試験プログラム。
【図面の簡単な説明】
【００４７】
【図１】本実施形態の性能試験システムの概略構成を示す。
【図２】周波数設定テーブルの一例を示す。
【図３】本実施形態の性能試験システムの処理フローを示す。
【図４】従来技術の性能試験システムの概略構成を示す。
【図５】従来システムで行われる性能試験の処理フローを示す。
【符号の説明】
【００４８】
１・・・性能試験システム
１１・・・ＣＰＵ
１２・・・バス
１３・・・メモリ
１４・・・周辺回路
２０・・・シュードコントローラ
３０・・・クロックジェネレータ
３１・・・周波数設定レジスタ
３２・・・周波数設定テーブル
３３・・・コンパレータ
３４・・・システムクロックジェネレータ
３５・・・カウンタ
４１・・・起動部
４２・・・設定部
４３・・・適正化部
４４・・・判定部
４５・・・試験部
【図１】
2008249602.tif 000003
【図２】
2008249602.tif 000004
【図３】
2008249602.tif 000005
【図４】
2008249602.tif 000006
【図５】
2008249602.tif 000007