(57)【要約】【課題】プロセスマージンを増やして半導体装置の品質や信頼性を向上させることができる。【解決手段】配線基板７上に半導体チップ１とインターポーザ基板２と半導体チップ３が積層されたＳＩＰ１０において、半導体チップ１の上段側のスタッドバンプ２ｄはその一部が半導体チップ１の貫通孔１ｅの中に埋め込まれ、かつ貫通孔１ｅは第１の電極パッド１ｃのボンディング部１ｆの外側に開口しているため、スタッドバンプボンディング時に超音波振動を十分に伝えることができる。これにより、スタッドバンプ１ｄの形状不良や剥がれ等を低減するスタッドバンプ接続を確保することができ、レーザー加工やエッチング加工によって貫通孔１ｅを形成する際のプロセス制御が容易になり、プロセスマージンを増やすことができる。【選択図】図３
2008041801.tif 000002
【特許請求の範囲】
【請求項１】
主面と前記主面に対向する裏面を有し、前記主面に複数の接続電極が設けられた配線基板と、
主面と前記主面に対向する裏面を有し、前記配線基板の主面上に搭載され、前記接続電極と第１の突起状電極を介して接続された第１の半導体チップと、
前記第１の半導体チップ上に第２の突起状電極を介して積層されたインターポーザ基板と、
前記インターポーザ基板上に第３の突起状電極を介して積層された第２の半導体チップとを有し、
前記第１の半導体チップは、その主面に形成された複数の第１の電極パッド、及び前記第１の半導体チップの裏面から前記第１の電極パッドに達する貫通孔を有し、
前記第２の突起状電極は、その一部が前記貫通孔の中に埋め込まれ、
前記第１の半導体チップの前記貫通孔は、前記第１の電極パッドの前記第１の突起状電極が接続されるボンディング部の外側に開口していることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、前記貫通孔は、前記第１の半導体チップの主面側に開口する第１の貫通孔と、前記第１の貫通孔に連通し、かつ前記第１の貫通孔より大きな孔径の第２の貫通孔とからなることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、前記第１の半導体チップは制御回路を有しており、前記第２の半導体チップはメモリ回路を有していることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、前記貫通孔は、レーザー加工もしくはエッチング加工によって形成された孔であることを特徴とする半導体装置。
【請求項５】
主面と前記主面に対向する裏面を有し、前記主面に複数の接続電極が設けられた配線基板と、
主面と前記主面に対向する裏面を有し、前記配線基板の主面上に搭載され、前記接続電極と第１の突起状電極を介して接続された第１の半導体チップと、
前記第１の半導体チップ上に第２の突起状電極を介して積層されたインターポーザ基板と、
前記インターポーザ基板上に第３の突起状電極を介して積層された第２の半導体チップとを有し、
前記第１の半導体チップは、その主面に形成された複数の第１の電極パッド、及び前記第１の半導体チップの裏面から主面に達する貫通孔を有し、
前記第１の突起状電極は、前記第１の電極パッドに接続され、
前記第２の突起状電極は、その一部が前記貫通孔の中に埋め込まれ、
前記第１の半導体チップの前記貫通孔は、前記第１の電極パッドと接続する引き出し配線部に開口していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、積層された複数の半導体チップを有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体チップ裏面を所定の厚さまでバックグラインド等によって薄型化し、デバイス側外部電極部に相当する裏面位置に、ドライエッチングにより表層電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、上段側に積層される別の半導体チップの金属製バンプを圧接によって変形注入させた技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００５−３４０３８９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高速・高機能なシステムを短期間で実現するＳＩＰ（System In Package)技術が注目されており、各社から多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、これらチップ間の配線を三次元的に接続する構造（以降、この構造を三次元積層構造ともいう）のパッケージの開発が盛んに進められている。
【０００４】
三次元積層構造では、半導体チップに貫通孔が形成され、積層された半導体チップのうち、上段側の半導体チップに設けられたバンプ（突起状電極）の一部が下段側の半導体チップの貫通孔に埋め込まれ、これにより、下段側の半導体チップと上段側の半導体チップとが電気的に接続される。
【０００５】
また、三次元積層構造を実現するためには、半導体チップの薄型化が要求される。そこで、半導体ウェハのバックグラインドを行い、その後、裏面側から主面の電極パッド（第１の電極パッド）の略中心に向けて貫通孔をレーザー加工やエッチング加工等によって形成している。
【０００６】
その際、電極パッドの表面まで孔を貫通させずにアルミニウム層の手前で孔を寸止めしなければならない。これは、電極パッドのボンディング部に孔が形成されると、電極パッド上にスタッドバンプボンディングを行う際に、孔が抵抗となって超音波振動が伝わりにくくなってスタッドバンプの形状不良や剥がれ等のボンディング不良を引き起こすためである。
【０００７】
したがって、半導体ウェハの裏面側から貫通孔を形成する際に、主面側の電極パッドのアルミニウム層の手前で孔を寸止めしなければならないが、プロセス変動等があるため、安定して貫通孔の寸止めができないことが問題である。特に、レーザー加工で貫通孔を形成する場合には、照射エネルギの制御が困難なことが問題である。
【０００８】
これにより、貫通孔形成時の処理の安定化が図れず、また、製品の品質や信頼性を低下させるという問題も引き起こされる。
【０００９】
なお、前記特許文献１（特開２００５−３４０３８９号公報）に記載されている半導体装置の三次元積層構造は、電極パッドのボンディング部に貫通孔が形成され、この貫通孔に上段側のスタッドバンプが埋め込まれて主面側に露出する構造であるため、スタッドバンプボンディング時に、超音波振動が伝わりにくくなってスタッドバンプの形状不良や剥がれ等のボンディング不良を引き起こすことが問題である。
【００１０】
本発明の目的は、プロセスマージンを増やして半導体装置の品質や信頼性を向上させることができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
すなわち、本発明は、配線基板と、配線基板上に第１の突起状電極を介して接続された第１の半導体チップと、第１の半導体チップ上に第２の突起状電極を介して積層されたインターポーザ基板と、インターポーザ基板上に第３の突起状電極を介して積層された第２の半導体チップとを有している。さらに、第１の半導体チップはその主面に形成された複数の第１の電極パッド、及び第１の半導体チップの裏面から第１の電極パッドに達する貫通孔を有し、第２の突起状電極はその一部が貫通孔の中に埋め込まれ、第１の半導体チップの貫通孔は、第１の電極パッドの第１の突起状電極が接続されるボンディング部の外側に開口しているものである。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１５】
第１の半導体チップの上段の第２の突起状電極はその一部が第１の半導体チップの貫通孔の中に埋め込まれ、かつ前記貫通孔は第１の電極パッドの第１の突起状電極が接続されたボンディング部の外側に開口していることにより、スタッドバンプボンディング時に超音波振動を十分に伝えることができる。これにより、ボンディング不良を低減するスタッドバンプ接続を確保することができ、したがって、貫通孔形成時に第１の電極パッドのアルミニウム層の手前で孔を寸止めさせることなく、第１の電極パッドに開口する貫通孔を形成することができる。その結果、レーザー加工やエッチング加工によって貫通孔を形成する際のプロセスマージンを増やすことができ、製品（半導体装置）の品質や信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１７】
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
【００１８】
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態）
図１は本発明の実施の形態の半導体装置の構造の一例を示す断面図、図２は図１に示す半導体装置におけるチップ間の接続構造を展開して示す平面図、図３は図１に示すＡ部の構造を示す拡大部分断面図である。また、図４は図３に示すＡ−Ａ線に沿って切断した構造を示す部分断面図、図５は図３に示すＡ−Ａ線に沿って切断した構造の変形例を示す部分断面図、図６は図３に示すＡ−Ａ線に沿って切断した構造の他の変形例を示す部分断面図である。さらに、図７は図４に示す貫通孔の構造を示す拡大部分断面図、図８は図５に示す貫通孔の構造を示す拡大部分断面図、図９は図７に示す貫通孔の形成方法の一例を示す製造フロー図、図１０は図７に示す貫通孔の形成方法の変形例を示す製造フロー図、図１１は図８に示す貫通孔の形成方法の一例を示す製造フロー図である。
【００２１】
本実施の形態の半導体装置は、薄型化された半導体ウェハを用いて形成された複数の半導体チップを有する半導体パッケージである。
【００２２】
本実施の形態で説明する前記半導体装置は、複数の半導体チップ１，３やインターポーザ基板２を高密度に実装し、高速・高機能なシステムを実現するＳＩＰ１０であり、配線基板７上に半導体チップ１，３やインターポーザ基板２が積層されて実装されているとともに、これらチップ間及びチップ−基板間の配線を三次元的に接続する三次元積層構造のものである。三次元積層構造を実現するためには、薄型チップの実装が必要となる。
【００２３】
本実施の形態の半導体装置の一例である図１及び図３に示すＳＩＰ１０は、配線基板７の主面７ａ上に立体的に積層された複数のチップ及びインターポーザ基板２からなるチップ積層体８を有するパッケージ構造になっている。本実施の形態では、これに限定されないが、例えば、２つの半導体チップ１，３がその間にインターポーザ基板２を介在させて立体的に積層されている。
【００２４】
配線基板７は、図２に示すようにその板厚方向と交差する平面形状が方形状になっている。また、これに限定されないが、例えば、ガラス繊維にエポキシ系もしくはポリイミド系の樹脂を含浸させた樹脂基板からなり、図３に示すように主面７ａには複数の配線の各々の一部からなる複数の接続電極７ｃが配置され、主面７ａと反対側の裏面７ｂには複数の配線の各々の一部からなる複数のバンプランド７ｅが配置されている。すなわち、配線基板７は、主面７ａと裏面７ｂにそれぞれ配線が形成された２層基板であり、主面７ａの接続電極７ｃは、内部に形成されたスルーホール配線７ｄを介して裏面７ｂのバンプランド７ｅと電気的に接続されている。
【００２５】
さらに、複数のバンプランド７ｅの各々には、外部接続用端子として例えば半田バンプ６が電気的にかつ機械的に接続されている。
【００２６】
また、半導体チップ１，３及びインターポーザ基板２は、それぞれ図２に示すようにその厚さ方向と交差する平面形状が方形状になっている。ここで、図３に示すように第１の半導体チップである半導体チップ１は、互いに反対側に位置する主面（回路形成面、素子形成面）１ａ及び裏面１ｂを有しており、その主面１ａ側には集積回路が形成されている。前記集積回路として、例えば、制御回路が形成されている。さらに、主面１ａには、複数の第１の電極パッド１ｃが周縁部に沿って形成されている。
【００２７】
また、半導体チップ１は、図３及び図４に示すように、複数の第１の電極パッド１ｃそれぞれに対応して設けられた貫通孔１ｅを有している。貫通孔１ｅは、レーザー加工もしくはエッチング加工によって形成された孔であり、半導体チップ１の裏面１ｂ側から主面１ａ側の第１の電極パッド１ｃに達する形状となっている。その際、貫通孔１ｅは、第１の電極パッド１ｃのスタッドバンプ（第１の突起状電極）１ｄが接続されるボンディング部１ｆの外側に開口している。すなわち、貫通孔１ｅは、裏面１ｂ側から第１の電極パッド１ｃに到達して開口しているが、スタッドバンプ１ｄが接続されるボンディング部１ｆには開口しておらず、第１の電極パッド１ｃ内においてボンディング部１ｆの外側の領域に開口するように形成されている。
【００２８】
また、第２の半導体チップである半導体チップ３は、半導体チップ１と同様に、互いに反対側に位置する主面（回路形成面、素子形成面）３ａ及び裏面３ｂを有しており、その主面３ａ側には集積回路が形成されている。前記集積回路としては、例えば、メモリ回路の中の１つであるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory) 等が形成されている。さらに、主面３ａには、複数の第２の電極パッド３ｃが周縁部に沿って形成されている。
【００２９】
また、インターポーザ基板２は、例えば、厚さ３０μｍ程度のシリコンから成る基板であり、互いに反対側に位置する主面２ａ及び裏面２ｂを有している。インターポーザ基板２は、最下段の半導体チップ１と最上段の半導体チップ３の間に配置されて、両チップの電極パッドを電気的に接続する際の配線の橋渡しの役目をする基板であり、その主面２ａ側には金メッキ配線部２ｃが形成されている。さらに、インターポーザ基板２には、その上段に配置される半導体チップ３の第２の電極パッド３ｃの位置に対応して、裏面２ｂから主面２ａの金メッキ配線部２ｃに到達して開口する貫通孔２ｅが形成されている。
【００３０】
ここで、半導体チップ１の貫通孔１ｅやインターポーザ基板２の貫通孔２ｅには、図７に示すようにその内周壁上に、孔用絶縁膜１ｋが形成され、さらにその上にＣｒ等からなるシード層１ｊが形成され、かつその上にＡｕやＣｕ等から成るメッキ膜１ｉが形成されている。さらに、主面１ａの層間絶縁膜１ｍ上には、貫通孔１ｅのメッキ膜１ｉとシード層１ｊを介して電気的に接続する第１の電極パッド１ｃが、Ｔｉ等から成るシード層１ｎ上に形成されている。
【００３１】
このように半導体チップ１とインターポーザ基板２には、それぞれの主面１ａ，２ａに設けられた第１の電極パッド１ｃ、金メッキ配線部２ｃと、それぞれの貫通孔１ｅ，貫通孔２ｅの内周壁面に沿って形成され、かつ第１の電極パッド１ｃ、金メッキ配線部２ｃとそれぞれ電気的に接続されたメッキ膜１ｉとから成る貫通電極が形成されている。前記貫通電極は、それぞれ半導体チップ１の裏面１ｂ、インターポーザ基板２の裏面２ｂに引き出されており、それぞれの貫通孔１ｅ，貫通孔２ｅの内周壁面に沿った凹形状となっている。
【００３２】
本実施の形態のＳＩＰ１０では、図３に示すように、まず、配線基板７上に第１の突起状電極であるスタッドバンプ１ｄを介して半導体チップ１が搭載されている。その際、スタッドバンプ１ｄは、半導体チップ１の第１の電極パッド１ｃのボンディング部１ｆに接続されており、このスタッドバンプ１ｄが、配線基板７の主面７ａの接続電極７ｃと半田材９によって電気的に接続されている。
【００３３】
また、半導体チップ１上に配置されたインターポーザ基板２は、第２の突起状電極であるスタッドバンプ２ｄを介して搭載されている。その際、スタッドバンプ２ｄは、主面２ａに形成された金メッキ配線部２ｃと金−金接続によって接続しており、さらにその先端側の一部が半導体チップ１の貫通孔１ｅの中に埋め込まれている（貫通電極の凹部に圧接注入されている）。詳細には、上段側に配置されたインターポーザ基板２のスタッドバンプ２ｄは、その一部が下段側に配置された半導体チップ１の貫通孔１ｅの中に（貫通電極の凹部）に挿入され、下段側の半導体チップ１の第１の電極パッド１ｃと電気的に接続されている。このスタッドバンプ２ｄは、その一部が塑性流動を伴う変形によって貫通孔１ｅの中（貫通電極の凹部）に圧接注入されている。
【００３４】
これにより、半導体チップ１の第１の電極パッド１ｃとインターポーザ基板２の主面２ａの金メッキ配線部２ｃとがスタッドバンプ２ｄを介して電気的に接続される。
【００３５】
また、インターポーザ基板２上に配置された半導体チップ３は、半導体チップ１上に配置されたインターポーザ基板２の場合と同様に、第３の突起状電極であるスタッドバンプ３ｄを介してインターポーザ基板２上に搭載されている。その際、スタッドバンプ３ｄは、主面３ａに形成された第２の電極パッド３ｃに接続されており、さらにその先端側の一部がインターポーザ基板２の貫通孔２ｄの中に埋め込まれている。
【００３６】
これにより、インターポーザ基板２の金メッキ配線部２ｃと半導体チップ３の第２の電極パッド３ｃとがスタッドバンプ３ｄを介して電気的に接続される。
【００３７】
このようにして最下段の半導体チップ１の第１の電極パッド１ｃは、スタッドバンプ２ｄ、インターポーザ基板２上の金メッキ配線部２ｃ及びスタッドバンプ３ｄを介して最上段の半導体チップ３の第２の電極パッド３ｃと三次元的に、かつ電気的に接続される。
【００３８】
なお、スタッドバンプ１ｄ，２ｄ，３ｄは、例えば、Ａｕによって形成される突起状電極である。
【００３９】
また、チップ積層体８において、最下段の半導体チップ１は、その主面１ａと配線基板７の主面７ａとの間に接着材４を介在して、配線基板７の主面７ａに接着固定されている。接着材４としては、例えば、エポキシ系の熱硬化型絶縁性樹脂の中に多数の導電性粒子が混入されたシート状の異方性導電樹脂（ＡＣＦ：Anisotropic Conductive Film ）が用いられている。さらに、最下段の半導体チップ１のスタッドバンプ１ｄは、接着材４の熱収縮力や、接着材４の熱硬化収縮力等によって、配線基板７の接続電極７ｃに圧接され、この接続電極７ｃと電気的に接続されている。
【００４０】
また、半導体チップ１とインターポーザ基板２の間、及びインターポーザ基板２と半導体チップ３の間は、封止用接着材５によって封止され、機械的な強度を保持すると同時に外部環境から保護されている。
【００４１】
本実施の形態の半導体装置によれば、半導体チップ１の上段のスタッドバンプ２ｄはその一部が半導体チップ１の貫通孔１ｅの中に埋め込まれ、かつ貫通孔１ｅは第１の電極パッド１ｃのスタッドバンプ１ｄが接続されたボンディング部１ｆの外側に開口しており、貫通孔１ｅがスタッドバンプボンディングを行うボンディング部１ｆの外側に配置されているため、スタッドバンプボンディング時に超音波振動を十分に伝えることができる。
【００４２】
これにより、スタッドバンプ１ｄの形状不良や剥がれ等のボンディング不良を低減するスタッドバンプ接続を確保することができ、その結果、貫通孔形成時に、第１の電極パッド１ｃのアルミニウム層の手前で孔を寸止めさせることなく、第１の電極パッド１ｃに開口する貫通孔１ｅを形成することができる。
【００４３】
これにより、レーザー加工やエッチング加工によって貫通孔１ｅを形成する際のプロセス制御が容易になるため、プロセスマージンを増やすことができ、その結果、製品（ＳＩＰ１０）の品質や信頼性を向上させることができる。
【００４４】
次に、本実施の形態の変形例について説明する。図５は、貫通孔を第１の貫通孔と、第２の貫通孔の２段階に分けた構造にするものである。すなわち、貫通孔１ｅが、図８に示すように、半導体チップ１の主面１ａ側に開口する第１の貫通孔１ｇと、この第１の貫通孔１ｇに連通し、かつ第１の貫通孔１ｇより大きな孔径の第２の貫通孔１ｈとからなるように形成するものである。その際、主面１ａ側に開口する第１の貫通孔１ｇの孔径を、裏面１ｂ側に開口する第２の貫通孔１ｈの孔径より小さくすることにより、主面１ａ側の第１の電極パッド１ｃの面積が小さく、第１の電極パッド１ｃにおいてスタッドバンプ１ｄを接続するボンディング部１ｆの外側の空き領域が少ない場合であっても、第１の電極パッド１ｃのボンディング部１ｆの外側の領域に第１の貫通孔１ｇを開口させることができる。
【００４５】
また、図６に示す変形例は、半導体チップ１の貫通孔１ｅが、第１の電極パッド１ｃと接続する引き出し配線部１ｐに開口するように形成されているものである。すなわち、貫通孔１ｅは、必ずしも第１の電極パッド領域内に形成しなければならないというものではなく、第１の電極パッド１ｃに接続する引き出し配線部１ｐに開口するように形成してもよい。
【００４６】
次に、貫通孔を含む貫通電極の形成方法について説明する。図９は、エッチング加工によって貫通孔を形成して図７に示す貫通電極を形成する場合の手順を示すものである。まず、ステップＳ１に示すＢＧ（Back Grinding)終了の半導体ウェハを準備する。その後、ステップＳ２のレジスト塗布、ステップＳ３のフォトリソグラフィを順次行って、さらに、ステップＳ４のエッチングによる孔掘り込みを行って貫通孔１ｅを形成する。
【００４７】
その後、ステップＳ５のレジスト除去、ステップＳ６の絶縁膜（ＳｉＯ2）形成を順次行って孔用絶縁膜１ｋと層間絶縁膜１ｍを形成する。さらに、ステップＳ７のＣｒ／Ａｕシード層形成を行って絶縁膜上にシード層１ｊを形成し、その後、ステップＳ８の電解Ａｕメッキ形成を行ってシード層１ｊ上にＡｕまたはＣｕのメッキ膜１ｉを形成する。
【００４８】
その後、ステップＳ９のフォトリソグラフィを行って、さらに、ステップＳ１０のＡｕ／Ｃｒのウエットエッチングを行って貫通電極の完成となる。
【００４９】
次に図１０に示す変形例は、レーザー加工によって貫通孔を形成して図７に示す貫通電極を形成する場合の手順を示すものである。まず、ステップＳ１１に示すＢＧ（Back Grinding)終了の半導体ウェハを準備し、その後、ステップＳ１２のレーザーによる孔掘り込みを行って貫通孔１ｅを形成する。
【００５０】
その後、ステップＳ１３の絶縁膜（ＳｉＯ2）形成を行って孔用絶縁膜１ｋと層間絶縁膜１ｍを形成する。さらに、ステップＳ１４のＣｒ／Ａｕシード層形成を行って絶縁膜上にシード層１ｊを形成し、その後、ステップＳ１５の電解Ａｕメッキ形成を行ってシード層１ｊ上にＡｕまたはＣｕのメッキ膜１ｉを形成する。
【００５１】
その後、ステップＳ１６のフォトリソグラフィを行って、さらに、ステップＳ１７のＡｕ／Ｃｒのウエットエッチングを行って貫通電極の完成となる。
【００５２】
次に図１１に示す変形例は、エッチング加工によって２段階に貫通孔を形成して図８に示す貫通電極を形成する場合の手順を示すものである。まず、ステップＳ２１に示すＢＧ（Back Grinding)終了の半導体ウェハを準備する。その後、ステップＳ２２のレジスト塗布、ステップＳ２３のフォトリソグラフィを順次行って、さらに、ステップＳ２４のＳｉドライエッチングを行って大きな孔径の第２の貫通孔１ｈを形成する。
【００５３】
その後、ステップＳ２５のレジスト除去、ステップＳ２６の絶縁膜（ＳｉＯ2）形成を順次行って孔用絶縁膜１ｋと層間絶縁膜１ｍを形成する。さらに、ステップＳ２７のコンタクト部絶縁膜のエッチングを行って第２の貫通孔１ｈより小さい孔径の第１の貫通孔１ｇを形成して、第１の貫通孔１ｇと第２の貫通孔１ｈから成る貫通孔１ｅを形成する。
【００５４】
その後、ステップＳ２８のＣｒ／Ａｕシード層形成を行って絶縁膜上にシード層１ｊを形成し、その後、ステップＳ２９の電解Ａｕメッキ形成を行ってシード層１ｊ上にＡｕまたはＣｕのメッキ膜１ｉを形成する。
【００５５】
その後、ステップＳ３０のフォトリソグラフィを行って、さらに、ステップＳ３１のＡｕ／Ｃｒのウエットエッチングを行って貫通電極の完成となる。
【００５６】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００５７】
例えば、前記実施の形態では、ＳＩＰ１０において半導体チップ及びインターポーザ基板が３段で積層されている場合を説明したが、半導体チップの積層数は何段であってもよいし、また、インターポーザ基板の搭載についても必要に応じて何枚積層してもよい。
【産業上の利用可能性】
【００５８】
本発明は、積層された複数の半導体チップを有する電子装置に好適である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態の半導体装置の構造の一例を示す断面図である。
【図２】図１に示す半導体装置におけるチップ間の接続構造を展開して示す平面図である。
【図３】図１に示すＡ部の構造を示す拡大部分断面図である。
【図４】図３に示すＡ−Ａ線に沿って切断した構造を示す部分断面図である。
【図５】図３に示すＡ−Ａ線に沿って切断した構造の変形例を示す部分断面図である。
【図６】図３に示すＡ−Ａ線に沿って切断した構造の他の変形例を示す部分断面図である。
【図７】図４に示す貫通孔の構造を示す拡大部分断面図である。
【図８】図５に示す貫通孔の構造を示す拡大部分断面図である。
【図９】図７に示す貫通孔の形成方法の一例を示す製造フロー図である。
【図１０】図７に示す貫通孔の形成方法の変形例を示す製造フロー図である。
【図１１】図８に示す貫通孔の形成方法の一例を示す製造フロー図である。
【符号の説明】
【００６０】
１  半導体チップ（第１の半導体チップ）
１ａ  主面
１ｂ  裏面
１ｃ  第１の電極パッド
１ｄ  スタッドバンプ（第１の突起状電極）
１ｅ  貫通孔
１ｆ  ボンディング部
１ｇ  第１の貫通孔
１ｈ  第２の貫通孔
１ｉ  メッキ膜
１ｊ  シード層
１ｋ  孔用絶縁膜
１ｍ  層間絶縁膜
１ｎ  シード層
１ｐ  引き出し配線部
２  インターポーザ基板
２ａ  主面
２ｂ  裏面
２ｃ  金メッキ配線部
２ｄ  スタッドバンプ（第２の突起状電極）
２ｅ  貫通孔
３  半導体チップ（第２の半導体チップ）
３ａ  主面
３ｂ  裏面
３ｃ  第２の電極パッド
３ｄ  スタッドバンプ（第３の突起状電極）
４  接着材
５  封止用接着材
６  半田バンプ
７  配線基板
７ａ  主面
７ｂ  裏面
７ｃ  接続電極
７ｄ  スルーホール配線
７ｅ  バンプランド
８  チップ積層体
９  半田材
１０  ＳＩＰ（半導体装置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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