(57)【要約】【課題】パワーデバイスの適用に適したIII族窒化物半導体素子およびその製造方法を提供すること。【解決手段】電界効果トランジスタ１は、III族窒化物半導体からなるＮ型ＧａＮ膜３と、Ｎ型ＧａＮ膜３の主面に形成され、Ｎ型ＧａＮ膜３の主面の一部を露出させる開口部４を有する絶縁膜マスク５と、開口部４から絶縁膜マスク５上に至る領域に形成され、積層界面が絶縁膜マスク５の表面と斜めに交差するとともに、各ＧａＮ層７、８および９の端面が絶縁膜マスク５に接する接触部を有するようにＮ型ＧａＮ膜３の主面側から順に積層された、Ｎ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９を備えた窒化物半導体積層構造部と、絶縁膜マスク５を介してＮ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９の接触部に対向するゲート電極１０と、を含んでいる。【選択図】図１
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【特許請求の範囲】
【請求項１】
III族窒化物半導体からなる半導体基層と、
この半導体基層の主面に形成され、当該半導体基層の主面の一部を露出させる開口部を有するゲート絶縁膜と、
前記開口部から前記ゲート絶縁膜上に至る領域に形成され、積層界面が前記ゲート絶縁膜の表面と斜めに交差するとともに、各層の端面が前記ゲート絶縁膜に接する接触部を有するように前記半導体基層の主面側から順に積層された、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を備えた窒化物半導体積層構造部と、
前記ゲート絶縁膜を介して前記第１、第２および第３III族窒化物半導体層の前記接触部に対向するゲート電極と、を含む、窒化物半導体素子。
【請求項２】
前記半導体基層は、その主面と平行な方向に引き出された引き出し部を含み、
前記引き出し部に接触して形成され、前記半導体基層と電気的に接続されるソース電極と、
前記窒化物半導体積層構造部の最表面に設けられ、前記窒化物半導体積層構造部と電気的に接続されるドレイン電極と、をさらに含む、請求項１記載の窒化物半導体素子。
【請求項３】
前記窒化物半導体積層構造部は、前記半導体基層の主面に平行な方向に沿って、転位密度の高い領域と転移密度の低い領域とを有しており、前記ドレイン電極が、前記転位密度の低い領域上に配置されている、請求項２記載の窒化物半導体素子。
【請求項４】
前記窒化物半導体積層構造部の最表面が平坦化されている、請求項１〜３のいずれか一項に記載の窒化物半導体素子。
【請求項５】
基板上にIII族窒化物半導体からなる半導体基層を成長させる工程と、
前記半導体基層の主面に、当該半導体基層の主面の一部を露出させる開口部を有する所定パターンのゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜をマスクとして用いて前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記ゲート絶縁膜上に至る領域に、積層界面が前記ゲート絶縁膜の表面と斜めに交差するとともに、各層の端面が前記ゲート絶縁膜に接する接触部を有するように、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程と、
前記ゲート絶縁膜を介して前記第１、第２および第３III族窒化物半導体層の前記接触部に対向するゲート電極を形成する工程と、を含む、窒化物半導体素子の製造方法。
【請求項６】
前記半導体基層上に絶縁膜を形成する工程と、
この絶縁膜に前記ゲート絶縁膜の開口部と整合する開口部を形成する工程とをさらに含み、
前記ゲート電極を形成する工程は、前記絶縁膜上に所定パターンのゲート電極を形成する工程を含み、
前記ゲート絶縁膜を形成する工程は、前記ゲート電極を覆うように前記ゲート絶縁膜を形成する工程を含む、請求項５記載の窒化物半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、窒化物半導体素子および窒化物半導体素子の製造方法、詳しくは、III族窒化物半導体を用いた窒化物半導体素子およびその窒化物半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来、パワーアンプ回路、電源回路、モータ駆動回路などには、シリコン半導体を用いたパワーデバイスが用いられている。
しかし、シリコン半導体の理論限界から、シリコンデバイスの高耐圧化、低抵抗化および高速化は限界に達しつつあり、市場の要求に応えることが困難になりつつある。
そこで、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を有するＧａＮデバイスの開発が検討されている（たとえば、非特許文献１参照）
【非特許文献１】大久保聡著、「もう光るだけじゃない  機器の進化の裏にＧａＮ」、２００６年６月５日、日経エレクトロニクス、ｐ．５１−６０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、これまでに提案されているＧａＮデバイスは、いずれも、基板表面に沿ってソース、ゲートおよびドレインを配列した横型構造となっており、大電流が必要なパワーデバイスには必ずしも適さず、また、耐圧も不足する。さらに、パワーデバイスにおいて必須とも言えるノーマリーオフ動作の実現が必ずしも容易ではないという問題がある。
そこで、この発明の目的は、パワーデバイスなどへの適用に適したIII族窒化物半導体素子およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００４】
上記目的を達成するための請求項１記載の発明は、III族窒化物半導体からなる半導体基層と、この半導体基層の主面に形成され、当該半導体基層の主面の一部を露出させる開口部を有するゲート絶縁膜と、前記開口部から前記ゲート絶縁膜上に至る領域に形成され、積層界面が前記ゲート絶縁膜の表面と斜めに交差するとともに、各層の端面が前記ゲート絶縁膜に接する接触部を有するように前記半導体基層の主面側から順に積層された、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を備えた窒化物半導体積層構造部と、前記ゲート絶縁膜を介して前記第１、第２および第３III族窒化物半導体層の前記接触部に対向するゲート電極と、を含む、窒化物半導体素子である。
【０００５】
この構成によれば、III族窒化物半導体層からなる半導体基層の主面に、当該主面の一部を露出させる開口部を有するゲート絶縁膜が形成されている。そして、この開口部からゲート絶縁膜上に至る領域に、その積層界面がゲート絶縁膜の表面と斜めに交差するとともに、各層の端面がゲート絶縁膜に接する接触部を有するように、半導体基層の主面から、第１III族窒化物半導体層、第２III族窒化物半導体層および第３III族窒化物半導体層を積層することによって、ＮＰＮ構造またはＰＮＰ構造を有する窒化物半導体構造部が形成されている。また、ゲート絶縁膜を介して各窒化物半導体層の接触部と対向する位置には、ゲート電極が配置されている。
【０００６】
そのため、たとえば、第１III族窒化物半導体層に電気的に接続されるようにドレイン電極を設け、第３III族窒化物半導体層に電気的に接続されるようにソース電極を設けることにより、縦型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタを得ることができる。
つまり、上記例示のように、窒化物半導体素子を縦型のＭＩＳ型電界効果トランジスタとしての基本構造にすることにより、ノーマリオフ動作、すなわち、ゲート電極にバイアスを印加しないときにソース−ドレイン間をオフ状態とする動作を、容易に実現することができる。さらに、当該ＭＩＳ型電界効果トランジスタは、縦型構造であるので、大電流を容易に流すことができ、かつ、高耐圧を確保できるので、有効なパワーデバイスを提供することができる。むろん、III族窒化物半導体層によって電界効果トランジスタを構成していることにより、シリコン半導体を用いたデバイスに比較して、高耐圧、高温動作、大電流密度、高速スイッチングおよび小オン抵抗といった特徴を享受することができる。特に、高耐圧で低損失な動作が可能であるから、良好なパワーデバイスを実現することができる。
【０００７】
なお、III族窒化物半導体とは、III族元素と窒素とを化合させた半導体であり、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化インジウム（ＩｎＮ）が代表例である。一般には、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）と表すことができる。
たとえば、第１III族窒化物半導体層および第３III族窒化物半導体層をＮ型とし、第２III族窒化物半導体層をＰ型として、Ｎチャネル型のＭＩＳ型電界効果トランジスタを構成する場合の動作について説明する。この場合に、ソース−ドレイン間には、ドレイン側が正となるバイアスが与えられる。このとき、第１および第２III族窒化物半導体層の界面のＰＮ接合部には、逆方向電圧が印加されることになるから、これにより、ソース−ドレイン間は遮断状態となる。この状態から、ゲート電極に対して、第２III族窒化物半導体層に対して正となるバイアス電圧を印加すると、第２III族窒化物半導体層において、ゲート電極に対向するゲート絶縁膜付近の領域に領域（チャネル領域）に電子が誘起され、反転チャネルが形成される。この反転チャネルを介して、第１および第３III族窒化物半導体層間が導通し、したがって、ソース−ドレイン間が導通することになる。こうして、ゲート電極に適切なバイアスを与えたときにソース−ドレイン間が導通する一方で、ゲート電極にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。つまり、ノーマリオフ動作が実現される。
【０００８】
なお、第１および第３III族窒化物半導体層をＰ型とし、第２III族窒化物半導体層をＮ型としてＰチャネル型電界効果トランジスタを構成する場合は、バイアス電圧の極性が逆となるが、前述の場合と類似の動作となる。
請求項２記載の発明は、前記半導体基層は、その主面と平行な方向に引き出された引き出し部を含み、前記引き出し部に接触して形成され、前記半導体基層と電気的に接続されるソース電極と、前記窒化物半導体積層構造部の最表面に設けられ、前記窒化物半導体積層構造部と電気的に接続されるドレイン電極と、をさらに含む、請求項１記載の窒化物半導体素子である。
【０００９】
この構成によれば、半導体基層は、その主面と平行な方向に引き出された引き出し部を含み、その引き出し部に接触するようにソース電極を形成することによって、半導体基層を介して、ソース電極と第１III族窒化物半導体層とが電気的に接続される。一方、窒化物半導体積層構造部の最表面に、窒化物半導体積層構造部と電気的に接続されるドレイン電極を設けることによって、窒化物半導体積層構造部の最表面を介して、ドレイン電極と第３III族窒化物半導体層とが電気的に接続される。これにより、前述した縦型のＭＩＳ（Metal Insulator Semiconductor）型の電界効果トランジスタを得ることができる。
【００１０】
請求項３記載の発明は、前記窒化物半導体積層構造部は、前記半導体基層の主面に平行な方向に沿って、転位密度の高い領域と転移密度の低い領域とを有しており、前記ドレイン電極が、前記転位密度の低い領域上に配置されている、請求項２記載の窒化物半導体素子である。
たとえば、縦方向選択エピタキシャル成長および横方向選択エピタキシャル成長によって形成された窒化物半導体積層構造部には、転位欠陥が発生することによって、その主面の平行な方向に沿って転位密度の低い領域（無転位領域）と転位密度の高い領域とが存在している。請求項３の構成のように、転位密度の低い領域上にドレイン電極を配置すれば、ＭＩＳ型電界効果トランジスタにおける漏れ電流（リーク電流）の発生を抑制することができる。
【００１１】
また、請求項４に記載されているように、窒化物半導体積層構造部の最表面は、平坦化されていてもよい。
請求項５記載の発明は、基板上にIII族窒化物半導体からなる半導体基層を成長させる工程と、前記半導体基層の主面に、当該半導体基層の主面の一部を露出させる開口部を有する所定パターンのゲート絶縁膜を形成する工程と、前記ゲート絶縁膜をマスクとして用いて前記開口部からIII族窒化物半導体を成長させることにより、前記開口部から前記ゲート絶縁膜上に至る領域に、積層界面が前記ゲート絶縁膜の表面と斜めに交差するとともに、各層の端面が前記ゲート絶縁膜に接する接触部を有するように、第１導電型の第１III族窒化物半導体層、前記第１導電型とは異なる第２導電型の第２III族窒化物半導体層、および前記第１導電型の第３III族窒化物半導体層を、前記半導体基層の主面側から順に積層形成する工程と、前記ゲート絶縁膜を介して前記第１、第２および第３III族窒化物半導体層の前記接触部に対向するゲート電極を形成する工程と、を含む、窒化物半導体素子の製造方法である。
【００１２】
この方法により、請求項１に記載されている構造の窒化物半導体素子を製造することができる。また、半導体基層を結晶成長させることにより窒化物半導体積層構造部を形成するので、たとえば、請求項２に記載されているようなＭＩＳ型電界効果トランジスタを製造する場合においては、第２III族窒化物半導体層の層厚、すなわち、チャネル領域の長さなどを高精度に制御することができる。さらに、各半導体層をエッチングする工程を必要としないので、各半導体層に物理的ダメージを与えることなく窒化物半導体素子を製造することができる。
【００１３】
また、請求項６に記載されているように、前記方法は、半導体基層上に絶縁膜を形成する工程と、この絶縁膜にゲート絶縁膜の開口部と整合する開口部を形成する工程とをさらに含んでもよい。この場合、ゲート電極を形成する工程は、当該絶縁膜上に所定パターンのゲート電極を形成する工程を含んでいてもよく、ゲート絶縁膜を形成する工程は、ゲート電極を覆うようにゲート絶縁膜を形成する工程であってもよい。
【発明を実施するための最良の形態】
【００１４】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る電界効果トランジスタ（窒化物半導体素子）の構造を説明するための図解的な断面図である。
この電界効果トランジスタ１は、縦型構造のＭＩＳ型電界効果トランジスタであって、導電性基板２と、この導電性基板２の上に成長させられたＮ型ＧａＮ膜３（半導体基層）と、このＮ型ＧａＮ膜３の一方表面（主面）に形成され、当該一方表面の一部を露出させる開口部４を有する絶縁膜マスク５（ゲート絶縁膜）と、この絶縁膜マスク５の開口部４から、絶縁膜マスク５の上に至る領域に形成される窒化物半導体積層構造部６とを備えている。
【００１５】
窒化物半導体積層構造部６は、積層界面が絶縁膜マスク５の表面（Ｎ型ＧａＮ膜３と平行な主面）と斜めに交差するとともに、各層の端面が絶縁膜マスク５の主面に接する接触部を有するようにＮ型ＧａＮ膜３の一方表面側から順に積層された、Ｎ型ＧａＮ層７（第１III族窒化物半導体層）と、Ｐ型ＧａＮ層８（第２III族窒化物半導体層）と、Ｎ型ＧａＮ層９（第３III族窒化物半導体層）とを備えている。
【００１６】
導電性基板２としては、たとえば、ＧａＮ基板、ＺｎＯ基板、Ｓｉ基板、ＧａＡｓ基板およびＳｉＣ基板などの導電性を有する基板を適用することができる。
Ｎ型ＧａＮ膜３は、ＩｎxＡｌyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるIII族窒化物半導体系化合物の一例である。導電性基板２としてＧａＮ基板を用い、その表面にＮ型ＧａＮ膜３を形成すると、導電性基板２とＮ型ＧａＮ膜３との格子定数が整合するので、Ｎ型ＧａＮ膜３の結晶欠陥が少なくなる。そのため、Ｎ型ＧａＮ膜３の表面に、さらにＮ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９を順にエピタキシャル成長させれば、転位欠陥の少ない窒化物半導体積層構造部６を得ることができる。
【００１７】
絶縁膜マスク５は、たとえば、酸化物または窒化物を用いて構成することができる。より具体的には、酸化シリコン（ＳｉＯ2）、酸化ガリウム（Ｇａ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化スカンジウム（Ｓｃ2Ｏ3）および窒化シリコン（ＳｉＮ）などを用いて構成することができる。絶縁膜マスク５の内部には、ゲート電極１０が埋設されている。
【００１８】
ゲート電極１０としては、たとえば、白金（Ｐｔ）、アルミニウム（Ａｌ）、ニッケル−金合金（Ｎｉ−Ａｕ合金）、ニッケル−チタン−金合金（Ｎｉ−Ｔｉ−Ａｕ合金）、パラジウム−金合金（Ｐｄ−Ａｕ合金）、パラジウム−チタン−金合金（Ｐｄ−Ｔｉ−Ａｕ合金）、パラジウム−白金−金合金（Ｐｄ−Ｐｔ−Ａｕ合金）、ポリシリコンなどの導電性材料を適用することができる。ゲート電極１０は、絶縁膜マスク５を介して、Ｎ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９の各層の端面に対向している。
【００１９】
Ｐ型ＧａＮ層８において絶縁膜マスク５付近の領域は、ゲート電極１０に対向したチャネル領域１１である。つまり、電界効果トランジスタ１においては、絶縁膜マスク５は、ゲート電極１０とチャネル領域１１との間を絶縁するゲート絶縁膜として機能する。チャネル領域１１には、ゲート電極１０に適切なバイアス電圧が与えられることにより、Ｎ型ＧａＮ層７とＮ型ＧａＮ層９との間を導通させる反転チャネルが形成される。
【００２０】
窒化物半導体積層構造部６は、Ｎ型ＧａＮ膜３の上に、いわゆる横方向エピタキシャル成長（ＥＬＯ：Epitaxial Lateral Overgrowth）によって形成されている。より具体的には、Ｎ型ＧａＮ層７およびＰ型ＧａＮ層８は、いわゆる縦方向選択エピタキシャル成長によって形成され、Ｎ型ＧａＮ層９は、いわゆる横方向選択エピタキシャル成長によって形成されている。
【００２１】
主面がＣ面（０００１）の導電性基板２を用いると、この導電性基板２の上にエピタキシャル成長によって成長させられるＮ型ＧａＮ膜３は、やはりＣ面（０００１）を主面として形成される。そして、このＮ型ＧａＮ膜３の上に形成される絶縁膜マスク５の表面と斜めに交差して形成される窒化物半導体積層構造部６、つまり、Ｎ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９は、たとえば、Ｒ面（１０-１２）を主面として積層されることとなる。
【００２２】
なお、Ｎ型ＧａＮ膜３は、その主面がＲ面（１０-１２）となるように導電性基板２上に成長させられてもよい。この場合には、それに応じて、Ｎ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９は、対応する結晶面を主面として積層されることになる。
また、上記のように縦方向選択エピタキシャル成長および横方向選択エピタキシャル成長によって形成される窒化物半導体積層構造部６には、図１の破線部に示す転位欠陥２６が発生することによって、Ｎ型ＧａＮ膜３の表面に平行な方向に、転位密度の高い領域と転位密度の低い領域（無転位領域）とが存在している。
【００２３】
窒化物半導体積層構造部６の最表面における転位密度の低い領域には、ドレイン電極１２が設けられている。これにより、ドレイン電極１２は、Ｎ型ＧａＮ層９と電気的に接続されることになる。また、ドレイン電極１２は、転位密度の低い領域上に設けられているので、電界効果トランジスタ１における漏れ電流（リーク電流）の発生を抑制することができる。
【００２４】
一方、導電性基板２の他方表面には、その表面のほぼ全域を覆うようにソース電極１３が被着形成されている。これにより、ソース電極１３は、導電性基板２およびＮ型ＧａＮ膜３を介してＮ型ＧａＮ層７と電気的に接続されることになる。
ドレイン電極１２は、少なくともＡｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。ソース電極１３もドレイン電極１２と同様に、Ａｌを含む金属で構成することが好ましく、たとえば、Ｔｉ−Ａｌ合金で構成することができる。Ａｌを含む金属でドレイン電極１２およびソース電極１３を構成しておくことにより、配線層（図示せず）との良好なコンタクトをとることができる。その他、ドレイン電極１２およびソース電極１３は、ＭｏもしくはＭｏ化合物（たとえば、モリブデンシリサイド）、ＴｉもしくはＴｉ化合物（たとえば、チタンシリサイド）、またはＷもしくはＷ化合物（たとえば、タングステンシリサイド）で構成してもよい。
【００２５】
次に、電界効果トランジスタ１の動作について説明する。
ソース電極１３とドレイン電極１２との間には、ドレイン電極１２側が正となるバイアス電圧が与えられる。これにより、Ｎ型ＧａＮ層９とＰ型ＧａＮ層８との界面のＰＮ接合には逆方向電圧が与えられ、その結果、Ｎ型ＧａＮ層９とＮ型ＧａＮ層７との間、すなわち、ソース−ドレイン間は、遮断状態となる。この状態で、ソース電極１３とゲート電極１０との間に、ゲート電極１０側が正となる所定の電圧を与えると、Ｐ型ＧａＮ層８に対するバイアスがゲート電極１０に与えられる。これにより、Ｐ型ＧａＮ層８のチャネル領域１１には、電子が誘起されて、反転チャネルが形成される。この反転チャネルを介して、Ｎ型ＧａＮ層７とＮ型ＧａＮ層９との間が導通する。こうして、ソース−ドレイン間が導通することになる。すなわち、ゲート電極１０に所定のバイアスを与えたときにソース−ドレイン間が導通し、ゲート電極１０にバイアスを与えないときにはソース−ドレイン間が遮断状態となる。このようにして、ノーマリオフ動作が可能となる。
【００２６】
図２Ａ〜２Ｍは、図１の電界効果トランジスタ１の製造方法を工程順に示す図解的な断面図である。
電界効果トランジスタ１を製造するに際しては、図２Ａに示すように、まず、導電性基板２の上に、横方向選択エピタキシャル成長法により、Ｎ型ＧａＮ膜３が形成される。なお、Ｎ型ＧａＮ膜３をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえば、Ｓｉを用いればよい。
【００２７】
次に、図２Ｂに示すように、Ｎ型ＧａＮ膜３の上に、たとえば、プラズマ化学気相成長法（プラズマＣＶＤ法）により、絶縁膜マスク５の材料である絶縁膜材料１５が積層される。
次に、図２Ｃに示すように、絶縁膜材料１５の上に、開口部４に対応する開口部２３を有するフォトレジスト１４が形成される。より具体的には、まず、絶縁膜材料１５の全面にフォトレジスト１４が塗布され、フォトリソグラフィによってパターニングされて、開口部４に対応する開口部２３を有するフォトレジスト１４が形成される。
【００２８】
次に、図２Ｄに示すように、開口部２３から露出する絶縁膜材料１５が、たとえば、ドライエッチングによってエッチングされ、残りの絶縁膜材料１５の上に残存するフォトレジスト１４が溶解除去させられる。これにより、開口部２３を有する絶縁膜材料１５が形成される。
次に、図２Ｅに示すように、ゲート電極１０のパターンに対応する開口部２４を有するフォトレジスト１６の上を含む、Ｎ型ＧａＮ膜３上の領域に、電極材料１７が形成される。より具体的には、まず、絶縁膜材料１５を含むＮ型ＧａＮ膜３の上の領域にフォトレジスト１６が塗布され、フォトリソグラフィによってパターニングされて、ゲート電極１０パターンに対応する開口部２４を有するフォトレジスト１６が形成される。開口部２４は、フォトレジスト１６が絶縁膜材料１５の周縁部を被覆するように開口される。
【００２９】
そして、このフォトレジスト１６および表面が露出した絶縁膜材料１５の上に、たとえば、スパッタリング法により電極材料１７が蒸着される。これにより、絶縁膜材料１５の上には、所定パターンのゲート電極１０となる電極材料１７が形成される。
次に、図２Ｆに示すように、フォトレジスト１６が溶解除去させられる。これにより、電極材料１７の不要部分（ゲート電極１０以外の部分）がフォトレジスト１６とともにリフトオフされて、ゲート電極１０が形成される。
【００３０】
次に、図２Ｇに示すように、ゲート電極１０および絶縁膜材料１５を含む、Ｎ型ＧａＮ膜３の上の領域に、たとえば、プラズマ化学気相成長法（プラズマＣＶＤ法）により、絶縁膜材料１９が積層される。
次に、図２Ｈに示すように、絶縁膜材料１９の上に、開口部４に対応する開口部２５を有するフォトレジスト１８が形成される。より具体的には、まず、絶縁膜材料１９の全面にフォトレジスト１８が塗布され、フォトリソグラフィによってパターニングされて、開口部４に対応する開口部２５を有するフォトレジスト１８が形成される。
【００３１】
次に、図２Ｉに示すように、開口部２５から露出する絶縁膜材料１９が、たとえば、ドライエッチングによってエッチングされ、残りの絶縁膜材料１９の上に残存するフォトレジスト１８が溶解除去させられる。これにより、Ｎ型ＧａＮ膜３の表面の一部を露出させる開口部４を有し、内部にゲート電極１０が設けられた絶縁膜マスク５が形成される。
次に、図２Ｊに示すように、開口部４から露出しているＮ型ＧａＮ膜３の表面から、Ｎ型ＧａＮ層７が縦方向に選択的にエピタキシャル成長させられ、次いで、そのＮ型ＧａＮ層７の表面から、Ｐ型ＧａＮ層８が縦方向に選択的にエピタキシャル成長させられる。
【００３２】
より具体的には、ＧａＮ系化合物半導体が縦方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、Ｎ型ＧａＮ膜３の露出部分を核として、ＧａＮ系化合物半導体の結晶を成長させる。これにより、開口部４から露出しているＮ型ＧａＮ膜３から、開口部４のパターンに沿って延びる尾根形状のＮ型ＧａＮ層７が成長する。このＮ型ＧａＮ層７は、導電性基板２の主面２ａに対して傾斜した一対の傾斜面７１Ａ，７１Ｂを有し、これらが開口部４のパターンに沿って延びる稜線部７１Ｃを形成している。このとき、傾斜面７１Ａ，７１ＢはＧａＮ系化合物半導体結晶のＲ面となっている。つまり、Ｒ面が安定となる条件でＧａＮ系化合物半導体の結晶成長を行なうことにより、Ｎ型ＧａＮ層７の縦方向選択エピタキシャル成長が可能になる。なお、Ｎ型ＧａＮ層７をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえば、Ｓｉを用いればよい。
【００３３】
そして、Ｐ型ＧａＮ層８についても、Ｎ型ＧａＮ層７の場合と同様の方法により、ＧａＮ系化合物半導体の結晶成長を行なうことにより、Ｐ型ＧａＮ層８の縦方向選択エピタキシャル成長が可能になる。なお、Ｐ型ＧａＮ層８をエピタキシャル成長させるときのＰ型ドーパントとしては、たとえば、Ｍｇ、Ｃなどを用いればよい。
次に、図２Ｋに示すように、Ｐ型ＧａＮ層８から、ＧａＮ系半導体層成長部２０が導電性基板２の主面２ａに沿う横方向へと選択的にエピタキシャル成長させられる。
【００３４】
より具体的には、ＧａＮ系化合物半導体が横方向に成長しやすい条件（成長温度およびチャンバ内圧力など）で、Ｐ型ＧａＮ層８からの結晶成長を行う。これにより、尾根形状のＰ型ＧａＮ層８からＧａＮ系半導体層成長部２０が横方向に成長し、平坦な頂面を有するＧａＮ系半導体層成長部２０が複数形成された状態を経て、図２Ｌに示すように、さらにこれら複数のＧａＮ系半導体層成長部２０の隣接するもの同士が接合して、一体化したＮ型ＧａＮ層９が得られて窒化物半導体積層構造部６が形成される。なお、Ｎ型ＧａＮ層９をエピタキシャル成長させるときのＮ型ドーパントとしては、たとえば、Ｓｉを用いればよい。
【００３５】
このようにして得られる窒化物半導体積層構造部６は、Ｎ型ＧａＮ膜３からの転位を受け継ぐので、図２Ｌの破線部に示すように、その内部に転位欠陥２６が生じる。
次に、図２Ｍに示すように、Ｎ型ＧａＮ層９の表面における、転位欠陥２６が発生していない転位密度の低い領域（無転位領域）にドレイン電極１２が形成され、導電性基板２の主面２ａと反対側の表面に、その表面のほぼ全域を覆うようにソース電極１３が形成されることにより、図１に示す構造の電界効果トランジスタ１を得ることができる。
【００３６】
なお、窒化物半導体積層構造部６を形成するためのエピタキシャル成長法としては、液相エピタキシャル成長、気相エピタキシャル成長または分子線エピタキシャル成長のいずれの方法が適用されてもよい。
また、導電性基板２上にストライプ状に形成された複数の窒化物半導体積層構造部６は、それぞれ単位セルを形成している。複数の窒化物半導体積層構造部６のゲート電極１０、ドレイン電極１２およびソース電極１３は、それぞれ、図示しない位置で共通接続されている。ドレイン電極１２は、隣接する窒化物半導体積層構造部６間で共有することができる。
【００３７】
以上のように、この実施形態によれば、Ｎ型ＧａＮ層７、Ｐ型ＧａＮ層８およびＮ型ＧａＮ層９を積層した縦型のトランジスタ構造を採用することにより、ノーマリオフ動作が可能で、大電流を流すことができ、かつ、高耐圧の電界効果トランジスタを実現することができる。また、ドレイン電極１２が、転位欠陥２６の発生していない低転位領域上に配置されているため、電界効果トランジスタ１における漏れ電流（リーク電流）の発生を抑制することができる。
【００３８】
また、Ｎ型ＧａＮ膜３から結晶成長させることにより窒化物半導体積層構造部６を形成するので、Ｐ型ＧａＮ層８の層厚、すなわち、チャネル領域１１の長さなどを高精度に制御することができる。さらに、各ＧａＮ層７、８および９をエッチングする工程を必要としないので、各ＧａＮ層７、８および９に物理的ダメージを与えることなく電界効果トランジスタ１を製造することができる。
【００３９】
図３は、この発明の第２の実施形態に係る電界効果トランジスタ１の構造を説明するための図解的な断面図である。この図３において、前述の図１に示された各部に相当する部分には、図１の場合と同一の参照符号を付して示す。
この実施形態において、Ｎ型ＧａＮ膜３は、Ｎ型ＧａＮ膜３の一方の側から、Ｎ型ＧａＮ膜３の主面に沿う横方向に引き出された引き出し部２１を有している。そして、この引き出し部２１の表面にソース電極２２が接触して形成されており、Ｎ型ＧａＮ膜３とソース電極２２とは、電気的に接続されている。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
【００４０】
この実施形態の電界効果トランジスタ１を製造するに際しては、図２Ａ〜図２Ｍの工程において、Ｎ型ＧａＮ層９が形成された後に（図２Ｌ参照）、隣接する絶縁膜マスク５の間に、Ｎ型ＧａＮ層９の表面から、窒化物半導体積層構造部６を貫通して、Ｎ型ＧａＮ膜３の層厚中間部に至る段面矩形状の溝をエッチングにより形成すればよい。
図４は、この発明の第３の実施形態に係る電界効果トランジスタ１の構造を説明するための図解的な断面図である。この図４において、前述の図１に示された各部に相当する部分には、図１の場合と同一の参照符号を付して示す。
【００４１】
この実施形態では、導電性基板２が設けられておらず、Ｎ型ＧａＮ膜３の、窒化物半導体積層構造部６が形成される側と反対側の表面のほぼ全域を覆うように、ソース電極１３が被着形成されている。この構成によっても、前述の第１の実施形態と同様な動作が可能であり、第１の実施形態と同様な効果を得ることができる。
この実施形態の電界効果トランジスタ１を製造するに際しては、たとえば、図２Ａ〜図２Ｍに示す製造工程において、導電性基板２の代わりにサファイア基板を用い、ソース電極１３を形成する（図２Ｍ参照）前に、サファイア基板をレーザリフトオフ法、ＣＭＰ（化学的機械的研磨）処理またはエッチング処理などの方法により、除去すればよい。
【００４２】
以上、この発明の３つの実施形態について説明したが、この発明はさらに他の形態で実施することもできる。
たとえば、Ｎ型ＧａＮ膜３、Ｎ型ＧａＮ層７およびＮ型ＧａＮ層９をそれぞれＰ型とし、Ｐ型ＧａＮ層８をＮ型としてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４３】
【図１】この発明の第１の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図２Ａ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図である。
【図２Ｂ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ａの次の工程を示す図である。
【図２Ｃ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｂの次の工程を示す図である。
【図２Ｄ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｃの次の工程を示す図である。
【図２Ｅ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｄの次の工程を示す図である。
【図２Ｆ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｅの次の工程を示す図である。
【図２Ｇ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｆの次の工程を示す図である。
【図２Ｈ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｇの次の工程を示す図である。
【図２Ｉ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｈの次の工程を示す図である。
【図２Ｊ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｉの次の工程を示す図である。
【図２Ｋ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｊの次の工程を示す図である。
【図２Ｌ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｋの次の工程を示す図である。
【図２Ｍ】図１の電界効果トランジスタの製造方法を工程順に示す図解的な断面図であって、図２Ｌの次の工程を示す図である。
【図３】この発明の第２の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【図４】この発明の第３の実施形態に係る電界効果トランジスタの構造を説明するための図解的な断面図である。
【符号の説明】
【００４４】
１    電界効果トランジスタ
２    導電性基板
３    Ｎ型ＧａＮ膜
４    開口部
５    絶縁膜マスク
６    窒化物半導体積層構造部
７    Ｎ型ＧａＮ層
８    Ｐ型ＧａＮ層
９    Ｎ型ＧａＮ層
１０  ゲート電極
１２  ドレイン電極
１３  ソース電極
２１  引き出し部
２２  ソース電極
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図２Ｍ】
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【図３】
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【図４】
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