(57)【要約】【課題】ＳＯＩ構造もしくはＳＯＩ構造を有する半導体装置の特性を向上させることができる半導体装置の製造方法を提供する。【解決手段】シリコン基板１上にＳｉＧｅ膜およびＳｉ膜を形成し、これらの膜を選択的に第１除去することにより、基板に到達する分離溝を形成し、その上に酸化シリコン膜を形成した後、さらにこれらの膜を第２除去することにより少なくともＳｉＧｅ膜の側壁を露出させ、この露出部からＳｉＧｅ膜をエッチングすることにより、Ｓｉ膜の下部に空洞部を形成する際、シリコン基板１をフッ酸を含有する溶液に浸漬し、ＳｉＧｅ膜に正電位を印加した状態でＳｉＧｅ膜をエッチングする。このように、Ｓｉ（又はＧｅ）の酸化工程を陽極酸化で行ったので、硝酸フリーのエッチング液でＳｉＧｅ膜の除去を行うことができる。【選択図】図５
2008117823.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）基板上にシリコンゲルマニウムを主成分とする第１半導体膜を形成する工程と、
（ｂ）前記第１半導体膜上に第２半導体膜を形成する工程と、
（ｃ）前記第１および第２半導体膜を選択的に第１除去することにより、前記基板に到達する溝を形成する工程と、
（ｄ）前記溝内を含む前記第２半導体膜上に第１絶縁膜を形成する工程と、
（ｅ）前記第１、第２半導体膜および前記第１絶縁膜を選択的に第２除去することにより少なくとも前記第１半導体膜の側壁を露出させる工程と、
（ｆ）前記第１半導体膜を前記露出部からエッチングすることにより、前記第２半導体膜の下部に空洞部を形成する工程と、
（ｇ）前記空洞部内に第２絶縁膜を形成する工程と、
を有し、
（ｈ）前記空洞部を形成する工程は、
前記基板をフッ酸を含有する第１溶液に浸漬し、前記第１半導体膜に正電位を印加した状態で行なわれることを特徴する半導体装置の製造方法。
【請求項２】
前記第２絶縁膜を形成する工程の後、
前記第１絶縁膜を前記第２半導体膜が露出するまで除去する工程を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２絶縁膜を形成する工程の後、
前記第１絶縁膜を前記第２半導体膜が露出するまで除去する工程と、
前記第２半導体膜の主表面に半導体素子を形成する工程と、
を有することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１および第２除去によって、前記第２半導体領域は、略矩形の素子形成領域として区画され、
前記第１除去により、前記素子形成領域の第１方向の側面が露出し、
前記第２除去により、前記素子形成領域の前記第１方向と略直交する第２方向の側面が露出することを特徴とする請求項１乃至３のいずれか一項記載の半導体装置の製造方法。
【請求項５】
前記基板は、シリコン基板であり、前記第２半導体膜はシリコン膜であることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置の製造方法。
【請求項６】
前記空洞部内は、熱酸化により、前記基板の酸化膜と前記第２半導体膜の酸化膜により充填されることを特徴とする請求項１乃至５のいずれか一項記載の半導体装置の製造方法。
【請求項７】
前記第１溶液には、シリコンゲルマニウム層のエッチング反応において、シリコンおよびゲルマニウムの酸化数を上昇させる溶液を含有しないことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項８】
前記第１溶液には、硝酸を含有しないことを特徴とする請求項１乃至６のいずれか一項記載の半導体装置の製造方法。
【請求項９】
前記第１半導体膜のエッチング工程は、
（ｈ１）前記第１半導体膜に正電位を印加することにより、シリコンおよびゲルマニウムを酸化する第１反応と、
（ｈ２）前記第１反応により形成された酸化物を前記第１溶液により、溶解する第２反応と、を有することを特徴とする請求項１乃至８のいずれか一項記載の半導体装置の製造方法。
【請求項１０】
前記第１半導体膜のエッチング工程において、
前記第１半導体膜に流れ込む電流を制御することにより前記第１半導体膜のエッチング速度を調整することを特徴とする請求項１乃至９のいずれか一項記載の半導体装置の製造方法。
【請求項１１】
前記電流は、０．０３ｍＡ／ｃｍ2以下に制御されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
（ａ）基板上にシリコンゲルマニウムを主成分とする第１半導体膜を形成する工程と、
（ｂ）前記第１半導体層上に第２半導体膜を形成する工程と、
（ｃ）前記第１および第２半導体膜を選択的に第１除去することにより、前記基板に到達する溝を形成する工程と、
（ｄ）前記溝内を含む前記第２半導体膜上に第１絶縁膜を形成する工程と、
（ｅ）前記第１、第２半導体膜および前記第１絶縁膜を選択的に第２除去することにより少なくとも前記第１半導体膜の側壁を露出させる工程と、
（ｆ）前記第１半導体膜を前記露出部からエッチングすることにより、前記第２半導体膜の下部に空洞部を形成する工程と、
（ｇ）前記空洞部内に第２絶縁膜を形成する工程と、
を有し、
（ｈ）前記空洞部を形成する工程は、
（ｈ１）前記第１半導体膜に正電位を印加することにより、シリコンおよびゲルマニウムを酸化する第１工程と、
（ｈ２）前記第１工程により形成された酸化物を溶解する第２工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１〜１２のいずれか一項に記載の半導体装置の製造方法を有することを特徴とする電子機器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法、特に、ＳＯＩ（silicon on insulator）構造部の製造方法もしくはＳＯＩ構造部を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＳＯＩ基板上にトランジスタを形成した場合、いわゆるバルク基板上にトランジスタを形成する場合と比較し、基板容量が小さいため低電圧、高速駆動が可能となる。また、ラッチアップフリーであり、さらに、ソース、ドレインの接合容量が低減されるなどの利点があり、その開発が注目されている。
【０００３】
ＳＯＩ基板の形成方法としては、基板の貼り合わせ法やＳＩＭＯＸ（separation by implanted oxygen）法等がある。また、この他、下記非特許文献１に記載のＳＢＳＩ（Separation by Bonding Si Islands）方法が検討されている。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者は、ＳＢＳＩ技術を用いたＳＯＩ構造を有する半導体装置の製造方法について検討している。しかしながら、追って詳細に説明するように、シリコンゲルマニウム（ＳｉＧｅ）膜のエッチングの際、エッチング速度が低下し、一定時間の処理では、ＳｉＧｅ膜の十分な除去ができないといった問題に直面した。
【０００５】
一方、エッチング時間を長くすることで、ＳｉＧｅ膜のエッチング量を多くすることは可能であるが、この場合、残存させる必要があるシリコン膜までエッチングされてしまう恐れがある。
【０００６】
よって、いずれの場合も、所望のＳＯＩ構造を得ることは困難であった。
【０００７】
そこで、本発明は、ＳＯＩ構造もしくはＳＯＩ構造を有する半導体装置の特性を向上させることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明に係る半導体装置の製造方法は、（ａ）基板上にシリコンゲルマニウムを主成分とする第１半導体膜を形成する工程と、（ｂ）前記第１半導体膜上に第２半導体膜を形成する工程と、（ｃ）前記第１および第２半導体膜を選択的に第１除去することにより、前記基板に到達する溝を形成する工程と、（ｄ）前記溝内を含む前記第２半導体膜上に第１絶縁膜を形成する工程と、（ｅ）前記第１、第２半導体膜および前記第１絶縁膜を選択的に第２除去することにより少なくとも前記第１半導体膜の側壁を露出させる工程と、（ｆ）前記第１半導体膜を前記露出部からエッチングすることにより、前記第２半導体膜の下部に空洞部を形成する工程と、（ｇ）前記空洞部内に第２絶縁膜を形成する工程と、を有し、（ｈ）前記空洞部を形成する工程は、前記基板をフッ酸を含有する第１溶液に浸漬し、前記第１半導体膜に正電位を印加した状態で行なわれることを特徴する。
【０００９】
かかる方法によれば、第１半導体膜に正電位を印加することにより酸化されたシリコンやゲルマニウムをフッ酸で除去することができ、精度良く第１半導体膜をエッチング（除去）することができる。よって、ＳＯＩ構造もしくはＳＯＩ構造を有する半導体装置の特性を向上させることができる。
【００１０】
例えば、前記第２絶縁膜を形成する工程の後、前記第１絶縁膜を前記第２半導体膜が露出するまで除去する工程を有する。かかる方法によれば、第２半導体膜よりなる素子形成領域が露出し、その主表面に半導体素子を形成することができる。また、溝内に第１絶縁膜が残存し、素子分離を構成することができる。
【００１１】
例えば、前記第２絶縁膜を形成する工程の後、前記第１絶縁膜を前記第２半導体膜が露出するまで除去する工程と、前記第２半導体膜の主表面に半導体素子を形成する工程と、を有する。かかる方法によれば、第２半導体膜の主表面に半導体素子を形成することができる。
【００１２】
例えば、前記第１および第２除去によって、前記第２半導体領域は、略矩形の素子形成領域として区画され、前記第１除去により、前記素子形成領域の第１方向の側面が露出し、前記第２除去により、前記素子形成領域の前記第１方向と略直交する第２方向の側面が露出する。かかる方法によれば、第２半導体領域を、略矩形の素子形成領域として区画することができる。
【００１３】
例えば、前記基板は、シリコン基板であり、前記第２半導体膜はシリコン膜である。
【００１４】
例えば、前記空洞部内は、熱酸化により、前記基板の酸化膜と前記第２半導体膜の酸化膜により充填される。かかる方法によれば、精度良く空洞部内に第２絶縁膜を形成することができる。
【００１５】
例えば、前記第１溶液には、シリコンゲルマニウム層のエッチング反応において、シリコンおよびゲルマニウムの酸化数を上昇させる溶液を含有しない。かかる方法によれば、例えば硝酸のようなシリコンおよびゲルマニウムの酸化数を上昇させる溶液を用いないため、第２半導体膜の当該溶液による酸化を防止でき、その結果、第２半導体膜のエッチングを防止することができる。
【００１６】
例えば、前記第１溶液には、硝酸を含有しないことを特徴とする。かかる方法によれば、硝酸を用いないため、第２半導体膜の当該溶液による酸化を防止でき、その結果、第２半導体膜のエッチングを防止することができる。
【００１７】
例えば、前記第１半導体膜のエッチング工程は、（ｈ１）前記第１半導体膜に正電位を印加することにより、シリコンおよびゲルマニウムを酸化する第１反応と、（ｈ２）前記第１反応により形成された酸化物を前記第１溶液により、溶解する第２反応と、を有する。かかる方法によれば、いわゆる陽極酸化されたシリコンやゲルマニウムを第１溶液により溶解し、除去することができる。
【００１８】
例えば、前記第１半導体膜のエッチング工程において、前記第１半導体膜に流れ込む電流を制御することにより前記第１半導体膜のエッチング速度を調整する。このように、第１半導体膜に流れ込む電流を制御することにより第１半導体膜のエッチング速度を容易に調整することができる。
【００１９】
例えば、前記電流は、０．０３ｍＡ／ｃｍ2以下に制御される。かかる方法によれば、第２半導体膜の膜減りを低減することができる。
【００２０】
（２）本発明に係る半導体装置の製造方法は、（ａ）基板上にシリコンゲルマニウムを主成分とする第１半導体膜を形成する工程と、（ｂ）前記第１半導体層上に第２半導体膜を形成する工程と、（ｃ）前記第１および第２半導体膜を選択的に第１除去することにより、前記基板に到達する溝を形成する工程と、
（ｄ）前記溝内を含む前記第２半導体膜上に第１絶縁膜を形成する工程と、（ｅ）前記第１、第２半導体膜および前記第１絶縁膜を選択的に第２除去することにより少なくとも前記第１半導体膜の側壁を露出させる工程と、（ｆ）前記第１半導体膜を前記露出部からエッチングすることにより、前記第２半導体膜の下部に空洞部を形成する工程と、（ｇ）前記空洞部内に第２絶縁膜を形成する工程と、を有し、（ｈ）前記空洞部を形成する工程は、（ｈ１）前記第１半導体膜に正電位を印加することにより、シリコンおよびゲルマニウムを酸化する第１工程と、（ｈ２）前記第１工程により形成された酸化物を前記第１溶液により、溶解する第２工程と、を有することを特徴とする。
【００２１】
このように、酸化工程と、溶解工程とを別工程としてもよい。この工程によっても、第１半導体膜を除去することができ、ＳＯＩ構造もしくはＳＯＩ構造を有する半導体装置の特性を向上させることができる。
【００２２】
（３）本発明に係る電子機器の製造方法は、上記半導体装置の製造方法を有する。ここで「電子機器」とは、本発明に係るＳＯＩ構造を有する素子を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、ＳＯＩ構造を有する半導体素子（半導体装置）を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど種々の機器が含まれる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係る実施の形態を図面を参照しながら詳細に説明する。なお、同一の機能を有するものには同一もしくは関連の符号を付し、その繰り返しの説明を省略する。
（実施の形態１）
図１〜図１３（図６、図７を除く）は、本実施の形態の半導体装置の製造方法を示す工程断面図もしくは平面図である。図中（Ａ）および（Ｂ）は、断面図、（Ｃ）は、平面図を示す。また、（Ａ）は、（Ｃ）のＡ−Ａ断面に対応し、（Ｂ）は、（Ｃ）のＢ−Ｂ断面に対応する。
【００２４】
まず、図１に示すように、半導体基板としてシリコン基板（ウエハ）１を準備し、シリコン基板１上に、シリコンゲルマニウムを主成分とするシリコンゲルマニウム（ＳｉＧｅ）膜３を形成する。このＳｉＧｅ膜（第１半導体膜）３は、例えば、エピタキシャル成長法を用いて形成することができる。かかる膜は、後述のシリコン膜をエピタキシャル成長させるための膜であり、犠牲膜（層）と呼ばれることもある。なお、ＳｉＧｅ膜の結晶性をさらに向上させるため、予めシリコン基板１上にバッファ膜としてシリコン膜を形成しておき、この膜上にＳｉＧｅをエピタキシャル成長させてもよい。
【００２５】
次いで、ＳｉＧｅ膜３上にシリコン（Ｓｉ）膜５を形成する。Ｓｉ膜（第２半導体膜）５もエピタキシャル成長法により形成することができ、この場合、単結晶シリコン膜が成長する。
【００２６】
次いで、図２に示すように、エッチング法を用いてＳｉＧｅ膜３およびＳｉ膜５を選択的に除去（第１除去）することによりｙ方向に延在する分離溝（溝、支持体穴）７を形成する。例えば、Ｓｉ膜５上に図示しないフォトレジスト膜（以下、単に「レジスト膜」という）を形成し、フォトリソグラフィ技術を用いて、レジスト膜にｙ方向に延在する溝を形成した後、当該レジスト膜をマスクとしてＳｉＧｅ膜３およびＳｉ膜５をエッチングする。この際、オーバーエッチングを行い、シリコン基板１の一部をエッチングしてもよい。この第１エッチング工程（第１除去工程）によって、後述する素子形成領域（Ｓｉ膜５）Ａｃのｙ方向に延在する端部が露出する。この後、レジスト膜を除去する。以後、このレジスト膜形成、フォトリソグラフィ、エッチングおよびレジスト膜除去の一連の工程を「パターニング」ということがある。
【００２７】
次いで、図３に示すように、分離溝７上を含むＳｉ膜５上に絶縁膜（支持体）として例えば酸化シリコン膜９を形成する。この酸化シリコン膜９は、例えばＣＶＤ（chemical vapor deposition、化学気相成長）法を用いて形成する。堆積後、アニール（熱処理）を行い、酸化シリコン膜９を焼き締めてもよい。この工程により、分離溝７内に酸化シリコン膜９が埋め込まれ、さらに、Ｓｉ膜５の表面が酸化シリコン膜９で覆われる。言い換えれば、素子形成領域Ａｃのｙ方向に延在する端部が、酸化シリコン膜９で覆われる。
【００２８】
次いで、図４に示すように、酸化シリコン膜９、Ｓｉ膜５、ＳｉＧｅ膜３を選択的に除去し、これらの積層膜をｘ方向に延在する略矩形のパターンとして残存させる。このパターンは、分離溝７のパターンと直交するようパターニングされる。この第２エッチング工程（第２除去工程）によって、素子形成領域（Ｓｉ膜５）Ａｃのｘ方向に延在する端部が露出する。この際も、オーバーエッチングを行い、シリコン基板１の一部をエッチングしてもよい。
【００２９】
ここで、素子形成領域Ａｃは、図４（Ｃ）の斜線領域であり、略矩形の当該領域にトランジスタ等の半導体素子が形成される。即ち、第１エッチングによって、素子形成領域Ａｃのｙ方向に延在する端部が規定され、第２エッチングによって、素子形成領域Ａｃのｘ方向に延在する端部が規定される。
【００３０】
次いで、ＳｉＧｅ膜３を除去し、シリコン基板１とＳｉ膜５との間に空洞部（空隙部）を形成するのであるが（図８参照）、本実施の形態においては、以下に詳述するように、ＳｉＧｅ膜３を陽極酸化しつつ、形成された酸化物を電解液（溶液）中でエッチングすることによりＳｉＧｅ膜３を除去する。
【００３１】
まず、図５に示すように、電解液１１中にシリコン基板１を浸漬する。この際、シリコン基板１を電源１３の陽極（＋）に接続し、陰極（−）は、例えば、白金（Ｐｔ）電極１５とする。電解液１１には、水（Ｈ2Ｏ）とフッ酸（ＨＦ）が含まれている。
【００３２】
この電解液１１中においては、図５の下部に示す反応（ａ）が進行する。即ち、ＳｉＧｅ膜３を構成する、Ｓｉ原子は、陽極からプロトン（ｈ+）を受け取り、電解液中の水酸化物イオン（ＯＨ-）と結合し、水酸化シリコンイオン（Ｓｉ（ＯＨ）22+）となる。Ｇｅについても同様の反応が進行し、水酸化ゲルマニウムイオン（Ｇｅ（ＯＨ）22+）が生じる。これらのイオンもしくはこれらのイオンから水が除去された酸化物（酸化シリコン：ＳｉＯ2、酸化ゲルマニウム：ＧｅＯ2）が、液中のＨＦと反応し、フッ化物（Ｈ2ＳｉＦ6、Ｈ2ＧｅＦ6）となり、エッチング除去（溶解もしくは揮発）される。
【００３３】
このように、本実施の形態によれば、ＳｉＧｅ膜３にシリコン基板１を介して正電位を印加することによりシリコンやゲルマニウムを酸化し、さらに、この酸化物を電解液中のフッ酸で除去したので、精度良くＳｉＧｅ膜３をエッチングすることができる。特に、硝酸とフッ酸を含むエッチング液によりＳｉＧｅ膜３をウエットエッチングする場合（比較例）と比較し、精度良くＳｉＧｅ膜３をエッチングすることができる。
【００３４】
即ち、硝酸とフッ酸によるウエットエッチング（比較例）の場合、図６に示すように、横方向のエッチングが進むに従って、エッチング液が進入し難くなり、エッチング速度（エッチングレート）が低下する。一方、ＳｉＧｅ膜３のエッチングを十分に行うため、エッチング時間を長くすると、ＳｉＧｅ膜３の上層のＳｉ膜５までエッチングされてしまう。Ｓｉ膜５は、後述するように、素子形成領域Ａｃとなる膜であるため、Ｓｉ膜５の膜減りや欠損は、その主表面に形成される半導体素子の特性に深く関与する。また、エッチング時間を長くしすぎると最悪の場合Ｓｉ膜５が消失することもある。図６は、本実施の形態の効果を説明するための比較例の工程断面図である。なお、図６は、本実施の形態の図４から図５の工程に対応する。
【００３５】
一方、硝酸とフッ酸を含むエッチング液を廃液として処理する場合、その中和が必要であり、その中和の際、硝酸ガスや硝酸塩などが発生し、環境汚染（大気、水質、土壌汚染）の要因となる。
【００３６】
これに対し、本実施の形態によれば、ＳｉＧｅ膜３に電位を印加するため、その酸化反応がより均一に行われ、また、酸化膜を順次その表面から除去することとなるため、エッチングがスムーズに進行する。よって、Ｓｉ膜５の膜減りも低減することができる。
【００３７】
次いで、本実施の形態の効果を、上記硝酸とフッ酸によるウエットエッチング（比較例）と比較しつつさらに詳細に説明する。
【００３８】
硝酸とフッ酸によるウエットエッチングによりＳｉＧｅ膜３をエッチングする場合には、図７に示す反応工程によりエッチングが進む。図７は、硝酸とフッ酸によるウエットエッチングの反応を示す図である。
【００３９】
式（ｉ）に示すように、硝酸（ＨＮＯ3）と亜硝酸（ＨＮＯ2）の反応により四酸化二窒素（Ｎ2Ｏ4）とＨ2Ｏが生成する。このＮ2Ｏ4は、式（ｉｉ）に示すように、二酸化窒素（ＮＯ2）と平衡状態となる。次いで、Ｓｉカソードサイト（Silicon Cathodic site）において、式（ｉｉｉ）に示すように、ＮＯ2が、ＮＯ2-とｈ+に解離する。
【００４０】
このｈ+が、Ｓｉアノードサイト（Silicon Anodic site）において、Ｓｉをイオン化し、Ｓｉ2+が生じる（式（ｉｖ））。
【００４１】
Ｓｉ2+は、式（ｖ）に示すように、段階液中のＯＨ-イオンと結合し、水酸化シリコン（Ｓｉ（ＯＨ）2）となり、さらに、酸化シリコン（ＳｉＯ2）へ変化する。このＳｉＯ2が、式（ｖｉ）に示すように、フッ酸と反応し、Ｈ2ＳｉＦ6となり、電解液中に溶解する。もしくは、さらに、分解しフッ化シリコンとなり揮発する。
【００４２】
なお、式（ｉｉｉ）で生成したＮＯ2-は、電解液中の水素イオン（Ｈ+）と結合し、ＨＮＯ2との間で平衡状態となる（式（ｖｉｉ））。ここで、生成したＨＮＯ2が式（ｉ）で用いられる。一方、ＨＮＯ3は、ＮＯ3-とＨ+に電離し、これらの間で平衡状態を保つ（式（ｉｘ））。ここで、生成したＨ+が式（ｖｉｉ）に用いられる。なお、Ｓｉ2+からＨ2ＳｉＦ6までの変化およびＨＮＯ3の反応は、エッチャント溶液（Etchant Solution）側の反応として位置付けられる。なお、ここではＳｉのエッチング反応について説明したが、Ｇｅについても同様の反応が起こる。
【００４３】
上記エッチング工程を解析すると、ＳｉＧｅのエッチングにおいては、（１）Ｓｉ（又はＧｅ）の酸化反応（第１反応）および（２）酸化Ｓｉ（酸化Ｇｅ）のエッチング反応（第２反応）の２段階の工程によりＳｉＧｅのエッチングが進むことが分かる。また、硝酸（ＨＮＯ3）は、Ｓｉにｈ+を与える役割を果たしており、Ｓｉ（又はＧｅ）の酸化工程に寄与していることが分かる。
【００４４】
よって、本実施の形態においては、Ｓｉ（又はＧｅ）の酸化工程を陽極酸化（電気分解、電解）で行ったので、硝酸を含まない（硝酸フリーの）エッチング液でＳｉＧｅ膜３の除去を行うことができる。言い換えれば、電解液中には、シリコンゲルマニウム層のエッチング反応において、シリコンおよびゲルマニウムの酸化数を上昇させる溶液を必要としない。
【００４５】
よって、上記の通り、エッチング精度を向上させることができる。また、環境汚染（大気、水質、土壌汚染）を低減することができる。
【００４６】
以上詳細に説明したＳｉＧｅ膜３の除去工程によって、図８に示すように、シリコン基板１とＳｉ膜５との間に空洞部が形成される。
【００４７】
次いで、シリコン基板１に熱処理（熱酸化）を施す。その結果、図９に示すように、空洞部に露出した、シリコン基板１の表面およびＳｉ膜５の裏面が酸化され酸化シリコン膜１７が形成される。この酸化シリコン膜１７は、熱酸化膜であり、酸化の際の堆積膨張により空洞部が酸化シリコン膜１７で充填される。言い換えれば、シリコン基板１の表面およびＳｉ膜５の裏面の上下から酸化膜が成長し、空洞部を埋める。その結果、残存するＳｉ膜５の下部が酸化シリコン膜１７で絶縁されたＳＯＩ基板が形成される。
【００４８】
次いで、図１０に示すように、酸化シリコン膜９上に絶縁膜として酸化シリコン膜１９を形成し、ｙ方向（Ｂ−Ｂ方向）の段差を低減する（埋め込む）。次いで、図１１に示すように、Ｓｉ膜５が露出するまで酸化シリコン膜１９および９をエッチバックもしくはＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）により平坦化する。この際、Ｓｉ膜５の露出した領域が素子形成領域Ａｃとなる。また、各素子形成領域Ａｃは、酸化シリコン膜９および１９で絶縁され、また、区画される。
【００４９】
このように、上記工程によれば、ＳＯＩ構造を得るとともに、各素子形成領域Ａｃの分離が可能となる。このように、いわゆるバルクシリコン基板のウエハプロセスの前工程において、ＳＯＩ構造部を形成することができる。さらに、ＳＯＩ構造部の形成とともに素子分離が可能となり、工程の簡略化を図ることができる。
【００５０】
次いで、Ｓｉ膜５上に半導体素子を形成する。ここでは、半導体素子の例としてＬＤＤ（lightly doped drain）構造のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を例に、その形成工程を説明する。
【００５１】
まず、図１２に示すように、Ｓｉ膜５上にゲート絶縁膜２１として例えば酸化シリコン膜を形成する。この酸化シリコン膜は例えばＳｉ膜５の表面の熱酸化によって形成する。なお、ＣＶＤ法により形成してもよい。次いで、酸化シリコン膜上にゲート電極（導電性膜）２３として例えば多結晶シリコン膜をＣＶＤ法により形成する。次いで、導電性膜２３および酸化シリコン膜２１をパターニングすることにより、素子形成領域Ａｃ上にｙ方向に延在するゲート電極２３およびゲート絶縁膜２１を形成する。
【００５２】
次いで、ゲート電極２３をマスクとしてＳｉ膜５中に不純物イオンを打ち込むことにより低濃度不純物領域２５を形成する。次いで、ゲート電極２３上を含むＳｉ膜５上に絶縁膜として酸化シリコン膜を形成し、異方性エッチングによりエッチバックを行い、ゲート電極２３の側壁にサイドウォール膜２７を形成する。次いで、ゲート電極２３およびサイドウォール膜２７をマスクとして不純物イオンを打ち込むことにより高濃度不純物領域２９を形成する。次いで、熱処理を施し、打ち込まれた不純物を活性化する。その結果、低濃度および高濃度不純物領域よりなるＬＤＤ構造のソース、ドレイン領域が形成される。なお、不純物イオンは、ｎ型半導体領域を形成する場合には、例えば、ＰＨ3（リン化水素、Phosphine）を、ｐ型半導体領域を形成する場合には、例えば、Ｂ2Ｈ6（ジボラン）をイオン打ち込みする。これらの不純物を適宜選択して、イオン打ち込みすることにより、相補型（complementary）のＭＩＳＦＥＴを形成することができる。
【００５３】
以上の工程により、ＬＤＤ型のＭＩＳＦＥＴが略完成する。次いで、図１３に示すように、ＭＩＳＦＥＴ上に層間絶縁膜３１として例えば酸化シリコン膜をＣＶＤ法で形成し、ソース、ドレイン領域（２９）上にコンタクトホールＣ１を形成する。次いで、コンタクトホールＣ１内を含む層間絶縁膜３１上に導電性膜を形成し、パターニングすることにより第１層配線（図示せず）およびコンタクト部Ｃ１を形成する。この後、さらに層間絶縁膜、コンタクト部、上層配線を形成してもよい。これらの配線を介してＭＩＳＦＥＴが接続され、例えば、ＣＭＯＳ回路が構成される。
【００５４】
このようにＳＯＩ基板上にＭＩＳＦＥＴを形成した場合、いわゆるバルク基板上に形成する場合と比較し、高速動作が可能で、また、低消費電力となる。さらに、ＭＩＳＦＥＴを完全空乏型とした場合には、低消費電力化や高速化がさらに向上する。ここで、完全空乏型とは、チャネル部のＳＯＩ部がすべて空乏化する構造の素子をいい、これに対し、部分的に中性領域が残存するものを「部分空乏型」という。
（実施の形態２）
本実施の形態においては、電流量の制御によって、ＳｉＧｅ膜およびＳｉ膜のエッチングを制御する。
【００５５】
なお、ＳｉＧｅ膜３の除去工程以外の工程は、実施の形態１と同様であるため、その詳細な説明を省略する。
【００５６】
まず、実施の形態１と同様に、シリコン基板１上に、ＳｉＧｅ膜３およびＳｉ膜５を形成した後、分離溝７を形成する。次いで、分離溝７上を含むＳｉ膜５上に酸化シリコン膜９を形成し、酸化シリコン膜９、Ｓｉ膜５、ＳｉＧｅ膜３をパターニングする。この工程によって、素子形成領域Ａｃのｘ方向に延在する端部が露出する。
【００５７】
次いで、ＳｉＧｅ膜３を除去し、シリコン基板１とＳｉ膜５との間に空洞部を形成するのであるが（図８参照）、本実施の形態においては、以下に詳述するように、ＳｉＧｅ膜３を陽極酸化しつつ、形成された酸化物を電解液１１中でエッチングすることによりＳｉＧｅ膜３を除去する。
【００５８】
まず、図１４に示すように、電解液１１中にシリコン基板１を浸漬する。この際、シリコン基板１を電源１３の陽極（＋）に接続し、陰極（−）は、例えば、白金（Ｐｔ）電極１５とする。電解液１１には、水（Ｈ2Ｏ）とフッ酸（ＨＦ）が含まれている。
【００５９】
ここで、本実施の形態においては、シリコン基板と陽極（＋）との間に電流計（Ａ）を接続し、シリコン基板１に流れる電流をモニタしながらＳｉＧｅ膜３のエッチングを行う。
【００６０】
ＳｉＧｅのエッチング速度ｒと電流密度σとの関係は、「σ＝（２Ｃ）ｒρ」で表される。ρは、ＳｉＧｅ結晶の数密度であり、既知の値である。また、Ｃは電気素量であり、その値は、１．６Ｅ−１９［Ｃ］である。係数２は、Ｓｉ（又はＧｅ）原子が１個エッチングされるために２個の電子が関与することを意味する（図７式（ｉｖ）参照）。
【００６１】
ここで、例えば、硝酸とフッ酸を含むエッチング液によりＳｉＧｅ膜３をウエットエッチングする場合（比較例）において、フッ酸と硝酸の重量パーセントが０．３％対４１％の（残りは水）のフッ硝酸でエッチングを行った場合、Ｓｉのエッチング速度は０．１６Å／ｓである。この値を上記式から電流量に換算［アンペア換算］すると、０．０３ｍＡ／ｃｍ2となる。よって、シリコン基板１を介してＳｉ膜５に印加される電流を０．０３ｍＡ／ｃｍ2以下とすることにより、比較例よりＳｉ膜５のエッチング量を低減することができる。
【００６２】
図１５は、Ｓｉ膜およびＳｉＧｅ膜のエッチング速度とそのアンペア換算量との関係を示す図表である。なお、図中の％は、Ｇｅの含有量を示す。図示するように、Ｇｅ３０％含有のＳｉＧｅ膜においては、上記フッ硝酸によるエッチング速度は、７７Å／ｓで、アンペア換算量は、１２ｍＡ／ｃｍ2である。３７％含有の場合は、９８Å／ｓで、アンペア換算量は、１６ｍＡ／ｃｍ2である。５４％含有の場合は、１６７Å／ｓで、アンペア換算量は、２７ｍＡ／ｃｍ2である。
【００６３】
よって、Ｓｉ膜５およびＳｉＧｅ膜３に個別に電流（電位）を加え、各膜に流れる電流量をＧｅの含有量に応じて調整すれば、Ｓｉ膜５の膜減りを抑制しつつ、ＳｉＧｅ膜３のエッチング速度を向上させることができる。
【００６４】
このように、本実施の形態においては、エッチング速度を電流量でモニタしつつ、エッチングを行うので精度良くエッチングを行うことができる。また、Ｓｉ膜５の膜減りを抑制することができる。
【００６５】
また、印加する電流量を、例えばエッチング前半においては、大きくすることでエッチング速度を確保し、エッチングの後半においては、電流量を低下させ、エッチング速度を小さくすることで、慎重にエッチングを行ってもよい。このように、電流量を制御することにより、容易にエッチング速度を調整することができる。
【００６６】
次いで、シリコン基板１に熱処理を施し、空洞部を酸化シリコン膜１７で充填することにより、残存するＳｉ膜５の下部が酸化シリコン膜１７で絶縁されたＳＯＩ基板が形成される。次いで、実施の形態１と同様に、ＣＭＰ等によりＳｉ膜５を露出させ、その主表面に、半導体素子（例えば、ＭＩＳＦＥＴなど）を形成する。
【００６７】
なお、上記実施の形態１および２においては、ＳｉＧｅ膜のエッチングを例に説明したが、上記実施の形態はフッ酸による酸化反応を伴うエッチング工程の代替手段として広く適用可能である。
【００６８】
また、上記実施の形態においては、ＳＯＩ構造部を主に説明したが、本実施の形態によれば、バルク部とＳＯＩ部とが混載した半導体装置の製造が可能である。よって、例えば高耐圧、低電圧回路の混載チップなどへの適用も可能である。
【００６９】
また、上記実施の形態においては、電解液中にフッ酸を含有させ、陽極酸化しつつ形成された酸化物をエッチングしたが、電解工程（陽極酸化工程）と、エッチング工程とを分けてもよい。即ち、電解液に基板を浸漬し、ＳｉおよびＧｅを酸化した後、フッ酸を含む別のエッチング槽に基板を浸漬し、酸化物をエッチング除去する。この場合、電解液中にフッ酸を混合させる必要はない。このように、ＳｉＧｅ膜に正電位を印加することにより、シリコンおよびゲルマニウムを酸化する工程と、この工程により形成された酸化物を溶解する工程との２工程に分けてもよい。但し、上記実施の形態において説明した陽極酸化しつつ形成された酸化物をエッチングする方が、その表面に形成された酸化物を随時エッチングすることが可能であり、エッチングの効率が良い。
【００７０】
また、上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施の形態の記載に限定されるものではない。
【図面の簡単な説明】
【００７１】
【図１】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図２】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図３】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図４】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図５】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図６】実施の形態１の効果を説明するための比較例の工程断面図である。
【図７】硝酸とフッ酸によるウエットエッチングの反応を示す図である。
【図８】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図９】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図１０】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図１１】実施の形態１の半導体装置の製造方法を示す工程断面図である。
【図１２】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図１３】実施の形態１の半導体装置の製造方法を示す工程断面図および平面図である。
【図１４】実施の形態２の半導体装置の製造方法を示す工程断面図である。
【図１５】Ｓｉ膜およびＳｉＧｅ膜のエッチング速度とそのアンペア換算量との関係を示す図表である。
【符号の説明】
【００７２】
１…シリコン基板、３…ＳｉＧｅ膜、５…Ｓｉ膜、７…分離溝、９…酸化シリコン膜、１１…電解液、１３…電源、１５…陰極、１７…酸化シリコン膜、１９…酸化シリコン膜、２１…ゲート絶縁膜、２３…ゲート電極、２５…低濃度不純物領域、２７…サイドウォール膜、２９…高濃度不純物領域、３１…層間絶縁膜、Ａ…電流計、Ｃ１…コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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