(57)【要約】【課題】カップリング効果を低下させるメモリセルプログラミング方法を提供する。【解決手段】複数個の臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法である。本発明によるメモリセルプログラミング方法は、順次に行われる第１ないし第ｎプログラミングステップを含み、第１ないし第ｎプログラミングステップは、複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングし、第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより小さい。【選択図】図５
2008165967.tif 000002
【特許請求の範囲】
【請求項１】
複数個の臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法において、
前記複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングし、順次に行われる第１ないし第ｎプログラミングステップを具備し、
前記第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより小さいことを特徴とするメモリセルプログラミング方法。
【請求項２】
前記第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、順次に減少することを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項３】
前記第１ないし第ｎプログラミングステップのうち、前記第ｉ（ｉは、１より大きく、ｎ以下である自然数）プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、ｊ（ｊは、ｉより小さい自然数）プログラミングステップで利用される臨界電圧分布間の臨界電圧差より小さいか、または同じであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項４】
前記第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち最も小さいことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項５】
前記第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎ−１プログラミングステップで利用される臨界電圧分布間の臨界電圧差より小さいか、または臨界電圧差と同じであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項６】
前記第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより大きいことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項７】
前記第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち最も大きいことを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項８】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルであることを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項９】
前記メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項８に記載のメモリセルプログラミング方法。
【請求項１０】
前記メモリセルは、臨界電圧を基準として区分される２ｎ個の臨界電圧分布を有することを特徴とする請求項１に記載のメモリセルプログラミング方法。
【請求項１１】
第１ないし第２ｎ臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法において、
前記第１ないし第２ｎ臨界電圧分布の臨界電圧は順次に高くなり、
前記第１臨界電圧分布及び第１／２×２ｎ＋１臨界電圧分布を利用して前記データの最初のビットをプログラミングする第１プログラミングステップと、
前記第１臨界電圧分布、第１／２２×２ｎ＋１臨界電圧分布、第２／２２×２ｎ＋１臨界電圧分布、及び第３／２２×２ｎ＋１臨界電圧分布を利用して前記データの２番目のビットをプログラミングする第２プログラミングステップと、
前記第１臨界電圧分布、第１／２ｉ×２ｎ＋１臨界電圧分布、第２／２ｉ×２ｎ＋１臨界電圧分布、…、及び第（２ｉ−１）／２ｉ×２ｎ＋１臨界電圧分布を利用して前記データのｎ番目のビットをプログラミングする第ｉ（ｉは、２より大きく、ｎより小さい自然数）プログラミングステップと、
前記第１臨界電圧分布、第１／２ｎ×２ｎ＋１臨界電圧分布、第２／２ｎ×２ｎ＋１臨界電圧分布、…、及び第（２ｎ−１）／２ｎ×２ｎ＋１臨界電圧分布を利用して前記データのｎ番目のビットをプログラミングする第ｎプログラミングステップと、を具備することを特徴とするメモリセルプログラミング方法。
【請求項１２】
前記第２プログラミングステップは、
前記第１臨界電圧分布及び第１／２ｎ×２ｎ＋１臨界電圧分布を利用するか、または第２／２ｎ×２ｎ＋１臨界電圧分布及び第３／２２×２ｎ＋１臨界電圧分布を利用して、前記データの２番目のビットをプログラミングし、
前記第ｎプログラミングステップは、
前記第１臨界電圧分布及び第１／２ｎ×２ｎ＋１臨界電圧分布を利用するか、または第２／２ｎ×２ｎ＋１臨界電圧分布及び第３／２ｎ×２ｎ＋１臨界電圧分布を利用するか、または第（２ｎ−２）／２２×２ｎ＋１臨界電圧分布及び第（２ｎ−１）／２２×２ｎ＋１臨界電圧分布を利用して、前記データのｎ番目のビットをプログラミングすることを特徴とする請求項１１に記載のメモリセルプログラミング方法。
【請求項１３】
複数個の臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法において、
前記複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングし、順次に行われる第１プログラミングステップないし第ｎプログラミングステップを具備し、
前記第１プログラミングステップは、前記複数個の臨界電圧分布の中間に位置する第１中間臨界電圧分布、及び前記複数個の臨界電圧分布のうち最も小さい臨界電圧分布を利用して、前記第１ビットをプログラミングすることを特徴とするメモリセルプログラミング方法。
【請求項１４】
前記最も低い臨界電圧分布と前記第１中間臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有し、
前記第１中間臨界電圧分布と最も高い臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有することを特徴とする請求項１３に記載のメモリセルプログラミング方法。
【請求項１５】
前記第２プログラミングステップは、
前記第１ビットが前記最も低い臨界電圧分布でプログラミングされた場合、前記最も低い臨界電圧分布と前記第１中間臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第２中間臨界電圧分布、及び前記最も低い臨界電圧分布を利用して前記第２ビットをプログラミングし、
前記第１ビットが前記第１中間臨界電圧分布でプログラミングされた場合、前記第１中間臨界電圧分布と最も高い臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第３重間臨界電圧分布、及び前記第１中間臨界電圧分布を利用して前記第２ビットをプログラミングすることを特徴とする請求項１４に記載のメモリセルプログラミング方法。
【請求項１６】
前記最も低い臨界電圧分布と前記第２中間臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有することを特徴とする請求項１５に記載のメモリセルプログラミング方法。
【請求項１７】
前記第２中間臨界電圧分布と前記第１中間臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有することを特徴とする請求項１５に記載のメモリセルプログラミング方法。
【請求項１８】
前記第１中間臨界電圧分布と前記第３中間臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有することを特徴とする請求項１５に記載のメモリセルプログラミング方法。
【請求項１９】
前記第３中間臨界電圧分布と前記最も高い臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有することを特徴とする請求項１５に記載のメモリセルプログラミング方法。
【請求項２０】
前記メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルであることを特徴とする請求項１３に記載のメモリセルプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルプログラミング方法に係り、特にメモリセルプログラミング時の臨界電圧変化によるカップリング効果を低下させるメモリセルプログラミング方法に関する。
【背景技術】
【０００２】
電気的に消去及びプログラムが可能な不揮発性メモリ装置は、電源が供給されない状態でもデータを保存できる特徴を有し、代表的にフラッシュメモリがある。
【０００３】
フラッシュメモリを構成するメモリセルは、制御ゲート、フローティングゲート、ソース及びドレインを備えるセルトランジスタで構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングメカニズムによりプログラムまたは消去される。
【０００４】
セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（または、バルク）に電源電圧より高い電圧を印加することによって行われる。かかる消去バイアス条件によれば、フローティングゲートとバルクとの大きい電圧差によりそれらの間に強い電界が形成され、その結果、フローティングゲートに存在する電子は、Ｆ−Ｎトンネリング効果によりバルクに放出される。このとき、消去されたセルトランジスタの臨界電圧は低くなる。
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。かかるバイアス条件下で、電子がＦ−Ｎトンネリング効果によりセルトランジスタのフローティングゲートに注入される。このとき、プログラムされたセルトランジスタの臨界電圧は高くなる。
【０００５】
図１は、不揮発性メモリ装置に含まれるメモリセルの構造及び動作を説明する図面である。
【０００６】
図１には、不揮発性メモリ装置に含まれるメモリセルのフローティングゲートＦＧに電子が注入された形態が示されている。フローティングゲートＦＧに電子が注入された状態をプログラム状態といい、フローティングゲートＦＧに電子が消去された状態を消去状態という。プログラム状態の臨界電圧は０より大きく、消去状態の臨界電圧は０より小さい。
【０００７】
最近には、フラッシュメモリの集積度をさらに向上させるために、一つのメモリセルに複数のデータを保存するマルチレベルフラッシュメモリについての研究が活発に進められている。マルチレベルフラッシュメモリのメモリセルには、２ビット以上のマルチビットが保存される。このようにマルチビットを保存するメモリセルをマルチレベルセルといい、これに対し、単一ビットを保存するメモリセルを単一レベルセルという。マルチレベルセルは、マルチビットを保存するので、２つ以上の臨界電圧分布を有し、これに対応する２つ以上のデータ保存状態を有する。以下では、マルチレベルフラッシュメモリのメモリセルに２ビットのデータが保存される例が説明される。しかし、マルチレベルフラッシュメモリのメモリセルには、３ビット以上のデータがマルチレベルセルに保存されることもある。
【０００８】
２ビットを保存するマルチレベルセルは、４個のデータ保存状態、すなわち１１，０１，１０，００を有する。例えば、１１は、消去された状態であり、０１，１０及び００は、プログラムされた状態を表す。
【０００９】
４個のデータ保存状態の分布は、マルチレベルセルの臨界電圧分布に対応する。例えば、マルチレベルセルの臨界電圧分布がそれぞれＶＴＨ１〜ＶＴＨ２，ＶＴＨ３〜ＶＴＨ４，ＶＴＨ５〜ＶＴＨ６，ＶＴＨ７〜ＶＴＨ８であると仮定すれば、データ保存状態１１，０１，１０，００は、それぞれＶＴＨ１〜ＶＴＨ２，ＶＴＨ３〜ＶＴＨ４，ＶＴＨ５〜ＶＴＨ６，ＶＴＨ７〜ＶＴＨ８に対応する。すなわち、マルチレベルセルの臨界電圧が４個の臨界電圧分布のうちいずれか一つに属すれば、１１，０１，１０，００のうち該当する２ビットのデータがマルチレベルセルに保存される。
【００１０】
図２は、不揮発性メモリ装置に含まれるマルチレベルセルの動作を説明する図面である。
【００１１】
図２には、マルチレベルセルのフローティングゲートＦＧに電子がない消去状態、フローティングゲートＦＧに電子が一部注入された第１プログラム状態、フローティングゲートＦＧに電子がさらに多く注入された第２プログラム状態、及びフローティングゲートＦＧに電子が最も多く注入された第３プログラム状態が示されている。消去状態、第１プログラム状態、第２プログラム状態及び第３プログラム状態へ行くほど、臨界電圧が次第に高くなる。
【００１２】
図３は、図２のマルチレベルセルが備える複数個の臨界電圧分布を示す図面である。
【００１３】
図３には、マルチレベルセルの１６個の臨界電圧分布が、４ビットのデータを表す４ビットのコードの組み合わせにそれぞれ対応する形態が示されている。
【００１４】
図４は、不揮発性メモリ装置を示すブロック図である。
【００１５】
図４に示すように、不揮発性メモリ装置は、第１ラッチＬＡＴ１と第２ラッチＬＡＴ２とを利用してデータをメモリセルにプログラミングする。データの２番目のビットをメモリセルにプログラミングする場合、第１ラッチＬＡＴ１には、データの最初のビットがラッチされ、第２ラッチＬＡＴ２には、データの２番目のビットがラッチされる。不揮発性メモリ装置は、第１ラッチＬＡＴ１に保存された最初のビットを参照して、第２ラッチＬＡＴ２に保存された２番目のビットをメモリセルにプログラミングする。すなわち、最初のビットの臨界電圧位置と２番目のビット値とに基づいて、２番目のビットの臨界電圧位置が決定される。
【００１６】
一方、前述したように、メモリセルプログラミングは、メモリセルの臨界電圧の変更により行われる。しかし、プログラミングされるメモリセルの臨界電圧が変更されれば、プログラミングされるメモリセルの周辺にあるメモリセルにカップリング効果が発生する。これにより、周辺にあるメモリセルの臨界電圧が変更される。特に、プログラミングでの臨界電圧の変化幅が大きいほど、カップリング効果はさらに大きくなる。また、プログラミング後半の臨界電圧変化は、プログラミング初期の臨界電圧変化よりさらに大きいカップリング効果を起こす。
【００１７】
しかし、一般的なメモリセルプログラミング方法では、後でプログラミングされるビット（例えば、２番目のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差が、初期にプログラミングされるビット（例えば、最初のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差より大きい。したがって、一般的なメモリセルプログラミング方法では、特定のメモリセルをプログラミングするための臨界電圧変化が周辺のメモリセルの臨界電圧を変化させるカップリング効果が問題となる。したがって、かかるカップリング効果を低下させる方案が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が解決しようする課題は、後でプログラミングされるビットのプログラミングに利用される臨界電圧差が小さいメモリセルプログラミング方法を提供するところにある。
【課題を解決するための手段】
【００１９】
前記課題を解決するための本発明によるメモリセルプログラミング方法は、複数個の臨界電圧を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法である。本発明によるメモリセルプログラミング方法は、順次に行われる第１ないし第ｎプログラミングステップを含む。第１ないし第ｎプログラミングステップは、複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングする。第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより小さい。
【００２０】
第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、順次に減少する。
【００２１】
第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより大きい。第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち最も大きい。
【００２２】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルでありうる。前記メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルでありうる。前記メモリセルは、臨界電圧を基準として区分される２ｎ個の臨界電圧分布を有する。
【００２３】
本発明の実施形態によるメモリセルプログラミング方法は、順次に行われる第１ないし第ｎプログラミングステップを含む。第１ないし第ｎプログラミングステップは、複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングする。
【００２４】
第１プログラミングステップは、複数個の臨界電圧分布の中間に位置する第１中間臨界電圧分布、及び複数個の臨界電圧分布のうち最も低い臨界電圧分布を利用して第１ビットをプログラミングする。第２プログラミングステップは、第１ビットが最も低い臨界電圧分布でプログラミングされた場合、最も低い臨界電圧分布と第１中間臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第２中間臨界電圧分布、及び最も低い臨界電圧分布を利用して第２ビットをプログラミングする。また、第２プログラミングステップは、第１ビットが第１中間臨界電圧分布でプログラミングされた場合、第１中間臨界電圧分布と最も高い臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第３重間臨界電圧分布、及び第１中間臨界電圧分布を利用して第２ビットをプログラミングする。
【００２５】
本発明の他の面によるメモリセルプログラミング方法は、第１ないし第ｎプログラミングステップを含む。第１プログラミングステップは、第１臨界電圧分布及び第１／２×２ｎ＋１臨界電圧分布を利用して、データの最初のビットをプログラミングする。第２プログラミングステップは、第１臨界電圧分布、第１／２２×２ｎ＋１臨界電圧分布、第２／２２×２ｎ＋１臨界電圧分布、及び第３／２２×２ｎ＋１臨界電圧分布を利用して、データの２番目のビットをプログラミングする。第ｉ（ｉは、２より大きく、ｎより小さい自然数）プログラミングステップは、第１臨界電圧分布、第１／２ｉ×２ｎ＋１臨界電圧分布、第２／２ｉ×２ｎ＋１臨界電圧分布、…、及び第（２ｉ−１）／２ｉ×２ｎ＋１臨界電圧分布を利用して、データのｎ番目のビットをプログラミングする。第ｎプログラミングステップは、第１臨界電圧分布、第１／２ｎ×２ｎ＋１臨界電圧分布、第２／２ｎ×２ｎ＋１臨界電圧分布、…、及び第（２ｎ−１）／２２×２ｎ＋１臨界電圧分布を利用して、データのｎ番目のビットをプログラミングする。
【発明の効果】
【００２６】
本発明によるメモリセルプログラミング方法は、後でプログラミングされるビットのプログラミングに利用される臨界電圧差を小さくする。したがって、特定のメモリセルをプログラミングするための臨界電圧変化が周辺のメモリセルの臨界電圧を変化させるカップリング効果を低下させる。
【発明を実施するための最良の形態】
【００２７】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２８】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２９】
本発明によるメモリセルプログラミング方法は、複数個の臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法である。
【００３０】
本発明によるメモリセルプログラミング方法は、順次に行われる第１ないし第ｎプログラミングステップを含む。第１ないし第ｎプログラミングステップは、複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングする。第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより小さい。
【００３１】
第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、順次に減少する。すなわち、第１プログラミングステップで利用される臨界電圧差が最も大きく、第ｎプログラミングステップで利用される臨界電圧差が最も小さい。
【００３２】
第１ないし第ｎプログラミングステップのうち、第ｉ（ｉは、１より大きく、ｎ以下である自然数）プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、ｊ（ｊは、１より大きく、ｉより小さい自然数）プログラミングステップで利用される臨界電圧分布間の臨界電圧差より小さいか、または同じである。すなわち、後で行われるプログラミングステップで利用される臨界電圧差が、以前に行われるプログラミングステップで利用される臨界電圧差より小さいか、または同じである。
【００３３】
第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち最も小さい。第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎ−１プログラミングステップで利用される臨界電圧分布間の臨界電圧差より小さいか、または臨界電圧差と同じである。
【００３４】
第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、残りのプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち少なくとも一つより大きい。第１プログラミングステップで利用される臨界電圧分布間の臨界電圧差は、第１ないし第ｎプログラミングステップで利用される臨界電圧分布間の臨界電圧差のうち最も大きい。
【００３５】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルでありうる。前記メモリセルは、ｎビットのデータが保存されるマルチレベルフラッシュメモリセルでありうる。前記メモリセルは、臨界電圧を基準として区分される２ｎ個の臨界電圧分布を有する。
【００３６】
説明の便宜のために、以下では、一つのメモリセルは、１６個の臨界電圧分布を有し、一つのメモリセルに４ビットのデータをプログラミングすると仮定して本発明を説明する。しかし、本発明の範囲が１６個の臨界電圧分布と４ビットのデータとに限定されないのは、当業者ならば理解できるであろう。
【００３７】
図５は、本発明の実施形態によるメモリセルプログラミング方法を説明する図面である。前述したように、以下では、ｎ＝４と仮定し、図５を参照して本発明の実施形態によるメモリセルプログラミング方法を説明する。また、図５において、最も低い臨界電圧分布を第１臨界電圧分布といい、最も高い臨界電圧分布を第１６臨界電圧分布という。また、図５には、それぞれの臨界電圧分布の上段にそれに対応するコードが示されているが、かかるコードは、単純な例示だけであり、他のコードが利用されることもある。
【００３８】
本発明の実施形態によるメモリセルプログラミング方法は、順次に行われる第１ないし第ｎプログラミングステップを含む。第１ないし第ｎプログラミングステップは、複数個の臨界電圧分布を利用して第１ないし第ｎビットをそれぞれプログラミングする。
【００３９】
第１プログラミングステップは、複数個の臨界電圧分布の中間に位置する第１中間臨界電圧分布、及び複数個の臨界電圧分布のうち最も低い臨界電圧分布を利用して第１ビットをプログラミングする。例えば、図５に示すように、第１中間臨界電圧分布は、第９臨界電圧分布であり、最も低い臨界電圧分布は、第１臨界電圧分布である。すなわち、第１プログラミングステップは、第１臨界電圧分布と第９臨界電圧分布とを利用して第１ビットをプログラミングできる。
【００４０】
第２プログラミングステップは、第１ビットが最も低い臨界電圧分布でプログラミングされた場合、最も低い臨界電圧分布と第１中間臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第２中間臨界電圧分布、及び最も低い臨界電圧分布を利用して第２ビットをプログラミングする。また、第２プログラミングステップは、第１ビットが第１中間臨界電圧分布でプログラミングされた場合、第１中間臨界電圧分布と最も高い臨界電圧分布との間に位置する臨界電圧分布の中間に位置する第３中間臨界電圧分布、及び第１中間臨界電圧分布を利用して第２ビットをプログラミングする。例えば、図５に示すように、第２中間臨界電圧分布は、第５臨界電圧分布であり、第３中間臨界電圧分布は、第１３臨界電圧分布である。すなわち、第２プログラミングステップは、第１ビットが第１臨界電圧分布でプログラミングされた場合に、第１臨界電圧分布と第５臨界電圧分布とを利用して第２ビットをプログラミングできる。また、第１ビットが第９臨界電圧分布でプログラミングされた場合に、第９臨界電圧分布と第１３臨界電圧分布とを利用して第２ビットをプログラミングできる。
【００４１】
かかる方式により、第３プログラミングステップと第４プログラミングステップとを行える。例えば、図５に示すように、第３プログラミングステップは、第１臨界電圧分布と第３臨界電圧分布とを利用するか、または第５臨界電圧分布と第７臨界電圧分布とを利用するか、または第９臨界電圧分布と第１１臨界電圧分布とを利用するか、または第１３臨界電圧分布と第１５臨界電圧分布とを利用して、第３ビットをプログラミングできる。また、第４プログラミングステップは、第１臨界電圧分布と第２臨界電圧分布とを利用するか、または第３臨界電圧分布と第４臨界電圧分布とを利用するか、または第５臨界電圧分布と第６臨界電圧分布とを利用するか、または第７臨界電圧分布と第８臨界電圧分布とを利用するか、または第９臨界電圧分布と第１０臨界電圧分布とを利用するか、または第１１臨界電圧分布と第１２臨界電圧分布とを利用するか、または第１３臨界電圧分布と第１４臨界電圧分布とを利用するか、または第１５臨界電圧分布と第１６臨界電圧分布とを利用して、第４ビットをプログラミングできる。
【００４２】
このように、本発明の実施形態によるメモリセルプログラミング方法は、後でプログラミングされるビット（例えば、四番目のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差を小さくする。例えば、最初のビットプログラミングに利用される第１臨界電圧分布と第９臨界電圧分布との臨界電圧差より、四番目のビットプログラミングに利用される第１臨界電圧分布と第２臨界電圧分布との臨界電圧差がさらに小さい。また、三番目のビットプログラミングに利用される第１臨界電圧分布と第３臨界電圧分布との臨界電圧差より、四番目のビットプログラミングに利用される第１臨界電圧分布と第２臨界電圧分布との臨界電圧差がさらに小さい。これにより、特定のメモリセルをプログラミングするための臨界電圧変化が周辺のメモリセルの臨界電圧を変化させるカップリング効果を低下させる。
【００４３】
さらに説明すれば、一般的なメモリセルプログラミング方法では、後でプログラミングされるビット（例えば、２番目のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差が、初期にプログラミングされるビット（例えば、最初のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差より大きい。一方、本発明の実施形態によるメモリセルプログラミング方法では、後でプログラミングされるビット（例えば、２番目のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差が、初期にプログラミングされるビット（例えば、最初のビット）のプログラミングに利用される臨界電圧分布間の臨界電圧差より小さい。これにより、本発明の実施形態によるメモリセルプログラミング方法では、プログラミングが進められるほど臨界電圧変化によるカップリング効果が低下する。
【００４４】
本発明の実施形態によるメモリセルプログラミング方法において、各ビットプログラミングに利用される臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを有しうる。図５を参照してさらに説明すれば、最も低い臨界電圧分布（例えば、第１臨界電圧分布）と第１中間臨界電圧分布（例えば、第９臨界電圧分布）との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第１ないし第８臨界電圧分布は、最初のビットが‘１’であるコードを有する。また、第１中間臨界電圧分布と最も高い臨界電圧分布との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第９ないし第１６臨界電圧分布は、最初のビットが‘０’であるコードを有する。
【００４５】
また、最も低い臨界電圧分布（例えば、第１臨界電圧分布）と第２中間臨界電圧分布（例えば、第５臨界電圧分布）との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第１ないし第４臨界電圧分布は、最初及び２番目のビットが‘１１’であるコードを有する。また、第２中間臨界電圧分布（例えば、第５臨界電圧分布）と第１中間臨界電圧分布（例えば、第９臨界電圧分布）との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第５ないし第８臨界電圧分布は、最初及び２番目のビットが‘１０’であるコードを有する。また、第１中間臨界電圧分布（例えば、第９臨界電圧分布）と第３中間臨界電圧分布（例えば、第１３臨界電圧分布）との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第９ないし第１３臨界電圧分布は、最初及び２番目のビットが‘０１’であるコードを有する。また、第３中間臨界電圧分布（例えば、第１３臨界電圧分布）と最も高い臨界電圧分布（例えば、第１６臨界電圧分布）との間に位置する臨界電圧分布に対応するコードは、少なくとも一つの共通のビットを含む。例えば、第１３ないし第１６臨界電圧分布は、最初及び２番目のビットが‘００’であるコードを有する。
【００４６】
図６は、本発明の第１比較例によるメモリセルプログラミング方法を説明する図面である。
【００４７】
図７は、本発明の第２比較例によるメモリセルプログラミング方法を説明する図面である。
【００４８】
図８は、本発明の第３比較例によるメモリセルプログラミング方法を説明する図面である。
【００４９】
図６ないし図８に示すように、本発明の比較例によるメモリセルプログラミング方法は、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）からＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）まで順次にデータを保存する。これにより、後でプログラミングされるＭＳＢのプログラミングに利用される臨界電圧分布間の臨界電圧差が、初期にプログラミングされるＬＳＢのプログラミングに利用される臨界電圧分布間の臨界電圧差より大きい。
【００５０】
図９は、本発明によるメモリセルプログラミング方法と本発明の第１ないし第３比較例によるメモリセルプログラミング方法とのプログラミング時間及び読み取り時間を示す図面である。
【００５１】
図９に示すように、本発明の実施形態によるメモリセルプログラミング方法と本発明の比較例によるメモリセルプログラミング方法とは、同じプログラミング時間を有する。すなわち、本発明の実施形態によるメモリセルプログラミング方法は、プログラミング時間を延長せずに臨界電圧変化によるカップリング効果を低下させる。
【００５２】
本発明の他の面によるメモリセルプログラミング方法は、第１ないし第２ｎ臨界電圧分布を有するメモリセルにｎビットのデータをプログラミングするメモリセルプログラミング方法である。第１ないし第２ｎ臨界電圧分布の臨界電圧は、順次に高くなると仮定する。
【００５３】
本発明の他の面によるメモリセルプログラミング方法は、第１ないし第ｎプログラミングステップを含む。第１プログラミングステップは、第１臨界電圧分布及び第１／２×２ｎ＋１臨界電圧分布を利用して、データの最初のビットをプログラミングする。例えば、ｎ＝４である場合を示す図５を参照すれば、第１プログラミングステップは、第１臨界電圧分布と第９臨界電圧分布とを利用してデータの最初のビットをプログラミングする。
【００５４】
第２プログラミングステップは、第１臨界電圧分布、第１／２２×２ｎ＋１臨界電圧分布、第２／２２×２ｎ＋１臨界電圧分布、及び第３／２２×２ｎ＋１臨界電圧分布を利用して、データの２番目のビットをプログラミングする。第ｉ（ｉは、２より大きく、ｎより小さい自然数）プログラミングステップは、第１臨界電圧分布、第１／２ｉ×２ｎ＋１臨界電圧分布、第２／２ｉ×２ｎ＋１臨界電圧分布、…、及び第（２ｉ−１）／２ｉ×２ｎ＋１臨界電圧分布を利用して、データのｎ番目のビットをプログラミングする。第ｎプログラミングステップは、第１臨界電圧分布、第１／２ｎ×２ｎ＋１臨界電圧分布、第２／２ｎ×２ｎ＋１臨界電圧分布、…、及び第（２ｎ−１）／２２×２ｎ＋１臨界電圧分布を利用して、データのｎ番目のビットをプログラミングする。
【００５５】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００５６】
本発明は、メモリセルプログラミング関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５７】
【図１】不揮発性メモリセルの構造及び動作を説明する図面である。
【図２】不揮発性マルチレベルセルの動作を説明する図面である。
【図３】図２のマルチレベルセルが備える複数個の臨界電圧分布を示す図面である。
【図４】不揮発性メモリ装置を示すブロック図である。
【図５】本発明の実施形態によるメモリセルプログラミング方法を説明する図面である。
【図６】本発明の第１比較例によるメモリセルプログラミング方法を説明する図面である。
【図７】本発明の第２比較例によるメモリセルプログラミング方法を説明する図面である。
【図８】本発明の第３比較例によるメモリセルプログラミング方法を説明する図面である。
【図９】本発明によるメモリセルプログラミング方法と本発明の第１ないし第３比較例によるメモリセルプログラミング方法とのプログラミング時間及び読み取り時間を示す図面である。
【符号の説明】
【００５８】
１  第１臨界電圧分布
２  第２臨界電圧分布
３  第３臨界電圧分布
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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