(57)【要約】【課題】簡単な構成で非破壊解析を困難にする一度限り読み取り可能なメモリデバイスを提供する。【解決手段】アレイ状態に配置される複数のメモリ素子で構成されるメモリデバイスであって、前記複数のメモリ素子（１）の各々は、導電性ナノワイヤ（１１）と、前記導電性ナノワイヤよりも電流密度耐性の低い金属電極（１２）とで構成され、前記導電性ナノワイヤの少なくとも一端が、前記金属電極に接合されて、書き込みまたは読み出し用のパルス電流の印加により断線可能な接合部（１３）を構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
導電性ナノワイヤと、
前記導電性ナノワイヤよりも電流密度耐性の低い金属電極と
で構成され、前記導電性ナノワイヤの少なくとも一端が前記金属電極に接合されて、パルス電流の印加により断線可能な接合部を構成する
ことを特徴とするメモリ素子。
【請求項２】
アレイ状態に配置される複数のメモリ素子で構成されるメモリデバイスであって、前記複数のメモリ素子の各々は、
導電性ナノワイヤと、
前記導電性ナノワイヤよりも電流密度耐性の低い金属電極と
で構成され、前記導電性ナノワイヤの少なくとも一端が、前記金属電極に接合されて、書き込みまたは読み出し用のパルス電流の印加により断線可能な接合部を構成する
ことを特徴とするメモリデバイス。
【請求項３】
前記複数のメモリ素子の各々に接続されるスイッチング回路をさらに含み、前記各メモリ素子の接合部は、対応するスイッチング回路のＯＮ動作により供給される前記パルス電流によって断線する
ことを特徴とする請求項２に記載のメモリデバイス。
【請求項４】
導電性ナノワイヤと、この導電性ナノワイヤよりも電流密度耐性の低い金属電極とで構成されるメモリ素子を複数配置したメモリデバイスの動作方法であって、
前記各メモリ素子において、前記導電性ナノワイヤの少なくとも一端で、前記金属電極と接合する接合部を構成し、
前記複数のメモリ素子のうち、選択されたメモリ素子に書き込み用のパルス電流を印加することによって、前記選択されたメモリ素子の接合部のみを断線させて情報を書き込む
ことを特徴とするメモリデバイスの動作方法。
【請求項５】
前記書き込みされたメモリデバイスのすべてのメモリ素子に読み出し用のパルス電流を印加することによって、前記情報を読み出すと同時に、前記すべてのメモリ素子の接合部を断線させて前記情報を消去する
ことを特徴とする請求項４に記載のメモリデバイスの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、暗号通信に適した一度限り読み出し可能なメモリデバイスと、そのようなメモリデバイスを構成するメモリ素子、およびその動作方法に関する。  
【背景技術】
【０００２】
公開鍵認証による暗号通信において、通信の開始前に、秘密鍵を安全に移送しなければならない場合がある。通常は、別途暗号化された通信や媒体を介して、秘密鍵の受け渡しが行われる。しかし、攻撃者がシステムの脆弱性を突いて移送用の暗号を取得し、移送の途中に介入して、秘密鍵を取得することも起こり得る。この場合、正規の通信者が不正盗用の事実に気付かないまま、情報が攻撃者に漏洩し続けることになる。そのため、情報が第三者に漏出した場合に、正規の通信者にその事実を認識させる技術が必要である。
【０００３】
これを解決する一つの方法は、秘密鍵の移送を量子暗号通信によって行うことである。この方法では、量子（光子）1個につき1ビットの情報を載せた多数の光子を送ることで平分と同じ長さの鍵配布を行う。攻撃者によって秘密鍵が盗まれた場合、その事実が即座に必ず正規の通信者に知られるため、非常に安全である。
【０００４】
しかし量子暗号通信を行うための、光ファイバによる専用の通信設備を構築する必要がある。また、通信が完了するまで受信側が設備を稼働して待機する必要があり、機動性と柔軟性に欠ける。
【０００５】
もう一つの解決法は、書き込みと読み取りが一度だけ可能な媒体を用いることである。そのような媒体は、攻撃者による解析と自由な改変を防止するため、集積回路としてパッケージ化されることが望ましい。ただ、従来のＬＳＩ技術でメモリ素子を作製すると、素子の規模がミクロン程度であるため、記録されている情報をＸ線顕微鏡などで容易に非破壊解析されるおそれがある。
【０００６】
そこで、情報改竄防止を目的とした自己破壊型半導体装置が開発されている（たとえば、特許文献１参照）。この装置は、メモリ回路とメモリ情報の少なくとも一部を破壊する自己破壊回路と、自己破壊を行うための電荷を蓄積するキャパシタと、そのキャパシタに対する電力供給源と、改竄行為の検出回路とを有する。
【０００７】
他方で、ＬＳＩ配線のナノスケールへの微細化要求に応えるため、配線の一部をカーボンナノチューブに置き換えるための研究が行われている。カーボンナノチューブを多層化されたＬＳＩの層間配線ビアに適用する技術や、メモリのビット線、ワード線に適用する技術の他、記憶コアとして、中空芯に金属を挿入したカーボンナノチューブを用いる技術が提案されている（たとえば、特許文献２参照）。この技術では、記憶コアに、電流を流すことでエレクトロマイグレーションを生じ、その一部の元素比率が変化する物質を用いており、この記憶コアを銅電極に接続して、書き込み、読み出しに用いている。
【特許文献１】特開２０００−５８７６０号公報
【特許文献２】特開２００１―２６７５１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の自己破壊型メモリでは、自己破壊回路、キャパシタ、電力供給源のいずれか一つの機能を破壊または停止すれば、解剖によって非破壊解析が可能になってしまう。
【０００９】
一方、ナノテクノロジーを自己破壊型メモリに応用する技術は開発されていない。
【００１０】
そこで、ナノテクノロジーを利用して、より効果的かつ確実に情報の改竄・漏洩を防止することのできる一度限り読み出し可能なメモリデバイスの提供を課題とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、アレイ状に配置された複数のメモリ素子で構成されるメモリデバイスにおいて、各メモリ素子を、導電性ナノワイヤと、この導電性ナノワイヤよりも低い電流密度耐性を有する金属電極とで構成し、前記導電性ナノワイヤの少なくとも一端を前記金属電極に接合する。接合部は、メモリ素子に供給されるパルス電流により断線可能に構成される。接合部の大きさは、たとえば数ｎｍ以下である。
【００１２】
メモリ素子に供給されるパルス電流によって、金属原子がマイグレートして接合部が断線するように、導電性ナノワイヤと金属電極の組合せを選択する。パルス電流が流れることによって接合部が断線すると、メモリ素子の状態がＯＮからＯＦＦへ非可逆的に切り替わる。この現象を書き込みと読み出しの双方に利用する。
【００１３】
具体的には、本発明の第１の側面では、メモリ素子は、導電性ナノワイヤと、前記導電性ナノワイヤよりも電流密度耐性の低い金属電極とで構成され、前記導電性ナノワイヤの少なくとも一端が前記金属電極に接合されて、パルス電流の印加により断線可能な接合部を構成する。
【００１４】
第２の側面では、上述したメモリ素子を複数用いてアレイ状態に配置したメモリデバイスを提供する。複数のメモリ素子の各々は、導電性ナノワイヤと、前記導電性ナノワイヤよりも電流密度耐性の低い金属電極とで構成され、前記導電性ナノワイヤの少なくとも一端が、前記金属電極に接合されて、書き込みまたは読み出し用のパルス電流の印加により断線可能な接合部を構成する。
【００１５】
良好な構成例では、メモリデバイスは、前記複数のメモリ素子の各々に接続されるスイッチング回路をさらに含み、各メモリ素子の接合部は、対応するスイッチング回路のＯＮ動作により供給される前記パルス電流によって断線する。
【００１６】
第３の側面では、導電性ナノワイヤと、この導電性ナノワイヤよりも電流密度耐性の低い金属電極とで構成されるメモリ素子を複数配置したメモリデバイスの動作方法を提供する。この動作方法は、
（ａ）各メモリ素子において、導電性ナノワイヤの少なくとも一端で対応する金属電極と接合する接合部を構成し、
（ｂ）前記複数のメモリ素子のうち、選択されたメモリ素子に書き込み用のパルス電流を印加することによって、前記選択されたメモリ素子の接合部のみを断線させて情報を書き込む、ことを特徴とする。
【００１７】
良好な実施例では、前記書き込みされたメモリデバイスのすべてのメモリ素子に読み出し用のパルス電流を印加することによって、前記情報を読み出すと同時に、前記すべてのメモリ素子の接合部を断線させて前記情報を消去する。
【発明の効果】
【００１８】
上記の構成により、量子暗号通信のような大がかりな設備を必要とせず、どこでも使用可能なメモリデバイスが実現される。このメモリデバイスを媒体として情報を配布する際には、データの受け手は常時待機する必要がない。
【００１９】
素子の規模が微細であることから、通電によらない非破壊解析を困難にできる。また、より低電力で動作可能である。
【００２０】
素子そのものが非破壊解析防止と自己破壊の機能を有するので、別途非破壊解析防止（検出）回路や、自己破壊回路、電力供給減を設置する必要がなく、パッケージデザインの自由度を向上できる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照して、本発明の良好な実施形態を説明する。
【００２２】
図１は、本発明のメモリデバイスの原理を説明するための図である。図１（ａ）は、メモリデバイスを構成するメモリ素子のうち、ＯＮ状態のメモリ素子を、図１（ｂ）はＯＦＦ状態のメモリ素子を描いている。
【００２３】
図１（ａ）に示すように、メモリ素子１は、導電性ナノワイヤ１１と、この導電性ナノワイヤ１１よりも電流密度耐性の低い金属電極１２で構成され、導電性ナノワイヤ１１の少なくとも一端は、金属電極１２に接合されている。導電性ナノワイヤ１１の直径は、たとえば１ｎｍ〜１０ｎｍであるが、導電性ナノワイヤ１１の断面全体で金属電極１２に接合している必要はなく、接合部１３の大きさはたとえば数ｎｍ以下である。
【００２４】
この状態で、メモリ素子１にパルス電流が供給されると、金属電極１２の金属原子がマイグレートして、接合部１３が断線し、図１（ｂ）に示すように断線部１４が発生する。この状態がメモリ素子のＯＦＦ状態である。
【００２５】
金属電極１２と導電性ナノワイヤ１１は、電圧印加により接合部が断線するように材料の組み合わせが選択されている。導電性ナノワイヤ１１は、たとえばカーボンナノチューブまたはカーボンナノファイバであり、金属電極１２は銅（Ｃｕ）電極である。
【００２６】
非破壊解析を防止するため、メモリ素子１の動作電圧は低いほど望ましい。そのためには、導電性ナノワイヤ１１は直径が小さく、かつ電気伝導度の高いものが望ましい。これらの要請から、カーボンナノチューブあるいはカーボンナノファイバを導電性ナノワイヤ１１として用いる。特に小さい直径・高い電気伝導度・高い電流密度耐性を特徴とするカーボンナノチューブを用いることが、より望ましい。カーボンナノチューブとしては、単層金属カーボンナノチューブまたは多層（金属）カーボンナノチューブのいずれを用いてもよい。カーボンナノチューブは界面領域が小さいので、低電流でも接合部において高電流密度が実現される。そのため、カーボンナノチューブの本数は少ない方が好ましい。接合部に高密度の電流を流すためには、直径の小さい単層金属ナノチューブが望ましい。
【００２７】
金属電極１２は、電圧印加に伴って電流が流れる際に、導電性ナノワイヤ１１との接合部１３で容易にマイグレーションを起こす金属で形成されることが望ましい。この要請から、銅（Ｃｕ）を電極として用いるのが望ましい。
【００２８】
このような組み合わせにより、電圧の印加でナノ秒程度のパルス電流が流れ、メモリの状態がＯＮからＯＦＦに非可逆的に切り替わる。この現象を、書き込みと読み出しの両方で利用することができる。パルス電流の長さは、ギガヘルツの周波数で動作するＬＳＩにおける１周期と同程度である。破壊に要する電流導通時間が各メモリ素子１でばらついていても、その中の少なくとも一つが一周期分の電流導通でＯＦＦになれば、記憶させるデータの冗長暗号化を併用することにより、情報漏洩を検出することが出来る。
【００２９】
なお、図１の構成では、導電性ナノワイヤ１１の一端のみが金属電極１２に接続されているが、素子の解剖による非破壊測定の防止の観点からは、導電性ナノワイヤ１１の両端を一対の金属電極に接続する構成とするのが、より好ましい。
【００３０】
図２〜図６は、図１のメモリ素子を複数配置したメモリ素子アレイの構造と、その動作過程を示す模式図である。メモリデバイスを構成するメモリ素子アレイ１０は、アレイ状に配置される複数のメモリ素子１と、各メモリ素子に配線２を介して直列接続されるスイッチング回路３を含む。図２では、メモリ素子アレイ１０は、初期状態であり、すべてのメモリ素子１がＯＮ状態である。一方、メモリ素子１に接続されるスイッチング回路３は、すべてＯＦＦ状態である（スイッチング回路３OFF）。スイッチング回路３の他端は、図示しない電力端子に接続されている。
【００３１】
図３は、書き込み時の状態を示す。ＯＦＦにすべきメモリ素子１に接続するスイッチング回路３をＯＮにして（スイッチング回路３ON）、電流５を流す。
【００３２】
図４は、電流の印加により書き込み（記録）がなされたメモリ状態を示す。ＯＮ状態のメモリ素子１とＯＦＦ状態のメモリ素子１OFFのアレイとして、データが記録される。
【００３３】
図５は、メモリデバイスの読み出し操作を示す図である。読み出し時には、すべてのメモリ素子１に接続するスイッチング回路３をＯＮにする（スイッチング回路３ON）。そうすると、ＯＮ状態にあったメモリ素子１だけが通電し、データが取得できる。
【００３４】
この読み出し動作の結果、図６に示すように、すべてのメモリ素子１がＯＦＦになり（メモリ素子１OFF）、データが消去される。一度読み取りが行われると、それ以上、同じデータを読み取ることができなくなるので、必ず正規の鍵取得者に漏洩の事実が認識される。
【実施例１】
【００３５】
図７は、実施例１のメモリ素子２０Ａの構成を示す概略断面図である。実施例１では、ＣＶＤ法により作製された１以上のカーボンナノチューブ２７と、銅（Ｃｕ）の上部電極２９および下部電極２２により、メモリ素子２０を構成している。カーボンナノチューブ２７の一端側で、Ｃｕ上部電極２９との接合部３０を構成する。１以上のカーボンナノチューブ２７の周囲の空間は、樹脂２８で充填されている。
【００３６】
このようなメモリ素子２０Ａの作製手順は、基板２１上にＣｕ膜、Ｔａ膜、Ｔｉ膜をこの順で積層し、パターニングして、Ｃｕ下部電極２２、Ｔａバリア層２３、Ｔｉ薄膜層２４をそれぞれ形成する。全面に絶縁膜２５を形成し、絶縁膜２５の所定の個所に、Ｃｕ下部電極２２上のＴｉ薄膜層２４に到達するビア穴３２を形成する。図７の例では、ビア穴３２の直径は、３００ｎｍ、高さは５００ｎｍである。ビア穴３２の中に、コバルト（Ｃｏ）触媒微粒子２６を配置する。アセチレン等の原料ガスを供給して、ＣＶＤ成長により、直径が１０ｎｍの多層カーボンナノチューブ２７を１本以上形成する。このとき、断線を確実にするために、カーボンナノチューブ２７の密度は、低い方が望ましい。多層カーボンナノチューブ２７が絶縁膜２５を超える長さに成長したら、成長を止め、ビア穴３２を樹脂２８で充填する。その後、研磨により、カーボンナノチューブ２７の上端が絶縁膜２５の上端に揃うように、平坦化する。これにより、カーボンナノチューブ２７の上端が露出する。平坦化された絶縁膜２５および樹脂２８上に、Ｃｕ上部電極２９を形成する。
【００３７】
図７の例では、接合部３０は、カーボンナノチューブ２７とＣｕ上部電極２９の間に形成されており、通電に伴う断線は、この接合部３０で起こる。すなわち、図８に示すように、初期状態では、すべてのメモリ素子２０がＯＮ状態であり、接合部３０でカーボンナノチューブ２７の一端がＣｕ上部電極２９と物理的に接続されている。書き込み用の通電後は、あるいは読み出し用の通電後は、Ｃｕ原子のマイグレーションにより、接合部３０で断線が起きる。Ｃｕは、１ＭＡ／ｃｍ2以上の電流密度でマイグレーションを起こすため、７８５ｎＡ以上の電流を流すことにより、接合部３０の断線が起きる。
【００３８】
カーボンナノチューブの電流密度耐性はＣｕの電流密度耐性の１０００倍であり、バリスティック伝導度が６．４５ｋΩであることから、カーボンナノチューブ２７を１本擁するメモリ素子２０に対しては、５ｍＶ以上５Ｖ以下の電圧をかけることで、ナノ秒パルス電流が流れ、それに伴う断線が接合部３０で起こる。カーボンナノチューブ２７を複数本擁するメモリ素子２０に印加する電圧の閾値は、カーボンナノチューブ２７の本数に比例する。
【００３９】
実施例１では、導電性ナノワイヤ１１として直径１０ｎｍの多層カーボンナノチューブ２７を用いたが、この例に限定されることはなく、直径の異なる多層カーボンナノチューブまたは単層金属カーボンナノチューブまたはカーボンナノファイバで置き換えることが可能である。ただし、カーボンナノファイバは生産効率と垂直配向性に優れるが、直径の小ささ・電気伝導度・電流密度耐性においてカーボンナノチューブに劣る。断線を起こす電流・電圧の閾値は、当該ナノワイヤの直径に比例する。
【００４０】
実施例１で採用したＣＶＤ法によるカーボンナノチューブの形成法は、制御性が良く、大量生産に有利な方法である。ただし、単層金属カーボンナノチューブと単層半導体カーボンナノチューブを作り分けることは困難である。この理由から、実施例１で示したメモリ素子の構造においては、多層カーボンナノチューブ２７を利用することが望ましい。
【実施例２】
【００４１】
図９は、実施例２のメモリ素子２０Ｂの概略断面図である。実施例２では、カーボンナノチューブ３７の両端で、Ｃｕ上部電極２９とＣｕ下部電極２２の各々と接合部３０，３１を形成する。作製方法として、アーク放電法やレーザーアブレーション法で、直径１ｎｍのカーボンナノチューブ３７を成長し、電気泳動法で、カーボンナノチューブ３７を導入してＣｕ下部電極２２に接続させる。
【００４２】
より具体的には、基板２１上にＣｕ下部電極２２を形成し、全面を絶縁膜２５で覆う。絶縁膜２５に、Ｃｕ下部電２２に到達するように、直径３００ｎｍ、高さ５００ｎｍのビア穴３２を形成し、その中に、別途作製した単層金属カーボンナノチューブ３７を電気泳動法により導入する。ビア穴３２を樹脂２８で充填し、カーボンナノチューブ３７の上端が絶縁膜２５の上端に揃うように研磨して、平坦化する。平坦化された絶縁膜２５および樹脂２８上に、Ｃｕ上部電極２９を形成する。
【００４３】
電気泳動法は、例えばアルコール等の分極率の高い分散液にカーボンナノチューブ３７を分散させ、電圧２Ｖ、周波数１ＭＨｚの不均一交流電圧を印加し、電気泳動によってカーボンナノチューブ３７をビア穴３２に導入する。この電気泳動法の詳細については、Y. Miyata, K. Kobayashi, K. Matsushige, and H. Yamada, Jpn. J. Appli. Phys, 44, pp. 1633-1636 (2005)を参照されたい。電気泳動でカーボンナノチューブ３７を導入する際の配向制御性は、ＣＶＤ法に比べて不利になるが、例えば厚さ１．５μｍの絶縁膜２５を堆積して深いビア穴３２を形成し、１μｍ長のカーボンナノチューブ３７を導入して樹脂２８で充填した後、絶縁膜２５の厚みが５００ｎｍになるまで研磨することで改善可能である。
【００４４】
通電に伴う断線は、カーボンナノチューブ３７とＣｕ上部電極２９の接合部３０、あるいはカーボンナノチューブ３７とＣｕ下部電極２２の接合部３１で起こる。
【００４５】
カーボンナノチューブ３７がビア穴３２に対して垂直配向していると仮定すると、カーボンナノチューブ３７を１本擁するメモリ素子２０Ｂに対しては、５０μＶの電圧をかけることで、７．８５ｎＡのナノ秒パルス電流が流れ、それに伴う断線が起こる。
【００４６】
実施例２では、導電性ナノワイヤ１１として直径１ｎｍの単層金属カーボンナノチューブ３７を用いたが、これに限定されることはなく、直径の異なる単層金属カーボンナノチューブまたは多層カーボンナノチューブまたはカーボンナノファイバで置き換えることが可能である。この場合、断線を起こす電流・電圧の閾値は、実施例１と同様に、ナノワイヤの直径に比例する。
【００４７】
実施例２で用いたアーク放電法やレーザーアブレーション法は、大量生産には不利であるが、結晶性の良いカーボンナノチューブを生成できる点で優れている。アーク放電法では、単層ナノチューブと多層ナノチューブの両方が生成される。レーザーアブレーション法では、単層ナノチューブのみが生成される。生成されたカーボンナノチューブのうち、多層ナノチューブまたは単層金属ナノチューブを用いてメモリ素子２０Ｂを作製する。
【００４８】
この方法では特に、生成したカーボンナノチューブを過酸化水素水中で熱処理することにより、半導体ナノチューブのみを酸化して、金属ナノチューブを抽出した後でビア穴３２に導入することが可能なので、単層金属ナノチューブを用いたメモリ素子の作製に有利である。半導体ナノチューブのみの酸化については、Y. Miyata, Y. Maniwa, and H. Kataura, J. Phys, Chem. B. 110, pp. 25-29 (2006)を参照されたい。また、下部電極２２上に直接カーボンナノチューブ３７を接続させるため、実施例１と比較して非破壊測定防止にとって、より有利なメモリ素子を作製できる。
【００４９】
以上の説明に対し、以下の付記を開示する。  
（付記１）導電性ナノワイヤと、
前記導電性ナノワイヤよりも電流密度耐性の低い金属電極と
で構成され、前記導電性ナノワイヤの少なくとも一端が前記金属電極に接合されて、パルス電流の印加により断線可能な接合部を構成することを特徴とするメモリ素子。
（付記２）前記接合部での接合と断線とによって情報を表わすことを特徴とする付記１に記載のメモリ素子。
（付記３）前記接合部の大きさは数ｎｍ以下であることを特徴とする付記１に記載のメモリ素子。
（付記４）アレイ状態に配置される複数のメモリ素子で構成されるメモリデバイスであって、前記複数のメモリ素子の各々は、
導電性ナノワイヤと、
前記導電性ナノワイヤよりも電流密度耐性の低い金属電極と
で構成され、前記導電性ナノワイヤの少なくとも一端が、前記金属電極に接合されて、書き込みまたは読み出し用のパルス電流の印加により断線可能な接合部を構成する
ことを特徴とするメモリデバイス。
（付記５）前記複数のメモリ素子の各々に接続されるスイッチング回路をさらに含み、前記各メモリ素子の接合部は、対応するスイッチング回路のＯＮ動作により供給される前記パルス電流によって断線することを特徴とする付記４に記載のメモリデバイス。
（付記６）
前記複数のメモリ素子のうち、前記書き込み用のパルス電流の供給により断線したメモリ素子と、前記書き込み用のパルス電流の供給を受けずに接合しているメモリ素子とで、情報を表わすことを特徴とする付記４に記載のメモリデバイス。
（付記７）
前記接合部は、前記読み出し用のパルス電流の印加により、すべてのメモリ素子で断線するように構成されることを特徴とする付記６に記載のメモリデバイス。
（付記８）導電性ナノワイヤと、この導電性ナノワイヤよりも電流密度耐性の低い金属電極とで構成されるメモリ素子を複数配置したメモリデバイスの動作方法であって、
前記各メモリ素子において、前記導電性ナノワイヤの少なくとも一端で、前記金属電極と接合する接合部を構成し、
前記複数のメモリ素子のうち、選択されたメモリ素子に書き込み用のパルス電流を印加することによって、前記選択されたメモリ素子の接合部のみを断線させて情報を書き込む
ことを特徴とするメモリデバイスの動作方法。
（付記９）前記書き込みされたメモリデバイスのすべてのメモリ素子に読み出し用のパルス電流を印加することによって、前記情報を読み出すと同時に、前記すべてのメモリ素子の接合部を断線させて前記情報を消去する
ことを特徴とする付記８に記載のメモリデバイスの動作方法。
（付記１０）前記書き込み用および読み出し用のパルス電流は、ナノ秒程度のパルス電流であることを特徴とする付記７または８に記載のメモリデバイスの動作方法。
（付記１１）前記書き込み用および読み出し用のパルス電流の印加によって、前記メモリ素子の状態がＯＮ状態からＯＦＦ状態へ非可逆的に切り替えることを特徴とする付記８または９に記載のメモリデバイスの動作方法。
【図面の簡単な説明】
【００５０】
【図１】本発明の一実施形態に係るメモリ素子の原理を説明するための図である。
【図２】図１のメモリ素子を複数配置したメモリ素子アレイの初期状態を示す図である。
【図３】図２のメモリ素子アレイでの書き込み動作を説明するための図である。
【図４】図３の書き込みの結果、記録されたビットの例を示す図である。
【図５】図３のメモリ素子アレイの読み出し動作を説明するための図である。
【図６】読み出し後のメモリ素子アレイの状態を示す図である。
【図７】ＣＶＤ法により作製される実施例１のメモリ素子の概略断面図である。
【図８】導通前と導通後のメモリ素子の接合部の様子を示す概略図である。
【図９】電気泳動法により作製される実施例２のメモリ素子の概略断面図である。
【符号の説明】
【００５１】
１、２０Ａ、２０Ｂ  メモリ素子
２  配線
３  スイッチング回路
５  パルス電流
１０  メモリ素子アレイ
１１  導電性ナノワイヤ
１２、２２、２９  金属電極
１３、３０、３１  接合部
１４  断線部分
２６  触媒微粒子
２７、３７  カーボンナノチューブ
２８  樹脂
３２  ビア穴
【図１】
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【図２】
2008091549.tif 000004
【図３】
2008091549.tif 000005
【図４】
2008091549.tif 000006
【図５】
2008091549.tif 000007
【図６】
2008091549.tif 000008
【図７】
2008091549.tif 000009
【図８】
2008091549.tif 000010
【図９】
2008091549.tif 000011