(57)【要約】【課題】ローリングシャッタ方式の撮像素子において、蓄積電荷の読み出しタイミング及びリセットタイミングのフレキシブルな制御を行うのに好適なアドレス生成装置及び撮像素子を提供する。【解決手段】撮像素子１００を、蓄積電荷の読出処理及びリセット処理の処理対象となるセンサセルのライン位置を示す複数のアドレスを、１水平期間において時分割で生成する読出・リセットラインアドレス生成部１３と、選択ラインのセンサセルを駆動する信号を発生する駆動パルス発生器１４と、センサセルアレイ１５と、読み出した電荷から構成される画像信号データをライン単位で出力する水平転送部１６とを含んだ構成とし、読出・リセットラインアドレス生成部１３を、前記時分割数と同数の選択ラインアドレス生成回路を含み、該生成回路をそれぞれ独立に制御できる構成とした。【選択図】図１
2008288946.tif 000002
【特許請求の範囲】
【請求項１】
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列され
た構成の光電変換部とローリングシャッタ機能とを備えた撮像素子における、蓄積電荷の
読出処理及び蓄積電荷のリセット処理の各処理対象となる前記光電変換素子のライン位置
を示すアドレスを生成するアドレス生成装置であって、
前記読出処理及び前記リセット処理の時分割数と少なくとも同数のアドレスカウンタと
、該各アドレスカウンタの動作を独立に制御する制御手段と、前記各アドレスカウンタを
時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記アドレスとしてア
ドレスデコード回路に出力する選択回路と、該選択回路から時分割で入力される前記アド
レスに対応するライン位置の前記光電変換素子をアクティブな状態に変更する信号を出力
するアドレスデコード回路と、を備えることを特徴とするアドレス生成装置。
【請求項２】
前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え
、
前記制御手段は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレス
カウンタを独立に制御することを特徴とする請求項１に記載のアドレス生成装置。
【請求項３】
前記撮像素子は、前記読出処理及び前記リセット処理を各水平期間において時分割で行
うようになっており、
水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基
準カウンタを備え、
前記制御情報は、前記各アドレスカウンタのオフセット値を含み、
前記制御手段は、前記オフセット値と前記基準カウンタのカウント値とが一致したとき
に、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始
させることを特徴とする請求項２に記載のアドレス生成装置。
【請求項４】
前記制御情報は、前記各アドレスカウンタのステップ幅値を含み、
前記制御手段は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作
時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅
でカウントをさせることを特徴とする請求項２又は請求項３に記載のアドレス生成装置。
【請求項５】
前記制御情報は、前記各アドレスカウンタのスタートライン値を含み、
前記制御手段は、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を
設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始さ
せることを特徴とする請求項２乃至請求項４のいずれか１項に記載のアドレス生成装置。
【請求項６】
前記制御情報は、前記各アドレスカウンタのライン幅値を含み、
前記制御手段は、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値
を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最
大カウント値までの範囲内でカウント動作を行わせることを特徴とする請求項５に記載の
アドレス生成装置。
【請求項７】
前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライ
ン幅値を含み、
前記制御手段は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作
時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅
でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を
設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始さ
せ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共
に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値ま
での範囲内でカウント動作を行わせることを特徴とする請求項２又は請求項３に記載のア
ドレス生成装置。
【請求項８】
前記設定されたステップ幅が「２」以上のときに、前記初期値を１ずつ増加させながら
、前記アドレスカウンタに前記カウント動作を連続で繰り返し行わせる初期値加算モード
が設定可能となっており、
前記制御手段は、前記初期値加算モードが設定された前記アドレスカウンタに、前記カ
ウント値が前記最大カウント値を超えない範囲で、前記設定されたステップ幅で繰り返し
前記カウント動作を行わせると共に、各回の前記カウント動作が終了する毎に、該アドレ
スカウンタの前記設定された初期値に１を加算し、前記カウント動作の繰り返し回数値が
前記ステップ幅と同じ値となったときに前記初期値を加算前の値に戻すことを特徴とする
請求項７に記載のアドレス生成装置。
【請求項９】
前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われる
カウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、
前記制御手段は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前
記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作
を連続で繰り返し行わせることを特徴とする請求項６乃至請求項８のいずれか１項に記載
のアドレス生成装置。
【請求項１０】
前記制御情報は、前記各アドレスカウンタのウェイト値を含み、
前記制御手段は、前記ウェイト値に基づき、前記各アドレスカウンタのウェイト用のカ
ウント数であるウェイトカウント数を設定し、前記繰り返しモードが設定された前記アド
レスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に
、該アドレスカウンタに、前記設定したウェイトカウント数をカウントさせると共に、該
ウェイトカウント数をカウントしている間は、該カウント値を無効とする信号を前記アド
レスデコード回路に出力することを特徴とする請求項９に記載のアドレス生成装置。
【請求項１１】
前記リセット処理対象の光電変換素子のライン位置のアドレスを生成する複数のアドレ
スカウンタに対して、これと同数の前記アドレスデコード回路を設け、
前記複数のアドレスデコード回路の出力信号に基づき、前記複数のリセット処理対象の
ライン位置のアドレスを同時にアクティブな状態に変更する信号を出力することを特徴と
する請求項１乃至請求項１０のいずれか１項に記載のアドレス生成装置。
【請求項１２】
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列され
た構成の光電変換部とローリングシャッタ機能とを備えた撮像素子であって、
請求項１乃至請求項１１のいずれか１項に記載のアドレス生成装置と、
前記アドレスデコード回路から出力された信号によってアクティブな状態に変更された
前記読出処理対象の前記光電変換素子から前記蓄積電荷を読み出す読出手段と、
前記アドレスデコード回路から出力される信号によってアクティブな状態に変更された
前記リセット処理対象の前記光電変換素子の蓄積電荷をリセットするリセット手段と、を
備えることを特徴とする撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像素子における蓄積電荷の読出処理又はリセット処理の対象となる光電変
換素子のライン位置を示すアドレスを生成するアドレス生成装置、及び該アドレス生成装
置を備えた撮像素子に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサ（以下、ＣＣＤセン
サという）と、ＣＭＯＳ型のイメージセンサ（以下、ＣＭＯＳセンサという）とがある。
更に、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置
（以下、基板変調型センサという）も提案されている。ＣＭＯＳセンサや基板変調型セン
サ（以下、ＣＭＯＳセンサ等という）は、ＣＣＤセンサよりも消費電力が少なく、プロセ
スコストが低いという利点から、近年開発が進んでいる。
【０００３】
ＣＭＯＳセンサ等においては、光電変換素子であるフォトダイオードに蓄積された電荷
を読み出したり、フォトダイオードに蓄積された電荷をリセットしたりする場合に、１ラ
インずつ処理を行うローリングシャッタモードがある。
ローリングシャッタモードを用いた技術としては、例えば、特許文献１に記載の固体撮
像素子、特許文献２に記載の固体撮像素子のためのタイミングジェネレータなどがある。
【０００４】
特許文献１の固体撮像素子は、Ｖ選択手段が、タイミングジェネレータからのタイミン
グパルスにもとづき動作して、画素部の行を選択し、選択した行に属する画素に対し、タ
イミングＴ１でアドレスパルス（ハイレベル）を出力する。このアドレスパルスは、各画
素においてアドレスゲートに供給され、その結果、アドレスゲートがオンして増幅トラン
ジスタが垂直信号線に接続される。また、Ｖ選択手段は、タイミングＴ２においてリセッ
トパルスを出力し、これによりリセットゲートがオンしてＦＤ（フォトダイオード）部は
電源Ｖｄｄに接続され、ＦＤ部に蓄積している電荷（電子）が排除される。また、Ｖ選択
手段は、選択行と第１シャッタ行と第２シャッタ行を選択し、対応する画素配線を駆動す
る。そして、例えば、第１シャッタ行から第２シャッタ行までの間を５００行とし、第２
シャッタ行から選択行までの間を５行として、出力部から出力される高照度の出力信号と
、低照度の出力信号とを合成して広ダイナミックレンジの画像を生成する。
【０００５】
また、特許文献２に記載の固体撮像素子のためのタイミングジェネレータは、各々垂直
同期信号ＶＤ及び水平同期信号ＨＤのパルスをトリガとしてカウント動作を実行するＶ及
びＨカウンタと、出力パルスの論理レベルの繰り返しパターンを表す時系列データを格納
しておくためのＲＯＭと、Ｖ及びＨカウンタのカウント値がいくつになった時に制御パル
スの論理レベルが遷移すべきかを表すエッジデータを格納しておくためのＲＯＭと、Ｖ及
びＨカウンタのカウント値がエッジデータに一致した時点で制御パルスの論理レベルを遷
移させ、かつ時系列データに基づく出力パルスと制御パルスとの論理演算の結果をタイミ
ングパルスとして出力するためのＶ及びＨコンパレータ並びに組み合わせ論理回路とを設
けた構成をしている。そして、Ｖ及びＨカウンタのカウント値もしくは減算処理された値
を選択ライン行のアドレスとし、任意の値をカウンタのカウント値に加算する処理によっ
て間引き読み出しが実現できるようにしている。また、減算回路の使用／未使用の切替で
スクロール方向を切り替えるローリングシャッタ方式を採用している。
【特許文献１】特開２００３−１９８９４８号公報
【特許文献２】特開２００１−２３８１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１の従来技術においては、シフトレジスタを用いて１行ず
つシフトしながら電荷を読み出すＦＤ部の行を選択するローリングシャッタ方式を用いて
いるため、画素部のうち一部の行のＦＤ部から高速で電荷を読み出したり、任意の行数を
飛び越しながら電荷を読み出したりする特殊な読出タイミングの制御を行うことはできな
かった。
【０００７】
また、上記特許文献２の従来技術においては、読み出しタイミングに対して、リセット
のタイミングが何ら考慮されていないため、間引き読み出しを行った場合に、読み出し画
像の上側と下側では、露光時間が徐々に変わっている画像が読み出されてしまう恐れがあ
る。また、間引き読み出しにおいては、特定の画素に対してだけ繰り返し読出処理を行う
ため、全画面を１行毎に倍速フレームで読み出すインターレース読み出しを実現すること
ができない。
【０００８】
そこで、本発明は、このような従来の技術の有する未解決の課題に着目してなされたも
のであって、ローリングシャッタ方式の撮像素子において、蓄積電荷の読み出しタイミン
グ及びリセットタイミングのフレキシブルな制御を行うのに好適なアドレス生成装置及び
撮像素子を提供することを目的としている。
【課題を解決するための手段】
【０００９】
〔形態１〕  上記目的を達成するために、形態１のアドレス生成装置は、
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列され
た構成の光電変換部とローリングシャッタ機能とを備えた撮像素子における、蓄積電荷の
読出処理及び蓄積電荷のリセット処理の各処理対象となる前記光電変換素子のライン位置
を示すアドレスを生成するアドレス生成装置であって、
前記読出処理及び前記リセット処理の時分割数と少なくとも同数のアドレスカウンタと
、該各アドレスカウンタの動作を独立に制御する制御手段と、前記各アドレスカウンタを
時分割で順次選択し、該選択したアドレスカウンタのカウント値を前記アドレスとしてア
ドレスデコード回路に出力する選択回路と、該選択回路から時分割で入力される前記アド
レスに対応するライン位置の前記光電変換素子をアクティブな状態に変更する信号を出力
するアドレスデコード回路と、を備えることを特徴とする。
【００１０】
このような構成であれば、上記読出処理及び上記リセット処理を時分割で行うときに、
該時分割数と少なくとも同数のアドレスカウンタのカウント動作をそれぞれ独立に制御す
ることで、適切なアドレスを生成し且つ適切なタイミングで該生成したアドレスをデコー
ドすることができる。
例えば、各水平期間をＮ個に時分割して、各アドレスカウンタのカウント動作を独立に
制御し、撮像素子に、各水平期間においてＮ種類の読出処理及びリセット処理を行わせる
ことができるアドレスを時分割で生成し、該生成したアドレスを時分割でデコードするこ
とができる。これにより、撮像素子に、光電変換部の一部の光電変換素子から高速で電荷
を読み出させたり、任意の行数を飛び越しながら電荷を読み出させたり、インターレース
読み出しを行わせたりなど様々な読出処理を実行させることができるという効果が得られ
る。
また、読出処理用のアドレスカウンタと、リセット処理用のアドレスカウンタとをそれ
ぞれ独立に制御することができるので、読み出しのタイミングとリセットのタイミングと
を正確に制御することができるという効果も得られる。
【００１１】
〔形態２〕  更に、形態２のアドレス生成装置は、形態１に記載のアドレス生成装置に
おいて、
前記各アドレスカウンタを制御するための制御情報を取得する制御情報取得手段を備え
、
前記制御手段は、前記制御情報取得手段で取得した制御情報に基づき、前記各アドレス
カウンタを独立に制御することを特徴とする。
このような構成であれば、制御情報を用いて、簡易に各アドレスカウンタに任意のカウ
ント動作を行わせることができるという効果が得られる。
【００１２】
〔形態３〕  更に、形態３のアドレス生成装置は、形態２に記載のアドレス生成装置に
おいて、
前記撮像素子は、前記読出処理及び前記リセット処理を各水平期間において時分割で行
うようになっており、
水平同期信号に基づき生成されたカウンタ更新クロックに基づきカウント動作を行う基
準カウンタを備え、
前記制御情報は、前記各アドレスカウンタのオフセット値を含み、
前記制御手段は、前記オフセット値と前記基準カウンタのカウント値とが一致したとき
に、該一致のタイミングをトリガとして、前記各アドレスカウンタにカウント動作を開始
させることを特徴とする。
【００１３】
このような構成であれば、例えば、水平同期信号そのもの又は該水平同期信号を内部の
動作クロックでサンプリングし直したものなどをトリガとしてカウント動作を行う基準カ
ウンタのカウント値を基準として、各アドレスカウンタのカウント動作の開始タイミング
を制御することができるので、各水平期間において時分割で行われる様々な読出処理に対
して、露光時間の管理を容易に行うことができるという効果が得られる。
【００１４】
〔形態４〕  更に、形態４のアドレス生成装置は、形態２又は３に記載のアドレス生成
装置において、
前記制御情報は、前記各アドレスカウンタのステップ幅値を含み、
前記制御手段は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作
時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅
でカウントをさせることを特徴とする。
【００１５】
このような構成であれば、各アドレスカウンタに、制御情報の１つであるステップ幅値
によって設定されるステップ幅でカウントを行わせることができるので、所望のステップ
幅値が設定されるように制御情報を用意することで、各アドレスカウンタに所望のステッ
プ幅でカウントを行わせることができる。これにより、ステップ幅分の行を間引きしなが
ら電荷の読み出しを行わせることができるので、撮像素子に、電荷の高速読出処理を行わ
せることができるという効果が得られる。
【００１６】
ここで、ステップ幅は、例えば、ステップ幅が「１」であれば、カウント値は１、２、
３、・・・と１ずつ増加し、「２」であれば、１、３、５・・・と２ずつ増加する（アッ
プカウントの場合で且つカウンタの初期値が「１」の場合）。一方、ダウンカウントの場
合は、ステップ幅が「１」であれば、・・・３、２、１と１ずつ減少し、「２」であれば
、・・・５、３、１と２ずつ減少する。つまり、ステップ幅が「ｎ」であれば、アップカ
ウントの場合は、１、１＋ｎ、１＋２ｎ、・・・とカウンタの初期値に対してｎずつ増加
し、ダウンカウントの場合は、・・・１−２ｎ、１−ｎ、１とカウンタの初期値に対して
ｎずつ減少する。
【００１７】
〔形態５〕  更に、形態５のアドレス生成装置は、形態２乃至４のいずれか１に記載の
アドレス生成装置において、
前記制御情報は、前記各アドレスカウンタのスタートライン値を含み、
前記制御手段は、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を
設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始さ
せることを特徴とする。
【００１８】
このような構成であれば、各アドレスカウンタに、制御情報の１つであるスタートライ
ン値によって設定されるアドレスカウンタの初期値からカウントを開始させることができ
るので、所望の初期値が設定されるように制御情報を用意することで、各アドレスカウン
タに所望の初期値からカウントを開始させることができる。これにより、撮像素子に、光
電変換部における任意の位置の光電変換素子から蓄積電荷の読出処理及びリセット処理を
開始させることができるという効果が得られる。
【００１９】
〔形態６〕  更に、形態６のアドレス生成装置は、形態５に記載のアドレス生成装置に
おいて、
前記制御情報は、前記各アドレスカウンタのライン幅値を含み、
前記制御手段は、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値
を設定すると共に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最
大カウント値までの範囲内でカウント動作を行わせることを特徴とする。
【００２０】
このような構成であれば、各アドレスカウンタに、制御情報の１つであるライン幅値に
よって設定される最大カウント値を超えない範囲で、各アドレスカウンタにカウント動作
を行わせることができる。従って、撮像素子に、光電変換部における、初期値から最大カ
ウント値までの各カウント値に対応するライン位置の光電変換素子から構成される領域に
対してのみ蓄積電荷の読出処理及びリセット処理を行わせることができるという効果が得
られる。
【００２１】
〔形態７〕  更に、形態７のアドレス生成装置は、形態２又は３に記載のアドレス生成
装置において、
前記制御情報は、前記各アドレスカウンタのステップ幅値、スタートライン値及びライ
ン幅値を含み、
前記制御手段は、前記ステップ幅値に基づき、前記各アドレスカウンタのカウント動作
時のステップ幅を設定すると共に、前記各アドレスカウンタに、前記設定したステップ幅
でカウントをさせ、前記スタートライン値に基づき、前記各アドレスカウンタの初期値を
設定すると共に、前記各アドレスカウンタのカウントを、前記設定した初期値から開始さ
せ、前記ライン幅値に基づき、前記各アドレスカウンタの最大カウント値を設定すると共
に、前記各アドレスカウンタに、前記設定した初期値から前記設定した最大カウント値ま
での範囲内でカウント動作を行わせることを特徴とする。
このような構成であれば、上記形態４〜６のアドレス生成装置と同等の作用及び効果が
得られる。
【００２２】
〔形態８〕  更に、形態８のアドレス生成装置は、形態７に記載のアドレス生成装置に
おいて、
前記設定されたステップ幅が「２」以上のときに、前記初期値を１ずつ増加させながら
、前記アドレスカウンタに前記カウント動作を連続で繰り返し行わせる初期値加算モード
が設定可能となっており、
前記制御手段は、前記初期値加算モードが設定された前記アドレスカウンタに、前記カ
ウント値が前記最大カウント値を超えない範囲で、前記設定されたステップ幅で繰り返し
前記カウント動作を行わせると共に、各回の前記カウント動作が終了する毎に、該アドレ
スカウンタの前記設定された初期値に１を加算し、カウント動作の繰り返し回数値が前記
ステップ幅と同じ値となったときに前記初期値を加算前の値に戻すことを特徴とする。
【００２３】
このような構成であれば、初期値加算モードが設定されたアドレスカウンタに対して、
初期値を「１」ずつ増加させながら、該増加後の値を新たな初期値として該初期値から最
大カウント値までの範囲内で繰り返しカウント動作を行わせることができるので、撮像素
子に、インターレースの読出処理及びリセット処理を簡易に実行させることができるとい
う効果が得られる。
【００２４】
例えば、光電変換部の１〜１６行の範囲をステップ幅「４」でアップカウントさせた場
合は、１回目のカウント動作のカウント値は「１、５、９、１３」となり、例えば、初期
値を「１」ずつ増加させると、２回目は「２、６、１０、１４」、３回目は「３、７、１
１、１５」、４回目は「４、７、１２、１６」となり、繰り返し回数値が、ステップ幅と
同じ値となるので、現在の初期値を増加前（加算前）の値「１」に戻し、再び、カウント
動作を行う。
【００２５】
〔形態９〕  更に、形態９のアドレス生成装置は、形態６乃至８のいずれか１に記載の
アドレス生成装置において、
前記アドレスカウンタに、前記初期値から前記最大カウント値までの範囲内で行われる
カウント動作を連続で繰り返し行わせる繰り返しモードが設定可能となっており、
前記制御手段は、前記繰り返しモードが設定された前記アドレスカウンタに対して、前
記設定した初期値から前記設定した最大カウント値までの範囲内で行われるカウント動作
を連続で繰り返し行わせることを特徴とする。
【００２６】
このような構成であれば、撮像素子に、初期値から最大カウント値までの各カウント値
に対応するライン位置の光電変換素子から構成される領域に対して、連続で繰り返し蓄積
電荷の読出処理及びリセット処理を行わせることができる。これにより、例えば、撮像素
子が光電変換部の全領域に対して１ラインずつ順に電荷を読み出している間に、該撮像素
子に、光電変換部の一部の領域から複数回連続で電荷を読み出させることができるという
効果が得られる。
【００２７】
〔形態１０〕  更に、形態１０のアドレス生成装置は、形態９に記載のアドレス生成装
置において、
前記制御情報は、前記各アドレスカウンタのウェイト値を含み、
前記制御手段は、前記ウェイト値に基づき、前記各アドレスカウンタのウェイト用のカ
ウント数であるウェイトカウント数を設定し、前記繰り返しモードが設定された前記アド
レスカウンタにおいて、前記繰り返し行われるカウント動作の各回の動作が終了する毎に
、該アドレスカウンタに、前記設定したウェイトカウント数をカウントさせると共に、該
ウェイトカウント数をカウントしている間は、該カウント値を無効とする信号を前記アド
レスデコード回路に出力することを特徴とする。
【００２８】
このような構成であれば、繰り返し行われるカウント動作の各回の間にウェイトを入れ
ることができるので、例えば、任意の行数の領域に対して繰り返し電荷の読出処理を行っ
たときに、フレーム同期をし易くできるという効果が得られる。
【００２９】
〔形態１１〕  更に、形態１１のアドレス生成装置は、形態１乃至１０のいずれか１に
記載のアドレス生成装置において、
前記リセット処理対象の光電変換素子のライン位置のアドレスを生成する複数のアドレ
スカウンタに対して、これと同数の前記アドレスデコード回路を設け、
前記複数のアドレスデコード回路の出力信号に基づき、前記複数のリセット処理対象の
ライン位置のアドレスを同時にアクティブな状態に変更する信号を出力することを特徴と
する。
このような構成であれば、簡易な構成で、撮像素子に複数ラインに対するリセット処理
を同時に行わせることができるという効果が得られる。
【００３０】
〔形態１２〕  一方、上記目的を達成するために、形態１２の撮像素子は、において、
受光した光を電荷に変換して蓄積する複数の光電変換素子がマトリックス状に配列され
た構成の光電変換部とローリングシャッタ機能とを備えた撮像素子であって、
形態１乃至形態１１のいずれか１に記載のアドレス生成装置と、
前記アドレスデコード回路から出力された信号によってアクティブな状態に変更された
前記読出処理対象の前記光電変換素子から前記蓄積電荷を非破壊で読み出す読出手段と、
前記アドレスデコード回路から出力される信号によってアクティブな状態に変更された
前記リセット処理対象の前記光電変換素子の蓄積電荷をリセットするリセット手段と、を
備えることを特徴とする。
【００３１】
このような構成であれば、上記形態１乃至形態１１のいずれか１に記載のアドレス生成
装置からの出力信号によってアクティブな状態に変更された光電変換素子に対して、蓄積
電荷の読出処理及びリセット処理を実行することができるので、上記形態１乃至形態１１
のいずれか１に記載のアドレス生成装置と同等の作用及び効果が得られる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施の形態を図面に基づき説明する。図１〜図１２は、本発明に係るア
ドレス生成装置及び撮像素子の実施の形態を示す図である。
まず、本発明に係る撮像素子の構成を図１に基づき説明する。図１は、本発明に係る撮
像素子１００の構成を示すブロック図である。
撮像素子１００は、ローリングシャッタ方式によって露光時間を制御する撮像素子であ
って、図１に示すように、外部システムコントローラ（不図示）との間でデータの送受信
を行う通信部１０と、システムコントローラからの各種データを記憶するレジスタ１１と
、各部の動作タイミングを制御するタイミング制御部１２と、後述するセンサセルアレイ
１５における蓄積電荷の読出処理及び蓄積電荷のリセット処理の処理対象となるセンサセ
ルのライン位置を示すアドレスを生成する読出・リセットラインアドレス生成部１３と、
読出・リセットラインアドレス生成部１３からの選択信号及びタイミング制御部１２から
の制御信号に基づき、選択ラインのセンサセルを駆動する信号を発生する駆動パルス発生
器１４と、センサセルアレイ１５と、選択ラインのセンサセルから読み出した電荷から構
成される画像信号データ（アナログデータ）をライン単位で出力する水平転送部１６とを
含んで構成される。
【００３３】
通信部１０は、システムコントローラ（不図示）から、読出・リセットラインアドレス
生成部１３におけるアドレスカウンタの動作を制御する制御データなどを受信してレジス
タ１１に記憶する。
タイミング制御部１２は、読出・リセットラインアドレス生成部１３、駆動パルス発生
器１４及び水平転送部１６を駆動する駆動信号（ピクセルクロック、水平同期信号、垂直
同期信号）を生成し、これらの駆動信号を前記各部に出力する。
【００３４】
駆動パルス発生器１４は、読出・リセットラインアドレス生成部１３からの選択信号に
基づき、該選択信号で選択されるセンサセルに蓄積された電荷を読み出す読出処理及び該
センサセルに蓄積された電荷を空にする（リセットする）リセット処理を実行するための
駆動パルス信号を生成し、該生成した駆動パルス信号をセンサセルアレイ１５に出力する
。
【００３５】
センサセルアレイ１５は、ＣＭＯＳを用いて構成された複数のセンサセル（画素）をマ
トリクス状に配設し、各ライン毎のセンサセルに対して、アドレス線、リセット線及び読
出し線が共通に接続され、前記３つの制御線を介して各種駆動パルス信号が各ラインを構
成するセンサセルに送信される。そして、アドレス線及び読出し線が有効になると、該読
出線を介して蓄積電荷を水平転送部１６に転送する構成となっている。
【００３６】
水平転送部１６は、センサセルアレイ１５の選択ラインの各画素から読み出される画素
信号データを、各画素のライン毎にラインメモリ（不図示）に記憶し、該記憶した画素信
号データを出力する。ここで、ラインメモリは、後述する読出処理用の選択ラインアドレ
ス生成回路の数だけ有し、各時分割で行われる読出処理毎に別々のラインメモリを用いて
画素信号データを出力する。
【００３７】
次に、図２及び図３に基づき、読出・リセットラインアドレス生成部１３の内部構成を
説明する。
ここで、図２は、読出・リセットラインアドレス生成部１３の内部構成を示すブロック
図である。また、図３は、時分割セレクタの動作例を示す図である。
読出・リセットラインアドレス生成部１３は、図２に示すように、カウンタ更新クロッ
ク生成部１３０と、基準カウンタ１３１と、選択ラインアドレス生成部１３２と、アドレ
スデコード部１３３とを含んで構成される。
【００３８】
カウンタ更新クロック生成部１３０は、タイミング制御部１２から入力されるピクセル
クロック（ＣＬＫ）、水平同期信号（ＨＳＹＮＣ）に基づき、センサセルアレイ１５の１
ラインのセンサセルの走査周期となるクロックを生成し、これを基準カウンタ１３１及び
選択ラインアドレス生成部１３２の各選択ラインアドレス生成回路（後述）に出力する。
例えば、タイミング制御部１２からの水平同期信号をそのまま出力しても良いし、水平同
期信号を内部の動作クロックでサンプリングし直して新規にカウンタ更新クロックを生成
し出力しても良い。本実施の形態においては、後者の方法を用いることとする。
【００３９】
基準カウンタ１３１は、カウンタ更新クロック生成部１３０から入力されるカウンタ更
新クロックと、タイミング制御部１２から入力されるピクセルクロック及び垂直同期信号
（ＶＳＹＮＣ）とに基づきカウント動作を実行する。具体的に、基準カウンタ１３１は、
センサセルアレイ１５に対する「有効画素ライン数（例えば、１６）＋帰線画素ライン数
（例えば、４）」の範囲（２０）を繰り返しカウントする。
【００４０】
選択ラインアドレス生成部１３２は、１水平期間における、蓄積電荷の読出処理及び蓄
積電荷のリセット処理の時分割数と同数の選択ラインアドレス生成回路を有し、レジスタ
１１に記憶された各種制御データに基づき各選択ラインアドレス生成回路を独立に制御し
、処理対象となるライン位置を示すアドレスを生成する。本実施の形態においては、各水
平期間を４つの期間に均等に時分割する。そのため、選択ラインアドレス生成部１３２は
、選択ラインアドレス生成回路１３２ａ〜１３２ｄの４つの回路を有した構成となってい
る。また、これら４つの回路のうち、少なくとも１つがリセット処理用の回路となり、残
りが読出処理用の回路となる。
【００４１】
アドレスデコード部１３３は、時分割セレクタ１３３ａと、アドレスデコード回路１３
３ｂとを含んで構成される。
時分割セレクタ１３３ａは、選択ラインアドレス生成回路１３２ａ〜１３２ｄを、時分
割に１つずつ選択し、該選択した選択ラインアドレス生成回路で生成されたアドレス（カ
ウント値）を、アドレスデコード回路１３３ｂに出力する。
【００４２】
具体的に、各水平期間における上記４つの期間の各期間において選択する選択ラインア
ドレス生成回路が予め決定されており、時分割セレクタ１３３ａは、この決定内容に基づ
き、各期間に対応する選択ラインアドレス生成回路を順次選択する。例えば、図３に示す
ように、１水平期間を期間Ａ〜Ｄの４つに時分割した場合に、期間Ａで選択ラインアドレ
ス生成回路１３２ａを、期間Ｂで同１３２ｂを、期間Ｃで同１３２ｃを、期間Ｄで同１３
２ｄをそれぞれ選択し、該選択した回路の出力値（アドレス）をアドレスデコード回路１
３３ｂに出力する。従って、１水平期間において、４つのアドレスが時分割でアドレスデ
コード回路１３３ｂに順次出力される。
【００４３】
なお、時分割セレクタ１３３ａの切り替えの制御は、外部からの同期信号を用いて制御
してもよい。また、図示してはいないが、基準カウンタ１３１をデコードして、時分割セ
レクタ１３３ａの切り替え制御信号を生成する方が、回路規模は小さく実現できる。
アドレスデコード回路１３３ｂは、時分割セレクタ１３３ａからアドレス（カウント値
）が入力されると、センサセルアレイ１５における該入力されたアドレスの示すライン位
置のセンサセルを有効（アクティブ）にする選択信号を、駆動パルス発生器１４に出力す
る。
【００４４】
次に、図４に基づき、選択ラインアドレス生成回路１３２ａの内部構成を説明する。
ここで、図４は、アップカウントをする場合の選択ラインアドレス生成回路１３２ａの
内部構成例を示すブロック図である。
選択ラインアドレス生成回路１３２ａは、図４に示すように、比較回路Ａ１３２０と、
制御部１３２１と、初期値生成回路１３２２と、加算回路Ａ１３２３と、セレクタ回路１
３２４と、アドレスカウンタ１３２５と、加算回路Ｂ１３２６と、比較回路Ｂ１３２７と
を含んで構成される。
【００４５】
本実施の形態において、カウンタ更新クロックは、１水平走査期間を１クロックの周期
とするクロックであり、アドレスカウンタ１３２５におけるカウント値の更新は、カウン
タ更新クロックの立上がりエッジで行うものとする。従って、カウンタ更新クロックが「
Ｈｉｇｈ」である期間の規定は必要としない。
ここで、レジスタ１１には、アドレスカウンタ１３２５の制御データとして、各動作モ
ードの設定情報、オフセット値、スタートライン値、ライン幅値、ステップ値、ウェイト
値などが記憶される。これらの情報は、ユーザによって、選択ラインアドレス生成回路１
３２ａ〜１３２ｄのそれぞれに対して設定されるもので、各選択ラインアドレス生成回路
において、アドレスカウンタ１３２５のカウント動作の制御に用いられる。
【００４６】
本実施の形態において、上記動作モードとしては、通常モード、繰り返しモード及び初
期値加算モードがある。これらの詳細については後述する。
オフセット値は、アドレスカウンタ１３２５のカウント動作の開始タイミングを決定す
るために用いられる。
スタートライン値は、アドレスカウンタ１３２５のカウント値の初期値と、カウントを
行うカウント幅（範囲）を設定するための値である。
【００４７】
ライン幅値は、アドレスカウンタ１３２５がカウントを行うカウント幅（範囲）を設定
するための値である。具体的に、スタートライン値とライン幅値とからカウント幅を設定
する。
ステップ値は、アドレスカウンタ１３２５のカウントアップ時のステップ幅を設定する
ための値である。
【００４８】
ウェイト値は、繰り返しモード又は初期値加算モードが設定されているときに、カウン
トの初期値から最大カウント値までの範囲内で行われるカウント動作を繰り返すときの、
各回のカウント動作間にウェイトを入れるための値である。
比較回路Ａ１３２０は、レジスタ１１から取得したオフセット値と、基準カウンタ１３
１のカウント値とを比較する回路であり、オフセット値とカウント値とが一致したときは
このことを通知する信号を制御部１３２１に出力する。
【００４９】
制御部１３２１は、初期値生成回路１３２２、加算回路Ａ１３２３、セレクタ回路１３
２４の動作を制御することで、アドレスカウンタ１３２５のカウント動作を制御する機能
を有している。また、アドレスカウンタ１３２５のカウント動作に応じて、アドレスデコ
ード部１３３に対して選択ラインアドレスの有効／無効を制御する制御信号を出力する機
能を有している。
【００５０】
初期値生成回路１３２２は、レジスタ１１に記憶されたスタートライン値をセレクタ回
路１３２４に出力し、また、初期値加算モードが設定されているときに、レジスタ１１に
記憶されたステップ値に基づき初期値を生成する回路である。
加算回路Ａ１３２３は、アドレスカウンタのカウント値とレジスタ１１に記憶されたス
テップ値とを加算する回路である。
【００５１】
セレクタ回路１３２４は、制御部からの制御信号に応じて、加算回路Ａから入力された
値と、初期値生成回路１３２２から入力された値とのいずれか一方をアドレスカウンタ１
３２５に出力する回路である。
アドレスカウンタ１３２５は、セレクタ回路１３２４から入力された値を、選択ライン
のアドレスとしてアドレスデコード部１３３に出力すると共に、加算回路Ａ１３２３に出
力する機能を有している。
【００５２】
加算回路Ｂ１３２６は、レジスタ１１に記憶されたスタートライン値とライン幅値とを
加算する回路である。
比較回路Ｂ１３２７は、加算回路Ａ１３２３の加算結果Ａと、加算回路Ｂ１３２６の加
算結果Ｂとを比較し、「加算結果Ａ≧加算結果Ｂ」となったことを検出して、これを制御
部１３２１に通知する回路である。
【００５３】
以下、通常モード、繰り返しモード、初期値加算モードにおいて共通の動作を説明する
。
まず、制御部１３２１は、動作の開始を検出すると、「スタート待ち」の状態となり、
この状態において、比較回路Ａ１３２０から、オフセット値と基準カウンタ１３１のカウ
ント値とが一致したことを通知する信号が入力されると、初期値生成回路１３２２に、レ
ジスタ１１から取得したスタートライン値をそのままセレクタ回路１３２４に入力するよ
うに指示信号を出力する。
【００５４】
初期値生成回路１３２２は、指示信号が入力されると、レジスタ１１から取得したスタ
ートライン値をそのままセレクタ回路１３２４に出力する。
更に、制御部１３２１は、初期値生成回路１３２２からセレクタ回路１３２４に入力さ
れたスタートライン値がそのままアドレスカウンタ１３２５に出力されるように、セレク
タ回路１３２４を制御する。具体的に、オフセット値とカウント値とが一致したときに、
そのことを通知する信号をセレクタ回路１３２４に出力する。
【００５５】
これにより、セレクタ回路１３２４は、初期値生成回路１３２２から入力されたスター
トライン値をアドレスカウンタ１３２５に出力し、アドレスカウンタ１３２５において、
スタートライン値がカウント値の初期値として設定される。
更に、制御部１３２１は、アドレスカウンタ１３２５を更新する（カウントアップさせ
る）タイミング（カウンタ更新クロックの立上がりエッジ）で、選択ラインアドレスを有
効とする制御信号をアドレスデコード部１３３に出力すると共に、内部の状態を「カウン
トアップモード」へと変更する。
【００５６】
アドレスデコード部１３３におけるアドレスデコード回路１３３ｂは、制御部１３２１
から選択ラインアドレスを有効にする制御信号を受けたときのみ、時分割セレクタ１３３
ａから入力されるアドレス値を受け付け、該アドレス値に対してデコード処理を行う。デ
コード処理は、具体的に、受け付けたアドレス値の示すライン位置のセンサセルを有効に
する選択信号を、駆動パルス発生器１４に出力する処理となる。駆動パルス発生器１４は
、アドレスデコード回路１３３ｂからの選択信号に基づき、読出処理又はリセット処理の
うち指定された処理に応じたパルス信号をセンサセルアレイ１５に出力する。
【００５７】
また、内部の状態が「カウントアップモード」へと変更されると、加算回路Ａ１３２３
は、アドレスカウンタ１３２５からのカウント値に、レジスタ１１から取得したステップ
値を加算して、該加算結果Ａを、セレクタ回路１３２４及び比較回路Ｂ１３２７に出力す
る。但し、制御部１３２１から「加算禁止」の指示がある場合は、アドレスカウンタ１３
２５から入力されたカウント値を、そのままセレクタ回路１３２４及び比較回路Ｂ１３２
７に出力する。
【００５８】
一方、加算回路Ｂ１３２６は、レジスタ１１から取得したスタートライン値とライン幅
値とを加算し、該加算結果を比較回路Ｂ１３２７に入力する。これにより、加算結果Ｂは
「最大カウント値（最終ラインのアドレス値）＋１」となる。
比較回路Ｂ１３２７は、加算回路Ｂ１３２６から入力された加算結果Ｂと、加算回路Ａ
１３２３から入力された加算結果Ａとを比較し、「加算結果Ａ≧加算結果Ｂ」となったと
きに、制御部１３２１にこのことを通知する信号を出力する。
【００５９】
制御部１３２１は、比較回路Ｂ１３２７から上記通知を受けると、レジスタ１１に記憶
された設定モードに応じた動作を行う。
先述したように、本実施の形態で設定できるモードは、通常モード、繰り返しモード及
び初期値加算モードの３種類となる。
まず、通常モードについて説明する。
【００６０】
通常モードは、繰り返しモード及び初期値加算モードが設定されていない状態を示し、
アドレスカウンタ１３２５に、基準カウンタ１３１とオフセット値とが一致する毎に、上
記「加算結果Ａ≧加算結果Ｂ」が検出されるまでのカウントアップ動作を実行させるモー
ドである。
具体的に、制御部１３２１は、上記「加算結果Ａ≧加算結果Ｂ」が検出されると、カウ
ンタ更新クロックの立上がりエッジで、再び「スタート待ち」状態に戻ると共に、選択ラ
インのアドレスを無効とする制御信号をアドレスデコード部１３３に出力する。
【００６１】
そして、再び、基準カウンタ１３１とオフセット値とが一致する（比較回路Ａ１３２０
から一致の通知を受ける）と、初期値生成回路１３２２に、該初期値生成回路１３２２に
入力されたスタートライン値をそのままセレクタ回路１３２４に入力するように指示信号
を出力し、「加算結果Ａ≧加算結果Ｂ」が検出されるまで、上記同様のカウントアップ動
作を実行させる。
【００６２】
次に、繰り返しモードについて説明する。
繰り返しモードは、アドレスカウンタ１３２５に、初期値から最大カウント値までの範
囲内における、上記「加算結果Ａ≧加算結果Ｂ」となるまでのカウントアップ動作を、連
続で繰り返し実行させるモードである。
具体的に、繰り返しモードが設定されている場合に、制御部１３２１は、比較回路Ｂ１
３２７から「加算結果Ａ≧加算結果Ｂ」の通知を受けると、まず、レジスタ１１からウェ
イト値を取得し、ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次に、
上記同様に、スタートライン値を初期値生成回路１３２２及びセレクタ回路１３２４を介
してアドレスカウンタ１３２５に設定し、該設定した初期値から再びカウント動作を実行
させる。
【００６３】
また、制御部１３２１は、ウェイト動作を開始すると同時に、選択ラインのアドレスを
無効とする制御信号をアドレスデコード部１３３に出力する。なお、ウェイト値が「０」
である場合は、ウェイト動作は省かれて、初期値の設定が行われる。
アドレスデコード部１３３におけるアドレスデコード回路１３３ｂは、制御部１３２１
から選択ラインアドレスを無効にする制御信号を受けると、時分割セレクタ１３３ａから
入力されるアドレス値がどのような値であっても、全ての選択ラインを非アクティブ（無
効）にする動作を実行する。
【００６４】
また、繰り返しモードが設定されている場合に、制御部１３２１は、比較回路Ａ１３２
０からの、オフセット値と基準カウンタ１３１のカウント値との一致が検出されたことを
示す通知を最初の１回目だけ受け付け、以降の通知は無効とする。
次に、初期値加算モードについて説明する。
初期値加算モードは、ステップ幅の値が「２」以上のときに、アドレスカウンタ１３２
５に、繰り返しカウント動作を行わせると共に、ステップ幅の値と繰り返し回数とが一致
するまで、上記比較回路Ｂの比較結果が「加算結果Ａ≧加算結果Ｂ」となるまでのカウン
トアップ動作が行われる毎に、現在のアドレスカウンタ１３２５の初期値に「１」を加算
し、該加算後の値を新たな初期値として次のカウント動作を行わせるモードである。
【００６５】
具体的に、初期値加算モードが設定されている場合に、制御部１３２１は、比較回路Ｂ
１３２７から「加算結果Ａ≧加算結果Ｂ」の通知を受けると、まず、レジスタ１１からウ
ェイト値を取得し、該ウェイト値の回数だけカウンタ更新クロックのカウントを行い、次
に、初期値生成回路１３２２に、初期値の加算処理を実行させる指示信号を出力する。
初期値生成回路１３２２は、制御部１３２１から上記指示信号が入力されると、現在の
初期値に「１」を加算し、該加算結果を新たな初期値として、セレクタ回路１３２４に出
力する。
【００６６】
更に、制御部１３２１は、初期値生成回路１３２２からセレクタ回路１３２４に入力さ
れた新たな初期値がそのままアドレスカウンタ１３２５に出力されるように、セレクタ回
路１３２４を制御する。
これにより、セレクタ回路１３２４は、初期値生成回路１３２２から入力された新たな
初期値をアドレスカウンタ１３２５に出力し、アドレスカウンタ１３２５において、新た
な初期値がカウント値の初期値として設定される。
【００６７】
上記ウェイト動作、初期値の加算動作は、ステップ幅の値と同じ回数だけ繰り返し実行
される。そして、繰り返し回数値がステップ幅の値と同じ値になったときに、制御部１３
２１は、加算後の初期値を、加算前の最初の初期値に戻し、該初期値から再び上記同様の
カウント動作及び初期値の加算動作を実行する。例えば、ステップ幅が「４」で、加算前
の最初の初期値が「１」の場合は、最初の初期値「１」、及び該初期値を１ずつ増加させ
た新たな初期値「２」、「３」、「４」からのカウント動作を順に行い、しかる後、４回
目のカウント動作における初期値「４」を、最初の初期値「１」へと戻し、再び同様のカ
ウント動作を繰り返す。
【００６８】
なお、ダウンカウントする場合には、ステップ値、ライン幅値をそれぞれ減算する処理
に変更する。加算回路Ｂ１３２６の処理は具体的には『スタートライン値−ライン幅値＋
１』となる。ダウンカウントなので、比較回路Ｂ１３２７の演算を『加算結果Ａ≦加算結
果Ｂ）と変更し、初期値生成回路１３２２では、『スタートライン値＋ステップ値−１』
を初期値とする。比較回路Ａ１３２０が一致を検出し、制御部１３２１に通知後、制御部
１３２１はダウンカウントモードに移行する。その他の動作は基本的にはアップカウント
と同様である。
【００６９】
また、選択ラインアドレス生成回路１３２ｂ〜１３２ｄについても、上記選択ラインア
ドレス生成回路１３２ａと同様の構成となるので説明を省略する。
次に、図５〜図１０に基づき、本実施の形態のより具体的な動作を説明する。
まず、図５及び図６に基づき、選択ラインアドレス生成回路１３２ａ〜１３２ｄの全て
に対して「通常モード」が設定されている場合の、読み出しライン・リセットラインのア
ドレス生成処理、並びに選択ラインに対する蓄積電荷のリセット処理及び読出処理の動作
を説明する。
【００７０】
ここで、図５は、通常モードの動作を説明するための図であり、（ａ）は、画素のライ
ン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）及び
（ｄ）は、各カウンタの出力値及び各時分割セレクタの出力値の一例を示す図である。ま
た、図６は、図５（ｂ）の制御データに対する選択ラインアドレス生成回路の演算動作の
一例を示す図である。
【００７１】
ここでは、選択ラインアドレス生成回路１３２ａをリセット処理用として用い、選択ラ
インアドレス生成回路１３２ｂ〜１３２ｄを読出処理用として用いる。
また、図５（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号１６とし
、帰線画素ラインをライン番号１７〜ライン番号２０とする。つまり、ライン番号１〜１
６については実際に画素が存在するが、ライン番号１７〜２０については画素が存在しな
い。これにより、基準カウンタ１３１は、「０」〜「１９」の範囲をステップ幅「１」で
カウント動作を繰り返し行うように制御される。
【００７２】
まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、
該制御データが通信部１０を介してレジスタ１１に記憶される。
制御データは、図５（ｂ）に示すように、オフセット値が、選択ラインアドレス生成回
路１３２ａに対して「０」、同回路１３２ｂに対して「３」、同回路１３２ｃに対して「
１０」、同回路１３２ｄに対して「１９」がそれぞれ設定（記憶）されている。また、ス
タートライン値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１」が設
定され、ライン幅値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１６
」が設定され、ステップ値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して
「１」が設定されている。
【００７３】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインア
ドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状
態へと移行する。
そして、図５（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を
開始し、そのカウント値が「０」になると、選択ラインアドレス生成回路１３２ａのオフ
セット値「０」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ａ
（以下、他の回路と区別するため各符号の後にａを付す）に初期値として設定される。そ
して、選択ラインアドレス生成回路１３２ａのステップ幅は「１」であるため、初期値「
１」からカウント幅値（最大カウント値）「１６」まで１ずつカウントアップしていく（
図５（ｃ）中のＣＬＳ）。ここで、基準カウンタ１３１の更新タイミングと、各アドレス
カウンタの更新タイミングとは同じとなっている。
【００７４】
一方、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップし
ていき、そのカウント値が「３」になると、選択ラインアドレス生成回路１３２ｂのオフ
セット値「３」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ｂ
（以下、他の回路と区別するため各符号の後にｂを付す）に初期値として設定される。選
択ラインアドレス生成回路１３２ｂのステップ幅は「１」であるため、アドレスカウンタ
１３２５ｂは、初期値「１」からカウント幅値（最大カウント値）「１６」まで１ずつカ
ウントアップしていく（図５（ｃ）中のＬＯＡＤ１）。
【００７５】
ここで、選択ラインアドレス生成回路１３２ａにおいて、アドレスカウンタ１３２５ａ
のカウント動作を、基準カウンタ１３１のカウント値「０」をトリガとして行っているの
に対して、読出処理（ＬＯＡＤ１）については、基準カウンタ１３１のカウント値「３」
をトリガとして行っていることから、該読出処理においては露光時間が３水平期間（３Ｈ
）となる。
【００７６】
また、選択ラインアドレス生成回路１３２ｃ、１３２ｄも同様に、基準カウンタ１３１
のカウント値が「１０」、「１９」になるとオフセット値と一致するので、アドレスカウ
ンタ１３２５ｃ、１３２５ｄは、初期値「１」からカウント幅値（最大カウント値）「１
６」までステップ幅「１」でカウントアップを行う（図５（ｃ）中の、ＬＯＡＤ２、ＬＯ
ＡＤ３）。
【００７７】
また、ＬＯＡＤ１と同様の理由から、ＬＯＡＤ２の露光時間は１０Ｈ、ＬＯＡＤ３の露
光時間は１９Ｈとなる。
一方、アドレスデコード部１３３の時分割セレクタ１３３ａは、図５（ｄ）に示すよう
に、図５（ｃ）の丸で囲まれた部分のアドレスカウンタ１３２５ａ〜１３２５ｄの出力値
を例に挙げると、１水平期間を均等に時分割した４つの期間Ａ〜Ｄにおける最初の期間Ａ
で選択ラインアドレス生成回路１３２ａのカウント値（１４）を選択してアドレスデコー
ド回路１３３ｂに出力する。引き続き、次の期間Ｂで同回路１３２ｂのカウント値（１１
）を出力し、次の期間Ｃで同回路１３２ｃのカウント値（４）を出力し、次の期間Ｄで同
回路１３２ｄのカウント値（１５）を出力する。
【００７８】
アドレスデコード回路１３３ｂは、選択ラインアドレスが有効であることを示す制御信
号が入力されている間は、時分割セレクタ１３３ａから入力されるアドレス値のラインを
有効にする選択信号を駆動パルス発生器１４に出力する。
次に、図６に基づき、選択ラインアドレス生成回路１３２ａを例にとって、内部回路の
演算動作をより具体的に説明する。
【００７９】
図６に示すように、比較回路Ａ１３２０ａにおいて、オフセット値「０」と基準カウン
タ１３１のカウント値との比較を行い、カウント値が「０」になると、両者の一致を検出
し、検出したことを示す通知信号を制御部１３２１ａに出力する。
制御部１３２１ａは、一致検出の通知を受けると、現在「スタート待ち」の状態にある
ため、次のカウンタ更新クロックの立上がりエッジのタイミングで「カウントアップモー
ド」に移行すると共に、選択ラインアドレスの有効を示す制御信号をアドレスデコード部
１３３に出力する。
【００８０】
更に、制御部１３２１ａは、初期値生成回路１３２２ａに対して、セレクタ回路１３２
４ａに「スタートライン値＝１」を出力するように指示信号を出力すると共に、セレクタ
回路１３２４ａに対して、初期値生成回路１３２２ａからの入力値（＝１）をアドレスカ
ウンタ１３２５ａに出力するように指示信号を出力する。これにより、アドレスカウンタ
１３２５ａには初期値「１」が設定される。そして、この設定値「１」がアドレスデコー
ド部１３３及び加算回路Ａ１３２３ａに出力される。
【００８１】
なお更に、カウントアップモードに移行した制御部１３２１ａは、セレクタ回路１３２
４ａに対して、加算回路Ａ１３２３ａからの入力値をアドレスカウンタ１３２５ａに出力
するように指示信号を出力する。一方、加算回路Ａ１３２３ａは、アドレスカウンタ１３
２５ａから「１」が入力されるため、この「１」にステップ値「１」を加算し、該加算結
果「２」をセレクタ回路１３２４ａに出力する。
【００８２】
従って、次のカウンタ更新クロックの立上がりエッジのタイミングで、セレクタ回路１
３２４ａからは加算回路Ａ１３２３ａから入力された「２」が、アドレスカウンタ１３２
５ａに出力される。これにより、アドレスカウンタ１３２５ａからは「２」がアドレスデ
コード部１３３及び加算回路Ａ１３２３ａに出力される。
このように、アドレスカウンタ１３２５ａの出力値に「ステップ値＝１」が加算されて
、その加算結果がアドレスカウンタ１３２５ａに出力され、アドレスデコード部１３３へ
と出力されることが順次行われる。
【００８３】
上記カウントアップ動作が行われている一方で、加算回路Ｂ１３２６ａでは、「スター
トライン値＝１」と「ライン幅値＝１６」とが加算され、この加算結果「１７」が比較回
路Ｂ１３２７ａに出力される。
比較回路Ｂ１３２７ａでは、加算回路Ｂ１３２６ａの加算結果「１７」と加算回路Ａ１
３２３ａの加算結果とを比較し、「加算結果Ａ≧加算結果Ｂ」を検出すると、そのことを
通知する信号を制御部１３２１ａに出力する。つまり、アドレスカウンタ１３２５ａのカ
ウント値が「１６」になった時点で、加算回路Ａ１３２３ａの加算結果Ａが「１７」とな
るので、これにより「１７≧加算結果Ｂ（＝１７）」となり条件を満足するのでこれを検
出し、通知信号を制御部１３２１ａに出力する。
【００８４】
制御部１３２１ａは、上記通知を受けると、加算回路Ａ１３２３ａに対して「加算禁止
」の指示信号を出力すると共に、選択ラインアドレスの無効を示す制御信号をアドレスデ
コード部１３３に出力する。そして、これらの信号の出力と同時に、「スタート待ち」状
態へと移行する。このとき、アドレスカウンタ１３２５ａのカウント値は「１７」に更新
されている。
【００８５】
加算回路Ａ１３２３ａは、制御部１３２１ａから「加算禁止」の指示を受けているので
、加算回路Ａの出力値として、アドレスカウンタ１３２５ａの出力値である「１７」を出
力し続ける。これにより、図５（ｃ）に示すように、基準カウンタ１３１のカウント値が
１７〜０の間は、アドレスカウンタ１３２５ａのカウント値は「１７」（無効な値）のま
まとなる。
【００８６】
そして、制御部１３２１ａにおいて、再び比較回路Ａ１３２０ａにおいてオフセット値
と基準カウンタ１３１のカウント値との一致が検出されると、「カウントアップモード」
へと移行し、これと同時に、アドレスデコード部１３３への選択ラインアドレスの有効を
示す制御信号の出力及び加算回路Ａ１３２３ａへの「加算禁止」の解除信号の出力を行う
。
【００８７】
その後、上記同様にカウントアップ動作を実行する。
なお、ＬＯＡＤ１〜ＬＯＡＤ３についても上記同様の処理となる。
このように、アドレスの生成処理が実行されると、アドレスデコード部１３３では、選
択ラインアドレス生成回路１３２ａ〜１３２ｄにおいて生成されたアドレスが、時分割セ
レクタ１３３ａに入力され、これら各入力値が時分割で選択されアドレスデコード回路１
３３ｂに出力される。
【００８８】
アドレスデコード回路１３３ｂは、選択ラインアドレスの有効を示す制御信号を出力し
ている選択ラインアドレス生成回路に対しては、時分割セレクタから入力されたアドレス
をデコードし、該アドレスの示すライン番号のセンサセルを有効にする制御信号を、駆動
パルス発生器１４に出力する。
駆動パルス発生器１４は、アドレスデコード回路１３３ｂからの選択信号に基づき、該
選択信号の示すライン番号のセンサセルの蓄積電荷をリセット又は読み出すための駆動パ
ルスをセンサセルアレイ１５に出力する。
【００８９】
具体的に、アドレス線を介して選択信号を入力し、リセット動作又は読出し動作を行わ
せる画素のラインを有効に（選択）し、当該選択信号で選択したラインの各センサセルに
対して、リセット動作を行わせる場合はリセット線を介してリセット動作を指示する信号
を入力し、画素信号の読出しを行わせる場合は、読出し線を介して蓄積電荷の転送を指示
する信号を入力する。
【００９０】
選択信号によって選択された各センサセルは、リセット動作を指示する信号が入力され
たときはリセット動作（蓄積電荷を空にする動作）を行い、蓄積電荷の転送を指示する信
号が入力されたときは、信号線を介して水平転送部１６に蓄積電荷の転送を行う。
一方、水平転送部１６は、選択ラインの各センサセルから転送された画素信号データを
ラインメモリに蓄積し、ライン単位で画素信号データを出力する。
【００９１】
次に、図７及び図８に基づき、選択ラインアドレス生成回路１３２ａ〜１３２ｄの一部
に対して「繰り返しモード」が設定されている場合の、読み出しライン・リセットライン
のアドレス生成処理、並びに選択ラインに対する蓄積電荷のリセット処理及び読出処理の
動作を説明する。
ここで、図７は、繰り返しモードの動作を説明するための図であり、（ａ）は、画素の
ライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ）
は、各カウンタの出力値の一例を示す図である。また、図８は、図７（ｂ）の制御データ
に対する選択ラインアドレス生成回路の演算動作の一例を示す図である。
【００９２】
各選択ラインアドレス生成回路の役割は、上記同様である。
ここでは、図７（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号１６
とし、帰線画素ラインをライン番号１７〜ライン番号２０とする。更に、有効画素ライン
のうち、ライン番号１〜３を高速読み出し対象画素ラインとし、ライン番号４〜１６を通
常読み出し対象画素ラインとする。なお、基準カウンタ１３１は、「０」〜「１９」の範
囲のカウント動作をステップ幅「１」で繰り返し行うように制御される。
【００９３】
まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、
該制御データが通信部１０を介してレジスタ１１に記憶される。
制御データは、図７（ｂ）に示すように、オフセット値が、選択ラインアドレス生成回
路１３２ａに対して「０」、同回路１３２ｂに対して「１」、同回路１３２ｃに対して「
４」、同回路１３２ｄに対して「１０」がそれぞれ設定（記憶）されている。また、スタ
ートライン値は、選択ラインアドレス生成回路１３２ａ及び１３２ｂに対して「１」が設
定され、選択ラインアドレス生成回路１３２ｃ及び１３２ｄに対して「４」が設定されて
いる。また、ライン幅値は、選択ラインアドレス生成回路１３２ａに対して「１６」が設
定され、選択ラインアドレス生成回路１３２ｂに対して「３」が設定され、選択ラインア
ドレス生成回路１３２ｃ及び１３２ｄに対して「１３」が設定されている。また、ステッ
プ値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１」が設定され、ウ
ェイト値は、選択ラインアドレス生成回路１３２ｂに対して「１」が設定されている。ま
た、選択ラインアドレス生成回路１３２ｂに対して繰り返しモードが設定され、残りの回
路に対しては通常モードが設定されている。
【００９４】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインア
ドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状
態へと移行する。
そして、図７（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を
開始し、そのカウント値が「０」になると、選択ラインアドレス生成回路１３２ａのオフ
セット値「０」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ａ
に初期値として設定される。そして、選択ラインアドレス生成回路１３２ａのステップ幅
は「１」であるため、初期値「１」からカウント幅値（最大カウント値）「１６」まで１
ずつカウントアップしていく（図７（ｃ）中のＣＬＳ）。ここで、基準カウンタ１３１の
更新タイミングと、各アドレスカウンタの更新タイミングとは同じとなっている。
【００９５】
一方、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップし
ていき、そのカウント値が「１」になると、選択ラインアドレス生成回路１３２ｂのオフ
セット値「１」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ｂ
に初期値として設定される。選択ラインアドレス生成回路１３２ｂのステップ幅は「１」
であるため、アドレスカウンタ１３２５ｂは、初期値「１」からカウント幅値（最大カウ
ント値）「３」まで１ずつカウントアップしていく。更に、「１」〜「３」までのカウン
トアップ動作が終了すると、ウェイトを１クロック分挟み、再び、初期値「１」〜最大カ
ウント値「３」までのカウントアップ動作を行う。このように、各カウントアップ動作の
間にウェイトを１クロック分挟みながら「１」〜「３」までのカウントアップ動作を連続
して繰り返し行う（図７（ｃ）中のＬＯＡＤ１）。
【００９６】
また、基準カウンタ１３１のカウント値が「４」になると、選択ラインアドレス生成回
路１３２ｃのオフセット値「４」と一致するため、スタートライン値「４」がアドレスカ
ウンタ１３２５ｂに初期値として設定される。選択ラインアドレス生成回路１３２ｃのス
テップ幅は「１」であるため、アドレスカウンタ１３２５ｃは、初期値「４」からカウン
ト幅値（最大カウント値）「１３」まで１ずつカウントアップしていく。
【００９７】
なお、ＬＯＡＤ２の露光時間は１Ｈとなる。
また、基準カウンタ１３１のカウント値が「１０」になると、選択ラインアドレス生成
回路１３２ｃのオフセット値「１０」と一致するため、スタートライン値「４」がアドレ
スカウンタ１３２５ｂに初期値として設定される。選択ラインアドレス生成回路１３２ｃ
のステップ幅は「１」であるため、アドレスカウンタ１３２５ｃは、初期値「４」からカ
ウント幅値（最大カウント値）「１３」まで１ずつカウントアップしていく。
【００９８】
なお、ＬＯＡＤ３の露光時間は７Ｈとなる。
次に、図８に基づき、選択ラインアドレス生成回路１３２ｂを例にとって、内部回路の
演算動作をより具体的に説明する。
図８に示すように、比較回路Ａ１３２０ｂにおいて、オフセット値「１」と基準カウン
タ１３１のカウント値との比較を行い、カウント値が「１」になると、両者の一致を検出
し、検出したことを示す通知信号を制御部１３２１ｂに出力する。
【００９９】
制御部１３２１ｂは、一致検出の通知を受けると、現在「スタート待ち」の状態にある
ため、次のカウンタ更新クロックの立上がりエッジのタイミングで「カウントアップモー
ド」に移行すると共に、選択ラインアドレスの有効を示す制御信号をアドレスデコード部
１３３に出力する。
更に、制御部１３２１ｂは、初期値生成回路１３２２ｂに対して、セレクタ回路１３２
４ｂに「スタートライン値＝１」を出力するように指示信号を出力すると共に、セレクタ
回路１３２４ｂに対して、初期値生成回路１３２２ｂからの入力値（＝１）をアドレスカ
ウンタ１３２５ｂに出力するように指示信号を出力する。これにより、アドレスカウンタ
１３２５ｂには初期値「１」が設定される。そして、この設定値「１」がアドレスデコー
ド部１３３及び加算回路Ａ１３２３ｂに出力される。
【０１００】
なお更に、カウントアップモードに移行した制御部１３２１ｂは、セレクタ回路１３２
４ｂに対して、加算回路Ａ１３２３ｂからの入力値をアドレスカウンタ１３２５ｂに出力
するように指示信号を出力する。一方、加算回路Ａ１３２３ｂは、アドレスカウンタ１３
２５ｂから「１」が入力されるため、この「１」にステップ幅値「１」を加算し、該加算
結果「２」をセレクタ回路１３２４ｂに出力する。
【０１０１】
従って、次のカウンタ更新クロックの立上がりエッジのタイミングで、セレクタ回路１
３２４ｂからは加算回路Ａ１３２３ｂから入力された「２」が、アドレスカウンタ１３２
５ｂに出力される。これにより、アドレスカウンタ１３２５ｂからは「２」がアドレスデ
コード部１３３及び加算回路Ａ１３２３ｂに出力される。
このように、アドレスカウンタ１３２５ｂの出力値に「ステップ値＝１」が加算されて
、その加算結果がアドレスカウンタ１３２５ｂに出力され、アドレスデコード部１３３へ
と出力されることが順次行われる。
【０１０２】
上記カウントアップ動作が行われている一方で、加算回路Ｂ１３２６ｂでは、「スター
トライン値＝１」と「ライン幅値＝３」とが加算され、この加算結果「４」が比較回路Ｂ
１３２７ｂに出力される。
比較回路Ｂ１３２７ｂでは、加算回路Ｂ１３２６ｂの加算結果「４」と加算回路Ａ１３
２３ｂの加算結果とを比較し、「加算結果Ａ≧加算結果Ｂ」を検出すると、そのことを通
知する信号を制御部１３２１ｂに出力する。つまり、アドレスカウンタ１３２５ｂのカウ
ント値が「３」になった時点で、加算回路Ａ１３２３ｂの加算結果Ａが「４」となるので
、これにより「４≧加算結果Ｂ（＝４）」となり条件を満足するのでこれを検出し、通知
信号を制御部１３２１ｂに通知する。
【０１０３】
制御部１３２１ｂは、繰り返しモードが設定されているため、上記通知を受けると、カ
ウンタ更新クロックの立上がりエッジのタイミングでレジスタ１１に記憶されたウェイト
値を参照し、ここでは、「ウェイト値＝１」となっているので、直ちにアドレスデコード
部１３３に選択ラインアドレスの無効を示す制御信号を出力する。
また、ウェイト値は「１」であるため、引き続き、次のカウンタ更新クロックの立上が
りエッジのタイミングで、初期値生成回路１３２２ｂ及びセレクタ回路１３２４ｂを制御
して、スタートライン値「１」をアドレスカウンタ１３２５ｂに設定する。これと同時に
、アドレスデコード部１３３に選択ラインアドレスの有効を示す制御信号を出力する。
【０１０４】
上記の処理を繰り返し行うことで、アドレスカウンタ１３２５ｂの出力値は、「１→２
→３→４→１→２→３→４→・・・」とカウント動作を連続で繰り返す。但し、カウント
値「４」のときはウェイト期間となり、この期間の選択ラインアドレスは無効となる。
次に、図９及び図１０に基づき、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対
して「初期値加算モード」が設定されている場合の、読み出しライン・リセットラインの
アドレス生成処理、並びに選択ラインに対する蓄積電荷のリセット処理及び読出処理の動
作を説明する。
【０１０５】
ここで、図９は、初期値加算モードの動作を説明するための図であり、（ａ）は、画素
のライン構成の一例を示す図であり、（ｂ）は、制御データの一例を示す図であり、（ｃ
）は、各カウンタの出力値の一例を示す図である。また、図１０は、図９（ｂ）の制御デ
ータに対する選択ラインアドレス生成回路の演算動作の一例を示す図である。
各選択ラインアドレス生成回路の役割は、上記通常モード及び上記繰り返しモードのと
きと同様である。
【０１０６】
ここでは、図９（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号１６
とし、帰線画素ラインをライン番号１７〜ライン番号２０とする。なお、基準カウンタ１
３１は、「０」〜「１９」の範囲のカウント動作をステップ幅「１」で繰り返し行うよう
に制御される。
まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、
該制御データが通信部１０を介してレジスタ１１に記憶される。
【０１０７】
制御データは、図９（ｂ）に示すように、オフセット値が、選択ラインアドレス生成回
路１３２ａに対して「０」、同回路１３２ｂに対して「３」、同回路１３２ｃに対して「
１０」、同回路１３２ｄに対して「１９」がそれぞれ設定（記憶）されている。また、ス
タートライン値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１」が設
定され、ライン幅値は、選択ラインアドレス生成回路１３２ａ〜１３２ｄに対して「１６
」が設定されている。また、ステップ値は、選択ラインアドレス生成回路１３２ａ〜１３
２ｄに対して「４」が設定され、ウェイト値は、選択ラインアドレス生成回路１３２ａ〜
１３２ｄに対して「１」が設定されている。
【０１０８】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインア
ドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｄがスタート待ち状
態へと移行する。
そして、図９（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作を
開始し、そのカウント値が「０」になると、選択ラインアドレス生成回路１３２ａのオフ
セット値「０」と一致するため、スタートライン値「１」がアドレスカウンタ１３２５ａ
に初期値として設定される。また、初期値加算モードが設定されており、且つ選択ライン
アドレス生成回路１３２ａのステップ幅は「４」であるため、初期値「１」からカウント
幅値（最大カウント値）「１６」までの範囲内において、４ずつカウントアップしていく
（図９（ｃ）中のＣＬＳ）。
【０１０９】
つまり、初期値「１」のときは、ステップ幅「４」のカウントアップ動作によって、ア
ドレスカウンタ１３２５ａのカウント値は、１→５→９→１３となり、「１３」の次のカ
ウントアップ値は１７となり「１６」を超えるため、ウェイトを１クロック分挟むと共に
、初期値に対して「１」を加算し、該加算後の新たな初期値「２」から最大カウント値「
１６」までの範囲内において、再びステップ幅「４」でカウントアップ動作を行う。つま
り、カウント値は、２→６→１０→１４となる。このように、各カウントアップ動作の間
にウェイトを１クロック分挟み且つ現在の初期値に「１」を加算しながらカウントアップ
動作を行う処理をステップ幅の値の回数分繰り返し行う（図９（ｃ）中のＣＬＳ）。これ
により、３回目のカウント動作においては、カウント値は、３→７→１１→１５となり、
４回目のカウント動作においては、カウント値は、４→８→１２→１６となる。つまり、
４回目のカウント動作によって、最大カウント値「１６」に到達する。４回目のカウント
動作が終了すると、現在の初期値「４」を最初の初期値「１」へと変更し、再び、上記同
様のカウント処理及び初期値の加算処理を実行する。
【０１１０】
一方、基準カウンタ１３１が、カウンタ更新クロックに応じて１ずつカウントアップし
ていき、そのカウント値が「３」、「１０」、「１９」になると、選択ラインアドレス生
成回路１３２ｂ、１３２ｃ、１３２ｄのオフセット値「３」、「１０」、「１９」と一致
するため、スタートライン値「１」がアドレスカウンタ１３２５ｂ〜１３２５ｄに初期値
として設定される。また、選択ラインアドレス生成回路１３２ｂ〜１３２ｄに対しても、
初期値加算モードが設定されており、且つステップ幅は「４」であるため、以降の動作は
、選択ラインアドレス生成回路１３２ａと同様となる。つまり、１回目のカウント動作に
おいて、カウント値は、１→５→９→１３となり、２回目は２→６→１０→１４、３回目
は３→７→１１→１５、４回目は４→８→１２→１６となる。
【０１１１】
なお、ＬＯＡＤ１の露光時間は３Ｈ、ＬＯＡＤ２の露光時間は１０Ｈ、ＬＯＡＤ３の露
光時間は１９Ｈとなるが、ステップ幅値によって、読み出す時刻をくし状に異ならせてい
る。
次に、図１０に基づき、選択ラインアドレス生成回路１３２ｂを例にとって、内部回路
の演算動作をより具体的に説明する。
【０１１２】
図１０に示すように、比較回路Ａ１３２０ｂにおいて、オフセット値「３」と基準カウ
ンタ１３１のカウント値との比較を行い、カウント値が「３」になると、両者の一致を検
出し、検出したことを示す通知信号を制御部１３２１ｂに出力する。
制御部１３２１ｂは、一致検出の通知を受けると、現在「スタート待ち」の状態にある
ため、次のカウンタ更新クロックの立上がりエッジのタイミングで「カウントアップモー
ド」に移行すると共に、選択ラインアドレスの有効を示す制御信号をアドレスデコード部
１３３に出力する。
【０１１３】
更に、制御部１３２１ｂは、初期値生成回路１３２２ｂに対して、セレクタ回路１３２
４ｂに「スタートライン値＝１」を出力するように指示信号を出力すると共に、セレクタ
回路１３２４ｂに対して、初期値生成回路１３２２ｂからの入力値をアドレスカウンタ１
３２５ｂに出力するように指示信号を出力する。これにより、アドレスカウンタ１３２５
ｂには初期値「１」が設定される。そして、この設定値「１」がアドレスデコード部１３
３及び加算回路Ａ１３２３ｂに出力される。
【０１１４】
なお更に、カウントアップモードに移行した制御部１３２１ｂは、セレクタ回路１３２
４ｂに対して、加算回路Ａ１３２３ｂからの入力値をアドレスカウンタ１３２５ｂに出力
するように指示信号を出力する。一方、加算回路Ａ１３２３ｂは、アドレスカウンタ１３
２５ｂから「１」が入力されるため、この「１」にステップ幅値「４」を加算し、該加算
結果「５」をセレクタ回路１３２４ｂに出力する。
【０１１５】
従って、次のカウンタ更新クロックの立上がりエッジのタイミングで、セレクタ回路１
３２４ｂからは加算回路Ａ１３２３ｂから入力された「５」が、アドレスカウンタ１３２
５ｂに出力される。これにより、アドレスカウンタ１３２５ｂからは「５」がアドレスデ
コード部１３３及び加算回路Ａ１３２３ｂに出力される。
このように、アドレスカウンタ１３２５ｂの出力値に「ステップ値＝４」が加算されて
、その加算結果がアドレスカウンタ１３２５ｂに出力され、アドレスデコード部１３３へ
と出力されることが順次行われる。つまり、アドレスカウンタ１３２５ｂのカウント値は
、１→５→９→１３→１７とカウントアップする。
【０１１６】
上記カウントアップ動作が行われている一方で、加算回路Ｂ１３２６ｂでは、「スター
トライン値＝１」と「ライン幅値＝１６」とが加算され、この加算結果「１７」が比較回
路Ｂ１３２７ｂに出力される。
比較回路Ｂ１３２７ｂでは、加算回路Ｂ１３２６ｂの加算結果「１７」と加算回路Ａ１
３２３ｂの加算結果とを比較し、「加算回路Ａの加算結果≧１７」を検出すると、そのこ
とを通知する信号を制御部１３２１ｂに出力する。つまり、アドレスカウンタ１３２５ｂ
のカウント値が「１３」になった時点で、加算回路Ａ１３２３ｂの加算結果が「１７」と
なるので、「１７≧１７」を検出し、このことを制御部１３２１ｂに通知する。
【０１１７】
制御部１３２１ｂは、初期値加算モードが設定されているため、上記検出通知を受ける
と、カウンタ更新クロックの立上がりエッジのタイミングでレジスタ１１に記憶されたウ
ェイト値を参照し、ここでは、「ウェイト値＝１」となっているので、直ちにアドレスデ
コード部１３３に選択ラインアドレスの無効を示す制御信号を出力する。このとき、制御
部１３２１ｂは、初期値生成回路１３２２に対して、初期値を増加する指令信号を出力す
る。従って、初期値生成回路１３２２ｂは、１回目のカウント動作におけるアドレスカウ
ンタ１３２５ｂの初期値「１」に「１」を加算し、該加算結果「２」をセレクタ回路１３
２４ｂに出力する。
【０１１８】
また、ウェイト値は「１」であるため、引き続き、次のカウンタ更新クロックの立上が
りエッジのタイミングで、セレクタ回路１３２４ｂを制御して、新たな初期値「２」をア
ドレスカウンタ１３２５ｂに設定する。これと同時に、アドレスデコード部１３３に選択
ラインアドレスの有効を示す制御信号を出力する。
これにより、２回目のカウント動作によって、アドレスカウンタ１３２５ｂのカウント
値は、２→６→１０→１４と変遷する。
【０１１９】
つまり、カウント値１４が出力された時点で、加算回路Ａ１３２３ｂの加算結果は「１
８」となり、比較回路Ｂ１３２７ｂにおいて「１８≧１７」が検出されるので、直ちにア
ドレスデコード部１３３に選択ラインアドレスの無効を示す制御信号を出力する。
そして、上記同様に、初期値の加算処理が行われ、３回目のカウント動作においては、
初期値が「３」となり、アドレスカウンタ１３２５ｂのカウント値は、３→７→１１→１
５と変遷する。
【０１２０】
同様に、４回目のカウント動作においては、初期値が「４」となり、アドレスカウンタ
１３２５ｂのカウント値は、４→８→１２→１６と変遷する。
そして、４回目のカウント動作において、カウント値１６が出力された時点で、加算回
路Ａ１３２３ｂの加算結果は「２０」となり、比較回路Ｂ１３２７ｂにおいて「２０≧１
７」が検出されるので、直ちにアドレスデコード部１３３に選択ラインアドレスの無効を
示す制御信号を出力する。
【０１２１】
そして、４回目のカウント動作が終了すると、繰り返し回数「４」とステップ幅値「４
」とが一致するので、制御部１３２１ｂは、初期値生成回路１３２２ｂに対して、現在の
初期値「４」をスタートライン値「１」に変更する指示信号を出力する。これにより、初
期値生成回路１３２２ｂは、スタートライン値「１」をセレクタ回路１３２４ｂに出力す
る。
【０１２２】
また、ウェイト値は「１」であるため、引き続き、次のカウンタ更新クロックの立上が
りエッジのタイミングで、セレクタ回路１３２４ｂを制御して、初期値「１」をアドレス
カウンタ１３２５ｂに設定する。これと同時に、アドレスデコード部１３３に選択ライン
アドレスの有効を示す制御信号を出力する。
なお、ＣＬＳ、ＬＯＡＤ２〜ＬＯＡＤ３についても上記同様の処理となる。
【０１２３】
以上、本実施の形態の撮像素子１００は、選択ラインアドレス生成回路を、蓄積電荷の
読み出し処理及びリセット処理の時分割数分設け、それぞれの動作を独立で制御できる構
成としたので、センサセルアレイ１５の一部のセンサセルから高速で繰り返し電荷を読み
出したり、任意の行数を飛び越しながら電荷を読み出したり、インターレース読み出しを
行わせたりなど様々な読出処理を実行させることができる。
【０１２４】
更に、各選択ラインアドレス生成回路を独立に制御できるので、一部の選択ラインアド
レス生成回路だけを停止、設定変更、稼動を行うことができ、これにより、通常の露光画
像を出力し続けながら、状況に応じた撮像画像を切り替えて出力することも実現できる。
また、読出処理用のアドレスカウンタと、リセット処理用のアドレスカウンタとをそれ
ぞれ独立に制御することができるので、読み出しのタイミングとリセットのタイミングと
を正確に制御することができる。
【０１２５】
また、複数の選択ラインアドレス生成回路（１３２ａ〜１３２ｄ）の出力値を、時分割
セレクタ１３３ａによって時分割で選択し、該選択した出力値を１つのアドレスデコード
回路１３３ｂに出力する構成としたので、回路構成をシンプルにすることができる。
【０１２６】
上記実施の形態において、読出・リセットラインアドレス生成部１３は、形態１乃至１
１のいずれか１に記載のアドレス生成装置に対応し、センサセルアレイ１５は、形態１又
は１１に記載の光電変換部に対応する。
また、上記実施の形態において、制御データは、形態２、３、４、５、６、７及び１０
のいずれか１に記載の制御情報に対応し、比較回路Ａ１３２０、制御部１３２１、加算回
路Ｂ１３２６及び比較回路Ｂ１３２７は、形態１乃至１０のいずれか１に記載の制御手段
に対応し、初期値生成回路１３２２、加算回路Ａ１３２３、セレクタ回路１３２４及びア
ドレスカウンタ１３２５は、形態１乃至１０のいずれか１に記載のアドレスカウンタに対
応し、時分割セレクタ１３３ａは、形態１に記載の選択回路に対応し、アドレスデコード
回路１３３ｂは、形態１、１０及び１２のいずれか１に記載のアドレスデコード回路に対
応し、基準カウンタ１３１は、形態３に記載の基準カウンタに対応する。
【０１２７】
次に、上記実施の形態の変形例として、図１１及び図１２に基づき、上記実施の形態に
おける読み出し処理とリセット処理とを時分割で行う構成に加え、リセット処理を複数同
時に行うことのできる構成について説明する。
ここで、図１１は、複数ラインを同時にリセット可能なアドレスデコード部の構成を示
す図である。また、図１２は、２ラインを同時にリセットできる構成の選択ラインアドレ
ス生成回路に対する、（ａ）画素のライン構成の一例を示す図、（ｂ）制御データの一例
を示す図、（ｃ）各カウンタの出力値の一例を示す図である。
【０１２８】
センサセルアレイ１５は、共通線を用いて各センサセルが接続されているため、複数ラ
インのセンサセルから同時に蓄積電荷の読み出し処理を行ってしまうと、正確な画素信号
データが得られない。一方、リセット処理は、センサセルの蓄積電荷を空にする処理であ
るため、複数ラインのセンサセルに対して同時にリセット処理を行うことが可能である。
但し、複数ラインのセンサセルに対して同時にリセット処理を行うためには、一度に複
数のラインを有効（アクティブ）にする必要がある。一方、該当ラインが選択されている
ことをデコードする回路は、通常１つのアドレスしかデコードすることができない。そこ
で、本変形例では、図１１に示すように、新たにリセット処理用の選択ラインアドレス生
成回路１３２ｅを設けると共に、同時リセット数（ここでは２）と同数のアドレスデコー
ド回路１３４ａ及び１３４ｂを設ける構成とした。そして、選択ラインアドレス生成回路
１３２ａのアドレスカウンタ１３２５ａ（図１１中の第１アドレスカウンタ）の出力値を
、第１アドレスデコード回路１３４ａに入力し、選択ラインアドレス生成回路１３２ｅの
アドレスカウンタ１３２５ｅ（図１１中の第２アドレスカウンタ）の出力値を、第２アド
レスデコード回路１３４ｂに入力し、第１及び第２アドレスデコード回路１３４ａ及び１
３４ｂの出力値の論理和により同時に２つの選択アドレスのリセットラインをアクティブ
にする選択信号を出力する。
【０１２９】
次に、図１２に基づき、同時に２ラインに対してリセット処理を実行する場合の、読み
出しライン・リセットラインのアドレス生成処理、並びに選択ラインに対する蓄積電荷の
リセット処理及び読出処理の動作を説明する。
ここでは、選択ラインアドレス生成回路１３２ａ、１３２ｅをリセット処理用として用
い、選択ラインアドレス生成回路１３２ｂ〜１３２ｄを読出処理用として用いる。
【０１３０】
また、図１２（ａ）に示すように、有効画素ラインをライン番号１〜ライン番号１６と
し、帰線画素ラインをライン番号１７〜ライン番号２０とする。更に、有効画素ラインの
うち、ライン番号１〜４を高速読み出し対象画素ラインとし、ライン番号５〜１６を通常
読み出し対象画素ラインとする。なお、基準カウンタ１３１は、「０」〜「１９」の範囲
のカウント動作をステップ幅「１」で繰り返し行うように制御される。
【０１３１】
まず、システムコントローラから、撮像素子１００に対して、制御データが送信され、
該制御データが通信部１０を介してレジスタ１１に記憶される。
制御データは、図１２（ｂ）に示すように、オフセット値が、選択ラインアドレス生成
回路１３２ａ（図中ＣＬＳ１）に対して「０」、同回路１３２ｂ（図中ＬＯＡＤ１）に対
して「２」、同回路１３２ｅ（図中ＣＬＳ２）に対して「０」、同回路１３２ｃ（図中Ｌ
ＯＡＤ２）に対して「１０」、同回路１３２ｄ（図中ＬＯＡＤ３）に対して「１９」がそ
れぞれ設定（記憶）されている。
【０１３２】
また、スタートライン値は、選択ラインアドレス生成回路１３２ａ〜１３２ｂに対して
「１」が設定され、選択ラインアドレス生成回路１３２ｃ〜１３２ｅに対して「５」が設
定されている。
また、ライン幅値は、選択ラインアドレス生成回路１３２ａ〜１３２ｂに対して「４」
が設定され、選択ラインアドレス生成回路１３２ｃ〜１３２ｅに対して「１２」が設定さ
れている。
【０１３３】
また、ステップ値は、選択ラインアドレス生成回路１３２ａ〜１３２ｂに対して「２」
が設定され、選択ラインアドレス生成回路１３２ｃ〜１３２ｅに対して「１」が設定され
ている。
また、ウェイト値は、選択ラインアドレス生成回路１３２ａ〜１３２ｂに対して「１」
が設定されている。
【０１３４】
次に、システムコントローラから動作開始の指示を受けると、読出・リセットラインア
ドレス生成部１３の各選択ラインアドレス生成回路１３２ａ〜１３２ｅがスタート待ち状
態へと移行する。
そして、図１２（ｃ）に示すように、基準カウンタ１３１（図中ＢＣ）がカウント動作
を開始し、そのカウント値が「０」になると、選択ラインアドレス生成回路１３２ａ及び
１３２ｅのオフセット値「０」と一致するため、選択ラインアドレス生成回路１３２ａの
スタートライン値「１」がアドレスカウンタ１３２５ａに初期値として設定され、選択ラ
インアドレス生成回路１３２ｅのスタートライン値「５」がアドレスカウンタ１３２５ｅ
に初期値として設定される。
【０１３５】
また、選択ラインアドレス生成回路１３２ａに対しては、初期値加算モードが設定され
ており、且つステップ幅は「２」が設定されている。そのため、選択ラインアドレス生成
回路１３２ａは、初期値「１」からカウント幅値（最大カウント値）「４」までの範囲内
において、２ずつカウントアップしていく（図１２（ｃ）中のＣＬＳ１）。
つまり、選択ラインアドレス生成回路１３２ａにおいて、初期値「１」からのステップ
幅「２」のカウントアップ動作によって、アドレスカウンタ１３２５ａのカウント値は、
１→３と変遷する。そして、「３」の次のカウントアップ値は５となり「初期値（１）＋
ライン幅値（４）＝５」と一致するため、ウェイトを１クロック分挟むと共に、初期値に
対して「１」を加算し、該加算後の新たな初期値「２」から最大カウント値「４」までの
範囲内において、再びステップ幅「２」でカウントアップ動作を行う。これにより、次の
カウント値は、２→４→６と変遷する。そして、２回目のカウント動作が終了すると、現
在の初期値「２」を最初の初期値「１」へと変更し、再び、上記同様のカウント処理及び
初期値の加算処理を実行する。これにより、ライン番号１〜４の画素ラインに対してイン
ターレース走査でリセット処理が実行できる。
【０１３６】
一方、選択ラインアドレス生成回路１３２ｅに対しては、通常モードが設定されており
、且つステップ幅は「１」が設定されている。そのため、選択ラインアドレス生成回路１
３２ｅは、初期値「５」からカウント幅値（最大カウント値）「１６」までの範囲内にお
いて、１ずつカウントアップしていく（図１２（ｃ）中のＣＬＳ２）。
つまり、選択ラインアドレス生成回路１３２ｅは、初期値「５」からのステップ幅「１
」のカウントアップ動作によって、アドレスカウンタ１３２５ｅのカウント値は、５→６
→７→・・・→１４→１５→１６と変遷する。そして、「１６」の次のカウントアップ値
は１７となり「初期値（５）＋ライン幅値（１２）＝１７」と一致するため、次にオフセ
ット値と基準カウンタのカウント値とが一致するまで、「スタート待ち」状態へと移行す
る。
【０１３７】
このようにして、選択ラインアドレス生成回路１３２ａ及び１３２ｅがカウント動作を
行うと、それぞれのカウント値は、図１１に示す構成の第１及び第２アドレスデコード回
路１３４ａ及び１３４ｂにそれぞれ出力され、これらの２つのカウント値の示すアドレス
の画素ラインが同時にアクティブにする選択信号が駆動パルス発生器１４に出力される。
これにより、同時に２本のラインがアクティブな状態となり、該アクティブになった２本
の選択ラインのセンサセルの蓄積電荷が同時にリセットされる。
【０１３８】
他の選択ラインアドレス生成回路１３２ｂ〜１３２ｄのカウント動作については、上記
実施の形態における、通常モード及び初期値加算モードの動作と同様となるので記載を省
略する。
以上、本実施の形態の撮像素子１００は、選択ラインアドレス生成回路を、蓄積電荷の
読み出し処理及びリセット処理の時分割数分設け、それぞれの動作を独立で制御できる構
成とすることに加え、リセット処理用の選択ラインアドレス生成回路に対して、同時リセ
ット数分のアドレスデコード部を設ける構成としたので、簡易な構成で複数ラインの同時
リセット処理を実現することができる。
【０１３９】
上記変形例において、第１アドレスカウンタ（アドレスカウンタ１３２５ａ）及び第２
アドレスカウンタ（アドレスカウンタ１３２５ｂ）は、形態１１に記載のリセット処理用
のアドレスカウンタに対応し、第１アドレスデコード回路１３４ａ及び第２アドレスデコ
ード回路１３４ｂは、形態１１のリセット処理用のアドレスカウンタと同数のアドレスデ
コード回路に対応する。
【０１４０】
なお、上記実施の形態においては、読出・リセットラインアドレス生成部１３を、ハー
ドウェアで構成したが、これに限らず、例えば、比較回路Ａ１３２０、制御部１３２１、
加算回路Ｂ１３２６及び比較回路Ｂ１３２７によって構成されるアドレスのカウンタ動作
を制御する回路機能などをソフトウェアで実現する構成としても良い。
また、上記実施の形態においては、撮像素子１００の動作を、通常モード、繰り返しモ
ード、初期値加算モード及び同時リセット処理のみについて説明したが、これらの動作の
みに限定されるものではなく、制御の仕方によって、他の様々な動作を行わせることも可
能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明に係る撮像素子１００の構成を示すブロック図である。
【図２】読出・リセットラインアドレス生成部１３の内部構成を示すブロック図である。
【図３】時分割セレクタの動作例を示す図である。
【図４】アップカウントをする場合の選択ラインアドレス生成回路１３２ａの内部構成例を示すブロック図である。
【図５】（ａ）〜（ｄ）は、通常モードの動作を説明するための図である。
【図６】図５（ｂ）の制御データに対する選択ラインアドレス生成回路の演算動作の一例を示す図である。
【図７】（ａ）〜（ｃ）は、繰り返しモードの動作を説明するための図である。
【図８】図７（ｂ）の制御データに対する選択ラインアドレス生成回路の演算動作の一例を示す図である。
【図９】（ａ）〜（ｃ）は、初期値加算モードの動作を説明するための図である。
【図１０】図９（ｂ）の制御データに対する選択ラインアドレス生成回路の演算動作の一例を示す図である。
【図１１】複数ラインを同時にリセット可能なアドレスデコード部の構成を示す図である。
【図１２】（ａ）〜（ｃ）は、２ラインを同時にリセットできる構成の動作を説明するための図である。
【符号の説明】
【０１４２】
１００…撮像素子、１０…通信部、１１…レジスタ、１２…タイミング制御部、１３…読
出・リセットラインアドレス生成部、１４…駆動パルス発生器、１５…センサセルアレイ
、１６…水平転送部、１３０…カウンタ更新クロック生成部、１３０…基準カウンタ、１
３２…選択ラインアドレス生成部、１３３…アドレスデコード部、１３２ａ〜１３２ｅ…
選択ラインアドレス生成回路、１３３ａ…時分割セレクタ、１３３ｂ…アドレスデコード
回路、１３２０…比較回路Ａ、１３２１…制御部、１３２２…初期値生成回路、１３２３
…加算回路Ａ、１３２４…セレクタ回路、１３２５…アドレスカウンタ、１３２６…加算
回路Ｂ、１３２７…比較回路Ｂ、１３４ａ…第１アドレスデコード回路、１３４ｂ…第２
アドレスデコード回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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