(57)【要約】【課題】本発明は、ビット線の分割数を減らしながら、ビット線センスマージンを確保することでデバイスサイズを縮小し製造コストを削減するとともに、消費電力を抑制した半導体記憶装置を提供することを目的とする。【解決手段】本発明に係る半導体記憶装置は、半導体基板上に形成されたトランジスタと容量からなるメモリセル１０を複数有するメモリセルアレイと、複数のワード線１３と、複数のビット線と、前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプ１１を有し、前記ビット線には複数の前記メモリセル１０が接続され、前記ビット線は複数を一対とし、前記一対のビット線１２ごとにビット線を分割する複数のスイッチ回路１５と前記メモリセル１０から読み出された信号を増幅する複数の第二差動増幅回路１６を有し、前期ビット線は一対ごとに前記センスアンプ１１に接続されることを特徴とする。【選択図】図１
2008041204.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトランジスタと容量からなるメモリセルを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
複数のビット線と、
複数のソース線と、
前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプとを有する半導体記憶装置であって、
前記ビット線には複数の前記メモリセルが接続され、
前記ビット線は複数を一対とし、
前記一対のビット線ごとにビット線を分割する複数のスイッチ回路と前記メモリセルから読み出された信号を増幅する複数の第二差動増幅回路を有し、
前記ビット線は一対ごとに前記センスアンプに接続されることを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に形成されたトランジスタと容量からなるメモリセルを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、
複数のビット線と、
複数のソース線と、
前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプとを有する半導体記憶装置であって、
前記ビット線には複数の前記メモリセルが接続され、
前記ビット線は複数を一対とし、
前記一対のビット線ごとにビット線を分割する複数のスイッチ回路と前記メモリセルから読み出された信号を増幅する複数の第二差動増幅回路を有し、
前記ビット線は複数対ずつ前記センスアンプに接続されることを特徴とする半導体記憶装置。
【請求項３】
前記半導体記憶装置は、所望の前記メモリセルに記憶された信号を前記ビット線に読み出す際に、前記複数のスイッチ回路のうち所望の前記メモリセルを挟み込む位置に配置された直近の２個の前記スイッチ回路を非導通として、前記一対のビット線のうちの所望の前記メモリセルが接続されたビット線に読み出される信号電位を増加することを特徴とする請求項１および請求項２に記載の半導体記憶装置。
【請求項４】
前記半導体記憶装置は、前記複数のスイッチ回路のうち所望の前記メモリセルを挟み込む位置に配置された直近の２個の前記スイッチ回路を非導通として所望の前記メモリセルから前記ビット線に読み出された信号を、該ビット線を含む前記一対のビット線に設けられた前記複数の第二差動増幅回路のうち該メモリセルからセンスアンプ側に向かって直近の第二差動増幅回路で増幅した後、前記複数のスイッチ回路を導通して前記センスアンプに前記増幅された信号を転送することを特徴とする請求項１および請求項２に記載の半導体記憶装置。
【請求項５】
前記半導体記憶装置は、所望の前記メモリセルが前記複数のセンスアンプの一つと前記複数スイッチ回路の一つに挟まれる位置にある場合は、所望の前記メモリセルに記憶された信号を前記ビット線に読み出す際に、該スイッチ回路を非導通として所望の前記メモリセルから前記ビット線に読み出し、前記ビット線に読み出された信号を該スイッチ回路を非導通としたまま前記センスアンプで増幅することを特徴とする請求項１および請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭにおいてもデバイスサイズの縮小化および低消費電力化が求められている。このデバイスサイズ縮小化のために、ビット線の分割数を減らすことが行われるが、ビット線の分割数を減らそうとした場合、ビット線の長さが長くなることによって、ワード線を開けて読み出されるビット線への信号電位が減少してしまう問題がある。
【０００３】
また、ビット線の分割数を減らした場合、センスアンプにビット線情報をラッチする場合に、ラッチするセンスアンプに接続された全ビット線の容量を充電するためビット線の充放電による消費電流が大きくなってしまう問題がある。
【０００４】
【特許文献１】特開2002-298592号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ビット線の分割数を減らしながら、ビット線センスマージンを確保することでデバイスサイズを縮小し製造コストを削減するとともに、消費電力を抑制した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施形態においては、半導体基板上に形成されたトランジスタと容量からなるメモリセルを複数有するメモリセルアレイと、前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線と、複数のビット線と、複数のソース線と、前記複数のメモリセルから前記ビット線に読み出された信号を増幅する複数のセンスアンプとを有する半導体記憶装置であって、前記ビット線には複数の前記メモリセルが接続され、前記ビット線は複数を一対とし、前記一対のビット線ごとにビット線を分割する複数のスイッチ回路と前記メモリセルから読み出された信号を増幅する複数の第二差動増幅回路を有し、前記ビット線は一対ごとに前記センスアンプに接続されることを特徴とする半導体記憶装置が提供される。
【発明の効果】
【０００７】
本発明の一実施形態によれば、ビット線の分割数を減らしながら、ビット線センスマージンを確保することでデバイスサイズを縮小し製造コストを削減するとともに、消費電力を抑制した半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施例に係る半導体装置について、図面を参照しながら詳細に説明する。なお、実施例においては、本発明の半導体装置の例を示しており、本発明の半導体装置の製造方法は、それら実施例に限定されるわけではない。また、この説明においては、全図にわたり共通の部分には共通の符号を付す。
【０００９】
近年、通信用のルーター、データーサーバー、携帯電話のキャッシュ用記憶素子として、ランダムアクセスが高速であるダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという。）の需要が高まっているが、特に携帯電話用等においてはデバイスサイズの縮小化および低消費電力化が求められている。
【００１０】
このデバイスサイズ縮小化のために、ビット線の分割数を減らすことが行われるが、ビット線の分割数を減らそうとした場合、ビット線の長さが長くなることによってワード線を開けて読み出されるビット線への信号電位がビット線の長さに反比例して減少してしまう。また、デバイスのシュリンクに従ってビット線間の干渉が顕著となり、この干渉によりビット線への信号電位が減少してしまい、ビット線センスマージンが劣化して歩留まり問題を引き起こす可能性がある。さらに、センスアンプにビット線情報をラッチする場合、ラッチするセンスアンプに接続された全ビット線の容量を充電するためビット線の充放電による消費電流が大きくなってしまう問題がある。
【００１１】
以下、本発明の第１の実施形態に係る半導体記憶装置について説明する前に、従来の半導体記憶装置の一般的な構成について、ＤＲＡＭを例にその概略構成を述べる。従来のＤＲＡＭは、行方向および列方向にマトリクス状に配置された複数のメモリセルを有し、複数の前記メモリセルを列方向に所定の単位ごとに選択状態にするｎ本の複数のワード線と、複数の前記メモリセルに行方向の所定の単位ごとに接続され前記ワード線により選択状態にある前記メモリセルのデータを伝達する複数のビット線とを備えるセルアレイを有する。
【００１２】
複数のメモリセルは、１トランジスタおよび１キャパシタを有し、前記トランジスタの制御電極はｎ本のワード線の１本に接続され、書込み読み出し時に前記接続されたワード線から所定の電圧が提供される。また、前記トランジスタのソースはキャパシタを介してソース線に接続され、一方ドレインは複数のビット線の1本に接続される。前記ワード線により所定の電圧が印加された前記メモリセルは、セルに記憶されたデータを前記ビット線に出力することでデータの読出しを行う。
【００１３】
複数のワード線はロウデコーダに接続され、前記ロウデコーダはアドレス線に接続される。複数のビット線は、センスアンプの数を減らしてデバイスサイズを縮小するために、一般的に２本ごとに１つのセンスアンプに接続される。この一つのセンスアンプに接続される２本のビット線を、以下説明上ビット線ペアという。通常ビット線ペアは複数組配置されるが、説明上ｍ組のビット線ペアが配置されているものとして説明する。なお、一つのセンスアンプに接続されるビット線の本数は２本に制限されるわけではなく、それ以上の本数が接続されても良い。
【００１４】
センスアンプは、ビット線に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。前記センスアンプにはカラム選択を行うカラムゲートが付属し、カラムデコーダはこのカラムゲート制御を行う。この前記カラム制御により、前記センスアンプとメモリセルアレイの間では、１ページ単位でデータ転送（読み出しおよび書き込み）が行われるのに対し、前記センスアンプと外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００１５】
以上説明した従来のＤＲＡＭにおいては、上述したとおり、ビット線の分割数を減らそうとした場合、前記ビット線の長さが長くなることによって、ワード線を開けて読み出される前記ビット線への信号電位が前記ビット線の長さに反比例して減少してしまう。また特にデバイスサイズの縮小化が進行すると、前記各ビット線間の間隔はますます縮小し、デバイスのシュリンクに従って前記ビット線間の干渉が顕著となる。この干渉が生じると、前記ビット線への信号電位が減少してしまい、ビット線センスマージンが劣化してしまい歩留まり問題を引き起こす可能性がある。
【００１６】
また、センスアンプにビット線情報をラッチする場合には、ラッチするセンスアンプに接続された全ビット線の容量を充電することが必要になる。しかし、前述したように、各センスアンプには２本のビット線、即ち、一組のビット線ペアが接続されているため、１つのビット線に接続されたメモリセルのデータをラッチする場合でも、前記センスアンプに接続された一組のビット線ペアの残りの１本のビット線に対しても充電することが必要になる。このためビット線の充放電による消費電流が大きくなってしまい、低消費電力化を実現するための障害となっている。
【００１７】
そこで、かかる課題を解決するために、本発明の第１の実施形態にかかる半導体記憶装置においては、隣接するメモリセルアレイの間にビット線を分けるスイッチを設け、さらに、一つのセンスアンプに接続される２本のビット線を増幅するための差動アンプを設けたことを特徴とする。以下、図面を基に、ＤＲＡＭを例にとって本発明の第１の実施形態に係る半導体記憶装置について説明する。
【００１８】
図１は、本発明の第１の実施形態にかかる半導体記憶装置のメモリセルアレイとセンスアンプの構成を模式的に表す概略図である。前記半導体記憶装置は、行方向および列方向にマトリクス状に配置された複数のメモリセル１０と、前記複数のメモリセル１０を列方向に所定の単位ごとに選択状態にするｎ本のワード線１３と、前記複数のメモリセル１０に行方向の所定の単位ごとに接続され、前記ワード線１３により選択状態にある前記メモリセル１０のデータを伝達する２ｍ本のビット線とを備えるセルアレイ（図示せず）を有する。
【００１９】
複数のメモリセル１０は、１トランジスタ１０aおよび１キャパシタ１０ｂを有し、前記トランジスタ１０ａの制御電極はｎ本のワード線１３の１本に接続され、書込み読み出し時に前記ワード線１３から所定の電圧が提供される。また、前記トランジスタ１０ａのソースはキャパシタ１０ｂを介してソース線（図示せず）に接続され、ドレインは２ｍ本のビット線の１本に接続される。前記ワード線１３により所定の電圧が印加された前記メモリセル１０は、セルに記憶されたデータを前記ビット線に出力することでデータの読出しを行う。
【００２０】
前記２ｍ本のビット線は、奇数ビット線１２ａと偶数ビット線１２ｂの２本で一つのビット線ペアＢＬｐａｉｒ１２を構成し、１つのセンスアンプ１１に接続される。図１においては、ｍ組のビット線ペアＢＬｐａｉｒ１２が配置されるが、一つのセンスアンプ１１に接続されるビット線の本数は２本に制限されるわけではない。
【００２１】
センスアンプ１１は、ビット線ペアＢＬｐａｉｒ１２に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。前記センスアンプ１１とメモリセルアレイの間では、１ページ単位でデータ転送（読み出しおよび書き込み）が行われ、前記センスアンプ１１と外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００２２】
メモリセルアレイのワード線ＷＬ１（１３）とワード線ＷＬｎ（１３）の間には、各ビット線ペアＢＬｐａｉｒ１２を左右に分けるスイッチ（以下、ビット線ＭＵＸスイッチ回路１５という。）が配置される。説明上図面１において、ビット線ＭＵＸスイッチ回路１５よりセンスアンプ１１側の領域をワード線領域Ａといい、反対側をワード線領域Ｂという。
【００２３】
前記ビット線ＭＵＸスイッチ回路１５は、ビット線ペアＢＬｐａｉｒ１２ごとに１対のＮチャネルトランジスタ（Ｎチャネルトランジスタ１５ａ、Ｎチャネルトランジスタ１５ｂ）から構成される。前記Ｎチャネルトランジスタのゲートには、信号線ＬＭＵＸよりゲート信号ＬＭＵＸ１７が与えられるが、前記ゲート信号ＬＭＵＸ１７はワード線１３が開く前には、例えばＧＮＤレベルのＬｏｗレベルに設定されている。
【００２４】
前記ビット線ＭＵＸスイッチ回路１５により、図１に示すとおり、それぞれのビット線ペアＢＬｐａｉｒ1乃至ビット線ペアＢＬｐａｉｒＭ（１２）は、ビット線ＭＵＸスイッチ回路１５の左右でワード線領域Ａとワード線領域Ｂに２分される。
【００２５】
また、本発明の第１の実施形態に係るＤＲＡＭは、一組のビット線ペアＢＬｐａｉｒ1乃至ＢＬｐａｉｒＭ（１２）ごとに、センスアンプ１１が直接接続されていない、ビット線ＭＵＸスイッチ回路１５よりセンスアンプ１１に遠い側に位置するビット線ペアＢＬｐａｉｒ１２の信号電位を増幅する差動アンプ（以下、プリセンスアンプ１６という。）が設けられていることを特徴とする。
【００２６】
前記プリセンスアンプ１６は、一対のＮチャネルトランジスタ差動アンプ１６ｂ、１６ｃと前記Ｎチャネルトランジスタ差動アンプ１６ｂ、１６ｃの活性・非活性を制御するＮチャネルトランジスタ１６ａとから構成される。
【００２７】
複数のビット線ペアＢＬｐａｉｒ１２は、ビット線ＭＵＸスイッチ回路１５の開閉によってセンスアンプ１１への接続が制御され、前記プリセンスアンプ１６は、センスアンプ１１に接続されていないビット線の信号を増幅する。
【００２８】
前記プリセンスアンプ１６は信号線ＬＳＥＮからの信号ＬＳＥＮ１８により制御され、前記信号線ＬＳＥＮからの前記信号ＬＳＥＮ１８は、前記プリセンスアンプ１６を用いてビット線上の信号を増幅するときにＨｉｇｈレベルになるものである。
【００２９】
信号線ＬＭＵＸおよび信号ＬＳＥＮの信号の動作について、図２を用いて説明する。図２は、本発明の第１の実施形態おいてワード線領域Ａをアクセスした場合の信号のタイミングチャート図である。図３は、同様に、本発明の第１の実施形態おいてワード線領域Ｂをアクセスした場合の信号のタイミングチャート図である。それぞれのワード線領域Ａおよびワード線領域Ｂをアクセスした場合について、それぞれの前記ワード線領域のメモリセルからデータを読み出す場合について、図２および図３を基に説明する。
【００３０】
ワード線領域Ａのメモリセルにデータを読み出す場合を、図２を基に説明する。図２において、時刻ｔ１においてゲート信号ＬＭＵＸ１７がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ１７が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路１５はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。このとき、ワード線１３に対しては、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ１２のうち、目的のメモリセルが接続されたビット線に対しては、所定の読み出し電圧が印加され、一方ビット線ペアＢＬｐａｉｒ１２の残りのビット線には読み出しパス電圧が印加される。
【００３１】
時刻ｔ３において、ワード線１３の電圧が所定の電圧となる。時刻ｔ４において、信号ＳＥＮ１４がＬｏｗレベルからＨｉｇｈレベルに切り替えられ、同時に、目的のメモリセルが接続されたビット線の電圧が所定の読み出し電圧に遷移する。時刻ｔ５において信号ＳＥＮ１４が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動し、同時に読み出しパス電圧が印加されたビット線は、所定の電圧に遷移する。時刻ｔ６において、目的のメモリセルが接続されたビット線の電位が読み出し電圧に遷移し、目的のメモリセルからビット線への読み出しが行われる。
【００３２】
時刻ｔ７においてワード線１３の電圧が切り替えられ、時刻ｔ８において、信号ＳＥＮ１４がＬｏｗレベルに切り替えられるとともに、目的のメモリセルが接続されたビット線の電圧も読み出し電圧からプリチャージレベルに切り替えられる。時刻ｔ９において、信号ＳＥＮ１４が所定のＬｏｗレベルに戻るとともに、ビット線ペアＢＬｐａｉｒがプリチャージレベルに戻る。時刻ｔ１０において、ゲート信号ＬＭＵＸ１７がＨｉｇｈレベルに戻り、ビット線ＭＵＸスイッチ回路１５がオンになり、ワード線領域Ａとワード線領域Ｂの遮断が終了する。ワード線領域Ａのメモリセルにアクセスするため、プリセンスアンプでの増幅は行われないことから、この間信号ＬＳＥＮ１８はＬｏｗレベルが保持される。以上のような動作によって、ワード線領域Ａに位置するメモリセルにアクセスされる。
【００３３】
次に、ワード線領域Ｂに位置するメモリセルにアクセスする場合について、図３を基に説明する。図３の、時刻ｔ１においてゲート信号ＬＭＵＸ１７がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ１７が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路１５はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。時刻ｔ３において、ワード線１３に対して、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ１２のうち、目的のメモリセルが接続されたビット線に対しては、メモリセルから読み出しが行われる。
【００３４】
時刻ｔ４において、目的のメモリセルからビット線に読み出された信号を増幅するために信号ＬＳＥＮ１８がＬｏｗレベルからＨｉｈｇレベルに切り替えられる。時刻ｔ５において、プリセンスアンプがオンしビット線に読み出された信号を増幅する。時刻ｔ６において、信号ＳＥＮ１４がＬｏｗレベルからＨｉｇｈレベルに切り替えられ、同時に、ゲート信号ＬＭＵＸ１７がＬｏｗレベルからＨｉｇｈレベルに切り替えられる。
【００３５】
時刻ｔ７において、ゲート信号ＬＭＵＸ１７が所定のＨｉｇｈレベルになり、ワード線領域Ａとワード線領域Ｂの遮断が終了し、ワード線領域Ａに位置するビット線とワード線領域Ｂに位置するビット線が導通する。同時に、信号ＳＥＮ１４が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動する。プリセンスアンプ１６で増幅された信号は、ワード線領域Ａのビット線を通じてセンスアンプに転送され、センスアンプ１１でさらに増幅されて外部入出力端子に転送される。
【００３６】
時刻ｔ８においてワード線１３の電圧が切り替えられ、時刻ｔ９において、ワード線3が所定のＬｏｗレベルに戻るとともに、プリセンスアンプ６での増幅が終了し、信号ＬＳＥＮ１８がＬｏｗレベルに切り替えられる。同時に、信号ＳＥＮ１４がＬｏｗレベルに切り替えられ、目的のメモリセルが接続されたビット線の電圧も読み出し電圧からプリチャージ電圧に切り替えられる。
【００３７】
時刻ｔ１０において、信号ＳＥＮ１４が所定のＬｏｗレベルに戻るとともにセンスアンプ１１の動作が終了し、ビット線ペアＢＬｐａｉｒ１２がプリチャージレベルに戻る。以上のような動作によって、ワード線領域Ｂに位置するメモリセルにアクセスされる。    
【００３８】
上述のように、ワード線領域Ａのメモリセルにアクセスする場合は、ビット線ＭＵＸスイッチ回路１５によってワード線領域Ｂ側のビット線が遮断されているため、ビット線ａ１（１２ａ）およびビット線ｂ１（１２ｂ）のビット線長は実質的に約半分の長さとなる。従って、ビット線の長さに反比例して減少するビット線に読み出される信号電位を十分に確保することができ、また、センスアンプ１１で直接信号を増幅するためビット線センスマージンの劣化を抑制することができる。
【００３９】
一方、ワード線領域Ｂのメモリセルにアクセスする場合は、ビット線ＭＵＸスイッチ回路１５が一旦閉じられることにより、同様にビット線ａ１（１２ａ）およびビット線ｂ１（１２ｂ）のビット線長は実質的に約半分の長さとなる。従って、信号電位が確保されるとともに、読み出された信号は、プリセンスアンプ１６で増幅したうえで、ビット線ＭＵＸスイッチ回路１５を開いて、センスアンプ１１に転送され、センスアンプ１１で増幅されて外部入出力端子に転送される。この場合、ビット線ＭＵＸスイッチ回路１５を開いた状態では、ビット線ａ１（１２ａ）およびビット線ｂ１（１２ｂ）のビット線長は本来のビット線長になるが、信号が読み出される際には、ビット線ＭＵＸスイッチ回路１５は閉じられた状態であるため、十分な信号電位が確保され、さらにプリセンスアンプ１６で増幅してセンスアンプ１１に転送されているため、ビット線センスマージンの劣化が少ない。
【００４０】
半導体記憶装置においては、ワード線を開けてビット線にメモリセルから信号を転送して読み出すが、前記ビット線に読み出された信号電位は極めて小さいため、センスアンプによって増幅することが行われる。しかし、前記ビット線の分割数を減らそうとした場合、前記ビット線の長さが長くなることによってワード線を開けて読み出される前記ビット線への信号電位が、前記ビット線の長さに反比例して減少してしまう。また、デバイスサイズを縮小化していった場合、デバイスのシュリンクに従って前記ビット線間の干渉が顕著となり、前記干渉により前記ビット線への信号電位が減少してしまい、いずれの場合にもビット線センスマージンが劣化してしまう。
【００４１】
本発明の第１の実施形態に係る半導体記憶装置においては、図１に示すように、アクセスされるメモリセル１０が繋がっているビット線が、ビット線ＭＵＸスイッチ回路１５によりセンスアンプ１１に接続されていない状態の時には、プリセンスアンプ１６によってある程度増幅してからビット線ＭＵＸスイッチ回路１５を開け、ビット線信号をセンスアンプ１１に転送することで十分な信号電位を確保することができ、センスアンプ１１において確実に増幅することができる。また、アクセスされるメモリセル１０が繋がっているビット線が、ビット線ＭＵＸスイッチ回路１５によりセンスアンプ１１に接続されている状態の時には、そのままセンスアンプ１１により増幅される。
【００４２】
本発明の第１の実施形態に係る半導体記憶装置においては、ビット線ＭＵＸスイッチ１５によりビット線を分けることで、ワード線１３を開けて前記ビット線からメモリセル１０に信号を転送するときのビット線容量が実効的に小さく見えるため信号電位を大きくとることができる。従って、直接センスアンプ１１により増幅する場合においても、大きな信号電位を転送するためビット線センスマージンの劣化が少ない。また、プリセンスアンプ１６によりある程度増幅してから転送する場合には、さらにセンスマージンの劣化が少なくてすむ。これにより、前記ビット線の長さが長くなった場合でも大きな信号電位を転送することができるため、前記ビット線の分割数を減らしデバイスサイズを縮小化することが可能となる。
【実施例１】
【００４３】
本発明の一実施形態に係る半導体記憶装置においては、センスアンプにシェアードセンスアンプ（以下、シェアードＳ／Ａという。）を採用した場合であっても、本発明の第１の実施形態と同様の効果を発揮する。
【００４４】
図４は、本発明の第２の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。また、図５は、図４に示すメモリセルアレイとセンスアンプ回路の構成のうち、ワード線領域Ａおよびワード線領域Ｂを含む一部を拡大した概略図である。図４に示すように、前記半導体記憶装置は、行方向および列方向にマトリクス状に配置された複数のメモリセル１０と、前記複数のメモリセル１０を列方向に所定の単位ごとに選択状態にするｎ本のワード線１３と、前記複数のメモリセル１０に行方向の所定の単位ごとに接続され、前記ワード線１３により選択状態にある前記メモリセル１０のデータを転送する２ｍ本のビット線とを備えるセルアレイ（図示せず）を有する。
【００４５】
図４に示すメモリセルアレイとセンスアンプ回路の構成のうち、ワード線領域Ａおよびワード線領域Ｂに関する一部を拡大した概略図が図５である。図５に示すように、複数のメモリセル１０は、１トランジスタ１０aおよび１キャパシタ１０ｂから構成され、前記トランジスタ１０ａの制御電極はn本のワード線１３の１本に接続され、書込み読み出し時に前記ワード線１３から所定の電圧が提供される。また、前記トランジスタ１０ａのソースはキャパシタ１０ｂを介してソース線（図示せず）に接続され、ドレインは複数のビット線の１本に接続される。前記ワード線１３により所定の電圧が印加された前記メモリセル１０は、セルに記憶されたデータを前記ビット線に出力することでデータの読出しを行う。前記２ｍ本のビット線は、奇数ビット線１２ａと偶数ビット線１２ｂの２本で一つのビット線ペアＢＬｐａｉｒ１２を構成し、一つのシェアードＳ／Ａ１９に二組のビット線ペアＢＬｐａｉｒ１２が接続される。
【００４６】
シェアードＳ／Ａ１９は、ビット線ペアＢＬｐａｉｒ12に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。前記シェアードＳ／Ａ１９とメモリセルアレイの間では、１ページ単位でデータ転送（読み出しおよび書き込み）が行われ、前記シェアードＳ／Ａ１９と外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００４７】
シェアードＳ／Ａ１９には、ビット線ペアＢＬｐａｉｒ１２が２組ずつ接続される。シェアードＳ／Ａ１９を用いることにより、カラムデコーダ回路（図示せず）を複数のセンスアンプで共有することができるため、カラムデコーダの数を減らすことが可能となり、デバイスサイズの縮小化に効果がある。
【００４８】
図５に示すように、メモリセルアレイのワード線ＷＬ１（１３）とワード線ＷＬｎ（１３）の間には、ビット線を分けるビット線ＭＵＸスイッチ回路１５が配置される。
【００４９】
このビット線ＭＵＸスイッチ回路１５は、ビット線ペアＢＬｐａｉｒ１２ごとに１対のＮチャネルトランジスタ（１５ａ、１５ｂ）から構成される。奇数ビット線ペア（ｏｄｄビット線ペア）１２ｏｄｄには、ゲート信号線ＬＭＵＸ１からのゲート信号ＬＭＵＸ１（１７ａ）を受けるビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）が接続され、偶数ビット線ペア（ｅｖｅｎビット線ペア）１２ｅｖｅｎには、ゲート信号線ＬＭＵＸ２からのゲート信号ＬＭＵＸ２（１７ｂ）を受けるビット線ＭＵＸスイッチ回路２（１５ｅｖｅｎ）が接続される。説明上、図面５において、それぞれの前記ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）よりシェアードＳ／Ａ１９側の領域をワード線領域Ａといい、反対側をワード線領域Ｂという。
【００５０】
前記ゲート信号ＬＭＵＸ１（１７ａ）およびゲート信号ＬＭＵＸ２（１７ｂ）は、ワード線１３が開く前には、たとえばＧＮＤレベルのＬｏｗレベルに設定されている。
【００５１】
一組のビット線ペアＢＬｐａｉｒ1乃至ＢＬｐａｉｒＭ（１２）ごとに、ビット線から読み出された信号を増幅するプリセンスアンプ１６が設けられる。前記プリセンスアンプ１６は、一対のＮチャネルトランジスタ差動アンプ１６ｂ、１６ｃと前記Ｎチャネルトランジスタ差動アンプ１６ｂ、１６ｃの活性・非活性を制御するＮチャネルトランジスタ１６ａとから構成され、シェアードＳ／Ａ１９に直接接続されていないビット線の信号を増幅する。
【００５２】
奇数ビット線ペア（ｏｄｄビット線ペア）１２ｏｄｄには、信号線ＬＳＥＮ１からの信号ＬＳＥＮ１（１８ａ)により制御されるプリセンスアンプ１（１６ｏｄｄ）が接続され、偶数ビット線ペア（ｅｖｅｎビット線）１２ｅｖｅｎには、信号線ＬＳＥＮ２からの信号ＬＳＥＮ２（１８ｂ）により制御されるプリセンスアンプ２（１６ｅｖｅｎ）が接続される。前記信号ＬＳＥＮ１（１８ａ)および信号ＬＳＥＮ２（１８ｂ）は、前記プリセンスアンプ１（１６ｏｄｄ）およびプリセンスアンプ２（１６ｅｖｅｎ）を用いてビット線上の信号を増幅するときにＨｉｇｈレベルになるものである。
【００５３】
信号ＬＭＵＸおよび信号ＬＳＥＮの信号の動作について、図６および図７を用いて説明する。図６は、本発明の第２の実施形態におけるワード線領域Ａをアクセスした場合の信号のタイミングチャート図である。また、図７は、本発明の第２の実施形態におけるワード線領域Ｂをアクセスした場合の信号のタイミングチャート図である。図６および図７においては、シェアードＳ／Ａ１９に接続する奇数ビット線ペアおよび偶数ビット線ペアの動作を表すために、それぞれのビット線ペアと、対応するビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）およびビット線ＭＵＸスイッチ回路２（１５ｅｖｅｎ）を制御するゲート信号ＬＭＵＸ１（１７a）およびゲート信号ＬＭＵＸ2（１７b）を表示しているが、目的のメモリセルが接続されたビット線に対応するビット線ペアおよびビット線ＭＵＸスイッチ回路が動作するものである。
【００５４】
図６を基にワード線領域Aに位置する奇数ビット線ペア（１２ｏｄｄ）に接続されたメモリセルにアクセスする場合を説明する。図６の、時刻ｔ１においてゲート信号ＬＭＵＸ１（１７a）がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ１（１７a）が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。このとき、ワード線１３に対しては、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ1（１２ｏｄｄ）のうち、目的のメモリセルが接続されたビット線に対しては、所定の読み出し電圧が印加され、メモリセルから読み出しが行われる。
【００５５】
時刻ｔ３において、ワード線１３の電圧が所定の電圧となる。時刻ｔ６において、信号ＳＥＮ１４がＬｏｗレベルからＨｉｇｈレベルに切り替えられ、時刻ｔ７において、信号ＳＥＮ１４が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動し、目的のメモリセルが接続されたビット線の電圧が所定の読み出し電圧に遷移し、目的のメモリセルからビット線への読み出しが行われる。時刻ｔ８においてワード線１３の電圧が切り替えられ、時刻ｔ９において、ワード線１３が所定のＬｏｗレベルに戻るとともに、信号ＳＥＮ１４がＬｏｗレベルに切り替えられセンスアンプ１１の動作が終了する。目的のメモリセルが接続されたビット線の電圧も読み出し電圧からプリチャージレベルに切り替えられる。時刻t１０において、ビット線がプリチャージレベルに戻り、ゲート信号ＬＭＵＸ１（１７a）が所定のＨｉｇｈレベルなり、ビット線ＭＵＸスイッチ回路１はオンになりワード線領域Ａとワード線領域Ｂの遮断が終了する。また、信号ＳＥＮ１４がＬｏｗレベルに戻る。以上のような動作によって、ワード線領域Aに位置する奇数ビット線ペア（１２ｏｄｄ）に接続されたメモリセルにアクセスされる。
【００５６】
次に、図６を基にワード線領域Aに位置する偶数ビット線ペア（１２ｅｖｅｎ）に接続されたメモリセルにアクセスする場合を説明する。図６の、時刻ｔ１においてゲート信号ＬＭＵＸ１（１７a）がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ１（１７a）が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路2（１５ｅｖｅｎ）はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。このとき、ワード線１３に対しては、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ2（１２ｅｖｅｎ）のうち、目的のメモリセルが接続されたビット線に対しては、メモリセルから読み出しが行われる。
【００５７】
時刻ｔ３において、ワード線１３の電圧が所定の電圧となる。時刻ｔ４において、目的のメモリセルからビット線に読み出された信号を増幅するプリセンスアンプ２（１６ｅｖｅｎ）をオンにするために、信号ＬＳＥＮ２（１８ｂ）がＬｏｗレベルからＨｉｇｈレベルに切り替えられる。時刻ｔ５において、プリセンスアンプ２（１６ｅｖｅｎ）がオンし、読み出し信号をプリセンスする。時刻ｔ６において、信号ＳＥＮ１４がＬｏｗレベルからＨｉｇｈレベルに切り替えられ、同時にプリセンスアンプ2（１６ｅｖｅｎ）で増幅された信号をシェアードＳ／Ａ１９に転送するため、ゲート信号ＬＭＵＸ２（１７ｂ）がＬｏｗレベルからＨｉｇｈレベルに切り替えられる。時刻ｔ７において、ビット線ＭＵＸスイッチ回路２（１５ｅｖｅｎ）がオンになり、信号ＳＥＮ１４が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動する。
【００５８】
時刻ｔ8において、ワード線１３の電圧が切り替えられ、時刻ｔ9において、ワード線１３が所定のＬｏｗレベルに戻るとともに、信号ＳＥＮ１４およびプリセンスアンプ１６をオフにするため信号ＬＳＥＮ２（１８ｂ）がＬｏｗレベルに切り替えられる。また、目的のメモリセルが接続されたビット線の電圧も読み出し電圧からプリチャージレベルに切り替えられる。時刻ｔ１０において、信号ＳＥＮ１４および信号ＬＳＥＮ２（１８b）が所定のＬｏｗレベルに戻ってセンスアンプ１１の動作が終了し、ビット線も所定のプリチャージレベルに戻る。以上のような動作によって、ワード線領域Aに位置する偶数ビット線ペア（１２ｅｖｅｎ）に接続されたメモリセルからデータが読み出される。
【００５９】
次に、図７を基にワード線領域Ｂに位置する奇数ビット線ペア（１２ｏｄｄ）に接続されたメモリセルにアクセスする場合を説明する。図７の、時刻ｔ１においてゲート信号ＬＭＵＸ１（１７a）がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ１（１７a）が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。このとき、ワード線１３に対しては、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ1（１２ｏｄｄ）のうち、目的のメモリセルが接続されたビット線に対しては、メモリセルから読み出しが行われる。
【００６０】
時刻ｔ３において、ワード線１３の電圧が所定の電圧となる。時刻ｔ4において、ビット線に読み出された信号を増幅するプリセンスアンプ１（１６ｏｄｄ）をオンにするために信号ＬＳＥＮ１（１８ａ）がＬｏｗレベルからＨｉｇｈレベルに切り替えられる。時刻ｔ５において、信号ＬＳＥＮ１（１８ａ）が所定のＨｉｇｈレベルに達する。時刻ｔ６において、信号ＳＥＮ１４がＬｏｗレベルからＨｉｇｈレベルに切り替えられるとともに、一旦遮断されたワード線領域Ａとワード線領域Ｂを接続する目的で、ビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）をオンするためにゲート信号ＬＭＵＸ１（１７ａ）が、ＬｏｗレベルからＨｉｇｈレベルに切り替えられる。
【００６１】
時刻ｔ７において、ゲート信号ＬＭＵＸ１（１７ａ）が所定のＨｉｇｈレベルに達し、ビット線ＭＵＸスイッチ回路１（１５ｏｄｄ）がオンする。時刻ｔ８において、目的のメモリセルが接続されたビット線の電圧が所定の読み出し電圧に遷移し、目的のメモリセルからビット線への読み出しが行われる。信号ＳＥＮ１４の電位が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動する。時刻ｔ９においてワード線１３の電圧が切り替えられ、時刻ｔ１０において、ワード線１３が所定のＬｏｗレベルに戻るとともに、信号ＳＥＮ１４の電位がＬｏｗレベルに切り替えられ、目的のメモリセルが接続されたビット線の電圧も読み出しレベルから所定のプリチャージレベルに切り替えられ、一方、ビット線ペアＢＬｐａｉｒ1（１２ｏｄｄ）の残りのビット線は、読み出しパス電圧の印加が終了する。また、プリセンスアンプ１（１６ｏｄｄ）での増幅が終了し、信号ＬＳＥＮ１（１８ａ）が所定のＬｏｗレベルに切り替えられる。時刻１１において、ビット線が所定のプリチャージレベルに戻り、信号ＬＳＥＮ１（１８a）が所定のＨｉｇｈレベルなり、信号ＳＥＮ１４がＬｏｗレベルに戻ってセンスアンプ１１の動作が終了する。以上のような動作によって、ワード線領域Ｂに位置する奇数ビット線ペア（１２ｏｄｄ）に接続されたメモリセルにアクセスされる。
【００６２】
次に、図７において、ワード線領域Ｂに位置する偶数ビット線ペア（１２ｅｖｅｎ）に接続されたメモリセルにアクセスする場合を説明する。図７の、時刻ｔ１においてゲート信号ＬＭＵＸ２（１７ｂ）がＨｉｇｈレベルからＬｏｗレベルに切り替えられる。時刻ｔ２において、ゲート信号ＬＭＵＸ２（１７ｂ）が所定のＬｏｗレベルとなり、これによりビット線ＭＵＸスイッチ回路2（１５ｅｖｅｎ）はオフになり、ワード線領域Ａとワード線領域Ｂは遮断される。このとき、ワード線１３に対しては、目的のメモリセルからデータを読み出すために、所定の電圧が負荷される。ビット線ペアＢＬｐａｉｒ2（１２ｅｖｅｎ）のうち、目的のメモリセルが接続されたビット線に対しては、メモリセルから読み出しが行われる。
【００６３】
時刻ｔ３において、ワード線１３の電圧が所定の電圧となる。時刻ｔ６において、信号ＳＥＮ１４の電位がＬｏｗレベルからＨｉｇｈレベルに切り替えられ、時刻ｔ8において、信号ＳＥＮ１４の電位が所定のＨｉｇｈレベルに達してセンスアンプ１１が起動する。
【００６４】
時刻ｔ９において、ワード線１３の電圧が切り替えられ、時刻ｔ１０において、ワード線１３が所定のＬｏｗレベルに戻るとともに、信号ＳＥＮ１４がＬｏｗレベルに切り替えられる。同時に、遮断されていたワード線領域Ａとワード線領域Ｂを接続する目的で、ビット線ＭＵＸスイッチ回路２（１５ｅｖｅｎ）をオンするためにゲート信号ＬＭＵＸ２（１７ｂ）が、ＬｏｗレベルからＨｉｇｈレベルに切り替えられる。また、目的のメモリセルが接続されたビット線の電圧も読み出しレベルから所定のプリチャージレベルに切り替えられる。時刻ｔ１１において、信号ＳＥＮ１４が所定のＬｏｗレベルに戻ってセンスアンプ１１の動作が終了し、ゲート信号ＬＭＵＸ２（１７ｂ）が所定のＨｉｇｈレベルに達して、ビット線ＭＵＸスイッチ回路２（１５ｅｖｅｎ）がオンし、ワード線領域Ａとワード線領域Ｂの遮断が終了する。同時にビット線もＧＮＤレベルに戻る。以上のような動作によって、ワード線領域Ｂに位置する偶数ビット線ペア（１２ｅｖｅｎ）に接続されたメモリセルからデータが読み出される。
【００６５】
上述のように、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）よりシェアードＳ／Ａ１９側に位置するワード線領域（即ち、奇数ビット線ペアにおけるワード線領域Ａおよび偶数ビット線ペアにおけるワード線領域Ｂ）のメモリセルにアクセスする場合は、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）によって、他のワード線領域（即ち、奇数ビット線ペアにおけるワード線領域Ｂおよび偶数ビット線ペアにおけるワード線領域Ａ）のビット線が遮断されているため、ビット線長は実質的に約半分の長さとなる。従って、ビット線の長さに反比例して減少するビット線に読み出される信号電位を十分に確保することができ、また、シェアードＳ／Ａ１９で直接信号を増幅するためビット線センスマージンの劣化を抑制することができる。
【００６６】
一方、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）を挟んでシェアードＳ／Ａ１９の反対側に位置するワード線領域（即ち、奇数ビット線ペアにおけるワード線領域Ｂおよび偶数ビット線ペアにおけるワード線領域Ａ）のメモリセルにアクセスする場合は、読み出し時にビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）が一旦閉じられることにより、同様にビット線長は実質的に約半分の長さとなる。従って、信号電位が確保されるとともに、読み出された信号は、一旦プリセンスアンプ（１６ｏｄｄ、１６ｅｖｅｎ）で増幅された上で、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）を開いて、シェアードＳ／Ａ１９に転送され、シェアードＳ／Ａ１９で増幅されて外部入出力端子に転送される。この場合、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）を開いた状態では、ビット線長は本来のビット線長になるが、信号が読み出される際には、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）は閉じられた状態であるため、十分な信号電位が確保され、さらにプリセンスアンプ１６で増幅してシェアードＳ／Ａ１９に転送されるため、ビット線センスマージンの劣化が少ない。
【００６７】
半導体記憶装置においては、ワード線を開けてビット線にメモリセルから信号を転送して読み出すが、前記ビット線に読み出された信号電位は極めて小さいため、センスアンプによって増幅することが行われる。しかし、前記ビット線の分割数を減らそうとした場合、前記ビット線の長さが長くなることによってワード線を開けて読み出される前記ビット線への信号電位が、前記ビット線の長さに反比例して減少してしまう。また、デバイスサイズを縮小化していった場合、デバイスのシュリンクに従って前記ビット線間の干渉が顕著となり、前記干渉により前記ビット線への信号電位が減少してしまい、いずれの場合にもビット線センスマージンが劣化してしまう。
【００６８】
本発明の第２の実施形態に係る半導体記憶装置においては、アクセスされるメモリセルが繋がっているビット線が、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）によりシェアードＳ／Ａ１９に接続されていない状態の時には、プリセンスアンプ１６によって一旦増幅してからビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）を開け、ビット線信号をシェアードＳ／Ａ１９に転送することで十分な信号電位を確保することができ、シェアードＳ／Ａ１９において確実に増幅することができる。また、アクセスされるメモリセルが繋がっているビット線が、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）によりシェアードＳ／Ａ１９に接続されている状態の時には、そのままシェアードＳ／Ａ１９により増幅される。
【００６９】
本発明の第２の実施形態に係る半導体記憶装置においては、ビット線ＭＵＸスイッチ回路（１５ｏｄｄ、１５ｅｖｅｎ）によりビット線を分けることで、ワード線１３を開けてメモリセルから前記ビット線に信号を転送するときのビット線容量が実効的に小さく見えるため信号電位を大きくとることができる。従って、直接シェアードＳ／Ａ１９により増幅する場合においても、大きな信号電位が転送されるためビット線センスマージンの劣化が少ない。また、プリセンスアンプ１６により一旦増幅してから転送する場合には、さらにセンスマージンの劣化が少なくて済む。これにより、前記ビット線の長さが長くなった場合でも大きな信号電位を転送することができるため、前記ビット線の分割数を減らしデバイスサイズを縮小化することが可能となる。
【実施例２】
【００７０】
本発明の第３の実施形態に係る半導体記憶装置においては、ワード線を開けて読み出されるビット線への信号電位の低下を防ぎながら、ビット線の本数を大幅に削減することができる。ビット線の本数を削減する場合、一本のビット線の長さが長くなり、ワード線を開けて読み出されるビット線への信号電位が低下する。このことが、デバイスサイズの縮小化に障害となっているが、本発明によれば、かかる課題を解決することができる。
【００７１】
本発明の第３の実施形態においては、ビット線ペアＢＬｐａｉｒごとにＰ−１個のビット線ＭＵＸスイッチ回路を設け、ビット線をＰ個の領域に分割し、分割されたビット線のうちセンスアンプに直接接続するビット線を除いた各領域のビット線にＰ-１個のプリセンスアンプを接続することを特徴とする。
【００７２】
図８は、本発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。前記半導体記憶装置は、行方向および列方向にマトリクス状に配置された複数のメモリセル１０と、前記複数のメモリセル１０を列方向に所定の単位ごとに選択状態にするｎ本のワード線１３と、前記複数のメモリセル１０に行方向の所定の単位ごとに接続され、前記ワード線１３により選択状態にある前記メモリセル１０のデータを転送する２ｍ本のビット線とを備えるセルアレイ（図示せず）を有する。
【００７３】
複数のメモリセル１０は、第１の実施形態および第２の実施形態で示したメモリセルと同様の構成であるため、詳細の説明は省略するが、前記ワード線１３により所定の電圧が印加された前記メモリセル１０は、セルに記憶されたデータを前記ビット線に出力することでデータの読出しを行う。
【００７４】
前記２ｍ本のビット線は、奇数ビット線１２ａと偶数ビット線１２ｂの２本で一つのビット線ペアＢＬｐａｉｒ１２を構成し、１つのセンスアンプ１１に接続される。図８においては、ｍ組のビット線ペアＢＬｐａｉｒ１２が配置されるが、一つのセンスアンプ１１に接続されるビット線の本数は２本に制限されるわけではない。
【００７５】
センスアンプ１１は、ビット線ペアＢＬｐａｉｒ１２に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。前記センスアンプ１１とメモリセルアレイの間では、１ページ単位でデータ転送（読み出しおよび書き込み）が行われ、前記センスアンプ１１と外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００７６】
メモリセルアレイのワード線ＷＬ１（１３）とワード線ＷＬｎ（１３）の間には、各ビット線ペアＢＬｐａｉｒ１２を分割するビット線ＭＵＸスイッチ回路１５が配置される。
【００７７】
前記ビット線ＭＵＸスイッチ回路１５の構成は、第１の実施形態および第２の実施形態で示した構成と同様であるので詳細は省略するが、前記ビット線ＭＵＸスイッチ回路１５を構成するＮチャネルトランジスタのゲートには、信号線ＬＭＵＸよりゲート信号ＬＭＵＸ１７が与えられる。前記ゲート信号ＬＭＵＸ１７はワード線１３が開く前には、Ｌｏｗレベル（例えばＧＮＤレベル）に設定されている。
【００７８】
前記ビット線ＭＵＸスイッチ回路１５により、図８に示すとおり、それぞれのビット線ペアＢＬｐａｉｒ1乃至ビット線ペアＢＬｐａｉｒＭ（１２）は、Ｐ−１個のビット線ＭＵＸスイッチ回路１５でＰ個のワード線領域に分割され、前記Ｐ−１個のビット線スイッチ１５の開閉により、それぞれのワード線領域にあるビット線ペアＢＬｐａｉｒ１２に接続するメモリセル１０からの情報の転送が制御される。
【００７９】
また、本発明の第３の実施形態に係る半導体記憶装置は、一組のビット線ペアＢＬｐａｉｒ1乃至ＢＬｐａｉｒＭ（１２）ごとに、センスアンプ１１に直接接続されていないビット線ペアＢＬｐａｉｒ１２の信号電位を増幅するＰ−１個のプリセンスアンプ１６が設けられている。
【００８０】
前記プリセンスアンプ１６の構成は、第１の実施形態および第２の実施形態と同様であるので、詳細は省略する。
【００８１】
複数のビット線ペアＢＬｐａｉｒ１２は、ビット線ＭＵＸスイッチ回路１５の開閉によってセンスアンプ１１への接続が制御され、前記プリセンスアンプ１６は、センスアンプ１１に接続されていないビット線の信号を増幅する。
【００８２】
前記プリセンスアンプ１６は信号線ＬＳＥＮからの信号ＬＳＥＮ１７により制御され、前記信号線ＬＳＥＮからの前記信号ＬＳＥＮ１７は、前記プリセンスアンプ１６を用いてビット線上の信号を増幅するときにＨｉｇｈレベルになるものである。
【００８３】
上述のような構成からなる、本発明の第３の実施形態に係る半導体記憶装置においては、所望のメモリセルＡ１０が接続されるワード線領域ｎ＋１を挟み込むビット線ＭＵＸスイッチ回路ＳＷｎとビット線ＭＵＸスイッチ回路ＳＷｎ＋１（図示せず）を、前記所望のメモリセルＡ１０に接続されたワード線ＷＬｌ（１３）を開くときにＬｏｗレベルに設定することで、前記所望のメモリセルＡ１０からビット線への読み出しの信号電位を大きくすることができる。
【００８４】
即ち、ビット線ＭＵＸスイッチ回路ＳＷｎとビット線ＭＵＸスイッチ回路ＳＷｎ＋１に挟まれたワード線領域ｎ＋１に接続される所望のメモリセルＡ１０からデータを読み出す場合には、所望のメモリセルＡ１０が接続されたワード線ＷＬｌ（１３）を開くときに前記２つのビット線ＭＵＸスイッチ回路１５をＬｏｗレベルに設定して前記ビット線ＭＵＸスイッチ回路１５を閉じる。これによって、ワード線領域ｎ＋１は、隣接するワード線領域nおよびワード線領域ｎ＋２から遮断される。
【００８５】
前記ワード線ＷＬｌ（１３）が開いて前記ビット線に十分な信号電位が確保された時点で、ワード線領域ｎ＋１に配置されたプリセンスアンプn１６を、信号ＬＳＥＮｎ１８をＨｉｇｈレベルに設定することで活性化し、前記ワード線ＷＬｌ（１３）上の信号をプリセンスアンプn１６によって差動増幅する。
【００８６】
前記プリセンスアンプｎ１６により十分増幅した後、センスアンプ１１側に位置する前記ビット線ＭＵＸスイッチ回路ｎ１５をＨｉｇｈレベルに遷移させることで、前記ビット線ＭＵＸスイッチ回路ｎ１５が開き、ビット線上の信号をセンスアンプ１１に転送し、センスアンプ１１によって再度増幅した上で外部入出力端子に転送する。
【００８７】
前記プリセンスアンプｎ１６によって増幅した後センスアンプ１１に転送する場合、前記ビット線ＭＵＸスイッチ回路ｎ１５からセンスアンプ１１側に位置する全てのビット線ＭＵＸスイッチ回路１５が開くため、ビット線の長さが長くなり信号電位が減少するが、既に転送前にプリセンスアンプｎ１６によって十分に増幅されているため、信号電位が減少してもセンスアンプ１１で再度増幅が可能な十分な信号電位が確保できる。
【００８８】
本発明の第３の実施形態に係る半導体記憶装置の信号に対応する動作は、第１の実施形態および第２の実施形態と同様であるため、タイミングチャートによる詳細説明は省略するが、本発明の第３の実施形態によれば、所望のワード線領域ｎ＋１のメモリセル１０にアクセスする場合は、前記ワード線領域ｎ+１を挟む両側のビット線ＭＵＸスイッチ回路n１５およびビット線スイッチ回路ｎ＋１（１５)によって、隣接するワード線領域ｎおよびワード線領域ｎ＋２から遮断することでビット線の長さを実質的に短くすることができ、ビット線の長さに反比例して減少する前記ビット線から呼び出される信号電位の減少を抑制することが可能となる。
【００８９】
さらに、プリセンスアンプｎ１６からセンスアンプ１１に信号を転送する場合、センスアンプ１１からワード線領域ｎ＋１までの間に位置する全てのワード線領域のビット線ＭＵＸスイッチ回路１５を同時に開いて、前記センスアンプ１１からワード線領域ｎ＋１までの間に位置する全てのワード線領域に配置されたビット線を通じて信号を転送するため、転送の際にはビット線の長さはセンスアンプ１１からワード線領域ｎまでの長さとなり、ビット線の実質的な長さが長くなるため信号電位の減少が生じるが、本発明においては、前記ワード線領域ｎ＋１に配置されたプリセンスアンプn１６によって十分に増幅したうえで信号を転送するため、転送の際の信号電位の減少を考慮しても十分な信号電位の転送が可能となる。
【００９０】
また、図８に示すビット線ＭＵＸスイッチ回路１５とプリセンスアンプ１６を設けたことにより、本発明の第３の実施形態に係る半導体記憶装置によれば、今後ますます強く要求されるデバイスサイズの縮小要求に対して十分な対応が可能となる。すなわち、デバイスサイズを縮小する場合、ビット線間の間隔についても狭めることが要求されるが、この場合ビット線間の干渉に起因してビット線への信号電位の減少が生じる。さらに、デバイスのシュリンクに従って、前記ビット線間の干渉は顕著になり、信号電位の減少も顕著になる。一方、デバイスサイズの縮小対策として、ビット線の分割数を減らしてビット線の本数自体を減らしデバイスサイズの縮小を図ることが行われるが、この場合には、上述のように一本のビット線の長さを長くせざるを得ない。すると、ビット線の長さが長くなるほどビット線への信号電位が減少してしまうため、ビット線センスマージンが劣化してしまい歩留まりの低下を招来する。従って、信号電位の減少を十分に抑制できなければ、デバイスサイズの縮小が実現できないこととなる。
【００９１】
図８に示すように、本発明の第３の実施形態に係る半導体記憶装置においては、ビット線にデータを読み出す際に、ビット線ＭＵＸスイッチ回路１５によって所望のワード線領域のビット線を、他のワード線領域のビット線から遮断してワード線の長さを実質的に短くした上でデータを読み出すため、ビット線容量が実効的に小さく見えるため信号電位を大きくとることができる。また、プリセンスアンプ１６によって信号電位を一旦増幅した上でセンスアンプ１１に転送する。従って、一本のビット線の長さに関わらず、ビット線ＭＵＸスイッチ回路１５によってビット線の実効的な長さを短くして信号電位の減少を抑制でき、また、デバイスのシュリンクに従ってビット線間の干渉が顕著になって信号電位の減少が生じても、プリセンスアンプ１６によって一旦増幅した上で転送されるため、デバイスサイズのサイズダウンの要求に十分に対応することが可能となるのである。
【００９２】
さらに、センスアンプ１１にメモリセル１０から読み出されたデータをラッチする場合、ラッチするセンスアンプ１１に接続された全ビット線の容量を充電する必要があり、ビット線の充放電による消費電流が大きくなってしまい、低消費電力化の障害となっているが、本発明の第３の実施形態に係る半導体記憶装置においては、かかる消費電流を抑制し低消費電力化を図ることが可能となる。すなわち、メモリセル１０のデータをビット線に読み出す際に、上述のように、所望のメモリセル１０に接続するビット線が配置されたワード線領域を、前記ワード線領域を挟みこむビット線ＭＵＸスイッチ回路１５によって両側に位置するワード線領域から遮断するため、充電が必要なビット線は前記ワード線領域に配置されたビット線だけになり、他のワード線領域のビット線は充電が必要ないため、ビット線の充放電による消費電流が少なくて済む。従って、低消費電力化を測ることが可能となる。
【実施例３】
【００９３】
上述した本発明の第３の実施形態における効果は、センスアンプにシェアードセンスアンプを用いても同様である。本発明の第４の実施形態は、センスアンプにシェアードＳ／Ａを用い、ビット線ペアＢＬｐａｉｒごとにＰ−１個のビット線ＭＵＸスイッチ回路を設け、ビット線をＰ個の領域に分割し、分割されたビット線のうちセンスアンプに直接接続するビット線を除いた各領域のビット線にＰ-１個のプリセンスアンプを接続することを特徴とする。
【００９４】
図９は、本発明の第４の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。また、図１０は、図９に示すメモリセルアレイとセンスアンプ回路の構成の一部を拡大した概略図である。説明上、以下図１０を基に説明する。
【００９５】
前記半導体記憶装置は、行方向および列方向にマトリクス状に配置された複数のメモリセル１０と、前記複数のメモリセル１０を列方向に所定の単位ごとに選択状態にするｎ本のワード線１３と、前記複数のメモリセル１０に行方向の所定の単位ごとに接続され、前記ワード線１３により選択状態にある前記メモリセル１０のデータを転送する２ｍ本のビット線とを備えるセルアレイ（図示せず）を有する。
【００９６】
複数のメモリセル１０は、第１の実施形態乃至第３の実施形態で示したメモリセルと同様の構成であるため、詳細の説明は省略するが、前記ワード線１３により所定の電圧が印加された前記メモリセル１０は、セルに記憶されたデータを前記ビット線に出力することでデータの読出しを行う。
【００９７】
前記２ｍ本のビット線は、奇数ビット線１２ａと偶数ビット線１２ｂの２本で一つのビット線ペアＢＬｐａｉｒ１２を構成し、１つのシェアードＳ／Ａ１９に接続される。図９および図１０においてはｍ組のビット線ペアＢＬｐａｉｒ１２が配置されるが、一つのシェアードＳ／Ａ１９に接続されるビット線の本数は２本に制限されるわけではない。
【００９８】
シェアードＳ／Ａ１９は、ビット線ペアＢＬｐａｉｒ１２に接続されてデータ読み出しを行うと共に、書き込みデータを保持するデータラッチを兼ねる。前記シェアードＳ／Ａ１９とメモリセルアレイの間では、１ページ単位でデータ転送（読み出しおよび書き込み）が行われ、前記シェアードＳ／Ａ１９と外部入出力端子との間は、例えば１バイト単位でシリアルデータ転送が行われる。
【００９９】
メモリセルアレイのワード線ＷＬ１（１３）とワード線ＷＬｎ（１３）の間には、各ビット線ペアＢＬｐａｉｒ１２を分割するビット線ＭＵＸスイッチ回路１５が配置される。
【０１００】
前記ビット線ＭＵＸスイッチ回路１５の構成は、第１の実施形態乃至第３の実施形態で示した構成と同様であるので詳細は省略するが、前記ビット線ＭＵＸスイッチ回路１５を構成するＮチャネルトランジスタのゲートには、信号線ＬＭＵＸよりゲート信号ＬＭＵＸ１７が与えられる。前記ゲート信号ＬＭＵＸ１７はワード線１３が開く前には、Ｌｏｗレベル（例えばＧＮＤレベル）に設定されている。
【０１０１】
前記ビット線ＭＵＸスイッチ回路１５により、図１０に示すとおり、それぞれのビット線ペアＢＬｐａｉｒ1乃至ビット線ペアＢＬｐａｉｒＭ（１２）は、Ｐ−１個のビット線ＭＵＸスイッチ回路１５でＰ個のワード線領域に分割され、前記Ｐ−１個のビット線スイッチ１５の開閉により、それぞれのワード線領域にあるビット線ペアＢＬｐａｉｒ１２に接続するメモリセル１０からの情報の転送が制御される。
【０１０２】
また、本発明の第４の実施形態に係る半導体記憶装置は、一組のビット線ペアＢＬｐａｉｒ1乃至ＢＬｐａｉｒＭ（１２）ごとに、シェアードＳ／Ａ１９に直接接続されていないビット線ペアＢＬｐａｉｒ１２の信号電位を増幅するＰ−１個のプリセンスアンプ１６が設けられている。
【０１０３】
前記プリセンスアンプ１６の構成は、第１の実施形態乃至第３の実施形態と同様であるので、詳細は省略する。
【０１０４】
複数のビット線ペアＢＬｐａｉｒ１２は、ビット線ＭＵＸスイッチ回路１５の開閉によってシェアードＳ／Ａ１９への接続が制御され、前記プリセンスアンプ１６は、シェアードＳ／Ａ１９に接続されていないビット線の信号を増幅する。
【０１０５】
前記プリセンスアンプ１６は信号線ＬＳＥＮからの信号ＬＳＥＮ１８により制御され、前記信号線ＬＳＥＮからの前記信号ＬＳＥＮ１８は、前記プリセンスアンプ１６を用いてビット線上の信号を増幅するときにＨｉｇｈレベルになるものである。
【０１０６】
上述のような構成からなる、本発明の第４の実施形態に係る半導体記憶装置においては、所望のメモリセルＡ１０が接続されるワード線領域ｎ＋１を挟み込むビット線ＭＵＸスイッチ回路ｎ１５とビット線ＭＵＸスイッチ回路ｎ＋１（１５）（図示せず）を、前記所望のメモリセルＡ１０に接続されたワード線ＷＬｌ（１３）を開くときにＬｏｗレベルに設定することで、前記所望のメモリセルＡ１０からビット線への読み出しの信号電位を大きくすることができる。
【０１０７】
即ち、ビット線ＭＵＸスイッチ回路ｎ（１５）とビット線ＭＵＸスイッチ回路ｎ＋１（１５）に挟まれたワード線領域ｎ＋１に接続される所望のメモリセルＡ１０からデータを読み出す場合には、所望のメモリセルＡ１０が接続されたワード線ＷＬｌ（１３）を開くときに前記２つのビット線ＭＵＸスイッチ回路１５をＬｏｗレベルに設定して前記２つのビット線ＭＵＸスイッチ回路１５を閉じる。これによって、ワード線領域ｎ＋１は、隣接するワード線領域nおよびワード線領域ｎ＋２から遮断される。
【０１０８】
前記ワード線ＷＬｌ（１３）が開いて前記ビット線に十分な信号電位が確保された時点で、ワード線領域ｎ＋１に配置されたプリセンスアンプn１６を、信号ＬＳＥＮｎ１８をＨｉｇｈレベルに設定することで活性化し、前記ワード線ＷＬｌ（１３）上の信号をプリセンスアンプn１６によって差動増幅する。
【０１０９】
前記プリセンスアンプｎ１６により十分増幅した後、シェアードＳ／Ａ１９側に位置する前記ビット線ＭＵＸスイッチ回路ｎ１５をＨｉｇｈレベルに遷移されることで、前記ビット線ＭＵＸスイッチ回路ｎ１５が開き、ビット線上の信号をシェアードＳ／Ａ１９に転送し、シェアードＳ／Ａ１９によって再度増幅した上で外部入出力端子に転送する。
【０１１０】
本発明の第４の実施形態に係る半導体記憶装置の信号に対応する動作は、第１の実施形態乃至第３の実施形態と同様であるため、タイミングチャートによる詳細説明は省略するが、本発明の第４の実施形態によれば、所望のワード線領域ｎ+１のメモリセルにアクセスする場合は、前記ワード線領域ｎを挟む両側のビット線ＭＵＸスイッチ回路１５によって、前記ワード線領域n+１を隣接するワード線領域から遮断することでビット線の長さを実質的に短くすることができ、ビット線の長さに反比例して減少する前記ビット線から呼び出される信号電位の減少を抑制することが可能となる。
【０１１１】
また、プリセンスアンプｎ１６からシェアードＳ／Ａ１９に信号を転送する場合、上述の実施例２と同様に信号電位の減少が生じるが、本発明においては、前記ワード線領域ｎ+１に配置されたプリセンスアンプn１６によって十分に増幅したうえで信号を転送するため、転送の際の信号電位の減少を考慮しても十分な信号電位の転送が可能となる。
【０１１２】
さらに、ビット線にデータを読み出す際に、ビット線ＭＵＸスイッチ回路１５によって所望のワード線領域のビット線を、他のワード線領域のビット線から遮断してワード線の長さを実質的に短くした上でデータを読み出すため、ビット線容量が実効的に小さく見えるため信号電位を大きくとることができ、また、プリセンスアンプ１６によって信号電位を一旦増幅した上でシェアードＳ／Ａ１９に転送するため、デバイスのシュリンクに従ってビット線間の干渉が顕著になって信号電位の減少が生じても、問題とならず、デバイスのサイズダウンが可能となる。
【０１１３】
メモリセルのデータをビット線に読み出す際に、上述のように、所望のメモリセルに接続するビット線が配置されたワード線領域を、前記ワード線領域を挟みこむビット線ＭＵＸスイッチ回路１５によって両側に位置するワード線領域から遮断するため、充電が必要なビット線は前記ワード線領域に配置されたビット線だけになり、ビット線の充放電による消費電流が少なくてため、低消費電力化を測ることが可能となる
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプの構成を模式的に表す概略図である。
【図２】第１の実施形態においてワード線領域Ａをアクセスした場合の信号のタイミングチャート図である。
【図３】第１の実施形態においてワード線領域Ｂをアクセスした場合の信号のタイミングチャート図である。
【図４】本発明の第２の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。
【図５】図４に示すメモリセルアレイとセンスアンプ回路の構成のうち、ワード線領域Ａおよびワード線領域Ｂを含む一部を拡大した概略図である。
【図６】本発明の第２の実施形態におけるワード線領域Ａをアクセスした場合の信号のタイミングチャート図である。
【図７】本発明の第２の実施形態におけるワード線領域Ｂをアクセスした場合の信号のタイミングチャート図である。
【図８】本発明の第３の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。
【図９】本発明の第４の実施形態に係る半導体記憶装置のメモリセルアレイとセンスアンプ回路の構成を模式的に示す概略図である。
【図１０】図９に示すメモリセルアレイとセンスアンプ回路の構成の一部を拡大した概略図である。
【符号の説明】
【０１１５】
１０：メモリセル
１０ａ:トランジスタ
１０ｂ:キャパシタ
１１：センスアンプ
１２、１２ｏｄｄ、1２ｅｖｅｎ：ビット線ペア
１２ａ：奇数ビット線
１２ｂ：偶数ビット線
１３：ワード線
１４：信号ＳＥＮ
１５、１５ｏｄｄ、１５ｅｖｅｎ：ビット線ＭＵＸスイッチ回路
１５ａ、１５ｂ：Ｎチャネルトランジスタ
１６、１６ｏｄｄ、１６ｅｖｅｎ：プリセンスアンプ
１６ａ、１６ｂ、１６ｃ：Ｎチャネルトランジスタ
１７、１７ａ、１７ｂ：ゲート信号ＬＭＵＸ
１８、１８ａ、１８ｂ：信号ＬＳＥＮ
１９：シェアードＳ／Ａ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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