(57)【要約】【課題】回路基板の電源ノイズ解析モデルを簡素化することである。【解決手段】ＣＡＤ装置から回路基板のＣＡＤデータを取得し（図３、Ｓ２１）、回路基板の異なる層に存在する電源島の内で重なりのある電源島を電源ペアとして抽出する（Ｓ２２）。抽出した電源ペアにノードを配置し、さらに電源ペアが属する電源島に電源ペアのノードを投影する（Ｓ２３）。メッシュ生成部２４が、電源島毎にノードを囲むメッシュ領域を決定し、インピーダンス計算部２５が、ノード間のインピーダンス（Ｌ、Ｒ，Ｃ）を計算する（Ｓ２４）。モデル生成部２６が、各層のノード間のインピーダンスと層間の容量に基づいて電源ノイズ解析モデルを作成する（Ｓ２５）。【選択図】図３
2008165355.tif 000002
【特許請求の範囲】
【請求項１】
回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出するステップと、
前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置するステップと、
前記電源ペアに配置された前記ノードのノード座標が電源ペアを構成する前記電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するステップと、
前記ノード間のインピーダンスを算出するステップと、
算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを作成するステップとからなる電源ノイズ解析モデル生成プログラム。
【請求項２】
前記電源ペアを抽出するステップは、前記電源ペアの面積から容量値を算出し、算出した容量値が所定値以下の電源ペアを、電源ノイズ解析モデルの作成対象から除外するステップを有する請求項１記載の電源ノイズ解析モデル生成プログラム。
【請求項３】
前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクから所定距離以内の他の層に電源島が存在するか否かを判定し、所定距離以内に前記電源島が存在する場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する請求項１記載の電源ノイズ解析モデル生成プログラム。
【請求項４】
前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクの中間点を算出するステップと、前記中間点を基準として所定の探索範囲に存在する電源島を検出するステップと、電源島を検出した場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する請求項１記載の電源ノイズ解析モデル生成プログラム。
【請求項５】
回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出する電源ペア抽出手段と、
前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置すると共に、前記電源ペアに配置された前記ノードのノード座標が前記２つの電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するノード配置・投影手段と、
前記ノード配置・投影手段により設定された前記ノード間のインピーダンスを算出するインピーダンス算出手段と、
算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを作成するモデル作成手段とを備える電源ノイズ解析モデル作成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板の電源ノイズを解析するための解析モデル生成プログラム及び電源ノイズ解析モデル作成装置に関する。
【背景技術】
【０００２】
回路基板に搭載する素子の高密度化により電源部の電流密度が著しく増加する傾向となっている。また、回路の動作周波数が高くなり、電源電流に含まれる周波数成分も高くなってきている。このような状況から従来問題とならなかった電源ノイズに起因する障害が増加している。
【０００３】
そのための回路基板の電源ノイズ解析モデルを作成し、その電源ノイズ解析モデルを用いて回路シミュレータにより電源ノイズを評価することが行われている。
従来、回路基板の異なる電源層に存在する電源島が重なった部分を電源ペアとして抽出し、電源ペア単位にノードを配置し、ノード間のインピーダンスを計算して電源ノイズ解析モデルを作成していた。
【０００４】
図１６は、従来の電源ノイズ解析モデルを示す図である。異なる電源層に存在する電源島の重なった部分が電源ペアとして抽出される。図１６（Ａ）は、第１層からは電源ペア１と電源ペア２が抽出された場合を示している。電源ペア１には、図１６（Ａ）に白丸で示す４個のノードが配置され、電源ペア２にも白丸で示す４個のノードが配置されている。
【０００５】
図１６（Ｂ）は、ノードを囲むメッシュ領域を示す図であり、ノードを中心とする所定の領域がメッシュ領域として設定される。
上記のように抽出した電源ペアを個々にモデル化すると、同じ電源島に存在するする電源ペアが別のモデルとして生成されるので、図１６（Ａ）に示すように電源ペア１と電源ペア２の境界線に境界線ノードを設定してそれらの電源ペアを１つのモデルに結合していた。
【０００６】
しかしながら、複雑な形状の電源島では分割される電源ペア数も多くなるので、境界線ノードの数も多くなり、それにより全体のノード数に占める境界線ノード数の割合が高くなる。境界線ノードの数が増えると電源ノイズ解析モデルのインダクタ、抵抗、容量等のエレメント数が増え、電源ノイズ解析モデルのサイズが大きくなるという問題点があった。さらに、電源ノイズ解析モデルが大きくなると、シミュレーション時の解析時間も長くなる。
【０００７】
また、多層回路基板では層間の接続のためにビアが用いられるが、例えば、図１７に示すように上の層のビアと、下の層のビアの角度がずれていると、ずれた部分が他の層の電源島の重なり部分となり、電源ペアとして抽出されることになる。このため、１つのビアに対して複数の微小電源ペアが抽出されることになり、それらの微小電源ペアをそれぞれモデル化すると、電源ノイズ解析モデル数が増大してしまうという問題点があった。
【０００８】
また、図１８に示すような形状の電源島の重なり部分を抽出する場合、例えば、図形Ａと図形Ｂの重なり部分を抽出する場合に、図形Ａと図形Ｂの交点Ｔが、図形演算の誤差で交点Ｔ’となってしまうことがある。この交点Ｔ’を含む図形Ａと図形Ｃとの重なり部分を電源ペアとして抽出すると、図１８に斜線で示す領域と黒で示す領域がそれぞれ別の重なり領域として抽出され、図１８に黒く示す領域が電源ペアとして抽出されてしまう。こ
のように図形演算の誤差により本来存在しない微小な電源ペアが抽出され、電源ノイズ解析モデルの数が増大するという問題もあった。
【０００９】
図１９は、従来の引き出しパターンのインダクタンスの計算方法の説明図であり、図１９（Ａ）は回路基板の斜視図、図１９（Ｂ）は断面図である。
Ｌ１層の電源島の引き出しパターンとＬ９層の電源島が電源ペアを構成している場合に、従来は、Ｌ１層の引き出しパターンの面積とＬ９層の電源島の面積とＬ１層とＬ９層の層間距離からＬ１層の引き出しパターンのインダクタンスを計算していた。しかしながら、図１９（Ａ）に示すように引き出しパターンの近傍の他の層に電源島が存在する場合には、上記のようにして計算したインダクタンスが実際の値と異なっていることが多かった。
【００１０】
特許文献１には、半導体装置の電源配線、内部容量、内部消費電流及び入出力セルの各モデルを作成し、それらのモデルを結合して電源ノイズ解析用の半導体装置モデルを作成することが記載されている。
【００１１】
特許文献２には、電源ノイズ解析モデルのノード配置を決める際の波紋処理について記載されている。
【特許文献１】特開２００４−２３４６１８号公報
【特許文献２】特開２００４−３３４６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の課題は、回路基板の電源ノイズ解析モデルのノード数を減らし電源ノイズ解析モデルを簡素化することである。
【課題を解決するための手段】
【００１３】
本発明の電源ノイズ解析モデル生成プログラムは、回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出するステップと、前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置するステップと、前記電源ペアに配置された前記ノードのノード座標が電源ペアを構成する前記電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するステップと、前記ノード間のインピーダンスを算出するステップと、算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを生成するステップとからなる。
【００１４】
この発明によれば、１つの電源島に属する複数の電源ペアを接続するための境界線ノードを設ける必要が無くなるので電源ノイズ解析モデルを構成するインダクタ、容量等のエレメント数を減らすことができる。これにより、電源ノイズ解析モデルを生成するための処理時間が短縮できる。さらに、その電源ノイズ解析モデルを用いるシミュレーションの処理時間も短縮できる。
【００１５】
上記の発明の電源ノイズ解析モデル生成プログラムにおいて、前記電源ペアを抽出するステップは、前記電源ペアの面積から容量値を算出し、算出した容量値が所定値以下の電源ペアを、電源ノイズ解析モデルの作成対象から除外するステップを有する。
【００１６】
このように構成することで、容量が所定値以下の電源ペアを電源ノイズ解析モデルの作成対象から除外できるので、電源ノイズ解析モデルを作成するための処理時間を短縮できる。
【００１７】
上記の発明の電源ノイズ解析モデル生成プログラムにおいて、前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクから所定距離以内の他の層に電源島が存在するか否かを判定し、所定距離以内に前記電源島が存在する場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する。
【００１８】
このように構成することで、ノードを結ぶリンクの近傍の他の層に存在する電源島の影響を考慮してノード間のインダクタンスを計算することができるので、インダクタンスをより正確に計算することができる。
【００１９】
上記の発明の電源ノイズ解析モデル生成プログラムにおいて、前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクの中間点を算出するステップと、前記中間点を基準として所定の探索範囲に存在する電源島を検出するステップと、電源島を検出した場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する。
【００２０】
このように構成することで、リンクの中間点を基準にして近傍の層に存在する電源島を検出することができる。これにより、近傍の層の電源島の影響を考慮してインダクタンスを計算することができる。
【発明の効果】
【００２１】
本発明によれば、同一の電源島に属する複数の電源ペアを接続するための境界線ノードが不要となるので、電源ノイズ解析モデルのインダクタ、抵抗、容量等のエレメント数を減らすことができる。これにより、電源ノイズ解析モデルを生成するための処理時間が短縮できる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の好適な実施の形態について図面を参照して説明する。図１は、ＣＡＤ装置を利用してプリント基板の設計を行う場合の設計フローを示す図である。
ユーザがＣＡＤ（Computer Aided Design）装置を利用してプリント基板の構想設計を行うと（図１、Ｓ１１）、構想段階の設計データであるＣＡＤデータ１１がハードディスク等の記憶装置に記憶される。
【００２３】
電源ノイズ解析モデル生成装置は、ＣＡＤデータ１１に基づいて電源ノイズ解析モデルを生成する（Ｓ１２）。次に、回路シミュレータが、その電源ノイズ解析モデルを用いてプリント基板のノイズレベルの解析を行い（Ｓ１３）、解析結果を表示する（Ｓ１４）。解析結果が所定の条件を満たしているか否かを判定し（Ｓ１５）、条件を満たしていないときには構想設計を修正する。
【００２４】
構想設計の評価結果が条件を満たしているときには、ステップＳ１６の回路設計工程に進む。回路設計が完了したなら、その回路設計に基づいて詳細な基板設計を行う（Ｓ１７）。次に、プリント基板のＣＡＤデータ１１を取得して電源ノイズ解析モデルを生成する（Ｓ１２）。以下、上述したステップＳ１３〜Ｓ１５と同じ処理を実行する。ステップＳ１５の評価結果がＯＫであれば、製造、試験工程に進む。
【００２５】
図２は、実施の形態の電源ノイズ解析モデル作成装置２１の構成を示す図である。電源ノイズ解析モデル作成装置２１は、電源ペア抽出部２２と、ノード配置・投影部２３と、メッシュ生成部２４と、インピーダンス計算部２５と、モデル生成部２６とからなる。
【００２６】
以下、電源ノイズ解析モデル作成装置２１の各部の機能を、図３の電源ノイズ解析モデル生成処理のフローチャートを参照して説明する。
電源ペア抽出部２２が、ＣＡＤ装置から回路基板のＣＡＤデータを取得し（図３、Ｓ２１）、回路基板の異なる層に存在する電源島の内で重なりのある電源島を電源ペアとして抽出する（Ｓ２２）。
【００２７】
ノード配置・投影部２３が、抽出した電源ペアにノードを配置し、さらに電源ペアが属する電源島に電源ペアのノードを投影する（Ｓ２３）。
メッシュ生成部２４が、電源島毎にノードを囲むメッシュ領域を決定し、インピーダンス計算部２５が、ノード間のインピーダンス（Ｌ、Ｒ，Ｃ）を計算する（Ｓ２４）。
【００２８】
モデル生成部２６が、各層のノード間のインピーダンスと層間の容量に基づいて電源ノイズ解析モデルを作成する（Ｓ２５）。
図４は、図３のステップＳ２２の電源ペア抽出処理のフローチャートである。
【００２９】
回路基板の異なる層に存在する電源島で重なりのあるものを電源ペアとして抽出する（図４、Ｓ３１）。次に、抽出した電源ペアの重なり部の面積を計算する（Ｓ３２）。
電源ペアの面積を、Ｃ＝（ε０×εｒ／Ｄ）・Ｓ、の式に代入して電源ペアの容量値Ｃを計算する（Ｓ３３）。ε０＝8.8541878ｅ-15 ［Ｆ／ｃｍ］、εｒ：比誘電率、Ｄ［ｃｍ］：電源ペア間の距離、Ｓ［ｃｍ２］：電源ペアの面積、である。
【００３０】
次に、電源ペアの容量値Ｃが所定値以下の電源ペアを削除する（Ｓ３４）。ステップＳ３２〜Ｓ３４の処理を抽出された全ての電源ペアに対して行う（Ｓ３５）。
上述した電源ペア抽出処理により、容量値が所定値以下の微小な電源ペアは削除されるので、電源ノイズ解析モデルの作成対象となる電源ペアを減らすことができる。
【００３１】
なお、容量値が所定値以下か否かを判定する方法に限らず、例えば、面積が所定値以下の電源ペアを削除するようにしても良い。
次に、図５は、図３のステップＳ２３のノード配置・投影処理のフローチャートである。
【００３２】
最初に、電源ペアに存在する素子のピン及びビアの位置にノードを配置し、さらに能動素子から放射される電磁波の影響を考慮して波紋処理によりノードを配置する（図５、Ｓ４１）。
【００３３】
波紋処理とは、電源ペアに存在する複数の能動素子から放射される電磁波の波紋を算出し、それらの波紋を合成してノードの配置を決める処理である。能動素子の外形を波紋レベル０の波紋、ｎ回外側に広げた波紋を波紋レベルｎの波紋とし、波紋レベル０の波紋から波紋レベル１の波紋までの波紋の間隔を波紋レベル０の波紋ピッチ、波紋レベルｎの波紋から波紋レベルｎ+１の波紋までの波紋の間隔を波紋レベルｎの波紋ピッチとする。
【００３４】
最小波紋ピッチＰｍｉｎは、能動素子の最大動作周波数と基板の絶縁体の誘電率εｒと定数から算出することができる。また、能動素子ａの波紋レベルｎの波紋ピッチＰｍｉｎｎ＿ａ（ｎ）は、波紋レベルｎ−１の波紋ピッチＰｍｉｎ＿ａ（ｎ−１）と、波紋レベルｎの内側のエリアの面積Ｓ（ｎ）と、波紋レベルｎ−１の内側のエリアの面積Ｓ（ｎ−１）と、補正係数Ｋｄとから求めることができる。そして、各波紋の間の領域に該当する波紋レベルの波紋ピッチＰｍｉｎｎ＿ａ（ｎ）の間隔でノードを配置する。上記の波紋処理については、特開２００４−３３４６５４号公報に記載されている。
【００３５】
次に、電源ペアに配置したノードのノード座標が上側の層の電源島内に存在するか否か
を判定する（Ｓ４２）。電源ペアのノード座標が上側の層の電源島に存在する場合には（Ｓ４２、ＹＥＳ）、ステップＳ４３に進み、電源ペアのノードを上側の層の電源島に所属するノードとしてテーブルに登録する。このテーブルは、電源ノイズ解析モデル作成装置２１のメモリ等に格納される。
【００３６】
上記の処理により、電源ペアに配置したノードが、電源ペアを構成する上側の層の電源島に設定（投影）される。
ステップＳ４２がＮＯの場合またはステップＳ４３の次には、ステップＳ４４において、電源ペアに配置したノードのノード座標が下側の層の電源島内に存在するか否かを判定する。電源ペアのノード座標が下側の層の電源島に存在する場合には（Ｓ４４，ＹＥＳ）、ステップＳ４５に進み、電源ペアのノードを下側の層の電源島に属するノードとしてテーブルに登録する。上記の処理により、電源ペアに配置したノードが、電源ペアを構成する下側の層の電源島に設定される。
【００３７】
ステップＳ４４またはＳ４５の次には、ステップＳ４６に進み、電源ペアの全ノードに対して上記の処理が完了したか否かを判定する。未完了のノードがある場合には、ステップＳ４２に戻り上記の処理を繰り返す。
【００３８】
ここで、図６〜図８を参照して上述したノード配置・投影処理により電源ペアと電源島に配置されるノードについて説明する。
図６（Ａ）は、回路基板が３層の場合の各層の電源島を示す図である。第１層は基板の領域のほぼ全面が電源島３１の領域、第２層は、基板の領域の右半部の領域が電源島３２の領域、第３層は基板のほぼ全面が電源島３３の領域となっている。なお、第１層と第３層の中央の破線は、破線の左側の領域が第１層と第３層の電源ペアを構成する重なり部分であることを示している。
【００３９】
これらの電源島の重なりを検出すると、図６（Ｂ）に示すように第１層の電源島３１と第３層の電源島３３の左半分の領域が電源ペア１として抽出される。また、第１層の電源島３１の右半分の領域と、第２層の電源島３２の領域が電源ペア２として抽出される。さらに、第２層の電源島３２と第３層の電源島３３の右半分の領域が電源ペア３として抽出される。
【００４０】
図５のステップＳ４１の処理により、図７に示すように、電源ペア１に４個のノードが配置され、電源ペア２に５個のノードが配置され、電源ペア３に６個のノードが配置されたものとする。
【００４１】
最初に、電源ペア１のノードのノード座標が、電源ペア１の上側の層である第１層の電源島３１の領域内に存在するか否かが判定される。第１層の電源島３１に該当するノード座標が存在する場合には、それらのノードが電源島３１のノードを記憶するテーブル（図示せず）に登録される。
【００４２】
同様に、電源ペア１のノードのノード座標が、電源ペア１の下側の層である第３層の電源島３３に存在するか否かが判定される。電源島３３に該当するノード座標が存在する場合には、それらのノードが電源島３３のテーブルに登録される。
【００４３】
次に、電源ペア２のノードのノード座標が、電源ペア２の上側の層である第１層の電源島３１の領域内に存在するか否かが判定される。第１層の電源島３１に該当するノード座標が存在する場合には、それらのノードが電源島３１のテーブルに登録される。
【００４４】
同様に、電源ペア２のノード座標が、電源ペア２の下側の層である第２層の電源島３２
の領域内に存在するか否かが判定される。第２層の電源島３２に該当するノード座標が存在する場合には、それらのノードが電源島３２のテーブルに登録される。
【００４５】
次に、電源ペア３のノードのノード座標が、電源ペア３の上側の層である第２層の電源島の領域内に存在するか否かが判定される。第２層の電源島３２に該当するノード座標が存在する場合には、それらのノードが電源島３２のテーブルに登録される。
【００４６】
同様に、電源ペア３のノードのノード座標が、電源ペア３の下側の層である第３層の電源島３３の領域内に存在するか否かが判定される。第３層の電源島３３に該当するノード座標が存在する場合には、それらのノードが電源島３３のテーブルに登録される。
【００４７】
図８は、電源島に投影されたノードを示す図である。第１層の電源島３１からは電源ペア１と電源ペア２が抽出されているので、電源島３１には、電源ペア１の４個のノードと電源ペア２の５個のノードが設定されている。
【００４８】
第２層の電源島３２からは電源ペア２と電源ペア３が抽出されているので、電源島３２には、電源ペア２の５個のノードと電源ペア３の６個のノードが設定されている。
第３層の電源島３３からは電源ペア１と電源ペア３が抽出されているので、電源島３３には、電源ペア１の４個のノードと電源ペア３の６個のノードが設定されている。
【００４９】
上述したノード配置・投影処理によれば、各電源島には、それぞれの電源島に属する電源ペアのノードが設定されるので、複数の電源ペアのノードを１つの電源島上に配置することができる。これにより、同じ電源島に属する複数の電源ペアから電源ノイズ解析モデルを作成するときに、電源島単位で電源ノイズ解析モデルを作成することができ、複数の電源ペアのノードを接続するために境界線ノードを設ける必要が無くなる。これにより電源ノイズ解析モデルのノード数が減るので、ノード間のインピーダンスを表すインダクタ、抵抗、容量等からなるエレメント数を減らすことができる。このように電源ノイズ解析モデルのエレメント数を減らすことで、電源ノイズ解析モデルの作成時間及びその電源ノイズ解析モデルを用いるシミュレーションの処理時間を短縮できる。
【００５０】
次に、図３のステップＳ２４のノード間のインピーダンスを計算する処理について図９のフローチャートを参照して説明する。
電源島の２つのノード間の距離ｄを求める（図９，Ｓ５１）。次に、ノードが属するメッシュの接辺の長さＷを求める（Ｓ５２）。例えば、任意のノードとその周りのノードを結ぶ直線の二等分線を引き、複数の二等分線で囲まれる領域をそのノードを囲むメッシュ領域とし、隣接するメッシュ領域の接辺の長さをＷとする。
【００５１】
次に、単位面積当たりの抵抗値を□Ｒとして、ノード間の抵抗値Ｒを「□Ｒ×ｄ／Ｗ」の式で計算する（Ｓ５３）。
図１０は、ノード間の抵抗とインダクタンスの計算方法の説明図である。図１０に示すように、ノードＡとノードＢの距離をｄとし、ノードＡを囲むメッシュ領域とノードＢを囲むメッシュ領域の接する辺の長さをＷとすると、ノードＡ、Ｂ間の抵抗値は、ノード間の距離ｄに比例し、接辺Ｗの長さに反比例する。よって、ノード間の抵抗値Ｒは、単位面積当たりの抵抗値□Ｒとノード間の距離ｄと接辺Ｗの長さから求めることができる。インダクタンスについても同様に計算できる。
【００５２】
次に、単位面積当たりのインダクタンスを□Ｌとし、ノード間のインダクタンスを「□Ｌ×ｄ／Ｗ」の式で計算する（Ｓ５４）。
なお、図９に示していないが、電源ペアのノードの容量値は、例えば、上側の層のノードを囲むメッシュ領域の面積と下側の層の対応するメッシュ領域の面積と層間距離から求
めることができる。
【００５３】
上記の処理を各層の電源島の全てのノードに対して行うことでノード間のインピーダンスを全て計算することができる。
図１１は、上述したインピーダンスの計算処理で計算した電源／ＧＮＤ層のインピーダンスを示す図である。
【００５４】
上側の電源／ＧＮＤ層の複数のノード４１ａ、４１ｂ・・・４１ｎを結ぶリンクのインダクタンス、抵抗値、容量値が計算される。同様に下側の電源／ＧＮＤ層に複数のノード４２、４２ｂ・・・４２ｎを結ぶリンクのインダクタンス、抵抗値、容量値が計算される。これらの電源／ＧＮＤ層のインピーダンスに基づいて電源ノイズ解析モデルを作成することができる。
【００５５】
次に、任意の層の電源島のノードを結ぶリンクのインダクタンスを、電源ペアを構成する他の層との層間距離、あるいは電源ペアの間にある他の層の電源島との層間距離に基づいて計算する処理を、図１２及び図１３のフローチャートを参照して説明する。
【００５６】
最初に、上位層のノードを結ぶリンクと下位層の電源島が電源ペアを構成し、その間に中間層が存在する場合の回路基板の構造の一例を、図１４を参照して説明する。
図１４に示す回路基板は、１番上のＬ１層の電源島のノード５１ａとノード５１ｂを結ぶリンク（電源パターン）５２と、最下層のＬ９層の電源島５３が電源ペアを構成しており、Ｌ１層とＬ９層の間に電源島を有するＬ３層とＬ６層が存在する。Ｌ１層とＬ９層の層間距離はαである。
【００５７】
次に、図１２の処理を説明する。最初に、ノードを結ぶリンクの中間点を算出する（図１２、Ｓ６１）。この処理により、例えば、図１４のノード５１ａ、５１ｂを結ぶリンク５２の中間点５１ｃが算出される。
【００５８】
次に、中間点を中心にして一定値を半径とする円を作成する（Ｓ６２）。この処理により、例えば、電源ペアを構成するＬ１層とＬ９層の層間距離αを半径とする円が作成される。
【００５９】
次に、ノードが所属する電源ペアの上側の層から下側の層に向かって、中間点を中心とする所定の半径の円と重なる電源島が存在する層を、電源ペアの下側の層まで探索する（Ｓ６３）。
【００６０】
円と重なる電源島が存在する層が検出されたか否かを判定し（Ｓ６４）、円と重なる電源島が存在する層が検出された場合には（Ｓ６４、ＹＥＳ）、ステップＳ６５に進み、リンクの存在する層から電源島が検出された層までの層間距離をＧＡＰとして設定する。
【００６１】
他方、電源島のある層が検出されなかった場合には（Ｓ６４，ＮＯ）、ステップＳ６６に進み、リンクの存在する層から電源ペアの下側の層までの層間距離をＧＡＰとして設定する。
【００６２】
次に、電源ペアの上側の層のノード間のインダクタンスをＧＡＰを用いて計算する（Ｓ６７）。
上記の処理により、リンクの中間点を中心とする所定の半径の円と重なる電源島が、電源ペアの層とは別の中間層に存在する場合には、その層までの層間距離でノード間のインダクタンスが計算される。このように電源ペアを構成する層の電源島より距離が近い電源島までの層間距離を用いてインダクタンスを計算することで、中間層の電源島の影響を考
慮してインダクタンスを求めることができる。
【００６３】
次に、図１３のステップＳ６７において、ノードが所属する電源ペアの下側の層から上方向に向かって、所定の半径の円と重なる電源島が存在する層を、電源ペアの上側の層まで探索する。
【００６４】
次に、所定の半径の円と重なる電源島が存在する層が検出されたか否かを判定する（Ｓ６９）。所定の半径の円と重なる電源島が存在する層が検出された場合には（Ｓ６９、ＹＥＳ）、ステップＳ７０に進み、リンクが存在する層から電源島が検出された層までの層間距離をＧＡＰとして設定する。
【００６５】
他方、円と重なる電源島が存在する層が検出されなかった場合には（Ｓ６９、ＮＯ）、ステップＳ７１に進み、リンクの存在する層から電源ペアの上側の層までの層間距離をＧＡＰとして設定する。
【００６６】
次に、電源ペアの下側の層のリンクのインダクタンスをＧＡＰを用いて計算する（Ｓ７２）。
図１５は、リンクに近い層にある電源島の探索方法の説明図である。図１５は、Ｌ１層の電源島のリンクとＬ９層のリンクが電源ペアを構成し、その間に中間層が存在する場合の例である。
【００６７】
この場合、電源ペアの上側の層のＬ１層から下側の層に向かって、リンクの中間点５１ｃを中心として所定の半径の円（例えば、電源ペア間の層間距離）と重なる電源島が存在する層を探索する。電源島が存在する層を検出したなら、Ｌ１層からその層までの層間距離を用いてＬ１層のリンクのインダクタンスを計算する。
【００６８】
同様に、電源ペアの下位層のＬ９層から上位層に向かって、リンクの中間点５１ｃ’を中心とする所定の半径の円と重なる電源島が存在する層を探索する。電源島が存在する層を検出したなら、Ｌ９層からその層までの層間距離を用いてＬ９層のリンクのインダクタンスを計算する。
【００６９】
上述したノード間のインダクタンスの計算処理によれば、ある層のリンクから所定距離以内の他の層に電源島が存在する場合には、リンクが存在する層と電源島が存在する層との層間距離を用いてノード間のインダクタンス計算することで、近傍に存在する電源島の影響を考慮してインダクタンスを求めることができる。これによりノード間のインダクタンスをより正確に求めることができる。
【００７０】
上述した実施の形態によれば、複数の電源ペアを有する電源島単位で電源ノイズ解析モデルを作成することができるので、従来のように電源ペアを接続するための境界線ノードを設ける必要が無くなる。従って、電源ノイズ解析モデルのノード数を減らすことができるので、インダクタ、抵抗、容量等からなるエレメント数を減らすことができる。このように電源ノイズ解析モデルのエレメント数が減ることでモデルを作成するための処理時間を短縮できる。さらに、その電源ノイズ解析モデルを用いるシミュレーションの処理時間も短縮できる。
【００７１】
また、微小電源ペアを削除することで電源ノイズ解析モデルを作成するための処理の処理時間を短縮できる。
さらに、電源島のノード間のインダクタンスを計算するときに、ノードを結ぶリンクの近傍の層に電源島が存在する場合には、その層までの層間距離を用いてインダクタンスを計算することでノード間のインダクタンスをより正確に求めることができる。これは、電
源島の電源線の引き出しパターン等のインダクタンスの計算に効果がある。
【００７２】
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
（１）電源ノイズ解析モデルの作成対象は、プリント基板に限らず半導体集積装置の回路基板でも良い。
（２）ノードの配置の決定方法は、波紋処理によりノードの位置を決める方法に限らず、他の公知の方法でノードの配置を決めても良い。
（３）ノード間のインダクタンスの計算は、電源島の引き出しパターンに限らず、基板の中央部のノード間のインダクタンスの計算にも適用できる。
【００７３】
（付記１）  回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出するステップと、
前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置するステップと、
前記電源ペアに配置された前記ノードのノード座標が電源ペアを構成する前記電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するステップと、
前記ノード間のインピーダンスを算出するステップと、
算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを作成するステップとからなる電源ノイズ解析モデル生成プログラム。
（付記２）  前記電源ペアを抽出するステップは、前記電源ペアの面積から容量値を算出し、算出した容量値が所定値以下の電源ペアを、電源ノイズ解析モデルの作成対象から除外するステップを有する付記１記載の電源ノイズ解析モデル生成プログラム。
（付記３）  前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクから所定距離以内の他の層に電源島が存在するか否かを判定し、所定距離以内に電源島が存在する場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する付記１記載の電源ノイズ解析モデル生成プログラム。
（付記４）  前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクの中間点を算出するステップと、前記中間点を基準として所定の探索範囲に存在する他の層の電源島を検出するステップと、電源島を検出した場合には、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する付記１記載の電源ノイズ解析モデル生成プログラム。
（付記５）  回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出するステップと、
前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置するステップと、
前記電源ペアに配置された前記ノードのノード座標が電源ペアを構成する前記電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するステップと、
前記ノード間のインピーダンスを算出するステップと、
算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを作成するステップとからなる電源ノイズ解析モデル生成方法。
（付記６）  前記電源ペアを抽出するステップは、前記電源ペアの面積から容量値を算出し、算出した容量値が所定値以下の電源ペアを、電源ノイズ解析モデルの作成対象から除外するステップを有する付記５記載の電源ノイズ解析モデル生成方法。
（付記７）  前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクから所定距離以内の他の層に電源島が存在するか否かを判定し、所定距離以内に電源島が存在する場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する付記５記載の電
源ノイズ解析モデル生成方法。
（付記８）  前記ノード間のインピーダンスを算出するステップは、前記ノードを結ぶリンクの中間点を算出するステップと、前記中間点を基準として所定の探索範囲に存在する他の層の電源島を検出するステップと、電源島を検出した場合には、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出するステップを有する付記５記載の電源ノイズ解析モデル生成方法。
（付記９）  回路基板の異なる層に存在する２つの電源島の重なりを検出し、重なりのある電源島を電源ペアとして抽出する電源ペア抽出手段と、
前記回路基板のＣＡＤデータに基づいて前記電源ペアにノードを配置すると共に、前記電源ペアに配置された前記ノードのノード座標が前記２つの電源島に存在するか否かを判定し、前記ノード座標が前記電源島に存在する場合には、前記ノード座標が存在する前記電源島に前記電源ペアに配置された前記ノードを設定するノード配置・投影手段と、
前記ノード配置・投影手段により設定された前記ノード間のインピーダンスを算出するインピーダンス算出手段と、
算出された前記ノード間のインピーダンスに基づいて前記電源島単位で電源ノイズ解析モデルを作成するモデル作成手段とを備える電源ノイズ解析モデル作成装置。
（付記１０）  前記電源ペア抽出手段は、前記電源ペアの面積から容量値を算出し、算出した容量値が所定値以下の電源ペアを、電源ノイズ解析モデルの作成対象から除外する請求項９記載の電源ノイズ解析モデル作成装置。
（付記１１）  前記インピーダンス算出手段は、前記ノードを結ぶリンクから所定距離以内の他の層に電源島が存在するか否かを判定し、所定距離以内に電源島が存在する場合に、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出する付記９記載の電源ノイズ解析モデル作成装置。
（付記１２）  前記インピーダンス算出手段は、前記ノードを結ぶリンクの中間点を算出し、前記中間点を基準として所定の探索範囲に存在する電源島を検出し、所定の探索範囲に電源島が存在する場合には、前記リンクが存在する層から前記電源島が存在する層までの層間距離に基づいて前記ノード間のインダクタンスを算出する付記９記載の電源ノイズ解析モデル作成装置。
【図面の簡単な説明】
【００７４】
【図１】実施の形態のプリント基板の設計フローを示す図である。
【図２】実施の形態の電源ノイズ解析モデル作成装置の構成を示す図である。
【図３】電源ノイズ解析モデル生成処理のフローチャートである。
【図４】電源ペア抽出処理のフローチャートである。
【図５】ノード配置・投影処理のフローチャートである。
【図６】電源島と電源ペアを示す図である。
【図７】電源ペアのノード配置を示す図である。
【図８】電源島に投影されたノードを示す図である。
【図９】ノード間のインピーダンスを計算する処理のフローチャートである。
【図１０】ノード間の抵抗とインダクタンスの計算方法の説明図である。
【図１１】電源／ＧＮＤ層のインピーダンスを示す図である。
【図１２】インダクタンス計算処理のフローチャート（その１）である。
【図１３】インダクタンス計算処理のフローチャート（その２）である。
【図１４】リンクに近い電源島の探索方法の説明図である。
【図１５】リンクに近い電源島の探索方法の説明図である。
【図１６】従来の電源ノイズ解析モデルを示す図である。
【図１７】ビアの角度のずれにより発生する微小電源ペアを示す図である。
【図１８】図形演算誤差により発生する微小電源ペアを示す図である。
【図１９】従来の引き出しパターンのインダクタンスの計算方法の説明図である。
【符号の説明】
【００７５】
２１      電源ノイズ解析モデル作成装置
２２      電源ペア抽出部
２３      ノード配置・投影部
２４      メッシュ生成部
２５      インピーダンス計算部
２６      モデル生成部
３１〜３３      電源島
４１ａ〜４１ｎ      ノード
４２ａ〜４２ｎ      ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１６】
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【図１４】
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【図１７】
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【図１８】
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【図１９】
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