(57)【要約】【課題】一つの電圧源を使用しながらも、低電圧と高電圧とのレベル差が大きい場合にも動作特性に富み且つ容易な設計が可能なレベル変換器を提供する。【解決手段】レベル変換器は、高電圧電源と接地間にインバータの形態で接続され、出力ノードが出力端子と接続されるプルアップＰＭＯＳトランジスタ及びプルダウンＮＭＯＳトランジスタと、インバータ形態のプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタの入力と接続される制御ノードと、入力端子の電圧レベルによって制御ノードを高電圧電源または接地と接続させる入力ゲートと、制御ノードと入力ゲート間に接続される第１フィードバックチェーンであって、入力端子の電圧レベルがハイレベルである時に入力ゲートが制御ノードを接地と接続させる場合には、入力ゲートと高電圧電源間の接続を遮断する第１フィードバックチェーンとを備える。【選択図】図４
2008109667.tif 000002
【特許請求の範囲】
【請求項１】
低電圧電源で動作する回路ブロックと接続されている入力端子と、高電圧電源で動作する回路ブロックと接続されている出力端子間で電圧レベルを変換するレベル変換器であって、
高電圧電源と接地間にインバータの形態で接続され、出力ノードが前記出力端子と接続されるプルアップＰＭＯＳトランジスタ及びプルダウンＮＭＯＳトランジスタと、
前記インバータ形態のプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタの入力と接続される制御ノードと、
前記入力端子の電圧レベルによって前記制御ノードを前記高電圧電源または接地と接続させる入力ゲートと、
前記制御ノードと入力ゲート間に接続される第１フィードバックチェーンであって、前記入力端子の電圧レベルがハイレベルである時に前記入力ゲートが制御ノードを接地と接続させる場合には、入力ゲートと高電圧電源間の接続を遮断する第１フィードバックチェーンと、
を備えることを特徴とするレベル変換器。
【請求項２】
前記出力端子と制御ノード間に接続される第２フィードバックチェーンであって、前記入力端子の電圧レベルがローレベルである時に前記入力ゲートが制御ノードを高電圧電源と接続させる場合には、前記制御ノードを高電圧電源と接続させる第２フィードバックチェーンをさらに備えることを特徴とする請求項１に記載のレベル変換器。
【請求項３】
前記入力ゲートは、
ゲートが入力端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第１ＰＭＯＳトランジスタと、
ゲートが入力端子と接続され、ソースが接地と接続され、ドレインは制御ノードと接続されている第１ＮＭＯＳトランジスタと、
で構成されることを特徴とする請求項１または２に記載のレベル変換器。
【請求項４】
前記第１フィードバックチェーンは、
ゲートが制御ノードと接続され、ドレインは接地と接続される第２ＰＭＯＳトランジスタと、
ソースが制御ノードと接続され、ドレインは第１ＰＭＯＳトランジスタのドレインと接続される第２ＮＭＯＳトランジスタと、を備え、
前記第２ＰＭＯＳトランジスタのソースは、第２ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項３に記載のレベル変換器。
【請求項５】
前記第２フィードバックチェーンは、ゲートが出力端子と接続され、ソースは高電圧電源と接続され、ドレインは制御ノードと接続されている第４ＰＭＯＳトランジスタで構成されることを特徴とする請求項２に記載のレベル変換器。
【請求項６】
前記入力ゲートは、
ゲートが入力端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第２−１ＰＭＯＳトランジスタと、
ゲートがイネーブル端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第２−２ＰＭＯＳトランジスタと、
ゲートが入力端子と接続され、ソースは接地と接続されている第２−１ＮＭＯＳトランジスタと、
ゲートが前記イネーブル端子と接続され、ソースが前記第２−１ＮＭＯＳトランジスタのドレインと接続され、ドレインが制御ノードと接続されている第２−１ＮＭＯＳトランジスタと、
で構成されることを特徴とする請求項１または２に記載のレベル変換器。
【請求項７】
前記第１フィードバックチェーンは、
ゲートが制御ノードと接続され、ドレインは接地と接続される第２ＰＭＯＳトランジスタと、
ソースが制御ノードと接続され、ドレインは第１ＰＭＯＳトランジスタのドレインと接続される第２ＮＭＯＳトランジスタと、を備え、
前記第２ＰＭＯＳトランジスタのソースは、第２ＮＭＯＳトランジスタのゲートに接続されることを特徴とする請求項６に記載のレベル変換器。
【請求項８】
前記第１フィードバックチェーンは、ソースが接地に接続され、ゲートが出力端子に接続され、ドレインが入力インバータのゲートに接続されるＮＭＯＳトランジスタを備えることを特徴とする請求項１に記載のレベル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に係り、より具体的には、電圧差の大きいレベル変換が可能な単一電源レベル変換器に関する。
【背景技術】
【０００２】
一つのチップにメモリ素子、論理素子及び半導体ＩＰなどを統合したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ）のような集積回路素子では、電力消費を低減するための最も良い手段として様々な電圧を使用する。
【０００３】
この場合、それぞれの素子がデータをやりとりするには、対応する素子の動作電圧レベルにデータの出力レベルを変えるレベル変換器（ｌｅｖｅｌ  ｓｈｉｆｔｅｒまたはｌｅｖｅｌ  ｔｒａｎｓｌａｔｏｒ）が必要とされる。
【０００４】
例えば、一つのチップ内に１．２Ｖの電圧で動作する素子と１．５Ｖ電圧で動作する素子に対して同一の外部電源ＶＤＤＬ、ＶＤＤＨと接地（ＧＮＤまたはＶＳＳ）が供給される場合、低電圧動作素子が高電圧動作素子にデータを出力する際には、レベル変換器を介して低電圧を高電圧に変換しなければならない。同様に、高電圧動作素子が低電圧動作素子にデータを出力する際にも、レベル変換器を介して高電圧のデータを低電圧のデータに変換しなければならない。
【０００５】
図１は、従来のレベル変換器を示す回路図で、２００５年５月２６日に公開された米国公開特許第２００５／０１１０５１９号の“Ｓｉｎｇｌｅ  Ｓｕｐｐｌｙ  Ｌｅｖｅｌ  Ｃｏｎｖｅｒｔｅｒ”に示されているものである。
【０００６】
図１に示す従来のレベル変換器は、入力端子１０に接続された入力インバータ（ＰＭＯＳ１６，ＮＭＯＳ１８）と出力端子２０に接続された出力インバータ（ＰＭＯＳ２２，ＮＭＯＳ２４）とを備える。そして、入力インバータと出力インバータとも接地とＶＤＤＨ間に接続される。
【０００７】
すなわち、図１に示す従来のレベル変換器は、高電圧ＶＤＤＨのみを使用し、低電圧ＶＤＤＬは使用せず、低電圧の入力レベルを高電圧の出力レベルに変換する。
【０００８】
このようなレベル変換が可能な理由は、入力インバータを構成するＰＭＯＳ１６のソース（すなわち、ノードＮ２）が、ダイオード形態で構成されたＮＭＯＳ１２を介してＶＤＤＨと接続されているためである。すなわち、ＰＭＯＳ１６のソースは、ＮＭＯＳ１２のしきい電圧（Ｖｔ）分だけ減少したＶＤＤＨレベルの電圧が供給され、よって、入力インバータに低電圧（ＶＤＤＬ）が供給されるのと同じ効果が得られる。
【０００９】
一方、入力インバータを構成するＰＭＯＳ１６のソースは、ＰＭＯＳ１４を介してもＶＤＤＨと接続され、このＰＭＯＳ１４のゲートは出力端子２０と接続され、出力端子２０がロー（Ｌｏｗ）レベルである時（すなわち、入力端子１０にローレベル信号が入力される時）にターンオンされ、漏れ電流を低減させる。
【００１０】
図１に示すレベル変換器は、一つの電圧のみを使用し、漏れ電流特性に優れているというメリットがある。
【００１１】
しかしながら、低電圧電源と高電圧電源間の電圧差が大きい場合には、レベル変換の不安定や誤動作が生じる恐れがある。これは、ＮＭＯＳ１２のゲートとドレインをＶＤＤＨに共通して接続させたダイオード構造となっているため、ノードＮ２の電圧レベル（すなわち、低電圧レベルＶＤＤＬ）がＮＭＯＳ１２のしきい電圧によって制限されるからである。したがって、ダイオード構造となっているＮＭＯＳ１２のしきい電圧がレベル変換器の動作に影響を及ぼすことになる。
【００１２】
また、図１のレベル変換器は、ＮＭＯＳ１２のゲートが高電圧電源（ＶＤＤＨ）に直接接続されるため、静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に弱いという問題があった。
【００１３】
図２は、従来のレベル変換器を示す図で、２００４年４月６日に公開された米国特許第６，７１７，４５２号の“Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ”に示されているものである。
【００１４】
同図で、ＮＭＯＳ３２，３８とＰＭＯＳ３４，３６は、一つのＮＯＲゲートを構成する。ホールド信号Ｈｏｌｄがハイ（ｈｉｇｈ）の時に、ＮＯＲゲートの出力ノードＮ１はロー（ｌｏｗ）レベルに固定される。ホールド信号がローの時に、ＮＯＲゲートの出力ノードＮ１は、入力信号ＩＮが反転された値となる。もう一つのＮＯＲゲートは、ＮＭＯＳ４０，４２とＰＭＯＳ４４，４６によって構成されるが、このＮＯＲゲートに入力されるホールド信号がハイであると、出力ノードＮ２はローに固定され、ホールド信号がローであると、出力ノードＮ２は入力信号ＩＮと同じ値となる。ＰＭＯＳ４８／ＮＭＯＳ５２とＰＭＯＳ５４／ＮＭＯＳ５６は交差結合インバータを構成し、格納セルの役割を担う。ホールド信号がハイであれば、上記した２個のＮＯＲゲートは、出力値がローになってＮＭＯＳ５０とＮＭＯＳ５８はターンオフされ、したがって、交差結合インバータは出力信号ＯＵＴの状態を維持する。一方、ホールド信号がローであれば、出力ノードＮ１はハイになってＮＭＯＳ５８がターンオンされ、したがって、出力信号ＯＵＴは接地にプルダウンされる。これは、ＰＭＯＳ４８／ＮＭＯＳ５２で構成されたインバータによって一層強化される。一方、出力ノードＮ２は、ホールド信号がローの時にハイになってＮＭＯＳ５０がターンオンされ、ＰＭＯＳ５４／ＮＭＯＳ５６で構成されたインバータに対する入力がローになり、したがって、出力信号ＯＵＴはハイとなる。これは、ＰＭＯＳ４８／ＮＭＯＳ５２によって一層強化される。
【００１５】
図２の従来レベル変換器は、低電圧電源Ｖｄｄと高電圧電源Ｖｄｄ＿Ｈの２つを使用するため、セルの設計と具現過程において多くの制約がある。まず、セルを設計する時に低い電圧と高い電圧の電源が必要なため、セルの大きさが増加するという問題がある。また、セルの配置箇所に関らず常に低電圧電源と高電圧電源の両方を接続しなければならない。このような制約から、セルは、低い電圧で動作する回路ブロックや高い電圧で動作する回路ブロックの境界に配置しなければならない。また、電源と接続される電源ラインがルーティング領域を占めるので、ルーティング側面でも不利である。また、セルの置かれるブロックは、外部の信号がセルから始めなければならないので、Ｐ＆Ｒ（Ｐｌａｃｅ  ａｎｄ  Ｒｏｕｔｅ）をする時にも低電圧電源によるパワールーティングによって追加面積が必要とされ、セルの位置に対する制約によってルーティングに制約が生じるという短所があった。
【００１６】
図３は、従来のレベル変換器を示す図で、２００６年３月７日に公開された米国特許第７，００９，４２４号の“Ｓｉｎｇｌｅ  Ｓｕｐｐｌｙ  Ｌｅｖｅｌ  Ｓｈｉｆｔｅｒ”に示されているものである。
【００１７】
図３の従来レベル変換器は、高電圧電源ＶＤＤＡ及び入力端子ＩＮに接続される入力端６０と、高電圧電源ＶＤＤＡ及び出力端子ＯＵＴに接続される出力端６２とで構成されている。入力端６０は、ＮＭＯＳ６４、ＰＭＯＳ６６及びキャパシタ６８で構成され、出力端６２は、２個のＮＭＯＳ７０，７２と２個のＰＭＯＳ７４，７６とで構成されている。入力端子ＩＮの信号がハイ（すなわち、ＶＤＤ）であれば、出力端６２のＮＭＯＳ７２がターンオンされ、ＮＭＯＳ７２のドレインは基準電圧ＶＲＥＦにプルダウンされる。こうなると、入力端６０のＰＭＯＳ６６がターンオンされてＮＭＯＳ６４のゲートノードはＶＤＤにプルアップされ、出力端６２のＮＭＯＳ７０がターンオンされて出力端子ＯＵＴはＶＤＤＡになる。すなわち、低電圧レベルの入力信号ＩＮが高電圧レベルの出力信号ＯＵＴに変換される。その後、入力信号ＩＮがローレベルに立ち下がると、ＮＭＯＳ６４のゲートノードは初期にはＶＤＤを維持する。したがって、ターンオン状態のＮＭＯＳ６４を介して出力信号ＯＵＴはローレベルに立ち下がる。入力端６０のＰＭＯＳ６６は、出力端子ＯＵＴが完全に放電される前にＮＭＯＳ６４がターンオフされるのを防止する。これと同時に、出力端６２のＮＭＯＳ７０はターンオンされ、出力端子ＯＵＴの放電のための正のフィードバック（ｐｏｓｉｔｉｖｅ  ｆｅｅｄｂａｃｋ）を提供する。
【００１８】
このように、図３のレベル変換器は、一つの電源を使用しながらも入力と出力間のレベル変換を可能にしたものの、基準電圧ＶＲＥＦのための追加回路が必要とされる。このような追加回路は、標準セルの設計に当たり面積効率性の低下を招くだけでなく、基準電圧ＶＲＥＦに接続される信号のルーティング効率を低下させるという結果を招く。
【特許文献１】米国公開特許第２００５／０１１０５１９号
【特許文献２】米国特許第６，７１７，４５２号
【特許文献３】米国特許第７，００９，４２４号
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は上記の問題点を解決するためのもので、その目的は、従来のレベル変換器における問題点を克服し、標準セルとして具現できる程度に簡単でありながらも一つの電源のみでレベル変換が可能なレベル変換器を提供することにある。
【００２０】
本発明の他の目的は、入出力間の電圧レベルの差が大きい場合にも安定した動作が可能なレベル変換器を提供することにある。
【００２１】
本発明のさらに他の目的は、一つの電圧源を使用しながらも、低電圧と高電圧とのレベル差が大きい場合にも、動作特性に富み、且つ、容易な設計が可能なレベル変換器を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係るレベル変換器は、低電圧電源で動作する回路ブロックと接続されている入力端子と、高電圧電源で動作する回路ブロックと接続されている出力端子間で電圧レベルを変換するレベル変換器であって、高電圧電源と接地間にインバータの形態で接続され、出力ノードが前記出力端子と接続されるプルアップＰＭＯＳトランジスタ及びプルダウンＮＭＯＳトランジスタと、前記インバータ形態のプルアップＰＭＯＳトランジスタとプルダウンＮＭＯＳトランジスタの入力と接続される制御ノードと、前記入力端子の電圧レベルによって前記制御ノードを前記高電圧電源または接地と接続させる入力ゲートと、前記制御ノードと入力ゲート間に接続される第１フィードバックチェーンであって、前記入力端子の電圧レベルがハイレベルである時に前記入力ゲートが制御ノードを接地と接続させる場合には、入力ゲートと高電圧電源間の接続を遮断する第１フィードバックチェーンと、を備える構成とした。また、このレベル変換器は、前記出力端子と制御ノード間に接続される第２フィードバックチェーンであって、前記入力端子の電圧レベルがローレベルである時に前記入力ゲートが制御ノードを高電圧電源と接続させる場合には、前記制御ノードを高電圧電源と接続させる第２フィードバックチェーンをさらに備えることができる。
【００２３】
本発明の第１側面によれば、前記入力ゲートは、ゲートが入力端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第１ＰＭＯＳトランジスタと、ゲートが入力端子と接続され、ソースが接地と接続され、ドレインは制御ノードと接続されている第１ＮＭＯＳトランジスタと、で構成される。ここで、前記第１フィードバックチェーンは、ゲートが制御ノードと接続され、ドレインは接地と接続される第２ＰＭＯＳトランジスタと、ソースが制御ノードと接続され、ドレインは第１ＰＭＯＳトランジスタのドレインと接続される第２ＮＭＯＳトランジスタと、を備え、前記第２ＰＭＯＳトランジスタのソースは、第２ＮＭＯＳトランジスタのゲートに接続されることができる。
【００２４】
本発明の第２側面によれば、前記入力ゲートは、ゲートが入力端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第２−１ＰＭＯＳトランジスタと、ゲートがイネーブル端子と接続され、ソースが高電圧電源と接続され、ドレインは前記第１フィードバックチェーンを通して制御ノードと接続されている第２−２ＰＭＯＳトランジスタと、ゲートが入力端子と接続され、ソースは接地と接続されている第２−１ＮＭＯＳトランジスタと、ゲートが前記イネーブル端子と接続され、ソースが前記第２−１ＮＭＯＳトランジスタのドレインと接続され、ドレインが制御ノードと接続されている第２−１ＮＭＯＳトランジスタと、で構成されることができる。
【発明の効果】
【００２５】
本発明によるレベル変換器は、一つの電源のみを使用するので、実際セルの設計時にレイアウトが簡単になる。そして、セルの配置（ｐｌａｃｅ）段階においても、高い電圧を使用するブロック内のいずれの箇所にもセルを配置できるという利点がある。また、低電圧電源を使用しないので、低電圧電源によるルーティングによって追加面積を必要とするルーティング領域の損失を防止することができる。
【００２６】
また、本発明ではあらかじめ備えておいた同一レイアウトのセルをインプラント条件によって適切に選択できるので、速度、漏れ電流、電力消耗などの入力規格によって単純選択し使用することが可能になる。その結果、設計が簡単で、広い領域の選択によって設計の柔軟性が向上する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る電圧差の大きいレベル変換が可能な単一電源レベル変換器の好適な実施の形態について、添付の図面を参照しつつ説明する。
【００２８】
本発明の他の目的、特徴及び利点は、添付の図面を参照した実施の形態の詳細な説明から明白になる。
【００２９】
以下、添付の図面を参照して本発明の実施の形態の構成とその作用について説明するが、図面に示され、且つ、図面に基づいて説明される本発明の構成と作用は本発明の少なくとも一つの具現例として説明されるもので、これらの実施の形態によって本発明の技術的思想、その核心構成及び作用が制限されることはない。
【００３０】
以下、添付の図面を参照しつつ、本発明の実施の形態について説明する。
【００３１】
図４は、本発明の第１の実施形態に係るレベル変換器を示す回路図である。
【００３２】
本発明の第１の実施形態に係るレベル変換器１００は、バッファ型レベル変換器である。レベル変換器１００の入力端子１０２は、低電圧電源ＶＤＤＬで動作する回路ブロックと接続され、出力端子１２６は、高電圧電源ＶＤＤＨで動作する回路ブロックと接続される。
【００３３】
図４に示すように、バッファ型レベル変換器１００は、高電圧電源ＶＤＤＨにソースが接続された第１ＰＭＯＳ１０４と、接地（ＶＳＳまたはＧＮＤ）と第１ＰＭＯＳ１０４との間に直列に接続された第１ＮＭＯＳ１０６及び第２ＮＭＯＳ１１０とを備える。
【００３４】
第２ＮＭＯＳ１１０のゲートは、接地とＶＤＤＨ間に直列に接続された第２ＰＭＯＳ１１２、第３ＰＭＯＳ１１４間に接続される。プルアップＰＭＯＳ１１２とプルダウンＮＭＯＳ１２４は、ＶＤＤＨと接地間にインバータの形態で接続され、これによるインバータの入力は制御ノードＮ１と接続され、出力は出力端子１２６と接続される。
【００３５】
制御ノードＮ１とＶＤＤＨ間には第４ＰＭＯＳ１１６が接続される。
【００３６】
第１ＰＭＯＳ１０４と第１ＮＭＯＳ１０６は、入力が入力端子１０２と接続され、出力が制御ノードＮ１と接続される。したがって、これは‘入力ゲート’である。
【００３７】
入力端子１０２に低電圧ＶＤＤＬのハイ信号が入力されると、第１ＮＭＯＳ１０６はターンオンされ、第３ＰＭＯＳ１１４はターンオフされる。第１ＮＭＯＳ１０６のターンオンによって制御ノードＮ１は接地レベルに立ち下がり、第２ＰＭＯＳ１１２がターンオンされてノードＮ２が接地に立ち下がる。
【００３８】
したがって、第２ＮＭＯＳ１１０はターンオフされる。一方、ローレベルの制御ノードＮ１によってプルアップＰＭＯＳ１２２がターンオンされ、出力ノードＮ３にはＶＤＤＨが供給される。一方、ハイレベルの出力ノードＮ３によって第４ＰＭＯＳ１１６はターンオフされる。
【００３９】
入力端子１０２のハイレベル信号は低電圧ＶＤＤＬであるので、ソースがＶＤＤＨに接続された第１ＰＭＯＳ１０４のゲートにＶＤＤＬ電圧が供給される。したがって、第１ＰＭＯＳ１０４は、ＶＤＤＨ−ＶＤＤＬ分の電圧差によって完全にターンオフされることができない。
【００４０】
このような現象はＶＤＤＨとＶＤＤＬとの差が大きい場合により激しくなる。したがって、第１ＰＭＯＳ１０４を通して漏れ電流が流れる。
【００４１】
このため、本発明ではフィードバックチェーンを置き、第１ＰＭＯＳ１０４の漏れ電流が制御ノードＮ１に影響を与えないようにする。すなわち、入力信号１０２がハイレベルである時に第２ＮＭＯＳ１１０をターンオフ状態にし、第１ＰＭＯＳ１０４のドレインと制御ノードＮ１間の電流供給を遮断する。こうすると、出力端子１２６をプルアップするＰＭＯＳ１２２に確実な低電圧の信号が制御ノードＮ１を通して供給される。
【００４２】
一方、入力端子１０２に低レベルの信号が入力されると、第１ＮＭＯＳ１０６はターンオフ、第１ＰＭＯＳ１０４はターンオンされ、第２ＮＭＯＳ１１０のドレインにはＶＤＤＨが供給される。一方、低レベルの入力信号によって第３ＰＭＯＳ１１４がターンオンされてノードＮ２にＶＤＤＨが供給されるので、第２ＮＭＯＳ１１０がターンオンされ、したがって、制御ノードＮ１はＶＤＤＨとなる。したがって、プルダウンＮＭＯＳ１２４がターンオンされ、出力ノードＮ３はローレベルとなる。ローレベルの出力ノードＮ３は、第４ＰＭＯＳ１１６をターンオン状態にし、制御ノードＮ１がＶＤＤＨレベルを維持するのを強化する。すなわち、第４ＰＭＯＳ１１６は、入力信号１０２がローレベルである時に作動するフィードバックチェーンである。
【００４３】
図５は、本発明の第２の実施形態に係るレベル変換器を示す回路図である。
【００４４】
本発明の第２の実施形態に係るレベル変換器２００は、第１の実施形態１００と比較する時、入力ゲートがインバータ（または、バッファ）の形態ではなくＮＡＮＤゲートの形態で構成され、また、イネーブル信号ＥＮを使用するという点が異なる。すなわち、ＮＡＮＤゲートを構成する第１ＮＭＯＳ２１２及び第２ＮＭＯＳ２１４と第１ＰＭＯＳ２０６及び第２ＰＭＯＳ２０８がＶＤＤＨと接地間に接続され、第１ＮＭＯＳ２１２及び第２ＮＭＯＳ２１４と漏れ電流を防止するために用いられたフィードバックチェーンを形成する第３ＮＭＯＳ２１０と接続された第１ＰＭＯＳ２０６及び第２ＰＭＯＳ２０８が接続され、第２ＮＭＯＳ２１４のゲートと第２ＰＭＯＳ２０８のゲートにはイネーブル信号ＥＮが供給される。
【００４５】
イネーブル信号ＥＮがハイレベルである時、レベル変換器２００はレベル変換動作をし、イネーブル信号ＥＮがローレベルである時には、出力信号ＯＵＴは常にローレベルとなる。
【００４６】
入力信号ＩＮがハイレベルで、イネーブル信号ＥＮもハイレベルである時に、制御ノードＮ１はローレベルになり、第２ＰＭＯＳ２０８がターンオンされる。これにより、出力ノードＮ３はＶＤＤＨとなる。したがって、出力端子２２６を通して提供される出力信号ＯＵＴはＶＤＤＨとなる。
【００４７】
一方、ＶＤＤＬの入力信号ＩＮは、第１ＰＭＯＳ２０６のゲートにも供給されるが、第１ＰＭＯＳ２０６のソースがＶＤＤＨに接続されているので、ＶＤＤＨとＶＤＤＬとの電圧差による漏れ電流が第１ＰＭＯＳ２０６に流れる。このような漏れ電流の制御ノードＮ１への影響は、第３ＰＭＯＳ２１６及び第３ＮＭＯＳ２１０で構成されたフィードバックチェーンによって遮断される。すなわち、ローレベルの制御ノードＮ１によって第３ＰＭＯＳ２１６はターンオンされてノードＮ２がＶＳＳとなり、第３ＮＭＯＳ２１０がターンオフされるので、第２ＰＭＯＳ２１６のドレインは制御ノードＮ１から分離される。
【００４８】
一方、入力信号ＩＮがローレベルで、イネーブル信号ＥＮがハイレベルである時に、第１ＮＭＯＳ２１２はターンオフ、第１ＰＭＯＳ２０６はターンオンされる。したがって、ノードＮ４は第１ＰＭＯＳ２０６によってハイレベルに、ノードＮ２は第４ＰＭＯＳ２１８によってハイレベルになり、第３ＮＭＯＳ２１０がターンオンされる。したがって、制御ノードＮ１はハイレベルになってプルダウンＮＭＯＳ２２４をターンオン状態にし、出力ノードＮ３はローレベルになる。制御ノードＮ１のローレベルは、フィードバックチェーンの第５ＰＭＯＳ２２０によって強化される。
【００４９】
図６は、本発明の第３の実施形態に係るレベル変換器を示す回路図である。
【００５０】
本発明の第３の実施形態に係るレベル変換器は、第１の実施形態に係るレベル変換器の変形で、第１の実施形態と同じ構成については同一の参照符号を共通使用し、その詳細説明は省略する。
【００５１】
図６を参照すると、入力信号ＩＮがハイ状態の時に、漏れ電流を防止するために用いたＮＭＯＳ１１０のゲートに接続される電圧がＮＭＯＳ１１０を確実なオフ状態にするよう、第１の実施形態のＰＭＯＳ１１２の代わりに第３の実施形態ではＮＭＯＳ１１２ａを使用する。このＮＭＯＳ１１２ａは、ゲートは出力端子１２６または出力ノードＮ３に、ソースは接地に、ドレインはＮＭＯＳ１１０のゲートに接続される。このような構成は、入力がハイ状態である時にＰＭＯＳ１０４とＮＭＯＳ１０６との接続による漏れ電流を厳格に制限するためのものである。しかしながら、入力信号ＩＮが印加されてから出力端子１２６までの反応時間要因があるので、ＮＭＯＳ１１０が完壁にオフされるまでは若干の時間がかかる。
【００５２】
図７は、本発明の第１の実施形態乃至第３の実施形態によって開発されたレベル変換器セルが含まれたライブラリを用いて半導体素子を設計する過程を説明するフローチャートである。
【００５３】
標準セルライブラリに含まれる複数のレベル変換器のそれぞれは、様々なインプラント（ｉｍｐｌａｎｔａｔｉｏｎ）条件によって速度、漏れ電流、消費電力別に相互に異なる規格を持つようにあらかじめ設計する。インプラントはトランジスタのしきい電圧（Ｖｔ）を決定するので、Ｖｔが大きくなると漏れ電流は増加する代わりに速度は速くなる。したがって、速度が重要な場合には低いＶｔインプラントを使用する。チップの電力は供給電圧の自乗に比例するので、供給電圧を下げると電力消費は低減できるが、トランジスタの速度が落ちてしまう。
【００５４】
設計したい半導体素子の特性に合うように、相互に異なる規格の複数のレベル変換器から所望の規格を選定する（ステップ３０２）。
【００５５】
続いて、レベル変換器を構成するＭＯＳトランジスタのインプラント条件を選定する（ステップ３０４）。すなわち、高速動作が重要な場合には、例えば、しきい電圧の低いＭＯＳトランジスタインプラント条件を選定し、低電力のレベル変換器が必要な場合には、しきい電圧の高いＭＯＳトランジスタインプラント条件を選定し、低い漏れ電流の条件が重要な場合には、低いしきい電圧と高いしきい電圧が複合されたＭＯＳトランジスタインプラント条件を選定する。
【００５６】
その後、選定した条件がレベル変換器の規格と一致するか否かを判断し（ステップ３０６）、一致しない場合にはステップ３０２に戻り、一致する場合には、一致するレベル変換器（‘セル（ｃｅｌｌ）'ともいう）を使用する（ステップ３０８）。
【００５７】
ここで、ＭＯＳトランジスタのインプラント条件に応じてＭＯＳトランジスタを選定し、レベル変換器の規格と一致するかを判断するようにした理由は、標準セルライブラリのレベル変換器を構成する複数のＭＯＳトランジスタはインプラント以外の全ての層（ｌａｙｅｒ）が同一であるという前提をしたためである。
【００５８】
こうすると、標準セルライブラリをインプラント条件別特性によって単純テーブル形態に構成することが可能になる。したがって、インプラント条件の一つの変数のみによって所望のレベル変換器の特性を格納しておき、これらから簡単に選択できるので、半導体素子の設計を非常に簡易な手続きで実現可能になる。
【００５９】
以上説明した内容から、本発明の技術思想を逸脱しない範囲で様々な変更及び修正が当業者には可能である。
【００６０】
したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されず、特許請求の範囲によって定められるべきである。
【図面の簡単な説明】
【００６１】
【図１】従来のレベル変換器で、米国公開特許第２００５／０１１０５１９号に開示されているレベル変換器の回路図である。
【図２】従来のレベル変換器で、米国特許第６，７１７，４５２号に開示されているレベル変換器の回路図である。
【図３】従来のレベル変換器で、米国特許第７，００９，４２４号に開示されているレベル変換器の回路図である。
【図４】本発明の第１の実施形態に係るレベル変換器を示す回路図である。
【図５】本発明の第２の実施形態に係るレベル変換器を示す回路図である。
【図６】本発明の第３の実施形態に係るレベル変換器を示す回路図である。
【図７】本発明の第１の実施形態乃至第３の実施形態によって開発されたレベル変換器セルが含まれたライブラリを用いて半導体素子を設計する過程を説明するフローチャートである。
【図１】
2008109667.tif 000003
【図２】
2008109667.tif 000004
【図３】
2008109667.tif 000005
【図４】
2008109667.tif 000006
【図５】
2008109667.tif 000007
【図６】
2008109667.tif 000008
【図７】
2008109667.tif 000009