(57)【要約】【課題】ＲＯＮおよびＱＳＷを低減し、高速化をはかった半導体装置及びその製造方法を提供する。【解決手段】第１導電型半導体層の上に設けられた第２導電型ベース領域と、前記第２導電型ベース領域に上に設けられた第１導電型ソース領域と、前記第１導電型ソース領域と前記第２導電型ベース領域を貫通し前記第１導電型半導体層に至るトレンチと、前記トレンチの内壁を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋められたゲート電極と、前記第１導電型ソース領域よりも下方において前記第２導電型ベース領域に隣接し且つ前記ゲート絶縁膜から離間して設けられ前記第２導電型ベース領域よりも濃度が高い第２導電型領域と、を備え、前記第１導電型ソース領域の上面から前記ゲート電極の下端までの深さをｃとし、前記第１導電型ソース領域の上面から前記第２導電型ベース領域の下面までの深さをｄとしたとき、ｃ≧ｄであることを特徴とする半導体装置を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体層の上に設けられた第２導電型ベース領域と、
前記第２導電型ベース領域に上に設けられた第１導電型ソース領域と、
前記第１導電型ソース領域と前記第２導電型ベース領域を貫通し前記第１導電型半導体層に至るトレンチと、
前記トレンチの内壁を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチに埋められたゲート電極と、
前記第１導電型ソース領域よりも下方において前記第２導電型ベース領域に隣接し且つ前記ゲート絶縁膜から離間して設けられ前記第２導電型ベース領域よりも濃度が高い第２導電型領域と、
を備え、
前記第１導電型ソース領域の上面から前記ゲート電極の下端までの深さをｃとし、前記第１導電型ソース領域の上面から前記第２導電型ベース領域の下面までの深さをｄとしたとき、ｃ≧ｄであることを特徴とする半導体装置。
【請求項２】
前記ゲート絶縁膜から前記第２導電型領域までの距離は、０．３マイクロメータ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２導電型領域の上において前記第１導電型ソース領域に隣接して設けられた第２導電型コンタクト領域をさらに備え、
前記トレンチの深さ方向に対して垂直な方向にみた前記第２導電型領域の幅は、前記第２導電型コンタクト領域の幅よりも大なることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
第１導電型半導体層の上に第２導電型領域を形成する工程と、
前記第２導電型領域を貫通し前記第１導電型半導体層に至るトレンチを形成する工程と、
前記トレンチの内側壁に対して斜め方向から第１導電型の不純物を導入することにより、前記第２導電型領域よりも濃度が低い第２導電型ベース領域を前記トレンチに隣接して形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
第１導電型半導体層に第１のトレンチを形成する工程と、
前記第１のトレンチの内側壁にゲート絶縁膜を形成し、残余の空間にゲート電極を埋め込む工程と、
ウェーハ表面から前記第１導電型半導体層に第２導電型の不純物を導入することにより前記第１のトレンチよりも浅い第２導電型ベース領域を形成する工程と、
前記第２導電型ベース領域を貫通し前記第１導電型半導体層に至る第２のトレンチを形成する工程と、
前記第２のトレンチに前記第２導電型ベース領域よりも濃度が高い第２導電型の半導体を埋め込んで第２導電型領域を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型ＭＯＳゲートパワー型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
低耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）は、ノートパソコンやＬＣＤ（Liquid Crystal Display）のＡＣアダプタ、サーバーのスイッチング電源などに幅広く用いられている。従来、トレンチ構造を有し、電流経路がトレンチ側壁部に沿った基板の厚さ方向である縦型ＭＯＳＦＥＴがある（例えば、特許文献１参照）。
【０００３】
このようなＭＯＳＦＥＴの重要なパラメータとして、ソース・ドレイン間の抵抗であるオン抵抗ＲＯＮと、スイッチング時のゲート・ドレイン間の電荷量ＱＳＷ（「Ｑスイッチ」などと呼ばれる）と、の積（ＲＯＮ×ＱＳＷ）がある。ＲＯＮとＱＳＷはトレード・オフ関係であるが、高速化のためには、両者ともにさらなる低減が望まれている。
【特許文献１】特許第３６７７４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＲＯＮおよびＱＳＷを低減し、高速化をはかった半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、第１導電型半導体層の上に設けられた第２導電型ベース領域と、前記第２導電型ベース領域に上に設けられた第１導電型ソース領域と、前記第１導電型ソース領域と前記第２導電型ベース領域を貫通し前記第１導電型半導体層に至るトレンチと、前記トレンチの内壁を覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチに埋められたゲート電極と、前記第１導電型ソース領域よりも下方において前記第２導電型ベース領域に隣接し且つ前記ゲート絶縁膜から離間して設けられ前記第２導電型ベース領域よりも濃度が高い第２導電型領域と、を備え、前記第１導電型ソース領域の上面から前記ゲート電極の下端までの深さをｃとし、前記第１導電型ソース領域の上面から前記第２導電型ベース領域の下面までの深さをｄとしたとき、ｃ≧ｄであることを特徴とする半導体装置が提供される。
【０００６】
また、本発明の他の一態様によれば、第１導電型半導体層の上に第２導電型領域を形成する工程と、前記第２導電型領域を貫通し前記第１導電型半導体層に至るトレンチを形成する工程と、前記トレンチの内側壁に対して斜め方向から第１導電型の不純物を導入することにより、前記第２導電型領域よりも濃度が低い第２導電型ベース領域を前記トレンチに隣接して形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【０００７】
また、本発明の他の一態様によれば、第１導電型半導体層に第１のトレンチを形成する工程と、前記第１のトレンチの内側壁にゲート絶縁膜を形成し、残余の空間にゲート電極を埋め込む工程と、ウェーハ表面から前記第１導電型半導体層に第２導電型の不純物を導入することにより前記第１のトレンチよりも浅い第２導電型ベース領域を形成する工程と、前記第２導電型ベース領域を貫通し前記第１導電型半導体層に至る第２のトレンチを形成する工程と、前記第２のトレンチに前記第２導電型ベース領域よりも濃度が高い第２導電型の半導体を埋め込んで第２導電型領域を形成する工程と、を備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明によれば、ＲＯＮおよびＱＳＷを低減し、高速化をはかった半導体装置及びその製造方法が提供される。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図面を参照しながら説明する。  
図１は、本発明の実施の形態にかかる半導体装置の模式断面図である。  
低抵抗の第１導電型基板（ｎ型半導体基板）１０の上に、第１導電型エピタキシャル層１１が形成され、この第１導電型エピタキシャル層１１の上には、ゲートトレンチを有するＵＭＯＳ構造が形成されている。すなわち、第２導電型ベース領域１２にトレンチ１３が形成され、ゲート酸化膜１４を介してゲート電極１５が埋め込まれている。また、第２導電型ベース領域１２の上には、高濃度の第１導電型（ｎ＋）ソース領域２０が形成されている。そして、本実施形態においては、第２導電型ベース領域１２に隣接して高濃度の第２導電型領域１７が設けられている。ここで、第２導電型ベース領域１２の不純物濃度は、１×１０１７ｃｍ−３程度とし、高濃度の第２導電型領域１７の不純物濃度は、１．８×１０１７〜３×１０１７ｃｍ−３程度とすることができる。第２導電型領域１７の上には、第２導電型のコンタクト領域２１が設けられている。
【００１０】
また、第１導電型基板１０の裏面側にはドレイン電極２２が設けられ、第１導電型ソース領域２０及び第２導電型コンタクト領域２１の上には、ソース電極２４が設けられている。なお、ゲート電極１５とソース電極２４とは、層間絶縁膜１６により絶縁されている。
【００１１】
本実施形態の半導体装置において、チャネルの長さを短くすることにより、第２導電型ベース領域１２における抵抗成分が下がるためオン抵抗ＲＯＮを小さくすることができるとともに、ゲート電極１５を浅くすることができるため、寄生容量を減らすことができ、これにより、ゲート・ドレイン間電荷量ＱＳＷも小さくすることができる。したがって、チャネル１８の長さを短くすることにより、ＲＯＮとＱＳＷをいずれも下げることができ、スイッチングの高速化をはかることができる。
【００１２】
チャネル長を短くすると、必然的に第２導電型ベース領域１２の体積が小さくなる。このため、短チャネル効果によって第１導電型エピタキシャル層１１から第２導電型ベース領域１２の中に空乏層が広がり、第２導電型ベース領域１２の直上の第１導電型ソース領域２０に到達する、いわゆる「パンチスルー」が生じる。この短チャネル効果は、第２導電型ベース領域１２から下方へのトレンチゲートの突き出し量が小さいときに顕著に現れる。パンチスルーが生じると、半導体装置をオフ状態にすることができない。
【００１３】
これに対して、本実施形態においては、高濃度の第２導電型領域１７を設けることにより、第１導電型エピタキシャル層１１から第２導電型ベース領域１２への空乏層の広がりを抑制し、短チャネル効果による第２導電型ベース領域１２のパンチスルーを防ぐことができる。つまり、チャネル長を短くしてもパンチスルーによる漏れ電流を抑制でき、ＲＯＮとＱＳＷをいずれも下げることによるスイッチングの高速化をはかることができる。
【００１４】
図２は、チャネル長とソース・ドレイン間の漏れ電流との関係を表すグラフ図である。  すなわち、図１に表したトレンチＭＯＳ構造の半導体装置（３０ボルト規格）において、第２導電型ベース領域１２とソース領域２０の合計の厚みｃを０．５μｍとし、チャネル長ｅを０．１８〜０．３３μｍとし、チャネル長と洩れ電流（ゲートとソースを短絡し、ドレインに定格電圧３０ボルトを加えたときにチャネルに流れる電流）を評価した。また、比較のため、図１に表した構造において高濃度第２導電型領域１７を設けない比較例についても同様の評価を行った。
【００１５】
その結果、高濃度の第２導電型領域１７を設けない比較例（Ｂ）では、チャネル長が０．２μｍ以下になると洩れ電流が急激に増加していることが分かった。これは、第２導電型ベース領域１２においてパンチスルーが生じるためであると考えられる。これに対して、高濃度第２導電型領域１７を設けた本実施形態の構造では、第２導電型ベース領域  １２における空乏層の広がりを抑制することができ、図２に表したように、チャネル長を０．１８μｍまで短くしても、洩れ電流がほとんど生じない。
【００１６】
また、トレンチゲートの酸化膜１４から高濃度の第２導電型領域１７までの間の距離ｘが洩れ電流を抑制する上で重要であることが分かった。 
図３は、ゲート酸化膜１４の膜厚を５０ｎｍ、６０ｎｍ、７０ｎｍと変化させたときの距離ｘと洩れ電流との関係を表すグラフ図である。  
ここでは、隣接するトレンチゲートの間隔が１．５μｍとなる構造について計算を行った。すなわち、ｘ＝０．７５μｍは、高濃度の第２導電型領域１７が設けられていない場合に対応する。また、ゲート酸化膜１４の厚みを厚くすると閾値（ドレイン電流１μＡのときのゲート電圧）が上がるため、閾値が一定となるように第２導電型ベース領域１２の濃度を調節した。ｘ＝０．７５μｍのときの閾値を１．３Ｖ、１．１Ｖとし、高濃度の第２導電型領域１７の濃度は２．３×１０１７ｃｍ−３と一定としている。
【００１７】
図３（ａ）は、閾値を１．３Ｖ、図３（ｂ）は、閾値を１．１Ｖとした場合の計算結果を表す。いずれの酸化膜厚においても、距離ｘが０．３μｍよりも大きい場合には、漏れ電流は大きく、距離ｘが０．３μｍ以下となると、漏れ電流が急激に低下することが分かる。つまり、ゲート酸化膜１４の厚みや、第２導電型ベース領域１２の濃度によらずに、距離ｘを０．３μｍ以下とすると、漏れ電流を低下させることができる。
【００１８】
図４は、高濃度の第２導電型領域１７のドーズ量を変化させた時の距離ｘと漏れ電流との関係を表すグラフ図である。ここでは、第２導電型領域１７のドーズ量を、１．８×１０１７ｃｍ−３、２．３×１０１７ｃｍ−３、２．８×１０１７ｃｍ−３、３．０×１０１７ｃｍ−３とした。なお、これらいずれの場合も、第２導電型ベース領域１２の濃度は１．０×１０１７ｃｍ−３とし、ゲート酸化膜１４の膜厚は６０ｎｍとした。
【００１９】
第２導電型領域１７のドーズ量を増加させると、洩れ電流が減少する効果がより顕著になる傾向がみられる。そして、いずれの場合も、トレンチゲートの酸化膜１４から高濃度の第２導電型領域１７までの間の距離ｘ≦０．３μｍでは確実に洩れ電流は減少し始めることが分かる。図４に表した結果から、第２導電型領域１７のドーズ量ｆと距離ｘとの関係は、次式により表すことができる。
ｘ＝０．１４×ｆ×１０−１７＋０．０２２
図５は、トレンチゲートの酸化膜１４から高濃度の第２導電型領域１７までの間の距離ｘに対するオン抵抗ＲＯＮの関係を表すグラフ図である。  
ここでは閾値が一定となるように第２導電型ベース領域１２の濃度を調節しているため、距離ｘが小さくなるにつれて第２導電型ベース領域１２の濃度は低くしている。また、高濃度の第２導電型領域１７の濃度は、３．０×１０１７ｃｍ−３と一定として計算した。図５に表したように、距離ｘが０．３μｍ以下でオン抵抗ＲＯＮが顕著に減少し始めていることが分かる。
【００２０】
再び図１に戻って説明を続けると、第２導電型コンタクト領域２１の幅ａと第２導電型領域１７の幅ｂとの関係は、ａ＜ｂとすることが望ましい。これは例えば、第２導電型コンタクト領域２１を埋め込むためのトレンチをマスクにより形成する際、多少ずれることがあり、その場合ｎ型ソース領域２０に第２導電型コンタクト領域２１のｐ型が重なるとｎ型の抵抗値が高くなってしまうことがあるからである。つまり、第２導電型コンタクト領域２１が多少ずれてもｎ型ソース領域２０に悪影響を及ぼさないようにするために、ａ＜ｂとすることが望ましい。
【００２１】
また、ゲート電極１５の深さをｄ、第２導電型ベース領域１２と第２導電型コンタクト領域２１との合計厚みをｃとしたとき、ｃ≧ｄとすることが望ましい。このようにすると、ゲート電極１５が第２導電型ベース領域１２から第１導電型エピタキシャル層１１に突き出すことがなくなり、チャネル長を短くできる。また、この時、上述した短チャネル効果は、ゲート電極１５が第２導電型ベース領域１２から第１導電型エピタキシャル層１１に突き出す場合に比べてより大きく表れる傾向があるが、高濃度の第２導電型領域１７を設けることにより、短チャネル効果の発生を防ぐことができる。
【００２２】
図６は、本発明の第２の実施形態の半導体装置を表す模式断面図である。図６以降の図面については、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。  
本実施形態においても、第２導電型ベース領域１２に隣接して高濃度の第２導電型領域１７が設けられている。ただし、これら領域の境界は必ずしも明確ではなく、不純物濃度が連続的に変化している。
【００２３】
図７及び図８は、本実施形態の半導体装置の製造方法を表す工程断面図である。  
まず、図７（ａ）に表したように、低抵抗の第１導電型基板１０上に第１導電型エピタキシャル層１１と第２導電型領域１７を形成する。  
そして、図７（ｂ）に表したように、マスク６０を用いて部分的にエッチングし、第２導電型領域１７を貫通して第１導電型エピタキシャル層１１に至るトレンチ１３を形成する。  
次に、図７（ｃ）に表したように、トレンチ１３の内壁に薄い酸化シリコン膜６５を形成する。そして、トレンチ１３の内側壁に対して斜め方向から第１導電型の不純物をイオン注入する。ここで、薄い酸化シリコン膜６５は、トレンチ１３の内壁面を保護し、またイオン注入される不純物の注入深さを調節する役割も有する。
【００２４】
その後、トレンチ１３の内壁面から酸化シリコン膜６５を除去し、新たに内壁面にゲート酸化膜１４を形成する。さらに、トレンチ１３に導電性材料を埋め込むことによりゲート電極１５を形成する。これらの工程における加熱処理または、これらの工程とは別に実施する加熱処理により、図７（ｃ）に関して前述したイオン注入で導入された第１導電型の不純物が活性化し、第２導電型領域１７の一部において第２導電型の不純物の相対的な濃度が低下して、図８（ａ）に表したように、第２導電型領域１７よりも低濃度の第２導電型ベース領域１２が形成される。
【００２５】
その後、図８（ｂ）に表したように、第２導電型ベース領域１２と第２導電型領域１７の上部にイオン注入法などにより第１導電型の不純物を導入して第１導電型ソース領域２０を形成する。  
しかる後に、図８（ｃ）に表したように、第２導電型領域１７の上の第１導電型ソース領域２０を選択的にエッチングし、さらにその下の第２導電型領域１７の一部もエッチングする。この後、ゲート電極１５の上に層間絶縁膜１６を形成し、ソース電極２４を形成すると、図６に表した半導体装置が完成する。
【００２６】
本実施形態によれば、トレンチ１３の内側壁に対して斜め方向からイオン注入することにより、マスク合わせをすることなく第２導電型ベース領域１２と第２導電型領域１７とを所定の配置にすることができる。また、ソース電極２４にトレンチコンタクトを形成することにより、オン抵抗をさらに下げることが可能となる。
【００２７】
図９は、本発明の第３の実施形態の半導体装置を表す模式断面図である。  
本実施形態においては、第２導電型領域１７は、一対のゲート電極１５の間においてトレンチ状に設けられている。ここで、第１実施形態に関して前述したように、第２導電型領域１７は、ゲート酸化膜１４の近傍に位置精度よく形成することが望ましい。ところが、ゲート用のトレンチ１３と、第２導電型領域１７と、を別々のマスクを用いて形成すると、マスクの合わせズレにより、これらの位置関係を精密に制御することが容易でない。これに対して、本実施形態においては、第２導電型領域１７も埋め込みトレンチ構造とすることにより、ゲートと同一のマスクを用いて合わせズレなく形成することができる。
【００２８】
図１０及び図１１は、本実施形態の半導体装置の製造方法を表す工程断面図である。  
まず、図１０（ａ）に表したように、低抵抗の第１導電型基板１０上に第１導電型エピタキシャル層１１を形成し、ゲートを形成するためのトレンチ１３を形成する。  そして、図１０（ｂ）に表したように、トレンチ１３の内側壁にゲート酸化膜１４を形成し、さらに導電性材料を埋め込むことによりゲート電極１５を形成する。
【００２９】
次に、図１０（ｃ）に表したように、ウェーハ表面から第２導電型の不純物をイオン注入法などにより導入して、第２導電型ベース領域１２を形成する。  
【００３０】
さらに、図１１（ａ）に表したように、ウェーハ表面から第１導電型の不純物をイオン注入法などにより導入して、第１導電型ソース領域２０を形成する。  
しかる後に、図１１（ｂ）に表したように、第１導電型エピタキシャル層１１に至るトレンチ１８を形成する。その後、トレンチ１８に第２導電型の半導体を埋め込むことにより、第２導電型領域１７を形成する。その後、ソース電極２４を形成すれば、図９表した本実施形態の半導体装置が完成する。
【００３１】
以上説明したように、本実施形態によれば、第２導電型領域１７を埋め込みトレンチ構造とすることにより、トレンチゲートと同一のマスクにより形成することができ、これらの間の配置関係を精密に制御することが容易となる。
【００３２】
図１２は、本発明の第４の実施形態の半導体装置を表す模式断面図である。  
本実施形態においては、ソース電極２４のトレンチコンタクトの部分に隣接して第２導電型領域１７が形成されている。この構造も、トレンチゲートの近傍に第２導電型領域１７を形成することができる。
【００３３】
図１３及び図１４は、本実施形態の半導体装置の製造方法を表す工程断面図である。  
まず、図１３（ａ）に表したように、低抵抗の第１導電型基板１０上に第１導電型エピタキシャル層１１を形成し、トレンチ１３を形成してその内側壁にゲート酸化膜１４とゲート電極１５とを形成する。  その後、図１３（ｂ）に表したように、第２導電型の不純物をウェーハ表面からイオン注入法などにより導入して第２導電型ベース領域１２を形成する。ここで、第２導電型ベース領域１２は、トレンチ１３よりも浅くなるように形成する。
【００３４】
次に、図１３（ｃ）に表したように、ウェーハ表面から第１導電型の不純物をイオン注入法などにより導入して、第１導電型ソース領域２０を形成する。
【００３５】
その後、図１４（ａ）に表したように、ソース電極２４のトレンチコンタクト用のトレンチ１９を形成する。  
そして、図１４（ｂ）に表したように、トレンチ１９の底面及び内側面に対して斜め方向から第２導電型の不純物をイオン注入する。
【００３６】
しかる後に、加熱処理を施すことによりイオン注入した不純物を活性化させて第２導電型領域１７を形成する。その後、ソース電極２４を形成すれば、図１２に表した本実施形態の半導体装置が完成する。
【００３７】
以上説明したように、本実施形態によれば、ソース電極２４のトレンチコンタクト用のトレンチ１９に対して斜め方向から第２導電型の不純物をイオン注入することにより、第２導電型領域１７をトレンチゲートの近傍に形成することができる。
【００３８】
以上、具体例を参照しつつ本発明の特徴を説明したが、本発明はこれらの具体例には限定されない。例えば、これら具体例のふたつ以上を適宜組み合わせたものも本発明の範囲に包含される。また、上述のいずれかの具体例に対して、当業者が適宜設計変更を加えたもの、及び、構成要素の追加又は削除を行ったものも、本発明の特徴を備えている限り、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態にかかる半導体装置の模式断面図である。
【図２】チャネル長とソース・ドレイン間の漏れ電流との関係を表すグラフ図である。
【図３】ゲート酸化膜１４の膜厚を５０ｎｍ、６０ｎｍ、７０ｎｍと変化させたときの距離ｘと洩れ電流との関係を表すグラフ図である。
【図４】高濃度の第２導電型領域１７のドーズ量を変化させた時の距離ｘと漏れ電流と
【図５】トレンチゲートの酸化膜１４から高濃度の第２導電型領域１７までの間の距離ｘに対するオン抵抗ＲＯＮの関係を表すグラフ図である。
【図６】本発明の第２の実施形態の半導体装置を表す模式断面図である。図６以降の図の関係を表すグラフ図である。
【図７】第２実施形態の半導体装置の製造方法を表す工程断面図である。
【図８】第２実施形態の半導体装置の製造方法を表す工程断面図である。
【図９】本発明の第３の実施形態の半導体装置を表す模式断面図である。
【図１０】第３実施形態の半導体装置の製造方法を表す工程断面図である。
【図１１】第３実施形態の半導体装置の製造方法を表す工程断面図である。
【図１２】本発明の第４の実施形態の半導体装置を表す模式断面図である。
【図１３】第４実施形態の半導体装置の製造方法を表す工程断面図である。
【図１４】第４実施形態の半導体装置の製造方法を表す工程断面図である。
【符号の説明】
【００４０】
１０ 導電型基板、 １１ 第１導電型エピタキシャル層、 １２ 第２導電型ベース領域、 １３ トレンチ、 １４ ゲート酸化膜、 １５ ゲート電極、 １６ 層間絶縁膜、 １７ 第２導電型領域、 １８、１９ トレンチ、 ２０ ソース領域、 ２０ 導電型ソース領域、 ２１ コンタクト領域、 ２２ ドレイン電極、 ２４ ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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