(57)【要約】【課題】周辺回路領域のパターン形成能力によってメモリセルアレイ領域中のパターンの微細化が律速されない半導体装置を提供すること。【解決手段】半導体装置は、メモリセルアレイ領域１と、メモリセルアレイ領域の周辺に設けられた周辺回路領域と、メモリセルアレイ領域と周辺回路領域との間に設けられた所定幅を有する境界領域とを備え、メモリセルアレイ領域は、複数の不揮発性半導体メモリセルを含むセル領域と、セル領域内からその外側の領域に延在して設けられた複数の直線状配線と、境界領域で複数の直線状配線よりも下層に設けられ、複数の直線状配線と電気的に接続され、かつ配線幅が直線状配線の幅より太い複数の下層配線とを備え、周辺回路領域は、複数の下層配線を介して、複数の直線状配線に電気的に接続された複数のパターンを備え、境界領域は、複数の直線状配線、複数の直線状配線と同層の配線が設けられていないことを特徴とする。【選択図】      図１
2008091893.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域と、
前記メモリセルアレイ領域の周辺に設けられた周辺回路領域と、
前記メモリセルアレイ領域と前記周辺回路領域との間に設けられた所定幅を有する境界領域とを備え、
前記メモリセルアレイ領域は、
複数の不揮発性半導体メモリセルを含むセル領域と、
前記セル領域内からその外側の領域に延在して設けられた複数の直線状配線と、
前記境界領域で前記複数の直線状配線よりも下層に設けられ、前記複数の直線状配線と電気的に接続され、かつ配線幅が前記直線状配線の幅より太い複数の下層配線とを備え、
前記周辺回路領域は、前記複数の下層配線を介して、前記複数の直線状配線に電気的に接続された複数のパターンを備え、
前記境界領域は、前記複数の直線状配線、前記複数の直線状配線と同層の配線が設けられていないことを特徴とする半導体装置。
【請求項２】
前記周辺回路領域には、複数の高耐圧素子がさらに備えられ、前記直線状配線は、前記下層配線および前記高耐圧素子を介して前記周辺回路領域の複数のパターンと接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数の直線状配線の幅は、メモリセルの幅と同じ幅であり、前記複数のパターンの配線幅は前記直線状配線の幅よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記セル領域以外の前記メモリセルアレイ領域には、前記複数の直線状配線の長手方向に対して垂直または平行なパターンがさらに含まれることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記境界領域は、前記メモリセルアレイ領域と前記周辺回路状領域とを二重露光で露光する際の境界領域であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリを含む半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。代表的な不揮発性半導体メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。特に、ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。
【０００４】
ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ領域とその周辺に設けられた周辺回路領域とを備えている。メモリセルアレイ領域は、比較的単純かつ周期的なラインアンドスペースパターン（Ｌ＆Ｓパターン）で構成されている。Ｌ＆Ｓパターンは微細化に向いている。したがって、露光装置の性能をあげていくことにより、より稠密かつ大容量なメモリセルを含むメモリセルアレイ領域を形成することが可能となる。一方、周辺回路領域は、一般に、不規則なパターンで構成されているため、微細化には向いていない（特許文献１）。
【０００５】
現状のＮＡＮＤ型フラッシュメモリのプロセスにおいて、メモリセルアレイ領域と周辺回路領域とを同時に露光した場合、周辺回路領域のパターン形成能力によって、メモリセルアレイ領域中のパターンの微細化が律速される。
【特許文献１】特開平１１−３１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、周辺回路領域のパターン形成能力によってメモリセルアレイ領域中のパターンの微細化が律速されることを抑制できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に設けられた周辺回路領域と、前記メモリセルアレイ領域と前記周辺回路領域との間に設けられた所定幅を有する境界領域とを備え、前記メモリセルアレイ領域は、複数の不揮発性半導体メモリセルを含むセル領域と、前記セル領域内からその外側の領域に延在して設けられた複数の直線状配線と、前記境界領域で前記複数の直線状配線よりも下層に設けられ、前記複数の直線状配線と電気的に接続され、かつ配線幅が前記直線状配線の幅より太い複数の下層配線とを備え、前記周辺回路領域は、前記複数の下層配線を介して、前記複数の直線状配線に電気的に接続された複数のパターンを備え、前記境界領域は、前記複数の直線状配線、前記複数の直線状配線と同層の配線が設けられていないことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、周辺回路領域のパターン形成能力によってメモリセルアレイ領域中のパターンの微細化が律速されることを抑制できる半導体装置を提供できるようになる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施形態について説明する。
【００１０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリを含む半導体装置の概略を示す平面図である。
【００１１】
前述したようにメモリセルアレイ領域と周辺回路領域とを同時に露光した場合、周辺回路領域のパターン形成能力によって、メモリセルアレイ領域中のパターンの微細化が律速される。
【００１２】
そこで、本実施形態では、さらなる微細化のために、メモリセルアレイ領域１と周辺回路領域２とを別々に露光するプロセスを用いる。すなわち、メモリセルアレイ領域１はそれに最適された条件で露光し、周辺回路領域２はそれに最適された条件で露光する二重露光（多重露光）を行う。
【００１３】
本実施形態では、二重露光のために、メモリセルアレイ領域１と周辺回路領域２との間に設けられた境界領域３とを備えている。境界領域３により、メモリセルアレイ領域１と周辺回路領域２とは一定の距離（所定幅）を隔てて配置されることになる。境界領域３内には、露光工程で生じる漏れ光によって障害を受けるパターンは存在しない。具体的にはトランジスタの制御ゲート線等、動作デバイスのパターンは存在してもよいが、メモリセルアレイ領域１と周辺回路領域２に、２重露光によって形成される配線パターン同士は存在しない。
【００１４】
境界領域３がない場合、メモリセルアレイ領域１の露光工程で生じた漏れ光によって、周辺回路領域２が露光される可能性がある。この漏れ光による露光により、周辺回路領域２内に所望通りのパターンが形成されなくなる可能性がある。同様に、周辺回路領域２の露光工程で生じた漏れ光により、メモリセルアレイ領域１が露光され、メモリセルアレイ領域１内に所望通りのパターンが形成されなくなる可能性がある。
【００１５】
しかし、本実施形態によれば、メモリセルアレイ領域１の露光工程で生じた漏れ光によって、周辺回路領域２が感光されず、かつ、周辺回路領域２の露光工程で生じた漏れ光によって、メモリセルアレイ領域１が感光されないように、境界領域３を設けるようにしており、この領域３の幅Ｌを所定幅で選ぶことにより、領域１、２の一方の露光（一重露光目および二重露光目）の際、他方の領域に対し、漏れ光の影響を抑制できる。ただし、高集積化が妨げられないように、境界領域３の幅Ｌは必要以上に大きくとらない程度の幅とする。
【００１６】
境界領域３は、メモリセルアレイ領域１の露光工程で生じた漏れ光によって、露光される可能性がある。しかし、境界領域３内には漏れ光によって障害を受けるパターンは存在しないので、境界領域３が露光されても問題はない。境界領域３は、周辺回路領域２の露光工程で生じた漏れ光によって、露光される可能性がある。しかし、境界領域３内には漏れ光によって障害を受けるパターンは存在しないので、周辺回路領域２が露光されても問題はない。
【００１７】
メモリセルアレイ領域１内には、セル領域６が形成され、メモリセルトランジスタ等（図示せず）のデータを記憶する素子が配置されている。また、メモリセルアレイ領域１内には複数の直線状のビット線４が配置されている。ビット線４は、周辺回路領域２の周辺回路と接続される配線である。ここで、複数の直線状のビット線４の長さは同じに設計され、かつ、複数の直線状のビット線４の両端は揃っている。メモリセルアレイ領域内のセル領域内からセル領域外に延在して設けられる直線状配線としてのビット線４は、後述するようにビット線４の下層に設けられた下層配線や高耐圧素子を介して周辺回路領域２の複数の配線パターンに接続される。また、複数の直線状のビット線４は、所定間隔をもってレイアウト（ビット線レイアウト）されるラインアンドスペースパターンである。
【００１８】
ビット線４の幅およびビット線４間の所定の間隔（スペース幅）の設計値は、通常、メモリセルアレイ領域１内のパターンの最小寸法（最小デザインルール）である。ここで、最小デザインルールとは、メモリセルの一片の寸法である。該最小寸法に設定しても、ビット線レイアウトがラインアンドスペースであれば、リソグラフィプロセスの影響を受けずに、所望通りのビット線を形成することが可能である。
【００１９】
なお、リソグラフィプロセスの影響によってはビット線４の幅は必ずしも一定にならず、例えば、ビット線４の端部で先細りになる（ショートニング）可能性がある。このような場合には、二重露光の際、メモリセルアレイ領域１に対し、最適化された条件で調整（チューニング）して露光を行い、ビット線４を形成する。
【００２０】
各ビット線４にはそれぞれ下層配線に接続するためのコンタクト５が設けられている。各コンタクト５はメモリセルアレイ領域内でセル領域６の外側の領域に設けられている。ここで、コンタクト５の配置は隣り合うビット線で隣接して配置されていない。すなわち隣接するビット線に形成されたコンタクト５は、ビット線４が延びる方向にずれて配置されている。また、隣接するコンタクト５は、少なくともビット線を一本挟んで配置されている。
【００２１】
なお、ビット線４の存在するセル領域６には、ビット線４と同じデザインルールにて形成されたワード線（図示せず）やアクティブエリア（ＡＡ、図示せず）が形成される。
【００２２】
ビット線４は、図２に示すように、コンタクト５を介して、下層配線７に接続されている。下層配線７は、二重露光で形成されず、最小デザインルールはビット線４よりも大きいものが適用されている。よって、下層配線７の幅はビット線４の幅よりも広くできる。このことは、図２に示すようにコンタクト５の配置が隣り合うビット線でビット線４方向にずれて配置されていることにより実現される。すなわち、下層配線７を隣接するビット線４に接続されたコンタクト５を迂回するように配置することが可能となるからである。下層配線７は、図３に示されるように下層の高耐圧ＭＯＳトランジスタ８の一方のソース／ドレイン領域９に接続されている。高耐圧ＭＯＳトランジスタ８のゲート電極１０はゲート電圧を印加するための電圧源に接続されている。
【００２３】
ゲート電極１０下には図示しないゲート絶縁膜があり、その膜厚は耐圧を確保するために厚めに設定されている。他方のソース／ドレイン領域９は周辺回路領域２内の配線１１に接続されている。配線１１は、例えば、センスアンプに接続されている。周辺回路領域２において、メモリセルアレイ領域１よりも微細化の要求が小さいため、周辺回路領域２中の最小デザインルールは、メモリセルアレイ領域１中の最小デザインルールよりも大きい。よって、配線１１の幅は、ビット線４の幅よりも広くできる。
【００２４】
なお、この実施例では、ビット線４が下層配線７と高耐圧素子８およびビット線４と同じレイヤの配線１１を介して周辺回路領域２のセンスアンプに接続される例を説明したが、図３の断面図に示されるような、高耐圧素子８に限られない。例えば、低耐圧ＭＯＳトランジスタ（約３．０Ｖの電圧で動作）、抵抗素子または容量素子でも良い。なお、図３において、２０はシリコン基板を示している。
【００２５】
図３においては、ビット線４と配線１１とは下層の配線構造（コンタクト５、下層配線７）により接続されているが、図４の断面図に示されるように、ビット線４と配線１１とを上層の配線構造（コンタクト５、上層配線７’）により接続することも考えられる。しかし、図４（比較例）の場合、図３の構造（実施形態）に比べて、ビット線４とシリコン基板２０との間の距離は短い。すなわち、図４の構造では、ビット線４とセルトランジスタとの間の距離ｄ２が図３に示したｄ１より短いことを意味する。そのため、図４の構造は、セルトランジスタとビット線４間の容量が大きいという問題がある。
【００２６】
また、ＮＡＮＤ型フラッシュメモリにおいては、メモリセルトランジスタを２層電極構造とし、周辺回路領域に形成される高耐圧素子を１層電極構造とする場合がある。この場合においては、ビット線４のシリコン基板２０からの高さが配線１１よりも高くなる。この場合、図３の構造（実施形態）に比べて、ビット線４と配線１１のシリコン基板２０からの高さが異なるため、リソグラフィによる加工が難しく、ビット線４と配線１１とを別々の工程で形成する必要がある。そのため、プロセスが複雑化する。さらに、ビット線４と配線１１のシリコン基板２０からの高さが異なるため、ビット線４および配線１１上の層間絶縁膜の表面に段差が生じる。この段差の上に形成されるパターンのリソグラフィマージンは減少する。リソグラフィマージンの減少は、ＮＡＮＤ型フラッシュメモリ等の微細化が進んだデバイスにおいて、大きな問題となる。例えば、所望通りにパターンが形成されなくなり、一つの連続したパターンが断絶される。一方、ビット線４と配線１１のシリコン基板２０からの高さを合わせるため、高耐圧素子上に層間絶縁膜を形成することも考えられるが、工程が複雑化してしまう。
【００２７】
図６はセル領域６の一部領域の平面図である。図６において、半導体基板中に、第１方向に沿ったストライプ形状のビット線４が、第２方向に沿って複数形成されている。そして、複数のビット線４を跨ぐようにして、第２方向に沿ったストライプ形状の複数のワード線ＷＬが形成されて、所定の本数で１つのワード線ユニットＷＬＵを構成している。さらに、これらワード線ユニットＷＬＵを挟むようにして、第２方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。そして、ワード線ＷＬとビット線４とが交差する部分の下には、メモリセルトランジスタ（図示せず）が形成され、セレクトゲート線ＳＧＤ、ＳＧＳとビット線４とが交差する領域には、それぞれ選択トランジスタ（図示せず）が形成されている。ここで、メモリセルトランジスタの一片の寸法が最小デザインルールとなる。
【００２８】
セレクトゲート線ＳＧＳ間には図２や図３の下層配線７と同層である共通ソース線Ｍ０が第２方向に沿って延びている。このＭ０共通ソース線の下には、素子領域（図示せず）に繋がり、一本のラインで構成されているコンタクトビットＣＢが形成されている。なお、このコンタクトビットＣＢは複数の円で構成されていても構わないし、また、これらの円が直線状に配置されていても構わないし、千鳥状に配置されていても構わない。
【００２９】
セレクトゲート線ＳＧＤ間のそれぞれのビット線４にはコンタクトビット５’が形成され、このコンタクトビットは素子領域（図示せず）に繋がっている。
【００３０】
図７は図６のＡ−Ａ’断面図（ソース側断面図）、図８は図６のＢ−Ｂ’断面図（ドレイン側断面図）である。
【００３１】
図７、図８において、シリコン基板２０上には、トンネル酸化膜２２が形成され、このトンネル酸化膜２２上に、セルトランジスタのゲート電極Ｍおよび選択トランジスタのゲート電極ＳＧＴが形成されている。セルトランジスタおよび選択トランジスタのゲート電極ＭおよびＳＧＴは、トンネル酸化膜２２上に形成された多結晶シリコン層２３、多結晶シリコン層２３上に形成されたゲート間絶縁膜２４、ゲート間絶縁膜２４上に形成された多結晶シリコン層２５を有している。ゲート間絶縁膜３２は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。セルトランジスタのゲート電極Ｍにおいては、多結晶シリコン層２３はワード線ＷＬ方向で隣接する素子領域（図示せず）間で互いに分離されており、フローティングゲートとして機能する。また、ワード線ＷＬは多結晶シリコン層２５からなる。そして、多結晶シリコン層２５は、ワード線方向で隣接する素子領域（図示せず）間で共通接続されている。選択トランジスタのゲート電極ＳＧＴにおいては、ゲート間絶縁膜２４の一部が除去されており、多結晶シリコン層２３、２５は電気的に接続されている。そして、多結晶シリコン層２３、２５が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。
【００３２】
そして、シリコン基板２０上には、上記メモリセルトランジスタおよび選択トランジスタのゲート電極ＭおよびＳＴＧ間に第１層間絶縁膜２８が形成されている。選択トランジスタのゲート電極ＳＴＧ間には、例えばシリコン窒化膜からなるＵ字型の絶縁膜２６、このＵ字型の内側には、例えばＢＰＳＧからなる第２層間絶縁膜２７が形成されている。この第１および第２層間絶縁膜２８、２７ならびに絶縁膜２６はバリア膜２９で覆われている。このバリア膜２９、第２層間絶縁膜２７および絶縁膜２６を貫き、シリコン基板２０内に形成された不純物拡散層領域Ｘに達するコンタクトビットＣＢが形成されている。そしてコンタクトビットＣＢの上面は、バリアメタル３１を介してタングステン配線３２と接続している。共通ソース配線Ｍ０は、バリアメタル３１およびタングステン配線３２からなるＭ０配線Ｍ０Ｓで構成されている。
【００３３】
Ｍ０配線Ｍ０Ｓ、Ｍ０Ｂは、バリア膜２９上に形成された第３層間絶縁膜３３で覆われており、この第３層間絶縁膜３３上に、例えば銅配線３８からなるビット線４が形成されている。ここで、Ｍ０配線Ｍ０Ｂの上面には、第３層間絶縁膜３３を貫く、例えばタングステンプラグ３４が形成され、このタングステンプラグ３４を介してビット線４に接続されている。また、銅配線３８の上面は第４層間絶縁膜４０で覆われている。
【００３４】
ここで、図７において、共通Ｍ０配線Ｍ０を構成するＭ０配線Ｍ０Ｂとビット線４が第３層間絶縁膜３３を介して交差している。
【００３５】
すなわち、本実施形態の場合、共通ソース線Ｍ０はビット線４の下方にある。隣り合うビット線４の間の距離は非常に短い。そのため、共通ソース線をビット線の上方に配置した時には、ビット線４の間にコンタクトビットＣＢを通し拡散層（ソース）に接続することは困難である。
【００３６】
また、共通ソース線がビット線よりも上層である構造の場合、または、共通ソース線とビット線とが同層である構造の場合、ビット線４の間にコンタクトビットＣＢを通すため、セル領域６のパターンレイアウトは、同一パターンの繰り返しでなくなるため、セル領域６内にはパターン崩れが発生する。したがって、上記の２つの構造は微細化には向かない。
【００３７】
また、二重露光で形成されない高耐圧素子８は通常は、周辺回路領域内２内にあるが、境界領域３内にあっても良い。さらに、周辺回路領域２に設けられるのは、セル領域６のメモリセルのワード線を駆動するためのワード線駆動回路であってもよい。
【００３８】
図５に、二重露光を用いずに形成した比較例としての半導体装置のビット線４のレイアウトの一例を示す。簡単のために、３本のビット線４で示している。同図において、下の２本のビット線４は、センスアンプに接続される周辺回路領域の配線１１の下にまで延びている。すなわち、本実施形態の境界領域３の有無は、ビット線４と周辺回路領域の配線１１の配置で解かり、ビット線４と周辺回路領域の配線１１が平行に配置されている部分があれば境界領域３があるといえる。
【００３９】
本実施形態の半導体装置の製造方法は、メモリセルアレイ領域１と周辺回路領域２とを別々に露光する点を特徴とし、メモリセルアレイ領域１の露光に用いる露光装置は、周辺回路領域２の露光に用いる露光装置よりも解像度（露光装置のレンズ開口数）が高いものを用いる。
【００４０】
まず、本実施形態の露光方法を説明する。メモリセルアレイ領域１を露光する時には、図９（ａ）に示されるマスク５１が用いられる。このマスク５１はメモリセルアレイ領域１のパターンのみが描画されており、周辺回路領域２のパターンは描画されておらず、遮光されている。すなわち、マスク５１は、周辺回路領域２に光６１が照射されることを防止するための遮光部５２を備えていると同等であるといえる。さらに、この遮光部５２はマスク５１の透明基板の表面に接して設けられている。一方、周辺回路領域を露光する時には、図９（ｂ）に示されるマスク５３が用いられる。このマスク５３は周辺回路領域２のパターンのみが描画されており、メモリセルアレイ領域１のパターンは描画されておらず、遮光されている。すなわち、マスク５３は、メモリセルアレイ領域１に光６１が照射されることを防止するための遮光部５４を備えていると同等であるといえる。さらに、この遮光部５４はマスク５３の透明基板の表面に接して設けられている。本実施形態では、メモリセルアレイ領域１と周辺回路領域２の露光には、それぞれ、別のマスクが使用されている。
【００４１】
図１０は、比較例の露光方法を示す図である。比較例の場合、メモリセルアレイ領域１と周辺回路領域２の露光には、同じマスク５５が使用され、このマスク５５にはメモリセルアレイ領域１および周辺回路領域２のパターンが描画されている。セル領域を露光する時には、図１０（ａ）に示すように、周辺回路領域２に光６１が照射されることが防止されるように、マスク５５の上方に光シールド部材５６が配置される。しかし、実際には、光６１の一部（６１’）が、マスク５５と光シールド部材５６との隙間に回折により入り込み、これにより、周辺回路領域２の一部の領域は露光される。同様に、周辺回路領域を露光する時には、図９（ｂ）に示すように、光６１の一部（６１’）が、マスク５５と光シールド部材５６との隙間に回折により入り込み、これにより、メモリセルアレイ領域１の一部の領域は露光される。さらに、マスク５５と光シールド部材５６との合わせずれは避けられない。したがって、比較例では、本実施形態より境界領域３を広く取る必要が有り、半導体装置の面積が大きくなってしまう。一方、本実施形態によれば、遮光部５２，５４はマスク５１，５３の透明基板の表面に接して設けられているので、境界領域３を小さくすることができる。
【００４２】
本実施形態の半導体装置は、二重露光により形成することができる構成を備えているので、周辺回路領域２のパターン形成能力によって、メモリセルアレイ領域１中のパターンの微細化が律速されることを抑制できる。これにより、セル領域が稠密なＮＡＮＤ型メモリ装置のようなメモリセルアレイ領域中のパターンのさらなる微細化が可能となる。
【００４３】
（第２の実施形態）
図１１は、本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリを含む半導体装置の概略を示す平面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００４４】
本実施形態が第１の実施形態と異なる点は、メモリセルアレイ領域１内に、ビット線４と同じレイヤ上に、シャント部１２，１３が設けられていることにある。
【００４５】
シャント部１２は、セル領域６の外（境界領域３側）に設けられている。シャント部１３は、セル領域６内（ビット線４を挟んでシャント部の反対側）に設けられている。シャント部１２，１３の長手方向は、ビット線４の長手方向に対して垂直である。
【００４６】
シャント部１２，１３は、リソグラフィプロセスの影響で、ビット線４の端部側が先細りになること、つまり、ショートニングを防止するためのものである。そのために、シャント部１２，１３はある程度ビット線４に近い近接位置に設けられている。シャント部１２，１３とビット線４端部との間の距離は、例えば、１μｍ以下あるいは０．４μｍ以下である。
【００４７】
シャント部１２，１３の幅は、ビット線４の幅よりも広い。メモリセルアレイ領域１の露光は微細パターンに最適化されている。そのため、幅の広いシャント部１２，１３は必ずしも精度良く形成されない可能性がある。しかし、シャント部１２，１３のパターンが多少崩れても、ショートニングの防止は達成される。シャント部１２，１３は、動作するデバイスを構成する微細パターンではないので、高い寸法精度は要求されない。
【００４８】
なお、本実施形態では、ビット線４の両側にシャント部を設けたが、ビット線４の一方の側だけにシャント部を設けても構わない。
【００４９】
また、ショートニングの防止のために、メモリセルアレイ領域１内に、ビット線４と同じレイヤ上でビット線４と垂直な配線を設けることもある。該配線の幅はビット線４の幅よりも広い。さらに、ビット線４と同じレイヤ上でビット線４と平行にパターン（例えば配線）を設けても構わない。このパターンの目的は、アレイ端の実働するビット線細りを防止するためのダミー配線である。なお、本発明は、第１および第２の実施形態に限定されるものではない。例えば、本発明は、ＮＡＮＤ型フラッシュメモリ以外のメモリのメモリセルアレイ領域と周辺回路領域にも適用できる。
【００５０】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００５１】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリを含む半導体装置の概略を示す平面図。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ等の不揮発性半導体メモリを含む半導体装置のビット線およびその下層のパターンを模式的に示す平面図。
【図３】図２に示された構造の変形例を示す断面図。
【図４】ビット線と周辺回路領域内の配線との接続構造を示す断面図。
【図５】ビット線レイアウトの比較例を示す平面図。
【図６】セル領域の一部領域を示す平面図。
【図７】図６のＡ−Ａ’断面図。
【図８】図６のＢ−Ｂ’断面図。
【図９】実施形態の露光方法を示す概略図。
【図１０】比較例の露光法方法を示す概略図。
【図１１】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリを含む半導体装置の概略を示す平面図。
【符号の説明】
【００５３】
１…メモリセルアレイ領域、２…周辺回路領域、３…境界領域、４…ビット線、５…コンタクト、６…セル領域、７…下層配線、８…高耐圧ＭＯＳトランジスタ、９…ソース／ドレイン領域、１０…ゲート電極、１１…配線、１２，１３…シャント部、２０…シリコン基板、２２…トンネル酸化膜、２３…多結晶シリコン層、２４…ゲート間絶縁膜、２５…多結晶シリコン層、２６…絶縁膜、２７…第２層間絶縁膜、２８…第１層間絶縁膜、２９…バリア膜、３１…バリアメタル、３２…ゲート間絶縁膜、３３…第３層間絶縁膜、３４…タングステンプラグ、Ｍ１３８…同配線、４０…第４層間絶縁膜。
【図１】
2008091893.tif 000003
【図２】
2008091893.tif 000004
【図３】
2008091893.tif 000005
【図４】
2008091893.tif 000006
【図５】
2008091893.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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