(57)【要約】【課題】製造工程を簡略化でき且つ銅の拡散をより抑制できる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置１は、半導体素子層２と、配線層３と、ポリイミド層４と、第１バリア層５と、銅配線６と、第２バリア層７と、接着層８とを備えている。第２バリア層７は、導電性を有し銅の拡散及び酸化を抑制可能なＴａＮからなり、銅配線６の上面と側面とを覆うように連続して形成されている。接着層８は、導電性を有しワイヤとの接着性の高いＡｌからなり、第２バリア層７の上面を覆うように形成されている。【選択図】図１
2008091457.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と銅配線とを備えた半導体装置において、
銅の拡散及び酸化を抑制可能な金属を含み、前記銅配線の上面及び側面を連続して覆うバリア層と、
前記バリア層の上面に形成された接着層とを備えたことを特徴とする半導体装置。
【請求項２】
半導体素子と銅配線とを備えた半導体装置の製造方法において、
レジスト膜を用いて前記銅配線を形成し、その後、前記レジスト膜を除去する工程と、
銅の拡散及び酸化を抑制可能な金属を含み、前記銅配線の上面及び側面を連続して覆うバリア層を形成する工程と、
前記バリア層の上面に接着層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
前記バリア層は、ＣＶＤ（化学気相成長）法により形成されることを特徴とする請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅配線を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、低抵抗化を実現可能な銅配線を有する半導体装置及び半導体装置の製造方法が知られている。このような半導体装置としては、例えば、図７に示すような半導体装置が知られている。図７に示す半導体装置１０１は、基板１０２上に形成された銅配線１０３と、銅配線１０３の側面を覆う保護膜１０４とを備えている。保護膜１０４は、絶縁性のポリイミドなどの樹脂からなり、物理的な破損などから銅配線を保護するとともに、銅の拡散及び酸化を抑制するためのものである。
【０００３】
更に、保護膜１０４は絶縁性のため、銅配線１０３の上面には、ワイヤ（図示略）と銅配線１０３とを電気的に接続するために、導電性のバリア層１０５と、バリア層１０５上に形成された導電性の接着層１０６とを備えている。バリア層１０５は、銅の拡散を抑制可能な金属を含み、接着層１０６への銅の拡散を抑制して、接着層１０６とワイヤとの接着性の低下を抑制する。
【０００４】
また、特許文献１には、ダマシン法により形成された銅配線と、銅配線の下面及び側面を覆う第１バリア層と、銅配線の上面の一部を覆う第２バリア層とを備えた半導体装置が記載されている。この半導体装置では、銅配線の側面を第２バリア層により覆うことにより、横方向の銅の拡散をもある程度抑制できる。
【特許文献１】特開２００１−３１９９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図７に示す半導体装置１０１の場合、銅配線の側面を保護膜１０４により覆っているため、バリア層１０５を形成する工程とは別に保護膜１０４を形成してパターニングする工程が必要になるため製造工程が複雑化するといった課題がある。また、樹脂製の保護膜１０４では、銅の拡散を充分に抑制できないといった課題もある。
【０００６】
一方、特許文献１の半導体装置では、銅配線の上面の一部のみを第２バリア層により覆っているため接着層への銅の拡散を充分に抑制することができないといった課題がある。また、例え第２バリア層を銅配線の上面全体を覆うように形成しても、第１バリア層と第２バリア層とが不連続に形成されているため、膨張・収縮により第１バリア層と第２バリア層との間に容易に隙間が形成されてしまう。この結果、第２バリア層が銅配線の上面を覆うように構成しても、横方向の銅の拡散を充分に抑制することができないといった課題がある。
【０００７】
本発明は、上述した課題を解決するために創案されたものであり、製造工程を簡略化でき且つ銅の拡散をより抑制できる半導体装置及び半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、請求項１に記載の発明は、半導体素子と銅配線とを備えた半導体装置において、銅の拡散及び酸化を抑制可能な金属を含み、前記銅配線の上面及び側面を連続して覆うバリア層と、前記バリア層の上面に形成された接着層とを備えたことを特徴とする半導体装置である。
【０００９】
また、請求項２に記載の発明は、半導体素子と銅配線とを備えた半導体装置の製造方法において、レジスト膜を用いて前記銅配線を形成し、その後、前記レジスト膜を除去する工程と、銅の拡散及び酸化を抑制可能な金属を含み、前記銅配線の上面及び側面を連続して覆うバリア層を形成する工程と、前記バリア層の上面に接着層を形成する工程とを備えたことを特徴とする半導体装置の製造方法である。
【００１０】
また、請求項３に記載の発明は、前記バリア層は、ＣＶＤ（化学気相成長）法により形成されることを特徴とする請求項２に記載の半導体装置の製造方法である。
【発明の効果】
【００１１】
本発明の半導体装置によれば、銅配線の上面及び側面を銅の拡散及び酸化を抑制可能な金属を含む連続したバリア層によって覆っているので、銅配線の側面を樹脂製の保護膜により覆う場合に比べて、保護膜を形成する工程を省略して製造工程を簡略化しつつ銅の拡散をより抑制することができる。
【００１２】
また、バリア層を銅配線の上面及び側面に連続して形成することにより、銅配線の上面を全て覆うことができるので、銅の上方への拡散をより抑制してワイヤと接着層との接着性の低下を抑制することができる。
【００１３】
更に、銅配線の上面及び側面を異なるバリア層により覆った場合のように熱により膨張・収縮によりバリア層間に隙間が形成されることがないので、銅配線の露出を抑制することができ、その結果、横方向の銅の拡散をもより抑制することができる。
【００１４】
本発明の半導体装置の製造方法により製造された半導体装置は、上述した請求項１に記載の半導体装置と同様の効果を奏することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明をＬＳＩに適用した実施形態を説明する。図１は、本発明の実施形態による半導体装置の断面図である。
【００１６】
図１に示すように、半導体装置１は、半導体素子層２と、配線層３と、ポリイミド層４と、第１バリア層５と、銅配線６と、第２バリア層（請求項記載のバリア層に相当）７と、接着層８とを備えている。
【００１７】
半導体素子層２は、ダイオードやトランジスタなどの複数の半導体素子（図示略）を含む。
【００１８】
配線層３は、複数の半導体素子を電気的に接続するための多層構造のアルミニウム配線と、異なる層のアルミニウムを絶縁するための層間絶縁膜と、異なる層のアルミニウム配線を接続するためのビアとを備えている（図示略）。尚、アルミニウム配線は、アルミニウム金属単体により構成してもよく、また、ＡｌＣｕやＡｌＳｉＣｕなどのアルミニウム合金により構成してもよい。
【００１９】
ポリイミド層４には、配線層３のアルミニウム配線と銅配線６とを第１バリア層５を介して電気的に接続するためのスルーホール（図示略）が形成されている。
【００２０】
第１バリア層５は、半導体素子層２などへの下方への銅の拡散を抑制しつつ、配線層３に形成されたアルミニウム配線と銅配線６とを電気的に接続するためのものである。第１バリア層５は、導電性を有し銅の拡散及び酸化を抑制可能なＴｉＷからなり、銅配線６の下面を覆うように形成されている。尚、第１バリア層５は、ＴｉやＴｉＮなどにより構成してもよい。
【００２１】
銅配線６は、低抵抗化を可能な程度の厚み（例えば、約５μｍ〜約２０μｍ）を有し、半導体素子層２に形成された半導体素子などを互いに電気的に接続するためのものである。銅配線６は、配線層３よりも上層、即ち、配線のうちで最上層に形成され、接着層８及び第２バリア層７を介してワイヤ（図示略）が電気的に接続される。尚、銅配線６は、後述する製造工程で形成される銅シード層６ａを含む。
【００２２】
第２バリア層７は、上方の接着層８や横方向への銅の拡散を抑制しつつ、銅配線６とワイヤとを電気的に接続するためのものである。第２バリア層７は、導電性を有し銅の拡散及び酸化を抑制可能なＴａＮからなり、銅配線６の上面及び側面を覆うように連続して形成されている。
【００２３】
ここで、第２バリア層７を構成する材料は、ＴａＮに限定されるものではなく、Ｎｉ、Ｃｏ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗなどの金属及びこれらの金属を含む合金または窒化物などの材料を適用することができる。尚、ポリイミド層４上に形成される第２バリア層７ａは、製造工程上形成されるものであり、特に機能を有するものでない。
【００２４】
接着層８は、Ａｕからなるワイヤとの接着性が低い銅配線６に代わって、ワイヤとの接着性を向上させつつ、銅配線６とワイヤとを電気的に接続するためのものである。接着層８は、導電性を有しワイヤとの接着性の高いＡｌからなり、第２バリア層７の上面を覆うように形成されている。
【００２５】
ここで、接着層８を構成する材料は、Ａｌに限定されるものではなく、ＡｌＣｕやＡｌＳｉＣｕなどを適用することができる。尚、第２バリア層７ａ上に形成される接着層８ａは、製造工程上形成されるものであり、特に機能を有するものでない。
【００２６】
次に、上述した半導体装置の製造方法について図２〜図６を参照して説明する。尚、図２〜図６は、各製造工程での半導体装置の断面図である。
【００２７】
まず、図２に示すように、半導体素子を含む半導体素子層２と、アルミニウム配線を含む配線層３と、ポリイミド層４とを順次形成する。その後、ＴｉＷからなる第１バリア層５をスパッタ法によりポリイミド層４の上面全体に形成した後、第１バリア層５の上面全体に銅シード層６ａをスパッタ法により形成する。そして、フォトリソグラフィー技術を用いて、銅配線６を形成する領域以外の領域にレジスト膜１１を形成する。ここで、感光時にレジスト膜１１の下方へは光が届きにくいため、レジスト膜１１の下面の開口の幅が上面の開口の幅に比べて小さく形成される。
【００２８】
次に、図３に示すように、電解メッキ法により銅配線６をレジスト膜１１から露出している銅シード層６ａ上に形成する。
【００２９】
次に、図４に示すように、レジスト膜１１を除去する。その後、レジスト膜１１の除去により露出した銅シード層６ａをエッチングにより除去する。そして、銅配線６の下に位置する第１バリア層５のみが残るように、銅シード層６ａの除去により露出した第１バリア層５をエッチングにより除去する。その後、銅配線６の表面の酸化膜をエッチングにより除去する。
【００３０】
次に、図５に示すように、プラズマＣＶＤ法によりＴａＮからなる第２バリア層７を銅配線６の上面及び側面とポリイミド層４の上面とを覆うように形成する。その後、スパッタ法によりＡｌからなる接着層８を第２バリア層７の上面を覆うように形成する。ここで、接着層８はスパッタ法により形成するので、上方から視て接着層７に隠れる領域には接着層８が形成されない。
【００３１】
次に、図６に示すように、フォトリソグラフィー技術を用いて、銅配線６及びその周辺部の第２バリア層７と接着層８とを覆うようにレジスト膜１２を形成する。
【００３２】
次に、図１に示すように、銅配線６の上方に位置する接着層８が残るように、レジスト膜１２から露出している接着層８をエッチングにより除去する。その後、銅配線６の上面及び側面の第２バリア層７が残るように、接着層８の除去により露出した第２バリア層７をエッチングにより除去する。そして、レジスト膜１２を除去する。最後に、所望の領域の接着層８上にワイヤを接着した後、モールド樹脂（図示略）により全体を覆って半導体装置１が完成する。
【００３３】
上述したように半導体装置１は、銅配線６の上面及び側面を銅の拡散及び酸化を抑制可能なＴａＮからなる連続した第２バリア層７によって覆っているので、銅配線６の側面を樹脂製の保護膜により覆う場合に比べて、保護膜を形成する工程を省略して製造工程を簡略化しつつ銅の拡散をより抑制することができる。
【００３４】
また、第２バリア層７を銅配線６の上面及び側面に連続して形成することにより、銅配線６の上面を全て覆うことができるので、銅の上方への拡散をより抑制してワイヤと接着層との接着性の低下を抑制することができる。
【００３５】
更に、銅配線の上面及び側面を異なるバリア層により覆った場合のように熱により膨張・収縮などによりバリア層間に隙間が形成されることがないので、銅配線６の露出を抑制することができ、その結果、横方向の銅の拡散をもより抑制することができる。
【００３６】
また、プラズマＣＶＤ法によって第２バリア層７を形成することにより容易に銅配線６の上面及び側面に第２バリア層７を形成することができる。
【００３７】
以上、実施形態を用いて本発明を詳細に説明したが、本発明は本明細書中に説明した実施形態に限定されるものではない。本発明の範囲は、特許請求の範囲の記載及び特許請求の範囲の記載と均等の範囲により決定されるものである。以下、上記実施形態を一部変更した変更形態について説明する。
【００３８】
例えば、上述した半導体装置１を構成する各材料は一例であり、適宜変更可能である。
【００３９】
また、本発明をＬＳＩに適用した一例を示したが、ディスクリート半導体などの他の半導体装置に適用してもよい。
【００４０】
また、上述の実施形態では、プラズマＣＶＤ法により第２バリア層７を形成したが、メッキ法などの他の方法により第２バリア層を形成してもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態による半導体装置の断面図である。
【図２】各製造工程での半導体装置の断面図である。
【図３】各製造工程での半導体装置の断面図である。
【図４】各製造工程での半導体装置の断面図である。
【図５】各製造工程での半導体装置の断面図である。
【図６】各製造工程での半導体装置の断面図である。
【図７】従来の半導体装置の断面図である。
【符号の説明】
【００４２】
１    半導体装置
２    半導体素子層
３    配線層
４    ポリイミド層
５    第１バリア層
６    銅配線
６ａ  銅シード層
７、７ａ     第２バリア層
８、８ａ     接着層
１１  レジスト膜
１２  レジスト膜
【図１】
2008091457.tif 000003
【図２】
2008091457.tif 000004
【図３】
2008091457.tif 000005
【図４】
2008091457.tif 000006
【図５】
2008091457.tif 000007
【図６】
2008091457.tif 000008
【図７】
2008091457.tif 000009