(57)【要約】【課題】ＮＡＮＤフラッシュメモリ素子の読み出し方法を提供する。【解決手段】ストリング選択トランジスタと複数個のメモリセルトランジスタとソース選択トランジスタとが直列に連結されて構成されるセルストリング構造がそれぞれ選択された第１ビットラインと非選択された第２ビットラインとに連結されるＮＡＮＤフラッシュメモリ素子の読み出し方法であって、第１ビットラインをプリチャージして第２ビットラインに電源電圧を印加する段階と、ストリング選択トランジスタをオンさせ、複数個のメモリセルトランジスタの選択されたメモリセルトランジスタのワードラインには読出電圧を、残りのメモリセルトランジスタのワードラインにはパス電圧を印加する段階と、第１ビットラインにプリチャージされた電荷がディスチャージされたか否かによって、選択されたメモリセルトランジスタの状態を感知する段階とを含む。【選択図】図５
2008165958.tif 000002
【特許請求の範囲】
【請求項１】
ストリング選択トランジスタと複数個のメモリセルトランジスタとソース選択トランジスタとが直列に連結されて構成されるセルストリング構造がそれぞれ選択された第１ビットラインと非選択された第２ビットラインとに連結されるＮＡＮＤフラッシュメモリ素子の読み出し方法であって、
前記第１ビットラインをプリチャージしながら前記第２ビットラインに電源電圧を印加する段階と、
前記ストリング選択トランジスタをターンオンさせ、前記複数個のメモリセルトランジスタのうち、選択されたメモリセルトランジスタのワードラインには読み出し電圧を、残りのメモリセルトランジスタのワードラインにはパス電圧を印加する段階と、
前記第１ビットラインにプリチャージされた電荷がディスチャージされたか否かによって、前記選択されたメモリセルトランジスタの状態を感知する段階と、
を含む、ＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項２】
前記第１ビットライン及び前記第２ビットラインをディスチャージし、前記第１ビットライン及び第２ビットラインに連結されるページバッファをセッティングする段階をさらに含む、請求項１に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項３】
前記第１ビットラインのソース選択トランジスタは第１セルソースラインに連結され、前記第２ビットラインのソース選択トランジスタは第２セルソースラインに連結され、前記第１セルソースライン及び第２セルソースラインが相互に分離される、請求項１に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項４】
前記第１ビットラインのセルソースラインは接地し、前記第２ビットラインのセルソースラインには一定の大きさの電圧を印加する、請求項３に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項５】
前記第２ビットラインのセルソースラインに印加される電圧の大きさは、前記第２ビットラインに印加される電源電圧の大きさと同一である、請求項４に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項６】
前記第２ビットラインに印加される電源電圧は、前記ストリング選択トランジスタ及びソース選択トランジスタをターンオンさせるためのバイアスと同じ大きさであるか、相対的により大きい大きさを持つ、請求項１に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【請求項７】
前記残りのメモリセルトランジスタのワードラインに印加されるパス電圧は、５．５Ｖ
以上である、請求項１に記載のＮＡＮＤフラッシュメモリ素子の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子の読み出し方法に係り、特に、読み出し動作中に生じうる読み出しディスターブ（ｒｅａｄ ｄｉｓｔｕｒｂ）を抑制できるようにセルフブースティングを用いるＮＡＮＤフラッシュメモリ素子の読み出し方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子は、不揮発性メモリ素子が採用される様々な電子応用分野で幅広く用いられている。一般に、フラッシュメモリ素子は、一つのトランジスタセルを使用し、これにより、高いメモリ密度、高い信頼性及び低電力消耗の効果を提供する。一般に、フラッシュメモリ素子は、携帯用コンピュータ、個人デジタルアシスタント（ＰＤＡ）、デジタルカメラ及び携帯用電話などに利用されている。なお、プログラムコード、基本入／出力システム（ＢＩＯＳ）のようなシステムデータ、及びその他のファームウエアもフラッシュメモリ素子内に保存されることができる。フラッシュメモリ素子の中でもＮＡＮＤフラッシュメモリ素子は、比較的低い費用でも高いメモリ密度が得られる点から近年その使用範囲が益々広がりつつある。
【０００３】
図１は、一般のＮＡＮＤフラッシュメモリ素子のセルストリング構造を示す図であり、図２は、ＮＡＮＤフラッシュメモリ素子の消去された状態及びプログラムされた状態におけるしきい電圧分布を示す図である。
【０００４】
まず、図１に示すように、一つのストリング（ｓｔｒｉｎｇ）１００は、ストリング選択トランジスタ１１０、ソース選択トランジスタ１２０及び複数個のメモリセルトランジスタ１３１，１３２，１３３からなる。メモリセルトランジスタ１３１，１３２，１３３は、共通ドレイン／ソース領域に直列連結される。ビットラインＢＬとメモリセルトランジスタ１３１，１３２，１３３間にはストリング選択トランジスタ１１０が配置される。セルソースラインＣＳＬとメモリセルトランジスタ１３１，１３２，１３３間にはソース選択トランジスタ１２０が配置される。ストリング選択トランジスタ１１０のワードラインはドレイン選択ラインＤＳＬに連結される。ソース選択トランジスタ１２０のワードラインはソース選択ラインＳＳＬに連結される。ストリング選択トランジスタ１１０及びソース選択トランジスタ１２０は、通常のＭＯＳトランジスタであり、メモリセルトランジスタ１３１，１３２，１３３はフローティングゲートトランジスタである。メモリセルトランジスタ１３１，１３２，１３３は、消去（ｅｒａｓｅ）された状態やプログラム（ｐｒｏｇｒａｍ）された状態を持つ。図２に示すように、消去された状態にあるメモリセルトランジスタ１３１，１３２，１３３は、相対的に低い、例えば、０Ｖよりも低いしきい電圧分布を持つ（参照符号２１０参照）。これに対し、プログラムされた状態にあるメモリセルトランジスタ１３１，１３２，１３３は相対的に高い、例えば、０Ｖよりも高いしきい電圧分布を持つ（参照符号２２０参照）。
【０００５】
メモリセルトランジスタがどの状態にあるかを判別する読み出し（ｒｅａｄ）動作は、通常、ページ（ｐａｇｅ）単位に行われる。例えば、メモリセルトランジスタ１３２の状態を判別するには、まず、選択されたメモリセルトランジスタ１３２を持つセルストリング１００のビットラインＢＬを、例えば、１Ｖ乃至２Ｖ大きさでプリチャージ（ｐｒｅｃｈａｒｇｅ）させる。次に、ドレイン選択トランジスタ１１０及びソース選択トランジスタ１２０をターンオンさせ、選択されたセルストリングに電気的通路が形成されるようにする。また、非選択された残りのメモリセルトランジスタ１３１，１３３のワードラインには、残りのメモリセルトランジスタ１３１，１３３の状態にかかわらずターンオンされうるようにパス電圧Ｖｐａｓｓを印加する。パス電圧Ｖｐａｓｓを大きくするほど流れる電流の量が大きくなり、感知（ｓｅｎｉｎｇ）する点では有利となるが、一定大きさを超えると、読み出し過程で不所望の非選択されたメモリセルトランジスタ１３１，１３３がプログラムされる読み出しディスターブ（ｒｅａｄ  ｄｉｓｔｕｒｂ）が発生する恐れがある。選択されたメモリセルトランジスタ１３２のワードラインには読み出し電圧Ｖｒｅａｄ、例えば、０Ｖのバイアスを印加する。
【０００６】
選択されたメモリセルトランジスタ１３２以外は、セルストリング１００を構成する残りのトランジスタがいずれもターンオン状態にあるから、選択されたメモリセルトランジスタ１３２の状態によってセルストリング１００の全体に電流が流れるか、または、流れないことになる。選択されたメモリセルトランジスタ１３２が消去された状態では、選択されたメモリセルトランジスタ１３２がターンオンされるのでセルストリング１００の全体に電流が流れ、これにより、ビットラインＢＬに充電されていた電荷が放電してプリチャージされた電圧が０Ｖと落ちる。一方、選択されたメモリセルトランジスタ１３２がプログラムされた状態では、選択されたメモリセルトランジスタ１３２がターンオフされるのでセルストリング１００には電流が流れず、これにより、ビットラインＢＬにプリチャージされた電圧がそのまま維持される。このようにビットラインＢＬにプリチャージされた電圧が０Ｖに落ちたか否かによって、選択されたメモリセルトランジスタ１３２が消去された状態かプログラムされた状態かが判別できる。
【０００７】
しかしながら、このような読み出し動作を行う過程で、オフされるメモリセルトランジスタが連結されるビットライン（以下、「オフビットライン」という。）と隣接したビットラインが、オンされるメモリセルトランジスタに連結されている場合、隣接したビットラインにプリチャージされた電圧が０Ｖに落ちる過程で、ビットラインカップリング（ｃｏｕｐｌｉｎｇ）現象によって、オフビットラインにプリチャージされた電圧も一定大きさ分落ちてしまう。特に、近年のメモリ容量の増加につれてビットラインのピッチ（ｐｉｔｃｈ）が次第に減少し、カップリング係数は８０％以上となり、このため、オフビットラインにプリチャージされた電圧は２０％まで落ちてしまう。そこで、最近では、このようなビットラインカップリングを抑制するためにビットラインシールディング（ｂｉｔ  ｌｉｎｅ  ｓｈｉｅｌｄｉｎｇ）技術を導入している。
【０００８】
図３は、ビットラインシールディング技術が適用されたＮＡＮＤフラッシュメモリ素子のセルストリング構造を示す図である。
【０００９】
図３を参照すると、全体ビットラインを偶数（ｅｖｅｎ）ビットラインＢＬｅと奇数（ｏｄｄ）ビットラインＢＬｏとに分け、メモリセルトランジスタは偶数ビットラインＢＬｅと奇数ビットラインＢＬｏに交互に配置させる。選択されたメモリセルトランジスタ３３２の状態を判別するには、偶数ビットラインＢＬｅをプリチャージする一方で、奇数ビットラインＢＬｏは接地する。接地された奇数ビットラインＢＬｏは、シールディングライン（ｓｈｉｅｌｄｉｎｇ  ｌｉｎｅ）として働き、オフビットラインに影響するビットラインカップリングが抑えられる。このとき、偶数ビットラインＢＬｅ同士は充分な間隔を維持しているため、偶数ビットラインＢＬｅ同士間のカップリングは無視しても良い程度になる。この場合にも、非選択されたメモリセルトランジスタのワードラインに印加されるパス電圧Ｖｐａｓｓが一定大きさを超えると読み出しディスターブが生じる恐れがある。
【００１０】
一方、近年、シングルレベルセル（ＳＬＣ）構造の代わりに、マルチレベルセル（ＭＬＣ）構造の採用が拡大されている。二つのしきい電圧分布のみ存在するシングルレベルセル構造に比べて、少なくとも四つ以上のしきい電圧分布が存在するマルチレベルセル構造では、消去された状態とプログラムされた状態とを区分する読み出し電圧Ｖｒｅａｄとパス電圧Ｖｐａｓｓとの間でしきい電圧分布がより密集した形態とされ、これにより、サイクリング（ｃｙｃｌｉｎｇ）による特性劣化などのような様々な問題が発生している。しかしながら、上に言及したように、パス電圧Ｖｐａｓｓを増加させると、特に奇数ビットラインＢＬｏに連結されている非選択されたメモリセルトランジスタのワードラインとチャネル間のバイアスも増加してしまい、読み出しディスターブの発生可能性がより高くなる。
【００１１】
【特許文献１】米国特許第７，１７７，９７７号明細書
【特許文献２】米国特許第５，９９１，２０２号明細書
【特許文献３】米国特許第６，７０７，７１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記の問題点を解決するためのもので、その目的は、読み出しディスターブの発生を抑制して高い信頼性を与えることができる、セルフブースティングを用いるＮＡＮＤフラッシュメモリ素子の読み出し方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法は、ストリング選択トランジスタと複数個のメモリセルトランジスタとソース選択トランジスタとが直列に連結されて構成されるセルストリング構造がそれぞれ選択された第１ビットラインと非選択された第２ビットラインとに連結されるＮＡＮＤフラッシュメモリ素子の読み出し方法であって、前記第１ビットラインをプリチャージしながら前記第２ビットラインに電源電圧を印加する段階と、前記ストリング選択トランジスタをターンオンさせ、前記複数個のメモリセルトランジスタのうち、選択されたメモリセルトランジスタのワードラインには読み出し電圧を、残りのメモリセルトランジスタのワードラインにはパス電圧を印加する段階と、前記第１ビットラインにプリチャージされた電荷がディスチャージされたか否かによって、前記選択されたメモリセルトランジスタの状態を感知する段階とを含む構成とした。
【００１４】
前記第１ビットライン及び前記第２ビットラインをディスチャージし、前記第１ビットライン及び第２ビットラインに連結されるページバッファをセッティングする段階をさらに含むことができる。
【００１５】
前記第１ビットラインのソース選択トランジスタは第１セルソースラインに連結され、前記第２ビットラインのソース選択トランジスタは第２セルソースラインに連結され、前記第１セルソースライン及び第２セルソースラインは相互に分離されることが好ましい。
【００１６】
前記第１ビットラインのセルソースラインは接地し、前記第２ビットラインのセルソースラインには一定の大きさの電圧を印加することができる。
【００１７】
好ましくは、前記第２ビットラインのセルソースラインに印加される電圧の大きさは、前記第２ビットラインに印加される電源電圧の大きさと同一である。
【００１８】
前記第２ビットラインに印加される電源電圧は、前記ストリング選択トランジスタ及びソース選択トランジスタをターンオンさせるためのバイアスと同じ大きさであるか、相対的により大きい大きさを持つことができる。
【００１９】
前記残りのメモリセルトランジスタのワードラインに印加されるパス電圧は、５．５Ｖ
以上であると好ましい。
【発明の効果】
【００２０】
本発明に係るＮＡＮＤフラッシュメモリ素子の読み出し方法によれば、非選択されたビットラインに対して一定大きさのバイアスを印加するため、読み出し動作時に非選択されたメモリセルトランジスタのゲートに連結されるワードラインに印加されるパス電圧の大きさを増加させても、当該バイアス分ゲートとチャネル間で印加されるバイアスの大きさが減少し、その結果、読み出しディスターブ現象の発生を抑制し、素子の信頼性を向上させることが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、添付の図面を参照しつつ、本発明の好適な実施例について詳細に説明する。ただし、本発明の実施例は様々な形態に変形実施でき、本発明の範囲が下記の実施例に限定されるわけはない。
【００２２】
図４は、本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法を説明するためのＮＡＮＤフラッシュメモリ素子のストリング構造を示す図である。
【００２３】
図４を参照すると、ＮＡＮＤフラッシュメモリ素子は、データ情報を保存するための保存領域としてメモリセルアレイを持つ。メモリセルアレイは、対応するビットラインＢＬｅ，ＢＬｏにそれぞれ連結される複数本のセルストリング（ｃｅｌｌ  ｓｔｒｉｎｇｓ）４１０，４２０からなる。図４では２つのセルストリング４１０，４２０のみを示しているが、メモリセルアレイ内には、セルストリング４１０，４２０が複数個配置されることは当然である。それぞれのセルストリング４１０／４２０は、ビットラインＢＬｅ／ＢＬｏに連結されるストリング選択トランジスタ４１１／４２１と、セルソースライン（ＣＳＬ；ｃｅｌｌ  ｓｏｕｒｃｅ  ｌｉｎｅ）ＣＳＬｅ／ＣＳＬｏに連結されるソース選択トランジスタ４１２／４２２と、ストリング選択トランジスタ４１１／４２１とソース選択トランジスタ４１２／４２２との間で直列に配置される複数個のメモリセルトランジスタ４３０，４４０で構成される。
【００２４】
ビットラインシールディングを適用する場合、複数個のメモリセルトランジスタ４３０，４４０は交互に偶数ビットラインＢＬｅに連結されるセルストリング４１０と奇数ビットラインＢＬｏに連結されるセルストリング４２０に配置される。偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏは一つのページバッファ（ＰＢ）６００に連結される。ページバッファ（ＰＢ）６００は読み出し／検証動作時に感知増幅器として働き、プログラム動作時にはプログラムされるデータによってビットラインを駆動するドライバとして働く。ページバッファ（ＰＢ）６００の構造及び動作の詳細は後述される。
【００２５】
図５は、本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法を示すフローチャートである。
【００２６】
図５を参照すると、偶数ビットラインＢＬｅに連結されるメモリセルトランジスタ４３０のうち、特定メモリセルトランジスタ４３５の状態を感知する場合について説明すると、まず、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏ内に残っている電荷を完全にディスチャージさせ、ページバッファ６００をセッティング（ｓｅｔｔｉｎｇ）する（段階５１０）。次に、選択されたビットライン、すなわち、感知すべきメモリセルトランジスタ４３５と連結された偶数ビットラインＢＬｅをプリチャージさせ、同時に非選択されたビットライン、すなわち、奇数ビットラインＢＬｏには一定大きさの電源電圧Ｖｃｃを印加する（段階５２０）。奇数ビットラインＢＬｏに電源電圧Ｖｃｃを印加する理由は、奇数ビットラインＢＬｏに連結されるメモリセルトランジスタ４４０のうち、ゲートにパス電圧Ｖｐａｓｓが印加されるメモリセルトランジスタのチャネルバイアスをブースティングさせ、ゲートとチャネル間のバイアス大きさを減少させることによって、読み出しディスターブ（ｒｅａｄ  ｄｉｓｔｕｒｂ）現象の発生を抑えるためである。このため、当該奇数ビットラインＢＬｏに印加される電源電圧Ｖｃｃはストリング選択トランジスタ４１１，４２１及びソース選択トランジスタ４１２／４２２をターンオンさせるためのバイアスと同じ大きさ、または、相対的により大きい大きさを持つ。
【００２７】
上記の段階５２０が適宜行われるようにするためには、セルストリング４１０，４２０を横切るワードラインに適切な大きさのバイアスを印加しなければならない。具体的に、選択されたメモリセルトランジスタ４３５のワードラインを通しては読み出し電圧Ｖｒｅａｄを、例えば、０Ｖの電圧を印加する。そして、残りのメモリセルトランジスタ４３０のワードライン、ストリング選択トランジスタ４１１のワードライン、及びソース選択トランジスタ４１２のワードラインを通してはパス電圧Ｖｐａｓｓを、例えば、５．５Ｖ以上の電圧を印加する。
【００２８】
このようなバイアス条件下で、ページバッファ（ＰＢ）６００を構成するトランジスタとラッチを適切に制御し、選択されたメモリセルトランジスタ４３５の状態、すなわち、消去された状態かプログラムされた状態かを感知する（段階５３０）。メモリセルトランジスタ４３５が消去された状態であれば、読み出し電圧Ｖｒｅａｄによってメモリセルトランジスタ４３５はターンオンされ、これにより、偶数ビットラインＢＬｅにプリチャージされていた電荷がセルに放電され、プリチャージ電圧は０Ｖに落ちる。一方、メモリセルトランジスタ４３５がプログラムされた状態であれば、読み出し電圧Ｖｒｅａｄがゲートに印加されてもメモリセルトランジスタ４３５はターンオフ状態を維持する。したがって、偶数ビットラインＢＬｅにプリチャージされていた電荷はセルに放電されず、プリチャージ電圧はそのまま維持される。データ感知は、偶数ビットラインＢＬｅにプリチャージされた電圧の変動有無を感知することによってなる。
【００２９】
選択された偶数ビットラインＢＬｅに対するデータ感知が行われると、ページバッファ（ＰＢ）６００内の感知ノードの状態が決定される。偶数ビットラインＢＬｅのプリチャージ電圧が０Ｖに落ちた場合には、感知ノードの電圧は０Ｖに落ちる。偶数ビットラインＢＬｅのプリチャージ電圧が維持される場合には、感知ノードの電圧も電源電圧Ｖｃｃを維持する。感知ノードの状態が決定されると、感知ノードの状態によってページバッファ（ＰＢ）６００内のＱノードの状態を決定するデータラッチを行う（段階５４０）。感知ノードの電圧が０Ｖに落ちる場合、Ｑノードの状態はロー状態を維持する。これに対し、感知ノードの電圧が電源電圧Ｖｃｃを維持する場合、Ｑノードの状態はロー状態からハイ状態に変わる。次に、ビットラインＢＬｅ，ＢＬｏに対するリカバリ（ｒｅｃｏｖｅｒｙ）を行うと同時に、ページバッファ（ＰＢ）６００中の全てのラッチに感知されたデータを保存する（段階５５０）。
【００３０】
上記データ感知段階、データラッチ段階及びリカバリ段階がなされる間に、非選択された奇数ビットラインＢＬｏに連結されるメモリセルトランジスタ４４０のうち、パス電圧Ｖｐａｓｓがゲートに印加されるメモリセルトランジスタ４４０は、以前の偶数ビットラインＢＬｅに対するプリチャージ段階で電源電圧Ｖｃｃバイアスが印加されたため、たとえ５．５Ｖ以上の高いパス電圧Ｖｐａｓｓを印加しても、パス電圧Ｖｐａｓｓと電源電圧Ｖｃｃとの差分のバイアスのみが印加される効果を奏で、その結果、パス電圧Ｖｐａｓｓによって不所望にプログラムされることが防止される。
【００３１】
一方、奇数ビットラインＢＬｏに連結されるメモリセルトランジスタ４４０がいずれも消去された状態では、奇数ビットラインＢＬｏに印加された電源電圧ＶｃｃバイアスがセルソースラインＣＳＬに放電されることができ、これを防止するためには、偶数ビットラインＢＬｅのセルソースラインＣＳＬｅと奇数ビットラインＢＬｏのセルソースラインＣＳＬｏを互いに分離させる必要がある。このように分離される場合、偶数ビットラインＢＬｅのセルソースラインＣＳＬｅは接地する一方、奇数ビットラインＢＬｏのセルソースラインＣＳＬｏは、奇数ビットラインＢＬｏに印加された電源電圧Ｖｃｃと同じ大きさのバイアスが印加されるようにする。
【００３２】
図６は、本発明によるＮＡＮＤフラッシュメモリ素子の動作を制御するページバッファを示す図である。
【００３３】
図６を参照すると、ページバッファ６００は、ビットライン選択及びバイアス回路６１０、プリチャージ回路６２０、メインレジスタ回路６３０及びキャッシュレジスタ回路６４０を含んで構成される。本例ではマルチレベルセル（ＭＬＣ）構造に適用可能なページバッファ６００としたが、シングルレベルセル（ＳＬＣ）構造では、二つのレジスタ回路６３０，６４０の代わりに、一つのレジスタ回路のみを使用する以外は基本的な構成が略同様であり、したがって、その動作も同一に適用可能である。ビットライン選択及びバイアス回路６１０は、偶数ビットラインＢＬｅまたは奇数ビットラインＢＬｏのいずれかを選択する動作を行い、同時に偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏの中から選択されたビットラインにプリセットバイアス（ｐｒｅｓｅｔ  ｂｉａｓ）を印加する。プリチャージ回路６２０は、選択されたビットラインを一定大きさの電圧でプリチャージさせる動作を行う。メインレジスタ回路６３０は、２ビットデータ中の最初のデータであるＭＳＢデータをラッチし保存する。そして、キャッシュレジスタ回路６４０は、２ビットデータ中の最後のデータであるＬＳＢデータをラッチし保存する。
【００３４】
ビットライン選択及びバイアス回路６１０は、４個のｎＭＯＳトランジスタＭ０１，Ｍ０２，Ｍ１１，Ｍ１２を含む。ｎＭＯＳトランジスタＭ０１は、電源ラインＶＩＲＰＷＲと偶数ビットラインＢＬｅ間に配置され、ＶＢＬｅ制御信号によって制御される。ｎＭＯＳトランジスタＭ０２は、電源ラインＶＩＲＰＷＲと奇数ビットラインＢＬｏ間に配置され、ＶＢＬｏ制御信号によって制御される。ｎＭＯＳトランジスタＭ１１は、偶数ビットラインＢＬｅと感知ノードＳＯ間に配置され、ＢＳＬｅ制御信号によって制御される。ｎＭＯＳトランジスタＭ１２は、奇数ビットラインＢＬｏと感知ノードＳＯ間に配置され、ＢＳＬｏ制御信号によって制御される。
【００３５】
プリチャージ回路６２０は、ｐＭＯＳトランジスタＭ３０を含む。ｐＭＯＳトランジスタＭ３０は、電源電圧Ｖｃｃと感知ノードＳＯ間に配置され、ＰＲＥＣＨｂ制御信号によって制御される。
【００３６】
メインレジスタ回路６３０は、ｎＭＯＳトランジスタＭ５１，Ｍ６１，Ｍ７１，Ｍ８１と２個のインバータＩＮ０，ＩＮ１からなるラッチＬＡＴＣＨを含む。ｎＭＯＳトランジスタＭ６１，Ｍ５１は、ラッチＬＡＴＣＨをなすインバータＩＮ１の出力端（インバータＩＮ０の入力端と同一）と接地間に配置される。ｎＭＯＳトランジスタＭ６１のゲートは感知ノードＳＯに連結され、感知ノードＳＯのバイアス状態によってスイッチングが行われる。ｎＭＯＳトランジスタＭ５１は、ＭＬＡＴ制御信号によって制御される。ｎＭＯＳトランジスタＭ７１は、ラッチＬＡＴＣＨのＱノード、すなわち、インバータＩＮ０の出力端（インバータＩＮ１の入力端と同一）と接地間に配置され、ＲＳＴ制御信号によって制御される。ｎＭＯＳトランジスタＭ８１は、ラッチＬＡＴＣＨのＱノードと外部データ入力ライン間に配置され、ＤＩＮ制御信号によって制御される。
【００３７】
キャッシュレジスタ回路６４０も同様に、ｎＭＯＳトランジスタＭ５２，Ｍ６２，Ｍ７２，Ｍ８２と、２個のインバータＩＮ３，ＩＮ４からなるラッチＬＡＴＣＨとを含む。ｎＭＯＳトランジスタＭ６２，Ｍ５２は、ラッチＬＡＴＣＨを構成するインバータＩＮ４の出力端（インバータＩＮ３の入力端と同一）と接地間に配置される。ｎＭＯＳトランジスタＭ６２とラッチＬＡＴＣＨの連結ノードは、感知ノードＳＯとも共に連結される。ｎＭＯＳトランジスタＭ５２は、ＣＬＡＴ制御信号によって制御される。ｎＭＯＳトランジスタＭ７２は、ラッチＬＡＴＣＨのＱノード、すなわち、インバータＩＮ３の出力端（インバータＩＮ４の入力端と同一）と接地間に配置され、ＲＳＴ制御信号によって制御される。ｎＭＯＳトランジスタＭ８２は、ラッチＬＡＴＣＨのＱノードと外部データ入力ライン間に配置され、ＤＩＮ制御信号によって制御される。
【００３８】
図７は、本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法に適用されるページバッファのタイミング図である。
【００３９】
図７を図６と共に参照すると、選択された偶数ビットラインＢＬｅをディスチャージさせ、ページバッファ６００をセッティングする段階は、第１時間ｔ０の間に行われる。この時間の間に、セルストリング４１０，４２０内のストリング選択トランジスタ、ソース選択トランジスタ及びメモリセルトランジスタのゲートにはロー信号が入力される。ページバッファ６００内では、ＶＢＬｅ制御信号、ＶＢＬｏ制御信号、ＢＳＬｅ制御信号、ＢＳＬｏ制御信号及びＰＲＥＣＨｂ制御信号がいずれもハイ信号とされている。これにより、ｎＭＯＳトランジスタＭ０１，Ｍ０２，Ｍ１１，Ｍ１２はターンオンされ、ｐＭＯＳトランジスタＭ３０はターンオフされる。電源ラインＶＩＲＰＷＲは接地される。ｎＭＯＳトランジスタＭ０１，Ｍ０２がターンオンされるので、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏ内にチャージされていた電荷がｎＭＯＳトランジスタＭ０１，Ｍ０２を通して接地された電源ラインＶＩＲＰＷＲに全て流れ、これにより、偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏは全てディスチャージされる。また、ＰＧＭ制御信号にハイ信号を印加してトランジスタＭ２０をターンオンさせることによって、Ｑノードをロー状態にセッティングする。この期間の間にｎＭＯＳトランジスタＭ１１，Ｍ１２がターンオンされるので、感知ノードＳＯもローレベルにセッティングされる。
【００４０】
選択されたビットラインをプリチャージし、同時に非選択されたビットラインには電源電圧Ｖｃｃを印加する段階は、第２時間ｔ１の間に行われる。第２時間ｔ１が始まる時からは、セルストリング４１０，４２０内のストリング選択トランジスタ及びソース選択トランジスタのゲートに連結されるドレイン選択ラインＤＳＬ及びソース選択ラインＳＳＬに電源電圧Ｖｃｃを印加してターンオンさせ、メモリセルトランジスタのワードラインＷＬには読み出し電圧Ｖｒｅａｄ、例えば、０Ｖ、またはパス電圧Ｖｐａｓｓ、例えば、４．５Ｖを印加し始める。読み出し電圧Ｖｒｅａｄは、選択されたメモリセルトランジスタのワードラインに印加し、パス電圧Ｖｐａｓｓは、残りのメモリセルトランジスタのワードラインに印加する。
【００４１】
ページバッファ６００内では、電源ラインＶＩＲＰＷＲに電源電圧Ｖｃｃが印加されるようにした状態で、ＶＢＬｅ制御信号、ＢＳＬｏ制御信号及びＰＲＥＣＨｂ制御信号をロー信号に変える。これにより、ｎＭＯＳトランジスタＭ０１，Ｍ１２がターンオフされ、ｐＭＯＳトランジスタＭ３０がターンオンされる。ｐＭＯＳトランジスタＭ３０がターンオンされることによって感知ノードＳＯにはＶｃｃ電圧が印加される。ｎＭＯＳトランジスタＭ１１のゲートに印加されるＢＳＬｅ制御信号としてＶ１電圧、例えば、略２Ｖの信号が印加されるので、偶数ビットラインＢＬｅの電圧は立ち上がり始める。ｎＭＯＳトランジスタＭ１１のゲート−ソース電圧Ｖｇｓがしきい電圧Ｖｔｈの大きさと同一になると、偶数ビットラインＢＬｅ電圧はそれ以上立ち上がらず、したがって、偶数ビットラインＢＬｅはＶ１−Ｖｔｈの電圧大きさ分プリチャージされる。
【００４２】
非選択された奇数ビットラインＢＬｏについては、通常、ビットラインシールディング技術を適用して０Ｖを印加したが、本発明では、一定大きさの電源電圧Ｖｃｃを印加する。具体的に、ｎＭＯＳトランジスタＭ１２はターンオフされ、ｎＭＯＳトランジスタＭ０２はターンオンされるので、電源ラインＶＩＲＰＷＲを通して電源電圧Ｖｃｃが奇数ビットラインＢＬｏに印加される。このように奇数ビットラインＢＬｏに印加される電源電圧Ｖｃｃは、奇数ビットラインＢＬｏに連結されるセルストリング４２０内のメモリセルトランジスタのチャネルに印加されるが、この印加されたバイアスは、後続過程でメモリセルトランジスタのチャネルをブースティング（ｂｏｏｓｔｉｎｇ）し、読み出しディスターブ現象の発生を抑える。
【００４３】
偶数ビットラインＢＬｅをプリチャージし、奇数ビットラインＢＬｏには電源電圧Ｖｃｃを印加してから行われるデータ感知は、第３時間ｔ２の間に行われる。この第３時間ｔ３には、一定時間の間に偶数ビットラインＢＬｅにプリチャージされていた電荷が十分にディスチャージされうるような時間であるエバリュエーション（ｅｖａｌｕａｔｉｏｎ）時間が含まれる。エバリュエーション時間が経過した後には、ＰＲＥＣＨｂ制御信号をハイ信号に変えてｐＭＯＳトランジスタＭ３０をターンオフさせる。そして、ＢＳＬｅ制御信号としてＶ１よりも小さい大きさのＶ２電圧、例えば、略１．７Ｖを印加する。
【００４４】
選択されたメモリセルトランジスタがターンオンされる場合（消去された状態である場合）、偶数ビットラインＢＬｅにプリチャージされていた電荷はセルに放電され、したがって、偶数ビットラインＢＬｅの電圧は（Ｖ２−Ｖｔｈ）以下に落ちる（図７で、“７１１”参照）。これにより、ｎＭＯＳトランジスタＭ１１のゲート−ソース電圧（Ｖｇｓ）がしきい電圧（Ｖｔｈ）よりも大きくなり、ｎＭＯＳトランジスタＭ１１はターンオンされる。ｎＭＯＳトランジスタＭ１１がターンオンされることによって、偶数ビットラインＢＬｅのキャパシタンスと感知ノードＳＯのキャパシタンス間の電荷分配によって感知ノードＳＯに保存された電荷が急激に偶数ビットラインＢＬｅに放電され、その結果、感知ノードＳＯにおける電圧は、電源電圧Ｖｃｃから０Ｖに落ちる（図７で、“７２１”参照）。
【００４５】
選択されたメモリセルトランジスタがターンオフされる場合（プログラムされた状態である場合）、偶数ビットラインＢＬｅにプリチャージされていた電荷はセルに放電されず、そのまま（Ｖ１−Ｖｔｈ）電圧を維持する（図７で、“７１２”参照）。したがって、ＢＳＬｅ制御信号としてＶ２電圧を印加しても、ｎＭＯＳトランジスタＭ１１のゲート−ソース電圧（Ｖｇｓ）がしきい電圧（Ｖｔｈ）と依然として同じ状態を維持し、これにより、ｎＭＯＳトランジスタＭ１１はターンオンされない。その結果、感知ノードＳＯは電源電圧Ｖｃｃを維持する（図７で、“７２２”参照）。
【００４６】
上記データ感知段階の後に行われるデータラッチング（ｄａｔａ  ｌａｔｃｈｉｎｇ）は、第４時間ｔ３の間に行われる。具体的に、選択されたメモリセルトランジスタがターンオンされる場合（消去された状態である場合）、感知ノードＳＯが０Ｖに落ちることに
よって、ｎＭＯＳトランジスタＭ６１はターンオフ状態を維持し、したがって、Ｑノードもローレベルを維持する（図７で、“７３１”参照）。選択されたメモリセルトランジスタがターンオフされる場合（プログラムされた状態である場合）、感知ノードＳＯが電源電圧Ｖｃｃを維持することによって、ｎＭＯＳトランジスタＭ６１はターンオンされ、したがって、Ｑノードはローレベルからハイレベルに変わる（図７で、“７３２”参照）。上記データセンシングが終わった後にはビットラインを復旧し、センシングされたデータを保存するが、この段階で、全てのビットラインは電源ラインＶＩＲＰＷＲを通して放電され、ページバッファ６００内の全てのラッチＬＡＴＣＨは、感知されたデータを保存する。
【００４７】
このようなデータ感知、ラッチ及びリカバリ段階が行われる間に、非選択された奇数ビットラインＢＬｏには電源電圧Ｖｃｃ電圧が印加された状態を維持する。したがって、パス電圧Ｖｐａｓｓが印加されても、電源電圧Ｖｃｃ分だけ奇数ビットラインＢＬｏに連結されたメモリセルトランジスタのチャネルがブースティングされる。結果としてチャネルにはパス電圧Ｖｐａｓｓよりも小さい大きさのバイアスが印加され、これにより、メモリセルトランジスタがパス電圧Ｖｐａｓｓによって不所望にプログラムされる読み出しディスターブ発生が抑制される。ただし、奇数ビットラインＢＬｏに連結された全てのメモリセルトランジスタが消去された状態である場合、すなわち、奇数ビットラインＢＬｏに連結されたセルストリング４２０が全て導通される場合には、奇数ビットラインＢＬｏに印加された電源電圧Ｖｃｃが、接地される共通セルソースラインＣＳＬに放電されることができる。したがって、これを防止するために、奇数ビットラインＢＬｏに連結されるセルソースラインＣＳＬｏを、偶数ビットラインＢＬｅに連結されるセルソースラインＣＳＬｅと分離する。そして、偶数ビットラインＢＬｅに連結されるセルソースラインＣＳＬｅは接地する一方、奇数ビットラインＢＬｏに連結されるセルソースラインＣＳＬｏには一定大きさ、例えば、奇数ビットラインＢＬｏに印加される電源電圧Ｖｃｃ大きさの電圧を印加する。
【００４８】
以上では具体的な実施例に挙げて本発明を説明してきたが、本発明は、上記の実施例に限定されず、本発明の技術的思想内で様々な変形実施が可能であるということは、当該技術分野における通常の知識を持つ者にとっては明らかである。
【図面の簡単な説明】
【００４９】
【図１】一般のＮＡＮＤフラッシュメモリ素子のセルストリング構造を示す図である。
【図２】ＮＡＮＤフラッシュメモリ素子の消去された状態及びプログラムされた状態におけるしきい電圧分布を示す図である。
【図３】ビットラインシールディング技術が適用されたＮＡＮＤフラッシュメモリ素子のセルストリング構造を示す図である。
【図４】本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法を説明するためのＮＡＮＤフラッシュメモリ素子のストリング構造を示す図である。
【図５】本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法を示すフローチャートである。
【図６】本発明によるＮＡＮＤフラッシュメモリ素子の動作を制御するページバッファを示す図である。
【図７】本発明によるＮＡＮＤフラッシュメモリ素子の読み出し方法に適用されるページバッファのタイミング図である。
【符号の説明】
【００５０】
１００  セルストリング、１１０  ストリング選択トランジスタ、１２０  ソース選択トランジスタ、１３１，１３２，１３３  メモリセルトランジスタ、４１０，４２０  セルストリング、４１１，４２１  ストリング選択トランジスタ、４１２  ソース選択トランジスタ、４３０，４３５，４４０  メモリセルトランジスタ、４３５  メモリセルトランジスタ、６００  ページバッファ、６１０  バイアス回路、６２０  プリチャージ回路、６３０  メインレジスタ回路、６３０，６４０  レジスタ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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