(57)【要約】【課題】演算誤差の補償回路を有したＩＩＲフィルタを、回路規模を増大させない構成で実現する。【解決手段】加算器４０の出力部を加算器５０の入力部に接続し、加算器５０の出力部をフィルタ係数ａの乗算器５１の入力部に接続し、乗算器５１の出力部を加算器３０の入力部に接続したループを有した構成となっている。加算器５０は、乗算器３２の出力も受けて、加算器４０の出力から減算する構成となっており、乗算器５１の入力部には擬似雑音ｑのみが与えられる構成となっている。【選択図】図６
2008022398.tif 000002
【特許請求の範囲】
【請求項１】
演算結果をフィードバックするループを有した無限インパルス応答のデジタルフィルタであって、
入力信号と、第１および第２のループによって帰還する信号とを受け、これらを加算する第１の加算器と、
前記第１の加算器の出力を受け、１サンプル期間の遅延量を与えて出力する遅延素子と、
前記遅延素子の出力を受け、１／（予め定めた所定値）の値をフィルタ係数として乗ずる第１の乗算器と、
前記第２のループに介挿され、前記所定値をフィルタ係数として有する第２の乗算器と、を有する演算回路を備え、
前記第１の乗算器の出力のうち、上位側ビットを構成する演算結果を第１のループによって帰還させ、
前記第１の乗算器の出力のうち、下位側ビットを構成する演算誤差を第２のループに与え、前記第２の乗算器によって前記所定値倍して帰還させるデジタルフィルタ。
【請求項２】
前記デジタルフィルタは、多段回路で構成される入力側演算ブロックと、多段回路で構成される出力側演算ブロックと、前記入力側演算ブロックおよび前記出力側演算ブロックの出力を受ける加算器と、をさらに備え、
前記演算回路は、前記出力側演算ブロックの各段の回路を構成し、
前記出力側演算ブロックの第１段の回路においては、前記加算器の出力が前記第１の加算器の前記入力信号として与えられ、
前記出力側演算ブロックの第２段の回路以降においては、前段回路の前記遅延素子の出力が前記第２の加算器の前記入力信号として与えられるとともに、前段回路の前記第２の乗算器の出力が、前記第２の加算器において加算される、請求項１記載のデジタルフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタルフィルタに関し、特に無限インパルス応答（ＩＩＲ：Infinite Impulse Responce）形式のデジタルフィルタに関する。
【背景技術】
【０００２】
デジタルフィルタは、一般に、フィードバックのループがなく、インパルス応答が有限個のパルスで表され有限インパルス応答（ＦＩＲ：Finite Impulse Responce）フィルタと、フィードバックのループがあり、インパルス応答が無限に続くパルス列となる無限インパルス応答（ＩＩＲ）フィルタに分類される。ＩＩＲフィルタは、同じ次数のＦＩＲフィルタよりも良好な特性を実現可能であるが、信号の帰還ループを有するため設計に注意を要する。
【０００３】
特に、有限ビット数で回路を実現した場合、帰還ループによって演算誤差が蓄積し、出力信号の時間平均値（直流成分）が所望の値からずれる可能性がある。
【０００４】
例えば分数分周ＰＬＬ（Phase Locked Loop）の分周数変調にΣΔ変調器を用い、量子化雑音フィルタとしてＩＩＲフィルタを使用した場合、出力信号の時間平均値がずれると分周数の平均値が所望の値からずれることとなり、結果としてＰＬＬのロックする周波数がずれるので、ＰＬＬにとって致命的な問題となる。
【０００５】
また、上記分数分周ＰＬＬにおいて、ＩＩＲフィルタ、またはＩＩＲフィルタと同等の特性を得るために次数を上げたＦＩＲフィルタでは、一般にΣΔ変調器の出力ビット数が増え、分数分周ＰＬＬでは分周数の変調幅が大きくなるので、結果としてスプリアス振幅が大きくなるという問題もある。
【０００６】
特許文献１には、演算誤差の蓄積を解消するための構成として、ＩＩＲフィルタの出力端子と帰還ループとの接続ノードの直前に、丸め回路を設ける構成が開示されている。
【０００７】
【特許文献１】特開平１０−１７３４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
演算誤差の蓄積を解消するために、特許文献１に開示される丸め回路を設ける場合、丸め回路内には遅延素子を含むので、回路規模が大きくなるという問題がある。これは、ＩＩＲフィルタの次数が高く、回路規模がもともと大きい場合には影響は少ないが、２次、あるいは３次程度の次数の小さなＩＩＲフィルタでは、有意な回路規模の増大となってしまう。
【０００９】
特に、先に説明した分数分周ＰＬＬの例では、高次のフィルタを用いることで出力ビット数が増した場合、分周数の変調振幅が増し、スプリアスが増す傾向を持つため比較的低次のフィルタを用いることが多く、丸め回路の追加がＰＬＬのデジタル部の回路規模を増大することにつながる。
【００１０】
本発明は上記のような問題点を解消するためになされたもので、演算誤差の補償回路を有したＩＩＲフィルタを、回路規模を増大させない構成で実現することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る請求項１記載のデジタルフィルタは、演算結果をフィードバックするループを有した無限インパルス応答のデジタルフィルタであって、入力信号と、第１および第２のループによって帰還する信号とを受け、これらを加算する第１の加算器と、前記第１の加算器の出力を受け、１サンプル期間の遅延量を与えて出力する遅延素子と、前記遅延素子の出力を受け、１／（予め定めた所定値）の値をフィルタ係数として乗ずる第１の乗算器と、前記第２のループに介挿され、前記所定値をフィルタ係数として有する第２の乗算器と、を有する演算回路を備え、前記第１の乗算器の出力のうち、上位側ビットを構成する演算結果を第１のループによって帰還させ、前記第１の乗算器の出力のうち、下位側ビットを構成する演算誤差を第２のループに与え、前記第２の乗算器によって前記所定値倍して帰還させる。
【発明の効果】
【００１２】
本発明に係る請求項１記載のデジタルフィルタによれば、上位側ビットを構成する演算結果を第１のループによって帰還させ、第１の乗算器の出力のうち、下位側ビットを構成する演算誤差を第２のループに与え、第２の乗算器によって所定値倍して帰還させるので、入出力特性を表す数式において誤差項が、時間平均により消失することになり、出力信号の時間平均の理想的な場合からのずれを解消することができる。このため、遅延素子を追加することなく演算誤差の補償が可能な無限インパルス応答のデジタルフィルタを得ることができる。また、第２の乗算器では演算誤差を所定値倍するが、第１の乗算器で１／（所定値）の値を乗じて切り捨てたデータを所定値倍するのであるから乗除演算によって実現でき、演算誤差は生じない。
【発明を実施するための最良の形態】
【００１３】
本発明に係るデジタルフィルタの特徴をより明確にするため、発明の説明に先だって、一般的なＩＩＲフィルタについて説明する。
【００１４】
図１は、一般的なｎ次のＩＩＲフィルタ８０の構成を示すブロック図であり、入力信号Ｘが入力される信号入力端子１は、加算器１０の入力部に接続されるとともに、１サンプル期間（１クロック）の遅延量を有する遅延素子Ｐ１の入力部に接続されている。
【００１５】
遅延素子Ｐ１の出力部は、遅延素子Ｐ２の入力部に接続されるとともに、フィルタ係数１／ａ１の乗算器Ａ１の入力部に接続されている。そして、乗算器Ａ１の出力部は加算器１０の入力部に接続されている。
【００１６】
遅延素子Ｐ２の出力部は、さらに後段の遅延素子の入力部に接続されるとともに、フィルタ係数１／ａ２の乗算器Ａ１の入力部に接続され、乗算器Ａ２の出力部は加算器１０の入力部に接続されている。
【００１７】
同様の構成が、遅延素子Ｐｎおよびフィルタ係数１／ａｎの乗算器Ａｎまで繰り返して設けられることで、入力側演算ブロックが構成されている。
【００１８】
また、加算器１０の出力部は信号出力端子２に接続されて出力信号Ｙを出力するとともに、１サンプル期間の遅延量を有する遅延素子Ｑ１の入力部に接続されている。
【００１９】
遅延素子Ｑ１の出力部は、遅延素子Ｑ２の入力部に接続されるとともに、フィルタ係数１／ｂ１の乗算器Ｂ１の入力部に接続されている。そして、乗算器Ｂ１の出力部は加算器１０の入力部に接続されている。
【００２０】
遅延素子Ｑ２の出力部は、さらに後段の遅延素子の入力部に接続されるとともに、フィルタ係数１／ｂ２の乗算器Ｂ１の入力部に接続され、乗算器Ｂ２の出力部は加算器１０の入力部に接続されている。
【００２１】
同様の構成が、遅延素子Ｑｎおよびフィルタ係数１／ｂｎの乗算器Ｂｎまで繰り返して設けられることで、出力側演算ブロックが構成されている。
【００２２】
このような構成を有するＩＩＲフィルタ８０において、入力側演算ブロックの伝達関数Ａ（ｚ）は下記の数式（１）によって表され、出力側演算ブロックの伝達関数Ｂ（ｚ）は、下記の数式（２）によって表される。
【００２３】
【数１】
2008022398.tif 000003
【００２４】
【数２】
2008022398.tif 000004
【００２５】
そして、ＩＩＲフィルタ８０の理想的な入出力特性は、上記伝達関数Ａ（ｚ）およびＢ（ｚ）を用いて、下記の数式（３）によって表される。
【００２６】
【数３】
2008022398.tif 000005
【００２７】
上記は理想的な場合であり、現実的には有限のビット幅で回路を実現するので、ループ演算の各ステップで生じる丸め誤差が、有限ステップで消えることなく蓄積することになる。
【００２８】
そこで、丸め誤差の効果を考慮するために、図１に示したＩＩＲフィルタ８０を、図２に示すように簡略化し、演算誤差を擬似雑音ｑの付加という形で模擬的に表す。
【００２９】
図２においては、図１に示したＩＩＲフィルタ８０を、伝達関数Ａ（ｚ）の入力側演算ブロック３、伝達関数Ｂ（ｚ）の出力側演算ブロック４を用いて簡略化して表しており、加算器１０の出力部と帰還ループとの接続ノードの間に加算器２０が介挿され、加算器２０の入力部に擬似雑音ｑが与えられる構成となっている。
【００３０】
このような構成における入出力特性は、下記の数式（４）によって表される。
【００３１】
【数４】
2008022398.tif 000006
【００３２】
上記数式（４）において、第２項が丸め誤差の効果を表しているが、一般に、擬似雑音ｑによる誤差項は時間平均では消えないものである。このような演算誤差を補償するための丸め回路を有した構成を図３に示す。
【００３３】
図３は、加算器１０の出力部と帰還ループとの接続ノードの間に丸め回路５を有したＩＩＲフィルタ９０の構成を示す図であり、図２に示したＩＩＲフィルタ８０と同一の構成については同一の符号を付し、重複する説明は省略する。
【００３４】
図３に示すように、ＩＩＲフィルタ９０の丸め回路５は、加算器１０の出力部に入力部が接続された加算器６と、加算器６の出力部に入力部が接続された加算器７と、加算器７の出力部に入力部が接続された加算器８と、加算器８の出力部に入力部が接続され、出力部が加算器６の入力部に接続された１サンプル期間の遅延量を有する遅延素子９とを有している。
【００３５】
なお、加算器８には擬似雑音ｑが入力され、加算器６の出力部は加算器８の入力部にも接続され、加算器７の出力部は信号出力端子２にも接続されている。
【００３６】
このような構成においては、出力側演算ブロックを構成する乗算器Ｂ１〜Ｂｎのそれぞれでの演算誤差ｑｉを考慮した入出力特性は、下記の数式（５）によって表される。
【００３７】
【数５】
2008022398.tif 000007
【００３８】
ＩＩＲフィルタ９０においては、丸め回路５に遅延素子９を備えることで、数式（５）の第２項（誤差項）において、分子が１−ｚ-1となっており、これにより時間平均で演算誤差が消えることとなる。
【００３９】
すなわち、任意の時間変化量Ａについて、時間平均を<Ａ>で表すと、１−ｚ-1については下記の数式（６）によって表される。
【００４０】
【数６】
2008022398.tif 000008
【００４１】
ここで、ｚ-1は遅延演算であるので時間平均には影響がなく、１−ｚ-1は時間平均で０となる。
【００４２】
このため、数式（５）の第２項（誤差項）は、時間平均により消失することになり、出力信号の時間平均の理想的な場合からのずれを解消することができる。
【００４３】
しかし、丸め回路５に遅延素子９が必要となるので、先に説明したように回路規模が大きくなってしまう。
【００４４】
発明者は、これを課題として認識することで、以下に説明する思考過程経て、本発明に到達した。
【００４５】
まず、図４に示すＩＩＲフィルタの簡略化されたモデルに基づいて検討を行う。
図４においては、信号入力端子１が加算器３０の入力部に接続され、加算器３０の出力部が、１サンプル期間の遅延量を有する遅延素子３１の入力部に接続されている。
【００４６】
遅延素子３１の出力部は、フィルタ係数１／ａ（ａは予め定めた所定値）の乗算器３２の入力部に接続されている。そして、乗算器３２の出力部は、加算器３０の入力部に接続されてループを形成するとともに、信号出力端子２に接続されている。
【００４７】
このような構成のＩＩＲフィルタにおいては、理想的には、出力信号Ｙは入力信号Ｘによって、下記の数式（７）で表される。
【００４８】
【数７】
2008022398.tif 000009
【００４９】
なお、上記数式（７）において、ｚ-1は１クロック遅延の演算を表している。
【００５０】
しかし、上記は理想的な場合であり、現実的には有限のビット幅で回路を実現するので、１／ａ倍の演算によってデータの切り捨てや桁溢れが起き、演算誤差が生じる。
【００５１】
この効果を、擬似雑音ｑを用いて表すために図５に示すようなＩＩＲフィルタの構成を想定する。
【００５２】
図５においては、図４に示したＩＩＲフィルタにおいて、乗算器３２の出力部と帰還ループとの接続ノードの間に加算器４０が介挿され、加算器４０の入力部に擬似雑音ｑが与えられる構成となっている。このような構成における入出力特性は、下記の数式（８）によって表される。
【００５３】
【数８】
2008022398.tif 000010
【００５４】
上記数式（８）において、第２項が誤差項を表しているが、一般に、擬似雑音ｑによる誤差項は時間平均では０にできないので、出力信号の時間平均が理想的な場合からずれてしまう。
【００５５】
そこで発明者は、擬似雑音ｑすなわち演算誤差を帰還させるループ回路を設け、擬似雑音ｑによる演算誤差を実質的にキャンセルするという技術思想に到達した。
【００５６】
＜実施の形態＞
図６には、本発明に係る実施の形態のＩＩＲフィルタ１００の構成を示す。
図６に示すＩＩＲフィルタ１００においては、図５に示したＩＩＲフィルタの構成に乗算器５１をさらに備え、加算器４０の出力部を加算器５０の入力部に接続し、加算器５０の出力部をフィルタ係数ａの乗算器５１の入力部に接続し、乗算器５１の出力部を加算器３０の入力部に接続したループを有した演算回路で構成されている。
【００５７】
ここで、加算器５０は、乗算器３２の出力も受けて、加算器４０の出力から減算する構成となっており、乗算器５１の入力部には擬似雑音ｑのみが与えられる構成となっている。
【００５８】
なお、加算器４０の出力を加算器３０に帰還させるループを第１のループと呼称し、加算器４０の出力から乗算器３２の出力を減算し、それを乗算器５１によってａ倍して加算器３０に帰還させるループを第２のループと呼称する。
【００５９】
このような構成における入出力特性は、下記の数式（９）によって表される。
【００６０】
【数９】
2008022398.tif 000011
【００６１】
上記数式（９）において、第２項が誤差項を表しているが、分子が１−ｚ-1となっており、これにより時間平均で演算誤差が消えることとなる。
【００６２】
すなわち、任意の時間変化量Ａについて、時間平均を<Ａ>で表すと、１−ｚ-1については先に説明した数式（６）によって表される。
【００６３】
ここで、ｚ-1は遅延演算であるので時間平均には影響がなく、１−ｚ-1は時間平均で０となる。
【００６４】
このため、数式（９）の第２項（誤差項）は、時間平均により消失することになり、出力信号の時間平均の理想的な場合からのずれを解消することができる。
【００６５】
なお、乗算器５１では擬似雑音ｑをａ倍しているので、この演算によって演算誤差が生じるように思えるが、乗算器３２によって１／ａ倍して切り捨てたデータをａ倍するのであるから乗除演算によって実現でき、演算誤差は生じない。
【００６６】
これにより、遅延素子を追加することなく演算誤差の補償が可能なＩＩＲフィルタを得ることができる。
【００６７】
なお、ＩＩＲフィルタ１００における加算器４０および５０は、ＩＩＲフィルタ１００の動作を判りやすく説明するために便宜的に加えた仮想の構成であり、現実的には、乗算器３２の出力ビットを、上位側ビットを構成する演算結果と、下位側ビットを構成する演算誤差（擬似雑音ｑ）とに分け、演算結果（上位側ビット）については信号出力端子２から出力するとともに、第１のループを介して帰還させ、演算誤差については、第２のループを介して乗算器５１によってａ倍して帰還させる構成となる。
【００６８】
図６に示すＩＩＲフィルタ１００を、演算ブロックを構成する演算回路として用いて高次のフィルタを構成する例について、図７を用いて説明する。
【００６９】
図７はｎ次のＩＩＲフィルタ２００の構成を示すブロック図であり、ＩＩＲフィルタ２００は、多段の回路で構成される入力側演算ブロック２０１と、多段の回路で構成される出力側演算ブロック２０２と、両ブロックの出力を受けて加算する加算器１０とを備えている。
【００７０】
入力側演算ブロック２０１において、入力信号Ｘが入力される信号入力端子１は、加算器１０の入力部に接続されるとともに、１サンプル期間の遅延量を有する遅延素子Ｐ１の入力部に接続されている。
【００７１】
遅延素子Ｐ１の出力部は、遅延素子Ｐ２の入力部に接続されるとともに、フィルタ係数１／ａ１（ａ１は予め定めた所定値）の乗算器Ａ１の入力部に接続されている。そして、乗算器Ａ１の出力部は加算器１０の入力部に接続されている。
【００７２】
遅延素子Ｐ２の出力部は、さらに後段の遅延素子の入力部に接続されるとともに、フィルタ係数１／ａ２（ａ２は予め定めた所定値）の乗算器Ａ１の入力部に接続され、乗算器Ａ２の出力部は加算器１０の入力部に接続されている。
【００７３】
同様の構成が、遅延素子Ｐｎおよびフィルタ係数１／ａｎ（ａｎは予め定めた所定値）の乗算器Ａｎまで繰り返して設けられることで、入力側演算ブロック２０１が構成されている。
【００７４】
また、加算器１０の出力部は信号出力端子２に接続されて出力信号Ｙを出力するとともに、加算器１１の入力部に接続されている。
【００７５】
加算器１１の出力部は、１サンプル期間の遅延量を有する遅延素子Ｑ１の入力部に接続され、遅延素子Ｑ１の出力部はフィルタ係数１／ｂ１（ｂ１は予め定めた所定値）の乗算器Ｂ１の入力部に接続されるとともに、後段の加算器１２の入力部に接続されている。
【００７６】
そして、乗算器Ｂ１の出力部は加算器６１の入力部に接続されるとともに、加算器７１の入力部にも接続されている。なお、加算器６１の入力部に擬似雑音ｑ１が与えられる構成となっている。また、加算器６１の出力部は、加算器１０の入力部に接続されるとともに、加算器７１の入力部に接続されている。
【００７７】
そして、加算器７１の出力部は、フィルタ係数ｂ１の乗算器Ｃ１の入力部に接続され、乗算器Ｃ１の出力部は、加算器１１の入力部に接続されるとともに、後段の加算器１２の入力部に接続されている。
【００７８】
ここで、加算器７１は、乗算器Ｂ１の出力も受けて、加算器６１の出力から減算する構成となっており、乗算器Ｃ１の入力部には擬似雑音ｑ１のみが与えられる構成となっている。
【００７９】
また、加算器１１は、乗算器Ｃ１の出力を受けて、加算器１０の出力から減算する構成となっている。
【００８０】
加算器１２の出力部は、１サンプル期間の遅延量を有する遅延素子Ｑ２の入力部に接続され、遅延素子Ｑ２の出力部はフィルタ係数１／ｂ２（ｂ２は予め定めた所定値）の乗算器Ｂ２の入力部に接続されるとともに、後段の加算器の入力部に接続されている。
【００８１】
そして、乗算器Ｂ２の出力部は加算器６２の入力部に接続されるとともに、加算器７２の入力部にも接続されている。なお、加算器６２の入力部に擬似雑音ｑ２が与えられる構成となっている。また、加算器６２の出力部は、加算器１０の入力部に接続されるとともに、加算器７２の入力部に接続されている。
【００８２】
そして、加算器７２の出力部は、フィルタ係数ｂ２の乗算器Ｃ２の入力部に接続され、乗算器Ｃ２の出力部は、加算器１２の入力部に接続されるとともに、後段の加算器の入力部に接続されている。
【００８３】
ここで、加算器７２は、乗算器Ｂ２の出力も受けて、加算器６２の出力から減算する構成となっており、乗算器Ｃ２の入力部には擬似雑音ｑ２のみが与えられる構成となっている。
【００８４】
また、加算器１２は、乗算器Ｃ２の出力を受けて、遅延素子Ｑ１および乗算器Ｃ１の出力の加算値から減算する構成となっている。
【００８５】
同様の構成が、遅延素子Ｑｎおよびフィルタ係数１／ｂｎ（ｂｎは予め定めた所定値）の乗算器Ｂｎまで繰り返して設けられることで、出力側演算ブロック２０２が構成されている。
【００８６】
このような構成を採ることで、演算誤差を実質的にキャンセルして、出力信号の時間平均の理想的な場合からのずれを解消したより高次のＩＩＲフィルタを得ることができる。
【００８７】
なお、ＩＩＲフィルタ２００における加算器６１〜６ｎおよび７１および７ｎは、ＩＩＲフィルタ２００の動作を判りやすく説明するために便宜的に加えた仮想の構成であることは、ＩＩＲフィルタ１００と同様である。
【００８８】
このような構成における入出力特性は、下記の数式（１０）によって表される。
【００８９】
【数１０】
2008022398.tif 000012
【００９０】
上記数式（１０）において、第２項が誤差項を表しているが、分子が１−ｚ-1となっており、これにより時間平均で演算誤差が消えることとなる。
【００９１】
なお、図６に示したＩＩＲフィルタ１００の構成を採ると、フィルタ係数ａが２の整数乗で与えられる場合には、フィルタ係数１／ａがビットずらしで実現できるので、構成を簡素化できる。
【００９２】
図８に、図６に示したＩＩＲフィルタ１００の乗算器３２および５１をビットずらしで実現する場合の構成を示す。
【００９３】
図８において、信号入力端子１から入力される入力信号Ｘはｎｂｉｔ（ビット）であり、また信号出力端子２から入力される出力信号Ｙがｎｂｉｔ（ビット）であるとすると、加算器３０の出力はＸ＋Ｙ＋Ｑ（ｎ＋１ｂｉｔ）で表される。ここで、Ｑは擬似雑音ｑにフィルタ係数ａをビットずらしで乗じた値であり、１ｂｉｔのデータである。
【００９４】
そして、加算器３０の出力に対してフィルタ係数１／ａをビットずらしで乗じ、１サンプル期間の遅延を行った結果は｛Ｙ，Ｑ｝（ｎ＋１ｂｉｔ）で表される。
【００９５】
以上説明したように、本発明に係る実施の形態のＩＩＲフィルタ１００および２００においては、擬似雑音ｑを帰還させるループ回路を設け、擬似雑音ｑによる演算誤差を実質的にキャンセルする構成を採るが、当該ループ回路においては、遅延素子を新たに設ける必要はないので、演算誤差の補償回路を有したＩＩＲフィルタを、回路規模を増大させない構成で実現することができる。
【００９６】
また、遅延素子にはクロック入力が必要となるが、本発明によれば遅延素子を新たに設ける必要がないので、クロックラインを増やす必要がなく、クロックに同期したパルス状の電流が増えることを抑制して、消費電力の増大を抑制できる。
【００９７】
なお、本発明においては、図７に示したように、出力側演算ブロックの各段の回路において演算要素が増えることになるが、分数分周ＰＬＬでは比較的低次の２〜３次程度のフィルタを用いることが多いので、分数分周ＰＬＬに適用するのであれば、擬似雑音ｑを帰還させるループ回路を設けることによる回路規模の増大は軽微な範囲に止まる。
【図面の簡単な説明】
【００９８】
【図１】一般的なｎ次のＩＩＲフィルタの構成を示すブロック図である。
【図２】一般的なｎ次のＩＩＲフィルタを簡略化して示す図である。
【図３】演算誤差を補償するための丸め回路を有したＩＩＲフィルタの構成を示すブロック図である。
【図４】ＩＩＲフィルタの簡略化されたモデルを表す図である。
【図５】ＩＩＲフィルタの演算誤差を、擬似雑音を用いて表したす図である。
【図６】本発明に係る実施の形態のＩＩＲフィルタの構成を示すブロック図である。
【図７】本発明に係る実施の形態のＩＩＲフィルタを高次のフィルタに適用した例を示す図である。
【図８】本発明に係る実施の形態のＩＩＲフィルタの乗算器をビットずらしで実現した構成を示す図である。
【符号の説明】
【００９９】
１０，１１〜１ｎ，３０  加算器、３２，５１，Ｂ１〜Ｂｎ，Ｃ１〜Ｃｎ  乗算器、３１，Ｑ１〜Ｑｎ  遅延素子、２０１  入力側演算ブロック、２０２  出力側演算ブロック。
【図１】
2008022398.tif 000013
【図２】
2008022398.tif 000014
【図３】
2008022398.tif 000015
【図４】
2008022398.tif 000016
【図５】
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【図６】
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【図７】
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【図８】
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