(57)【要約】  【課題】本特性の変化やリークの原因となるようなクラックの発生を抑制し、また多連コンデンサに生じる応力を低減し、コンデンサの静電容量の変動を低減することのできる多連チップ部品を提供する。  【解決手段】複数のセラミック層と複数の内部電極とが積層された素子と該素子に電気的に接続された外部電極とからなるユニットがセラミック焼結体に複数併設され、前記外部電極で表面実装される多連チップ部品であって、前記ユニットの間に前記セラミック層のない空隙部が表面実装される面に略垂直に形成されていることを特徴とする多連チップ部品である。  【選択図】図７
2008109020.tif 000002
【特許請求の範囲】
【請求項１】
複数のセラミック層と複数の内部電極とが積層された素子と、該素子の前記内部電極に電気的に接続された外部電極とからなるユニットが複数接続されて設けられた、基板に表面実装される多連チップ部品であって、隣接する前記ユニットの間に空隙部が前記セラミック層の積層方向に形成されていることを特徴とする多連チップ部品。
【請求項２】
前記空隙部は、前記多連チップ部品の対向する面の間を貫通していることを特徴とする請求項１記載の多連チップ部品。
【請求項３】
前記多連チップ部品の前記ユニットのうち隣接するユニットとその間に形成された前記空隙部とを、前記隣接するユニットが連なる方向から見たときに、隣接する前記ユニットの前記素子が前記空隙部の内側に位置していることを特徴とする請求項１または２記載の多連チップ部品。
【請求項４】
前記空隙部の前記ユニットの接続部に位置している端が尖っていることを特徴とする請求項１〜３のいずれかに記載の多連チップ部品。
【請求項５】
前記空隙部の尖った端に対応する前記接続部の外面に溝が形成されていることを特徴とする請求項４記載の多連チップ部品。
【請求項６】
前記空隙部の基板に表面実装される側の端が、前記素子より表面実装される面の近くで、表面実装される面と平行に延設されていることを特徴とする請求項１〜５のいずれかに記載の多連チップ部品。
【請求項７】
前記素子がフィルタ素子であり、該フィルタ素子のそれぞれの内部電極および外部電極で形成されたグランド電極は、それぞれ電気的に独立して形成されていることを特徴とする請求項１〜６のいずれかに記載の多連チップ部品。
【請求項８】
請求項１〜７のいずれかに記載の多連チップ部品の前記外部電極と基板に形成された電極とが接続されて、前記基板に前記多連チップ部品が表面実装されていることを特徴とする多連チップ実装基板。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、内部に複数の素子が形成された多連チップ部品および基板にそれを表面実装した多連チップ実装基板に関するものである。
【背景技術】
【０００２】
電子機器の小型化に伴い、電子部品の小型化および高密度実装化が進められている。例えばコンデンサやノイズフィルタでは、１６０８型や１００５型、さらには０８０４型などの超小型の積層セラミック部品が開発されており、プリント回路基板上にこれらの超小型積層セラミック製品を多数票面実装された回路基板が実現されている。
【０００３】
また、積層セラミック部品を高密度に実装するために、複数のコンデンサやノイズフィルタが一体化された多連チップ部品も用いられている。多連チップ部品は、１つのセラミック積層体は複数のセラミック層と複数の内部電極が積層され、内部電極と電気的に接続された外部電極が形成されており、さらに、必要に応じてセラミックス層を貫通して内部電極同士を接続するビアホール導体が形成されたもので、内部電極およびビアホール導体により、互いに独立した複数のコンデンサやノイズフィルタなどの素子が形成されたものである。複数のチップ部品を実装する場合、チップ部品をマウントする工程で隣接するチップと接触しないため、あるいは、半田などの接続導体で実装際に隣接する電極がショートすることがある。このショートを起こさないために必要な隣接するチップ部品の間のクリアランスよりも、多連チップ部品に内蔵された素子の間でショートを起こさないクリアランスの方が狭いため、多連チップ部品を使用する方が、プリント回路基板上の占有面積を少なくでき、回路基板の面積を小型化できる。また、チップ部品の個数が少なくなるため、かつ実装時間が短くなりので、実装コストを低減できる。多連コンデンサについては、例えば特許文献１に記載されている。また、多連ノイズフィルタについては、例えば特許文献２に記載されている。
【特許文献１】特願平６−２８３３８３
【特許文献２】特願平８−３３０１３８
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、多連チップ部品は多連でないチップ部品と比較してサイズが大きくなり、また、多連でない同サイズのチップ部品と比較して、外部電極のサイズが小さくなるため、多連チップ部品を実装したプリント回路基板では、振動、落下、熱膨張係数差などにより、プリント回路基板がたわんで多連チップ部品に応力が加わり、多連チップ部品にクラックが生じ、特性の変化やリークが発生するという問題点があった。また、多連コンデンサでは応力の加わったコンデンサの静電容量が変動するという問題があった。
【０００５】
本発明の目的は、特性の変化やリークの原因となるようなクラックの発生を抑制し、また多連コンデンサに生じる応力を低減し、コンデンサの静電容量の変動を低減することのできる多連チップ部品を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の多連チップ部品は、複数のセラミック層と複数の内部電極とが積層された素子と、該素子の前記内部電極に電気的に接続された外部電極とからなるユニットが複数接続されて設けられた、基板に表面実装される多連チップ部品であって、隣接する前記ユニットの間に空隙部が前記セラミック層の積層方向に形成されていることを特徴とするものである。
【０００７】
前記空隙部は、前記多連チップ部品の対向する面の間を貫通していることが好ましい。
【０００８】
前記多連チップ部品の前記ユニットのうち隣接するユニットとその間に形成された前記空隙部とを、前記隣接するユニットが連なる方向から見たときに、隣接する前記ユニットの前記素子が前記空隙部の内側に位置していることが好ましい。
【０００９】
前記空隙部の前記ユニットの接続部に位置している端が尖っていることが好ましい。
【００１０】
前記空隙部の尖った端に対応する前記接続部の外面に溝が形成されていることが好ましい。
【００１１】
前記空隙部の基板に表面実装される側の端が、前記素子より表面実装される面の近くで、表面実装される面と平行に延設されていることが好ましい。
【００１２】
前記素子がフィルタ素子であり、該フィルタ素子のそれぞれの内部電極および外部電極で形成されたグランド電極は、それぞれ電気的に独立して形成されていることが好ましい。
【００１３】
本発明の多連チップ実装基板は、前記多連チップ部品の前記外部電極と基板に形成された電極とが接続されて、前記基板に前記多連チップ部品が表面実装されていることを特徴とする。
【発明の効果】
【００１４】
本発明の多連チップ部品によれば、複数のセラミック層と複数の内部電極とが積層された素子と、該素子の前記内部電極に電気的に接続された外部電極とからなるユニットが複数接続されて設けられた、基板に表面実装される多連チップ部品であって、隣接する前記ユニットの間に空隙部が前記セラミック層の積層方向に形成されていることにより、多連チップ部品をプリント基板などの基板に表面実装した後、外部基板がたわんだりして多連チップ部品に応力が加わった場合、セラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。またクラックを発生させることで、多連チップ部品に生じている応力を低減することができ、応力によって生じる電気特性の変動を低減することができる。
【００１５】
また、前記空隙部は、前記多連チップ部品の対向する面の間を貫通していることにより、本発明の多連チップ部品が表面実装された基板がたわんだりする際に、多連チップ部品内の大きな応力が生じる位置を前記空隙部の周囲にすることができ、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極が断線することを抑制できる。
【００１６】
また、前記多連チップ部品の前記ユニットのうち隣接するユニットとその間に形成された前記空隙部とを、前記隣接するユニットが連なる方向から見たときに、隣接する前記ユニットの前記素子が前記空隙部の内側に位置していることにより、クラックが生じた場合の、クラックの進展方向をより正確に制御することができ、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、前記ユニットの内部電極が断線することを抑制できる。
【００１７】
また、前記空隙部の前記ユニットの接続部に位置している端が尖っていることにより、クラックの発生部分をより確実に前記空隙部の端にすることができ、したがって、多連チップ部品に応力が生じてクラックが生じた場合の、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極が断線することを抑制できる。
【００１８】
また、前記空隙部の尖った端に対応する前記接続部の外面に溝が形成されていることにより、多連チップ部品外面部から発生知るクラックの位置がより確実に制御できるとともに、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、前記ユニットの内部電極が断線することを抑制できる。
【００１９】
また、前記空隙部の基板に表面実装される側の端が、前記素子より表面実装される面の近くで、表面実装される面と平行に延設されていることにより、クラックが外部電極の端部などのセラミック焼結体の外面部より生じたでも、外面部から多連チップ部品内部に進展するクラックは、素子部に到達する前に、水平に広がった空隙部にあたり、クラックは素子部に進展しないため、より発生した場合であっても、クラックの進展方向を制御することができる。
【００２０】
また、前記素子がフィルタ素子であり、該フィルタ素子のそれぞれ内部電極および外部電極で形成されたグランド電極は、それぞれ電気的に独立して形成されていることにより、各フィルタ素子を分断するようなクラックが発生しても、各フィルタ素子のグランド電極および外部電極は実装されているプリント基板に電気的に接続されている状態を保つことができるとともに、グランドが独立していなかった場合に生じるグランドがの接続状態の変動による、フィルタの特性変動が抑制できる。
【００２１】
本発明の多連チップ実装基板は、前記多連チップ部品の前記外部電極と基板に形成された電極とが接続されて、前記基板に前記多連チップ部品が表面実装されていることにより、基板がたわんで多連チップ部品に応力が加わった場合、セラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。
【発明を実施するための最良の形態】
【００２２】
本発明を添付図面に基づいて説明する。
【００２３】
図５は本発明の多連チップ部品の概略斜視図であり、図１４は多連チップ部品が基板に表面実装された多連チップ実装基板の一部の概略斜視図である。
【００２４】
多連チップ部品９０は、セラミック焼結体４６に外部電極４７ａ〜５０ａおよび４７ｂ〜５０ｂが形成されている。外部電極４７ａ〜５０ａおよび４７ｂ〜５０ｂは、基板９１に形成された電極４７ｄに、半田や導電性樹脂などの接続導体４７ｅで接続されることにより、多連チップ部品９０は基板９１に表面実装される。
【００２５】
図７（ａ）は、図５の多連チップ部品７６のＡ−Ａ’線に添う断面図である。多連チップ部品９０はセラミック層１、２３、２７と内部電極２〜５が積層されているており、セラミック層９と内部電極２により素子３３が形成されている。多連チップ部品９０には、同様に素子３４〜３６が形成されている。素子３３〜３６としては、例えば、コンデンサ、コイル、ノイズフィルタ、ハイパスフィルタおよびローパスフィルタなどが例示できる。このような素子を形成するために、複数の内部電極２および１０などの間の層間を電気的に接続するためにビアホール導体を設けてもよい。
【００２６】
素子３３の内部電極の一部は外部電極７７ａおよび７７ｂに接続されており、外部電極４７ａおよび４７ｂを基板の電極と接続することにより、基板は素子３３の電気特性を利用することができる。このよう内部電極２、セラミック層１からなる素子３３と、外部電極４７ａおよび４７ｂとを合わせて電気的機能が実現できる集まりをユニットと呼ぶ。多連チップ部品９０には４つのユニットが接続されて設けられ、各ユニットの間には空隙部３０〜３２が形成されている。空隙部３０〜３２は多連チップ部品９０はセラミック層の積層方向に形成されている。これはまた、空隙部３０〜３２が基板に表面実装される面に垂直に形成されているということである。
【００２７】
基板は、使用環境からさまざまな力を受ける。例えば、振動、落下による衝撃、熱膨張率の異なる材料の筐体に実装されている場合の熱応力などである。基板がプリント回路基板などの場合変形しやすいため、これらにより、基板がたわんで基板に表面実装されている多連チップ部品９０に応力が加わる。また、基板がセラミック回路基板などの場合変形しにくいため、衝撃がそのまま基板に表面実装されている多連チップ部品９０に加わる。
【００２８】
基板から、多連チップ部品９０に力が加わると多連チップ部品にクラックが生じて、内部電極２が切断されると素子の電気特性が損なわれることがある。その際空隙部３０〜３２があるためにセラミック焼結体に生じるクラックは、前記ユニット間の空隙部を通るよう進展するため、クラックが発生しても、各前記ユニットの内部電極が断線して、電気特性に大きな影響が生じることを抑制できる。また、クラックを発生させることで、多連チップ部品に生じている応力を低減することができ、応力によって生じる電気特性の変動を低減することができる。
【００２９】
図８（ａ）および（ｂ）は、本発明の他の実施形態を示す概略斜視図である。図８（ａ）では、セラミック焼結体４４６の実装面に垂直な対向する面４４６ａ〜４４６ｂの間を貫通する空隙部４３０〜４３２が形成されている。表面実装された基板がたわんだりする際に、多連チップ部品内の大きな応力が生じる位置を前記空隙部の周囲にすることができ、クラックの発生位置および進展方向をより正確に制御することができ、前記ユニットの内部電極２〜５が断線することを抑制できる。図８（ｂ）に示すように、貫通する空隙部５３０〜５３２を、実装面に平行な対向する面５４６ｃ〜５４６ｄの間を貫通するように形成してもよい。
【００３０】
図９は、本発明の他の実施形態を示す断面図である。空隙部１３０〜１３２のユニットの接続部に位置している端に尖っている尖部１３７〜１３９が形成されている。尖部の角度は鋭角である方がクラックが生じやすくなるので好ましいが、鈍角であってもかまわない。また、図では空隙部１３０〜１３２の両端に尖部が形成されているが、一方の端だけに形成してもよい。空隙部１３０〜１３２の端の尖部１３７〜１３９が尖っていることにより、クラックの発生部分をより確実に前記空隙部の端にすることができ、したがって、多連チップ部品に応力が生じてクラックが生じた場合の、クラックの発生位置および進展方向をより正確に制御することができ、ユニットの内部電極１０２〜１０５が断線することを抑制できる。
【００３１】
図１０は、本発明の他の実施形態を示す断面図である。空隙部２３０〜２３２の端に尖っている尖部２３７〜２３９が形成されていとともに、尖部２３７〜２３９に対応する位置の、セラミック焼結体４４６の外面に溝２４３〜２４５が形成されていることにより、多連チップ部品外面部から発生知るクラックの位置がより確実に制御できるとともに、クラックが空隙部のない部分に進展する際に、クラックの進展方向が大きく変わっても、ユニットの内部電極２０２〜２０５が断線することを抑制できる。
【００３２】
図１１は、本発明の他の実施形態を示す断面図である。また、空隙部３３０〜３３２の基板に表面実装される側の、素子３３３〜３３６より表面実装される面の近くで、空隙部３３０〜３３２が表面実装される面と平行に延設されて延設部３３７〜３３９が形成されている。この部分は、多連チップ部品の上下逆に実装しても電気特性が変わらないタイプであれば、空隙部３３０〜３３２の上下の両方形成するのが好ましく、多連チップ部品が実装する方向により電気特性が変わるタイプであれば、表面実装される面に近い側に形成すればよい。これにより、クラックが外部電極の端部などの実装面側のセラミック焼結体の外面部より生じた場合でも、外面部から多連チップ部品内部に進展するクラックは、素子部に到達する前に、水平に延設された延設部３３７〜３３９にあたり、クラックは素子部に進展しないため、クラックが発生した場合であっても、クラックの進展方向をより制御することができる。
【００３３】
図１２は、本発明の他の実施形態を示す概略斜視図である。前記素子がフィルタ素子であり、各該フィルタ素子の内部電極および外部電極６４７ｃ〜６５０ｃで形成されたグランド電極は、それぞれ電気的に独立して形成されていることにより、各フィルタ素子を分断するようなクラックが発生しても、各フィルタ素子のグランド電極および外部電極は実装されているプリント基板に電気的に接続されている状態を保つことができるとともに、グランドが独立していなかった場合に生じるグランドがの接続状態の変動による、フィルタの特性変動が抑制できる。
【００３４】
以下に本発明の多連チップ部品の製造方法を説明する。
【００３５】
まず、図１（ａ）および（ｂ）に示すように、矩形のセラミックグリーンシート１、２を用意する。セラミックグリーンシート１、２は、例えばチタン酸バリウム系セラミック粉末のような誘電体セラミック粉末を公知慣用のバインダおよび有機溶媒と混練することにより得られたスラリーを、ドクターブレード法等の適宜のシート成型法により成型し、打ち抜くことにより得られる。
【００３６】
セラミックグリーンシート１の上面には、一方端縁１ａから他方端縁１ｂに向かって、ただし他方端縁１ｂには至らないように矩形の内部電極２〜５が導電ペーストを印刷することにより形成されている。また、内部電極２〜５間のセラミックグリーンシート部分には、内部電極２〜５が延びる方向と平行に一方端縁１ａから他方端縁１ｂまで細長い貫通孔６〜８が形成されている、同様に、セラミックスグリーンシート２の上面においても、一方端縁９ａから他方端縁９ｂに向かって延びる矩形の内部電極１０〜１３が形成されており、内部電極１０〜１３間のセラミックグリーンシート部分に貫通孔１４〜１６が形成されている。なお、内部電極２〜５、１０〜１３は、めっき、スパッタリング等の薄膜形成方法により形成されるものであってもよい。
【００３７】
次に、上記セラミックグリーンシート１、９の各貫通孔６〜８、１４〜１６に、後で行われる焼成に際して飛散し得る材料、例えばカーボン粉末とバインダとを含有してなるカーボンペーストが充填される。図２（ａ）および（ｂ）では、この貫通孔６〜８、１４〜１６に充填されたカーボンペースト層１７〜２２が、その輪郭を破線で示すように描かれている。
【００３８】
また、図３に示すように、矩形のセラミックグリーンシート２３を用意する。セラミックグリーンシート２３には、セラミックグリーンシート１、２と同様に一方端縁２３ａから他方端縁２３ｂまで細長い貫通孔が形成されている。この貫通孔を後で行われる焼成に際して飛散し得る材料、例えばカーボンペーストで充填される。図３には、この貫通孔に充填されたカーボンペースト層２４〜２６が、その輪郭を破線で示すように描かれている。
【００３９】
次に、セラミックグリーンシート１、９を、それぞれ複数枚用意し、交互に図２（ａ）、（ｂ）に示した向きのまま積層し、図４に略図的に示すように、その上方および下方に適宜の枚数のセラミックグリーンシート２３を積層し、更にその上方および下方に適宜の枚数の無地のセラミックグリーンシート２７を積層し、厚み方向に圧着することにより、図５に示す積層体２８が得られる。この積層体２８を焼成することにより、図５に示す焼結体２９が得られる。焼結体２９においては、上述のセラミックグリーンシート１、９、２３に形成されていたカーボンペースト層１７〜２２、２４〜２６が焼成の際に飛散することにより、破線で示す空隙部３０〜３２が構成される。
【００４０】
また、図５のＡ−Ａ線に沿う断面図である図７から明らかなように、焼結体４６内においては、内部電極２が重なり合うことにより構成された第１のコンデンサ素子３３、内部電極３が重なり合うことにより構成された第２のコンデンサ素子３４、内部電極４が重なり合うことにより構成された第３のコンデンサ素子３５、内部電極５が重なり合うことにより構成された第４のコンデンサ素子３６が構成されている。そして、第１〜第４のコンデンサ素子３３〜３６間に、上述した空隙部３０〜３２が形成されている。
【００４１】
なお、ここでは空隙部はカーボンペースト層が焼成の際に飛散することで形成されたが、貫通孔６〜８、１４〜１６やセラミックグリーンシート２３の貫通孔はセラミックグリーンシート積層後に適宜の型で打ち抜くことで形成してもよい。また、グリーンシート１、９、２３を積層し、これとは別に上部および下部のグリーンシート２７を積層し、これら３つの積層体を積層してよい。このようにすることにより、すべてのグリーンシートの接合部に積層する圧力が加わり、グリーンシートが接合される。
【００４２】
また、図８に示すように、空隙部４３０〜４３２、あるいは、空隙部５３０〜５３２を形成するには上述の方法において貫通孔の位置や大きさを変更すればよい
また、図９に示すような、空隙部１３０〜１３２の端に尖部１３７〜１３９を形成するには、例えばセラミックグリーンシート１２３に形成するカーボンペースト層２４〜２６の幅を、表面に近づくにしたがって漸近的に小さくしていくことで形成することができる。また、セラミックグリーンシートを型で打ち抜いて空隙部を作製する場合には、尖部を含んだ型を使用することで尖部を形成することができる。また、先の尖った刃をグリーンシート１２３に押し付ければよいこれ以降に示す発明の形態についても、同様の方法で空隙部および尖部を形成するものとする。
【００４３】
また図１０に示すように、空隙部２３０〜２３２に形成された尖部２３７〜２３９に向かい合うように、焼結体２４６の外面に溝２４３〜２４５が形成されていることが望ましい。これは尖部２３７〜２３９と溝２４３〜２４５が向かい合っていることで、この部分にクラックが発生しやすくすることができ、クラックの発生によって応力を開放することで他の部分にクラックが発生することを防ぐことができるためである。この溝は尖部２３７〜２３９と同様な方法で形成することができる。
【００４４】
また、図１１に示すような、表面実装される側の空隙部３３０〜３３２は、前記素子より表面実装される面の近くで表面実装される面と平行に広がっている部分３３７〜３３９を形成するには上述の貫通孔の大きさを変えればよい。
【００４５】
続いて、各コンデンサ素子３３〜３６を外部と電気的に接続するための第１、第２の外部電極４７ａ、４７ｂ〜５０ａ、５０ｂが、焼結体４６の端面４６ａ、４６ｂに適宜の電極形成方法により形成される。第１、第２の外部電極４７ａ〜５０ｂの形成は、導電ペーストを塗布し、焼き付けることにより、あるいはめっきもしくはスパッタリング等の適宜の導電膜形成方法により行うことができる。この各コンデンサ素子と各コンデンサ素子と電気的に接続されている外部電極とを合わせてコンデンサユニットという。例えば、１つのコンデンサユニットはコンデンサ素子３３と外部電極４７ａ、４７ｂとを合わせたものである。
【００４６】
なお、上述の説明では内部電極はコンデンサの形状であったが、フィルタ素子を形成する場合には内部電極の形状は変化してよい。また、内部電極同士を積層方向に電気的に接続するためのビアホールがセラミック積層体内に形成されていてよい。
【００４７】
また、フィルタ素子であった場合には、図１２に示すように、各フィルタ素子の内部電極のグランド部分と電気的に接続されたグランド電極４７ｃ、４８ｃ、４９ｃ、５０ｃがフィルタ素子毎に独立して形成されていることが望ましい。これにより、各フィルタユニットを分断するような亀裂が発生した場合でも、グランド電極４７ｃ、４８ｃ、４９ｃ、５０ｃとプリント基板の電気的接続は保つことができ、フィルタとしての特性を維持することができる。
【実施例】
【００４８】
多連チップ部品として図５に示す多連コンデンサを作製した。
【００４９】
多連コンデンサでは、セラミック焼結体は、例えば４００層のセラミック層が積層して構成されている。セラミックグリーンシートの材質としては、チタン酸バリウム等の誘電体セラミックス、アルミナなどの絶縁性セラミックス、ガラス成分に絶縁性セラミックスを含有するガラス−セラミックスなどが例示できる。またセラミック層の間にはコンデンサ素子を形成するための内部電極が構成されている。内部電極の材質としては、ＡｇもしくはＡｇ−Ｐｄなどを含有する導電ペーストが例示できるが、他の部材であってもよい。
【００５０】
本実施例の多連コンデンサでは、図７（ａ）に示すように４つのコンデンサ素子３３〜３６間に空隙部３０〜３２が形成されている。空隙部３０〜３２の形成方法は、空隙部としたい部分にカーボンペーストを充填し、焼成時に飛散させることで形成した。
【００５１】
本実施例で作製した多連コンデンサのサイズは、２ｍｍ×１．２ｍｍ×１．２ｍｍである。また、空隙部のサイズを図７（ｂ）のｃ、ｄで表す。ｃが０．１ｍｍである。
【００５２】
本実施例では、空隙部のサイズおよび空隙部の端の尖部の形成位置を変化させた多連コンデンサを作製し、該多連コンデンサをプリント基板にはんだを介して接合し、破壊試験を行い該多連コンデンサに発生するクラックの状態を確認した。試験条件および試験結果を表１に示す。試験条件１は図１８に示す従来形状の多連コンデンサである。作製した本発明の多連コンデンサの空隙部および尖部の形状としては、ｄの値を試験条件２では０．１ｍｍとし、試験条件３〜５では０．０ｍｍとして空隙部３０〜３２を焼結体４６の端面４６ａ、４６ｂまで貫通させる。また、試験条件２、３では空隙部３０〜３２に尖部は設けないが、試験条件４では図９に示すように空隙部１３０〜１３２の端に尖部１３７〜１３９を設ける。また、試験条件５では、図１０に示すように尖部１３７〜１３９を設ける他、尖部１３７〜１６９に向かい合うように焼結体２４６の外面に尖部２４３〜２４５７２を設ける。また、試験条件６では図１１のｅの値を０．１ｍｍとした。試験条件１〜６の試料はそれぞれ２０個ずつ作製した。
【００５３】
作製した多連コンデンサを厚みが１．０ｍｍのプリント基板６９にはんだを介して接合し、その後、図１３に示すようにプリント基板に４５．０ｍｍの間隔で支点となる治具７０を設け、基板の多連コンデンサが実装されていない側から曲率半径１．８ｍｍの治具７１を用いて５ｍｍ／分の速度で２．０ｍｍ押し、基板を上方向に凸に反らせる破壊試験を行った。試験結果を表１に示す。なお、多連コンデンサ内の全て（４つ）のコンデンサの容量変化が全て５％以下であるものを良品とした。
【表１】
2008109020.tif 000003
【００５４】
表１に示すように、本発明の範囲外である空隙部のない試料Ｎｏ．１は空隙部がないため、クラックが発生したものは１３個であった。そして、クラックが発生したものは全て電極端部よりクラックが発生しており、クラックは内部電極に到達していていたので、５％以上の容量変化あるいはショートとなった。したがって、試験後に良品であったのは、クラックの発生しなかった７個であった。
【００５５】
空隙部のある試料Ｎｏ．２では、クラックは電極端部だけでなく、クラックが発生したものは１８個であった。１８個中１０個のクラックは空隙部端部より発生しており、クラックは内部電極に到達しておらず、５％以上の容量の変化はなかった。そして、１８個中８個のクラックは電極端部よりクラックが発生しており、クラックは内部電極に到達していていたので、５％以上の容量変化あるいはショートとなった。したがって、試験後に良品であったのは、クラックの発生しなかった２個と空隙部で割れた１０個の合計１２個であった。
【００５６】
試料Ｎｏ．３より試料Ｎｏ．４、試料Ｎｏ．４より試料Ｎｏ．５あるいは６となるに従い、空隙部端部からクラックが発生する確率は大きくなり、試料Ｎｏ．５および６では１００％の確率で空隙部端部よりクラックが発生しており、試験後は全てが良品となった。
【００５７】
また、試料Ｎｏ．１について、クラックが発生しなかった試料についてプリント基板６９にたわみを印加した状態で静電容量を測定したところ、たわみを印加する前と比較して静電容量が１〜２％程度低下した。これはコンデンサを構成するセラミックスが強誘電体であるため、プリント基板６９をたわませることで多連コンデンサに生じた応力によって誘電率が変化したためである。これに対して、試料Ｎｏ．５および６について、同様にプリント基板６９にたわみを印加した状態で測定したところ、たわみを印加する前と比較して静電容量の変化は０．２％以下であった。これは試料Ｎｏ．５および６では全て空隙部端部より生じたクラックで各コンデンサ素子が分断されており、プリント基板がたわんでもコンデンサ素子に生じる応力は試料Ｎｏ．１と比べて小さいためである。
【００５８】
グランドが素子毎に分離された多連フィルタを作製し、プリント基板にはんだを介して接合し、プリント基板をたわませるたわみ試験を行った。またグランドが素子毎に分離されていない、従来のグランド形状の多連フィルタについても同様にはんだを介してプリント基板に接合し、たわみ試験を行った。その結果、グランドが素子毎に分離された多連フィルタについては、プリント基板のたわみにより応力が発生し、クラックが生じた場合であっても、各素子を分断するようにクラックが生じた場合には特性の変化は略なかった。しかしグランドが素子毎に分離していない、従来形状の多連フィルタについては、クラックによりプリント基板のグランドとの接合が維持されていないフィルタ素子が発生するため、クラックが発生した場合には素子によっては特性が大きく変化したものがあった。
【図面の簡単な説明】
【００５９】
【図１】（ａ）および（ｂ）は、実施例においてセラミックグリーンシート上に内部電極を形成し、かつ内部電極間に貫通孔を形成した状態を示す各平面図。
【図２】（ａ）および（ｂ）は、それぞれ図１に示したセラミックグリーンシートの貫通孔にカーボンペーストを充填した状態を示す平面図。
【図３】実施例においてセラミックグリーンシートの貫通孔にカーボンペーストを充填した状態を示す平面図。
【図４】実施例において複数枚のセラミックグリーンシートを積層する工程を示す斜視図。
【図５】本発明の多連チップ部品の概略斜視図。
【図６】本発明の多連チップ部品の内部構造を示す概略斜視図。
【図７】図５のＡ−Ａ’線およびＢ−Ｂ’線に沿う断面図。
【図８】本発明の他の実施形態を示す概略斜視図。
【図９】本発明の他の実施形態を示す断面図。
【図１０】本発明の他の実施形態を示す断面図。
【図１１】本発明の他の実施形態を示す断面図。
【図１２】本発明の他の実施形態を示す概略斜視図。
【図１３】実施例における破壊試験を説明する断面図。
【図１４】本発明の多連チップ実装基板の概略斜視図。
【図１５】従来の多連チップ部品の概略斜視図。
【符号の説明】
【００６０】
１・・・セラミックグリーンシート
１ａ、１ｂ・・・セラミックグリーンシート１の端部
２〜５・・・内部電極
６〜８・・・貫通孔
９・・・セラミックグリーンシート
９ａ、９ｂ・・・セラミックグリーンシート９の端部
１０〜１３・・・内部電極
１４〜１６・・・貫通孔
１７〜２２・・・カーボンペースト
２３・・・セラミックグリーンシート
２３ａ、２３ｂ・・・セラミックグリーンシート１の端部
２４〜２６・・・カーボンペースト
２７・・・セラミックグリーンシート
３０〜３２・・・空隙部
３３〜３６・・・素子
４６・・・焼結体
４７ａ〜５０ａ・・・端子電極
４７ｂ〜５０ｂ・・・端子電極
４７ｄ・・・基板の電極
７３・・・プリント基板
７４・・・破壊試験においてプリント基板の支点となる治具
７５・・・破壊試験においてプリント基板にたわみを印加する治具
９０・・・多連チップ部品
９１・・・基板
９２・・・多連チップ実装基板
１３７〜１３９・・・空隙部の端
２４３〜２４５・・・焼結体外面の溝
３３７〜３３９・・・延設部
６４７ｃ〜６５０ｃ・・・グランド電極
【図１】
2008109020.tif 000004
【図２】
2008109020.tif 000005
【図３】
2008109020.tif 000006
【図４】
2008109020.tif 000007
【図５】
2008109020.tif 000008
【図６】
2008109020.tif 000009
【図７】
2008109020.tif 000010
【図８】
2008109020.tif 000011
【図９】
2008109020.tif 000012
【図１０】
2008109020.tif 000013
【図１１】
2008109020.tif 000014
【図１２】
2008109020.tif 000015
【図１３】
2008109020.tif 000016
【図１４】
2008109020.tif 000017
【図１５】
2008109020.tif 000018