(57)【要約】【課題】必要なチャネル長を保ちながらゲート幅を小さくできるシュリンクに適した半導体装置を提供する。【解決手段】半導体基板と、前記半導体基板表面に形成された第１の絶縁膜と、前記第１の絶縁膜の下に第１の方向に沿ってそれぞれ所定間隔をもって帯状に形成された複数の拡散層１、２と、前記第１の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔をもって前記複数の拡散層を跨ぐように帯状に形成されたコントロールゲート７と、前記半導体基板に前記拡散層より深く前記複数の拡散層の間に形成された溝部と、前記溝部の側面及び底面に形成された第２の絶縁膜と、前記溝部の底面に形成された第２の絶縁膜と前記第１の絶縁膜との間であり、かつ前記コントロールゲートの下方に配置されたフローティングゲートと、を備える。【選択図】図１
2008091460.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、
前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、
前記溝部の側面、底面及び前記拡散層の上面を覆い、前記溝部内に凹部を有する第１の絶縁膜と、
前記凹部内に形成されたフローティングゲートと、
前記第１の絶縁膜及び前記フローティングゲートの上に形成された第２の絶縁膜と、
前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、
を備え、
前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、
前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、
前記溝部の側面、底面及び前記拡散層の上面を覆うよう形成された第１の絶縁膜と、
前記溝部における前記第１の絶縁膜の側面及び底面を覆うように凹状に形成されたフローティングゲートと、
前記第１の絶縁膜の上面及び前記フローティングゲートを覆い、前記溝部内に凹部を有する第２の絶縁膜と、
前記第２の絶縁膜が有する凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、
を備え、
前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、
前記拡散層上に帯状に形成された複数の絶縁層と、
前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、
前記絶縁層の側面、前記溝部の側面及び底面を覆うように形成され第１の凹部を有する第１の絶縁膜と、
前記第１の凹部内に形成された第１のフローティングゲートと、
前記第１のフローティングゲート上に電気的に接続された状態で、前記第１の絶縁膜上及び前記第１の絶縁膜に隣接する前記絶縁層上に所定長張り出すように形成された第２のフローティングゲートと、
前記第２のフローティングゲート及び前記絶縁層を覆い、前記絶縁層上に第２の凹部を有するよう形成された第２の絶縁膜と、
前記第２の絶縁膜が有する第２の凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、
を備え、
前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、
前記拡散層上に帯状に形成された複数の絶縁層と、
前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、
前記絶縁層の側面、前記溝部の側面及び底面を覆うように第１の側部、第２の側部及び底部を有し、第１の凹部を有するよう形成された第１の絶縁膜と、
前記第１の凹部内に形成された第１のフローティングゲートと、
前記第１の絶縁膜の前記第１の側部上に形成され、一端が前記第１の側部に隣接する前記第１のフローティングゲート上に所定長張り出し、他端が前記第１の側部に隣接する前記絶縁層に所定長張り出すように形成され、前記第１のフローティングゲートに電気的に接続されている第２のフローティングゲートと、
前記第１の絶縁膜の前記第２の側部上に形成され、一端が前記第２の側部に隣接する前記第１のフローティングゲート上に所定長張り出し、他端が前記第２の側部に隣接する前記絶縁層に所定長張り出すように形成され、前記第１のフローティングゲートに電気的に接続されている第３のフローティングゲートと、
前記絶縁層、前記第１、第２及び第３のフローティングゲートを覆い、前記絶縁層上に第２の凹部を有し、前記第１のフローティングゲート上に第３の凹部を有するよう形成された第２の絶縁膜と、
前記第２の絶縁膜が有する前記第２及び第３の凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、
を備え、
前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の第１の側部、第２の側部及び底部に沿ってチャネル領域が形成されることを特徴とする半導体装置。
【請求項５】
半導体基板の表面部分に拡散層を形成する工程と、
前記半導体基板の表面部分に第１の方向に沿ってそれぞれ所定の間隔を空けて帯状に前記拡散層より深く複数の溝を形成する工程と、
前記拡散層の上、前記溝の底面及び側面を覆う第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜を覆い、前記溝を埋め込むフローティングゲート用材料を堆積する工程と、
前記フローティングゲート用材料にエッチバック又は化学的機械研磨のいずれかを行って前記第１の絶縁膜上面まで除去する工程と、
前記第１の絶縁膜及び前記フローティングゲート用材料の上に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜の上にコントロールゲート用材料を堆積する工程と、
前記コントロールゲート用材料がそれぞれ所定の間隔を空けて前記第１の方向に直交する第２の方向に沿った複数の帯状になるよう前記コントロールゲート用材料を除去する工程と、
前記前記コントロールゲート用材料に覆われていない部分の前記第２の絶縁膜及び前記フローティングゲート用材料を除去する工程と、
を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置におけるメモリセルは、主要な構成としてチャネル（ゲート）部、ドレインとソースの拡散領域、素子分離領域、コンタクト部を備える。このような構成において、チャネル部と、ドレイン及びソースによる拡散領域は、主に多結晶シリコン等により形成されるゲートのラインとスペースによって規定、形成されるため、シュリンク（加工技術を微細化してチップのサイズを縮小すること）は容易である。
【０００３】
一方、コンタクト部は、主にソース、ドレインの拡散領域上に設けられるが、アスペクト比等の問題から他の要素と比較してシュリンクが困難である。このため、コンタクト部の全体に占める割合が増大し、加えて拡散領域縮小の妨げにもなっている。
【０００４】
また、素子分離領域はゲートと直交する帯状又は線状のものとして形成されるが、主にＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）が用いられるため、ゲートに比してシュリンクが困難である。
【０００５】
従来の不揮発性半導体記憶装置はこのような事情から、メモリセルをシュリンクしようとすると、シュリンクの対象がセルの主要部であるゲート、ソース、ドレインに偏ることになってしまい、セル電流減少、ドレイン耐圧減少、ソース抵抗増大など、好ましくない副作用が発生していた。
【０００６】
また、これに対処するために、コンタクトや素子分離領域の無いアレイ構成にした場合、マスク合わせ等、製造上の問題が新たに発生する。つまり、拡散領域形成では基準となるパターンが形成されないため、拡散領域に対する他の層の合わせが困難となり、合わせ誤差分の余裕が必要となって、結局セルサイズのシュリンクが実現されなかった。
【０００７】
このような問題を解消するため、複数のソースとドレインが交互に所定間隔をもって第１の方向に沿って帯状に形成され、複数のゲートがそれぞれ所定間隔をもって前記第１の方向に直交する第２の方向に沿ってソース、ドレインを跨ぐように帯状に形成された不揮発性半導体記憶装置が知られている（例えば特許文献１参照）。拡散層領域はゲートの下にも形成され、これを複数の島状のセル（チャネル）が共有する。セルはゲートの下でかつソース、ドレイン（拡散層）の間に、前記第１の方向及び第２の方向にマトリクス状に配置される。このような構成にすることで、従来１セル又は２セル毎に１つ必要とされたコンタクトを大幅に削減でき、また、素子分離領域が必須でなくなる。そのため、ゲートのライン、スペースのシュリンクに伴いセルサイズを縮小することができる。
【０００８】
しかし、上記のような不揮発性半導体記憶装置ではゲート幅がチャネル長に対応しており、チャネル長を確保する必要上ゲート幅のシュリンクが進まず、チップサイズ縮小の妨げになっていた。
【特許文献１】特開平２００５−３４７３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は必要なチャネル長を保ちながらゲート幅を小さくできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
半導体基板と、前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、前記溝部の側面、底面及び前記拡散層の上面を覆い、前記溝部内に凹部を有する第１の絶縁膜と、前記凹部内に形成されたフローティングゲートと、前記第１の絶縁膜及び前記フローティングゲートの上に形成された第２の絶縁膜と、前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、を備え、前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されるものである。
【００１１】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、前記溝部の側面、底面及び前記拡散層の上面を覆うよう形成された第１の絶縁膜と、前記溝部における前記第１の絶縁膜の側面及び底面を覆うように凹状に形成されたフローティングゲートと、前記第１の絶縁膜の上面及び前記フローティングゲートを覆い、前記溝部内に凹部を有する第２の絶縁膜と、前記第２の絶縁膜が有する凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、を備え、前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されるものである。
【００１２】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、前記拡散層上に帯状に形成された複数の絶縁層と、前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、前記絶縁層の側面、前記溝部の側面及び底面を覆うように形成され第１の凹部を有する第１の絶縁膜と、前記第１の凹部内に形成された第１のフローティングゲートと、前記第１のフローティングゲート上に電気的に接続された状態で、前記第１の絶縁膜上及び前記第１の絶縁膜に隣接する前記絶縁層上に所定長張り出すように形成された第２のフローティングゲートと、前記第２のフローティングゲート及び前記絶縁層を覆い、前記絶縁層上に第２の凹部を有するよう形成された第２の絶縁膜と、前記第２の絶縁膜が有する第２の凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、を備え、前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の側面及び底面に沿ってチャネル領域が形成されるものである。
【００１３】
また、本発明の一態様による半導体装置は、半導体基板と、前記半導体基板の表面部分において、第１の方向に沿ってそれぞれ所定間隔を空けて帯状に形成された複数の拡散層と、前記拡散層上に帯状に形成された複数の絶縁層と、前記半導体基板の表面部分において、前記拡散層より深く前記複数の拡散層の間に前記第１の方向に沿って形成された複数の溝部と、前記絶縁層の側面、前記溝部の側面及び底面を覆うように第１の側部、第２の側部及び底部を有し、第１の凹部を形成する第１の絶縁膜と、前記第１の凹部内に形成された第１のフローティングゲートと、前記第１の絶縁膜の前記第１の側部上に形成され、一端が前記第１の側部に隣接する前記第１のフローティングゲート上に所定長張り出し、他端が前記第１の側部に隣接する前記絶縁層に所定長張り出すように形成され、前記第１のフローティングゲートに電気的に接続されている第２のフローティングゲートと、前記第１の絶縁膜の前記第２の側部上に形成され、一端が前記第２の側部に隣接する前記第１のフローティングゲート上に所定長張り出し、他端が前記第２の側部に隣接する前記絶縁層に所定長張り出すように形成され、前記第１のフローティングゲートに電気的に接続されている第３のフローティングゲートと、前記絶縁層、前記第１、第２及び第３のフローティングゲートを覆い、前記絶縁層上に第２の凹部を有し、前記第１のフローティングゲート上に第３の凹部を有するよう形成された第２の絶縁膜と、前記第２の絶縁膜が有する前記第２及び第３の凹部を埋め込み、かつ前記第２の絶縁膜の上に前記第１の方向に直交する第２の方向に沿ってそれぞれ所定間隔を空けて前記複数の拡散層を跨ぐように帯状に形成された複数のコントロールゲートと、を備え、前記半導体基板内において、前記拡散層の底面より低い位置にある前記第１の絶縁膜の第１の側部、第２の側部及び底部に沿ってチャネル領域が形成されるものである。
【００１４】
本発明の一態様による半導体装置の製造方法は、半導体基板の表面部分に拡散層を形成する工程と、前記半導体基板の表面部分に第１の方向に沿ってそれぞれ所定の間隔を空けて帯状に前記拡散層より深く複数の溝を形成する工程と、前記拡散層の上、前記溝の底面及び側面を覆う第１の絶縁膜を堆積する工程と、前記第１の絶縁膜を覆い、前記溝を埋め込むフローティングゲート用材料を堆積する工程と、前記フローティングゲート用材料にエッチバック又は化学的機械研磨のいずれかを行って前記第１の絶縁膜上面まで除去する工程と、前記第１の絶縁膜及び前記フローティングゲート用材料の上に第２の絶縁膜を堆積する工程と、前記第２の絶縁膜の上にコントロールゲート用材料を堆積する工程と、前記コントロールゲート用材料がそれぞれ所定の間隔を空けて前記第１の方向に直交する第２の方向に沿った複数の帯状になるよう前記コントロールゲート用材料を除去する工程と、前記前記コントロールゲート用材料に覆われていない部分の前記第２の絶縁膜及び前記フローティングゲート用材料を除去する工程と、を備えるものである。
【発明の効果】
【００１５】
本発明によれば、必要なチャネル長を保ちながらゲート幅を小さくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明にかかる半導体装置の実施の形態を図面に基づいて説明する。
【００１７】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置のセル平面を示す。ソース１、ドレイン２の拡散層領域はそれぞれ所定間隔をもって第１の方向（図中上下方向）に沿って帯状のものとして構成されている。ゲート７はそれぞれ所定間隔をもって第１の方向に直交する第２の方向（図中左右方向）に沿って各拡散層領域を跨ぐように帯状に構成されている。すなわち、拡散層領域はゲート７の下にも形成されている。これを複数の島状のセル（チャネル３）が共有している。
【００１８】
従って、従来は１セル又は２セル毎に１つ必要とされたコンタクト１１を削減することができる。また、素子分離領域が必須でなくなり、ゲート７のラインやスペースのシュリンクに伴い、セルサイズも縮小することができる。
【００１９】
Ａ−Ａ線に沿うセルの縦断面を図２に示す。シリコン基板１２の表面から所定の深さまでフローティングゲート５が埋め込むように形成される。フローティングゲート５はソース１、ドレイン２の拡散層より深い位置まで形成される。絶縁膜４はフローティングゲート５の側面及び底面及び拡散層上面を覆うように形成される。このような構成にすることでチャネル３は図２に示すように絶縁膜４を回りこむように形成される。絶縁膜４と拡散層の底面位置の差をｂ、絶縁膜４の底面の図中左右方向における長さをａとするとチャネル長は約ａ＋２ｂとなる。
【００２０】
このように水平方向（図中左右方向）だけでなく深さ方向（図中上下方向）にもチャネル３を形成することで必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる。
【００２１】
図３〜図９を用いて実施形態１の半導体装置の製造方法を説明する。
【００２２】
まず図３に示すようにシリコン基板１２にヒ素（Ａｓ）等の不純物を注入しアニール処理を行って拡散層１３を形成する。
【００２３】
次に、図４に示すようにフローティングゲートを埋め込むための溝１４を例えば反応性イオンエッチング（ＲＩＥ）等のエッチングを行って形成する。このとき、溝１４は拡散層１３より深く、第１の方向（図中手前―奥方向）に沿って帯状に複数形成する。
【００２４】
次に、図５に示すようにシリコン基板１２にチャネル調整のための不純物、例えばボロン（Ｂ）、を注入しアニール処理を行ってチャネル調整不純物拡散層２０を形成する。
【００２５】
次に、図６に示すようにゲート酸化膜となる絶縁膜４を例えば熱酸化法により、拡散層１３の上面、溝１４の側面及び底面を覆うように形成する。絶縁膜４は溝１４部に凹部を有する。
【００２６】
次に、図７に示すようにフローティングゲート用材料５として例えばポリシリコンをＣＶＤ法により絶縁膜４を覆うよう積層する。このとき絶縁膜４の凹部はフローティングゲート用材料５により埋め込まれる。
【００２７】
その後、図８に示すように絶縁膜４の上面より上のフローティングゲート用材料５を例えばエッチバックや化学的機械研磨（ＣＭＰ）等により除去する。
【００２８】
続けて、図９に示すように例えばＣＶＤ法によりシリコン基板全面に絶縁膜６を形成する。
【００２９】
その後、コントロールゲート用材料７として例えばポリシリコンをＣＶＤ法により積層し、第１の方向に直交する第２の方向（図中左右方向）に所定間隔をもった帯状のパターンになるようＲＩＥ等でエッチングを行う。さらに、このエッチングによりコントロールゲート用材料７が除去された領域の絶縁膜６及びフローティングゲート用材料５をＲＩＥ等のエッチングにより除去する。
【００３０】
このようにすることで、図２に示すような水平方向（図中左右方向）だけでなく深さ方向（図中上下方向）にもチャネル３を形成することで必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる半導体装置を得ることが出来る。
【００３１】
（第２の実施形態）図１０に本発明の第２の実施形態に係る半導体装置のセル断面を示す。なお、セル平面は図１に示すものと同様の構成になっている。
【００３２】
さて、上記実施形態１で説明した図２のようなセル構造においては、不揮発性メモリとして重要な書き込み消去特性を考慮すると、カップリング比は大きい方がよい。ここでカップリング比とはフローティングゲートからみて、ゲート７とフローティングゲート５との間（絶縁膜６）の容量をＣＧ、フローティングゲート５と基板との間（絶縁膜４）の容量ＣＣとしたときのＣＧ／（ＣＧ＋ＣＣ）をいう。本実施形態における半導体装置は上記実施形態１における半導体装置よりもカップリング比を大きくできるものである。
【００３３】
図を用いて第２の実施形態に係る半導体装置の製造方法を説明する。絶縁膜４の上面より上のフローティングゲート材料５を例えばエッチバックやＣＭＰ等により除去する工程（図８に相当）までは上記第１の実施形態と同じなので説明を省略する。
【００３４】
続いて、図１１に示すようにフローティングゲート５の中央部にＲＩＥ等のエッチングにより溝１５を形成する。
【００３５】
次に、図１２に示すように、フローティングゲート５及び絶縁膜４を覆うように絶縁膜６を例えばＣＶＤ法により形成する。絶縁膜６は溝１５部において凹状となる。
【００３６】
その後、例えばＣＶＤ法によりコントロールゲート用材料７を絶縁膜６上に堆積し（凹状の部分も埋め込まれる）、第１の方向に直交する第２の方向（図中左右方向）に所定間隔をもった帯状のパターンになるようＲＩＥ等のエッチングを行う。さらに、このエッチングによりコントロールゲート用材料７が除去された領域の絶縁膜６及びフローティングゲート用材料５をＲＩＥ等のエッチングにより除去する。コントロールゲート用材料７は例えばポリシリコンである。
【００３７】
このようにすることで図１０に示すような水平方向（図中左右方向）だけでなく深さ方向（図中上下方向）にもチャネル３を形成することで必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる半導体装置を得ることが出来る。
【００３８】
さらに、上記第１の実施形態による半導体装置でのゲート７とフローティングゲート５との間（絶縁膜６）の容量ＣＧは図２に示す長さｃ１の領域に発生する。一方、本実施形態による半導体装置でのゲート７とフローティングゲート５との間（絶縁膜６）の容量ＣＧは図１０に示す長さｃ２の領域に発生する。これらの比較から分かるように、本実施形態による半導体装置のような構成にすることにより、カップリング容量ＣＧを大きくさせることができ、カップリング比を増大することができる。
【００３９】
（第３の実施形態）図１３に本発明の第３の実施形態に係る半導体装置のセル断面を示す。なお、セル平面は図１に示すものと同様の構成になっている。
【００４０】
フローティングゲート５はシリコン基板１２表面から拡散層領域（ソース１、ドレイン２）より深い位置まで形成される。このため、チャネル３が水平方向（図中左右方向）だけでなく深さ方向（図中上下方向）にも形成され、必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる。
【００４１】
また、ゲート７とフローティングゲート５´との間（絶縁膜６）の容量ＣＧは図１３に示す長さｃ３の領域に発生する。一方、上記第１の実施形態による半導体装置でのゲート７とフローティングゲート５との間（絶縁膜６）の容量ＣＧは図２に示す長さｃ１の領域に発生する。これらの比較から分かるように、本実施形態による半導体装置のような構成にすることにより、カップリング容量ＣＧを大きくさせることができ、カップリング比を増大することができる。また、フローティングゲート５´の幅を調節することによりカップリング容量ＣＧの微調を行うことができる。
【００４２】
図１３〜図２３を用いて実施形態３の半導体装置の製造方法を説明する。
【００４３】
まず図１４に示すようにシリコン基板１２にヒ素（Ａｓ）等の不純物を注入しアニール処理を行って拡散層１３を形成する。
【００４４】
次に、図１５に示すように、例えばＣＶＤ法により拡散層１３上に絶縁層１６を形成する。
【００４５】
次に、図１６に示すように、フローティングゲート用材料を埋め込むための溝１７をＲＩＥ等のエッチングにより形成する。このとき、溝１７は拡散層１３より深く、第１の方向（図中手前―奥方向）に沿って帯状に複数形成する。
【００４６】
次に、図１７に示すように、チャネル調整のための不純物、例えばボロン（Ｂ）、を注入しアニール処理を行ってチャネル調整不純物拡散層２０を形成する。
【００４７】
次に、図１８に示すように、例えばＣＶＤ法により溝１７及び拡散層１３を覆うように絶縁膜４を形成する。絶縁膜４は溝１７部に凹部を有する。
【００４８】
次に、図１９に示すように、例えばＣＶＤ法によりフローティングゲート用材料５（例えばポリシリコン）を絶縁膜４を覆うように積層する。絶縁膜４の有する凹部にフローティングゲート用材料５が埋め込まれる。
【００４９】
次に、図２０に示すように、絶縁層１６の表面より上のフローティングゲート用材料５及び絶縁膜４を例えばエッチバックやＣＭＰ等により除去する。
【００５０】
次に、図２１に示すように、絶縁層１６及びフローティングゲート用材料５の上にフローティングゲート用材料５´（例えばポリシリコン）を堆積させる。
【００５１】
次に、図２２に示すように、拡散層１３（ソース１、ドレイン２）中央部上のフローティングゲート材料５´にＲＩＥ等のエッチングにより溝１８を形成する。
【００５２】
次に、図２３に示すように、絶縁層１６及びフローティングゲート用材料５´を覆うように絶縁膜６を例えばＣＶＤ法により形成する。絶縁膜６は溝１８の部分において凹状になる。
【００５３】
その後、コントロールゲート用材料７として例えばポリシリコンをＣＶＤ法により堆積し、第１の方向に直交する第２の方向（図中左右方向）に所定間隔をもった帯状のパターンになるようＲＩＥ等のエッチングを行う。さらに、このエッチングによりコントロールゲート用材料７が除去された領域の絶縁膜６及びフローティングゲート用材料５、５´をＲＩＥ等のエッチングにより除去する。
【００５４】
こうすることで図１３に示すようなセル構造の半導体装置を得ることができる。
【００５５】
このようにして形成された実施形態３のセル構造では、必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる。また、カップリング比を増大させることができる。また、溝１８の大きさを調整することでカップリング比の微調を行うことができる。
【００５６】
（第４の実施形態）図２４に本発明の第４の実施形態に係る半導体装置のセル断面を示す。なお、セル平面は図１に示すものと同様の構成になっている。
【００５７】
フローティングゲート５はシリコン基板１２表面から拡散層領域（ソース１、ドレイン２）より深い位置まで形成される。このため、チャネル３が水平方向（図中左右方向）だけでなく深さ方向（図中上下方向）にも形成され、必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる。
【００５８】
また、ゲート７とフローティングゲート５´との間（絶縁膜６）の容量ＣＧは図２４に示す長さｃ４の領域に発生する。一方、上記第１の実施形態による半導体装置でのゲート７とフローティングゲート５との間（絶縁膜６）の容量ＣＧは図２に示す長さｃ１の領域に発生する。これらの比較から分かるように、本実施形態による半導体装置のような構成にすることにより、カップリング容量ＣＧを大きくさせることができ、カップリング比を増大することができる。さらに、絶縁膜６形成の際に合わせずれが発生しても、カップリング容量ＣＧが減少することを防止することができる。
【００５９】
図を用いて実施形態４の半導体装置の製造方法を説明する。ポリシリコンのフローティングゲート用材料５´を例えばＣＶＤ法により堆積させる工程（図２１に相当）までは上記第３の実施形態と同じなので説明を省略する。
【００６０】
次に、図２５に示すように、拡散層１３（ソース１、ドレイン２）及びフローティングゲート５中央部上のフローティングゲート用材料５´に溝１８、１９を形成する。
【００６１】
続いて、図２６に示すように、フローティングゲート用材料５、５´及び絶縁層１６を覆うように絶縁膜６を例えばＣＶＤ法により形成する。絶縁膜６は溝１８、１９の形状に応じた凹凸のある形状になる。
【００６２】
その後、ポリシリコン等のコントロールゲート用材料７を例えばＣＶＤ法により堆積し、第１の方向に直交する第２の方向（図中左右方向）に所定間隔をもった帯状のパターンになるようＲＩＥ等のエッチングを行う。さらに、このエッチングによりコントロールゲート用材料７が除去された領域の絶縁膜６及びフローティングゲート用材料５、５´をＲＩＥ等のエッチングにより除去する。
【００６３】
このような工程を経て、図２４に示すようなセル構造の半導体装置を得ることができる。
【００６４】
このようにして形成された実施形態４のセル構造では、必要なチャネル長を保ちつつ、ゲート幅（拡散層間の長さ）を縮小することができ、セルサイズを容易に縮小することができる。また、カップリング比を増大させることができる。
【００６５】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係る半導体装置のセル平面図である。
【図２】本発明の第１の実施形態に係る半導体装置のセル断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１０】本発明の第２の実施形態に係る半導体装置のセル断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１３】本発明の第３の実施形態に係る半導体装置のセル断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１７】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１８】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図１９】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２０】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２１】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２２】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２３】本発明の第３の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２４】本発明の第４の実施形態に係る半導体装置のセル断面図である。
【図２５】本発明の第４の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【図２６】本発明の第４の実施形態に係る半導体装置の製造方法の一例を示す工程断面図である。
【符号の説明】
【００６７】
１  ソース
２  ドレイン
３  チャネル
４  絶縁膜
５  フローティングゲート
６  絶縁膜
７  ゲート
１１  コンタクト
【図１】
2008091460.tif 000003
【図２】
2008091460.tif 000004
【図３】
2008091460.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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