(57)【要約】【課題】ＰＷＭ方式のＤ／Ａ変換の分解能を高くすると同時に、変換周波数を抑えて消費電力を削減できるＤ／Ａ変換装置を提供する。【解決手段】パルス幅変調方式のディジタル／アナログ変換装置であって、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位の整数倍の周期であって、少なくともいずれか２つの周期は互いに他の整数倍でない周期を有するクロック１、２を発生する周期信号発生部と、ディジタル入力値に対応してアナログ出力値を決定するパルス信号４、５を、クロック１とクロック２のうちの一方の波形の変化点Ａ１、Ａ２を契機として起動し、他方の波形の変化点Ｂ１、Ｂ２を契機として停止する波形で出力する制御部と、を備える。【選択図】図２
2008301367.tif 000002
【特許請求の範囲】
【請求項１】
パルス幅変調方式のディジタル／アナログ変換装置であって、
ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位の整数倍の周期であって、少なくともいずれか２つの周期は互いに他の整数倍でない周期を有する２つ以上の周期信号を発生する周期信号発生手段と、
前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記２つ以上の周期信号のうち、２つの周期信号の一方の波形の変化点を契機として起動し、他方の周期信号の波形の変化点を契機として停止する波形で出力するパルス生成手段と、
を備えることを特徴とするディジタル／アナログ変換装置。
【請求項２】
前記パルス生成手段は、
前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の一方の端を前記２つの周期信号のうちのいずれかの周期信号の波形の変化点に一致させたとき、前記パルス信号の他方の端が前記２つの周期信号のいずれかの波形の変化点となる位置を探索する起動位置探索手段を備え、
前記パルス信号の開始点に対応する前記２つの周期信号のいずれかの波形の変化点を契機としてパルス信号を起動し、
前記パルス信号の終了点に対応する前記２つの周期信号のいずれかの波形の変化点を契機としてパルス信号を停止する
ことを特徴とする請求項１に記載のディジタル／アナログ変換装置。
【請求項３】
前記２つの周期信号は、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることを特徴とする請求項２に記載のディジタル／アナログ変換装置。
【請求項４】
前記周期信号発生手段は、第１の周期信号と、任意の時刻に変化点を合わせる位相変更制御が可能であって該第１の周期信号とは周期が異なる第２及び第３の周期信号とを発生し、
前記パルス生成手段は、
前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記ディジタル／アナログ変換装置のサンプリング周期に対して所定の位置とした場合の、前記パルス信号の開始点と終了点を算出するパルス時刻算出手段と、
前記第２の周期信号の波形の変化点を前記パルス信号の開始点に合わせたときに、前記第２の周期信号と前記第１の周期信号の波形の変化点が一致する第２の周期信号位相変更時を算出する第２位相変更時算出手段と、
前記第３の周期信号の波形の変化点を前記パルス信号の終了点に合わせたときに、前記第３の周期信号と前記第１の周期信号の波形の変化点が一致する第３の周期信号位相変更時を算出する第３位相変更時算出手段と、
前記第１の周期信号の波形の変化点を契機として、前記第２の周期信号位相変更時に前記第２の周期信号の変化点を一致させる第２起動手段と、
前記第１の周期信号の波形の変化点を契機として、前記第３の周期信号位相変更時に前記第３の周期信号の変化点を一致させる第３起動手段と、
を備え、
前記パルス生成手段は、前記第２の周期信号の波形の変化点を契機として前記パルス信号の開始点でパルス信号を起動し、前記第３の周期信号の波形の変化点を契機として前記パルス信号の終了点で該パルス信号を停止する
ことを特徴とする請求項１に記載のディジタル／アナログ変換装置。
【請求項５】
前記第１の周期信号と前記第２の周期信号、及び、前記第１の周期信号と前記第３の周期信号とは、それぞれその周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることを特徴とする請求項４に記載のディジタル／アナログ変換装置。
【請求項６】
前記周期信号発生手段は、第１の周期信号と、任意の時刻に変化点を合わせる位相変更制御が可能であって少なくとも一方は該第１の周期信号とは周期が異なる第２及び第３の周期信号とを発生し、
前記パルス生成手段は、
前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記ディジタル／アナログ変換装置のサンプリング周期に対して所定の位置とした場合の、前記パルス信号の開始点と終了点を算出するパルス時刻算出手段と、
前記第２の周期信号の波形の変化点を前記パルス信号の開始点又は終了点の一方に合わせたときに、前記第２の周期信号と前記第１の周期信号の波形の変化点が一致する第４の周期信号位相変更時を算出する第４位相変更時算出手段と、
前記第１の周期信号の波形の変化点を契機として、前記第４の周期信号位相変更時に前記第２の周期信号の変化点を一致させる第４起動手段と、
前記第４起動手段が前記第４の周期信号位相変更時に前記第２の周期信号の位相を一致させた場合、前記第３の周期信号の波形の変化点を前記パルス信号の開始点又は終了点の他方に合わせたときに、前記第３の周期信号と前記第２の周期信号の波形の変化点が一致する第５の周期信号位相変更時を算出する第５位相変更時算出手段と、
前記第２の周期信号の波形の変化点を契機として、前記第５の周期信号位相変更時に前記第３の周期信号の変化点を一致させる第５起動手段と、
を備え、
前記パルス生成手段は、前記第２又は第３の周期信号の波形の変化点を契機として前記パルス信号の開始点でパルス信号を起動し、前記第３又は第２の周期信号の波形の変化点を契機として前記パルス信号の終了点で該パルス信号を停止する
ことを特徴とする請求項１に記載のディジタル／アナログ変換装置。
【請求項７】
前記第２の周期信号と前記第３の周期信号とは、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることを特徴とする請求項６に記載のディジタル／アナログ変換装置。
【請求項８】
前記第１の周期信号と前記第２の周期信号とは、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることを特徴とする請求項７に記載のディジタル／アナログ変換装置。
【請求項９】
前記パルス時刻算出手段は、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅を前記サンプリング周期の中央で按分した場合の、パルス信号の開始点と終了点を算出することを特徴とする請求項４又は６に記載のディジタル／アナログ変換装置。
【請求項１０】
パルス幅変調方式のディジタル／アナログ変換方法であって、
ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位の整数倍の周期であって、少なくともいずれか２つの周期は互いに他の整数倍でない周期を有する２つ以上の周期信号を発生する周期信号発生ステップと、
前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の開始点が、前記２つ以上の周期信号のうちの１つの周期信号の波形の変化点に一致し、かつ、所定の幅を有する前記パルス信号の終了点が前記２つ以上の周期信号のいずれかの波形の変化点となる位置を算出する起動位置算出ステップと、
前記２つ以上の周期信号のうち、２つの周期信号の一方の波形の変化点を契機として、前記起動位置算出ステップで算出した前記パルス信号の開始点でパルス信号を起動するパルス信号起動ステップと、
前記パルス信号が前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅になるように、前記２つの周期信号の他方の周期信号の波形の変化点を契機として、前記起動位置算出ステップで算出した前記パルス信号の終了点で前記パルス信号を停止するパルス信号停止ステップと、
を備えることを特徴とするディジタル／アナログ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル／アナログ変換装置及びディジタル／アナログ変換方法に関する。
【背景技術】
【０００２】
音声、画像、モータ制御などの各種信号を数値（ディジタル値）として各種の演算処理を行うディジタル方式が多く用いられている。演算処理した結果の数値を、スピーカ等を制御するアナログ信号に変換するために、ディジタル値をアナログ信号に変換するディジタル／アナログ変換（以下、Ｄ／Ａ変換という）が用いられている。
【０００３】
Ｄ／Ａ変換の方法として、パルス幅変調方式（以下、ＰＷＭ方式という）がある。ＰＷＭ方式は、デジタル入力に比例する幅のパルス信号を生成し、パルス信号の幅に対応する電圧をアナログ出力とする。例えば、サンプリング周期よりも短い周期の周期信号の周期をディジタル入力値に比例する数だけカウントし、カウントする時間の幅を有するパルス信号を生成する。そして、そのパルス幅に対応する電圧をアナログ出力とする（例えば、特許文献１乃至３を参照）。
【０００４】
ＰＷＭ方式では、サンプリング周期と、パルス信号を生成する周期信号の周期でＤ／Ａ変換の分解能が決まる。ＰＷＭ方式のＤ／Ａ変換装置の回路の技術が提案されている。例えば、特許文献４には、集積化が容易で、フィルタ回路の時定数を小さくできるＤＡ変換回路の技術が記載されている。特許文献４の技術は、クロックを入力ディジタル値に応じて間引いて出力するＢＲＭ回路と、間引いて出力された信号および入力ディジタル値の符号ビットに応じて、クロックに、その状態の一部を反転する変調を施す論理回路群と、変調されたクロックを積分してアナログ電圧を得るフィルタ回路を有するＤＡ変換回路を構成する。
【０００５】
一方、電圧−周波数変換（Ｖ−Ｆ変換）を利用したアナログ／ディジタル（Ａ／Ｄ）変換装置において、パルス幅変調のパルス幅を生成するためのクロックの周波数を高めることなく、高精度にＡ／Ｄ変換を行う技術がある（特許文献５参照）。特許文献５の技術は、二本の電圧制御発振器（ＶＣＯ）を設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。基準ＶＣＯから出力されるパルス信号のパルス数をカウンタ４にて計数することにより、デジタル信号の上位ビットを生成する。一方、下位ビットについては、サンプリング周期ごとに、現在のサンプリング信号の活性化時点から基準ＶＣＯおよび副ＶＣＯの出力の位相一致時点までの間に含まれる、基準ＶＣＯの出力のパルス数に基づいて、サンプリング周期内初頭から基準ＶＣＯの出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。
【特許文献１】特開平０９−１８６５６３号公報
【特許文献２】特開平１１−２９８７３２号公報
【特許文献３】特開２００５−１６０２５５号公報
【特許文献４】特開２００４−２２９２３３号公報
【特許文献５】特許第３７０１６６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＰＷＭ方式のＤ／Ａ変換装置では、Ｄ／Ａ変換の分解能を高くするためには、パルス信号を生成する周期信号（クロック）の周波数を高くする必要がある。しかし、クロック周波数を上げると、消費電力が増加する。そのため、特に携帯用電子機器においては、分解能と消費電力の要求が相反するというジレンマがあった。Ａ／Ｄ変換では、分解能を決定する変換周波数を抑える技術があるが（特許文献５参照）、Ｄ／Ａ変換では、ＰＷＭ方式の周波数を低くする技術がなかった。
【０００７】
本発明はこうした状況に鑑みてなされたものであり、その目的は、ＰＷＭ方式のＤ／Ａ変換の分解能を高くすると同時に、変換周波数を抑えて消費電力の削減を図るＤ／Ａ変換装置を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の観点に係るディジタル／アナログ変換装置は、パルス幅変調方式のディジタル／アナログ変換装置であって、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位の整数倍の周期であって、少なくともいずれか２つの周期は互いに他の整数倍でない周期を有する２つ以上の周期信号を発生する周期信号発生手段と、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記２つ以上の周期信号のうち、２つの周期信号の一方の波形の変化点を契機として起動し、他方の周期信号の波形の変化点を契機として停止する波形で出力するパルス生成手段と、を備えることを特徴とする。
【０００９】
本発明によれば、周波数を抑えてＤ／Ａ変換の分解能を向上できる。その結果、一つのクロックを高周波数にする場合に比べて、消費電力を削減できる。
【００１０】
好ましくは、前記パルス生成手段は、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の一方の端を前記２つの周期信号のうちのいずれかの周期信号の波形の変化点に一致させたとき、前記パルス信号の他方の端が前記２つの周期信号のいずれかの波形の変化点となる位置を探索する起動位置探索手段を備え、前記パルス信号の開始点に対応する前記２つの周期信号のいずれかの波形の変化点を契機としてパルス信号を起動し、前記パルス信号の終了点に対応する前記２つの周期信号のいずれかの波形の変化点を契機としてパルス信号を停止する。
【００１１】
その結果、周期の長い２つの異なる周波数のクロックを用いてＤ／Ａ変換を行うことができる。
【００１２】
好ましくは、前記２つの周期信号は、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることを特徴とする。
【００１３】
それによって、Ｄ／Ａ変換の精度を向上させることができる。
【００１４】
好ましくは、前記周期信号発生手段は、第１の周期信号と、任意の時刻に変化点を合わせる位相変更制御が可能であって該第１の周期信号とは周期が異なる第２及び第３の周期信号とを発生し、前記パルス生成手段は、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記ディジタル／アナログ変換装置のサンプリング周期に対して所定の位置とした場合の、前記パルス信号の開始点と終了点を算出するパルス時刻算出手段と、前記第２の周期信号の波形の変化点を前記パルス信号の開始点に合わせたときに、前記第２の周期信号と前記第１の周期信号の波形の変化点が一致する第２の周期信号位相変更時を算出する第２位相変更時算出手段と、前記第３の周期信号の波形の変化点を前記パルス信号の終了点に合わせたときに、前記第３の周期信号と前記第１の周期信号の波形の変化点が一致する第３の周期信号位相変更時を算出する第３位相変更時算出手段と、前記第１の周期信号の波形の変化点を契機として、前記第２の周期信号位相変更時に前記第２の周期信号の変化点を一致させる第２起動手段と、前記第１の周期信号の波形の変化点を契機として、前記第３の周期信号位相変更時に前記第３の周期信号の変化点を一致させる第３起動手段と、
を備え、前記パルス生成手段は、前記第２の周期信号の波形の変化点を契機として前記パルス信号の開始点でパルス信号を起動し、前記第３の周期信号の波形の変化点を契機として前記パルス信号の終了点で該パルス信号を停止することを特徴とする。
【００１５】
１つの周期信号と、発振起動可能な２つの周期信号を用いることによって、アナログ出力値を決定するパルス信号をサンプリング周期のうちの所定の位置に発生させることができる。その結果、よりよい周波数特性のＤ／Ａ変換が得られる。
【００１６】
好ましくは、前記第１の周期信号と前記第２の周期信号、及び、前記第１の周期信号と前記第３の周期信号とは、それぞれその周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素である。
【００１７】
これによって、パルス信号をサンプリング周期のうちの所定の位置に精度よく発生させることができる。
【００１８】
あるいは、前記周期信号発生手段は、第１の周期信号と、任意の時刻に変化点を合わせる位相変更制御が可能であって少なくとも一方は該第１の周期信号とは周期が異なる第２及び第３の周期信号とを発生し、前記パルス生成手段は、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号を、前記ディジタル／アナログ変換装置のサンプリング周期に対して所定の位置とした場合の、前記パルス信号の開始点と終了点を算出するパルス時刻算出手段と、前記第２の周期信号の波形の変化点を前記パルス信号の開始点又は終了点の一方に合わせたときに、前記第２の周期信号と前記第１の周期信号の波形の変化点が一致する第４の周期信号位相変更時を算出する第４位相変更時算出手段と、前記第１の周期信号の波形の変化点を契機として、前記第４の周期信号位相変更時に前記第２の周期信号の変化点を一致させる第４起動手段と、前記第４起動手段が前記第４の周期信号位相変更時に前記第２の周期信号の位相を一致させた場合、前記第３の周期信号の波形の変化点を前記パルス信号の開始点又は終了点の他方に合わせたときに、前記第３の周期信号と前記第２の周期信号の波形の変化点が一致する第５の周期信号位相変更時を算出する第５位相変更時算出手段と、前記第２の周期信号の波形の変化点を契機として、前記第５の周期信号位相変更時に前記第３の周期信号の変化点を一致させる第５起動手段と、
を備え、前記パルス生成手段は、前記第２又は第３の周期信号の波形の変化点を契機として前記パルス信号の開始点でパルス信号を起動し、前記第３又は第２の周期信号の波形の変化点を契機として前記パルス信号の終了点で該パルス信号を停止するよう構成してもよい。
【００１９】
この場合にも、アナログ出力値を決定するパルス信号をサンプリング周期のうちの所定の位置に発生させることができる。
【００２０】
好ましくは、前記第２の周期信号と前記第３の周期信号とは、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素である。
【００２１】
ことによって、さらに、Ｄ／Ａ変換の精度を向上できる。
【００２２】
さらに、前記第１の周期信号と前記第２の周期信号とは、その周期が、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素である。
【００２３】
これによって、パルス信号をサンプリング周期のうちの所定の位置に精度よく発生させることができる。
【００２４】
好ましくは、前記パルス時刻算出手段は、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅を前記サンプリング周期の中央で按分した場合の、パルス信号の開始点と終了点を算出することを特徴とする。
【００２５】
アナログ出力値を決定するパルス信号をサンプリング周期の中央で発生するので、サンプリング周期の中で対称の波形とすることができる。
【００２６】
本発明の第２の観点に係るディジタル／アナログ変換方法は、パルス幅変調方式のディジタル／アナログ変換方法であって、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位の整数倍の周期であって、少なくともいずれか２つの周期は互いに他の整数倍でない周期を有する２つ以上の周期信号を発生する周期信号発生ステップと、前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の開始点が、前記２つ以上の周期信号のうちの１つの周期信号の波形の変化点に一致し、かつ、所定の幅を有する前記パルス信号の終了点が前記２つ以上の周期信号のいずれかの波形の変化点となる位置を算出する起動位置算出ステップと、前記２つ以上の周期信号のうち、２つの周期信号の一方の波形の変化点を契機として、前記起動位置算出ステップで算出した前記パルス信号の開始点でパルス信号を起動するパルス信号起動ステップと、前記パルス信号が前記ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅になるように、前記２つの周期信号の他方の周期信号の波形の変化点を契機として、前記起動位置算出ステップで算出した前記パルス信号の終了点で前記パルス信号を停止するパルス信号停止ステップと、を備えることを特徴とする。
【発明の効果】
【００２７】
本発明のＤ／Ａ変換装置によれば、周波数を抑えながらＤ／Ａ変換の分解能を向上できる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２９】
（実施の形態１）
図１は、本発明の一実施の形態に係るＤ／Ａ変換装置１０の構成を示すブロック図である。Ｄ／Ａ変換装置１０は、ディジタル値を入力する入力端子１１と、サンプリングクロック発生部１２と、発振回路１３Ａ、１３Ｂと、制御部２０と、パルス信号発生部１５と、スイッチ１６と、電流源１７と、コンデンサ１８と、アナログ値を出力する出力端子１９とを備える。Ｄ／Ａ変換装置１０は、サンプリング周期ごとに、入力端子１１から入力されたディジタル値に対応するレベルのアナログ値を、出力端子１９から出力する。
【００３０】
サンプリングクロック発生部１２は、Ｄ／Ａ変換の基準となるサンプリング周期Ｔを有する周期信号であるサンプリングクロックを発生する。サンプリング周期Ｔは、アナログ値が継続すべき所定の周期であり、アナログ信号の波形の時間を決定する。
【００３１】
発振回路１３Ａと１３Ｂは、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位Ｕの整数倍の周期を有する周期信号を発生する。ここで最小単位Ｕとは、ディジタル入力の１単位に対応するアナログ値を決定するパルス信号の幅である。発振回路１３Ａの周期信号と発振回路１３Ｂの周期信号とは、その周期が異なり、少なくとも互いに他の整数倍ではない。特に、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位を単位として、互いに素であることが好ましい。
【００３２】
制御部２０は、発振回路１３Ａ、１３Ｂの周期信号を用いて、ディジタル入力値に対応するアナログ出力値を決定するパルス信号の起動時刻と停止時刻を演算する。そして、パルス信号発生部１５に対して、起動時刻にセット信号Ｓを出力し、停止時刻にリセット信号Ｒを出力する。
【００３３】
パルス信号発生部１５は、セット−リセット（Ｓ−Ｒ）フリップフロップなどで構成される。セット信号Ｓが入力されると、所定のレベルの信号を出力し、そのレベルを保持する。リセット信号Ｒが入力されると、出力を停止する（所定のレベル以下にする）。その結果、起動時刻から停止時刻までの間、所定のレベルを保持するパルス信号を発生する。
【００３４】
スイッチ１６は、パルス信号が所定のレベル以上のときに回路を閉じ、パルス信号が停止すると回路を開く。スイッチ１６が閉じている間、電流源１７からコンデンサ１８に電流が供給され、コンデンサ１８はチャージされる。パルス信号の幅に比例して電荷が蓄積されるので、その時間に比例した端子電圧を生じる。スイッチ１６を開いたときに、端子電圧を出力端子１９から取り出せば、パルス信号の幅に比例した電圧（アナログ値）が得られる。
【００３５】
サンプリングクロックに同期して、スイッチ１６が開いているときに出力端子１９からコンデンサ１８の端子電圧をラッチし、適当に平滑化したのち（すなわち、フィルタ回路を通して）増幅してスピーカなどの機器を制御する。
【００３６】
従来のＤ／Ａ変換装置では、発振回路が発生する周期信号の周期が、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位Ｕ以下である。それに対して、本発明の発振回路１３Ａ、１３Ｂでは、最小単位Ｕの整数倍の周期となっている。以下、制御部２０において、最小単位Ｕの整数倍の周期を有する周期信号を用いて、ディジタル入力値に対応するアナログ値を決定するパルス信号を生成する方法を説明する。
【００３７】
図２は、実施の形態１に係るパルス信号生成の例を示すタイムチャートである。サンプリングクロック発生部１２から、サンプリング周期Ｔでサンプリングクロックが供給される。サンプリングクロックよりも高い周波数のクロック１およびクロック２の周期をディジタル入力に対応する数だけカウントし、カウントする時間の幅を有するパルス信号を生成する。そして、そのパルス幅に対応する電圧をアナログ出力とする。
【００３８】
ディジタル入力に対応するアナログ出力値を決定するパルス信号の幅をｚとする。ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位をＵとして、タイムチャートの周期及び時間は最小単位Ｕを単位として測る。
【００３９】
クロック１は、発振回路１３Ａが発生する周期信号である。クロック１の周期は、例えば、ｍ＝４Ｕである。クロック２は、発振回路１３Ｂが発生する周期信号である。クロック２の周期は、例えば、ｎ＝５Ｕである。クロック１とクロック２は一定の周期の比を保っている。クロック１とクロック２は異なる周期で、互いに他の整数倍ではないので、位相の差が変化する。特に、クロック１とクロック２の周期がＵを単位として、互いに素である場合、位相差はクロック１又はクロック２の周期未満の全ての整数値をとる。
【００４０】
クロック１とクロック２の位相差を、タイムチャートの中段にクロック１とクロック２の波形の間の数値で示す。例えば、クロック２がクロック１に先行すると見れば、上段の数値３Ｕ、２Ｕ、１Ｕ（及び位相差なし＝０）の位相差が順に現れる。また、クロック１がクロック２に先行すると見れば、下段の数値１Ｕ、２Ｕ、３Ｕ、４Ｕの位相差が順に現れる。クロック１とクロック２の周期によっては、位相差が順に出現する訳ではない。例えば、周期が５Ｕと７Ｕの場合は、２Ｕ、４Ｕ、６Ｕ、１Ｕ、３Ｕ、５Ｕの順で現れる。
【００４１】
パルス信号の幅ｚは、クロック１又はクロック２の周期をモジュロとして、剰余で表される。すなわち、クロック１の周期をｍ、ｍをモジュロとするｚの剰余をａとすると、
ｚ＝ｘｍ＋ａ
と書ける。また、クロック２の周期をｎ、ｎをモジュロとするｚの剰余をｂとすると、
ｚ＝ｙｎ＋ｂ
である。
【００４２】
そこで、クロック２がクロック１より先行する位相差が剰余ａに等しいときの、クロック２の変化点Ａ１でパルス信号４を起動し、その後、ｘだけクロック１の周期をカウントしたところの変化点Ｂ１で、パルス信号４を停止すれば、ｚ＝ｘｍ＋ａの幅のパルス信号を生成できる。この場合のパルス信号４をタイムチャートの下の信号波形（パルス信号４）で示す。また、このときの計数値をカウンタ１で示す。
【００４３】
または、クロック１がクロック２より先行する位相差が剰余ｂに等しいときの、クロック１の変化点Ａ２でパルス信号５を起動し、その後、ｙだけクロック２の周期をカウントしたところの変化点Ｂ２で、パルス信号５を停止すれば、ｚ＝ｙｎ＋ｂの幅のパルス信号５を生成できる。この場合のパルス信号５をタイムチャートの下の信号波形（パルス信号５）で示す。また、このときの計数値をカウンタ２で示す。
【００４４】
クロック１とクロック２の位相差を監視し、サンプリングパルスのときの位相差を検出すれば、次に、剰余ａ又はｂに等しい位相差が発生する位置を知ることができる。位相差が剰余ａ又はｂに等しくなる箇所が、サンプリング周期Ｔの間に複数発生する場合は、パルス信号４、５の幅ｚがサンプリング周期Ｔの中央に最も近くなる位置を選択する。
【００４５】
なお、剰余ａ又はｂに等しい位相差が、パルス信号の終了点側に発生すると考えてもよい。その場合、クロック１がクロック２に後れる位相差が剰余ｂに等しいときのクロック１の変化点を終了点とする。又は、クロック２がクロック１に遅れる位相差が剰余ａに等しいときのクロック２の変化点を終了点とする。
【００４６】
例えば、図２の例では、クロック２の変化点Ａ１を開始点として、パルス信号４を開始し、カウンタ２でクロック２の周期を計数する。カウンタ２がｙｎとなったのち、剰余ｂに相当する位相差のクロック１の変化点Ｂ１でパルス信号４を停止する。あるいは、クロック１の変化点Ａ２を開始点として、パルス信号５を開始し、カウンタ１でクロック１の周期を計数する。カウンタ１がｘｍとなったのち、剰余ａに相当する位相差のクロック２の変化点Ｂ２でパルス信号５を停止する。
【００４７】
図３Ａ及び図３Ｂは、発振回路１３Ａ及び１３Ｂの構成例を示す回路図である。図３Ａに示すとおり、発振回路１３Ａは、２入力のＮＡＮＤ回路Ｇ１ａ、Ｇ２ａおよびインバータＧ３ａ〜Ｇ５ａを備える。これらの２入力ＮＡＮＤ回路Ｇ１ａ、Ｇ２ａおよびインバータＧ３ａ〜Ｇ５ａは、リング状に直列接続された奇数段の複数の反転回路として機能する。
【００４８】
図３Ｂに示す発振回路１３Ｂも、２入力ＮＡＮＤ回路Ｇ１ｂ、Ｇ２ｂおよびインバータＧ３ｂ〜Ｇ５ｂを備える。これらの２入力ＮＡＮＤ回路Ｇ１ｂ、Ｇ２ｂおよびインバータＧ３ｂ〜Ｇ５ｂもまた、リング状に直列接続された奇数段の複数の反転回路として機能する。
【００４９】
発振回路１３Ａの備える反転回路の数と、発振回路１３Ｂの備える反転回路の数とは同数である。また、インバータＧ３ａ〜Ｇ５ａ、Ｇ３ｂ〜Ｇ５ｂのいずれにも、電圧制御信号として機能する入力電圧Ｖｉｎが入力される。この入力電圧Ｖｉｎは、インバータＧ３ａ〜Ｇ５ａ、Ｇ３ｂ〜Ｇ５ｂを構成するＣＭＯＳ回路（詳細構成は図示せず）の一端に電源電位として与えられる。なお、インバータＧ３ａ〜Ｇ５ａ、Ｇ３ｂ〜Ｇ５ｂを構成するＣＭＯＳ回路の他端は接地される。
【００５０】
発振回路１３Ａの初段の反転回路として機能する２入力ＮＡＮＤ回路Ｇ１ａの２入力端には、最終段の反転回路として機能するインバータＧ５ａの出力が共通して与えられる。発振回路１３Ａの二段目の反転回路として機能する２入力ＮＡＮＤ回路Ｇ２ａの一方入力端には、２入力ＮＡＮＤ回路Ｇ１ａの出力が与えられ、その他方入力端には電源電位ＶＤＤが与えられる。この電源電位ＶＤＤが常に与えられることで、２入力ＮＡＮＤ回路Ｇ２ａは実質的にインバータとして機能する。その他方入力端には発振制御信号Ｐｓが入力されてもよい。その場合、発振制御信号Ｐｓが活性化することにより、発振回路１３Ａは発振を開始する。
【００５１】
２入力ＮＡＮＤ回路Ｇ２ａの出力は、発振回路１３Ａの三段目の反転回路として機能するインバータＧ３ａの入力端に与えられ、以降のインバータＧ４ａ、Ｇ５ａの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータＧ５ａの出力は、制御回路２０に出力され、発振回路１３Ａの出力パルス信号として機能する。
【００５２】
一方、発振回路１３Ｂの初段の反転回路として機能する２入力ＮＡＮＤ回路Ｇ１ｂの一方入力端には、最終段の反転回路として機能するインバータＧ５ｂの出力が与えられるものの、その他方入力端には、最終段より偶数段手前の反転回路、より具体的には例えばインバータＧ３ｂの出力が与えられる。そして、発振回路１３Ｂの二段目の反転回路として機能する２入力ＮＡＮＤ回路Ｇ２ｂの一方入力端には、２入力ＮＡＮＤ回路Ｇ１ｂの出力が与えられ、その他方入力端には電源電位ＶＤＤが与えられる。この電源電位ＶＤＤが常に与えられることで、２入力ＮＡＮＤ回路Ｇ２ｂは実質的に反転回路として機能する。その他方入力端には発振制御信号Ｐｓが入力されてもよい。発振制御信号が入力される場合、発振制御信号によって、発振を起動したり停止したりすることができる。そして、２入力ＮＡＮＤ回路Ｇ２ｂの出力は、発振回路１３Ｂの三段目の反転回路として機能するインバータＧ３ｂの入力端に与えられ、以降のインバータＧ４ｂ、Ｇ５ｂの各段においても同様に、前段の出力が後段の入力端に与えられる。そして、最終段のインバータＧ５ｂの出力は、制御回路２０に出力され、発振回路１３Ｂの出力パルス信号として機能する。
【００５３】
なお、発振回路１３Ａおよび発振回路１３Ｂのいずれをも、２入力ＮＡＮＤ回路およびインバータという同一・同数の構成要素で構成しているのは、両発振回路におけるゲート遅延特性をそろえるためである。また、発振回路１３Ａと発振回路１３Ｂの発生する周期信号の周期の公倍数ごとに、両者を同期させてもよい。
【００５４】
図４は、発振回路１３Ａおよび発振回路１３Ｂの動作を示すタイミングチャートである。図中、Ｇ１ｂ〜Ｇ５ｂと示されているのは、発振回路１３Ｂ内の各段の出力するパルス信号である。また、図中、Ｇ２ａと示されているのは、発振回路１３Ａ内の２入力ＮＡＮＤ回路Ｇ２ａの出力するパルス信号である。
【００５５】
図４の最上段に示されたパルス信号Ｇ２ａ、Ｇ２ｂを例にとると、発振回路１３Ａの出力たるパルス信号Ｇ２ａにおいては、そのＬｏｗ期間およびＨｉｇｈ期間がともに、発振回路１３Ａの備える反転回路の段数たる５段分の遅延に相当する期間となっている。一方、発振回路１３Ｂの出力たるパルス信号Ｇ２ｂにおいては、そのＬｏｗ期間は、発振回路１３Ｂの備える反転回路の段数たる５段分の遅延に相当する期間になっているものの、そのＨｉｇｈ期間は発振回路１３Ｂの備える反転回路の段数たる５段分よりは二段分少ない３段分の遅延に相当する期間となっている。これにより、パルス信号Ｇ２ａの周期とＧ２ｂの周期との比は、（５＋５）：（５＋３）＝１０：８＝５：４となる。
【００５６】
このことについて、パルス信号Ｇ１ｂを用いて説明する。パルス信号Ｇ１ｂは４段目のインバータＧ４ｂのパルス信号Ｇ４ｂから２段分の遅延を経て活性化・非活性化する。図４においては、パルス信号Ｇ１ｂのパルス遷移としてＨｉｇｈからＬｏｗへ変動する様子が示されている。
【００５７】
この遷移は順次、後段の回路へと伝達される。そして、インバータＧ３ｂに遷移が伝達され、そのパルス信号Ｇ３ｂがＨｉｇｈからＬｏｗへと変動すると、２入力ＮＡＮＤ回路Ｇ１ｂの一方入力端にインバータＧ３ｂの出力が与えられていることから、パルス信号Ｇ１ｂはＬｏｗからＨｉｇｈへと変動する。
【００５８】
その後、パルス信号Ｇ１ａの遷移が順次、後段の回路へと伝達され、インバータＧ５ｂに到達する。すると、そのパルス信号Ｇ５ｂがＬｏｗからＨｉｇｈへと変動することに伴って、パルス信号Ｇ１ｂはＨｉｇｈからＬｏｗへと変動する。そして、以降も各段において同様の信号の遷移が生じる。
【００５９】
このようにすれば、図４のタイミングチャートに示されているように、発振回路１３Ａの出力パルス信号を５段分の遅延に相当する周期としつつ、発振回路１３Ｂの出力パルス信号を４段分の遅延に相当する周期とすることができる。すなわち、発振回路１３Ａの発振出力の周期ＴＡと発振回路１３Ｂの発振出力の周期ＴＢとの比ＴＡ：ＴＢを、５：４と設定することができる。
【００６０】
なお、例えば、周期ＴＡと周期ＴＢとの比を５：４以外の他の比率に設定したい場合には、それぞれの反転回路の段数と、最終段より偶数段手前の反転回路の出力を取り出す際の偶数段値を適宜定めればよい。一方、周期の比を５：３等、奇数の比としたい場合には、最終段のパルス信号を与える代わりに、発振回路１３Ｂの奇数段のパルス信号（例えばＧ３ｂ）を初段の２入力ＮＡＮＤ回路Ｇ１ｂの両入力端に単純に与えるだけでよい。
【００６１】
また、２入力ＮＡＮＤ回路Ｇ１ａ、Ｇ１ｂに代えて、２入力ＮＯＲ回路を採用してもよい。その他にも、２入力ＮＡＮＤ回路Ｇ１ａ、Ｇ１ｂに代えてインバータを採用し、インバータＧ３ｂ、Ｇ５ｂをオープンコレクタあるいはオープンドレインとし、インバータＧ３ｂ、Ｇ５ｂの出力を結合して、２入力ＮＡＮＤ回路Ｇ１ｂの代わりに採用されたインバータの入力に与える、いわゆるワイヤードＯＲの構成とすることもできる。
【００６２】
すなわち、上述のように、２入力ＮＡＮＤ回路Ｇ１ｂ、または、その代わりに採用される２入力ＮＯＲ回路の一方入力端に、最終段のインバータＧ５ｂの出力を与え、２入力ＮＡＮＤ回路Ｇ１ｂ、または、その代わりに採用される２入力ＮＯＲ回路の他方入力端に、最終段より偶数段手前の反転回路（例えばインバータＧ３ｂ）の出力を与えると、発振回路１３Ｂの出力パルス信号は、発振回路１３Ａの出力パルス信号よりも所定段数（例えば１段）少ない偶数段（４段）の反転回路を含む発振回路と同じ周期で発振する。
【００６３】
よって、発振回路１３Ａの反転回路を奇数段としてリング発振を確実に発生させつつ（偶数段の場合は、遅延段におけるＨｉｇｈ、Ｌｏｗの伝達が凍り付いてしまうことがある）、２入力ＮＡＮＤ回路Ｇ１ｂ、または、その代わりに採用される２入力ＮＯＲ回路の他方入力端に出力が与えられる反転回路を最終段寄りに選択することで、発振回路１３Ａの周期ＴＡと発振回路１３Ｂの周期ＴＢとの差を目的の値に設定することができる。この周期ＴＡと周期ＴＢとの位相差の最小単位が、デジタル信号の下位ビットの最小分解能に相当するので、高精度にＤ／Ａ変換を行うことが可能となる。
【００６４】
なお、発振回路１３Ａおよび発振回路１３Ｂの構成方法は、必ずしも上記手法に限られるものではない。上記手法以外にも例えば、リング状に接続された同数のインバータで発振回路１３Ａおよび発振回路１３Ｂを構成しつつも、インバータを構成するＣＭＯＳトランジスタの面積比を両発振回路間で５：４とする、等の手法を採用しても良い。
【００６５】
ＰＷＭ方式のＤ／Ａ変換装置１０が対象とする全てのディジタル入力値に対して、アナログ値を決定するパルス信号４、５の幅ｚはｘｍ＋ａ、又はｙｎ＋ｂとして表される。全てのｚについて、パルス信号４、５がサンプリング周期Ｔに収まるように、最小単位Ｕ、クロック１及びクロック２の周期を設定することによって、最小単位Ｕの整数倍の周期を有する２つの周期信号を用いて、対象となる全ての幅ｚのパルスを生成することができる。
【００６６】
（実施の形態２）
図５は、本発明の実施の形態２に係るＤ／Ａ変換装置１０の構成を示すブロック図である。実施の形態２では、サンプリングクロックの他に３つの周期信号を用いる。３つの周期信号のうち、２つは所定のタイミングに位相を合わせる制御が可能である。例えば、１つの周期信号の変化点に合わせて起動又はリセットして、位相をその変化点に合わせる制御が可能である。実施の形態２では、３つの周期信号を用いて、サンプリング周期Ｔの間の所定の位置にパルス信号を発生させる。特に、サンプリング周期Ｔの中央にパルス信号を発生させる場合について説明する。
【００６７】
実施の形態２のＤ／Ａ変換装置１０は、ディジタル値を入力する入力端子１１と、サンプリングクロック発生部１２と、周期信号発生部１４と、制御部２１と、パルス信号発生部１５と、スイッチ１６と、電流源１７と、コンデンサ１８と、アナログ値を出力する出力端子１９とを備える。Ｄ／Ａ変換装置１０は、サンプリング周期Ｔごとに、入力端子１１から入力されたディジタル値に対応するレベルのアナログ値を、出力端子１９から出力する。
【００６８】
周期信号発生部１４は、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位Ｕの整数倍の周期を有する３つの周期信号を制御部２１に出力する。３つの周期信号のうち２つは位相変更制御、例えば、発振停止制御が可能である。周期信号発生部１４は、制御部２１の指令を受けて、位相変更制御可能な２つの周期信号をそれぞれ独立に位相の変更、例えば、発振又は停止を行う。
【００６９】
位相変更制御可能な２つの周期信号は、その周期が異なり、少なくとも互いに他の整数倍ではない。特に、ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位Ｕを単位として、互いに素であることが好ましい。また、常時出力される周期信号と２つの発振停止制御可能な周期信号はそれぞれ、最小単位Ｕを単位として互いに素であることが好ましい。
【００７０】
制御部２１は、周期信号発生部１４の１つの周期信号を用いて、ディジタル入力値に対応するアナログ出力値を決定するパルス信号の起動時刻と停止時刻を演算する。そして、パルス信号の起動時刻にその変化点が一致するように、１つの位相変更制御可能な周期信号の位相を合わせる時刻を演算する。また、パルス信号の停止時刻にその変化点が一致するように、他の１つの位相変更制御可能な周期信号の位相を合わせる時刻を演算する。
【００７１】
制御部２１は、位相変更制御可能な２つの周期信号の変化点を契機として、パルス信号発生部１５に対して、起動時刻にセット信号Ｓを出力し、停止時刻にリセット信号Ｒを出力する。周期信号発生部１４と制御部２１をのぞく他の部分の構成は、実施の形態１と同様である。
【００７２】
以下、制御部２１において、最小単位Ｕの整数倍の周期を有する３つの周期信号を用いて、ディジタル入力値に対応するアナログ値を決定するパルス信号を生成する方法を説明する。
【００７３】
図６は、実施の形態２に係るパルス信号生成の例を示すタイムチャートである。サンプリングクロック発生部１２から、サンプリング周期Ｔでサンプリングクロックが供給される。ディジタル入力に対応するアナログ出力値を決定するパルス信号の幅をｚとする。ディジタル入力値に対応してアナログ出力値を決定するパルス信号の幅の最小単位をＵとして、タイムチャートの周期及び時間は最小単位Ｕを単位として測る。
【００７４】
クロック１は、周期信号発生部１４が発生する周期信号の１つである。クロック１の周期は、例えば、ｋ＝５Ｕである。クロック１は、例えば、図３Ａの発振回路１３Ａと同様の回路で生成される。クロック１は常時発振してよいので、図３Ａの発振回路の二段目の反転回路として機能する２入力ＮＡＮＤ回路Ｇ２ａの他方入力端をＶＤＤとする。
【００７５】
クロック２およびクロック３は、周期信号発生部１４が発生する発振停止制御可能な周期信号である。クロック２の周期は、例えば、ｍ＝３Ｕであり、クロック３の周期はｎ＝４Ｕである。クロック１、クロック２及びクロック３の周期は一定の比を保っている。クロック１とクロック２は異なる周期で、互いに他の整数倍ではないので、位相の差が変化する。また、クロック１とクロック３は異なる周期で、互いに他の整数倍ではなく、位相の差が変化する。
【００７６】
制御部２１は、サンプリングパルスを受信したときに、サンプリング周期Ｔとクロック１との比から、サンプリング周期Ｔの中央点Ｏまでのクロック１の周期の数と位相差を、最小単位Ｕを単位として演算する。つぎに、ディジタル入力に対応するアナログ出力値を決定するパルス信号の幅ｚを中央点Ｏで前後に按分して、パルス信号の開始点Ｘと終了点Ｙを最小単位Ｕを単位として演算する。パルス信号の幅ｚがＵを単位として奇数の場合は、中央点Ｏの前後のいずれかを１大きくする。図６は、ｚが奇数のときに開始点Ｘから中央点Ｏの長さを１大きくする場合を示す。
【００７７】
制御部２１は、開始点Ｘとクロック２の変化点を一致させた場合に、開始点Ｘとクロック１との位相差から、開始点Ｘより前でクロック１とクロック２の変化点が一致する（位相差が０の）点であるクロック２の起動点Ｃを演算する。また、終了点Ｙとクロック３の変化点を一致させた場合に、終了点Ｙとクロック１との位相差から、終了点Ｙより前でクロック１とクロック３の変化点が一致する（位相差が０の）点であるクロック３の起動点Ｄを演算する。
【００７８】
クロック１とクロック２が最小単位Ｕを単位として互いに素であり、クロック１とクロック３が最小単位Ｕを単位として互いに素であれば、起動点Ｃと起動点Ｄは必ず存在する。いずれかの組み合わせが互いに素でない場合は、起動点Ｃ又はＤが演算できない可能性がある。その場合は、開始点Ｘと終了点Ｙを前後にずらして、起動点Ｃ及びＤが共に見つかる位置とする。
【００７９】
従って、クロック１とクロック２、および、クロック１とクロック３は、最小単位Ｕを単位として互いに素であることが望ましい。その場合、クロック２とクロック３は周期が同じ、又は一方が他の整数倍であってもよい。
【００８０】
実施の形態２の場合も、クロック２とクロック３の位相差ｂとクロック３の周期ｎから、パルス信号の幅ｚは、クロック３の周期ｎをモジュロとして、剰余で表される。すなわち、クロック３の周期をｎ、ｎをモジュロとするｚの剰余をｂとすると、
ｚ＝ｙｎ＋ｂ
となっている。
【００８１】
制御部２１は、クロック１の変化点を契機として、クロック２の起動点Ｃでクロック２の発振を起動する。また、クロック１の変化点を契機として、クロック３の起動点Ｄでクロック３の発振を起動する。例えば、クロック３は、図３Ｂの発振回路１３Ｂと同様の回路で生成される。前述のとおり、発振回路の二段目の反転回路として機能する２入力ＮＡＮＤ回路Ｇ２ｂの他方入力端に発振制御信号が入力され、発振制御信号によって、発振を起動したり停止したりすることができる。
【００８２】
図７は、クロック２の発振回路の例である。クロック２の発振回路１３Ｃも、２入力ＮＡＮＤ回路Ｇ１ｃ、Ｇ２ｃおよびインバータＧ３ｃ〜Ｇ５ｃを備える。これらの２入力ＮＡＮＤ回路Ｇ１ｃ、Ｇ２ｃおよびインバータＧ３ｃ〜Ｇ５ｃもまた、リング状に直列接続された奇数段の複数の反転回路として機能する。発振回路１３Ｃの二段目の反転回路として機能する２入力ＮＡＮＤ回路Ｇ２ｃの他方入力端に発振制御信号が入力され、発振制御信号によって、発振を起動したり停止したりすることができる。発振回路１３Ｃも、クロック１及びクロック３と同一・同数の構成要素で構成し、発振回路におけるゲート遅延特性をそろえることが望ましい。
【００８３】
図７は、クロック１に対して、例えば、クロック２の周期の比を５：３とする場合を示す。初段の２入力ＮＡＮＤ回路Ｇ１ｃの両入力端に、最終段のパルス信号を与える代わりに、インバータＧ３ｃ（奇数段）のパルス信号が入力されている。
【００８４】
図８は、発振回路１３Ｃの動作を示すタイミングチャートである。図中、Ｇ１ｃ〜Ｇ５ｃと示されているのは、発振回路１３Ｃ内の各段の出力するパルス信号である。また、図中、Ｇ２ａと示されているのは、発振回路１３Ａ内の２入力ＮＡＮＤ回路Ｇ２ａの出力するパルス信号である。
【００８５】
発振回路１３Ｃの出力たるパルス信号Ｇ２ｃにおいては、そのＬｏｗ期間およびＨｉｇｈ期間がともに、発振回路１３Ｃの初段の２入力ＮＡＮＤ回路Ｇ１ｃに入力される信号を出力する、インバータＧ３ｃまでの段数たる３段分の遅延に相当する期間となっている。これにより、パルス信号Ｇ２ａの周期とＧ２ｃの周期との比は、（５＋５）：（３＋３）＝１０：６＝５：３となる。
【００８６】
図６に戻って、制御部２１は、パルス信号６の開始点Ｘに一致するクロック２の変化点Ａで、パルス信号６を起動する。パルス信号６を起動したのちは、クロック２を停止してもよい。そして、パルス信号６の終了点Ｙに一致するクロック３の変化点Ｂでパルス信号６を停止する。パルス信号６を停止したのちは、クロック３を停止してもよい。
【００８７】
変化点Ａと変化点Ｂとは、クロック２がクロック３より先行する位相差が剰余ｂに等しいときの、クロック２の変化点Ａでパルス信号を起動し、その後、ｙだけクロック２の周期をカウントしたところの変化点Ｂで、パルス信号を停止することに相当し、ｚ＝ｙｎ＋ｂの幅のパルス信号を生成できる。この場合のパルス信号６をタイムチャートの下の信号波形で示す。また、このときの計数値をカウンタに示す。
【００８８】
図６では、理解を容易にするために、クロック２とクロック３を発振停止制御するように表しているが、いずれも位相変更制御が可能であればよい。例えば、常時発振する周期信号を所定のタイミングでリセットして位相（変化点）を合わせる方法を用いてもよい。クロック２又はクロック３の発振をリセットするには、例えば、図７又は図３Ｂの発振制御信号をスイッチを介してＶＤＤに接続し、スイッチを所定の時間オフにするなどの方法が可能である。又は、発振回路のいずれかの素子を所定の時間停止させるなどの方法でもよい。
【００８９】
実施の形態２のＤ／Ａ変換装置１０でも、最小単位Ｕの整数倍の周期を有する３つの周期信号を用いて、対象となる全ての幅ｚのパルス信号６を生成することができる。実施の形態２のＤ／Ａ変換装置１０では、ディジタル入力値に対してアナログ値を決定するパルス信号６を、サンプリング周期Ｔの所定の位置、特に、サンプリング周期Ｔの中央に発生させることができる。
【００９０】
（実施の形態３）
図９は、実施の形態３に係るパルス信号生成の例を示すタイムチャートである。実施の形態３では、実施の形態２（図５）のブロック図で示されるＤ／Ａ変換装置１０と同様の構成を用いる。実施の形態３は、クロック２の変化点を用いてクロック３を起動する。
【００９１】
実施の形態３でも、制御部２１は、サンプリングパルスを受信したときに、ディジタル入力に対応するアナログ出力値を決定するパルス信号６の幅ｚを中央点Ｏで前後に按分して、パルス信号６の開始点Ｘと終了点Ｙを最小単位Ｕを単位として演算する。また、開始点Ｘとクロック２の変化点を一致させた場合に、開始点Ｘとクロック１との位相差から、開始点Ｘより前でクロック１とクロック２の変化点が一致する（位相差が０の）点であるクロック２の起動点Ｃを演算する。
【００９２】
つぎに、終了点Ｙとクロック３の変化点を一致させた場合に、終了点Ｙとクロック２との位相差から、終了点Ｙより前でクロック２とクロック３の変化点が一致する（位相差が０の）点であるクロック３の起動点Ｅを演算する。
【００９３】
クロック１の周期は、例えば、ｋ＝５Ｕである。クロック１は、例えば、図３Ａの発振回路１３Ａと同様の回路で生成される。クロック２およびクロック３は、周期信号発生部１４が発生する発振停止制御可能な周期信号である。クロック２の周期は、例えば、ｍ＝４Ｕであり、クロック３の周期はｎ＝５Ｕである。クロック１、クロック２及びクロック３の周期は一定の比を保っている。
【００９４】
クロック１とクロック２は異なる周期で、互いに他の整数倍ではないので、位相の差が変化する。クロック２とクロック３は異なる周期で、互いに他の整数倍ではなく、位相の差が変化する。特に、クロック２とクロック３の周期がＵを単位として、互いに素である場合、位相差はクロック２又はクロック３の周期未満の全ての整数値をとる。
【００９５】
クロック１とクロック２が最小単位Ｕを単位として互いに素であり、クロック２とクロック３が最小単位Ｕを単位として互いに素であれば、起動点Ｃと起動点Ｅは必ず存在する。クロック１とクロック２が互いに素でない場合は、起動点Ｃが演算できない可能性がある。その場合は、開始点Ｘと終了点Ｙを前後にずらして、起動点Ｃが見つかる位置とする。従って、クロック１とクロック２、および、クロック２とクロック３は、最小単位Ｕを単位として互いに素であることが望ましい。実施の形態３の場合は、クロック１とクロック３は周期が同じ、又は一方の周期が他方の整数倍であってもよい。図９は、クロック１とクロック３が同じ周期である場合を示す。
【００９６】
実施の形態３の場合も、クロック２とクロック３の位相差ｂとクロック３の周期ｎから、パルス信号６の幅ｚは、クロック３の周期ｎをモジュロとして、剰余で表される。すなわち、クロック３の周期をｎ、ｎをモジュロとするｚの剰余をｂとすると、
ｚ＝ｙｎ＋ｂ
となっている。
【００９７】
制御部２１は、クロック１の変化点を契機として、クロック２の起動点Ｃでクロック２の発振を起動する。また、クロック２を起動したのち、クロック２の変化点を契機として、クロック３の起動点Ｅでクロック３の発振を起動する。
【００９８】
制御部２１は、パルス信号６の開始点Ｘに一致するクロック２の変化点Ａで、パルス信号６を起動する。クロック３及びパルス信号６を起動したのちは、クロック２を停止してもよい。そして、パルス信号６の終了点Ｙに一致するクロック３の変化点Ｂでパルス信号６を停止する。パルス信号６を停止したのちは、クロック３を停止してもよい。
【００９９】
変化点Ａと変化点Ｂとは、クロック２がクロック３より先行する位相差が剰余ｂに等しいときの、クロック２の変化点Ａでパルス信号を起動し、その後、ｙだけクロック２の周期をカウントしたところの変化点Ｂで、パルス信号６を停止することに相当し、ｚ＝ｙｎ＋ｂの幅のパルス信号６を生成できる。この場合のパルス信号６をタイムチャートの下の信号波形で示す。また、このときの計数値をカウンタに示す。
【０１００】
図９では、理解を容易にするために、クロック２とクロック３を発振停止制御するように表しているが、実施の形態２と同様、いずれも位相変更制御が可能であればよい。例えば、常時発振する周期信号を所定のタイミングでリセットして位相（変化点）を合わせる方法を用いてもよい。
【０１０１】
実施の形態３のＤ／Ａ変換装置１０でも、最小単位Ｕの整数倍の周期を有する３つの周期信号を用いて、対象となる全ての幅ｚのパルス信号６を生成することができる。実施の形態３のＤ／Ａ変換装置１０では、ディジタル入力値に対してアナログ値を決定するパルス信号６を、サンプリング周期Ｔの所定の位置、特に、サンプリング周期Ｔの中央に発生させることができる。
【０１０２】
なお、各実施の形態で説明したＤ／Ａ変換装置１０の回路構成は一例であり、任意に変更及び修正が可能である。発振回路１３Ａ乃至１３Ｃ等の構成は、実施の形態で示したものがすべてではなく、これらに限定されるものではない。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態１に係るＤ／Ａ変換装置の構成を示すブロック図である。
【図２】実施の形態１に係るパルス信号生成の例を示すタイムチャートである。
【図３Ａ】発振回路の構成例を示す回路図である。
【図３Ｂ】発振回路の構成例を示す回路図である。
【図４】発振回路の動作の一例を示すタイミングチャートである。
【図５】本発明の実施の形態２に係るＤ／Ａ変換装置の構成を示すブロック図である。
【図６】実施の形態２に係るパルス信号生成の例を示すタイムチャートである。
【図７】発振回路の構成例を示す回路図である。
【図８】発振回路の動作の一例を示すタイミングチャートである。
【図９】実施の形態３に係るパルス信号生成の例を示すタイムチャートである。
【符号の説明】
【０１０４】
１、２、３    クロック（周期信号）
４、５、６    パルス信号
１０    Ｄ／Ａ変換装置
１１    入力端子
１２    サンプリングクロック発生部
１３Ａ、１３Ｂ、１３Ｃ  発振回路
１４    周期信号発生部
１５    パルス信号発生部
１９    出力端子
２０、２１    制御部
【図１】
2008301367.tif 000003
【図２】
2008301367.tif 000004
【図３Ａ】
2008301367.tif 000005
【図３Ｂ】
2008301367.tif 000006
【図４】
2008301367.tif 000007
【図５】
2008301367.tif 000008
【図６】
2008301367.tif 000009
【図７】
2008301367.tif 000010
【図８】
2008301367.tif 000011
【図９】
2008301367.tif 000012