(57)【要約】【課題】ＣＭＯＳ固体撮像装置において、フローティング・ディフージョン部の寄生容量を低減して変換効率の向上を図る。【解決手段】光電変換部５５とトランジスタ部で構成された複数の画素４２１が配列され、画素４２１内のフローティング・ディフージョン部５６下の半導体ウェル領域５３の不純物濃度が、フローティング・ディフージョン部５６より後段のトランジスタ部６２、６３下の半導体ウェル領域５４の不純物濃度より低濃度に設定されて成る。【選択図】図２
2008091788.tif 000002
【特許請求の範囲】
【請求項１】
光電変換部と画素トランジスタ部で構成された複数の画素が配列され、
前記画素内のフローティング・ディフージョン部下の半導体ウェル領域の不純物濃度が、前記フローティング・ディフージョン部より後段の画素トランジスタ部下の半導体ウェル領域の不純物濃度より低濃度に設定されて成る
ことを特徴とする固体撮像装置。
【請求項２】
前記光電変換部下の半導体ウェル領域と、前記フローティング・ディフージョン部下の半導体ウェル領域と、前記フローティング・ディフージョン部より後段の画素トランジスタ部下の半導体ウェル領域とが、それぞれ異なる不純物濃度で形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
一部の画素トランジスタ部が複数の画素で共有され、
フローティング・ディフージョン部が複数に分割されている場合に於いて、
前記分割されたフローティング・ディフージョン部下の半導体ウェル領域の不純物濃度が、前記フローティング・ディフージョン部より後段の画素トランジスタ部下の半導体ウェル領域の不純物濃度より低濃度に設定されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項４】
一部の画素トランジスタ部が複数の画素で共有され、
フローティング・ディフージョン部が複数に分割されている場合に於いて、
前記分割されたフローティング・ディフージョン部のうちの、所要のフローティング・ディフージョン部下の半導体ウェル領域の不純物濃度が、前記フローティング・ディフージョン部より後段の画素トランジスタ部下の半導体ウェル領域の不純物濃度より低く設定されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項５】
前記フローティング・ディフージョン部を構成する拡散領域と、前記画素トランジスタ部を構成する拡散領域は、同じ不純物濃度で同時に形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記フローティング・ディフージョン部を構成する拡散領域は、前記画素トランジスタ部を構成する拡散領域の不純物濃度より低濃度で形成されて成る
ことを特徴とする請求項１記載の固体撮像装置。
【請求項７】
第１導電型の半導体基板の単位画素セル、あるいは画素共有セルを形成すべきセル領域に、光電変換部形成領域の第１の第２導電型半導体ウェル領域と、フローティング・ディフージョン部形成領域の第２の第２導電型半導体ウェル領域と、画素トランジスタ形成領域の第３の第２導電型半導体ウェル領域とを形成する工程を有し、
前記第２の第２導電型半導体ウェル領域の不純物濃度を、前記第３の第２導電型半導体ウェル領域の不純物濃度より低濃度となるように形成し、
さらに前記第１の第２導電型半導体ウェル領域に光電変換部を形成する工程と、
前記第２の第２導電型半導体ウェル領域にフローティング・ディフージョン部となる第１導電型拡散領域を形成し、前記第３の第２導電型半導体ウェル領域に前記フローティング・ディフージョン部より後段の画素トランジスタの第１導電型拡散領域を形成する工程を有する
ことを特徴とする固体撮像装置の製造方法。
【請求項８】
前記セル領域の全面に、深部に濃度ピークを有する第１の第２導電型不純物をイオン注入する工程と、
前記セル領域の光電変換部形成領域を除いてフローティング・ディフージョン部形成領域及び該フローティング・ディフージョン部より後段の画素トランジスタ形成領域にわたり前記深部と表面側との中間部に濃度ピークを有する第２の第２導電型不純物をイオン注入する工程と、
前記セル領域の前記画素トランジスタ形成領域のみに、前記表面側に濃度ピークを有する第３の第２導電型不純物をイオン注入する工程を有して、
前記光電変換部形成領域に第１の第２導電型半導体ウェル領域を形成し、画素トランジスタ形成領域に第３の第２導電型半導体ウェル領域を形成し、前記フローティング・ディフージョン部形成領域に、第３の第２導電型半導体ウェル領域の不純物濃度より低不純物濃度の第２の第２導電型半導体ウェル領域を形成する
ことを特徴とする請求項７記載の固体撮像装置の製造方法。
【請求項９】
前記フローティング・ディフージョン部の第１導電型拡散領域と、前記画素トランジスタ部の第１導電型拡散領域を、同じ不純物濃度で同時に形成する
ことを特徴とする請求項７記載の固体撮像装置の製造方法。
【請求項１０】
前記フローティング・ディフージョン部の第１導電型拡散領域を、前記画素トランジスタ部の第１導電型拡散領域の不純物濃度より低濃度で形成する
ことを特徴とする請求項７記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置及びその製造方法に関し、特に画素が光電変換部と画素トランジスタ部で構成された、ＣＭＯＳイメージセンサ及びその製造方法に関する。
ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、又は部分的に使用して作製されたイメージセンサである。また、固体撮像装置の形態としては、ワンチップで構成されたもの、あるいは複数のチップから構成されたものであっても良い。
【背景技術】
【０００２】
固体撮像装置としては、ＣＭＯＳイメージセンサが知られている。図１８に、従来のＣＭＯＳイメージセンサの画素（いわゆる単位画素セル）の一例を示す等価回路、図１７にその概略断面構造を示す。図１８において、画素１は、光電変換部を構成する例えばフォトダイオード（ＰＤ）２と、このフォトダイオード２での光電変換により生成された複数の電荷を画素信号に変換し垂直信号線に読み出す複数のＭＯＳトランジスタによるいわゆる画素トランジスタを有して構成される。複数の画素トランジスタは、例えばｎチャネルＭＯＳトランジスタにより形成され、フォトダイオード２の電荷をフローティング・ディフージョン部ＦＤに転送する転送用トランジスタ３と、フローティング・ディフージョン部ＦＤの電位をリセットするリセット用トランジスタ４と、フォトダイオード２で生成された電荷を電圧変換して画素信号に変換する増幅用トランジスタ５で構成される。
【０００３】
フォトダイオード２のカソードは、転送用トランジスタ３を介して増幅用トランジスタ５のゲートに接続される。この増幅用トランジスタ５のゲートと電気的に繋がったノードをフローティング・ディフージョン部ＦＤと呼ぶ。このフローティング・ディフージョン部ＦＤは転送用トランジスタ３のドレイン領域で構成される。
【０００４】
転送用トランジスタ３は、フォトダイオード２のカソードとフローティング・ディフージョン部ＦＤとの間に接続され、そのゲートに転送用配線７を介して転送パルスφＴＲＧが印加される。リセット用トランジスタ４は、ドレインが画素電源線（Ｖｄｄ）９に接続され、ソースがフローティング・ディフージョン部ＦＤに接続され、ゲートにリセット用配線８を介してリセットパルスφＲＳＴが印加される。
【０００５】
増幅用トランジスタ５は、ゲートがフローティング・ディフージョン部ＦＤに接続され、ドレインが画素電源線９に接続され、ソースが垂直信号線１１に接続される。
【０００６】
この画素１では、フォトダイオード２の蓄積画素の読出しに先立ち、リセット用トランジスタ４をオンしてフローティング・ディフージョン部ＦＤを画素電源電圧にリセットし、リセット後のフローティング・ディフージョン部ＦＤの電位を垂直信号線１１に読み出す。次いで、転送用トランジスタ３をオンしてフォトダイオード２に蓄積された信号電荷をフローティング・ディフージョン部ＦＤに転送し、増幅用トランジスタ５で画素信号に変換して垂直信号線１１に読み出す。先のリセット電位と画素信号は、カラム処理回路のＣＤＳ処理回路にてＣＤＳ処理されてノイズ除去された後、画素信号として出力される。
【０００７】
画素１の半導体構造は、図１７に示すように、第１導電型、例えばｎ型の半導体基板２１に、第２導電型の例えばｐ型の第１の半導体ウェル領域２２を介して光電変換部であるフォトダイオード２が形成され、またｐ型の第２の半導体ウェル領域２３を介してフローティング・ディフージョン部ＦＤ及びその後段の画素トランジスタ４、５及び６が形成されて構成される。フォトダイオード２は、ｎ型拡散領域による電荷蓄積領域２４とその表面のｐ型拡散領域（ｐ型アキュミュレーション層）２５からなるＨＡＤセンサとして構成される。
【０００８】
転送用トランジスタ３は、フォトダイオード２とフローティング・ディフージョン部ＦＤとなるｎ型拡散領域２６間に、第１及び第２の半導体ウェル領域２２及び２３に跨がるように形成したゲート絶縁膜２７を介して転送用ゲート電極２８を形成して構成される。リセット用トランジスタ４は、ｎ型拡散領域（ＦＤ）２６とｎ型拡散領域２９間に、ゲート絶縁膜３２を介してリセット用ゲート電極３３を形成して構成される。増幅用トランジスタ５は、ｎ型拡散領域２９とｎ型拡散領域３０間にゲート絶縁膜３４を介して増幅用ゲート電極３５を形成して構成される。また、この図面では省略しているが、各画素トランジスタ３、４及び５のゲート電極には絶縁性の側壁（いわゆるサイドウォール）４２が形成されるが、サイドウォール形成前にｎ型低濃度領域を有したＬＤＤ（Lightly Doped Drain）構造を行っている場合もある。
【０００９】
ここで、光電変換部であるフォトダイオード２のｎ型拡散領域２４の不純物濃度は、フローティング・ディフージョン部FＤ、その他の画素トランジスタのｎ型拡散領域２９、３０の不純物濃度よりも低濃度である。
【００１０】
後述する寄生容量を低減する対策として、特許文献１、２など様々な固体撮像素子の製造方法が提案されている。
【特許文献１】特開２００４ー１６５４７９号公報
【特許文献１】特開２００５ー２６８８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述のＣＭＯＳイメージセンサにおいては、取り扱い信号電荷量の増大、電圧変換する際の変換効率の向上が求められている。ＣＭＯＳイメージセンサにおける変換効率は、後述するようにフローティング・ディフージョン部ＦＤとなるｎ型拡散領域での寄生容量が影響し、この寄生容量が大きくなると、変換効率が低減する。
【００１２】
特に、画素セル面積が微細化するに従って、光電変換部の受光面積を確保するために画素内の一部のトランジスタを複数の画素で共有する、いわゆる画素共有構造を採る場合がある。画素共有構造の場合には、フローティング・ディフージョン部ＦＤを分割することが多く、それぞれのフローティング・ディフージョン部ＦＤの拡散領域による寄生容量に加えて、分割したフローティング・ディフージョン部ＦＤを接続するメタル配線の配線容量が付き、画素共有しないものに比べて変換効率は低下する。
【００１３】
ところで、信号電荷となる電子数は、撮像部及び電荷蓄積部となるフローティング・ディフージョン部ＦＤの取扱い電荷量で決まる。この電子（信号電荷）を増幅用トランジスタのソースフォロア動作によって、垂直信号線へ電圧の変化として出力する。この場合、変換効率ηは後述の数１で表されるので、変換効率を向上させるためには、フローティング・ディフージョン部ＦＤの寄生容量を低減することが望ましい。
【００１４】
寄生容量を低減する対策としては、前記した特許文献１、２等、様々な固体撮像素子の製造方法が提案されている。
【００１５】
一方、画素セル内のトランジスタ部（増幅用トランジスタ、リセット用トランジスタ）のソース・ドレイン領域となるｎ型拡散領域には、定電圧電源やソースフォロア動作の為の定電流電源が接続されている。また、リセット用トランジスタでは、リセットのカットオフ特性を維持するために、リセットドレインのポテンシャルを深く形成する必要があるので、ある程度の不純物濃度の濃いチャネル部を形成しなくてはならない。また、画素トランジスタとしては、拡散領域−ウェル端の電界緩和、すなわちソース・ドレイン領域のｐｎ接合における電界緩和、応答速度維持のために、サイドウォール形成前にＬＤＤ形成のためのイオン注入を行っている場合もある。
【００１６】
しかし、フローティング・ディフージョン部ＦＤと画素内のＭＯＳトランジスタのソース・ドレイン領域を同時に形成すると、ＭＯＳトランジスタのｎ型拡散領域用の高不純物濃度のイオン注入と、ＬＤＤ用の低不純物濃度のイオン注入がフローティング・ディフージョン部ＦＤに入り、フローティング・ディフージョン部ＦＤの寄生容量が増大する。
【００１７】
また、近年、１／ｆノイズやｋＴＣノイズを低減するため、画素セル内のトランジスタとして、そのチャネルをゲート下に深く形成するデプレッション構造のＭＯＳトランジスタを用いる場合があり、それに対応したトランジスタの閾値形成も求められる。
【００１８】
本発明は、上述に点に鑑み、フローティング・ディフージョン部の寄生容量を低減して変換効率を向上させ、光電変換した電荷を効率良く電圧変換できるようにした固体撮像素子及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１９】
本発明に係る固体撮像装置は、光電変換部と画素トランジスタ部で構成された複数の画素が配列され、画素内のフローティング・ディフージョン部下の半導体ウェル領域の不純物濃度が、フローティング・ディフージョン部より後段の画素トランジスタ部下の半導体ウェル領域の不純物濃度より低濃度に設定されて成ることを特徴とする。
【００２０】
本発明の固体撮像装置では、フローティング・ディフージョン部下の半導体ウェル領域の不純物濃度が、後段の画素トランジスタ部下の半導体ウェル領域より低濃度であるので、フローティング・ディフージョン部での空乏層の伸びが大きくなり、フローティング・ディフージョン部での寄生容量が低減される。
【００２１】
本発明に係る固体撮像装置の製造方法は、第１導電型の半導体基板の単位画素セル、あるいは画素共有セルを形成すべきセル領域に、光電変換部形成領域の第１の第２導電型半導体ウェル領域と、フローティング・ディフージョン部形成領域の第２の第２導電型半導体ウェル領域と、画素トランジスタ形成領域の第３の第２導電型半導体ウェル領域とを形成する工程を有し、第２の第２導電型半導体ウェル領域の不純物濃度を、前記第３の第２導電型半導体ウェル領域の不純物濃度より低濃度となるように形成し、さらに第１の第２導電型半導体ウェル領域に光電変換部を形成する工程と、第２の第２導電型半導体ウェル領域にフローティング・ディフージョン部となる第１導電型拡散領域を形成し、第３の第２導電型半導体ウェル領域に前記フローティング・ディフージョン部より後段の画素トランジスタの第１導電型拡散領域を形成する工程を有することを特徴とする。
【００２２】
本発明の固体撮像装置の製造方法では、フローティング・ディフージョン部形成領域に、トランジスタ形成領域の第３の第２導電型半導体ウェル領域の不純物濃度より低濃度の第２の第２導電型半導体ウェル領域を形成し、この第２の第２導電型半導体ウェル領域にフローティング・ディフージョン部となる第１導電型拡散領域を形成することにより、フローティング・ディフージョン部での空乏層の伸びを大きくし、フローティング・ディフージョン部での寄生容量の低減を図ることができる。
【発明の効果】
【００２３】
本発明に係る固体撮像装置によれば、フローティング・ディフージョン部での空乏層の伸びが大きくなり寄生容量が低減するので、画素の変換効率を向上することができ、光電変換した電荷を効率良く電圧変換することができる。
本発明に係る固体撮像装置の製造方法によれば、フローティング・ディフージョン部での空乏層の伸びが大きく寄生容量が低減されて画素の変換効率を向上させることができる固体撮像装置を製造することができる。
【発明を実施するための最良の形態】
【００２４】
以下、図面を参照して本発明の実施の形態を説明する。
【００２５】
図１に、本発明に適用される固体撮像装置、すなわちＣＭＯＳ固体撮像装置（イメージセンサ）の一実施の形態の概略構成を示す。本実施の形態に係る固体撮像装置４１は、半導体基板例えばシリコン基板１００上に、複数の光電変換部を含む画素４２が規則的に２次元アレイ状に配列された撮像領域４３と、その周辺回路として主著区駆動回路４４と、カラム信号処理回路４５と、水平駆動回路４６と、出力回路４７と、制御回路４８等を有して構成される。
【００２６】
制御回路４８は、垂直同期信号、水平同期信号及びマスタクロックに基いて、垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６などの動作の規準となるクロック信号や制御信号などを生成し、垂直駆動回路４４、カラム信号処理回路４５及び水平駆動回路４６等に入力する。
【００２７】
垂直駆動回路４４は、例えばシフトレジスタによって構成され、撮像領域４３の各画素４２を行単位で順次垂直方向に選択走査し、垂直信号線４９を通して各画素の光電変換部（フォトダイオード）において受光量に応じて生成した信号電荷に基づく画素信号をカラム信号処理回路４５に供給する。
【００２８】
カラム信号処理回路４５は、画素４２の例えば列毎に配置されており、１行分の画素４２から出力される信号を画素列毎に黒規準信号（図示しないが、有効画素領域の周囲の形成される）からの信号によってノイズ除去、すなわち画素４２の固有パターンノイズを除去するためのＣＤＳや信号増幅等の信号処理を行う。カラム信号処理回路４５の出力段には、水平選択スイッチ（図示せず）が水平信号線５０との間に接続されて設けられる。
【００２９】
水平駆動回路４６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路４５の各々を順番に選択し、カラム信号処理回路４５の各々から画素信号を水平信号線５０に出力させる。
出力回路４７は、カラム信号処理回路４５の各々から水平信号線５０を通して順次に供給される信号に対し、信号処理を行って出力する。
【００３０】
画素４２の構成は、例えば前述の図１８の等価回路で示す３画素トランジスタ構造の画素を用いることができる。なお、選択用トランジスタを追加して、転送用トランジスタ、リセットトランジスタ、増幅用トランジスタ及び選択用トランジスタの４画素トランジスタ構造の画素を用いることもできる。その他の画素トランジスタ構成の画素を適用することもできる。
【００３１】
図２に、上述の固体撮像装置４１における撮像領域の第１実施の形態を示す。なお、図２では単位画素セルの部分を示す。本実施の形態における撮像領域、すなわち単位画素セル４２１は、第１導電型、例えばｎ型の半導体基板５１に、第２導電型である例えばｐ型の第１の半導体ウェル領域５２を介して光電変換部であるフォトダイオード（ＰＤ）５５を形成し、またｐ型の第２の半導体ウェル領域５３を介してフローティング・ディフージョン部ＦＤとなるｎ型拡散領域５６を形成し、さらにｐ型の第３の半導体ウェル領域５４を介してフローティング・ディフージョン部ＦＤの後段の画素トランジスタ６２、６３を形成して構成される。
【００３２】
フォトダイオード５５は、電荷蓄積領域となるｎ型拡散領域６６とその表面の暗電流抑制のためのｐ型拡散領域（ｐ型アキュミュレーション層）６７からなるＨＡＤセンサとして構成される。
【００３３】
転送トランジスタ６１は、フォトダイオード５５とフローティング・ディフージョン部ＦＤとなるｎ型拡散領域５６間に、第１及び第２のｐ型半導体ウェル領域５２及び５３に跨がるように形成したゲート絶縁膜７１を介して転送用ゲート電極７５を形成して構成される。リセット用トランジスタ６２は、ｎ型拡散領域（ＦＤ）５６とｎ型拡散領域５７間に、ゲート絶縁膜７２を介してリセット用ゲート電極６３を形成して構成される。増幅用トランジスタ６３は、ｎ型拡散領域５７とｎ型拡散領域５８間に、ゲート絶縁膜７３を介して増幅用ゲート電極７７を形成して構成される。
【００３４】
また、この図面では省略しているが、各画素トランジスタ６１、６２及び６３のゲート電極には絶縁性の側壁（いわゆるサイドウォール）８２が形成されるが、サイドウォール形成前にｎ型低濃度領域を有したＬＤＤ（Lightly Doped Drain）構造を行っている場合もある。
【００３５】
そして、本実施の形態においては、第１、第２及び第３のｐ型半導体ウェル領域５２、５３及び５４を互いの不純物濃度が異なるように作り分けし、フローティング・ディフージョン部ＦＤであるｎ型拡散領域５６が形成される第２のｐ型半導体ウェル領域５３の不純物濃度を、後段の各画素トランジスタのｎ型拡散領域５７及び５８が形成される第３のｐ型半導体ウェル領域５４の不純物濃度よりも低濃度にする。この場合、第２のｐ型半導体ウェル領域５３は、少なくともフローティング・ディフージョン部ＦＤであるｎ型拡散領域５６が形成される表面側領域の不純物濃度を、第３のｐ型半導体ウェル領域５４の各ｎ型拡散領域５７、５８、５９が形成される表面側領域の不純物濃度より低濃度となるように形成される。
【００３６】
フォトダイオード５５が形成される第１のｐ型半導体ウェル領域５２の不純物濃度は、第３のｐ型半導体ウェル領域５４の不純物濃度より低濃度とされる。
【００３７】
さらに、フローティング・ディフージョン部を構成する拡散領域５６と、前記画素トランジスタ部を構成する拡散領域５７、５８は、同じ不純物濃度で同時にイオン形成されても良いし、同時に形成を行わない場合は、フローティング・ディフージョン部の拡散領域５６の不純物濃度は、画素トランジスタ部の拡散領域５７，５８の不純物濃度より低濃度で形成される。
【００３８】
次に、図３〜図６を用いて上述の第１、第２及び第３の半導体ウェル領域５２、５３及び５４を作り分け工程を含む本実施の形態の固体撮像装置（特にその画素セル部）の製造方法について説明する。
先ず、図３Ａに示すように、第１導電型の半導体基板、例えばｎ型の半導体基板５１の画素セルを形成すべきセル領域の全面、すなわちフォトダイオード形成領域８５、フローティング・ディフージョン部（ＦＤ）形成領域８６及びフローティング・ディフージョン部より後段の画素トランジスタ形成領域８７の全面に、深部に濃度ピークを有するように第１のｐ型不純物をイオン注入して、第１のｐ型ウェル・イオン注入領域９１を形成する。このイオン注入時のｐ型不純物の濃度分布を図３Ｂに示す。
【００３９】
次に、図４Ａに示すように、ｎ型半導体基板５１のセル領域のフォトダイオード形成領域８５を除くフローティング・ディフージョン部（ＦＤ）形成領域８６及び後段のＭＯＳトランジスタ形成領域８７に、深部より浅く表面側より深い中間位置に濃度ピークを有する第２のｐ型不純物をイオン注入して第２のｐ型ウェル・イオン注入領域９２を形成する。第２のｐ型ウェル・イオン注入領域９２は、第１のｐ型ウェル・イオン注入領域９１に接して形成される。このイオン注入時のｐ型不純物の濃度分布を図４Ｂに示す。
この第２のｐ型ウェル・イオン注入領域９２を形成する際の、イオン注入マスク９５のマスクイメージを図７に示す。破線９７が１単位画素セルに対応する。網点部分９５ａがフォトダイオード形成領域８５に対応し、白抜き部分９５ｂがフローティング・ディフージョン部形成領域８６及び後段の画素トランジスタ形成領域８７に対応する。
【００４０】
次に、第５Ａに示すように、ｎ型半導体基板５１のセル領域の後段の画素トランジスタ形成領域８７のみに、表面側に濃度ピークを有する第３のｐ型不純物をイオン注入して第３のｐ型ウェル・イオン注入領域９３を形成する。第３のｐ型ウェル・イオン注入領域９３は、第２のｐ型ウェル・イオン注入領域９２に接して形成される。このイオン注入時の第３のｐ型不純物の濃度分布を図５Ｂに示す。
この第３のｐ型ウェル・イオン注入領域９３を形成する際の、イオン注入マスク９６のマスクイメージを図８に示す。網点部分９６ａがフォトダイオード形成領域８５に対応し、網点部分９６ｃがフローティング・ディフージョン部形成領域８６に対応し、白抜き部分９６ｂが後段のＭＯＳトランジスタ形成領域８７に対応する。
【００４１】
次に、図６に示すように、ｎ型半導体基板５１上にゲート絶縁膜を介してゲート電極を形成し、このゲート電極をマスクにＬＤＤ構造の低不純物濃度領域を形成し、サイドウォールを形成する。
【００４２】
その後、フォトダイオード形成領域８５にフォトダイオード５５をイオン注入により形成する。また、フローティング・ディフージョン部形成領域８６にフローティング・ディフージョン部ＦＤとなるｎ型拡散領域５６を、また後段の画素トランジスタ形成領域８７に各画素トランジスタのｎ型拡散領域５７及び５８を、イオン注入により同時に形成する。さらに、配線形成工程で各配線を形成する。このようにして、図２に示す画素４２１を形成した固体撮像装置を得る。
【００４３】
なお、比較のために、図１６を用いて従来の固体撮像装置、すなわちその画素の半導体ウェル領域の製造方法について説明する。従来は、図１６に示すように、ｎ型の半導体基板２１のセル領域の全面、すなわちフォトダイオード形成領域８５、フローティング・ディフージョン部（ＦＤ）形成領域８６及びフローティング・ディフージョン部より後段の画素トランジスタ形成領域８７の全面に、基板深部に濃度ピークを有する第１のｐ型不純物をイオン注入して、第１のｐ型ウェル・イオン注入領域９１を形成する。
【００４４】
次に、ｎ型半導体基板２１のフォトダイオード形成領域８５を除くフローティング・ディフージョン部（ＦＤ）形成領域８６及び後段の画素トランジスタ形成領域８７に、深部より浅く表面側より深い中間位置に濃度ピークを有する第２のｐ型不純物をイオン注入して第２のｐ型ウェル・イオン注入領域９２を形成する。
【００４５】
次に、同じように、ｎ型半導体基板２１のフォトダイオード形成領域８５を除くフローティング・ディフージョン部（ＦＤ）形成領域８６及び後段の画素トランジスタ形成領域８７に、表面側に濃度ピークを有する第３のｐ型不純物をイオン注入して第３のｐ型ウェル・イオン注入領域９３を形成する。
【００４６】
この第２のｐ型ウェル・イオン注入領域９２、及び第３のｐ型ウェル・イオン注入領域９３を形成する際の、イオン注入では図７のイオン注入マスク９５が用いられる。その後、ｎ型半導体基板２１上にゲート絶縁膜を介してゲート電極を形成し、このゲート電極をマスクにＬＤＤ構造の低不純物濃度領域を形成し、サイドウォールを形成する。また、フォトダイオード、各トランジスタのゲート部（ゲート絶縁膜、ゲート電極、サイドウォールなど）を形成し、このゲート部をマスクにｎ型拡散領域をイオン注入で形成し、さらに配線形成工程で各配線を形成する。
【００４７】
上述の第１実施の形態において、画素内のＭＯＳトランジスタのチャネルをゲート下に深く形成するディプレッション構造のＭＯＳトランジスタを構成する場合は、それに対応したＭＯＳトランジスタのチャネル閾値を調整するためのイオン注入が必要である。このときには、上記のようにｐ型半導体ウェル領域を形成した後、ＭＯＳトランジスタにチャネル閾値を決める位のエネルギーで不純物のイオン注入を行うが、フローティング・ディフージョン部ＦＤが形成されるｐ型半導体ウェル領域には閾値調整用のイオン注入を省略することが望ましい。
【００４８】
上述した第１実施の形態によれば、フローティング・ディフージョン部ＦＤが形成された第２のｐ型半導体ウェル領域５３、少なくともそのフローティング・ディフージョン部ＦＤが形成された表面側領域の不純物濃度を、後段のＭＯＳトランジスタが形成された第３のｐ型半導体ウェル領域５４の不純物濃度より低濃度にしている。フローティング・ディフージョン部ＦＤ下の第２のｐ型半導体ウェル領域５３が低不純物濃度にすることより、フローティング・ディフージョン部ＦＤでの第２のｐ型半導体ウェル領域５３側への空乏層の広がりが大きくなり、フローティング・ディフージョン部ＦＤの寄生容量が低減し、画素の変換効率を向上させることができる。これにより、光電変換した電荷を効率良く電圧変換することができる。
【００４９】
図９Ａ、Ｂに、フローティング・ディフージョン部ＦＤからｐ型半導体ウェル領域側に空乏層が伸びた場合のポテンシャル分布図を示す。図９Ａは本発明の場合で、フローティング・ディフージョン部ＦＤ下のｐ型半導体ウェル領域の不純物濃度を低濃度とした場合の空乏層ａの伸びを示す。図９Ｂの従来の不純物濃度のｐ型半導体ウェル領域でのフローティング・ディフージョン部ＦＤ下の空乏層ｂの伸びに比べて大きく延びているのが分かる。
【００５０】
図１０に、フローティング・ディフージョン部ＦＤの拡散容量（すなわち寄生容量）と電圧との関係を示す。曲線Ｉは本発明の場合、曲線ＩＩは従来の場合である。この図１０からも、本発明は拡散容量が低減しているのが分かる。図１１は、変換効率を比較フグラフであり、従来に比べて本発明の方が変換効率の向上が認められる。
【００５１】
次に、フローティング・ディフージョン部ＦＤ下のｐ型半導体ウェル領域の不純物濃度を低濃度にした場合の変換効率との関係について、デバイスの理論式を用いて説明する。変換効率ηは、数１で表される。
【００５２】
【数１】
2008091788.tif 000003
変換効率＝出力部の増幅率
ｑ  ：電子の電荷量
Ｇ  ：ソースフォロア回路全体の利得（≒０．６〜０．９）
ＣFD：フローティング・ディフージョン部ＦＤの容量
【００５３】
数１から、アンプソースフォロアの利得Ｇを上げる事、フローティング・ディフージョン部ＦＤの容量ＣFDを小さくする事で、変換効率ηは下がる。今、このＦＤ容量ＣFDに注目してみる。
ところで、順方向バイアス時は注入された少数キャリアもコンデンサに溜まった電荷として働く。この注入キャリアによる容量成分を拡散容量Ｃｄ、ｐｎ接合容量をＣｊとすると、ＦＤ容量ＣFDは、数２のような並列接続で表される。
【００５４】
【数２】
2008091788.tif 000004
【００５５】
拡散容量Ｃｄは、フローティング・ディフージョン部ＦＤの拡散領域濃度を薄くすると、小さくすることができる。以下、ｐｎ接合容量Ｃｊについて見る。
ところで、フローティング・ディフージョン部ＦＤ下の半導体ウェル領域の不純物濃度を薄くして空乏層を伸ばすと、ＦＤ容量ＣFDが小さくなることを以下に説明する。
片側階段接合の場合、フローティング・ディフージョン部ＦＤの拡散領域とｐ型半導体ウェル領域の間には、図１２Ａのようなｐｎ接合ｊの空乏層１０１が存在する。この場合、ｎ型拡散領域濃度をＮｄ、ｐ型半導体ウェル領域の濃度をＮａ、それぞれの空乏層の伸びをＷｄ（ｎ），Ｗｄ（ａ）とすると、数３の関係が成り立つ。
【００５６】
【数３】
2008091788.tif 000005
【００５７】
そこで、ｐ型半導体ウェル領域の濃度を薄くした場合、
【数４】
2008091788.tif 000006
となるので、空乏層は伸びる（図９Ａ参照）。
【００５８】
ところで電界分布についてみると、図１２Ｃの三角形の面積が内部電位となり、内部電位は保たれるので、最大電界強度Ｅｍａｘは、数５で示すように、Ｅ′ｍａｘと下がる。
【数５】
2008091788.tif 000007
【００５９】
ところで、空乏層容量Ｃｊは、Ｑ＝ＣＶより、
【数６】
2008091788.tif 000008
の関係が成り立つ。
【００６０】
また、ポアソン方程式より数７、数８の関係が成り立つ。
【数７】
2008091788.tif 000009
Ｋ  ：半導体の比誘電率
ε0 ：真空の誘電率
【数８】
2008091788.tif 000010
【００６１】
以上より数９が導かれる。
【数９】
2008091788.tif 000011
【００６２】
つまり、空乏層を伸ばすと、フローティング・ディフージョン部ＦＤの空乏層容量Ｃｊは減少する。よって、変換効率は下がる。また、数３から、フローティング・ディフージョン部ＦＤの拡散濃度とｐ型半導体ウェル領域の濃度を共に薄くした方が、変換効率を下げる効果は大きくなる。
【００６３】
次に、図１３〜図１５に、上述の固体撮像装置４１における撮像領域の第２実施の形態を示す。なお、図１３〜図１５では画素を構成する画素トランジスタの一部を複数の画素で共有した画素共有構造を有する構成である。
【００６４】
先ず、図１５を用いて、例えば４つの画素を共有した画素共有セルの等価回路について説明する。本例では、４つのフォトダイオードＰＤ１、ＰＤ２、ＰＤ３及びＰＤ４に対して、それぞれ対応する転送用トランジスタ１１１、１１２、１１３及び１１４のソースが接続される。この転送用トランジスタ１１１〜１１４のゲートには、それぞれ転送用配線１１６、１１７、１１８及び１１９を介して転送パルスφＴＲＧ１、φＴＲＧ２、φＴＲＧ３及びφＴＲＧ４が印加される。各転送用トランジスタ１１１〜１１４のドレインは、共通接続されて１つのリセット用トランジスタ１２１に接続されると共に、フローティング・ディフージョン部ＦＤを介して１つの増幅用トランジスタ１２２のゲートに接続される。リセット用トランジスタ１２１と増幅用トランジスタ１２２のドレインは画素電源線１２３に接続される。リセット用トランジスタ１２１のゲートにはリセット用配線１１２４を介してリセットパルスφＲＳＴが印加される。さらに、増幅用トランジスタ１２２のソースが１つの選択用トランジスタ１２５のドレインに接続される。選択用トランジスタ１２５のソースは垂直信号線４９に接続され、そのゲートには選択用配線１２６を介して選択パルスφＳＥＬが印加される。
【００６５】
そして、本実施の形態においては、図１３に示すように、フローティング・ディフージョン部ＦＤを複数、本例では破線で示す３つのフローティング・ディフージョン部ＦＤ１，ＦＤ２，ＦＤ３に分割して構成される。フローティング・ディフージョン部ＦＤ１は、リセット用トランジスタが形成されたトランジスタ占有領域１３０に形成される。１３２はリセットゲートである。フローティング・ディフージョン部ＦＤ２は、２つのフォトダイオードＰＤ１，ＰＤ２の信号電荷を蓄積するように２つの転送用トランジスタの共通のドレインとして形成される。１３３、１３４は転送ゲートである。フローティング・ディフージョン部ＦＤ３は、２つのフォトダイオードＰＤ３，ＰＤ４の信号電荷を蓄積するように２つの転送用トランジスタの共通のドレインとして形成される。１３５、１３６は転送ゲートである。トランジスタ占有域１３１には、増幅用トランジスタ、選択用トランジスタが形成される。フローティング・ディフージョン部ＦＤ１，ＦＤ２，ＦＤ３とトランジスタ占有領域１３１の増幅用トランジスタのゲートとは、配線１３８で接続される。
【００６６】
図１４は、図１３の画素共有セルの一部の断面構造を示す。図１４では、第１導電型、例えばｎ型の半導体基板１４１に、第２導電型であるｐ型の第１の半導体ウェル領域１４２を介して光電変換部であるフォトダイオードＰＤ１〜ＰＤ３、図では代表してフォトダイオードＰＤ１を形成し、またｐ型の第２の半導体ウェル領域１４３を介して複数に分割したフローティング・ディフージョン部ＦＤ、図では代表してフローティング・ディフージョン部ＦＤ１，ＦＤ２となるｎ型拡散領域１４５、１４６を形成し、さらにｐ型の第３の半導体ウェル領域１４４を介してフローティング・ディフージョン部ＦＤの後段のリセット用トランジスタ１２１、増幅用トランジスタ１２２、選択用トランジスタ１２５を形成して構成される。
【００６７】
転送用トランジスタ１１１〜１１４、図では代表して転送用トランジスタ１１１は、フォトダイオードＰＤ１とフローティング・ディフージョン部ＦＤ２となるｎ型拡散領域１４５間に、第１及び第２のｐ型半導体ウェル領域１４２及び１４３に跨がるように形成したゲート絶縁膜１５１を介して転送用ゲート電極１３３を形成して構成される。リセット用トランジスタ１２１は、フローティング・ディフージョンＦＤ１となるｎ型拡散領域１４６とｎ型拡散領域１４７間に、ゲート絶縁膜１５２を介してリセット用ゲート電極１３２を形成して構成される。増幅用トランジスタ１２２は、ｎ型拡散領域１４８とｎ型拡散領域１４９間に、ゲート絶縁膜１５３を介して増幅用ゲート電極１３７を形成して構成される。選択用トランジスタ１２５は、ｎ型拡散領域１４９とｎ型拡散領域１５０間に、ゲート絶縁膜１５４を介して選択用ゲート電極１３８を形成して構成される。フローティング・ディフージョンＦＤ２，ＦＤ１及び増幅用ゲート電極１３７は、配線１３９で接続される。また、拡散領域−ウェル端の電界緩和、すなわちソース・ドレイン領域のｐｎ接合における電界緩和、応答速度維持のために、サイドウォール形成前にＬＤＤ構造に形成されている場合もある。
【００６８】
そして、本実施の形態においては、第１、第２及び第３のｐ型半導体ウェル領域１４２、１４３及び１４４を互いの不純物濃度が異なるように作り分けし、フローティング・ディフージョン部ＦＤ１〜ＦＤ２であるｎ型拡散領域１４５、１４６が形成される第２のｐ型半導体ウェル領域１４３の不純物濃度を、後段の各トランジスタのｎ型拡散領域１４７〜１５０が形成される第３のｐ型半導体ウェル領域１４４の不純物濃度よりも低濃度にする。この場合、第２のｐ型半導体ウェル領域１４３は、少なくともフローティング・ディフージョン部ＦＤ１，ＦＤ２であるｎ型拡散領域１４５、１４６が形成される表面側領域の不純物濃度を、第３のｐ型半導体ウェル領域１４４の各ｎ型拡散領域１４７〜１５０が形成される表面側領域の不純物濃度より低濃度となるように形成される。
【００６９】
フォトダイオードＰＤ１が形成される第１のｐ型半導体ウェル領域１４２の不純物濃度は、第３のｐ型半導体ウェル領域１４４の不純物濃度より低濃度とされる。
【００７０】
フローティング・ディフージョン部ＦＤ１〜ＦＤ３、図では１４５、１４６を構成する拡散領域と、画素トランジスタ部を構成する拡散領域１４７〜１５０は、同じ不純物濃度で同時にイオン形成されても良いし、同時に形成を行わない場合は、フローティング・ディフージョン部の拡散領域の不純物濃度は、画素トランジスタ部の拡散領域の不純物濃度より低濃度で形成される。
【００７１】
第２実施の形態の固体撮像装置、特にその画素共有セルの製造は、前述の図３〜図６で説明したと同様に行うことができる。
【００７２】
第２実施の形態によれば、複数分割されたフローティング・ディフージョン部ＦＤ〔ＦＤ１〜ＦＤ３〕を有した画素セルにおいて、フローティング・ディフージョン部ＦＤ〔ＦＤ１〜ＦＤ３〕が形成された第２のｐ型半導体ウェル領域１４３、少なくともフローティング・ディフージョン部ＦＤが形成された表面側領域の不純物濃度を、後段の画素トランジスタが形成された第３のｐ型半導体ウェル領域１４４の不純物濃度より低濃度にしている。第２のｐ型半導体ウェル領域１４２を低不純物濃度にすることにより、フローティング・ディフージョン部ＦＤ１〜３での寄生容量が低減し、画素の変換効率を向上させることができる。これにより、光電変換した電荷を効率良く電圧変換することができる。
【００７３】
上例は、複数のフローティング・ディフージョン部ＦＤの全てが形成されるｐ型半導体ウェル領域の不純物濃度を低濃度にしたが、複数のフローティング・ディフージョン部ＦＤのうち、所要のフローティング・ディフージョン部下のｐ型半導体ウェル領域のみを低不純濃度として構成しても、寄生容量の低減により、画素の変換効率を向上することができ、光電変換した電荷を効率良く電圧変換することができる。
【００７４】
上例では、電荷として電子の方がホールより移動度が大きいため、半導体ウェル領域をｐ型で形成し、フォトダイオードやフローティング・ディフージョン部をｎ型で形成し、ｎＭＯＳトランジスタを用いた構成としたが、ホールを電荷として用いた構成とすることもできる。ホールの場合はｎ型半導体ウェル領域内にＭＯＳトランジスタとなるｐ型の拡散層（ソース・ドレイン領域）を形成する。
【図面の簡単な説明】
【００７５】
【図１】本発明に適用される固体撮像装置の実施の形態を示す概略構成図である。
【図２】本発明に係る固体撮像装置の画素部の第１実施の形態を示す断面図である。
【図３】Ａ，Ｂ  第１実施の形態に係る固体撮像装置の画素部の製造方法の実施の形態を示す製造工程図（その１）である。
【図４】Ａ，Ｂ  第１実施の形態に係る固体撮像装置の画素部の製造方法の実施の形態を示す製造工程図（その２）である。
【図５】Ａ，Ｂ  第１実施の形態に係る固体撮像装置の画素部の製造方法の実施の形態を示す製造工程図（その３）である。
【図６】Ａ  第１実施の形態に係る固体撮像装置の画素部の製造方法の実施の形態を示す製造工程図（その４）である。
【図７】図４のイオン注入工程で用いるイオン注入用マスクを示す平面図である。
【図８】図５のイオン注入工程で用いるイオン注入用マスクを示す平面図である。
【図９】Ａ，Ｂ  本発明と従来例を比較したフローティング・ディフージョン部での空乏層の広がり状態を示す電界分布図である。
【図１０】本発明と従来例とを比較したフローティング・ディフージョン部での電圧と拡散層容量の関係を示すグラフである。
【図１１】本発明と従来例を比較した変換効率を示すグラフである。
【図１２】Ａ，Ｂ及びＣ  本発明の説明に供するｐｎ接合の空乏層、空間電荷分布及び電界分布の説明図である。
【図１３】本発明に係る固体撮像装置の画素部の第２実施の形態を示す平面図である。
【図１４】第２実施の形態に係る画素共有セルの一部の断面図である。
【図１５】第２実施の形態に係る画素共有セルの等価回路図である。
【図１６】従来例の画素部の製造方法の説明に供する断面図である。
【図１７】従来の固体撮像装置の画素部の例を示す断面図である。
【図１８】３トランジスタ構造の画素セルの等価回路図である。
【符号の説明】
【００７６】
４１・・固体撮像装置、４２・・画素、４３・・撮像領域、４４・・垂直駆動回路、４５・・カラム信号処理回路、４６・・水平駆動回路、４７・・出力回路、４８・・制御回路、４９・・垂直信号線、４２１・・画素セル、５１・・半導体基板、５２、５３、５４・・半導体ウェル領域、５５・・光電変換部（フォトダイオード）、５６，１４５，１４６・・フローティング・ディフージョン部となる拡散領域、５７、５８・・トランジスタの拡散領域、６１，１１１・・転送用トランジスタ、６２，１２１・・リセット用トランジスタ、６３，１２２・・増幅用トランジスタ、９１・・第１のｐウェル・イオン注入領域、９２・・第２のｐウェル・イオン注入領域、９３・・第３のｐウェル・イオン注入領域、９５、９６・・イオン注入用マスク
【図１】
2008091788.tif 000012
【図２】
2008091788.tif 000013
【図３】
2008091788.tif 000014
【図４】
2008091788.tif 000015
【図５】
2008091788.tif 000016
【図６】
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【図７】
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【図８】
2008091788.tif 000019
【図９】
2008091788.tif 000020
【図１０】
2008091788.tif 000021
【図１１】
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【図１２】
2008091788.tif 000023
【図１３】
2008091788.tif 000024
【図１４】
2008091788.tif 000025
【図１５】
2008091788.tif 000026
【図１６】
2008091788.tif 000027
【図１７】
2008091788.tif 000028
【図１８】
2008091788.tif 000029