(57)【要約】【課題】遅延同期ループ回路を提供する。【解決手段】入力された外部クロック信号を精密遅延量ほど遅延させて第１内部クロック信号として出力する第１遅延ライン、及び第２クロック信号を粗い遅延量ほど遅延させて第２内部クロック信号として出力する第２遅延ラインを具備する遅延同期ループ回路であり、該第１遅延ライン及び第２遅延ラインは順次に配され、第２クロック信号は、第１内部クロック信号を利用して生成される。これにより、粗い遅延調節と精密調節とをそれぞれ異なる形態の遅延セルを利用することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループ回路が得られる。【選択図】図３
2008109663.tif 000002
【特許請求の範囲】
【請求項１】
入力された外部クロック信号を精密遅延量ほど遅延させて第１内部クロック信号として出力する第１遅延ラインと、
第２クロック信号を粗い遅延量ほど遅延させて第２内部クロック信号として出力する第２遅延ラインとを具備し、
前記第１遅延ライン及び第２遅延ラインは順次に配され、前記第２クロック信号は、前記第１内部クロック信号を利用して生成されることを特徴とする遅延同期ループ回路。
【請求項２】
前記第１遅延ラインの遅延セルは、
差動増幅器からなることを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項３】
前記第２遅延ラインの遅延セルは、
インバータからなることを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項４】
前記遅延同期ループ回路は、
前記外部クロック信号とフィードバックされた前記第２内部クロック信号との位相差を検出し、前記精密遅延量と前記粗い遅延量とを制御する位相検出部及び制御部をさらに具備することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項５】
前記第１遅延ラインは、
直列連結されたｎ個の遅延セルを具備する第１遅延部と、
前記検出された位相差情報と、位相検出部及び制御部の出力とに応答し、前記外部クロック信号または前記第１遅延部の遅延セルの出力信号のうち少なくとも一つ以上を選択し、前記選択された信号を利用して前記第１内部クロック信号を出力する位相混合器と
を具備することを特徴とする請求項４に記載の遅延同期ループ回路。
【請求項６】
前記第１遅延ラインの遅延セルの個数は、
２ないし５の値を有することを特徴とする請求項２に記載の遅延同期ループ回路。
【請求項７】
前記第１遅延ラインのｉ番目遅延セルは、
入力端の両端に（ｉ−１）番目遅延セルから出力される第（ｉ−１）精密遅延信号及びその反転信号を入力され、これを差動増幅して出力する第１差動増幅器と、
入力端の両端に前記第１差動増幅器の出力端の両端信号をそれぞれ入力され、これを差動増幅して出力端の両端に前記第ｉ精密遅延信号及びその反転信号を出力する第２差動増幅器とを具備し、
前記第１及び第２差動増幅器は、第１選択信号に応答して動作することを特徴とする請求項２に記載の遅延同期ループ回路。
【請求項８】
前記第２遅延ラインのｋ番目遅延セルは、
（ｋ−１）番目遅延セルの出力信号を入力される第１インバータと、
入力端は前記第１インバータの出力端と連結され、出力端に第ｋ粗い遅延信号を出力する第２インバータと
を具備することを特徴とする請求項３に記載の遅延同期ループ回路。
【請求項９】
前記第１選択信号は、
前記位相検出部及び制御部の位相比較結果によって、論理ハイまたは論理ローに選択入力されることを特徴とする請求項７に記載の遅延同期ループ回路。
【請求項１０】
前記第１及び第２インバータは、
第２選択信号に応答して動作することを特徴とする請求項８に記載の遅延同期ループ回路。
【請求項１１】
前記第２選択信号は、
前記位相検出部及び制御部の位相比較結果によって、論理ハイまたは論理ローに選択入力されることを特徴とする請求項１０に記載の遅延同期ループ回路。
【請求項１２】
前記ｉ番目遅延セルの第１差動増幅器は、
ドレインが高電源電圧に連結され、ゲートに前記第（ｉ−１）精密遅延信号を入力される第１ＭＯＳトランジスタと、
ドレインが前記高電源電圧に連結され、ゲートに前記第（ｉ−１）精密遅延信号の反転信号を入力される第１反転ＭＯＳトランジスタと、
ドレインが前記第１ＭＯＳトランジスタのソース端子と連結され、ゲートに前記第１選択信号を入力される第１選択トランジスタと、
ドレイン及びソースがそれぞれ前記第１選択トランジスタのソース及び接地電圧と連結され、ゲートに第１バイアス信号を入力される第１バイアストランジスタとを具備し、
前記ｉ番目遅延セルの第２差動増幅器は、
ドレインが前記高電源電圧に連結され、ゲートが前記第１ＭＯＳトランジスタのドレインと連結され、前記ドレインに前記第ｉ精密遅延信号を出力する第２ＭＯＳトランジスタと、
ドレインが前記高電源電圧に連結され、ゲートが前記第１反転ＭＯＳトランジスタのドレインと連結され、前記ドレインに前記第ｉ精密遅延信号の反転信号を出力する第２ＭＯＳトランジスタと、
ドレインが前記第１ＭＯＳトランジスタのソース端子と連結され、ゲートに前記第１選択信号を入力される第１選択トランジスタと、
ドレイン及びソースがそれぞれ前記第１選択トランジスタのソース及び前記接地電圧と連結され、ゲートに前記第１バイアス信号を入力される第１バイアストランジスタとを具備することを特徴とする請求項７に記載の遅延同期ループ回路。
【請求項１３】
前記第１バイアス信号は、
前記第１及び第２差動増幅器をバイアシングするために印加する信号であることを特徴とする請求項１２に記載の遅延同期ループ回路。
【請求項１４】
前記ｉ番目遅延セルの第１差動増幅器は、
前記第１ＭＯＳトランジスタのドレインと前記高電源電圧との間に連結される第１抵抗と、
前記第１反転ＭＯＳトランジスタのドレインと前記高電源電圧との間に連結される第２抵抗とをさらに具備し、
前記ｉ番目遅延セルの第２差動増幅器は、
前記第２ＭＯＳトランジスタのドレインと前記高電源電圧との間に連結される第３抵抗と、
前記第１反転ＭＯＳトランジスタのドレインと前記高電源電圧との間に連結される第４抵抗とをさらに具備することを特徴とする請求項１２に記載の遅延同期ループ回路。
【請求項１５】
前記ｋ番目第２遅延セルは、
入力端は（ｋ−１）番目第２遅延セルの第２インバータ出力端と連結され、出力端は前記ｋ番目第２遅延セルの第２インバータ入力端と連結される第１インバータと、
出力端に前記第ｋ粗い遅延信号を出力する第２インバータと、
一端及び他端がそれぞれ高電源電圧及び前記第１インバータの第１バイアス端子と連結され、ゲートに前記第２選択信号の反転信号を入力される第１反転選択トランジスタと、
一端及び他端がそれぞれ前記第１インバータの第２バイアス端子及び前記接地電圧と連結され、ゲートに前記第２選択信号を入力される第１選択トランジスタと、
一端及び他端がそれぞれ前記高電源電圧及び前記第２インバータの第１バイアス端子と連結され、ゲートに前記第２選択信号の反転信号を入力される第２反転選択トランジスタと、
一端及び他端がそれぞれ前記第２インバータの第２バイアス端子及び前記接地電圧と連結され、ゲートに前記第２選択信号を入力される第２選択トランジスタと
を具備することを特徴とする請求項１０に記載の遅延同期ループ回路。
【請求項１６】
前記位相混合器は、
マルチプレクサにより構成されることを特徴とする請求項５に記載の遅延同期ループ回路。
【請求項１７】
前記遅延同期ループ回路は、
前記第２遅延ラインの出力端と前記位相検出部及び制御部との間に配され、前記第２内部クロック信号が実際に利用される最終回路まで移動する過程で遅延が発生するとき、前記遅延を補償するレプリカ遅延部をさらに具備することを特徴とする請求項５に記載の遅延同期ループ回路。
【請求項１８】
前記遅延同期ループ回路は、
前記第１内部クロック信号のデューティサイクルを補正して第２クロック信号として出力するデューティサイクル補正部をさらに具備することを特徴とする請求項１に記載の遅延同期ループ回路。
【請求項１９】
前記デューティサイクル補正部は、
前記第２内部クロック信号に応答し、前記第１内部クロック信号のデューティサイクルを補正するための制御信号を出力する電荷ポンプと、
前記制御信号に応答し、前記第１内部クロック信号のデューティサイクルを補正して出力する増幅部と、
メモリ装置のパワーダウンモードに対応し、前記第２内部クロック信号のデューティサイクル情報をデジタル信号に変換して保存するデジタル−アナログコンバータと
を具備することを特徴とする請求項１８に記載の遅延同期ループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延同期ループ回路に係り、特に電力消耗を減らしつつ高速で動作できる遅延同期ループに関する。
【背景技術】
【０００２】
図１は、従来の遅延同期ループ回路に係るブロック図である。
【０００３】
図１を参照すれば、従来の遅延同期ループ回路１００は、遅延ライン１０１、デューティサイクル補正部１２０、位相検出部及び制御部１３０、及びレプリカ遅延部１３５を具備する。
【０００４】
遅延同期ループ（ＤＬＬ：Delay Locked Loop）回路１００は、半導体メモリ装置において、入出力される内部クロック信号を外部クロック信号に同期化されるように、位相を調節する回路である。遅延同期ループ（ＤＬＬ）は、遅延ラインを利用して入出力信号を外部クロック信号に合わせて遅延させることによって、入出力信号の同期を調節する。
【０００５】
位相検出部及び制御部（Phase Detector and Control circuit）１３０は、外部クロック信号Ｅｘｔ＿ＣＬＫと補正クロック信号ＣＣＬＫとの位相を比較し、外部クロック信号Ｅｘｔ＿ＣＬＫを基準としてその位相差を検出する。そして、検出された位相差についての情報を位相混合器１０５に出力し、位相混合器１０５で、前記検出された位相差ほど外部クロック信号Ｅｘｔ＿ＣＬＫの遅延がなされる。
【０００６】
遅延ライン（Delay Line）１０１は、位相検出部及び制御部１３０の出力に応答し、外部クロック信号Ｅｘｔ＿ＣＬＫを一定時間遅延させて内部クロック信号Ｉｎｔ＿ＣＬＫを発生させる。ここで、遅延ライン１０１は、遅延部（Delay Circuit）１１０及び位相混合器（Phase mixer）１０５を具備する。
【０００７】
遅延部１１０は、多数個の遅延セル（Delay Cell）（１１４，１１６，１１８）を具備し、入力された外部クロック信号Ｅｘｔ＿ＣＬＫを一定時間間隔で遅延させた多数個のクロック信号Ｄ＿０ないしＤ＿ｎを発生させる。入力された外部クロック信号Ｅｘｔ＿ＣＬＫは、１つの遅延セル（例えば、１１２）を経れば、ｔ１ほど遅延されて出力される。遅延部１１０は、遅延セルの前端にバッファ１１２をさらに具備できる。従って、遅延されていない本来の外部クロック信号Ｅｘｔ＿ＣＬＫが第１遅延信号Ｄ＿０に、本来の外部クロック信号Ｅｘｔ＿ＣＬＫに比べてｔ１ほど遅延された信号が第２遅延信号Ｄ＿１として出力される。そして、ｎ個の遅延セルが備わるとき、本来の外部クロック信号Ｅｘｔ＿ＣＬＫに比べてｔ１ｘｎほど遅延された信号が第ｎ遅延信号Ｄ＿ｎとして出力される。
【０００８】
位相混合器１０５は、遅延部１１０から出力される多数個の遅延信号Ｄ＿０ないしＤ＿ｎを伝送される。そして、多数個の遅延信号Ｄ＿０ないしＤ＿ｎのうちいずれか一つのＤ＿ｉを選択して内部クロック信号Ｉｎｔ＿ＣＬＫとして出力する。ここで、位相混合器１０５は、マルチプレクサでもって構成されうる。
【０００９】
デューティサイクル補正部（ＤＣＣ：Duty Cycle Correction circuit）１２０は、入力される内部クロック信号Ｉｎｔ＿ＣＬＫにそれぞれ存在するデューティサイクルエラーを除去して補正する。そして、正常デューティサイクル（一般的に、デューティ比が５０％：５０％の信号）を維持する補正クロック信号ＣＣＬＫを出力する。ここで、デューティサイクル補正部１２０は、増幅部１２２、電荷ポンプ１２４、及びデジタル−アナログコンバータ（ＤＡＣ）１２６を具備する。
【００１０】
増幅部１２２は、電荷ポンプ１２４から出力される制御信号ＶＣに応答し、入力される内部クロック信号Ｉｎｔ＿ＣＬＫのデューティサイクルを調節する。
【００１１】
電荷ポンプ１２４は、レプリカ遅延部１３５を介して入力される補正されたクロック信号ＣＣＬＫに応答し、制御信号ＶＣの電圧を調節する。
【００１２】
ＤＡＣ １２６は、メモリ装置（例えば、ＤＲＡＭ（Dynamic Random Access Memory））のパワーダウンモードにおいて、デューティサイクルの情報が消されることを防止するために備わる。ＤＲＡＭのパワーダウンモードでは、デューティサイクル補正部１２０への電源供給が中断される。電源供給が中断されれば、メモリセルのセルフリフレッシュ動作が中断する。メモリセルに保存された情報が、キャパシタの放電によって消えてしまうことがある。従って、ＤＡＣ １２６はデューティサイクル情報が消されることを防止するために、電圧形態で記憶されるデューティサイクル情報を、デジタル信号に変更して保存する。すなわち、デューティサイクル情報を記憶するために、デューティサイクル情報をラッチするのである。
【００１３】
レプリカ遅延部１３５は、出力された補正クロック信号ＣＣＬＫが第１ノードＮ１から実際に利用される最終回路までの経路Ｐａｔｈ１で発生する信号の遅延を補償するための部分である。入出力信号を同期するために、遅延同期ループ１００で調節された内部クロック信号ＣＣＬＫは、実際に利用される回路まで移動しつつ、再び遅延される。従って、図示された第１経路Ｐａｔｈ１で発生した遅延を補償するために、レプリカ遅延部１３５を具備するのである。遅延補正クロック信号ＣＣＬＫ＿Ｄは、最終回路に伝達されるクロック信号ＣＬＫ＿ｏｕｔと同じ位相を有する。レプリカ遅延部１３５は、第１経路Ｐａｔｈ１が有する遅延量と同じ遅延量を発生させる遅延セル（図示せず）を具備するのである。
【００１４】
従来の遅延同期ループ１００の動作を見れば、まず外部クロック信号Ｅｘｔ＿ＣＬＫは、位相検出部及び制御部１３０に伝送される。位相検出部及び制御部１３０は、外部クロック信号Ｅｘｔ＿ＣＬＫとフィードバックされた遅延補正クロック信号ＣＣＬＫ＿Ｄとの位相を比較し、その差を検出する。検出された位相差に関する情報は、遅延ライン１０１内に備わった位相混合器１０５に伝送される。そして、遅延ライン１０１は、伝送された位相差情報によって、粗い遅延量調節（coarse lock）を行う。粗い遅延量（第１遅延量）調節を介して、内部クロック信号Ｉｎｔ＿ＣＬＫを外部クロック信号Ｅｘｔ＿ＣＬＫに近接させる。
【００１５】
粗い遅延量調節がなされたクロック信号Ｉｎｔ＿ＣＬＫは、デューティサイクル補正部１２０を通過しつつデューティサイクルが補正されて補正クロック信号ＣＣＬＫとして出力される。補正クロック信号ＣＣＬＫは、レプリカ遅延部１３５を通過しつつ第１経路Ｐａｔｈ１遅延量ほど遅延される。位相検出部及び制御部１３０は、遅延された補正クロック信号ＣＣＬＫ＿Ｄを本来の外部クロック信号Ｅｘｔ＿ＣＬＫと比較し、精密遅延量（第２遅延量）を検出する。検出された精密遅延量（第２遅延量）の情報は、位相混合器１０５に伝送される。位相混合器１０５は、検出された精密遅延量（第２遅延量）ほどさらに外部クロック信号Ｅｘｔ＿ＣＬＫを精密に遅延させ、精密調整された内部クロック信号Ｉｎｔ＿ＣＬＫを出力する。
【００１６】
このように精密調整された内部クロック信号Ｉｎｔ＿ＣＬＫは、レプリカ遅延部１３５で遅延されて位相検出部及び制御部１３０にフィードバックされる。位相検出部及び制御部１３０は、精密調整されて遅延された内部クロック信号を外部クロック信号と比較する。精密調整された内部クロック信号が外部クロック信号と一致すれば、遅延ライン１０１では、それ以上遅延を行わない。
【００１７】
図２は、図１の遅延セルを示す図面である。
【００１８】
図２を参照すれば、従来の遅延セル１１４，１１６，１１８は、多数個のインバータ２０１から構成される。２つずつあるいは偶数個ずつ直列連結されたインバータチェーンを通過しつつ、本来の信号が遅延されて出力されるのである。図示されたインバータチェーン状の遅延セルは、他種の遅延セル（例えば、差動増幅器タイプ）よりパワー消耗が小さいという長所がある。ここで、従来の遅延セル１１４は、他形態の遅延セルでもって備わることもある。従来の遅延セルには、図示されたインバータチェーンを利用した遅延セル、または差動増幅器（Differential Amplifier）を利用した遅延セル（図示せず）が多用されている。
【００１９】
ここで、従来の遅延同期ループ（ＤＬＬ）は、同じ遅延セル１１４，１１６，１１８を利用して粗い遅延調節及び精密遅延調節（fine lock）を行っていた。
【００２０】
しかし、図２に図示された従来の遅延セルは、それぞれの遅延セル１１４，１１６，１１８から出力されるｎ個の遅延信号Ｄ＿１ないしＤ＿ｎが、いずれも位相混合器１０５に入力される。ここで、ｎ値は、厳密には信号の最大遅延量によって決まるものであるが、大きな数である。信号の入出力連結関係が多ければ多いほど、信号のローディングが大きくなってしまう。
【００２１】
従って、図２に図示された従来の遅延同期ループ回路（インバータタイプの遅延セルを利用）は、パワー消耗は小さいが、ローディングが大きくなるという問題がある。そして、位相混合器１０５で行う信号のミキシング（mixing）特性が落ち、遅延信号Ｄ＿ｉのジッタ（jitter）が増加してしまうという問題がある。また、インバータタイプの遅延セルは、ＰＶＴ変数（Power、Voltage、Temperature変化に対する信号の特性変化）に対して影響を大きく受けるという問題がある。
【００２２】
一般的に、ＤＲＡＭが高速で動作するほどジッタは大きくなる。しかし、高速で動作するＤＲＡＭは、正確なデータを伝送するために、小さなジッタ値を有する必要がある。従って、ジッタサイズを小さくせねばならない。
【００２３】
差動増幅器を利用した遅延セル（図示せず）は、差動増幅器を直列連結して構成したものであり、ジッタに対する特性にすぐれ、ＰＶＴ変数発生に対して強靭（robust）であるという特性を有する。従って、前述のインバータを利用する遅延セルが有する遅延ジッタ発生問題及びＰＶＴ変数発生問題を解決するために、差動増幅器形態の遅延セルを利用できる。
【００２４】
しかし、差動増幅器形態の遅延セルは、パワー消耗が大きいという短所がある。また、入出力信号の連結関係の複雑性によって、信号のローディングが増加してしまう。従って、半導体装置（例えば、ＤＲＡＭ）の高速動作が制限を受けるようになるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
本発明が解決しようとする技術的課題は、精密遅延動作を行う第１遅延ラインを粗い遅延動作を行う第２遅延ラインの前端に配し、それぞれ異なる形態の遅延セルを利用して粗い遅延調節と精密調節とを可能とすることによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する遅延同期ループを提供するところにある。
【課題を解決するための手段】
【００２６】
前記技術的課題を達成するための本発明の実施形態による遅延同期ループ回路は、第１遅延ライン、及び第２遅延ラインを具備する。
【００２７】
第１遅延ラインは、入力された外部クロック信号を精密遅延量ほど遅延させて第１内部クロック信号として出力する。
【００２８】
第２遅延ラインは、第２クロック信号を粗い遅延量ほど遅延させて第２内部クロック信号として出力する。
【００２９】
前記第１遅延ライン及び第２遅延ラインは順次に配され、前記第２クロック信号は、前記第１内部クロック信号を利用して生成される。
【００３０】
望ましくは、第１遅延ラインの遅延セルは、差動増幅器からなる。
【００３１】
望ましくは、第２遅延ラインの遅延セルは、インバータからなる。
【００３２】
望ましくは、遅延同期ループ回路は、前記外部クロック信号とフィードバックされた前記第２内部クロック信号との位相差を検出し、前記精密遅延量と前記粗い遅延量とを制御する位相検出部及び制御部をさらに具備する。
【００３３】
望ましくは、第１遅延ラインは、直列連結されたｎ個の遅延セルを具備する第１遅延部、及び前記検出された位相差情報と、位相検出部及び制御部の出力とに応答し、前記外部クロック信号または前記第１遅延部の遅延セルの出力信号のうち少なくとも一つ以上を選択し、前記選択された信号を利用して前記第１内部クロック信号を出力する位相混合器とを具備する。
【００３４】
望ましくは、第１遅延ラインの遅延セルの個数は、２ないし５の値を有する。
【発明の効果】
【００３５】
本発明による遅延同期ループ回路は、それぞれ異なる形態の遅延セルを利用して粗い遅延調節と精密調節とを実行することによって、パワー消耗が少なく、かつジッタ発生及びＰＶＴ変数に強靭な特性を有する。
【発明を実施するための最良の形態】
【００３６】
本発明、並びに本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００３７】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００３８】
図３は、本発明による遅延同期ループ回路を示す図面である。
【００３９】
図３を参照すれば、本発明による遅延同期ループ回路３００は、第１遅延ライン３０１、デューティサイクル補正部３２０、第２遅延ライン３３０、位相検出部及び制御部３４０、及びレプリカ遅延部３５０を具備する。
【００４０】
デューティサイクル補正部３２０及びレプリカ遅延部３５０は、図１で説明したところと同一なので、これについての詳細な説明は省略する。
【００４１】
位相検出部及び制御部３４０は、外部クロック信号Ｅｘｔ＿ＣＬＫとフィードバックされて入力された第２内部クロック信号Ｉｎｔ＿ＣＬＫ２との位相を比較し、その差を検出する。そして、位相差検出結果によって、論理ハイまたは論理ローの遅延制御信号ＤＣＯＮを出力する。例えば、ユーザは、位相が一致せずに遅延調節せねばならない場合、論理ハイの遅延制御信号ＤＣＯＮが出力されるように設定できる。ここで、位相検出部及び制御部３４０は、位相差信号ＤＬｉを位相混合器３０５に伝送する。位相差信号ＤＬｉは、位相差に関する情報を有する信号である。
【００４２】
第１遅延ライン３０１は、第１遅延部３１０及び位相混合器３０５を具備する。第１遅延ライン３０１は、位相検出部及び制御部３４０の出力信号に応答し、外部クロック信号Ｅｘｔ＿ＣＬＫを一定時間遅延させて出力する。ここで、遅延量は、精密調節による遅延量になる。
【００４３】
第１遅延部３１０は、直列連結された多数個の第１遅延セル３１４，３１６，３１８を具備する。ここで、第１遅延部３１０は、第１遅延セル３１４，３１６，３１８の前端にバッファ３１２をさらに具備できる。遅延される前の外部クロック信号Ｅｘｔ＿ＣＬＫを第０精密遅延信号Ｄ＿０として、第ｎ番目に配列された第１遅延セル３１４から出力される信号を第ｉ精密遅延信号Ｄ＿ｉとする。
【００４４】
第１遅延セル３１４，３１６，３１８の一つを通過するごとに、第ｉ精密制御信号Ｄ＿ｉは、一定時間ｔ１だけずつ遅延されて出力される。従って、ｎ個の遅延セルが備わるとき、外部クロック信号Ｅｘｔ＿ＣＬＫに比べてｔ１ｘｎほど遅延された信号が第ｎ精密遅延信号Ｄ＿ｎとして出力されるのである。
【００４５】
ここで、第１遅延部３１０は、遅延量を精密に調節するために利用される。精密な調節のためには、少数の遅延セルが備わればよい。精密調節のための遅延量は、小さな値を有するためである。従って、第１遅延部３１０は、後述の第２遅延部３３０に比べて少数のセルを具備する。望ましくは、第１遅延部３１０に備わる第１遅延セルの個数は、２つ、３つとなる。
【００４６】
位相混合器３０５は、第１遅延部３１０から出力される多数個の精密遅延信号Ｄ＿ｉのうち少なくとも一つを選択し、それを混合して発生した信号を出力する。ここで、位相混合器３０５の出力信号を第１内部クロック信号Ｉｎｔ＿ＣＬＫとする。
【００４７】
例えば、フィードバックされて位相検出部及び制御部３４０に入力された第２内部クロック信号Ｉｎｔ＿ＣＬＫ２が外部クロック信号Ｅｘｔ＿ＣＬＫを基準にｔ１時間ほど位相が先立つならば、位相混合器３０５は、第１精密制御信号Ｄ＿１を選択して出力する。そして、フィードバックされた第２内部クロック信号Ｉｎｔ＿ＣＬＫ２と外部クロック信号Ｅｘｔ＿ＣＬＫとの位相差がｔ１の倍数単位ではないならば、位相混合器３０５は、多数個の精密遅延信号Ｄ＿ｉをミキシング信号処理して出力する。ここで、第１遅延セル３１４の具体的な構成及び動作は、以下の図４で説明する。
【００４８】
デューティサイクル補正部３２０は、第１内部クロック信号Ｉｎｔ＿ＣＬＫのデューティサイクルを補正して第２クロック信号ＩＮ２として出力する。
【００４９】
第２遅延ライン３３０は、多数個の第２遅延セル３３２，３３４，３３６を具備する。第２遅延ライン３３０は、第２クロック信号ＩＮ２を入力され、粗い遅延量調節によって前記入力信号を遅延させ、第２内部クロック信号Ｉｎｔ＿ＣＬＫ２として出力する。粗い遅延量調節のためには、別途の位相混合器が備わらなくともよい。精密な調節でないので、遅延信号のミキシング処理が不要であり、遅延量は、位相検出部及び制御部３４０の制御によって入力される第２選択信号ＳＥＬ２（図５）に応答して調節できるからである。
【００５０】
第２遅延ライン３３０がｎ個の第２遅延セル３３２，３３４，３３６を具備するならば、第ｉ番目に配列される第２遅延セルは、第（ｉ−１）粗い遅延信号ＤＣＯ＿（ｉ−１）を入力され、これを遅延させて第ｉ粗い遅延信号（ＤＣＯ＿ｉ）を出力する。例えば、最初に配列された第２遅延セル３３２は、第２クロック信号ＩＮ２を入力されて第１粗い遅延信号ＤＣＯ＿１を出力し、第ｎ番目に配列された第２遅延セル３３６は第（ｎ−１）粗い遅延信号ＤＣＯ＿（ｎ−１）を入力されて第ｎ粗い遅延信号ＤＣＯ＿ｎを出力するのである。ここで、第２遅延セル３３２，３３４，３３６の具体的な構成及び動作は、以下の図５で説明する。
【００５１】
回路の動作を見れば、まず位相検出部及び制御部３４０は、外部クロック信号Ｅｘｔ＿ＣＬＫとフィードバックされて入力された第２内部クロック信号Ｉｎｔ＿ＣＬＫ２との位相を比較し、その差を検出する。位相差が存在すれば、遅延同期ループ回路３００の動作が始まる。位相差が存在すれば、位相検出部及び制御部３４０は、前記位相差の情報を有した位相差信号ＤＬｉを位相混合器３０５に伝送する。
【００５２】
第１遅延ライン３０１は、外部クロック信号Ｅｘｔ＿ＣＬＫを入力され、外部クロック信号Ｅｘｔ＿ＣＬＫを位相差信号ＤＬｉと関係のない値を有する一定遅延量（constant delay）ほど遅延させる。すなわち、精密遅延調節が行われないのである。ここで、一定遅延量は、ユーザの設定によって変わりうる値であり、０値を有するようにして、外部クロック信号Ｅｘｔ＿ＣＬＫが遅延されずに出力されるようにすることも可能である。第２遅延ライン３３０で粗い遅延調節を行う前に、精密遅延調節を行わないようにするために、まず第１遅延ライン３０１は、遅延されていないか、あるいは一定遅延量ほど遅延された信号を生成し、第１内部クロック信号Ｉｎｔ＿ＣＬＫ１を出力する。
【００５３】
そして、デューティサイクル補正部３２０で第１内部クロック信号Ｉｎｔ＿ＣＬＫ１のデューティサイクルを補正し、第２クロック信号ＩＮ２を出力する。それにより第２遅延ライン３３０は、位相検出部及び制御部３４０から伝送された位相差信号ＤＬｉ（図３では図示されていないが、当業者において位相差信号ＤＬｉは、第２遅延ライン３３０に直接に伝送されるか、または第１遅延ライン３０１及びデューティサイクル補正部３２０を介して伝送されるということは自明である）に基づいて、粗い遅延調節を行う。
【００５４】
粗い遅延調節が行われて出力された第２内部クロック信号Ｉｎｔ＿ＣＬＫ２は、レプリカ遅延部３５０を経て位相検出部及び制御部３４０にフィードバックされて入力される。それにより、位相検出部及び制御部３４０は、さらに精密な遅延量を算出して位相差信号ＤＬｉを位相混合器３０５に伝送する。それにより、第１遅延ライン３０１は、さらに外部クロック信号Ｅｘｔ＿ＣＬＫの精密遅延調節を行うこととなる。
【００５５】
図４は、図３の第１遅延ラインの第１遅延セルを示す図面である。
【００５６】
図４は、第１遅延ライン３０１の第１遅延セル３１４，３１６，３１８のうち最初に配列された第１遅延セル３１４を例にして図示している。従って、最初に配列された第１遅延セル３１４を例にして、第１遅延セルの動作及び構成について説明する。
【００５７】
図４を参照すれば、第１遅延セル３１４は、第１及び第２差動増幅器４１０，４３０を具備する。第１差動増幅器４１０は、第１抵抗対４１１，４１３、第１ＭＯＳトランジスタ対Ｍ１＿１，Ｍ１＿２、第１選択ＭＯＳトランジスタＭ＿Ｓ１ ４１９、及び第１バイアストランジスタＭ＿ＢＩＡＳ１ ４２１を具備する。第２差動増幅器４３０は、第２ＭＯＳトランジスタ対Ｍ２＿１，Ｍ２＿２、第２選択トランジスタＭ＿Ｓ２ ４３９、及び第２バイアストランジスタＭ＿ＢＩＡＳ２ ４４１を具備する。
【００５８】
まず、第１差動増幅器４１０の構成及び動作について説明すれば、第１抵抗４１１の一端及び他端は、高電源電圧Ｖ＿ＤＤ及び第１ノードＮ１に連結される。第１ＭＯＳ トランジスタＭ１＿１ ４１５は、一端及び他端がそれぞれ第１ノードＮ１及び第５ノードＮ５に連結される。そして、第１抵抗４１３の一端及び他端は、高電源電圧Ｖ＿ＤＤ及び第２ノードＮ２に連結される。第２ＭＯＳトランジスタＭ１＿２ ４１７は、一端及び他端がそれぞれ第２ノードＮ２及び第５ノードＮ５に連結される。
【００５９】
第１選択トランジスタＭ＿Ｓ１ ４１９は、ドレイン及びソースがそれぞれ第５ノードＮ５及び第７ノードＮ７に連結され、ゲート端子に第１選択信号ＳＥＬ１を入力される。第１バイアストランジスタＭ＿ＢＩＡＳ１ ４２１は、ドレイン及びソースがそれぞれ第７ノードＮ７及び接地電圧Ｖ＿ＧＮＤに連結され、ゲート端子に第１バイアス信号ＶＢＩＡＳ１を入力される。
【００６０】
第１差動増幅器４１０は、第１ＭＯＳトランジスタ対Ｍ１＿１，Ｍ１＿２それぞれのゲート端子に第１入力信号ＩＮと第１入力信号の反転信号ＩＮＢとを入力される。そして、入力された信号（第１入力信号ＩＮ、第１入力信号の反転信号ＩＮＢ）を差動増幅して出力する。ここで、出力信号は、第１選択信号ＳＥＬ１が論理ハイに印加され、第１選択トランジスタＭ＿Ｓ１がターンオンされてこそ出力可能である。
【００６１】
第２差動増幅器４３０は、第２抵抗４３１は、一端及び他端がそれぞれ高電源電圧Ｖ＿ＤＤ及び第３ノードＮ３に連結される。そして、第２抵抗４３３は、一端及び他端がそれぞれ高電源電圧Ｖ＿ＤＤ及び第４ノードＮ４に連結される。第２ＭＯＳトランジスタＭ２＿１ ４３５は、一端及び他端がそれぞれ第３ノードＮ３及び第６ノードＮ６に連結される。第２ＭＯＳトランジスタＭ２＿２ ４３７は、一端及び他端がそれぞれ第４ノードＮ４及び第６ノードＮ６に連結される。
【００６２】
第２選択トランジスタＭ＿Ｓ２ ４３９は、ドレイン及びソース端子がそれぞれ第６ノードＮ６及び第８ノードＮ８に連結され、ゲート端子に第１選択信号ＳＥＬ１を入力される。第２バイアストランジスタＭ＿ＢＩＡＳ２ ４４１は、ドレイン及びソース端子がそれぞれ第８ノードＮ８及び接地電圧Ｖ＿ＧＮＤに連結され、ゲート端子に第１バイアス信号ＶＢＩＡＳ１を入力される。
【００６３】
そして、第２ＭＯＳトランジスタＭ２＿１ ４３５のドレイン端子は、第１精密遅延信号Ｄ＿１を出力する。第２ＭＯＳトランジスタＭＳ＿２ ４３７のドレイン端子は、第１精密遅延信号の反転信号ＤＢ＿１を出力する。第１精密遅延信号Ｄ＿１は、さらに２番目に配列された第１遅延セル３１６の第１差動増幅器（図示せず）の入力端に伝送される。第１精密遅延信号の反転信号ＤＢ＿１は、さらに２番目に配列された第１遅延セル３１６の第１差動増幅器（図示せず）の反転入力端に伝送される。
【００６４】
第１差動増幅器４１０の入力端の両端に入力信号（第１入力信号ＩＮ、第１入力信号の反転信号ＩＮＢ ）が印加され、第２差動増幅器４３０から出力信号（第１精密遅延信号Ｄ＿１、第１精密遅延信号の反転信号ＤＢ＿１）が出力されるまでには一定時間がかかる。従って、かような差動増幅器の入出力原理を利用し、遅延セルとして利用するのである。
【００６５】
ここで、第１選択信号ＳＥＬ１は、位相検出部及び制御部３４０の位相比較結果によって論理ハイまたは論理ローに選択されて入力される信号である。外部クロック信号Ｅｘｔ＿ＣＬＫとフィードバックされた第２内部クロック信号Ｉｎｔ＿ＣＬＫとの位相が同一ならば、第１選択信号ＳＥＬ１は論理ローに印加され、第１遅延セル４３０は非活性化される。反対に、外部クロック信号Ｅｘｔ＿ＣＬＫとフィードバックされた第２内部クロック信号Ｉｎｔ＿ＣＬＫとの位相が互い異なって遅延される必要がある場合、第１選択信号ＳＥＬ１は論理ハイに印加され、第１遅延セル４３０は活性化される。
【００６６】
第１バイアス信号ＶＢＩＡＳは、第１及び第２差動増幅器４１０，４３０をバイアシングするためにユーザが入力する信号である。回路に印加される電源、電圧及び半導体装置の温度変化によって、半導体装置内の回路動作の特性が影響を受けることがある。かような変数をＰＶＴ変数という。図４に図示されているように、第１及び第２バイアストランジスタＭ＿ＢＩＡＳ１，Ｍ＿ＢＩＡＳ２のゲート端子に第１バイアス信号ＶＢＩＡＳ１を印加すれば、ＰＶＴ変数の発生に対して影響をあまり受けないようになる。
【００６７】
図４に図示された差動増幅器を利用して遅延セルを構成すれば、当該遅延同期ループ回路は、ＰＶＴ変数発生に対して強靭な特性を有するという長所があることとなる。例えば、遅延セルが活性化されて動作が始まれば、ユーザは、第１バイアス信号ＶＢＩＡＳ１を論理ハイに印加し、第１及び第２差動増幅器４１０，４３０をバイアシングさせるのである。
【００６８】
差動増幅器タイプの遅延セルは、信号間のミキシングがなされるとき、ジッタ特性にすぐれる。本発明の位相混合器３０５は、第１遅延部３１０から出力される精密遅延信号Ｄ＿ｉを利用し、前記信号をミキシング処理する。従って、ジッタ特性にすぐれる差動増幅器タイプの遅延セルの出力信号を利用してミキシング処理を行うことによって、発生する第１内部クロック信号Ｉｎｔ＿ＣＬＫのジッタ特性を良好にできる。
【００６９】
そして、第１遅延ライン３０１は、２つ、３つの第１遅延セルを具備することが望ましい。精密な遅延調節のためには、遅延量を少しずつ調節する。少数の遅延セルのみを具備し、精密な遅延調節を行うことができるためである。本発明による遅延同期ループは、従来の多くの遅延セルを具備した遅延部１１０に比べ、パワーの消耗の多い差動増幅器タイプの遅延セルにおいて、少数の遅延セルのみを具備する。従って、消費電力を低くすることが可能である。すなわち、消費電力が高いが、外乱に強靭な特性を有する差動増幅器を具備する遅延セルを、２つ、３つのみ具備するようにして、低電力消耗効果を持たせる。
【００７０】
また、前述のように、遅延セルの差動増幅器をバイアシングすることにより、ＰＶＴ変数及びジッタ発生において優秀な性能を有する。
【００７１】
図５は、図３の第２遅延ラインの第２遅延セルを示す図面である。
【００７２】
図５を参照すれば、第２遅延ライン３３０の最初の第２遅延セル３３２の構成が図示されている。以下で、直列連結された第２遅延セルのうち最初に配列された第２遅延セル３３２の構成及び動作を例にして、第２遅延セルについて説明する。
【００７３】
第２遅延セル３３２は、第１インバータ５２１、第２インバータ５２３；第１反転選択トランジスタＭＳ＿Ｂ１ ５１１、第２反転選択トランジスタＭＳ＿Ｂ２ ５１３；第１選択トランジスタＭＳ＿１ ５３１及び第２選択トランジスタＭＳ＿２ ５３３を具備する。
【００７４】
第１インバータ５２１は、入力端に第２入力信号ＩＮ２を入力される。第２インバータ５２３は、入力端に第１インバータ５２１の出力端が連結され、出力端に第２入力信号ＩＮ２が遅延された第１粗い遅延信号ＤＣＯ＿１を出力する。
【００７５】
第１選択トランジスタＭＳ＿１ ５３１は、ドレインが第１インバータ５２１の第１バイアス端子と連結され、ソースは接地電圧Ｖ＿ＧＮＤに連結され、ゲートに第２選択信号ＳＥＬ２＿１を入力される。第２選択トランジスタＭＳ＿２ ５３３は、ドレインが第２インバータ５２３の第１バイアス端子と連結され、ソースは接地電圧Ｖ＿ＧＮＤに連結され、ゲートに第２選択信号ＳＥＬ２＿１を入力される。
【００７６】
第１反転選択トランジスタＭＳ＿Ｂ１ ５１１は、一端及び他端がそれぞれ第１インバータ５２１の第２バイアス端子及び高電源電圧Ｖ＿ＤＤと連結され、ゲートに第２反転選択信号ＳＥＬＢ２＿１を入力される。第２反転選択トランジスタＭＳ＿Ｂ２ ５１３は、一端及び他端がそれぞれ第２インバータ５２３の第２バイアス端子及び高電源電圧Ｖ＿ＤＤと連結され、ゲートに第２反転選択信号ＳＥＬＢ２＿１を入力される。
【００７７】
ここで、第２選択信号ＳＥＬ２＿１は、位相検出部及び制御部３４０の位相比較結果によって、論理ハイまたは論理ローに選択されて入力される信号である。１つの遅延セルを通過するたびにｔ１の遅延時間が発生するとする。粗い遅延時間がｔ１ほどになるならば、最初に配列される第２遅延セル３３２の第２選択信号ＳＥＬ２＿１ほど論理ハイに印加し、残りの第２遅延セル３３４，３３６に印加される第２選択信号ＳＥＬ２＿２ないしＳＥＬ２＿ｎは、論理ローに印加する。それにより、最初の第２遅延セル３３２のみ動作してｔ１の遅延時間のみを発生させる。ここで、第２反転選択信号ＳＥＬＢ２＿１は、第２選択信号ＳＥＬ２＿１を位相反転させた信号となる。
【００７８】
第２遅延ライン３３０に備わる遅延セルの個数は、利用される信号の周波数または周期によって変わる。遅延ラインの遅延範囲は、利用される信号の半周期であればよい。内部クロック信号を外部クロック信号を基準に位相調整するとき、両方向に最大半周期ずつだけ調節すればよいからである。例えば、利用される信号の半周期が１０ｘｔ１であるならば、第２遅延ライン３３０は、１０個の遅延セルを具備できるのである。
【００７９】
図６は、本発明による遅延同期ループ回路で消耗される電流量を示す図面である。
【００８０】
図６を参照すれば、本発明による遅延同期ループ回路は、従来の遅延同期ループ回路に比べ、ほぼ４ないし５ｍＡの電流を減少させる効果がある。これは実験的な数値である。平均消耗電流は、利用される回路の規模及び備わる遅延セルの総数によって変わるものであって固定された値ではないので、Ａと図示した。
【００８１】
ここで、高周波数領域で電流消耗が小さな値を有するのは、高周波数領域では、信号の周期が短くからである。すなわち、最大遅延範囲が減るのである。従って、少数の遅延セルのみを活性化すればよいので、消費電流が小さな値を有する。反対に、低周波数領域で電流消耗が大きい値を有するのは、低周波数領域では信号の周期が長いためである。すなわち、最大遅延範囲が大きくなるのである。従って、比較的多数の遅延セルが活性化されねばならないので、消費電流が大きくなるのである。
【００８２】
以上、図面と明細書とで最適の実施形態が開示された。ここで、特定の用語が用いられたが、それらは単に本発明について説明するための目的でのみ使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によってのみ決まるのである。
【産業上の利用可能性】
【００８３】
本発明の遅延同期ループ回路は、例えば、集積回路関連の技術分に効果的に適用可能である。
【図面の簡単な説明】
【００８４】
【図１】従来の遅延同期ループ回路を示す図面である。
【図２】図１の遅延セルを示す図面である。
【図３】本発明による遅延同期ループ回路を示す図面である。
【図４】図３の第１遅延ラインの第１遅延セルを示す図面である。
【図５】図３の第２遅延ラインの第２遅延セルを示す図面である。
【図６】本発明による遅延同期ループ回路で消耗される電流量を示すグラフである。
【符号の説明】
【００８５】
１００，３００    遅延同期ループ
１０１    遅延ライン
１０５，３０５    位相混合器
１１０    遅延部
１１２，３１２    バッファ
１１４，１１６，１１８    遅延セル
１２０，３２０    デューティサイクル補正部
１２２    増幅部
１２４，３２４    電荷ポンプ
１２６，３２６    ＤＡＣ
１３０，３４０    位相検出部及び制御部
１３５，３５０    レプリカ遅延部
２０１    インバータ
３０１    第１遅延ライン
３１０    第１遅延部
３１４，３１６，３１８    第１遅延セル
３３０    第２遅延ライン
３３２，３３４，３３６    第２遅延セル
４１０    第１差動増幅器
４１１，４１３    第１抵抗
４１５    第１ＭＯＳトランジスタＭ１＿１
４１７   第１ＭＯＳトランジスタＭ１＿２
４１９    第１選択トランジスタ Ｍ＿Ｓ１
４２１    第１バイアストランジスタ Ｍ＿ＢＩＡＳ１
４３０    第２差動増幅器
４３１，４３３    第２抵抗
４３５    第２ＭＯＳトランジスタＭ２＿１
４３７    第２ＭＯＳトランジスタＭ２＿２
４３９    第２選択トランジスタ Ｍ＿Ｓ２
４４１    第２バイアストランジスタＭ＿ＢＩＡＳ２
５１１，５５１    第１反転選択トランジスタ
５１３，５５３    第２反転選択トランジスタ
５２１，５６１    第１インバータ
５２３，５６３    第２インバータ
５３１，５７１    第１選択トランジスタ
５３３，５７３    第２選択トランジスタ
【図１】
2008109663.tif 000003
【図２】
2008109663.tif 000004
【図３】
2008109663.tif 000005
【図４】
2008109663.tif 000006
【図５】
2008109663.tif 000007
【図６】
2008109663.tif 000008