(57)【要約】【課題】回路面積の縮小と、消費電流の低減を図る。【解決手段】第１乃至第３の個別入出端子８〜１０の所望する１つと共通入出力端子７とを接続するため第１乃至第３のパススイッチＦＥＴ１１〜１３が設けられると共に、アイソレーションを確保するため、第１乃至第３のパススイッチＦＥＴ１１〜１３に対応して第１乃至第３のシャントスイッチＦＥＴ１４〜１６が設けられており、これら第１乃至第３のシャントスイッチＦＥＴ１４〜１６を駆動する第１乃至第３のバッファ４６〜４８の終段は、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタのみで構成されたものとなっている。【選択図】図１
2008109591.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの共通入出力端子と２以上の個別入出力端子を有し、前記共通入出力端子と前記各々の個別入出力端子とが、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタのスイッチ動作により選択的に導通状態とされるよう構成されてなる半導体スイッチ集積回路において、
前記電界効果トランジスタの前記個別入出力端子側の端子を所定電位とするシャントスイッチ用の電界効果トランジスタを設けると共に、当該シャントスイッチ用の電界効果トランジスタのゲートに接続され、当該電界効果トランジスタの動作を制御する回路の終段部分を、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタによるインバータ回路としたことを特徴とする半導体スイッチ集積回路。
【請求項２】
前記シャントスイッチ用の電界効果トランジスタの一端は、外部端子に接続されて、外部素子の接続を可能としてなることを特徴とする請求項１記載の半導体スイッチ集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ集積回路に係り、特に、構成の簡素化、消費電流の低減等を図ったものに関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮなどの無線応用機器が広く普及し、需要が増している。これらの無線機器においては、その送受信切替、周波数や伝送モードの切替などに高周波スイッチ製品が広く用いられている。
高周波スイッチ製品のスイッチ素子としては、ＰＩＮダイオード、ＧａＡｓＦＥＴ、ＭＯＳＦＥＴなどが用いられるが、特に、ＦＥＴスイッチは、消費電流が低減でき、小型化にも適しているという利点がある。
【０００３】
図３には、この種の従来回路の構成例が示されており、以下、同図を参照しつつ従来回路について説明する。
この従来回路は、ＧａＡｓＦＥＴを用いてＳＰ３Ｔ(Single Pole 3 Throw)の高周波スイッチが構成された例であり、ＦＥＴスイッチ回路部５８Ａと、制御回路部５７Ａとに大別されて構成されたものとなっている。
そして、３つの個別入出力端子８Ａ〜１０Ａと共通入出力端子７Ａとを有し、制御回路部５７Ａの制御により、ＦＥＴスイッチ回路部５８Ａの第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａのいずれかが選択的にＯＮ状態とされることで、そのＯＮ状態とされた第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａに対応する第１乃至第３の個別入出力端子８Ａ〜１０Ａの１つと、共通入出力端子７Ａとが接続状態とされるようになっているものである。
【０００４】
なお、図３においては、第１の個別入出力端子８Ａへの経路となる第１のパススイッチＦＥＴ１１Ａ及び第１のシャントスイッチＦＥＴ１４Ａの制御回路部分のみの具体的な回路構成例が示されたものとなっている。
最初に、ＦＥＴスイッチ回路部５８Ａについて説明すれば、この従来回路におけるＦＥＴスイッチ回路部５８Ａは、共通入出力端子７Ａと第１乃至第３の個別入出力端子８Ａ〜１０Ａとの間に、パススイッチ素子としての第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａが、それぞれ接続されて設けられている。
【０００５】
また、高アイソレーション特性を得るため、第１乃至第３のシャントスイッチＦＥＴ１４Ａ〜１６Ａが、第１乃至第３のバイパス用内蔵キャパシタ３０Ａ〜３２Ａと直列接続された状態で、第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａの第１乃至第３の個別入出力端子８Ａ〜１０Ａ側の端子と、グランドとの間に設けられている。
【０００６】
かかる構成において、パススイッチＦＥＴがＯＮ状態となる経路が、高周波信号の通過状態となる一方、パススイッチＦＥＴがＯＦＦ状態となる経路は遮断状態となり、スイッチとして機能するようになっている。
また、第１乃至第３のシャントスイッチＦＥＴ１４Ａ〜１６Ａは、ＯＮ状態となると、第１乃至第３のバイパス用内蔵キャパシタ３０Ａ〜３２Ａを介して接地されるため、ＯＮ状態のシャントスイッチＦＥＴが接続されている第１乃至第３の個別入出力端子８Ａ〜１０Ａのいずれかと、共通入出力端子７Ａとの間の経路は遮断状態とされるようになっている。
【０００７】
かかる構成において、例えば、共通入出力端子７Ａと第１の個別入出力端子８Ａを導通させ、第２及び第３の個別入出力端子９Ａ，１０Ａを遮断する場合の回路動作について説明する。
第１のパススイッチＦＥＴ１１Ａのゲートには、電圧ＶＨを印加してＯＮ状態とする一方、第２及び第３のパススイッチＦＥＴ１２Ａ，１３Ａのゲートには、電圧ＶＬを印加してＯＦＦ状態とする。
【０００８】
なお、ＦＥＴをＯＮ状態とするためゲートに印加する電圧ＶＨは、ＶＨ＞ＶＴＥＲＭ＋Ｖｐを満足する必要がある。
ここで、ＶＴＥＲＭは、共通入出力端子７Ａや第１乃至第３の個別入出力端子８Ａ〜１０Ａなどの高周波信号が通る部分の電圧であり、この従来回路においては、一端が電源電圧印加端子１Ａに接続された抵抗器２３Ａ、第１乃至３のパススイッチＦＥＴ１１Ａ〜１３Ａ並びに第１乃至第３のシャントスイッチＦＥＴ１４Ａ〜１６Ａのそれぞれのソース・ドレイン間抵抗器２４Ａ〜２９Ａを通じて直流電圧ＶＤＤが供給され、ほぼ同電位に維持されるものとなっている。
【０００９】
また、Ｖｐは、ＦＥＴのピンチオフ電圧であり、デュプレッション型ｎチャンネルＦＥＴの場合には負値となる。したがって、ＶＨ＝ＶＴＥＲＭであればＦＥＴは確実に導通することとなる。
さらに、ＶＬは、ＶＬ＜ＶＴＥＲＭ＋Ｖｐを満たしていれば、ＦＥＴをＯＦＦ状態とすることができる。
【００１０】
一方、第１のシャントスイッチＦＥＴ１４Ａは、ゲートに電圧ＶＬを印加して第１のパススイッチＦＥＴ１１Ａとは逆にＯＦＦ状態とする一方、第２及び第３のシャントスイッチＦＥＴ１５Ａ，１６Ａは、ゲートに電圧ＶＨを印加してＯＮ状態とする。
第２の個別入出力端子９Ａ又は第３の個別入出力端子１０Ａと共通入出力端子７Ａとを接続する場合にも、上述の場合に準じて、ＦＥＴのゲート電圧を制御することで、所望の信号経路が形成できるようになっている。
このように、従来回路においては、第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａ並びに第１乃至第３のシャントスイッチＦＥＴ１４Ａ〜１６Ａを制御するには、それぞれ個別に制御信号を供給する必要があり、この従来回路の場合、６個の制御信号が必要である。
【００１１】
ＳＰ３Ｔスイッチの動作状態としては、３状態のみであるので、２ビットで制御できるような制御回路を内蔵するのが、外部制御信号の数を削減する上で重要である。これは、特に、共通入出力端子数や、個別入出力端子数が多い場合に有効である。
【００１２】
次に、この従来回路における制御回路部５７Ａの動作について、以下に説明する。
この制御回路部５７Ａは、デコーダ回路５６Ａと、第１乃至第３のインバータ４３Ａ〜４５Ａと、第１乃至第３のバッファ４６Ａ〜４８Ａとを有して構成されたものとなっており、一般的な論理ゲート回路の組み合わせで構成されたものとなっている。
図３においては、第１のインバータ４３Ａと第１のバッファ４６Ａの具体的回路構成のみが示されている。
【００１３】
この制御回路部５７Ａから第１乃至第３のパススイッチＦＥＴ１１Ａ〜１３Ａ並びに第１乃至第３のシャントスイッチＦＥＴ１４Ａ〜１６Ａを駆動する部分は、ＦＥＴをＯＮ状態とするに足りる電圧ＶＨ及びＦＥＴをＯＦＦ状態とする電圧ＶＬを出力する必要がある。
ＧａＡｓＦＥＴを用いたこの種のスイッチ集積回路におけるデコーダに用いられる論理ゲート回路には、種々の構成方法があるが、通常、抵抗負荷インバータ回路が基本回路となる。
【００１４】
図３の従来回路の場合、第１のバッファ４６Ａは、バッファ用第１のプルダウントランジスタ３８Ａとバッファ用第１の負荷抵抗器４１Ａとで一段目のインバータが構成され、その後段に、バッファ用第２のプルダウントランジスタ３９Ａとバッファ用第２の負荷抵抗器４２Ａとで二段目のインバータが構成されて、これらが縦続接続されたものとなっている。
なお、この種の従来回路としては、例えば、特許文献１等に開示されたものがある。
【特許文献１】特開平１１−１７５１０号公報（第３−４頁、図１−図２）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、抵抗負荷インバータの場合、論理値ＬＯＷ出力である電圧ＶＬ出力時には、負荷抵抗の電圧降下で出力電圧が決まるため、いわゆる捨て電流ＩＬ＝ＶＤＤ／ＲＬが流れる。なお、ここで、ＶＤＤは電源電圧であり、ＲＬは負荷抵抗値である。この捨て電流は、そのまま制御回路部５７Ａの消費電流となる。
このような捨て電流を低減するには、負荷抵抗値ＲＬを高抵抗値とする必要があるが、その場合、回路面積とのトレードオフとなる。
ＧａＡｓＦＥＴを用いた集積回路においては、薄膜抵抗、チャネル抵抗等を抵抗素子として使用できるが、このような抵抗素子のシート抵抗を高くすることは難しく、必然的に抵抗素子の面積は大きくなり、そのため、消費電流の低減は、チップコストの増加を招くという問題があった。
【００１６】
先に説明したように、シャントスイッチを用いて、高アイソレーション特性を実現する高周波ＦＥＴスイッチ集積回路においては、パススイッチＦＥＴとシャントスイッチＦＥＴのそれぞれを制御する必要があり、内蔵する制御回路に用いられる論理ゲート回路は、基本的にスイッチと同数必要となる。したがって、多端子スイッチ回路とするほど、上述の抵抗素子の面積の増大は、より顕著になる傾向がある。
【００１７】
本発明は、上記実状に鑑みてなされたもので、従来回路に比して、制御回路の回路面積の縮小と共に、消費電流の低減を図ることのできる半導体スイッチ集積回路を提供するものである。
【課題を解決するための手段】
【００１８】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ集積回路は、
少なくとも１つの共通入出力端子と２以上の個別入出力端子を有し、前記共通入出力端子と前記各々の個別入出力端子とが、前記各々の個別入出力端子に対応して設けられた電界効果トランジスタのスイッチ動作により選択的に導通状態とされるよう構成されてなる半導体スイッチ集積回路において、
前記電界効果トランジスタの前記個別入出力端子側の端子を所定電位とするシャントスイッチ用の電界効果トランジスタを設けると共に、当該シャントスイッチ用の電界効果トランジスタのゲートに接続され、当該電界効果トランジスタの動作を制御する回路の終段部分を、エンハンスメント型電界効果トランジスタを用いたプルダウントランジスタによるインバータ回路としたものである。
かかる構成において、前記シャントスイッチ用の電界効果トランジスタの一端は、外部端子に接続されて、外部素子の接続を可能に構成しても好適である。
【発明の効果】
【００１９】
本発明によれば、ＦＥＴの動作を制御するインバータの負荷抵抗器を削減することができるので、抵抗器に必要とされる回路面積の削減ができ、集積回路の小型化を図ることができるだけでなく、負荷抵抗器の削減による消費電力の低減を図ることができ、よりコストパフォーマンスの高い半導体スイッチ集積回路を提供することができる。特に、多数の経路を切り替える必要がある大規模スイッチにおいては、上述のような回路面積の削減がより効果を奏し、安価な半導体スイッチ集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図１及び図２を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ集積回路の第１の構成例について、図１を参照しつつ説明する。
本発明の実施の形態における半導体スイッチ集積回路は、ＦＥＴスイッチ回路部５８と、制御回路部５７とに大別されて構成されたものとなっており、特に、図１の構成は、ＳＰ３Ｔ(Single Pole 3 Throw)スイッチの構成例となっている。
【００２１】
ＦＥＴスイッチ回路部５８は、第１乃至第３のパススイッチＦＥＴ１１〜１３、第１乃至第３のシャントスイッチＦＥＴ１４〜１６を主たる構成要素として構成されたものとなっている。本発明の実施の形態において、第１乃至第３のパススイッチＦＥＴ１１〜１３並びに第１乃至第３のシャントスイッチＦＥＴ１４〜１６には、ＧａＡｓＦＥＴが用いられている。
第１乃至第３のパススイッチＦＥＴ１１〜１３は、ソース（又はドレイン）が相互に接続されて第１のＤＣカットキャパシタ３３を介して共通入出力端子７に接続される一方、第１のパススイッチＦＥＴ１１のドレイン（又はソース）は、第２のＤＣカットキャパシタ３４を介して第１の個別入出力端子８に、第２のパススイッチＦＥＴ１２のドレイン（又はソース）は、第３のＤＣカットキャパシタ３５を介して第２の個別入出力端子９に、第３のパススイッチＦＥＴ１３のドレイン（又はソース）は、第４のＤＣカットキャパシタ３６を介して第３の個別入出力端子１０に、それぞれ接続されている。
【００２２】
ここで、第１乃至第４のＤＣカットキャパシタ３３〜３６は、本発明の実施の形態の半導体スイッチ集積回路の外部において、それぞれ共通入出力端子７、第１乃至第３の個別入出力端子８〜１０へ接続される外部素子となっている。
これら外部素子としての第１乃至第４のＤＣカットキャパシタ３３〜３６によって、本発明の実施の形態における半導体スイッチ集積回路と、この半導体スイッチ集積回路に外部において接続される外部回路（図示せず）とは、直流的に遮断されるようになっている。
【００２３】
これら、第１乃至第３のパススイッチＦＥＴ１１〜１３のソース・ドレイン間には、それぞれ、第１のパススイッチ用ソース・ドレイン間抵抗器２４、第２のパススイッチ用ソース・ドレイン間抵抗器２５、第３のパススイッチ用ソース・ドレイン間抵抗器２６が接続されている。
また、第１のパススイッチＦＥＴ１１のゲートは、第１のパススイッチ用ゲート抵抗器１７を介して、後述する制御回路部５７の対応するインバータ４３に、第２のパススイッチＦＥＴ１２のゲートは、第２のパススイッチ用ゲート抵抗器１８を介して、後述する制御回路部５７の対応するインバータ４４に、第３のパススイッチＦＥＴ１３のゲートは、第３のパススイッチ用ゲート抵抗器１９を介して、後述する制御回路部５７の対応するインバータ４５に、それぞれ接続されている。
また、第１乃至第３のパススイッチＦＥＴ１１〜１３のソース（又はドレイン）と第１のＤＣカットキャパシタ３３との接続点には、電圧印加用抵抗器２３を介して電源電圧ＶＤＤが印加されるようになっている。
【００２４】
なお、第１のパススイッチ用ゲート抵抗器１７は、第１のパススイッチ用ゲート制御端子５０を介して、第２のパススイッチ用ゲート抵抗器１８は、第２のパススイッチ用ゲート制御端子５２を介して、第３のパススイッチ用ゲート抵抗器１９は、第３のパススイッチ用ゲート制御端子５４を介して、それぞれ上述したインバータ４３、４４、４５に接続されるようになっている。
【００２５】
一方、第１のシャントスイッチＦＥＴ１４は、ソース（又はドレイン）が第１のパススイッチＦＥＴ１１のドレイン（又はソース）に接続される一方、ドレイン（又はソース）は、第１のバイパス用内蔵キャパシタ３０を介してグランドに接続されている。また、第２のシャントスイッチＦＥＴ１５は、ソース（又はドレイン）が第２のパススイッチＦＥＴ１２のドレイン（又はソース）に接続される一方、ドレイン（又はソース）は、第２のバイパス用内蔵キャパシタ３１を介してグランドに接続されている。さらに、第３のシャントスイッチＦＥＴ１６は、ソース（又はドレイン）が第３のパススイッチＦＥＴ１３のドレイン（又はソース）に接続される一方、ドレイン（又はソース）は、第３のバイパス用内蔵キャパシタ３２を介してグランドに接続されている。
【００２６】
そして、第１のシャントスイッチＦＥＴ１４のソース・ドレイン間には、第１のシャントスイッチ用ソース・ドレイン間抵抗器２７が、第２のシャントスイッチＦＥＴ１５のソース・ドレイン間には、第２のシャントスイッチ用ソース・ドレイン間抵抗器２８が、第３のシャントスイッチＦＥＴ１６のソース・ドレイン間には、第３のシャントスイッチ用ソース・ドレイン間抵抗器２９が、それぞれ接続されている。
【００２７】
さらに、第１のシャントスイッチＦＥＴ１４のゲートは、第１のシャントスイッチ用ゲート抵抗器２０を介して、後述する制御回路部５７の対応するバッファ４６に、第２のシャントスイッチＦＥＴ１５のゲートは、第２のシャントスイッチ用ゲート抵抗器２１を介して、後述する制御回路部５７の対応するバッファ４７に、第３のシャントスイッチＦＥＴ１６のゲートは、第３のシャントスイッチ用ゲート抵抗器２２を介して、後述する制御回路部５７の対応するバッファ４８に、それぞれ接続されている。
【００２８】
なお、第１のシャントスイッチ用ゲート抵抗器２０は、第１のシャントスイッチ用ゲート制御端子５１を介して、第２のシャントスイッチ用ゲート抵抗器２１は、第２のシャントスイッチ用ゲート制御端子５３を介して、第３のシャントスイッチ用ゲート抵抗器２２は、第３のシャントスイッチ用ゲート制御端子５５を介して、それぞれ上述したバッファ４６、４７、４８へ接続されるようになっている。
【００２９】
制御回路部５７は、デコーダ回路５６と、第１乃至第３のパススイッチＦＥＴ１１〜１３に対応して設けられた第１乃至第３のインバータ４３〜４５と、第１乃至第３のシャントスイッチＦＥＴ１４〜１６に対応して設けられた第１乃至第３のバッファ４６〜４８とを主たる構成要素として構成されたものとなっている。なお、図１においては、第１の個別入出力端子８への経路に関わる第１のパススイッチＦＥＴ１１及び第１のシャントスイッチＦＥＴ１４に対する制御出力回路としての第１のインバータ４３及び第１のバッファ４６についてのみ具体的な論理ゲート回路の構成例を示し、他のＦＥＴを制御する論理ゲート回路については、具体的な回路構成を省略し回路シンボルで表している。
【００３０】
まず、デコーダ回路５６は、第１及び第２の外部制御端子２，３に外部から印加される２ビットの制御信号を、内部制御論理に基づいて変換し、第１乃至第３のパススイッチＦＥＴ１１〜１３に対応して設けられた第１乃至第３の内部制御端子４〜６から、第１乃至第３のインバータ４３〜４５並びに第１乃至第３のバッファ４６〜４８を介して第１乃至第３のパススイッチＦＥＴ１１〜１３並びに第１乃至第３のシャントスイッチＦＥＴ１４〜１６の駆動を制御する信号を出力するようになっている。
【００３１】
すなわち、デコーダ回路５６の第１の内部制御端子４からの制御信号は、第１のインバータ４３及び第１のバッファ４６に、第２の内部制御端子５からの制御信号は、第２のインバータ４４及び第１のバッファ４７に、第３の内部制御端子６からの制御信号は、第３のインバータ４５及び第３のバッファ４８に、それぞれ入力されるものとなっている。
本発明の実施の形態において、第１のインバータ４３はインバータ用プルダウントランジスタ３７とインバータ用負荷抵抗器４０とから構成されており、インバータ用プルダウントランジスタ３７には、エンハンスメント型ＦＥＴが用いられている。
【００３２】
第１のインバータ４３において、インバータ用プルダウントランジスタ３７のドレインは、インバータ用負荷抵抗器４０を介して電源電圧ＶＤＤが印加されるようになっている一方、そのソースは、グランドに接続されたものとなっている。また、インバータ用プルダウントランジスタ３７のゲートは、上述したデコーダ回路５６の第１の内部制御端子４に接続されたものとなっている。
そして、インバータ用プルダウントランジスタ３７のドレインは、先の第１のパススイッチ用ゲート抵抗器１７を介して第１のパススイッチＦＥＴ１１のゲートに接続されたものとなっている。
かかる第１のインバータ４３の回路構成は、第２及び第３のインバータ４４，４５についても、基本的に同一である。
【００３３】
一方、第１のシャントスイッチＦＥＴ１４を制御する論理ゲート回路としての第１のバッファ４６は、バッファ用第１及び第２のプルダウントランジスタ３８，３９とバッファ用負荷抵抗器４１とを有して、インバータが２段縦続接続された構成となっている。
すなわち、バッファ用第１のプルダウントランジスタ３８のドレインには、バッファ用負荷抵抗器４１を介して電源電圧ＶＤＤが印加されるようになっている一方、ソースはグランドに接続され、さらに、ゲートは、デコーダ回路５６の第１の内部制御端子４に接続されている。
【００３４】
また、バッファ用第１のプルダウントランジスタ３８のドレインは、バッファ用第２のプルダウントランジスタ３９のゲートに接続されている。
そして、バッファ用第２のプルダウントランジスタ３９は、ドレインが第１のシャントスイッチ用ゲート抵抗器２０を介して第１のシャントスイッチＦＥＴ１４のゲートに接続される一方、ソースは、グランドに接続されたものとなっている。
かかる第１のバッファ４６の回路構成は、第２及び第３のバッファ回路４７，４８についても、基本的に同一である。
【００３５】
次に、上記構成における回路動作について説明する。
まず、ＦＥＴスイッチ回路部５８においては、パススイッチＦＥＴがＯＮ状態（導通状態）となる経路が、高周波信号の通過状態となる一方、パススイッチＦＥＴがＯＦＦ状態（非導通状態）となる経路は遮断状態となり、スイッチとして機能するようになっている。
また、第１乃至第３のシャントスイッチＦＥＴ１４〜１６は、ＯＮ状態となると、第１乃至第３のバイパス用内蔵キャパシタ３０〜３２を介して接地されるため、ＯＮ状態のシャントスイッチＦＥＴが接続されている第１乃至第３の個別入出力端子８〜１０のいずれかと、共通入出力端子７との間の経路は遮断状態とされるようになっている。
【００３６】
共通入出力端子７や第１乃至第３の個別入出力端子８〜１０などの高周波信号が通る部分は、電圧印加用抵抗器２３、第１乃至第３のパススイッチ用ソース・ドレイン間抵抗器２４〜２６、第１乃至第３のシャントスイッチ用ソース・ドレイン間抵抗器２７〜２９を通じて電源電圧ＶＤＤが供給され、その高周波信号が通る部分の電圧値ＶＴＥＲＭは、ほぼ同電位に維持されることとなる。
【００３７】
また、ＦＥＴは、ゲートに制御電圧として、ＶＨ＞ＶＴＥＲＭ＋Ｖｐを満足する正電圧ＶＨを印加することでＯＮ状態となる。
ここで、Ｖｐは、ＦＥＴのピンチオフ電圧であり、デュプレッション型ｎチャンネルＦＥＴの場合には負値となる。したがって、ＶＨ＝ＶＴＥＲＭであればＦＥＴは確実に導通することとなる。
【００３８】
一方、ＦＥＴは、ゲートに制御電圧として、ＶＬ＜ＶＴＥＲＭ＋Ｖｐを満たす電圧ＶＬを印加することにより、ＯＦＦ状態となる。
通常は、ＶＴＥＲＭとして、２〜３Ｖ程度を供給すると、ＧａＡｓＦＥＴの場合には、良好なスイッチとして機能する。
例えば、共通入出力端子７と第１の個別入出力端子８を導通させ、第２及び第３の個別入出力端子９，１０を遮断する場合、まず、第１のパススイッチＦＥＴ１１のゲートに、電圧ＶＨを印加してＯＮさせる一方、第２及び第３のパススイッチＦＥＴ１２，１３のゲートには、電圧ＶＬを印加してＯＦＦ状態とする。
そして、第１乃至３のシャントスイッチＦＥＴ１４〜１６は、第１乃至第３のパススイッチＦＥＴ１１〜１３の動作状態とは逆の動作状態となるように、それぞれ必要なゲート電圧を印加することとなる。
【００３９】
次に、制御回路部５７の動作について説明する。
第１のパススイッチＦＥＴ１１及び第１のシャントスイッチＦＥＴ１４の制御部分について見ると、第１のパススイッチＦＥＴ１１を駆動する第１のインバータ４３と、第１のシャントスイッチＦＥＴ１４を駆動する第１のバッファ４６のそれぞれの入力側は、共通に接続されてデコーダ回路５６から同一の制御信号が印加されるようになっている。したがって、第１のインバータ４３から第１のパススイッチＦＥＴ１１に印加される制御信号と、第１のバッファ４６から第１のシャントスイッチＦＥＴ１４へ印加される制御信号は、互いに反転した信号となる。これによって、第１のパススイッチＦＥＴ１１は、ＯＮ状態となる一方、第１のシャントスイッチＦＥＴ１４は、ＯＦＦ状態となる。
【００４０】
本発明の実施の形態における制御回路部５７が、従来と異なる点は、第１のシャントスイッチＦＥＴ１４を駆動する第１のバッファ４６において、２段縦続接続されたインバータのうち、後段部分のインバータは、負荷抵抗器を用いることなくトランジスタのみで構成されている点にある。
【００４１】
以下、かかる構成における従来回路との違いについて説明する。
従来回路においては、第１のシャントスイッチ１４ＡをＯＦＦ状態とする場合、制御出力として、電圧ＶＬが印加されるよう構成されていた（図３参照）。
これは、図３に示された従来回路にあっては、プルダウントランジスタ３９ＡをＯＮ状態とすることで得られる。一方、本発明の実施の形態における半導体スイッチ集積回路にあっても第１のシャントスイッチＦＥＴ１４をＯＦＦ状態とする場合には、同様にバッファ用第２のプルダウントランジスタ３９をＯＮ状態として電圧ＶＬが第１のシャントスイッチＦＥＴ１４のゲートに印加されるようにする。
【００４２】
一方、図３に示された従来回路において第１のシャントスイッチＦＥＴ１４ＡをＯＮ状態とする場合、バッファ用第２の負荷抵抗器４２Ａを介して電圧ＶＨを得る構成となっていたが、本発明の実施の形態において第１のシャントスイッチＦＥＴ１４をＯＮ状態とする場合、バッファ用第２のプルダウントランジスタ３９がＯＦＦ状態とされることで、その制御出力は不定状態となるものとなっている。バッファ用第２のプルダウントランジスタは、ＯＦＦ状態とされると、その制御出力は高インピーダンス状態となる。
【００４３】
第１のシャントスイッチＦＥＴ１４は、上述のようなバッファ用第２のプルダウントランジスタ３９の出力が不定状態にあっても、第１乃至第３のシャントスイッチＦＥＴ１４〜１６のソース・ドレイン間の電位が第１乃至第３のパススイッチ用ソース・ドレイン間２４〜２６及び第１乃至第３のシャントスイッチ用ソース・ドレイン間２７〜２９を介して、ＶＴＥＲＭと同電位であること、及び、第１乃至第３のシャントスイッチＦＥＴ１４〜１６としてデプレッション型ＦＥＴが用いられていることにより、ＯＮ状態となる。
【００４４】
これは、第１のシャントスイッチＦＥＴ１４のゲート電位が、ゲート・ドレイン間、及び、ゲート・ソース間を流れるリーク電流によって、電位ＶＴＥＲＭに固定されるためである。
第２のバッファ用プルダウントランジスタ３９にわずかに流れるリーク電流によって、第１のシャントスイッチＦＥＴ１４のゲート電位は、わずかにＶＴＥＲＭよりも低下し、ＯＮ抵抗が増加する場合が考えられるが、第１のシャントスイッチＦＥＴ１４をＯＮ状態とするのは、第１のシャントスイッチ１４が接続された第１の個別入出力端子８を遮断状態とするためであるので、通過損失に影響を与えるものではない。
【００４５】
上述のように、制御出力を不定状態とすることで、その制御出力が印加されるＦＥＴをＯＮ状態とする構成は、第１乃至第３のシャントスイッチＦＥＴ１４〜１６にのみ限定して適用しており、第１乃至第３のパススイッチＦＥＴ１１〜１３には適用されていない。
これは、第１乃至第３のパススイッチＦＥＴ１１〜１３に適用した場合には、高周波電力を通過させた場合に、ゲート電圧が変動し、通過損失特性に悪影響を及ぼす場合があるためである。
なお、高周波電力による影響を受けない状態で使用されることが明確な場合には、第１乃至第３のパススイッチＦＥＴ１１〜１３にも適用することは可能である。
【００４６】
このように、本発明の実施の形態においては、第１乃至第３のシャントスイッチＦＥＴ１４〜１６を駆動する第１乃至第３のバッファ４６〜４８の終段を、プルダウントランジスタ１個からなるインバータに簡素化したことで、回路面積の増大が抑えられ、しかも、消費電流が低減されるものとなっている。
上述の構成例においては、ＳＰ３Ｔスイッチの例を示したが、勿論これに限定されるものではなく、多入力、多出力のスイッチ回路にも同様に適用できるものであり、そのような多入力多出力スイッチ回路において特に有効である。
【００４７】
次に、本発明の実施の形態における第２の構成例について、図２を参照しつつ説明する。
なお、図１に示された構成例と同一の構成要素については、同一の符号を付してその詳細な説明を省略し、以下、異なる点を中心に説明することとする。
この第２の構成例は、第１の構成例における第１乃至第３のバイパス用内蔵キャパシタ３０〜３２を廃し、第１乃至第３のシャントスイッチＦＥＴ１４〜１６のドレイン（又はソース）に、この半導体スイッチ集積回路の外部に設けられた第１乃至第３の外部端子５９〜６１を、それぞれ接続した構成としたものである。
【００４８】
第１乃至第３の外部端子５９〜６１は、アイソレーションの制御などのためのキャパシタ等が外部接続されるためのものであり、第１の構成例と同様の効果を得ることができる。
すなわち、この第１乃至第３の外部端子５９〜６１には、キャパシタ等が接続され、その値を調整することで、半導体スイッチ集積回路のアイソレーションを制御したり、また、共通入出力端子７や第１乃至第３の個別入出力端子８〜１０と同様に、ＤＣカットキャパシタを介して負荷抵抗と接続することで、ＯＦＦ状態となる経路を適正なインピーダンスで終端する場合などに用いることができるものとなっている。
【００４９】
上述した２つの構成例においては、第１乃至第３のパススイッチＦＥＴ１１〜１３を、第１乃至第３のインバータ４３〜４５で駆動し、第１乃至第３のシャントスイッチＦＥＴ１４〜１６を、第１乃至第３のバッファ４６〜４８で駆動するよう構成したが、このような構成に限定される必要はなく、デコーダ回路５６の内部論理設計を変えることで、第１乃至第３のパススイッチＦＥＴ１１〜１３をバッファで駆動し、第１乃至第３のシャントスイッチＦＥＴ１４〜１６をインバータで駆動するよう構成しても良いものである。なお、その場合、第１乃至第３のシャントスイッチＦＥＴ１４〜１６を駆動するインバータは、エンハンスメントＦＥＴによるプルダウントランジスタのみで構成することで、本発明の実施の形態で説明したと同様の作用、効果を得ることができる。
【００５０】
また、制御回路部５７の論理設計により、第１乃至第３のシャントスイッチＦＥＴ１４〜１６を駆動する部位は、インバータやバッファではなく、ＮＯＲゲート、ＮＡＮＤゲートなど基本ゲート回路としても良く、この場合、プルダウントランジスタのみで、これら基本ゲート回路を構成するようにすれば、本発明の実施の形態で説明したと同様の作用、効果を得ることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施の形態における半導体スイッチ集積回路の第１の構成例を示す構成図である。
【図２】本発明の実施の形態における半導体スイッチ集積回路の第２の構成例を示す構成図である。
【図３】従来回路の回路構成例を示す回路図である。
【符号の説明】
【００５２】
１１…第１のパススイッチＦＥＴ
１２…第２のパススイッチＦＥＴ
１３…第３のパススイッチＦＥＴ
１４…第１のシャントスイッチＦＥＴ
１５…第２のシャントスイッチＦＥＴ
１６…第３のシャントスイッチＦＥＴ
３８…バッファ用第１のプルダウントランジスタ
３９…バッファ用第２のプルダウントランジスタ
４１…バッファ用負荷抵抗器
５７…制御回路部
５８…ＦＥＴスイッチ回路部
【図１】
2008109591.tif 000003
【図２】
2008109591.tif 000004
【図３】
2008109591.tif 000005