(57)【要約】【課題】活性領域のサイズや形成されるトランジスタの種別によって段差量が異なる環境下でも、均一なゲート寸法を実現するマスクパターンの補正方法を提供する。【解決手段】露光マスク上に形成されるマスクパターンのパターン補正方法において、前記マスクパターンに対して行う補正量を、前記マスクパターンが転写される活性領域のサイズごとに規定し、前記規定された補正量に基づいて、前記マスクパターンを補正する。【選択図】  図４
2008249872.tif 000002
【特許請求の範囲】
【請求項１】
露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写される活性領域のサイズごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とするマスクパターン補正方法。
【請求項２】
露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写されるトランジスタの種別ごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とするパターン補正方法。
【請求項３】
前記マスクパターンに対する補正量を、前記活性領域サイズごとに規定する補正テーブルを作成する工程、
をさらに含み、前記補正テーブルを用いて前記マスクパターンを補正することを特徴とする請求項１に記載のパターン補正方法。
【請求項４】
前記マスクパターンに対する補正量を、前記トランジスタの種別ごとに規定する補正テーブルを作成する工程、
をさらに含み、前記補正テーブルを用いて前記マスクパターンを補正することを特徴とする請求項２に記載のパターン補正方法。
【請求項５】
前記マスクパターンを、前記活性領域を区画するように素子分離領域が形成されたウェーハ上に転写し、前記転写されたパターンのエッチングシフト量を実測して前記補正量とする、
ことを特徴とする請求項１に記載のパターン補正方法。
【請求項６】
前記マスクパターンをデバイス検証用マスクに組み込み、
前記デバイス検証用マスクを用いて露光を行って、前記マスクパターンをウェーハ上に転写、加工し、
前記加工後のパターンを測定することによって前記補正量を取得する、
ことを特徴とする請求項１に記載のパターン補正方法。
【請求項７】
前記マスクパターンを、前記トランジスタの種別中の１種に対して１枚のウェーハを使用して加工、形成し、前記ウェーハごとに加工後の前記パターンを測定することによって前記補正量を取得する、
ことを特徴とする請求項２に記載のパターン補正方法。
【請求項８】
前記トランジスタの種別は、前記トランジスタの動作電圧によって規定されることを特徴とする請求項２に記載のパターン補正方法。
【請求項９】
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンが転写される活性領域サイズごとに規定する工程と、
前記規定された補正量に基づいて前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンにより形成されるトランジスタの種別ごとに規定する工程と、
前記補正量に基づいて、前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造プロセスで用いるマスクパターンの補正方法に関し、特に素子分離領域と活性領域の段差に起因するトランジスタ寸法のバラツキを解消するマスクパターンの補正技術に関する。
【背景技術】
【０００２】
半導体集積回路のプロセス技術において、微細化に伴って、光の波長以下の幅でパターンを形成するために、露光技術の他にマスク技術が重要になってきている。微細パターン形成するためにＮＡ（開口数）を大きくするとＤＯＦ（焦点深度）が小さくなり、パターン形成にあたって下地の影響が無視できなくなってきている。例えば下地の段差に起因するゲート電極幅の変動は、トランジスタの動作速度やリーク電流に顕著に現れ、トランジスタ性能そのものに影響を及ぼす。そこで、通常は、所望のゲート電極幅を形成するために、マスクパターンで、実際に形成されるパターンをシミュレーション評価する。
【０００３】
一方、半導体装置の高集積化による微細化に伴い、露光工程における近接効果の影響が顕著に現われるようになり、設計データ通りに半導体装置を製造することが困難になってきている。これを防止するため、近接効果の影響を事前に取得して、設計通りの寸法が得られるように、設計データの回路パターンを補正する近接効果補正（ＯＰＣ：Optical Proximity Correction）技術が、一般的に採用されている。
【０００４】
ＯＰＣ用のデータを取得する際に、通常はＳＴＩの段差のない（活性領域や素子分離領域を形成していない）基板を使っている。平坦な基板上に、酸化膜、ポリシリコン膜、絶縁膜系ハードマスク材料を積層し、反射防止膜とレジストを塗布して、ライン／スペース等の各種寸法に応じたテストパターンを有するマスクで転写、エッチングを行う。そして加工後の寸法データを測定する。この測定データと光学シミュレーションに基づいてモデル式を抽出して、マスクパターンの補正を行なってきた。つまり、トランジスタの種類とは無関係に同一の補正が行われ、また、活性領域の寸法の相異も考慮されていなかった。
【０００５】
素子分離領域と活性領域の段差は、面内、パターン間、トランジスタ種間、ＮＭＯＳ、ＰＭＯＳ間等で、すべて同一であることが望ましい。しかし、電源電圧の異なるトランジスタに代表されるように、注入される不純物のイオン種や注入量、剥離回数の違いにより、ＳＴＩ領域に埋め込まれている酸化膜（ＨＤＰ）の後退量に差が生じる。マルチゲートトランジスタを形成する工程においても同様の問題が生じる。また、同一種類のトランジスタであっても、活性領域のサイズによっても段差がばらつく。その結果、実際の製品とシミュレーション結果との間にズレが生じている。
【０００６】
具体的には、活性領域をＳＴＩ領域より凸に形成される場合、図１（ａ）に示すＷ幅とソース（Ｓ）領域とドレイン領域（Ｄ）に至るＳＤ幅で区画される活性領域１１０において、図１（ｂ）に示すように、シリコン基板１０１上の活性領域１１０のＷ幅またはＳＤ幅が異なると、形成されるゲート酸化膜１０３または犠牲酸化膜の膜厚が変動する。その理由は、酸化膜を形成すると、側壁方向の酸化レートの方が早く、例えば広Ｗ幅の活性領域に比べて、狭Ｗ幅の活性領域でより厚い酸化膜が形成されることになるからである。
【０００７】
よって、図２に示すように、その後のフッ酸処理により、活性領域１１０のＷ幅またはＳＤ幅の相異によって、活性領域１１０の沈み込み量が異なり、段差のばらつきが大きくなる。この段差は、図３（ａ）、３（ｂ）に示すように、その後のゲート形成プロセスでゲート電極膜１０４上の反射防止膜１０５の塗布状態に影響し、反射防止膜１０５の膜厚や、場合によってはレジスト１０６の膜厚が不均一になってしまう。その結果、ＤＯＦや反射率が変動し、ゲート電極１０８を形成するためのパターニングで、活性領域幅に依存した寸法のバラツキが生じる。
【０００８】
さらに、近年パターニング寸法より細いゲート電極加工のために、エッチングにおいてトリミング技術が用いられているが、反射防止膜１０５の膜厚差は、反射防止膜１０５のトリミングによるエッチシフト量にも影響する。段差に対応して反射防止膜１０５の膜厚が異なってくると、ゲート電極１０８の加工時のエッチシフトも各所で異なってくる可能性が高い。
【０００９】
トランジスタ種ごとに素子分離領域と活性領域の段差を改善することは、プロセスフロー上困難であるため、この段差による影響は重要な課題となる。
【００１０】
なお、ＳＴＩ（素子分離）形成以外にウエル等の下地の影響を見込んだ段差補正方法や（たとえば、特許文献１参照）、素子分離領域と活性領域との境界において、活性領域端でのゲート寸法変動に対する補正方法（たとえば、特許文献２参照）が提案されている。
【特許文献１】特開２００２−１７４８９０号公報
【特許文献２】特開２００１−１３３９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記の特許文献では、トランジスタ種ごとの補正や活性領域のＷ幅、ＳＤ幅に応じた補正までは考慮されていない。また、反射防止膜厚の変動に起因するゲート寸法の変動については触れられていない。
【００１２】
異種トランジスタの混載や活性領域の寸法の多様化を考えると、ＳＴＩ段差設計はいっそう重要になり、以下の二点を新たな課題として考慮しなければならない。
（１）活性領域と素子分離（ＳＴＩ）領域との段差は、混載するトランジスタの種類ごとに異なる。
（２）同一トランジスタ種であっても、活性領域とＳＴＩの段差設計によっては、酸化膜形成工程で、活性領域のサイズの変化に応じた酸化量の変動が生じるため、段差も異なってくる。
【００１３】
そこで、本発明は、作製方法の異なる各種トランジスタの混載や、活性領域の寸法（Ｗ幅やＳＤ幅）の相異によって段差量が異なってくる環境下でも、高均一なパターン寸法を得られるマスクパターンの補正方法と、これを用いた半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記課題を実現するために、ウェーハ上に混載されるトランジスタの種別と、活性領域サイズの相異の少なくとも一方が反映される補正データを取得、生成して、マスクパターンに近接効果補正（ＯＰＣ）をかける。トランジスタ種別の相異や、活性領域サイズの相異による段差量のバラツキを考慮した補正データを用いることによって、実際に形成されるパターン寸法を均一にする。
【００１５】
補正データの取得方法としては、活性領域のサイズごとに種々のパターン（例えばライン・アンド・スペースパターン）を形成して、設計値からのずれを実測することによって補正データを取得する。あるいは、これを、トランジスタの種類ごとに行って補正データを取得する。
【００１６】
より具体的には、第１の側面では、露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写される活性領域のサイズごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とする。
【００１７】
第２の側面では、露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写されるトランジスタの種別ごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とする。
【００１８】
これらのパターン補正方法を、半導体装置の製造に適用する場合、第１のパターン補正方法に対応する製造方法は、
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンが転写される活性領域サイズごとに規定する工程と、
前記規定された補正量に基づいて前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有する。
【００１９】
第２のパターン補正方法に対応する半導体装置の製造方法は、
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンにより形成されるトランジスタの種別ごとに規定する工程と、
前記補正量に基づいて、前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有することを特徴とする。
【発明の効果】
【００２０】
混載トランジスタの種類ごと、活性領域の寸法ごとのＯＰＣデータ補正を行うことで、段差によって生じる反射防止膜の膜厚変動に起因するゲート電極パターニング時の寸法の変動や、エッチシフト量の変動を考慮したマスクパターンの補正が可能になる。
【００２１】
このように補正されたパターンのフォトマスクを用いることで、実際に形成されるゲート電極の寸法の設計値からのズレを吸収し、段差量のある環境下で高精度なゲート寸法が得られる。その結果、回路性能バラツキやリークを抑制することができる。
【発明を実施するための最良の形態】
【００２２】
以下で、添付図面を参照して、本発明の良好な実施形態について説明する。図４は、本発明の一実施形態に係る半導体装置製造工程におけるマスクパターン補正のフローチャートである。
【００２３】
まず、ステップＳ１１で、データ処理装置に、マスクパターンの設計データを入力する。この設計データは、たとえば異なる種類のトランジスタを混載した半導体装置（集積回路）の各層のレイアウトデータである。
【００２４】
ステップＳ１２で、エッチシフトと活性領域の寸法を考慮した第１補正データを取得しておき、ステップＳ１３で、この補正データを用いて、ルールベースのＯＰＣを行う。第１補正データの取得方法については、図５を参照して後述する。さらに、ステップＳ１４で、リソグラフィを考慮した第２補正データを取得しておき、ステップＳ１５で、この補正データを用いて、モデルベースの近接効果補正（ＯＰＣ）を行う。ステップＳ１６で、ＯＰＣ処理後の設計データから露光データを作成し、露光データに基づいてフォトマスクを作製する。ステップＳ１７で、作製されたフォトマスクを用いて実際にパターン露光を行い、ウェーハ上に半導体装置のパターンを形成する。
【００２５】
このマスクパターン補正例では、ルールベースＯＰＣ（Ｓ１３）とモデルベースＯＰＣ（Ｓ１５）を行っている。一般的なルールベースＯＰＣは、回路パターンの線幅（Ｌ）や、隣接する回路パターンまでの距離（スペースＳ）に応じた補正量に基づいて、入力設計データを近接効果補正する手法である。モデルベースＯＰＣは、光強度シミュレーションを用いて補正する手法であり、ルールベースＯＰＣによる補正が困難となる複雑な形状の回路パターンの補正に適している。近年の微細加工には、モデルベースＯＰＣがほとんど必須であるといわれている。
【００２６】
本実施形態のルールベースＯＰＣ（Ｓ１３）では、補正データとして、回路パターンの変化のみに応じた補正量を用いるのではなく、活性領域サイズの変化をも考慮した補正量を取得して用いている。
【００２７】
図５は、図４のステップＳ１２で行われる第１補正データの取得処理を示すフローチャートである。まず、ステップＳ２１で、多様なゲートライン幅（Ｌ）とスペース幅（Ｓ）の組み合わせ（「Ｌ／Ｓモニタパターン」と称する）ごとに、リソグラフィの線幅データを取得する。ステップＳ２２で、Ｌ／Ｓモニタパターンごとに、実際にエッチング加工した後の線幅を測定する。ステップＳ２３で、各Ｌ／Ｓモニタパターンについて、線幅データとエッチング後の測定値との差を求めて、これをエッチシフト量とする。
【００２８】
この段階で、図６に示すようなＬ／Ｓモニタパターンテーブル４１を生成することができる。図６のＬ／Ｓモニタパターンテーブル４１の各エントリには、Ｓ２３で計算したエッチシフト量に代えて、あるいはエッチシフト量とともに、Ｓ２２で測定したエッチング後のゲート線幅の実測値を補正値として記録してもよい。ルールベースのＯＰＣでは、Ｌ／Ｓモニタパターンテーブル４１上に規定される補正値に従って、例えば、隣接する回路パターンがある一定距離以上離れている場合には、回路パターンの幅を太くしたり、隣接する回路パターンが近接している場合には、回路パターンの幅を細めたりする。
【００２９】
次に、本実施形態では、下地となる活性領域のサイズ（Ｗ幅やＳＤ幅）も補正のパラメータとするため、ＳＤ幅とＷ幅を種々変化させた活性領域（「ＳＤ／Ｗパターン」と称する）がゲート直下に配置されるようなモニタリングを行う。
【００３０】
そこで、ステップＳ２４において、種々のサイズのモニタ用活性領域が区画されるようにＳＴＩを形成したウェーハを用意して、異なる活性領域サイズ（ＳＤ／Ｗパターン）ごとに、ステップＳ２１〜Ｓ２３を行って、モニタパターンの形成とパターン測定を行い、図７に示す補正テーブル４２を作成する。補正テーブル４２は、ライン・アンド・スペース（Ｌ／Ｓ）の補正に下地の影響を反映させるべく、図６のＬ／Ｓモニタパターンテーブル４１を、ＳＤ／Ｗマトリクスの各エントリに取り込んだ構成を有する。このように、各ゲートパターンに活性領域のサイズ（Ｗ幅およびＳＤ幅）の変化を反映させることによって、活性領域サイズに起因する段差の影響を考慮した補正データを得ることができる。
【００３１】
さらに、本実施例では、ウェーハ上に混載される異なる種類のトランジスタごとに段差補正を行うために、ステップＳ２５で、異なるトランジスタの種類ごとにＳ２１〜Ｓ２４を繰り返して、トランジスタ種別ごとの補正テーブル４２を作成する。たとえば、図８に示すように、コアトランジスタでは、素子分離領域（ＳＴＩ）に埋め込まれた酸化膜は活性領域よりも低く落ち込み、活性領域を基準にするとマイナスの段差Ｓが生じるが、高耐圧トランジスタでは、活性領域よりも高く突出するプラスの段差Ｓが生じる。また、同じコアトランジスタや、同じ高耐圧トランジスタであっても、ＮＭＯＳかＰＭＯＳかによって段差量も異なってくる。そこで、導電型も含めたトランジスタ種別ごとに図７の補正テーブル４２を作成し、補正データに基づいて入力された設計データを補正する。これによって、異種トランジスタを混載する半導体装置においても、ウェーハ上に形成されるパターンの線幅を均一にする。ただし、ＳＴＩの段差が同じ程度か、あまり差がない場合は、２以上のトランジスタ種の間で補正テーブル４２を共有してもよい。
【００３２】
図４に戻って、実施形態では補正テーブル４２を用いたルールベースＯＰＣに引き続いて、モデルベースＯＰＣが行われる。この例では、モデルベースＯＰＣはリソグラフィのみを考慮した補正データを用いているが、その理由は、モデルベース補正は光強度シミュレーションをもとにした補正なので、リソグラフィ以外のプロセス要因、例えば、エッチングによる影響を表わすパラメータ（エッチシフト量など）に対しては、補正が困難になるからである。
【００３３】
図９は、図４のパターン補正フローの変形例１であり、図４の処理フローを、異種トランジスタ混載ウェーハ用のマスクパターンの補正に適用したものである。ステップＳ３１で設計データをデータ処理装置に入力し、ステップＳ３２で、補正対象とするトランジスタの種別を検出する。ステップＳ３３で、検出したトランジスタの種別に応じた補正テーブル４２を読み出す。ステップＳ３４で、読み出した補正テーブル４２を用いて、ルールベースＯＰＣを行う。上述のように、補正テーブル４２には、Ｌ／Ｓモニタパターンごとの補正量に加え、下地の活性領域のサイズに応じたＳＤ／Ｗパターンごとの補正量が規定されているので、Ｓ３４で行われるルールベースのＯＰＣは、トランジスタ種別、活性領域サイズ、エッチシフト量のすべてが反映されている。
【００３４】
その後、ステップＳ３５で、たとえばリソグラフィを考慮した補正データを用いてモデルベースＯＰＣを行う。ステップＳ３６で露光データを生成して、フォトマスクを作製する。最後に、ステップＳ３７で、作製したフォトマスクを用いて露光を行い、ウェーハ上に半導体装置のパターンを形成する。
【００３５】
図１０は、図４のパターン補正フローの変形例２である。変形例２では、モデルベースＯＰＣのみが行われるが、このモデルベースＯＰＣを行う際に、リソグラフィ、エッチシフト、活性領域サイズを考慮した補正データを用いる。すなわち、ステップＳ１１で入力されたマスクパターンの設計データに対して、ステップＳ４２で取得した補正データを用いて、ステップＳ４５でモデルベースの近接効果補正（ＯＰＣ）を行う。Ｓ４２で取得する補正データは、たとえば、図５のＳ２１で得られるＬ／Ｓパターンごとのリソグラフィの線幅データと、Ｓ２３で得られるＬ／Ｓパターンごとのエッチシフト量の双方を、図７の補正テーブル４２の各ボックスに取り込んだものである。
【００３６】
続いて、ステップＳ４６でモデルベースＯＰＣ処理後の設計データから露光データを生成して、フォトマスクを作製する。ステップＳ４７で、作製されたフォトマスクを用いて露光を行い、ウェーハ上に半導体装置を構成するパターンを形成する。
【００３７】
この補正方法は、一回のＯＰＣ処理で微細パターンの補正に対応できるので、有利である。この補正を、異種トランジスタ混載ウェーハ用のマスクパターンに対して行う場合には、図９のＳ３２、Ｓ３３に示すように、今回の補正の対象となるトランジスタの種別を検出し、その種別に応じた補正テーブルを読み出して、モデルベースＯＰＣを行う。
【００３８】
最後に、上述したパターン補正方法で補正データを取得するためのモニタパターンの形成について説明する。補正データの取得は、実デバイス評価マスクに補正データ取得用のモニタを搭載することでも可能であるが、別途、Ｌ／Ｓモニタパターン用のテストマスクで、ウェーハごとに、全面に混載トランジスタの中の１種ずつを作製してデータ取得することもできる。あるいは、テスト評価用のフルプロセスマスクセットを用意して補正データを取得してもよい。また、一連のパターンセットを、考えられ得る混載トランジスタ種別ごとに配置し、転写しエッチング加工して補正データを取得してもよい。
（補正データ取得の具体例１）
デバイス評価マスクに、混載トランジスタ種別ごとに補正データ取得用のモニタパターンを搭載する。使用する測定モニタは、図６と図７の組み合わせ、かつ混載トランジスタの種別をすべて反映したものとなる。
（補正データ取得の具体例２）
ＯＰＣデータ取得用のテストマスクにおいて、各種のトランジスタごとに活性領域サイズに応じてデータ補正されたマスクパターンを形成し、ウェーハごとに、混載トランジスタの中の１種のモニタパターンを加工、形成して、エッチシフトを測定する。各ウェーハでは、図６と図７の組み合わせのみ（活性領域サイズごとの各Ｌ／Ｓモニタパターンでのエッチシフト量）が考慮される。この場合、ウェーハ測定枚数が混載されるトランジスタ種の数となるので、処理枚数は多くなるが、マスク数が少なくてすむ。
（補正データ取得の具体例３）
ＯＰＣデータ取得用テストマスクにおいて、イオン注入用レチクルも作製し、デバイスサンプルと同数のフルプロセスマスクセットで、混載トランジスタ種別ごとの補正データを取得する。使用する測定モニタは、図６と図７の組み合わせ、かつ混載トランジスタの種別をすべて反映したものとなる。
【００３９】
以上の手法により、従来の補正技術で考慮されていなかった混載トランジスタ種ごと、活性領域サイズごとのＯＰＣデータ補正を行うことができる。その結果、段差に起因する反射防止膜の膜厚変動によるパターニング寸法の変動や、エッチシフト量の変動を考慮したパターン補正が可能になる。
【００４０】
このように補正したマスクパターンを有するフォトマスクを用いることで、実際に形成されるゲート電極パターンの設計値からのバラツキを吸収し、段差量の存在する環境下でも高精度なゲート寸法を達成できる。その結果、回路性能バラツキや、リークが抑制され製品の信頼性が向上する。
【００４１】
最後に、以上の説明に関して、以下の付記を開示する。
（付記１）
露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写される活性領域のサイズごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とするマスクパターン補正方法。
（付記２）
露光マスク上に形成されるマスクパターンのパターン補正方法において、
前記マスクパターンに対して行う補正量を、前記マスクパターンが転写されるトランジスタの種別ごとに規定し、
前記規定された補正量に基づいて、前記マスクパターンを補正する、
ことを特徴とするパターン補正方法。
（付記３）
前記マスクパターンに対する補正量を、前記活性領域サイズごとに規定する補正テーブルを作成する工程、
をさらに含み、前記補正テーブルを用いて前記マスクパターンを補正することを特徴とする付記１に記載のパターン補正方法。
（付記４）
前記マスクパターンに対する補正量を、前記トランジスタの種別ごとに規定する補正テーブルを作成する工程、
をさらに含み、前記補正テーブルを用いて前記マスクパターンを補正することを特徴とする付記２に記載のパターン補正方法。
（付記５）
前記マスクパターンを、前記活性領域を区画するように素子分離領域が形成されたウェーハ上に転写し、前記転写されたパターンのエッチングシフト量を実測して前記補正量とする、
ことを特徴とする付記１に記載のパターン補正方法。
（付記６）
前記マスクパターンをデバイス検証用マスクに組み込み、
前記デバイス検証用マスクを用いて露光を行って、前記マスクパターンをウェーハ上に転写、加工し、
前記加工後のパターンを測定することによって前記補正量を取得する、
ことを特徴とする付記１に記載のパターン補正方法。
（付記７）
前記マスクパターンを、前記トランジスタの種別中の１種に対して１枚のウェーハを使用して加工、形成し、前記ウェーハごとに加工後の前記パターンを測定することによって前記補正量を取得する、
ことを特徴とする付記２に記載のパターン補正方法。
（付記８）
前記マスクパターンの補正量を、前記マスクパターンの線幅（Ｌ）と、補正対象となる前記マスクパターンに隣接するパターンとの間隔（Ｓ）とによって規定するパターンテーブルを作成し、
前記パターンテーブルを、前記活性領域サイズをゲート幅（Ｗ）とソース・ドレイン幅（ＳＤ）で規定するテーブルに取り込むことによって、前記補正テーブルを作成する、
ことを特徴とする付記３に記載のパターン補正方法。
（付記９）
前記マスクパターンの補正は、前記活性領域サイズごとに規定される補正量を用いて、設計データに対してモデルベースの近接効果補正を行うことを特徴とする付記１に記載のパターン補正方法。
（付記１０）
前記マスクパターンの補正は、前記活性領域サイズごとに規定される補正量を用いて、設計データに対してルールベースの近接効果補正を行い、その後、プロセス変動を含まないパラメータでモデルベースの近接効果補正を行うことを特徴とする付記１に記載のパターン補正方法。
（付記１１）
前記トランジスタの種別は、前記トランジスタの動作電圧によって規定されることを特徴とする付記２に記載のパターン補正方法。
（付記１２）
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンが転写される活性領域サイズごとに規定する工程と、
前記規定された補正量に基づいて前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
露光マスク上に形成されるマスクパターンの補正量を、前記マスクパターンにより形成されるトランジスタの種別ごとに規定する工程と、
前記補正量に基づいて、前記マスクパターンを補正する工程と、
半導体基板上に、前記補正後のマスクパターンを露光する工程と、
を有することを特徴とする半導体装置の製造方法。
【図面の簡単な説明】
【００４２】
【図１】活性領域のＷ幅の相異による段差の例を示す図である。
【図２】活性領域のＷ幅の相異による段差の別の例を示す図である。
【図３】段差による反射防止膜厚差に起因するパターニング幅の変動を説明するための概略図である。
【図４】本発明の一実施形態に係る半導体製造工程におけるマスクパターンの補正フローである。
【図５】図４の補正データ取得ステップでの補正データ取得例を示すフローチャートである。
【図６】Ｌ／Ｓモニタパターンごとに補正値を規定するＬ／Ｓモニタパターンテーブルの一例である。
【図７】入力された設計データの補正に用いる活性領域サイズの変動を考慮した補正テーブルの一例である。
【図８】トランジスタの種別の相異によって生じる段差の相異を説明する図である。
【図９】図４のマスクパターン補正フローの変形例１であり、異種トランジスタ混載型の半導体装置を製造する際のマスクパターンの補正フローである。
【図１０】図４のマスクパターン補正フローの変形例２であり、活性領域サイズを考慮した補正データを用いてモデルルールＯＰＣのみを行う補正例のフローチャートである。
【符号の説明】
【００４３】
１０１  半導体基板
１０２  ＳＴＩ（素子分離領域）
１０３  ケート絶縁膜
１０４  ポリシリコン
１０５  反射防止膜
１０６  レジスト
１０８  ゲート電極
１１０  活性領域
【図１】
2008249872.tif 000003
【図２】
2008249872.tif 000004
【図３】
2008249872.tif 000005
【図４】
2008249872.tif 000006
【図５】
2008249872.tif 000007
【図６】
2008249872.tif 000008
【図７】
2008249872.tif 000009
【図８】
2008249872.tif 000010
【図９】
2008249872.tif 000011
【図１０】
2008249872.tif 000012