(57)【要約】【課題】オフ時の静電容量が低い電界効果トランジスタ、およびその製造方法を提供する。【解決手段】半絶縁性の基板１０と、基板１０上に配置されたチャネル層１３と、チャネル層１３に電界を印加するためのゲート電極２１と、ゲート電極２１を挟むように配置されたソース電極１９およびドレイン電極２０とを含む。半絶縁性の基板１０のうち、ソース電極１９とドレイン電極２０との間の領域に対応する位置には凹部１０ａが形成されている。凹部１０ａ内は、基板１０よりも比誘電率が小さい物質で満たされている。ゲート電極２１から凹部１０ａまでの最短距離ｄは、１０μｍ以下である。【選択図】図１
2008117885.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板と、前記半絶縁性基板上に配置されたチャネル層と、前記チャネル層に電界を印加するためのゲート電極と、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極とを含む電界効果トランジスタであって、
前記半絶縁性基板のうち、前記ソース電極と前記ドレイン電極との間の領域に対応する位置には凹部が形成されており、
前記凹部内は、前記半絶縁性基板よりも比誘電率が小さい物質で満たされており、
前記ゲート電極から前記凹部までの最短距離が１０μｍ以下である、電界効果トランジスタ。
【請求項２】
前記半絶縁性基板と前記チャネル層との間に配置されたバッファ層を含み、
前記凹部は、前記半絶縁性基板および前記バッファ層の一部が除去されることによって形成されている請求項１に記載の電界効果トランジスタ。
【請求項３】
前記物質は、空気および有機物からなる群より選ばれる少なくとも１つの物質である請求項１または２に記載の電界効果トランジスタ。
【請求項４】
前記凹部が金属膜で被覆されている請求項１〜３のいずれか１項に記載の電界効果トランジスタ。
【請求項５】
８００ＭＨｚ以上の周波数で動作する請求項１〜４のいずれか１項に記載の電界効果トランジスタ。
【請求項６】
ゲート電極と、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極とを備える電界効果トランジスタの製造方法であって、
（ｉ）半絶縁性基板上に、チャネル層を含む半導体多層膜を形成する工程と、
（ii）前記ソース電極が形成される領域と前記ドレイン電極が形成される領域との間の領域に対応する位置において、前記半導体多層膜の厚さと前記半絶縁性基板の厚さとの合計が１０μｍ以下となるように、前記半導体多層膜が形成された側とは反対側から前記半絶縁性基板の一部を除去して凹部を形成する工程とを含む、電界効果トランジスタの製造方法。
【請求項７】
前記半導体多層膜は、前記半絶縁性基板と前記チャネル層との間に配置されたバッファ層を含み、
前記（ii）の工程において、前記半絶縁性基板および前記バッファ層の一部を除去することによって前記凹部を形成する、請求項６に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、およびその製造方法に関する。
【背景技術】
【０００２】
近年、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタ（以下、「ＦＥＴ」（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）という場合がある）は、無線通信（たとえば携帯電話端末）のパワーアンプやアンテナスイッチ等に広く用いられている。このＦＥＴの中でも特に、ＰＨＥＭＴ（Ｐｓｅｕｄｏｍｏｒｐｈｉｃ  Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）は、高周波特性に優れている。また、ＦＥＴなど能動素子と、半導体抵抗素子、金属抵抗素子および容量素子などの受動素子とを集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）などの半導体装置にもＰＨＥＭＴは、広く用いられている。
【０００３】
一般に、ＦＥＴでは、本来のパフォーマンスを最大限に引き出すために、寄生する抵抗や容量を低減することが重要である。特に、ＲＦスイッチとしての応用を考えた場合、オフ時におけるドレイン・ソース間容量（すなわちオフ容量）を低減させることが重要である。ＲＦスイッチのオフ時では、ゲート部ショットキー接合の容量は完全に空乏化されるため、拡散容量ではなく静電容量によって容量が決定される状態にある。すなわち、オフ時には、ソース・ゲート間の容量やドレイン・ゲート間の容量は、ゲート電極周辺の高ドープ層に存在する電子の配置で決定される。そのため、それらの容量には、ＦＥＴ半導体基板よりも表面側に存在する電極の形状や、絶縁膜の形状が影響する。一方、オフ時のソース・ドレイン間容量には、半導体基板と半導体基板上の絶縁膜とを介した容量が影響する。しかし、絶縁膜の誘電率は半導体基板（例えばＧａＡｓ基板）の誘電率と比較して一般に低いことから、半導体基板を介した容量成分が重要な役割を担う。
【０００４】
また、パワーアンプ向けのＦＥＴやヘテロバイポーラトランジスタ（ＨＢＴ）では、放熱のために裏面から加工を施し、ＧａＡｓ基板貫通するビアホールを介して裏面金属とソース電極とを接続することが、一般に行われている。今後の高周波向けの半導体素子では、従来は別のチップに作られてきたＲＦスイッチやパワーアンプが同一基板上に作られる場合が増加すると予測される。そのため、ＲＦスイッチとして用いられるＦＥＴにおいても、裏面から加工を施すことが広く行われるようになると予測される。ヘテロ接合バイポーラトランジスタでは、接合温度の上昇の抑制などを目的として、基板の一部を除去した素子が提案されている（たとえば特許文献１）。
【０００５】
従来のＰＨＥＭＴの一例の構造を、図５の断面図に示す。
【０００６】
図５のＰＨＥＭＴでは、ＧａＡｓからなる半絶縁性基板１１０上に、アンドープＡｌＧａＡｓからなる第１バッファ層１１１、アンドープＡｌＧａＡｓからなる第２バッファ層１１２、アンドープＩｎ0.2Ｇａ0.8Ａｓからなるチャネル層１１３、アンドープＡｌ0.25Ｇａ0.75Ａｓからなる第１スペーサ層１１４、およびアンドープＡｌ0.25Ｇａ0.75Ａｓからなるショットキー層１１６が、順に形成されている。また、第１スペーサ層１１４とショットキー層１１６との間には、ｎ型不純物イオンであるＳｉが１原子層分のプレーナードープされることによって形成されたキャリア供給層１１５が存在する。
【０００７】
ショットキー層１１６には、オーミックコンタクト層１１７を介して、ソース電極１１９とドレイン電極１２０とが、実質的にオーミックに接続されている。また、ショットキー層１１６上であってソース電極１１９とドレイン電極１２０との間には、ゲート電極１２１が形成されている。
【０００８】
素子を保護するために、素子を覆う絶縁膜１２２が形成されている。絶縁膜１２２には、Ｓｉ3Ｎ4膜やＳｉＯ2膜を用いることが多いが、電極間の寄生容量を低減するために、それらの膜と、それらの膜よりも誘電率の低い膜との多層膜を用いることも行われている。また、ソース電極１１９よびドレイン電極１２０の近傍には、素子分離のための注入領域１２３が形成されている。
【特許文献１】特開２００２−３１９５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の方法では、オフ容量のうち絶縁膜に基づく成分の低減は可能なものの、半導体基板に基づく成分の影響が大きいという問題があった。これは、半導体基板の誘電率（ＧａＡｓでは比誘電率が約１２）が、絶縁膜の誘電率（ＳｉＯ2では比誘電率が約４）に比べて大きいためである。
【００１０】
このような状況において、本発明は、オフ時の静電容量がより低い電界効果トランジスタ、およびその製造方法を提供することを目的の１つとする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の電界効果トランジスタは、半絶縁性基板と、前記半絶縁性基板上に配置されたチャネル層と、前記チャネル層に電界を印加するためのゲート電極と、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極とを含む電界効果トランジスタであって、前記半絶縁性基板のうち、前記ソース電極と前記ドレイン電極との間の領域に対応する位置には凹部が形成されており、前記凹部内は、前記半絶縁性基板よりも比誘電率が小さい物質で満たされており、前記ゲート電極から前記凹部までの最短距離が１０μｍ以下である。なお、この明細書において「基板上（または層上）に配置された」とは、基板上（または層上）に直接配置されている場合、および他の層を挟んで基板上（または層上）に間接的に配置されている場合の、両方を含む。
【００１２】
また、電界効果トランジスタを製造するための本発明の方法は、ゲート電極と、前記ゲート電極を挟むように配置されたソース電極およびドレイン電極とを備える電界効果トランジスタの製造方法である。この製造方法は、（ｉ）半絶縁性基板上に、チャネル層を含む半導体多層膜を形成する工程と、（ii）前記ソース電極が形成される領域と前記ドレイン電極が形成される領域との間の領域に対応する位置において、前記半導体多層膜の厚さと前記半絶縁性基板の厚さとの合計が１０μｍ以下となるように、前記半導体多層膜が形成された側とは反対側から前記半絶縁性基板の一部を除去して凹部を形成する工程とを含む。
【発明の効果】
【００１３】
本発明によれば、オフ時の静電容量が低い電界効果トランジスタが得られる。本発明によれば、高周波動作において、ロスが少なく高いアイソレーション特性を示す電界効果トランジスタを得ることが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について説明する。なお、本発明は、以下の実施形態の説明に限定されない。以下の説明では、特定の数値や特定の材料を例示する場合があるが、本発明の効果が得られる限り、他の数値や他の材料を適用してもよい。
【００１５】
［電界効果トランジスタ（ＦＥＴ）］
本発明のＦＥＴは、半絶縁性基板と、半絶縁性基板上に配置されたチャネル層と、チャネル層に電界を印加するためのゲート電極と、ゲート電極を挟むように配置されたソース電極およびドレイン電極とを含む。半絶縁性基板のうち、ソース電極とドレイン電極との間の領域に対応する位置には凹部が形成されている。その凹部内は、半絶縁性基板よりも比誘電率が小さい物質で満たされている。ゲート電極から凹部までの最短距離は、１０μｍ以下である。
【００１６】
半絶縁性基板には、半絶縁性の半導体基板が用いられ、典型的には半絶縁性のIII−Ｖ族化合物半導体基板（たとえばＧａＡｓ基板）が用いられる。半絶縁性基板上には、エピタキシャル成長によって形成された半導体多層膜（以下、「エピタキシャル層」という場合がある）が形成される。エピタキシャル層は、典型的にはIII−Ｖ族化合物半導体で形成される。
【００１７】
本発明のＦＥＴがＰＨＥＭＴのような高電子移動度トランジスタ（ＨＥＭＴ）である場合、エピタキシャル層は、半絶縁性基板側から順に配置されたチャネル層とショットキー層とを含む。この場合、ショットキー層上には、ゲート電極が形成される。また、ショットキー層上には、オーミックコンタクト層を介してソース電極およびドレイン電極が配置される。
【００１８】
チャネル層は、キャリアが走行する層である。本発明のＦＥＴがＰＨＥＭＴのような高電子移動度トランジスタ（ＨＥＭＴ）である場合、エピタキシャル層は、キャリア供給層を含む。キャリア供給層は、チャネル層にキャリアを供給するための層であり、チャネル層に隣接して、または、チャネル層の近傍に配置される。
【００１９】
なお、エピタキシャル層は、上記層以外の他の層を含んでもよい。たとえば、エピタキシャル層は、後述するバッファ層やスペーサ層を含んでもよい。
【００２０】
半絶縁性基板の凹部は、裏面側（ゲート電極とは反対側）から半絶縁性基板をエッチングすることによって形成される。典型的な一例では、凹部は、ソース電極とドレイン電極との間の領域に対応する位置の全体に形成されるが、その領域に対応する位置の一部のみに形成されてもよい。本発明の効果が得られる限り、凹部の形状に特に限定はない。たとえば、基板表面に垂直な方向における凹部の断面形状は、台形状であってもよいし、矩形状であってもよい。
【００２１】
ゲート電極から凹部までの最短距離は、１０μｍ以下である。当該最短距離を１０μｍ以下とすることによって、ドレイン・ソース間容量を低減できる。当該最短距離は、たとえば０．２μｍ〜１０μｍの範囲にあってもよく、０．５μｍ〜２μｍの範囲にあってもよい。
【００２２】
本発明のＦＥＴは、半絶縁性基板とチャネル層との間に配置されたバッファ層を含んでもよい。この場合、上記凹部は、半絶縁性基板およびバッファ層の一部が除去されることによって形成されていてもよい。たとえば、凹部は、バッファ層以外の層に到達するまで、半絶縁性基板およびバッファ層を除去することによって形成されてもよい。バッファ層は、半絶縁性基板と、その上に形成される層（たとえばチャネル層）との格子不整合を緩和するために形成される。
【００２３】
凹部は、ソース電極とドレイン電極との間の領域に対応する位置（以下、「ソース・ドレイン間領域」という場合がある）に形成される。凹部としては、たとえば以下の４つの例が挙げられる。第１の例は、ソース・ドレイン間領域に存在する半絶縁性基板の一部のみが除去されて形成された凹部である。第２の例は、ソース・ドレイン間領域に存在する半絶縁性基板のすべてが除去されて形成された凹部である。第３の例は、ソース・ドレイン間領域に存在する、半絶縁性基板のすべてとバッファ層の一部とが除去されて形成された凹部である。第４の例は、ソース・ドレイン間領域に存在する、半絶縁性基板およびバッファ層のすべてが除去されて形成された凹部である。ソース・ドレイン間領域に存在するバッファ層および半絶縁性基板のすべてを除去することによって、寄生容量を均一にすることができる。
【００２４】
凹部を満たしている上記物質は、空気および有機物からなる群より選ばれる少なくとも１つの物質であってもよい。凹部の一部またはすべてを、半絶縁性基板よりも比誘電率が小さい固体物質（たとえば有機物）で充填することによって、オフ容量を低減しながら、機械的強度の低下を抑制できる。そのような固体物質としては、たとえば、ベンゾシクロブテンや、ポリイミドが挙げられる。
【００２５】
絶縁性基板に形成された上記凹部は、金属膜で被覆されていてもよい。上記凹部を金属膜で被覆し、電気的にシールドすることによって、基板側の電位を自由に制御できる。
【００２６】
本発明のＦＥＴは、８００ＭＨｚ以上の周波数で動作するものであってもよい。なお、本発明のＦＥＴは、８００ＭＨｚ未満の周波数で動作するものであってもよい。
【００２７】
［ＦＥＴの製造方法］
以下、ＦＥＴを製造するための本発明の方法について説明する。この製造方法によれば、本発明のＦＥＴを製造できる。なお、本発明のＦＥＴについて上述した部分と同じ部分については、重複する説明を省略する場合がある。
【００２８】
本発明の製造方法は、以下の工程（ｉ）および（ii）を含む。
【００２９】
工程（ｉ）では、半絶縁性基板上に、半絶縁性基板側から順に配置されたチャネル層を含む半導体多層膜（エピタキシャル層）を形成する。エピタキシャル層は、一般的なエピタキシャル成長法、たとえばＭＯＣＶＤ法やＭＢＥ法によって形成できる。通常、半絶縁性基板とチャネル層との間には、バッファ層が形成される。
【００３０】
次に、工程（ii）では、ソース電極が形成される領域とドレイン電極が形成される領域との間の領域に対応する位置において、上記半導体多層膜の厚さと半絶縁性基板の厚さとの合計が１０μｍ以下となるように、上記半導体多層膜が形成された側とは反対側から半絶縁性基板の一部を除去して凹部を形成する。
【００３１】
凹部の形成は、電極を形成する前であってもよいし、電極を形成した後であってもよい。凹部は、上述したように、バッファ層に到達しなくてもよいし、バッファ層に到達してもよいし、バッファ層を貫通してもよい。凹部は、一般的なエッチング法で形成でき、ドライエッチングで形成してもよいし、ウェットエッチングで形成してもよい。
【００３２】
上記の製造工程、および上記工程以外の製造工程は、半導体素子製造プロセスで行われる一般的な方法を用いて実施することが可能である。
【００３３】
［ＦＥＴの一例］
以下、本発明のＦＥＴの一例について図面を参照しながら説明する。なお、以下の説明では、同様の部分に同一の符号を付して重複する説明を省略する場合がある。
【００３４】
本発明のＦＥＴの一例の断面図を図１に示す。図１のＦＥＴ１００では、半絶縁性ＧａＡｓからなる基板１０（例えば厚さ６００μｍ）の上に、アンドープＡｌＧａＡｓからなる第１バッファ層１１（厚さ１μｍ）と、アンドープＡｌＧａＡｓからなる第２バッファ層１２（厚さ１００ｎｍ）が順に積層されている。これらのバッファ層は、基板１０とチャネル層１３との格子不整合を緩和するための層である。
【００３５】
第２バッファ層１２上には、アンドープＩｎ0.2Ｇａ0.8Ａｓからなるチャネル層１３（厚さ２０ｎｍ）が形成されている。チャネル層１３は、キャリアが走行する層である。チャネル層１３上には、アンドープＡｌ0.25Ｇａ0.75Ａｓからなる第１スペーサ層１４（厚さ５ｎｍ）と、アンドープＡｌ0.25Ｇａ0.75Ａｓからなるショットキー層１６（厚さ２０ｎｍ）とが順に積層されている。第１スペーサ層１４とショットキー層１６との間には、キャリア供給層１５が形成されている。キャリア供給層１５は、ｎ型不純物イオンであるＳｉを、ドーズ量５×１０12ｃｍ-2となるように１原子層分だけプレーナードープすることによって形成される。
【００３６】
ショットキー層１６上であってソース電極およびドレイン電極が形成される領域には、ｎ+型のＧａＡｓからなるオーミックコンタクト層１７が形成されている。なお、第１バッファ層１１〜オーミックコンタクト層１７は、エピタキシャル成長法によって形成される。これらの層を総称して、エピタキシャル層１８と呼ぶ。
【００３７】
オーミックコンタクト層１７上には、ソース電極１９およびドレイン電極２０が形成されている。これらの電極は、たとえば、Ａｕ、ＧｅおよびＮｉの合金で形成できる。ソース電極１９およびドレイン電極２０は、ドーパントが高濃度にドープされたオーミックコンタクト層１７を介してショットキー層１６上に形成される。すなわち、ソース電極１９およびドレイン電極２０は、実質的にオーミックにショットキー層１６に接続される。また、ショットキー層１６上には、例えばＡｌからなるゲート電極２１が形成されている。ショットキー層１６は、ゲート電極２１とショットキー接合を形成する。
【００３８】
素子を保護するために、Ｓｉ3Ｎ4またはＳｉＯ2からなる保護絶縁膜２２が素子の表面を覆うように形成されている。また、ソース電極１９よびドレイン電極２０の近傍には、素子分離を目的として、注入領域２３が形成されている。
【００３９】
基板１０のうち、ソース・ドレイン間領域には、凹部１０ａが形成されている。凹部１０ａは、基板１０を裏面側から除去することによって形成される。ゲート電極２１から凹部１０ａまでの最短距離ｄは１０μｍ以下である。
【００４０】
凹部１０ａは、基板１０よりも誘電率（比誘電率）が低い材料で満たされる。たとえば、凹部１０ａを、ベンゾシクロブテン（ＢＣＢ）などの固体材料で満たすことによって、機械的強度を高めるとともに、凹部１０ａの領域における誘電率を低減できる。なお、誘電率が低い固体材料を凹部１０ａの一部のみに充填してもよい。また、誘電率が低い固体材料を凹部１０ａに全く充填することなく、凹部１０ａ内を空気で満たしてもよい。
【００４１】
なお、図１では、凹部１０ａが基板１０のみに形成された一例を示しているが、凹部１０ａは、バッファ層を除去するように形成されていてもよい。
【００４２】
［ＦＥＴの製造方法の一例］
次に、ＦＥＴ１００の製造方法の一例について、図２を参照しながら説明する。
【００４３】
まず、図２（ａ）に示すように、半絶縁性ＧａＡｓからなる基板（ウェハ）１０上に、エピタキシャル層１８、ソース電極１９、ドレイン電極２０、ゲート電極２１、および保護絶縁膜２２を順に形成する。これらは、半導体素子製造プロセスで用いられる一般的な方法で形成できる。また、図２（ａ）に示すように、凹部１０ａを形成するためのレジストパターン２５をフォトリソグラフィーによって、基板１０の裏面側に形成する。
【００４４】
次に、図２（ｂ）に示すように、エッチングによって基板１０の一部を除去し、凹部１０ａを形成する。エッチングは、たとえば、塩素を含むガスを用いたドライエッチングで行ってもよい。また、エッチングは、特定のエッチャント（たとえば、燐酸、過酸化水素および水の混合液）を用いたウェットエッチングで行ってもよい。このとき、ＡｌＧａＡｓやＩｎＧａＰからなるバッファ層を用いることによって、ＧａＡｓを選択的に除去することができ、エッチング深さを均一にすることが可能となる。
【００４５】
最後に、図２（ｃ）に示すように、ＧａＡｓよりも誘電率の低い充填材料２６（たとえばベンゾシクロブテン）を凹部１０ａに充填する。たとえば、充填材料２６を基板１０の裏面に塗布して凹部１０ａ内を埋め込んだのち、凹部１０ａ以外の部分に塗布された充填材料２６を除去すればよい。また、充填材料２６の埋め込みは、フォトリソグラフィーとドライエッチングとを用いて行ってもよい。また、不要な充填材料２６の除去は、研磨によって行ってもよい。なお、レジストパターン２５は、充填材料２６の充填の前または後に除去すればよい。
【００４６】
また、本発明の実施形態の一例として、ＲＦスイッチ部とパワーアンプ部とが同一チップ上に形成された素子の構成を、図３に模式的に示す。なお、図３の断面図では、主要部以外の図示を省略している。
【００４７】
図３の素子２００は、ＲＦスイッチ部２００ａと、パワーアンプ部２００ｂとを含む。ＲＦスイッチ部２００ａには、本発明のＦＥＴが用いられており、基板１０の凹部１０ａには、充填材料２６が埋め込まれている。また、パワーアンプ部２００ｂのソース電極は、ビアホールに埋め込まれた金属配線２０１を介して、裏面金属２０２に接続されている。
【００４８】
なお、本発明は、ＰＨＥＭＴだけでなく、他の構造のＦＥＴにおいても同様の効果を有する。たとえば、本発明は、ＧａＡｓ基板を用いたＦＥＴや、ＩｎＰ及びＧａＮを基板として用いたＦＥＴにも適用できる。
【００４９】
市販のシミュレーションソフトを用いて本発明の効果を評価した結果について、以下に説明する。このシミュレーションでは、ＧａＡｓ基板を含み、ＰＨＥＭＴの構造を有するＦＥＴについて評価した。このＦＥＴにおいて、ソース・ドレイン電極間のＧａＡｓ基板を除去して中空とした場合について、ゲート電極から基板の凹部までの最短距離ｄと、ドレイン・ソース間容量Ｃｄｓとの関係を算出した。それらの関係を図４に示す。図４に示すように、距離ｄを１０μｍ以下とすることによって、Ｃｄｓを低減できた。これは、ＧａＡｓ基板に形成された凹部（比誘電率ε＝１）が、ドレイン・ソース間の電気力線を中断することによる効果であると考えられる。
【００５０】
以上、本発明の実施の形態について例を挙げて説明したが、本発明は、上記実施の形態に限定されず本発明の技術的思想に基づき他の実施形態に適用することができる。
【産業上の利用可能性】
【００５１】
本発明は、電界効果トランジスタ（たとえばＰＨＥＭＴ）に適用でき、たとえば、ロスやアイソレーションの高周波特性に優れたモノリシックマイクロ波集積回路（ＭＭＩＣ）に適用できる。本発明は、半導体装置の中でも、携帯電話端末などに用いられる半導体装置に好ましく適用できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の電界効果トランジスタの一例の構成を示す断面図
【図２】本発明の電界効果トランジスタの製造工程の一例を示す断面図
【図３】本発明の電界効果トランジスタを用いた半導体装置の一例を模式的に示す断面図
【図４】本発明の効果を説明する図
【図５】従来の電界効果トランジスタの構成の一例を示す断面図
【符号の説明】
【００５３】
１０  基板
１０ａ  凹部
１１  第１バッファ層
１２  第２バッファ層
１３  チャネル層
１４  第１スペーサ層
１５  キャリア供給層
１６  ショットキー層
１７  オーミックコンタクト層
１８  エピタキシャル層
１９  ソース電極
２０  ドレイン電極
２１  ゲート電極
２２  保護絶縁膜
２３  注入領域
２５  レジストパターン
２６  充填材料
１００  ＦＥＴ
２００  素子
２００ａ  ＲＦスイッチ部
２００ｂ  パワーアンプ部
ｄ  ゲート電極から凹部までの最短距離
【図１】
2008117885.tif 000003
【図２】
2008117885.tif 000004
【図３】
2008117885.tif 000005
【図４】
2008117885.tif 000006
【図５】
2008117885.tif 000007