(57)【要約】【課題】個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる半導体記憶装置を提供する。【解決手段】ｎ個（ｎは整数：ｎ＞１）のメモリセルＭ１１１〜Ｍ１１ｎを直列に接続して、メモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続して（メモリセルＭ１１１〜Ｍ１ｍ１，Ｍ１１ｎ〜Ｍ１ｍｎ）、メモリセル群１００を形成している。このメモリセル群１００に１ビットの情報を記憶する。【選択図】図１
2008234795.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは整数：ｎ＞１）のメモリセルを直列に接続してメモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続してメモリセル群を形成し、このメモリセル群に１ビットの情報を記憶することを特徴とする半導体記憶装置。
【請求項２】
ｍ個（ｍは整数：ｍ＞１）のメモリセルを並列に接続してメモリセル列を形成し、このメモリセル列をｎ個（ｎは整数：ｎ＞１）直列に接続してメモリセル群を形成し、このメモリセル群に１ビットの情報を記憶することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタを有し、
上記メモリセル群の他端は、第１の電源に接続され、
上記トランジスタの他端は、第２の電源に接続されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
第１の上記メモリセル群の一端に、入出力端子の一端が接続されている第１のトランジスタと、
第２の上記メモリセル群の一端に、入出力端子の一端が接続されている第２のトランジスタと
を有し、
上記第１のメモリセル群の他端、および、上記第２のメモリセル群の他端は、第１の電源に接続され、
上記第１のトランジスタの他端、および、上記第２のトランジスタの他端は、第２の電源に接続され、
上記第１のトランジスタの一端は、上記第２のメモリセル群の個々のメモリセルのゲート、および、上記第２のトランジスタのゲートに接続され、
上記第２のトランジスタの一端は、上記第１のメモリセル群の個々のメモリセルのゲート、および、上記第１のトランジスタのゲートに接続されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１または２に記載の半導体記憶装置において、
上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタと、
上記メモリセル群の一端に、入力端子が接続されているインバータと
を有し、
上記メモリセル群の他端は、第１の電源に接続され、
上記トランジスタの他端は、第２の電源に接続され、
上記インバータの出力端子は、上記トランジスタのゲートに接続されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１または２に記載の半導体記憶装置において、
互いの出力と入力を接続してラッチ回路を構成する第１のインバータおよび第２のインバータを有し、
第１の上記メモリセル群の一端、および、第２の上記メモリセル群の一端は、第１の電源に接続され、
上記第１のメモリセル群の他端は、上記第１のインバータの入力に接続され、
上記第２のメモリセル群の他端は、上記第２のインバータの入力に接続されていることを特徴とする半導体記憶装置。
【請求項７】
請求項１または２に記載の半導体記憶装置において、
第１の上記メモリセル群の一端は、第１の電源に接続され、
第２の上記メモリセル群の一端は、第２の電源に接続され、
上記第１のメモリセル群の他端、および、上記第２のメモリセル群の他端は、互いに接続されていることを特徴とする半導体記憶装置。
【請求項８】
請求項１または２に記載の半導体記憶装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、および、この半導体記憶装置を備えた電子機器に関し、より詳しくは、セル電流の変化を利用して情報を記憶できる機能を備えたフラッシュメモリセル等の不揮発性メモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード（プログラム）記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリ等のような不揮発性の半導体記憶装置が多く利用されている。さらに液晶パネルなど、ガラス基板上にも不揮発性メモリを搭載することが考えられている。
【０００３】
このような不揮発性メモリセルは、記憶状態に応じたセル電流の違いを利用して情報を記憶するものであるが、構造上、個々のメモリセルの間で書き込み時間に差が生じたり、消去セル電流がばらつくなど、セル特性のばらつきが大きい。特にガラス基板の上に形成されたメモリセルは、特性ばらつきが大きいため、極端に特性の悪いメモリセルは不良品として選別する必要がある。しかし、メモリ部分のみに生じた不良によって、一体化された液晶パネル部分をも不良品とするのは、大変効率が悪い。
【０００４】
また、個々のメモリセルは、ディスターブ（他のメモリセルへのアクセスによる外乱）や、エンデュランス（書き換え回数の増加によるメモリセルの書き換え特性の劣化）、リテンション（温度変化や経時変化等による蓄積情報の保持特性）等の影響が、互いに異なる度合いで及ぶため、製品が市場に出てから不良を起こすという問題が生じる。
【０００５】
従来のメモリセル不良に対する代表的な解決手法としては、ヒューズを用いたり（特開２００２−７４９７９号公報：特許文献１参照）、不揮発性メモリを用いて（特開２００２−３５８７９４号公報：特許文献２参照）、冗長メモリセルに置換する半導体記憶装置がある。
【０００６】
しかしながら、上記従来のヒューズを用いた半導体記憶装置は、ウェハテスト後、ヒューズをレーザ等で切断する必要があるため、スループットが悪い。また、ヒューズ部分の面積がチップ面積を増大させる。あるいは、上記従来の不揮発性メモリを用いる半導体記憶装置は、冗長置換アドレスを記憶させる不揮発性メモリ自身の歩留まりが悪いと、救済効率が悪い。また、出荷後に不揮発性メモリの特性が変動するため、再書き込み等のアフタケアが必要であった。
【特許文献１】特開２００２−７４９７９号公報
【特許文献２】特開２００２−３５８７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の半導体記憶装置は、ｎ個（ｎは整数：ｎ＞１）のメモリセルを直列に接続してメモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続してメモリセル群を形成し、このメモリセル群に１ビットの情報を記憶することを特徴としている。
【０００９】
この発明の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル１個に情報を記憶させる場合に比べ、半導体記憶装置のメモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００１０】
また、この発明の半導体記憶装置は、ｍ個（ｍは整数：ｍ＞１）のメモリセルを並列に接続してメモリセル列を形成し、このメモリセル列をｎ個（ｎは整数：ｎ＞１）直列に接続してメモリセル群を形成し、このメモリセル群に１ビットの情報を記憶することを特徴としている。
【００１１】
この発明の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル１個に情報を記憶させる場合に比べ、半導体記憶装置のメモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００１２】
また、一実施形態の半導体記憶装置では、
上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタを有し、
上記メモリセル群の他端は、第１の電源に接続され、
上記トランジスタの他端は、第２の電源に接続されている。
【００１３】
この実施形態の半導体記憶装置によれば、上記メモリセル群に接続されている上記トランジスタを有するので、上記メモリセル群に記憶された１ビットのデータを、１個のトランジスタを用いるだけで簡単に高い歩留まりで読み出すことが可能となる。
【００１４】
また、一実施形態の半導体記憶装置では、
第１の上記メモリセル群の一端に、入出力端子の一端が接続されている第１のトランジスタと、
第２の上記メモリセル群の一端に、入出力端子の一端が接続されている第２のトランジスタと
を有し、
上記第１のメモリセル群の他端、および、上記第２のメモリセル群の他端は、第１の電源に接続され、
上記第１のトランジスタの他端、および、上記第２のトランジスタの他端は、第２の電源に接続され、
上記第１のトランジスタの一端は、上記第２のメモリセル群の個々のメモリセルのゲート、および、上記第２のトランジスタのゲートに接続され、
上記第２のトランジスタの一端は、上記第１のメモリセル群の個々のメモリセルのゲート、および、上記第１のトランジスタのゲートに接続されている。
【００１５】
この実施形態の半導体記憶装置によれば、上記第１のメモリセル群に接続されている第１のトランジスタと、上記第２のメモリセル群に接続されている第２のトランジスタとを有するので、上記２つのメモリセル群に記憶された１ビットのデータを、２個のトランジスタを用いるだけで簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００１６】
また、一実施形態の半導体記憶装置では、
上記メモリセル群の一端に、入出力端子の一端が接続されているトランジスタと、
上記メモリセル群の一端に、入力端子が接続されているインバータと
を有し、
上記メモリセル群の他端は、第１の電源に接続され、
上記トランジスタの他端は、第２の電源に接続され、
上記インバータの出力端子は、上記トランジスタのゲートに接続されている。
【００１７】
この実施形態の半導体記憶装置によれば、上記メモリセル群に接続されているトランジスタと、上記メモリセル群に接続されているインバータとを有するので、上記メモリセル群に記憶された１ビットのデータを、１個のトランジスタおよび１個のインバータを用いるだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００１８】
また、一実施形態の半導体記憶装置では、
互いの出力と入力を接続してラッチ回路を構成する第１のインバータおよび第２のインバータを有し、
第１の上記メモリセル群の一端、および、第２の上記メモリセル群の一端は、第１の電源に接続され、
上記第１のメモリセル群の他端は、上記第１のインバータの入力に接続され、
上記第２のメモリセル群の他端は、上記第２のインバータの入力に接続されている。
【００１９】
この実施形態の半導体記憶装置によれば、互いの出力と入力を接続してラッチ回路を構成する上記第１のインバータおよび上記第２のインバータを有するので、上記２つのメモリセル群に記憶された１ビットのデータを、２個のインバータを用いるだけで簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００２０】
また、一実施形態の半導体記憶装置では、
第１の上記メモリセル群の一端は、第１の電源に接続され、
第２の上記メモリセル群の一端は、第２の電源に接続され、
上記第１のメモリセル群の他端、および、上記第２のメモリセル群の他端は、互いに接続されている。
【００２１】
この実施形態の半導体記憶装置によれば、上記第１のメモリセル群は、第１の電源に接続され、上記第２のメモリセル群は、第２の電源に接続され、上記第１のメモリセル群および上記第２のメモリセル群は、互いに接続されているので、上記２つのメモリセル群に記憶された１ビットのデータを、２種類の電源に接続するだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００２２】
また、この発明の電子機器は、上記半導体記憶装置を備えていることを特徴としている。
【００２３】
この発明の電子機器によれば、上記半導体記憶装置を備えているので、信頼性の高い電子機器が得られる。
【発明の効果】
【００２４】
この発明の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリ部の不良率を低く抑えることができる。
【００２５】
この発明の電子機器によれば、上記半導体記憶装置を備えているので、信頼性の高い電子機器が得られる。
【発明を実施するための最良の形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
（第１の実施形態）
図１は、本発明の半導体記憶装置の第１実施形態を示す図である。この半導体記憶装置では、ｎ個（ｎは整数：ｎ＞１）のメモリセルＭ１１１〜Ｍ１１ｎを直列に接続して、メモリセル列を形成し、このメモリセル列をｍ個（ｍは整数：ｍ＞１）並列に接続して（メモリセル列Ｍ１１１〜Ｍ１ｍ１，・・・，Ｍ１１ｎ〜Ｍ１ｍｎ）、メモリセル群１００を形成している。このメモリセル群１００に１ビットの情報を記憶する。
【００２８】
メモリセルは最初、電流が流れる消去状態（以下、この状態のメモリセルを「消去セル」と呼ぶ）にあるとし、これをデータ０とする。また、書き込み動作によって、電流が流れない書き込み状態（以下、この状態のメモリセルを「書き込みセル」と呼ぶ）とし、これをデータ１とする。もちろん、電流の状態やデータ０／１の定義は、これに限定されるものではない。
【００２９】
もし、個々のメモリセルの消去不良率（最初、消去状態にない確率も含める）をｅ、書き込み不良率をｐとすると、メモリセル１個に１ビットを記憶させた場合の不良率ε０は、以下の（式１）
ε０＝１−（１−ｅ）・（１−ｐ）・・・（式１）
であり、ｅ＝ｐ＝１％とすると、ε０＝１．９９％となってしまう。
【００３０】
そこで、図１に示した本発明の構成を用いて、ｎ×ｍ個のメモリセルのすべてのデータを０とする場合、メモリセル群としての消去不良率ε１ｅは、以下の（式２）
ε１ｅ＝（１−（１−ｅ）ｎ）ｍ・・・（式２）
であり、すべてデータを１とする場合、メモリセル群としての書き込み不良率ε１ｐは、以下の（式３）
ε１ｐ＝１−（１−ｐｎ）ｍ・・・（式３）
となる。ｅ＝ｐ＝１％、ｎ＝ｍ＝２（メモリセル４個）とすると、ε１ｅ≒０．０３９６％、ε１ｐ≒０．０２００％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約５０分の１となる。さらに、ｅ＝ｐ＝１％、ｎ＝ｍ＝３（メモリセル９個）とすると、ε１ｅ≒０．００２６２％、ε１ｐ≒０．０００３００％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約７６０分の１とすることができる。
【００３１】
上記構成の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル１個に情報を記憶させる場合に比べ、半導体記憶装置のメモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００３２】
（第２の実施形態）
図２は、本発明の半導体記憶装置の第２実施形態を示す図である。この半導体記憶装置では、ｍ個（ｍは整数：ｍ＞１）のメモリセルＭ２１１〜Ｍ２ｍ１を並列に接続して、メモリセル列を形成し、このメモリセル列をｎ個（ｎは整数：ｎ＞１）直列に接続して（メモリセル列Ｍ２１１〜Ｍ２１ｎ，・・・，Ｍ２ｍ１〜Ｍ２ｍｎ）、メモリセル群２００を形成している。このメモリセル群２００に１ビットの情報を記憶する。
【００３３】
ｎ×ｍ個のメモリセルのすべてのデータを０とする場合、メモリセル群としての消去不良率ε２ｅは、以下の（式４）
ε２ｅ＝１−（１−ｅｍ）ｎ・・・（式４）
であり、すべてデータを１とする場合、メモリセル群としての書き込み不良率ε２ｐは、以下の（式５）
ε２ｐ＝（１−（１−ｐ）ｍ）ｎ・・・（式５）
となる。ｅ＝ｐ＝１％、ｎ＝ｍ＝２（メモリセル４個）とすると、ε２ｅ≒０．０２００％、ε２ｐ≒０．０３９６％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約５０分の１となる。さらに、ｅ＝ｐ＝１％、ｎ＝ｍ＝３（メモリセル９個）とすると、ε１ｅ≒０．０００３００％、ε１ｐ≒０．００２６２％となり、メモリセル１個に記憶させる場合に比べて、不良率は少なくとも約７６０分の１とすることができる。
【００３４】
上記構成の半導体記憶装置によれば、個々のメモリセルを直列および並列に配列したメモリセル群に、１ビットのデータを記憶させるので、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、メモリセル１個に情報を記憶させる場合に比べ、半導体記憶装置のメモリ部の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００３５】
なお、上記第１の実施形態および上記第２の実施形態において、書き込み不良に対しては、メモリセルを直列に接続することが有効であり、消去不良に対しては、メモリセルを並列に接続することが有効であるため、書き込み不良率ｐと消去不良率ｅが、ｐ＞ｅの場合には、ｎ＞ｍとし、ｐ＜ｅの場合には、ｎ＜ｍとなるようにメモリセル群を構成するのが良い。ｎ＝ｍとする場合は、上記結果から分かるように、ｐ＞ｅの場合には、上記第１の実施形態を用い、ｐ＜ｅの場合には、上記第２の実施形態を用いるのが良い。
【００３６】
（第３の実施形態）
図３は、本発明の半導体記憶装置の第３実施形態を示す図である。この半導体記憶装置では、メモリセル群３００と通常のトランジスタ３０１とを直列に接続してインバータを構成している。
【００３７】
ここでは、メモリセルをＰチャネル型としたため、組み合わせるトランジスタをＮチャネル型としたが、メモリセルがＮチャネル型なら、組み合わせるトランジスタをＰチャネル型とすれば良い。あるいは、同じチャネル型として、ゲート信号を分離して、各々のゲート信号に反転信号を用いても良いが、回路が少し複雑になる。
【００３８】
また、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図２）に示すメモリセル群を用いても構わない。
【００３９】
さて、メモリセルの情報を読み出すためには、ゲート信号ＶＧを最初Ｈｉｇｈにする。トランジスタ３０１がオンし、メモリセル群はオフするので、ノード３０２はＬｏｗとなる。その後、ゲート信号ＶＧをＬｏｗにすると、トランジスタ３０１はオフする。メモリセル群３００の個々のメモリセルが消去セル（データ０）ならオンし、ノード３０２はＨｉｇｈとなって、通常のインバータ３０３を介した出力ＤＡＴＡはＬｏｗ（データ０）となる。メモリセル群３００の個々のメモリセルが書き込みセル（データ１）ならオフしたままで、ノード３０２はＬｏｗ状態を保持し、通常のインバータ３０３を介した出力ＤＡＴＡはＨｉｇｈ（データ１）のままとなる。このようにして、メモリセル群に記憶された１ビットのデータは、第１実施形態で求めた高い歩留まり（＝１−ε１ｅまたは１−εｐ）で正確に読み出される。
【００４０】
要するに、上記半導体記憶装置は、メモリセル群３００の一端に、入出力端子の一端が接続されているトランジスタ３０１を有し、上記メモリセル群３００の他端は、第１の電源に接続され、上記トランジスタ３０１の他端は、（第２の電源の一例として）接地に接続されている。
【００４１】
したがって、上記メモリセル群３００に接続されている上記トランジスタ３０１を有するので、上記メモリセル群３００に記憶された１ビットのデータを、１個のトランジスタ３０１を用いるだけで簡単に高い歩留まりで読み出すことが可能となる。
【００４２】
（第４の実施形態）
図４は、本発明の半導体記憶装置の第４実施形態を示す図である。この半導体記憶装置では、上記第３の実施形態（図３）に示したメモリセル群と通常のトランジスタとを直列に接続して形成されたインバータを用い、このインバータを２個接続して、ラッチ回路を構成している。
【００４３】
ここでは、メモリセルをＰチャネル型としたため、組み合わせるトランジスタをＮチャネル型としたが、メモリセルがＮチャネル型なら、組み合わせるトランジスタをＰチャネル型とすれば良い。あるいは、同じチャネル型として、ゲート信号を分離して、各々のゲート信号に反転信号を用いても良いが、回路が少し複雑になる。
【００４４】
また、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図２）に示すメモリセル群を用いても構わない。
【００４５】
さて、メモリセルの情報は、２つのメモリセル群４００，４０１で、１ビットを記憶する。データ１を記憶するためには、第１のメモリセル群４００を消去セルとし、第２のメモリセル群４０１を書き込みセルとする。電源を立ち上げると、第２のメモリセル群４０１には電流が流れないため、ノード４０３はＬｏｗ、ノード４０２はＨｉｇｈとなり、出力ＤＡＴＡはＨｉｇｈ（データ１）となる。
【００４６】
また、データ０を記憶するためには、第１のメモリセル群４００を書き込みセルとし、第２のメモリセル群４０１を消去セルとする。電源を立ち上げると、第１のメモリセル群４００には電流が流れないため、ノード４０２はＬｏｗ、ノード４０３はＨｉｇｈとなり、出力ＤＡＴＡはＬｏｗ（データ０）となる。
【００４７】
この方式においては、上記第３の実施形態で述べたようなゲート信号を用いる必要がなく、電源を立ち上げるだけで、データが出力されるという特長がある。
【００４８】
要するに、上記半導体記憶装置は、上記第１のメモリセル群４００の一端に、入出力端子の一端が接続されている第１のトランジスタ４０４と、上記第２のメモリセル群４０１の一端に、入出力端子の一端が接続されている第２のトランジスタ４０５とを有している。上記第１のメモリセル群４００の他端、および、上記第２のメモリセル群４０１の他端は、第１の電源に接続されている。上記第１のトランジスタ４０４の他端、および、上記第２のトランジスタ４０５の他端は、（第２の電源の一例として）接地に接続されている。上記第１のトランジスタ４０４の一端は、上記第２のメモリセル群４０１の個々のメモリセルのゲート、および、上記第２のトランジスタ４０５のゲートに接続されている。上記第２のトランジスタ４０５の一端は、上記第１のメモリセル群４００の個々のメモリセルのゲート、および、上記第１のトランジスタ４０４のゲートに接続されている。
【００４９】
したがって、上記第１のメモリセル群４００に接続されている第１のトランジスタ４０４と、上記第２のメモリセル群４０１に接続されている第２のトランジスタ４０５とを有するので、上記２つのメモリセル群４００，４０１に記憶された１ビットのデータを、２個のトランジスタ４０４，４０５を用いるだけで簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００５０】
（第５の実施形態）
図５は、本発明の半導体記憶装置の第５実施形態を示す図である。この半導体記憶装置では、メモリセル群９００は、通常のトランジスタ９０１とインバータ９０３とで構成される片ラッチ回路のノード９０２に接続されている。
【００５１】
ここでは、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図２）に示すメモリセル群を用いても構わない。
【００５２】
さて、この半導体記憶装置においては、メモリセルの情報は、電源立ち上げ時に、自動的に読み出され、ＤＡＴＡ信号として出力される。その動作の様子を、図６および図７を用いて説明する。
【００５３】
例えば、メモリセル群９００のデータが０の場合、図６に示すように、電源が立ち上がると、メモリセルに電流が流れるため、ノード９０２の電圧は、電源電圧に追随して上昇し、インバータ９０３の出力ＤＡＴＡは、やがてＬｏｗとなり、データ０が読み出される。
【００５４】
一方、メモリセル群９００のデータが１の場合、図７に示すように、電源が立ち上がっても、メモリセルに電流が流れないため、ノード９０２の電圧は、あまり上昇しない（実際には、寄生容量などのカップリングで、図のように若干は上昇する）。そして、電源電圧とノード９０２の電位差が、インバータを構成するＰ型トランジスタの閾値Ｖｔｈ（ｐ）より大きくなると、インバータ９０３の出力ＤＡＴＡは、Ｈｉｇｈとなり、データ１が読み出される。このようにして、メモリセル群に記憶された１ビットのデータは、上記第１実施形態で求めた高い歩留まり（＝１−ε１ｅまたは１−ε１ｐ）で正確に読み出される。
【００５５】
要するに、上記半導体記憶装置は、上記メモリセル群９００の一端に、入出力端子の一端が接続されているトランジスタ９０１と、上記メモリセル群９００の一端に、入力端子が接続されているインバータ９０３とを有している。上記メモリセル群９００の他端は、第１の電源に接続され、上記トランジスタ９０１の他端は、（第２の電源の一例として）接地に接続され、上記インバータ９０３の出力端子は、上記トランジスタ９０１のゲートに接続されている。
【００５６】
したがって、上記メモリセル群９００に接続されているトランジスタ９０１と、上記メモリセル群９００に接続されているインバータ９０３とを有するので、上記メモリセル群９００に記憶された１ビットのデータを、１個のトランジスタ９０１および１個のインバータ９０３を用いるだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００５７】
（第６の実施形態）
図８は、本発明の半導体記憶装置の第６実施形態を示す図である。この半導体記憶装置では、２つのメモリセル群５００，５０１を、通常のラッチ回路に接続させている。
【００５８】
ここでは、メモリセルをＰチャネル型としたため、組み合わせるトランジスタをＮチャネル型としたが、メモリセルがＮチャネル型なら、組み合わせるトランジスタをＰチャネル型とすれば良い。あるいは、同じチャネル型として、ゲート信号を分離して、各々のゲート信号に反転信号を用いても良いが、回路が少し複雑になる。
【００５９】
また、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図２）に示すメモリセル群を用いても構わない。
【００６０】
さて、メモリセルの情報は、２つのメモリセル群５００，５０１で、１ビットを記憶する。データ１を記憶するためには、第１のメモリセル群５００を書き込みセルとし、第２のメモリセル群５０１を消去セルとする。電源を立ち上げると、第２のメモリセル群５０１には電流が流れるため、ノード５０３はＨｉｇｈ、ノード５０２はＬｏｗとなり、出力ＤＡＴＡはＨｉｇｈ（データ１）となる。
【００６１】
また、データ０を記憶するためには、第１のメモリセル群５００を消去セルとし、第２のメモリセル群５０１を書き込みセルとする。電源を立ち上げると、第１のメモリセル群５００には電流が流れるため、ノード５０２はＨｉｇｈ、ノード５０３はＬｏｗとなり、出力ＤＡＴＡはＬｏｗ（データ０）となる。
【００６２】
この方式においては、上記第３実施形態で述べたようなゲート信号を用いる必要がなく、電源を立ち上げるだけで、データが出力されるという特長がある。
【００６３】
要するに、上記半導体記憶装置は、互いの出力と入力を接続してラッチ回路を構成する第１のインバータ５０４および第２のインバータ５０５を有している。上記第１のメモリセル群５００の一端、および、上記第２のメモリセル群５０１の一端は、第１の電源に接続されている。上記第１のメモリセル群５００の他端は、上記第１のインバータ５０４の入力に接続されている。上記第２のメモリセル群５０１の他端は、上記第２のインバータ５０５の入力に接続されている。
【００６４】
したがって、互いの出力と入力を接続してラッチ回路を構成する上記第１のインバータ５０４および上記第２のインバータ５０５を有するので、上記２つのメモリセル群５００，５０１に記憶された１ビットのデータを、２個のインバータ５０４，５０５を用いるだけで簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００６５】
（第７の実施形態）
図９は、本発明の半導体記憶装置の第７実施形態を示す図である。２つのメモリセル群６００，６０１を、別々の電源Ｖ１、Ｖ０に接続し、出力ＤＡＴＡを共通に接続させている。ここでは、上記第１の実施形態（図１）に示すメモリセル群を用いたが、もちろん、上記第２の実施形態（図２）に示すメモリセル群を用いても構わない。
【００６６】
さて、メモリセルの情報は、２つのメモリセル群６００，６０１で１ビットを記憶する。データ１を記憶するためには、第１のメモリセル群６００を消去セルとし、第２のメモリセル群６０１を書き込みセルとする。電源Ｖ１、Ｖ０を立ち上げると、第１のメモリセル群６００には電流が流れるため、出力ＤＡＴＡはＶ１（データ１）となる。
【００６７】
また、データ０を記憶するためには、第１のメモリセル群６００を書き込みセルとし、第２のメモリセル群６０１を消去セルとする。電源Ｖ１、Ｖ０を立ち上げると、第２のメモリセル群６０１には電流が流れるため、出力ＤＡＴＡはＶ０（データ０）となる。
【００６８】
この方式においては、上記第３実施形態で述べたようなゲート信号を用いる必要がなく、電源を立ち上げるだけで、データが出力されるという特長がある。
【００６９】
なお、上記第４、第６、第７の実施形態においては、１ビットを２つのメモリセル群に記憶させるため、歩留まりε４は、以下の（式６）
ε４＝１−（１−（１−（１−ｅ）ｎ）ｍ）・（１−ｐｎ）ｍ・・・（式６）
となる。また、メモリセル群に、第２実施形態を用いた場合は、以下の（式７）
ε４＝１−（１−（１−（１−ｐ）ｍ）ｎ）・（１−ｅｍ）ｎ・・・（式７）
となる。いずれの場合も、ｅ＝ｐ＝１％、ｎ＝ｍ＝２（メモリセル４個）とすると、ε４≒０．０５９６％となり、メモリセル１個に記憶させる場合に比べて、不良率は約３３分の１となる。さらに、ｅ＝ｐ＝１％、ｎ＝ｍ＝３（メモリセル９個）とすると、ε４≒０．００２９２％となり、メモリセル１個に記憶させる場合に比べて、不良率は約６８０分の１とすることができる。
【００７０】
要するに、上記半導体記憶装置は、上記第１のメモリセル群６００の一端は、第１の電源Ｖ１に接続され、上記第２のメモリセル群６０１の一端は、第２の電源Ｖ０に接続されている。上記第１のメモリセル群６００の他端、および、上記第２のメモリセル群６０１の他端は、互いに接続されている。
【００７１】
したがって、上記第１のメモリセル群６００は、第１の電源Ｖ１に接続され、上記第２のメモリセル群６０１は、第２の電源Ｖ０に接続され、上記第１のメモリセル群６００および上記第２のメモリセル群６０１は、互いに接続されているので、上記２つのメモリセル群６００，６０１に記憶された１ビットのデータを、２種類の電源Ｖ１、Ｖ０に接続するだけで、簡単に高い歩留まりで読み出すことが可能となる。また、タイミング信号を用いる必要がなく、電源を立ち上げるだけで、データを出力することができる。
【００７２】
（第８の実施形態）
図１０は、本発明の電子機器としての液晶パネルを示すブロック図である。図１１は、本発明の電子機器としての液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。この液晶パネルは、本発明の半導体記憶装置としての不揮発性メモリを備え、この不揮発性メモリにＶｃｏｍ調整用のデジタルデータを記憶している。
【００７３】
図１０に示すように、この液晶パネルでは、液晶の画素７００、ＴＦＴ（薄膜トランジスタ）７０１および付加容量７０２がアレイ状に配置され、ＴＦＴ７０１のゲートを駆動するゲートドライバ７０３と、ＴＦＴ７０１のソースに接続されるソースドライバ７０４とを有する。
【００７４】
ゲートドライバ７０３で選択されたＴＦＴ７０１がオンし、ソースドライバ７０４から、ＴＦＴ７０１を介して、データが付加容量７０２に一時記憶される。液晶の画素７００の劣化を防ぐため、１フレーム中の前半（正フィールド）では、高電圧ＶＨのデータを与え、１フレーム中の後半（負フィールド）では、低電圧ＶＬのデータを与える。そして、Ｖｃｏｍには、画面のチラつきを防ぐため、基準電圧として（ＶＨ＋ＶＬ）／２の電圧を印加する。しかし、ＴＦＴのゲート・ソース間の寄生容量などに製造ばらつきがあるため、液晶パネル毎に、Ｖｃｏｍを設定する必要がある。
【００７５】
そこで、Ｖｃｏｍ電圧発生部は、図１１に示すように、不揮発性メモリとしてのメモリ部８００に調整値を記憶させ、Ｄ／Ａコンバータ（デジタル／アナログ変換器）８０１と、Ｖｃｏｍドライバ８０２を介して、Ｖｃｏｍとして出力すれば良い。上記メモリ部８００は、Ｖｃｏｍ調整値を長期間保存する必要があるため、高度の信頼性が必要となる。
【００７６】
ここで、本実施形態の不揮発性メモリは、個々のメモリセルの不良率が高くても、また、個々のメモリセルの特性が製品出荷後に変動しても、個々のメモリセルを直列、あるいは並列に並べたメモリセル群に、１ビットのデータを記憶させる手法を用いるため、メモリ部８００の不良率を低く抑えることができ、出荷時の歩留まりを上げ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００７７】
したがって、上記第１〜上記第７の実施形態の何れか一つの半導体記憶装置を備える電子機器は、高信頼性を達成することができる。なお、上記半導体記憶装置は、液晶パネルに限られず、デジタルカメラや携帯電話、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の半導体記憶装置の第１実施形態を示す図である。
【図２】本発明の半導体記憶装置の第２実施形態を示す図である。
【図３】本発明の半導体記憶装置の第３実施形態を示す図である。
【図４】本発明の半導体記憶装置の第４実施形態を示す図である。
【図５】本発明の半導体記憶装置の第５実施形態を示す図である。
【図６】メモリセルが消去状態の時の動作を示す説明図である。
【図７】メモリセルが書き込み状態の時の動作を示す説明図である。
【図８】本発明の半導体記憶装置の第６実施形態を示す図である。
【図９】本発明の半導体記憶装置の第７実施形態を示す図である。
【図１０】本発明の電子機器としての液晶パネルを示すブロック図である。
【図１１】本発明の電子機器としての液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。
【符号の説明】
【００７９】
Ｍ１１１、Ｍ１１ｎ、Ｍ１ｍ１、Ｍ１ｍｎ  メモリセル
Ｍ２１１、Ｍ２１ｎ、Ｍ２ｍ１、Ｍ２ｍｎ  メモリセル
１００、２００、３００、４００、４０１、５００、５０１、６００、６０１、９００  メモリセル群
３０１、４０４、４０５、９０１  トランジスタ
３０２、４０２、４０３、５０２、５０３、９０２  ノード
３０３、５０４、５０５、９０３  インバータ
７００  液晶の画素
７０１  ＴＦＴ
７０２  付加容量
７０３  ゲートドライバ
７０４  ソースドライバ
８００  メモリ部
８０１  Ｄ／Ａコンバータ
８０２  Ｖｃｏｍドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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