(57)【要約】【課題】中央電源制御部が拡張装置の電源ユニットの電源制御を行なうために要する時間を短縮できるようにする。【解決手段】中央電源制御部が、中央処理回路１３によって書き込まれ、他の電源装置２１ａ〜２１ｃの電源制御を行なうための電源制御情報を保持する電源制御情報保持部１６ａと、この電源制御情報保持部１６ａに保持された電源制御情報を他の電源装置２１ａ〜２１ｃの電源制御を行なう他の電源制御回路２２に送信する送信制御部１７とを有する。【選択図】図１
2008165535.tif 000002
【特許請求の範囲】
【請求項１】
中央処理回路によって書き込まれ、他の電源装置の電源制御を行なうための電源制御情報を保持する電源制御情報保持部と、
前記電源制御情報保持部に保持された前記電源制御情報を前記他の電源装置の電源制御を行なう他の電源制御回路に送信する送信制御部とを有することを特徴とする、電源制御回路。
【請求項２】
前記他の電源装置に関する電源情報を前記他の電源制御回路から受信する受信制御部と、
前記受信制御部が受信した前記電源情報を保持する電源情報保持部とを有することを特徴とする、請求項１記載の電源制御回路。
【請求項３】
中央電源制御回路に保持された、電源装置の電源制御を行なうための電源制御情報を、前記中央電源制御回路から受信する受信制御部と、
前記受信制御部が受信した前記電源制御情報を保持する電源制御情報保持部とを有することを特徴とする、電源制御回路。
【請求項４】
前記電源装置に関する電源情報を保持する電源情報保持部と、
前記電源情報保持部に保持された前記電源情報を前記中央電源制御回路に送信する送信制御部とを有することを特徴とする、請求項３記載の電源制御回路。
【請求項５】
中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、
前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、
前記第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有することを特徴とする、電源制御装置。
【請求項６】
中央装置に接続された他の装置に電力を供給する第１電源装置の電源制御を行なう拡張電源制御装置と、
前記第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、前記第１電源制御情報保持部に保持された前記第１電源制御情報を、前記拡張電源制御装置に送信する第１送信制御部とを備える中央電源制御装置とを有することを特徴とする、電源制御システム。
【請求項７】
前記拡張電源制御装置が、前記第１送信制御部から送信された前記第１電源制御情報を受信する第１受信制御部と、前記第１受信制御部が受信した前記第１電源制御情報を保持する第２電源制御情報保持部とを有することを特徴とする、請求項６記載の電源制御システム。
【請求項８】
前記第１送信制御部が、前記第１受信制御部に少なくとも１本の信号線を用いて前記第１電源制御情報を順次送信することを特徴とする、請求項７記載の電源制御システム。
【請求項９】
前記拡張電源制御装置が、前記第１電源装置から送信された前記第１電源装置に関する電源情報を保持する第１電源情報保持部と、前記第１電源情報保持部に保持された前記電源情報を前記中央電源制御装置に送信する第２送信制御部とを有することを特徴とする、請求項６〜８のいずれか１項に記載の電源制御システム。
【請求項１０】
前記中央電源制御装置が、前記第２送信制御部から送信された前記電源情報を受信する第２受信制御部と、前記第２受信制御部が受信した前記電源情報を保持する第２電源情報保持部とを有することを特徴とする、請求項９記載の電源制御システム。
【請求項１１】
中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、
前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、
前記第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有する電源制御装置により電源を制御されることを特徴とする、情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、中央装置（主側装置）に接続された拡張装置（従側装置）の電源制御を行なうための技術に関する。
【背景技術】
【０００２】
従来から、例えば、図９に示すごとく、中央装置（主側装置；例えばメインサーバ装置）１１０の電源ユニット１１１ａ〜ｃの電源制御を行なう中央電源制御部１１２と、中央装置１１０に接続された複数（ｎ個；ただし、ｎは２以上の整数である。）の拡張装置（従側装置；例えば拡張サーバ装置）１２０−１〜ｎの電源ユニット１２１−１〜ｎの電源制御を行なう拡張電源制御部１２２とが、それぞれ、バス１３０を介して接続され、中央電源制御部１１２が、拡張装置１２０−１〜ｎの電源ユニット１２１−１〜ｎの電源制御内容を決定し、その電源制御内容をバス１３０を介してそれぞれの拡張電源制御部１２２に送信する電源制御システム１００がある。
【０００３】
また、電源ユニット１２１−１〜ｎのそれぞれは３つの電源ユニット１２１ａ〜ｃからなる。
電源ユニット１１１ａ〜ｃのそれぞれは、中央装置１１０の例えばＣＰＵ（Central Processing Unit；図示略）や記憶装置（図示略）に電力を供給するものであり、電源ユニット１２１ａ〜ｃも拡張装置１２０の例えばＣＰＵ（Central Processing Unit；図示略）や記憶装置（図示略）に電力を供給するものである。
【０００４】
中央電源制御部１１２は、電源ユニット１１１ａ〜ｃの制御内容（例えば、電源投入や切断）としての電源制御情報および電源ユニット１２１−１〜ｎの制御内容としての電源制御情報を演算する演算部（例えば、ＭＰＵ（Micro Processing Unit））１１３と、演算部１１３によって演算された電源ユニット１１１ａ〜ｃの電源制御情報を保持し、その電源制御情報にしたがって電源ユニット１１１ａ〜ｃのそれぞれを制御する中央電源制御レジスタ１１４と、演算部１１３によって演算された電源ユニット１２１−１〜ｎの電源制御情報を、バス１３０を介して対応する拡張電源制御部１２２に送信するインタフェース制御部１１５ａを備えた中央側拡張電源制御部１１５とを備えている。
【０００５】
なお、中央電源制御レジスタ１１４は、演算部１１３によって演算された電源ユニット１１１ａ〜ｃの電源制御情報を保持する出力レジスタ１１４ａと、電源ユニット１１１ａ〜ｃからの電源情報（例えばアラーム信号）を保持する読込みレジスタ１１４ｂとを備えている。
読込みレジスタ１１４ｂは、さらに、電源ユニット１１１ａ〜ｃからの電源情報を保持する信号直読のレジスタであるダイレクト読込レジスタ１１４ｃ，このダイレクト読込レジスタ１１４ｃのそれぞれのビット毎にノイズ吸収のサンプリングを行ない立上り／立下り検出した結果を保持する立上り／立下りフラグレジスタ１１４ｄ，電源ユニット１１１ａ〜ｃから電源情報を受信すると演算部１１３に対して割込み信号を送信するか否かを設定する割込みマスクレジスタ１１４ｅ，電源ユニット１１１ａ〜ｃからのアラーム信号の有無を信号の立上りで検出するか信号の立下りで検出するかを設定するための立上り／立下り検出レジスタ１１４ｆ，および電源ユニット１１１ａ〜ｃからのアラーム信号のノイズを吸収するための検出周期（例えば、アラーム信号を検出したと判断するまでに要するアラーム信号の連続検出時間）を保持するサンプリング周期レジスタ１１４ｇを備えている。
【０００６】
なお、立上り／立下りフラグレジスタ１１４ｄは、演算部１１３によってクリアでき、ノイズ吸収のためのサンプリング周期はサンプリング周期レジスタ１１４ｇによって設定され、さらに、立上り／立下り検出レジスタ１１４ｆにより有効無効設定が可能である。
例えば、サンプリング周期レジスタ１１４ｇに設定されたサンプリング周期が３２ｍｓであり、立上り検出レジスタ１１４ｆが有効（立下り検出レジスタ１１４ｆは無効）のとき、電源ユニット１１１ａ〜ｃからのアラーム信号が正（＋）信号とすると、アラーム信号のハイ（Ｈｉｇｈ）レベルが３２ｍｓ以上連続して発生した場合、立上りフラグレジスタ１１４ｄがオンとなり、演算部１１３に割込みが発生する。
【０００７】
演算部１１３は、ログ収集後（すなわちエラー要因を確認後）、立上りフラグレジスタ１１４ｄをクリアし、立上り検出レジスタ１１４ｆを無効にするとともに、立下り検出レジスタ１１４ｆを有効にする。
そして、アラーム信号がロー（Ｌｏｗ）レベルとなって所定時間（３２ｍｓ）連続すれば、立下りフラグレジスタ１１４ｄがオンとなり、演算部１１３に割込みが発生する。演算部１１３はアラームが消滅したことを確認し、立下りフラグレジスタ１１４ｄをクリアし、立下り検出レジスタ１１４ｆを無効にするとともに、またアラーム監視を行なうために、立上り検出レジスタ１１４ｆを有効にする。
【０００８】
なお、演算部１１３によるログ（アラーム詳細）収集は、ダイレクト読込レジスタ１１４ｃおよび立上り／立下りフラグレジスタ１１４ｄの情報を読み出すことによって実現される。
また、各拡張装置１２０−１〜ｎの拡張電源制御部１２２は、バス１３０を介して中央電源制御部１１２のインタフェース制御部１１５ａから送信された電源制御情報を受信するインタフェース制御部１２３、および、インタフェース制御部１２３が受信した電源制御情報に基づいて電源ユニット１２１−１〜ｎの電源制御を行なう拡張電源制御レジスタ１２４を備えている。
【０００９】
なお、拡張電源制御レジスタ１２４も、中央電源制御レジスタ１１４と同様に、出力レジスタ１１４ａおよび読込みレジスタ１１４ｂ（つまり、ダイレクト読込レジスタ１１４ｃ，立上り／立下りフラグレジスタ１１４ｄ，割込みマスクレジスタ１１４ｅ，立上り／立下り検出レジスタ１１４ｆ，およびサンプリング周期レジスタ１１４ｇ）に対応する、出力レジスタ１２４ａおよび読込みレジスタ１２４ｂ（つまり、ダイレクト読込レジスタ１２４ｃ，立上り／立下りフラグレジスタ１２４ｄ，割込みマスクレジスタ１２４ｅ，立上り／立下り検出レジスタ１２４ｆ，およびサンプリング周期レジスタ１２４ｇ）を備えている。
【００１０】
また、図９は図の簡略化のため、拡張装置１２０−ｎの拡張電源制御レジスタ１２４の出力レジスタ１２４ａおよび読込みレジスタ１２４ｂはその図示を省略している。
ここで、中央電源制御部１１２のインタフェース制御部１１５ａと拡張電源制御部１２２のインタフェース制御部１２３とは、パラレルバス方式（パラレル転送方式）でデータの送受信を行なう。したがって、バス１３０は複数の信号線からなるパラレルバスである。
【００１１】
そして、電源制御システム１００では、演算部１１３が電源の投入もしくは切断を指示する電源制御情報を演算して中央電源制御レジスタ１１４の出力レジスタ１１４ａに書込むことにより、中央装置１１０の電源が投入もしくは切断される。
なお、中央電源制御部１１２は、中央装置１１０の電源がオフの状態で（つまり、中央装置１１０が電源ユニット１１１ａ〜ｃから電力供給を受けていない状態で）、電源ユニット１１１ａ〜ｃの電源制御を行なうものであり、中央装置１１０の電源状態に係わらず、電源ユニット１１１ａ〜ｃもしくは他の電源から電力供給を受けて常に動作可能な、常時電源の制御部である。
【００１２】
また、例えば拡張装置１２０−１の電源の投入もしくは切断は、演算部１１３が電源ユニット１２１−１に対する電源制御情報を演算して、対応する拡張電源制御レジスタ１２４の出力レジスタ１２４ａに書込むことによって実現される。つまり、中央側拡張電源制御部１１５がかかる電源制御情報を拡張装置１２０−１の拡張電源制御部１２２に送信し、拡張電源制御部１２２がかかる電源制御情報に基づいて電源ユニット１２１−１の電源制御を行なう。
【００１３】
なお、拡張電源制御部１２２も中央電源制御部１１２と同様に、電源ユニット１２１−１〜ｎ（以下、これら電源ユニット１２１−１〜ｎを特に区別しない場合には、単に符号１２１で示す。）もしくは他の電源から電力供給を受けており、拡張装置１２０−１〜ｎの電源状態とは独立して常時電源がオンである。
拡張装置１２０−１〜ｎの電源状態監視は、演算部１１３が拡張装置１２０−１〜ｎの拡張電源制御レジスタ１２４の出力レジスタ１２４ａをインタフェース制御部１２３およびインタフェース制御部１１５ａ（中央側拡張電源制御部１１５）がバス１３０を通じてリードすることや、拡張装置１２０−１〜ｎの拡張電源制御部１２４が電源ユニット１２１−１〜ｎからのアラーム信号を読込みレジスタ１２４ｂでサンプリングし、演算部１１３に割込み（図中“制御信号（割込み）”および“割込み信号”と表記）を上げること（図中矢印１３１−１，１３１−ｎおよび矢印１１６参照）で行なわれる。
【００１４】
演算部１１３は拡張電源制御部１２２からの割込み信号を受信すると、当該拡張電源制御部１２２の拡張電源制御レジスタ１２４の読込みレジスタ１２４ｂ内のダイレクト読込レジスタ１２４ｃに保持された電源ユニット１２１からのアラーム詳細を、バス１３０を介してリードすることで、拡張装置１２０−１〜ｎの電源状態を知ることができる。
また、パラレルバス方式は、アドレスバスとデータバスとを共通にし、アドレスストローブ信号によってアドレスをセットした後にデータを転送するものである。そして、バス１３０は８ビットとパリティ１ビットを送受信する複数の信号線と、他の制御信号（割込み信号，リード／ライト信号，アドレスストローブ信号，DATA-ACKNOWLEDGE信号等）のための８本の信号線（図中矢印１３１−１，１３１−ｎ，１３２−１，１３２−ｎ参照）とから構成される。
【００１５】
さらに、インタフェース制御部１１５ａと各インタフェース制御部１２３とは、このバス１３０のバスタイミングを制御する。
なお、従来から、電源を制御するコントローラ（電源制御装置）と少なくとも一つの電源とで電源制御の情報（信号）をシリアルライン通信（シリアル・データバス方式）で送信する技術（例えば、特許文献１，２参照）や、パーソナルコンピュータにドッキングベースを介して接続された拡張ボックスの電源制御と、かかるドッキングベースの電源制御とを、パーソナルコンピュータのＣＰＵがＢＩＯＳ−ＲＯＭ（Basic Input/Output System-Read Only Memory）に保持された電源制御を行なうための処理ルーチンに基づいて実行する技術がある（例えば、特許文献３参照）。
【特許文献１】特開２００３−２７１０１８号公報
【特許文献２】特公平８−２３７９２号公報
【特許文献３】特開２００１−８４０６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、上記図９に示す従来の電源制御システム１００において、演算部１１３からの拡張電源制御部１２２の拡張電源制御レジスタ１２４の出力レジスタ１２４ａへのアクセスは、拡張電源制御部１２２のインタフェース制御部１２３が演算部１１３から送信された電源制御情報を受信するとDATA-ACKNOWLEDGE信号（図中“ACK信号”と表記）を応答し、演算部１１３がこのDATA-ACKNOWLEDGE信号を受信することで完了する（図中矢印１１７参照）。したがって、演算部１１３による拡張電源制御部１２２の拡張電源制御レジスタ１２４の出力レジスタ１２４ａへのアクセスは、バス１３０を介したものになるとともに、DATA-ACKNOWLEDGE信号もバス１３０を介して受信する必要があるので、アクセス時間が長く掛かってしまう。
【００１７】
そして、演算部１１３は中央側拡張電源制御部１１５を介した出力レジスタ１２４ａへのアクセスを開始すると、拡張電源制御部１２２からDATA-ACKNOWLEDGE信号を受信して当該アクセスを完了するまでは他の処理を行なうことができないので、アクセス時間が長くなるほど演算部１１３の処理速度は低下してしまう。
同様に、演算部１１３からの拡張電源制御部１２２の拡張電源制御レジスタ１２４の読込みレジスタ１２４ｂへのアクセスについても、バス１３０を介してデータを送受信する必要があるので時間が掛かってしまう。
【００１８】
つまり、拡張装置１２０−１側の拡張制御電源レジスタ１２４の読込みレジスタ１２４ｂが、アラーム監視のための設定機能（つまり、割込みマスクレジスタ１２４ｅ，立上り／立下り検出レジスタ１２４ｆ，サンプリング周期（監視時間設定；サンプリング調整）レジスタ１２４ｆ）、および、アラーム監視機能を持つので、電源ユニット１２１−１〜ｎのアラーム発生時には、演算部１１３は拡張装置１２０−１〜ｎ側の拡張電源制御レジスタ１２４の読込みレジスタ１２４ｂにアクセスする必要があり、アラームにかかるログ等の収集に時間が掛かってしまう。
【００１９】
そして、かかるアクセス中は、演算部１１３は他の処理を実行できないので、読込みレジスタ１２４ｂへのアクセス時間が長くなるほど、演算部１１３の処理速度は低下してしまう。
また、従来の電源制御システム１００は、中央電源制御部１１２と拡張電源制御部１２２とがパラレルバスインタフェースによって接続されているのでバス１３０の信号線の数が多く、拡張装置１２０−１〜ｎの数が増えるほど、バス１３０の信号線の数は膨大になってしまい、中央電源制御部１１２と拡張電源制御部１２２との間の信号線の管理や整理が煩雑になってしまう。
【００２０】
本発明は、このような課題に鑑み創案されたもので、中央電源制御部が拡張装置の電源ユニットの電源制御を行なうために要する時間を短縮できるようにするとともに、中央電源制御部と拡張電源制御部とを接続する信号線の数を削減することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の電源制御回路は、中央処理回路によって書き込まれ、他の電源装置の電源制御を行なうための電源制御情報を保持する電源制御情報保持部と、前記電源制御情報保持部に保持された前記電源制御情報を前記他の電源装置の電源制御を行なう他の電源制御回路に送信する送信制御部とを有することを特徴としている（請求項１）。
【００２２】
なお、前記他の電源装置に関する電源情報を前記他の電源制御回路から受信する受信制御部と、前記受信制御部が受信した前記電源情報を保持する電源情報保持部とを有することが好ましい（請求項２）。
また、上記目的を達成するために、本発明の電源制御回路は、中央電源制御回路に保持された、電源装置の電源制御を行なうための電源制御情報を、前記中央電源制御回路から受信する受信制御部と、前記受信制御部が受信した前記電源制御情報を保持する電源制御情報保持部とを有することを特徴としている（請求項３）。
【００２３】
なお、前記電源装置に関する電源情報を保持する電源情報保持部と、前記電源情報保持部に保持された前記電源情報を前記中央電源制御回路に送信する送信制御部とを有することが好ましい（請求項４）。
また、上記目的を達成するために、本発明の電源制御装置は、中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、前記第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有することを特徴としている（請求項５）。
【００２４】
また、上記目的を達成するために、本発明の電源制御システムは、中央装置に接続された他の装置に電力を供給する第１電源装置の電源制御を行なう拡張電源制御装置と、前記第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、前記第１電源制御情報保持部に保持された前記第１電源制御情報を、前記拡張電源制御装置に送信する第１送信制御部とを備える中央電源制御装置とを有することを特徴としている（請求項６）。
【００２５】
なお、前記拡張電源制御装置が、前記第１送信制御部から送信された前記第１電源制御情報を受信する第１受信制御部と、前記第１受信制御部が受信した前記第１電源制御情報を保持する第２電源制御情報保持部とを有することが好ましい（請求項７）。
さらに、前記第１送信制御部が、前記第１受信制御部に少なくとも１本の信号線を用いて前記第１電源制御情報を順次送信することが好ましい（請求項８）。
【００２６】
また、前記拡張電源制御装置が、前記第１電源装置から送信された前記第１電源装置に関する電源情報を保持する第１電源情報保持部と、前記第１電源情報保持部に保持された前記電源情報を前記中央電源制御装置に送信する第２送信制御部とを有することが好ましい（請求項９）。
また、前記中央電源制御装置が、前記第２送信制御部から送信された前記電源情報を受信する第２受信制御部と、前記第２受信制御部が受信した前記電源情報を保持する第２電源情報保持部とを有することが好ましい（請求項１０）。
【００２７】
また、上記目的を達成するために、本発明の情報処理装置は、中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、この演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、この第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有する電源制御装置により電源を制御されることを特徴としている（請求項１１）。
【発明の効果】
【００２８】
このように、本発明によれば、中央電源制御装置が、演算部（中央処理回路）によって演算された第１電源装置の第１電源制御情報（他の電源装置の電源制御情報）を保持する第１電源制御情報保持部と、この第１電源制御情報保持部に保持された第１電源制御情報を拡張電源制御装置（他の電源制御回路）に送信する第１送信制御部（送信制御部）を有しているので、演算部は、上述した従来技術のごとくバスを介して拡張電源制御装置まで第１電源制御情報を書込みにいく必要がなくなり、第１電源装置の電源制御を行なうための第１電源制御情報の書込み処理を非常に短時間で実行でき、その結果、演算部の処理能力が向上する（請求項１，５，６，１１）。
【００２９】
また、中央電源制御装置が、第１電源装置の電源情報を拡張電源制御装置から受信する第２受信制御部（受信制御部）と、この第２受信制御部が受信した電源情報を保持する第２電源情報保持部（電源情報保持部）とを有しているので、演算部は、従来技術のごとく第１電源装置の電源情報をバスを介して拡張電源制御装置まで読みにいく必要がなくなり、電源情報の読出し処理を非常に短時間で実行することができ、演算部の処理能力の向上に寄与できる（請求項２，１０）。
【００３０】
さらに、拡張電源制御装置は、中央電源制御装置（中央電源制御回路）から第１電源制御情報を受信する第１受信制御部（受信制御部）と、この第１受信制御部が受信した第１電源制御情報を保持する第２電源制御情報保持部（電源制御情報保持部）とを有しているので、演算部によって演算された第１電源制御情報に基づいて、第１電源装置の電源制御を確実に実行できる（請求項３，７）。
【００３１】
なお、拡張電源制御装置が、第１電源装置の電源情報を保持する第１電源情報保持部と、この第１電源情報保持部に保持された電源情報を中央電源制御装置に送信する第２送信制御部（送信制御部）とを有しているので、第１電源装置の異常時の電源情報等を演算部に確実に送信でき、その結果、第１電源装置からの電源情報を、当該第１電源装置の電源制御に確実に反映させることができる（請求項４，９）。
【００３２】
また、第１送信制御部が、拡張電源制御装置（第１受信制御部）に少なくとも１本の信号線を用いて第１電源制御情報を順次送信するので、従来技術のごとくパラレルデータバス方式によりデータを送信する場合よりも、信号線の数を大幅に削減できる（請求項８）。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照しながら本発明の実施の形態について説明する。
〔１〕本発明の一実施形態について
まず、図１に示すブロック図を参照しながら、本発明の一実施形態としての電源制御システム１の構成について説明する。この図１に示すように、本電源制御システム１は、主側装置としての中央装置（情報処理装置；例えばメインサーバ）１０に電力を供給する電源ユニット（電源装置；第２電源装置）１１ａ〜ｃの電源制御を行なう中央電源制御部（電源制御装置；中央電源制御装置）１２と、中央装置１０に接続された従側装置としての拡張装置（他の装置；情報処理装置；例えば拡張サーバ）２０に電力を供給する電源ユニット（他の電源装置；第１電源装置）２１ａ〜ｃの電源制御を行なう拡張電源制御部（拡張電源制御装置；他の電源制御回路）２２と、これらの中央電源制御部１２と拡張電源制御部２２とを接続するシリアルバス３０（詳細は後述する図２参照）とを備えて構成されている。
【００３４】
なお、電源ユニット１１ａ〜ｃ（以下の説明において電源ユニット１１ａ〜ｃを区別しない場合には単に符号１１で示す。）は中央装置１０の例えばＣＰＵ（Central Processing Unit；図示略）や記憶装置（図示略）に電力を供給するものであり、中央電源制御部１２は、これら電源ユニット１１のそれぞれを制御することによって中央装置１０の電源の投入もしくは切断を制御する。
【００３５】
したがって、中央電源制御部１２は、中央装置１０の電源状態に係わらず電源ユニット１１の電源制御を行なうために、電源ユニット１１もしくは他の電源（図示略）から電力供給を受けて常に動作可能に（つまり、常時電源の制御部として）構成されている。
一方、電源ユニット２１ａ〜ｃ（以下の説明において電源ユニット２１ａ〜ｃを区別しない場合には単に符号２１で示す。）は拡張装置２０の例えばＣＰＵ（図示略）や記憶装置（図示略）に電力を供給するものであり、拡張電源制御部２２は、中央電源制御部１２からの指示を受けて電源ユニット２１のそれぞれを制御することにより、拡張装置２０の電源の投入もしくは切断を制御する。
【００３６】
そのため、拡張電源制御部２２も中央電源制御部１２と同様に、拡張装置２０の電源状態に係わらず電源ユニット２１の電源制御を行なうために、電源ユニット２１もしくは他の電源（図示略）から電力供給を受けて常に動作可能に構成されている。
中央電源制御部１２は、演算部（中央処理回路；例えばＭＰＵ（Micro Processing Unit））１３，中央電源制御レジスタ１４，および中央側拡張電源制御部（電源制御回路；中央電源制御回路）１５を備えて構成されている。
【００３７】
演算部１３は、中央装置１０に接続された電源ユニット１１の制御内容（例えば、電源投入や切断）としての電源制御情報（第２電源制御情報）および拡張装置２０に接続された電源ユニット２１の制御内容としての電源制御情報（第１電源制御情報）を演算するものであり、さらに、演算部１３は演算した電源ユニット１１の電源制御情報を中央電源制御レジスタ１４（具体的には後述する出力レジスタ１４ａ）に書込むとともに、演算した電源ユニット２１の電源制御情報を中央側拡張電源制御部１５の後述する拡張電源制御一時レジスタ１６（より具体的には後述する出力レジスタ１６ａ）に書込む。
【００３８】
また、演算部１３は、中央電源制御レジスタ１４から、電源ユニット１１から出力されたアラーム信号にかかる割込み信号を受けると、当該アラーム信号の内容に基づいて電源ユニット１１の電源制御情報を演算する。
さらに、演算部１３は、中央側拡張電源制御部１５から、電源ユニット２１から出力されたアラーム信号にかかる割込み信号を受けると、当該アラーム信号の内容に基づいて電源ユニット２１の電源制御内容を演算する。
【００３９】
中央電源制御レジスタ１４は、出力レジスタ（第２電源制御情報保持部；第３電源制御情報保持部）１４ａおよび読込みレジスタ（第２電源情報保持部）１４ｂを備え、出力レジスタ１４ａに保持された電源制御情報に基づいて電源ユニット１１の電源制御を行なうとともに、電源ユニット１１からのアラーム信号を受信するとアラーム信号を読込みレジスタ１４ｂに格納して、演算部１３に割込み信号を出力する。
【００４０】
なお、出力レジスタ１４ａも読込みレジスタ１４ｂも複数の情報を保持すべく複数ブロックを備えており、出力レジスタ１４ａは電源ユニット１１ａ〜ｃのすべての電源制御情報を同時に保持でき、読込みレジスタ１４ｂは電源ユニット１１ａ〜ｃのすべてのアラーム信号を保持できるように構成されている。
そして、中央電源制御レジスタ１４の読込みレジスタ１４ｂは、ダイレクト読込レジスタ１４ｃ，立上り／立下りフラグレジスタ１４ｄ，割込みマスクレジスタ１４ｅ，立上り／立下り検出レジスタ１４ｆ，およびサンプリング周期レジスタ１４ｇを備えて構成されている。
【００４１】
なお、読込みレジスタ１４ｂのダイレクト読込レジスタ１４ｃ，立上り／立下りフラグレジスタ１４ｄ，割込みマスクレジスタ１４ｅ，立上り／立下り検出レジスタ１４ｆ，およびサンプリング周期レジスタ１４ｇは、上述した図９に示す従来の中央電源制御部１１２の中央電源制御レジスタ１１４のダイレクト読込レジスタ１１４ｃ，立上り／立下りフラグレジスタ１１４ｄ，割込みマスクレジスタ１１４ｅ，立上り／立下り検出レジスタ１１４ｆ，およびサンプリング周期レジスタ１１４ｇとそれぞれ同一のものである。
【００４２】
つまり、ダイレクト読込レジスタ１４ｃは電源ユニット１１からのアラーム信号（第２電源情報；以下、アラーム情報ともいう）を保持するものであり、立上り／立下りフラグレジスタ１４ｄはダイレクト読込レジスタ１４ｃのそれぞれのビット毎にノイズ吸収のサンプリングを行ない立上り／立下り検出した結果を保持するものであり、割込みマスクレジスタ１４ｅはアラーム信号受信時に演算部１３に割込み信号を出力するか否かを設定するためのレジスタであり、立上り／立下り検出レジスタ１４ｆおよびサンプリング周期レジスタ１４ｇは電源ユニット１１からのアラーム信号の検出設定のためのレジスタである。
【００４３】
なお、立上り／立下りフラグレジスタ１４ｄは、演算部１３によってクリアでき、ノイズ吸収のためのサンプリング周期はサンプリング周期レジスタ１４ｇによって設定され、さらに、立上り／立下り検出レジスタ１４ｆにより有効無効設定が可能である。
例えば、サンプリング周期レジスタ１４ｇに設定されたサンプリング周期が３２ｍｓであり、立上り検出レジスタ１４ｆが有効（立下り検出レジスタ１４ｆは無効）のとき、電源ユニット１１からのアラーム信号が正（＋）信号とすると、アラーム信号のハイ（Ｈｉｇｈ）レベルが３２ｍｓ以上連続して発生した場合、立上りフラグレジスタ１４ｄがオンとなり、演算部１３に割込みが発生する。
【００４４】
演算部１３は、ログ収集後（すなわちエラー要因を確認後）、立上りフラグレジスタ１４ｄをクリアし、立上り検出レジスタ１４ｆを無効にするとともに、立下り検出レジスタ１４ｆを有効にする。
そして、アラーム信号がロー（Ｌｏｗ）レベルとなって所定時間（３２ｍｓ）連続すれば、立下りフラグレジスタ１４ｄがオンとなり、演算部１３に割込みが発生する。演算部１３はアラームが消滅したことを確認し、立下りフラグレジスタ１４ｄをクリアし、立下り検出レジスタ１４ｆを無効にするとともに、またアラーム監視を行なうために、立上り検出レジスタ１４ｆを有効にする。
【００４５】
なお、演算部１３によるログ（アラーム詳細）収集は、ダイレクト読込レジスタ１４ｃおよび立上り／立下りフラグレジスタ１４ｄの情報を読み出すことによって実現される。
中央側拡張電源制御部１５は、演算部１３によって演算された電源ユニット２１の電源制御情報に基づいて電源ユニット２１を制御すべく、かかる電源制御情報を一旦、一時的に保持してから拡張電源制御部２２へ送信する。なお、中央側拡張電源制御部１５は演算部１３によって電源制御情報を書込まれると演算部１３にDATA-ACKNOWLEDGE信号（図中“ACK信号”と表記）を送信する（矢印１８参照）。
【００４６】
さらに、中央側電源制御部１５は、拡張電源制御部２２から電源ユニット２１のアラーム信号（第１電源情報；アラーム情報）を受信すると、そのアラーム情報を一時的に保持するとともに割込み信号を演算部１３に出力する（矢印１９参照）。
具体的には、中央側拡張電源制御部１５は、拡張電源制御一時レジスタ１６およびインタフェース制御部（送信制御部；受信制御部；第１送信制御部；第２受信制御部）１７を備えて構成されている。
【００４７】
拡張電源制御一時レジスタ１６は、上記図９に示した従来の電源制御システム１００の拡張電源制御部１２２が備える拡張電源制御レジスタ１２４と同一もしくは略同一に構成されており、演算部１３によって演算された電源ユニット２１の電源制御情報を一時的に保持する出力レジスタ（電源制御情報保持部；第１電源制御情報保持部）１６ａと、拡張電源制御部２２からシリアルバスを介して受信した電源ユニット２１のアラーム信号のアラーム情報を保持する読込みレジスタ（電源情報保持部；第２電源情報保持部）１６ｂとを備えて構成されている。
【００４８】
なお、出力レジスタ１６ａも読込みレジスタ１６ｂも複数の情報を保持すべく複数ブロックを備えており、出力レジスタ１６ａは電源ユニット２１ａ〜ｃのすべての電源制御情報を同時に保持でき、読込みレジスタ１６ｂは電源ユニット２１ａ〜ｃのすべてのアラーム信号を保持しうるように構成されている。
また、読込みレジスタ１６ｂは、ダイレクト読込レジスタ１６ｃ，立上り／立下りフラグレジスタ１６ｄ，割込みマスクレジスタ１６ｅ，立上り／立下り検出レジスタ１６ｆ，およびサンプリング周期レジスタ１６ｇを備えて構成されている。
【００４９】
なお、読込みレジスタ１６ｂのダイレクト読込レジスタ１６ｃ，立上り／立下りフラグレジスタ１６ｄ，割込みマスクレジスタ１６ｅ，立上り／立下り検出レジスタ１６ｆ，およびサンプリング周期レジスタ１６ｇは、上述した図９に示す従来の拡張電源制御部１２２の拡張電源制御レジスタ１２４のダイレクト読込レジスタ１２４ｃ，立上り／立下りフラグレジスタ１２４ｄ，割込みマスクレジスタ１２４ｅ，立上り／立下り検出レジスタ１２４ｆ，およびサンプリング周期レジスタ１２４ｇとそれぞれ同一もしくは略同一のものである。
【００５０】
つまり、ダイレクト読込レジスタ１６ｃは拡張電源制御部２２から受信した、電源ユニット２１からのアラーム信号を保持するものであり、立上り／立下りフラグレジスタ１６ｄはダイレクト読込レジスタ１６ｃのそれぞれのビット毎にノイズ吸収のサンプリングを行ない立上り／立下り検出した結果を保持するものであり、割込みマスクレジスタ１６ｅはアラーム信号受信時に演算部１３に割込み信号を出力するか否かを設定するためのレジスタであり、立上り／立下り検出レジスタ１６ｆおよびサンプリング周期レジスタ１６ｇは電源ユニット２１からのアラーム信号の検出設定のためのレジスタである。
【００５１】
インタフェース制御部１７は、シリアルバス３０を通じて拡張電源制御部２２とシリアルデータバス方式（シリアル転送方式）でデータの送受信を、演算部１３の処理とは独立して定期的に行なうためのものであり、出力レジスタ１６ａに保持された電源制御情報を拡張電源制御部２２に送信する送信制御部（第１送信制御部）として機能するとともに、拡張電源制御部２２から送信された電源ユニット２１のアラーム情報を受信する受信制御部（第２受信制御部）として機能する。
【００５２】
なお、インタフェース制御部１７と後述する拡張電源制御部２２のインタフェース制御部２３とのシリアルデータバス方式のデータ転送については、後述する図２を参照しながら詳細に説明する。
拡張電源制御部２２は、インタフェース制御部２３および拡張電源制御実レジスタ２４を備えて構成されている。
【００５３】
インタフェース制御部２３は、シリアルバス３０を通じて中央側拡張電源制御部１５のインタフェース制御部１７とデータの送受信を、演算部１３の処理とは独立して定期的に行なうためのものであり、インタフェース制御部１７によって送信された、出力レジスタ１６ａに一時的に保持された電源制御情報を受信する受信制御部（第１受信制御部）として機能するとともに、電源ユニット２１から受信した電源ユニット２１のアラーム情報をインタフェース制御部１７に送信する送信制御部（第２送信制御部）として機能する。
【００５４】
拡張電源制御実レジスタ２４は、演算部１３によって演算された電源ユニット２１の電源制御情報に基づいて電源ユニット２１の電源制御を行なうものであり、出力レジスタ２４ａおよび入力レジスタ２４ｂを備えて構成されている。
出力レジスタ２４ａは、インタフェース制御部２３がインタフェース制御部１７から受信した電源制御情報を保持するものであり、拡張電源制御実レジスタ２４は出力レジスタ２４ａに電源制御情報が書込まれることによって、電源ユニット２１の電源制御を行なう。
【００５５】
入力レジスタ２４ｂは、電源ユニット２１から送信されたアラーム情報を保持するものであり、インタフェース制御部１７は、入力レジスタ２４ｂに保持された電源ユニット２１のアラーム情報をインタフェース制御部１７に送信する。
このように、本電源制御システム１は、演算部１３によって演算された、拡張装置２０の電源ユニット２１の電源制御情報を一時的に保持する拡張電源制御一時レジスタ（以下、単に一時レジスタともいう）１６を中央電源制御部１２が備え、演算部１３はこの一時レジスタ１６に電源ユニット２１の電源制御情報を書込み、中央側拡張電源制御部１５からDATA-ACKNOWLEDGE信号を受信すると、電源ユニット２１の電源制御処理を終了して別の処理に移行することができる。つまり、前述の従来技術のごとく拡張装置２０側の拡張電源制御部２２に電源制御情報を書込まなくてよくなるので、電源ユニット２１の電源制御にかかる処理時間を大幅に短縮でき、処理速度が向上する。
【００５６】
また、インタフェース制御部１７が演算部１３の処理とは独立に出力レジスタ１６ａに保持された電源制御情報を拡張電源制御部２２に送信するので、拡張電源制御部２２によって電源ユニット２１の電源制御が確実に実行される。
一方、拡張装置２０の電源ユニット２１から送信され、拡張電源制御実レジスタ２４の入力レジスタ２４ｂに保持されたアラーム情報を、インタフェース制御部２３がインタフェース制御部１７に送信し、このアラーム情報が一時レジスタ１６の読込みレジスタ１６ｂ（より具体的にはダイレクト読込レジスタ１６ｃ）に保持されるので、演算部１３は中央側拡張電源制御部１５からの割込み信号を受けると読込みレジスタ１６ｂからアラーム情報を読み出せばいいので、前述した従来技術のごとく拡張電源制御部２２からアラーム情報を読み出すよりも処理時間を大幅に短縮でき、演算部１３の処理能力向上に大きく寄与できる。
【００５７】
ここで、図２（ａ），（ｂ）を参照しながら、シリアルバス３０およびインタフェース制御部１７，２３によるシリアルデータバス方式のデータ転送方法について説明する。
図２（ａ），（ｂ）に示すごとく、シリアルバス３０は、インタフェース制御部１７（中央電源制御部１２）からインタフェース制御部２３（拡張電源制御部２２）へクロック信号（図中“-Clock”と表記）を送信するためのクロック信号線３１と、インタフェース制御部１７からインタフェース制御部２３へチップセレクト信号（図中“-Chip Select”と表記）を送信するためのチップセレクト信号線３２と、インタフェース制御部１７からインタフェース制御部２３へリード／ライト信号（図中“+Read/-Write”と表記）を送信するためのリード／ライト信号線３３と、インタフェース制御部１７，２３間でのデータ（図中“+DATA”と表記）の送受信を行なうためのデータ信号線３４との４本の信号線３１〜３４で構成される。
【００５８】
つまり、シリアルバス方式は、クロック信号，チップセレクト信号，リード／ライト信号，およびデータの４信号からなる。
そして、インタフェース制御部１７，２３は、１本のデータ信号線３４を用いて電源制御情報もしくはアラーム情報を一連のデータとして連続的に順次送信する。これにより、上記図９に示す従来技術に比べて信号線の数を大幅に削減することができる。
【００５９】
また、インタフェース制御部１７とインタフェース制御部２３とのデータ送受信は、インタフェース制御部１７が主導権を持ち、インタフェース制御部１７がデータの送受信の切り替えを制御する。
具体的には、インタフェース制御部１７からの転送開始コマンドでデータ転送が開始され、データ転送終了後にインタフェース制御部１７からの終了コマンドをインタフェース制御部２３が受信するとインタフェース制御部２３からインタフェース制御部１７にレスポンスデータを返信して転送が終結する。
【００６０】
例えば、図３に示すごとく、中央電源制御部１２のインタフェース制御部１７から拡張電源制御部２２インタフェース制御部２３へデータを送信する場合（すなわち、出力レジスタ１６ａに保持された電源制御情報を出力レジスタ２４ａに書込む場合）、インタフェース制御部１７は、転送開始期間Ｔ１において、クロック信号線３１にクロック信号を印加し、チップセレクト信号線３２により送信される出力レジスタ２４ａを選択するチップセレクト信号をオン（アサート）し、リード／ライト信号線３３により送信されるリード／ライト信号をライトにする。そして、インタフェース制御部１７は、データ信号線３４によりインタフェース制御部２３へ開始コマンド“0x55”，ブロック上位アドレス，ブロック下位アドレス，転送バイト数を順に送信する。
【００６１】
なお、インタフェース制御部１７，２３間でのシリアルバス３０（データ信号線３４）のデータ転送は、転送開始期間Ｔ１，データ転送期間Ｔ２，および転送完了期間Ｔ３を通じて、８ビットのデータに１ビットのパリティビットが付加された計９ビット（図中“8+P”と表記）単位で実行される。また、図３および後述する図５におけるブロック内アドレス（“0x00”，“0x01”，“0x02”，“0x03”，“0x04”，“0x0B”，“0x0C”，“0x0D”，“0x0E”，“0x0F”，“0x10”，“0x11”）は、例えばインタフェース制御部１７が管理する転送ブロックを示すためのアドレスである。
【００６２】
ここで、図４にシリアルバス転送方式におけるコマンドフォーマット例を示す。この図４にも示すごとく、転送開始期間Ｔ１における開始コマンド“0x55”は、転送を開始するコマンドである。
ブロック上位アドレス（図４中ブロックアドレス上位と表記）は、拡張電源制御実レジスタ２４の出力レジスタ２４ａにおける電源制御情報を書込むブロック（すなわち転送ブロック）の先頭アドレスの一部を示し、ブロック下位アドレス（図４中ブロックアドレス下位と表記）は、同じく電源制御情報を書込む出力レジスタ２４ａのブロックの先頭アドレスの一部を示す。
【００６３】
つまり、インタフェース制御部１７は出力レジスタ１６ａに保持された電源制御情報を書込む出力レジスタ２４ａのブロック（すなわち転送ブロック）を、当該ブロックの先頭アドレスによって指定すべく、ブロック上位アドレスおよびブロック下位アドレス（つまり、２バイトの情報）を用いる。
例えば、転送ブロックの先頭アドレスが“0ｘ0100”であれば、インタフェース制御部１７は、ブロック上位アドレスとして“0ｘ00”を、ブロック下位アドレスとして“0ｘ01”を送信する。
【００６４】
また、転送バイト数は、転送する電源制御情報のバイト数を示すものであり、ここでは“0x08”に固定されている。
次に、データ転送期間Ｔ２において、インタフェース制御部１７は、チップセレクト信号線３２のチップセレクト信号はアサート、リード／ライト信号線３３のリード／ライト信号はライトのままで、転送データとしての出力レジスタ１６ａに保持された電源制御情報を、データ信号線３４を用いてインタフェース制御部２３に送信する。
【００６５】
そして、データ転送終了後、転送完了期間Ｔ３において、インタフェース制御部１７はチップセレクト信号線３２のチップセレクト信号はアサート、リード／ライト信号線３３のリード／ライト信号はライトのままで、まず、データ信号線３４により完了コマンド“0xAA”をインタフェース制御部２３に送信する。
完了コマンド送信後、インタフェース制御部１７は、リード／ライト信号線３３のリード／ライト信号をリードを示すように変更し、インタフェース制御部２３がインタフェース制御部１７にレスポンスとして、正常／異常を表すレスポンス（図３中“0x80/0x13”と表記），エラーステータス（図３中“0x00/STS”と表記（STS：Status）），ブロック内アドレス（図３中“0x00/IBKAD”と表記（IBKAD：Internal Block Address）），エラーデータ（図３中“0x00/DT”と表記（DT：Data）），およびエラーデータパリティ（図３中“0x00/DTP”と表記（DTP：Data Parity））を順に送信）することにより、インタフェース制御部１７からインタフェース制御部２３へのデータ転送処理が終了する。
【００６６】
なお、図４に示すごとく、転送完了期間Ｔ３における完了コマンド“0xAA”は、転送を完了させるコマンドであり、正常／異常を示すレスポンスにおいて“0x80”は正常レスポンスを示し、“0x13”は異常レスポンスを示す。
また、エラーステータスは異常レスポンス時に有効なものであり、例えばBit4がコマンドエラーを示し、Bit5がパラメータエラーを示し、Bit7（LSB）がパリティエラーを示す。なお、正常レスポンス時にはエラーステータスの値はすべて“０”になる。
【００６７】
さらに、ブロック内アドレスは転送ブロック内のエラー発生箇所を示すものであり、正常レスポンス時にはすべて“０”である。
なお、エラーデータはエラーが発生したときのデータを示すものであり、正常レスポンス時にはすべて“０”である。
また、エラーデータパリティは、エラーが発生したときのデータパリティを示すものであり、正常レスポンス時にはすべて“０”である。
【００６８】
次に、図５を参照しながら、拡張電源制御部２２のインタフェース制御部２３から中央電源制御部１２のインタフェース制御部１７へデータを送信する場合（すなわち、入力レジスタ２４ｂに保持された電源ユニット２１のアラーム情報を読込みレジスタ１６ｂのダイレクト読込レジスタ１６ｃに書込む場合）について説明すると、転送開始期間Ｔ４において、まず、インタフェース制御部１７がクロック信号線３１にクロック信号を印加し、チップセレクト信号線３２により送信される出力レジスタ２４ａを選択するチップセレクト信号をオン（アサート）し、リード／ライト信号線３３により送信されるリード／ライト信号をライトにする。なお、データ転送にかかるすべての期間で、クロック信号は印加され、チップセレクト信号はオンである。
【００６９】
そして、インタフェース制御部１７は、データ信号線３４によりインタフェース制御部２３へ開始コマンド“0x55”を送信するとともに、拡張電源制御実レジスタ２４の入力レジスタ２４ｂにおける電源ユニット２１のアラーム情報が保持されたブロックのブロック上位アドレスおよびブロック下位アドレス、ならびに転送バイト数を順に送信する。
つまり、上述したように中央側拡張電源制御部１５と拡張電源制御部２２との間のデータ転送は、インタフェース制御部１７が制御するように構成されており、インタフェース制御部１７は、中央側拡張電源制御部１５から拡張電源制御部２２へデータ（電源制御情報）を送信する場合には、拡張電源制御実レジスタ２４の出力レジスタ２４ａ内のかかるデータを書込むブロックのアドレスを指定すべく、先頭アドレスとしてのブロック上位／下位アドレスをインタフェース制御部２３に送信する（上記図３の転送開始期間Ｔ１参照）。
【００７０】
一方、インタフェース制御部１７は、拡張電源制御部２２から中央側電源制御部１５へデータ（電源ユニット２１のアラーム情報）を送信する場合には、拡張電源制御実レジスタ２４の入力レジスタ２４ｂ内のかかるアラーム情報が保持されたブロックのアドレスを指定すべく、先頭アドレスとしてのブロック上位／下位アドレスをインタフェース制御部２３に送信する（図５の転送開始期間Ｔ４参照）。
【００７１】
なお、インタフェース制御部１７は、拡張電源制御実レジスタ２４の出力レジスタ２４ａのすべてのブロックのアドレスと、入力レジスタ２４ｂのすべてのブロックのアドレスとを順（例えば交互）に、ブロック上位／下位アドレスによって指定することにより、出力レジスタ１６ａに保持された電源制御情報の出力レジスタ２４ａへの書込み処理および入力レジスタ２４ｂに保持されたアラーム情報のダイレクト読込レジスタ１６ｃへの読出し処理を定期的に実行する。なお、出力レジスタ２４ａおよび入力レジスタ２４ｂのそれぞれは複数ブロックを有しているので、インタフェース制御部１７は、すべてのブロックに対する処理が周期的に実行されるように、すべてのブロックの先頭アドレスをブロック上位／下位アドレスによって順次指定する。
【００７２】
換言すると、インタフェース制御部１７は、拡張電源制御一時レジスタ１６の内容と拡張電源制御実レジスタの内容とを定期的に更新すべく、出力レジスタ２４ａおよび入力レジスタ２４ｂのすべてのブロックのアドレスをブロック上位／下位アドレスによって順次指定している。
なお、インタフェース制御部１７は、例えば、周期タイマ（図示略）に基づいてデータ転送処理を行なうとともにブロック上位／下位アドレスの切り換えを行なう。
【００７３】
そして、図５に示すように、データ転送期間Ｔ５において、インタフェース制御部１７は、リード／ライト信号線３３のリード／ライト信号をリードに変更して、転送データとしてのアラーム情報を、データ信号線３４を用いてインタフェース制御部２３から受信する。
アラーム情報の受信終了後、転送完了期間Ｔ６において、インタフェース制御部１７はリード／ライト信号線３３のリード／ライト信号をライトに変更して、まず、データ信号線３４により完了コマンド“0xAA”をインタフェース制御部２３に送信する。
【００７４】
続いて、インタフェース制御部１７は、リード／ライト信号線３３のリード／ライト信号をリードに変更して、インタフェース制御部２３がインタフェース制御部１７にレスポンスとして、正常／異常を表すレスポンス（図中“0x80/0x13”と表記），エラーステータス（図中“0x00/STS”と表記），ブロック内アドレス（図中“0x00/IBKAD”と表記），エラーデータ（図中“0x00/DT”と表記），およびエラーデータパリティ（図中“0x00/DTP”と表記）を順に送信）することにより、インタフェース制御部２３からインタフェース制御部１７へのデータ転送処理が終了する。
【００７５】
このように、インタフェース制御部１７，２３は、シリアルバス３０を用いて、拡張電源制御一時レジスタ１６の内容と、拡張電源制御実レジスタ２４の内容とを、演算部１３による処理とは独立に、定期的に更新する更新制御部として機能する。
次に、図６に示すフローチャート（ステップＳ１〜Ｓ１３）を参照しながら、本電源制御システム１の動作手順を説明する。
【００７６】
中央電源制御部１２の演算部１３による出力レジスタ１６ａへの電源制御情報の書込み処理について説明すると、まず、演算部１３は拡張装置２０の電源のオン（投入）／オフ（切断）を切り替える必要が生じたか否かを判断し（ステップＳ１）、ここで拡張装置２０の電源をオンもしくはオフに切り替える必要があると判断されると（ステップＳ１のＹｅｓルート）、演算部１３は、中央側拡張電源制御部１５の拡張電源制御一時レジスタ１６の出力レジスタ１６ａに電源ユニット２１を制御するための電源制御情報を書込む（ステップＳ２）。
【００７７】
例えば、演算部１３は、電源をオンにする場合は出力レジスタ１６ａのパワーオンビット（ＰＯＮビット）に“１”を、オフにする場合には“０”を書込む。なお、当然であるが、演算部１３は拡張電源の電源を切り替える必要があると判断しなければ（ステップＳ１のＮｏルート）、上記ステップＳ２の処理は実行しない。
そして、演算部１３は、出力レジスタ１６ａへの電源制御情報の書き込み処理が終わる（つまり、中央側拡張電源制御部１５からDATA-ACKNOWLEDGE信号を受信すると）、別の処理を実行する。
【００７８】
一方、中央側拡張電源制御部１５のインタフェース制御部１７は、演算部１３の処理（上記ステップＳ１，Ｓ２）とは独立に、拡張電源制御一時レジスタ１６の内容と拡張電源制御実レジスタ２４の内容とが同一になるように出力レジスタ２４ａもしくはダイレクト読込レジスタ１６ｃ更新すべく、ステップＳ３〜Ｓ８に示すデータ転送処理を実行する。
具体的には、インタフェース制御部１７はシリアル転送のための周期タイマを起動し（ステップＳ３）、周期タイマが２ｍｓ経過すると（ステップＳ４のＹｅｓルート）、シリアル転送方式によるデータ転送処理を開始する（ステップＳ５；図中“シリアル転送スタート”と表記）。なお、インタフェース制御部１７は、周期タイマが２ｍｓになるまでは（ステップＳ４のＮｏルート）、上記ステップＳ５の処理には移行しない。
【００７９】
そして、上記ステップＳ５のデータ転送処理ステップにおいて、インタフェース制御部１７は、まず、上記ステップＳ２で出力レジスタ１６ａに書込まれた電源制御情報（図中矢印（１）参照）を、中央側拡張電源制御部１５（中央装置１０）から拡張電源制御部２２（拡張装置２０）へ送信する（ステップＳ６）。
具体的には、図３に示したように、インタフェース制御部１７がインタフェース制御部２３に転送開始コマンドを送信（図中矢印（２）参照）した後に、電源制御情報を送信し（ライトデータ転送；図中矢印（３）参照）、インタフェース制御部２３（ここでは拡張電源制御実レジスタ２４）から転送完了レスポンスを受信して（図中矢印（４）参照）、中央装置１０から拡張装置２０へのデータ転送を終了する。
【００８０】
なお、拡張電源制御部２２は、出力レジスタ２４ａに書込まれた値（電源制御情報）に基づいて電源ユニット２１へ電源を投入もしくは切断するための信号（図中“PON/POF信号”と表記）を入力信号として送信し、電源ユニット２１はこの入力信号を受けて拡張装置２０の電源の投入もしくは切断を行なう。
また、電源ユニット２１において電源異常が発生すると、電源ユニット２１がアラーム信号を出力信号として拡張電源制御実レジスタ２４へ送信し、このアラーム情報が入力レジスタ２４ｂに保持される。
【００８１】
そして、インタフェース制御部１７は上記ステップＳ６の処理が終了すると、次に拡張電源制御部２２（拡張装置２０）から中央側拡張電源制御部１５（中央装置１０）へのアラーム情報の送信処理を実行する（ステップＳ７）。
具体的には、図５に示したように、インタフェース制御部１７がインタフェース制御部２３に転送開始コマンドを送信（図中矢印（５）参照）した後に、インタフェース制御部２３が入力レジスタ２４ｂに保持されたアラーム情報をリードデータとしてインタフェース制御部１７へ送信する（図中矢印（６）参照）。そして、インタフェース制御部１７が、インタフェース制御部２３から転送完了レスポンスを受信して（図中矢印（７）参照）、拡張装置２０から中央装置１０へのデータ転送を終了する。
【００８２】
上記ステップＳ６，Ｓ７の処理が終了すると、インタフェース制御部１７は、データ転送処理を終了し（ステップＳ８；図中“シリアル転送終了”と表記）、上記ステップＳ４の処理に戻る。
次に、中央側拡張電源制御部１５および演算部１３の読込みレジスタ１６ｂに基づく処理について説明する。
【００８３】
上記ステップＳ７の処理によって、拡張電源制御一時レジスタ１６の読込みレジスタ１６ｂのダイレクト読込レジスタ１６ｃに電源ユニット２１のアラーム情報が反映されると（図中矢印（８）参照；ステップＳ９）、中央側拡張電源制御部１５は、予め設定された周期（ここでは３２ｍｓ）でダイレクト読込レジスタ１６ｃからのアラーム情報のサンプリングを行なう（ステップＳ１０）。
【００８４】
そして、サンプリング周期レジスタ１６ｇに設定されたサンプリング周期分（ここでは２回分）連続して信号レベルが同じであるか否か（つまり、ダイレクト読込レジスタ１６ｃにアラーム情報が保持されているか否か）が判断される（ステップＳ１１）。
ここで、連続して信号レベルが同じでなければ（ステップＳ１１のＮｏルート）、上記ステップＳ９の処理に戻る一方、連続して信号レベルが同じであれば（ステップＳ１１のＹｅｓルート）、中央側拡張電源制御部１５は、演算部１３に対して割り込みを発生する（つまり、割込み信号を出力する；ステップＳ１２）。
【００８５】
そして、演算部１３は、中央側拡張電源制御部１５から割込み信号を受信すると、読込レジスタ１６ｂをリードしてアラーム詳細を確認し、アラーム詳細に基づいて電源ユニット２１の電源制御内容を演算し（ステップＳ１３）、上記ステップＳ９の処理へ戻る。
なお、中央側拡張電源制御部１５の割込み信号を出力する処理（上記ステップＳ９〜Ｓ１２）は、演算部１３の処理とは独立に実行される。
【００８６】
このように、本発明の一実施形態としての電源制御システム１によれば、中央電源制御部１２が、拡張装置２０の電源ユニット２１の電源制御情報を一時的に保持する拡張電源制御一時レジスタ１６（より具体的には出力レジスタ１６ａ）と、この一時レジスタ１６に保持された電源制御情報を拡張電源制御部２２に送信するインタフェース制御部１７とを備えて構成されているので、演算部１３は、従来技術のごとく、バスを介して拡張電源制御部２２まで電源制御情報を書込みにいく必要がなくなり、電源ユニット２１の電源制御を行なうための電源制御情報の書込み処理を非常に短時間で終了することができ、演算部１３はすぐに他の処理を実行できるようになり処理能力が向上する。
【００８７】
また、インタフェース制御部１７は、シリアルデータバス方式で、１本のデータ信号線３４を用いて電源制御情報を拡張電源制御部２２に順次送信するので、従来技術のごとくパラレルデータバス方式を採用するよりも信号線の数を大幅に削減することができる。
さらに、中央電源制御部１２のインタフェース制御部１７が、拡張電源制御部２２のインタフェース制御部２３から電源ユニット２１のアラーム情報を受信し、受信したアラーム情報を一時レジスタ１６の読込みレジスタ１６ｂ（より具体的にはダイレクト読込レジスタ１６ｃ）が保持するので、演算部１３は、従来技術のごとく電源ユニット２１のアラーム情報をバスを介して拡張電源制御部２２まで読みにいく必要がなくなり、アラーム情報の読出し処理を非常に短時間で実行することができ、演算部１３の処理能力の向上に寄与できる。
【００８８】
一方、拡張電源制御部２２は、インタフェース制御部１７から送信された電源制御情報を受信するインタフェース制御部２３を備え、受信した電源制御情報を保持する拡張電源制御実レジスタ２４（より具体的には出力レジスタ２４ａ）を備えて構成されているので、演算部１３によって演算された電源制御情報に基づいて、電源ユニット２１の電源制御を確実に実行できる。
【００８９】
また、拡張電源制御部２２は、電源ユニット２１からのアラーム情報を保持する入力レジスタ２４ｂを備え、インタフェース制御部２３が入力レジスタ２４ｂに保持されたアラーム情報をインタフェース制御部１７に送信するので、電源ユニット２１の異常時に電源ユニット２１から送信されるアラーム情報を演算部１３に確実に送信でき、その結果、アラーム情報を電源ユニット２１の電源制御に確実に反映させることができる。
【００９０】
つまり、演算部１３は、インタフェース制御部１７が受信してダイレクト読込レジスタ１６ｃに保持されたアラーム情報に基づいて電源ユニット２１の電源制御情報を演算するので、アラーム情報を電源ユニット２１の電源制御に確実に反映できる。
また、インタフェース制御部１７は、演算部１３による演算処理とは独立に電源制御情報をインタフェース制御部２３へ送信するとともに、中央側拡張電源制御部１５は演算部１３による出力レジスタ１６ａへの電源制御情報の書込み処理が終了すると、インタフェース制御部１７による送信処理に係わらず、すぐに演算部１３にDATA-ACKNOWLEDGE信号を送信するので、演算部１３はすぐに他の演算処理を実行でき、処理能力が向上する。
【００９１】
また、インタフェース制御部１７は、出力レジスタ１６ａの電源制御情報の出力レジスタ２４ａへの書込み処理（転送処理）および入力レジスタ２４ｂのアラーム情報のダイレクト読込レジスタ１６ｃへの読込み処理（転送処理）を定期的に実行するので、出力レジスタ１６ａに保持された電源制御情報は出力レジスタ２４ａに確実に反映され、入力レジスタ２４ｂに保持されたアラーム情報はダイレクト読込レジスタ１６ｃに確実に反映され、その結果、電源ユニット２１の電源制御を確実に行なうことができる。
【００９２】
また、中央側拡張電源制御部１５が、ダイレクト読込レジスタ１６ｃにアラーム情報が保持され、電源ユニット２１からアラーム信号が出力されたことを検出すると、演算部１３に対して割込み信号を出力するので、演算部１３はその割込み信号に応じてアラーム情報に基づいた電源制御情報の演算を確実に実行できる。
【００９３】
〔２〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、上述した実施形態では、中央装置１０に拡張装置２０が一つだけ接続された例をあげて説明したが、本発明はこれに限定されるものではなく、図７に示すごとく、中央装置１０に複数（ここではｎ個；ただし、ｎは２以上の整数）の拡張装置２０−１〜ｎが接続されていてもよい。この場合、電源制御システム１´の中央電源制御部１２は、複数の拡張電源制御部２２に対応して、複数の中央側電源制御部１５−１〜ｎ（拡張電源制御一時レジスタ１６およびインタフェース制御部１７）を備え、各インタフェース制御部１７，２３がシリアルバス３０−１〜ｎでそれぞれ接続される。
【００９４】
そして、当然、各中央側電源制御部１５−１〜ｎは互いに独立して処理を実行するようになっており、中央電源制御部１２は、さらに、複数の中央側拡張電源制御部１５−１〜ｎから出力されるDATA-ACKNOWLEDGE信号のＯＲをとるＯＲ回路４０と、複数の中央側拡張電源制御部１５−１〜ｎから出力される割込み信号のＯＲをとるＯＲ回路４１とを備えて構成される。
【００９５】
これにより、中央装置１０に複数の拡張装置２０が接続される場合であっても、中央電源制御部１２は各拡張装置２０（各電源ユニット２１）の電源制御を確実に実行でき、上述した実施形態と同様の作用効果を得ることができる。なお、図７は図の簡略化のため中央電源制御レジスタ１４，拡張電源制御一時レジスタ１６および拡張電源制御実レジスタ２４は、その中身の図示を省略したが、これらは上記図１に示すものと同一構成である。
【００９６】
また、上述した実施形態では、中央電源制御部１２が中央装置１０の一部として構成され、拡張電源制御部２２が拡張装置２０の一部として構成された例をあげて説明したが、本発明はこれに限定されるものではなく、例えば図８に示す電源制御システム１´´のごとく、中央装置１０と中央電源制御部１２、および、拡張装置２０と拡張電源制御部２２とは、それぞれ、別装置（別筐体）で構成されていてもよい。
【００９７】
さらに、上述した実施形態では、中央装置１０および拡張装置２０に３つの電源ユニット１１，２１がそれぞれ接続された例をあげて説明したが、本発明において電源ユニット１１，２１の数は限定されるものではない。
なお、上述した実施形態では、インタフェース制御部１７，２３がシリアルバスインタフェースを構成し、これらインタフェース制御部１７，２３がシリアルバス３０で接続された例をあげて説明したが、本発明はこれに限定されるものではなく、例えばインタフェース制御部１７，２３がパラレル転送方式でデータ転送を行なうように構成され、インタフェース制御部１７，２３がパラレルバスで接続されてもよい。
【００９８】
また、上述した実施形態では、インタフェース制御部１７，２３間のデータ転送を、インタフェース制御部１７が制御するように構成された例をあげて説明したが、本発明はこれに限定されるものではなく、インタフェース制御部２３がインタフェース制御部１７，２３間のデータ転送を制御するように構成してもよい。
〔３〕付記
（付記１）
中央処理回路によって書き込まれ、他の電源装置の電源制御を行なうための電源制御情報を保持する電源制御情報保持部と、
前記電源制御情報保持部に保持された前記電源制御情報を前記他の電源装置の電源制御を行なう他の電源制御回路に送信する送信制御部とを有することを特徴とする、電源制御回路。
【００９９】
（付記２）
前記送信制御部が、少なくとも１本の信号線を用いて前記電源制御情報を順次送信することを特徴とする、付記１記載の電源制御回路。
（付記３）
前記他の電源装置に関する電源情報を前記他の電源制御回路から受信する受信制御部と、
前記受信制御部が受信した前記電源情報を保持する電源情報保持部とを有することを特徴とする、付記１または付記２記載の電源制御回路。
【０１００】
（付記４）
中央電源制御回路に保持された、電源装置の電源制御を行なうための電源制御情報を、前記中央電源制御回路から受信する受信制御部と、
前記受信制御部が受信した前記電源制御情報を保持する電源制御情報保持部とを有することを特徴とする、電源制御回路。
【０１０１】
（付記５）
前記電源装置に関する電源情報を保持する電源情報保持部と、
前記電源情報保持部に保持された前記電源情報を前記中央電源制御回路に送信する送信制御部とを有することを特徴とする、付記４記載の電源制御回路。
（付記６）
前記送信制御部が、少なくとも１本の信号線を用いて前記電源情報を順次送信することを特徴とする、付記４または付記５記載の電源制御回路。
（付記７）
中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、
前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、
前記第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有することを特徴とする、電源制御装置。
【０１０２】
（付記８）
前記送信制御部が、少なくとも１本の信号線を用いて前記電源制御情報を順次送信することを特徴とする、付記７記載の電源制御装置。
（付記９）
前記第１電源装置に関する電源情報を前記他の装置から受信する受信制御部と、
前記受信制御部が受信した前記電源情報を保持する電源情報保持部とを有することを特徴とする、付記７または付記８記載の電源制御装置。
【０１０３】
（付記１０）
前記演算部が前記中央装置に電力を供給する第２電源装置の電源制御を行なうための第２電源制御情報を演算するように構成され、
前記演算部によって演算された前記第２電源制御情報を保持する第２電源制御情報保持部を有することを特徴とする、付記７〜付記９のいずれか１項に記載の電源制御装置。
【０１０４】
（付記１１）
中央装置に接続された他の装置に電力を供給する第１電源装置の電源制御を行なう拡張電源制御装置と、
前記第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、前記第１電源制御情報保持部に保持された前記第１電源制御情報を、前記拡張電源制御装置に送信する第１送信制御部とを備える中央電源制御装置とを有することを特徴とする、電源制御システム。
【０１０５】
（付記１２）
前記拡張電源制御装置が、前記第１送信制御部から送信された前記第１電源制御情報を受信する第１受信制御部と、前記第１受信制御部が受信した前記第１電源制御情報を保持する第２電源制御情報保持部とを有することを特徴とする、付記１１記載の電源制御システム。
【０１０６】
（付記１３）
前記第１送信制御部が、前記第１受信制御部に少なくとも１本の信号線を用いて前記第１電源制御情報を順次送信することを特徴とする、付記１２記載の電源制御システム。
（付記１４）
前記拡張電源制御装置が、前記第１電源装置から送信された前記第１電源装置に関する電源情報を保持する第１電源情報保持部と、前記第１電源情報保持部に保持された前記電源情報を前記中央電源制御装置に送信する第２送信制御部とを有することを特徴とする、付記１１〜１３のいずれか１項に記載の電源制御システム。
【０１０７】
（付記１５）
前記中央電源制御装置が、前記第２送信制御部から送信された前記電源情報を受信する第２受信制御部と、前記第２受信制御部が受信した前記電源情報を保持する第２電源情報保持部とを有することを特徴とする、付記１４記載の電源制御システム。
（付記１６）
前記第２送信制御部が、前記第２受信制御部に少なくとも１本の信号線を用いて前記電源情報を順次送信することを特徴とする、付記１５記載の電源制御システム。
【０１０８】
（付記１７）
前記演算部が前記第２電源情報保持部に保持された前記電源情報に基づいて前記第１電源制御情報を演算することを特徴とする、付記１５または付記１６記載の電源制御システム。
（付記１８）
前記演算部が、前記中央装置に電力を供給する第２電源装置の電源制御を行なうための第２電源制御情報を演算することを特徴とする、付記１１〜１７のいずれか１項に記載の電源制御システム。
【０１０９】
（付記１９）
前記中央電源制御装置が、前記演算部によって演算された前記第２電源制御情報を保持する第３電源制御情報保持部を有することを特徴とする、付記１８記載の電源制御システム。
（付記２０）
前記中央装置に前記他の装置が複数接続され、複数の前記他の装置にかかる複数の前記第１電源装置に対応して、複数の前記拡張電源制御装置を備え、
前記中央電源制御装置が、前記複数の拡張電源制御装置に対応して、複数の前記第１電源制御情報保持部、および、複数の前記第１送信制御部を有することを特徴とする、付記１１〜１８のいずれか１項に記載の電源制御システム。
【０１１０】
（付記２１）
中央装置に接続された他の装置の第１電源装置の電源制御を行なうための第１電源制御情報を演算する演算部と、
前記演算部によって演算された前記第１電源制御情報を保持する第１電源制御情報保持部と、
前記第１電源制御情報保持部に保持された前記第１電源制御情報を前記他の装置に送信する送信制御部とを有する電源制御装置により電源を制御されることを特徴とする、情報処理装置。
【図面の簡単な説明】
【０１１１】
【図１】本発明の一実施形態としての電源制御システムの構成を示すブロック図である。
【図２】本発明の一実施形態としての電源制御システムのシリアルバスを説明するための図であり、（ａ）はシリアルバスを構成する信号線を説明するための図であり、（ｂ）は（ａ）に示す各信号線で送信される信号を説明するための図である。
【図３】本発明の一実施形態としての電源制御システムの中央装置の中央電源制御部から拡張装置の拡張電源制御部へのデータ送信時のシリアルバス上の信号を説明するためのタイミングチャートである。
【図４】本発明の一実施形態としての電源制御システムのシリアルバスのデータ信号線によって送受信される信号を説明するための図である。
【図５】本発明の一実施形態としての電源制御システムの拡張装置の拡張電源制御部から中央装置の中央電源制御部へのデータ送信時のシリアルバス上の信号を説明するためのタイミングチャートである。
【図６】本発明の一実施形態としての電源制御システムの動作手順を説明するためのフローチャートである。
【図７】本発明の変形例としての電源制御システムの構成を示すブロック図である。
【図８】本発明の変形例としての電源制御システムの構成を示すブロック図である。
【図９】従来の電源制御システムの構成を示すブロック図である。
【符号の説明】
【０１１２】
１，１´，１´´，１００  電源制御システム
１０，１１０  中央装置（情報処理装置）
１１ａ〜ｃ  電源ユニット（電源装置；第２電源装置）
１２  中央電源制御部（電源制御装置；中央電源制御装置）
１３  演算部（中央処理回路）
１４  中央電源制御レジスタ
１４ａ  出力レジスタ（第２電源制御情報保持部；第３電源制御情報保持部）
１４ｂ  読込みレジスタ（第２電源情報保持部）
１４ｃ，１６ｃ，１１４ｃ，１２４ｃ  ダイレクト読込レジスタ
１４ｄ，１６ｄ，１１４ｄ，１２４ｄ  立上り／立下りフラグレジスタ
１４ｅ，１６ｅ，１１４ｅ，１２４ｅ  割込みマスクレジスタ
１４ｆ，１６ｆ，１１４ｆ，１２４ｆ  立上り／立下り検出レジスタ
１４ｇ，１６ｇ，１１４ｇ，１２４ｇ  サンプリング周期レジスタ
１５，１５−１〜ｎ  中央側拡張電源制御部（電源制御回路；中央電源制御回路）
１６  拡張電源制御一時レジスタ
１６ａ  出力レジスタ（電源制御情報保持部；第１電源制御情報保持部）
１６ｂ  読込みレジスタ（電源情報保持部；第２電源情報保持部）
１７  インタフェース制御部（第１送信制御部；第２受信制御部）
２０，２０−１〜ｎ，１２０−１〜ｎ  拡張装置（他の装置；情報処理装置）
２１ａ〜ｃ  電源ユニット（他の電源装置；第１電源装置）
２２  拡張電源制御部（電源制御回路；拡張電源制御装置；他の電源制御回路）
２３  インタフェース制御部（第１受信制御部；第２送信制御部）
２４  拡張電源制御実レジスタ
２４ａ  出力レジスタ（第２電源制御情報保持部）
２４ｂ  入力レジスタ（第１電源情報保持部）
３０，３０−１〜ｎ  シリアルバス
３１  クロック信号線
３２  チップセレクト信号線
３３  リード／ライト信号線
３４  データ信号線（信号線）
４０，４１  ＯＲ回路
１１１ａ〜ｃ，１２１ａ〜ｃ，１２１−１〜ｎ  電源ユニット
１１２  中央電源制御部
１１３  演算部
１１４  中央電源制御レジスタ
１１４ａ，１２４ａ  出力レジスタ
１１４ｂ，１２４ｂ  読込みレジスタ
１１５  中央側拡張電源制御部
１１５ａ，１２３  インタフェース制御部
１２２  拡張電源制御部
１２４  拡張電源制御レジスタ
１３０  パラレルバス
【図１】
2008165535.tif 000003
【図２】
2008165535.tif 000004
【図３】
2008165535.tif 000005
【図４】
2008165535.tif 000006
【図５】
2008165535.tif 000007
【図６】
2008165535.tif 000008
【図７】
2008165535.tif 000009
【図８】
2008165535.tif 000010
【図９】
2008165535.tif 000011