(57)【要約】      （修正有）【課題】相変化メモリの書込み時のピーク電力消費を制限する。【解決手段】複数の抵抗メモリセルと、パルス発生器と、回路とを備えたメモリを提供する。上記各抵抗メモリセルは、少なくとも２つの各状態にプログラム可能である。上記パルス発生器は、上記複数の抵抗メモリセルをプログラムするために、書き込みパルスを供給する。上記回路は、上記複数の抵抗メモリセルをプログラムするために、第１の電流を受け取り、当該第１の電流を制限し、また、蓄積電荷を第２の電流として上記パルス発生器に供給する。【選択図】図２
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【特許請求の範囲】
【請求項１】
少なくとも２つの各状態にプログラム可能な複数の抵抗メモリセルと、
上記複数の抵抗メモリセルをプログラムするために書き込みパルスを供給するパルス発生器と、
上記複数の抵抗メモリセルをプログラムするために、第１の電流を受け取り、当該第１の電流を制限し、また、蓄積電荷を第２の電流として上記パルス発生器に供給する回路とを備えたメモリ。
【請求項２】
上記回路は、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するキャパシタを備えている請求項１に記載のメモリ。
【請求項３】
上記回路は、上記パルス発生器が上記複数の抵抗メモリセルのうちの少なくとも１つをリセットするときに、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するために上記第１の電流を制限する制御装置を備えている請求項１に記載のメモリ。
【請求項４】
上記回路は、上記第１の電流を受け取り、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するチャージポンプを備えている請求項１に記載のメモリ。
【請求項５】
上記複数の抵抗メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含有した相変化メモリセルを有している請求項１に記載のメモリ。
【請求項６】
少なくとも２つの各状態にプログラム可能な複数の相変化メモリセルと、
上記複数の相変化メモリセルをプログラムするために書き込みパルスを供給するパルス発生器と、
上記複数の相変化メモリセルをプログラムするために、第１の電流を受け取り、当該第１の電流を制限し、また、蓄積電荷を第２の電流として上記パルス発生器に供給する回路とを備えているメモリ。
【請求項７】
上記回路は、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するキャパシタを備えている請求項６に記載のメモリ。
【請求項８】
上記回路は、上記パルス発生器が上記複数の相変化メモリセルのうちの少なくとも１つをリセットするときに、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するために上記第１の電流を制御する制御装置を備えている請求項６に記載のメモリ。
【請求項９】
上記回路は、第１のスイッチを備えており、
上記制御装置は、上記第１の電流を制御するために上記第１のスイッチを動作させる請求項８に記載のメモリ。
【請求項１０】
上記回路は、第２のスイッチを備えており、
上記制御装置は、上記パルス発生器からの帰還電流を制御するために上記第２のスイッチを動作させる請求項９に記載のメモリ。
【請求項１１】
上記回路は、
第１のスイッチと、
第２のスイッチと、
第３のスイッチとを備えており、
上記制御装置は、
キャパシタの一端を第１の電圧値に充電させ、当該キャパシタの他端を第２の電圧値に充電させ、これによって上記キャパシタの一端における上記第１の電圧値が上記第２の電圧値分高くなるように、上記第１のスイッチ、上記第２のスイッチ、および上記第３のスイッチを動作させる請求項８に記載のメモリ。
【請求項１２】
上記回路は、
上記第１の電流を受け取り、上記蓄積電荷を上記第２の電流として上記パルス発生器に供給するチャージポンプを備えている請求項６に記載のメモリ。
【請求項１３】
上記回路は、
キャパシタと、
上記第１の電流を上記キャパシタおよび上記パルス発生器に供給するために上記第１の電流を制御する制御装置とを備えている請求項６に記載のメモリ。
【請求項１４】
上記各相変化メモリセルは、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳのうちの少なくとも１つを含有している請求項６に記載のメモリ。
【請求項１５】
少なくとも２つの各状態にプログラム可能な複数の相変化メモリセルと、
上記複数の相変化メモリセルをプログラムするために書き込みパルスを供給するパルス発生器と、
キャパシタと、
上記パルス発生器が上記複数の相変化メモリセルのうちの少なくとも１つをリセットするときに、電源から上記キャパシタによって受け取られる電流を制限する制御回路とを備えているメモリシステム。
【請求項１６】
上記キャパシタは、上記パルス発生器が上記複数の相変化メモリセルのうちの少なくとも１つをリセットするときに、蓄積電荷を上記パルス発生器に供給する請求項１５に記載のメモリシステム。
【請求項１７】
第１のスイッチを備えており、
上記制御回路は、上記キャパシタへの上記電流を制御するため、および、上記キャパシタの一端を充電させるために上記第１のスイッチを制御する請求項１５に記載のメモリシステム。
【請求項１８】
第２のスイッチを備えており、
上記制御回路は、上記パルス発生器からの帰還電流を調整するために上記第２のスイッチを動作させる請求項１７に記載のメモリシステム。
【請求項１９】
第２のスイッチを備えており、
上記制御回路は、上記キャパシタの他端を充電させるために上記第２のスイッチを動作させる請求項１７に記載のメモリシステム。
【請求項２０】
少なくとも２つの各状態にプログラム可能な複数の相変化メモリセルと、
上記複数の相変化メモリセルをプログラムする手段と、
第１の電流を受け取る手段と、
上記複数の相変化メモリセルがプログラムされるときに上記第１の電流を制限する手段と、
上記複数の相変化メモリセルをプログラムするために、蓄積電荷を第２の電流として、プログラムする上記手段に供給する手段とを備えているメモリ。
【請求項２１】
上記第１の電流を制限する上記手段は、
第１のスイッチと、
上記第１の電流を制限するために上記第１のスイッチを制御する手段とを備えている請求項２０に記載のメモリ。
【請求項２２】
第２のスイッチを備えており、
上記第１のスイッチを制御する上記手段は、上記プログラムする手段からの帰還電流を制御するために上記第２のスイッチを動作させる請求項２１に記載のメモリ。
【請求項２３】
キャパシタと、
第２のスイッチとを備えており、
上記第１のスイッチを制御する上記手段は、上記キャパシタの一端を充電させるために上記第１のスイッチを動作させ、また上記第２のスイッチを動作させる請求項２１に記載のメモリ。
【請求項２４】
メモリのプログラム方法であって、
相変化メモリセルを備える工程と、
第１の電流を受け取る工程と、
上記複数の相変化メモリセルがプログラムされるときに、上記第１の電流を制限する工程と、
蓄積電荷を第２の電流として上記複数の相変化メモリセルへ供給する工程とを含んでいるプログラム方法。
【請求項２５】
上記第１の電流を制限する上記工程は、
第１のスイッチを備える工程と、
上記第１の電流を制限するために上記第１のスイッチを制御する工程とを含んでいる請求項２４に記載のプログラム方法。
【請求項２６】
第２のスイッチを備える工程と、
パルス発生器からの帰還電流を制御するために上記第２のスイッチを制御する工程とを含んでいる請求項２５に記載のプログラム方法。
【請求項２７】
キャパシタを備える工程と、
第２のスイッチを備える工程と、
上記キャパシタの一端を充電させるために上記第１のスイッチを制御する工程と、
上記キャパシタの他端を充電させるために上記第２のスイッチを制御する工程とを含んでいる請求項２５に記載のプログラム方法。
【請求項２８】
蓄積電荷を供給する上記工程は、
キャパシタを備える工程と、
上記第１の電流を介して上記キャパシタを充電させるために、上記第１の電流を制御する工程と、
上記蓄積電荷を上記第２の電流として供給するために、上記キャパシタへの上記第１の電流を制限する工程とを含んでいる請求項２４に記載のプログラム方法。
【請求項２９】
メモリのプログラム方法であって、
複数の相変化メモリセルを備える工程と、
キャパシタを備える工程と、
上記複数の相変化メモリセルをプログラムする工程と、
上記複数の相変化メモリセルがプログラムされるときに、電源から上記キャパシタによって受け取られる電流を制限する工程とを含んでいるプログラム方法。
【請求項３０】
上記パルス発生器が上記複数の相変化メモリセルのうちの少なくとも１つをリセットするときに、蓄積電荷をパルス発生器へ供給する工程を含んでいる請求項２９に記載のプログラム方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビットまたはそれ以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」を示し、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」を示す。一般的に、メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。
【０００２】
抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。相変化材料は、アモルファス状態および結晶状態と称される状態を含む、少なくとも２つの異なる状態を示す。アモルファス状態では原子構造がより不規則であり、結晶状態では格子がより規則的である。アモルファス状態は、一般的に、結晶状態よりも高い抵抗率を示す。また、一部の相変化材料は、例えば面心立方（face-centered cubic; FCC）状態および六方最密充てん（hexagonal closest packing; HCP）状態など、抵抗率の異なる複数の結晶状態を示し、これらの状態を用いてデータを記憶することができる。以下の説明では、アモルファス状態は、抵抗率のより高い状態を指し、結晶状態は、抵抗率のより低い状態を指している。
【０００３】
相変化材料における相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、相変化材料自身への電流供給、あるいは相変化材料に隣接する抵抗ヒータへの電流供給によって変化させることができる。これら方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００４】
相変化材料からなるメモリセルアレイを備えた相変化メモリは、データを記憶するために、相変化材料のメモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、一般的には、メモリセルの相変化材料内において誘発される温度と対応している。
【０００５】
一部のメモリでは、相変化メモリセルをプログラムするために、標的相変化メモリセル内の相変化材料を加熱する電流パルスを生成するのは、書き込み回路である。この書き込み回路は適切な電流パルスを生成し、この電流パルスは標的セルに分配される。この電流パルスの振幅および幅は、標的セルがプログラムされる特定の状態に依存して制御される。一般的には、メモリセルの「セット」動作は、標的セルの相変化材料をその結晶化温度を超えて（しかしその融点は超えずに）、結晶状態が得られるまで十分な時間加熱する工程である。一般的には、メモリセルの「リセット」動作は、標的セルの相変化材料をその融点を超えて加熱した後に急速に冷却し、これによってアモルファス状態を得る工程である。メモリセルに部分的「セット」または部分的「リセット」パルスを印加して、相変化材料の非晶質部分と結晶質部分とを形成することによって、メモリセルを、アモルファス状態と結晶状態との中間の抵抗状態にプログラムすることができる。
【０００６】
一般的に、リセット電流パルスの振幅はセット電流パルスの振幅よりも高く、リセット電流パルスの幅はセット電流パルスの幅よりも短い。リセット電流パルスの幅は、通常は１００ｎｓ未満である。相変化メモリは、書き込み回路が相変化メモリセルをリセットする際に、ピーク電流を消費する。相変化メモリのピーク電流消費は、ランダムアクセスメモリシステムおよび組み込みメモリシステムなどのシステムの電流仕様を超過する場合がある。組み込みメモリシステムでは、組み込みシステムの電源が、相変化メモリセルをリセットするために必要な電流パルス振幅を供給できない場合がある。
【０００７】
上記および上記以外の理由により、本発明が必要とされる。
【０００８】
〔概要〕
本発明は、ピーク電力消費を制限するメモリを提供する。一実施形態は、複数の抵抗メモリセルと、パルス発生器と、回路とを備えたメモリを提供する。上記抵抗メモリセルは、少なくとも２つの各状態にプログラムされる。上記パルス発生器は、上記抵抗メモリセルをプログラムするために、書き込みパルスを供給する。上記回路は、上記抵抗メモリセルをプログラムするために、第１の電流を受け取り、当該第１の電流を制限し、また、蓄積電荷を第２の電流として上記パルス発生器に供給する。
【０００９】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら図面中の各素子は、必ずしも互いに相対的な縮尺とはなっていない。同様の符号は、対応する同様の箇所を示している。
【００１０】
図１は、本発明に係る電子システムの一実施形態を示す図である。
【００１１】
図２は、メモリの一実施形態を示すブロック図である。
【００１２】
図３は、書き込み回路および電源の一実施形態を示す図である。
【００１３】
図４は、電源、および２つのスイッチを備えた書き込み回路の一実施形態を示す図である。
【００１４】
図５は、電源、およびチャージポンプを備えた書き込み回路の一実施形態を示す図である。
【００１５】
図６は、電源、および３つのスイッチチャージポンプを備えた書き込み回路の一実施形態を示す図である。
【００１６】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する、これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。従って方向を表す上記用語は、例証するために用いられているものであって、限定するものではない。なお、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００１７】
図１は、本発明に係る電子システム２０の一実施形態を示す図である。電子システム２０は、電源２２および相変化メモリ２４を有している。一実施形態では、電子システム２０は組み込みシステムである。一実施形態では、電源２２は、組み込みシステム電源である。一実施形態では、メモリ２４は、組み込みシステム相変化メモリである。一実施形態では、電子システム２０は、組み込みランダムアクセスメモリシステムである。
【００１８】
本明細書において使用される場合、「電気的に結合」という表現は、素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態において「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００１９】
メモリ２４は、相変化メモリセルおよび書き込み回路２６を有している。電源２２は、電源経路２８を介して、メモリ２４および書き込み回路２６に電気的に結合されている。電源２２は、電力すなわち電圧および電流を、電源経路２８を介してメモリ２４および書き込み回路２６に供給する。一実施形態では、メモリ２４は、シングルビット相変化メモリセルを有している。一実施形態では、メモリ２４は、マルチビット相変化メモリセルを有している。
【００２０】
書き込み回路２６は、電源２２から電力を受け取り、相変化メモリセルをプログラムする。書き込み回路２６は、相変化メモリセル内の相変化材料にプログラミングパルスを供給し、これら相変化メモリセルをプログラムする。メモリ２４は、書き込み回路２６が相変化メモリセルをプログラムしている間、例えば書き込み回路２６が相変化メモリセルにリセットパルスを供給している間に、ピーク電力を消費する。書き込み回路２６は、メモリ２４のピーク電力消費を、電子システム２０および電源２２の制限内に収まるように制限する。一実施形態では、書き込み回路２６は、メモリ２４のピーク電力消費を、組み込みランダムアクセスメモリシステムの必要量と適合するように制限する。一実施形態では、書き込み回路２６は、メモリ２４のピーク電力消費を、組み込みシステム電源と適合するように制限する。別の実施形態では、書き込み回路２６は、ピーク電力消費を、任意の適切な電子システムと適合するように制限する。
【００２１】
書き込み回路２６は、相変化メモリセルを特定の状態にプログラムするために、電流および／または電圧プログラミングパルスの振幅および幅を制限する。プログラミングパルスのレベルは、相変化メモリセルの相変化材料内において誘起される温度と対応している。書き込み回路２６は、標的相変化メモリセルの相変化材料を、その結晶化温度を超えて（しかし融点を超えないように）、結晶状態が得られるように十分な時間加熱する、１つまたは１つ以上のセットパルスを供給する。書き込み回路２６は、標的相変化メモリセルの相変化材料を、その融点を超えて加熱した後、急速に冷却し、これによってアモルファス状態を達成する、リセットパルスを供給する。マルチビット相変化メモリを用いた実施形態では、書き込み回路２６は、部分的セット動作または部分的リセット動作を適用することによって、アモルファス状態と結晶状態との中間の抵抗状態に相変化メモリセルをプログラムする。
【００２２】
メモリ２４は、書き込み回路２６が１つまたは１つ以上の相変化メモリセルをリセットしている間に、ピーク電流およびピーク電力を消費する。別の実施形態では、書き込み回路２６が任意の適切な（複数の）プログラミングパルスを供給している間に、ピーク電流およびピーク電力が消費される。
【００２３】
リセットパルスの振幅はセットパルスの振幅よりも高く、リセットパルスの幅はセットパルスの幅よりも短い。一実施形態では、リセットパルスの幅は１００ｎｓ未満である。一実施形態では、リセットパルスの幅は約２０ｎｓである。別の実施形態では、リセットパルスの幅は任意の適切な値であってよい。
【００２４】
動作中では、書き込み回路２６は、電源２２から電流を受け取る。メモリ２４は、書き込みコマンドを受け取り、そして書き込み回路２６は、１つまたは１つ以上の相変化メモリセルをプログラムするために制御される。書き込み回路２６は、電源２２から引き出される電流を、電子システム２０および電源２２の制限内に収まるように制御する。書き込み回路２６は、電源２２から引き出される電流を制限している間に、相変化メモリセルのプログラムを完了させる。一実施形態では、書き込み回路２６は、相変化メモリセルのプログラミングを完了した時に、電源２２から電流を受け取る。別の実施形態では、書き込み回路２６は、相変化メモリセルのプログラミングを完了した時に、電源２２から電流を受け取らない。
【００２５】
一実施形態では、書き込み回路２６は、キャパシタおよびパルス発生器に供給される電流を制限することによって、電源２２から引き出される電流の量を制限する。キャパシタは、電源２２からの電流によって充電される。電源２２から引き出される電流は、書き込み回路２６が１つまたは１つ以上の相変化メモリセルをプログラムしている間に制御される。書き込み回路２６が、１つまたは１つ以上の相変化メモリセルをプログラムし、電源２２から引き出される電流を制御している間に、キャパシタは、蓄積電荷をプログラミング電流としてパルス発生器に供給する。
【００２６】
一実施形態では、書き込み回路２６は、キャパシタの一端およびパルス発生器へ供給される電流を制限し、またパルス発生器からの帰還電流を制限することによって、電源２２から引き出される電流の量を制限する。キャパシタは、電源２２からの電流によって充電される。電源２２から引き出される電流、およびパルス発生器からの帰還電流は、書き込み回路２６が１つまたは１つ以上の相変化メモリセルをプログラムしている間に制御される。キャパシタは、書き込み回路２６が１つまたは１つ以上の相変化メモリセルをプログラムして、電源２２から引き出される電流およびパルス発生器からの帰還電流を制御している間に、蓄積電荷をプログラミング電流としてパルス発生器に供給する。
【００２７】
別の実施形態では、書き込み回路２６は、電源２２から引き出される電流をチャージポンプによって制御する。一実施形態では、書き込み回路２６は、キャパシタの一端を充電させてから他端を充電し、キャパシタの一端における電圧を引き上げることによって、電源２２から引き出される電流の量を制限する。キャパシタは、１つまたは１つ以上の相変化メモリセルをプログラムするために、蓄積電荷をプログラミング電流としてパルス発生器に供給する。
【００２８】
図２は、相変化メモリ２４と同様のメモリ１００の一実施形態を示すブロック図である。メモリ１００は、書き込み回路２６、分配回路１０４、メモリセル１０６ａ，１０６ｂ，１０６ｃ、制御装置１０８、およびセンス回路１１０を有している。一実施形態では、メモリセル１０６ａ〜１０６ｃは、メモリセル内の相変化材料がアモルファス状態にあるのか結晶状態にあるのかに基づいてデータを記憶する、相変化メモリセルである。別の実施形態では、メモリセル１０６ａ〜１０６ｃは、１データビット以上を記憶することのできる、マルチレベルメモリセルである。
【００２９】
各メモリセル１０６ａ〜１０６ｃは、相変化材料が中間的な抵抗値を持つようにプログラムすることによって、２つまたは２つ以上の状態のいずれか１つに書き込みまたはプログラムすることができる。メモリセル１０６ａ〜１０６ｃのいずれか１つを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、制御装置１０８および適切な書き込み方式によって制御される。一実施形態では、各メモリセル１０６ａ〜１０６ｃは、３つの状態のいずれか１つにプログラムすることができる。一実施形態では、各メモリセル１０６ａ〜１０６ｃは、４つの状態のいずれか１つにプログラムすることができる。別の実施形態では、各メモリセル１０６ａ〜１０６ｃは、任意の適切な数の状態のいずれか１つにプログラムすることができる。
【００３０】
書き込み回路２６は、信号経路１１２を介して分配回路１０４に電気的に結合されており、また信号経路１１４を介して制御装置１０８に電気的に結合されている。書き込み回路２６は、電源経路２８を介して電源２２に電気的に結合されている。電源２２は、電源経路２８を介して、メモリ１００および書き込み回路２６に電力を供給する。書き込み回路２６は、電源２２から電力を受け取り、そしてメモリセル１０６ａ〜１０６ｃをプログラムする。
【００３１】
制御装置１０８は、信号経路１１６を介して、分配回路１０４に電気的に結合されている。制御装置１０８は、信号経路１２２を介して、センス回路１１０に電気的に結合されている。センス回路１１０は、信号経路１２０を介して、分配回路１０４に電気的に結合されている。
【００３２】
分配回路１０４は、信号経路１１８ａ〜１１８ｃを介して、各メモリセル１０６ａ〜１０６ｃに電気的に結合されている。分配回路１０４は、信号経路１１８ａを介して、メモリセル１０６ａに電気的に結合されている。分配回路１０４は、信号経路１１８ｂを介して、メモリセル１０６ｂに電気的に結合されており、また信号経路１１８ｃを介して、メモリセル１０６ｃに電気的に結合されている。一実施形態では、メモリセル１０６ａ〜１０６ｃは、任意の適切な数のメモリセルを有するメモリセルアレイの一部である。
【００３３】
各メモリセル１０６ａ〜１０６ｃは、温度変化の影響下において、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化する、相変化材料を含んでいる。従って、一実施形態では、メモリセル１０６ａ〜１０６ｃのいずれか１つにおいて、アモルファス状態の相変化材料と共存している結晶状態の相変化材料の量によって、メモリセルおよびメモリ１００内にデータを記憶するための３つ以上の状態が規定される。
【００３４】
本発明によるメモリセル１０６ａ〜１０６ｃの相変化材料は、様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。一実施形態では、相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物材料から形成されている。別の実施形態では、相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。別の実施形態では、相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つまたは１つ以上含有した、任意の適切な材料から形成されている。
【００３５】
制御装置１０８は、書き込み回路２６、センス回路１１０、および分配回路１０４を制御する。制御装置１０８は、マイクロプロセッサ、マイクロコントローラ、あるいは、書き込み回路２６、センス回路１１０、および分配回路１０４を制御するためのその他の適切な回路を有している。制御装置１０８は、メモリセル１０６ａ〜１０６ｃの抵抗状態をプログラムするために、書き込み回路２６および分配回路１０４を制御する。制御装置１０８は、メモリセル１０６ａ〜１０６ｃの抵抗状態を読み出すために、センス回路１１０および分配回路１０４を制御する。
【００３６】
書き込み回路２６は、メモリセル１０６ａ〜１０６ｃにプログラミングパルスを供給し、そして各メモリセル１０６ａ〜１０６ｃの相変化材料に抵抗レベルまたは状態をプログラムする。一実施形態では、書き込み回路２６は、信号経路１１２を介して分配回路１０４に電圧パルスを供給し、分配回路１０４は、信号経路１１８ａ〜１１８ｃを介して、メモリセル１０６ａ〜１０６ｃに電圧パルスを与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｃに電圧パルスを制御しながら与える、複数のトランジスタを備えている。一実施形態では、書き込み回路２６は、信号経路１１２を介して分配回路１０４に電流パルスを供給し、分配回路１０４は、信号経路１１８ａ〜１１８ｃを介してメモリセル１０６ａ〜１０６に電流パルスを与える。一実施形態では、分配回路１０４は、各メモリセル１０６ａ〜１０６ｃに電流パルスを制御しながら与える、複数のトランジスタを備えている。
【００３７】
書き込み回路２６は、メモリセル１０６ａ〜１０６ｃをプログラムするために、電源２２から電力を受け取る。メモリ１００は、書き込み回路２６がメモリセル１０６ａ〜１０６ｃをプログラムしている間、例えば書き込み回路２６がメモリセル１０６ａ〜１０６ｃのいずれか１つにリセットパルスを供給している間に、ピーク電力を消費する。書き込み回路２６は、メモリ１００のピーク電力消費を、電子システム２０および電源２２の制限内に収まるように制限する。一実施形態では、書き込み回路２６は、メモリ１００のピーク電力消費を、組み込みランダムアクセスメモリシステムの必要量に適合するように制限する。一実施形態では、書き込み回路２６は、メモリ１００のピーク電力消費を、組み込みシステム電源と適合するように制限する。別の実施形態では、書き込み回路２６は、メモリ１００のピーク電力消費を、任意の適切な電子システムと適合するように制限する。
【００３８】
書き込み回路２６は、メモリセル１０６ａ〜１０６ｃを特定の状態にプログラムするために、プログラミングパルス（電流パルスおよび／または電圧パルス）の振幅および幅を制御する。プログラミングパルスのレベルは、相変化メモリセルの相変化材料内において誘起される温度と対応している。書き込み回路２６は、標的相変化メモリセルの相変化材料を、その結晶化温度を超えて（しかし融点は超えずに）、結晶状態が得られるように長時間加熱する、１つまたは１つ以上のセットパルスを供給する。書き込み回路２６は、標的相変化メモリセルの相変化材料を、その融点を超えて加熱した後、急速に冷却し、これによってアモルファス状態を達成する、リセットパルスを供給する。一実施形態では、書き込み回路２６は、相変化材料のアモルファス部分および結晶質部分を形成するために、相変化メモリセルに部分的セットパルスまたは部分的リセットパルスを与えることによって、アモルファス状態と結晶状態との中間の抵抗状態にプログラムする。
【００３９】
メモリ１００のピーク電流消費およびピーク電力消費は、書き込み回路２６が１つまたは１つ以上のメモリセル１０６ａ〜１０６ｃをリセットする際に生じる。別の実施形態では、ピーク電流およびピーク電力は、書き込み回路２６が任意の適切な（複数の）プログラミングパルスを供給するときに消費される。
【００４０】
リセットパルスの振幅はセットパルスの振幅よりも高く、リセットパルスの幅はセットパルスの幅よりも短い。一実施形態では、リセットパルスの幅は１００ｎｓ未満である。一実施形態では、リセットパルスの幅は約２０ｎｓである。別の実施形態では、リセットパルスの幅は、任意の適切な値であってよい。
【００４１】
センス回路１１０は、相変化材料の抵抗を検知し、メモリセル１０６ａ〜１０６ｃ内の相変化材料の抵抗状態を示す信号を供給する。センス回路１１０は、信号経路１２０を介して、メモリセル１０６ａ〜１０６ｃの状態を読み出す。分配回路１０４は、信号経路１１８ａ〜１１８ｃを介して、センス回路１１０とメモリセル１０６ａ〜１０６ｃとの間に読み出し信号を制御しながら与える。一実施形態では、分配回路１０４は、センス回路１１０とメモリセル１０６ａ〜１０６ｃとの間に読み出し信号を制御しながら与える、複数のトランジスタを備えている。
【００４２】
センス回路１１０は、各メモリセル１０６ａ〜１０６ｃ内の相変化材料２つまたは２つ以上の各状態を読み出すことができる。一実施形態では、相変化材料の抵抗を読み出すために、センス回路１１０は、選択されたセルの相変化材料に流れる電流を供給し、選択されたセルにおける電圧を読み出す。一実施形態では、センス回路１１０は、選択されたセルの相変化材料に電圧を供給し、選択されたセルに流れる電流を読み出す。一実施形態では、書き込み回路２６が、選択されたセルに電圧を供給し、センス回路１１０が、選択されたセルに流れる電流を読み出す。一実施形態では、書き込み回路２６が、選択されたセルに流れる電流を供給し、センス回路１１０が、選択されたセルにおける電圧を読み出す。
【００４３】
図３は、書き込み回路２６および電源２２の一実施形態を示す図である。書き込み回路２６は、電源経路２８ａおよび２８ｂを介して、電源２２に電気的に結合されている。電源２２は、電源経路２８ａおよび２８ｂを介して、電力（すなわち電圧および電流）を書き込み回路２６に供給する。書き込み回路２６は、相変化メモリセルをプログラムするために、電源２２から電力を受け取って、プログラミングパルスを供給する。書き込み回路２６は、ピーク電力消費を、電源２２の制限内に収まるように制限する。
【００４４】
書き込み回路２６は、キャパシタ３００、パルス発生器３０２、スイッチ３０４、および電流制限制御回路３０６を有している。スイッチ３０４は、電界効果トランジスタである。スイッチ３０４のドレイン−ソース間経路の一端は、電源経路２８ａを介して電源２２に電気的に結合されている。スイッチ３０４のドレイン−ソース間経路の他端は、電流経路３０８を介して、パルス発生器３０２およびキャパシタ３００の一端に電気的に結合されている。スイッチ３０４のゲートは、ゲート経路３１０を介して、電流制限制御回路３０６に電気的に結合されている。キャパシタ３００の他端は、電源経路２８ｂを介して、パルス発生器３０２および電源２２に電気的に結合されている。一実施形態では、上記電界効果トランジスタは、ｎチャネル金属酸化膜半導体（ＮＭＯＳ）トランジスタである。一実施形態では、上記電界効果トランジスタは、ｐチャネル金属酸化膜半導体（ＰＭＯＳ）トランジスタである。
【００４５】
パルス発生器３０２は、相変化メモリセルをプログラムするために、相変化メモリセル内の相変化材料にプログラミングパルスを供給する。パルス発生器３０２は、相変化メモリセルを特定の状態にプログラムするために、電流および／または電圧プログラミングパルスの振幅および幅を制御する。パルス発生器３０２は、相変化メモリセルをプログラミングしている間、例えば相変化メモリセルへリセットパルスを供給している間に、ピーク電力を消費する。
【００４６】
書き込み回路２６は、パルス発生器３０２のピーク電力消費を、電源２２の制限内に収まるように制限する。一実施形態では、パルス発生器３０２は、パルス発生器３０２が１つまたは１つ以上の相変化メモリセルをリセットしている間に、ピーク電流およびピーク電力を消費する。別の実施形態では、パルス発生器３０２が任意の適切な（複数の）プログラミングパルスを供給している間に、ピーク電流およびピーク電力が消費される。
【００４７】
キャパシタ３００は、電源２２およびスイッチ３０４を介して充電される。キャパシタ３００は、蓄積電荷をプログラミング電流として、電流経路３０８を介してパルス発生器３０２に供給する。スイッチ３０４は、電源２２から引き出された後にキャパシタ３００およびパルス発生器３０２によって受け取られる電流を制限するために、電流制限制御回路３０６によって動作される。
【００４８】
電流制限制御回路３０６は、電源２２から引き出された後にキャパシタ３００およびパルス発生器３０２に供給される電流を調整するために、スイッチ３０４を制御する。書き込み回路２６およびパルス発生器３０２が活性化されていない場合、電流制限制御回路３０６は、キャパシタ３００を充電させるためにスイッチ３０４を活性化させる。１つまたは１つ以上のメモリセルをプログラムするために書き込み回路２６およびパルス発生器３０２が活性化されている場合、電流制限制御回路３０６は、スイッチ３０４を動作させて、電源２２から引き出された後にキャパシタ３００およびパルス発生器３０２に供給される電流を制限する。キャパシタ３００は、蓄積電荷をプログラミング電流としてパルス発生器３０２に供給し、これによってメモリセルのプログラミングが完了する。
【００４９】
一実施形態において、リセットパルスを供給するためにパルス発生器３０２が活性化されている場合、電流制限制御回路３０６は、パルス発生器３０２を介してリセットパルスが供給されている間に、電源２２から引き出される電流を制御するためにスイッチ３０４をオフにする。一実施形態において、リセットパルスを供給するためにパルス発生器３０２が活性化されている場合、電流制限制御回路３０６は、パルス発生器３０２を介してリセットパルスが供給されている間に、伝導する電流を減少させて電源２２から引き出される電流を制御するために、スイッチ３０４にバイアスを印加する。一実施形態において、１つまたは１つ以上のセットパルスを供給するためにパルス発生器が活性化されている場合、電流制限制御回路３０６は、パルス発生器３０２を介して（複数の）セットパルスが供給されている間に、電源２２から引き出される電流を制限するためにスイッチ３０４をオフにする。一実施形態において、１つまたは１つ以上のセットパルスを供給するためにパルス発生器が活性化されている場合、電流制限制御回路３０６は、パルス発生器３０２を介して（複数の）セットパルスが供給されている間に、伝導する電流を減少させて電源２２から引き出される電流を制限するために、スイッチ３０４にバイアスを印加する。
【００５０】
動作中では、電流制限制御回路３０６は、キャパシタ３００を充電させるためにスイッチ３０４を活性化させる。書き込み回路２６は、電源２２から電流を受け取り、キャパシタ３００は、スイッチ３０４を介して充電される。次に、上記メモリは、書き込みコマンドを受け取り、書き込み回路２６は、１つまたは１つ以上の相変化メモリセルをプログラムするために制御される。電流制限制御回路３０６は、スイッチ３０４を動作させて、電源２２から引き出された後にキャパシタ３００およびパルス発生器３０２に供給される電流を制限する。電流制限制御回路３０６およびスイッチ３０４は、電源２２から引き出される電流を、電源２２の制限内に収まるように制限する。キャパシタ３００は、蓄積電荷をプログラミング電流としてパルス発生器３０２に供給する。書き込み回路２６は、電源２２から引き出される電流を制限している間に、相変化メモリセルのプログラミングを完了させる。一実施形態では、キャパシタ３００およびパルス発生器３０２は、書き込み回路２６が相変化メモリセルのプログラミングを完了させている間に、電源２２から電流を受け取る。別の実施形態では、キャパシタ３００およびパルス発生器３０２は、書き込み回路２６が相変化メモリセルのプログラミングを完了させている間に、電源２２から電流を受け取らない。プログラミングの完了後、電流制限制御回路３０６は、スイッチ３０４を活性化させてキャパシタ３００を充電させる。
【００５１】
図４は、電源２２、およびスイッチを２つ備えた書き込み回路２６の一実施形態を示す図である。書き込み回路２６は、電源経路２８ａおよび２８ｂを介して、電源２２に電気的に結合されている。電源２２は、電源経路２８ａおよび２８ｂを介して、電力（すなわち電圧および電流）を書き込み回路２６に供給する。書き込み回路２６は、電源２２から電力を受け取り、そして相変化メモリセルをプログラムするためにプログラミングパルスを供給する。書き込み回路２６は、ピーク電力消費を、電源２２の制限内に収まるように制限する。
【００５２】
書き込み回路２６は、キャパシタ４００、パルス発生器４０２、第１のスイッチ４０４、第２のスイッチ４０６、および電流制限制御回路４０８を有している。第１のスイッチ４０４および第２のスイッチ４０６は、電界効果トランジスタである。一実施形態では、各スイッチ４０４および４０６は、ＮＭＯＳトランジスタである。一実施形態では、各スイッチ４０４および４０６は、ＰＭＯＳトランジスタである。一実施形態では、スイッチ４０４および４０６の一方はＮＭＯＳトランジスタであり、他方はＰＭＯＳトランジスタである。
【００５３】
第１のスイッチ４０４のドレイン−ソース間経路の一端は、電源経路２８ａを介して、電源２２に電気的に結合されている。第１のスイッチ４０４のドレイン−ソース間経路の他端は、順方向電流経路４１０を介して、パルス発生器４０２およびキャパシタ４００の一端に電気的に結合されている。第２のスイッチ４０６のドレイン−ソース間経路の一端は、電源経路２８ｂを介して、電源２２に電気的に結合されている。第２のスイッチ４０６のドレイン−ソース間経路の他端は、帰還電流経路４１２を介して、パルス発生器４０２およびキャパシタ４００の他方に電気的に結合されている。第１のスイッチ４０４のゲートおよび第２のスイッチ４０６のゲートは、ゲート経路４１４を介して、電流制限制御回路４０８に電気的に結合されている。
【００５４】
パルス発生器４０２は、相変化メモリセルをプログラムするために、相変化メモリセル内の相変化材料にプログラミングパルスを供給する。パルス発生器４０２は、相変化メモリセルを特定の状態にプログラムするために、電流および／または電圧プログラミングパルスの振幅および幅を制御する。パルス発生器４０２は、相変化メモリセルをプログラムしている間、例えば相変化メモリセルにリセットパルスを供給している間に、ピーク電力を消費する。
【００５５】
書き込み回路２６は、パルス発生器４０２のピーク電力消費を、電源２２の制限内に収まるように制限する。一実施形態では、パルス発生器４０２は、１つまたは１つ以上の相変化メモリセルをリセットしている間に、ピーク電流およびピーク電力を消費する。別の実施形態では、パルス発生器４０２は、任意の適切な（複数の）プログラミングパルスを供給している間に、ピーク電流およびピーク電力を消費する。
【００５６】
キャパシタ４００は、電源２２、第１のスイッチ４０４、および第２のスイッチ４０６を介して充電される。キャパシタ４００は、蓄積電荷をプログラミング電流として、順方向電流経路４１０を介して、パルス発生器４０２に供給する。第１のスイッチ４０４は、電源２２から引き出された後にキャパシタ４００およびパルス発生器４０２によって受け取られる電流を制限するために、電流制限制御回路４０８によって動作される。第２のスイッチ４０６は、パルス発生器４０２から電源２２への帰還電流を制限するために、電流制限制御回路４０８によって動作される。
【００５７】
電流制限制御回路４０８は、電源２２から引き出された後にキャパシタ４００およびパルス発生器４０２に供給される電流を調整するために、第１のスイッチ４０４を制御する。電流制限制御回路４０８は、パルス発生器４０２から電源２２への帰還電流を調整するために、第２のスイッチ４０６を制御する。
【００５８】
書き込み回路２６およびパルス発生器４０２が活性化されている場合、電流制限制御回路４０８は、キャパシタ４００を充電させるために、第１のスイッチ４０４および第２のスイッチ４０６を活性化させる。書き込み回路２６およびパルス発生器４０２が、１つまたは１つ以上のメモリセルをプログラムするために活性化されている場合は、電流制限制御回路４０８は、電源２２から引き出された後にキャパシタ４００およびパルス発生器４０２に供給される電流を制限するために、第１のスイッチ４０４を動作させる。また、電流制限制御回路４０８は、パルス発生器４０２から電源２２への帰還電流を制限するために、第２のスイッチ４０６を動作させる。キャパシタ４００は、蓄積電荷をプログラミング電流としてパルス発生器４０２に供給し、これによってメモリセルのプログラミングが完了する。
【００５９】
一実施形態において、リセットパルスを供給するためにパルス発生器４０２が活性化されている場合は、電流制限制御回路４０８は、電源２２から引き出される電流を制限するために第１のスイッチ４０４をオフにし、また、電源２２への帰還電流を制限するために第２のスイッチ４０６をオフにする。一実施形態において、リセットパルスを供給するためにパルス発生器４０２が活性化されている場合は、電流制限制御回路４０８は、電源２２からの電流をより少なく伝導させるために第１のスイッチ４０４にバイアスを印加し、また、パルス発生器４０２から電源２２への帰還電流をより少なく伝導させるために第２のスイッチ４０６にバイアスを印加する。一実施形態において、１つまたは１つ以上のセットパルスを供給するためにパルス発生器４０２が活性化されている場合は、電流制限制御回路４０８は、電源２２から引き出される電流を制限するために第１のスイッチ４０４をオフにし、また、電源２２への帰還電流を制限するために第２のスイッチ４０６をオフにする。一実施形態において、１つまたは１つ以上のセットパルスを供給するためにパルス発生器４０２が活性化されている場合は、電流制限制御回路４０８は、電源２２からの電流をより少なく伝導させるために第１のスイッチ４０４にバイアスを印加し、また、パルス発生器４０２から電源２２への帰還電流をより少なく伝導させるために第２のスイッチ４０６にバイアスを印加する。別の実施形態では、電流制限制御回路４０８は、任意の適切な組み合わせの引き出される順方向電流および帰還電流を制限するために、第１のスイッチ４０４および第２のスイッチ４０６を制御する。
【００６０】
動作中では、電流制限制御回路４０８は、キャパシタ４００を充電させるために、第１のスイッチ４０４および第２のスイッチ４０６を活性化させる。書き込み回路２６は、電源２２から電流を受け取り、キャパシタ４００は、第１のスイッチ４０４を介して充電される。次に、上記メモリは、書き込みコマンドを受け取り、書き込み回路２６は、１つまたは１つ以上の相変化メモリセルをプログラムするために制御される。電流制限制御回路４０８は、電源２２から引き出された後にキャパシタ４００およびパルス発生器４０２へ供給される電流を制限するために、第１のスイッチ４０４を動作させる。電流制限制御回路４０８は、パルス発生器４０２から電源２２への帰還電流を制限するために、第２のスイッチ４０６を動作させる。電流制限制御回路４０８、第１のスイッチ４０４、および第２のスイッチ４０６は、電源２２から引き出されて電源２２に戻される電流を、電源２２の制限内に収まるように制限する。キャパシタ４００は、蓄積電荷をプログラミング電流としてパルス発生器４０２に供給する。書き込み回路２６は、電源２２から引き出される電流を制限している間に、相変化メモリセルのプログラミングを完了させる。一実施形態では、キャパシタ４００およびパルス発生器４０２は、書き込み回路２６が相変化メモリセルのプログラミングを完了させている間に、電源２２から電流を受け取る。別の実施形態では、キャパシタ４００およびパルス発生器４０２は、書き込み回路２６が相変化メモリセルのプログラミングを完了させている間に、電源２２から電流を受け取らない。プログラミングの完了後、電流制限制御回路４０８は、キャパシタ４００を充電させるために、第１のスイッチ４０４および第２のスイッチ４０６を活性化させる。
【００６１】
図５は、電源２２、およびチャージポンプ５００を備えた書き込み回路２６の一実施形態を示す図である。書き込み回路２６は、電源経路２８ａおよび２８ｂを介して、電源２２に電気的に結合されている。電源２２は、電源経路２８ａおよび２８ｂを介して、書き込み回路２６に電力（すなわち電圧および電流）を供給する。書き込み回路２６は、電源２２から電力を受け取り、そして相変化メモリセルをプログラムするためにプログラミングパルスを供給する。書き込み回路２６は、パルス発生器５０２によって電源２２から引き出されるピーク電流、および電源２２から引き出されるピーク電力消費を、電源２２の制限内に収まるように制限する。
【００６２】
書き込み回路２６は、チャージポンプ５００およびパルス発生器５０２を有している。チャージポンプ５００は、電源経路２８ａおよび２８ｂを介して、電源２２に電気的に結合されている。パルス発生器５０２は、電流経路５０４ａおよび５０４ｂを介して、チャージポンプ５００に電気的に結合されている。
【００６３】
パルス発生器５０２は、相変化メモリセルをプログラムするために、相変化メモリセル内の相変化材料にプログラミングパルスを供給する。パルス発生器５０２は、相変化メモリセルを特定の状態にプログラムするために、電流および／または電圧プログラミングパルスの振幅および幅を制御する。パルス発生器５０２は、相変化メモリセルをプログラムしている間、例えば相変化メモリセルにリセットパルスを供給している間に、ピーク電力を消費する。
【００６４】
書き込み回路２６は、パルス発生器５０２によって電源２２から引き出されるピーク電流、および電源２２から引き出されるピーク電力消費を、電源２２の制限内に収まるように制限する。一実施形態では、パルス発生器５０２は、１つまたは１つ以上の相変化メモリセルをリセットしている間に、ピーク電流およびピーク電力を消費する。別の実施形態では、パルス発生器５０２は、任意の適切な（複数の）プログラミングパルスを供給している間に、ピーク電流およびピーク電力を消費する。
【００６５】
チャージポンプ５００は、電源経路２８ａおよび２８ｂを介して、電源２２から電圧および電流を受け取る。チャージポンプ５００は、パルス発生器５０２に供給されるプログラミング電圧およびプログラミング電流を生成する。これらのプログラミング電圧およびプログラミング電流は、パルス発生器５０２のピーク電流消費およびピーク電力消費を供給できる十分な大きさを有している。チャージポンプ５００は、パルス発生器５０２にプログラミング電流を供給し、これによってメモリセルのプログラミングが完了する。チャージポンプ５００は、任意の適切な種類のチャージポンプであってよい。
【００６６】
一実施形態では、チャージポンプ５００は、キャパシタを充電電圧に接続し、キャパシタの一端を充電電圧値に充電させる。このキャパシタは充電電圧から遮断され、キャパシタの他端は充電電圧に接続され、そして充電電圧値に充電される。これによって、キャパシタの一端における電圧が倍加する。
【００６７】
図６は、電源２２、および３つのスイッチチャージポンプ６００を備えた書き込み回路２６の一実施形態を示す図である。書き込み回路２６は、電源経路２８を介して電源２２に電気的に結合されており、電源２２は、リファレンス２９（例えばグランド）に電気的に結合されている。電源２２は、電源経路２８を介して、書き込み回路２６に電力（すなわち電圧および電流）を供給する。書き込み回路２６は、電源２２から電力を受け取り、そして相変化メモリセルをプログラムするためにプログラミングパルスを供給する。書き込み回路２６は、パルス発生器６０２によって電源２２から引き出されるピーク電流を制限し、書き込み回路２６は、電源２２から引き出されるピーク電力消費を、電源２２の制限内に収まるように制限する。
【００６８】
書き込み回路２６は、チャージポンプ６００およびパルス発生器６０２を有している。チャージポンプ６００は、電源経路２８を介して、電源２２に電気的に結合されている。パルス発生器６０２は、プログラミング電流経路６０４を介して、チャージポンプ６００に電気的に結合されている。パルス発生器６０２は、リファレンス６０６（例えばグランド）に電気的に結合されている。
【００６９】
一実施形態では、チャージポンプ６００は、キャパシタ６０８、第１のスイッチ６１０、第２のスイッチ６１２、第３のスイッチ６１４、およびチャージポンプ制御回路６１６を有している。第１のスイッチ６１０、第２のスイッチ６１２、および第３のスイッチ６１４は、電界効果トランジスタである。一実施形態では、各スイッチ６１０，６１２，６１４は、ＮＭＯＳトランジスタである。一実施形態では、各スイッチ６１０，６１２，６１４は、ＰＭＯＳトランジスタである。一実施形態では、各スイッチ６１０，６１２，６１４は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを任意かつ適切に組み合わせたものであってよい。別の実施形態では、第１のスイッチ６１０、第２のスイッチ６１２、および第３のスイッチ６１４は、任意の適切な種類のスイッチであってよい。
【００７０】
第１のスイッチ６１０のドレイン−ソース間経路の一端は、第２のトランジスタ６１２のドレイン−ソース間経路の一端に電気的に結合されており、また、電源経路２８を介して電源２２に電気的に結合されている。第１のスイッチ６１０のドレイン−ソース間経路の他端は、プログラミング電流経路６０４を介して、パルス発生器６０２およびキャパシタ６０８の一端に電気的に結合されている。第２のスイッチ６１２のドレイン−ソース間経路の他端は、経路６１８を介して、キャパシタ６０８の他端および第３のトランジスタ６１４の一端に電気的に結合されている。第３のスイッチ６１４のドレイン−ソース間経路の他端は、リファレンス６２０（例えばグランド）に電気的に結合されている。
【００７１】
チャージポンプ制御回路６１６は、第１のスイッチ６１０のゲート、第２のスイッチ６１２のゲート、および第３のスイッチ６１４のゲートに電気的に結合されている。第１のスイッチ６１０のゲートは、第１のゲート経路６２２を介して、チャージポンプ制御回路６１６に電気的に結合されている。第２のスイッチ６１２のゲートは、第２のゲート経路６２４を介して、チャージポンプ制御回路６１６に電気的に結合されている。第３のスイッチ６１４のゲートは、第３のゲート経路６２６を介して、チャージポンプ制御回路６１６に電気的に結合されている。
【００７２】
パルス発生器６０２は、相変化メモリセルをプログラムするために、相変化メモリセル内の相変化材料にプログラミングパルスを供給する。パルス発生器６０２は、相変化メモリセルを特定の状態にプログラムするために、電流および／または電圧パルスの振幅および幅を制御する。パルス発生器６０２は、相変化メモリセルをプログラムしている間、例えば相変化メモリセルにリセットパルスを供給している間に、ピーク電力を消費する。
【００７３】
書き込み回路２６は、パルス発生器６０２のピーク電流およびピーク電力消費に対応するために、電源２２から引き出されるピーク電流および電力を制限する。書き込み回路２６は、電源２２から引き出されるピーク電流および電力を、電源２２の制限内に収まるように制限する。一実施形態では、パルス発生器６０２は、１つまたは１つ以上の相変化メモリセルをリセットしている間に、ピーク電流およびピーク電力を消費する。別の実施形態では、パルス発生器６０２は、任意の適切な（複数の）プログラミングパルスを供給している間に、ピーク電流およびピーク電力を消費する。
【００７４】
キャパシタ６０８は電源２２を介して充電され、また、蓄積電荷をプログラミング電流として、プログラミング電流経路６０４を介してパルス発生器６０２に供給する。チャージポンプ制御回路６１６は、電源２２から引き出される電流、およびキャパシタ６０８およびパルス発生器６０２が受け取る電流を制限するために、第１のスイッチ６１０および第２のスイッチ６１２を制御する。チャージポンプ制御回路６１６はまた、キャパシタ６０８の電圧値を制御するために、第３のスイッチを制御する。
【００７５】
例えば書き込み回路２６およびパルス発生器６０２が活性化されていないときに、キャパシタ６０８を充電させるために、充電パルス制御回路６１６は、第１のスイッチ６１０および第３のスイッチ６１４をオンにし、第２のスイッチ６１２をオフにする。電源２２は、キャパシタ６０８の一端を充電電圧値に充電させる。次に、充電パルス制御回路６１６は、第１のスイッチ６１０および第３のスイッチ６１４をオフにし、第２のスイッチ６１２をオンにする。電源２２は、キャパシタ６０８の他端を充電電圧値に充電させる。これによって、キャパシタ６０８の一端の参照番号６０４における電圧値が実質的に倍加する。
【００７６】
書き込み回路２６およびパルス発生器６０２が、１つまたは１つ以上のメモリセルをプログラムするために活性化されている場合、チャージポンプ制御回路６１６は、第２のスイッチ６１２をオフにし、キャパシタ６０８は、蓄積電荷をプログラミング電流としてパルス発生器６０２に供給する。これによって、メモリセルのプログラミングが完了する。別の実施形態では、チャージポンプ制御回路６１６は、第２のスイッチ６１２をオンのままにすることができ、キャパシタ６０８は、蓄積電荷をプログラミング電流としてパルス発生器６０２に供給する。これによって、メモリセルのプログラミングが完了する。
【００７７】
動作中では、充電パルス制御回路６１６は、第１のスイッチ６１０および第３のスイッチ６１４をオンにし、第２のスイッチ６１２をオフにする。電源２２は、キャパシタ６０８の一端を充電電圧値に充電させる。次に、充電パルス制御回路６１６は、第１のスイッチ６１０および第３のスイッチ６１４をオフにし、第２のスイッチ６１２をオンにする。電源２２は、キャパシタ６０８の他端を充電電圧値に充電させる。これによって、キャパシタ６０８の一端の参照番号６０４における電圧値が実質的に倍加する。
【００７８】
次に、上記メモリは書き込みコマンドを受け取り、書き込み回路２６は、１つまたは１つ以上の相変化メモリセルをプログラムするために制御される。チャージポンプ制御回路６１６は、第２のスイッチ６１２をオフにし、第１のスイッチ６１０および第３のスイッチ６１４はオフのまま維持する。キャパシタ６０８は、蓄積電荷をプログラミング電流としてパルス発生器６０２に供給し、これによってメモリセルのプログラミングが完了する。一実施形態では、プログラミング完了後に、チャージポンプ制御回路６１６は、キャパシタ６０８を再充電させるために、第１のスイッチ６１０、第２のスイッチ６１２、および第３のスイッチ６１４を制御する。
【００７９】
書き込み回路２６は、電源２２から引き出される電流を制御している間に、相変化メモリセルのプログラミングを完了する。チャージポンプ制御回路６１６は、電源２２から引き出される電流、およびキャパシタ６０８およびパルス発生器６０２が受け取る電流を、電源２２の制限内に収まるように制御するために、第１のスイッチ６１０、第２のスイッチ６１２、および第３のスイッチ６１４を制御する。
【００８０】
一実施形態では、メモリの書き込みスループットを上げるために、図６に示されているような並列回路が２つまたは２つ以上用いられる。各チャネルは、或るサイクルにおいてチャネル１が充電されて、その他全てが放電または不活性にされ、次のサイクルにおいてチャネル２が充電されて、その他全てが放電または不活性にされるようにキャパシタの充電および放電が制御されるメモリアレイの一部に、電力を供給する。このような構成によって、最大電力消費を単一チャネルの電力消費へ制限する一方で、スループットを上げることができる。
【００８１】
一実施形態では、上記構成は、ビット線バイアスを制御するために用いられる。別の実施形態では、上記構成は、ワード線バイアスを制御するために用いられる。別の実施形態では、上記構成は、ワード線およびビット線バイアスを制御するために用いられる。
【００８２】
本明細書において、具体的な実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な実施形態の任意の適応または改変を含んでいる。従って本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００８３】
【図１】本発明に係る電子システムの一実施形態を示す図である。
【図２】メモリの一実施形態を示すブロック図である。
【図３】書き込み回路および電源の一実施形態を示す図である。
【図４】電源および２つのスイッチを備えた書き込み回路の一実施形態を示す図である。
【図５】電源およびチャージポンプを備えた書き込み回路の一実施形態を示す図である。
【図６】電源および３つのスイッチチャージポンプを備えた書き込み回路の一実施形態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【外国語明細書】
2008165964000001.pdf