(57)【要約】【課題】高い精度でスプリットゲート型不揮発性半導体記憶装置の電気的特性を把握する。【解決手段】半導体基板（４）上に形成される第１の絶縁膜（１２）と、第１の絶縁膜（１２）上に形成される第１の導電体膜（９）と、第１の導電体膜（９）の両端に、それぞれ対向するように形成される第２及び第３の導電体膜（７）（８）と、第２及び第３の導電体膜（７）（８）の側面に対応する位置の半導体基板（４）内に形成される第１及び第２の拡散層（５）（６）とを備える不揮発性メモリセル用の評価素子（１）を構成する。そして、測定用電極コンタクト（１６）とを構成し、その測定用電極コンタクト（１６）を介して電圧を印加することができるパッドと第１の導電体膜（９）とを接続する。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成される第１の導電体膜と、
前記第１の導電体膜の両端に、それぞれ対向するように形成される第２及び第３の導電体膜と、
前記第２及び第３の導電体膜の側面に対応する位置の前記半導体基板内に形成される第１及び第２の拡散層と、
電圧を印加することができるパッドと前記第１の導電体膜とを接続する測定用電極コンタクトと
を備えることを特徴とする
不揮発性メモリセル用の評価素子。
【請求項２】
請求項１に記載の不揮発性メモリセル用の評価素子において、さらに、
前記第１の導電体膜の上に構成される第１のスペーサー絶縁膜と、
前記第１の導電体膜の上に構成される第２のスペーサー絶縁膜と
を具備し、
前記測定用電極コンタクトは、
前記第１のスペーサー絶縁膜と前記第２のスペーサー絶縁膜との間に構成される
不揮発性メモリセル用の評価素子。
【請求項３】
請求項２に記載の不揮発性メモリセル用の評価素子において、
前記第２の導電体膜は、
第１のトンネル絶縁膜を介して、前記第１の導電体膜及び前記第１のスペーサー絶縁膜の側面に形成され、
前記第３の導電体膜は、
第２のトンネル絶縁膜を介して、前記第１の導電体膜及び前記第２のスペーサー絶縁膜の側面に形成される
不揮発性メモリセル用の評価素子。
【請求項４】
請求項１から３の何れか１項に記載の不揮発性メモリセル用の評価素子において、
前記第１の導電体膜は、
測定用ゲート電極として作用し、
前記第１の導電体膜のゲート長は、
評価対象となる不揮発性メモリセルのフローティングゲートの有効ゲート長と同等である
不揮発性メモリセル用の評価素子。
【請求項５】
フローティングゲート用の導電体膜を分離し、該分離した領域に対応する位置の半導体基板内に形成される第１の拡散層を共通のソース又はドレインとする一対の不揮発性メモリセルと、該一対の不揮発性メモリセルに対応して形成される不揮発性メモリセル用の評価素子と、を備える半導体チップであって、
前記評価素子は、
前記フローティングゲート用の導電体膜を分離しないで形成される測定用ゲート電極を有し、
前記測定用ゲート電極は、
電圧を印加することができるパッドに接続される
ことを特徴とする
半導体チップ。
【請求項６】
請求項５に記載の半導体チップにおいて、
前記評価素子は、
前記測定用ゲート電極の両端に、それぞれ対向するように形成される第１及び第２の導電体膜と、
前記第１及び第２の導電体膜の側面に対応する位置の前記半導体基板内に形成される第１及び第２の拡散層と、
前記パッドと前記測定用ゲート電極とを接続する測定用電極コンタクトと
を備えることを特徴とする
半導体チップ。
【請求項７】
請求項５または６に記載の半導体チップにおいて、
前記測定用ゲート電極のゲート長は、
前記不揮発性メモリセルのフローティングゲートの有効ゲート長と同等である
半導体チップ。
【請求項８】
第１の拡散層を共通のソース又はドレインとする一対の不揮発性メモリセルと、該一対の不揮発性メモリセルに対応して形成される不揮発性メモリセル用の評価素子と、を備える半導体チップであって、
前記評価素子は、
半導体基板上に形成される第１の導電体膜と、
前記第１の導電体膜の両端に、それぞれ対抗するように形成される第２及び第３の導電体膜と、
前記第２及び第３の導電体膜の側面に対応する位置の前記半導体基板内に形成される第１及び第２の拡散層と、
電圧を印加することができるパッドと前記第１導電体膜とを接続する測定用電極コンタクトとを備えることを特徴とする
半導体チップ。
【請求項９】
請求項８に記載の半導体チップにおいて、
前記評価素子は、さらに、
前記第１の導電体膜の上に構成される第１のスペーサー絶縁膜と、
前記第１の導電体膜の上に構成される第２のスペーサー絶縁膜と
を具備し、
前記測定用電極コンタクトは、
前記第１のスペーサー絶縁膜と前記第２のスペーサー絶縁膜との間に構成される
半導体チップ。
【請求項１０】
請求項９に記載の半導体チップにおいて、
前記第２の導電体膜は、
第１のトンネル絶縁膜を介して、前記第１の導電体膜及び前記第１のスペーサー絶縁膜の側面に形成され、
前記第３の導電体膜は、
第２のトンネル絶縁膜を介して、前記第１の導電体膜及び前記第２のスペーサー絶縁膜の側面に形成される
半導体チップ。
【請求項１１】
請求項８から１０の何れか１項に記載の半導体チップにおいて、
前記第１の導電体膜は、
測定用ゲート電極として作用し、
前記第１の導電体膜のゲート長は、
前記不揮発性メモリセルのフローティングゲートの有効ゲート長と同等である
半導体チップ。
【請求項１２】
請求項１１に記載の半導体チップにおいて、
前記不揮発性メモリセルの前記フローティングゲートは、前記第１の導電体膜を分離することによって構成され、
前記不揮発性メモリセルは、
該分離した領域に対応する位置の半導体基板内に、共通のソース又はドレインとして作用する拡散層を具備する
半導体チップ。
【請求項１３】
スクライブラインで分断される複数の半導体チップを含むウェハであって、
前記ウェハは、
一対の不揮発性メモリセルと評価素子とを備え、
前記評価素子は、
半導体基板上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成される第１の導電体膜と、
前記第１の導電体膜の両端に、それぞれ対向するように形成される第２及び第３の導電体膜と、
前記第２及び第３の導電体膜の側面に対応する位置の前記半導体基板内に形成される第１及び第２の拡散層と、
電圧を印加することができるパッドと前記第１導電体膜とを接続する測定用電極コンタクトと
を備えることを特徴とする
ウェハ。
【請求項１４】
請求項１３に記載のウェハにおいて、
前記評価素子は、
スクライブ工程でスクライブラインが形成される領域に配置される
ウェハ。
【請求項１５】
半導体基板上に第１の絶縁膜を介して第１の導電体膜を形成する工程と、
前記第１の導電体膜上に形成される第２の絶縁膜をマスクにして前記第１の導電体膜を選択的に除去し測定用ゲート電極を形成する工程と、
前記測定用ゲート電極の両端に、それぞれ対向するように第２及び第３の導電体膜を形成する工程と、
前記測定用ゲート電極に対して、電圧を印加できるパッドに接続するためのコンタクトを形成する工程と
を含むことを特徴とする
不揮発性メモリ用の評価素子の製造方法。
【請求項１６】
請求項１５に記載の不揮発性メモリ用の評価素子の製造方法において、
前記第２の絶縁膜は、
開口部を有するスペーサー絶縁膜と、前記スペーサー絶縁膜と前記開口部の上に形成される酸化膜を含み、
前記測定用ゲート電極を形成する工程は、
前記酸化膜をマスクにして前記第１の導電体膜をエッチングする工程と、
前記第１の導電体膜をエッチングした後、前記酸化膜を除去する工程と
を含み、
前記第２及び第３の導電体膜を形成する工程は、
トンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜の上に形成されるポリシリコン膜をエッチバックする工程と
を含み、
前記コンタクトを形成する工程は、
前記開口部の上に形成される前記トンネル絶縁膜を除去して前記第１の導電体膜表面を露出する工程と、
前記第１の導電体膜表面に接続するコンタクトを形成する工程と
を含む
不揮発性メモリ用の評価素子の製造方法。
【請求項１７】
第１の領域内に形成される不揮発性メモリセルと第２の領域内に形成される評価素子とを有する半導体チップの製造方法であって、
（ａ）半導体基板上に、第１の絶縁膜を介してフローティングゲート用の第１の導電体膜を形成する工程と、
（ｂ）前記第１の領域内に形成される前記第１の導電体膜上に、開口を有する第２の絶縁膜を形成すると共に、前記第２の領域内に形成される前記第１の導電体膜上に、第３の絶縁膜を形成する工程と、
（ｃ）前記第２の領域内の前記第１の導電体膜の上に前記第３の絶縁膜が構成されているときに、前記第１の領域内の前記第２の絶縁膜をマスクにして前記第１の領域内に形成される前記第１の導電体膜を分離する工程と、
（ｄ）前記第１の領域内の前記分離した領域に対応する位置に、上部を第４の絶縁膜で覆われたプラグを形成する工程と、
（ｅ）前記第４の絶縁膜をマスクにして前記第１の領域の前記第１の導電体膜を選択的に除去してフローティングゲートを形成すると共に、前記第３の絶縁膜をマスクにして前記第２の領域の前記第１の導電体膜を選択的に除去して測定用ゲート電極を形成する工程と、
（ｆ）前記測定用ゲート電極に対して、電圧を印加できるパッドに接続するためのコンタクトを形成する工程と
を含むことを特徴とする
半導体チップの製造方法。
【請求項１８】
請求項１７の記載の半導体チップの製造方法において、
前記第３の絶縁膜は、
開口を有する第５の絶縁膜と、
前記第５の絶縁膜の前記開口に形成される第６の絶縁膜と
を含む
半導体チップの製造方法。
【請求項１９】
請求項１８に記載の半導体チップの製造方法において、
前記（ｂ）の工程は、
前記第２の絶縁膜と前記第５の絶縁膜との上の前記第６の絶縁膜を形成する工程と、
前記第２の領域の前記第６の絶縁膜の上にレジスト層を形成した後、前記第１の領域の前記第６の絶縁膜を除去する工程と、
前記レジスト層を剥離した後、前記第１の領域の前記第６の絶縁膜を全て取り除くと共に、前記第２の領域内の前記第５の絶縁膜の前記開口に前記第６の絶縁膜を残す工程と
を含み、
前記（ｃ）の工程は、
前記第２の領域内の前記第５の絶縁膜の前記開口に前記第６の絶縁膜が残されているときに、前記第１の領域内の前記第１の導電体膜を分離する工程と
を含む
半導体チップの製造方法。
【請求項２０】
請求項１９に記載の半導体チップの製造方法において、
前記（ｅ）の工程は、
前記第４の絶縁膜をマスクにして前記第１の領域の前記第１の導電体膜を露出すると共に、前記第３の絶縁膜をマスクにして前記第２の領域内の前記第１の導電体膜を露出する工程
を含む
半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセル用の評価素子及びこれを含む半導体チップ、及び、これらの製造方法、並びに、不揮発性メモリセル用の評価素子を含むウェハに関し、特に、スプリットゲート型不揮発性半導体記憶装置を構成する不揮発性メモリセルを評価する評価素子及びこれを含む半導体チップ、及び、これらの製造方法、並びに、不揮発性メモリセル用の評価素子を含むウェハに関する。
【背景技術】
【０００２】
電源を切った場合においても記憶内容が消えないという特性を有する不揮発性半導体記憶装置として、スプリットゲート型不揮発性半導体記憶装置が知られている（例えば、特許文献１参照）。図１は、上記特許文献１（米国特許第６５２５３７１Ｂ２号明細書）に記載のスプリットゲート型不揮発性半導体記憶装置（以下、スプリットゲート型不揮発性メモリと呼ぶ。）の構成を示す断面図である。特許文献１に記載のスプリットゲート型不揮発性メモリには、複数の記憶素子（以下、スプリットゲート型不揮発性メモリセル１０１と呼ぶ。）が構成されている。
【０００３】
図１に示されているように、スプリットゲート型不揮発性メモリセル１０１は、第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とを備えている。第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４は、基板１０２に形成されている。また、スプリットゲート型不揮発性メモリセル１０１は、フローティングゲート１０５とコントロールゲート１０６とを備えている。フローティングゲート１０５は、ゲート酸化膜１０７を介して基板１０２の上層に構成されている。また、コントロールゲート１０６は、トンネル酸化膜１０８を介して基板１０２の上層に構成されている。さらに、フローティングゲート１０５とコントロールゲート１０６との間にはトンネル酸化膜１０８が構成されている。第１ソース／ドレイン拡散層１０３の上には、ソースプラグ１０９が構成されている。フローティングゲート１０５には、鋭角部が構成されている。また、フローティングゲート１０５の上には、スペーサー１１１が構成されている
【０００４】
特許文献１に記載のスプリットゲート型不揮発性メモリセル１０１の動作を、図面を参照して説明を行う。図２は、従来のスプリットゲート型不揮発性メモリセル１０１の動作を示す図である。図２の（ａ）は、スプリットゲート型不揮発性メモリセル１０１の書き込み動作を示している。図２の（ｂ）は、スプリットゲート型不揮発性メモリセル１０１の消去動作を示している。図２の（ｃ）は、スプリットゲート型不揮発性メモリセル１０１の読み出し動作を示している。図２の（ａ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの書き込みを行う場合、第１ソース／ドレイン拡散層１０３をドレインとして作用させ、第２ソース／ドレイン拡散層１０４をソースとして作用させている。スプリットゲート型不揮発性メモリセル１０１は、データ書き込み時に、第２ソース／ドレイン拡散層１０４に比較して、第１ソース／ドレイン拡散層１０３を高電位にする。これにより、チャネルのソース側でホットエレクトロン（高エネルギー状態の電子）を得る。このホットエレクトロンがゲート酸化膜１０７を介してフローティングゲート１０５に注入されることによって、データの書き込みが行われる。書き込みされた後、フローティングゲートは負に帯電した状態になる。
【０００５】
図２の（ｂ）を参照すると、スプリットゲート型不揮発性メモリセル１０１のデータの消去を行う場合、フローティングゲート１０５からトンネル電流により、トンネル酸化膜１０８を介してコントロールゲート１０６に電子を引き抜くことで、データの消去を行っている。つまり、消去のときはコントロールゲート１０６に電圧を印加してフローティングゲート１０５の先端の尖った部分（鋭角部）に電界を集中させ、フローティングゲート１０５から電子を抜き取る仕組みとなっている。消去された後、フローティングゲートは正に帯電した状態になる。
【０００６】
図２の（ｃ）を参照すると、スプリットゲート型不揮発性メモリセル１０１でデータの読み出しを行なう場合、コントロールゲート１０６に所定の電圧を印加し、コントロールゲート１０６と第１ソース／ドレイン拡散層１０３と第２ソース／ドレイン拡散層１０４とで構成されるトランジスタを活性化させる。このとき、フローティングゲート１０５に注入されている電荷に応答して、ソース、ドレイン間に流れる電流値が変化する。これによってデータの読み出しが行われる。
【０００７】
不揮発性半導体記憶装置に対しては、大容量化の要求が強く、そのためスプリットゲート型不揮発性メモリセル１０１の微細化を行うことが必須となっている。また、不揮発性半導体記憶装置に対する低消費電力化の要求も強く、低電圧での書き込み、低電圧での消去、および、低電流での読み出しが求められてきている。これらの要求を満足するためには、電気的特性が多種多様のスペックを満たしていることが求められる。
【０００８】
不揮発性半導体記憶装置を構成する複数の記憶素子の各々が、これらのスペックを満たしているか否かを判断するために、ＴＥＧ（Ｔｅｓｔ  Ｅｌｅｍｅｎｔ  Ｇｒｏｕｐ：テスト用トランジスタ）を構成し、そのＴＥＧの電気的特性を測定している。例えば、ＴＥＧを用いて一般的なＭＯＳトランジスタの電気的特性を測定する場合、要求するドレイン電流を特定してゲートに印加する電圧を変化させる。そして、所望の電流が流れたときのゲート電圧を測定する。これによって、特定したドレイン電流を流すために必要なゲート電圧を得ていた。
【０００９】
スプリットゲート型不揮発性メモリセル１０１の電気的特性を求める場合も、ＴＥＧ（以下、不揮発性メモリセル用ＴＥＧと呼ぶ）を構成し、同様の工程を実行することが好ましい。しかしながら、不揮発性メモリセル用ＴＥＧにおいては、フローティングゲート１０５が、他の電極から電気的に絶縁されている。そのため、不揮発性メモリセル用ＴＥＧを用いてスプリットゲート型不揮発性メモリセル１０１の電気的特性を得るときには、フローティングゲート１０５の電圧を計算によって求める必要があった。従来の不揮発性メモリセル用ＴＥＧでは、コントロールゲート１０６、フローティングゲート１０５およびトンネル酸化膜１０８とで構成される容量と、コントロールゲート１０６に印加される電圧とに基づいて、フローティングゲート１０５の電圧（以下、擬似フローティングゲート電圧と呼ぶ。）を計算していた。
【００１０】
図３は、不揮発性メモリセル用ＴＥＧによって求められた記憶素子の電気的特性を例示するグラフである。例えば、１０−６アンペアのドレイン電流が流れるとき、擬似フローティングゲート電圧が４ボルトであった場合、第１プロット点Ｐ１をプロットする。特定するドレイン電流の値を変え、同様の作業を複数回実行することで、スプリットゲート型不揮発性メモリセル１０１の電気的特性を示す電流‐電圧特性グラフＧ１を得ることができる。従来の不揮発性半導体記憶装置では、不揮発性メモリセル用ＴＥＧによって測定された電気的特性に基づいて、スプリットゲート型不揮発性メモリセル１０１の不純物濃度、ゲート長、ゲート幅、酸化膜厚などを変更することで、設計に即した不揮発性半導体記憶装置を構成していた。
【００１１】
【特許文献１】米国特許第６５２５３７１Ｂ２号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来のスプリットゲート型不揮発性メモリセル１０１を適用して不揮発性メモリセル用ＴＥＧを構成する場合、コントロールゲート１０６やソースプラグ１０９から測定用端子を引き出すことが可能である。しかしながら、不揮発性メモリセル用ＴＥＧでは、フローティングゲート１０５に接続する測定用端子を構成することは非常に困難であった。
【００１３】
上述の図１に示されているように、フローティングゲート１０５に直接に接続するテスト用端子を形成するためには、スペーサー露出幅Ｗ１未満の径で、かつ、深さがスペーサー膜厚Ｈ１の接続コンタクトを形成することが求められる。しかしながら、スプリットゲート型不揮発性メモリセル１０１におけるスペーサー露出幅Ｗ１は、非常に狭い幅である。したがって、コントロールゲート１０６やソースプラグ１０９に接触することなくフローティングゲート１０５まで届く接続コンタクトを形成するためには、非常に小径のコンタクトホールを高いアライメント精度で形成しなければならず、歩留まりの低下や製造コストの増大を引き起こす場合があった。そのため、不揮発性メモリセル用ＴＥＧを用いてスプリットゲート型不揮発性メモリセル１０１の電気的特性を得るときには、上述したような計算によって求めた擬似フローティングゲート電圧を用いていた。
【００１４】
不揮発性半導体記憶装置に対する微細化の要求にともなって、非常に精密なデバイス設計が必要となってきている。そのため、擬似フローティングゲート電圧を用いた測定よりも、さらに高い精度でスプリットゲート型不揮発性メモリセル１０１の電気的特性を測定する技術が求められてきている。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
上記の課題を解決するために、半導体基板（４）上に形成される第１の絶縁膜（１２）と、前記第１の絶縁膜（１２）上に形成される第１の導電体膜（９）と、前記第１の導電体膜（９）の両端に、それぞれ対向するように形成される第２及び第３の導電体膜（７）（８）と、前記第２及び第３の導電体膜（７）（８）の側面に対応する位置の前記半導体基板（４）内に形成される第１及び第２の拡散層（５）（６）と、電圧を印加することができるパッドと前記第１の導電体膜（９）とを接続する測定用電極コンタクト（１６）とを備えることを特徴とする不揮発性メモリセル用の評価素子（１）を構成する。
【発明の効果】
【００１７】
本発明によると、フローティングゲート電圧を実際の測定によって得ることができる。そのため、擬似フローティングゲート電圧を用いた測定よりも、さらに高い精度でスプリットゲート型不揮発性半導体記憶装置の電気的特性を把握することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、図面を参照して本発明を実施するための形態について説明を行う。
【００１９】
［第１実施形態］
図４は、本実施形態のテスト素子（ＴＥＧ）１の構成を例示する断面図である。本実施形態におけるテスト素子１は、半導体チップのテストに使用される素子である。その半導体チップには、複数の不揮発性メモリセルを備えるメモリ領域を備えているものとする。本実施形態のテスト素子１は、その情報記憶領域の不揮発性メモリセルの電気的特性を測定する場合に有効である。
【００２０】
図４を参照すると、テスト素子１は、第１メモリセル領域２と第２メモリセル領域３とに渡って構成されている。通常の不揮発性メモリセルが形成される場合には、第１メモリセル領域２と第２メモリセル領域３とのそれぞれに、一つずつの不揮発性メモリセルが形成される。テスト素子１は、第１メモリセル領域２に配置される不揮発性メモリセルパターンと、第２メモリセル領域３に配置される不揮発性メモリセルパターンとを一体化した単一の素子として構成されている。テスト素子１は、半導体基板４に形成された第１拡散層５と、半導体基板４の形成された第２拡散層６とを含んで構成されている。第１拡散層５は、第１拡散層用コンタクト１５に接続され、上述の第２拡散層６は、第２拡散装用コンタクト１７に接続されている。また、テスト素子１は、第１領域コントロールゲート７と、第２領域コントロールゲート８と、測定用ゲート電極９とを含んで構成されている。
【００２１】
第１領域コントロールゲート７と半導体基板４との間には、第１領域トンネル絶縁膜１０が構成されている。第１領域コントロールゲート７の上面には第１領域コントロールゲート側シリサイド１８が構成され、第１領域コントロールゲート７の側面と測定用ゲート電極９の側面との間には、上述の第１領域トンネル絶縁膜１０が構成されている。第２領域コントロールゲート８と半導体基板４との間には、第２領域トンネル絶縁膜１１が構成されている。第２領域コントロールゲート８の上面には第２領域コントロールゲート側シリサイド１９が構成され、第２領域コントロールゲート８の側面と測定用ゲート電極９の他の側面との間には、上述の第２領域トンネル絶縁膜１１が構成されている。
【００２２】
測定用ゲート電極９と半導体基板４との間には、ゲート絶縁膜１２が構成されている。測定用ゲート電極９の上には、第１領域スペーサー１３と第２領域スペーサー１４が形成されている。第１領域スペーサー１３と第２領域スペーサー１４とは、間隙を有するように構成されている。第１領域スペーサー１３と第２領域スペーサー１４との間隙で、測定用ゲート電極９の表面に対応する部分には、測定用電極シリサイド２０が構成されている。測定用ゲート電極９は、その測定用電極シリサイド２０を介して測定用電極コンタクト１６に接続されている。また、図４に示されているように、測定用ゲート電極９は、その側面から他の側面までの距離が第１長さＬ１であるように構成されている。この第１長さＬ１は、本実施形態の半導体チップに構成される不揮発性メモリセルのフローティングゲートの下のゲート長（後述する第２長さＬ２）と同等であることが好ましい。
【００２３】
図５は、テスト素子１のレイアウトパターンを示す平面図である。テスト素子１は、第１素子分離２１と第２素子分離２２とによって、他の素子が構成されている領域から分離されている。第１素子分離２１と第２素子分離２２は、第１方向に沿って構成されている。本実施形態のテスト素子１において、測定用ゲート電極９は半導体基板４の上に構成されている。また第１領域コントロールゲート７と第２領域コントロールゲート８は、半導体基板４の上に第２方向に沿って構成されている。第１領域コントロールゲート７および第２領域コントロールゲート８は、図示されていない測定用端子に接続されている。また、第１拡散層用コンタクト１５と、測定用電極コンタクト１６と、第２拡散装用コンタクト１７とは、第１方向に平行な線分Ａ−Ａ’に沿って配置されている。第１拡散層用コンタクト１５、測定用電極コンタクト１６および第２拡散装用コンタクト１７は、測定用端子として作用する。なお、上述の図４に例示されている断面図は、線分Ａ−Ａ’の断面を表している。
【００２４】
図６は、上述の平面図における線分Ｂ−Ｂ’の断面を例示する断面図である。第１素子分離２１と第２素子分離２２は、半導体基板４の表面から所定の深さで構成されている。また、第１素子分離２１と第２素子分離２２の上には、絶縁膜が形成されている。この第１素子分離２１と第２素子分離２２とによって、テスト素子１は、他の素子が構成されている領域から分離されることとなる。
【００２５】
図７は、本実施形態の半導体チップのメモリ領域に構成されるスプリットゲート型不揮発性メモリセルの構成を例示する断面図である。図７は、スプリットゲート型不揮発性メモリセルの構成を簡略化した断面を例示している。本実施形態のスプリットゲート型不揮発性メモリセルは、基板に発生したチャネルホットエレクトロンが、フローティングゲート注入されることで、書き込みが行われる。また、フローティングゲートからコントロールゲートに電子を引き抜くことでデータの消去を行っている。さらに、コントロールゲートに読み出し用の電圧を印加することで、メモリセルの状態（ＯＮ、ＯＦＦ）を検出している。なお、本願発明におけるデータの消去動作は、上述の消去方法に限定されるものではない。本実施形態では、上述のテスト素子１の電気的特性（例えば測定用ゲート電極９の下の領域の電流‐電圧特性など）を測定することによって得られた測定結果に基づいて、図７のスプリットゲート型不揮発性メモリセルの電気的特性を確認している。また、その測定結果が設計仕様に対応していないような場合には、設計変更などをおこなうことで適切な半導体チップを構成することが可能となる。
【００２６】
図７を参照すると、本実施形態の半導体チップには、二つのトランジスタ（第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２）が面対称に構成されている。本実施形態の第１スプリットゲート型不揮発性メモリセル３１および第２スプリットゲート型不揮発性メモリセル３２は、セルフアライン技術（マスクの位置あわせなしで加工できる技術。すでに基板上に形成されているパターンを用いて、そのパターンをマスクがわりにしてエッチングや不純物拡散等を行う技術。）を用いて製造されている。例えば、第１不揮発性メモリフローティングゲート３６を形成する場合、第１不揮発性メモリ側スペーサー３９をマスクとして作用させて、その第１不揮発性メモリフローティングゲート３６を形成している。
【００２７】
第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２は、それぞれが互いに独立して動作する。第１スプリットゲート型不揮発性メモリセル３１は、ソース拡散層３３と、第１不揮発性メモリ側ドレイン拡散層３４と、第１不揮発性メモリ側コントロールゲート３５と、第１不揮発性メモリフローティングゲート３６とを含んで構成されている。ソース拡散層３３と、第１不揮発性メモリ側ドレイン拡散層３４とは、半導体基板４に形成されている。半導体基板４は、そのソース拡散層３３と第１不揮発性メモリ側ドレイン拡散層３４との間にチャネル領域を含んで構成されている。なお、以下に述べる実施形態では、半導体基板４がＰ型半導体基板であることを前提に説明を行う。これは、本発明における半導体基板４が、Ｐ型半導体基板に限定されることを意味するものではない。
【００２８】
ソース拡散層３３は、不純物を拡散させた拡散領域で構成されている。ソース拡散層３３は、第１スプリットゲート型不揮発性メモリセル３１に記憶内容の書き込みする時にはドレインとして作用する。また、ソース拡散層３３は、第１スプリットゲート型不揮発性メモリセル３１から記憶内容を読み出す時にはソースとして作用する。第１不揮発性メモリ側ドレイン拡散層３４も、ソース拡散層３３と同様に、不純物を拡散させた拡散領域で構成されている。第１不揮発性メモリ側ドレイン拡散層３４は、第１スプリットゲート型不揮発性メモリセル３１に記憶内容を書き込む時にはソースとして作用する。また、第１不揮発性メモリ側ドレイン拡散層３４は、第１スプリットゲート型不揮発性メモリセル３１から記憶内容を読み出す時にはドレインとして作用する。
【００２９】
第１不揮発性メモリフローティングゲート３６は、第１不揮発性メモリ側ゲート絶縁膜３７を介して半導体基板４の上層に構成されている。また、第１不揮発性メモリ側コントロールゲート３５は、ゲート絶縁膜として作用する第１不揮発性メモリ側トンネル絶縁膜３８を介して半導体基板４の上層に構成されている。そして、第１不揮発性メモリフローティングゲート３６と第１不揮発性メモリ側コントロールゲート３５とは、第１不揮発性メモリ側トンネル絶縁膜３８を介して隣り合うように構成されている。第１不揮発性メモリフローティングゲート３６の上層には、第１不揮発性メモリ側スペーサー３９が形成されている。また、ソース拡散層３３の上層にはソースプラグ４１が形成されている。ソースプラグ４１と第１不揮発性メモリフローティングゲート３６とは、第２サイドウォール５７の作用により電気的に絶縁されている。したがって、第１不揮発性メモリフローティングゲート３６は、第１不揮発性メモリ側ゲート絶縁膜３７、第１不揮発性メモリ側トンネル絶縁膜３８、第１不揮発性メモリ側スペーサー３９および第２サイドウォール５７の作用により、他の導体部分から電気的に絶縁されている。第１不揮発性メモリフローティングゲート３６は、第１不揮発性メモリ側コントロールゲート３５側に鋭角部を含んで構成されている。第１不揮発性メモリフローティングゲート３６の鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。
【００３０】
第１不揮発性メモリ側ドレイン拡散層３４は、その第１不揮発性メモリ側ドレイン拡散層３４に形成された第１不揮発性メモリ側ドレイン拡散層シリサイド４５を介して第１不揮発性メモリ側コンタクト４２に接続されている。第１不揮発性メモリ側コンタクト４２は、上層の配線（図示されず）に接続されている。第１不揮発性メモリ側コンタクト４２は、第１不揮発性メモリ側ドレイン拡散層シリサイド４５を介して第１不揮発性メモリ側ドレイン拡散層３４に所定の電圧を供給している。また、第１不揮発性メモリ側コントロールゲート３５の上面には第１不揮発性メモリ側コントロールゲートシリサイド４４が形成され、側面には、第１サイドウォール５６が形成されている。また、ソースプラグ４１の上面にはソースプラグシリサイド４３が形成されている。
【００３１】
第２スプリットゲート型不揮発性メモリセル３２は、第１スプリットゲート型不揮発性メモリセル３１と同様に構成されている。第２スプリットゲート型不揮発性メモリセル３２は、ソース拡散層３３と、第２不揮発性メモリ側ドレイン拡散層４６と、第２不揮発性メモリ側コントロールゲート４７と、第２不揮発性メモリフローティングゲート４８とを含んで構成されている。ソース拡散層３３と、第２不揮発性メモリ側ドレイン拡散層４６とは、半導体基板４に形成されている。半導体基板４は、そのソース拡散層３３と第２不揮発性メモリ側ドレイン拡散層４６との間にチャネル領域を含んで構成されている。ソース拡散層３３は、第２スプリットゲート型不揮発性メモリセル３２に記憶内容の書き込みする時にはドレインとして作用する。また、ソース拡散層３３は、第２スプリットゲート型不揮発性メモリセル３２から記憶内容を読み出す時にはソースとして作用する。第２不揮発性メモリ側ドレイン拡散層４６も、第１不揮発性メモリ側ドレイン拡散層３４と同様に、不純物を拡散させた拡散領域で構成されている。第２不揮発性メモリ側ドレイン拡散層４６は、第２スプリットゲート型不揮発性メモリセル３２に記憶内容を書き込む時にはソースとして作用する。また、第２不揮発性メモリ側ドレイン拡散層４６は、第２スプリットゲート型不揮発性メモリセル３２から記憶内容を読み出す時にはドレインとして作用する。
【００３２】
第２不揮発性メモリフローティングゲート４８は、第２不揮発性メモリ側ゲート絶縁膜４９を介して半導体基板４の上層に構成されている。また、第２不揮発性メモリ側コントロールゲート４７は、ゲート絶縁膜として作用する第２不揮発性メモリ側トンネル絶縁膜５１を介して半導体基板４の上層に構成されている。そして、第２不揮発性メモリフローティングゲート４８と第２不揮発性メモリ側コントロールゲート４７とは、第２不揮発性メモリ側トンネル絶縁膜５１を介して隣り合うように構成されている。第２不揮発性メモリフローティングゲート４８の上層には、第２不揮発性メモリ側スペーサー５２が形成されている。ソースプラグ４１と第２不揮発性メモリフローティングゲート４８とは、第３サイドウォール５８の作用により電気的に絶縁されている。したがって、第２不揮発性メモリフローティングゲート４８は、第２不揮発性メモリ側ゲート絶縁膜４９、第２不揮発性メモリ側トンネル絶縁膜５１、第２不揮発性メモリ側スペーサー５２および第３サイドウォール５８の作用により、他の導体部分から電気的に絶縁されている。第２不揮発性メモリフローティングゲート４８は、第２不揮発性メモリ側コントロールゲート４７側に鋭角部を含んで構成されている。第２不揮発性メモリフローティングゲート４８の鋭角部は、データ消去動作を精度よく、かつ安定的に行える角度で構成されている。
【００３３】
第２不揮発性メモリ側ドレイン拡散層４６は、その第２不揮発性メモリ側ドレイン拡散層４６に形成された第２不揮発性メモリ側ドレイン拡散層シリサイド５５を介して第２不揮発性メモリ側コンタクト５３に接続されている。第２不揮発性メモリ側コンタクト５３は、上層の配線（図示されず）に接続され、第２不揮発性メモリ側ドレイン拡散層４６に所定の電圧を供給している。また、第２不揮発性メモリ側コントロールゲート４７の上面には第２不揮発性メモリ側コントロールゲートシリサイド５４が形成され、側面には、第４サイドウォール５９が形成されている。
【００３４】
図７に示されているように、第１不揮発性メモリフローティングゲート３６は、ソース拡散層３３と第１不揮発性メモリ側ドレイン拡散層３４との間のチャネル領域において、有効ゲート長の長さ（ソース拡散層３３の端部から第１不揮発性メモリフローティングゲート３６の端部までの長さ）が第２長さＬ２になるように構成されている。同様に、第２不揮発性メモリフローティングゲート４８は、ソース拡散層３３と第２不揮発性メモリ側ドレイン拡散層４６との間のチャネル領域において、有効ゲート長が第２長さＬ２になるように構成されている。本実施形態において、上述のテスト素子１における第１長さＬ１を、
第１長さＬ１＝第２長さＬ２
の関係を満たすように構成することが好ましい。テスト素子１の第１長さＬ１を、第２長さＬ２と同じ長さにすることで、第１スプリットゲート型不揮発性メモリセル３１（または、第２スプリットゲート型不揮発性メモリセル３２）の電気的特性をより精密に測定することが可能となる。
【００３５】
図８は、第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２のレイアウトパターンを示す平面図である。第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２は、第１素子分離２１と第２素子分離２２とによって、他の素子が構成されている領域から分離されている。第１素子分離２１と第２素子分離２２は、第１方向に沿って構成されている。第１スプリットゲート型不揮発性メモリセル３１の第１不揮発性メモリフローティングゲート３６は、絶縁膜（図示されず）を介して半導体基板４の上に構成されている。同様に、第２スプリットゲート型不揮発性メモリセル３２の第２不揮発性メモリフローティングゲート４８も絶縁膜（図示されず）を介して半導体基板４の上に構成されている。
【００３６】
第１不揮発性メモリ側コントロールゲート３５、ソースプラグ４１および第２不揮発性メモリ側コントロールゲート４７は、第１方向に直角である第２方向に沿って構成されている。第１不揮発性メモリ側コントロールゲート３５と第２不揮発性メモリ側コントロールゲート４７は、図示されていない測定用端子に接続されている。また、第１不揮発性メモリ側コンタクト４２と、第２不揮発性メモリ側コンタクト５３は、第１方向に平行な線分Ｃ−Ｃ’に沿って配置されている。なお、上述の図７に例示されている断面図は、線分Ｃ−Ｃ’の断面を表している。
【００３７】
図９は、図８の平面図における線分Ｄ−Ｄ’の断面を例示する断面図である。第１素子分離２１と第２素子分離２２は、半導体基板４の表面から所定の深さで構成されている。第１素子分離２１と第２素子分離２２の上には、ソースプラグ４１が形成されている。ソースプラグ４１に接続するソース拡散層３３は、この第１素子分離２１と第２素子分離２２とによって、他の素子が構成されている領域から分離されている。
【００３８】
図１０は、本実施形態のテスト素子１を備えるウェハ基板２３の構成を例示する平面図である。ウェハ基板２３は、複数の半導体チップに切り分けられる複数の回路パターンを備えている。領域２４は、その複数の回路パターンのうちの一つを含む領域である。領域２４の回路パターン（半導体チップ）２５は、スクライブライン２６に沿ってウェハ基板２３をダイシングすることによって半導体チップとなる回路パターンである。回路パターン（半導体チップ）２５は、不揮発性メモリ領域２７を含んで構成されている。不揮発性メモリ領域２７は、複数の第１スプリットゲート型不揮発性メモリセル３１（または第２スプリットゲート型不揮発性メモリセル３２）を備えている。
【００３９】
ウェハ基板２３には、テスト素子１が構成されている。図１０に示されているように、本実施形態において、テスト素子１が配置される位置に制限はない。テスト素子１が、ウェハ基板２３をダイシングする前に実行されるテストに用いられ、ダイシング後のテストに使用されることがない場合には、スクライブライン２６にテスト素子１を構成することが好ましい。また、ダイシング後の半導体チップの検査にテスト素子１を用いる場合には、テスト素子１を含む回路パターン（半導体チップ）２５を構成することが好ましい。また、不揮発性メモリ領域２７の近傍にテスト素子１を構成することで、テスト素子１と第１スプリットゲート型不揮発性メモリセル３１（または第２スプリットゲート型不揮発性メモリセル３２）との製造ばらつきを抑制することが可能となる。
【００４０】
以下に、本実施形態のテスト素子１を製造するための動作について説明を行う。図１１は、本実施形態のテスト素子１を製造する第１段階の工程を例示している。図１１の（ａ）は、第１段階の第１工程を示している。図１１の（ｂ）は、第１段階の第２工程を示している。図１１の（ｃ）は、第１段階の第３工程を示している。第１段階の第１工程において、まず、半導体基板４の上に第１酸化膜６１を形成する。そして、その第１酸化膜６１の上に第１ポリシリコン膜６２を形成する。更に、第１ポリシリコン膜６２の上に第１窒化膜６３を形成する。第１酸化膜６１は、テスト素子１のゲート絶縁膜１２となる酸化膜である。また、第１ポリシリコン膜６２は、テスト素子１の測定用ゲート電極９となるポリシリコン膜である。
【００４１】
第１段階の第２工程において、第１窒化膜６３の上にフォトレジスト（図示せず）を形成する。そして、第１窒化膜６３をドライエッチングでパターニングして、第１窒化膜６３に開口部６４を形成する。第１段階の第３工程において、開口部６４によって露出した第１ポリシリコン膜６２をスロープ型にエッチングして、傾斜部６５を形成する。この第１段階において、開口部６４の開口幅がテスト素子１の第１長さＬ１と同じになるように開口部６４を形成することが好ましい。また、複数のテスト素子１を構成する場合に、開口幅が異なる開口部６４を形成してもよい。これによって、測定用ゲート電極９の長さが異なるテスト素子１を構成することが可能となる。測定用ゲート電極９の長さが異なる複数のテスト素子１を構成することで、それらの測定結果から得られるそれぞれの電気的特性の違いに基づいて、より精密なデバイス設計をすることが可能となる。
【００４２】
図１２は、本実施形態のテスト素子１を製造する第２段階の工程を例示している。図１２の（ａ）は、第２段階の第１工程を示している。図１２の（ｂ）は、第２段階の第２工程を示している。図１２の（ｃ）は、第２段階の第３工程を示している。第２段階の第１工程において、第１窒化膜６３の上と開口部６４とを覆うように第２酸化膜６６を成膜する。第２段階の第２工程において、その第２酸化膜６６をエッチバックして、第１領域スペーサー１３と第２領域スペーサー１４とを形成する。第２段階の第３工程において、第１領域スペーサー１３、第２領域スペーサー１４、第１ポリシリコン膜６２の露出部分および第１窒化膜６３を覆うように、第３酸化膜６７を成膜する。
【００４３】
この第２段階において、第２酸化膜６６の膜厚は、その第２酸化膜６６をエッチバックしたときに、第１領域スペーサー１３と第２領域スペーサー１４とが、第１窒化膜６３のサイドウォールとして構成されるような膜厚であることが好ましい。また、第３酸化膜６７の膜厚は、第１酸化膜６１と同様の膜厚であることが好ましい。
【００４４】
図１３は、本実施形態のテスト素子１を製造する第３段階の工程を例示している。図１３の（ａ）は、第３段階の第１工程を示している。図１３の（ｂ）は、第３段階の第２工程を示している。図１３の（ｃ）は、第３段階の第３工程を示している。第３段階の第１工程において、第３酸化膜６７の上に第２窒化膜６８を形成する。第３段階の第２工程において、その第２窒化膜６８の上にレジスト（図示せず）を形成する。このレジストは、テスト素子１を形成する領域にのみ形成する。レジストでマスクされていない他の領域では、第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２とを形成するために、テスト素子１を形成する工程とは異なる工程（詳細な工程は後述する）が実行される。第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２とを形成する領域において、所定の工程が完了したときに、レジストを剥離する。そして、第３酸化膜６７が露出するまで第２窒化膜６８をエッチングする。このとき、エッチングされた第２窒化膜６８の表面が、第３酸化膜６７の表面と同等の高さになるようにする。第３段階の第３工程において、第３酸化膜６７をエッチバックして第１窒化膜６３の表面を露出する。
【００４５】
この第３段階では、第１領域スペーサー１３と第２領域スペーサー１４との間に形成されている開口部分を、第２窒化膜６８によって埋めている。第３段階の第２工程で、レジストでマスクされなかった他の領域では、第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２とを形成するための工程（詳細な工程は後述する）が実行される。テスト素子１を形成する領域では、第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２とを形成する領域（例えば不揮発性メモリ領域２７）で、ソース拡散層３３とソースプラグ４１とが形成されるまで、図１３の（ｃ）に示される状態を維持する。
【００４６】
図１４は、本実施形態のテスト素子１を製造する第４段階の工程を例示している。図１４の（ａ）は、第４段階の第１工程を示している。図１４の（ｂ）は、第４段階の第２工程を示している。図１４の（ｃ）は、第４段階の第３工程を示している。第４段階の第１工程において、第２窒化膜６８と第１窒化膜６３とを除去する。第４段階の第２工程において、第１領域スペーサー１３、第２領域スペーサー１４および第３酸化膜６７をマスクとして第１ポリシリコン膜６２をエッチングする。第１ポリシリコン膜６２をエッチングすることによって、第１酸化膜６１の表面が露出する。第４段階の第３工程において、露出した第１酸化膜６１と第３酸化膜６７とをウェットエッチングによって除去する。
【００４７】
この第４段階では、第１領域スペーサー１３と第２領域スペーサー１４との間に形成されている開口部分を埋めていた第２窒化膜６８を取り除く。そして、第１領域スペーサー１３、第２領域スペーサー１４および第３酸化膜６７をマスクとして測定用ゲート電極９とゲート絶縁膜１２とを形成している。ここまでの工程によって、第１スプリットゲート型不揮発性メモリセル３１の第１不揮発性メモリフローティングゲート３６と第２スプリットゲート型不揮発性メモリセル３２の第２不揮発性メモリフローティングゲート４８とを一体にした測定用ゲート電極９を形成している。
【００４８】
図１５は、本実施形態のテスト素子１を製造する第５段階の工程を例示している。図１５の（ａ）は、第５段階の第１工程を示している。図１５の（ｂ）は、第５段階の第２工程を示している。図１５の（ｃ）は、第５段階の第３工程を示している。第５段階の第１工程において、半導体基板４の表面と、第１領域スペーサー１３、第２領域スペーサー１４および測定用ゲート電極９を覆うように第４酸化膜６９を形成する。さらに、その第４酸化膜６９の上に第２ポリシリコン膜７０を形成する。その第４酸化膜６９は、後の工程によって第１領域トンネル絶縁膜１０および第２領域トンネル絶縁膜１１となる。また、その第２ポリシリコン膜７０は、後の工程によって第１領域コントロールゲート７および第２領域コントロールゲート８となる。
【００４９】
第５段階の第２工程において、第２ポリシリコン膜７０をエッチングして第１領域コントロールゲート７と第２領域コントロールゲート８とを形成する。またこのとき、第１領域スペーサー１３、第２領域スペーサー１４及び測定用ゲート電極９の上にある第４酸化膜６９を露出する。第５段階の第３工程において、露出した第４酸化膜６９、第１領域コントロールゲート７、第２領域コントロールゲート８および半導体基板４の上に、第１サイドウォール２８と第２サイドウォール２９を形成するための膜（酸化膜）を成膜する。そしてその膜をエッチバックして第１サイドウォール２８と第２サイドウォール２９を形成すると共に、第１領域スペーサー１３、第２領域スペーサー１４及び測定用ゲート電極９の上にある第４酸化膜６９を同時的にエッチングする。これによって、第１領域トンネル絶縁膜１０と第２領域トンネル絶縁膜１１とを形成する。また、第１領域スペーサー１３と第２領域スペーサー１４との間の領域において、測定用ゲート電極９の表面を露出する。
なお、第５段階の第３工程において、露出している第４酸化膜６９をエッチングして、第１領域トンネル絶縁膜１０と第２領域トンネル絶縁膜１１とを形成した後、さらに、テスト素子１全体を覆うように酸化膜を形成した後にエッチバックしても良い。これによって、第１領域コントロールゲート７の側面に第１サイドウォール２８を形成し、第２領域コントロールゲート８の側面に第２サイドウォール２９を形成することができる。
【００５０】
この第５段階では、第１領域コントロールゲート７と第２領域コントロールゲート８とを形成した後、測定用ゲート電極９の上層に構成された酸化膜を取り除いている。これによって、絶縁体を介することなく測定用ゲート電極９に接続するコンタクトを形成することが可能となる。
【００５１】
図１６は、本実施形態のテスト素子１を製造する第６段階の工程を例示している。図１６の（ａ）は、第６段階の第１工程を示している。図１６の（ｂ）は、第６段階の第２工程を示している。第６段階の第１工程において、半導体基板４に不純物を注入し、第１拡散層５と第２拡散層６とを形成する。その後、半導体基板４の表面に第１拡散層シリサイド１５ａと第２拡散層シリサイド１７ａを形成する。またこのとき、第１領域コントロールゲート７の表面に第１領域コントロールゲート側シリサイド１８を形成し、第２領域コントロールゲート８の表面に第２領域コントロールゲート側シリサイド１９を形成する。そして、測定用ゲート電極９の表面に測定用電極シリサイド２０を形成する。第６段階の第２工程において、第１拡散層シリサイド１５ａに接続する第１拡散層用コンタクト１５と、第２拡散層シリサイド１７ａに接続する第２拡散装用コンタクト１７と、測定用電極シリサイド２０に接続する測定用電極コンタクト１６とを形成する。
【００５２】
上述してきた製造工程にしたがってテスト素子１を構成することで、セルフアライン技術を用いたテスト素子１の製造が可能となる。このテスト素子１によって、フローティングゲート電圧を実際の測定によって得ることができる。そのため、計算で求めたフローティングゲート電圧を用いた場合よりも、高い精度で電気的特性の測定をすることができる。
【００５３】
本実施形態の第１スプリットゲート型不揮発性メモリセル３１（または第２スプリットゲート型不揮発性メモリセル３２）は、テスト素子１の製造と同時に行うことが可能である。より具体的には、第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２を形成する領域（以下、メモリセル形成領域と呼ぶ）では、テスト素子１を形成する領域（以下、ＴＥＧ領域と呼ぶ）の第２段階までと、概ね同じ工程が実行される。したがって、以下では、本願発明の理解を容易にするために、ＴＥＧ領域での工程と異なる工程を中心に、図面を参照して第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２の製造プロセスについて説明を行う。
【００５４】
図１７は、メモリセル形成領域での第３段階の工程を例示している。図１７の（ａ）は、第３段階の第１工程を示している。図１７の（ｂ）は、第３段階の第２工程を示している。図１７の（ｃ）は、第３段階の第３工程を示している。第３段階の第１工程において、メモリセル形成領域では、第２窒化膜６８をエッチングして第３酸化膜６７を露出する。このエッチングによって、メモリセル形成領域の第２窒化膜６８の膜厚が、後にＴＥＧ領域で除去される第２窒化膜６８の膜厚よりも薄くなっていることが好ましい。第３段階の第２工程において、第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２の間の第２窒化膜６８を除去する。このとき、ＴＥＧ領域では、第２窒化膜６８が第１領域スペーサー１３と第２領域スペーサー１４との間を埋めている。第３段階の第３工程において、第３酸化膜６７をエッチバックして除去する。メモリセル形成領域では、第３酸化膜６７が取り除かれたことによって、第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２との間における第１ポリシリコン膜６２の表面が露出する。
【００５５】
図１８は、メモリセル形成領域での第３段階の工程を例示している。図１８の（ａ）は、第３段階の第４工程を示している。図１８の（ｂ）は、第３段階の第５工程を示している。図１８の（ｃ）は、第３段階の第６工程を示している。第３段階の第４工程において、第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２とをマスクとして、第１ポリシリコン膜６２をエッチングする。そして、そのエッチングによって露出した第１酸化膜６１をエッチングによって取り除き、半導体基板４の表面を露出する。第３段階の第５工程において、第１窒化膜６３、第１不揮発性メモリ側スペーサー３９、半導体基板４および第２不揮発性メモリ側スペーサー５２を覆うように薄い酸化膜を形成する。そして、その酸化膜をエッチバックして、第２サイドウォール５７と第３サイドウォール５８とを形成する。その第２サイドウォール５７と第３サイドウォール５８に加え、先に形成されている第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２とをマスクとしてイオン注入を行い、ソース拡散層３３を構成する。第３段階の第６工程において、第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２との間にソースプラグ４１を形成する。そして、そのソースプラグ４１の表面に保護酸化膜４１ａを形成する。
【００５６】
図１９は、メモリセル形成領域での第４段階の工程を例示している。図１９の（ａ）は、第４段階の第１工程を示している。図１９の（ｂ）は、第４段階の第２工程を示している。図１９の（ｃ）は、第４段階の第３工程を示している。第４段階の第１工程において、第１窒化膜６３を除去する。このとき、ＴＥＧ領域では、第１窒化膜６３とともに第１領域スペーサー１３と第２領域スペーサー１４との間の第２窒化膜６８も除去される。第４段階の第２工程において、第１不揮発性メモリ側スペーサー３９、第２不揮発性メモリ側スペーサー５２および保護酸化膜４１ａをマスクとして、第１ポリシリコン膜６２をエッチングする。メモリセル形成領域では、この工程によって、第１不揮発性メモリフローティングゲート３６と第２不揮発性メモリフローティングゲート４８とが形成される。またＴＥＧ領域では、この工程によって測定用ゲート電極９が形成される。したがって、本実施形態においては、第１不揮発性メモリフローティングゲート３６と第２不揮発性メモリフローティングゲート４８と測定用ゲート電極９とを同時に製造することができる。第４段階の第３工程において、第１酸化膜６１と保護酸化膜４１ａとをウェットエッチングによって除去する。メモリセル形成領域では、この工程によって、第１不揮発性メモリ側ゲート絶縁膜３７と第２不揮発性メモリ側ゲート絶縁膜４９とが形成される。またＴＥＧ領域では、この工程によってゲート絶縁膜１２が形成される。したがって、本実施形態においては、第１不揮発性メモリ側ゲート絶縁膜３７と、第２不揮発性メモリ側ゲート絶縁膜４９と、ゲート絶縁膜１２とを同時に製造することができる。
【００５７】
図２０は、メモリセル形成領域での第５段階の工程を例示している。図２０の（ａ）は、第５段階の第１工程を示している。図２０の（ｂ）は、第５段階の第２工程を示している。図２０の（ｃ）は、第５段階の第３工程を示している。第５段階の第１工程において、半導体基板４の表面と、第１不揮発性メモリ側スペーサー３９、第２不揮発性メモリ側スペーサー５２およびソースプラグ４１を覆うように第４酸化膜６９を形成する。さらに、その第４酸化膜６９の上に第２ポリシリコン膜７０を形成する。その第４酸化膜６９は、後の工程によって第１不揮発性メモリ側トンネル絶縁膜３８および第２不揮発性メモリ側トンネル絶縁膜５１となる。また、その第２ポリシリコン膜７０は、後の工程によって第１不揮発性メモリ側コントロールゲート３５および第２不揮発性メモリ側コントロールゲート４７となる。
【００５８】
第５段階の第２工程において、第２ポリシリコン膜７０をエッチングして第１不揮発性メモリ側コントロールゲート３５と第２不揮発性メモリ側コントロールゲート４７とを形成する。またこのとき、第１不揮発性メモリ側スペーサー３９、第２不揮発性メモリ側スペーサー５２及びソースプラグ４１の上にある第４酸化膜６９を露出する。第５段階の第３工程において、露出した第４酸化膜６９、第１不揮発性メモリ側コントロールゲート３５、第２不揮発性メモリ側コントロールゲート４７および半導体基板４の上に、第１サイドウォール５６と第４サイドウォール５９を形成するための膜（酸化膜）を成膜する。そしてその膜をエッチバックして第１サイドウォール５６と第４サイドウォール５９を形成すると共に、第１不揮発性メモリ側スペーサー３９、第２不揮発性メモリ側スペーサー５２及びソースプラグ４１の上にある第４酸化膜６９を同時的にエッチングする。これによって、第１不揮発性メモリ側トンネル絶縁膜３８と第２不揮発性メモリ側トンネル絶縁膜５１とを形成する。また、ソースプラグ４１の表面を露出する。
なお、第５段階の第３工程において、露出している第４酸化膜６９をエッチングして、第１不揮発性メモリ側トンネル絶縁膜３８と第２不揮発性メモリ側トンネル絶縁膜５１の形成およびソースプラグ４１の表面の露出を先に行っても良い。そして、その後に、メモリセル形成領域全体に酸化膜を成膜してからエッチバックしても良い。これによって、第１不揮発性メモリ側コントロールゲート３５の側面に第１サイドウォール５６を形成し、第２不揮発性メモリ側コントロールゲート４７の側面に第４サイドウォール５９を形成することが可能となる。
【００５９】
図２１は、メモリセル形成領域における第６段階の工程を例示している。図２１の（ａ）は、第６段階の第１工程を示している。図２１の（ｂ）は、第６段階の第２工程を示している。第６段階の第１工程において、半導体基板４に不純物を注入し、第１不揮発性メモリ側ドレイン拡散層３４と第２不揮発性メモリ側ドレイン拡散層４６とを形成する。その後、半導体基板４の表面に第１不揮発性メモリ側ドレイン拡散層シリサイド４５と第２不揮発性メモリ側ドレイン拡散層シリサイド５５を形成する。またこのとき、第１不揮発性メモリ側コントロールゲート３５の表面に第１不揮発性メモリ側コントロールゲートシリサイド４４を形成し、第２不揮発性メモリ側コントロールゲート４７の表面に第２不揮発性メモリ側コントロールゲートシリサイド５４を形成する。そして、ソースプラグ４１の表面にソースプラグシリサイド４３を形成する。第６段階の第２工程において、第１不揮発性メモリ側ドレイン拡散層シリサイド４５に接続する第１不揮発性メモリ側コンタクト４２と、第２不揮発性メモリ側ドレイン拡散層シリサイド５５に接続する第２不揮発性メモリ側コンタクト５３を形成する。
【００６０】
上述してきた製造工程にしたがって第１スプリットゲート型不揮発性メモリセル３１と第２スプリットゲート型不揮発性メモリセル３２とを構成することで、セルフアライン技術を用いたスプリットゲート型不揮発性メモリの製造が可能となる。また、上述のテスト素子１の製造プロセスと、このスプリットゲート型不揮発性メモリの製造プロセスとは、一連の製造工程で同時に製造することが可能である。第１スプリットゲート型不揮発性メモリセル３１（または第２スプリットゲート型不揮発性メモリセル３２）を製造した後テスト素子１の製造を行う場合に比較して、テスト素子１の製造に係る工数の増加を抑制することが可能となる。また、完成した第１スプリットゲート型不揮発性メモリセル３１（または第２スプリットゲート型不揮発性メモリセル３２）を用いてテスト用トランジスタを形成する場合には不可能であった、実測によるフローティングゲート電圧の測定が可能となる。そのため、計算で求めたフローティングゲート電圧を用いた場合よりも、高い精度で電気的特性の測定をすることができる。
なお、上述してきた実施形態において、テスト素子（ＴＥＧ）１を製造する過程における第３酸化膜６７や第２窒化膜６８は、必ずしも第１領域スペーサー１３と第２領域スペーサー１４の上にも形成されている必要はない。第３酸化膜６７や第２窒化膜６８は、第１領域スペーサー１３と第２領域スペーサー１４との間の第１ポリシリコン膜６２の表面をマスクする作用を有するものであればよい。第３酸化膜６７や第２窒化膜６８は、第１不揮発性メモリ側スペーサー３９と第２不揮発性メモリ側スペーサー５２の間の第１ポリシリコン膜６２がエッチングされるときに、テスト素子（ＴＥＧ）１の第１ポリシリコン膜６２がエッチングされることを抑制する機能を備えていれば、テスト素子（ＴＥＧ）１の測定用ゲート電極９を適切に構成することが可能となる。
【００６１】
［第２実施形態］
以下に、図面を参照して、本発明を実施するための第２実施形態について説明を行う。図２２は、第２実施形態のテスト素子１の断面構成を例示する断面図である。第２実施形態のテスト素子１は、セルフアライン技術を使用することなく製造されている。したがって、第２実施形態のテスト素子１は、第１実施形態のテスト素子１と非常に異なる形状である。第２実施形態のテスト素子１は、その製造過程において、第１領域コントロールゲート７と第２領域コントロールゲート８との間に開口部が形成される。図２２に示されるように、そのテスト素子１には、その開口部を利用して、測定用ゲート電極９に接続する測定用電極コンタクト１６が構成されている。
【００６２】
第２実施形態のテスト素子１は、その製造過程において、第１領域トンネル絶縁膜１０および第２領域トンネル絶縁膜１１となる酸化膜が形成され、その酸化膜上層に第１領域コントロールゲート７および第２領域コントロールゲート８となるポリシリコン膜が形成される。その後、測定用ゲート電極９を形成するためにパターニングを行い、そのパターンにしたがって、エッチングを行う。このとき、そのエッチングで、測定用ゲート電極９となるポリシリコン膜が露出したときにエッチングを終了する。これによって、第１領域コントロールゲート７と第２領域コントロールゲート８との間に開口部を形成し、その開口部を利用して、測定用ゲート電極９に接続する測定用電極コンタクト１６を構成している。上述のように、第２実施形態のテスト素子１は、セルフアライン技術を使用することなく製造されている。そのため、必要に応じてレジストを用いたパターニングが行われる。第２実施形態のテスト素子１では、測定用ゲート電極９を形成するためのパターンにしたがって、測定用電極コンタクト１６を形成している。
【００６３】
なお、上述の複数の実施形態においては、第１長さＬ１＝第２長さＬ２である場合を例示して、本発明に関する説明を行ってきた。これは、本実施形態のテスト素子１の構成を限定するものではない。例えば、
第１長さＬ１≠第２長さＬ２
であるときには、所定の演算式を用いて修正することで、上述の実施形態と同様に高精度の測定を行うことが可能である。また、上述の複数の実施形態は、その構成・動作に矛盾が生じない範囲において組み合わせて実施することも可能である。
【図面の簡単な説明】
【００６４】
【図１】図１は、従来のスプリットゲート型不揮発性半導体記憶装置の構成を示す断面図である。
【図２】図２は、従来のスプリットゲート型不揮発性メモリセル１０１の動作を示す図である。
【図３】図３は、トランジスタの電気的特性を例示するグラフである。
【図４】図４は、第１実施形態のテスト素子（ＴＥＧ）１の構成を例示する断面図である。
【図５】図５は、テスト素子１のレイアウトパターンを示す平面図である。
【図６】図６は、テスト素子１の断面を例示する断面図である。
【図７】図７は、スプリットゲート型不揮発性メモリセルの構成を例示する断面図である。
【図８】図８は、スプリットゲート型不揮発性メモリセルのレイアウトパターンを示す平面図である。
【図９】図９は、スプリットゲート型不揮発性メモリセルの断面を例示する断面図である。
【図１０】図１０は、本実施形態のテスト素子１を備えるウェハ基板２３の構成を例示する平面図である。
【図１１】図１１は、本実施形態のテスト素子１を製造する第１段階の工程を例示する図である。
【図１２】図１２は、本実施形態のテスト素子１を製造する第２段階の工程を例示する図である。
【図１３】図１３は、本実施形態のテスト素子１を製造する第３段階の工程を例示する図である。
【図１４】図１４は、本実施形態のテスト素子１を製造する第４段階の工程を例示する図である。
【図１５】図１５は、本実施形態のテスト素子１を製造する第５段階の工程を例示する図である。
【図１６】図１６は、本実施形態のテスト素子１を製造する第６段階の工程を例示する図である。
【図１７】図１７は、メモリセル形成領域での第３段階の工程を例示する図である。
【図１８】図１８は、メモリセル形成領域での第３段階の工程を例示する図である。
【図１９】図１９は、メモリセル形成領域での第４段階の工程を例示する図である。
【図２０】図２０は、メモリセル形成領域での第５段階の工程を例示する図である。
【図２１】図２１は、メモリセル形成領域での第６段階の工程を例示する図である。
【図２２】図２２は、第２実施形態のテスト素子（ＴＥＧ）１の構成を例示する断面図である。
【符号の説明】
【００６５】
１…テスト素子（ＴＥＧ）
２…第１メモリセル領域
３…第２メモリセル領域
４…半導体基板
５…第１拡散層
６…第２拡散層
７…第１領域コントロールゲート
８…第２領域コントロールゲート
９…測定用ゲート電極
１０…第１領域トンネル絶縁膜
１１…第２領域トンネル絶縁膜
１２…ゲート絶縁膜
１３…第１領域スペーサー
１４…第２領域スペーサー
１５…第１拡散層用コンタクト
１５ａ…第１拡散層シリサイド
１６…測定用電極コンタクト
１７…第２拡散装用コンタクト
１７ａ…第２拡散層シリサイド
１８…第１領域コントロールゲート側シリサイド
１９…第２領域コントロールゲート側シリサイド
２０…測定用電極シリサイド
２１…第１素子分離
２２…第２素子分離
２３…ウェハ基板
２４…領域
２５…回路パターン（半導体チップ）
２６…スクライブライン
２７…不揮発性メモリ領域
２８…第１サイドウォール
２９…第２サイドウォール
３１…第１スプリットゲート型不揮発性メモリセル
３２…第２スプリットゲート型不揮発性メモリセル
３３…ソース拡散層
３４…第１不揮発性メモリ側ドレイン拡散層
３５…第１不揮発性メモリ側コントロールゲート
３６…第１不揮発性メモリフローティングゲート
３７…第１不揮発性メモリ側ゲート絶縁膜
３８…第１不揮発性メモリ側トンネル絶縁膜
３９…第１不揮発性メモリ側スペーサー
４１…ソースプラグ
４１ａ…保護酸化膜
４２…第１不揮発性メモリ側コンタクト
４３…ソースプラグシリサイド
４４…第１不揮発性メモリ側コントロールゲートシリサイド
４５…第１不揮発性メモリ側ドレイン拡散層シリサイド
４６…第２不揮発性メモリ側ドレイン拡散層
４７…第２不揮発性メモリ側コントロールゲート
４８…第２不揮発性メモリフローティングゲート
４９…第２不揮発性メモリ側ゲート絶縁膜
５１…第２不揮発性メモリ側トンネル絶縁膜
５２…第２不揮発性メモリ側スペーサー
５３…第２不揮発性メモリ側コンタクト
５４…第２不揮発性メモリ側コントロールゲートシリサイド
５５…第２不揮発性メモリ側ドレイン拡散層シリサイド
５６…第１サイドウォール
５７…第２サイドウォール
５８…第３サイドウォール
５９…第４サイドウォール
６１…第１酸化膜
６２…第１ポリシリコン膜
６３…第１窒化膜
６４…開口部
６５…傾斜部
６６…第２酸化膜
６７…第３酸化膜
６８…第２窒化膜
６９…第４酸化膜
７０…第２ポリシリコン膜
Ｌ１…第１長さ
Ｌ２…第２長さ
１０１…スプリットゲート型不揮発性メモリセル
１０２…基板
１０３…第１ソース／ドレイン拡散層
１０４…第２ソース／ドレイン拡散層
１０５…フローティングゲート
１０６…コントロールゲート
１０７…ゲート酸化膜
１０８…トンネル酸化膜
１０９…ソースプラグ
１１１…スペーサー
Ｗ１…スペーサー露出幅
Ｈ１…スペーサー膜厚
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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