(57)【要約】【課題】ダマシンゲートプロセスを用いて特性の高いＭＯＳトランジスタを形成半導体装置及びその製造方法を提供する。【解決手段】チャネル形成領域を有する半導体基板１０上に形成された絶縁膜Ｉにゲート電極用溝Ａが形成され、ゲート電極用溝の底部にゲート絶縁膜２１が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極２２が形成され、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサ１５が形成され、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサ１７ａが形成され、オフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域１６を有するソース・ドレイン領域１８が形成されている構成とする。【選択図】図１
2008288560.tif 000002
【特許請求の範囲】
【請求項１】
チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成されたゲート電極用溝と、
前記ゲート電極用溝の底部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上層において前記ゲート電極用溝に埋め込まれて形成されたゲート電極と、
前記絶縁膜の一部として前記ゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサと、
前記絶縁膜の一部として前記ゲート電極から遠い側の前記オフセットスペーサの両側部に形成されたサイドウォールスペーサと、
少なくとも前記オフセットスペーサ及び前記サイドウォールスペーサの下部における前記半導体基板において形成されたエクステンション領域を有するソース・ドレイン領域と
を有し、電界効果トランジスタが構成されていることを特徴とする
半導体装置。
【請求項２】
前記オフセットスペーサの前記ゲート電極側端面の位置が、実質的に前記エクステンション領域のチャネル側の先端の位置決めになっている
請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極は、タングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなる
請求項１に記載の半導体装置。
【請求項４】
チャネル形成領域を有する半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜に形成されたゲート電極用溝と、
前記ゲート電極用溝の底部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上層において前記ゲート電極用溝に埋め込まれて形成されたゲート電極と、
前記絶縁膜の一部として前記ゲート電極用溝の側壁を構成し、前記ゲート電極側から窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とが積層した構成のオフセットスペーサと、
前記絶縁膜の一部として前記ゲート電極から遠い側の前記オフセットスペーサの両側部に形成されたサイドウォールスペーサと、
少なくとも前記オフセットスペーサ及び前記サイドウォールスペーサの下部における前記半導体基板において形成されたエクステンション領域を有するソース・ドレイン領域と
を有し、電界効果トランジスタが構成されていることを特徴とする
半導体装置。
【請求項５】
前記オフセットスペーサの前記ゲート電極側端面の位置が、実質的に前記エクステンション領域のチャネル側の先端の位置決めになっている
請求項４に記載の半導体装置。
【請求項６】
前記オフセットスペーサにおいて、前記窒化シリコン膜または前記ホウ素含有窒化シリコン膜が前記酸化シリコン膜より薄い
請求項４に記載の半導体装置。
【請求項７】
前記ゲート電極は、タングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなる
請求項４に記載の半導体装置。
【請求項８】
チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部に酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサを形成する工程と、
前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、
前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、
前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、
前記ゲート電極用溝の外部の前記導電層を除去する工程と
を有して、電界効果トランジスタを形成し、
少なくとも前記ダミーゲート絶縁膜を除去する工程において、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含むエッチング処理を行う
ことを特徴とする
半導体装置の製造方法。
【請求項９】
前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項８に記載の半導体装置の製造方法。
【請求項１０】
チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部に窒化シリコン膜と酸化シリコン膜またはホウ素含有窒化シリコン膜とを順に積層させてオフセットスペーサを形成する工程と、
前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、
前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成し、前記オフセットスペーサを構成する前記窒化シリコン膜を除去する工程と、
前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、
前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、
前記ゲート電極用溝の外部の前記導電層を除去する工程と
を有して、電界効果トランジスタを形成することを特徴とする
半導体装置の製造方法。
【請求項１１】
少なくとも前記ダミーゲート絶縁膜を形成する工程において、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含むエッチング処理を行う
ことを特徴とする
請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、
前記ダミーゲート電極の両側部に窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とを順に積層させてオフセットスペーサを形成する工程と、
前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、
前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、
前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、
前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、
前記オフセットスペーサを構成する前記窒化シリコン膜または前記ホウ素含有窒化シリコン膜の少なくとも一部を残しながら、前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、
前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、
前記ゲート電極用溝の外部の前記導電層を除去する工程と
を有して、電界効果トランジスタを形成することを特徴とする
半導体装置の製造方法。
【請求項１４】
少なくとも前記ダミーゲート絶縁膜を形成する工程において、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含むエッチング処理を行う
ことを特徴とする
請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記エッチング処理において前記第１処理で形成され、前記第２処理で分解及び蒸発される前記生成物が、（ＮＨ４）２ＳｉＦ６錯体である
請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記オフセットスペーサを形成する工程において、前記窒化シリコン膜または前記ホウ素含有窒化シリコン膜を前記酸化シリコン膜より薄くなるように形成する
請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタを有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法において、配線の形成方法としてダマシン（Damascene）プロセスが知られている。
ダマシンプロセスにおいては、例えば、基板の絶縁膜にゲート電極用溝を形成し、ゲート電極用溝の内部を埋めこんで導電性材料を堆積させ、ＣＭＰ（化学機械研磨）処理などを行い、ゲート電極用溝内に導電性材料を残して外部の導電性材料を除去することにより、配線とする。
【０００３】
ところで、半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ；以下ＭＯＳトランジスタと称する）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきており、スケーリングに従ってゲート長とともにゲート絶縁膜も薄膜化しなければならない。
ゲート絶縁膜として用いられるＳｉＯＮ系絶縁膜は、３２ｎｍルール以降の世代ではリークが大きくなってしまうのでゲート絶縁膜として用いることは難しい。
【０００４】
そこで、ゲート絶縁膜材料として、物理膜厚を厚くできる高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）を用いる方法が検討されている。
一般に、Ｈｉｇｈ−ｋ膜は耐熱性が弱いため、高温処理が必要なソース・ドレイン領域の拡散熱処理の後でゲート絶縁膜を形成する必要がある。
上記の手順を可能にする方法として、上記のダマシンプロセスを用いて、ＭＯＳトランジスタのゲート電極を形成するダマシンゲートプロセスが知られている。
【０００５】
特許文献１には、上記のダマシンゲートプロセスを用いて、エクステンション領域が設けられたソース・ドレイン領域を有するＭＯＳトランジスタを形成する方法が開示されている。
【０００６】
上記の方法では、例えば、半導体基板の活性領域にダミーゲート絶縁膜とダミーゲート電極を形成し、ダミーゲート絶縁膜の両側部における基板上に窒化シリコンからなるオフセットスペーサを形成し、ダミーゲート電極とオフセットスペーサをマスクとして半導体基板にイオン注入して、エクステンション領域を形成する。
【０００７】
次に、オフセットスペーサの両側部における基板上にサイドウォールスペーサを形成し、ダミーゲート電極、オフセットスペーサ及びサイドウォールスペーサをマスクとして半導体基板にイオン注入して、ソース・ドレイン領域を形成する。
以上のようにして、エクステンション領域が設けられたソース・ドレイン領域を形成することができる。
【０００８】
次に、ダミーゲート電極を被覆して全面に層間絶縁膜を形成し、ダミーゲート電極の表面が露出するまで上面から研磨し、エッチング処理によりダミーゲート電極及びダミーゲート絶縁膜を除去して、ゲート電極用溝を形成する。
【０００９】
次に、ゲート電極用溝の底部にゲート絶縁膜を形成し、その上層においてゲート電極用溝を埋め込んでゲート電極を形成する。
以上のようにして、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成することができる。
【００１０】
上記のゲート電極用溝を形成するためのダミーゲート絶縁膜の除去は、基板にダメージを与えないためにはウェットエッチングである必要があり、ウェットエッチングでオフセットスペーサが除去されないように、特許文献１ではオフセットスペーサを窒化シリコンで形成している。
【００１１】
しかし、上記のウェットエッチングでオフセットスペーサの除去は防止できるが、窒化シリコンは酸化シリコンよりも誘電率が高いことからゲート電極とソース・ドレイン間の寄生容量が大きくなってしまい、こちらの場合もＭＯＳトランジスタの特性の劣化を引き起こすことになる。
【特許文献１】特開２００５−３０３２５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
解決しようとする課題は、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、特性の高いトランジスタを形成することが困難であることである。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成されたゲート電極用溝と、前記ゲート電極用溝の底部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層において前記ゲート電極用溝に埋め込まれて形成されたゲート電極と、前記絶縁膜の一部として前記ゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサと、前記絶縁膜の一部として前記ゲート電極から遠い側の前記オフセットスペーサの両側部に形成されたサイドウォールスペーサと、少なくとも前記オフセットスペーサ及び前記サイドウォールスペーサの下部における前記半導体基板において形成されたエクステンション領域を有するソース・ドレイン領域とを有し、電界効果トランジスタが構成されていることを特徴とする。
【００１４】
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板上に絶縁膜が形成され、絶縁膜にゲート電極用溝が形成され、ゲート電極用溝の底部にゲート絶縁膜が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極が形成されている。
また、絶縁膜の一部としてゲート電極用溝の側壁を構成し、酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサが形成されており、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサが形成されている。
また、少なくともオフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域を有するソース・ドレイン領域が形成されている。
上記のようにして、電界効果トランジスタが構成されている。
【００１５】
また、本発明の半導体装置は、チャネル形成領域を有する半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜に形成されたゲート電極用溝と、前記ゲート電極用溝の底部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層において前記ゲート電極用溝に埋め込まれて形成されたゲート電極と、前記絶縁膜の一部として前記ゲート電極用溝の側壁を構成し、前記ゲート電極側から窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とが積層した構成のオフセットスペーサと、前記絶縁膜の一部として前記ゲート電極から遠い側の前記オフセットスペーサの両側部に形成されたサイドウォールスペーサと、少なくとも前記オフセットスペーサ及び前記サイドウォールスペーサの下部における前記半導体基板において形成されたエクステンション領域を有するソース・ドレイン領域とを有し、電界効果トランジスタが構成されていることを特徴とする。
【００１６】
上記の本発明の半導体装置は、チャネル形成領域を有する半導体基板上に絶縁膜が形成され、絶縁膜にゲート電極用溝が形成され、ゲート電極用溝の底部にゲート絶縁膜が形成され、ゲート絶縁膜の上層においてゲート電極用溝に埋め込まれてゲート電極が形成されている。
また、絶縁膜の一部としてゲート電極用溝の側壁を構成し、ゲート電極側から窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とが積層した構成のオフセットスペーサが形成されており、さらに絶縁膜の一部としてゲート電極から遠い側のオフセットスペーサの両側部にサイドウォールスペーサが形成されている。
また、少なくともオフセットスペーサ及びサイドウォールスペーサの下部における半導体基板においてエクステンション領域を有するソース・ドレイン領域が形成されている。
以上のようにして、電界効果トランジスタが構成されている。
【００１７】
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部に酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサを形成する工程と、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、前記ゲート電極用溝の外部の前記導電層を除去する工程とを有して、電界効果トランジスタを形成し、少なくとも前記ダミーゲート絶縁膜を形成する工程において、露出した前記絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する第１処理と、前記第１処理で形成された生成物を分解及び蒸発させる第２処理とを含むエッチング処理を行うことを特徴とする。
【００１８】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成し、ダミーゲート電極の両側部に酸化シリコンまたはホウ素含有窒化シリコンからなるオフセットスペーサを形成し、オフセットスペーサ及びゲート電極をマスクとして半導体基板にエクステンション領域を形成する。
次に、オフセットスペーサの両側部にサイドウォールスペーサを形成し、サイドウォールスペーサ、オフセットスペーサ及びゲート電極をマスクとして半導体基板にソース・ドレイン領域を形成する。
次に、ダミーゲート電極を被覆する絶縁膜を形成し、絶縁膜の上面からダミーゲート電極が露出するまで絶縁膜を除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する。
次に、ゲート電極用溝の底部にゲート絶縁膜を形成し、ゲート電極用溝を埋め込んでゲート絶縁膜の上層に導電層を形成し、ゲート電極用溝の外部の導電層を除去する。
以上のようにして、電界効果トランジスタを形成する。
ここで、少なくともダミーゲート絶縁膜を除去する工程において、第１処理として、露出した絶縁層の表面をアンモニア及びフッ化水素を含むエッチングガスで処理を行い、第２処理として、第１処理で形成された生成物を分解及び蒸発させる工程を含むエッチング処理を行う。
【００１９】
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部に窒化シリコン膜と酸化シリコン膜またはホウ素含有窒化シリコン膜とを順に積層させてオフセットスペーサを形成する工程と、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成し、前記オフセットスペーサを構成する前記窒化シリコン膜を除去する工程と、前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、前記ゲート電極用溝の外部の前記導電層を除去する工程とを有して、電界効果トランジスタを形成することを特徴とする。
【００２０】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成し、ダミーゲート電極の両側部に窒化シリコン膜と酸化シリコン膜またはホウ素含有窒化シリコン膜とを順に積層させてオフセットスペーサを形成し、オフセットスペーサ及びゲート電極をマスクとして半導体基板にエクステンション領域を形成する。
次に、オフセットスペーサの両側部にサイドウォールスペーサを形成し、サイドウォールスペーサ、オフセットスペーサ及びゲート電極をマスクとして半導体基板にソース・ドレイン領域を形成する。
次に、ダミーゲート電極を被覆する絶縁膜を形成し、絶縁膜の上面からダミーゲート電極が露出するまで絶縁膜を除去し、ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成し、オフセットスペーサを構成する窒化シリコン膜を除去する。
次に、ゲート電極用溝の底部にゲート絶縁膜を形成し、ゲート電極用溝を埋め込んでゲート絶縁膜の上層に導電層を形成し、ゲート電極用溝の外部の導電層を除去する。
以上のようにして、電界効果トランジスタを形成する。
【００２１】
また、本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成する工程と、前記ダミーゲート電極の両側部に窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とを順に積層させてオフセットスペーサを形成する工程と、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にエクステンション領域を形成する工程と、前記オフセットスペーサの両側部にサイドウォールスペーサを形成する工程と、前記サイドウォールスペーサ、前記オフセットスペーサ及び前記ゲート電極をマスクとして前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲート電極を被覆する絶縁膜を形成する工程と、前記絶縁膜の上面から前記ダミーゲート電極が露出するまで前記絶縁膜を除去する工程と、前記オフセットスペーサを構成する前記窒化シリコン膜または前記ホウ素含有窒化シリコン膜の少なくとも一部を残しながら、前記ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する工程と、前記ゲート電極用溝の底部にゲート絶縁膜を形成する工程と、前記ゲート電極用溝を埋め込んで前記ゲート絶縁膜の上層に導電層を形成する工程と、前記ゲート電極用溝の外部の前記導電層を除去する工程とを有して、電界効果トランジスタを形成することを特徴とする。
【００２２】
上記の本発明の半導体装置の製造方法は、チャネル形成領域を有する半導体基板にダミーゲート絶縁膜及びダミーゲート電極を形成し、ダミーゲート電極の両側部に窒化シリコン膜またはホウ素含有窒化シリコン膜と酸化シリコン膜とを順に積層させてオフセットスペーサを形成し、オフセットスペーサ及びゲート電極をマスクとして半導体基板にエクステンション領域を形成する。
次に、オフセットスペーサの両側部にサイドウォールスペーサを形成し、サイドウォールスペーサ、オフセットスペーサ及びゲート電極をマスクとして半導体基板にソース・ドレイン領域を形成する。
次に、ダミーゲート電極を被覆する絶縁膜を形成し、絶縁膜の上面からダミーゲート電極が露出するまで絶縁膜を除去し、さらに、オフセットスペーサを構成する窒化シリコン膜またはホウ素含有窒化シリコン膜の少なくとも一部を残しながら、ダミーゲート電極及びダミーゲート絶縁膜を除去してゲート電極用溝を形成する。
次に、ゲート電極用溝の底部にゲート絶縁膜を形成し、ゲート電極用溝を埋め込んでゲート絶縁膜の上層に導電層を形成し、ゲート電極用溝の外部の導電層を除去する。
以上のようにして、電界効果トランジスタを形成する。
【発明の効果】
【００２３】
本発明の半導体装置は、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜が用いられ、それが製造プロセス中において除去されずに残された構造となっていることから、ダマシンゲートプロセスを用いて形成されたＭＯＳトランジスタとして、高い特性を確保することができる。
【００２４】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の半導体装置及びその製造方法の実施の形態について、図面を参照して説明する。
【００２６】
第１実施形態
図１は、本実施形態に係る半導体装置の模式断面図である。
例えば、チャネル形成領域を有するシリコンの半導体基板１０に、活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１が形成されており、半導体基板１０上に、オフセットスペーサ１５、窒化シリコン膜（サイドウォールスペーサ）１７ａ及び層間絶縁膜２０などを含む絶縁膜Ｉが形成されている。
例えば、上記の絶縁膜Ｉにはゲート電極用溝Ａが形成されており、ゲート電極用溝Ａの底部には、酸化ハフニウムあるいは酸化アルミニウムなどの酸化シリコンより誘電率が高い、いわゆるＨｉｇｈ−ｋ膜あるいは酸化シリコンなどからなるゲート絶縁膜２１が形成されている。また、ゲート絶縁膜２１の上層においてゲート電極用溝Ａに埋め込まれて、ポリシリコンあるいは金属材料などからなるゲート電極２２が形成されている。また、ゲート電極２２がポリシリコンなどからなる場合、図示のようにゲート電極２２の上部表面にＮｉＳｉなどの高融点金属シリサイド層２３が形成されている。ゲート電極２２が金属材料などからなる場合、例えば、タングステン、ハフニウム、タンタル、チタン、モリブデン、ルテニウム、ニッケル、白金からなる群から選択された金属、該金属を含む合金、または、該金属の化合物からなる。
【００２７】
例えば、上記のオフセットスペーサ１５は、絶縁膜Ｉの一部として半導体基板１０に接して形成され、ゲート電極用溝Ａの側壁を構成し、酸化シリコンから構成される。
また、窒化シリコン膜（サイドウォールスペーサ）１７ａは、絶縁膜Ｉの一部として半導体基板１０に接して形成され、ゲート電極２２から遠い側のオフセットスペーサ１５の両側部に形成されている。
層間絶縁膜２０は、例えば酸化シリコンから形成されている。
【００２８】
また、例えば、少なくともオフセットスペーサ１５及び窒化シリコン膜（サイドウォールスペーサ）１７ａの下部における半導体基板１０において、エクステンション領域１６を有するソース・ドレイン領域１８が形成されている。ソース・ドレイン領域１８の表層部分においても、ＮｉＳｉなどの高融点金属シリサイド層１９が形成されている。
上記のようにして、電界効果トランジスタが構成されている。
【００２９】
また、上記の絶縁膜Ｉ及びゲート電極２２（あるいは高融点金属シリサイド層２３）を被覆して、酸化シリコンなどからなる上層絶縁膜２４が形成されている。上層絶縁膜２４及び層間絶縁膜２０を貫通して、ソース・ドレイン領域１８の高融点金属シリサイド層１９及びゲート電極２２の高融点金属シリサイド層２３に達する開口部ＣＨが設けられ、金属などの導電性材料からなるプラグ２５が埋め込まれる。また、これに接続して上層絶縁膜２４上に導電性材料からなる上層配線２６が形成されている。
【００３０】
上記のオフセットスペーサ１５は、エクステンション領域を形成するためのマスクとなっていた層である。従って、活性化熱処理の条件などにも依存するが、オフセットスペーサ１５のゲート電極２２と反対側端面の位置が、実質的にエクステンション領域１６のチャネル側の先端の位置決めになっている。従って、オフセットスペーサの幅はエクステンション領域のプロファイルと関係しており、プロファイルから、上記のような酸化シリコン膜がオフセットスペーサとして使用された膜であることを調べることができる。
【００３１】
また、窒化シリコン膜（サイドウォールスペーサ）１７ａもまた、ソース・ドレイン領域を形成するためのマスクとなっていた層であり、従って、活性化熱処理の条件などにも依存するが、窒化シリコン膜（サイドウォールスペーサ）１７ａのゲート電極２２と反対側端面の位置が、実質的にソース・ドレイン領域１８のチャネル側の先端の位置決めになっている。
【００３２】
上記の本実施形態に係る半導体装置は、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜が用いられ、それが製造プロセス中において除去されずに残された構造となっていることから、ダマシンゲートプロセスを用いて形成されたＭＯＳトランジスタとして、高い特性を確保することができる。
【００３３】
なお、オフセットスペーサ１５としては酸化シリコンに限定されず、ボロン含有窒化シリコン（ＳｉＢＮ）膜であってもよい。ＳｉＢＮは、シリコン窒化膜と比較し比誘電率が低く、Ｂ／Ｎ比が２のときに比誘電率は５程度になる。また、ＳｉＢＮはシリコン酸化膜と比較し耐酸性が高く、エッチング処理の際にエッチング量が比較的少ない。従って、ＳｉＢＮを用いた場合であっても、上記実施形態と同様に高いトランジスタ特性を確保することができる。
【００３４】
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えば、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ（shallow trench isolation）法により、活性領域を区切る素子分離絶縁膜１１を形成する。
次に、例えば熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを形成し、さらにＣＶＤ（化学気相成長）法により膜厚が１５０〜２００ｎｍのポリシリコンを堆積し、さらに膜厚が５０〜１００ｎｍの窒化シリコンを堆積させる。つづいて、フォトリソグラフィによりゲート形成領域を残してエッチング加工することにより、半導体基板１０の活性領域におけるゲート電極形成領域上において、酸化シリコンのダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。
【００３５】
次に、図２（ｂ）に示すように、例えば、ＴＥＯＳ（tetraethylorthosilicate）を原料ガスとするＣＶＤ法により全面に８〜１４ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックすることで、ダミーゲート電極１３の両側部に半導体基板１０に接してオフセットスペーサ１５を形成する。
【００３６】
次に、図３（ａ）に示すように、例えば、活性領域においてオフセットスペーサ１５及びハードマスク層１４（あるいはダミーゲート電極１３）をマスクとして不純物をイオン注入して、半導体基板１０中にポケット層（Ｈａｌｏ；不図示）及びエクステンション領域１６を形成する。
【００３７】
次に、図３（ｂ）に示すように、例えば、プラズマＣＶＤ法により全面に２０ｎｍの厚みの窒化シリコンを堆積し、さらに５０ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックすることで、オフセットスペーサ１５の両側部に半導体基板１０に接して、窒化シリコン膜１７ａと酸化シリコン膜１７ｂからなるサイドウォールスペーサ１７を形成する。サイドウォールスペーサ１７は、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜などの３層積層絶縁膜であってもよい。
【００３８】
次に、図４（ａ）に示すように、例えば、活性領域においてサイドウォールスペーサ１７、オフセットスペーサ１５及びハードマスク層１４（あるいはダミーゲート電極１３）をマスクとして不純物をイオン注入して、半導体基板１０中にソース・ドレイン領域１８を形成する。
例えば、ホウ素を１．５〜３．５×１０１５／ｃｍ２のドーズ量、２〜４ｋｅＶのエネルギーで注入する。
以上のようにして、少なくともオフセットスペーサ１５及びサイドウォールスペーサ１７の下部における半導体基板１０において、エクステンション領域１６を有するソース・ドレイン領域１８が形成される。
この後、不純物の活性化のためにＲＴＡ処理（１０５０℃）の熱処理を施す。
【００３９】
次に、図４（ｂ）に示すように、例えば、希フッ酸（ＤＨＦ）の前処理を経て、スパッタリングにより全面にニッケル、コバルト、白金などの高融点金属を８ｎｍの膜厚で堆積させ、ソース・ドレイン領域の表面における、高融点金属とシリコンが接しているところでシリサイド化させて、高融点金属シリサイド層１９を形成する。この後で、未反応の高融点金属を除去する。
ここで、上記のＤＨＦ処理において、サイドウォールスペーサを構成する酸化シリコン膜１７ｂが除去されてしまう。以降は、窒化シリコン膜１７ａのみでもサイドウォールスペーサと称することがある。
【００４０】
次に、図５（ａ）に示すように、例えば、ハードマスク層１４（あるいはダミーゲート電極１３）を被覆するように全面にＣＶＤ法などで酸化シリコンを堆積させて層間絶縁膜２０を形成する。その後、ハードマスク層１４（あるいはダミーゲート電極１３）の表面が露出するまで上面からＣＭＰ（化学機械研磨）法により研磨する。
上記のようにして得られた層間絶縁膜２０と、オフセットスペーサ１５及び窒化シリコン膜（サイドウォールスペーサ）１７ａを合わせて絶縁膜Ｉと称する。
【００４１】
次に、図５（ｂ）に示すように、例えば、所定条件のエッチング処理によりダミーゲート電極１３（及びハードマスク層１４）を除去する。
上記のエッチングが、酸化シリコンのダミーゲート絶縁膜に対して十分に選択比を有するようなエッチング条件とする。
【００４２】
次に、図６（ａ）に示すように、例えば、下記に詳細を記載するエッチング処理により、ダミーゲート絶縁膜１２を除去する。
上記のダミーゲート絶縁膜１２の除去のためのエッチング処理は、まず、第１処理として、露出したダミーゲート絶縁膜１２の表面をアンモニア及びフッ化水素を含むエッチングガスで処理する。次に、第２処理として、第１処理で形成された生成物を分解及び蒸発させる。
【００４３】
上記の第１処理について説明する。
ダミーゲート絶縁膜１２の表面を、ＮＨ3，ＨＦ，Ａｒからなる混合ガス雰囲気でケミカルエッチングする。
具体的には、エッチング装置のケミカルエッチング室にウェーハ（半導体基板１０）を搬送し、ウェーハ用ステージにウェーハを載置した後に、以下のガス雰囲気をつくり、ダミーゲート絶縁膜１２の表面にＳｉを含む錯体を形成させる。
【００４４】
上記のガス雰囲気は以下のようにする。
ＮＨ3／ＨＦ／Ａｒ＝５０／５０／８０ｓｃｃｍ，圧力＝６．７Ｐａ，ステージ温度＝３０℃
【００４５】
上記の混合ガス雰囲気での化学反応は、以下のように説明される。
ケミカルエッチング室に、気相でＨＦ／ＮＨ3／Ａｒが供給されると、ダミーゲート絶縁膜１２の表面に露出している酸化シリコンの表面に、ガスがラングミュア吸着される。同時に次のような化学反応が進行する。
【００４６】
［化１］
ＳｉＯ2＋４ＨＦ→ＳｉＦ4＋２Ｈ2Ｏ                 （１）
ＳｉＦ4＋２ＮＨ3＋２ＨＦ→（ＮＨ4）2ＳｉＦ6        （２）
【００４７】
つまり、ＨＦで一旦、ＳｉＦ4とＨ2Ｏが生成した後に、ＮＨ3とＨＦとＳｉＦ4の化学反応により、酸化シリコンからなる絶縁層の表面に、（ＮＨ4）2ＳｉＦ6の錯体の層が形成されるものである。
この反応は、ラングミュア吸着による分子数層レベルのガス吸着に支配されており、吸着ガス分子の被覆率が飽和すると自己停止する。したがって、（ＮＨ4）2ＳｉＦ6錯体の生成量も飽和する。
【００４８】
次に、第２処理として、（ＮＨ4）2ＳｉＦ6の錯体で被覆されたウェーハを加熱室に搬送して、加熱用ステージに載置した後に、ヒーター加熱を開始して、（ＮＨ4）2ＳｉＦ6の錯体をＳｉＦ4などに分解して蒸発させる。
【００４９】
上記の加熱条件は以下のようにする。
ステージ温度＝２００℃，圧力＝２６．７Ｐａ
この反応は以下の式で説明される。酸化シリコンのダミーゲート絶縁膜１２の表面に被覆した（ＮＨ4）2ＳｉＦ6の錯体は、基板温度が２００℃に加熱されると、ＳｉＦ4、ＮＨ3、ＨＦなどに分解して蒸発し、ガスとしてドライポンプにより排気される。
（ＮＨ4）2ＳｉＦ6→ＳｉＦ4＋２ＮＨ3＋ＨＦ
【００５０】
上記のケミカルエッチングは表面反応を利用しているので、パターンの疎密差が生じないなどの大きなメリットがある。
例えば、ガスの供給時間を設定することで、酸化シリコンのダミーゲート絶縁膜１２のエッチング量を所望の値にできる。
【００５１】
上記のダミーゲート絶縁膜の除去処理においては、半導体基板の表面が露出されるものの、基板にダメージを入れずに処理を行うことができる。
以上のようにして、絶縁膜Ｉにゲート電極用溝Ａを形成する。
【００５２】
上記のエッチングにおいては、後述するように、エッチング時間を選択することにより、熱酸化法により形成された酸化シリコン膜のエッチング量を、ＴＥＯＳを原料とするＣＶＤ法により形成された酸化シリコン膜のエッチング量より多く設定することができる。これによって、ダミーゲート絶縁膜１２が完全に除去されるまでに、オフセットスペーサ１５の一部のみが除去されるに留まり、オフセットスペーサ１５の若干の後退はあるが、ゲート電極用溝の幅が拡大することを防止できる。よって、トランジスタの性能をある程度確保することができる。
例えば、オフセットスペーサ１５の厚みを８ｎｍ、ダミーゲート絶縁膜１２の厚みを４ｎｍとし、上記のエッチング条件でエッチングすると、ダミーゲート絶縁膜１２を完全にエッチングするまでに４５秒を要し、この間にオフセットスペーサ１５は３．９ｎｍ除去される。従って、４．１ｎｍ程度の厚みでオフセットスペーサを残すことが可能となる。
【００５３】
次に、図６（ｂ）に示すように、例えば、熱酸化法によりゲート電極用溝Ａの底面を被覆して窒化酸化シリコン、あるいは、ＡＬＤ法によりゲート電極用溝Ａの内側表面を被覆して、酸化ハフニウムあるいは酸化アルミニウムなどのＨｉｇｈ−ｋ膜からなるゲート絶縁膜２１を形成する。Ｈｉｇｈ−ｋ膜を形成した後の工程においては、Ｈｉｇｈ−ｋ膜に耐熱性が低いため、処理温度が５００℃を超えないような工程で行う。
次に、例えば、スパッタリング法あるいはＣＶＤ法などにより、ゲート絶縁膜２１の上層において、ゲート電極用溝Ａの内壁面を被覆して、ルテニウム、窒化チタン、ハフニウムシリサイド（ＨｆＳｉｘ）やタングステンなどの金属材料またはポリシリコンなどの導電体材料を堆積させ、研磨などによりゲート電極用溝Ａの外部に堆積された導電体材料を除去し、ゲート電極２２を形成する。
さらに、ゲート電極２２をポリシリコンなどで形成した場合には、ゲート電極２２の上部表面にＮｉＳｉなどの高融点金属シリサイド層２３を形成してもよい。
【００５４】
以降の工程としては、例えば、ＣＶＤ法により上記の絶縁膜Ｉ及びゲート電極２２（あるいは高融点金属シリサイド層２３）を被覆して、酸化シリコンを堆積させ、上層絶縁膜２４を形成する。
次に、上層絶縁膜２４及び層間絶縁膜２０を貫通して、ソース・ドレイン領域１８の高融点金属シリサイド層１９及びゲート電極２２の高融点金属シリサイド層２３に達する開口部ＣＨを形成する。
得られた開口部ＣＨ内に、金属などの導電性材料からなるプラグ２５を埋め込んで形成し、さらに、これに接続して上層絶縁膜２４上に導電性材料からなる上層配線２６を形成する。
以上で、図１に示す構造の半導体装置と同様の半導体装置を製造することができる。
【００５５】
上記のオフセットスペーサ１５は、エクステンション領域を形成するためのマスクとしていることから、活性化熱処理の条件などにも依存するが、オフセットスペーサ１５のゲート電極２２と反対側端面の位置が実質的にエクステンション領域１６のチャネル側の先端の位置決めになっている。
【００５６】
また、窒化シリコン膜（サイドウォールスペーサ）１７ａもまた、ソース・ドレイン領域を形成するためのマスクとなっていた層であり、活性化熱処理の条件などにも依存するが、窒化シリコン膜（サイドウォールスペーサ）１７ａのゲート電極２２と反対側端面の位置が実質的にソース・ドレイン領域１８のチャネル側の先端の位置決めになっている。
【００５７】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００５８】
第２実施形態
本実施形態に係る半導体装置は、実質的に第１実施形態と同様である。
本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図７（ａ）に示すように、まず、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ法により活性領域を区切る素子分離絶縁膜１１を形成する。次に、熱酸化法により全面に膜厚４ｎｍ程度の酸化シリコンを堆積し、さらにＣＶＤ法によりポリシリコン及び窒化シリコンを堆積させ、フォトリソグラフィによりゲート形成領域を残してエッチング加工することで、ダミーゲート絶縁膜１２、ポリシリコンからなるダミーゲート電極１３、及び窒化シリコンからなるハードマスク層１４を積層する。
次に、例えば、プラズマＣＶＤ法あるいはＡＬＤ（原子層堆積）法などにより、全面に０．２８ｎｍの厚みで窒化シリコンを堆積し、さらにＣＶＤ法などによって８〜１４ｎｍの厚みの酸化シリコンを堆積し、全面にエッチバックすることで、ダミーゲート電極１３の両側部に半導体基板１０に接して、窒化シリコン膜１５ａ及び酸化シリコン膜１５ｂからなるオフセットスペーサ１５を形成する。
【００５９】
以降の工程は第１実施形態と同様にして、図７（ｂ）に示すように、層間絶縁膜２０の形成までを行う。
【００６０】
次に、図８（ａ）に示すように、例えば、所定条件のエッチング処理によりダミーゲート電極１３（及びハードマスク層１４）を除去する。
上記のエッチングが、酸化シリコンのダミーゲート絶縁膜に対して十分に選択比を有するようなエッチング条件とする。
【００６１】
次に、図８（ｂ）に示すように、例えば、第１実施形態においてダミーゲート絶縁膜１２を除去したエッチング処理を用いて、ダミーゲート絶縁膜１２を除去する。
以上のようにして、絶縁膜Ｉにゲート電極用溝Ａを形成する。
【００６２】
上記のエッチングにおいては、後述するように、熱酸化法により形成された酸化シリコン膜に対して、窒化シリコンのエッチング速度は十分小さい。例えば、オフセットスペーサ１５が、０．２８ｎｍの厚みの窒化シリコン膜と８ｎｍの厚みの酸化シリコン膜からなる積層体とする。このとき、ダミーゲート絶縁膜１２を完全にエッチングするまでに４５秒を要し、この間にオフセットスペーサ１５の窒化シリコン膜１５ａが０．２８ｎｍ除去され、即ち、窒化シリコン膜が丁度除去される。従って、８ｎｍの厚みの酸化シリコンからなる部分は完全にそのままで残すことが可能となり、ゲート電極用溝の幅が拡大することを防止できる。ここで、酸化シリコン膜１５ｂ自体がオフセットスペーサ１５となる。
【００６３】
上記のように、本実施形態においては、ダミーゲート絶縁膜を除去する時間で丁度除去される厚みの窒化シリコンをオフセットスペーサの溝側の一部として予め形成しておくものである。
ダミーゲート絶縁膜を除去する処理時間が変更になった場合には、窒化シリコン膜１５ａの厚みを適宜変更することができる。
【００６４】
また、ＤＨＦ処理でダミーゲート絶縁膜を除去する場合にも適用できる。この場合、熱酸化法により形成された酸化シリコン膜４ｎｍを除去するのに１０３秒かかり、この時間のＤＨＦ処理で窒化シリコンが除去されるのは０．８６ｎｍである。従って、例えば、オフセットスペーサ１５が、０．８６ｎｍの厚みの窒化シリコン膜と８ｎｍの厚みの酸化シリコン膜からなる積層体とすれば、ダミーゲート絶縁膜１２を完全にエッチングするまでの１０３秒間に、オフセットスペーサ１５の窒化シリコン膜１５ａが０．８６ｎｍ除去され、即ち、窒化シリコン膜が丁度除去される。従って、８ｎｍの厚みの酸化シリコンからなる部分は完全にそのままで残すことが可能となる。
【００６５】
以降は、第１実施形態と同様にして、例えば、ゲート電極用溝Ａにゲート絶縁膜２１、ゲート電極２２及び高融点金属シリサイド層２３を形成し、上層絶縁膜２４を形成し、開口部ＣＨを形成し、プラグ２５を埋め込み、上層配線２６を形成する。
以上で、本実施形態に係る半導体装置と同様の半導体装置を製造することができる。
【００６６】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００６７】
なお、オフセットスペーサ１５となる膜として酸化シリコン膜１５ｂを用いているが、これに限定されず、酸化シリコン膜の代わりにボロン含有窒化シリコン（ＳｉＢＮ）膜を用いてもよい。ＳｉＢＮは、シリコン窒化膜と比較し比誘電率が低く、Ｂ／Ｎ比が２のときに比誘電率は５程度になる。また、ＳｉＢＮはシリコン酸化膜と比較し耐酸性が高く、エッチング処理の際にエッチング量が比較的少ない。従って、ＳｉＢＮを用いた場合であっても、上記実施形態と同様に高いトランジスタ特性を確保することができる。
【００６８】
第３実施形態
図９は、本実施形態に係る半導体装置の断面図である。
実質的に第１実施形態と同様であるが、オフセットスペーサ１５が、窒化シリコン膜１５ａと酸化シリコン膜１５ｂの積層体として残されていることが異なる。上記以外は第１実施形態と同様である。
【００６９】
本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１０（ａ）に示すように、例えば第２実施形態と同様にして、ダミーゲート電極１３（及びハードマスク層１４）を除去工程までを行う。
【００７０】
次に、図１０（ｂ）に示すように、例えば、オフセットスペーサ１５を構成する窒化シリコン膜１５ａの厚みについて、第１実施形態においてダミーゲート絶縁膜１２を除去したエッチング処理を用いて、あるいは、ＤＨＦ処理により、ダミーゲート絶縁膜１２を除去する間に、窒化シリコン膜が完全に除去されないような厚みとする。
以上のようにして、絶縁膜Ｉにゲート電極用溝Ａを形成する。
【００７１】
上記のエッチングにおいては、後述するように、熱酸化法により形成された酸化シリコン膜に対して、窒化シリコンのエッチング速度が小さく、例えば、オフセットスペーサ１５が、０．５０ｎｍの厚みの窒化シリコン膜と８ｎｍの厚みの酸化シリコン膜からなる積層体とする。このとき、ダミーゲート絶縁膜１２を完全にエッチングするまでに４５秒を要し、この間にオフセットスペーサ１５の窒化シリコン膜１５ａが０．２８ｎｍ除去され、即ち、窒化シリコン膜１５ａは０．２２ｎｍの膜厚に薄膜化されるが、完全には除去されずに残される。従って、８ｎｍの厚みの酸化シリコンからなる部分は完全にそのままで残すことが可能となり、ゲート電極用溝の幅が拡大することを防止できる。
【００７２】
上記のように、本実施形態においては、ダミーゲート絶縁膜を除去する時間で除去される厚みよりも厚い窒化シリコン膜をオフセットスペーサの溝側の一部として予め形成しておくものである。このように窒化シリコン膜を残す場合でも、誘電率が高い窒化シリコン膜はできるだけ薄いほうが好ましく、オフセットスペーサを構成する酸化シリコン膜より十分に薄い膜とすることが好ましい。
ダミーゲート絶縁膜を除去する処理時間が変更になった場合には、窒化シリコン膜１５ａの厚みを適宜変更することができる。
【００７３】
また、ＤＨＦ処理でダミーゲート絶縁膜を除去する場合にも適用でき、この場合、熱酸化法により形成された酸化シリコン膜４ｎｍを除去するのに１０３秒かかり、この時間のＤＨＦ処理で窒化シリコンが除去されるのは０．８６ｎｍである。従って、例えば、オフセットスペーサ１５が、１．３ｎｍの厚みの窒化シリコン膜と８ｎｍの厚みの酸化シリコン膜からなる積層体とすれば、ダミーゲート絶縁膜１２を完全にエッチングするまでの１０３秒間に、オフセットスペーサ１５の窒化シリコン膜１５ａが０．８６ｎｍ薄膜化され、即ち、窒化シリコン膜が０．４４ｎｍ残される。従って、８ｎｍの厚みの酸化シリコンからなる部分は完全にそのままで残すことが可能となる。
【００７４】
以降は、第１実施形態と同様にして、例えば、ゲート電極用溝Ａにゲート絶縁膜２１、ゲート電極２２及び高融点金属シリサイド層２３を形成し、上層絶縁膜２４を形成し、開口部ＣＨを形成し、プラグ２５を埋め込み、上層配線２６を形成する。
以上で、本実施形態に係る半導体装置と同様の半導体装置を製造することができる。
【００７５】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００７６】
第４実施形態
図１１は、本実施形態に係る半導体装置の断面図である。
実質的に第１実施形態と同様であるが、オフセットスペーサ１５、窒化シリコン膜（サイドウォールスペーサ）１７ａ、層間絶縁膜２０を含む絶縁膜Ｉの厚みがより薄くなっており、即ち、ゲート電極２２の高さもより低く形成されている。上記以外は第１実施形態と同様である。
【００７７】
本実施形態に係る半導体装置の製造方法について図面を参照して説明する。
まず、図１２（ａ）に示すように、例えば、第１実施形態と同様にして、ソース・ドレイン領域の表面に高融点金属シリサイド層１９を形成する工程までを行う。
【００７８】
次に、図１２（ｂ）に示すように、例えば、ハードマスク層１４（あるいはダミーゲート電極１３）を被覆して全面にＣＶＤ法などで酸化シリコンを堆積させて層間絶縁膜２０を形成し、ハードマスク層１４（あるいはダミーゲート電極１３）の表面が露出するまで上面からＣＭＰ（化学機械研磨）法により研磨する。
上記のようにして得られた層間絶縁膜２０と、オフセットスペーサ１５及び窒化シリコン膜（サイドウォールスペーサ）１７ａを合わせて絶縁膜Ｉと称する。
【００７９】
ここで、本実施形態においては、さらに研磨処理を行って、絶縁膜Ｉを薄膜化する。
例えば、ハードマスク層１４を有していた場合には、ハードマスク層１４が完全に研磨除去されて、ダミーゲート電極１３の表面が露出する程度とすることができる。あるいは、さらにダミーゲート電極１３の途中の高さまで研磨してもよい。
また、ハードマスク層１４が有していない場合には、ダミーゲート電極１３の途中の高さまで研磨除去する。
【００８０】
以降は、第１実施形態と同様にして、ダミーゲート電極１３（及びハードマスク層１４）、ダミーゲート絶縁膜１２を除去して、絶縁膜Ｉにゲート電極用溝Ａを形成し、ゲート電極用溝Ａにゲート絶縁膜２１、ゲート電極２２及び高融点金属シリサイド層２３を形成し、上層絶縁膜２４を形成し、開口部ＣＨを形成し、プラグ２５を埋め込み、上層配線２６を形成する。
以上で、本実施形態に係る半導体装置と同様の半導体装置を製造することができる。
【００８１】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００８２】
本実施形態においては、第２実施形態と同様に、ダミーゲート絶縁膜を除去する時間で丁度除去される厚みの窒化シリコンをオフセットスペーサの溝側の一部として予め形成しておいてもよい。
【００８３】
第５実施形態
図１３は、本実施形態に係る半導体装置の断面図である。
実質的に第３実施形態と同様であるが、上記の第４実施形態と同様にオフセットスペーサ１５、窒化シリコン膜（サイドウォールスペーサ）１７ａ、層間絶縁膜２０を含む絶縁膜Ｉの厚みがより薄くなっており、即ち、ゲート電極２２の高さもより低く形成されている。上記以外は第３実施形態と同様である。
【００８４】
本実施形態に係る半導体装置の製造方法は、第３実施形態の製造方法において、第４実施形態と同様に、絶縁膜Ｉを形成した後に、さらに絶縁膜Ｉを薄膜化することで、製造することができる。
【００８５】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００８６】
第６実施形態
図１４〜図１７は、本実施形態に係る半導体装置の断面図である。
実質的に上記の第１〜第５実施形態と同様であるが、ゲート絶縁膜として、ＡＬＤ法によりゲート電極用溝Ａの内壁を被覆して、酸化ハフニウムや酸化アルミニウムなどのいわゆるＨｉｇｈ−ｋ材料からなるゲート絶縁膜３０が形成されており、ゲート絶縁膜３０の上層においてゲート電極用溝Ａを埋め込んでルテニウムやタングステンなどの金属材料が埋め込まれてゲート電極３１が構成されている。
図１４が第１及び第２実施形態、図１５が第３実施形態、図１６が第４実施形態、図１７が第５実施形態にそれぞれ対応している。
【００８７】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスを用いてＭＯＳトランジスタを形成する際に、窒化シリコンからなるオフセットスペーサと比べて誘電率が低い酸化シリコン膜を含むオフセットスペーサを形成し、製造プロセス中においてそれが除去されないように形成するので、ＭＯＳトランジスタの特性を高めることができる。
【００８８】
（実施例）
第１実施形態において記載された、ダミーゲート絶縁膜を除去するためのエッチング法について、熱酸化法による酸化シリコン膜（ａ）、ＴＥＯＳを原料とするプラズマＣＶＤ法による酸化シリコン膜（ｂ）、プラズマＣＶＤ法による窒化シリコン膜（ｃ）について、エッチング処理時間とエッチング量の関係を調べた。
結果を図１８に示す。
【００８９】
図１８に示すように、エッチング時間が４０数秒を超えたところから、熱酸化法による酸化シリコン膜（ａ）のエッチング量がＴＥＯＳを原料とするプラズマＣＶＤ法による酸化シリコン膜（ｂ）より大きくなり、それぞれの材料をダミーゲート絶縁膜とオフセットスペーサとして用いることで、オフセットスペーサを残しながら、ダミーゲート電極を除去することができる。
また、窒化シリコン膜（ｃ）の場合には、常に熱酸化法による酸化シリコン膜（ａ）のエッチング量より小さく、それぞれの材料をダミーゲート絶縁膜とオフセットスペーサとして用いることで、オフセットスペーサを残しながら、ダミーゲート電極を除去することができる。
【００９０】
本発明は上記の説明に限定されない。
例えば、ゲート絶縁膜及びゲート電極を構成する材料は、上記の実施形態に限定されない。
高融点金属シリサイド層は形成されていなくてもよい。
オフセットスペーサの材料は、例えば第１実施形態においては酸化シリコン膜の代わりにホウ素含有窒化シリコン（ＳｉＢＮ）膜を用いてもよく、第２実施形態においては窒化シリコン膜と酸化シリコン膜の積層体の代わりに窒化シリコン膜とホウ素含有窒化シリコン膜の積層体を用いてもよく、また、第３実施形態においては窒化シリコン膜と酸化シリコン膜の積層体の代わりにホウ素含有窒化シリコン膜と酸化シリコン膜の積層体を用いてもよい。ホウ素含有窒化シリコン膜は、窒化シリコン膜と比較し比誘電率が低く、Ｂ／Ｎ比が２のときに比誘電率は５程度になる。また、ＳｉＢＮは酸化シリコン膜と比較し耐酸性が高く、エッチング処理の際にエッチング量が比較的少ないため、酸化シリコン膜をオフセットスペーサとして用いる場合よりも薄く形成することができる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００９１】
本発明の半導体装置は、ＭＯＳＦＥＴを有する半導体装置に適用できる。
また、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴを有する半導体装置を製造する方法に適用できる。
【図面の簡単な説明】
【００９２】
【図１】図１は本発明の第１実施形態に係る半導体装置の模式断面図である。
【図２】図２（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図６】図６（ａ）及び（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図９】図９は本発明の第３実施形態に係る半導体装置の模式断面図である。
【図１０】図１０（ａ）及び（ｂ）は本発明の第３実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１１】図１１は本発明の第４実施形態に係る半導体装置の模式断面図である。
【図１２】図１２（ａ）及び（ｂ）は本発明の第４実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１３】図１３は本発明の第５実施形態に係る半導体装置の模式断面図である。
【図１４】図１４は本発明の第６実施形態に係る半導体装置の模式断面図である。
【図１５】図１５は本発明の第７実施形態に係る半導体装置の模式断面図である。
【図１６】図１６は本発明の第８実施形態に係る半導体装置の模式断面図である。
【図１７】図１７は本発明の第９実施形態に係る半導体装置の模式断面図である。
【図１８】図１８は本発明の実施例にかかるエッチング速度を示すグラフである。
【符号の説明】
【００９３】
１０…半導体基板、１１…素子分離絶縁膜、１２…ダミーゲート絶縁膜、１３…ダミーゲート電極、１４…ハードマスク層、１５…オフセットスペーサ、１５ａ…窒化シリコン膜、１５ｂ…酸化シリコン膜、１６…エクステンション領域、１７…サイドウォールスペーサ、１７ａ…窒化シリコン膜（サイドウォールスペーサ）、１７ｂ…酸化シリコン膜、１８…ソース・ドレイン領域、１９…高融点金属シリサイド層、２０…層間絶縁膜、２１…ゲート絶縁膜、２２…ゲート電極、２３…高融点金属シリサイド層、２４…上層絶縁膜、２５…プラグ、２６…上層配線、３０…ゲート絶縁膜、３１…ゲート電極、Ａ…ゲート電極用溝、Ｉ…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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