(57)【要約】【目的】パケット網とＴＤＭ網との間でパケット信号のパケット化を解くと共にクロスコネクト機能を実現するジッタバッファ回路を提供する。【構成】本発明によるジッタバッファ回路は、パケット信号を取り込み、該パケット信号を構成する複数のパケットのバッファリングを行う共に該パケットをフレーム化して出力するジッタバッファ回路であり、該パケット信号を構成する複数のパケットのバッファリングを行うと共に、該パケットの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を抽出し、これを含むフレームを生成するジッタバッファメモリを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
パケット信号を取り込み、前記パケット信号を構成する複数のパケットのバッファリングを行うと共に前記パケットをフレーム化して出力するジッタバッファ回路であって、
前記パケット信号を構成する複数のパケットのバッファリングを行うと共に、前記パケットの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を抽出し、これを含むフレームを生成するジッタバッファメモリを含むことを特徴とするジッタバッファ回路。
【請求項２】
前記複数のパケットの各々毎に、前記チャネル区分データ片群をなすデータ片の数を指定するパケット制御情報と、前記チャネル区分データ片群に含まれる各データ片の配列を指定するアドレス制御情報とを保持する制御メモリと、
前記パケット制御情報及びアドレス制御情報に従って書込アドレスを生成し、生成した書込アドレスを前記ジッタバッファメモリに供給し、前記ジッタバッファメモリをして前記チャネル区分データ片群の書込をなさしめる書込制御部と、
前記チャネル区分データ片群をなす各データ片の書込順に従って読出アドレスを生成し、生成した読出アドレスを前記ジッタバッファメモリに供給し、前記ジッタバッファメモリをして前記チャネル区分データ片群を含むフレームの読出をなさしめる読出制御部と、
を含むことを特徴とする請求項１記載のジッタバッファ回路。
【請求項３】
前記制御メモリは、前記アドレス制御情報を保持するアドレス制御メモリと、前記アドレス制御メモリの先頭アドレス及び前記パケット制御情報を保持するパケット制御メモリとからなることを特徴とする請求項２記載のパケット化バッファ回路。
【請求項４】
前記書込制御部は、前記アドレス制御情報に従って、前記複数のフレーム毎に繰り返し前記書込アドレスを生成し、生成した書込アドレスを前記ジッタバッファメモリに供給し、前記ジッタバッファメモリをして前記チャネル区分データ片群の書込をなさしめることを特徴とする請求項２記載のジッタバッファ回路。
【請求項５】
前記チャネル区分データ片群の各々をタイムスロットの順序に従って識別することを特徴とする請求項１記載のジッタバッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＰネットワークの如きパケット伝送方式のパケット信号が伝送されるパケット網と、ＳＴＭ（Synchronous Transport Mode）信号の如き時分割多重方式（ＴＤＭ：Time Division Multiplex）のＴＤＭ信号が伝送されるＴＤＭ網との間で信号中継をなす信号中継装置、並びにかかるパケット信号を構成する複数のパケットから複数のフレームを抽出して、これをＴＤＭ信号として生成するジッタバッファ回路に関する。
【背景技術】
【０００２】
従来、ＴＤＭ信号を中継する信号中継装置においては、ＴＤＭ信号を構成する各フレームに含まれる複数のタイムスロット毎のバイトデータを、各フレームの各々に振り分けてタイムスロットの時間軸上の入れ換えを行うクロスコネクト機能が備えられる。かかるクロスコネクト機能は、例えば、回線設定状態を任意に変更可能とするために用いられる。クロスコネクト機能を実現する技術としては、特許文献１及び特許文献２に開示された技術がある。
【特許文献１】特開平１０−２７１５８２号公報
【特許文献２】特許第２７７８７３６号
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の２つの何れの技術も連続したＴＤＭ信号間のフレーム同士のタイムスロットを入れ換えるものであって、不連続なデータ例であるパケットと時間的に連続したデータ列であるＳＴＭ信号とのクロスコネクト機能を実現するものではない。
【０００４】
本発明の目的は、パケット網とＴＤＭ網との間でパケット信号のパケット化を解くと共にクロスコネクト機能を実現するジッタバッファ回路を提供することである。
【課題を解決するための手段】
【０００５】
本発明によるジッタバッファ回路は、パケット信号を取り込み、該パケット信号を構成する複数のパケットのバッファリングを行うと共に該パケットをフレーム化して出力するジッタバッファ回路であり、該パケット信号を構成する複数のパケットのバッファリングを行うと共に、該パケットの各々から同一チャネルに属するデータ片からなるチャネル区分データ片群を抽出し、これを含むフレームを生成するジッタバッファメモリを含むことを特徴とする。
【発明の効果】
【０００６】
本発明によるジッタバッファ回路によれば、パケット網とＴＤＭ網との間でパケット信号のパケット化を解くと共にクロスコネクト機能が実現される。
【発明を実施するための最良の形態】
【０００７】
本発明の実施例について添付の図面を参照しつつ詳細に説明する。
【０００８】
図１は、本発明による実施例を示し、信号中継装置の構成を示している。信号中継装置１は、ＣＰＵ４と、メモリ（ＭＥＭ）５と、ＴＤＭ網インタフェース５と、パケット網インタフェース６と、パケット化バッファ回路１００と、ジッタバッファ回路２００とを含み、これら各部はバス８により相互に接続されている。
【０００９】
ＣＰＵ４は、信号中継装置１の全体制御を司る中央処理演算装置であり、メモリ５にロードされる基本制御プログラムや応用プログラムの実行により、ＴＤＭ網インタフェース６、パケット網インタフェース７、パケット化バッファ回路１００及びジッタバッファ回路２００からなる各部の動作を制御する。
【００１０】
ＴＤＭ網インタフェース６は、ＴＤＭ網２との間でＴＤＭ信号を送受信し、該ＴＤＭ信号を信号線９ａを介してパケット化バッファ回路１００及びジッタバッファ回路２００との間で入出力する。ＴＤＭ網２は、通常の公衆加入者電話網や専用線網の如き電話通信やデータ通信を可能とする通常のネットワークであり得る。尚、本実施例では、ＴＤＭ信号はＳＴＭ信号であるとして以下説明する。従って、ＴＤＭ信号を構成する各フレームをＳＴＭフレームと称して以下説明する。
【００１１】
パケット網インタフェース７は、パケット網３との間でパケットペイロードを担うパケット信号（以下、パケットと略称する）を送受信し、該パケットを信号線９ｂを介してパケット化バッファ回路１００及びジッタバッファ回路２００との間で入出力する。パケット網３は、イーサネット（登録商標）等のＬＡＮ網であっても、さらにイーサネット網を基礎としたＩＰネットワークであり得る。
【００１２】
パケット化バッファ回路１００は、パケット化バッファ回路であり、バッファリング機能と共に、ＳＴＭ信号を複数のパケットからなるパケット信号にパケット化する機能を備える回路である。
【００１３】
ジッタバッファ回路２００は、本発明によるジッタバッファ回路であり、パケット信号を構成する複数のパケットのバッファリング機能と共に、パケット化バッファ回路１００におけるパケット化処理とは逆のパケット化を解く処理を行い、不連続なパケットデータと連続するＳＴＭ信号とのクロスコネクト機能を備える回路である。ジッタバッファ回路２００から出力されるべきＳＴＭ信号は、Ｎ個（Ｎは正数）のチャネルが時分割多重されたＳＴＭフレームであり、Ｆ個のＳＴＭフレームが１つのマルチフレームパルス毎に繰り返される連続した信号である。１つのＳＴＭフレームは、タイムスロット番号（例えば＃１〜＃８）により識別される複数のタイムスロットからなる。１つのタイムスロットには１バイトのデータ片（以下、バイトデータと称する）が格納される。
【００１４】
尚、１つのパケットから抽出されるバイトデータはチャネル区分データ片群を構成し、各バイトデータがどのチャネルに属するかは、タイムスロットの順番により識別される。
【００１５】
図２は、図１に示したジッタバッファ回路２００の構成を示している。ジッタバッファ回路２００は、書込制御部１０と、ジッタバッファメモリ２０と、読出制御部３０と、パケット制御メモリ４０と、アドレス制御メモリ５０と、パケット長カウンタ６０と、パケットヘッダ抽出部７０とを含む。
【００１６】
パケットヘッダ抽出部７０は、パケット網インタフェース７から入力されるパケット信号を取り込み、該パケット信号を構成する各パケットからそのヘッダ情報を抽出し、ヘッダ情報を除いたパケットペイロードをジッタバッファメモリ２０に入力する機能を備える。ここで、パケットヘッダ抽出部７０は、ＩＰアドレスやポート番号等情報を含むパケットヘッダ情報を解析することでパケット番号を判別している。該パケット番号は書込制御部１０に入力される。パケットペイロードには、ＳＴＭ信号を構成するべき複数のバイトデータが格納されている。
【００１７】
ジッタバッファメモリ２０は、パケット信号を構成する複数のパケットをバッファリングするメモリであり、Ｍバイト×Ｌの容量を有する。Ｍ＝Ｎ×Ｆであり、ＮはＳＴＭフレームのチャネル（バイト）数であり、Ｆはパケット化されたフレーム数であり、Ｌは蓄積パケット数である。ジッタバッファメモリ２０は、書込制御部１０により生成された書込アドレス（ＷＡＤＤ）に従ってデータを書き込み、読出制御部３０により生成される読出アドレス（ＲＡＤＤ）に従ってバイトデータの読み込みを行い、ＳＴＭフレームを構成して出力する。ジッタバッファメモリ２０は、また、書込及び読出の同時並行動作を可能とするために２面以上の複数面からなる構成とされても良い。面の数は蓄積パケット数Ｌに相当する。
【００１８】
書込制御部１０は、パケット制御メモリ４０、アドレス制御メモリ５０及びパケット長カウンタ６０に接続され、各ブロックからの情報に基づいてジッタバッファメモリ２０の書込アドレス（ＷＡＤＤ）を生成し、生成された書込アドレスをパケットの入力と同期してジッタバッファメモリ２０に入力する機能を備える。
【００１９】
読出制御部３０は、ＳＴＭフレームの先頭表示であるマルチフレームパルス信号が入力され、ジッタバッファメモリ２０の読出アドレス（ＲＡＤＤ）を生成する機能を備える。読出アドレスは、ＳＴＭフレームのマルチフレームパルスを基準にシーケンシャルにカウントアップするカウンタ回路で生成され、ジッタバッファメモリ２０からのバイトデータは若番のアドレスから順に出力される。
【００２０】
パケット制御メモリ４０及びアドレス制御メモリ５０の各々は、ＣＰＵ４（図１参照）からの設定情報が書き込まれるメモリであり、各々運用面及び非運用面の２面構成をとる。これら各面の切り替えは、対応するセレクタ４１及びセレクタ５１の各々によりなされる。
【００２１】
パケット長カウンタ６０は、書込制御部１０により用いられるカウンタであり、書込アドレス生成時においてアドレス制御メモリ５０から順番にデータを読み出す時に、読出回数をカウントするために用いられる。
【００２２】
図３は、パケット信号の各パケット及びその書込アドレスを説明している。本図の上段には、パケットヘッダ抽出部に入力される複数のパケットが時間軸上のストリームとして示されている。各パケットは時間的に不連続に受信され、その順序は不規則であって順序性が保証されていない。１つのパケットは、パケット番号を含むヘッダを含み、各パケットはこのパケット番号（例えばＡ〜Ｄ）により識別される。
【００２３】
各パケットのパケットペイロードは、各ＳＴＭフレームに含まれるべき少なくとも１つのバイトデータが格納されている。各バイトデータは、ＳＴＭフレーム内のタイムスロット番号により識別される。バイトデータの数はパケット毎に同一の場合もあるが異なる場合もある。そこで、パケット毎に各フレームあたり確保されるタイムスロット数としてパケット長が定義される。すなわち、パケット長とは、１つのパケットにおいて各フレームに等しく確保されるタイムスロット数を意味し、パケット毎に可変の数である。例えば、パケット番号「Ａ」のパケットについては、２個のＳＴＭフレームの各々に振り分けられるべき等しく５つのバイトデータがあり、各バイトデータがパケット番号「Ａ」のパケットに任意の順番に配列されている。抽出されるバイトデータはチャネル区分データ片群を構成する。
【００２４】
尚、本発明によるジッタバッファ回路２００は、パケット毎のパケット長が全て同じで且つＳＴＭ信号のバイトデータが順番に配列されている場合のみならず、パケット長やバイトデータの順番が任意に設定されている場合にも対処することができる。
【００２５】
図４は、パケット制御メモリ及びアドレス制御メモリの設定例を示している。パケット制御メモリ４０には、「パケット番号」毎に、「ＡＣＭ先頭アドレス」及び「パケット長」の２個のアドレス制御情報があらかじめＣＰＵ４から設定されている。一方、アドレス制御メモリ５０には、「メモリアドレス」毎に、ＳＴＭフレームの「タイムスロット番号」が書込アドレスの下位アドレスとしてあらかじめＣＰＵ４から設定されている。アドレス制御メモリ５０において、１つのパケットと他のパケットとの境界には何らデリミタ（delimiter）を含まず、該境界はパケット制御メモリ５０のＡＣＭ先頭アドレスの各値で区分される。
【００２６】
例えば、パケット番号‘Ａ’のパケットについてを参照すると、パケット制御メモリ４０には、ＡＣＭ先頭アドレスを‘１’とし、パケット長は‘５’として設定されている。アドレス制御メモリ５０には、ＡＣＭ先頭アドレスの‘１’に対応するメモリアドレス‘１’を先頭として、パケット長の‘５’に対応する５つのタイムスロット番号が設定されている。
【００２７】
かかるパケット制御メモリ及びアドレス制御メモリの設定により、本発明によるジッタバッファ回路２００は、パケット毎のパケット長が全て同じで且つＳＴＭ信号のバイトデータが順番に配列されている場合のみならず、パケット長やバイトデータの順番が任意に設定されている場合にも対処することができる。
【００２８】
図５は、書込アドレスを生成する処理手順を示している。本図を参照して、書込制御部１０の動作について説明する。書込制御部１０は、受信パケットのパケット番号を認識する（ステップＳ０１）。該パケット番号は、パケットヘッダ抽出部７０で判別され書込制御部１０に入力されている。次いで、書込制御部１０は、パケット制御メモリ４０から当該パケット番号に対応するＡＣＭ先頭アドレス及びパケット長の読み出しを行う（ステップＳ０２）。
【００２９】
次に、書込制御部１０は、ＳＴＭフレーム番号を初期値‘１’に、書込アドレスの上位アドレスを‘１’に設定する（ステップＳ０３）。次いで、書込制御部１０は、アドレス制御メモリ５０から当該パケット番号に対応する少なくとも１つのタイムスロット番号を読み出す（ステップＳ０４）。かかる複数のタイムスロット番号の読出は、パケット長カウンタ６０を用いて読出回数をカウントすることで、ＡＣＭ先頭アドレスが指定するメモリアドレスからパケット長が指定する回数分の数のタイムスロット番号を繰り返し読み出すことにより行われる。
【００３０】
次に、書込制御部１０は、前述の書込アドレスの上位アドレスと、読み出された少なくとも１つのタイムスロット番号の下位アドレスとを組み合わせることで、当該パケットの１つのＳＴＭフレーム分の書込アドレスを生成する（ステップＳ０５）。
【００３１】
次に、書込制御部１０は、全てのＳＴＭフレームについて書込アドレスを生成したか否かを判定する（ステップＳ０６）。もし全てのＳＴＭフレームについて生成していない場合は、ＳＴＭフレーム番号及び上位アドレスを‘１’増やして（ステップＳ０７）、ステップＳ０４及びステップＳ０５の処理を繰り返す。
【００３２】
一方、もし全てのＳＴＭフレームについて生成した場合は、当該パケットについて書込アドレスの生成が終了したとして、次にパケットを受信した場合に、次のパケットの書込アドレスの生成を繰り返す。
【００３３】
図３を再び参照すると、本図の下段に、生成された書込アドレスの例が示されている。書込アドレスの上位アドレスはＳＴＭフレーム番号（マルチフレーム番号）が設定され、書込アドレスの下位アドレスはタイムスロット番号がそのまま設定される。例えば、パケット番号‘Ａ’のパケットから抽出される、ＳＴＭフレーム番号“１”のバイトデータの書込アドレスの各々は、“１−１”、“１−２”、“１−４”、“１−５”及び“１−６”となり、ＳＴＭフレーム番号“２”のバイトデータの書込アドレスの各々は、“２−１”、“２−２”、“２−４”、“２−５”及び“２−６”となる。
【００３４】
図６は、パケットの書込及びＳＴＭフレームの読出の詳細が説明されている。複数のパケットに含まれていた各タイムスロットのバイトデータは、生成された書込アドレスに従って、ジッタバッファメモリ２０に書き込まれる。図示されるように、複数のパケットの各バイトデータが、若番から正順に並ぶ書込アドレスに従って書き込まれている。
【００３５】
一方、ＳＴＭフレームの読出は、ジッタバッファメモリ２０の先頭から若番順にシーケンシャルに読み出される。図示されるように、ＳＴＭフレームが連続してジッタバッファメモリ２０から出力される。
【００３６】
図７〜図９は、パケット削除が行われた場合に対処する運用例を示している。信号中継装置１は、外部のパケット網３からパケット信号を受信する。かかるパケット信号は、送信側の運用状態によっては、特定のパケットが削除される場合がある。そこで、信号中継装置１もかかる状態に対処可能とすることが求められる。
【００３７】
図７を参照すると、パケットＢが削除された場合において、パケットヘッダ抽出部に入力されるパケット信号の各パケットが示されている。図示されるようにパケットＢが削除されている。
【００３８】
図８を参照すると、パケットＢが削除された場合のパケット制御メモリ４０’及びアドレス制御メモリ５０’の設定例が示されている。パケット制御メモリ４０’及びアドレス制御メモリ５０’では、パケット制御メモリ４０及びアドレス制御メモリ５０からパケットＢに関する情報が削除されている。これに伴いパケットＣ及びＤのアドレス制御メモリ５０’上のデータ格納位置、すなわちメモリアドレスが変更され、パケット制御メモリ４０’のＡＣＭ先頭アドレスが同時に変更される。
【００３９】
尚、アドレス制御メモリ５０’において、パケットＣ及びＤに関するタイムスロット番号は変更されないので、設定変更によるサービス断は発生しない。また、パケット受信時にはパケット制御メモリ４０’及びアドレス制御メモリ５０’の内容が読み出されるので、設定変更はパケットを受信していないタイミングで実行しなければならない。すなわち、パケットが常時受信されることから、パケット間ギャップの短い時間でかかる変更がなされなければならず、設定量が多い場合には変更ができない。そこで、パケット制御メモリ４０及びアドレス制御メモリ５０は、運用面及び非運用面の２面構成とされている。設定を変更する場合、ＣＰＵ４は、非運用面に新しい設定を書き込み、書込終了後に運用面と非運用面の切り替え情報を書込制御部１０に通知し、書込制御部１０は、パケット間ギャップのタイミングで切り替え動作を行うようにしている。
【００４０】
図９を参照すると、図７に示されたＳＴＭフレームの削除の設定がなされた場合におけるＳＴＭフレーム読出の詳細が説明されている。ジッタバッファメモリ２０には、各バイトデータがその書込アドレスに従って書き込まれている。削除されたパケットＢから抽出されたバイトデータに対応する部分は空白のバイトデータで代替される。結果として、ジッタバッファメモリ２０から出力されるＳＴＭ信号においても対応する部分は空白のタイムスロットで代替される。
【００４１】
以上の実施例から明らかなように、本発明によるジッタバッファ回路によれば、パケットのような不連続かつ不規則な順序で入力されるデータ列と規則的に連続したＳＴＭ信号へのクロスコネクト機能が実現される。さらに、パケット長を任意に変更したい場合やタイムスロットの順番を任意に変更したい場合にも容易に対処が可能である。
【００４２】
また、本発明によるジッタバッファ回路によれば、パケット制御メモリ及びアドレス制御メモリの如き制御メモリが設けられてジッタバッファメモリの使用領域が管理される。これにより、ジッタバッファメモリの領域がパケット毎に具備される必要がなく、ジッタバッファメモリの１つの領域が全パケット共通で使用される。これにより、バッファ容量が大幅に削減されるという作用がある。
【００４３】
例えば、ジッタバッファメモリをパケット毎に備えた場合に必要なバッファ容量は「Ｎ×Ｆ×Ｐ×Ｌ」であり、これに対して本発明では「Ｎ×Ｆ×Ｌ（すなわちＭ×Ｌ）」となる。ここで、ＮはＳＴＭフレーム当りのバイトデータ量であり、Ｆはパケット化されたＳＴＭフレーム数であり、Ｐは最大パケット数であり、Ｌはジッタに対処するため必要な蓄積パケット数である。そこで、仮に、ＳＴＭフレームをＳＴＭ−１（１５５．５２Ｍｂｐｓ）とし、Ｆ＝２、Ｌ＝１０とすると、従来方式ではＭ＝４０３２バイト（Ｎ＝２０１６）、Ｐ＝２０１６個であり、「４０３２×２０１６×１０バイト≒８０Ｍバイト」となるのに対し、本発明では「４０３２×１０≒４Ｋバイト」となる。
【産業上の利用可能性】
【００４４】
本発明によるジッタバッファ回路は、実施例の如くパケット信号をＳＴＭ信号に変換するサーキットエミュレーションにおいて、ＳＴＭフレーム内の任意のタイムスロットが任意のパケットにパケット化された場合に適応可能である。また、特定タイムスロットが特定パケットにパケット化された場合にも対処可能であり、同じ装置で異なるサービスを提供することが可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明による実施例を示し、信号中継装置の構成を示すブロック図である。
【図２】図１に示したジッタバッファ回路の構成を示すブロック図である。
【図３】パケット信号の各パケット及びその書込アドレスを説明する説明図である。
【図４】パケット制御メモリ及びアドレス制御メモリの設定例を示すブロック図である。
【図５】書込アドレスを生成する処理手順を示すフローチャートである。
【図６】パケットの書込及びＳＴＭフレームの読出の詳細を説明する説明図である。
【図７】パケットが削除された場合におけるパケット信号の各パケットを説明する説明図である。
【図８】パケットの削除を行う場合のパケット制御メモリ及びアドレス制御メモリの設定例を示すブロック図である。
【図９】図８に示されたパケットの削除の設定がなされた場合におけるＳＴＭフレーム読出の詳細を説明する説明図である。
【符号の説明】
【００４６】
１  信号中継装置
２  ＴＤＭ網
３  パケット網
４  ＣＰＵ
５  メモリ（ＭＥＭ）
６  ＴＤＭ網インタフェース
７  パケット網インタフェース
８  バス
９ａ、９ｂ  信号線
１０  書込制御部
２０  ジッタバッファメモリ
３０  読出制御部
４０  パケット制御メモリ
４１、５１  セレクタ
５０  アドレス制御メモリ
６０  パケット長カウンタ
７０  パケットヘッダ抽出部
１００  パケット化バッファ回路
２００  ジッタバッファ回路
【図１】
2008022415.tif 000003
【図２】
2008022415.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008022415.tif 000008
【図７】
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【図８】
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【図９】
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