(57)【要約】      （修正有）【課題】駆動回路素子を同一基板上に一体的に有する液晶表示装置において、表示コントラストの劣化を抑えつつ駆動回路の安定動作を図る。【解決手段】透明基板１２上に、画素電極４４を駆動する第１薄膜トランジスタ２０と、前記第１薄膜トランジスタ２０に駆動信号を供給する第２薄膜トランジスタ５０と、を備えた表示装置１において、前記第１薄膜トランジスタ２０及び第２薄膜トランジスタ５０は、チャネル領域２８，５８とドレイン領域３４，６４及びソース領域３２，６２との間に配された低濃度不純物領域３０，３１，６０，６１とを備える半導体層２２，５２をそれぞれ有し、前記第２薄膜トランジスタ５０の前記チャネル領域５８と前記ドレイン領域６４の相対向する端部の間隔Ｌｄが、前記第１薄膜トランジスタ２０の前記チャネル領域２８と前記ドレイン領域３４の相対向する端部の間隔Ｌｐより短いことを特徴とする液晶表示装置。【選択図】図２
2008165028.tif 000002
【特許請求の範囲】
【請求項１】
アレイ基板と対向基板との間に液晶層を挟持して構成された液晶表示装置において、
前記アレイ基板は、表示領域及び駆動回路領域に区画された透明基板と前記表示領域に形成され表示領域にマトリクス状に配置された画素電極を駆動する第１薄膜トランジスタと、前記透明基板の前記駆動回路領域に形成され前記第１薄膜トランジスタに駆動信号を供給する第２薄膜トランジスタと、を備え、
前記第１薄膜トランジスタ及び第２薄膜トランジスタは、チャネル領域と、前記チャネル領域を挟んで対向するソース領域及びドレイン領域と、少なくとも前記チャネル領域と前記ドレイン領域との間に配された低濃度不純物領域とを備える半導体層をそれぞれ有し、
前記第２薄膜トランジスタの前記チャネル領域と前記ドレイン領域の間隔が、前記第１薄膜トランジスタの前記チャネル領域と前記ドレイン領域の間隔より短いことを特徴とする液晶表示装置。
【請求項２】
前記各薄膜トランジスタの前記チャネル領域と前記ソース領域との間に低濃度不純物領域を配し、前記チャネル領域と前記ソース領域の間隔を前記各間隔と略等しくなるように設定したことを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの前記半導体層が、絶縁層を介して前記透明基板に積層された遮光層上に形成されていることを特徴とする請求項１又は２に記載の液晶表示装置。
【請求項４】
前記第１薄膜トランジスタ及び第２薄膜トランジスタの夫々のソース領域に接続されたソース電極にて少なくとも前記低濃度不純物領域を遮光することを特徴とする請求項１〜３のいずれか１項に記載の液晶表示装置。
【請求項５】
前記第１薄膜トランジスタ及び第２薄膜トランジスタの半導体層がポリシリコンからなることを特徴とする請求項１〜４のいずれか１項に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス型液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、表示部の薄型化が可能であり、事務機器やコンピュータ等の表示装置あるいは特殊な表示装置への用途として要求が高まっている。
【０００３】
これらの中で、アモルファスシリコン（ａ−Ｓｉ）またはポリシリコン（ｐ−Ｓｉ）を用いたＴＦＴをスイッチング素子としてマトリクス上に配した液晶表示装置は、表示品位が高く、低消費電力であるため、その開発が盛んに行われている。
【０００４】
特にｐ−Ｓｉを用いたＴＦＴ（ｐ−ＳｉＴＦＴ）は、ａ−Ｓｉを用いたＴＦＴ（a−ＳｉＴＦＴ）よりも移動度が１０から１００倍程度高く、その利点を利用して画素スイッチング素子して用いるだけでなく、周辺駆動回路にｐ−ＳｉＴＦＴを用いて、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に一体的に形成する駆動回路一体型の液晶表示装置が知られている。
【０００５】
また、ｐ−Ｓｉには結晶成長プロセス温度の相違により、高温ポリシリコンと低温ポリシリコンに分類される。高温ポリシリコンは、高温でＳＰＣ（固相成長）により形成されるため均一な半導体層を容易に得ることができるが、石英基板など耐熱性に優れた基板上に形成する必要がある。このような耐熱性に優れた基板は通常高価で基板自体が小さいため、高温ポリシリコンからなるＴＦＴは、プロジェクタのような投射型の液晶表示装置において好適に用いられる。
【０００６】
一方、ＴＦＴでは、シリコンなどの半導体層に光が照射されるとリーク電流が流れる。そのため、液晶表示装置では、バックライトからの光によって画素ＴＦＴにリーク電流が発生し、表示のコントラスト等を劣化させる問題があり、特に強い光を照射するプロジェクタの場合では上記の問題が生じやすい。そこで、画素ＴＦＴの上層側及び下層側に金属製の遮光層を設けることで、半導体層に光が照射されるのを防ぎリーク電流を抑えることがなされている。
【０００７】
また、ＴＦＴでは、チャネル領域とソース領域の間やチャネル領域とドレイン領域の間に低濃度不純物（ＬＤＤ：lightly doped drain）領域を設けることでドレイン端での高電界を緩和してリーク電流の発生を抑制することがなされている。このようなＬＤＤ領域を備えたＴＦＴにおいて、リーク電流の電流経路の一部であるＬＤＤ領域を狭小化することで更なるリーク電流の抑制を図ることがなされている（例えば、下記特許文献１参照）。
【０００８】
しかしながら、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に一体的に形成する駆動回路一体型の表示装置において、上記のようなＬＤＤ領域を狭小化した場合、次のような問題がある。すなわち、ＬＤＤ領域はドレイン端での高電界を緩和しＴＦＴのオフ時のリーク電流を低くする機能を有しており、その長さが長いほど電界が緩和され、リーク電流の低減が図られるため、極端な狭小化を図ることはできない。一方で、ＬＤＤ領域はＴＦＴのオン状態において直列に付加された抵抗として作用するため、このＬＤＤ領域の抵抗によりＴＦＴのオン電流が低下するおそれがある。このようなＴＦＴを駆動回路ＴＦＴに用いると、オン電流の低下により駆動回路の動作が不安定になる問題がある。
【０００９】
また、低温ポリシリコンからなるＴＦＴでは、高温ポリシリコンに比べＬＤＤ領域を寸法精度よく形成することができないため、ＬＤＤ領域のソース−ドレイン方向の長さ、すなわち相対向するチャネル端とドレイン端の間隔やチャネル端とソース端の間隔が小さいものが製造されるおそれがある。ＬＤＤ領域のソース−ドレイン方向の長さが小さいＴＦＴが画素ＴＦＴに用いられると、ドレイン端における電界が充分に緩和されずリーク電流が増大して液晶表示のコントラスト等を劣化させることから、低温ポリシリコンからなるＴＦＴにおいてはＬＤＤ領域の長さにマージンが設けられている。
【００１０】
しかしながら、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に一体的に形成する駆動回路一体型の表示装置において、画素ＴＦＴと駆動回路ＴＦＴに対してＬＤＤ領域のソース−ドレイン方向の長さを一律に設定した場合、駆動回路ＴＦＴのオン電流が低下することとなり、駆動回路の動作が不安定になる問題がある。
【特許文献１】特開２００５−２５９７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は上記問題に鑑みてなされたものであり、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に一体的に形成する駆動回路一体型の液晶表示装置において、画素ＴＦＴのリーク電流を抑制して表示コントラストの劣化を抑えるとともに、駆動回路ＴＦＴのオン電流の低下を抑えて駆動回路を安定動作させることができる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の液晶表示装置は、アレイ基板と対向基板との間に液晶層を挟持して構成された液晶表示装置において、前記アレイ基板は、表示領域及び駆動回路領域に区画された透明基板と前記表示領域に形成され表示領域にマトリクス状に配置された画素電極を駆動する第１薄膜トランジスタと、前記透明基板の前記駆動回路領域に形成され前記第１薄膜トランジスタに駆動信号を供給する第２薄膜トランジスタと、を備え、前記第１薄膜トランジスタ及び第２薄膜トランジスタは、チャネル領域と、前記チャネル領域を挟んで対向するソース領域及びドレイン領域と、少なくとも前記チャネル領域と前記ドレイン領域との間に配された低濃度不純物領域とを備える半導体層をそれぞれ有し、前記第２薄膜トランジスタの前記チャネル領域と前記ドレイン領域の間隔が、前記第１薄膜トランジスタの前記チャネル領域と前記ドレイン領域の間隔より短いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、画素ＴＦＴと駆動回路ＴＦＴを同一基板上に一体的に形成する駆動回路一体型の液晶表示装置において、表示コントラストの劣化を抑えつつ駆動回路を安定動作させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施形態について図面を参照して説明する。
【００１５】
図１は、本発明の一実施形態に係る液晶表示装置１を概略的に示す断面図であり、図２は同液晶表示装置１の要部拡大断面図である。
【００１６】
この液晶表示装置１は、図１に示すように、アレイ基板１０と、このアレイ基板１０に対向配置された対向基板１００と、アレイ基板１０と対向基板１００との間に配置された液晶層９０とを備えている。これらアレイ基板１０と対向基板１００とは、液晶層９０を挟持するための所定のギャップを形成するシール部材（不図示）によって貼り合わせられている。
【００１７】
液晶層９０は、アレイ基板１０と対向基板１００との間に封入された液晶組成物によって構成されている。またこの液晶表示装置１の両面には偏光板１８、１１０がそれぞれ貼り付けられており、その背面には図示しない光源が配置されている。
【００１８】
アレイ基板１０は、画像を表示する表示領域Ｒ１と、その外周部において駆動回路が形成される駆動回路領域Ｒ２に区画されており、表示領域Ｒ１は、互いに交差してなる複数の信号線（図示せず）とゲート線（図示せず）との交差部に画素電極４４と接続されたスイッチング素子であるｎ型のｐ−ＳｉＴＦＴ（以下、画素ＴＦＴという）２０をマトリクス状に有し、駆動回路領域Ｒ２は、駆動回路素子であるｎ型のｐ−ＳｉＴＦＴ（以下、駆動回路ＴＦＴという）５０を有する。この画素ＴＦＴ２０は駆動回路ＴＦＴ５０からの映像信号やゲート信号等の駆動信号によって駆動される。例えば、駆動回路ＴＦＴ５０が信号線ドライバ用の駆動回路ＴＦＴ５０の場合には映像信号が、また走査線ドライバ用の駆動回路ＴＦＴ５０の場合にはゲート信号が、夫々の駆動回路ＴＦＴ５０から画素ＴＦＴ２０に供給される。
【００１９】
より詳細には、アレイ基板１０は、ガラス基板などの透明基板１２を有しており、この透明基板１２上面の表示領域Ｒ１には、モリブデン−タングステン合金などの金属材料からなる下部遮光層１４及びＳｉＯ２などの絶縁層１６を介して画素ＴＦＴ２０の半導体層２２、ゲート絶縁層２４、ゲート電極２６が順次積層されており、トップゲート型の画素ＴＦＴ２０が形成されている。また、透明基板１２上面の駆動回路領域Ｒ２には、モリブデン−タングステン合金などの金属材料からなる下部遮光層１４及びＳｉＯ２などの絶縁層１６を介して駆動回路ＴＦＴ５０の半導体層５２、ゲート絶縁層２４、ゲート電極５６が順次積層されており、トップゲート型の駆動回路ＴＦＴ５０が形成されている。
【００２０】
画素ＴＦＴ２０の半導体層２２は、図２（ａ）に示すように、チャネル領域２８と、このチャネル領域２８に隣接しリン（Ｐ+ ）イオンを低濃度でドーピングしたＬＤＤ領域３０，３１と、ＬＤＤ領域３０，３１に隣接しリン（Ｐ+ ）イオンを高濃度でドーピングしてなるソース領域３２及びドレイン領域３４とを有している。また、駆動回路ＴＦＴ５０の半導体層５２は、図２（ｂ）に示すように、チャネル領域５８と、このチャネル領域５８に隣接しリン（Ｐ+ ）イオンを低濃度でドーピングしたＬＤＤ領域６０，６１と、ＬＤＤ領域６０，６１に隣接しリン（Ｐ+ ）イオンを高濃度でドーピングしてなるソース領域６２及びドレイン領域６４とを有している。
【００２１】
画素ＴＦＴ２０のチャネル領域２８に隣接したＬＤＤ領域３０，３１のソース−ドレイン方向の長さＬｐ，Ｌｐ、すなわち、画素ＴＦＴ２０のチャネル領域２８と、ドレイン領域３４及びソース領域３２との相対向する端部の間隔Ｌｐ，Ｌｐは、画素ＴＦＴ２０のリーク電流の発生を抑えるため、例えば、３μｍに設けられている。
【００２２】
一方、駆動回路ＴＦＴ５０のチャネル領域５８に隣接したＬＤＤ領域６０，６１のソース−ドレイン方向の長さＬｄ，Ｌｄ、すなわち、駆動回路ＴＦＴ５０のチャネル領域５８と、ドレイン領域６４及びソース領域６２との相対向する端部の間隔Ｌｄ，Ｌｄは、駆動回路ＴＦＴ５０のオン電流の低下を抑えるため、画素ＴＦＴ２０におけるＬＤＤ領域３０，３１のソース−ドレイン方向の長さＬｐ，Ｌｐより短く設けられており、例えば、２μｍに設けられている。
【００２３】
ゲート絶縁層２４、ゲート電極２６，５６上には、ＳｉＯ２などからなる層間絶縁層３６が設けられており、その上には、表示領域Ｒ１において半導体層２２に接続されるソース電極３８及びドレイン電極４０が形成され、駆動回路領域Ｒ２において半導体層５２に接続されるソース電極６８及びドレイン電極７０が形成されている。
【００２４】
画素ＴＦＴ２０のソース電極３８とドレイン電極４０の一端は、層間絶縁層３６に設けられたコンタクトホールを介して画素ＴＦＴ２０のソース領域３２とドレイン領域３４にそれぞれ接続されており、ドレイン電極４０の他端は、パッシベーション層４２を介してソース電極３８とドレイン電極４０の上に配設されたＩＴＯからなる画素電極４４と接続されている。また、ソース電極３８は、ドレイン電極４０側の端部が少なくともドレイン電極４０側のＬＤＤ領域３１を覆うように両ＬＤＤ領域３０，３１に跨って延設されており、上方から半導体層２２に向かう光を遮光するようになっている。また、駆動回路ＴＦＴ５０のソース電極６８とドレイン電極７０の一端は、層間絶縁層３６に設けられたコンタクトホールを介して画素ＴＦＴ５０のソース領域６２とドレイン領域６４にそれぞれ接続されており、ソース電極６８は、ドレイン電極７０側の端部が少なくともドレイン電極７０側のＬＤＤ領域６１を覆うように両ＬＤＤ領域６０，６１に跨って延設されており、上方から半導体層５２に向かう光を遮光するようになっている。なお、４６はパッシベーション層４２の上に積層されている配向膜である。
【００２５】
一方、対向基板１００は、ガラス基板などの透明基板１０２上にカラーフィルター層１０４、共通電極１０６及び配向膜１０８が順次積層されている。
【００２６】
次に、上記した液晶表示装置１におけるアレイ基板１０の製造方法について説明する。
【００２７】
アレイ基板１０の製造工程では、まず、ガラス基板（透明基板）１２上にモリブデン−タングステン合金などの金属膜をスパッタリング法などにより成膜し、所定の形状にパターニングすることにより、下部遮光層１４を形成する。
【００２８】
次いで、ＳｉＯ２などの絶縁層１６を形成し、その上に、アモルファスシリコン（ａ−Ｓｉ）膜を形成し、レーザ光を照射するエキシマレーザアニール法によりａ−Ｓｉ膜を多結晶化してｐ−Ｓｉ膜を形成した後、所定の形状にパターニングすることにより、画素ＴＦＴ２０の半導体層２２と駆動回路ＴＦＴ５０の半導体層５２を形成する。
【００２９】
次いで、半導体層２２，５２上にＳｉＯ２などのゲート絶縁層２４を形成した後、所定形状のレジストパターンをマスクとして用いて半導体層２２，５２中に比較的高い濃度でリンイオンをドープすることで、半導体層２２，５２中にソース領域３２，６２とドレイン領域３４，６４を形成する。その際、駆動回路ＴＦＴ５０のドレイン領域６４及びソース領域６２のチャネル領域側端部が、画素回路ＴＦＴ２０のドレイン領域３４及びソース領域３２のチャネル領域側端部より、チャネル領域側に位置するように上記レジストパターンを形成する。
【００３０】
次いで、レジストパターンを除去し、その後、モリブデンやタングステンなどの金属膜をスパッタリング法などにより成膜し、所定の形状にパターニングすることにより、ゲート絶縁層２４を介して半導体層２２，５２の上にソース−ドレイン方向の幅寸法が略等しいゲート電極２６，５６を形成する。
【００３１】
次いで、ゲート電極２６，５６をマスクとして用いて半導体層２２，５２に比較的低い濃度でリンなどの不純物をドープすることで、半導体層２２，５２中にチャネル領域２８，５８とＬＤＤ領域３０，３１，６０，６１を形成した後、基板全体をアニールすることにより不純物を活性化する。このようにして駆動回路ＴＦＴ５０のチャネル領域５８に隣接したＬＤＤ領域６０，６１のソース−ドレイン方向の長さＬｄ，Ｌｄが２μｍに形成され、画素ＴＦＴ２０におけるＬＤＤ領域３０，３１のソース−ドレイン方向の長さＬｐ，Ｌｐが３μｍに形成され長さＬｄ，Ｌｄより長く設けられる（Ｌｐ＞Ｌｄ）。
【００３２】
次いで、層間絶縁層３６を形成した後、ゲート絶縁層２４及び層間絶縁層３６を貫通するコンタクトホールを形成する。続いて、画素ＴＦＴ２０のソース電極３８及びドレイン電極４０と、駆動回路ＴＦＴ５０のソース電極６８及びドレイン電極７０を形成する。続いて、ソース電極３８，６８及びドレイン電極４０，７０上にＳｉＮｘなどのパッシベーション層４２を形成した後、ＩＴＯなどの画素電極４４を形成し、ラビング処理が施されたポリイミド膜からなる配向膜４６を形成することで、図１及び図２に示すようなアレイ基板１０が得られる。
【００３３】
以上のように、本発明によれば、駆動回路素子を同一基板上に一体的に有する駆動回路一体型であるアクティブマトリクス基板において、駆動回路ＴＦＴ５０のＬＤＤ領域６０，６１のソース−ドレイン方向の長さＬｄ，Ｌｄを画素ＴＦＴ２０のＬＤＤ領域３０，３１のソース−ドレイン方向の長さＬｐ，Ｌｐより短く設けることにより、画素ＴＦＴ２０のリーク電流の発生を抑えて表示コントラストの劣化を低減し良好な表示を得ることができると共に、駆動回路ＴＦＴ５０のオン電流値の低下を抑え駆動回路の駆動特性の安定化を図り表示品位の向上が得られる。また、液晶表示装置が３００ｐｐｉ以上の高精細画素の場合であっても、画素ＴＦＴ２０のリーク電流の発生を抑えることができる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態における液晶表示装置の構成を示す断面図である。
【図２】同液晶表示装置の一部を示す断面図である。
【符号の説明】
【００３５】
１…液晶表示装置
１０…アレイ基板
１２…透明基板
１４…下部遮光層
１６…絶縁層
２０…画素ＴＦＴ
２２，５２…半導体層
２６，５６…ゲート電極
２８，５８…チャネル領域
３０，３１，６０，６１…ＬＤＤ領域
３２，６２…ソース領域
３４，６４…ドレイン領域
３８，６８…ソース電極
４０，７０…ドレイン電極
５０…駆動回路ＴＦＴ
Ｌｐ，Ｌｄ…間隔
【図１】
2008165028.tif 000003
【図２】
2008165028.tif 000004