(57)【要約】【課題】素子分離領域に異なる開口幅の素子分離溝を備えた場合でも、クラックを防止すると共に剥れを抑制できる。【解決手段】素子分離溝９、１９の内面に沿って、それぞれ熱酸化処理、ＬＰ−ＣＶＤ法によって２３［ｎｍ］以上の膜厚でシリコン酸化膜１０ａ、１０ｂ、２０ａ、２０ｂが形成されている。これらのシリコン酸化膜１０ａ、１０ｂ、２０ａ、２０ｂの内側にポリシラザンによるシリコン酸化膜１０ｃ、２０ｃが形成されている。【選択図】図４
2008091614.tif 000002
【特許請求の範囲】
【請求項１】
開口幅の異なる複数の素子分離溝が形成された半導体基板と、
前記複数の素子分離溝の内面に沿って２３［ｎｍ］以上の膜厚で形成された第１のシリコン酸化膜、および前記素子分離溝内の前記第１のシリコン酸化膜の内側に塗布法により形成された第２のシリコン酸化膜を具備する素子分離領域とを備えたことを特徴とする半導体装置。
【請求項２】
第１の開口幅を備えた第１の素子分離溝が複数形成され、この第１の素子分離溝により区画された活性領域上に複数のメモリセル素子が形成されたメモリセル領域と、前記第１の素子分離溝の第１の開口幅よりも幅の広い第２の開口幅を備えた第２の素子分離溝が形成され、この第２の素子分離溝により区画された活性領域上に前記メモリセルを駆動するための周辺回路素子が形成された周辺回路領域とを有する半導体基板と、
前記第１および第２の素子分離溝の内面に沿って２３［ｎｍ］以上の膜厚で形成された第１のシリコン酸化膜と、
前記第１および第２の素子分離溝の内面に形成された前記第１のシリコン酸化膜の内側に塗布法により形成された第２のシリコン酸化膜とを備えたことを特徴とする半導体装置。
【請求項３】
前記第１のシリコン酸化膜は、（第１の開口幅）÷２−５［ｎｍ］未満の膜厚で形成されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１のシリコン酸化膜は、ラジカル酸化処理による酸化膜とＬＰ−ＣＶＤ法によって形成されるシリコン酸化膜との積層構造、もしくは、ＬＰ−ＣＶＤ法により単層形成されていることを特徴とする請求項１乃至３の何れかに記載の半導体装置。
【請求項５】
半導体基板に開口幅の異なる素子分離溝を複数形成する工程と、
前記複数の素子分離溝の内面に沿って２３［ｎｍ］以上の膜厚で第１のシリコン酸化膜を形成する工程と、
前記複数の素子分離溝内の前記第１のシリコン酸化膜の内側に塗布法により第２のシリコン酸化膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間にＳＴＩ(Shallow Trench Isolation)構造の素子分離領域が設けられた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に形成される素子間の素子分離の方法として、ＳＴＩ（Shallow Trench Isolation）法が一般に使用されている。このＳＴＩ法では、半導体基板の上部に素子分離溝を形成すると共に当該素子分離溝内に絶縁膜を埋込むことによって素子間の絶縁性能を保持している。ＳＴＩ法による素子分離領域は、ＨＤＰ（High Density Plasma）−ＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜が埋め込まれる方法が用いられている。
【０００３】
しかし、近年の素子の微細化、設計ルールの縮小化に伴い、このような方法でシリコン酸化膜を素子分離溝内に埋込むと埋込時のアスペクト比が高く素子分離領域を充分に充填することが困難となってきている。この問題を解決するため、ＨＤＰ−ＣＶＤ法により素子分離溝内面に沿ってシリコン酸化膜を形成した後に、その内側を埋め込むように塗布法により塗布型の絶縁膜を形成する方法が用いられている（例えば、特許文献１参照）。
【０００４】
特許文献１に開示されている技術においては、開口幅の異なる複数の素子分離溝を備えた半導体装置においては次のような技術的課題を生じる。すなわち、ＣＶＤ法によって第１のシリコン酸化膜を形成した後、塗布型絶縁膜を形成するための塗布材を塗布した後には、塗布材を第２のシリコン酸化膜に変成するため熱処理する必要がある。これは、塗布材の密度が低いためエッチングレートが高くなり加工時の膜厚制御が困難になるためである。
【０００５】
しかしその際に、塗布材の膜収縮率が、ＣＶＤ法により形成されたシリコン酸化膜の膜収縮率に比較して大きいため、開口幅が広い素子分離溝内においてシリコン酸化膜に剥れが発生したりクラックが発生することが判明している。この場合、特に、これらのシリコン酸化膜上に導電膜（例えば制御ゲート用の多結晶シリコン）を積層する必要がある場合には、剥れやクラック内に導電膜が入り込んでしまい、半導体装置の所望の特性を得ることができないという問題を生じていた。
【特許文献１】特開２００３−３１６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、素子分離領域に異なる開口幅の素子分離溝を備えた場合でも、クラックを防止すると共に剥れを抑制できるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、開口幅の異なる複数の素子分離溝が形成された半導体基板と、前記複数の素子分離溝の内面に沿って２３［ｎｍ］以上の膜厚で形成された第１のシリコン酸化膜、および前記素子分離溝内の前記第１のシリコン酸化膜の内側に塗布法により形成された第２のシリコン酸化膜を具備する素子分離領域とを備えたことを特徴としている。
【０００８】
本発明は、半導体基板に開口幅の異なる素子分離溝を複数形成する工程と、前記複数の素子分離溝の内面に沿って２３［ｎｍ］以上の膜厚で第１のシリコン酸化膜を形成する工程と、前記複数の素子分離溝内の前記第１のシリコン酸化膜の内側に塗布法により第２のシリコン酸化膜を形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、素子分離領域が異なる開口幅の素子分離溝を備えた場合でも、クラックを防止すると共に剥れを抑制できるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の半導体装置を、ＮＡＮＤ型フラッシュメモリ装置に適用した一実施形態について図面を参照しながら説明する。なお、以下に参照する図面内の記載において、同一または類似の部分には同一又は類似の符号を付して表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に構成されるメモリセルアレイの一部の等価回路図を示しており、図２は、メモリセル領域の構造を模式的な平面図によって示している。図３は、周辺回路領域の構造を模式的な平面図によって示している。図４（ａ）は、メモリセル領域の一部構造（図２のＡ−Ａ線に沿う断面構造）を縦断面図によって示しており、図４（ｂ）は周辺回路領域の一部構造（図３のＢ−Ｂ線に沿う断面構造）を縦断面図によって示している。
【００１２】
半導体装置としてのＮＡＮＤ型のフラッシュメモリ装置１は、メモリセル領域Ｍおよび周辺回路領域Ｐの両領域に区画されている。図１に示すように、メモリセル領域Ｍには、メモリセルアレイＡｒが構成されており、図３に示すように、周辺回路領域Ｐには、メモリセルアレイＡｒを駆動するための周辺回路Ｃｐ（例えば、周辺回路トランジスタＴｒｐ）が構成されている。
【００１３】
ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域Ｍに構成されるメモリセルアレイＡｒは、２個の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２と、当該選択ゲートトランジスタＴｒｓ１およびＴｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域（図示せず）を共用して形成されている。
【００１４】
図１中、Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（コントロールゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続されている。同様に、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１５】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交交差するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１６】
図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのｐ型のシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本形成されており、これにより素子領域（活性領域）Ｓａが図２中Ｘ方向に分離して構成されている。
【００１７】
メモリセルトランジスタＴｒｍのワード線ＷＬが、素子領域Ｓａと直交する図２中Ｘ方向に沿って形成されている。このワード線ＷＬは、制御ゲート電極ＣＧとしての機能を奏するもので、図２中のゲート電極形成領域ＧＣに構成されている。制御ゲート電極ＣＧは、図２中のＹ方向に複数本離間して形成されており、複数本の制御ゲート電極ＣＧはゲート電極分離領域ＧＶに埋め込まれる層間絶縁膜によってＹ方向に対して互いに電気的に分離されている。
【００１８】
また、ビット線コンタクトＣＢ側の選択ゲートトランジスタＴｒｓ１の選択ゲート線ＳＧＬ１が、図２中Ｘ方向に沿って形成されている。図２に示すように、選択ゲート線ＳＧＬ１は、平面的にはビット線コンタクトＣＢを挟んで一対形成されており、一対の選択ゲート線ＳＧＬ１間の素子領域（活性領域）Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。また、ソース線コンタクトＣＳ側の選択ゲートトランジスタＴｒｓ２の選択ゲート線ＳＧＬ２が図２中Ｘ方向に沿って形成されている。
【００１９】
ワード線ＷＬと交差する素子領域Ｓａ上には、それぞれ、メモリセルトランジスタＴｒｍの浮遊ゲート電極ＦＧが構成されている。この浮遊ゲート電極ＦＧは、Ｘ方向に並設されていると共にＹ方向に並設されている。ワード線ＷＬは、複数の素子領域Ｓａおよび複数の素子分離領域Ｓｂの上方を図２中Ｘ方向に渡って形成されていると共に、Ｘ方向に並設された浮遊ゲート電極ＦＧの上を渡って形成されている。また、選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には、選択ゲートトランジスタＴｒｓ１の選択ゲート電極ＳＧが構成されており選択ゲート線ＳＧＬ１によって連結されている。
【００２０】
図４（ａ）は、図２中のＡ−Ａ線で示す部分の断面図を示している。図４（ａ）に示すように、メモリセルトランジスタＴｒｍは、半導体基板としてのｐ型のシリコン基板２上にゲート絶縁膜３、浮遊ゲート電極ＦＧ（多結晶シリコン層４）、ゲート間絶縁膜５、制御ゲート電極６を積層した積層ゲート電極７と、積層ゲート電極７のＹ方向両脇に対しシリコン基板２の表層に形成されたソース／ドレイン領域（図示せず）とからなる。
【００２１】
ゲート絶縁膜３は、例えばシリコン酸化膜によりトンネル絶縁膜として形成されている。浮遊ゲート電極ＦＧは、例えばリンや砒素などの不純物がドープされた多結晶シリコン層４により形成されている。図２に示すように、多結晶シリコン層４は、Ｘ方向に並設されていると共に、Ｙ方向に並設されている。ゲート間絶縁膜５は、例えばＯＮＯ(Oxide(シリコン酸化膜)-Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜))膜やＮＯＮＯＮ（Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜)-Nitride(シリコン窒化膜)-Oxide(シリコン酸化膜) -Nitride(シリコン窒化膜)）膜など酸化膜層や窒化膜層が積層された構造をなし、多結晶シリコン層４の上面や上側面を覆うように形成されており、導電層間絶縁膜、インターポリ絶縁膜として構成される。
【００２２】
制御ゲート電極６は、例えばリンや砒素などの不純物がドープされた２層の多結晶シリコン層６ａおよび６ｂと当該多結晶シリコン層６ａおよび６ｂ上に形成された低抵抗化金属シリサイド層６ｃとによって構成されている。低抵抗化金属シリサイド層６ｃは、例えばタングステンシリサイドにより構成されている。尚、低抵抗化金属シリサイド層６ｃの上にはシリコン窒化膜８が形成されている。
【００２３】
図示しないが、選択ゲートトランジスタＴｒｓ１およびＴｒｓ２は、メモリセルトランジスタＴｒｍとほぼ同様の構造となっているが、ゲート間絶縁膜５や多結晶シリコン層６ａに貫通孔が設けられており、メモリセルトランジスタＴｒｍの制御ゲート電極６および多結晶シリコン層４が貫通孔を通じて構造的および電気的に接続されることにより構成されている。
【００２４】
それぞれのメモリセルトランジスタＴｒｍのゲート絶縁膜３および浮遊ゲート電極４は、Ｘ方向に対して互いに分離されている。Ｘ方向に隣り合うメモリセルトランジスタＴｒｍの多結晶シリコン層４および４間、並びに、ゲート絶縁膜３および３間、シリコン基板２の上部には素子分離溝９が形成されている。この素子分離溝９内には素子分離膜１０が形成されることにより素子分離領域Ｓｂが構成されている。
【００２５】
図４（ａ）に示すように、素子分離膜１０は、その上端部がゲート絶縁膜３の上面よりも上方で且つ浮遊ゲート電極４の上面より下方に位置しており、多結晶シリコン層４の下側面を覆うように形成されている。
【００２６】
素子分離膜１０は、素子分離溝９の側壁内面に沿って薄く形成されたシリコン酸化膜１０ａと、このシリコン酸化膜１０ａの内側内面に沿って形成されたシリコン酸化膜１０ｂと、このシリコン酸化膜１０ｂの内側に形成されたシリコン酸化膜１０ｃとにより構成される。シリコン酸化膜１０ａはラジカル酸化処理によって形成された酸化膜であり、シリコン酸化膜１０ｂはＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapor Deposition)法により形成されたＨＴＯ(High Temperature Oxide)膜である。シリコン酸化膜１０ｃは塗布法により塗布されたポリシラザンを熱処理により変質させた塗布シリコン酸化膜である。このようにして素子分離膜１０を複数の積層構造としている理由は、近年の素子の微細化に伴い、素子分離溝９の開口幅も縮小化されているためであり、開口幅の狭い素子分離溝９に塗布法によって良好に素子分離膜１０を埋込むためである。
【００２７】
＜周辺回路領域Ｐの構造＞
他方、図３および図４（ｂ）に示すように、周辺回路領域Ｐには周辺回路Ｃｐが構成されている。周辺回路ＣｐとしてはＮ型のＭＯＳトランジスタＴｒｐが複数構成されており、これらの素子領域（活性領域：アクティブエリア）Ｓａ間が第２の素子分離領域Ｓｃによって素子分離されている。尚、周辺回路領域ＰのトランジスタＴｒｐは、高耐圧仕様のものや低耐圧仕様のものが混在しており、例えばメモリセルトランジスタＴｒｍよりもサイズが大きく形成されている。尚、以下の説明では、周辺回路領域Ｐの構造要素にはメモリセル領域Ｍの構造要素に付した符号に１０を加えた符号を付して構造要素の符号として対応させているが、これらの材料は同一材料である。
【００２８】
周辺回路領域ＰのトランジスタＴｒｐも選択ゲートトランジスタＴｒｓ１およびＴｒｓ２とほぼ同様の構造をなしている。トランジスタＴｒｐは、シリコン基板２上に形成されたゲート電極１７と、ゲート電極１７のＹ方向両脇に対しシリコン基板２の表層に形成されたソース／ドレイン領域（図示せず）とを備えてなる。
【００２９】
ゲート電極１７は、シリコン基板２上に形成されたゲート絶縁膜１３と、例えばリンや砒素などの不純物がドープされた多結晶シリコン層１４、１６ａ、１６ｂがゲート絶縁膜１３上に下から順に積層されると共に多結晶シリコン層１６ｂの上に低抵抗化金属シリサイド層１６ｃが形成されることにより構成される。ゲート絶縁膜１３は、例えばシリコン酸化膜により構成される。尚、低抵抗化金属シリサイド層１６ｃの上にはシリコン窒化膜１８が形成されている。
【００３０】
尚、ゲート電極１７を構成する多結晶シリコン層１４および１６ｂ間には、薄い多結晶シリコン層１６ａおよびゲート間絶縁膜５が形成されているが、これらの多結晶シリコン層１６ａおよびゲート間絶縁膜５には貫通孔２０が設けられており、多結晶シリコン層１４および１６ｂが構造的および電気的に接続するように構成される。
【００３１】
本実施形態では、隣り合う複数のトランジスタＴｒｐのゲート電極１７が、多結晶シリコン層１６ａ、１６ｂおよび低抵抗化金属シリサイド層１６ｃによって構造的および電気的に接続される実施形態を示すが、ゲート電極１７の構造は周辺回路Ｃｐの回路形態に応じて分断されていても良い。
【００３２】
Ｘ方向に隣り合うトランジスタＴｒｐの多結晶シリコン層１４および１４間、並びに、ゲート絶縁膜１３および１３間、シリコン基板２の上部には素子分離溝１９が形成されている。この素子分離溝１９内には素子分離膜２０が形成されることにより素子分離領域Ｓｃが構成されている。隣り合うトランジスタＴｒｐのゲート絶縁膜１３および多結晶シリコン層１４は、素子分離領域Ｓｃの素子分離膜２０によってＸ方向に対して互いに分離されている。
【００３３】
図４（ｂ）に示すように、素子分離膜２０は、その上端部がゲート絶縁膜１３の上面よりも上方で且つ多結晶シリコン層１４の上面にほぼ一致するように構成されている。素子分離膜２０は、素子分離溝１９の側壁内面に沿って薄く形成されたシリコン酸化膜２０ａと、このシリコン酸化膜２０ａの内側内面に沿って形成されたシリコン酸化膜２０ｂと、このシリコン酸化膜２０ｂの内側に形成されたシリコン酸化膜２０ｃとにより構成される。シリコン酸化膜２０ａはラジカル酸化処理によって形成された酸化膜であり、シリコン酸化膜２０ｂはＬＰ(Low Pressure)−ＣＶＤ(Chemical Vapor Deposition)法により形成されたＨＴＯ(High Temperature Oxide)膜であり、シリコン酸化膜２０ｃは塗布法により塗布されたポリシラザンを熱処理により変質させた塗布シリコン酸化膜である。すなわち、メモリセルトランジスタＴｒｍ間の素子分離領域Ｓｂと同様の構造であり、シリコン酸化膜２０ａ、２０ｂについては膜厚もシリコン酸化膜１０ａ、１０ｂと同一である。同様の構造を採用している理由は、同一工程で形成することによるプロセスの簡略化のためである。
【００３４】
ここで、素子分離溝９や素子分離溝１９の側壁内面に沿って形成されるシリコン酸化膜の膜厚（シリコン酸化膜２０ａおよび２０ｂの合計膜厚）は２３［ｎｍ］以上である。
塗布法によって形成される塗布シリコン酸化膜１０ｃ、２０ｃの膜収縮率は、ＬＰ−ＣＶＤ法により形成されるシリコン酸化膜１０ｂ、２０ｂの膜収縮率に比較して大きい。このため、特に周辺回路領域Ｐの素子分離領域Ｓｃのように、メモリセル領域Ｍの素子分離領域Ｓｂよりも幅の広い領域においては、シリコン酸化膜２０ｃの剥れが発生したりシリコン基板１０２にクラック（以下、Ｓｉクラックと称する）が発生することが判明している。
【００３５】
特にＳｉクラックは、ゲート電極１７やシリコン基板２の内部にまで達してしまうため、クラックの発生は絶対に防止する必要がある。当然、シリコン酸化膜１０ｃ、２０ｃが剥れると、その上に導電性の膜を形成した場合などには電気的特性が劣化する要因となるため、剥れも極力抑制する必要がある。
【００３６】
図１５は、周辺回路領域における欠陥密度の側壁膜厚依存性を示している。図１５に示すように、シリコン酸化膜２０ａおよび２０ｂの合計膜厚が厚くなるほどＳｉクラックの発生や剥れを抑制できることが確認できる。特に、シリコン酸化膜２０ａおよび２０ｂの合計膜厚を２３［ｎｍ］以上とするとＳｉクラックの発生を防止できる。
【００３７】
また図１６は、電子トラップ量に依存した測定電圧の側壁膜厚依存性を示している。メモリセルの書き込みや消去動作が繰り返されることによってメモリセルのしきい値が変動するが、シリコン酸化膜３内の電子トラップ量を低減することでしきい値の変動を抑制できる。図１６に示す実験データは、ある所定の定電流ストレスをシリコン酸化膜３に対して印加した状態でゲート電極にかかる電圧の測定結果を示している。シリコン酸化膜１０ａおよび１０ｂの合計膜厚が厚くなるほど電圧も低くなり、電子トラップ量を低減できることが確認できる。したがって、膜厚を厚くするほど望ましく、欠陥密度特性をも考慮すると、シリコン酸化膜２０ａおよび２０ｂの合計膜厚を２３［ｎｍ］以上とする。
【００３８】
なお、シリコン酸化膜２０ａおよび２０ｂの合計膜厚の上限値は、メモリセルトランジスタ形成領域における素子分離膜１０の上部が、シリコン酸化膜２０ｂと同じ膜厚のシリコン酸化膜１０ｂにより塞がれてその下方のボイド部にポリシラザンが入りこめなくなる現象が生じることがない範囲までである。なお、この上限値は素子分離溝９の幅および深さ寸法によって変動する。
【００３９】
以下、製造方法の詳細について図５ないし図１４を参照しながら説明する。
尚、本実施形態の特徴部分を中心に説明するが、本発明が、発明が解決しようとする課題欄に記載された課題を解決して目的を達成でき発明の効果の欄に記載された効果を奏すれば、後述説明する工程のいずれかは必要に応じて省いても良い。また、各機能膜の材料に代えて他材料を適用可能であれば変更しても良いし膜厚も適宜変更しても良い。
【００４０】
また説明の便宜上、前述説明した各膜や各層の構成要素（構造要素と称す）に対応した製造上の構成要素（製造要素と称す）については、メモリセル領域Ｍの構造要素に付した符号に１００を加えた符号を付して製造要素の符号として記した。したがって、製造要素は、当該製造要素に付された符号から１００を減じた符号を付したメモリセル領域Ｍの構造要素が対応している。
【００４１】
図５（ａ）〜図１４（ａ）は、メモリセル領域の構造の一部の一製造段階における模式的な断面図を示しており、図５（ｂ）〜図１４（ｂ）は、周辺回路領域の構造の一部の一製造段階における模式的な断面図を示している。尚、後述説明中、添え字（ａ）を付した図番と添え字（ｂ）を付した図番とが一致していれば、特に断らない限り、メモリセル領域Ｍと周辺回路領域Ｐの工程は同一工程で実施している。
【００４２】
図５（ａ）および図５（ｂ）に示すように、シリコン基板１０２の表面を熱酸化処理し、厚さ１０［ｎｍ］のシリコン酸化膜１０３を形成する。次に、ＬＰ−ＣＶＤ法により８０［ｎｍ］のリン等の不純物がドープされた非晶質シリコン層１０４を堆積する。この非晶質シリコン層１０４は後の熱処理によって多結晶化する。次に、ＬＰ−ＣＶＤ法により１００［ｎｍ］のシリコン窒化膜１２１を堆積する。
【００４３】
次に、図６（ａ）および図６（ｂ）に示すように、メモリセル領域Ｍおよび周辺回路領域Ｐの両領域に対し、シリコン窒化膜１２１上にレジスト１２２を塗布して所望形状にパターンニングする。このときレジスト１２２の開口パターンは、前述した素子分離溝９および１９を形成するために設けられる。
【００４４】
次に、図７（ａ）および図７（ｂ）に示すように、レジスト１２２をマスクとしてＲＩＥ(Reactive Ion Etching)法によりシリコン窒化膜１２１、非晶質シリコン層１０４、シリコン酸化膜１０３、シリコン基板１０２の上部にメモリセル領域Ｍの素子分離溝９、および周辺回路領域Ｐの素子分離溝１９を同時に形成する。次に、ラジカル酸化処理を施し４［ｎｍ］の膜厚で素子分離溝９、１９の内面に沿ってシリコン酸化膜１１０ａを同一膜厚で形成する。このとき、シリコン酸化膜１１０ａが、非晶質シリコン層１０４の側壁面、シリコン酸化膜１０３の側壁面、シリコン基板１０２の上部の素子分離溝９、１９内の側壁面および内面下部に沿って主に形成される。
【００４５】
次に、ＬＰ−ＣＶＤ法によりメモリセル領域Ｍおよび周辺回路領域Ｐにおいて素子分離溝９、１９内のシリコン酸化膜１１０ａ内側内面に沿ってシリコン酸化膜１１０ｂを１９［ｎｍ］以上形成する。このとき、ＨＤＰ−ＣＶＤ法によって形成するよりもＬＰ−ＣＶＤ法によるＨＴＯ膜をシリコン酸化膜１１０ｂとして形成した方がカバレッジ良く埋込むことができる。
【００４６】
またこのとき、熱酸化処理によって素子分離溝９、１９の内面に沿ってそれぞれシリコン酸化膜１１０ａを厚く形成するとシリコン酸化膜１０３（ゲート絶縁膜３、１３に対応）にバーズビークが発生する懸念がある。このため、シリコン酸化膜１１０ａをラジカル酸化で薄く形成し、そのシリコン酸化膜１１０ａの内面を覆うようにＬＰ−ＣＶＤ法によりシリコン酸化膜１１０ｂをシリコン酸化膜１１０ａよりも厚く形成して膜厚を合計で２３［ｎｍ］以上とする。
【００４７】
また、メモリセル領域Ｍの素子分離溝９の第１の開口幅をＸ１とし周辺回路領域Ｐの素子分離溝１９の第２の開口幅をＸ２としたとき、メモリセル領域Ｍには高集積化が要求されているため、Ｘ１＜＜Ｘ２となる。ポリシラザン１１０ｃは、開口幅が５［ｎｍ］以上である場合に溝内に塗布して埋込むことが可能な材料であることが確認されている。そこで、シリコン酸化膜１１０ａおよび１１０ｂの合計膜厚を、（第１の開口幅Ｘ１）÷２−５［ｎｍ］未満の膜厚で形成することにより、ポリシラザン１１０ｃを溝内に対し良好に埋込むことができる。例えば、第１の開口幅Ｘ１を６０［ｎｍ］と設定した場合には、６０÷２−５＝２５［ｎｍ］未満の所定膜厚を上限膜厚として規定できる。
【００４８】
次に、図８（ａ）および図８（ｂ）に示すように、素子分離溝９、１９内のシリコン酸化膜１１０ｂの内側に対し塗布法によりポリシラザン１１０ｃを塗布する。次に、４００〜５００℃程度の酸化性雰囲気内で熱処理を行い、ポリシラザン１１０ｃを塗布シリコン酸化膜に転換する。このとき、ポリシラザン１１０ｃの熱収縮の影響で数μオーダーの亀裂（クラック）や、ポリシラザン１１０ｃの剥れを生じる虞があるが、前述したようにシリコン酸化膜１１０ａ、１１０ｂの合計膜厚を２３［ｎｍ］以上として形成しているため、亀裂を防止できると共にポリシラザン１１０ｃの剥れも抑制できる。
【００４９】
しかも、熱処理によってポリシラザン１１０ｃ中に含まれる水分などの影響でシリコン酸化膜１０３の端部の酸化が加速されることにより膜厚が厚くなりゲート絶縁膜３、１３としての性能劣化の懸念を生じるが、シリコン酸化膜１１０ａ、１１０ｂの合計膜厚を２３［ｎｍ］以上としているためこの影響をも極力抑制できる。
【００５０】
次に、図９（ａ）および図９（ｂ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法によりシリコン窒化膜１２１をストッパとしてシリコン酸化膜１１０ｂおよびポリシラザン１１０ｃの上部を平坦化処理する。
【００５１】
次に、図１０（ａ）および図１０（ｂ）に示すように、ＲＩＥ法によりシリコン酸化膜１１０ａ、１１０ｂおよびポリシラザン１１０ｃをエッチング処理する。
次に、図１１（ａ）および図１１（ｂ）に示すように、周辺回路領域Ｐのみレジスト１２２で覆い、メモリセル領域Ｍのシリコン酸化膜１１０ａ、１１０ｂおよびポリシラザン１１０ｃをさらにエッチング処理する。
【００５２】
次に、図１２（ａ）および図１２（ｂ）に示すように、レジスト１２２をアッシング処理により剥離すると共に、ホット燐酸処理によってシリコン窒化膜１２１を除去する。
次に、図１３（ａ）および図１３（ｂ）に示すように、メモリセル領域Ｍおよび周辺回路領域Ｐの両領域に対し、ＬＰ−ＣＶＤ法によりＯＮＯ膜１０５を１５［ｎｍ］程度形成する。このＯＮＯ膜１０５は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造膜である。
【００５３】
次に、図１４（ａ）および図１４（ｂ）に示すように、メモリセル領域Ｍおよび周辺回路領域ＰのＯＮＯ膜１０５の上にリン等の不純物がドープされた非晶質シリコン膜１０６ａを形成し、周辺回路領域Ｐの非晶質シリコン膜１０６ａおよびＯＮＯ膜１０５に貫通孔２０を形成した後、メモリセル領域Ｍおよび周辺回路領域Ｐに対し非晶質シリコン膜１０６ｂを堆積する。すると、周辺回路領域Ｐの非晶質シリコン膜１０４は、非晶質シリコン膜１０６ｂと貫通孔２０を通じて接続する。次に、非晶質シリコン膜１０６ｂの上部にタングステンシリサイド１０６ｃを形成する。尚、非晶質シリコン膜１０６ａ、１０６ｂは、後の熱処理によって多結晶化する。本実施形態の特徴には関係しないためその後の詳細工程を省略するが、この後、その他の配線形成工程などを経てＮＡＮＤ型のフラッシュメモリ装置１が完成する。
【００５４】
以上、説明したように本実施形態によれば、メモリセル領域Ｍの素子分離溝９や周辺回路領域Ｐの素子分離溝１９の内面に沿ってシリコン酸化膜１１０ａ、１１０ｂを２３［ｎｍ］の合計膜厚で形成するため、その後塗布法によりポリシラザン１１０ｃを塗布して熱処理したとしても、亀裂を防止することができると共にポリシラザン１１０ｃの剥れも抑制できる。
【００５５】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１のシリコン酸化膜として、熱酸化処理したシリコン酸化膜１０ａとＬＰ−ＣＶＤ法によって形成されるシリコン酸化膜１０ｂとの積層構造で形成した実施形態を示したが、これに代えてＬＰ−ＣＶＤ法によるシリコン酸化膜１０ｂが単層形成されていても良い。
第３のシリコン酸化膜として、ラジカル酸化処理により形成された酸化膜２０ａとＬＰ−ＣＶＤ法によって形成されるシリコン酸化膜２０ｂとの積層構造で形成した実施形態を示したが、これに代えてＬＰ−ＣＶＤ法によるシリコン酸化膜２０ｂが単層形成されていても良い。
【００５６】
メモリセル領域Ｍおよび周辺回路領域Ｐの両領域に素子分離領域Ｓｂ、Ｓｃを形成した実施形態を示したが、素子分離溝９、１９の開口幅がシリコン酸化膜１０ａおよび１０ｂを内面に沿って形成できるほどの所定以上の開口幅を有していれば、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
ゲート間絶縁膜５としてＯＮＯ膜、ＮＯＮＯＮ膜などの酸化膜層や窒化膜層の積層構造に適用したが、他の高誘電体材料膜に適用しても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態を示すメモリセル領域の電気的構成図
【図２】メモリセル領域の一部を模式的に示す平面図
【図３】周辺回路領域の一部を模式的に示す平面図
【図４】（ａ）はメモリセル領域の一部構造を模式的に示す断面図、（ｂ）は周辺回路領域の一部構造を模式的に示す断面図
【図５】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その１）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その１）
【図６】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その２）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その２）
【図７】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その３）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その３）
【図８】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その４）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その４）
【図９】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その５）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その５）
【図１０】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その６）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その６）
【図１１】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その７）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その７）
【図１２】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その８）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その８）
【図１３】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その９）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その９）
【図１４】（ａ）はメモリセル領域の製造途中の断面を模式的に示す図（その１０）、（ｂ）は周辺回路領域の製造途中の断面を模式的に示す図（その１０）
【図１５】周辺回路領域における欠陥密度の側壁膜厚依存性を示す図
【図１６】電子トラップ量に依存した測定電圧の側壁膜厚依存性を示す図
【符号の説明】
【００５８】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、Ｓｂ、Ｓｃは素子分離領域、１０ａ、１０ｂ、１０ｃ、１１０ａ、１１０ｂはシリコン酸化膜、１１０ｃはポリシラザンである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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