(57)【要約】【課題】  ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減らすことができる半導体装置を提供する。【解決手段】  半導体基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方にｎ型ソース／ドレイン拡散層２４、２６が形成されるＮＭＯＳトランジスタと、半導体基板１０上にゲート電極２０が形成され、ゲート電極２０の両側方にｐ型ソース／ドレイン拡散層４４、４６が形成されるＰＭＯＳトランジスタと、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ上に形成される、ゲート電極２０下部のチャネル領域に応力を与える絶縁膜３０、５０と、ｎ型ソース／ドレイン拡散層２４、２６上に絶縁膜３０を貫通して形成されるコンタクト３４と、ｐ型ソース／ドレイン拡散層４４、４６上に絶縁膜５０を貫通して形成されるコンタクト５４を備える。そして、コンタクト３４の寄生抵抗は、コンタクト５４の寄生抵抗よりも小さい。【選択図】  図２
2008117801.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第1のゲート電極が形成され、前記第1のゲート電極の両側方の前記半導体
基板に第１の導電型の第1のソース／ドレイン層が形成される第１のトランジスタと、
前記半導体基板上に第２のゲート電極が形成され、前記第２のゲート電極の両側方の前記
半導体基板に第２の導電型の第２のソース／ドレイン層が形成される第２のトランジスタ
と、
前記第１のトランジスタ及び前記第２のトランジスタ上に形成される、前記第1のゲート
電極若しくは前記第２のゲート電極下部のチャネル領域に応力を与える絶縁膜と、
前記第1のソース／ドレイン層上に前記絶縁膜を貫通して形成される第1のコンタクトと、
前記第２のソース／ドレイン層上に前記絶縁膜を貫通して形成される第２のコンタクトと
、
を備え、前記第1のコンタクトの寄生抵抗は、前記第２のコンタクトの寄生抵抗よりも小
さいことを特徴とする半導体装置。
【請求項２】
前記第１のコンタクトの径は、前記第２のコンタクトの径よりも大きいことを特徴とする
請求項１記載の半導体装置。
【請求項３】
前記絶縁膜は、前記第１のトランジスタ上に形成される第１の絶縁膜と、
前記第２のトランジスタ上に形成される第２の絶縁膜からなることを特徴とする請求項１
又は請求項２記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、引張応力を有する絶縁膜で、前記第２の絶縁膜は、圧縮応力を有す
る絶縁膜であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１のトランジスタは、ＮＭＯＳトランジスタであり、前記第２のトランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項１乃至請求項４のいずれか１項に記
載の半導体装置。
【請求項６】
前記第１のトランジスタのチャネル領域に引張応力を与え、前記第１のソース／ドレイン
層に形成される第１の歪みシリコンと、
前記第２のトランジスタのチャネル領域に圧縮応力を与え、前記第２のソース／ドレイン
層に形成される第２の歪みシリコンと、
を備えることを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の歪みシリコンは、ＳｉＣからなることを特徴とする請求項６記載の半導体装置
。
【請求項８】
前記第２の歪みシリコンは、ＳｉＧｅからなることを特徴とする請求項６記載の半導体装
置
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高速化は目覚しいものがある。その高速化の大きな一因として、半
導体装置の微細化の進歩、つまり、半導体装置の微細加工技術であるリソグラフィ技術の
進歩は目覚しいものがある。
【０００３】
しかしながら、最近のさらなる進歩に伴い、要求されるゲート最小加工寸法がリソグラ
フィに用いる波長レベル以下になっており、より一層の微細加工は困難になってきている
。
【０００４】
そこで、従来のリソグラフィ技術を用いて、半導体装置の高速化を図る方法として、半
導体基板、例えば、ＭＯＳトランジスタのゲート電極を覆うようにチャネル領域に応力を
与える絶縁膜を成膜して、ゲート電極下のチャネル領域に応力をかけることにより、チャ
ネル領域の電子の移動度を向上させ、ドレイン電流を向上させることができるものがある
。例えば、ＮＭＯＳトランジスタには、チャネル領域に引張応力を有するtensile膜、Ｐ
ＭＯＳトランジスタには、チャネル領域に圧縮応力を有するcompressive膜を成膜するこ
とにより、チャネル領域の電子の移動度を向上させることができ、ドレイン電流を向上さ
せることができる（例えば、特許文献１参照。）。
【０００５】
しかしながら、この技術を導入したトランジスタでは、ＮＭＯＳトランジスタの駆動能
力の向上がＰＭＯＳトランジスタの駆動能力の向上と比較して少ない。そのため、ＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとで駆動能力がバラついてしまうという問題点が
ある。
【特許文献１】特開２００５−５７３０１号公報（第３９頁、図３１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつきを減ら
すことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板上に第1のゲート電極が形成され、前記第1
のゲート電極の両側方の前記半導体基板に第１の導電型の第1のソース／ドレイン層が形
成される第１のトランジスタと、前記半導体基板上に第２のゲート電極が形成され、前記
第２のゲート電極の両側方の前記半導体基板に第２の導電型の第２のソース／ドレイン層
が形成される第２のトランジスタと、前記第１のトランジスタ及び前記第２のトランジス
タ上に形成される、前記第1のゲート電極若しくは前記第２のゲート電極下部のチャネル
領域に応力を与える絶縁膜と、前記第1のソース／ドレイン層上に前記絶縁膜を貫通して
形成される第1のコンタクトと、前記第２のソース／ドレイン層上に前記絶縁膜を貫通し
て形成される第２のコンタクトと、を備え、前記第1のコンタクトの寄生抵抗は、前記第
２のコンタクトの寄生抵抗よりも小さいことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの駆動能力のバラつき
を減らすことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について、図面を参照して説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る半導体装置の構造を示すＣＭＯＳトランジスタの平面
図である。図２は、図１に示すＣＭＯＳトランジスタの（ａ）Ａ−Ａ′面のＮＭＯＳトラ
ンジスタ１及び（ｂ）Ｂ−Ｂ′面のＰＭＯＳトランジスタ２の断面図である。
【００１１】
図１、図２（ａ）に示すように、ＮＭＯＳトランジスタ１は、半導体基板１０に形成さ
れる素子分離領域１２と、この素子分離領域１２により区画された素子形成領域１４と、
この素子形成領域１４に形成されるｐ型ウェル領域１６と、このｐ型ウェル領域１６上に
形成される、ゲート絶縁膜１８を介してなるゲート電極２０と、このゲート電極２０の両
側壁に形成され、絶縁膜よりなるサイドウォール２２と、半導体基板１０中のゲート電極
２０の両側方に形成される、低濃度のｎ型の不純物イオンが注入されたソース／ドレイン
低濃度拡散層２４と、半導体基板１０中のサイドウォール２２の両側方に形成される、高
濃度のｎ型の不純物イオンが注入されたソース／ドレイン高濃度拡散層２６とを有した、
ＬＤＤ（Lightly Doped Drain）構造のＮＭＯＳトランジスタ１が形成される。そして、
ゲート電極２０上及びｎ型のソース／ドレイン高濃度拡散層２６上には、シリサイド２８
が形成されている。
【００１２】
そして、このＮＭＯＳトランジスタ１のゲート電極２０を覆うように、チャネル領域に
引張応力を与えるtensile膜３０が成膜され、このtensile膜３０上には、層間絶縁膜とな
るＴＥＯＳ膜３２が成膜されている。このように、tensile膜３０をゲート電極２０を覆
うように形成することにより、このゲート電極２０下部のチャネル領域には、引張応力が
加わり、チャネル領域を移動する電子の移動度を向上させることができる。つまり、ＮＭ
ＯＳトランジスタ１の駆動電流を向上させることができる。
【００１３】
そして、このtensile膜３０及びＴＥＯＳ膜３２には、ソース／ドレイン高濃度拡散層
２６と半導体装置の上層とを電気的に接続するためにコンタクトホールが形成され、この
コンタクトホールに導電体材料が埋め込まれることにより、ソース／ドレイン高濃度拡散
層２６上にコンタクト３４が形成される。
【００１４】
一方、図１、図２（ｂ）に示すように、ＰＭＯＳトランジスタ２は、半導体基板１０に
形成される素子分離領域１２と、この素子分離領域１２により区画された素子形成領域１
４と、この素子形成領域１４に形成されるｎ型ウェル領域３６と、このｐ型ウェル領域３
６上に形成される、ゲート絶縁膜１８を介してなるゲート電極２０と、このゲート電極２
０の両側壁に形成され、絶縁膜よりなるサイドウォール２２と、半導体基板１０中のゲー
ト電極２０の両側方に形成される、低濃度のｎ型の不純物イオンが注入されたソース／ド
レイン低濃度拡散層４４と、半導体基板１０中のサイドウォール２２の両側方に形成され
る、高濃度のｎ型の不純物イオンが注入されたソース／ドレイン高濃度拡散層４６とを有
した、ＬＤＤ（Lightly Doped Drain）構造のＰＭＯＳトランジスタ２が形成される。そ
して、ゲート電極２０上及びｎ型のソース／ドレイン高濃度拡散層４６上には、シリサイ
ド２８が形成されている。
【００１５】
そして、このＰＭＯＳトランジスタ２のゲート電極２０を覆うように、チャネル領域に
圧縮応力を与えるcompressive膜５０が成膜され、このcompressive膜５０上には、層間絶
縁膜となるＴＥＯＳ膜３２が成膜されている。このように、compressive膜５０をゲート
電極２０を覆うように形成することにより、このゲート電極２０下部のチャネル領域には
、圧縮応力が加わり、チャネル領域を移動する電子の移動度を向上させることができる。
つまり、ＰＭＯＳトランジスタ２の駆動電流を向上させることができる。
【００１６】
そして、このcompressive膜５０及びＴＥＯＳ膜３２には、ソース／ドレイン高濃度拡
散層４６と半導体装置の上層とを電気的に接続するためにコンタクトホールが形成され、
このコンタクトホールに導電体材料が埋め込まれることにより、ソース／ドレイン高濃度
拡散層４６上にコンタクト５４が形成される。
【００１７】
このとき、ＮＭＯＳトランジスタ１のコンタクト３４の径は、ＰＭＯＳトランジスタ２
のコンタクト５４の径よりも大きい。このように、ＮＭＯＳトランジスタ１のコンタクト
の径を大きくすることにより、ＮＭＯＳトランジスタ２のコンタクト３４の寄生抵抗をＰ
ＭＯＳトランジスタ２のコンタクト５４の寄生抵抗に比べ小さくすることができる。
【００１８】
以上より構成される本発明の実施例1に係る半導体装置は、従来のＭＯＳトランジスタ
の製造方法と同様に、従来の露光、エッチング、インプラ技術を用いて、まず、半導体基
板１０に素子分離領域１２を形成し、ゲート絶縁膜１８、ゲート電極２０の形成、ソース
／ドレイン低濃度拡散層２４、４４、サイドウォール２２、ソース／ドレイン高濃度拡散
層２６、４６と順に形成することにより、ＮＭＯＳトランジスタ１及びＰＭＯＳトランジ
スタ２を形成することができる。
【００１９】
次に、ＮＭＯＳトランジスタ１上にはtensile膜３０を、ＰＭＯＳトランジスタ２上に
はcompressive膜５０を成膜し、応力制御膜であるtensile膜３０、compressive膜５０上
には、層間絶縁膜となるＴＥＯＳ膜３２を成膜し、応力制御膜３０、５０及び層間絶縁膜
３２にコンタクトホールが形成され、そのコンタクトホールに導電体材料が埋め込まれる
ことにより、コンタクト３４、５４が形成され、本発明の実施例1に係る半導体装置を形
成することができる。このとき、コンタクトホール形成時に、ＮＭＯＳトランジスタ１の
コンタクトホールをＰＭＯＳトランジスタ２のコンタクトホールよりも大きく形成すれば
よい。
【００２０】
図３は、本発明の実施例１に係る半導体装置のＮＭＯＳトランジスタ１とＰＭＯＳトラ
ンジスタ２とのトランジスタ性能の関係を模式的に示している。横軸は、ＮＭＯＳトラン
ジスタ１がtensile膜３０による引張応力、ＰＭＯＳトランジスタ２がcompressive膜５０
による圧縮応力に対応するストレス力を表している。縦軸は、それぞれのトランジスタの
チャネル領域を移動する電子の移動度の向上率を表している。
【００２１】
図３に示すように、例えば、ＰＭＯＳトランジスタ２とＮＭＯＳトランジスタ１が同じ
コンタクト径であったとすると、ＰＭＯＳトランジスタ２がcompressive膜５０により、
４０％の電子の移動度の向上が期待できるのに対し、ＮＭＯＳトランジスタ１は破線で示
すようにtensile膜３０により２０％の電子の移動度の向上しか期待できない。
【００２２】
そこで、本発明の実施例１に係る半導体装置のように、ＮＭＯＳトランジスタ１のコン
タクト径をＰＭＯＳトランジスタ２のコンタクト径よりも１０％大きくする、つまり、Ｎ
ＭＯＳトランジスタ１のコンタクト面積をＰＭＯＳトランジスタ２よりも２０％大きくす
ることにより、ＮＭＯＳトランジスタ１のコンタクト３４の寄生抵抗を２０％下げること
ができる。これにより、図３の実線に示すように、ＮＭＯＳトランジスタ１の電子の移動
度をさらに２０％向上させることができる。つまり、ＮＭＯＳトランジスタ１の電子の移
動度の向上率をＰＭＯＳトランジスタ２の向上率と同等以上にすることができる。
【００２３】
ここで、ＮＭＯＳトランジスタ１のコンタクト径をＰＭＯＳトランジスタ２のコンタク
ト径よりも１０％大きくするとしたが、これに限定されず、ＮＭＯＳトランジスタ１とＰ
ＭＯＳトランジスタ２のtensile膜３０、compressive膜５０による電子の移動度の向上率
とを比較して、ＮＭＯＳトランジスタ１のコンタクト径の大きさを決定すればよい。また
、tensile膜３０及びcompressive膜５０として、ＳｉＮを含む絶縁膜を用いることができ
る。また、ＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２上にそれぞれtensile膜
３０及びcompressive膜５０を形成していたが、tensile膜３０だけをＮＭＯＳトランジス
タ１及びＰＭＯＳトランジスタ２上に形成してもかまわない。
【００２４】
以上より構成される本発明の実施例1に係る半導体装置は、tensile膜に覆われたＮＭＯ
Ｓトランジスタとcompressive膜に覆われたＰＭＯＳトランジスタにおいて、ＮＭＯＳト
ランジスタのコンタクト径をＰＭＯＳトランジスタのコンタクト径よりも大きくすること
により、ＮＭＯＳトランジスタの寄生抵抗を下げることができ、ＮＭＯＳトランジスタの
チャネル領域の電子の移動度を向上させることができる。そのため、ＰＭＯＳトランジス
タに比べ、tensile膜によるチャネル領域の電子の移動度の向上率が低かったＮＭＯＳト
ランジスタの電子の移動度を向上させることができ、ＮＭＯＳトランジスタとＰＭＯＳト
ランジスタの駆動能力のバラつきを抑えることができる。
【実施例２】
【００２５】
図４は、本発明の実施例１に係る半導体装置の構造を示すＣＭＯＳトランジスタの平面
図である。図５は、図１に示すＣＭＯＳトランジスタの（ａ）Ｃ−Ｃ′面のＮＭＯＳトラ
ンジスタ１及び（ｂ）Ｄ−Ｄ′面のＰＭＯＳトランジスタ２の断面図である。
【００２６】
本発明の実施例２と実施例１との違いは、図４、図５に示すように、実施例１のＮＭＯ
Ｓトランジスタ１及びＰＭＯＳトランジスタ２のソース／ドレイン高濃度拡散層２６、４
６に歪みシリコン５６、５８が形成されていることである。尚、その他の実施例１と同一
の構成については、同一の符号を附して説明を省略する。
【００２７】
まず、図５（ａ）に示すように、ＮＭＯＳトランジスタ１では、ソース／ドレイン高濃
度拡散層２６に歪みシリコンであるＳｉＣ５６が形成されている。このＳｉＣ５６は、te
nsile膜３０と同様、チャネル領域に引張応力を与える。つまり、tensile膜３０と同様、
ＮＭＯＳトランジスタ１のチャネル領域の電子の移動度を向上させることができる。
【００２８】
また、図５（ｂ）に示すように、ＰＭＯＳトランジスタ２では、ソース／ドレイン高濃
度拡散層４６に歪みシリコンであるＳｉＧｅ５８が形成されている。このＳｉＧｅ５８は
、compressive膜５０と同様、チャネル領域に圧縮応力を与える。つまり、compressive膜
５０と同様、ＰＭＯＳトランジスタ２のチャネル領域の電子の移動度を向上させることが
できる。
【００２９】
以上のように本発明の実施例２に係る半導体装置は、実施例1で説明した従来のＭＯＳ
トランジスタの製造方法で、サイドウォール２２形成後、ゲート電極２０両側方の半導体
基板１０にトレンチを形成する。そして、そのトレンチに歪みシリコンなるＳｉＣ５６や
ＳｉＧｅ５８をそれぞれのＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２に埋め込
むことにより、本発明の実施例２に係る半導体装置を形成することが可能である。
【００３０】
このようにして形成される本発明の実施例２に係る半導体装置は、実施例１と同様、チ
ャネル領域に応力を与える応力制御膜３０、５０や歪みシリコン５６、５８によるＮＭＯ
Ｓトランジスタ１の駆動能力の向上は、ＰＭＯＳトランジスタ２に比べ小さい。そのため
、実施例１と同様、ＮＭＯＳトランジスタ１のコンタクト径をＰＭＯＳトランジスタ２の
コンタクト径よりも大きくすることにより、ＮＭＯＳトランジスタ１の駆動能力を上げる
ことができる。
【００３１】
つまり、ＮＭＯＳトランジスタ１のコンタクト３４の寄生抵抗をＰＭＯＳトランジスタ
２のコンタクト５４の寄生抵抗よりも小さくすることにより、ＮＭＯＳトランジスタ１と
ＰＭＯＳトランジスタ２の駆動能力のバラつきを抑えることが可能になる。
【００３２】
ここで、ＮＭＯＳトランジスタ１及びＰＭＯＳトランジスタ２上にそれぞれtensile膜
３０及びcompressive膜５０を成膜していたが、tensile膜３０及びcompressive膜５０を
成膜せずに、歪みシリコン５６、５８だけでもかまわない。
【００３３】
以上より構成される本発明の実施例２に係る半導体装置は、実施例１と同様、ＮＭＯＳ
トランジスタのコンタクト径をＰＭＯＳトランジスタのコンタクト径よりも大きくするこ
とにより、ＮＭＯＳトランジスタの寄生抵抗を下げることができ、ＮＭＯＳトランジスタ
のチャネル領域の電子の移動度を向上させることができる。そのため、ＰＭＯＳトランジ
スタに比べ、tensile膜によるチャネル領域の電子の移動度の向上率が低かったＮＭＯＳ
トランジスタの電子の移動度を向上させることができ、ＮＭＯＳトランジスタとＰＭＯＳ
トランジスタの駆動能力のバラつきを抑えることができる。
【００３４】
ここで、上記各実施例では、ＬＤＤ構造を有するＮＭＯＳトランジスタを例に説明した
が、ＬＤＤ構造を有するＮＭＯＳトランジスタに限定されるわけではなく、その他のＮＭ
ＯＳトランジスタにも適用することができ、ＭＯＳトランジスタにも限定されるものでは
ない。また、本発明の上記各実施例に係る半導体装置の具体例として、ＣＭＯＳトランジ
スタを例に挙げていたが、これに限定されるわけではなく、ＮＭＯＳトランジスタとＰＭ
ＯＳトランジスタを有する半導体装置であればよい。例えば、４つのＮＭＯＳトランジス
タと２つのＰＭＯＳトランジスタで構成されるＳＲＡＭセルにも適用することができる。
また、ＮＭＯＳトランジスタのコンタクトの寄生抵抗を下げる方法として、コンタクト径
を大きくすることを例に説明したが、それに限定されるわけではなく、例えば、ＮＭＯＳ
トランジスタのコンタクトだけ抵抗率の低い材料を用いても、ＮＭＯＳトランジスタのコ
ンタクトの寄生抵抗を下げることができる。
【００３５】
なお、本発明は、上述したような実施例に何ら限定されるものではなく、本発明の主旨
を逸脱しない範囲内で種々変形して実施することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施例１に係る半導体装置の構造を示すＣＭＯＳトランジスタの平面図。
【図２】図１に示すＣＭＯＳトランジスタの（ａ）Ａ−Ａ′面のＮＭＯＳトランジスタ及び（ｂ）Ｂ−Ｂ′面のＰＭＯＳトランジスタの断面図。
【図３】本発明の実施例１に係る半導体装置のＮＭＯＳトランジスタとＰＭＯＳトランジスタとのトランジスタ性能の関係を模式的に示した図。
【図４】本発明の実施例２に係る半導体装置の構造を示すＣＭＯＳトランジスタの平面図。
【図５】図４に示すＣＭＯＳトランジスタの（ａ）Ｃ−Ｃ′面のＮＭＯＳトランジスタ及び（ｂ）Ｄ−Ｄ′面のＰＭＯＳトランジスタの断面図。
【符号の説明】
【００３７】
１  ＮＭＯＳトランジスタ
２  ＰＭＯＳトランジスタ
１０  半導体基板
１２  素子分離領域
１４  素子形成領域
１６  ｐ型ウェル領域
１８  ゲート絶縁膜
２０  ゲート電極
２２  サイドウォール
２４  ｎ型ソース／ドレイン低濃度拡散層
２６  ｎ型ソース／ドレイン高濃度拡散層
２８  シリサイド
３０  tensile膜（応力制御膜）
３２  ＴＥＯＳ膜（層間絶縁膜）
３４、５４  コンタクト
３６  ｎ型ウェル領域
４４  ｐ型ソース／ドレイン低濃度拡散層
４６  ｐ型ソース／ドレイン高濃度拡散層
５０  compressive膜（応力制御膜）
５６  ＳｉＣ（歪みシリコン）
５８  ＳｉＧｅ（歪みシリコン）
【図１】
2008117801.tif 000003
【図２】
2008117801.tif 000004
【図３】
2008117801.tif 000005
【図４】
2008117801.tif 000006
【図５】
2008117801.tif 000007