(57)【要約】【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】メモリセルが直列接続されたメモリセルユニット１１が複数設けられたメモリセルアレイ１０と、前記メモリセルの前記制御ゲートに接続されたワード線ＷＬと、前記メモリセルユニット１１の一端側のドレインに電気的に接続されたビット線ＢＬと、前記メモリセルユニット１１の他端側のソースに電気的に接続されたソース線ＳＬと、前記メモリセルから前記ビット線ＢＬに読み出されたデータを増幅するセンスアンプ２０と、前記ワード線ＷＬを選択するロウデコーダ３０と、前記ロウデコーダ３０内部に配置され、前記ソース線ＳＬに対して第１電圧を与えるソース線ドライバ回路４０とを具備する。【選択図】図３
2008234820.tif 000002
【特許請求の範囲】
【請求項１】
電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、
前記メモリセルユニットが複数設けられたメモリセルアレイと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、
前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、
前記メモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプと、
前記ワード線を選択するロウデコーダと、
前記ロウデコーダ内部に配置され、前記ソース線に対して第１電圧を与えるソース線ドライバ回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記ロウデコーダは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１デコード領域と、
前記第２電圧よりも高電圧の第３電圧を電源電圧として用いて動作する第２ＭＯＳトランジスタが配置された第２デコード領域と
を備え、前記ソース線ドライバ回路は、前記第２デコード領域内に配置される
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板の表面内に形成されたウェル領域と、
前記ウェル領域上に形成され、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、
前記メモリセルユニットが複数設けられたメモリセルアレイと、
前記メモリセルの前記制御ゲートに接続されたワード線と、
前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、
前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、
前記メモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプと、
前記ワード線を選択するロウデコーダと、
前記ソース線に対して第１電圧を与えるソース線ドライバ回路と、
前記ロウデコーダ内部に配置され、前記ウェル領域に前記第１電圧を与えるウェルドライバ回路と
を具備することを特徴とする半導体記憶装置。
【請求項４】
前記ロウデコーダは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１デコード領域と、
前記第２電圧よりも高電圧の第３電圧を電源電圧として用いて動作する第２ＭＯＳトランジスタが配置された第２デコード領域と
を備え、前記ウェルドライバ回路は、前記第２デコード領域内に配置される
ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
前記第１電圧は接地レベルである
ことを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、電荷蓄積層と制御ゲートとを有するメモリセルを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来から、電気的にデータの書き換えが可能な不揮発性半導体メモリとして、ＥＥＰＲＯＭ（Electrically Erasable and Programmable ROM）が知られている。また、大容量化及び高集積化可能なＥＥＰＲＯＭとして、ＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
近年のＮＡＮＤ型フラッシュメモリには、動作の高速化が要求されている。そして、データの読み出し動作の高速化等を目的として、ソース線の抵抗を低減した構成が知られている（例えば、特許文献１参照）。本構成によれば、ソース線において、電流が集中する領域の配線幅を大きくすることができ、これによりソース線の抵抗を低減出来る。
【０００４】
しかしながら、上記構成のＮＡＮＤ型フラッシュメモリであると、例えばソース線ドライバのドライブ能力の向上が困難であった。また、ソース線の抵抗の低減が十分でない場合があった。その結果、データの誤読み出しが発生する等、ＮＡＮＤ型フラッシュメモリの動作信頼性が低下するという問題があった。
【特許文献１】特開２００５−１４２４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、動作信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、前記メモリセルユニットが複数設けられたメモリセルアレイと、前記メモリセルの前記制御ゲートに接続されたワード線と、前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、前記メモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプと、前記ワード線を選択するロウデコーダと、前記ロウデコーダ内部に配置され、前記ソース線に対して第１電圧を与えるソース線ドライバ回路とを具備する。
【発明の効果】
【０００７】
本発明によれば、動作信頼性を向上出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。
【００１０】
図示するようにＮＡＮＤ型フラッシュメモリ１は、メモリセルアレイ１０、センスアンプ２０−１、２０−２、ロウデコーダ３０−１、３０−２、ソース線ドライバ４０、ウェルドライバ５０、電圧発生回路６０、周辺回路７０、及び入出力パッド群８０を備えている。なお、以下ではセンスアンプ２０−１、２０−２を、特に区別しない場合には単にセンスアンプ２０と呼ぶ。また、ロウデコーダ３０−１、３０−２を、特に区別しない場合には単にロウデコーダ３０と呼ぶ。
【００１１】
メモリセルアレイ１０は、不揮発性のメモリセルが直列接続されたメモリセルユニットを複数備えている。各メモリセルのゲートにはワード線が接続される。またメモリセルユニットの一端側のメモリセルのドレインにはビット線が接続され、他端側のメモリセルのソースにはソース線が接続される。センスアンプ２０は、メモリセルからビット線に読み出されたデータをセンスして増幅する。ロウデコーダ３０は、メモリセルアレイ１０のロウ方向を選択する。すなわち、ワード線を選択する。ソース線ドライバ４０は、ソース線に電圧を与える。ウェルドライバ５０は、上記メモリセルアレイ１０が形成されたウェル領域に電圧を与える。電圧発生回路６０は、各種の電圧を発生する。周辺回路７０は、上記回路ブロック２０〜５０を制御する制御回路や、入出力バッファ等を備える。入出力パッド群８０は、外部と接続可能な複数の入出力パッドを備える。そして、これらの入出力パッドを介して、外部と電圧や各種の信号の授受が行われる。
【００１２】
次に、上記回路ブロック１０〜５０の構成の詳細について、図２を用いて説明する。図２は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０の回路図である。
【００１３】
まずメモリセルアレイ１０について説明する。メモリセルアレイ１０は、前述の通り、複数のメモリセルユニット１１を備えている。メモリセルユニット１１の各々は、例えば３２個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば浮遊ゲート）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲート電極とを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個、６４個、１２８個、２５６個等であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１４】
同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ３１を、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１０において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１５】
図２では、１行のメモリセルユニット１１のみを図示している。しかし、メモリセルアレイ１０内には複数行のメモリセルユニット１１が設けられても良い。この場合、同一列にあるメモリセルユニット１１は同一のビット線ＢＬに接続される。また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、同一行にある複数のＮＡＮＤセルは一括してデータが消去され、この単位をメモリブロックと呼ぶ。
【００１６】
次に、図２を参照しつつ、センスアンプ２０の構成について説明する。図示するようにセンスアンプ２０は、第１センスアンプ領域２１及び第２センスアンプ領域２２を備えている。第１センスアンプ領域２１は、第１電圧（例えばＶＤＤ＝１．５Ｖ等）で動作するＭＯＳトランジスタ２３を含んで形成された、低電圧領域である。他方、第２センスアンプ領域２２は、第１電圧よりも高い第２電圧で動作するＭＯＳトランジスタを含んで形成された、高電圧領域である。
【００１７】
第２センスアンプ領域２４は、複数のＭＯＳトランジスタ２４を備えている。勿論、ＭＯＳトランジスタ２４は、第１センスアンプ領域２１内のＭＯＳトランジスタ２３よりも高耐圧のトランジスタである。ＭＯＳトランジスタ２４の電流経路の一端は、いずれかのビット線ＢＬに接続され、他端は第１センスアンプ領域２１に接続されている。またＭＯＳトランジスタ２４のゲートは、それぞれビット線選択線ＢＬＳに接続される。データの読み出し時において、いずれかのビット線選択線ＢＬＳが選択されることによって、選択されたビット線選択線ＢＬＳに接続されたＭＯＳトランジスタ２４がオン状態となる。ビット線ＢＬに読み出されたデータは、オン状態とされたＭＯＳトランジスタ２４を介して第１センスアンプ領域２１に与えられる。そして、このデータは第１センスアンプ領域２１において、センスされて増幅される。
【００１８】
次に、ロウデコーダ３０の構成について説明する。図示するようにロウデコーダ３０は、第１デコード領域３１及び第２デコード領域３２を備えている。ロウデコーダ３０の構成は、例えば特開２００２−６３７９５号公報記載の構成を用いることが出来る。第１デコード領域３１は、第１電圧で動作するＭＯＳトランジスタ３３を含んで形成された、低電圧領域である。他方、第２デコード領域３２は、第１電圧よりも高い第３電圧（例えばＶＰＰ＝２０Ｖ等）で動作するＭＯＳトランジスタを含んで形成された、高電圧領域である。
【００１９】
第２デコード領域３２は、トランスファゲートトランジスタ３４、ブロックデコーダ３５、ワード線ドライバ３６、セレクトゲート線ドライバ３７、３８を備えている。
【００２０】
トランスファゲートトランジスタ３４は、第１デコード領域３１内のＭＯＳトランジスタ３３よりも高耐圧のＭＯＳトランジスタである。トランスファゲートトランジスタ３４は、ワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳ毎に設けられ、電流経路の一端は、対応するワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳに接続される。電流経路の一端がワード線ＷＬに接続されたトランスファゲートトランジスタ３４の電流経路の他端は、制御ゲート線ＣＧ０〜ＣＧ３１を介して、ワード線ドライバ３６に接続される。以下、制御ゲート線ＣＧ０〜ＣＧ３１を区別しない場合には、単に制御ゲート線ＣＧと呼ぶ。また、電流経路の一端がセレクトゲート線ＳＧＤ、ＳＧＳに接続されたトランスファゲートトランジスタ３４の電流経路の他端は、それぞれセレクトゲート線ドライバ３７、３８にそれぞれ接続される。また、同一のメモリブロック内の選択トランジスタＳＴ１、ＳＴ２及びメモリセルトランジスタＭＴに接続されたセレクトゲート線ＳＧＤ、ＳＧＳ、及びワード線ＷＬに接続されたトランスファゲートトランジスタ３４のゲートは、同一の制御線ＴＧに接続される。
【００２１】
ブロックデコーダ３５は、選択メモリセルが含まれるメモリセルユニット１１に対応するトランスファゲートトランジスタ３４が接続された制御線ＴＧを選択して、トランスファゲートトランジスタ３４をオン状態とする。
【００２２】
ワード線ドライバ３６は、第１デコード領域３１から与えられるアドレスに応じて、いずれかのワード線ＷＬを選択する。そして、選択したワード線ＷＬに対して、制御ゲート線ＣＧ及びトランスファゲートトランジスタ３４の電流経路を介して電圧を印加する。
【００２３】
セレクトゲート線ドライバ３７、３８はそれぞれ、第１デコード領域３１から与えられるアドレスに応じて、セレクトゲート線ＳＧＤ、ＳＧＳに対して、トランスファゲートトランジスタ３４の電流経路を介して電圧を印加する。
【００２４】
次に、ソース線ドライバ４０の構成について説明する。ソース線ドライバ４０は、ｎチャネルＭＯＳトランジスタ４１及びｐチャネルＭＯＳトランジスタ４２を備えている。ＭＯＳトランジスタ４１のソースには電圧ＶＳＳ（例えば０Ｖ）が与えられ、ドレインはソース線ＳＬに接続され、ゲートには信号ＳＲＣＶＳＳが入力される。ＭＯＳトランジスタ４２のソースには電圧ＶＤＤが与えられ、ドレインはソース線ＳＬに接続され、ゲートには信号ＳＲＣＶＤＤが入力される。
【００２５】
データの読み出し時において、信号ＳＲＣＶＳＳは“Ｈ”レベルとされ、これによりソース線ＳＬの電圧は０Ｖとされる。
【００２６】
次に、ウェルドライバ５０の構成について説明する。ウェルドライバ５０は、ｎチャネルＭＯＳトランジスタ５１及びｐチャネルＭＯＳトランジスタ５２を備えている。ＭＯＳトランジスタ５１のソースには電圧ＶＳＳ（例えば０Ｖ）が与えられ、ドレインは、メモリセルアレイ１０が形成されたウェル領域に接続され、ゲートには信号ＷＥＬＶＳＳが入力される。ＭＯＳトランジスタ５２のソースには電圧ＶＰＰが与えられ、ドレインはメモリセルアレイ１０が形成されたウェル領域に接続され、ゲートには信号ＷＥＬＶＰＰが入力される。
【００２７】
データの読み出し時及び書き込み時において、信号ＷＥＬＶＳＳは“Ｈ”レベルとされ、これによりウェル領域の電圧は０Ｖとされる。他方、データの消去時には、信号ＷＥＬＶＰＰが“Ｈ”レベルとされ、これによりウェル領域の電圧はＶＰＰ（例えば２０Ｖ）とされる。電圧ＶＰＰは、電圧発生回路６０によって発生される。
【００２８】
次に、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０、及び入出力パッド群８０の平面配置について、図３を用いて説明する。図３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の平面図であり、金属配線層のパターンをあわせて示している。図中において、斜線を付した領域が金属配線層を示している。
【００２９】
なお以下では、センスアンプ２０−１、２０−２のそれぞれにおける第１、第２センスアンプ領域２１、２２を区別する場合には、それぞれ第１センスアンプ領域２１−１、２１−２、及び第２センスアンプ領域２２−１、２２−２と呼ぶ。またロウデコーダ３０−１、３０−２のそれぞれにおける第１、第２デコード領域３１、３２を区別する場合には、それぞれ第１デコード領域３１−１、３１−２、及び第２デコード領域３２−１、３２−２と呼ぶ。
【００３０】
図示するように、メモリセルアレイ１０中には、ビット線ＢＬが第１方向に沿って配置され、ワード線ＷＬが第１方向に直交する第２方向に沿って配置されている。
【００３１】
センスアンプ２０−１、２０−２は、メモリセルアレイ１０に第１方向で隣接して配置される。そしてセンスアンプ２０−１、２０−２は、第１方向に沿ってメモリセルアレイ１０を挟むようにして配置される。
【００３２】
センスアンプ２０−１のうち、第２センスアンプ領域２２−１は第１センスアンプ領域２１−１よりもメモリセルアレイ１０寄りに配置される。すなわち第２センスアンプ領域２２−１は、第１方向に沿って第１センスアンプ領域２１−１とメモリセルアレイ１０とに挟まれるようにして配置される。
【００３３】
またセンスアンプ２０−２のうち、第２センスアンプ領域２２−２は第１センスアンプ領域２１−２よりもメモリセルアレイ１０寄りに配置される。すなわち第２センスアンプ領域２２−２は、第１方向に沿って第１センスアンプ領域２１−２とメモリセルアレイ１０とに挟まれるようにして配置される。
【００３４】
ロウデコーダ３０−１、３０−２は、メモリセルアレイ１０に第２方向で隣接して配置される。そしてロウデコーダ３０−１、３０−２は、第２方向に沿ってメモリセルアレイ１０を挟むようにして配置される。
【００３５】
ロウデコーダ３０−１のうち、第２デコード領域３２−１は第１デコード領域３１−１よりもメモリセルアレイ１０寄りに配置される。すなわち第２デコード領域３２−１は、第２方向に沿って第１デコード領域３１−１とメモリセルアレイ１０とに挟まれるようにして配置される。
【００３６】
またロウデコーダ３０−２のうち、第２デコード領域３２−２は第１デコード領域３１−２よりもメモリセルアレイ１０寄りに配置される。すなわち第２デコード領域３２−２は、第２方向に沿って第１デコード領域３１−２とメモリセルアレイ１０とに挟まれるようにして配置される。
【００３７】
入出力パッド群８０は、センスアンプ２０−２に第１方向に沿って隣接して配置される。すなわち入出力パッド群８０とメモリセルアレイ１０とが、センスアンプ２０−２を挟むようにして配置される。入出力パッド群８０内においては、複数のパッドが第2方向に沿って配置される。
【００３８】
ウェルドライバ５０は、センスアンプ２０−１の第２センスアンプ領域２２−１内部に配置される。すなわちウェルドライバ５０は、第１センスアンプ領域２１−１とメモリセルアレイ１０とに、第１方向に沿って挟まれるようにして配置される。
【００３９】
ソース線ドライバ４０は、第２センスアンプ領域２２−２内部、第２デコード領域３２−１内部、及び第２デコード領域３２−２内部に配置される。従って、第２デコード領域３２−１内部のソース線ドライバ４０は、第１デコード領域３１−１とメモリセルアレイ１０とに、第２方向に沿って挟まれるようにして配置される。また、第２デコード領域３２−２内部のソース線ドライバ４０は、第１デコード領域３１−２とメモリセルアレイ１０とに、第２方向に沿って挟まれるようにして配置される。更に、第２センスアンプ領域２２−２内部のソース線ドライバ４０は、第１センスアンプ領域２１−２とメモリセルアレイ１０とに、第１方向に沿って挟まれるようにして配置される。すなわち、ソース線ドライバ４０は、ロウデコーダ３０−１、３０−２、及びセンスアンプ２０−２における、高電圧領域内に配置される。なお、これらの高電圧領域内に配置されるのは、ソース線ドライバ４０のうちのＭＯＳトランジスタ４１であれば良い。従って、ＭＯＳトランジスタ４２はその他の領域、例えば周辺回路部に配置されても良い。勿論、ＭＯＳトランジスタ４１、４２の両方が、センスアンプ２０及びロウデコーダ３０内に配置されても良い。
【００４０】
メモリセルアレイ１０の上部には、メモリセルアレイ１０上面を被覆するようにして、ソース線ＳＬとして機能する金属配線層６７が形成されている。
【００４１】
第２デコード領域３２−１、３２−２の上部には、第１方向に沿ったストライプ形状の金属配線層６１−１、６１−２が形成されている。これらの金属配線層６１−１、６１−２は、それぞれ第２デコード領域３２−１、３２−２内のソース線ドライバ４０に対して電圧ＶＳＳを与えるためのＶＳＳ配線として機能する。
【００４２】
更に、第２センスアンプ領域２２−１、２２−２の上部には、第２方向に沿ったストライプ形状の金属配線層６２−１、６２−２が形成されている。これらの金属配線層６２−１、６２−２は、それぞれ第２センスアンプ領域２２−１内のウェルドライバ５０及び第２センスアンプ領域２２−２内のソース線ドライバ４０に対して電圧ＶＳＳを与えるためのＶＳＳ配線として機能する。
【００４３】
上記金属配線層６１−１、６１−２、６２−１、６２−２は、ソース線ＳＬの周囲を取り囲むようにして互いに接続される。そして、金属配線層６３−１、６３−２を介して、入出力パッド群８０内のパッド８０−１、８０−２に接続される。パッド８０−１、８０−２には、外部から電圧ＶＳＳが与えられる。なお、ウェルドライバ５０に流れる電流はソース線ドライバ４０に流れる電流よりも小さい。従って、金属配線層６２−１の配線幅は、金属配線層６１−１、６１−２、６２−２、６３−１、６３−２の配線幅よりも小さく出来る。
【００４４】
第１デコード領域３１−１、３１−２の上部には、第１方向に沿ったストライプ形状の金属配線層６４−１、６４−２が形成されている。これらの金属配線層６４−１、６４−２は、それぞれ第１デコード領域３１−１、３１−２に対して電圧ＶＤＤを与えるためのＶＤＤ配線として機能する。
【００４５】
更に、第１センスアンプ領域２１−１、２１−２の上部には、第２方向に沿ったストライプ形状の金属配線層６５−１、６５−２が形成されている。これらの金属配線層６５−１、６５−２は、それぞれ第１センスアンプ領域２１−１、２１−２に対して電圧ＶＤＤを与えるためのＶＤＤ配線として機能する。
【００４６】
上記金属配線層６４−１、６４−２、６５−１、６５−２は、ＶＳＳ配線の周囲を取り囲むようにして互いに接続される。そして、金属配線層６６−１、６６−２を介して、入出力パッド群８０内のパッド８１−１、８１−２に接続される。パッド８１−１、８１−２には、外部から電圧ＶＤＤが与えられる。
【００４７】
次に上記構成のメモリセルアレイ１０の平面構成について図４を用いて説明する。図４は、メモリセルアレイ１０の一部領域の平面図である。図示するように、半導体基板１００中には第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数設けられている。隣接する素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、この素子分離領域ＳＴＩによって素子領域ＡＡは電気的に分離されている。半導体基板１００上には、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。ワード線ＷＬと素子領域ＡＡとが交差する領域には、浮遊ゲートＦＧが設けられている。そして、ワード線ＷＬと素子領域ＡＡとが交差する領域にはメモリセルトランジスタＭＴが設けられ、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が設けられている。第１方向で隣接するワード線ＷＬ間、セレクトゲート線間、及びワード線とセレクトゲート線との間の素子領域ＡＡ中には、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソース領域またはドレイン領域となる不純物拡散層が形成されている。
【００４８】
第１方向で隣接するセレクトゲート線ＳＧＤ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ１のドレイン領域として機能する。そしてこのドレイン領域上にはコンタクトプラグＣＰ１が形成される。コンタクトプラグＣＰ１は、第１方向に沿って設けられたストライプ形状のビット線ＢＬ（図示せず）に接続される。また、第１方向で隣接するセレクトゲート線ＳＧＳ間の素子領域ＡＡに形成される不純物拡散層は、選択トランジスタＳＴ２のソース領域として機能する。そしてこのソース領域上にはコンタクトプラグＣＰ２が形成される。コンタクトプラグＣＰ２は、図示せぬソース線に接続される。
【００４９】
次に上記構成のメモリセルユニット１１の断面構成について、図５を用いて説明する。図５は、メモリセルユニット１１のビット線方向（第１方向）に沿った断面図であり、図４におけるＹ１−Ｙ１’線に沿った断面図である。
【００５０】
図示するように、ｐ型半導体基板１００の表面領域内にｎ型ウェル領域１０１が形成され、ｎ型ウェル領域１０１の表面領域内にｐ型ウェル領域１０２が形成されている。ｐ型ウェル領域１０２上にはゲート絶縁膜１０３が形成され、ゲート絶縁膜１０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜１０３上に形成された多結晶シリコン層１０４、多結晶シリコン層１０４上に形成されたゲート間絶縁膜１０５、及びゲート間絶縁膜１０５上に形成された多結晶シリコン層１０６を有している。ゲート間絶縁膜１０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜、またはそれらを含む積層構造、またはＴｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、ＨｆＡｌＯｘ、ＨｆＡｌＳｉ膜とシリコン酸化膜またはシリコン窒化膜との積層構造で形成される。またゲート絶縁膜１０３はトンネル絶縁膜として機能するものである。
【００５１】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層１０４は浮遊ゲート（ＦＧ）として機能する。他方、多結晶シリコン層１０６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、制御ゲート電極（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層１０４、１０６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層１０４、１０６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層１０４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層１０６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置する半導体基板１００表面内には、ｎ＋型不純物拡散層１０７が形成されている。不純物拡散層１０７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。また、隣接するソースとドレインとの間の領域は、電子の移動領域となるチャネル領域として機能する。これらのゲート電極、不純物拡散層１０７、及びチャネル領域によって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２となるＭＯＳトランジスタが形成されている。
【００５２】
半導体基板１００上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）１０７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜１０８上には、コンタクトプラグＣＰ２に接続される金属配線層１０９が形成されている。金属配線層１０９はソース線ＳＬの一部として機能する。また層間絶縁膜１０８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）１０７に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜１０８上に、コンタクトプラグＣＰ３に接続される金属配線層１１０が形成されている。
【００５３】
層間絶縁膜１０８上には、金属配線層１０９、１１０を被覆するようにして、層間絶縁膜１１１が形成されている。そして層間絶縁膜１１１中に、金属配線層１１０に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜１１１上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層１１２が形成されている。金属配線層１１２はビット線ＢＬとして機能する。また、コンタクトプラグＣＰ３、ＣＰ４及び金属配線層１１０が、図４におけるコンタクトプラグＣＰ１に相当する。
【００５４】
層間絶縁膜１１１上には、金属配線層１１２を被覆するようにして、層間絶縁膜１１３が形成されている。そして金属配線層１１３上に、メモリセルユニット１１の上部を被覆する金属配線層６７が形成されている。金属配線層６７は、図３で説明した通りソース線ＳＬとして機能する。そして、図示せぬ領域にて、金属配線層１０９と接続されている。
【００５５】
次に、ロウデコーダ３０内の第２デコード領域３２内の平面構成について、図６乃至図８を用いて説明する。図６乃至図８は、図３における領域Ａ１の平面図であり、特に、第２デコード領域３２−２においてトランスファゲートトランジスタ３４、及びソース線ドライバ４０を含む領域と、第２デコード領域３２−１とメモリセルアレイ１０との境界部分の領域を示している。図６は、領域Ａ１において、ゲート電極と、その上に設けられる第１層目の金属配線層の平面パターンを示している。図７は、図６と同じ領域において、第１層目の金属配線層の上層に設けられる第２層目の金属配線層の平面パターンを示している。図８は、図６と同じ領域において、第２層目の金属配線層の上層に設けられる第３層目の金属配線層の平面パターンを示している。なお、図６乃至図８の全図において、参考のために素子領域を図示している。また図中において、斜線を付した領域が、第１〜第３層目の金属配線層を示している。
【００５６】
図示するように、第２デコード領域３２−２内には、トランスファゲートトランジスタ３４が配置される領域Ａ２及びソース線ドライバ４０のＭＯＳトランジスタ４１に加えて、ガードリング１２０及び接続部１３０が設けられている。これらの領域は、メモリセルアレイ１０に近い順から接続部１３０、ガードリング１２０、ソース線ドライバ４０、及び領域Ａ２の順で、第２方向に沿って配置されている。ガードリング１２０は、ｐ型半導体基板１００に対して電圧（ＶＳＳ＝０Ｖ）を与えるための領域である。また接続部１３０は、ｎ型ウェル領域１０１及びｐ型ウェル領域１０２とコンタクトを取るための領域である。
【００５７】
まず、図６を用いて第１層目の金属配線層までの平面構成について説明する。領域Ａ２内には、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数設けられている。素子領域ＡＡ間には素子分離領域ＳＴＩが形成され、素子分離領域ＳＴＩによって、素子分離領域ＡＡは互いに電気的に分離されている。そして、１つの素子領域ＡＡ内に、第１方向に沿って２つのトランスファゲートトランジスタ３４が形成されている。すなわち、各素子領域ＡＡ上には、各素子領域ＡＡを第２方向に沿って跨ぐようにして、２つのゲート電極１４０が形成されている。また、各素子領域ＡＡ内には、トランスファゲートトランジスタ３４の電流経路の一端及び他端となる不純物拡散層が形成されている。同一の素子領域ＡＡ内にある２つのトランスファゲートトランジスタ３４は、互いの電流経路の他端を共有している。領域Ａ２において、同一行に位置する複数のトランスファゲート３４は、同一のメモリセルユニット１１（つまり同一のメモリブロック）に接続されるワード線ＷＬ及びセレクトゲート線ＳＧＤ、ＳＧＳのトランスファゲートとして使用される。
【００５８】
上記トランスファゲートトランジスタ３４の電流経路の他端上には、コンタクトプラグＣＰ１０を介在して、第１層目の金属配線層１４１が形成されている。金属配線層１４１は島状の形状を有しており、互いに分離されている。また、同一行にあるトランスファゲートトランジスタ３４のゲート電極１４０を共通接続するようにして、第１層目の金属配線層１４２が、第２方向に沿ったストライプ形状に形成されている。この金属配線層１４２は、図２で説明した制御線ＴＧとして機能し、図示せぬ領域においてブロックデコーダ３５に接続される。ゲート電極１４０と金属配線層１４２とは、コンタクトプラグＣＰ１１によって接続されている。更に、メモリセルアレイ１０から領域Ａ２に達するようにして、図示せぬ領域でワード線ＷＬに接続された第１層目の金属配線層１４３が形成されている。金属配線層１４３の各々は、いずれかのトランスファゲートトランジスタ３４の電流経路の一端上に、コンタクトプラグＣＰ１２を介して接続されている。また、金属配線層１４３に接続されないトランスファゲートトランジスタ３４の電流経路の一端上には、コンタクトプラグＣＰ１３を介して第1層目の金属配線層１４４が形成されている。
【００５９】
次に、ソース線ドライバ４０が形成される領域について説明する。図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが設けられている。そして、１つの素子領域ＡＡ内に、第１方向に沿って２つのＭＯＳトランジスタ４１が形成されている。すなわち、各素子領域ＡＡ上には、各素子領域ＡＡを第２方向に沿って跨ぐようにして、２つのゲート電極１４５が形成されている。この２つのゲート電極１４５は、例えば領域Ａ２との境界領域において、互いに接続されている。従って、換言すれば、１つの素子領域ＡＡ上に、１本のゲート電極１４５が、２カ所で素子領域ＡＡ上に位置するように、配置されている。また、素子領域ＡＡ内には、ＭＯＳトランジスタ４１のソース及びドレインとなる不純物拡散層が形成されている。同一の素子領域ＡＡ内にある２つのＭＯＳトランジスタ４１は、互いのドレインを共有している。
【００６０】
上記ＭＯＳトランジスタ４１のドレイン上には、コンタクトプラグＣＰ１４を介在して、第１層目の金属配線層１４６が形成されている。また、ゲート電極１４５上には、コンタクトプラグＣＰ１５を介在して、第１層目の金属配線層１４７が形成されている。更に、ＭＯＳトランジスタ４１のソース上には、コンタクトプラグＣＰ１６を介在して、第１層目の金属配線層１４８が形成されている。金属配線層１４８は、ソース線ドライバ４０内からガードリング１２０まで引き出されている。
【００６１】
次に、ガードリング１２０の構成について説明する。図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが設けられている。素子領域ＡＡ内には、ｐ型半導体基板１００の表面が露出されている。そして、素子領域ＡＡ上にコンタクトプラグＣＰ１７が形成され、コンタクトプラグＣＰ１７は金属配線層１４８に接続されている。
【００６２】
次に、接続部１３０の構成について説明する。図示するように、半導体基板１００中に、第１方向に沿ったストライプ形状の２本の素子領域ＡＡが設けられている。一方の素子領域ＡＡ内には、ｎ型ウェル領域１０１の表面が露出され、他方の素子領域ＡＡ内には、ｐ型ウェル領域１０２の表面が露出されている。ｎ型ウェル領域１０１上にはコンタクトプラグＣＰ１８が形成され、ｐ型ウェル領域１０２上にはコンタクトプラグＣＰ１９が形成されている。そしてコンタクトプラグＣＰ１８、ＣＰ１９は、第１層目の金属配線層１４９に接続されている。すなわち、ｎ型ウェル領域１０１及びｐ型ウェル領域１０２は、金属配線層１４９によって同電位とされる。金属配線層１４９は、第２方向に沿ったストライプ形状を有しており、接続部１３０からメモリセルアレイ１０まで引き出されている。
【００６３】
次に、図７を用いて第２層目の金属配線層の平面構成について説明する。図示するように、第２方向に沿ったストライプ形状の第２層目の金属配線層１５０が、メモリセルアレイ１０から領域Ａ２まで引き出されている。金属配線層１５０は、図示せぬ領域において、ワード線ＷＬに接続されている。この金属配線層１５０と、図６で説明した金属配線層１４３とは、共にワード線ＷＬを領域Ａ２へ引き出すために使用される金属配線層である。金属配線層１４３だけでなく金属配線層１５０も使用する理由は、隣接するワード線間隔が狭いため、金属配線層１４３だけで全てのワード線ＷＬを領域Ａ２へ引き出すことが困難だからである。この点、２層の金属配線層１４３、１５０を使用することで、限られた面積であっても、全てのワード線ＷＬを領域Ａ２へ引き出すことが出来る。そして金属配線層１５０は、コンタクトプラグＣＰ２０を介して、第１層目の金属配線層１４４に接続される。すなわち、金属配線層１５０は、コンタクトプラグＣＰ２０、ＣＰ１３、及び金属配線層１４４を介して、いずれかのトランスファゲートトランジスタ３４の電流経路の一端に接続される。
【００６４】
また、第１層目の金属配線層１４１の直上の領域には、互いに分離された第２層目の金属配線層１５１が形成されている。各々の金属配線層１５１は、コンタクトプラグＣＰ２１によって、対応する金属配線層１４１に接続されている。また、第１層目の金属配線層１４７の直上の領域には、第２層目の金属配線層１５２が形成されている。金属配線層１５２は、コンタクトプラグＣＰ２２によって、金属配線層１４７と接続されている。
【００６５】
更に、ガードリング１２０から領域Ａ２を介して図示せぬ第１デコード領域３１−２にわたって、第２方向に沿ったストライプ形状の第２層目の金属配線層１５３が形成されている。金属配線層１５３は、コンタクトプラグＣＰ２３によって、第１層目の金属配線層１４８に接続されている。金属配線層１５３は、電圧ＶＳＳの伝達線として機能するものであり、第１デコード領域３１−２における電源線として機能する。
【００６６】
また、ソース線ドライバ４０からメモリセルアレイ１０内にわたって、第２方向に沿ったストライプ形状の第２層目の金属配線層１５４が形成されている。金属配線層１５４は、コンタクトプラグＣＰ２４によって、第１層目の金属配線層１４６に接続されている。更に、第２デコード領域３２−２とメモリセルアレイ１０との境界部分には、第２層目の金属配線層１５５が形成されている。金属配線層１５５は、コンタクトプラグＣＰ２５によって、金属配線層１４９に接続されている。
【００６７】
次に、図８を用いて第３層目の金属配線層の平面構成について説明する。図示するように、領域Ａ２においては、第１方向に沿ったストライプ形状の第３層目の金属配線層１６０が設けられている。金属配線層１６０は、第２層目の金属配線層１５１毎に設けられ、対応する金属配線層１５１に、コンタクトプラグＣＰ３０によって接続されている。金属配線層１６０は、図示せぬ領域においてブロックデコーダ３５に接続され、図２で説明した制御線ＴＧとして機能する。
【００６８】
また、ソース線ドライバ４０内にも、第１方向に沿ったストライプ形状の第３層目の金属配線層１６１が設けられている。金属配線層１６１は、第２層目の金属配線層１５２にコンタクトプラグＣＰ３１によって接続されている。すなわち、金属配線層１６１は、ソース線ドライバ４０のＭＯＳトランジスタ４１のゲートに接続されており、金属配線層１６１に対して、図２で説明した信号ＳＲＣＶＳＳが与えられる。
【００６９】
更に、ソース線ドライバ４０、ガードリング１２０、及び接続部１３０上に、第１方向に沿ったストライプ形状の金属配線層６１−２が形成される。金属配線層６１−２は、図３を用いて説明したようにＶＳＳ配線として機能するものであり、コンタクトプラグＣＰ３２によって、第２層目の金属配線層１５３と接続されている。
【００７０】
また、第２デコード領域３２−２とメモリセルアレイ１０との境界部分には、第１方向に沿ったストライプ形状の第３層目の金属配線層１６２が形成されている。金属配線層１６０は、コンタクトプラグＣＰ３３によって、第２層目の金属配線層１５５と接続されている。すなわち、金属配線層１６２は、ウェル配線として機能するものであり、コンタクトプラグＣＰ３３、ＣＰ２５、ＣＰ１８、ＣＰ１９、及び金属配線層１５５、１４９を介して、ｎ型ウェル領域１０１及びｐ型ウェル領域１０２に接続される。そして金属配線層１５５は、図３におけるウェルドライバ５０上まで引き出され、ウェルドライバ５０内のＭＯＳトランジスタ５１、５２のドレインに接続される。
【００７１】
更に、メモリセルアレイ１０の上部には、第３層目の金属配線層６７によって、ソース線ＳＬが形成されている。金属配線層６７は、コンタクトプラグＣＰ３４によって、第２層目の金属配線層１５４に接続されている。すなわち、金属配線層６７は、コンタクトプラグＣＰ３４、ＣＰ２４、ＣＰ１４、及び金属配線層１５４、１４６を介して、ソース線ドライバ４０内のＭＯＳトランジスタ４１、４２のドレインに接続されている。
【００７２】
次に、上記構成の第２デコード領域３２−２の断面構成について説明する。まず、図９を用いて、図６におけるＸ１−Ｘ１’線に沿った領域について説明する。図９は、図６におけるＸ１−Ｘ１’線に沿った断面図である。
【００７３】
図示するように、ｐ型半導体基板１００の表面領域内には、互いに離隔してｎ型ウェル領域１０１、１７０が形成されている。ｎ型ウェル領域１０１、１７０の表面領域内には、ｐ型ウェル領域１０２、１７１がそれぞれ形成されている。また、半導体基板１００の表面領域内には、複数の素子分離領域ＳＴＩが形成されている。
【００７４】
メモリセルアレイ１０内の素子領域ＡＡ内には、ｐ型ウェル領域１０２が露出されている。接続部１３０内の素子領域ＡＡ内には、ｎ型ウェル領域１０１及びｐ型ウェル領域１０２が露出されている。ガードリング１２０内の素子領域ＡＡ内には、ｐ型半導体基板１００が露出されている。そしてソース線ドライバ４０及び領域Ａ２内の素子領域ＡＡ内には、ｐ型ウェル領域１７１が露出されている。
【００７５】
上記ウェル領域１７１の表面内には、ｎ＋型不純物拡散層１７２、１７３が形成されている。拡散層１７２は、ソース線ドライバ４０のＭＯＳトランジスタ４１のドレイン領域として機能する。また拡散層１７３は、トランスファゲートトランジスタ３４の電流経路の他端として機能する。更に、ソース線ドライバ４０においては、素子分離領域ＳＴＩ上に、ＭＯＳトランジスタ４１のゲート電極１４５の一部が形成されている。
【００７６】
半導体基板１００上には、層間絶縁膜１０８が形成されている。そして層間絶縁膜１０８中には、それぞれ不純物拡散層１７２、１７３、及びゲート電極１４５に達するコンタクトプラグＣＰ１４、ＣＰ１０、ＣＰ１５が形成されている。また層間絶縁膜１０８上には、それぞれコンタクトプラグＣＰ１４、ＣＰ１５、ＣＰ１０に接続された金属配線層１４６、１４７、１４１が形成されている。
【００７７】
層間絶縁膜１０８上には、金属配線層１４６、１４７、１４１を被覆するようにして、層間絶縁膜１１１が形成されている。層間絶縁膜１１１中には、それぞれ金属配線層１４６、１４７、１４１に達するコンタクトプラグＣＰ２４、ＣＰ２２、ＣＰ２１が形成されている。また層間絶縁膜１１１上には、それぞれコンタクトプラグＣＰ２４、ＣＰ２２、ＣＰ２１に接続された金属配線層１５４、１５２、１５１が形成されている。金属配線層１５４は、ソース線ドライバ４０からメモリセルアレイ１０中にわたって設けられる。
【００７８】
層間絶縁膜１１１上には、金属配線層１５４、１５２、１５１を被覆するようにして、層間絶縁膜１１３が形成されている。層間絶縁膜１１３中には、それぞれ金属配線層１５４、１５２、１５１に達するコンタクトプラグＣＰ３４、ＣＰ３１、ＣＰ３０が形成されている。そして層間絶縁膜１１３上には、それぞれコンタクトプラグＣＰ３４、ＣＰ３１、ＣＰ３０に接続された金属配線層６７、１６１、１６０が形成され、更に金属配線層１６２、６１−２が形成される。
【００７９】
次に、図１０を用いて、図６におけるＸ２−Ｘ２’線に沿った領域について説明する。図１０は、図６におけるＸ２−Ｘ２’線に沿った断面図である。
【００８０】
図示するように、半導体基板１００中にウェル領域１０１、１０２、１７０、１７１が形成されているのは図９で説明したとおりである。但し図１０に示す領域では、領域Ａ２においてはｐ型ウェル領域１７１の表面領域内に素子分離領域ＳＴＩが形成され、素子領域ＡＡは形成されていない。また、ソース線ドライバ４０内の素子領域ＡＡの表面領域内には、ｎ＋型不純物拡散層１７４が形成されている。拡散層１７４は、ソース線ドライバ４０のＭＯＳトランジスタ４１のソース領域として機能する。
【００８１】
そして、半導体基板１００上には層間絶縁膜１０８が形成されている。層間絶縁膜１０８中には、コンタクトプラグＣＰ１６〜ＣＰ１９が形成されている。コンタクトプラグＣＰ１６は、ソース線ドライバ４０のＭＯＳトランジスタ４１のソースに接続される。コンタクトプラグＣＰ１７〜ＣＰ１９は、それぞれ半導体基板１００、ｎ型ウェル領域１０１、及びｐ型ウェル領域１０２に接続される。また層間絶縁膜１０８上には、コンタクトプラグＣＰ１６、ＣＰ１７に接続された金属配線層１４８、及びコンタクトプラグＣＰ１８、ＣＰ１９に接続された金属配線層１４９が形成されている。
【００８２】
層間絶縁膜１０８上には、金属配線層１４８、１４９を被覆するようにして、層間絶縁膜１１１が形成されている。層間絶縁膜１１１中には、それぞれ金属配線層１４８、１４９に達するコンタクトプラグＣＰ２３、ＣＰ２５が形成されている。また層間絶縁膜１１１上には、それぞれコンタクトプラグＣＰ２３、ＣＰ２５に接続された金属配線層１５３、１５５が形成されている。金属配線層１５３は、ソース線ドライバ４０から、図示せぬ第１デコード領域３１−２にわたって設けられる。
【００８３】
層間絶縁膜１１１上には、金属配線層１５３、１５５を被覆するようにして、層間絶縁膜１１３が形成されている。層間絶縁膜１１３中には、それぞれ金属配線層１５３、１５５に達するコンタクトプラグＣＰ３２、ＣＰ３３が形成されている。そして層間絶縁膜１１３上には、それぞれコンタクトプラグＣＰ３２、ＣＰ３３に接続された金属配線層６１−２、１６２が形成され、更に金属配線層６７、１６０、１６１が形成されている。
【００８４】
なお、図６乃至図１０は、図３における領域Ａ１、すなわち、ロウデコーダ３０−２とメモリセルアレイ１０との境界部分の構成を示している。しかし、ロウデコーダ３０−１とメモリセルアレイ１０との境界部分の構成も、図６乃至図１０と同様である。また、図９及び図１０では、第２デコード領域３２−２内の各ＭＯＳトランジスタが、ｎ型ウェル領域１７０の表面に設けられたｐ型ウェル領域１７１上に形成される場合を例に挙げて説明した。しかし、ｎ型ウェル領域１７０及びｐ型ウェル領域１７１は必ずしも必要では無く、各ＭＯＳトランジスタが半導体基板１００上に直接形成されても構わない。
【００８５】
上記のように、この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（１）の効果が得られる。
【００８６】
（１）ソース線ドライバの能力を向上させ、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その１）。  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、ソース線ドライバ４０のｎチャネルＭＯＳトランジスタ４１を、センスアンプ２０内部だけでなく、ロウデコーダ３０の内部、特に高電圧領域である第２デコード領域３２内部にも配置している。従って、ソース線ドライバ４０の能力を向上出来る。
【００８７】
更に図３に示すように、金属配線層６１−１、６１−２、６２−１、６２−２によって形成されるＶＳＳ配線が、メモリセルアレイ１０の周囲を取り囲むようにして形成されている。従って、ソース線ＳＬからＶＳＳ配線に流れ込む電流を分散させることが出来る。その結果、ＶＳＳ配線の実効的な抵抗成分を低減出来る。また、ＶＳＳ配線は、２つのパッド８０−１、８０−２によって、電圧ＶＳＳが与えられる。従って、ＶＳＳ配線の電位をＶＳＳに強力に固定できる。
【００８８】
また図３に示すように、ソース線ＳＬはメモリセルアレイ１０の上面を被覆するようにして設けられ、ＶＳＳ配線はソース線ＳＬの周囲を取り囲むようにして設けられる。そしてソース線ドライバ４０は、センスアンプ２０−２内部だけでなく、ロウデコーダ３０−１、３０−２内部にも配置される。従って、メモリセルアレイ１０、センスアンプ２０、及びロウデコーダ３０を含む領域全体が、ソース線ドライバ４０として振る舞う。よって、ソース線ドライバ４０の能力を格段に向上させることができ、ソース線ＳＬの電位変動を抑制出来る。
【００８９】
また、センスアンプ２０は、ビット線に流れる電流、またはビット線の電位変動を検出することによって、読み出しデータを検出する。従って、ビット線に流せる電流が小さい場合や、ソース線の電位が変動するような場合には、誤読み出しが発生しやすい。しかし、本実施形態に係る構成であると、上記構成によりソース線ドライバ４０の能力を向上させている。従って、ビット線ＢＬに流せる電流量を増やし、またソース線電位の変動を抑制することで、ＮＡＮＤ型フラッシュメモリの読み出し動作信頼性を向上出来る。
【００９０】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態において、入出力パッド群８０及びウェルドライバ５０の位置を変えたものである。その他の構成については第１の実施形態と同じであるので、説明は省略する。図１１は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の平面図であり、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０、及び入出力パッド群８０の平面配置について示している。なお図１１ではＶＤＤ配線の図示を省略している。
【００９１】
図示するように、メモリセルアレイ１０、センスアンプ２０−１、２０−２、及びロウデコーダ３０−１、３０−２の配置は、上記第１の実施形態と同じである。第１の実施形態と異なるのは、まず、入出力パッド群８０が、ロウデコーダ３０−１に第２方向で隣接するようにして配置される点である。すなわちロウデコーダ３０−１は、入出力パッド群８０とメモリセルアレイ１０とに、第２方向に沿って挟まれるようにして配置される。
【００９２】
更に、センスアンプ２０内部からソース線ドライバ４０及びウェルドライバ５０が廃され、ロウデコーダ３０−２の第２デコード領域３２−２内にウェルドライバ５０が配置される。
【００９３】
また、金属配線層６１−１、６１−２、６２−１、６２−１が、第１の実施形態と同様に設けられている。但し、金属配線層６１−２は、ウェルドライバ５０のＭＯＳトランジスタ５１のソースに接続され、ウェルドライバ５０のＶＳＳ配線として機能する。そして、金属配線層６２−１、６２−２は、金属配線層６１−１、６１−２を接続するために設けられる。
【００９４】
上記金属配線層６１−１、６１−２、６２−１、６２−２は、第１の実施形態と同様にソース線ＳＬの周囲を取り囲むようにして互いに接続され、ソース線ドライバ４０及びウェルドライバ５０のＶＳＳ配線として機能する。
【００９５】
そして、金属配線層６２−１の第１方向に沿った両端部に接するように、第２方向に沿ったストライプ形状の金属配線層６３−１、６３−２が設けられる。この金属配線層６３−１、６３−２によって、金属配線層６１−１は、パッド８０−１、８０−２に接続される。パッド８０−１、８０−２には、外部から電圧ＶＳＳが与えられる。なお、ウェルドライバ５０に流れる電流はソース線ドライバ４０に流れる電流よりも小さいため、金属配線層６１−２、６２−１、６２−２の配線幅は、金属配線層６１−１、６３−１、６３−２の配線幅よりも小さく出来る。
【００９６】
ロウデコーダ３０−１の平面構成及び断面構成は、上記第１の実施形態において説明した図６乃至図１０と同様である。またロウデコーダ３０−２の平面構成及び断面構成は、図６乃至図１０において、ソース線ドライバ４０をウェルドライバ５０に置き換えたものである。
【００９７】
上記のように、この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリであると、下記（２）乃至（４）の効果が得られる。
【００９８】
（２）ソース線ドライバの能力を向上させ、ＮＡＮＤ型フラッシュメモリの動作信頼性を向上出来る（その２）。  
本実施形態に係るＮＡＮＤ型フラッシュメモリであると、入出力パッド群８０がロウデコーダ３０に隣接して配置される構成において、ソース線ドライバ４０のｎチャネルＭＯＳトランジスタ４１を、ロウデコーダ３０の内部、特に高電圧領域である第２デコード領域３２内部に配置している。従って、ソース線ドライバ４０の能力を向上出来る。
【００９９】
本効果について、以下に説明する。背景技術で説明した特開２００５−１４２４３１号公報記載の構成であると、ソース線ドライバはセンスアンプ内に設けられる。例えば図１１において、センスアンプ２０−１にのみソース線ドライバが配置される。すると、ソース線ドライバのＶＳＳ配線は、パッド８０−１にのみ接続され、パッド８０−２に接続することは困難である。特に、センスアンプ２０−２内にウェルドライバも配置される場合を考えると、パッド８０−２はウェルドライバのＶＳＳ配線にのみ接続される。これは、ＶＳＳ配線の配線スペースの確保が困難であるからである。理想的には、ソース線ドライバのＶＳＳ配線は、２つのパッド８０−１、８０−２に接続することが好ましい。なぜなら、２つのパッド８０−１、８０−２を用いることで、ソース線ドライバのＶＳＳ配線の電位をＶＳＳに強力に固定出来るからである。しかし、本構成を採用することは、ソース線ドライバをセンスアンプ内に配置する構成では非常に困難である。
【０１００】
しかしながら、本実施形態に係る構成であると、入出力パッド群８０に隣接するロウデコーダ３０−１内にソース線ドライバ４０を配置している。従って、金属配線層６１−１はその２カ所において、パッド８０−１、８０−２と接続されることが可能となる。このように、入出力パッド群８０の位置が、第１の実施形態の場合と異なる場合であっても、ソース線ドライバ４０のＶＳＳ配線と２つのパッド８０−１、８０−２とを接続出来る。そのため、ＶＳＳ配線の電位変動を抑制し、その結果、ソース線ドライバ４０の能力を向上出来る。
【０１０１】
（３）チップサイズの増加を抑制しつつ、センスアンプの動作信頼性を向上出来る。  
上記の特開２００５−１４２４３１号公報記載の構成であると、センスアンプ内にソース線ドライバが設けられる。この場合、ソース線ＳＬとのコンタクトが形成されるが故に、センスアンプ内の高電圧領域の上部の殆どは、ソース線ＳＬによって占められる。すると、センスアンプ用のＶＳＳ配線及びＶＤＤ配線を設けて電源を十分に確保したい場合であっても、高電圧領域の上部にこれらの配線を配置することが出来ない。従って、これらの配線を別の領域に設けなければならず、チップサイズが増加する。逆に、別の領域にこれらの配線を設けずにチップサイズの増加を抑えようとすると、センスアンプの電源を十分に確保できず、センスアンプの動作信頼性が悪化する。また、ソース線ドライバを別の領域に配置すれば、ソース線ＳＬの抵抗が上昇するという悪影響もある。
【０１０２】
しかし、本実施形態に係る構成であると、ソース線ドライバ４０はロウデコーダ３０−１内に配置される。この場合、図１１に示すように、センスアンプ２０−１、２０−２にはソース線ドライバ４０を設ける必要が無い場合がある。すると、センスアンプ２０−１、２０−２上の領域が空き領域となる。従って、この空いた領域に、センスアンプ２０−１、２０−２用のＶＳＳ配線及びＶＤＤ配線を配置することが出来る。これにより、チップサイズの増加を抑制しつつ、センスアンプ２０の電源を十分に確保でき、センスアンプ２０の動作信頼性を向上出来る。この様子を示しているのが図１２である。図１２は、本実施形態に係るＮＡＮＤ型フラッシュメモリのセンスアンプ２０−２の平面図である。なおセンスアンプ２０−１についても同様である。
【０１０３】
図示するように、本実施形態に係る構成であると、高電圧領域である第２センスアンプ領域２２−２上に、ＶＳＳ配線として機能する金属配線層６２−２を配置することが出来る。金属配線層６２−２は、センスアンプ２０−２のＶＳＳ配線としても使用出来る。また、第１センスアンプ領域２１−２上には、ＶＤＤ配線として機能する金属配線層６５−２を配置することが出来る。金属配線層６５−２は、センスアンプ２０−２のＶＤＤ配線としても使用出来る。
【０１０４】
（４）ウェルドライバ５０についても、上記（１）乃至（３）の効果が得られる。  
本実施形態に係る構成であると、入出力パッド群８０に隣接するロウデコーダ３０−２内にウェルドライバ５０を配置している。そして、ウェルドライバ５０のＶＳＳ配線として機能する金属配線層６１−２を、金属配線層６２−１、６２−２によって金属配線層６１−１に接続している。これにより、ウェルドライバ５０のＶＳＳ配線に流れ込む電流を分散させ、またＶＳＳ配線の電位変動を抑制することが出来るため、ウェルドライバ５０の駆動能力を向上出来る。
【０１０５】
更に、ウェルドライバ５０をセンスアンプ２０内に配置する必要が無いため、センスアンプ２０上の領域に空き領域を設けることが出来る。従って、この空き領域もＶＳＳ配線及びＶＤＤ配線を配置するために使用することが出来る。
【０１０６】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態において、ロウデコーダ３０−２を廃して、ソース線ドライバ４０及びウェルドライバ５０を共にロウデコーダ３０−１内に配置したものである。その他の構成は上記第２の実施形態と同じであるので、説明は省略する。図１３は、本実施形態に係るＮＡＮＤ型フラッシュメモリ１の平面図であり、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０、及び入出力パッド群８０の平面配置について示している。なお図１３ではＶＤＤ配線の図示を省略している。
【０１０７】
図示するように本実施形態に係るフラッシュメモリ１は、上記第２の実施形態で説明した図１１の構成において、ロウデコーダ３０−１及び金属配線層６１−２を廃し、ウェルドライバ５０をロウデコーダ３０−１の第２デコード領域３２−１内に配置した構成を有している。
【０１０８】
図１４は、ロウデコーダ３０−１内部の一構成例を大まかに示すブロック図である。図示するように、ロウデコーダ３０−１内に複数のデコードユニット３９、ソース線ドライバ４０、及びウェルドライバ５０が設けられている。デコードユニット３９の各々は、１つのメモリブロックに対応し、対応するメモリブロックを選択するためのトランスファゲートトランジスタ３４、ワード線ドライバ３６、及びセレクトゲート線ドライバ３７、３８を含んでいる。
【０１０９】
ロウデコーダ３０−１内においてソース線ドライバ４０及びウェルドライバ５０は、第１方向に沿って交互に配置されている。更にソース線ドライバ４０及びウェルドライバ５０の各々は、個々のデコードユニット３９に対して１：１で配置されている。すなわち、ソース線ドライバ４０及びウェルドライバ５０の各々の第１方向に沿ったピッチは、デコードユニット３９の第１方向に沿ったピッチに等しくされている。換言すれば、ソース線ドライバ４０及びウェルドライバ５０の各々のサイズは、その第１方向に沿った長さがデコードユニット３９のそれに等しくされている。従って、ソース線ドライバ４０及びウェルドライバ５０は、１個のデコードユニット３９が占める領域を有して、第１方向に沿って繰り返し配置されている。
【０１１０】
図１５はロウデコーダ３０−１のブロック図であり、図１４とは別の構成例を示している。図示するように、ソース線ドライバ４０及びウェルドライバ５０の各々は、個々のデコードユニット３９に対して１：２で配置されている。すなわち、ソース線ドライバ４０及びウェルドライバ５０の各々の第１方向に沿ったピッチは、２個のデコードユニット３９の第１方向に沿ったピッチに等しくされている。換言すれば、ソース線ドライバ４０及びウェルドライバ５０の各々のサイズは、その第１方向に沿った長さがデコードユニット３９のそれの倍の長さに等しくされている。従って、ソース線ドライバ４０及びウェルドライバ５０は、２個のデコードユニット３９が占める領域を有して、第１方向に沿って繰り返し配置されている。
【０１１１】
以上のように、複数のソース線ドライバ４０及びウェルドライバ５０が、ロウデコーダ３０−１内において分散して配置されても良い。または、ソース線ドライバ４０及びウェルドライバ５０はロウデコーダ３０−１内において纏めて配置されていても良い。この場合について図１６を用いて説明する。
【０１１２】
図１６はロウデコーダ３０−１のブロック図であり、図１４及び図１５とは別の構成例を示している。図示するように、ソース線ドライバ４０はロウデコーダ３０−１内において、第１方向に沿った中央部に配置されている。これに対してウェルドライバ５０は、第１方向に沿ってソース線ドライバ４０を挟むようにして配置されている。すなわち、ソース線ドライバ４０及びウェルドライバ５０は、２つのウェルドライバ５０が第１方向に沿ってソース線ドライバ４０を介在して対向するように配置されている。
【０１１３】
図１７はロウデコーダ３０−１のブロック図であり、図１６とは別の構成例を示している。図示するように図１７の例では、ソース線ドライバ４０とウェルドライバ５０の配置が図１６と逆にされている。すなわち、ウェルドライバ５０はロウデコーダ３０−１内において、第１方向に沿った中央部に配置されている。これに対してソース線ドライバ４０は、第１方向に沿ってウェルドライバ５０を挟むようにして配置されている。すなわち、ソース線ドライバ４０及びウェルドライバ５０は、２つのソース線ドライバ４０が第１方向に沿ってウェルドライバ５０を介在して対向するように配置されている。
【０１１４】
本実施形態に係る構成のように、ソース線ドライバ４０及びウェルドライバ５０を同一のロウデコーダ３０内に設けることによっても、上記第２の実施形態で説明した（２）乃至（４）の効果が得られる。特に本構成は、ロウデコーダ３０がメモリセルアレイ１０の片側にのみ設けられる構成において効果がある。すなわち、ロウデコーダ３０がメモリセルアレイ１０の片側にのみ設けられる場合には、メモリセルアレイ１０の端部にはウェルドライバ５０やソース線ドライバ４０、または電源線等を配置するスペースが殆ど無い。そこで、ソース線ドライバ４０及びウェルドライバ５０をロウデコーダ３０内に設けることで、これらをパッド８０−１、８０−２に近接して配置出来、更に電源線を設けるスペースを確保出来る。
【０１１５】
以上のように、この発明の第１乃至第３の実施形態に係る半導体記憶装置であると、ソース線ドライバ４０をロウデコーダ３０内に配置している。これにより、ソース線ドライバ４０の駆動能力を向上出来る。また、チップ内におけるセンスアンプ２０やロウデコーダ３０のレイアウトを変えた場合であっても、ＶＳＳ配線を複数のパッド８０−１、８０−２に接続できる。すなわち、チップレイアウトにかかわらず、ソース線ドライバ４０を理想的な配置とすることが出来るため、チップサイズの増大を抑制しつつ、ソース線ドライバ４０の駆動能力を向上出来る。更に、ウェルドライバ５０をロウデコーダ３０内に配置することで、ウェルドライバ５０についても同様の効果が得られる。
【０１１６】
なお、ソース線ドライバ４０及びウェルドライバ５０の配置方法は、上記第１乃至第３の実施形態で説明した方法に限られず、少なくともいずれか一方が、ロウデコーダ３０内に配置されていれば良い。他の配置方法の一例について、図１８及び図１９を用いて説明する。図１８及び図１９は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、及びウェルドライバ５０の平面配置を示すブロック図である。例えば図１８に示すように、ロウデコーダ３０−１、及びセンスアンプ２０−１、２０−２内にソース線ドライバ４０が設けられ、ロウデコーダ３０−２内にウェルドライバ５０が設けられても良い。また図１９に示すように、ロウデコーダ３０−１及びセンスアンプ２０−２内にソース線ドライバ４０が設けられ、ロウデコーダ３０−２及びセンスアンプ２０−１内にウェルドライバ５０が設けられても良い。
【０１１７】
また、上記実施形態においては、ソース線ドライバ４０及びウェルドライバ５０は、ロウデコーダ３０内の高電圧領域である第２デコード領域３２内に配置される場合を例に説明した。しかし、ソース線ドライバ４０及びウェルドライバ５０はロウデコーダ３０内にありさえすれば良く、例えば低電圧領域である第１デコード領域３１内に配置されても良い。
【０１１８】
更に、上記実施形態においては、ソース線ドライバ４０及びウェルドライバ５０がロウデコーダ３０の内部に配置されるものとして説明してきた。しかし、例えばソース線ドライバ４０及びウェルドライバ５０が、第２デコード領域３２において最もメモリセルアレイ１０寄りに配置される場合には、必ずしもロウデコーダ３０の内部である必要はない。このような場合について、図２０を用いて説明する。図２０は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、及びウェルドライバ５０の平面配置を示すブロック図である。図示するように、上記実施形態において、ソース線ドライバ４０及びウェルドライバ５０は、メモリセルアレイ１０と第２デコード領域３２との間に設けられる、と言い換えることも可能である。センスアンプ２０内に設けられるソース線ドライバ４０及びウェルドライバ５０も同様である。すなわち、ソース線ドライバ４０及びウェルドライバ５０は、メモリセルアレイ１０と第２センスアンプ２２との間に設けられる、と言い換えることが出来る。
【０１１９】
このことは、ガードリング１２０及び接続部１３０も同様である。図２１は、メモリセルアレイ１０、センスアンプ２０、ロウデコーダ３０、ソース線ドライバ４０、ウェルドライバ５０、接続部１３０、及びガードリング１３０の平面配置を示すブロック図である。図示するように、上記実施形態において、ソース線ドライバ４０、ウェルドライバ５０、接続部１３０、及びガードリング１３０は、メモリセルアレイ１０と第２デコード領域３２との間に設けられる、と言い換えることが出来る。勿論、センスアンプ２０内に設けられるソース線ドライバ４０、ウェルドライバ５０、接続部１２０、及びガードリング１３０についても同様である。
【０１２０】
図２２は、上記実施形態において用いられるセンスアンプ２０の第１センスアンプ領域２１の一構成例を示す回路図である。図示するように、第１センスアンプ領域２１は、スイッチ素子１７０〜１７３、ｎチャネルＭＯＳトランジスタ１７４〜１７６、ｐチャネルＭＯＳトランジスタ１７７、キャパシタ素子１７８、及びラッチ回路１７９を備えている。図示するように、ＭＯＳトランジスタ１７４の電流経路の一端には、スイッチ素子１７０を介して電圧ＶＤＤが与えられ、他端はノードＮ１に接続され、ゲートには信号Ｓ１が入力される。ＭＯＳトランジスタ１７５の電流経路の一端はノードＮ１に接続され、他端はビット線ＢＬに接続され、またスイッチ素子１７３を介して電圧ＶＳＳが与えられ、ゲートには信号Ｓ２が与えられる。ＭＯＳトランジスタ１７６の電流経路の一端はノードＮ１に接続され、他端はノードＮ２に接続され、ゲートには信号Ｓ３が与えられる。ノードＮ２には、スイッチ素子１７１を介して電圧ＶＤＤが与えられる。キャパシタ素子１７８の一方電極はノードＮ２に接続され、他方電極には電圧ＶＳＳが与えられる。ＭＯＳトランジスタ１７７の電流経路の一端には、スイッチ素子１７２を介して電圧ＶＤＤが与えられ、他端はラッチ回路１７９に接続され、ゲートはノードＮ２に接続される。
【０１２１】
上記構成によるデータのセンス方法について簡単に説明する。まず選択メモリセルが“１”データを保持する場合である。初めに、スイッチ素子１７０、ＭＯＳトランジスタ１７４、１７５、１７６がオン状態とされ、ビット線ＢＬは約０．６５Ｖ程度にプリチャージされ、ノードＮ１、Ｎ２の電位はそれぞれ０．９Ｖ、２．５Ｖ程度にプリチャージされる。すなわち、メモリセルがオン状態であるから、ビット線ＢＬに電流を流しながら、各ノードがプリチャージされる。
【０１２２】
次に、スイッチ素子１７１がオフ状態とされる。すると、ノードＮ２からビット線ＢＬに流れる電流によって、ノードＮ２が放電され、その電位は約０．９Ｖ程度となる。ビット線ＢＬに流れる電流によって、ノードＮ１の電位は０．９Ｖ以下になるが、ＭＯＳトランジスタ１７４が電流を供給することで、ノードＮ１の電位は０．９Ｖに維持される。
【０１２３】
ノードＮ２の電位が０．９Ｖであるので、ＭＯＳトランジスタ１７７がオン状態となる。よって、ラッチ回路１７９は電圧ＶＤＤを保持する。ラッチ回路１７９がＶＤＤを保持することで、スイッチ素子１７０がオフ状態、スイッチ素子１７３がオン状態となり、ノードＮ２の電位は０Ｖとなる。その結果、ラッチ回路１７９は電圧ＶＤＤを保持し続ける。
【０１２４】
次に選択メモリセルが“０”データを保持する場合について説明する。この場合、ノードＮ２の電位は約２．５Ｖを維持する。従って、ＭＯＳトランジスタ１７７はオフ状態となり、ラッチ回路１７９は電圧ＶＳＳ（０Ｖ）を保持する。これにより、スイッチ素子１７０がオン状態、スイッチ素子１７３がオフ状態となり、ノードＮ２の電位は２．５Ｖを維持し、ラッチ回路１７９は電圧ＶＳＳを保持し続ける。
【０１２５】
上記のように、ビット線の電流を検知するセンスアンプであると、ソース線に流せる電流量を確保することが重要である。従って、ソース線ドライバ４０の能力を向上出来る上記実施形態を適用することで、顕著な効果が得られる。
【０１２６】
また、上記実施形態においては、ＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、ＮＡＮＤ型フラッシュメモリに限られず、上記実施形態はフラッシュメモリをはじめとする種々の半導体メモリに適用することが出来る。
【０１２７】
すなわち、上記実施形態に係る半導体記憶装置は、下記の形態を含む。  
１．半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、  
前記メモリセルユニットが複数設けられたメモリセルアレイと、  
前記メモリセルの前記制御ゲートに接続されたワード線と、  
前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、  
前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、  
前記メモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプと、  
前記ワード線を選択するロウデコーダと、  
前記ロウデコーダ内部に配置され、前記ソース線に対して第１電圧を与えるソース線ドライバ回路とを具備する。
【０１２８】
２．上記１において、前記第１電圧は接地電位である。
【０１２９】
３．上記１において、前記ロウデコーダは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１デコード領域と、前記第２電圧よりも高電圧の第３電圧を電源電圧として用いて動作する第２ＭＯＳトランジスタが配置された第２デコード領域とを備え、前記第２デコード領域内に、前記ソース線ドライバ回路が配置される。
【０１３０】
４．上記１において、前記ロウデコーダを挟んで前記メモリセルアレイと対向するようにして配置され、外部から前記第１電圧が供給される電源パッドを更に備え、前記ソース線ドライバ回路は、前記電源パッドと電気的に接続され、前記電源パッドから前記第１電圧を供給される。
【０１３１】
５．上記１において、前記ソース線ドライバ回路は第１ドライバと第２ドライバとを含み、前記第１ドライバは前記ロウデコーダ内部に配置され、前記第２ドライバは前記センスアンプ内部に配置される。
【０１３２】
６．上記５において、前記センスアンプは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１センスアンプ領域と、前記第２電圧よりも高電圧の第３電圧がドレインまたはソースに印加される第２ＭＯＳトランジスタが配置された第２センスアンプ領域とを備え、前記第２センスアンプ領域内に前記第２ドライバが配置される。
【０１３３】
７．上記１において、前記センスアンプは、“０”データと“１”データとのいずれかを保持可能なラッチ回路と、前記ビット線を充電する第１ＭＯＳトランジスタと、前記ビット線を放電する第２ＭＯＳトランジスタと、前記ビット線に一方電極が接続された容量素子とを備え、  
前記第１ＭＯＳトランジスタは、前記ビット線を充電した後、前記ラッチ回路が“０”データを保持する場合、再度前記充電を行い、  
前記第２ＭＯＳトランジスタは、前記ビット線が充電された後、前記ラッチ回路が“１”データを保持する場合、前記ビット線を放電し、  
前記容量素子の一方電極の電位に応じて、前記ラッチ回路は前記“０”データと“１”データとのいずれかを保持する。
【０１３４】
８．    上記１において、前記メモリセルアレイが形成されたウェル領域と、  
前記ロウデコーダ内部に配置され、前記ウェル領域に対して第２電圧を与えるウェルドライバ回路とを更に備える。
【０１３５】
９．    上記８において、前記ロウデコーダは、前記メモリセルアレイを挟んで互いに対向する第１ロウデコーダと第２ロウデコーダとを備え、前記ソース線ドライバ回路は前記第１ロウデコーダ内部に配置され、前記ウェルドライバ回路は前記第２ロウデコーダ内部に配置される。
【０１３６】
１０．  上記８において、前記ソース線ドライバ回路と前記ウェルドライバ回路は、前記ロウデコーダ内部において、前記ビット線に沿った方向に配列される。
【０１３７】
１１．半導体記憶装置は、半導体基板の表面内に形成されたウェル領域と、
前記ウェル領域上に形成され、電荷蓄積層と、前記電荷蓄積層上に形成された制御ゲートとを有する複数のメモリセルが直列接続されたメモリセルユニットと、  
前記メモリセルユニットが複数設けられたメモリセルアレイと、  
前記メモリセルの前記制御ゲートに接続されたワード線と、  
前記メモリセルユニットの一端側に位置する前記メモリセルのドレインに電気的に接続されたビット線と、  
前記メモリセルユニットの他端側に位置する前記メモリセルのソースに電気的に接続されたソース線と、
前記メモリセルから前記ビット線に読み出されたデータを増幅するセンスアンプと、  
前記ワード線を選択するロウデコーダと、  
前記ソース線に対して第１電圧を与えるソース線ドライバ回路と、  
前記ロウデコーダ内部に配置され、前記ウェル領域に前記第１電圧を与えるウェルドライバ回路とを具備する。
【０１３８】
１２．上記１１において、前記ロウデコーダは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１デコード領域と、前記第２電圧よりも高電圧の第３電圧を電源電圧として用いて動作する第２ＭＯＳトランジスタが配置された第２デコード領域とを備え、前記第２デコード領域内に、前記ウェルドライバ回路が配置される。  
１３．上記１１において、前記第１電圧は接地レベルである。  
１４．上記１１において、前記ソース線ドライバ回路は、前記ロウデコーダ内部に配置される。  
１５．上記１４において、前記ロウデコーダは、前記メモリセルアレイを挟んで互いに対向する第１ロウデコーダと第２ロウデコーダとを備え、前記ソース線ドライバ回路は前記第１ロウデコーダ内部に配置され、前記ウェルドライバ回路は前記第２ロウデコーダ内部に配置される。  
１６．上記１４において、前記ロウデコーダを挟んで前記メモリセルアレイと対向するようにして配置され、外部から前記第１電圧が供給される電源パッドを更に備え、前記ソース線ドライバ回路は、前記電源パッドと電気的に接続され、前記電源パッドから前記第１電圧を供給される。  
１７．上記１４において、前記ソース線ドライバ回路は第１ドライバと第２ドライバとを含み、前記第１ドライバは前記ロウデコーダ内部に配置され、前記第２ドライバは前記センスアンプ内部に配置される。  
１８．上記１７において、前記センスアンプは、第２電圧を電源電圧として用いて動作する第１ＭＯＳトランジスタが配置された第１センスアンプ領域と、前記第２電圧よりも高電圧の第３電圧がドレインまたはソースに印加される第２ＭＯＳトランジスタが配置された第２センスアンプ領域とを備え、前記第２センスアンプ領域内に、前記第２ドライバが配置される。  
１９．上記１１において、前記センスアンプは、 “０”データと“１”データとのいずれかを保持可能なラッチ回路と、前記ビット線を充電する第１ＭＯＳトランジスタと、前記ビット線を放電する第２ＭＯＳトランジスタと、前記ビット線に一方電極が接続された容量素子とを備え、  
前記第１ＭＯＳトランジスタは、前記ビット線を充電した後、前記ラッチ回路が“０”データを保持する場合、再度前記充電を行い、  
前記第２ＭＯＳトランジスタは、前記ビット線が充電された後、前記ラッチ回路が“１”データを保持する場合、前記ビット線を放電し、  
前記容量素子の一方電極の電位に応じて、前記ラッチ回路は前記“０”データと“１”データとのいずれかを保持する。  
２０．上記１４において、前記ソース線ドライバ回路と前記ウェルドライバ回路は、前記ロウデコーダ内部において、前記ビット線に沿った方向に配列される。
【０１３９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１４０】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの平面図。
【図４】この発明の第１の実施形態に係るメモリセルアレイの平面図。
【図５】図４におけるＹ１−Ｙ１’線に沿った断面図。
【図６】この発明の第１の実施形態に係るロウデコーダの平面図であり、第１層目の金属配線層を示す図。
【図７】この発明の第１の実施形態に係るロウデコーダの平面図であり、第２層目の金属配線層を示す図。
【図８】この発明の第１の実施形態に係るロウデコーダの平面図であり、第３層目の金属配線層を示す図。
【図９】この発明の第１の実施形態に係るロウデコーダの断面図であり、図６におけるＸ１−Ｘ１’線に沿った断面図。
【図１０】この発明の第１の実施形態に係るロウデコーダの断面図であり、図６におけるＸ２−Ｘ２’線に沿った断面図。
【図１１】この発明の第２の実施形態に係るフラッシュメモリの平面図。
【図１２】この発明の第２の実施形態に係るセンスアンプの平面図。
【図１３】この発明の第３の実施形態に係るフラッシュメモリの平面図。
【図１４】この発明の第３の実施形態に係るロウデコーダのブロック図。
【図１５】この発明の第３の実施形態に係るロウデコーダのブロック図。
【図１６】この発明の第３の実施形態に係るロウデコーダのブロック図。
【図１７】この発明の第３の実施形態に係るロウデコーダのブロック図。
【図１８】この発明の第１乃至第３の実施形態の第１変形例に係るフラッシュメモリの平面図。
【図１９】この発明の第１乃至第３の実施形態の第２変形例に係るフラッシュメモリの平面図。
【図２０】この発明の第１乃至第３の実施形態に係るフラッシュメモリの平面図。
【図２１】この発明の第１乃至第３の実施形態に係るフラッシュメモリの平面図。
【図２２】この発明の第１乃至第３の実施形態に係るセンスアンプの回路図。
【符号の説明】
【０１４１】
１…フラッシュメモリ、１０…メモリセルアレイ、１１…ＮＡＮＤセル、２０、２０−１、２０−２…センスアンプ、２１、２１−１、２１−２…第１センスアンプ領域、２２、２２−１、２２−２…第２センスアンプ領域、２３、２４、３３、３４、４１、４２、５１、５２…ＭＯＳトランジスタ、３０、３０−１、３０−２…ロウデコーダ、３１…第１デコード領域、３２…第２デコード領域、３５…ブロックデコーダ、３６…ワード線ドライバ、３７、３８…セレクトゲート線ドライバ、３９…デコードユニット、４０…ソース線ドライバ、５０…ウェルドライバ、６０…電圧発生回路、６１−１、６１−２、６２−１、６２−２、６３−１、６３−２、６４−１、６４−２、６５−１、６５−２、６６−１、６６−２、６７、１０９、１１０、１１２、１１４、１４１〜１４４、１４６〜１４８、１５０〜１５５、１６０〜１６２…金属配線層、７０…周辺回路、８０…入出力パッド群、８０−１、８０−２、８１−１、８１−２…パッド、１００…半導体基板、１０１、１０２、１７０、１７１…ウェル領域、１０３…ゲート絶縁膜、１０４、１０６…多結晶シリコン層、１０５…ゲート間絶縁膜、１０７、１７２〜１７４…不純物拡散層、１０８、１１１、１１３…層間絶縁膜、１２０…ガードリング、１３０…接続部、１４０、１４５…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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