(57)【要約】      （修正有）【課題】与えられた周波数帯域をより効率的に利用することができるマルチレーダシステムを提供する。【解決手段】周波数が周期的に増減する信号を生成して出力する複数のレーダを含んで構成されるマルチレーダシステムであって、各レーダは、周期的に増減する周波数の上限値及び下限値が各レーダの信号毎に互いに異なり且つ当該上限値及び下限値になるタイミングが各信号毎に互いにほぼ一致するように所定の同期信号に同期して信号を生成し、出力する。これにより、電波干渉を生じさせずに、各信号の周波数間隔を詰めることができ、より多くのチャネルを設定することができる。【選択図】図１
2008298736.tif 000002
【特許請求の範囲】
【請求項１】
周波数が周期的に増減する信号を生成して出力する複数のレーダを含むマルチレーダシステムにおいて、
各レーダは、周期的に増減する周波数の上限値及び下限値が各レーダの信号毎に互いに異なり且つ当該上限値及び下限値になるタイミングが各信号毎に互いにほぼ一致するように所定の同期信号に同期して前記信号を生成することを特徴とするマルチレーダシステム。
【請求項２】
請求項１において、
各レーダは、当該信号の周波数の増減方向及び増減速度が互いに一致するように所定の同期信号に同期して当該信号を生成することを特徴とするマルチレーダシステム。
【請求項３】
請求項１において、
前記複数のレーダのうちの一つが前記同期信号を生成し、残りのレーダに出力することを特徴とするマルチレーダシステム。
【請求項４】
請求項１において、
前記複数のレーダのうちの一つが外部から供給される同期信号を受信し、残りのレーダに出力することを特徴とするマルチレーダシステム。
【請求項５】
請求項１において、
前記複数のレーダは複数の車両それぞれに搭載されており、第１の方向に進行している車両に搭載されるレーダは、第１の周波数帯域に含まれる周波数の信号を生成し、第１の方向と異なる第２の方向に進行している車両に搭載されるレーダは、第１の周波数帯域と異なる第２の周波数帯域に含まれる周波数の信号を生成することを特徴とするマルチレーダシステム。
【請求項６】
同期した複数の三角波を生成する三角波生成部と、
該複数の三角波のそれぞれを制御信号として、該それぞれの制御信号に応じて周波数変調された信号を出力する複数の電圧制御発信器と、
を備え、前記複数の電圧制御発信器は、互いに中心周波数が異なる、周波数変調された信号を出力するとともに、少なくとも１つの三角波に基いて生成される周波数変調された信号の下限周波数に対して、少なくとも他の１つの三角波に基いて生成される周波数変調された信号の上限周波数が大きくなるように出力周波数が設定された、
ことを特徴とするマルチレーダシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相同期発振器及びそれを用いたマルチレーダシステムに関する。本発明は、特に、ＦＭ−ＣＷレーダ等のＲＦ帯発振部に用いて好適なる位相同期発振器及びそれを用いたマルチレーダシステムに用いると好適である。
【背景技術】
【０００２】
図３５は従来技術を説明する図で、図３５（Ａ）は従来のＦＭ−ＣＷレーダの周波数変調部分を示している。ＦＭ−ＣＷ方式の基本構成は、ファンクションジェネレータ（ＦＧ）等で三角波の変調信号を発生し、この変調信号により電圧制御発振器（ＶＣＯ）に周波数変調をかけるものである。ＦＭ−ＣＷ方式で重要なことは、正確な三角波の周波数変調をかけることであり、このためには、例えば中心周波数を基準にして、その最大及び最小周波数偏移が変化しないこと、周波数が時間とともに直線的（リニア）に変化すること、すなわちその傾き（周波数変化速度）が変化しないこと、が必要である。ＦＭ−ＣＷレーダの出力周波数は、ＶＣＯの外部条件(温度、電源等)の安定度に依存し、また出力周波数の周波数偏移については、ＶＣＯの変調感度、出力周波数に依存するため、高安定なＶＣＯが必要となる。また、周波数が直線的に増加するためにはＶＣＯの良好なリニアリティーが必要となる。
【０００３】
図３５（Ｂ）は従来のＦＭ−ＣＷレーダ送信部の典型的な構成を示している。発振周波数の温度変化に対してはＣＰＵが温度センサで検出した温度によりデータテーブルを参照し、三角波の中心電圧を補正する。また、発振周波数のリニアリティーについてはＣＰＵが同じくデータテーブルを参照することで三角波電圧の補正を行う。
【０００４】
図３５（Ｃ）は、従来のＦＭ−ＣＷレーダ送信部の他の構成例を示す図で、ＰＬＬ（Phase Locked Loop）回路に三角波を重畳する方法を示している。この方法では、ＰＬＬを中心周波数で位相同期させることにより中心周波数を安定化する。一方、この中心周波数に加える周波数変移のリニアリティーについては、ＣＰＵがデータテーブルを参照することにより三角波電圧を補正する。
【０００５】
また従来は、変調信号として水晶発振器６ａに位相同期した三角波を用いることで発振周波数を安定化させると共に、出力のＲＦ信号を周波数検波することで周波数偏移の上限や下限を超えないように制御を行う発振回路が知られている（特許文献１）。
【特許文献１】特開平６−１２０７３５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上記データテーブルを使用して発振周波数の温度変化やリニアリティーを補正する方式であると、別途に大きなデータテーブルを持つ必要があるばかりか、回路素子のバラツキに応じて装置毎に個別のデータテーブルを作成する必要があり、試験工数が大幅に増えてしまう。また、上記図３５（Ｃ）の構成では、三角波で変調したＶＣＯ出力に対してＰＬＬによるフィードバックがかかってしまうため、ＶＣＯ出力の変調特性が悪化してしまう。また、特許文献１のＶＣＯの変調特性はリニアであることが前提であり、もしリニアで無い場合は、データテーブル等を使用してリニアリティー補正する必要がある。
【０００７】
また、マルチレーダシステムは、ＦＭ−ＣＷレーダを複数個配置して構成され、各レーダに異なる検知エリアを割り当てることで、より広範囲なエリアをより精度良く検知することができる。マルチレーダシステムは、複数のレーダを搭載した一つの装置であってよいし、また、少なくとも一つのレーダを搭載した複数の装置であってもよい。例えば、自動車のような車両にレーダが搭載される場合、各車両に搭載されるレーダがマルチレーダシステムを構成する。
【０００８】
図３６は、従来におけるマルチレーダシステムにおける複数のレーダそれぞれの周波数割り当てを説明する図である。図３６（Ａ）は、レーダから送信される電波が干渉する場合を示し、同一の周波数帯域を用いて、複数のレーダから三角波変調された送信信号を送信すると、送信信号の周波数が同一になるタイミングが生じ、どちらのレーダからの送信信号であるか区別がつかず、正しい測定ができなくなる。そのため、複数のレーダを配置する場合、各レーダの送信信号の周波数が互いに干渉しないようにする必要があるため、図３６（Ｂ）に示すように、周波数帯域が互いに重ならないように、少なくとも周波数の変動幅分の周波数帯域を各レーダに割り当てる必要がある。
【０００９】
一方で、使用可能な周波数帯域が制限される場合には、一つのレーダあたりに割り当てる帯域を広く確保することができない。すなわち、送信信号の周波数偏移を大きく取ることができない。送信信号の周波数偏移が大きいほど、感度・分解能も上がるので、割り当てる帯域が十分に広くない場合、感度・分解能が低下する。
【００１０】
また、温度変化や経時変化などにより、送信信号の中心周波数や周波数偏移の変動分を考慮して、隣接する送信信号間に所定の間隔をあける必要がある。この変動分が大きいと、干渉を防ぐために間隔を広く確保しなければならず、送信信号の周波数偏移量又はレーダ数（チャネル数）が犠牲となる。
【００１１】
図３７は、三角波で周波数変調された送信信号の中心周波数や周波数偏移の変動を説明する図である。図３７（Ａ）は、送信信号の中心周波数が変動する場合を示し、図３７（Ｂ）は、送信信号の周波数偏移が変動する場合を示す。また、図３７（Ｃ）は、周波数の変動分を考慮した周波数の割り当て例を示す図である。図３７（Ｃ）では、１ＧＨｚの帯域に対して、周波数偏移を２００ＭＨｚ、変動分を５０ＭＨｚとすると、２つのレーダしか配置することができず（２チャネルしか確保できず）、周波数帯域が効率的に利用されていない。
【００１２】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とするところは、ＶＣＯ回路の特性バラツキや温度変動によらず、簡単な構成及び制御で常に高安定なＶＣＯ出力が得られる位相同期発振器を提供することにある。
【００１３】
また、本発明の目的は、常に高安定なＶＣＯ出力が得られる位相同期発振器を用いて、与えられた周波数帯域をより効率的に利用することができるマルチレーダシステムを提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の態様（ＶＣＯの校正）による位相同期発振器は、基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の位相誤差信号を積分するローパスフィルタと、該ローパスフィルタの後段に介在して本器の主制御を行う制御部と、該制御部出力の制御電圧に応じた周波数の信号を発生するＶＣＯ回路と、該ＶＣＯ回路の出力信号を分周して前記比較信号を形成する可変分周器とからなるＰＬＬループを備える位相同期発振器であって、前記制御部は、ＰＬＬループを複数の周波数でロックさせて各ロック時の制御電圧を測定する制御電圧測定手段と、前記測定された各制御電圧に基づき、前記各周波数を結ぶ区間の周波数変化を代表する変調感度を求めるリニアリティー校正手段とを備えたものである。
【００１５】
本発明によれば、ＰＬＬループを複数の周波数でロックさせる構成により、ＶＣＯの変調感度にバラツキや温度依存性があっても、該ＶＣＯを所要周波数で発振させるための制御電圧が容易かつ正確に得られる。
【００１６】
本発明の第２の態様（ＶＣＯの駆動）による位相同期発振器は、前記ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、前記求めた変調感度に基づきＶＣＯ回路に前記所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を生成し、出力するＶＣＯ駆動手段を更に備えたものである。
【００１７】
本発明によれば、ＶＣＯ回路をリニアリティー校正された電圧信号で駆動する構成により、ＶＣＯ回路の特性バラツキや温度変動によらず、常に安定した発振特性が得られる。
【００１８】
本発明の第３の態様（間欠的なＰＬＬ制御）では、ＶＣＯ駆動手段は、ＶＣＯ回路が中心周波数を出力するタイミングに同期してローパスフィルタの出力をサンプリングし、検出した位相誤差信号が所定範囲を超える場合は、該位相誤差信号を小さくする方向に制御電圧をオフセットする。従って、間欠的なＰＬＬ制御により、中心周波数を一定に維持できる。
【００１９】
本発明の第４の態様（間欠的なＦＬＬ制御）による位相同期発振器は、基準信号を分周する第１の分周器と、ＶＣＯ回路の出力を分周して前記比較信号を形成する第２の分周器とを備え、前記ＶＣＯ駆動手段は、前記第１，第２の分周器のカウンタをＶＣＯ回路に加える信号周期の整数倍周期で定期的にリセットすると共に、前記ＶＣＯ回路が中心周波数を出力するタイミングに同期してサンプリングしたローパスフィルタ出力の位相誤差信号が所定範囲を超える場合は、該位相誤差信号を小さくする方向に制御電圧をオフセットする。
【００２０】
本発明においては、第１，第２の分周器のカウンタを定期的にリセットする構成により、両分周信号を強制的に位相あわせする。しかし、もしＶＣＯ出力の周波数がずれていると、両分周信号間の位相は速やかに広がってしまう。そこで、本発明では、ローパスフィルタ出力の位相誤差信号を定期的に検出することで、該位相誤差信号の変化速度を監視し、ＶＣＯ出力の周波数がずれているか否かを検出する。本発明では、第１，第２の分周器のカウンタを定期的にリセットすることで特定の絶対位相へ引き込まないので、位相引き込みが速い。なお、周波数のみ揃っていればロック状態にあると判定する制御を本明細書ではＦＬＬ（Frequency Locked Loop）制御と呼ぶ。
【００２１】
本発明の第５の態様（ＰＬＬの高速引き込み）による位相同期発振器は、基準信号を分周する第１の可変分周器と、ＶＣＯ回路の出力を分周して前記比較信号を形成する第２の可変分周器とを備え、前記制御部は、前記第１，第２の可変分周器に所定の分周比を設定後、ＰＬＬループを形成して基準信号と比較信号間の位相引き込みを開始する際に、前記ＶＣＯ回路に前記所定の分周比に対応する制御電圧を加えると共に、前記第１，第２の可変分周器のカウンタをリセットするものである。
【００２２】
本発明によれば、ＶＣＯ回路に当初から設定分周比に対応する制御電圧を加えることで当初から所要周波数に近いＶＣＯ出力が得られる。また、第１，第２の可変分周器のカウンタをリセットすることにより、両分周信号の初期位相が強制的に揃う。この場合に、両分周信号の周波数は既に略一致しており、両分周信号の初期位相が合っているため、ＰＬＬループは速やかにロック状態に収束する。
【００２３】
本発明の第６の態様（温度により変調感度が変化しないＶＣＯ回路を備える）による位相同期発振器は、基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の位相誤差信号を積分するローパスフィルタと、該ローパスフィルタの後段に介在して本器の主制御を行う制御部と、該制御部出力の制御電圧に応じた周波数の信号を発生するＶＣＯ回路と、前記ＶＣＯ回路の出力信号を分周して前記比較信号を形成する可変分周器とからなるＰＬＬループを備える位相同期発振器であって、前記制御部は、ＰＬＬのロック周波数を所定間隔で変化させ、所定の周波数範囲をカバーする範囲につき各ロック時の制御電圧を測定する制御電圧測定手段と、前記測定した制御電圧の変動範囲を複数区間に分割して、各区間を代表する変調感度を求めるリニアリティー校正手段と、ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、ＶＣＯ回路に前記所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を、前記ロック時の制御電圧と前記求めた各区間を代表する変調感度に基づき生成し、出力するＶＣＯ駆動手段とを備えたものである。
【００２４】
本発明によれば、予め所要周波数範囲の変調感度を一旦求めておけば、該変調感度は温度によりあまり変化しないので、任意温度におけるＶＣＯ駆動時には、ＶＣＯ駆動手段は、ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、ＶＣＯ回路に所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を、前記ロック時の制御電圧（基準電圧）と前記求めた各区間を代表する変調感度に基づき生成し、出力することで、温度によらず、ＶＣＯ回路を常に正しい周波数で駆動できる。
【００２５】
本発明の第７の態様によるマルチレーダシステムは、上記本発明の第１乃至第６の態様いずれかに記載の位相同期発振器を有する複数のＦＭ−ＣＷレーダを備えて構成されるマルチレーダシステムであって、各ＦＭ−ＣＷレーダの前記制御部は、周期的に増減する制御電圧であって且つ前記制御電圧の増減方向及び増減速度が互いに一致するように所定の同期信号に同期した前記制御電圧を生成し、各ＦＭ−ＣＷレーダの前記ＶＣＯ回路は、前記制御電圧の増減に応じて、中心周波数に対して所定の周波数偏移量分周波数が周期的に増減する信号であって且つ各信号の中心周波数は互いに異なりさらに当該信号の周波数の増減方向及び増減速度が互いに一致する前記信号を出力する。
【００２６】
本発明によれば、電波干渉を生じさせずに、各信号の周波数間隔を詰めることができ、より多くのチャネルを設定することができる。
【００２７】
本発明の第８の態様によるマルチレーダシステムは、上記第７の態様において、各ＦＭ−ＣＷレーダの前記制御部のうちの一つが前記同期信号を生成し、残りの前記制御部に出力する。
【００２８】
本発明の第９の態様によるマルチレーダシステムは、上記第７の態様において、各ＦＭ−ＣＷレーダの前記制御部のうちの一つが外部から供給される同期信号を受信し、残りの前記制御部に出力する。
【００２９】
本発明の第１０の態様によるマルチレーダシステムは、上記第７の態様において、各ＦＭ−ＣＷレーダの前記制御部は、それぞれ外部から供給される同期信号を受信する。
【００３０】
本発明の第１１の態様によるマルチレーダシステムは、周波数が周期的に増減する信号を生成して出力する複数のレーダを含んで構成されるマルチレーダシステムにおいて、各レーダは、周期的に増減する周波数の上限値及び下限値が各レーダの信号毎に互いに異なり且つ当該上限値及び下限値になるタイミングが各信号毎に互いにほぼ一致するように所定の同期信号に同期して前記信号を生成することを特徴とする。
【００３１】
本発明の第１２の態様によるマルチレーダシステムは、上記第１１の態様において、各レーダは、当該信号の周波数の増減方向及び増減速度が互いに一致するように所定の同期信号に同期して当該信号を生成する。
【００３２】
本発明の第１３の態様によるマルチレーダシステムは、上記第１１の態様において、前記複数のレーダのうちの一つが前記同期信号を生成し、残りのレーダに出力する。
【００３３】
本発明の第１４の態様によるマルチレーダシステムは、上記第１１の態様において、前記複数のレーダのうちの一つが外部から供給される同期信号を受信し、残りのレーダに出力する。
【００３４】
本発明の第１５の態様によるマルチレーダ異捨て無は、上記第１１の態様において、前記複数のレーダは、外部から供給される同期信号を受信する。
【００３５】
本発明の第１６の態様によるマルチレーダシステムは、上記第１１の態様において、前記複数のレーダは複数の車両それぞれに搭載されており、第１の方向に進行している車両に搭載されるレーダは、第１の周波数帯域に含まれる周波数の信号を生成し、第１の方向と異なる第２の方向に進行している車両に搭載されるレーダは、第１の周波数帯域と異なる第２の周波数帯域に含まれる周波数の信号を生成する。
【発明の効果】
【００３６】
以上述べた如く本発明の位相同期発振器によれば、特性のバラツキや温度変化を有するＶＣＯ回路を使用しても、ＰＬＬ制御による出力周波数の安定化、ＰＬＬ開放下でのＶＣＯ駆動による出力周波数変化のリニアリティー向上が図れ、よって位相同期発振器の信頼性向上、更には、該発振器を使用したＦＭ−ＣＷレーダ等の普及に寄与するところが極めて大きい。
【００３７】
また、本発明のマルチレーダシステムによれば、利用可能な周波数帯域に割り当てられるチャネルの周波数偏移量が従来と同程度であっても、電波干渉を生じさせずに、チャネルの周波数間隔を狭めることができ、従来と比較して多数のチャネルを当該周波数帯域に設定することができるようになり、周波数の利用効率が格段に向上する。
【発明を実施するための最良の形態】
【００３８】
以下、添付図面に従って本発明に好適なる実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００３９】
（位相同期発振器）
図１は第１の実施の形態による位相同期発振器のブロック図である。図において、１はＰＬＬの基準クロック信号ＣＫを発生するクロック発振器、２はＰＬＬループを構成する位相比較部、１１はクロック信号ＣＫの可変分周器、１２はＶＣＯ出力の可変分周器、１３は両分周器出力φＲ，φＶの位相を比較する位相比較器（ＰＤ）、３はＰＤ１３出力の位相誤差信号を積分するローパスフィルタ（ＬＰＦ）、４は本発明の制御部に相当するプロセッサユニット（ＰＵ）、１４はＬＰＦ３出力の位相誤差信号ＶｐｄをサンプリングするＡ／Ｄ変換器、１５は本発振器の主制御・処理を行うＣＰＵ、１６はＣＰＵ１５出力の制御電圧をアナログの制御電圧Ｖcontに変換するＤ／Ａ変換器、５は制御電圧Ｖcontに対応する周波数の発振信号を出力する電圧制御発振器（ＶＣＯ）、６はＶＣＯ５の出力を通過／遮断するＲＦスイッチ（ＳＷ）である。
【００４０】
ＣＰＵ１５は、ＶＣＯ５の特性バラツキや温度変動によらず、ＰＬＬループを連続して又は周期的に構成することでＶＣＯ５の発振周波数を安定化させる制御と、レーダ動作時にＰＬＬループを開放した状態で三角波信号を生成してＶＣＯ５にリニアリティー補正された周波数変調出力を出力させる制御とを行う。具体的には、後述の図２，図４，図６の各種処理を実行することにより、本発明の制御電圧測定手段、リニアリティー校正手段、ＶＣＯ駆動手段（レーダ送信処理）等の各種機能を実現することもできる。
【００４１】
制御電圧測定手段は、ＰＬＬループを複数の周波数でロックさせることで、各ロック時の制御電圧Ｖcontを測定する。その際には、位相比較部２に設定データを出力して、可変分周器１１，１２の分周比を所望に設定する。更に、ＬＰＦ５出力の位相誤差信号Ｖｐｄを定期的にサンプリングすると共に、公知のＰＬＬ処理に従って位相誤差信号Ｖｐｄを小さくする方向に制御電圧Ｖcontを更新し、ＰＬＬループを複数の周波数で順次ロックさせる。各ロック時に取得した制御電圧Ｖcontは、ＶＣＯ５の特性バラツキや温度変動によらず、該ＶＣＯ５を各所定の周波数で発振させるに必要な制御電圧Ｖcontである。
【００４２】
図１の挿入図（ａ）に一例のＰＬＬループの概念構成図を示す。ここでは、ＬＰＦ３とＣＰＵ１５とが実現するループフィルタの機能を伝達特性Ｆ（ｓ）を有するディジタルフィルタで表している。ＣＰＵ１５でディジタルフィルタを構成することにより、ゲインやクロック周期でフィルタ特性を変化させることができる。今、ディジタルフィルタの入力をＸ（ｎ）、出力をＹ（ｎ）とすると、差分方程式は、
Ｙ（ｎ）＝（Ａ＋Ｂ）・Ｘ（ｎ）＋Ｙ（ｎ−１）−Ａ・Ｘ（ｎ−１）
で表される。これをＺ変換すると、
Ｙ（ｚ）＝（Ａ＋Ｂ）・Ｘ（ｚ）＋ｚ−１・Ｙ（ｚ）−Ａ・ｚ−１・Ｘ（ｚ）
で表され、フィルタの伝達特性Ｆ（ｚ）は、
Ｆ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）＝Ａ＋Ｂ／（１−Ｚ−１）
で表される。これをＦ（ｓ）で表すと、
Ｆ（ｓ）＝Ａ＋Ｂ／（１−ｅ−ｊ２πｆＴ）
となる。
【００４３】
更に、ＰＬＬとした場合の入力の位相をθｉ（ｓ）、出力の位相をθｏ（ｓ）とすると、ループの伝達特性Ｈ（ｓ）は、
Ｈ（ｓ）＝θｏ（ｓ）／θｉ（ｓ）
＝Ｋ・Ｆ（ｓ）／｛ｓ＋Ｋ・Ｆ（ｓ）｝
但し、Ｋ＝Ｋｄ・Ｋｖ／Ｎ
で表される。
【００４４】
次に、リニアリティー校正手段は、前記測定された各制御電圧Ｖcontに基づき、前記各周波数を結ぶ区間の周波数変化を代表（例えば直線近似）するような変調感度を求める。そして、ＶＣＯ駆動（レーダ送信）手段は  前記ＰＬＬループを所定周波数（例えば送信信号の中心周波数）でロックさせた後、該ＰＬＬループを開放した状態で、前記求めた変調感度に基づきＶＣＯ回路に前記所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を生成し、出力する。このレーダ送信時には、ループ制御を開放しているため、ＶＣＯ５の周波数変化を抑制するようなループのフィードバックはかからず、よって周波数変化の高い忠実性を維持できる。更に、該レーダ送信の例えば１周期毎にレーダ送信の中心周波数を安定化するためのループ制御を間欠的に行うことで、レーダ送信波の周波数も安定化する。以下、これらの制御・処理を詳細に説明する。
【００４５】
図２は実施の形態による制御電圧測定処理のフローチャートで、ＰＬＬの分周比を変化させることでＶＣＯ出力に中心周波数ｆ０、下限変調周波数ｆ１、上限変調周波数ｆ２を得るための各制御電圧Ｖ０，Ｖ１，Ｖ２を測定する場合を示している。ステップＳ１１では、制御電圧Ｖcontの測定時に不要波を出力しないようＲＦスイッチＳＷ６に対する出力ＥＮをディセーブルし、無線波（ＲＦ）の出力を遮断する。ステップＳ１２では測定シーケンスを保持するレジスタｉの内容を初期化（例えばｉ＝１に）する。ステップＳ１３ではＰＬＬが周波数ｆｉ（最初は下限周波数ｆ１）でロックするように分周器１１，１２の分周比Ｎｒ，Ｎｃを設定する。これによりＰＤ１３は両分周信号φＲ，φＶの位相誤差に応じた位相誤差信号を出力し、これをＬＰＦ３で積分（フィルタ）する。
【００４６】
ステップＳ１４ではＣＰＵ１５がＬＰＦ３出力の位相誤差出力Ｖｐｄを定期的に取得し、ステップＳ１５では該信号Ｖｐｄが所要のセンター値（例えば２．５Ｖ）を中心とする所定範囲内にあるか否かを判別する。所定範囲内にない場合はＰＬＬループがロック状態に無いため、ステップＳ１６に進み、通常のＰＬＬモードに従ってＶｐｄがセンター値に近づく方向に制御電圧Ｖcontを更新する。
【００４７】
こうして、やがて、ステップＳ１５の判別で位相誤差出力Ｖｐｄ ≒ センター値になると、ＰＬＬループがロック状態にあるので処理はステップＳ１７に進み、その時点の制御電圧ＶcontをＶｉ（最初は下限周波数ｆ１に対する制御電圧Ｖ１）としてメモリに記憶する。ステップＳ１８ではレジスタｉの内容を更新し、次の測定対象を例えば中心周波数ｆ０とする。ステップＳ１９ではレジスタｉの内容が測定終了か否かを判別し、測定終了でない場合はステップＳ１３に戻る。こうして、続く中心周波数ｆ０（Ｖ０）及び上限周波数ｆ２（Ｖ２）についての測定を行い、やがて、ステップＳ１９の判別で測定終了になると、この処理を抜ける。
【００４８】
図３に第１の実施の形態による制御電圧測定動作のタイミングチャートを示す。一例の位相誤差出力Ｖｐｄは０〜５Ｖの範囲で変化し、中間の２．５Ｖ付近でロック状態と判定される。最初は、ＰＬＬは例えば下限周波数ｆ１でロックするように分周比Ｎｒ，Ｎｃを設定し、所定時間間隔でＰＬＬループ制御を行う。ＣＰＵ１５は定期的にＶｐｄを取得すると共に、通常のＰＬＬループ制御に従って位相誤差出力Ｖｐｄが２．５Ｖに近づく方向に制御電圧Ｖcontを更新する。こうして、ループ制御を継続し、やがて、Ｖｐｄ ≒２．５Ｖになると、ロック状態であり、この時、ＶＣＯ５の発振周波数ｆは、ＶＣＯ５の特性バラツキや温度による変動によらず、正確に下限周波数ｆ１となっている。ＣＰＵ１５はこの時点の制御電圧Ｖcontを取得し、これをＶＣＯ５に下限周波数ｆ１を発生させるための制御電圧Ｖ１としてメモリに記憶する。
【００４９】
次に、ＰＬＬを中心周波数ｆ０でロックさせ、その時点のＶcontをＶＣＯ５に中心周波数ｆ０を発生させるるための制御電圧Ｖ０としてメモリに記憶する。最後に、ＰＬＬを上限周波数ｆ２でロックさせ、その時点のＶcontをＶＣＯ５に上限周波数ｆ２を発生させるための制御電圧Ｖ２としてメモリに記憶する。
【００５０】
本実施の形態によれば、ＰＬＬループを各所定周波数（所定分周比）ｆ０，ｆ１，ｆ２でロックさせる構成により、ＶＣＯ５の特性バラツキや温度変化によらず、ＶＣＯ５を所定周波数ｆ０，ｆ１，ｆ２で発振させるための制御電圧Ｖ０，Ｖ１，Ｖ２を自動的に、かつ正確に求めることが可能である。
【００５１】
図４は第１の実施の形態によるリニアリティー校正処理のフローチャートで、上記求めた（ｆ１，Ｖ１），（ｆ０，Ｖ０），（ｆ２，Ｖ２）の組の情報に基づき、各周波数を結ぶ区間Ａ〜ＤにおけるＶＣＯ出力を一定の周波数Δｆづつリニアに変化させるための制御電圧Ｖcontを求める処理を示している。なお、この処理で求められた制御電圧Ｖcontを実際にＶＣＯ５に出力すれば、図５（ｂ）に示すような出力の周波数特性が得られる。
【００５２】
ステップＳ３１では上記図２の処理で取得した制御電圧Ｖ０〜Ｖ２及び周波数ｆ０〜ｆ２の各情報を使用し、三角周期Ｔ０を例えば４分割した各区間ｊ（＝Ａ〜Ｄ）におけるＶＣＯ５の変調感度を特性ａ（ｊ）により直線近似する。図５（ｃ）にリニアリティー校正動作のタイミングチャートを示す。
・区間Ａの周波数変化ｆ１→ｆ０、制御電圧変化Ｖ１→Ｖ０により、
変調感度ａ（Ａ）＝（ｆ０−ｆ１）／（Ｖ０−Ｖ１）
・区間Ｂの周波数変化ｆ０→ｆ２、制御電圧変化Ｖ０→Ｖ２により、
変調感度ａ（Ｂ）＝（ｆ２−ｆ０）／（Ｖ２−Ｖ０）
・区間Ｃの周波数変化ｆ２→ｆ０、制御電圧変化Ｖ２→Ｖ０により、
変調感度ａ（Ｃ）＝−（ｆ２−ｆ０）／（Ｖ２−Ｖ０）＝−ａ（Ｂ）
・区間Ｄの周波数変化ｆ０→ｆ１、制御電圧変化Ｖ０→Ｖ１により、
変調感度ａ（Ｄ）＝−（ｆ０−ｆ１）／（Ｖ０−Ｖ１）＝−ａ（Ａ）
となる。
【００５３】
ステップＳ３２では、三角波条件（例えば、三角周期：１０ｍｓ，中心周波数ｆ０からの周波数偏移：±２５ＭＨｚ）とＣＰＵ条件（例えば、Ｖcontの時間分解能５０μｓ，電圧分解能：０．００５Ｖ）とに従い、各時点における周波数変化Δｆ（例えば、５０μｓ当たり０．５ＭＨｚ一定）を求める。ステップＳ３３ではタイミングカウンタｋ＝０，領域レジスタｊ＝Ａに初期化する。ステップＳ３４では制御電圧Ｖcontに例えば下限周波数ｆ１を生成させるための制御電圧Ｖ１をセットする。
【００５４】
ステップＳ３５では制御電圧の増分ΔＶcont（ｋ）を、
ΔＶcont（ｋ）＝Δｆ／ａ（ｊ）
により求める。ステップＳ３６では、次の時点の制御電圧Ｖcont（ｋ＋１）を、
Ｖcont（ｋ＋１）＝Ｖcont（ｋ）＋ΔＶcont（ｋ）
により求める。これにより、出力周波数をΔｆづつ変化させるに必要な制御電圧Ｖcontが更新される。なお、レーダ動作時には更新した制御電圧ＶcontをＶＣＯ５に出力すると共に、この演算処理は５０μｓ周期で定期的に行われる。
【００５５】
ステップＳ３７ではカウンタｋに＋１し、ステップＳ３８ではｋ≧（Ｔ０／４）＊ｊか否かを判別する。ここで、ｊ＝Ａ〜Ｄは数１〜４に対応するものとする。ｋ≧（Ｔ０／４）＊ｊでない場合は、ステップＳ３５に戻り、次のタイミングの制御電圧を求める。
【００５６】
こうして、やがて、ステップＳ３８の判別でｋ≧（Ｔ０／４）＊ｊを満足すると、ステップＳ３９では領域カウンタｊに＋１し、ステップＳ４０ではｊ＞４（＝Ｄ）か否かを判別する。ｊ＞４でない場合は、ステップＳ３５に戻り、次の領域の変調感度を使用して上記同様の処理を行う。こうして、やがてステップＳ４０の判別でｊ＞４になると、１周期Ｔ０分の制御電圧Ｖcontを求めたことになるので、この処理を抜ける。本実施の形態では、上記ＰＬＬ動作と、ＶＣＯのリニアリティー校正処理を行うことにより、機器毎に固有の補正テーブルを設けなくても、ＶＣＯ５のリニアリティーを自動的に高い精度で校正し、使用可能となる。
【００５７】
図５は第１の実施の形態によるリニアリティー校正動作のタイミングチャートで、図５（ａ）にＶＣＯ５のもとの周波数変調特性を示す。横軸は制御電圧Ｖcont、縦軸は発振周波数である。ＶＣＯ５の変調感度（Δｆ／ΔＶcont）は非直線的に変化しており、中心周波数ｆ０を境に見ると、低周波側では変調感度が高く、高周波側では低くなっている。この様な変調特性に対しては、図５（ｃ）に示す様な制御電圧Ｖcontを加えることで、図５（ｂ）に示す如く周波数が直線的に変化する特性が得られる。
【００５８】
図５（ｂ）にＦＭ−ＣＷレーダとしての好ましい周波数変化を示す。ＶＣＯ５の出力周波数は下限ｆ１と上限ｆ２との間で直線的に変化している。リニアリティー校正処理は、図５（ａ）のＶＣＯ５に、図５（ｂ）に示す如くリニア変化する周波数を出力させるための制御電圧Ｖcontを、図５（ｃ）に従って求める処理である。
【００５９】
図６は第１の実施の形態によるレーダ送信処理のフローチャートで、ＰＬＬを開放した状態で、ＣＰＵ１５がＶ０を基準にして連続した三角波を発生すると共に、１又は２以上の三角周期毎にその中心周波数をｆ０に維持するためのループ制御を間欠的に行う場合を示している。ステップＳ５１ではＰＬＬを一旦中心周波数ｆ０でロックさせる。これにより、Ｖｐｄ≒２．５Ｖ、Ｖcont≒Ｖ０（この時点のＶ０）に安定する。ステップＳ５２ではＣＰＵ１５が該Ｖ０を基準としてＴ０周期のリニアリティー補正された三角波を発生し、ＶＣＯ５に加える。三角波の区間は、ＰＬＬループを開放しているため、ＶＣＯ出力の周波数は図５（ｂ）に示す如くリニアに変化する。ＰＬＬループの開放はＣＰＵ１５がこの区間のループ制御を行わないことで容易に実現できる。
【００６０】
一方、ＰＤ１３はＶＣＯ出力の周波数変化に伴い位相誤差信号を変化させるが、ＬＰＦ３は三角波周期よりも十分大きい時定数（例えば１０倍程度）を有しているため、ＶＣＯ５に三角波を加えてもこの区間の位相誤差信号はＬＰＦ３で平均化され、出力の位相誤差信号Ｖｐｄには三角波周期毎に僅かな変動が生じることになる。
【００６１】
ステップＳ５３では３Ｔ０／４（中心周波数）のタイミングでＬＰＦ３の位相誤差信号Ｖｐｄを取得する。ＶＣＯ５の特性に変動が無い場合はこの区間の位相誤差信号は平均化されてＶｐｄ≒２．５Ｖの付近にあるが、ＶＣＯ特性が変化すると、これに伴いＶｐｄも徐々に変化する。ステップＳ５４ではＶｐｄ≒Ｖref(＝２．５Ｖ)か否かを判別する。Ｖｐｄ≒Ｖrefの場合はｆ０が所要範囲内にあるので処理はステップＳ５８に進む。またＶｐｄ≒Ｖrefでない場合は、更にステップＳ５５でＶｐｄ＞Ｖrefか否かを判別する。
【００６２】
Ｖｐｄ＞Ｖrefでない場合はステップＳ５６に進み、次のＴ０／４におけるＶｐｄを増やすべく、例えば次の時点のＶcont（例えばＶ１）を−側にオフセットする。また、Ｖｐｄ＞Ｖrefの場合はステップＳ５７で次のＴ０／４におけるＶｐｄを減らすべく、次の時点のＶcont（例えばＶ１）を＋側にオフセットする。ＣＰＵ１５は図１（ａ）のディジタルフィルタに従ってオフセット量を決定する。なお、制御電圧にオフセットを加えるタイミングは、上記ＶＣＯ５にＶ１を加えるタイミングでも良いが、他のタイミングでも良い。ここで注目することは、三角波の周期内ではオープンループ動作となり、ＶＣＯ出力の三角波特性を変形することはないことである。そして、三角波周期のある時点に同期して周期的（間欠的）にフィードバックしＰＬＬをかけることである。ステップＳ５８以降では何周期の三角波ごとにフィードバックを入れるかを設定するため、フィードバック制御のない三角波を所定数出力する。即ち、ステップＳ５８ではフィードバック制御のない三角波の数が所定回数分出力したか否かを判別し、実行してない場合はステップＳ５９でフィードバック制御のない三角波を一周期出力する。また実行した場合はこの処理を抜ける。
【００６３】
図７は第１の実施の形態によるレーダ送信動作のタイミングチャートで、３角波周期毎にＶcont（Ｖ１）にオフセットを加える場合を示している。本実施の形態によれば、３角波の終わった瞬間にフィードバックをかけるため、ＶＣＯ５の出力周波数の三角形状はなまらない。なお、フィードバックする周期とＰＬＬのループゲインとは反比例するため、ループゲインを落とし、制御の応答を遅くしたいような場合には、フィードバック周期を長くする方法がある。例えば制御電圧Ｖcontは三角波の１０周期ごとにフィードバックし、Ｖ１の値をオフセットするとか、または三角波の１０００周期ごとにフィードバックし、Ｖ１の値をオフセットすることが可能である。
【００６４】
図８は第１の実施の形態によるレーダ運用動作のタイミングチャートで、一連のレーダ動作の合間に、ＶＣＯのリニアリティー校正動作を割り込ませることで、常に安定したレーダ動作を維持可能な場合を示している。ＶＣＯ５は温度特性を有するため、レーダ動作中に温度が変化すると、中心周波数ｆ０を出力させるための制御電圧Ｖ０も変化する。本実施の形態では、定期的にリニアリティーの再校正を行うことで常に安定したレーダ動作を維持できる。
【００６５】
図８（Ａ）は、一連のレーダ動作の合間に制御電圧Ｖ１，Ｖ０，Ｖ２の測定及びこれに伴うリニアリティー校正を行う場合を示している。なお、別途に温度変化を検出して温度が所定以上変化した場合に制御電圧Ｖ１，Ｖ０，Ｖ２の測定及びリニアリティー校正を行うように構成しても良い。また、制御電圧の測定順序は任意であり、例えば中心周波数ｆ０の測定を最後にできる。こうすれば、ＰＬＬループは既に周波数ｆ０でロックしているので、続くレーダ動作に移る際には、上記図６で述べたステップＳ５１の処理を省略できる。
【００６６】
図８（Ｂ）は、各一連のレーダ動作の合間に、各制御電圧Ｖ１，Ｖ０，Ｖ２の測定を順々に行い、最後のＶ２の測定と共にＶＣＯ５のリニアリティー校正を行う場合を示している。こうすれば、一制御電圧当たりの測定時間は短いので、レーダ動作のデッドタイムを小さくできるメリットがある。なお、この方法は、図示しないが、上記３点の制御電圧Ｖ１，Ｖ０，Ｖ２のみでなく、制御電圧の測定ポイントをもっと増やして、よりきめ細かいリニアリティー校正を行う場合に特に有利である。
【００６７】
図９は第２の実施の形態による位相同期発振器のブロック図で、ＬＰＦをレーダ用とＶＣＯ校正用の２系統備え、各動作におけるＰＬＬの高速引き込みを可能にした場合を示している。図において、ＰＤ３の出力はスイッチ１７ａ，１７ｂを介してＬＰＦ３ａ，３ｂにそれぞれ入力している。ＬＰＦ３ａは専らＶＣＯ駆動時の中心周波数出力タイミングにサンプリングした位相誤差信号を積分し、ＬＰＦ３ｂは専ら制御電圧測定時の位相誤差信号を積分する目的で使用される。好ましくは、ＬＰＦ３ｂの時定数をＬＰＦ３ａの時定数よりも小さくすることで、各周波数に対する制御電圧の測定時間を短縮できる。
【００６８】
また、この例の可変分周器１１，１２はＣＰＵ１５からカウンタをリセット可能に構成されており、両カウンタを一斉にリセットすることで両分周信号φＲ、φＶの初期位相を強制的に揃えることが可能である。また、スイッチＳＷ７ａは信号の通過をＯＮ／ＯＦＦ可能に構成されており、ＬＰＦ３ａは、ＳＷ７ａがＯＮしている区間の位相誤差信号を積分し、ＳＷ７ａがＯＦＦすると、それまでに蓄積した積分値（コンデンサのチャージ）をそのまま保持可能である。スイッチＳＷ７ｂとＬＰＦ３ｂとについても同様である。本実施の形態では、このような構成を有効活用することでＰＬＬループの引き込み時間を大幅に短縮可能である。以下、詳細に説明する。
【００６９】
図１０は第２の実施の形態による位相同期発振器の高速引き込み処理のフローチャートで、この処理は、前半の例えば制御電圧Ｖ１の測定処理と、後半のレーダ動作処理とからなっている。例えば直前のレーダ動作終了後、この処理に入力する。ステップＳ６１では可変分周器１１，１２の分周比をｆ１に設定する。ステップＳ６２では制御電圧Ｖcontに前回のＶ１の測定で取得し、記憶しておいたＶ１を設定する。これによりＶＣＯ５は、温度変動によらず、当初より前回のＶ１の測定でロックした時の下限周波数ｆ１を発生することになる。ステップＳ６３では可変分周器１１，１２のカウンタをリセットし、これにより両分周信号φＲ，φＶの初期位相が速やかに揃う。
【００７０】
ステップＳ６４では、上記Ｖ１測定の準備ができたことにより、スイッチ制御信号ＳＷ２をＯＮにし、ＬＰＦ３ｂを介したＰＬＬ動作を可能とする。この時、ＬＰＦ３ｂでは内部コンデンサが前回の制御電圧の測定でロック状態に至った際の位相誤差電圧Ｖpd2（≒２．５Ｖ）を保持しており、この位相誤差電圧Ｖpd2は、前回の測定電圧がＶ１，Ｖ０又はＶ２によらず、そのロック状態では約Ｖref（例えば約２，５Ｖ）になっている。従って、今回のＰＬＬループもロックに近い状態から開始できるため、ループの時定数によらず、より早い時点でロック状態に収束できることになる。ステップＳ６５ではＶpd2を取得する。ステップＳ６６ではＶpd2≒Ｖrefか否かを判別し、ＮＯの場合はステップＳ６７でＶpd2がＶrefに近づく方向にＶcontを更新し、ステップＳ６５に戻る。
【００７１】
こうして、やがて、上記ステップＳ６６の判別でＶpd2≒Ｖrefになると、ステップＳ６８ではその時点のＶcontを取得し、制御電圧Ｖ１の記憶用のメモリに記憶する。ステップＳ６９ではスイッチ制御信号ＳＷ２をＯＦＦにし、これにより今回ロックした際の位相誤差電圧Ｖpd2がＬＰＦ３ｂ内のコンデンサに保持される。
【００７２】
次にレーダ動作に移り、ステップＳ７１では可変分周器１１，１２の分周比を中心周波数ｆ０に設定する。ステップＳ７２ではＶcontにＶ０を中心とする三角波信号を重畳する。ステップＳ７３では可変分周器１１，１２のカウンタをリセットし、速やかに両分周信号φＲ，φＶ間の初期位相を合わせる。ステップＳ７４では、レーダ動作の準備ができたことにより、スイッチ制御信号ＳＷ１をＯＮにし、ＬＰＦ３ａを介したＰＬＬ動作を可能とする。この時、ＬＰＦ３ａでは内部コンデンサが前回のレーダ動作で略ロック状態に維持された際の位相誤差電圧Ｖpd1（約２，５Ｖ）を保持している。
【００７３】
ステップＳ７５では上記図６で述べた様なレーダ送信制御を行い、ステップＳ７６では所定サイクル数分の三角波送信を行ったか否かを判別する。終了してない場合はステップＳ７７でフィードバック制御のない三角波を一周期出力する。こうして、やがて、ステップＳ７６の判別で所定サイクル数分の送信を終了するとステップＳ７８ではスイッチ制御信号ＳＷ１をＯＦＦにし、これにより今回のレーダ動作でロック維持した際の位相誤差電圧Ｖpd1がＬＰＦ３ａ内のコンデンサに保持される。
【００７４】
図１１は第２の実施の形態による位相同期発振器の高速引き込み動作のタイミングチャートで、各一連のレーダ動作の間に、制御電圧Ｖ１の測定処理を割り込ませた場合を示している。前回のレーダ動作が完了すると、スイッチ制御信号ＳＷ１がＯＦＦ（Ｌ）となり、ＬＰＦ３ａのＶpd1を保持する。ＣＰＵ１５は可変分周器１１，１２にｆ１を得るための分周比を設定し、前回測定したＶ１をＶcontとして出力する。更に、可変分周器１１，１２のカウンタをリセットして初期位相を合わせる。以上で測定動作の準備ができたので、スイッチ制御信号ＳＷ２をＯＮ（Ｈ）とし、ＬＰＦ３ｂの位相誤差信号Ｖpd2に従ってＰＬＬ動作を行う。こうして、やがて、Ｖpd2がロック範囲内にあることを確認すると、ＣＰＵ１５はその時点のＶcontを新たなＶ１として記憶する。Ｖ１の測定を完了すると、スイッチ制御信号ＳＷ２をＯＦＦにし、その時点のＶpd2を保持する。
【００７５】
次のレーダ動作に移ると、可変分周器１１，１２にf０を得るための分周比を設定する。更に、ＣＰＵ１５からＶ０を中心とした三角波波形を出力する。なお、この例の三角波の校正はＶ２の測定後に行われる。更に可変分周器のカウンタをリセットして初期位相を合わせる。そして、レーダ動作の準備ができたので、スイッチ制御信号ＳＷ１をＯＮにし、レーダ用のＶpd1でＰＬＬを動作させる。以下、同様にしてＶ０，Ｖ２を取得し、リニアリティー構成データの更新を行う。
【００７６】
図１２は第３の実施の形態による位相同期発振器のブロック図で、２系統のＰＬＬ回路を備え、これらを単独のＣＰＵ１５で制御すると共に、一方のループを使用してレーダ動作を実行すると同時に、他方のループを使用してＶＣＯ回路のリニアリティー校正を行い、これらを両系統のＰＬＬ回路で交互に行う場合を示している。これにより、レーダ動作のデッドタイムを無くすことが可能である。
【００７７】
図１３に第３の実施の形態による位相同期発振器の動作タイミングチャートを示す。ＰＬＬａによりレーダ動作すると共に、ＰＬＬｂではＶ１，Ｖ０，Ｖ２の測定及びＶＣＯ５ｂのリニアリティー校正を行う。次いで、ＰＬＬｂによりレーダ動作すると共に、ＰＬＬａではＶ１，Ｖ０，Ｖ２の測定及びＶＣＯ５ａのリニアリティー校正を行う。切換えは、例えば５分毎のように定期的に切換えても良く、あるいは外気の温度変化がある範囲を超えた場合に行っても良い。
【００７８】
図１４は第４の実施の形態による位相同期発振器を説明する図で、ＶＣＯ回路の発振周波数は温度変化によってドリフトするが、その変調感度は温度によってあまり変化しないようなＶＣＯ回路に適用して好適なる場合を示している。実際上、このような特性を有するＶＣＯ回路は少なくない。なお、ＰＬＬ回路については上記図１、図９又は図１２で述べたものと同様でよい。図１４（Ａ）にこの種のＶＣＯ回路の変調特性を示す。常温時の変調カーブをａとすると、高温時にはカーブｂ側にシフトし、また低温時にはカーブｃ側にシフトする関係にある。このようなＶＣＯ回路では、同一の制御電圧Ｖ０を加えた場合でも、その発振周波数は温度によりｆ０'〜ｆ０''に変化するが、Ｖ０近傍の変調感度は変わらないので、周波数をΔｆ変化させるためのΔＶcontも温度により変化しない。このことは全制御電圧範囲Ｖmin〜Ｖmaxについて言えることである。
【００７９】
図１４（Ｂ）にこのＶＣＯ回路に対するリニアリティー校正処理のフローチャートを示す。ステップＳ８１では可変分周器ＰＬＬの分周比Ｎｒ，Ｎｃを変化させることで、ロック周波数を徐々に高くしてスイープさせ、その都度制御電圧Ｖcontを測定する。ステップＳ８２では、前記測定した各制御電圧Ｖcontについて、制御電圧の可能な変動範囲Ｖmin〜Ｖmaxを例えば１Ｖ毎に分割し、各区間を代表するような変調感度ａ０１、ａ１２、ａ２３，…を求める。ステップＳ８３では三角波条件とＣＰＵ条件とに基づき、各時点における周波数変化Δｆ（この例では一定）を求める。こうして、温度変動によらず共通して使用可能な感度テーブルが得られる。
【００８０】
なお、図示しないが、レーダ送信時には、まずＰＬＬをｆ０にロックさせることで、その時点の制御電圧Ｖ０が求まる。以後は、例えば該Ｖ０を起点にして上限周波数ｆ２までΔｆ分づつＶcontを増加する。その際には、各時点のＶcontがどの電圧区間にあるかを判別し、各対応する区間の変調感度を利用することで当該区間の各電圧変化を求める。こうして、やがてｆ２に達すると、次に下限周波数ｆ１までＶcontを減少させ、次にｆ０まで増加させる。そして、このような制御を繰り返す。従って、本実施の形態によれば、温度変動によらず、常に適正な周波数範囲のレーダ波を送信できる。また、温度変動ではリニアリティー校正処理を行う必要が無いため、レーダ動作を中断せずに運用できる。
【００８１】
図１５，図１６は第５の実施の形態による位相同期発振器を説明する図（１），（２）で、図１５は、両分周信号φＲ，φＶ間の位相までを揃えるＰＬＬ制御に代えて、周波数のみ揃っていれば位相までは揃わなくても良いとする所謂ＦＬＬ（frequency Locked Loop）制御を行う場合を示している。一般に、制御電圧ＶcontをＤ／Ａ変換してＶＣＯ５に加えると、ＶＣＯ５の出力周波数は、最小でもＤ／Ａ１６の１ビット電圧分解能×変調感度の大きさで段階的に変化することになる。一方、ＰＬＬループ（即ち、ＬＰＦ３）は三角波駆動によるレーダ送信波の平均周波数がｆ０となるようアナログ的に動作するので、位相誤差信号Ｖｐｄのロック検出幅をあまり狭くすると、制御電圧Ｖ０に対するオフセット補正が頻繁に発生してしまうことになる。本第５の実施の形態では、この問題を解決すべく、ＰＬＬ制御に代えて、ＦＬＬ制御を行う。なお、回路構成については例えば図１と同様のものでも良いが、ＣＰＵ１５から可変分周器１１，１２のカウンタをリセット可能に構成されているものとする。
【００８２】
一般に、両分周信号φＲ，φＶ間の位相は、ＶＣＯ５をフリーランさせている（即ち、ＰＬＬループをオープンにしている）状態では、例え両分周信号φＲ，φＶの周波数が揃っていても、これらの位相は徐々にずれる（スリップする）ことになるが、本第５の実施の形態により可変分周器１１，１２のカウンタを毎周期毎にリセットすることで、三角波の１周期内に大幅な位相差が生じることを有効に回避できる。しかし、もしＶＣＯ５の発振周波数が所要からずれている場合には、両信号φＲ，φＶ間の位相差も短時間で速やかに広がるため、このような状態は位相誤差信号Ｖｐｄを毎周期観測することで確実に検出できる。
【００８３】
図１５において、ＦＬＬ制御に基づく本実施の形態では、両分周信号φＲ，φＶ間の位相までは揃わなくても、ＶＣＯ５出力の周波数が所定範囲内に入っていれば良いので、可変分周器１１，１２のカウンタを例えば三角波の１周期毎にリセットすると共に、単位区間（例えば１周期）内にＶｐｄが所定以上変化したことを検出した場合は、出力周波数が所定範囲外にあるとして、制御電圧Ｖcontをオフセットする。図１６に位相比較部２の動作を示す。ＦＬＬ制御の実現方法としては、可変分周器１１，１２のカウンタを定期的（３角波の１又は２周期以上）にリセットすることにより、容易に実現できる。
【００８４】
図１７は第６の実施の形態による位相同期発振器を説明する図で、ＣＰＵ１５が三角波信号を発生する代わりに、リニアリティー校正された２値波信号を発生する場合を示している。なお、位相同期発振器の構成については上記図１，図９又は図１２に示したものと同様で良い。図において、この例のＶＣＯ５は時間ｔの進行に伴い定期的に周波数ｆ１とｆ２とを交互に出力している。中心周波数はｆ０である。このような位相同期発振器は２周波ＣＷ方式のレーダ装置に適用して好適である。
【００８５】
図１８，図１９は実施の形態による故障検出動作を説明する図（１），（２）で、図１８（Ａ）は通常動作時における位相誤差信号Ｖｐｄが異常レベルにある場合を示している。本装置を車載用として用いる場合、人命に係わるため、常に動作の状態を監視する必要がある。本実施の形態では、通常動作時に位相誤差信号ＶｐｄがＰＬＬ引き込み可能な正常電圧範囲から外れたことにより、ロック異常を検出する。
【００８６】
図１８（Ｂ）は通常動作時における中心の制御電圧Ｖ０が異常レベルにある場合を示している。過酷な使用環境下では、例えば、筐体内への水の侵入や、結露等によって中心周波数ｆ０（即ち、制御電圧Ｖ０）が大幅に変動する場合がある。本実施の形態では、通常動作時に制御電圧Ｖ０が正常範囲から外れたことにより、ＶＣＯ動作の異常を検出する。
【００８７】
図１９は電源ＯＮ時のリニアリティー校正結果が異常の場合を示している。ＶＣＯ特性は経時変化によっても劣化する。本実施の形態では、装置の電源投入時又は定期的にＰＬＬループを構成してリニアリティー校正すると共に、例えば電源ＯＮ時におけるｆ０，ｆ２，ｆ１に対する各Ｖcont測定値Ｖ０，Ｖ２，Ｖ１と、工場出荷時のこれらの値とを比較することで、これらの内の何れか１つ以上が所定以上外れていることを検出すると、異常と判定する。なお、この例では絶対電圧が指定範囲内であるかを比較しているが、各電圧間の相対的な電圧値が指定範囲内であるかを比較しても良い。
【００８８】
なお、上記図１，図９又は図１２において、本回路をミリ波帯のＦＭ−ＣＷレーダ等に使用する場合は、ミリ波帯の可変分周器１２を使用するが、このような可変分周器が入手困難又は高価な場合には、より低い周波数の可変分周器１２を使用すると共に、ＶＣＯ５の出力を周波数逓倍器（ＭＵＬＴＩ）７によってミリ波帯に逓倍して出力しても良い。
【００８９】
また、ＣＰＵ１５が発生する信号は、上記三角波信号や２値波信号以外にも様々な信号波形（正弦波、ノコギリ波等）を発生可能である。
【００９０】
また、上記実施の形態ではＶＣＯ５の変調感度を３つの測定ポイントｆ１，ｆ０，ｆ２に渡って直線近似したが、これに限らない。測定ポイント数を増やすことで、より高精度な近似が可能となり、リニアリティー校正の精度を上げることができる。
【００９１】
また、上記実施の形態では、複数区間における変調感度を各区間における直線近似で代表したが、これに限らない。各区間におけるカーブをより忠実に近似可能な高次の関数や指数関数等により近似しても良い。
【００９２】
また、上記実施の形態では位相比較部２とＣＰＵ１５のクロック信号ＣＫを共通にしたが、ＣＰＵ１５に別系統のクロック信号を使用しても良い。
（マルチレーダシステム）
以下、上述した位相同期発振器を用いたレーダを複数個配備したマルチレーダシステムについて説明する。
【００９３】
図２０は、第７の実施の形態によるマルチレーダシステムの概略構成例を示す図である。マルチレーダシステムは、複数のＦＭ−ＣＷレーダ（以下、単にレーダと称する）１００−１、１００−２、１００−３、１００−４を備える（以下、各レーダを区別しない場合は、レーダ１００と称する）。以下の説明では、一例として、４つのレーダを備えるマルチレーダシステムについて説明するが、レーダの数は４つに限らず、必要に応じた複数個のレーダを配備可能である。また、図２０の構成は、複数のレーダを搭載する一つの装置としてのマルチレーダシステムである。
【００９４】
複数のレーダのうちの一つ（例えば、レーダ１００−１）は、マスターレーダＭとして機能し、後述するように、三角波の出力に応じて同期信号を生成、当該同期信号を出力する。残りのレーダ（例えば、レーダ１００−２〜１００−４）は、マスターレーダＭからの同期信号が入力され、当該同期信号に応じて三角波を出力するスレーブレーダＳ（Ｓ１〜Ｓ３）として機能する。
【００９５】
図２１は、各レーダの概略構成例を示す図である。マルチレーダシステムを構成する各レーダ１００では、発振部１０１が三角波で周波数変調された送信信号を生成し、送信信号はアンテナから放射される。この発振部１０１は、上述した本発明の実施の形態による位相同期発振器である。目標物に当たって反射した信号は受信信号としてアンテナで受信され、ミキサ１０２で送信信号とミキシングされることでビート信号が得られる。三角波で周波数変調された送信信号は時間ともに周波数が変化しており、受信信号は往復時間だけ前に放射された送信信号の反射波であるため、現在の送信信号と周波数がずれていることを利用して、目標物までの距離を算出する。また、目標物との相対速度を算出するには、ドップラー効果により反射波が周波数偏移することを利用する。目標物までの距離及び目標物との相対速度は、ビート信号を解析し、既知の計算方法によって求められる。
【００９６】
図２２は、第７の実施の形態によるマルチレーダシステムにおける各レーダ１００の発振部１０１の構成を示す図である。なお、発振部１０１−１はレーダ１００−１の発振部、発振部１０１−２はレーダ１００−２の発振部、発振部１０１−３はレーダ１００−３の発振部、発振部１０１−４はレーダ１００−４の発振部を示す（各発振部を区別しない場合は、発振部１０１と称する）。各発振部１０１は、例えば、図１に示す第１の実施の形態による位相同期発振器により構成される。マスターレーダとして機能するレーダ１００−１の発振部１０１−１のＣＰＵ１５−１は、三角波を生成する所定のタイミングで同期信号を出力する。
【００９７】
図２３は、同期信号の出力を説明する図である。図示されるように、例えば、同期信号は、三角波の１周期毎に出力される。
【００９８】
図２２において、ＣＰＵ１５−１から出力される同期信号は、スレーブレーダとして機能するレーダ１００−２、１００−３、１００−４の各発振部１０１−２、１０１−３、１０１−４のＣＰＵ１５−２、１５−３、１５−４に入力される。そして、ＣＰＵ１５−２、１５−３、１５−４も、同期信号に同期して三角波を出力する。
【００９９】
図２３において、各ＣＰＵ１５−１〜１５−４（各ＣＰＵを区別しない場合は、ＣＰＵ１５と称する）は、入力された同期信号の立ち上がりエッジを検知すると、三角波形状の制御電圧Vcont出力を開始し、結果、送信信号に１周期の三角波形状で周波数変調する。同期信号を三角波の周期で入力し続けることにより、送信信号は三角波の周波数変調が連続してかかる。
【０１００】
以上にように、同期した複数の三角波を生成する三角波生成部の例としてＣＰＵ１５−１〜１５−４等を備え、かつ、この複数の三角波のそれぞれを制御信号として、それぞれの制御信号に応じて周波数変調された信号を出力する複数のＶＣＯを備え、複数の電圧制御発信器は、互いに中心周波数が異なる、周波数変調された信号を出力するとともに、少なくとも１つの三角波に基いて生成される周波数変調された信号の下限周波数に対して、少なくとも他の１つの三角波に基いて生成される周波数変調された信号の上限周波数が大きくなるように出力周波数が設定することで、周波数変調された各信号の周波数間隔を縮めることができる。
【０１０１】
このとき、図２４のように、１つの周波数変調された信号の下限周波数に対してマルチレーダとして送信する他の全て（１つ（中心周波数が最も近いもの）、２つ（中心周波数が最も近いもの及び次に近いもの）、又は、それ以上）の周波数変調された信号の上限周波数が高い周波数になるように設定することもできる。
【０１０２】
図２４は各発振部１０１において周波数変調された送信信号の周波数変化を示す図である。各送信信号の三角波状の周波数変化が同期信号に同期しているので、各送信信号の周波数は同期して変化する。すなわち、各送信信号の周波数変調による上限周波数及び下限周波数となるタイミングは一致する。また、周波数の増減方向も一致する。
【０１０３】
さらに図２４の周波数領域では、各発振部１０１の中心周波数は所定の周波数間隔（チャネル間隔）ずらして割り当て、各レーダの三角波変調の周波数偏移量を一定とするように制御電圧Vcontを制御することで、周波数の増減速度が一致し、どのタイミングでも常に一定の周波数間隔となる。
【０１０４】
従って、隣接する送信信号同士において、従来、中心周波数の高い方の下限周波数が、中心周波数の低い方の上限周波数より低くなり問題となるような場合でも、送信信号の周波数は重ならず、干渉は生じない。例えば、発振部１０１−１の送信信号の下限周波数は、それに隣接する発振部１０１−２の送信信号の上限周波数より低くなるが、そのタイミングが重ならず、発振部１０１−１の送信信号と発振部１０１−２の送信信号が干渉することはない。他の送信信号同士も同様に干渉することはない。
【０１０５】
本発明の実施の形態におけるマルチレーダシステムでは、互いに同期した三角波で周波数変調を行い、変調の周波数偏移量を合わせることで、所定の周波数間隔（チャネル間隔）を、周波数偏移量に依存しないでチャネル設定が可能となる。
【０１０６】
すなわち、送信信号の周波数偏移量を変えずに、一定の周波数帯域により多くのチャネルを設定することができるようになり、周波数帯域をより有効に利用することができる。なお、本明細書では、配備されたレーダの送信信号に割り当てられる周波数をチャネルと呼ぶ場合がある。
【０１０７】
チャネル間隔は、次の表１に示す項目を考慮して、決定される。
【０１０８】
【表１】
2008298736.tif 000003
【０１０９】
具体的には、利用可能な周波数帯域が７６ＧＨｚ〜７７ＧＨｚの１ＧＨｚ幅である場合（項目１）、各レーダの送信信号の周波数誤差となる基準信号間の周波数偏差（項目２）、ＰＬＬ回路の定常周波数誤差（項目３）、周波数偏移の校正誤差（項目５）、ドップラー偏移（項目７）、往復時間による周波数ずれ（項目１１）などを考慮し、これらの周波数変動幅を合計した値の２倍（中心周波数から上下方向にそれぞれの変動幅が生じるため）が必要なチャネル間隔となる。表１の例では、項目２、３、５、７及び１１の各変動幅の合計（３．７２２５ＭＨｚ）の２倍の値、すなわち、約７．４５ＭＨｚとなる。
【０１１０】
周波数偏移量は２００ＭＨｚ（項目４）に設定されているので、周波数帯域７６ＧＨｚ〜７７ＧＨｚにおいて、中心周波数が設定できる帯域は、７６．２ＧＨｚ〜７６．８ＧＨｚの６００ＭＨｚの帯域となり、チャネル間隔を７．４５ＭＨｚとすると、この帯域に８１本のチャネルを設定することができる。
【０１１１】
図２５は、周波数帯域７６ＧＨｚ〜７７ＧＨｚに８１チャネルが設定された例を示す図である。図２２（ｃ）に示した従来の場合では、帯域１ＧＨｚ、周波数偏移量２００ＭＨｚとした場合、２チャネルした設定できなかったが、本発明の実施の形態例では、ほぼ同様の条件にて８１チャネルが設定可能であり、チャネル数を大幅に増加させることができる。
【０１１２】
図２６は、第８の実施の形態によるマルチレーダシステムの概略構成例を示す図である。第８の実施の形態によるマルチレーダシステムは、図２０における第７の実施の形態の変形例であり、同期信号が外部から供給される場合を示す。具体的には、三角波の周期を有する同期信号を例えばＡＭ放送又はＦＭ放送の電波を用いて、外部の電波発信源から放射する。マルチレーダシステムの受信機１１０がその電波を受信し、電波に含まれる所定周波数の同期信号が各レーダ１００−１〜１００−４に供給される。同期信号は、図示されるように、マスターレーダ１００−１を通じて各スレーブレーダ１００−２〜１００−４に供給されてもよいし、受信機１１０から並列にマスターレーダ１００−１〜１００−４に供給される構成であってもよい。また、各レーダ１００が受信機１１０を備え、各レーダが同期信号を受信する構成であってもよい。同期信号を外部から供給することにより、同期信号を生成する個々のマスターレーダの個体差による同期信号のずれをなくし、複数のマルチレーダシステム間でも、三角波の同期を取ることができる。
【０１１３】
特に、複数の車両それぞれに少なくとも一つのレーダが搭載されて、マルチレーダシステムが構成される場合、各車両ごとに受信機１１０を搭載し、各車両のレーダは、受信機１１０で受信された同期信号に基づいて三角波を出力する。これにより、離間する複数のレーダで構成されるマルチレーダシステムにおける各レーダの三角波も同期を取ることができる。また、GPSを利用したカーナビゲーションシステムの車両への搭載が普及しており、車両でGPS信号を入手することが容易にできるようになってきている。このGPS信号で、例えば１秒間隔で出力される１ｐｐｓ信号を同期信号とすることもできる。この場合、1ｐｐｓ信号は1秒間に１パルス出力なので、三角波の周波数が100Hzである場合は、１ｐｐｓ信号が入力されると、三角波100パルス出力すればよい。
【０１１４】
図２７は、第９の実施の形態によるマルチレーダシステムの各レーダにおける発振部１０１の構成例を示す図である。第９の実施の形態によるマルチレーダシステムは、図２２における第７の実施の形態の変形例であり、基準信号を各レーダで共通化する場合を示す。具体的には、基準信号を生成するクロック発振器１を各レーダの発振器で共通化している。これにより、基準信号の周波数偏差（表１の項目２）を考慮する必要がなくなり、さらにチャネルの周波数間隔を詰めることができる。具体的には、表１の場合、約７．４５ＭＨｚを約５．９３ＭＨｚ（（３．７２２５ＭＨｚ−０．７６ＭＨｚ）×２＝５．９２２５ＭＨｚ）に詰めることができる。
【０１１５】
図２８は、第９の実施の形態におけるマルチレーダシステムにおける各レーダの送信信号の周波数割り当て例を示す図である。図２８では、一例として、４台の車両Ａ、Ｂ、Ｃ、Ｄそれぞれに４つのレーダを搭載している場合であって、１台の車両における４つのレーダのクロック発振器１を共通化することで、各車両内における周波数間隔は５．９３ＭＨｚとすることができ、車両間の周波数間隔は約７．４５ＭＨｚとする。
【０１１６】
図２９は、第１０の実施の形態によるマルチレーダシステムの各レーダにおける発振部１０１の構成例を示す図である。第１０の実施の形態によるマルチレーダシステムは、図２２における第７の実施の形態の変形例であり、マスターレーダとスレーブレーダの区分をなくし、ＣＰＵ１５とは独立して同期信号を生成、出力する同期信号制御部（同期信号生成手段）１１１が設けられる。同期信号制御部１１１により生成された同期信号は、各レーダ１００−１〜１００−４に供給される。また、同期信号の入出力停止など同期信号に関する何らか異常、故障の検出も、同期信号制御部１１１が一元的に行う。
【０１１７】
図３０は、車両の進行方向によってチャネルの周波数帯域を分割する適用例を示す図である。本発明の実施の形態によるマルチレーダシステムを自動車の車両に適用した場合において、２つの車両がすれ違う場合に、各車両のレーダに割り当てられたチャネルが同一であると、互いに他方のレーダからの送信信号を受信していまい、正しい測定が行えない。そこで、一例として、図３０に示すように、周波数帯域を上り用帯域と下り用帯域に分け、車両の進行方向に対応する帯域のチャネルを割り当てる。車両の進行方向は、例えば、車両に搭載されるＧＰＳシステムにより検知される方位の情報を用いて取得される。上り方向に進行する車両には、上り用帯域のチャネルを割り当て、下り方向に進行する車両には、下り用帯域のチャネルを割り当てる。これにより、すれ違うことにより近接する２つの車両のチャネルが同一になることない。なお、仮に同一方向に進行する２つの車両に、同一のチャネルが割り当てられている場合、２つの車両に搭載されるレーダの電波が互いに干渉するほどに近接する可能性は、すれ違う場合と比較して十分に低い。従って、図３０のように、チャネルを割り当てる周波数帯域を分割し、車両の進行方向が異なり、すれ違いなど車両同士が近接する可能性が高い場合は、車両の進行方向により異なる周波数帯域のチャネルを割り当て、車両同士が近接する可能性が低い場合は、実質的に、同一のチャネルを複数の車両で用いることも可能となる。
【０１１８】
図３１は、車両の進行方向によってチャネルの周波数帯域を分割する別の適用例を示す図である。図３１は、図３０における２方向ではなく、４方向に分割する例であり、例えば東西南北の４方向について、周波数帯域を分割し、車両の進行方向によって異なる周波数帯域のチャネルを割り当てる。分割する方向は、２方向や４方向に限らず、例えば８方向などさらに細かく分割されてもよい。
【０１１９】
本発明の実施の形態におけるマルチレーダシステムを構成する各レーダは、ＦＭ−ＣＷレーダに限られない。例えば、各レーダは２周波ＣＷレーダであってもよく、２周波ＣＷレーダの場合、各レーダに割り当てられた２つの周波数はレーダ毎に異なっており、周波数の切り替えタイミングをレーダ毎に一致させることで、送信信号同士の干渉を抑えることができる。
【０１２０】
図３２は、２周波ＣＷレーダによるマルチレーダシステムにおける周波数割り当て例を示す図である。以下では、２周波ＣＷレーダも単にレーダと称し、参照番号１００を用いる。図３２（Ａ）では、各レーダの送信信号の周波数切り替えタイミングを一致させる。これにより、各レーダ１００に割り当てられる周波数は、他のレーダに割り当てられる２つの周波数間の帯域内であっても、互いの周波数は重ならない。なお、周波数切り替えタイミングにおいては、各レーダの周波数は瞬間的に重なるが、この切り替えタイミングの信号はマスクし、信号処理の対象としない。図３２（Ｂ）は、周波数切り替えタイミングにおいても、干渉が生じない周波数割り当て例である。周波数が重ならないように、切り替えタイミングをレーダ毎にずらす。これにより周波数切り替えタイミングにおけるマスク処理を不要とする。また、図３２（Ｃ）は、複数のレーダ１００−１〜１００−４において、周波数切り替えタイミングにおけるレーダ１００−１と１００−２の周波数切り替え方向と、レーダ１００−３と１００−４の周波数切り替え方向を互いに逆方向になるように異ならせる例である。これにより、周波数帯域に割り当て可能なチャネル数をさらに増やすことができ、周波数利用効率が向上する。同方向にのみ周波数が切り替わる図３２（Ａ）、（Ｂ）に比べて、チャネル数を最大２倍増とすることができる。
【０１２１】
図３３は、２周波ＣＷレーダによるマルチレーダシステムの大規模な周波数配置例を示す図である。周波数帯域を複数のグループに分割し、各グループにおいて、図３２（Ｃ）に示した周波数配置例を適用する。すなわち、各グループにおいて、周波数切り替えタイミングは同時だが周波数切り替え方向が異なる複数のチャネルが設定される。
【０１２２】
図３４は、２周波ＣＷレーダによるマルチレーダシステムの概略構成例を示す図である。図３４の構成例は、図２０の構成例と同様に、周波数切り替えタイミングにおいて、マスターレーダからスレーブレーダに同期信号が出力され、スレーブレーダは、同期信号に同期して周波数を切り替えることで、各レーダが同期して周波数を切り替えることができる。また、マスターレーダは、周波数切り替え方向を決定する極性信号ＰＯＬをスレーブレーダに供給する。極性信号は、周波数の切り替え周期でＨ／Ｌレベル変化する信号であって、極性信号のレベルに応じて周波数の切り替え方向が決定される。例えば、各スレーブレーダは、Ｈレベルの極性信号が供給されている間に、同期信号を受信すると、２周波数のうちの高い周波数に切り替わり、Ｌレベルの極性信号が供給されている間に、同期信号を受信すると、低周波数に切り替わる。ＦＭ−ＣＷレーダにおける実施の形態例と同様に、極性信号及び同期信号は、外部から供給され、マスターレーダがそれを受信して、スレーブレーダに供給する構成であってもよいし、さらに、マスターレーダ及びスレーブレーダの区別なく、各レーダがそれぞれ外部からの極性信号及び同期信号を受信する構成であってもよい。
【０１２３】
上記本発明に好適なる複数の実施の形態を述べたが、本発明の思想を逸脱しない範囲内で各部の構成、制御、処理及びこれらの組合せの様々な変更が行えることは言うまでもない。
【０１２４】
（付記１）
基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の位相誤差信号を積分するローパスフィルタと、該ローパスフィルタの後段に介在して本器の主制御を行う制御部と、該制御部出力の制御電圧に応じた周波数の信号を発生するＶＣＯ回路と、該ＶＣＯ回路の出力信号を分周して前記比較信号を形成する可変分周器とからなるＰＬＬループを備える位相同期発振器であって、前記制御部は、
ＰＬＬループを複数の周波数でロックさせて各ロック時の制御電圧を測定する制御電圧測定手段と、
前記測定された各制御電圧に基づき、前記各周波数を結ぶ区間の周波数変化を代表する変調感度を求めるリニアリティー校正手段とを備えたことを特徴とする位相同期発振器。
【０１２５】
（付記２）
前記ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、前記求めた変調感度に基づきＶＣＯ回路に前記所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を生成し、出力するＶＣＯ駆動手段を備えたことを特徴とする請求項１記載の位相同期発振器
（付記３）
ＶＣＯ駆動手段は、ＶＣＯ回路が中心周波数を出力するタイミングに同期してローパスフィルタの出力をサンプリングし、検出した位相誤差信号が所定範囲を超える場合は、該位相誤差信号を小さくする方向に制御電圧をオフセットすることを特徴とする請求項２記載の位相同期発振器。
【０１２６】
（付記４）
基準信号を分周する第１の分周器と、ＶＣＯ回路の出力を分周して前記比較信号を形成する第２の分周器とを備え、
前記ＶＣＯ駆動手段は、前記第１，第２の分周器のカウンタをＶＣＯ回路に加える信号周期の整数倍周期で定期的にリセットすると共に、前記ＶＣＯ回路が中心周波数を出力するタイミングに同期してサンプリングしたローパスフィルタ出力の位相誤差信号が所定範囲を超える場合は、該位相誤差信号を小さくする方向に制御電圧をオフセットすることを特徴とする請求項２記載の位相同期発振器。
【０１２７】
（付記５）
基準信号を分周する第１の可変分周器と、ＶＣＯ回路の出力を分周して前記比較信号を形成する第２の可変分周器とを備え、前記制御部は、前記第１，第２の可変分周器に所定の分周比を設定後、ＰＬＬループを形成して基準信号と比較信号間の位相引き込みを開始する際に、前記ＶＣＯ回路に前記所定の分周比に対応する制御電圧を加えると共に、前記第１，第２の可変分周器のカウンタをリセットすることを特徴とする請求項１又は２記載の位相同期発振器。
【０１２８】
（付記６）
基準信号と比較信号の位相を比較する位相比較器と、該位相比較器の位相誤差信号を積分するローパスフィルタと、該ローパスフィルタの後段に介在して本器の主制御を行う制御部と、該制御部出力の制御電圧に応じた周波数の信号を発生するＶＣＯ回路と、前記ＶＣＯ回路の出力信号を分周して前記比較信号を形成する可変分周器とからなるＰＬＬループを備える位相同期発振器であって、前記制御部は、
ＰＬＬのロック周波数を所定間隔で変化させ、所定の周波数範囲をカバーする範囲につき各ロック時の制御電圧を測定する制御電圧測定手段と、
前記測定した制御電圧の変動範囲を複数区間に分割して、各区間を代表する変調感度を求めるリニアリティー校正手段と、
ＰＬＬループを所定周波数でロックさせた後、該ＰＬＬループを開放した状態で、ＶＣＯ回路に前記所定周波数を中心とするリニアリティー補正された周波数変化を発生させるための電圧信号を、前記ロック時の制御電圧と前記求めた各区間を代表する変調感度に基づき生成し、出力するＶＣＯ駆動手段とを備えたことを特徴とする位相同期発振器。
【０１２９】
（付記７）
付記１乃至６のいずれかに記載の位相同期発振器を有する複数のＦＭ−ＣＷレーダを備えて構成されるマルチレーダシステムにおいて、
各ＦＭ−ＣＷレーダの前記制御部は、周期的に増減する制御電圧であって且つ前記制御電圧の増減方向及び増減速度が互いに一致するように所定の同期信号に同期した前記制御電圧を生成し、
各ＦＭ−ＣＷレーダの前記ＶＣＯ回路は、前記制御電圧の増減に応じて、中心周波数に対して所定の周波数偏移量分周波数が周期的に増減する信号であって且つ各信号の中心周波数は互いに異なりさらに当該信号の周波数の増減方向及び増減速度が互いに一致する前記信号を出力することを特徴とするマルチレーダシステム。
【０１３０】
（付記８）
付記７において、
各ＦＭ−ＣＷレーダの前記制御部のうちの一つが前記同期信号を生成し、残りの前記制御部に出力することを特徴とするマルチレーダシステム。
【０１３１】
（付記９）
付記７において、
各ＦＭ−ＣＷレーダの前記制御部のうちの一つが外部から供給される同期信号を受信し、残りの前記制御部に出力することを特徴とするマルチレーダシステム。
【０１３２】
（付記１０）
付記７において、
各ＦＭ−ＣＷレーダの前記制御部は、それぞれ外部から供給される同期信号を受信することを特徴とするマルチレーダシステム。
【０１３３】
（付記１１）
付記７において、
前記基準信号は、各ＦＭ−ＣＷレーダで共通であることを特徴とするマルチレーダシステム。
【０１３４】
（付記１２）
付記７において、
前記同期信号を生成する同期信号生成手段を備え、当該同期信号生成手段が生成された同期信号が各制御部に供給されることを特徴とするマルチレーダシステム。
【０１３５】
（付記１３）
周波数が周期的に増減する信号を生成して出力する複数のレーダを含んで構成されるマルチレーダシステムにおいて、
各レーダは、周期的に増減する周波数の上限値及び下限値が各レーダの信号毎に互いに異なり且つ当該上限値及び下限値になるタイミングが各信号毎に互いにほぼ一致するように所定の同期信号に同期して前記信号を生成することを特徴とするマルチレーダシステム。
【０１３６】
（付記１４）
付記１３において、
各レーダは、当該信号の周波数の増減方向及び増減速度が互いに一致するように所定の同期信号に同期して当該信号を生成することを特徴とするマルチレーダシステム。
【０１３７】
（付記１５）
付記１３において、
前記複数のレーダのうちの一つが前記同期信号を生成し、残りのレーダに出力することを特徴とするマルチレーダシステム。
【０１３８】
（付記１６）
付記１３において、
前記複数のレーダのうちの一つが外部から供給される同期信号を受信し、残りのレーダに出力することを特徴とするマルチレーダシステム。
【０１３９】
（付記１７）
付記１３において、
前記複数のレーダは、外部から供給される同期信号を受信することを特徴とするマルチレーダシステム。
【０１４０】
（付記１８）
付記１３において、
前記複数のレーダは複数の車両それぞれに搭載されており、第１の方向に進行している車両に搭載されるレーダは、第１の周波数帯域に含まれる周波数の信号を生成し、第１の方向と異なる第２の方向に進行している車両に搭載されるレーダは、第１の周波数帯域と異なる第２の周波数帯域に含まれる周波数の信号を生成することを特徴とするマルチレーダシステム。
【０１４１】
(付記１９)
同期した複数の三角波を生成する三角波生成部と、
該複数の三角波のそれぞれを制御信号として、該それぞれの制御信号に応じて周波数変調された信号を出力する複数の電圧制御発信器と、
を備え、前記複数の電圧制御発信器は、互いに中心周波数が異なる、周波数変調された信号を出力するとともに、少なくとも１つの三角波に基いて生成される周波数変調された信号の下限周波数に対して、少なくとも他の１つの三角波に基いて生成される周波数変調された信号の上限周波数が大きくなるように出力周波数が設定された、
ことを特徴とするマルチレーダシステム。
【図面の簡単な説明】
【０１４２】
【図１】第１の実施の形態による位相同期発振器のブロック図である。
【図２】第１の実施の形態による制御電圧測定処理のフローチャートである。
【図３】第１の実施の形態による制御電圧測定動作のタイミングチャートである。
【図４】第１の実施の形態によるリニアリティー校正処理のフローチャートである。
【図５】第１の実施の形態によるリニアリティー校正動作のタイミングチャートである。
【図６】第１の実施の形態によるレーダ送信処理のフローチャートである。
【図７】第１の実施の形態によるレーダ送信動作のタイミングチャートである。
【図８】第１の実施の形態によるレーダ運用動作のタイミングチャートである。
【図９】第２の実施の形態による位相同期発振器のブロック図である。
【図１０】第２の実施の形態による位相同期発振器の高速引き込み処理のフローチャートである。
【図１１】第２の実施の形態による位相同期発振器の高速引き込み動作のタイミングチャートである。
【図１２】第３の実施の形態による位相同期発振器のブロック図である。
【図１３】第３の実施の形態による位相同期発振器の動作のタイミングチャートである。
【図１４】第４の実施の形態による位相同期発振器を説明する図である。
【図１５】第５の実施の形態による位相同期発振器を説明する図（１）である。
【図１６】第５の実施の形態による位相同期発振器を説明する図（２）である。
【図１７】第６の実施の形態による位相同期発振器を説明する図である。
【図１８】実施の形態による故障検出動作を説明する図（１）である。
【図１９】実施の形態による故障検出動作を説明する図（２）である。
【図２０】第７の実施の形態によるマルチレーダシステムの概略構成例を示す図である。
【図２１】各レーダの概略構成例を示す図である。
【図２２】第７の実施の形態によるマルチレーダシステムにおける各レーダ１００の発振部１０１の構成を示す図である。
【図２３】同期信号の出力を説明する図である。
【図２４】各発振部１０１において周波数変調された送信信号の周波数変化を示す図である。
【図２５】周波数帯域７６ＧＨｚ〜７７ＧＨｚに８１チャネルが設定された例を示す図である。
【図２６】第８の実施の形態によるマルチレーダシステムの概略構成例を示す図である。
【図２７】第９の実施の形態によるマルチレーダシステムの各レーダにおける発振部１０１の構成例を示す図である。
【図２８】第９の実施の形態におけるマルチレーダシステムにおける各レーダの送信信号の周波数割り当て例を示す図である。
【図２９】第１０の実施の形態によるマルチレーダシステムの各レーダにおける発振部１０１の構成例を示す図である。
【図３０】車両の進行方向によってチャネルの周波数帯域を分割する適用例を示す図である。
【図３１】車両の進行方向によってチャネルの周波数帯域を分割する別の適用例を示す図である。
【図３２】２周波ＣＷレーダによるマルチレーダシステムにおける周波数割り当て例を示す図である。
【図３３】２周波ＣＷレーダによるマルチレーダシステムの大規模な周波数配置例を示す図である。
【図３４】２周波ＣＷレーダによるマルチレーダシステムの概略構成例を示す図である。
【図３５】従来技術を説明する図である。
【図３６】従来におけるマルチレーダシステムにおける複数のレーダそれぞれの周波数割り当てを説明する図である。
【図３７】送信信号の中心周波数や周波数偏移の変動を説明する図である。
【符号の説明】
【０１４３】
１  クロック発振器
２  位相比較部
３  ローパスフィルタ（ＬＰＦ）
４  プロセッサユニット（ＰＵ）
５  電圧制御発振器（ＶＣＯ）
６  ＲＦスイッチ（ＳＷ）
７  周波数逓倍器
１１，１２  可変分周器
１３  位相比較器（ＰＤ）
１４  Ａ／Ｄ変換器
１５  ＣＰＵ
１６  Ｄ／Ａ変換器
１００  レーダ
１０１  発振部
１０２  ミキサ
１１０  受信機
１１１  同期信号制御部
【図１】
2008298736.tif 000004
【図２】
2008298736.tif 000005
【図３】
2008298736.tif 000006
【図４】
2008298736.tif 000007
【図５】
2008298736.tif 000008
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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