(57)【要約】【課題】  電子タグへのＩＤ番号の付与を簡単に行うことができ、低コストで製造可能な電子タグおよびＩＤ付与方法を提供する。【解決手段】  それぞれ固有のＩＤ番号が付与され、通信のための回路を搭載したＩＣチップおよび所定の電位に固定された電極部を含む電子タグにおいて、ＩＣチップは、ｆ個の入力端子をもち、各入力端子ごとにｎ種類の入力電位に応じたＩＤ番号を生成して出力するＩＤ生成回路と、ＩＤ生成回路の入力端子を所定の電位に固定された電極部に接続するためのパッドとを備え、ＩＤ生成回路で生成するＩＤ番号に応じて、パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う構成であり、ＩＤ生成回路で生成するＩＤ番号のビット数（ＩＤ長）をｘ（ＩＤ数は２X 個）としたときに、ＩＤ生成回路の入力端子（パッド）の数ｆは、ｎf ≧２x の関係を満たす最小の整数とする。【選択図】        図１
2008046846.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ固有のＩＤ番号が付与され、通信のための回路を搭載したＩＣ（集積回路）チップおよび所定の電位に固定された電極部を含む電子タグにおいて、
前記ＩＣチップは、ｆ個（ｆは１以上の整数）の入力端子をもち、各入力端子ごとにｎ種類（ｎは２以上の整数）の入力電位に応じたＩＤ番号を生成して出力するＩＤ生成回路と、ＩＤ生成回路の入力端子を前記所定の電位に固定された電極部に接続するためのパッドとを備え、
前記ＩＤ生成回路で生成するＩＤ番号に応じて、前記パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う構成であり、
前記ＩＤ生成回路で生成するＩＤ番号のビット数（ＩＤ長）をｘ（ｘは１以上の整数、ＩＤ数は２X 個）としたときに、前記ＩＤ生成回路の入力端子（パッド）の数ｆは、
ｎf ≧２x 
の関係を満たす最小の整数である
ことを特徴とする電子タグ。
【請求項２】
請求項１に記載の電子タグにおいて、
前記所定の電位に固定された電極部は、前記ＩＣチップをベアチップ実装する基板に備え、ベアチップ実装の工程で、前記ＩＤ番号に応じて前記パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う構成である
ことを特徴とする電子タグ。
【請求項３】
請求項１に記載の電子タグにおいて、
前記所定の電位に固定された電極部は、前記ＩＣチップに電源パッドとして形成され、前記ＩＤ番号に応じて前記パッドごとに各電位に対応する電源パッドとの電気的な接続、非接続を選択的に行う構成である
ことを特徴とする電子タグ。
【請求項４】
請求項１に記載の電子タグにおいて、
前記所定の電位に固定された電極部は、前記ＩＣチップをベアチップ実装する基板と、前記ＩＣチップに形成される電源パッドに分割して備えられ、ベアチップ実装の工程で、前記ＩＤ番号に応じて前記パッドごとに各電位に対応する前記基板の電極部または前記ＩＣチップの電源パッドとの電気的な接続、非接続を選択的に行う構成である
ことを特徴とする電子タグ。
【請求項５】
請求項１に記載の電子タグにおいて、
前記電極部の電位を第１の電源電位とし、前記ＩＤ生成回路の入力端子に第１の抵抗を介して第２の電源電位を接続し、
前記パッドと前記電極部の接続により前記ＩＤ生成回路の入力端子に前記第１の電源電位を入力し、前記パッドを非接続とすることにより前記ＩＤ生成回路の入力端子に前記第２の電源電位を入力する構成である
ことを特徴とする電子タグ。
【請求項６】
請求項１に記載の電子タグにおいて、
前記電極部として第１の電源電位の第１の電極部と、第１の抵抗を介して第１の電源電位に接続される第２の電極部とを備え、前記ＩＤ生成回路の入力端子に前記第１の抵抗と同じ抵抗値をもつ第２の抵抗を介して第２の電源電位を接続し、
前記パッドと前記第１の電極部の接続により前記ＩＤ生成回路の入力端子に前記第１の電源電位を入力し、前記パッドと前記第２の電極部の接続により前記ＩＤ生成回路の入力端子に前記第１の電源電位と前記第２の電源電位の中間電位を入力し、前記パッドを非接続とすることにより前記ＩＤ生成回路の入力端子に前記第２の電源電位を入力する構成である
ことを特徴とする電子タグ。
【請求項７】
請求項１に記載の電子タグにおいて、
前記ＩＤ生成回路は、各入力端子のｎ値の電位を２進数（ｎ−１）ビットの値として検出し、各入力端子に対応する２進数（ｎ−１）ビットの値をそれぞれ位取りして加算し、各入力端子の電位パターンに応じて２x 個のＩＤ番号を生成して出力する構成である
ことを特徴とする電子タグ。
【請求項８】
請求項２または請求項４に記載の電子タグにおいて、
前記ＩＣチップのパッドと前記電極部との接続は、前記ＩＣチップ上にバンプを形成してフリップチップ実装により行う構成である
ことを特徴とする電子タグ。
【請求項９】
請求項８に記載の電子タグにおいて、
前記ＩＣチップの前記ＩＤ生成回路に接続されるパッド以外のパッドは、一括形成されたメッキバンプにより行う構成である
ことを特徴とする電子タグ。
【請求項１０】
請求項１に記載の電子タグにおいて、
前記ＩＣチップの前記ＩＤ生成回路に接続されるパッドは前記ＩＣチップの中央部に配置し、その他のパッドは前記ＩＣチップの周辺部に配置する構成である
ことを特徴とする電子タグ。
【請求項１１】
通信のための回路を搭載したＩＣ（集積回路）チップおよび所定の電位に固定された電極部を含む電子タグのＩＤ付与方法において、
前記ＩＣチップは、ｆ個（ｆは１以上の整数）の入力端子をもち、各入力端子ごとにｎ種類（ｎは２以上の整数）の入力電位に応じたＩＤ番号を生成して出力するＩＤ生成回路と、ＩＤ生成回路の入力端子を前記所定の電位に固定された電極部に接続するためのパッドとを備え、
前記ＩＤ生成回路で生成するＩＤ番号のビット数（ＩＤ長）をｘ（ｘは１以上の整数、ＩＤ数は２X 個）としたときに、前記ＩＤ生成回路の入力端子（パッド）の数ｆは、
ｎf ≧２x 
の関係を満たす最小の整数とし、
前記ＩＤ生成回路で生成するＩＤ番号に応じて、前記パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う
ことを特徴とする電子タグのＩＤ付与方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外から受けた電波の起電力や電磁誘導による起電力に基づいて通信を行う電子タグにおいて、製造工程で固有のＩＤ（Identifier) 番号の付与が行われる電子タグおよびＩＤ付与方法に関する。
【背景技術】
【０００２】
図２２は、電子タグの構成例を示す（非特許文献１）。図において、電子タグは、アンテナ５１、ロジック回路５２およびメモリ５３から構成される。アンテナ５１は、受信した電波により発生した電流をロジック回路５２に供給し、ロジック回路５２はその電力でメモリ５３への書き込み制御および読み出し制御を行うとともに、読み出したデータをアンテナ５１から送信する処理を行う。一般に、電子タグには固有のＩＤ番号が付与され、電子タグから送信されたＩＤ番号を電子タグ読取機で受信することにより個々の電子タグが識別される構成になっている。
【０００３】
この電子タグへのＩＤ番号の付与は、メモリ５３がＲＡＭ（Random Access Momory）タイプであれば、製造時または製造後にメモリ５３に対する書き込み処理により行われる。また、電子タグのメモリ５３がＲＯＭ（Read Only Memory）タイプであれば、製造時に個別に電子ビーム（ＥＢ：Electron Beam ）処理により行われる。
【非特許文献１】「無線ＩＣタグのすべて」，日経ＢＰ社，p.20，ISBN4-8222-2114-8
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電子タグは、製造時または運用前にＩＤ番号を付与する処理が行われる。このＩＤ番号は重複のない固有のものである必要があるため、一括でＩＤ付与処理を行うことができず、電子タグごとに個別にＩＤ付与処理（メモリ書き込み処理）が行われる。ここで、電子タグのメモリがＲＡＭタイプであれば、製造後にロジック回路を介してＩＤ番号を書き込むことが可能であるが、電子タグごとに個別にＩＤ番号を付与する手間がかかる。また、メモリの書き込み制御のための回路が必要になり、ロジック回路の構成要素および消費電力がその分だけ大きくなる問題がある。
【０００５】
一方、電子タグのメモリがＲＯＭタイプであれば、製造時に個別にＩＤ番号を書き込むことになるが、ＥＢ処理などによりＩＣ（集積回路）チップに微細加工を施す必要があり実装コストが嵩む問題がある。
【０００６】
本発明は、電子タグへのＩＤ番号の付与を簡単に行うことができ、低コストで製造可能な電子タグおよびＩＤ付与方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
第１の発明は、それぞれ固有のＩＤ番号が付与され、通信のための回路を搭載したＩＣチップおよび所定の電位に固定された電極部を含む電子タグにおいて、ＩＣチップは、ｆ個（ｆは１以上の整数）の入力端子をもち、各入力端子ごとにｎ種類（ｎは２以上の整数）の入力電位に応じたＩＤ番号を生成して出力するＩＤ生成回路と、ＩＤ生成回路の入力端子を所定の電位に固定された電極部に接続するためのパッドとを備え、ＩＤ生成回路で生成するＩＤ番号に応じて、パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う構成であり、ＩＤ生成回路で生成するＩＤ番号のビット数（ＩＤ長）をｘ（ｘは１以上の整数、ＩＤ数は２X 個）としたときに、ＩＤ生成回路の入力端子（パッド）の数ｆは、
ｎf ≧２x 
の関係を満たす最小の整数とする。
【０００８】
ここで、所定の電位に固定された電極部は、ＩＣチップをベアチップ実装する基板に備え、ベアチップ実装の工程で、ＩＤ番号に応じてパッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う構成である。
【０００９】
また、所定の電位に固定された電極部は、ＩＣチップに電源パッドとして形成され、ＩＤ番号に応じてパッドごとに各電位に対応する電源パッドとの電気的な接続、非接続を選択的に行う構成である。
【００１０】
また、所定の電位に固定された電極部は、ＩＣチップをベアチップ実装する基板と、ＩＣチップに形成される電源パッドに分割して備えられ、ベアチップ実装の工程で、ＩＤ番号に応じてパッドごとに各電位に対応する基板の電極部またはＩＣチップの電源パッドとの電気的な接続、非接続を選択的に行う構成である。
【００１１】
また、電極部の電位を第１の電源電位とし、ＩＤ生成回路の入力端子に第１の抵抗を介して第２の電源電位を接続し、パッドと電極部の接続によりＩＤ生成回路の入力端子に第１の電源電位を入力し、パッドを非接続とすることによりＩＤ生成回路の入力端子に第２の電源電位を入力する構成としてもよい。
【００１２】
また、電極部として第１の電源電位の第１の電極部と、第１の抵抗を介して第１の電源電位に接続される第２の電極部とを備え、ＩＤ生成回路の入力端子に第１の抵抗と同じ抵抗値をもつ第２の抵抗を介して第２の電源電位を接続し、パッドと第１の電極部の接続によりＩＤ生成回路の入力端子に第１の電源電位を入力し、パッドと第２の電極部の接続によりＩＤ生成回路の入力端子に第１の電源電位と第２の電源電位の中間電位を入力し、パッドを非接続とすることによりＩＤ生成回路の入力端子に第２の電源電位を入力する構成としてよい。
【００１３】
ここで、ＩＤ生成回路は、各入力端子のｎ値の電位を２進数（ｎ−１）ビットの値として検出し、各入力端子に対応する２進数（ｎ−１）ビットの値をそれぞれ位取りして加算し、各入力端子の電位パターンに応じて２x 個のＩＤ番号を生成して出力する構成である。
【００１４】
また、ＩＣチップと基板とを接続する電子タグにおいて、ＩＣチップのパッドと電極部との接続は、ＩＣチップ上にバンプを形成してフリップチップ実装により行う構成としてもよい。さらに、ＩＣチップのＩＤ生成回路に接続されるパッド以外のパッドは、一括形成されたメッキバンプにより行う構成としてもよい。
【００１５】
また、ＩＣチップのＩＤ生成回路に接続されるパッドはＩＣチップの中央部に配置し、その他のパッドはＩＣチップの周辺部に配置する構成としてもよい。
【００１６】
第２の発明は、通信のための回路を搭載したＩＣチップおよび所定の電位に固定された電極部を含む電子タグのＩＤ付与方法において、ＩＣチップは、ｆ個（ｆは１以上の整数）の入力端子をもち、各入力端子ごとにｎ種類（ｎは２以上の整数）の入力電位に応じたＩＤ番号を生成して出力するＩＤ生成回路と、ＩＤ生成回路の入力端子を所定の電位に固定された電極部に接続するためのパッドとを備え、ＩＤ生成回路で生成するＩＤ番号のビット数（ＩＤ長）をｘ（ｘは１以上の整数、ＩＤ数は２X 個）としたときに、ＩＤ生成回路の入力端子（パッド）の数ｆは、
ｎf ≧２x 
の関係を満たす最小の整数とし、ＩＤ生成回路で生成するＩＤ番号に応じて、パッドごとに各電位に対応する電極部との電気的な接続、非接続を選択的に行う。
【発明の効果】
【００１７】
本発明は、ＩＣチップのパッドと電極部との接続パターンを選択することにより、ＩＤ生成回路の入力端子に供給する電位パターンを設定し、それに応じたＩＤ番号を生成して出力することができる。これにより、ＩＣチップの製造工程またはＩＣチップを基板に実装する工程の中に、ＩＤ番号を付与するための工程を含めることができる。したがって、ＩＤ付与に伴う実装工程を増やすことなくＩＤ付与が可能となり、低コストの電子タグを製造することができる。
【００１８】
また、ＩＤ付与回路も簡単な回路構成で実現できるので、メモリ書き込みなどの構成に比べて回路規模、消費電力およびチップ面積を削減することが可能となる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施形態）
図１は、本発明の電子タグの第１の実施形態（模式図）を示す。
図において、本実施形態の電子タグは、ＩＣ（集積回路）チップ１０と、基板２０と、ＩＣチップ１０と基板２０とを接続するベアチップ実装部から構成される。本発明の電子タグは、従来のようにメモリに書き込んでおいた固有のＩＤ番号を読み出して出力する構造ではなく、電子タグへの電源供給時に、ベアチップ実装部の接続パターンに応じた固有のＩＤ番号を生成し、出力する構成に特徴がある。図１の電子タグは、固有のＩＤ番号の生成・出力に関する部分のみを模式的に示し、その他の電子タグを構成するロジック回路やアンテナ、電極等は省略している。
【００２０】
ＩＣチップ１０に搭載されるＩＤ生成回路１１は、生成するＩＤ番号のビット数（ＩＤ長）と入力電位数に対応する数の入力端子１２をもつ。ここでは、ＩＤ番号のビット数「３（２3 通り）」および入力電位数「２（ハイ（Ｖdd）またはロー（ＧＮＤ））」に対して、３つの入力端子１２−１〜１２−３をもつ例を示す。各入力端子の電位（ハイまたはロー）に応じて、ＩＤ生成回路部１１で生成されるＩＤ番号は「０００」〜「１１１」の８通りのいずれかとなり、出力端子１３からシリアルに出力される。
【００２１】
ＩＤ生成回路１１は、図１(2) に示すように、入力端子１２−１〜１２−３にそれぞれインバータ回路１１１−１〜１１１−３を接続し、各インバータ回路の出力をパラレル／シリアル変換回路（Ｐ／Ｓ）１１２を介して出力端子１３に出力する構成である。インバータ回路１１１−１〜１１１−３は、入力端子１２−１〜１２−３の電位に応じて出力値が決まる電圧検出回路として動作し、各入力端子の電位に対応した入力論理を反転して出力する。
【００２２】
ＩＣチップ１０は、ＩＤ生成回路１１の各入力端子１２−１〜１２−３に接続されるパッド１４−１〜１４−３を備える。一方、基板２０は、ＩＣチップ１０のパッド１４−１〜１４−３と対向する位置に、同数の電極部２１−１〜２１−３を備える。基板２０の電極部２１−１〜２１−３は電源電位Ｖddに接続される。この電源電位Ｖddは、電池から供給してもよいし、電子タグのアンテナで受信する電波による起電力、またはコイル状アンテナで電磁誘導による起電力を用いてもよい。
【００２３】
ＩＣチップ１０のパッド１４−１〜１４−３と、基板２０の電極部２１−１〜２１−３は、図２に断面図として示すようにここではフリップチップ実装により接続される。フリップチップ実装は、ＩＣチップ１０の表面（回路面）に形成されるパッド１４−１〜１４−３に、突起電極（接続用金属）であるバンプ３１を形成し、回路面を下に向けて基板２０の電極部２１−１〜２１−３に直接電気接続する実装方法である。ＩＣチップ１０の基板２０との間は、アンダーフィル３２などの樹脂を充填して固定する。例えば、熱硬化樹脂を用い、加熱処理により樹脂を硬化することによりＩＣチップ１０を基板２０に固定する。
【００２４】
本実施形態の電子タグは、フリップチップ実装によりＩＣチップ１０のパッド１４−１〜１４−３と、基板２０の電極部２１−１〜２１−３とを接続する際に、電子タグに付与するＩＤ番号に応じてバンプ３１を形成するパッドを選択することにより、ＩＤ生成回路１１の入力端子１２−１〜１２−３に印加する電位パターンを決定し、対応するＩＤ番号を出力する構成である。例えば、図１の例では、ＩＤ生成回路１１の入力端子１２−１，１２−３がハイ、入力端子１２−２がローになるので、ＩＤ番号として「０１０」が出力される。このように、ＩＣチップ１０にバンプ３１を形成して基板２０にフリップチップ実装する工程の中に、ＩＤを付与する工程を含めることができるので、ＩＤ付与に伴う実装工程を増やすことなく電子タグを製造することができる。また、ＩＤ生成回路１１も簡単な構成で対応できるので、回路規模や消費電力を増大させることなく電子タグへのＩＤ付与が可能となる。
【００２５】
なお、基板２０の電極部２１−１〜２１−３に接続される電源電位Ｖddとして電池を想定した場合は、ＩＣチップ１０をフリップチップ実装した時点で、ＩＣチップ１０のパッド１４−１〜１４−３に形成されるバンプ３１の有無に応じて、ＩＤ生成回路１１の入力端子１２−１〜１２−３にハイまたはローの電位が印加され、対応するＩＤ番号が出力されることになる。また、基板２０の電極部２１−１〜２１−３に接続される電源電位Ｖddとして、電子タグのアンテナで受信する電波による起電力、またはコイル状アンテナで電磁誘導による起電力を用いる場合には、電子タグが電波または電磁誘導の発生源に近接する電源供給時に、同様に対応するＩＤ番号が出力されることになる。
【００２６】
（第２の実施形態）
図３は、本発明の電子タグの第２の実施形態（模式図）を示す。
第１の実施形態は、ＩＤ生成回路１１の入力端子１２−１〜１２−３に、ＩＣチップ１０のパッド１４−１〜１４−３を介して電源電位Ｖddが印加されるか否かに応じてハイまたはローの入力とし、論理反転した出力をＩＤ番号としていた。しかし、外来ノイズによりオープン状態のパッド１４の電位が接地電位から大きくずれてＩＤ生成回路１１の入力端子がハイになると、誤ったＩＤ番号が生成出力されることになる。
【００２７】
本実施形態の電子タグは、基板２０に、電源電位Ｖddの電極部２１−１〜２１−３と、接地電位ＧＮＤの電極部２２−１〜２２−３をペアで配置し、各ペアのいずれかの電極部とＩＣチップ１０のパッド１４−１〜１４−３とを接続する。すなわち、本実施形態の電子タグは、電子タグに付与するＩＤ番号に応じて、ＩＣチップ１０のパッド１４−１〜１４−３に形成するバンプ３１を電源電位Ｖddの電極部２１−１〜２１−３または接地電位ＧＮＤの電極部２２−１〜２２−３のいずれかに対応させることにより、ＩＤ生成回路１１の入力端子１２−１〜１２−３に印加する電位パターンを決定し、対応するＩＤ番号を出力する。
【００２８】
図４は、第２の実施形態におけるフリップチップ実装例を示す。図４(1) は、基板２０に、電源電位Ｖddの電極部２１−１〜２１−３と接地電位ＧＮＤの電極部２２−１〜２２−３を交互に配置し、ＩＣチップ１０のパッド１４−１〜１４−３にそれぞれ形成するバンプ３１の位置を接続する電位に合わせて選択する。図４(2) は、基板２０に、電源電位Ｖddの電極部２２と接地電位ＧＮＤの電極部２３をそれぞれ直線的に形成し、ＩＣチップ１０のパッド１４−１〜１４−３にそれぞれ形成するバンプ３１の位置を接続する電位に合わせて選択する。
【００２９】
図５は、第２の実施形態におけるワイヤボンディング実装例を示す。図５(1) は、基板２０に、電源電位Ｖddの電極部２１−１〜２１−３と接地電位ＧＮＤの電極部２２−１〜２２−３を交互に配置し、ＩＣチップ１０のパッド１４−１〜１４−３とボンディングワイヤ３３で接続する電極を電位に合わせて選択する。図５(2) は、基板２０に、電源電位Ｖddの電極部２２と接地電位ＧＮＤの電極部２３をそれぞれ直線的に形成し、ＩＣチップ１０のパッド１４−１〜１４−３とボンディングワイヤ３３で接続する電極を電位に合わせて選択する。
【００３０】
なお、ワイヤボンディング実装は第１の実施形態においても適用することができる。フリップチップ実装とワイヤボンディング実装の違いはＩＣチップ１０のパッド１４−１〜１４−３に要求される大きさにあり、第２の実施形態におけるフリップチップ実装では２つの電極に対応する位置にバンプを形成する大きさを必要とするが、ワイヤボンディング実装ではそれよりも小さくすることができる。
【００３１】
（第３の実施形態）
図６は、本発明の電子タグの第３の実施形態（模式図）を示す。
本実施形態の電子タグは、第２の実施形態において、基板２０に設けていた電源電位Ｖddの電極部２１−１〜２１−３と接地電位ＧＮＤの電極部２２−１〜２２−３のいずれか一方を、ＩＣチップ１０のパッド１４−１〜１４−３に隣接するパッド１５−１〜１５−３に置き換えた構成である。ここでは、パッド１５−１〜１５−３が接地電位ＧＮＤに接続され、ＩＣチップ１０のパッド１４−１〜１４−３はバンプ３１により、電源電位Ｖddの電極部２１−１〜２１−３または接地電位ＧＮＤのパッド１５−１〜１５−３に接続される。すなわち、パッド１４−１〜１４−３は、バンプ３１を介して電極部２１−１〜２１−３と接続すると電源電位Ｖddとなり、パッド１５−１〜１５−３と接続すると接地電位ＧＮＤとなる。
【００３２】
なお、パッド１５−１〜１５−３を電源電位Ｖddに接続し、基板２０の電極部２１−１〜２１−３を接地電位ＧＮＤに接続し、ＩＣチップ１０のパッド１４−１〜１４−３がバンプ３１により接地電位ＧＮＤの電極部２１−１〜２１−３または電源電位Ｖddのパッド１５−１〜１５−３に接続する構成としてもよい。この場合には、パッド１４−１〜１４−３は、電極部２１−１，２１−３と接続すると接地電位ＧＮＤとなり、パッド１５−１〜１５−３と接続すると電源電位Ｖddとなり、ＩＤ生成回路１１の入力論理が反転する。
【００３３】
また、基板２０に電極部を設けず、ＩＣチップ１０のパッド１４−１〜１４−３の両側に、電源電位Ｖddの電極部と接地電位ＧＮＤの電極部を配置するようにしてもよい。
【００３４】
図７は、第３の実施形態における接続例を示す。図７(1) はフリップチップ実装であり、基板２０に電源電位Ｖddの電極部２１を直線的に形成し、ＩＣチップ１０に接地電位ＧＮＤのパッド１５−１〜１５−３を形成し、パッド１４−１〜１４−３とバンプ３１を介して接続する電源電位Ｖddの電極部２１または接地電位ＧＮＤのパッド１５−１〜１５−３を電位に合わせて選択する。
【００３５】
図７(2) はワイヤボンディング実装例であり、基板２０に電源電位Ｖddの電極部２１を直線的に形成し、ＩＣチップ１０に接地電位ＧＮＤのパッド１５−１〜１５−３を形成し、パッド１４−１〜１４−３とボンディングワイヤ３３で接続する電源電位Ｖddの電極部２１または接地電位ＧＮＤのパッド１５−１〜１５−３を電位に合わせて選択する。
【００３６】
（第４の実施形態）
図８は、本発明の電子タグの第４の実施形態（模式図）を示す。
第１の実施形態は、ＩＣチップ１０のオープン状態のパッド１４をロー電位（接地電位ＧＮＤ）とし、第２の実施形態および第３の実施形態は、接地電位ＧＮＤの電極部２２−１〜２２−３またはパッド１５−１〜１５−３を設け、ＩＤ生成回路１１の入力端子１２−１〜１２−３に接続されるパッド１４−１〜１４−３と接続するようにしていた。
【００３７】
本実施形態では、第１の実施形態の構成において、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１〜１２−３に、高抵抗１６−１〜１６−３を介して接地電位ＧＮＤを接続する。これにより、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１〜１２−３の入力論理は、パッド１４−１〜１４−３が電源電位Ｖddに接続されればハイになり、オープン状態になればローになる。すなわち、第２の実施形態および第３の実施形態のように、パッド１４−１〜１４−３に接地電位ＧＮＤを接続する形態をとらなくても、確実にハイとローの入力レベルを設定することができる。
【００３８】
なお、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１〜１２−３に、高抵抗１６−１〜１６−３を介して電源電位Ｖddを接続し、基板２０の電極部２１−１〜２１−３を接地電位ＧＮＤに接続してもよい。この場合には、パッド１４−１〜１４−３は、電極部２１−１〜２１−３と接続すると接地電位ＧＮＤとなり、オープン状態にすることにより電源電位Ｖddになり、ＩＤ生成回路１１の入力論理が反転する。
【００３９】
図９は、第４の実施形態におけるフリップチップ実装例を示す。基板２０に電源電位Ｖddの電極部２１を直線的に形成し、電源電位Ｖddの電極部２１とパッド１４−１〜１４−３を接続するバンプ３１の位置を接続する電位に合わせて選択する。ワイヤボンディングにおいても同様である。
【００４０】
（第５の実施形態）
図１０は、本発明の電子タグの第５の実施形態（模式図）を示す。
本実施形態では、第４の実施形態の構成において、基板２０に設けた電源電位Ｖddの電極部２１−１〜２１−３を、ＩＣチップ１０のパッド１４−１〜１４−３に並べて配置する。ここで、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１〜１２−３の入力論理は、パッド１４−１〜１４−３が電源電位Ｖddのパッド１７−１〜１７−３に接続されればハイになり、オープン状態になればローになる。
【００４１】
なお、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１〜１２−３に、高抵抗１６−１〜１６−３を介して電源電位Ｖddを接続し、パッド１７−１〜１７−３を接地電位ＧＮＤに接続してもよい。この場合には、パッド１４−１〜１４−３は、パッド１７−１〜１７−３と接続すると接地電位ＧＮＤとなり、オープン状態にすると電源電位Ｖddになり、ＩＤ生成回路１１の入力論理が反転する。
【００４２】
図１１は、第５の実施形態におけるフリップチップ実装例を示す。ＩＣチップ１０の高抵抗１６−１〜１６−３を介して接地電位ＧＮＤに接続されたパッド１４−１〜１４−３に対して、電源電位Ｖddに接続されたパッド１７−１〜１７−３を接続するバンプ３１の位置を接続する電位に合わせて選択する。ワイヤボンディングにおいても同様である。
【００４３】
以上示した第１〜第５の実施形態の概略回路構成を図１２に示す。図１２(1) は図１の第１の実施形態に対応し、図１２(2) は図３の第２の実施形態および図６の第３の実施形態に対応し、図１２(3) は図８の第４の実施形態および図１０の第５の実施形態に対応する。図中の■はＩＣチップ１０のパッド１４，１５，１７、基板２０の電極部２１，２２に対応する。また、パッド−電極間を接続する「線」はバンプ３１またはボンディングワイヤ３３を表す。
【００４４】
（第６の実施形態）
図１３は、本発明の電子タグの第６の実施形態（模式図）を示す。
一般に、ＩＤ生成回路で生成するＩＤ番号のビット数をｘ（ＩＤ数は２X 個）とし、ＩＤ生成回路のｆ個の入力端子がｎ種類の入力電位に対応する場合に、入力電位パターンはｎf 種類となる。ここで、ＩＤ生成回路に必要とする入力端子の数ｆは、
ｎf ≧２x 
の関係を満たす最小の整数となる。なお、第１〜第５の実施形態のように、入力電位をハイ（Ｖdd）とロー（ＧＮＤ）の２種類とすると、
２f ≧２x 
となって、ＩＤ生成回路１１の入力端子１２の数はＩＤ番号のビット数ｘと一致する。
【００４５】
第６の実施形態は、ＩＤ生成回路で生成するＩＤ番号のビット数を３（ＩＤ数は２3 個）とし、ＩＤ生成回路の各入力端子が３種類の入力電位（Ｖdd，Ｖdd／２，ＧＮＤ）に対応する場合に、必要となる入力端子の数ｆは、３f ＞２3 を満たす最小の整数として２となる例を示す。なお、２入力端子に対して入力電位パターンは３2 （＝９）通りになり、生成するＩＤ数（８個）に対して多くなるので、使用しない入力電位パターンが１つ存在することになる。
【００４６】
ＩＣチップ１０のＩＤ生成回路１１は、図１３(2) に示すように、入力端子１２−１からの入力線を２分岐してコンパレータ回路１１３−１，１１３−２の各一方の入力端子に接続し、入力端子１２−２からの入力線を２分岐してコンパレータ回路１１３−３，１１３−４の各一方の入力端子に接続する。コンパレータ回路１１３−１，１１３−３の各他方の入力端子には参照電位として２Ｖdd／３、コンパレータ回路１１３−２，１１３−４の各他方の入力端子には参照電位としてＶdd／３を接続する。なお、この参照電位は、入力端子１２−１の３つの入力電位（Ｖdd，Ｖdd／２，ＧＮＤ）を識別するためのものであり、それぞれＶddとＶdd／２との間の電位、Ｖdd／２とＧＮＤとの間の電位であればよく、厳密に２Ｖdd／３およびＶdd／３に限定されるものではない。これにより、コンパレータ回路１１３−１，１１３−２では、入力端子１２−１の３つの入力電位（Ｖdd，Ｖdd／２，ＧＮＤ）に応じた出力が得られる。すなわち、入力端子１２−１の入力電位がＶddであれば出力「１，１」となり、Ｖdd／２であれば出力「０，１」または「１，０」となり、ＧＮＤであれば出力「０，０」となる。
【００４７】
コンパレータ回路１１３−１，１１３−２の各出力は、加算器１１４−１で２進数２ビット信号（１０，０１，００）に変換される。入力端子１２−２に対応するコンパレータ回路１１３−３，１１３−４でも同様であり、各出力が加算器１１４−２で２進数２ビット信号に変換される。加算器１１４−１，１１４−２から出力される２進数２ビット信号は、乗算器１１５−１，１１５−２でそれぞれ３1(011)，３0(001)と乗算し、各乗算結果を加算器１１６で加算して２進数３ビット信号（０００〜１１１）として出力端子１３に出力する。
【００４８】
一般に、ＩＤ生成回路１１の各入力端子にｎ値の電位が入力される場合には、各入力端子ごとに（ｎ−１）個のコンパレータ回路１１３が必要になり、（ｎ−１）個のコンパレータ回路の出力を加算器１１４で加算することにより、ｎ値の入力電位が２進数（ｎ−１）ビットの値に変換され，さらに乗算器１１５でそれぞれ位取りして加算器１１６で加算する構成となる。
【００４９】
ＩＣチップ１０は、ＩＤ生成回路１１の各入力端子１２−１，１２−２に接続されるパッド１４−１，１４−２を備える。一方、基板２０は、電源電位Ｖddの電極部２１−１，２１−２と、接地電位ＧＮＤの電極部２２−１，２２−２と、中間電位Ｖdd／２の電極部２３−１，２３−２をそれぞれ組み合わせて配置し、各組のいずれかの電極部とＩＣチップ１０のパッド１４−１，１４−２とをフリップチップ実装またはワイヤボンディングで接続する。
【００５０】
本実施形態の電子タグは、フリップチップ実装によりＩＣチップ１０のパッド１４−１，１４−２と、基板２０の電源電位Ｖddの電極部２１−１，２１−２、または接地電位ＧＮＤの電極部２２−１，２２−２、または中間電位Ｖdd／２の電極部２３−１，２３−２とを接続する際に、電子タグに付与するＩＤ番号に応じてバンプ３１を形成するパッドを選択することにより、ＩＤ生成回路１１の入力端子１２−１，１２−２に印加する電位パターンを決定し、対応するＩＤ番号を出力することができる。例えば、図１１の例では、ＩＤ生成回路１１の入力端子１２−１がＶdd／２、入力端子１２−２がＧＮＤになるので、各加算器１１４−１，１１４−２の出力が「０１」，「００」となり、ＩＤ番号として「０１１」が出力される。ここで、入力電位Ｖddを「２」、Ｖdd／２を「１」、ＧＮＤを「０」として、ＩＤ生成回路１１の入力端子１２−１，１２−２の入力電位パターンに応じたＩＤ番号の演算過程を表１に示す。
【００５１】
【表１】
2008046846.tif 000003
【００５２】
なお、入力端子１２−１，１２−２の入力電位がともにＶddであれば、加算器１１６の出力はオーバーフローして「０００」となるので、この入力電位パターンは使用しないものとする。
【００５３】
（第７の実施形態）
図１４は、本発明の電子タグの第７の実施形態（模式図）を示す。
本実施形態では、第６の実施形態の構成において、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２に、高抵抗１６−１，１６−２を介して接地電位ＧＮＤを接続する。一方、基板２０には、電源電位Ｖddの電極部２１−１，２１−２と、高抵抗２５を介して電源電位Ｖddに接続される電極部２４−１，２４−２を設ける。ただし、高抵抗１６−１，１６−２と高抵抗２５の抵抗値は等しいものとする。
【００５４】
ここで、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２の入力論理は、パッド１４−１，１４−２が基板２０の電源電位Ｖddの電極部２１−１，２１−２に接続されればハイになり、オープン状態になればローになる。さらに、パッド１４−１，１４−２が基板２０の電極部２４−１，２４−２に接続されれば、電源電位Ｖddが高抵抗１６−１，１６−２と高抵抗２５で分圧されて中間電位（Ｖdd／２）になる。すなわち、第６の実施形態のように、基板２０側に中間電位を用意しなくても、２種類の電源電位（Ｖdd，ＧＮＤ）から、ＩＤ生成回路１１の入力端子１２−１，１２−２に３つの入力電位を設定することができる。
【００５５】
なお、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２に、高抵抗１６−１，１６−２を介して電源電位Ｖddを接続し、基板２０の電極部２１−１，２１−２を接地電位ＧＮＤに接続し、電極部２４−１，２４−２に高抵抗２５を介して接地電位ＧＮＤを接続してもよい。この場合には、パッド１４−１，１４−２は、電極部２１−１，２１−２と接続すると接地電位ＧＮＤとなり、電極部２４−１，２４−２と接続すると中間電位（Ｖdd／２）となり、オープン状態にすることにより電源電位Ｖddになり、ＩＤ生成回路１１の入力論理が反転する。
【００５６】
（第８の実施形態）
図１５は、本発明の電子タグの第８の実施形態（模式図）を示す。
本実施形態では、第７の実施形態の構成において、基板２０に設けた高抵抗２５を介して電源電位Ｖddに接続される電極部２４−１，２４−２を、ＩＣチップ１０のパッド１４−１，１４−２に隣接して配置する。すなわち、パッド１４−１，１４−２の各一方に高抵抗１９を介して電源電位Ｖddに接続されるパッド１８−１，１８−２を配置する。ただし、高抵抗１６−１，１６−２，１９の抵抗値は等しいものとする。
【００５７】
ここで、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２の入力論理は、パッド１４−１，１４−２が電源電位Ｖddの電極部２１−１，２１−２に接続されればハイになり、高抵抗１９を介して電源電位Ｖddに接続されるパッド１８−１，１８−２に接続されれば中間値になり、オープン状態になればローになる。
【００５８】
なお、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２に、高抵抗１６−１，１６−２を介して電源電位Ｖddを接続し、パッド１８−１，１８−２に高抵抗１９を介して接地電位ＧＮＤを接続し、基板２０の電極部２１−１，２１−２に接地電位ＧＮＤを接続してもよい。この場合には、パッド１４−１，１４−２は、電極部２１−１，２１−２と接続すると接地電位ＧＮＤとなり、パッド１８−１，１８−２と接続すると中間電位（Ｖdd／２）となり、オープン状態にすると電源電位Ｖddになり、ＩＤ生成回路１１の入力論理が反転する。
【００５９】
図１６は、第８の実施形態におけるフリップチップ実装例を示す。ＩＣチップ１０の高抵抗１６−１，１６−２を介して接地電位ＧＮＤに接続されたパッド１４−１，１４−２に対して、電源電位Ｖddに接続された電極部２１−１，２１−２または高抵抗１９を介して電源電位Ｖddに接続されパッド１８−１，１８−２を接続するバンプ３１の位置を接続する電位に合わせて選択する。ワイヤボンディングにおいても同様である。
【００６０】
（第９の実施形態）
図１７は、本発明の電子タグの第９の実施形態（模式図）を示す。
本実施形態では、第７の実施形態の構成において、基板２０に設けた電源電位Ｖddの電極部２１−１，２１−２と、高抵抗２５を介して電源電位Ｖddに接続される電極部２４−１，２４−２を、ＩＣチップ１０のパッド１４−１，１４−２の両側に配置する。すなわち、パッド１４−１，１４−２の各一方に電源電位Ｖddに接続されるパッド１７−１，１７−２を配置し、各他方に高抵抗１９を介して電源電位Ｖddに接続されるパッド１８−１，１８−２を配置する。ただし、高抵抗１６−１，１６−２，１９の抵抗値は等しいものとする。
【００６１】
ここで、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２の入力論理は、パッド１４−１，１４−２が電源電位Ｖddのパッド１７−１，１７−２に接続されればハイになり、高抵抗１９を介して電源電位Ｖddに接続されるパッド１８−１，１８−２に接続されれば中間値になり、オープン状態になればローになる。すなわち、第５および第６の実施形態のように、基板２０側に電源電位を用意しなくてとも、ＩＣチップ１０側の２種類の電源電位（Ｖdd，ＧＮＤ）から、ＩＤ生成回路１１の入力端子１２−１，１２−２に３つの入力電位を設定することができる。
【００６２】
なお、ＩＣチップ１０のＩＤ生成回路１１の入力端子１２−１，１２−２に、高抵抗１６−１，１６−２を介して電源電位Ｖddを接続し、パッド１７−１，１７−２を接地電位ＧＮＤに接続し、パッド１８−１，１８−２に高抵抗１９を介して接地電位ＧＮＤを接続してもよい。この場合には、パッド１４−１，１４−２は、パッド１７−１，１７−２と接続すると接地電位ＧＮＤとなり、パッド１８−１，１８−２と接続すると中間電位（Ｖdd／２）となり、オープン状態にすると電源電位Ｖddになり、ＩＤ生成回路１１の入力論理が反転する。
【００６３】
図１８は、第９の実施形態におけるフリップチップ実装例を示す。ＩＣチップ１０の高抵抗１６−１，１６−２を介して接地電位ＧＮＤに接続されたパッド１４−１，１４−２に対して、電源電位Ｖddに接続されたパッド１７−１，１７−２または高抵抗１９を介して電源電位Ｖddに接続されパッド１８−１，１８−２を接続するバンプ３１の位置を接続する電位に合わせて選択する。ワイヤボンディングにおいても同様である。
【００６４】
以上示した第６〜第９の実施形態の概略回路構成を図１９に示す。図１９(1) は図１３の第６の実施形態に対応し、図１９(2) は図１４の第７の実施形態および図１５の第８の実施形態および図１７の第９の実施形態に対応する。図中の■はＩＣチップ１０のパッド１４，１７，１８、基板２０の電極部２１，２３，２４に対応する。また、パッド−電極間を接続する「線」はバンプ３１またはボンディングワイヤ３３を表す。ＩＤ生成回路１１の各入力端子１４に対応する２つのコンパレータ回路は、電源電位Ｖddの入力で「１，１」を出力し、中間電位Ｖdd／２の入力で「０，１」または「１，０」を出力し、接地電位ＧＮＤの入力で「０，０」を出力する。
【００６５】
（第１０の実施形態）
図２０は、本発明の電子タグの第１０の実施形態の概略回路構成を示す。
本実施形態は、ＩＤ生成回路で生成するＩＤ番号のビット数を４（ＩＤ数は２4 個）とし、ＩＤ生成回路の各入力端子が３種類の入力電位（Ｖdd，Ｖdd／２，ＧＮＤ）に対応する場合に、必要となる入力端子の数ｆは、３f ＞２4 を満たす最小の整数として３となる例を示す。なお、３入力端子に対して入力電位パターンは３3 （＝27）通りになり、生成するＩＤ数（16個）に対して多くなるので、使用しない入力電位パターンが多数存在することになる。
【００６６】
ＩＣチップ１０のＩＤ生成回路１１は、入力端子１２−１からの入力線を２分岐してコンパレータ回路１１３−１，１１３−２の各一方の入力端子に接続し、入力端子１２−２からの入力線を２分岐してコンパレータ回路１１３−３，１１３−４の各一方の入力端子に接続し、入力端子１２−３からの入力線を２分岐してコンパレータ回路１１３−５，１１３−６の各一方の入力端子に接続する。コンパレータ回路１１３−１，１１３−３，１１３−５の各他方の入力端子には参照電位として２Ｖdd／３、コンパレータ回路１１３−２，１１３−４，１１３−６の各他方の入力端子には参照電位としてＶdd／３を接続する。これにより、コンパレータ回路１１３−１，１１３−２では、入力端子１２−１の３つの入力電位（Ｖdd，Ｖdd／２，ＧＮＤ）に応じた出力が得られる。すなわち、入力端子１２−１の入力電位がＶddであれば出力「１，１」となり、Ｖdd／２であれば出力「０，１」または「１，０」となり、ＧＮＤであれば出力「０，０」となる。コンパレータ回路１１３−１，１１３−２の各出力は、加算器１１４−１で２進数２ビット信号（１０，０１，００）に変換される。入力端子１２−２，１２−３に対応するコンパレータ回路１１３−３〜１１３−６でも同様であり、各出力が加算器１１４−２，１１４−３で２進数２ビット信号に変換される。加算器１１４−１〜１１４−３から出力される２進数２ビット信号は、乗算器１１５−１〜１１５−３でそれぞれ３2(1001) ，３1(0011) ，３0(0001) と乗算し、各乗算結果を加算器１１６で加算して２進数４ビット信号（００００〜１１１１）として出力端子１３に出力する。
【００６７】
本実施形態の電子タグは、ＩＣチップ１０で高抵抗１６−１〜１６−３に接続されるパッド１４−１〜１４−３と、基板２０の電源電位Ｖddに接続される電極部２１−１〜２１−３または高抵抗１９を介して電源電位Ｖddに接続される電極部２４−１〜２４−３とを接続する際に、電子タグに付与するＩＤ番号に応じてバンプ３１（またはボンディングワイヤ３３）を形成するパッドを選択することにより、ＩＤ生成回路１１の入力端子１２−１〜１２−３に印加する電位パターンを決定し、対応するＩＤ番号を出力することができる。
【００６８】
ここで、入力電位Ｖddを「２」、Ｖdd／２を「１」、ＧＮＤを「０」として、ＩＤ生成回路１１の入力端子１２−１〜１２−３の入力電位パターンに応じた演算過程を表２に示す。
【００６９】
【表２】
2008046846.tif 000004
【００７０】
なお、入力端子１２−１〜１２−３の入力電位がＶdd／２，Ｖdd，Ｖdd／２になれば、加算器１１６の出力はオーバーフローして「００００」となるので、この入力電位パターン以降は使用しないものとする。
【００７１】
また、入力電位として４値以上を利用する場合でも、ＩＤ生成回路１１は３値の場合と同様に構成することができる。なお、４値の入力電位は、電源電位Ｖddと接地電位ＧＮＤに対して、３値の場合と同様に分圧抵抗を用いて容易に生成することができる。例えば、６ビット（64個）のＩＤ番号を生成する場合に、３値の電位では４個の入力端子（電位パターンは３4 （＝81）通り）を有する構成をとり、その中の64パターンを使用する。また、同様に６ビット（64個）のＩＤ番号を生成する場合に、４値の電位では３個の入力端子（電位パターンは４3 （＝64）通り）を有する構成をとり、その中の全パターンを使用する。一方、２値の電位では６個の入力端子（パッド）を有する構成が必要になる。このように、電位数を多くすることによりＩＣチップ１０でＩＤ付与に関与するパッド数を減らし、チップ面積を削減することができる。
【００７２】
（第１１の実施形態）
図２１は、ＩＣチップ１０のパッドおよびバンプの配置例を示す。
図において、ＩＣチップ１０のＩＤ生成回路の入力端子に接続されるパッド１４は、ＩＣチップ１０の中央部に配置され、このＩＤ付与に関与するパッド１４に対してバンプ３１が選択的に形成される。一方、ＩＤ付与に関与しない通常のパッドについてはＩＣチップ１０の周辺部に配置され、それぞれバンプ３５が形成される。
【００７３】
このような配置により、スタッドバンプによるフリップチップ実装のときに、チップ面内の加重均一性を向上させることができる。また、ＩＤ付与に関与するパッド１４を中央部に配置してアンダーフィルで密封し、バンプ３１の配置パターンを隠すことにより、ＩＤ番号の秘匿性を高めることができる。
【００７４】
また、ＩＣチップ１０のＩＤ付与に関与しない通常のパッドに対応するバンプ３５は、全チップ共通で基板と接続するためメッキバンプで一括形成する。例えば、ウエハレベルでのメッキ形成ならばマスク・レチクル、半田のスクリーン印刷ならばスクリーンを用いて形成する。次に、ＩＤ付与のパッド１４に対応するバンプ３１は、チップごとに個別にスタッドバンプで形成する。ただし、メッキバンプとスタッドバンプの高さを揃えておく。次に、ＩＣチップ１０と基板をフリップチップ実装などにより接続する。このように、ＩＤ付与に関与するパッドのバンプだけを選択的に形成し、その他のパッドのバンプを一括形成することにより、ＩＣチップ１０のパッド数が多い場合に、すべてのバンプをスタッドバンプで形成するよりも短時間で形成でき、かつ低コストを実現することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の電子タグの第１の実施形態を示す模式図。
【図２】本発明の電子タグの第１の実施形態を示す断面図。
【図３】本発明の電子タグの第２の実施形態を示す模式図。
【図４】第２の実施形態におけるフリップチップ実装例を示す図。
【図５】第２の実施形態におけるワイヤボンディング実装例を示す図。
【図６】本発明の電子タグの第３の実施形態を示す模式図。
【図７】第３の実施形態における接続例を示す図。
【図８】本発明の電子タグの第４の実施形態を示す模式図。
【図９】第４の実施形態におけるフリップチップ実装例を示す図。
【図１０】本発明の電子タグの第５の実施形態を示す模式図。
【図１１】第５の実施形態におけるフリップチップ実装例を示す図。
【図１２】第１の実施形態〜第５の実施形態の概略回路構成を示す図。
【図１３】本発明の電子タグの第６の実施形態を示す断面図。
【図１４】本発明の電子タグの第７の実施形態を示す模式図。
【図１５】本発明の電子タグの第８の実施形態を示す模式図。
【図１６】第８の実施形態におけるフリップチップ実装例を示す図。
【図１７】本発明の電子タグの第９の実施形態を示す模式図。
【図１８】第９の実施形態におけるフリップチップ実装例を示す図。
【図１９】第６〜第９の実施形態の概略回路構成を示す図。
【図２０】第１０の実施形態の概略回路構成を示す図。
【図２１】ＩＣチップ１０のパッド、バンプの配置例を示す図。
【図２２】電子タグの構成例を示す図。
【符号の説明】
【００７６】
１０  ＩＣチップ
１１  ＩＤ生成回路
１２  入力端子
１３  出力端子
１４  パッド
１５  パッド（ＧＮＤ）
１６  高抵抗
１７  パッド（Ｖdd）
１８  パッド
１９  高抵抗
２０  基板
２１  電極部（Ｖdd）
２２  電極部（ＧＮＤ）
２３  電極部（Ｖdd／２）
２４  電極部
３１  バンプ
３２  アンダーフィル
３３  ボンディングワイヤ
３５  バンプ
５１  アンテナ
５２  ロジック回路
５３  メモリ
１１１  インバータ回路
１１２  パラレル／シリアル変換器（Ｐ／Ｓ）
１１３  コンパレータ回路
１１４，１１６  加算器
１１５  乗算器
【図１】
2008046846.tif 000005
【図２】
2008046846.tif 000006
【図３】
2008046846.tif 000007
【図４】
2008046846.tif 000008
【図５】
2008046846.tif 000009
【図６】
2008046846.tif 000010
【図７】
2008046846.tif 000011
【図８】
2008046846.tif 000012
【図９】
2008046846.tif 000013
【図１０】
2008046846.tif 000014
【図１１】
2008046846.tif 000015
【図１２】
2008046846.tif 000016
【図１３】
2008046846.tif 000017
【図１４】
2008046846.tif 000018
【図１５】
2008046846.tif 000019
【図１６】
2008046846.tif 000020
【図１７】
2008046846.tif 000021
【図１８】
2008046846.tif 000022
【図１９】
2008046846.tif 000023
【図２０】
2008046846.tif 000024
【図２１】
2008046846.tif 000025
【図２２】
2008046846.tif 000026