(57)【要約】【課題】  一般に、パンチスルー型のＩＧＢＴでは、ｐ＋＋型のコレクタ層の膜厚が厚い。このため、モータ負荷を駆動するインバータ回路において、スイッチ素子にＩＧＢＴを用いるときには、ＦＷＤを外付けする必要があり、工数、部品点数が増加していた。【解決手段】  本発明では、コレクタ層１を貫き、且つ、バッファ層２に到達するようにトレンチ９が形成される。そして、コレクタ電極１０は、トレンチ９の内部にも形成される。かかる構造の場合、エミッタ電極９とコレクタ電極１０との間にコレクタ層１を介さない電流経路が形成され、かかる経路がＦＷＤとして機能する。【選択図】      図１
2008117881.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型のドリフト層と、
前記ドリフト層の主表面に選択的に形成された第１導電型のベース領域と、
前記ベース領域の主表面に選択的に形成された第２導電型のエミッタ領域と、
前記ベース領域上であって前記ドリフト領域と前記エミッタ領域とに挟まれる領域が覆われるように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記エミッタ領域と接続されるように形成されたエミッタ電極と、を備え、
前記コレクタ層の裏面側から前記コレクタ層を貫くように開口部が形成され、
前記コレクタ層及び前記開口部を覆うようにコレクタ電極が形成されていることを特徴とする半導体装置。
【請求項２】
第１導電型のコレクタ層と、
前記コレクタ層上に形成された第２導電型のドリフト層と、
前記ドリフト層の主表面に形成された第１導電型のベース層と、
前記ベース層の主表面に前記ドリフト層まで到達するように形成されたトレンチと、
前記トレンチの内壁に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極と、
前記ドリフト層の表面に、前記ゲート電極に隣接するように形成されたエミッタ領域と、
前記エミッタ領域と接続するように形成されたエミッタ電極と、を備え、
前記コレクタ層の裏面側から前記コレクタ層を貫くように開口部が形成され、
前記コレクタ層及び前記開口部を覆うようにコレクタ電極が形成されていることを特徴とする半導体装置。
【請求項３】
前記コレクタ層と前記ドリフト層とに挟まれるように第２導電型のバッファ層が形成されており、
前記バッファ層は、前記ドリフト領域よりも不純物濃度が高いことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記開口部は、前記バッファ層において終端するように形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記開口部は、トレンチ形状であることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
前記コレクタ電極は、前記開口部に埋め込まれるように形成されていることを特徴とする請求項１乃至請求項５のいずれかに記載の半導体装置。
【請求項７】
前記開口部は、テーパー状に形成されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記コレクタ電極は、Ｃｕを主成分として形成されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
【請求項９】
前記コレクタ電極は、ポリシリコンにより形成されていることを特徴とする請求項１乃至請求項７のいずれかに記載の半導体装置。
【請求項１０】
前記開口部は、前記ゲート電極間に対応して形成されることを特徴とする請求項１乃至請求項９のいずれかに記載の半導体装置。
【請求項１１】
第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に選択的に形成された第１導電型のベース領域と、前記ベース領域の主表面に選択的に形成された第２導電型のエミッタ領域と、前記ベース領域上であって前記ドリフト領域と前記エミッタ領域とに挟まれる領域が覆われるように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域と接続されるように形成されたエミッタ電極と、が形成された半導体基板を用意し、
前記コレクタ層から前記バッファ層に到達するように前記半導体基板をエッチングして開口部を形成する工程と、
少なくても前記開口部を覆うようにコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１２】
第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に形成された第１導電型のベース層と、
前記ベース層の主表面に前記ドリフト層まで到達するように形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極と、前記ドリフト層の表面に、前記ゲート電極に隣接するように形成されたエミッタ領域と、前記エミッタ領域と接続するように形成されたエミッタ電極と、が形成された半導体基板を用意し、
前記コレクタ層から前記バッファ層に到達するように前記半導体基板をエッチングして開口部を形成する工程と、
少なくても前記開口部を覆うようにコレクタ電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記開口部は、前記ゲート電極間に対応して形成されることを特徴とする請求項１１または請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）とフリーホイリングダイオード（ＦＷＤ）とが同一の半導体基板上に形成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲートバイポーラトランジスタは、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）とも呼ばれ、基本セルがバイポーラトランジスタとＭＯＳトランジスタとが複合化されたものであり、前者の低オン電圧特性と後者の電圧駆動特性とを兼備した半導体装置である。
【０００３】
図１０は、従来技術に係る半導体装置を示し、さらに言えば、パンチスルー型ＩＧＢＴの断面図を示す。なお、当該断面図では、１個のユニットセルのみが示されているが、実際には、多数のユニットセルが並列に接続されている。
【０００４】
先ず、従来技術に係る半導体装置の構成について説明する。
【０００５】
ｐ＋＋型の半導体基板（コレクタ層１０１）の表面側には、ｎ＋型のバッファ層１０２及びｎ−型のドリフト層１０３がエピタキシャル成長されている。そして、ドリフト領域１０３の主表面に、ｐ型のベース領域１０４が選択的に形成され、さらに、該ベース領域１０４の主表面には、ｎ＋型のエミッタ領域１０５が選択的に形成されている。また、少なくとも該エミッタ領域１０５と前記ドリフト領域１０３とに挟まれた箇所におけるベース領域１０３の表面上を覆うように、ゲート酸化膜１０６を介してゲート電極１０７が形成されている。さらに、ゲート電極１０７は、絶縁膜１０８に囲まれており、該絶縁膜１０８を覆い、且つ前記エミッタ領域１０５に接続するようにエミッタ電極１０９が形成されている。一方、前記コレクタ層１０１の裏面側には、コレクタ電極１１０が形成されている。なお、ゲート電極１０７、エミッタ電極１０９、及びコレクタ電極１１０は、それぞれ全てのユニットセルの間で電気的に接続されている。
【０００６】
次に、従来技術に係る半導体装置の動作について説明する。
【０００７】
エミッタ電極１０９とコレクタ電極１１０との間にコレクタ電圧が印加された状態で、エミッタ電極１０９とゲート電極１０７との間に閾値を超えるゲート電圧が印加されると、ベース領域１０４のゲート電極１０７に近接するチャネル領域がｎ型に反転する。そして、チャネル領域を通じて、エミッタ電極１０９からドリフト層１０３へ電子が注入される。
【０００８】
また、この電子により、コレクタ層１０１とドリフト層１０３との間が順バイアスされ、コレクタ層１０１からドリフト層１０３へホールが注入される。この結果、ドリフト層１０３の抵抗が大幅に下がり、コレクタ電極１１０からエミッタ電極１０９へ流れるコレクタ電流は高い値に達する。
【０００９】
なお、バッファ層１０２は、パンチスルーを防止する機能も備えている。すなわち、バッファ層１０２が設けられていなければ、コレクタ電圧が降伏電圧を超えると、ベース層１０４から伸びた空乏層がコレクタ層１０１にまで到達し、ゲート電圧が印加されていなくてもコレクタ電流が流れてしまう。この点、バッファ層１０２が設けられていると、空乏層の伸びがバッファ層１０２で遅くなり、コレクタ層１０１にまで到達することが阻止される。このため、コレクタ層１０１の膜厚を薄くしても高耐圧化が可能であり、ターンオフ時の損失も抑制される。
【００１０】
また、バッファ層１０２は、コレクタ層１０１からのホールの注入量を抑制する機能を備えている。すなわち、バッファ層１０２では、ｎ型不純物の濃度が高く、コレクタ層１０１から注入されたホールがバッファ層１０２の電子と再結合し易い。このため、バッファ層１０２の膜厚及び不純物濃度により、オン抵抗及びコレクタ電流が調整される。
【００１１】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００１−１６０５５９
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ＩＧＢＴは、モータ等の負荷を駆動するインバータ回路において、スイッチング素子として使用されている。
【００１３】
図１１は、モータ駆動用のインバータ回路の回路図を示す。
【００１４】
例えば、ＩＧＢＴａ及びＩＧＢＴｄがオンしてモータ負荷Ｍに直流電圧が印加されると、電流がモータ負荷Ｍにエネルギーを蓄積しながら増加して流れる。その後、ＩＧＢＴａ及びＩＧＢＴｄがオフすると、モータ負荷Ｍから電流が放電される。ここで、モータ負荷Ｍに蓄積されたエネルギーが瞬時に開放されると、この電流は非常に大きく、ＩＧＢＴが破壊されてしまう。
【００１５】
そこで、インバータ回路において、各ＩＧＢＴにはＦＷＤが逆方向に並列接続される。このため、ＩＧＢＴａ及びＩＧＢＴｄがオフすると、ＩＧＢＴｂ及びＩＧＢＴｃに逆並列接続されたＦＷＤｂ及びＦＷＤｃにより、モータ負荷Ｍから電流が迂回還流する。つまり、ＩＧＢＴａ及びＩＧＢＴｄがオフしても、モータ負荷Ｍに流れる電流が瞬時に遮断されないため、モータ負荷Ｍに蓄積されたエネルギーは緩やかに放電され、ＩＧＢＴは破壊されない。
【００１６】
以上、インバータ回路において、各ＩＧＢＴには、ＦＷＤが逆方向に並列接続される必要がある。
【００１７】
ところが、ＩＧＢＴは、裏面側にｐ＋＋型のコレクタ層１が全面に形成されている。このため、ＩＧＢＴにＦＷＤは構造的に内蔵されておらず、それどころか、ｐ＋＋型のコレクタ層とｎ＋型のバッファ層とからなる順方向のダイオードが内蔵されている。
【００１８】
そこで、インバータ回路において、ＩＧＢＴとＦＷＤとは別々の素子で構成されなければならず、これらの素子が実装基板上で逆方向に並列接続されていた。このため、工数、部品点数が多く、コストを抑えることが困難であった。
【課題を解決するための手段】
【００１９】
上記に鑑み、本発明に係る半導体装置は、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に選択的に形成された第１導電型のベース領域と、前記ベース領域の主表面に選択的に形成された第２導電型のエミッタ領域と、前記ベース領域上であって前記ドリフト領域と前記エミッタ領域とに挟まれる領域が覆われるように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域と接続されるように形成されたエミッタ電極と、を備え、前記コレクタ層の裏面側から前記コレクタ層を貫くように開口部が形成され、前記コレクタ層及び前記開口部を覆うようにコレクタ電極が形成されていることを特徴とする。
【００２０】
また、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に形成された第１導電型のベース層と、前記ベース層の主表面に前記ドリフト層まで到達するように形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極と、前記ドリフト層の表面に、前記ゲート電極に隣接するように形成されたエミッタ領域と、前記エミッタ領域と接続するように形成されたエミッタ電極と、を備え、前記コレクタ層の裏面側から前記コレクタ層を貫くように開口部が形成され、前記コレクタ層及び前記開口部を覆うようにコレクタ電極が形成されていることを特徴とする。
【００２１】
また、前記コレクタ層と前記ドリフト層とに挟まれるように第２導電型のバッファ層が形成されており、前記バッファ層は、前記ドリフト領域よりも不純物濃度が高いことを特徴とする。
【００２２】
また、前記開口部は、前記バッファ層において終端するように形成されていることを特徴とする。
【００２３】
また、前記開口部は、トレンチ形状であることを特徴とする。
【００２４】
また、前記コレクタ電極は、前記開口部に埋め込まれるように形成されていることを特徴とする。
【００２５】
また、前記開口部は、テーパー状に形成されていることを特徴とする。
【００２６】
また、前記コレクタ電極は、Ｃｕを主成分として形成されていることを特徴とする。
【００２７】
また、前記コレクタ電極は、ポリシリコンにより形成されていることを特徴とする。
【００２８】
また、前記開口部は、前記ゲート電極間に対応して形成されることを特徴とする。
【００２９】
また、本発明に係る半導体装置の製造方法は、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に選択的に形成された第１導電型のベース領域と、前記ベース領域の主表面に選択的に形成された第２導電型のエミッタ領域と、前記ベース領域上であって前記ドリフト領域と前記エミッタ領域とに挟まれる領域が覆われるように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記エミッタ領域と接続されるように形成されたエミッタ電極と、が形成された半導体基板を用意し、前記コレクタ層から前記バッファ層に到達するように前記半導体基板をエッチングして開口部を形成する工程と、少なくても前記開口部を覆うようにコレクタ電極を形成する工程と、を含むことを特徴とする。
【００３０】
また、第１導電型のコレクタ層と、前記コレクタ層上に形成された第２導電型のドリフト層と、前記ドリフト層の主表面に形成された第１導電型のベース層と、前記ベース層の主表面に前記ドリフト層まで到達するように形成されたトレンチと、前記トレンチの内壁に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記トレンチ内に形成されたゲート電極と、前記ドリフト層の表面に、前記ゲート電極に隣接するように形成されたエミッタ領域と、前記エミッタ領域と接続するように形成されたエミッタ電極と、が形成された半導体基板を用意し、前記コレクタ層から前記バッファ層に到達するように前記半導体基板をエッチングして開口部を形成する工程と、少なくても前記開口部を覆うようにコレクタ電極を形成する工程と、を含むことを特徴とする。
【００３１】
また、前記開口部は、前記ゲート電極間に対応して形成されることを特徴とする。
【発明の効果】
【００３２】
本発明に係る半導体装置では、コレクタ層に裏面側からバッファ層に到達するようにコレクタ電極が形成される。したがって、バッファ層とコレクタ電極とにコレクタ層を介する箇所と介さない箇所とを併設することができる。このため、コレクタ層の膜厚によらず、ＩＧＢＴにＦＷＤを内蔵することができ、モータドライバ等のインバータにおいて、工数、部品点数が削減される。
【００３３】
また、本発明に係る半導体装置の製造方法では、コレクタ層にトレンチを形成することにより、コレクタ電極とバッファ層とのショートカットを形成する。したがって、コレクタ層の膜厚によらず、トレンチのエッチング条件にしたがって、同様の構造を形成することができる。特に、パンチスルー型のＩＧＢＴでは、コレクタ層の膜厚が大きいため、本発明が良好に適用される。
【発明を実施するための最良の形態】
【００３４】
以下、本発明に係る半導体装置及びその製造方法について、図面を参照して具体的に説明する。
【００３５】
先ず、本発明に係る半導体装置の構成について説明する。
【００３６】
図１は、本発明に係る半導体装置の断面図を示し、さらに言えば、パンチスルー型ＩＧＢＴの断面図を示す。なお、当該断面図では、１個のユニットセルのみが示されているが、実際には、多数のユニットセルが並列に接続されている。
【００３７】
ｐ＋＋型の半導体基板（コレクタ層１）の表面側には、ｎ＋型のバッファ層２及びｎ−型のドリフト層３がエピタキシャル成長されている。ここで、コレクタ層、ドリフト層の膜厚は、それぞれ１５０μｍ、５０μｍ程度で形成される。
【００３８】
ここで、バッファ層２は、ｎ型不純物の濃度が高いため、空乏層がドリフト層３からコレクタ層１にまで到達するのを阻止する機能を備える。このため、ドリフト層３の膜厚を薄くしても高耐圧化が可能であり。例えば、４００Ｖ耐圧であっても、ドリフト層３は５０μｍの膜厚で足りる。ただし、バッファ層２では、ｎ型不純物の濃度がドリフト層３より高く、コレクタ層１から注入されたホールがバッファ層２の電子と再結合し易い。このため、コレクタ層１の不純物総量を大きくする必要があるため、コレクタ層１は厚い膜厚で形成されており、１５０μｍの膜厚が必要となる。
【００３９】
なお、コレクタ層１の不純物濃度を大きくしても、コレクタ層１の不純物総量は大きくなる。しかしながら、不純物濃度を大きくしすぎると、コレクタ層１の結晶性が悪くなるため、不純物濃度を大きくするだけで不純物総量を大きくすることは限界がある。このため、コレクタ層１を薄くすることはできない。
【００４０】
そして、ドリフト領域３の主表面に、ｐ型のベース領域４が選択的に形成され、さらに、該ベース領域４の主表面には、ｎ＋型のエミッタ領域５が選択的に形成されている。また、少なくとも該エミッタ領域５と前記ドリフト領域３とに挟まれた箇所における前記ベース領域４の表面上を覆うように、ゲート酸化膜６を介してゲート電極７が形成されている。ここで、ゲート電極７は、例えばポリシリコン、ポリサイド等が電極材料として用いられる。さらに、ゲート電極７は、絶縁膜８に囲まれており、該絶縁膜８を覆い、且つ前記エミッタ領域５に接続するようにエミッタ電極９が形成されている。ここで、絶縁膜８は、ゲート電極７を覆い、且つエミッタ領域５上に開口部を備えていれば、他のいかなる形状であっても適用される。なお、エミッタ電極９は、例えばＡｌ、Ｃｕ等が電極材料として用いられる。
【００４１】
一方、コレクタ層１の裏面側には、コレクタ層１を貫き、且つ、バッファ層２で終端するように複数のトレンチＴが形成されている。そして、トレンチＴを埋め込み、且つ、コレクタ層１の裏面を覆うように、コレクタ電極１０が形成されている。コレクタ電極１０は、例えばＣｕ、Ａｌ、ポリシリコン等が電極材料として用いられる。特に、ポリシリコンが用いられた場合、コレクタ層１とコレクタ電極１０との熱膨張係数に差がほとんど無くなるため安定性が向上する。
【００４２】
ここで、前述したように、コレクタ層１は、１５０μｍの膜厚で厚く形成されている。この点、トレンチＴは深さによらず、面内方向の径が殆ど変化せず、深さの制御が容易である。したがって、トレンチＴはバッファ層２において終端するように形成するように深さが制御されて形成される。
【００４３】
また、トレンチＴの径、密度が大きくなると、コレクタ層１の面積が小さくなるため、コレクタ層１の不純物総量が小さくなってしまう。一方、トレンチＴの径、密度が小さくなると、ＦＷＤとしての機能が不十分になってしまう。しかしながら、トレンチＴは、径、形状を制御しやすく、かかるトレードオフの調整が容易である。
【００４４】
次に、本発明に係る半導体装置の動作について説明する。
【００４５】
図１に示されるように、本発明に係る半導体装置は、ＩＧＢＴ、ＭＯＳトランジスタ及びＦＷＤの三種類の動作態様が備えられている。
【００４６】
つまり、ゲート電極７がオンしているとき、電流経路は、コレクタ層１を介する経路とトレンチＴ内部のコレクタ電極１０を介する経路との２種類に分類される。そして、前者はＩＧＢＴとしての動作に寄与し、後者はＭＯＳトランジスタとしての動作に寄与する。一方、ゲート電極７がオフしているとき、電流経路は、トレンチＴ内部のコレクタ電極１０を介する経路のみであり、ＦＷＤとしての動作に寄与する。
【００４７】
具体的に説明すると、ゲート電極７がオンしているとき、すなわち、エミッタ電極９とコレクタ電極１０との間にコレクタ電圧が印加された状態で、エミッタ電極９とゲート電極７との間に閾値を超えるゲート電圧が印加されているとき、ベース領域４のゲート電極７に近接するチャネル領域がｎ型に反転する。そして、チャネル領域を通じて、エミッタ電極９からドリフト層３へ電子が注入される。また、この電子により、コレクタ層１とドリフト層３との間が順バイアスされ、コレクタ層１からドリフト層３へホールが注入される。この結果、ドリフト層３の抵抗が大幅に下がり、コレクタ電極１からエミッタ電極９へコレクタ電流が流れる。
【００４８】
ここで、本発明に係る半導体装置では、コレクタ電流の電流経路は、コレクタ層１を介するか否かで２種類に分類される。すなわち、前者の経路は、コレクタ電極１０、コレクタ層１、バッファ層２、ドリフト層３、ベース領域４、及びエミッタ電極９から構成される。また、後者の経路は、トレンチＴの内部におけるコレクタ電極１０を通ることによりコレクタ層１を介さずに、コレクタ電極１０からダイレクトにバッファ層２へ電流が流れるため、コレクタ電極１０、バッファ層２、ドリフト層３、ベース領域４、及びエミッタ電極９から構成される。そして、前者の経路は、ＩＧＢＴとしての機能と同等であり、後者の経路は、ＭＯＳトランジスタとしての動作と同等である。
【００４９】
一方、ゲート電極７がオンからオフに移行するとき、すなわち、エミッタ電極９とコレクタ電極１０との間にコレクタ電圧が印加された状態で、エミッタ電極９とゲート電極７との間に０Ｖ又は閾値を下回るゲート電圧しか印加しないようにするとき、チャネル領域がｐ型に戻り、エミッタ電極９からドリフト層３へ電子が注入されなくなる。このため、コレクタ層１からドリフト層３にホールが注入されずドリフト領域が高抵抗となるため、コレクタ電流が流れなくなる。そして、かかる状態において、エミッタ電極９とコレクタ電極１０との間に、例えば外部に接続されたモータ負荷により電圧が印加されると、エミッタ電極９、ベース領域４、ドリフト層３、バッファ層２、及びトレンチＴの内部におけるコレク電極１０に順方向電流が流れる。すなわち、本実施形態に係る半導体装置では、トレンチＴがコレクタ層１を貫いてバッファ層２に達し、このトレンチＴにもコレクタ電極１０が形成されているため、エミッタ電極９からコレクタ電極１０へと流れる電流経路において、コレクタ層１を介さない電流経路が備わっている。そして、この電流経路において、ベース領域４、ドリフト層３、及びバッファ層２がＦＷＤとして機能する。
【００５０】
なお、本実施形態に係る半導体装置では、ゲート電極７がオフしているときに、大きなコレクタ電圧が印加されてしまっても、ベース領域４から伸びた空乏層は、バッファ層２によりその広がりが抑えられ、コレクタ層１に到達しないように形成されている。このため、ドリフト層３の膜厚が薄くても、ベース領域４からコレクタ層１へ空乏層が容易につながることはなく、高耐圧化が可能である。
【００５１】
続いて、本発明に係る半導体装置の製造方法について説明する。
【００５２】
まず、図２に示すように、例えばボロンが１×１０１８／ｃｍ２添加されたｐ型の半導体基板（コレクタ層１）上に、例えばリンが１×１０１７／ｃｍ２添加されたｎ＋型のバッファ層２を１０μｍエピタキシャル成長する。されに、バッファ層２上に、該バッファ層２よりも低濃度のｎ−型のドリフト層３をエピタキシャル成長する。ここで、本発明に係る半導体装置は、コレクタ層１とドリフト層３との間にバッファ層２が形成されているため、ドリフト層３の膜厚を薄くすることが可能であり、例えばドリフト層３は、４００Ｖの耐圧であっても５０μｍの膜厚で形成される。
【００５３】
次に、図３に示すように、ドリフト層３の表面を熱酸化して、熱酸化膜６ａを形成する。そして、熱酸化膜６ａ上に、ゲート電極材７ａを堆積する。尚、ゲート電極材７ａは、例えば、ポリシリコン、ポリサイドが用いられる。
【００５４】
次に、図４に示すように、熱酸化膜６ａ、及びゲート電極材７ａに対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜６、及びゲート電極７を形成する。そして、ゲート電極７をマスクにして、ボロン等、ｐ型不純物をイオン注入して、ｐ型のベース領域４を形成する。さらに、ベース領域４上の所定の位置に開口部を有するフォトレジスト膜１１を形成した後に、リン等、ｎ型不純物を高濃度でイオン注入して、熱処理を施すことによりｎ＋型のエミッタ領域５を形成する。尚、熱処理を施すことにより、隣接するエミッタ領域５同士がつながってしまう場合には、各エミッタ領域５を分離すべく、分離する箇所に高濃度のｐ型不純物をイオン注入するとよい。
【００５５】
次に、図５に示すように、表面を全て覆うように絶縁膜８を形成して、その後、フォトリソグラフィ技術、及びエッチング技術を行い、エミッタ領域５上に対応する部分が開口した絶縁膜８を形成する。さらに、エミッタ領域８に接続されるようにＡｌ、Ｃｕ等のエミッタ電極材料を埋め込み、エミッタ電極９を形成する。
【００５６】
次に、図６に示すように、コレクタ層１の裏面にフォトレジストパターンを形成した後、このフォトレジストパターンをマスクにして、例えばＣＦ系及びＨＢｒ系ガスによるドライエッチングを行い、トレンチＴを形成する。ここで、トレンチＴは、少なくともコレクタ層９を貫き、その終端がバッファ層２となるように形成される。
【００５７】
なお、上記エッチング手法は、トレンチＴの深さ、形状等に応じて適宜選択される。例えば、コレクタ層１の膜厚が１５０μｍ程度あれば、ボッシュプロセスが選択されるとよい。ここで、ボッシュプロセスとは、主にＳＦ６ガスを用いたプラズマエッチング工程と、主にＣ４Ｆ８ガスを用いたプラズマデポジション工程とを交互に繰り返すことにより、基板を垂直に深くエッチングすることができる手法である。尚、ボッシュプロセスでは、トレンチＴの内壁面に波状の荒れた形状が生じ、この形状が後の工程において問題を誘発する場合がある。例えばトレンチＴの径が小さいと、波状の荒れた形状がトレンチＴ内に電極材料を埋め込む際に障害物となり、トレンチＴ内に電極材料を完全に埋め込むことが難しくなる。そこで、例えば、ボッシュプロセス後にさらにドライエッチングを行い、トレンチＴの内壁を平坦化するとよい。このボッシュプロセスにより形成されたトレンチＴは、開口径が深さ方向にほとんど変化しない。このため、コレクタ層１の膜厚が厚い場合において、トレンチＴの終端をバッファ層２に到達するように形成しても、隣接するトレンチＴがつながらないように制御できる。
【００５８】
次に、図１に示すように、コレクタ層１の裏面を覆い、且つ、前記トレンチＴ内に埋め込むように、コレクタ電極１０を形成する。このコレクタ電極材は、例えば、Ｃｕ、Ａｌ等が用いられる。また、コレクタ電極材として、ポリシリコンが用いられてもよく、この場合はコレクタ層１と熱膨張係数が略同じとなるため、安定性が向上する。なお、トレンチＴの径、深さによっては、コレクタ電極１０を埋め込むことが困難である可能性がある。かかる場合には、例えば、トレンチＴの開口部のみを広げるように再度エッチングを行ってもよい。
【００５９】
以上、本発明に係る半導体装置及びその製造方法について、図面を参照して詳細に説明した。
【００６０】
本発明に係る半導体装置では、コレクタ層１に裏面側からバッファ層２に到達するようにコレクタ電極１０が形成される。したがって、バッファ層２とコレクタ電極１０とにコレクタ層１を介する箇所と介さない箇所とを併設することができる。このため、コレクタ層１の膜厚によらず、ＩＧＢＴにＦＷＤを内蔵することができ、モータドライバ等のインバータにおいて、工数、部品点数が削減される。
【００６１】
また、本発明に係る半導体装置の製造方法では、コレクタ層１にトレンチＴを形成することにより、コレクタ電極１０とバッファ層２とのショートカットを形成する。したがって、コレクタ層１の膜厚によらず、トレンチＴのエッチング条件にしたがって、同様の構造を形成することができる。特に、パンチスルー型のＩＧＢＴでは、コレクタ層１の膜厚が大きいため、本発明が良好に適用される。
【００６２】
尚、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６３】
例えば、本発明に係る半導体装置及びその製造方法では、トレンチＴとドリフト層３の表面に形成された素子との位置関係について特に限定しなかった。しかしながら、この位置関係を考慮すると、用途に応じた最適な特性が得られる。例えば、ＦＷＤとして機能するとき、電流経路は、エミッタ電極９、ベース領域４、ドリフト領域３、バッファ層２、及びトレンチＴの内部のコレクタ電極１０からなる。つまり、ゲート電極７が形成された位置には電流経路が形成されない。このため、図７に示すように、エミッタ電極９とドリフト層３とが直接接続されたゲート電極７間に対応してトレンチＴが形成されると、ＦＷＤとしての電流経路が最短距離となり、ＩＧＢＴとしての領域が広がり、半導体装置の面積効率が向上する。
【００６４】
また、本発明に係る半導体装置及びその製造方法では、ゲート電極７がエミッタ領域９、ベース領域４、及びドリフト領域３上に形成されていた。しかしながら、本発明では、表面のＭＯＳ構造はこれに限定されない。例えば、図８に示すように、ゲート電極１７がトレンチ型の構造となるように形成されてもよい。つまり、エミッタ領域１５からベース領域１４を貫き、ドリフト領域３にまで達するトレンチが形成され、このトレンチの内壁にゲート酸化膜１６が形成され、その中にゲート電極１７が埋め込まれている。かかる構造においては、ベース領域１４において、ゲート電極１７に隣接した部分がチャネル領域となる。そして、ゲート電極１７上には絶縁膜１８が形成され、エミッタ領域１５と接続するように、表面にエミッタ電極１９が覆われる。かかる構造においても、トレンチＴは、表面の構造と独立して形成されてもよいが、表面構造と関連して形成されると面積効率が向上する。例えば、トレンチＴが、ゲート電極１７の間のエミッタ電極１９とベース領域１４とが直接接続された位置に対応して形成されると、ＦＷＤとしての電流経路が最短距離となり、ＩＧＢＴとしての領域が広がり、半導体装置の面積効率が向上する。
【００６５】
また、本発明に係る半導体装置及びその製造方法では、バッファ層２が形成されたＩＧＢＴについて説明した。しかしながら、本発明はこれに限定されず、例えば図９に示すように、ノンパンチスルー型のＩＧＢＴにも適用できる。かかる場合、トレンチＴは、コレクタ層１を貫き、且つ、ドリフト層３で終端するように形成される。そして、コレクタ層１及びトレンチＴ内部を覆うようにコレクタ電極１０が形成されることで、本発明と同様に、コレクタ層１を介さない電流経路が形成され、この経路がＦＷＤとして機能する。
【００６６】
また、本発明に係る半導体装置及びその製造方法では、トレンチＴが異方性エッチングにより形成されていた。しかしながら、本発明はこれに限定されず、例えば、コレクタ層１の膜厚が薄い場合には、等方性エッチングにより、バッファ層２にまで到達する開口部が形成されてもよい。
【００６７】
また、本発明に係る半導体装置及びその製造方法では、コレクタ電極１０がトレンチＴに埋め込まれていた。しかしながら、本発明はこれに限定されず、コレクタ電極１０が、コレクタ層１及びトレンチＴに沿って薄く形成されてもよい。
【図面の簡単な説明】
【００６８】
【図１】本発明に係る半導体装置の断面図を示す。
【図２】本発明に係る半導体装置の製造工程の断面図を示す。
【図３】本発明に係る半導体装置の製造工程の断面図を示す。
【図４】本発明に係る半導体装置の製造工程の断面図を示す。
【図５】本発明に係る半導体装置の製造工程の断面図を示す。
【図６】本発明に係る半導体装置の製造工程の断面図を示す。
【図７】本発明に係る半導体装置の断面図を示す。
【図８】本発明に係る半導体装置の断面図を示す。
【図９】本発明に係る半導体装置の断面図を示す。
【図１０】従来技術に係る半導体装置の断面図を示す。
【図１１】モータ負荷を駆動するインバータ回路を示す。
【符号の説明】
【００６９】
１        コレクタ層
２        バッファ層
３        ドリフト層
４        ベース領域
５        エミッタ領域
６        ゲート酸化膜
６ａ      熱酸化膜
７        ゲート電極
７ａ      ゲート電極材
８        絶縁膜
９        エミッタ電極
１０      コレクタ電極
１１      フォトレジスト膜
１４      ベース領域
１５      エミッタ領域
１６      ゲート酸化膜
１７      ゲート電極
１８      絶縁膜
１９      エミッタ電極
１０１    コレクタ層
１０２    バッファ層
１０３    ドリフト層
１０４    ベース領域
１０５    エミッタ領域
１０６    ゲート酸化膜
１０６ａ  熱酸化膜
１０７    ゲート電極
１０７ａ  ゲート電極材
１０８    絶縁膜
１０９    エミッタ電極
１１０    コレクタ電極
Ｔ        トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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