(57)【要約】【課題】安価な集積回路を用いた場合であっても、所望のジッタが付加されたシリアルデータ信号を発生することができるジッタ発生装置を提供する。【解決手段】ジッタ測定装置１は、ジッタを有するクロック信号ＣＫ１１を発生するクロック発生部１１と、クロック信号ＣＫ１１が有するジッタの振幅及び位相の少なくとも一方を制御可能なジッタ制御部１２ａ，１２ｂと、ジッタ制御部１２ａからのクロック信号を用いて内部クロック信号ＣＫ１４を生成するＰＬＬ回路１５ａを有し、内部クロック信号ＣＫ１４に同期して所定のデータパターンＳ１を出力する集積回路１５と、集積回路１５から出力されるデータパターンＳ１を入力とし、ジッタ制御部１２ｂからのクロック信号に同期してデータパターンＳ１に応じたデータをシリアルデータ信号Ｄ１として出力するＤフリップフロップ回路１６とを備える。【選択図】図１
2008288759.tif 000002
【特許請求の範囲】
【請求項１】
ジッタが付加されたシリアルデータ信号を出力するジッタ発生装置において、
ジッタを有するクロック信号を発生するクロック発生部と、
前記クロック発生部からのクロック信号を用いて内部クロック信号を生成するＰＬＬ回路を有し、当該ＰＬＬ回路で生成された内部クロック信号に同期して所定のデータパターンを出力する集積回路と、
前記集積回路から出力される前記データパターンを入力とし、前記クロック発生部からのクロック信号に同期して前記データパターンに応じたデータを前記シリアルデータ信号として出力するＤフリップフロップ回路と、
前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能なジッタ制御部と
を備えることを特徴とするジッタ発生装置。
【請求項２】
前記ジッタ制御部は、前記集積回路に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能な第１ジッタ制御部と、
前記Ｄフリップフロップ回路に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能な第２ジッタ制御部と
を備えることを特徴とする請求項１記載のジッタ発生装置。
【請求項３】
前記クロック発生部からのクロック信号を分周した分周クロック信号を前記集積回路に出力する分周器を備えることを特徴とする請求項１又は請求項２記載のジッタ発生装置。
【請求項４】
ジッタが付加されたシリアルデータ信号を出力するジッタ発生装置において、
クロック信号を発生するクロック発生部と、
前記クロック発生部からのクロック信号を用いて内部クロック信号を生成するＰＬＬ回路を有し、当該ＰＬＬ回路で生成された内部クロック信号に同期して所定のデータパターンを出力する集積回路と、
前記集積回路から出力される前記データパターンを入力とし、前記クロック発生部からのクロック信号に同期して前記データパターンに応じたデータを前記シリアルデータ信号として出力するＤフリップフロップ回路と、
前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号を変調してジッタを付加するジッタ変調部と
を備えることを特徴とするジッタ発生装置。
【請求項５】
前記ジッタ変調部は、前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号に付加されるジッタの振幅及び位相の少なくとも一方が制御可能であることを特徴とする請求項４記載のジッタ発生装置。
【請求項６】
前記ジッタ変調部は、前記集積回路に入力されるクロック信号を変調する第１ジッタ変調部と、
前記Ｄフリップフロップ回路に入力されるクロック信号を変調する第２ジッタ変調部と
を備えることを特徴とする請求項５記載のジッタ発生装置。
【請求項７】
前記クロック発生部からのクロック信号を分周した分周クロック信号を前記集積回路に出力する分周器を備えることを特徴とする請求項４から請求項６の何れか一項に記載のジッタ発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ジッタを有する高速なシリアルデータ信号を発生するジッタ発生装置に関する。
【背景技術】
【０００２】
近年、通信の高速化及び大容量化を実現するために、例えばＳＯＮＥＴ（Synchronous Optical NETwork：同期型光ネットワーク）、ＳＤＨ（Synchronous Digital Hierarchy：同期ディジタルハイアラーキー）、ＯＴＮ（Optical Transport Network：光伝送ネットワーク）等の高速な光通信回線が実用化されており、或いは実用化されつつある。これらの高速な光通信回線で使用される通信装置や、それに用いられる部品は、規格で規定されたジッタ仕様を満足する必要がある。尚、ジッタに関する規格として、上記のＳＯＮＥＴではTelecordia GR-253、上記のＳＤＨではITU-T G.825、上記のＯＴＮではITU-T G.8251等が挙げられる。
【０００３】
ジッタ発生装置は、上記のジッタに関する試験を行うために用いられる。ジッタに関する試験の一つとして、ジッタが付加されたデータ信号（シリアルデータ信号）を通信装置等に与え、どの程度のジッタまでエラーが生じずに受信することができるかを試験する耐力試験がある。この耐力試験においては、クロック信号を特定の周波数の正弦波で位相変調したデータ信号がジッタ発生装置で生成され、生成されたデータ信号が試験対象の通信装置等に与えられる。
【０００４】
ここで、一般的に、集積度と動作速度及びコストとは、トレードオフの関係にある。例えば、従来のＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補形金属酸化膜半導体）等の一般的なデバイスは、集積度が高く安価であるものの高速なデータ信号を得ることはできない。これに対し、ＥＣＬ（Emitter-Coupled Logic：エミッタ結合論理回路）や化合物半導体等のデバイスは、高速動作が可能であるものの高価であって集積度が低いため、このデバイスで所要の論理回路の全てを実現するのは非現実的である。このため、ジッタ発生装置は、上記のデバイスの双方を使用して両デバイスの欠点を補いつつ所要を有するデータ信号を得ている。
【０００５】
図３は、従来のジッタ発生装置の構成を示すブロック図である。図３に示すジッタ発生装置１００は、クロック発生部１０１、分周器１０２、及び論理回路１０３を備えており、ジッタが付加されたシリアルデータ信号Ｄ１００を出力する装置である。クロック発生部１０１は、所定の周波数且つ所定の振幅で変調されたジッタを有するクロック信号ＣＫ１００を出力する。尚、このクロック信号ＣＫ１００の周波数は、上述した通信装置等に与えるデータパターンのビットレートに等しい。分周器１０２は、クロック発生部１０１から出力されたクロック信号ＣＫ１００を所定の分周比で分周した分周クロック信号ＣＫ１０１を出力する。分周器１０２の分周比は、クロック信号ＣＫ１００の周波数を、論理回路１０３に設けられたデータパターン発生部１０４の動作に適した周波数とする任意の分周比に設定することができる。
【０００６】
論理回路１０３は、データパターン発生部１０４と多重部１０５とを備えており、クロック発生部１０１から出力されるクロック信号ＣＫ１００と、分周器１０２から出力される分周クロック信号ＣＫ１０１とを用いてジッタが付加されたシリアルデータ信号Ｄ１００を生成する。データパターン発生部１０４は、分周器１０２から出力される分周クロック信号ＣＫ１０１に同期して動作して所望のデータパターンＰ１００を発生する。このデータパターンＰ１００はＮビット幅（Ｎは、２以上の整数）であり、シリアルデータ信号Ｄ１００のビットレートの１／Ｎの速度である。尚、データパターン発生部１０４は、例えばＣＭＯＳの低速のデバイスである。
【０００７】
多重部１０５は、データパターン発生部１０４から出力されるデータパターンＰ１００を、クロック発生部１０１から出力されるクロック信号ＣＫ１００に同期して多重し、所望のビットレートのジッタが付加されたシリアルデータ信号Ｄ１００を出力する。尚、多重部１０５は、ＥＣＬや化合物半導体等の高速なデバイスである。
【０００８】
以上の構成において、クロック発生部１０１からジッタを有するクロック信号ＣＫ１００が出力されると、分周器１０２で分周クロック信号ＣＫ１０１に分周された後にデータパターン発生部１０４に入力する。これにより、データパターン発生部１０４からＮビットのデータパターンＰ１００が出力される。データパターン発生部１０４からのデータパターンＰ１００は、多重部１０５においてクロック信号ＣＫ１００に同期して多重され、この多重された信号が、ジッタが付加されたシリアルデータ信号Ｄ１００として出力される。
【０００９】
図４は、従来のジッタ発生装置の他の構成を示すブロック図である。尚、図４においては、図３に示したブロックと同様のブロックについては同一の符号を付している。図４に示すジッタ発生装置２００は、クロック発生部２０１、分周逓倍器２０２、及び論理回路１０３を備えており、ジッタが付加されたシリアルデータ信号Ｄ１００を出力する装置である。
【００１０】
クロック発生部２０１は、所定の周波数且つ所定の振幅で変調されたジッタを有するクロック信号ＣＫ２００を出力する点において図３に示すクロック発生部１０１と同様である。しかしながら、クロック信号ＣＫ２００の周波数が図３に示すクロック発生部１０１が出力するクロック信号ＣＫ１００の周波数よりも低い点において相違する。
【００１１】
つまり、図３に示すジッタ発生装置１００は、クロック発生部１０１から出力される高速なクロック信号ＣＫ１００を分周器１０２で分周クロック信号ＣＫ１０１に分周してデータパターン発生部１０４に入力し、高速なクロック信号ＣＫ１００を多重部１０５に入力する構成であった。これに対し、図４に示すジッタ発生装置２００は、クロック発生部２０１から出力される低速なクロック信号ＣＫ２００をデータパターン発生部１０４に入力し、低速なクロック信号ＣＫ２００を逓倍器２０２で逓倍クロック信号ＣＫ２０１に逓倍して多重部１０５に入力する構成である。
【００１２】
図４に示すジッタ発生装置２００においては、クロック信号ＣＫ２００に同期してデータパターン発生部１０４からＮビットのデータパターンＰ１００が出力される。このデータパターンＰ１００は、多重部１０５において逓倍クロック信号ＣＫ２０１に同期して多重され、この多重された信号が、ジッタが付加されたシリアルデータ信号Ｄ１００として出力される。尚、従来のジッタ発生装置については、例えば以下の特許文献１又は非特許文献１を参照されたい。
【特許文献１】特開平５−１６０９８８号公報
【非特許文献１】小野浩平、他６名、“３Ｇ，５Ｇ，１０Ｇｂ／ｓ超高速誤り率測定器”、アンリツテクニカル  Ｎｏ．６１、１９９１年４月、ｐ．５０−６１
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、近年の半導体技術の進展により、大規模集積回路（ＬＳＩ）の動作速度が向上し、安価なＬＳＩでも高速シリアルデータ信号を発生できるようになった。また、ＬＳＩにＰＬＬ回路（Phase Locked Loop回路：位相同期ループ回路）を集積することができるようになり、ＬＳＩの外部から低速なクロック信号を入力して内部ＰＬＬ回路でクロック信号を逓倍し、その逓倍されたクロック信号に同期して内部回路を高速で動作させることも可能になっている。
【００１４】
しかしながら、上記のようなＬＳＩをジッタ測定器に使用する場合には、ＬＳＩ内部のＰＬＬ回路に与えられるクロック信号ＣＫ１０１或いはクロック信号ＣＫ２００が有するジッタの周波数がＰＬＬ回路のループ帯域より高い場合があり得る。この場合、ＰＬＬ回路はジッタに追従できなくなり、所望のジッタを有するシリアルデータ信号を出力することができない。
【００１５】
本発明は上記事情に鑑みてなされたものであり、安価な集積回路を用いた場合であっても、所望のジッタが付加されたシリアルデータ信号を発生することができるジッタ発生装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、本発明の第１の観点によるジッタ発生装置の第１の解決策は、ジッタが付加されたシリアルデータ信号（Ｄ１）を出力するジッタ発生装置（１）において、ジッタを有するクロック信号（ＣＫ１１）を発生するクロック発生部（１１）と、前記クロック発生部からのクロック信号を用いて内部クロック信号（ＣＫ１４）を生成するＰＬＬ回路（１５ａ）を有し、当該ＰＬＬ回路で生成された内部クロック信号に同期して所定のデータパターン（Ｓ１）を出力する集積回路（１５）と、前記集積回路から出力される前記データパターンを入力とし、前記クロック発生部からのクロック信号に同期して前記データパターンに応じたデータを前記シリアルデータ信号として出力するＤフリップフロップ回路（１６）と、前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能なジッタ制御部（１２ａ，１２ｂ）とを備えることを特徴としている。
この発明によると、クロック発生部から出力されたクロック信号は、ジッタ制御部に入力されてクロック信号が有するジッタの振幅及び位相の少なくとも一方が制御された後に集積回路及びＤフリップフロップ回路に入力される。クロック信号が集積回路に入力されると、集積回路が備えるＰＬＬ回路によって内部クロック信号が生成され、この内部クロック信号に同期して所定のデータパターンが出力される。このデータパターンはＤフリップフロップ回路に入力されてＤフリップフロップ回路に入力されるクロック信号によってリタイミングされ、Ｄフリップフロップ回路からはデータパターンに応じたシリアルデータ信号が出力される。
また、本発明の第１の観点によるジッタ発生装置の第２の解決策は、前記ジッタ制御部が、前記集積回路に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能な第１ジッタ制御部と、前記Ｄフリップフロップ回路に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方を制御可能な第２ジッタ制御部とを備えることを特徴としている。
更に、本発明の第１の観点によるジッタ発生装置の第３の解決策は、前記クロック発生部からのクロック信号を分周した分周クロック信号（ＣＫ１２）を前記集積回路に出力する分周器（１３）を備えることを特徴としている。
上記課題を解決するために、本発明の第２の観点によるジッタ発生装置の第１の解決策は、ジッタが付加されたシリアルデータ信号（Ｄ１）を出力するジッタ発生装置（２）において、クロック信号（ＣＫ２１）を発生するクロック発生部（２１）と、前記クロック発生部からのクロック信号を用いて内部クロック信号（ＣＫ１４）を生成するＰＬＬ回路（１５ａ）を有し、当該ＰＬＬ回路で生成された内部クロック信号に同期して所定のデータパターン（Ｓ１）を出力する集積回路（１５）と、前記集積回路から出力される前記データパターンを入力とし、前記クロック発生部からのクロック信号に同期して前記データパターンに応じたデータを前記シリアルデータ信号として出力するＤフリップフロップ回路（１６）と、前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号を変調してジッタを付加するジッタ変調部（２２ａ，２２ｂ）とを備えることを特徴としている。
この発明によると、ジッタ発生装置から出力されたクロック信号は、ジッタ変調部に入力されて変調されることによりジッタが付加される。このクロック信号が集積回路に入力されると、集積回路が備えるＰＬＬ回路によって内部クロック信号が生成され、この内部クロック信号に同期して所定のデータパターンが出力される。このデータパターンはＤフリップフロップ回路に入力されてＤフリップフロップ回路に入力されるジッタが付加されたクロック信号によってリタイミングされ、Ｄフリップフロップ回路からはデータパターンに応じたシリアルデータ信号が出力される。
また、本発明の第２の観点によるジッタ発生装置の第２の解決策は、前記ジッタ変調部が、前記集積回路及び前記Ｄフリップフロップ回路の少なくとも一方に入力されるクロック信号に付加されるジッタの振幅及び位相の少なくとも一方が制御可能であることを特徴としている。
また、本発明の第２の観点によるジッタ発生装置の第３の解決策は、前記ジッタ変調部が、前記集積回路に入力されるクロック信号を変調する第１ジッタ変調部と、前記Ｄフリップフロップ回路に入力されるクロック信号を変調する第２ジッタ変調部とを備えることを特徴としている。
更に、本発明の第２の観点によるジッタ発生装置の第４の解決策は、前記クロック発生部からのクロック信号を分周した分周クロック信号（ＣＫ２２）を前記集積回路に出力する分周器（１３）を備えることを特徴としている。
【発明の効果】
【００１７】
本発明によれば、集積回路に入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方と、Ｄフリップフロップに入力されるクロック信号が有するジッタの振幅及び位相の少なくとも一方とを制御しているため、安価な集積回路を用いた場合であっても、所望のジッタが付加されたシリアルデータ信号を発生することができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して本発明の実施形態によるジッタ発生装置について詳細に説明する。
【００１９】
〔第１実施形態〕
図１は、本発明の第１実施形態によるジッタ発生装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のジッタ発生装置１は、クロック発生部１１、ジッタ制御部１２ａ（第１ジッタ制御部）、ジッタ制御部１２ｂ（第２ジッタ制御部）、分周器１３、及び論理回路１４を備えており、ジッタが付加されたシリアルデータ信号Ｄ１を出力する装置である。
【００２０】
クロック発生部１１は、所定の周波数且つ所定の振幅で変調されたジッタを有するクロック信号ＣＫ１１を出力する。このクロック信号ＣＫ１１の周波数は、例えば試験対象である通信装置等に与えるデータパターンのビットレートに等しい。尚、試験対象に与えるデータパターンのビットレートは、例えば数十Ｇｂｐｓ程度である。
【００２１】
ジッタ制御部１２ａ，１２ｂは、クロック発生部１１から出力されるクロック信号ＣＫ１１を入力としており、クロック信号ＣＫ１１が有するジッタの振幅及び位相の少なくとも一方をそれぞれ独立に制御可能である。つまり、ジッタ制御部１２ａ，１２ｂは分周器１３に入力されるクロック信号が有するジッタの振幅のみ、位相のみ、又は振幅及び位相と、Ｄフリップフロップ回路１６に入力されるクロック信号（クロック信号ＣＫ１３）が有するジッタの振幅のみ、位相のみ、又は振幅及び位相とを独立に制御可能である。
【００２２】
ここで、ジッタ制御部１２ａ，１２ｂがクロック信号ＣＫ１１の位相のみを制御するものである場合には、ジッタ制御部１２ａ，１２ｂを、例えば遅延時間が可変であるディレイラインと、ディレイラインの遅延時間を制御する遅延時間制御部とを備えた構成にすることができる。クロック信号ＣＫ１１がディレイラインを通過する時間をジッタ制御部１２ａ，１２ｂの各々で個別に設定することで、クロック信号ＣＫ１１が有するジッタの位相をジッタ制御部１２ａ，１２ｂの各々で個別に制御することが可能になる。
【００２３】
尚、図１においては、分周器１３に入力されるクロック信号ＣＫ１１が有するジッタの振幅及び位相の少なくとも一方が制御可能であるジッタ制御部１２ａと、Ｄフリップフロップ回路１６に入力されるクロック信号ＣＫ１３が有するジッタの振幅及び位相の少なくとも一方が制御可能であるジッタ制御部１２ｂとを備えた構成を図示している。しかしながら、必ずしもジッタ制御部１２ａ，１２ｂの両方を備える必要はなく、ジッタ制御部１２ａ，１２ｂの何れか一方を省略した構成にしても良い。
【００２４】
分周器１３は、クロック発生部１１から出力されたクロック信号ＣＫ１１を所定の分周比で分周した分周クロック信号ＣＫ１２を出力する。分周器１３の分周比は、クロック信号ＣＫ１１の周波数を、論理回路１４に設けられた集積回路１５の動作に適した周波数とする任意の分周比に設定することができる。
【００２５】
論理回路１４は、論理回路ＬＳＩ等の集積回路１５とＤフリップフロップ回路１６とを備えており、分周器１３から出力される分周クロック信号ＣＫ１２とジッタ制御部１２ｂから出力されるクロック信号ＣＫ１３とを用いてジッタが付加されたシリアルデータ信号Ｄ１を生成する。集積回路１５は、入力される分周クロック信号ＣＫ１２から内部クロック信号ＣＫ１４を生成するＰＬＬ回路１５ａを備えており、内部クロック信号ＣＫ１４に同期して所定のデータパターンＳ１を出力する。尚、ＰＬＬ回路１５ａは、電圧制御発振器（ＶＣＯ）及び位相比較器を備えている。Ｄフリップフロップ回路１６は、集積回路１５から出力されるデータパターンＳ１を入力とし、ジッタ制御回路１２ｂから出力されるクロック信号ＣＫ１３に同期してデータパターンＳ１に応じたデータをシリアルデータ信号として出力する。
【００２６】
以上の構成において、クロック発生部１１から出力されたジッタを有するクロック信号ＣＫ１１はジッタ制御部１２ａ，１２ｂに入力され、ジッタ制御部１２ａ，１２ｂの各々においてクロック信号ＣＫ１１が有するジッタの振幅及び位相の少なくとも一方が個別に制御される。ジッタ制御部１２ａから出力されたクロック信号は分周器１３で分周クロック信号ＣＫ１２に分周された後に集積回路１５に入力する。これにより、集積回路１５の内部に設けられたＰＬＬ回路１５ａによって内部クロック信号ＣＫ１４が生成され、集積回路１５からは内部クロック信号ＣＫ１４に同期したデータパターンＳ１が出力される。
【００２７】
集積回路１５から出力されたデータパターンＳ１は、Ｄフリップフロップ回路１６のＤ入力端に入力される。また、Ｄフリップフロップ回路１６のクロック入力端には、ジッタ制御部１２ｂから出力されたクロック信号ＣＫ１３が入力される。これにより、Ｄ入力端に入力されるデータパターンＳ１がリタイミングされ、Ｄフリップフロップ回路１６からはクロック信号ＣＫ１３に同期してデータパターンＳ１に応じたシリアルデータ信号Ｄ１が出力される。
【００２８】
ここで、集積回路１５に入力されるクロック信号ＣＫ１２のジッタ周波数が、（１）数ｋＨｚ程度の低周波数領域にある場合、（２）百ＭＨｚ程度の高周波数領域にある場合、及び（３）数ＭＨｚ程度の中間周波数領域にある場合の各々の場合におけるジッタ発生装置１の動作について詳細に考察する。尚、ここに記載した周波数は一例であり、ＰＬＬ回路回路１５ａのループ帯域により左右されるものである。
【００２９】
（１）クロック信号ＣＫ１２のジッタ周波数が低周波数領域にある場合には、集積回路１５に設けられたＰＬＬ回路１５ａがクロック信号ＣＫ１２のジッタ周波数に追従することができる。このため、集積回路１５からはクロック信号ＣＫ１２に付加されたジッタに応じたジッタを有するクロック信号ＣＫ１４に同期してデータパターンＳ１が出力される。つまり、データパターンＳ１は、クロック信号ＣＫ１３と同じ大きさのジッタを受けるので、Ｄフリップフロップ回路１６のクロック入力端とＤ入力端に加わる信号の相対位相関係は、ジッタが加わっていないときの相対位相関係がほぼ保持される。従ってＤフリップフロップ回路１６はデータパターンＳ１に付加されたジッタの大きさに拘わらず問題なくデータパターンＳ１をリタイミングすることができる。よって、Ｄフリップフロップ回路１６からはジッタ制御部１２ｂから出力されるクロック信号ＣＫ１３が有するジッタに応じたジッタが付加されたシリアルデータ信号Ｄ１が出力される。
【００３０】
（２）クロック信号ＣＫ１２のジッタ周波数が高周波数領域にある場合には、集積回路１５に設けられたＰＬＬ回路１５ａがクロック信号ＣＫ１２のジッタ周波数に追従することができず、ほぼ完全にジッタが抑制される。このため、集積回路１５からはジッタの無いデータパターンＳ１が内部クロック信号ＣＫ１４に同期して出力される。この領域においては、付与すべきジッタの大きさが１ＵＩ（ユニット・インターバル）よりも小さいので、ジッタのないデータパターンＳ１を有するクロック信号ＣＫ１３で問題なくリタイミングすることができる。よって、Ｄフリップフロップ回路１６からはジッタ制御部１２ｂから出力されるクロック信号ＣＫ１３が有するジッタに応じたジッタが付加されたシリアルデータ信号Ｄ１が出力される。
【００３１】
（３）クロック信号ＣＫ１２のジッタ周波数が中間周波数領域にある場合には、クロック信号ＣＫ１２のジッタが集積回路１５に設けられたＰＬＬ回路１５ａによっては完全に抑制されない。このため、集積回路１５からはクロック信号ＣＫ１２のジッタよりも少ないジッタが付加されたデータパターンＳ１が出力される。また、このとき、ＰＬＬ回路１５ａによる位相周りによってジッタ周波数が低周波数領域にあるときに比べて、データパターンＳ１に付加されるジッタの位相が大きく変動することがある。例えば、ＰＬＬ回路１５ａによる位相周りにより、データパターンＳ１のジッタ位相が、Ｄフリップフロップ回路１６に入力されるクロック信号ＣＫ１３に対して１８０°遅れるとすると、データパターンＳ１とクロック信号ＣＫ１３は互いに逆方向に位相変動を受ける。仮に、付与すべきジッタ振幅が１ＵＩｐｐ（位相変化幅のピーク・トゥ・ピーク値）であれば、データパターンＳ１が−０．５ＵＩのジッタを受ける瞬間において、クロック信号ＣＫ１３は＋０．５ＵＩのジッタを受ける。よって相対位相差が１ＵＩに達してＤフリップフロップ回路１６は誤動作する。別の例として、ＰＬＬ回路１５ａによりジッタ振幅が１／２に抑圧されるとする。仮に付与すべきジッタ振幅が２ＵＩｐｐであれば、データパターンＳ１が＋１ＵＩのジッタを受ける瞬間において、クロック信号ＣＫ１３は＋２ＵＩのジッタを受ける。よって相対位相差が１ＵＩに達してＤフリップフロップ回路１６は誤動作する。これによって、Ｄフリップフロップ回路１６のＤ入力端に入力されるデータパターンＳ１とクロック入力端に入力されるクロック信号ＣＫ１３との間に、Ｄフリップフロップ回路１６のタイミングマージンを越える位相差が生じて誤動作となる。
【００３２】
以上の通り、本実施形態では、クロック信号ＣＫ１２のジッタ周波数が中間周波数領域にある場合に誤動作が生ずる可能性があり、この誤動作を防止するためにジッタ制御部１２ａ，１２ｂを備えている。つまり、集積回路１５のＰＬＬ回路１５ａに入力されるクロック信号ＣＫ１２のジッタの振幅及び位相の少なくとも一方と、Ｄフリップフロップ回路１６に入力されるクロック信号ＣＫ１３のジッタの振幅及び位相の少なくとも一方とを制御し、Ｄフリップフロップ回路１６に入力されるデータパターンＳ１とクロック信号ＣＫ１３との間にＤフリップフロップ回路１６のタイミングマージンを越える位相差が生じないよう制御する。
【００３３】
具体的には、Ｄフリップフロップ回路１６に入力されるクロック信号ＣＫ１３が有するジッタの位相を、集積回路１５に設けられたＰＬＬ回路１５ａによる位相周りを相殺するようにジッタ制御部１２ｂによって制御する。または、集積回路１５に与えるクロック信号ＣＫ１２のジッタの大きさを、集積回路１５に設けられたＰＬＬ回路１５ａによる抑制を相殺するようにジッタ制御部１２ａによって制御する。これらの制御の何れか一方、或いは、これらの制御の両方を行うことで誤動作することなく所望のジッタが付加されたシリアルデータ信号Ｄ１を得ることができる。
【００３４】
〔第２実施形態〕
図２は、本発明の第２実施形態によるジッタ発生装置の要部構成を示すブロック図である。尚、図２においては、図１に示したブロックと同一のブロックについては同一の符号を付してある。図２に示す通り、本実施形態のジッタ発生装置２は、クロック発生部２１、ジッタ変調部２２ａ（第１ジッタ変調部）、ジッタ変調部２２ｂ（第２ジッタ変調部）、分周器１３、及び論理回路１４を備えており、ジッタが付加されたシリアルデータ信号Ｄ１を出力する装置である。
【００３５】
クロック発生部２１は、第１実施形態のクロック発生部１１とは異なり、ジッタを有しない、或いはジッタが極めて小さなクロック信号ＣＫ２１を出力する。このクロック信号ＣＫ２１の周波数は、例えば試験対象である通信装置等に与えるデータパターンのビットレートに等しい。尚、試験対象に与えるデータパターンのビットレートは、例えば数十Ｇｂｐｓ程度である。
【００３６】
ジッタ変調部２２ａ，２２ｂは、クロック発生部２１から出力されるクロック信号ＣＫ２１を変調することによりジッタをクロックＣＫ２１に対して付加する。ここで、ジッタ変調部２２ａ，２２ｂは、クロック信号ＣＫに付加されるジッタの振幅及び位相の少なくとも一方が制御可能であり、且つクロック発生部２１から出力されるクロック信号ＣＫ２１を各々独立に変調可能である。
【００３７】
尚、図２においては、分周器１３に入力されるクロック信号を変調するジッタ変調部２２ａと、Ｄフリップフロップ回路１６に入力されるクロック信号を変調するジッタ変調部２２ｂとを備えた構成を図示している。しかしながら、必ずしもジッタ変調部２２ａ，２２ｂの両方を備える必要はなく、ジッタ変調部２２ａ，２２ｂの何れか一方を省略した構成にしても良い。分周器１３及び論理回路１４は、図１に示すものと同じである。
【００３８】
以上の構成において、クロック発生部２１から出力されたクロック信号ＣＫ２１はジッタ変調部２２ａ，２２ｂに入力され、ジッタ変調部２２ａ，２２ｂの各々において変調されて振幅及び位相の少なくとも一方が制御されたジッタが付加される。ジッタ変調部２２ａから出力されたクロック信号は分周器１３で分周クロック信号ＣＫ２２に分周された後に集積回路１５に入力する。これにより、集積回路１５の内部に設けられたＰＬＬ回路１５ａによって内部クロック信号ＣＫ１４が生成され、集積回路１５からは内部クロック信号ＣＫ１４に同期したデータパターンＳ１が出力される。
【００３９】
集積回路１５から出力されたデータパターンＳ１は、Ｄフリップフロップ回路１６のＤ入力端に入力される。また、Ｄフリップフロップ回路１６のクロック入力端には、ジッタ変調部２２ｂから出力されたクロック信号ＣＫ２３が入力される。これにより、Ｄ入力端に入力されるデータパターンＳ１がリタイミングされ、Ｄフリップフロップ回路１６からはクロック信号ＣＫ２３に同期してデータパターンＳ１に応じたシリアルデータ信号Ｄ１が出力される。
【００４０】
ここで、第１実施形態と同様に、本実施形態においても集積回路１５に入力されるクロック信号ＣＫ２２のジッタ周波数が中間周波数領域にある場合には誤動作が生ずることがある。この問題の回避のため、集積回路１５に設けられたＰＬＬ回路１５ａによるジッタの振幅変化及び位相周りを相殺するように、ジッタ変調部２２ａ，２２ｂの何れか一方或いは両方によりクロック信号ＣＫ２２，ＣＫ２３が有するジッタの位相及び振幅の何れか一方或いは両方の制御を行う。かかる制御を行うことで、誤動作することなく所望のジッタが付加されたシリアルデータ信号Ｄ１を得ることができる。
【００４１】
以上説明した通り、本発明の第１実施形態では、クロック発生部１１で発生したジッタを有するクロック信号ＣＫ１１のジッタの振幅及び位相の少なくとも一方をジッタ制御部１２ａ，１２ｂの各々で制御してＰＬＬ回路１５ａを備える集積回路１５及びＤフリップフロップ回路１６にそれぞれ与えている。また、本発明の第２実施形態では、クロック発生部１１で発生したクロック信号ＣＫ２１をクロック変調部２２ａ，２２ｂでそれぞれ変調してクロック信号ＣＫ２１に対してジッタを付加してＰＬＬ回路１５ａを備える集積回路１５及びＤフリップフロップ回路１６にそれぞれ与えている。
【００４２】
そして、集積回路１５に与えられるクロック信号ＣＫ１２，ＣＫ２２のジッタの振幅及び位相の少なくとも一方と、Ｄフリップフロップ回路１６に入力されるクロック信号ＣＫ１３，ＣＫ２３のジッタの振幅及び位相の少なくとも一方とを制御している。このため、ＰＬＬ回路１５ａを備える安価な集積回路１５を用いた場合であっても、所望のジッタが付加されたシリアルデータ信号Ｄ１を発生することができる。また、集積回路１５を使用することで、小型化・低価格化も可能となる。
【００４３】
以上、本発明の実施形態によるジッタ発生装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、クロック発生部１１，２１から出力されるクロック信号ＣＫ１１，ＣＫ２１を分周器１３で分周した分周クロックＣＫ１２，ＣＫ２２を集積回路１５に入力する構成であった。しかしながら、より低い周波数のクロック信号ＣＫ１１，ＣＫ２１を発生するクロック発生部を設け、分周器１３を省略するとともにジッタ制御部１２ｂ，ジッタ変調部２２ｂとＤフリップフロップ回路１６との間に逓倍器を設けた構成としてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態によるジッタ発生装置の要部構成を示すブロック図である。
【図２】本発明の第２実施形態によるジッタ発生装置の要部構成を示すブロック図である。
【図３】従来のジッタ発生装置の構成を示すブロック図である。
【図４】従来のジッタ発生装置の他の構成を示すブロック図である。
【符号の説明】
【００４５】
１，２            ジッタ発生装置
１１              クロック発生部
１２ａ，１２ｂ    ジッタ制御部
１３              分周器
１５              集積回路
１５ａ            ＰＬＬ回路
１６              Ｄフリップフロップ回路
２１              クロック発生部
２２ａ，２２ｂ    ジッタ変調部
Ｄ１              シリアルデータ信号
ＣＫ１１          クロック信号
ＣＫ１２          分周クロック信号
ＣＫ１４          内部クロック信号
ＣＫ２１          クロック信号
ＣＫ２２          分周クロック信号
Ｓ１              データパターン
【図１】
2008288759.tif 000003
【図２】
2008288759.tif 000004
【図３】
2008288759.tif 000005
【図４】
2008288759.tif 000006