(57)【要約】【課題】本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにする技術を開示する。【解決手段】本発明は、1-T(One-Transistor) FET(Field Effect Transistor)型メモリセルを含む半導体メモリ装置において、ロー方向に配列された複数個のワードライン、及び複数個のワードラインと垂直の方向に配列された複数個のビットラインを含み、メモリセルは複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、ワードラインと前記ビットライン対に印加される電圧に応じて強誘電体層の極性が変化しデータの読取り/書込みが行なわれる。【選択図】図５
2008165970.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成されたチャンネル領域、ドレーン領域及びソース領域;
前記チャンネル領域の上部に形成された強誘電体層; 及び
前記強誘電体層の上部に形成されたワードラインを含み、
前記強誘電体層の極性状態に応じて前記チャンネル領域に互いに異なるチャンネル抵抗が誘導され、前記ワードラインに読取り電圧が印加されて前記ドレーン領域及び前記ソース領域のうち1つの領域にセンシングバイアス電圧が印加された状態で、前記強誘電体層の極性状態に応じて変化するセルセンシング電流値をセンシングして読取り動作がなされ、前記ワードラインと前記ドレーン領域及び前記ソース領域に印加される電圧に応じて前記強誘電体層の極性が変化しデータの書込み動作がなされることを特徴とする、強誘電体素子を適用した半導体メモリ装置。
【請求項２】
前記チャンネル領域がオン/オフになる領域で、前記ドレーン領域及び前記ソース領域の電流が最大/最小になる値が前記読取り電圧の電圧値に設定されることを特徴とする請求項1に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項３】
前記強誘電体層にローデータ書込み動作時に前記ワードラインに前記ワードラインに電源電圧が印加され、前記ドレーン領域及び前記ソース領域にグラウンド電圧が印加されることを特徴とする請求項1に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項４】
前記強誘電体層にハイデータ書込み動作時に前記ワードラインにマイナスの読取り電圧が印加され、前記ドレーン領域及び前記ソース領域に前記読取り電圧が印加されることを特徴とする請求項1に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項５】
基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; 前記チャンネル領域の上部に形成された強誘電体層; 前記強誘電体層の上部に形成されたワードラインを含み、前記強誘電体層の極性状態に応じて前記チャンネル領域に互いに異なるチャンネル抵抗が誘導される1-T FET型メモリセルを含む半導体メモリ装置において、
ロー方向に配列された複数個のワードライン; 及び
前記複数個のワードラインと垂直の方向に配列された複数個のビットラインを含み、
前記メモリセルは前記複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、前記ワードラインと前記ビットライン対に印加される電圧に従い前記強誘電体層の極性が変化しデータの読取り/書込みが行なわれることを特徴とする、強誘電体素子を適用した半導体メモリ装置。
【請求項６】
前記複数個のビットラインは、奇数ビットラインと偶数ビットラインが互いに交互に配置され、前記奇数ビットラインと前記偶数ビットラインが互いに異なるレイヤに形成されることを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項７】
前記メモリセルの前記ワードラインに読取り電圧が印加され、前記ビットライン対のうち1つのビットラインにセンシングバイアス電圧が印加され、前記ビットライン対のうち残りのビットラインにグラウンド電圧が印加された状態で、前記ビットライン対に流れるセルセンシング電流値をセンシングして読取り動作が行なわれることを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項８】
前記メモリセルは、
ビットラインを介しセンシングされたデータを増幅するセンスアンプ; 及び
前記センスアンプで増幅されたデータを格納するレジスタをさらに含むことを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項９】
前記センスアンプは、
入出力ラインと前記レジスタを選択的に連結するカラム選択部;
前記レジスタをイコーライジングさせるイコーライジング部;
前記レジスタの両端ノードをプルアップさせるプルアップ部;
セル電圧とレファレンス電圧を増幅する増幅部;
前記増幅部の活性化可否を制御する増幅活性化制御部;
前記セル電圧と前記レファレンス電圧のロードを制御するロード部; 及び
前記ビットラインの電流及びレファレンス電流を制御するバイアス制御部を含むことを特徴とする請求項8に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１０】
前記レジスタに格納されたデータ、または入出力ラインのデータをビットラインに供給する書込み駆動部をさらに含むことを特徴とする請求項8に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１１】
前記メモリセルのローデータ書込み動作時に前記ワードラインに電源電圧が印加され、前記ビットライン対にグラウンド電圧が印加されることを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１２】
前記メモリセルのハイデータ書込み動作時に前記ワードラインにマイナスの読取り電圧が印加され、前記ビットライン対にプラスの読取り電圧が印加されることを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１３】
ローアドレスの入力に従い前記ワードラインに供給される電圧レベルを制御するローデコーダをさらに含むことを特徴とする請求項5に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１４】
ローデコーダは、
前記ローアドレスに従いイネーブル信号を出力するローアドレスデコーダ部;
電圧制御信号に応じて当該電圧を前記ワードラインに供給する電圧供給部; 及び
前記イネーブル信号の入力に応えて前記電圧供給部を介し印加される電圧に応じて前記ワードラインの電圧レベルを制御するワードライン駆動部を含むことを特徴とする請求項13に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１５】
基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; 前記チャンネル領域の上部に形成された強誘電体層; 前記強誘電体層の上部に形成されたワードラインを含み、前記強誘電体層の極性状態に応じて前記チャンネル領域に互いに異なるチャンネル抵抗が誘導される1-T FET型メモリセル;
ロー方向に配列された複数個のワードライン;
前記複数個のワードラインと垂直の方向に配列された複数個のビットライン; 及び
前記メモリセルに格納されたデータの維持特性を改善するため特定のリフレッシュ周期でリフレッシュ動作を行なうリフレッシュ制御手段を含み、
前記メモリセルは前記複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、前記ワードラインと前記ビットライン対に印加される電圧に応じて前記強誘電体層の極性が変化しデータの読取り/書込みがなされることを特徴とする、強誘電体素子を適用した半導体メモリ装置。
【請求項１６】
前記リフレッシュ制御手段は、
前記リフレッシュ動作を制御するための各種のパラメータ情報を非揮発性に格納し、これに対応するリフレッシュ制御信号を出力するリフレッシュ状態情報レジスタ;
前記リフレッシュ制御信号に応じてリフレッシュ動作を行なうためのリフレッシュ信号とリフレッシュイネーブル信号を出力するリフレッシュ制御部;
前記リフレッシュ信号に応じてリフレッシュ周期をカウンティングしカウントアドレスを出力するリフレッシュカウンタ; 及び
前記リフレッシュイネーブル信号の活性化時に前記カウントアドレスを選択してローデコーダに出力するローアドレスレジスタを含むことを特徴とする請求項15に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１７】
前記メモリセルにリフレッシュデータを提供するレジスタをさらに含むことを特徴とする請求項15に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１８】
前記リフレッシュ動作時に前記レジスタを活性化するカラムタイミングロジックをさらに含むことを特徴とする請求項17に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項１９】
ロー方向に配列された複数個のワードライン;
前記複数個のワードラインと垂直の方向に配列された複数個のビットライン; 及び
基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; 前記チャンネル領域の上部に形成された強誘電体層; 前記強誘電体層の上部に形成されたワードラインを含み、前記複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、前記ワードラインと前記ビットライン対に印加される電圧に従い前記強誘電体層の極性が変化する1-T FET型メモリセルを含む半導体メモリ装置において、
前記1-T FET型メモリセルのチャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込みする段階; 及び
前記メモリセルに格納されたデータの維持特性を改善するため特定のリフレッシュ周期で前記メモリセルのデータをリフレッシュする段階を含むことを特徴とする強誘電体素子を適用した半導体メモリ装置のリフレッシュ方法。
【請求項２０】
前記リフレッシュ段階は、
前記メモリセルに格納されたデータを読み取りレジスタに格納する段階;
前記メモリセルにローデータを全て書き込む段階; 及び
前記レジスタに格納されたデータを前記メモリセルで書き込み前記メモリセルに格納されたローデータを維持するか、前記メモリセルにハイデータを書き込む段階を含むことを特徴とする請求項19に記載の強誘電体素子を適用した半導体メモリ装置のリフレッシュ方法。
【請求項２１】
1-T FET型メモリセル;
複数個のワードラインと垂直の方向に配列された複数個の偶数ビットライン; 及び
前記複数個のワードラインと垂直の方向に配列され、前記複数個の偶数ビットラインと交互に配列される複数個の奇数ビットラインを含み、
前記メモリセルは前記複数個の偶数ビットラインと複数個の奇数ビットラインのうち互いに隣接した偶数/奇数ビットライン対の間に連結され、前記ワードラインと、前記偶数/奇数ビットライン対に印加される電圧に従い前記強誘電体層の極性が変化し前記メモリセルのデータ電流をセンシングし、前記ワードラインと前記偶数/奇数ビットライン対に印加される複数個の書込み電圧に応じて前記強誘電体層の極性が変化し2n-ビットデータ(nは自然数)が格納されることを特徴とする強誘電体素子を適用した半導体メモリ装置。
【請求項２２】
前記偶数/奇数ビットライン対にそれぞれ前記複数個の書込み電圧を供給する書込み電圧駆動手段; 及び
前記ワードラインと、前記偶数/奇数ビットライン対に印加される電圧に応じて前記データ電流をセンシングするデータセンシング手段をさらに含むことを特徴とする請求項21に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項２３】
前記書込み電圧駆動手段は、
アナログ信号を信号処理して出力するアナログプロセッサ; 及び
前記アナログプロセッサの出力信号をデジタル信号に変換して前記複数個の書込み電圧を出力するD/A変換器を含むことを特徴とする請求項21に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項２４】
前記データセンシング手段は、
前記データ電流と複数個のレファレンスレベル電流を比較及び増幅するセンスアンプアレイ;
前記センスアンプアレイの出力を信号処理して出力するデジタルプロセッサ; 及び
前記複数個のレファレンスレベル電流を生成する複数個のレファレンス部を含むことを特徴とする請求項21に記載の強誘電体素子を適用した半導体メモリ装置。
【請求項２５】
前記メモリセルは
前記偶数ビットラインを介し印加されるレフト-nビットデータを格納するためのレフト-nビット格納部; 及び
前記奇数ビットラインを介し印加されるライト-nビットデータを格納するためのライト-nビット格納部を含むことを特徴とする請求項21に記載の強誘電体素子を適用した半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体素子を適用した半導体メモリ装置及びそのリフレッシュ方法に関するものであり、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用する技術を開示する。
【背景技術】
【０００２】
一般に、DRAMは揮発性メモリとしてデータを格納するためには電力の供給が持続されなければならない。電力が瞬時に断切されることになれば、RAMが有していたデータが損なわれ得る。これはDRAMのメモリセルが充電された電力を保管する小さい充電子中心に設計されたためである。この充電子等は非常に小さい充電池のようなもので、引続き再充電できず、予め充電された電力さえも失うことになる。
【０００３】
リフレッシュ(Refresh)動作とは、まさにこのようなメモリチップ内にあるメモリセルの再充電過程を言うものであり、一回のリフレッシュサイクルごとに一列(Row)のメモリセルが充電され得る。このようなリフレッシュ動作は、システムのメモリ制御によりなされるが、幾つかのチップ等はセルフリフレッシュ動作ができるように設計されている。
【０００４】
例えば、DRAMチップの場合、セルフリフレッシュ回路を有しているので、CPU(Central Processing Unit)や外部リフレッシュ回路の介入なく自生的にリフレッシュができるようにする技術が開示されたことがある。このようなセルフリフレッシュ方式は、電力の消耗を著しく低減させポータブルコンピュータに頻繁に用いられるようになる。
【０００５】
このような従来のDRAMは、揮発性であると共にリフレッシュ周期が短いため、リフレッシュ動作を頻繁に行なうことになる。これに伴い、リフレッシュ動作による電力の消耗が大きく動作性能が低下する。
【０００６】
一方、一般に不揮発性強誘電体メモリ、即ちFeRAM(Ferroelectric Random Access Memory)はDRAM(Dynamic Random Access Memory)程度のデータ処理速度を有し、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００７】
このようなFeRAMは、DRAMとほぼ類似の構造を有する記憶素子としてキャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去するとしてもデータが消却されない。
【０００８】
このような従来の不揮発性強誘電体メモリ装置の1T1C(1-Transistor 1-Capacitor)型単位セルは、ワードラインの状態に応じてスイッチング動作してビットラインと不揮発性強誘電体キャパシタを連結させる1つのスイッチング素子と、スイッチング素子の一端とプレートラインとの間に連結された1つの不揮発性強誘電体キャパシタを備えてなる。ここで、従来の不揮発性強誘電体メモリ装置のスイッチング素子はゲート制御信号によりスイッチング動作が制御されるNMOSトランジスタを主に用いる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにすることにその目的がある。
【００１０】
なお、本発明は不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して1つの単位セルに二重(Dual)-ビット(Bit)を格納することによりセルの面積を半に縮小できるようにすることにその目的がある。
【００１１】
さらに、本発明は不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して1つの単位セルに2n-ビット(Bit)を格納することによりセルの面積を縮小できるようにすることにその目的がある。
【００１２】
なお、本発明は電源のオフ時に非揮発性レジスタに格納されたパラメータ情報に従いリフレッシュ動作を行なうことにより、電源のオフ時にもリフレッシュ情報を維持できるようにすることにその目的がある。
【００１３】
さらに、本発明は不揮発性特性を有するので、電源のオン/オフ時間を合わせて全体データ維持時間に設定することになり、リフレッシュ動作を頻繁に行なわないようにすることにより電力の消耗を減少させ、動作性能を向上させることができるようにすることにその目的がある。
【課題を解決するための手段】
【００１４】
本発明に係る強誘電体素子を適用した半導体メモリ装置は、基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; チャンネル領域の上部に形成された強誘電体層; 及び強誘電体層の上部に形成されたワードラインを含み、強誘電体層の極性状態に応じてチャンネル領域に互いに異なるチャンネル抵抗が誘導され、ワードラインに読取り電圧が印加されドレーン領域及び前記ソース領域のうち1つの領域にセンシングバイアス電圧が印加された状態で強誘電体層の極性状態に応じて変化するセルセンシング電流値をセンシングして読取り動作がなされ、ワードラインとドレーン領域及びソース領域に印加される電圧に応じて強誘電体層の極性が変化しデータの書込み動作がなされることを特徴とする。
【００１５】
なお、本発明は基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; チャンネル領域の上部に形成された強誘電体層; 強誘電体層の上部に形成されたワードラインを含み、強誘電体層の極性状態に応じてチャンネル領域に互いに異なるチャンネル抵抗が誘導される1-T(One-Transistor) FET(Field Effect Transistor)型メモリセルを含む半導体メモリ装置において、ロー方向に配列された複数個のワードライン; 及び複数個のワードラインと垂直の方向に配列された複数個のビットラインを含み、メモリセルは複数個のビットラインのうち互いに隣接したビットライン対の間に連結されてワードラインとビットライン対に印加される電圧に従い強誘電体層の極性が変化しデータの読取り/書込みがなされることを特徴とする。
【００１６】
さらに、本発明は基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; チャンネル領域の上部に形成された強誘電体層; 強誘電体層の上部に形成されたワードラインを含み、強誘電体層の極性状態に応じてチャンネル領域に互いに異なるチャンネル抵抗が誘導される1-T(One-Transistor) FET(Field Effect Transistor)型メモリセル; ロー方向に配列された複数個のワードライン; 複数個のワードラインと垂直の方向に配列された複数個のビットライン; 及びメモリセルに格納されたデータの維持特性を改善するため特定のリフレッシュ周期でリフレッシュ動作を行なうリフレッシュ制御手段を含み、メモリセルは複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、ワードラインとビットライン対に印加される電圧に応じて強誘電体層の極性が変化しデータの読取り/書込みが行なわれることを特徴とする。
【００１７】
なお、本発明に係る強誘電体素子を適用した半導体メモリ装置のリフレッシュ方法は、ロー方向に配列された複数個のワードライン; 複数個のワードラインと垂直の方向に配列された複数個のビットライン; 及び基板上に形成されたチャンネル領域、ドレーン領域及びソース領域; チャンネル領域の上部に形成された強誘電体層; 強誘電体層の上部に形成されたワードラインを含み、複数個のビットラインのうち互いに隣接したビットライン対の間に連結され、ワードラインとビットライン対に印加される電圧に従い強誘電体層の極性が変化する1-T(One-Transistor) FET(Field Effect Transistor)型メモリセルを含む半導体メモリ装置において、1T-FET型メモリセルのチャンネル領域に互いに異なるチャンネル抵抗を誘導してデータを読取り/書込みする段階; 及びメモリセルに格納されたデータの維持特性を改善するため特定のリフレッシュ周期でメモリセルのデータをリフレッシュする段階を含むことを特徴とする。
【００１８】
さらに、本発明は1-T(One-Transistor) FET(Field Effect Transistor)型メモリセル; 複数個のワードラインと垂直の方向に配列された複数個の偶数ビットライン; 及び複数個のワードラインと垂直の方向に配列され、複数個の偶数ビットラインと交互に配列される複数個の奇数ビットラインを含み、メモリセルは複数個の偶数ビットラインと複数個の奇数ビットラインのうち互いに隣接した偶数/奇数ビットライン対の間に連結され、ワードラインと、偶数/奇数ビットライン対に印加される電圧に従い強誘電体層の極性が変化しメモリセルのデータ電流をセンシングし、ワードラインと偶数/奇数ビットライン対に印加される複数個の書込み電圧に従い強誘電体層の極性が変化し2n-ビットデータ(nは自然数)が格納されることを特徴とする。
【発明の効果】
【００１９】
本発明は次のような効果を有する。
第一、本発明は不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にデータをそのまま保存することができると共に、特定の周期でリフレッシュを行なって劣化したセルデータを復旧することによりデータ維持(Retention)特性を向上させることができるようにする。
第二、本発明は不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して1つの単位セルに二重(Dual)-ビット(Bit)を格納することにより、セルの面積を半に縮小させることができるようにする。
第三、本発明は不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して1つの単位セルに2n-ビット(Bit)を格納することによりセルの面積を縮小させることができるようにする。
第四、本発明は不揮発性特性を有するので、電源のオン/オフ時間を合わせて全体データ維持時間に設定することになり、リフレッシュ動作を頻繁に行なわないようにすることにより電力の消耗を減少させ、動作性能を向上させることができるようにする。
第五、本発明は電源のオフ時に非揮発性レジスタに格納されたパラメータ情報に従いリフレッシュ動作を行なうことにより、電源のオフ時にもリフレッシュ情報を維持することができるようにする効果を提供する。
【発明を実施するための最良の形態】
【００２０】
以下、図を参照しながら本発明の実施形態に対し詳しく説明する。
図1は、本発明に係る半導体メモリ装置のセル断面図である。
【００２１】
本発明に係る1-T(One-Transistor) FET(Field Effect Transistor)型強誘電体メモリセルは、P型領域基板1上にメモリセルのP型チャンネル領域と、N型ドレーン領域2及びN型ソース領域3が形成される。なお、チャンネル領域の上部に強誘電体層(Ferroelectric layer)4が形成され、強誘電体層4の上部にワードライン5が形成される。
【００２２】
ここで、工程の安定化のためチャンネル領域と強誘電体層4の間にバッファ絶縁層6を形成することもできる。即ち、バッファ絶縁層6はチャンネル領域と強誘電体層4との間の工程的及び材料的な相違点を克服するため形成される。
【００２３】
このような構成を有する半導体メモリ装置は、強誘電体層4の分極(Polarization)極性状態に応じてメモリセルのチャンネル抵抗が変化する特性を利用してデータを読取り/書込みする。
【００２４】
即ち、強誘電体層4の極性がチャンネルにプラス(+)の電荷を誘導する場合、メモリセルは高抵抗チャンネル状態になってオフになる。逆に、強誘電体層4の極性がチャンネルにマイナス(-)の電荷を誘導する場合、メモリセルは低抵抗チャンネル状態になってターンオンされる。このように、強誘電体メモリセルは強誘電体層4の分極極性種類を選択してセルにデータを書き込むことにより非揮発性メモリセルになる。
【００２５】
図2a及び図2bは、本発明に係る半導体メモリ装置の読取りモードにおけるビットラインBL電流を示したグラフである。
【００２６】
図2aに示されているように、P型チャンネル領域がオン/オフになる状態での電圧値をワードライン読取り電圧Vrdに設定するのが好ましい。即ち、ワードライン読取り電圧Vrdはチャンネル領域がオン状態の場合最も多いビットラインBL電流が流れることになり、チャンネル領域がオフ状態の場合最も少ないビットラインBL電流が流れることになる。
【００２７】
なお、図2bに示されているように、同じワードライン読取り電圧Vrdが印加された状態でビットラインBLの電圧を変更する場合、メモリセルに格納されたセルデータの値に応じて互いに異なるビットラインBL電流値を有することになる。即ち、メモリセルにデータ「0」が格納された場合、ビットラインBL電圧の増加時にビットラインBL電流が多く流れることになる。その反面、メモリセルにデータ「1」が格納された場合、ビットラインBL電圧の増加にも拘らずビットラインBL電流は変化せず少なく流れることになる。
【００２８】
図3は、本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【００２９】
先ず、t0区間では選択されたローアドレスの全てのセルに対しセルデータを読み取って増幅したあと、後述するレジスタに格納する。即ち、t1区間で全てのメモリセルにデータ「0」を書き込むので、既存のメモリセルに格納されたデータが如何なるデータなのか知り得ない。よって、既存のメモリセルに格納されたデータを知るため、メモリセルにデータ「0」が書き込まれる以前にこれをレジスタに格納することになる。
【００３０】
以後、t1区間では選択されたローアドレスの全てのセルにデータ「0」を書き込む。さらに、t2区間ではレジスタに格納されたデータをメモリセルに再度書き込んで復旧し、新たに書き込むセル等は新しい外部のデータで書込みを行なうことになる。このとき、データ「0」の書込み動作は既にt1区間で行なわれたので書込み「0」維持モードとなり、データ「1」に対しては新しいデータを書き込むことになる。
【００３１】
図4は、本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【００３２】
先ず、t0区間では選択されたローアドレスの全てのセルに対しセルデータを読み取って増幅したあと、レジスタに格納する。以後、t1区間では選択されたローアドレスの当該セル等に対しデータ「0」を復旧するためのリフレッシュ「0」動作を行なう。なお、t2区間では選択されたローアドレスの当該セル等に対しデータ「1」を復旧するためのリフレッシュ「1」動作を行なう。
【００３３】
図5は、本発明に係る半導体メモリ装置の全体構成を示す図である。
【００３４】
本発明はパッドアレイ100と、リフレッシュ制御手段110と、ローアドレスレジスタ120と、ロータイミングロジック130と、ローデコーダ140と、セルアレイ150と、読取り/書込み制御部160と、カラムデコーダ170と、カラムアドレスレジスタ180と、カラムタイミングロジック190と、リフレッシュ状態情報レジスタ(Refresh State Information Register)200と、センスアンプ、レジスタ及び書込みドライバ210と、入/出力ロジック220と、I/Oレジスタ230と、I/Oバッファ240及びI/Oピン等250とを含む。
【００３５】
ここで、リフレッシュ制御手段110はリフレッシュ制御部(Refresh Controller)111と、リフレッシュカウンタ(Refresh Counter)112とを含む。そして、本発明に係るセルアレイ150は図1に係る1T-FET型単位セル構造を複数個含む形態で構成される。
【００３６】
パッドアレイ100は、複数個のパッドPADを含み、1つのパッドを介しローアドレスとカラムアドレスが入力されて時間差を置いて出力する。なお、リフレッシュ制御部111はラス信号/RAS、カス信号/CAS、読取り/書込み命令R、/W及びリフレッシュ制御信号に応じてリフレッシュ動作を制御するためのリフレッシュ信号REFとリフレッシュイネーブル信号REF_ENとを出力する。
【００３７】
リフレッシュカウンタ112は、リフレッシュ制御部111から印加されるリフレッシュ信号REFとリフレッシュ状態情報レジスタ200から印加されるリフレッシュ制御信号に応じてリフレッシュ周期をカウンティングし、カウントアドレスCAを出力する。なお、リフレッシュ制御部111とリフレッシュカウンタ112はリフレッシュ動作に関する情報とリフレッシュカウント情報をリフレッシュ状態情報レジスタ200に出力する。
【００３８】
なお、ローアドレスレジスタ120はパッドアレイ部100から印加されるローアドレスが入力されて臨時格納する。そして、ローアドレスレジスタ120はロータイミングロジック130の出力及び読取り/書込み制御部160から印加される読取り/書込み制御信号RWCONに応じて活性化したローアドレスRADDをローデコーダ140に出力する。
【００３９】
ロータイミングロジック130は、ラス信号/RASに応じてローアドレスレジスタ120の格納動作及びアドレス出力タイミングを制御する。ローデコーダ140は、ローアドレスレジスタ120から印加される活性化したローアドレスRADDをデコーディングしてセルアレイ150に出力する。
【００４０】
さらに、読取り/書込み制御部160はラス信号/RAS、カス信号/CAS、読取り/書込み命令R、/Wに応じてローアドレスレジスタ120にリード/書込み動作を制御するための読取り/書込み制御信号RWCONを出力する。そして、読取り/書込み制御部160はカラムデコーダ170、センスアンプ、レジスタ及び書込みドライバ210の動作を制御する。
【００４１】
なお、カラムデコーダ170は読取り/書込み制御部160の制御によりカラムアドレスレジスタ180から印加されるカラムアドレスをデコーディングして入/出力ロジック220に出力する。カラムアドレスレジスタ180は、パッドアレイ100から印加されるカラムアドレスが入力されて臨時格納する。そして、カラムアドレスレジスタ180はカラムタイミングロジック190の制御により格納されたカラムアドレスをカラムデコーダ170に出力する。
【００４２】
さらに、カラムタイミングロジック190はカス信号/CASに応じてカラムアドレスレジスタ180の格納動作及びアドレス出力タイミングを制御する。そして、レジスタ210はリフレッシュ信号REFの活性化時にカラムタイミングロジック190の制御によりリフレッシュデータをメモリセルに提供することになる。
【００４３】
リフレッシュ状態情報レジスタ200は、リフレッシュと関連したパラメータ(Parameter)を格納するための非揮発性レジスタである。このようなリフレッシュ状態情報レジスタ200はリフレッシュカウント情報と、システムまたは内部メモリのパワーオフ時間に関する情報及びその他の幾多のパラメータ情報を格納する。
【００４４】
なお、リフレッシュ状態情報レジスタ200はリフレッシュ動作時にこのようなパラメータ情報に基づきリフレッシュ制御信号を出力する。さらに、パワーオフ時にはリフレッシュ制御部111とリフレッシュカウンタ112に関する情報がリフレッシュ状態情報レジスタ200に伝送され、I/Oバッファ240から印加される外部命令と関連した情報を格納する。なお、I/Oバッファ240とI/Oピン等250を介しリフレッシュ状態情報レジスタ200に格納された情報等をシステムコントローラ300に出力することになる。
【００４５】
なお、センスアンプ(S/A)はセルデータを感知及び増幅してデータ「1」と、データ「0」を区別するための構成である。そして、書込みドライバ(W/D)はメモリセルにデータを書き込む場合、書込みデータに従い駆動電圧を生成しビットラインに供給するための構成である。さらに、レジスタ(REG)はセンスアンプ(S/A)でセンシングされたデータを一時的に格納し、書込み動作時にメモリセルにデータを再格納することになる。
【００４６】
入/出力ロジック220は、カラムデコーダ170の出力と読取り/書込み命令R、/Wに応じてセルアレイ150に格納されたデータを読み取るか、セルアレイ150にデータを格納する。ここで、入/出力ロジック220はカラム選択信号(C/S)を含むのが好ましい。なお、入/出力ロジック220は出力イネーブル信号/OEに応じてセルアレイ150に格納されたデータをデータI/Oレジスタ230に出力する。
【００４７】
I/Oバッファ240は、I/Oレジスタ230に格納された読取りデータをバッファリングしてI/Oピン等250に出力する。なお、I/Oバッファ240はI/Oピン等250を介し印加された書込みデータをバッファリングしてI/Oレジスタ230に出力する。そして、I/Oバッファ240はリフレッシュ状態情報レジスタ200に格納された情報をI/Oピン等250を介しシステムコントローラ300に出力する。
【００４８】
I/Oピン等250は、I/Oバッファ240から印加されたデータをデータバスを介しシステムコントローラ300に出力するか、システムコントローラ300からデータバスを介し印加されたデータをI/Oバッファ240に出力する。
【００４９】
このような構成を有する本発明の読取り/書込み動作過程を説明する。
先ず、パッドアレイ100は複数個のパッドPADを介しローアドレスとカラムアドレスが入力されてローアドレスレジスタ120及びカラムアドレスレジスタ180にそれぞれ出力する。
【００５０】
以後、ローアドレスレジスタ120及びカラムアドレスレジスタ180は、ロータイミングロジック130とカラムタイミングロジック190の制御によりタイミングマルチプレキシング(Timing Multiplexing)方法で一定の時間差を置いてローアドレス及びカラムアドレスを出力する。
【００５１】
このとき、ローアドレスレジスタ120はラス信号/RASに同期してローアドレスを臨時格納し、活性化したローアドレスRADDをローデコーダ140に出力することになる。このようなローアドレスRADDの出力動作時、カラムアドレスレジスタ180は入力されたカラムアドレスを臨時格納することになる。
【００５２】
ローアドレスレジスタ120は、正常動作時にパッドアレイ100から印加されるローアドレスを選択してローデコーダ140に出力する。そして、リフレッシュ動作モード時にリフレッシュイネーブル信号REF_ENが活性化されれば、リフレッシュカウンタ112から印加されるカウントアドレスCAを選択してローデコーダ140に出力する。
【００５３】
その反面、カラムアドレスレジスタ180はカス信号/CASに同期してカラムアドレスを臨時格納し、カラムデコーダ170に出力することになる。このようなカラムアドレスの出力動作時、ローアドレスレジスタ120は入力されたローアドレスを臨時格納することになる。
【００５４】
次に、読取り動作モード時に読取り命令Rが活性化した状態で出力イネーブル信号/OEが活性化されれば、入/出力ロジック220に応じてセルアレイ150に格納されたデータがI/Oレジスタ230に出力される。その反面、書込み動作モード時に書込み命令/Wが活性化した状態で出力イネーブル信号/OEが非活性化されれば、入/出力ロジック220に応じてセルアレイ150にデータを格納することになる。
【００５５】
一方、本発明に係る半導体メモリ装置のリフレッシュ方法を説明する。
リフレッシュ制御部111はラス信号/RAS、カス信号/CAS、読取り/書込み命令 R、/W及びリフレッシュ制御信号の組合せによりリフレッシュ動作命令が印加されれば、リフレッシュ動作を行なうためのリフレッシュ信号REFをリフレッシュカウンタ112に出力し、リフレッシュイネーブル信号REF_ENをローアドレスレジスタ120に出力する。
【００５６】
さらに、リフレッシュカウンタ112はリフレッシュ制御部111から印加されるリフレッシュ信号REFとリフレッシュ制御信号に応じてリフレッシュ周期をカウンティングし、ローアドレスレジスタ120にカウントアドレスCAを出力する。
【００５７】
リフレッシュカウンタ112で出力されたカウントアドレスCAは、ローアドレスレジスタ120に格納される。以後、カラムタイミングロジック190はカス信号/CASに応えてカラムアドレスレジスタ180に格納されたデータをカラムデコーダ170に出力することになる。そして、センスアンプS/Aが活性化した状態で入/出力ロジック220を介しレジスタREGに格納されたリフレッシュデータをセルアレイ150に書き込むことになる。
【００５８】
ここで、リフレッシュ信号REFはラス信号/RAS及びカス信号/CASを利用した制御信号でもあり得る。即ち、リフレッシュ信号REFがラス信号/RAS及びカス信号/CASを利用した制御信号である場合、カスビフォーラス(/CBR;/CAS Before /RAS)方式を用いてリフレッシュ動作を行なうことになる。
【００５９】
例えば、読取りまたは書込み動作を行なう正常動作モードの場合は、ラス信号/RASがカス信号/CASより先に活性化されロータイミングロジック130及びカラムタイミングロジック190に応じて正常動作が行なわれる。即ち、ラス信号/RASが先に活性化されると、外部ローアドレスが活性化されセンスアンプS/Aが活性化される。その後、カス信号/CASが活性化されると外部カラムアドレスが活性化される。
【００６０】
その反面、リフレッシュモードの場合はリフレッシュ制御部111を介しカス信号/CASがラス信号/RASより先に遷移(Transition)されることを感知してリフレッシュ信号REFが活性化される。即ち、リフレッシュ制御部111はカス信号/CASがラス信号/RASより先に遷移(Transition)されることを感知すれば、リフレッシュモードに判断してリフレッシュイネーブル信号REF_ENを活性化させる。
【００６１】
ローアドレスレジスタ120は、リフレッシュイネーブル信号REF_ENが活性化される場合、正常動作モードの経路が遮断された状態でリフレッシュカウンタ112に従い生成されたカウントアドレスCAに応じてリフレッシュ動作を行なうことになる。ここで、カス信号/CASとラス信号/RASが同時に遷移されることを感知してリフレッシュ信号REFが活性化されることもあり得る。
【００６２】
本発明では、カスビフォーラス(/CBR;/CAS Before /RAS)方式を利用したリフレッシュ方式をその実施例で説明した。しかし、本発明はこれに限定されるのではなく、セルフ(Self)リフレッシュ、オート(Auto)リフレッシュまたはクロック等を利用し、類似に適用可能な幾多の方式を介しリフレッシュ動作を行なうこともできる。
【００６３】
即ち、リフレッシュモードではリフレッシュカウンタ112の出力であるカウントアドレスCAに応じてセルアレイ150のワードラインWLが選択される。これに伴い、セルアレイ150で1T FET構造を有する当該セルのデータをセンシングして増幅したあと、センスアンプレジスタ(REG)に格納する。そして、新しいデータをセルアレイ150に書き込むか、レジスタ(REG)に格納されたデータをセルアレイ150に再格納することになる。
【００６４】
一方、本発明に係る半導体メモリ装置において電源のオン/オフに伴うリフレッシュ方法を説明する。
【００６５】
先ず、一般の揮発性メモリであるDRAMは、システムパワーがオフされた状態でパワーがオンになる場合、再度メモリデータをアップロードして新しいリフレッシュ動作を開始することになる。即ち、システムパワーが再度オンになればメモリデータを無条件でアップロードしなければならない。
【００６６】
しかし、本発明に係る半導体メモリ装置はシステムパワーがオフになった状態でパワーがオンになる場合、リフレッシュ状態情報レジスタ200でリフレッシュ時間が超過したのかを判断する。
【００６７】
リフレッシュ状態情報レジスタ200の判断結果、既に設定されたリフレッシュ時間が超過した場合、再度メモリデータをアップロードして新しいリフレッシュ動作を開始することになる。その反面、リフレッシュ状態情報レジスタ200の判断結果、既に設定されたリフレッシュ時間が超過しなかった場合、リフレッシュ時間が有効なものと判断して以前のリフレッシュ動作を行ない続けることになる。
【００６８】
即ち、リフレッシュ状態情報レジスタ200はリフレッシュと関連したパラメータ(Parameter)を非揮発性レジスタに格納する。リフレッシュ状態情報レジスタ200はリフレッシュカウント情報と、システムまたは内部メモリのパワーオフ時間に関する情報及びその他の幾多のパラメータ情報を非揮発性状態で格納する。ここで、リフレッシュ状態情報レジスタ200は別途のパワー感知手段(図示省略)を介しシステムまたは内部メモリのパワーがオン/オフになることを感知することもできる。
【００６９】
これに伴い、パワーオフ時にリフレッシュ状態情報レジスタ200に格納されたデータを読み取りリフレッシュ経過時間を計算する。ここで、リフレッシュ経過時間は別途のモードレジスタセット(MRS)を介し既格納することができ、リフレッシュ経過時間をシステムレベルで制御することもできる。
【００７０】
以後、リフレッシュ制御信号に応じて計算されたリフレッシュ経過時間がリフレッシュ制御部111に伝送されリフレッシュ動作を制御することになる。よって、本発明はパワーオフ状態でパワーがオンになった場合もリフレッシュ関連情報を再度アップロードする必要がなくなる。
【００７１】
一方、本発明に係る半導体メモリ装置のリフレッシュ方法を説明する。本発明に係るリフレッシュ方法は大きく分散(Distributed)リフレッシュ方法と、バースト(Burst)リフレッシュ方法とに分けられる。
【００７２】
第一、分散リフレッシュ方法はリフレッシュカウンタ112でカウントされたカウントアドレスCAに応じてリフレッシュ時間内に全てのセルがリフレッシュできるよう、同じ時間配分でリフレッシュ動作を行なう方法である。
【００７３】
即ち、8k個のローがリフレッシュされるのであれば、それぞれの分散リフレッシュ動作周期は(リフレッシュ時間)/8kとなる周期でリフレッシュ動作が行なわれる。これに従い、全てのワードラインWLに対しデータが書き込まれてこそ初期化状態となる。
【００７４】
第二、バーストリフレッシュ方法はバーストリフレッシュサイクル時間のあいだ8kリフレッシュサイクルを連続して行なう方法を言う。ここで、それぞれのパルスはそれぞれのリフレッシュサイクルを意味するもので、パルスが非活性化状態である読取り/書込み動作サイクル区間では正常動作を行なうようにする。
【００７５】
一方、本発明に係る半導体メモリ装置のリフレッシュ方法においてタイマー制御動作を説明する。
【００７６】
本発明に係るリフレッシュ状態情報レジスタ200は、システムパワーがオフになったのかを判断してその結果を格納する。このようなリフレッシュ状態情報レジスタ200の判断結果、パワーがオフになった場合内部メモリタイマーがオフになった状態でシステムが有しているシステムタイマーを利用してリフレッシュ動作を制御することになる。このようなシステムタイマーは、主にバッテリーを利用して日付、時間等を格納するもので、その電源が常に点されているようにする。
【００７７】
その反面、リフレッシュ状態情報レジスタ200の判断結果、パワーがオフになっていない場合、独立的に動作する内部メモリタイマーを利用して内部リフレッシュ動作を制御することになる。
【００７８】
ここで、本発明は入/出力データピン等250を介しパワーのオン/オフ状態に従い外部システムタイマーまたは内部メモリタイマーのうち1つを選択できるようにする。即ち、内部メモリタイマーを含むメモリ装置のリフレッシュ状態情報レジスタ200はI/Oバッファ240、I/Oピン等250を介しデータバスとデータを交換する。そして、システムタイマーを含むシステム(CPU)はデータバスを介しメモリ装置とデータを交換する。
【００７９】
これに伴い、メモリ装置とシステムコントローラとの間のデータ交換を介し、パワーがオフ状態の場合、電源が常に点されているようになる外部システムタイマーを利用してリフレッシュ動作を行ない、パワーがオン状態の場合、内部メモリタイマーを利用してリフレッシュ動作を行なうことになる。
【００８０】
このような本発明は、メモリチップの電源のオン/オフに係りなくリフレッシュ区間とメモリデータを有効に維持することができるようになる。これに伴い、リフレッシュ区間の間ではメモリチップ電源をオフにしてチップで消耗する電流を低減させることができるようにし、リフレッシュ区間の間にのみチップ電源を供給するようにしてリフレッシュ動作を行なうよう制御することもできる。
【００８１】
図6は、本発明に係る半導体メモリ装置のデータ維持特性を説明するためのグラフである。
【００８２】
従来の半導体メモリ装置は、時間の経過に伴いセルデータの劣化条件が発生することになり、データ維持(Retention)寿命に限界がある。これに従い、時間の経過に伴いセルデータ「1」、「0」に対応するビットラインBL電流が減少することになる。
【００８３】
しかし、本発明は電源のオフ時にビットラインBL電流が減少する特定時点で特定周期でリフレッシュ動作を行なうことにより、劣化したセルデータを復旧してデータ維持(Retention)特性を向上させることができるようにする。
【００８４】
即ち、本発明はメモリセルの格納データ維持特性が既に設定された目標値以上に減少する場合、リフレッシュ回路を駆動してセルデータを再度初期状態に復旧させるようにする。このように設定したセルの劣化限界目標時間がリフレッシュ時間になり、全てのセルはリフレッシュ時間内で常に動作することになる。
【００８５】
ここで、本発明は不揮発性特性を有するDRAMなので、電源がオフになっても構わない。そして、電源のオン/オフ時間を合わせて全体データ維持時間に設定することになり、リフレッシュ動作を頻繁に行なわないようにすることにより、電力の消耗を減少させて動作性能を向上させることができるようにする。
【００８６】
図7は、本発明に係る半導体メモリ装置のセルアレイに関する平面図である。
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。そして、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットライン BLが交差される領域に複数個の単位セルCが位置する。
【００８７】
ここで、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>と、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>は互いに交互に配置され、互いに異なるレイヤに形成される。これに従い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【００８８】
即ち、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>の上部または下部レイヤに偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>が形成される。そして、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>の上部または下部レイヤに奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>が形成される。
【００８９】
さらに、1つの単位セルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成された偶数ビットラインBL<2>、奇数ビットラインBL<3>とビットラインコンタクトBLCを介し連結される。
【００９０】
図8は、本発明に係る半導体メモリ装置のセルアレイ構造及び読取り動作を説明するための図である。
【００９１】
本発明のセルアレイは複数個のワードラインWLが一定の間隔を置いてロー方向に配列される。そして、複数個のビットラインBLは複数個のワードラインWLと交差されるよう垂直の方向、即ち、カラム方向に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差する領域に複数個の単位セルCが位置する。
【００９２】
ここで、1-T(One-Transistor) FET(Field Effect Transistor)構造の単位セルCは1つのワードラインWL0と互いに異なる層に形成された2つのビットラインBL0、BL1と連結される。本発明では説明の便宜のため1つのワードラインWL0とビットライン対BL0、BL1をその例に挙げて説明するが、本発明はこれに限定されるものではなく残りの複数個のワードラインWL1、WL2．．．と、残りの複数個のビットライン対BL2、BL3．．．に全て同様に適用可能である。
【００９３】
単位セルCのドレーン及びソース端子はビットライン対BL0、BL1の間に連結され、ゲート端子はワードラインWL0と連結される。そして、互いに異なるレイヤに配置されたビットライン対BL0、BL1は1つのセンスアンプ(Sense Amplifier) S/A、書込み駆動部(Write Driver) W/D及びレジスタ(Register) REGと連結される。
【００９４】
ここで、センスアンプS/Aはセルデータを感知及び増幅してデータ「1」と、データ「0」を区別するための構成であり、それぞれの偶数/奇数ビットライン対BL0、BL1と連結される。センスアンプS/Aは、レファレンス電流を発生させるため基準電圧端refを介しレファレンス電圧が印加される。
【００９５】
なお、書込み駆動部W/Dはメモリセルにデータを書き込む場合、書込みデータに応じて駆動電圧を生成してビットラインBLに供給する構成であり、それぞれの偶数/奇数ビットライン対BL0、BL1と連結される。さらに、レジスタREGはセンスアンプS/Aのデータを一時的に格納するための臨時記憶装置であり、それぞれの偶数/奇数ビットライン対BL0、BL1と連結される。
【００９６】
このような構造を有する本発明のセルアレイは、読取り動作モード時に選択されたワードラインWL0に読取り電圧Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。
【００９７】
なお、単位セルCに連結された互いに異なるビットライン対BL0、BL1のうち一方の偶数ビットラインBL0には単位セルCのセンシング電流を感知するためのセンシングバイアス電圧Vsenを印加する。そして、他方の奇数ビットラインBL1にはグラウンド電圧を印加する。
【００９８】
このような場合、セルデータの格納状態に従いセルセンシング電流Isenが流れることになる。これに従い、強誘電体層4の極性に従いビットライン対BL0、BL1に流れる電流が変化することになり、単位セルCに格納されたセルデータを読み取ることができるようになる。
【００９９】
即ち、ワードラインWL0に読取り電圧Vrdが印加され、偶数ビットラインBL0にセンシングバイアス電圧Vsenが印加され、奇数ビットラインBL1にグラウンド電圧が印加された状態で、偶数ビットラインBL0に流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングしてセルデータを読み取ることになる。
【０１００】
これに従い、メモリセルのチャンネル領域がオフになった状態の場合、セルセンシング電流Isenの値をセンシングしてメモリセルに格納されたデータ「1」を読み取ることができるようになる。その反面、チャンネル領域がターンオンされた状態の場合、セルセンシング電流Isenの値をセンシングしてメモリセルに格納されたデータ「0」を読み取ることができるようになる。
【０１０１】
図9は、本発明に係る半導体メモリ装置のセルアレイ構造及びデータ「0」書込み動作を説明するための図である。
【０１０２】
本発明に係るセルアレイは、データ「0」の書込み動作モード時に選択されたワードラインWL0に強誘電体の分極特性が変化する臨界電圧(Vc)以上の電源電圧VDDを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。そして、単位セルCに連結された互いに異なるビットライン対BL0、BL1に全てグラウンド電圧を印加する。
【０１０３】
ここで、読取り電圧Vrdは臨界電圧(Vc)値より小さく、電源電圧VDDは臨界電圧(Vc)より大きく設定されるのが好ましい。さらに、センシングバイアス電圧Vsenは読取り電圧Vrdより小さく設定されるのが好ましい。
【０１０４】
このような場合、メモリセルのチャンネル領域がターンオンされる状態で強誘電体物質が分極化される。これに伴い、メモリセルにデータ「0」を書き込むことができるようになる。即ち、ワードラインWL0に電源電圧VDDが印加され、偶数/奇数ビットラインBL0、BL1にグラウンド電圧が印加された状態で、強誘電体層4の分極に従いチャンネル領域がターンオンされメモリセルにデータ「0」を書き込むことができるようになる。
【０１０５】
図10は、本発明に係る半導体メモリ装置のセルアレイ構造及びデータ「1」書込み動作を説明するための図である。
【０１０６】
本発明に係るセルアレイは、データ「1」の書込み動作モード時に選択されたワードラインWL0にマイナスの読取り電圧-Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。
【０１０７】
ここで、マイナスの読取り電圧-Vrdは読取り電圧Vrdと同じ大きさの絶対値を有し位相が逆の電圧値である。そして、単位セルCに連結された互いに異なるビットライン対BL0、BL1に全て読取り電圧Vrdを印加する。
【０１０８】
このような場合、単位セルCのドレーン及びソース端子にはプラスの電圧である読取り電圧Vrdが印加され、ゲート端子にはマイナスの読取り電圧-Vrdが印加される。これに伴い、強誘電体層4の分極特性が変化される臨界電圧(Vc)以上の電圧が加えられることになり、メモリセルのチャンネル領域がターンオフされる。よって、メモリセルにデータ「1」を書き込むことができるようになる。
【０１０９】
即ち、ワードラインWL0にマイナスの読取り電圧-Vrdが印加され、偶数/奇数ビットラインBL0、BL1に読取り電圧Vrdが印加された状態で、強誘電体層4の分極に従いチャンネル領域がターンオフされメモリセルにデータ「1」を書き込むことができるようになる。このとき、選択されたローに当るデータ「0」のセル等は臨界電圧(Vc)以下の電圧が加えられることになり、データ「0」維持状態となる。
【０１１０】
図11は、本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【０１１１】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移し、ビットラインBLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、ビットラインBLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅し、レジスタREGに格納することになる。
【０１１２】
図12は、本発明に係る半導体メモリ装置の書込み動作に関するタイミング図である。
【０１１３】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移し、ビットラインBLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、選択されたローの全てのセルに対しビットラインBLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅し、レジスタREGに格納することになる。
【０１１４】
以後、t2区間で選択されたワードラインWL0が読取り電圧Vrdレベルから電源電圧VDDレベルに遷移し、ビットラインBLがセンシングバイアス電圧Vsenレベルから読取り電圧Vrdまたはグラウンド電圧GNDレベルに遷移する。このような場合、選択されたロー(Row)の全てのセルに対しデータ「0」を書き込むことができるようになる。
【０１１５】
次に、t3区間で選択されたワードラインWL0が電源電圧VDDレベルからマイナスの読取り電圧-Vrdレベルに遷移し、ビットラインBLが読取り電圧Vrdまたはグラウンド電圧GNDレベルを維持する。このような場合、レジスタREGに格納されたデータを再度メモリセルに書き込んでデータを復旧するか、外部から印加された新しいデータを書き込むこともできる。
【０１１６】
このとき、データ「0」は既にt1区間で書き込まれた状態なので、t3区間ではデータ「0」維持モードとなり、データ「1」に対しては新しい書込み動作が行なわれる。
【０１１７】
図13は、本発明に係る半導体メモリ装置のセルアレイに関する他の実施例である。
【０１１８】
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。なお、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差される領域に複数個の単位セルCが位置する。
【０１１９】
ここで、複数個のビットラインBLのうち書込み動作のためのビットラインBL0(W)、BL1(W)、BL2(W)、BL3(W)と、読取り動作のためのビットラインBL0(R)、BL1(R)、BL2(R)、BL3(R)は相互交互に配置され、互いに異なるレイヤに形成される。これに従い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【０１２０】
即ち、ビットラインBL0(W)、BL1(W)、BL2(W)、BL3(W)の上部または下部レイヤにビットラインBL0(R)、BL1(R)、BL2(R)、BL3(R)が形成される。なお、ビットラインBL0(R)、BL1(R)、BL2(R)、BL3(R)の上部または下部レイヤに奇数列のビットラインBL0(W)、BL1(W)、BL2(W)、BL3(W)が形成される。
【０１２１】
さらに、1つの単位セルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成されたビットラインBL0(W)、BL0<R>とビットラインコンタクトBLCを介し連結される。
【０１２２】
図14は、本発明に係る半導体メモリ装置のセルアレイ構造と、書込み駆動部W/D、センスアンプS/A及びレジスタREGに関する構成を示す図である。
【０１２３】
センスアンプS/Aは、セルデータを感知及び増幅してデータ「1」と、データ「0」を区別するための構成であり、それぞれのリードビットラインBL(R)と連結される。さらに、レジスタREGはセンスアンプS/Aのデータを一時的に格納するための臨時記憶装置であり、読取りビットラインBL(R)と連結される。ここで、センスアンプS/AとレジスタREGはデータバスである入/出力ラインIO、/IOと連結される。
【０１２４】
なお、書込み駆動部W/Dはメモリセルにデータを書き込む場合、書込みデータに応じて駆動電圧を生成して書込みビットラインBL(W)に供給する構成であり、書込みビットラインBL(W)と連結される。
【０１２５】
図15は、本発明に係る半導体メモリ装置のローデコーダ140に関する回路図である。
【０１２６】
ローデコーダ140は、ローアドレスの入力に従いワードラインWLに供給される電圧レベルを制御することになる。このようなローデコーダ140は、ローアドレスデコーダ部400と、電圧供給部410及びワードライン駆動部430を含む。
【０１２７】
ここで、ローアドレスデコーダ部400はローアドレスの入力をNAND演算してイネーブル信号ENBを出力するNANDゲートND1を含む。
【０１２８】
なお、電圧供給部410はスイッチング素子である複数個のNMOSトランジスタN1〜N3を含む。NMOSトランジスタN1は、第1電圧V1印加端とワードライン駆動部430との間に連結され、ゲート端子を介し電圧制御信号V1_Cが印加される。
【０１２９】
さらに、NMOSトランジスタN2は第2電圧V2印加端とワードライン駆動部430との間に連結され、ゲート端子を介し電圧制御信号V2_Cが印加される。NMOSトランジスタN3は、第3電圧V3印加端とワードライン駆動部430との間に連結され、ゲート端子を介し電圧制御信号V3_Cが印加される。
【０１３０】
本発明の実施例では、ワードラインWLに供給される第1電圧V1、第2電圧V2及び第3電圧V3がそれぞれ読取り電圧Vrd、電源電圧VDD、及びマイナスの読取り電圧-Vrdからなるのが好ましい。
【０１３１】
即ち、図8に示されているように、データの読取り動作時に選択されたワードラインWL0に第1電圧V1で読取り電圧Vrdが供給され得る。なお、図9に示されているように、データ「0」の書込み動作時に選択されたワードラインWL0に第2電圧V2で電源電圧VDDが供給され得る。さらに、図10に示されているように、データ「1」の書込み動作時に選択されたワードラインWL0に第3電圧 V3でマイナスの読取り電圧-Vrdが供給され得る。
【０１３２】
さらに、ワードライン駆動部430は電圧供給部410と接地電圧端との間に直列連結されたワードライン駆動素子、プルダウン素子及びインバータIV1を含む。ここで、ワードライン駆動素子のNMOSトランジスタN4と、プルダウン素子のNMOSトランジスタN5の共通連結端子はワードラインWLと連結される。
【０１３３】
NMOSトランジスタN5は、ゲート端子を介しローアドレスデコーダ部400の出力であるイネーブル信号ENBが印加される。なお、インバータIV1はイネーブル信号ENBを反転してイネーブル信号ENを出力する。NMOSトランジスタN4は、ゲート端子を介しイネーブル信号ENが印加される。
【０１３４】
図16は、図15に示したローデコーダ140に関する動作波形図である。
先ず、t0区間でローアドレスが入力される場合、イネーブル信号ENBがローレベルに活性化される。これに伴い、NMOSトランジスタN5がターンオフ状態を維持し、NMOSトランジスタN4がターンオンされる。この状態で電圧制御信号V1_Cが活性化される場合、NMOSトランジスタN1がターンオンされて第1電圧V1がワードラインWLに供給される。
【０１３５】
以後、t1区間でイネーブル信号ENBがローレベルを維持する。これに伴い、NMOSトランジスタN5がターンオフ状態を維持し、NMOSトランジスタN4がターンオンされる。この状態で電圧制御信号V2_Cが活性化される場合、NMOSトランジスタN2がターンオンされて第2電圧V2がワードラインWLに供給される。
【０１３６】
次に、t2区間でイネーブル信号ENBがローレベルを維持する。これに伴い、NMOSトランジスタN5がターンオフ状態を維持し、NMOSトランジスタN4がターンオンされる。この状態で電圧制御信号V3_Cが活性化される場合、NMOSトランジスタN3がターンオンされて第3電圧V3がワードラインWLに供給される。
【０１３７】
次に、t2区間以後にはローアドレスが入力されない場合、イネーブル信号ENBがハイレベルに非活性化される。これに伴い、NMOSトランジスタN5がターンオンされてワードラインWLに接地電圧が供給される。
【０１３８】
図17は、図14の書込み駆動部W/D及びセンスアンプS/Aに関する詳細回路図である。
【０１３９】
センスアンプS/Aはカラム選択部500と、イコーライジング部510と、レジスタ部520と、プルアップ部530と、増幅部540と、増幅活性化制御部550と、ロード部560、562及びバイアス制御部570、572を含む。
【０１４０】
ここで、カラム選択部500はNMOSトランジスタN6、N7を含む。NMOSトランジスタN6、N7は入/出力ラインIO、/IOと出力端OUT、/OUTとの間にそれぞれ連結され、共通ゲート端子を介しカラム選択信号YSが印加される。
【０１４１】
なお、イコーライジング部510はPMOSトランジスタ P1〜P3を含む。PMOSトランジスタP1は、電源電圧VDD印加端と出力端OUTとの間に連結される。PMOSトランジスタP3は、電源電圧VDD印加端と出力端/OUTとの間に連結される。PMOSトランジスタ P2は、出力端OUT、/OUTの間に連結される。そして、PMOSトランジスタP1〜P3は共通ゲート端子を介しセンスアンプイコーライジング信号SEQが印加される。
【０１４２】
レジスタ部520は、一対のインバータラッチ構造をなしPMOSトランジスタP4、P5と、NMOSトランジスタN8、N9を含む。PMOSトランジスタP4、P5と、NMOSトランジスタN8、N9はクロスカップルド連結される。本発明の実施例では、説明の便宜性のためレジスタREGをレジスタ部520で説明する。
【０１４３】
プルアップ部530は、PMOSトランジスタP6を含む。ここで、PMOSトランジスタP6はセンスアンプの両端ノードの間に連結され、ゲート端子を介しセンスアンプイコーライジング信号SEQが印加される。
【０１４４】
増幅部540は、NMOSトランジスタN10、N11を含む。NMOSトランジスタN10は、NMOSトランジスタN8、N12の間に連結され、ゲート端子を介しセル電圧Vcellが印加される。なお、NMOSトランジスタN11はNMOSトランジスタN6、N9の間に連結され、ゲート端子を介しレファレンス電圧Vrefが印加される。
【０１４５】
増幅活性化制御部550は、増幅部540とグラウンド電圧端との間に連結され、ゲート端子を介しセンスアンプイネーブル信号SENが印加される。
【０１４６】
ロード部560は、PMOSトランジスタP7を含む。ここで、PMOSトランジスタP7は電源電圧端とビットラインBL(R)との間に連結され、ゲート端子を介しロード電圧Vloadが印加される。
【０１４７】
なお、ロード部562はPMOSトランジスタP8を含む。ここで、PMOSトランジスタP8は電源電圧端とレファレンス電圧Vref印加端との間に連結され、ゲート端子を介しロード電圧Vloadが印加される。
【０１４８】
バイアス制御部570は、NMOSトランジスタN13を含む。ここで、NMOSトランジスタN13はセル電圧Vcell印加端とビットラインBL(R)との間に連結され、ゲート端子を介しクランプ電圧VCLMPが印加される。
【０１４９】
なお、バイアス制御部572はNMOSトランジスタN14を含む。ここで、NMOSトランジスタN14はレファレンス電圧Vref印加端とレファレンス電流Iref端との間に連結され、ゲート端子を介しクランプ電圧VCLMPが印加される。
【０１５０】
ワードライン駆動部W/Dは、出力端OUTと書込み制御部580との間に連結される。なお、書込み制御部580は書込み駆動部W/DとビットラインBL(W)との間に連結され、ゲート端子を介し書込み制御信号WCSが印加されるNMOSトランジスタN15を含む。
【０１５１】
このような構成を有するセンスアンプS/Aの動作過程を図18の波形図を参照しながら説明する。
【０１５２】
クランプ電圧VCLMPが上昇することになれば、NMOSトランジスタN13がターンオンされてメーンセルのビットライン電流Icellが伝えられる。なお、クランプ電圧VCLMPが上昇することになれば、NMOSトランジスタN14がターンオンされてレファレンス電流Irefが伝えられる。
【０１５３】
ロード部560、562は、ロード電圧Vloadにより制御されるPMOSトランジスタP7、P8を含む。PMOSトランジスタP7、P8のロード値によりビットラインBLの電流Icell及びレファレンス電流Irefがセル電圧Vcell及びレファレンス電圧Vref値に変換される。
【０１５４】
増幅活性化制御部550は、センスアンプイネーブル信号SENにより制御される。増幅活性化制御部550の状態に応じて増幅部54が活性化される。ここで、増幅部540はNMOSトランジスタN10、N11の利得(Gain)を利用してセル電圧Vcellとレファレンス電圧Vrefを増幅する。
【０１５５】
センスアンプの両端ノードは、プルアップ部530の動作に従いプリチャージ期間のあいだハイレベルにプリチャージされる。これに伴い、センスアンプS/Aの1次増幅特性を改善することになる。増幅部540で増幅された電圧は、レジスタ部520に伝えられて格納される。即ち、レジスタ部520はセンスアンプイネーブル信号SENが活性化される間にセンスアンプの書込みデータを一時格納することになる。
【０１５６】
さらに、レジスタ部520はカラム選択信号YSに応じて入/出力ラインIO、/IOとデータを交換することになる。増幅部540の利得を再増幅する役割を果たしてセンスアンプS/Aのオフセット特性を改善することができるようにする。イコーライジング部510は、プリチャージ区間の間にレジスタ部520の出力をハイレベルにプリチャージすることになる。
【０１５７】
なお、カラム選択部500はカラム選択信号YSの活性化時にNMOSトランジスタN6、N7がターンオンされる。これに伴い、出力端OUT、/OUTと入出力ラインIO、/IOを選択的に連結する。書込み駆動部W/Dは、書込み制御信号WCSの活性化時に入/出力ラインIO、/IOのデータをビットラインBL(W)に伝送するか、レジスタ部520に格納されたデータをビットラインBL(W)に伝送する。
【０１５８】
図19は、本発明に係る半導体メモリ装置の他の実施例である。
本発明に係る1-T(One-Transistor) FET(Field Effect Transistor)型強誘電体メモリセルは、1ビットを格納するレフト(Left)-ビット(Bit)格納部10と、1ビットを格納するライト(Right)-ビット(Bit)格納部20とを含んで1つの単位セルに二重(Dual)-ビット(Bit)を格納することができるようになる。以下では、説明の便宜のためレフト-ビットを「L-ビット」とし、ライト-ビットを「R-ビット」と命名することにする。
【０１５９】
単位セルのチャンネル領域を基準にして左側部分に配置された強誘電体層4とチャンネル領域をL-ビット格納部10とし、データ「1」またはデータ「0」を格納する。なお、単位セルのチャンネル領域を基準にして右側部分に配置された強誘電体層4とチャンネル領域をR-ビット格納部20とし、データ「1」またはデータ「0」を格納する。
【０１６０】
ここで、L-ビット格納部10に格納されたデータを読み取る場合はN型領域2がソース領域に作用し、N型領域3がドレーン領域に作用することになる。そして、R-ビット格納部20に格納されたデータを読み取る場合はN型領域3がソース領域に作用し、N型領域2がドレーン領域に作用することになる。これに伴い、1つのN型領域2、3はドレーン領域にもソース領域にもなり得る。
【０１６１】
したがって、メモリセルの書込み動作時にはL-ビット格納部10と、R-ビット格納部20に同時にデータを書き込むことができる。しかし、読取り動作時には L-ビット格納部10と、R-ビット格納部20に格納されたデータを同時に読み取ることができなくなる。
【０１６２】
なお、L-ビット格納部10はソース領域に作用するN型領域2とゲート領域(チャンネル領域)との間に加えられる電圧により強誘電体層4の極性が変化する領域を有効データ格納領域に設定する。さらに、R-ビット格納部20はソース領域に作用するN型領域3とゲート領域(チャンネル領域)との間に加えられる電圧により強誘電体層4の極性が変化する領域を有効データ格納領域に設定する。
【０１６３】
即ち、L-ビット格納部10と、R-ビット格納部20との間の領域にはチャンネルバイアス電圧が弱く印加されるので、意図されたデータが読取りまたは書込みされずデータの読取り/書込み動作に影響を及ぼさない無効データが格納される。このようなL-ビット格納部10と、R-ビット格納部20に当る格納領域の幅はドレーン/ソース領域に印加されるバイアス電圧の大きさに従い充分変更可能である。
【０１６４】
図20は、本発明に係る半導体メモリ装置のデータ「00」書込み動作を説明するための図である。
【０１６５】
L-ビット格納部10にデータ「0」、R-ビット格納部20にデータ「0」を格納するためにはワードライン5に電源電圧VDDを印加する。そして、N型ドレーン/ソース領域2、3に全てグラウンド電圧GNDを印加する。このような場合、強誘電体4の極性に応じてチャンネル領域にマイナスの電荷が誘導され、データ「00」を書き込むことができるようになる。
【０１６６】
図21は、本発明に係る半導体メモリ装置のデータ「01」書込み動作を説明するための図である。
【０１６７】
L-ビット格納部10にデータ「0」、R-ビット格納部20にデータ「1」をそれぞれ格納するためにはワードライン5にマイナスの読取り電圧-Vrdを印加する。なお、N型ドレーン/ソース領域2にグラウンド電圧GNDを印加し、N型ドレーン/ソース領域3にプラスの読取り電圧Vrdを印加する。
【０１６８】
このような場合、強誘電体4の極性に応じてL-ビット格納部10のチャンネル領域にマイナスの電荷が誘導され、データ「0」を書き込むことができるようになる。なお、強誘電体4の極性に応じてR-ビット格納部20のチャンネル領域にプラスの電荷が誘導され、データ「1」を書き込むことができるようになる。
【０１６９】
図22は、本発明に係る半導体メモリ装置のデータ「10」書込み動作を説明するための図である。
【０１７０】
L-ビット格納部10にデータ「1」、R-ビット格納部20にデータ「0」を格納するためにはワードライン5にマイナスの読取り電圧-Vrdを印加する。なお、N型ドレーン/ソース領域2にプラスの読取り電圧Vrdを印加し、N型ドレーン/ソース領域3にグラウンド電圧GNDを印加する。
【０１７１】
このような場合、強誘電体4の極性に応じてL-ビット格納部10のチャンネル領域にプラスの電荷が誘導され、データ「1」を書き込むことができるようになる。なお、強誘電体4の極性に応じてR-ビット格納部20のチャンネル領域にマイナスの電荷が誘導され、データ「0」を書き込むことができるようになる。
【０１７２】
図23は、本発明に係る半導体メモリ装置のデータ「11」書込み動作を説明するための図である。
【０１７３】
L-ビット格納部10にデータ「1」、R-ビット格納部20にデータ「1」を格納するためにはワードライン5にマイナスの読取り電圧-Vrdを印加する。なお、N型ドレーン/ソース領域2、3に全てプラスの読取り電圧Vrdを印加する。このような場合、強誘電体4の極性に応じてチャンネル領域にプラスの電荷が誘導され、データ「11」を書き込むことができるようになる。
【０１７４】
図24は、本発明に係る半導体メモリ装置のL-ビットデータの読取り動作を説明するための図である。
【０１７５】
L-ビット格納部10に格納されたデータを読み取るためにはワードライン5に読取り電圧Vrdを印加する。なお、N型ドレーン/ソース領域2にグラウンド電圧GNDを印加し、N型ドレーン/ソース領域3にセンシングバイアス電圧Vsenを印加する。このような場合、チャンネル領域に流れるセルセンシング電流を感知してL-ビット格納部10に格納されたデータを読み取ることになる。
【０１７６】
図25は、本発明に係る導体メモリ装置のR-ビットデータの読取り動作を説明するための図である。
【０１７７】
R-ビット格納部20に格納されたデータを読み取るためにはワードライン5に読取り電圧Vrdを印加する。なお、N型ドレーン/ソース領域2にセンシングバイアス電圧Vsenを印加し、N型ドレーン/ソース領域3にグラウンド電圧GNDを印加する。このような場合、チャンネル領域に流れるセルセンシング電流を感知してR-ビット格納部20に格納されたデータを読み取ることになる。
【０１７８】
図26は、本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【０１７９】
先ず、t0区間では選択されたローアドレスの全てのセルに対しR-ビットデータを読み取って増幅したあと、後述するレジスタに格納する。なお、t1区間では選択されたローアドレスの全てのセルに対しL-ビットデータを読み取って増幅したあと、後述するレジスタに格納する。
【０１８０】
即ち、後述するt2区間で全てのメモリセルにデータ「0」を書き込むので、既存のメモリセルに格納されたデータが如何なるデータなのか知り得ない。よって、既存のメモリセルに格納されたデータを知るため、メモリセルにデータ「0」が書き込まれる以前にこれをレジスタに格納することになる。
【０１８１】
以後、t2区間では選択されたローアドレスの全てのセルにデータ「0」を書き込む。さらに、t3区間ではリフレッシュモード時にレジスタに格納されたデータをメモリセルに再度書き込んで復旧し、新たに書き込むセル等は新しい外部のデータで書込みを行なうことになる。このとき、データ「0」の書込み動作はt2区間で既に行なわれたので書込み「0」維持(Preserve)モードとなり、データ「1」に対しては新しいデータを書き込むことになる。
【０１８２】
図27は、本発明に係る半導体メモリ装置のリフレッシュサイクル動作タイミング図である。
【０１８３】
先ず、t0区間では選択されたローアドレスの全てのセルに対しR-ビットデータを読み取って増幅したあと、レジスタに格納する。なお、t1区間では選択されたローアドレスの全てのセルに対しL-ビットデータを読み取って増幅したあと、後述するレジスタに格納する。
【０１８４】
以後、t2区間では選択されたローアドレスの全てのセルのうちL-ビットまたはR-ビットデータ「0」を復旧するためのリフレッシュ「0」動作を行なう。さらに、t3区間では選択されたローアドレスの全てのセルのうちL-ビットまたは R-ビットデータ「1」を復旧するためのリフレッシュ「1」動作を行なう。
【０１８５】
図28は、本発明に係る半導体メモリ装置のセルアレイに関する平面図である。
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。なお、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差される領域に複数個の単位セルCが位置する。
【０１８６】
ここで、奇数列に配列されたビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>がR-ビットを格納するためのビットラインである。なお、偶数列に配列されたビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>がL-ビットを格納するためのビットラインである。そして、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>と、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>は相互交互に配置され、互いに異なるレイヤに形成される。これに伴い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【０１８７】
即ち、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>の上部または下部レイヤに偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>が形成される。なお、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>の上部または下部レイヤに奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>が形成される。
【０１８８】
さらに、1つの単位ビットセルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成された偶数ビットラインL-BL<2>、奇数ビットラインR-BL<3>とビットラインコンタクトBLCを介し連結される。
【０１８９】
図29は、本発明に係る半導体メモリ装置のセルアレイ構造及びR-ビットデータ読取り動作を説明するための図である。
【０１９０】
本発明に係るセルアレイは、複数個のワードラインWLが一定の間隔を置いてロー方向に配列される。なお、複数個の偶数/奇数ビットラインL-BL、R-BLは複数個のワードラインWLと交差されるよう垂直の方向、即ち、カラム方向に配列される。さらに、複数個のワードラインWLと、複数個の偶数/奇数ビットラインL-BL、R-BLが交差する領域に複数個の単位セルCが位置する。
【０１９１】
ここで、1-T(One-Transistor) FET(Field Effect Transistor)構造の単位セルCは、1つのワードラインWL0と互いに異なる層に形成された2つの偶数/奇数ビットラインL-BL0、R-BL1と連結される。本発明では、説明の便宜のため1つのワードラインWL0と偶数/奇数ビットライン対L-BL0、R-BL1をその例に挙げて説明するが、本発明はこれに限定されるのではなく残りの複数個のワードラインWL1、WL2．．．と、残りの複数個の偶数/奇数ビットライン対L-BL2、R-BL3．．．に全て同様に適用可能である。
【０１９２】
単位セルCのドレーン/ソース端子は偶数/奇数ビットライン対L-BL0、R-BL1の間に連結され、ゲート端子はワードラインWL0と連結される。なお、互いに異なるレイヤに配置された偶数/奇数ビットライン対L-BL0、R-BL1はそれぞれ1つのセンスアンプ(Sense Amplifier)S/A、書込み駆動部(Write Driver)W/D及びレジスタ(Register)REGと連結される。即ち、それぞれのビットラインBLはこれと一対一対応する個数のセンスアンプS/A、書込み駆動部W/D及びレジスタREGと連結される。
【０１９３】
ここで、センスアンプS/Aはセルデータを感知及び増幅してデータ「1」とデータ「0」を区別するための構成であり、偶数ビットラインL-BL0と奇数ビットラインR-BL1と一対一対応して連結される。センスアンプS/Aはレファレンス電流を発生させるため、基準電圧端refを介しレファレンス電圧が印加される。
【０１９４】
なお、書込み駆動部W/Dはメモリセルにデータを書き込む場合、書込みデータに応じて駆動電圧を生成しビットラインBLに供給する構成であり、偶数ビットラインL-BL0と奇数ビットラインR-BL1と一対一対応して連結される。さらに、レジスタREGはセンスアンプS/Aのデータを一時的に格納するための臨時記憶装置であり、偶数ビットラインL-BL0と奇数ビットラインR-BL1と一対一対応して連結される。
【０１９５】
このような構造を有する本発明のセルアレイは、R-ビットデータの読取り動作モード時に選択されたワードラインWL0に読取り電圧Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。なお、単位セルCに連結された偶数ビットラインL-BL0には単位セルCのセンシング電流を感知するためのセンシングバイアス電圧Vsenを印加する。そして、他方の奇数ビットラインR-BL1にはグラウンド電圧GNDを印加する。
【０１９６】
このような場合、セルデータの格納状態に従いセルセンシング電流Isenが流れることになる。これに伴い、強誘電体層4の極性に従い偶数/奇数ビットライン対L-BL0、R-BL1に流れる電流が変化することになり、単位セルCに格納されたセルデータを読み取ることができるようになる。
【０１９７】
即ち、ワードラインWL0に読取り電圧Vrdが印加され、偶数ビットラインL-BL0にセンシングバイアス電圧Vsenが印加され、奇数ビットラインR-BL1にグラウンド電圧GNDが印加される。この状態で、奇数ビットラインR-BL1に流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングし、R-ビットデータを読み取ることになる。
【０１９８】
これに伴い、メモリセルのチャンネル領域がオフになった状態の場合、セルセンシング電流Isenの値をセンシングしてR-ビット格納部20に格納されたデータ「1」を読み取ることができるようになる。その反面、チャンネル領域がターンオンされた状態の場合、セルセンシング電流Isenの値をセンシングしてR-ビット格納部20に格納されたデータ「0」を読み取ることができるようになる。
【０１９９】
図30は、本発明に係る半導体メモリ装置のセルアレイ構造及びL-ビットデータ読取り動作を説明するための図である。
【０２００】
本発明に係るセルアレイは、L-ビットデータの読取り動作モード時に選択されたワードラインWL0に読取り電圧Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。なお、単位セルCに連結された偶数ビットラインL-BL0にはグラウンド電圧GNDを印加する。そして、他方の奇数ビットラインR-BL1には単位セルCのセンシング電流を感知するためのセンシングバイアス電圧Vsenを印加する。
【０２０１】
このような場合、セルデータの格納状態に応じてセルセンシング電流Isenが流れることになる。これに伴い、強誘電体層4の極性に従い偶数/奇数ビットライン対L-BL0、R-BL1に流れる電流が変化することになり、単位セルCに格納されたセルデータを読み取ることができるようになる。
【０２０２】
即ち、ワードラインWL0に読取り電圧Vrdが印加され、偶数ビットラインL-BL0にグラウンド電圧GNDが印加され、奇数ビットラインR-BL1にセンシングバイアス電圧Vsenが印加された状態で、偶数ビットラインL-BL0に流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングし、L-ビットデータを読み取ることになる。
【０２０３】
これに伴い、メモリセルのチャンネル領域がオフになった状態の場合、セルセンシング電流Isenの値をセンシングしてL-ビット格納部10に格納されたデータ「1」を読み取ることができるようになる。その反面、チャンネル領域がターンオンされた状態の場合、セルセンシング電流Isenの値をセンシングしてL-ビット格納部10に格納されたデータ「0」を読み取ることができるようになる。
【０２０４】
図31は、本発明に係る半導体メモリ装置の「0000．．．」書込み動作を説明するための図である。
【０２０５】
本発明に係るセルアレイは、データ「0000」の書込み動作モード時に選択されたワードラインWL0に強誘電体の分極特性が変化する臨界電圧(Vc)以上の電源電圧VDDを印加する。そして、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。さらに、単位セルCに連結された全ての偶数/奇数ビットライン対L-BL、R-BLに全てグラウンド電圧を印加する。
【０２０６】
ここで、読取り電圧Vrdは臨界電圧(Vc)値より小さく、電源電圧VDDは臨界電圧(Vc)より大きく設定されるのが好ましい。さらに、センシングバイアス電圧Vsenは読取り電圧Vrdより小さく設定されるのが好ましい。
【０２０７】
このような場合、メモリセルのチャンネル領域がターンオンされる状態で強誘電体物質が分極化される。これに伴い、メモリセルにデータ「0000..」を書き込むことができるようになる。即ち、ワードラインWL0に電源電圧VDDが印加され、偶数/奇数ビットライン対L-BL、R-BLにグラウンド電圧が印加された状態で、強誘電体層4の分極に従いチャンネル領域がターンオンされてメモリセルにデータ「0000．．．」を書き込むことができるようになる。
【０２０８】
図32は、本発明に係る半導体メモリ装置の「0101．．．」書込み動作を説明するための図である。
【０２０９】
本発明に係るセルアレイは、データ「0101」の書込み動作モード時に選択されたワードラインWL0にマイナスの読取り電圧-Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。ここで、マイナスの読取り電圧-Vrdは読取り電圧Vrdと同じ大きさの絶対値を有し位相が逆の電圧値である。なお、単位セルCに連結された偶数ビットラインL-BLに全てグラウンド電圧を印加する。そして、単位セルCに連結された奇数ビットラインR-BLに全てプラスの読取り電圧Vrdを印加する。
【０２１０】
このような場合、奇数ビットラインR-BLのN型ドレーン/ソース領域3にプラスの読取り電圧Vrdが印加され、ゲート端子にはマイナスの読取り電圧-Vrdが強誘電体層4の分極が変化される臨界電圧Vc以上に加えられることになる。これに伴い、メモリセルのチャンネル領域がターンオフされる状態で強誘電体物質が分極化される。
【０２１１】
したがって、選択されたローの偶数ビットラインL-BLには臨界電圧Vc以下の電圧が加えられることになり、メモリセルのL-ビット格納部10はデータ「0」を維持することになる。そして、R-ビット格納部20にデータ「1」を書き込むことができるようになる。即ち、ワードラインWL0にマイナスの読取り電圧-Vrdが印加され、偶数/奇数ビットライン対L-BL、R-BLにそれぞれグラウンド電圧、プラスの読取り電圧Vrdが印加される。この状態で、強誘電体層4の分極に従いチャンネル領域がターンオフされ、メモリセルにデータ「0101．．．」を書き込むことができるようになる。
【０２１２】
図33は、本発明に係る半導体メモリ装置の「1010．．．」書込み動作を説明するための図である。
【０２１３】
本発明に係るセルアレイは、データ「1010」の書込み動作モード時に選択されたワードラインWL0にマイナスの読取り電圧-Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。なお、単位セルCに連結された偶数ビットラインL-BLに全てプラスの読取り電圧Vrdを印加する。そして、単位セルCに連結された奇数ビットラインR-BLに全てグラウンド電圧を印加する。
【０２１４】
このような場合、偶数ビットラインL-BLのN型ドレーン/ソース領域2にプラスの読取り電圧Vrdが印加され、ゲート端子にはマイナスの読取り電圧-Vrdが強誘電体層4の分極が変化される臨界電圧Vc以上に加えられることになる。これに伴い、メモリセルのチャンネル領域がターンオフされる状態で強誘電体物質が分極化される。
【０２１５】
したがって、選択されたローの奇数ビットラインR-BLには臨界電圧Vc以下の電圧が加えられることになり、メモリセルのR-ビット格納部20はデータ「0」を維持することになる。そして、L-ビット格納部10にデータ「1」を書き込むことができるようになる。即ち、ワードラインWL0にマイナスの読取り電圧-Vrdが印加され、偶数/奇数ビットライン対L-BL、R-BLにそれぞれプラスの読取り電圧Vrd、グラウンド電圧が印加される。この状態で、強誘電体層4の分極に従いチャンネル領域がターンオフされ、メモリセルにデータ「0101．．．」を書き込むことができるようになる。
【０２１６】
図34は、本発明に係る半導体メモリ装置の「1111．．．」書込み動作を説明するための図である。
【０２１７】
本発明に係るセルアレイは、データ「1111」の書込み動作モード時に選択されたワードラインWL0にマイナスの読取り電圧-Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。そして、単位セルCに連結された全ての偶数/奇数ビットライン対L-BL、R-BLに全てグラウンド電圧を印加する。
【０２１８】
このような場合、メモリセルのチャンネル領域がターンオフされる状態で強誘電体物質が分極化される。これに伴い、メモリセルにデータ「1111．．」を書き込むことができるようになる。即ち、ワードラインWL0にマイナスの読取り電圧-Vrdが印加され、偶数/奇数ビットライン対L-BL、R-BLにプラスの読取り電圧Vrdが印加される。この状態で、強誘電体層4の分極に従いチャンネル領域がターンオフされてメモリセルにデータ「1111．．．」を書き込むことができるようになる。
【０２１９】
図35は、本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【０２２０】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、R-ビットデータをセンシングするため偶数ビットラインL-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、偶数ビットラインL-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。そして、奇数ビットラインR-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２２１】
以後、t2区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、L-ビットデータをセンシングするため奇数ビットラインR-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、奇数ビットラインR-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。そして、偶数ビットラインL-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２２２】
図36は、本発明に係る半導体メモリ装置の書込み/リフレッシュ動作に関するタイミング図である。
【０２２３】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、偶数ビットラインL-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、選択されたローの全てのセルに対し偶数ビットラインL-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。そして、奇数ビットラインR-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２２４】
以後、t2区間で選択されたワードラインWL0がグラウンドGND レベルから読取り電圧Vrdレベルに遷移する。なお、奇数ビットラインR-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、選択されたローの全てのセルに対し奇数ビットラインR-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。そして、偶数ビットラインL-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２２５】
次に、t3区間で選択されたワードラインWL0が読取り電圧Vrdレベルから電源電圧VDDレベルに遷移し、偶数または奇数ビットラインL-BL、R-BLがセンシングバイアス電圧Vsenレベルから読取り電圧Vrdまたはグラウンド電圧GNDレベルに遷移する。このような場合、選択されたロー(Row)の全てのセルに対しデータ「0」を書き込むことができるようになる。
【０２２６】
次に、t4区間で選択されたワードラインWL0が電源電圧VDDレベルからマイナスの読取り電圧-Vrdレベルに遷移し、偶数または奇数ビットラインL-BL、R-BLが読取り電圧Vrdまたはグラウンド電圧GNDレベルを維持する。このような場合、レジスタREGに格納されたデータを再度メモリセルに書き込んでデータを復旧するか、外部から印加された新しいデータを書き込むこともできる。
このとき、データ「0」は既にt1またはt2区間で書き込まれた状態なので、t3区間ではデータ「0」維持モードとなり、データ「1」に対しては新しい書込み動作が行なわれる。
【０２２７】
図37は、本発明に係る半導体メモリ装置のセルアレイに関する他の実施例である。
【０２２８】
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。そして、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差される領域に複数個の単位セルCが位置する。
【０２２９】
ここで、奇数列に配列されたビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>がR-ビットを格納するためのビットラインである。なお、偶数列に配列されたビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>がL-ビットを格納するためのビットラインである。そして、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>と、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>は相互交互に配置され、互いに異なるレイヤに形成される。これに伴い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【０２３０】
即ち、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>の上部または下部レイヤに偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>が形成される。なお、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>の上部または下部レイヤに奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>が形成される。
【０２３１】
さらに、1つの単位ビットセルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成された偶数ビットラインL-BL<2>、奇数ビットラインR-BL<3>とビットラインコンタクトBLCを介し連結される。
【０２３２】
図38は、本発明に係る半導体メモリ装置のさらに他の実施例である。
【０２３３】
本発明に係る1-T(One-Transistor) FET(Field Effect Transistor)型強誘電体メモリセルは、n-ビットを格納するレフト(Left)-nビット(Bit)格納部10と、n-ビットを格納するライト(Right)-nビット(Bit)格納部20を含んで1つの単位セルに2n-ビット(Bit)を格納することができるようになる(ここで、nは自然数)。以下では、説明の便宜のためレフト-nビットを「L-nビット」とし、ライト-nビットを「R-nビット」と命名することにする。
【０２３４】
単位セルのチャンネル領域を基準にして左側部分に配置された強誘電体層4とチャンネル領域をL-nビット格納部10とし、n-ビットデータを格納する。なお、単位セルのチャンネル領域を基準にして右側部分に配置された強誘電体層4とチャンネル領域をR-nビット格納部20とし、n-ビットデータを格納する。
【０２３５】
ここで、L-nビット格納部10に格納されたデータを読み取る場合にはN型領域2がソース領域に作用し、N型領域3がドレーン領域に作用することになる。なお、R-nビット格納部20に格納されたデータを読み取る場合は、N型領域3がソース領域に作用し、N型領域2がドレーン領域に作用することになる。これに伴い、1つのN型領域2、3はドレーン領域にもソース領域にもなり得る。したがって、メモリセルの書込み動作時にはL-nビット格納部10と、R-nビット格納部20に同時にデータを書き込むことができる。しかし、読取り動作時にはL-nビット格納部10と、R-nビット格納部20に格納されたデータを同時に読み取ることができなくなる。
【０２３６】
なお、L-nビット格納部10はソース領域に作用するN型領域2とゲート領域(チャンネル領域)との間に加えられる電圧により強誘電体層4の極性が変化する領域を有効データ格納領域に設定する。さらに、R-nビット格納部20はソース領域に作用するN型領域3とゲート領域(チャンネル領域)との間に加えられる電圧により強誘電体層4の極性が変化する領域を有効データ格納領域に設定する。
【０２３７】
即ち、L-nビット格納部10と、R-nビット格納部20の間の領域にはチャンネルバイアス電圧が弱く印加されるので、意図されたデータが読取りまたは書込みされずデータの読取り/書込み動作に影響を及ぼさない無効データが格納される。このようなL-nビット格納部10と、R-nビット格納部20に当る格納領域の幅は、ドレーン/ソース領域に印加されるバイアス電圧の大きさに従い充分変更可能である。
【０２３８】
図39は、本発明に係る半導体メモリ装置のn-ビット格納セルの書込みレベルを説明するための図である。
【０２３９】
本発明はn-ビットのデータを格納するため2n個の書込み電圧レベルが必要である。即ち、「00..00」、「00..01」、．．．「11..10」、「11..11」のデータを格納するためこれと対応する個数の書込み電圧VW0、VW1．．．VWm、VWnを用いることになる。
【０２４０】
図40は、本発明に係る半導体メモリ装置のn-ビット格納セルのセンシング電流レベルを説明するための図である。
【０２４１】
本発明は「00..00」、「00..01」、．．．「11..10」、「11..11」のn-ビットデータをセンシングするため複数個のレファレンスレベル電流Iref(0)〜Iref(m)値が必要である。例えば、データ「3」がメモリセルに格納された場合、メモリセルに格納されたセルデータのレベルに従い8つの別のセンシング電圧がビットライン(またはサブビットライン)に印加される。
【０２４２】
なお、ビットラインを介しセンシングされた電圧はメーンビットラインで2n個のデータレベル、即ち、「111」、「110」、..「001」、「000」に区分される。したがって、このような2n個のレベルは2n-1個のレファレンスレベルと比較及び増幅される。
【０２４３】
図41は、本発明に係る半導体メモリ装置のデータ「0」書込み動作を説明するための図である。
【０２４４】
L-nビット格納部10と、R-nビット格納部20にデータ「0」を全て格納するためにはワードライン5に電源電圧VDDを印加する。なお、N型ドレーン/ソース領域2、3に全てグラウンド電圧GNDを印加する。このような場合、強誘電体4の極性に従いチャンネル領域にマイナスの電荷が誘導され、データ「0」を書き込むことができるようになる。
【０２４５】
図42は、本発明に係る半導体メモリ装置の2n-ビットデータの書込み動作を説明するための図である。
【０２４６】
L-nビット格納部10と、R-nビット格納部20にn-ビットデータをそれぞれ格納するためには、ワードライン5にマイナスの読取り電圧-Vrdを印加する。なお、N型ドレーン/ソース領域2、3にそれぞれn個の書込み電圧VW1．．．VWm、VWnのうち1つを印加することになる。
【０２４７】
図43は、本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【０２４８】
先ず、t0区間では選択されたローアドレスの全てのセルに対しR-nビットデータを読み取って増幅したあと、後述するレジスタに格納する。なお、t1区間では選択されたローアドレスの全てのセルに対しL-nビットデータを読み取って増幅したあと、後述するレジスタに格納する。
【０２４９】
即ち、後述するt2区間で全てのメモリセルにデータ「0」を書き込むので、既存のメモリセルに格納されたデータが如何なるデータなのか知り得ない。よって、既存のメモリセルに格納されたデータを知るため、メモリセルにデータ「0」が書き込まれる以前にこれをレジスタに格納することになる。
【０２５０】
以後、t2区間では選択されたローアドレスの全てのセルにデータ「0」を書き込む。さらに、t3区間ではリフレッシュモード時にレジスタに格納されたデータをメモリセルに再度書き込んで復旧し、新たに書き込むセル等は新しい外部のデータで書込みを行なうことになる。このとき、データ「0」の書込み動作は t2区間で既に行なわれたので書込み「0」維持(Preserve)モードとなり、2-nビットデータに対しては新しいデータを書き込むことになる。
【０２５１】
図44は、本発明に係る半導体メモリ装置のセルアレイに関するさらに他の実施例である。
【０２５２】
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。なお、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差される領域に複数個の単位n-ビットセルCが位置する。
【０２５３】
ここで、奇数列に配列されたビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>がR-nビットを格納するためのビットラインである。なお、偶数列に配列されたビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>がL-nビットを格納するためのビットラインである。そして、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>と、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>は相互交互に配置され、互いに異なるレイヤに形成される。これに従い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【０２５４】
即ち、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>の上部または下部レイヤに偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>が形成される。なお、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>の上部または下部レイヤに奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>が形成される。
【０２５５】
さらに、1つの単位n-ビットセルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成された偶数ビットラインL-BL<2>、奇数ビットラインR-BL<3>とビットラインコンタクトBLCを介し連結される。
【０２５６】
図45は、本発明に係る半導体メモリ装置のセルアレイ構造及びR-nビットデータ読取り動作を説明するための図である。
【０２５７】
本発明に係るセルアレイは、複数個のワードラインWLが一定の間隔を置いてロー方向に配列される。なお、複数個の偶数/奇数ビットラインL-BL、R-BLは複数個のワードラインWLと交差されるよう垂直の方向、即ち、カラム方向に配列される。さらに、複数個のワードラインWLと、複数個の偶数/奇数ビットラインL-BL、R-BLが交差する領域に複数個の単位n-ビットセルCが位置する。
【０２５８】
ここで、1-T(One-Transistor) FET(Field Effect Transistor)構造の単位セルCは1つのワードラインWL0と互いに異なる層に形成された2つの偶数/奇数ビットラインL-BL0、R-BL1と連結される。本発明では説明の便宜のため1つのワードラインWL0と偶数/奇数ビットライン対L-BL0、R-BL1をその例に挙げて説明するが、本発明はこれに限定されず残りの複数個のワードラインWL1、WL2．．．と、残りの複数個の偶数/奇数ビットライン対L-BL2、R-BL3．．．に全て同様に適用可能である。
【０２５９】
単位n-ビットセルCのドレーン/ソース端子は偶数/奇数ビットライン対L-BL0、R-BL1の間に連結され、ゲート端子はワードラインWL0と連結される。なお、互いに異なるレイヤに配置された偶数/奇数ビットライン対L-BL0、R-BL1はそれぞれカラム選択スィッチC/Sと連結される。即ち、それぞれのビットラインBLはこれと一対一対応する個数のカラム選択スィッチC/Sと連結される。そして、それぞれのカラム選択スィッチC/SはデータバスDBと連結される。それぞれのビットラインBLとデータバスDBとの間の信号の送信は、カラム選択スィッチC/Sの活性化可否によって決定される。
【０２６０】
このような構造を有する本発明のセルアレイは、R-nビットデータの読取り動作モード時に選択されたワードラインWL0に読取り電圧Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。なお、単位n-ビットセルCに連結された偶数ビットラインL-BL0には単位n-ビットセルCのセンシング電流を感知するためのセンシングバイアス電圧Vsenを印加する。そして、他方の奇数ビットラインR-BL1にはグラウンド電圧GNDを印加する。
【０２６１】
このような場合、セルデータの格納状態に応じてセルセンシング電流Isenが流れることになる。これに伴い、強誘電体層4の極性に従って偶数/奇数ビットライン対L-BL0、R-BL1に流れる電流が変化することになり、単位セルCに格納されたセルデータを読み取ることができるようになる。
【０２６２】
即ち、ワードラインWL0に読取り電圧Vrdが印加され、偶数ビットラインL-BL0にセンシングバイアス電圧Vsenが印加され、奇数ビットラインR-BL1にグラウンド電圧GNDが印加された状態で、奇数ビットラインR-BL1に流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングしてR-nビットデータを読み取ることになる。
【０２６３】
図46は、本発明に係る半導体メモリ装置のセルアレイ構造及びL-nビットデータ読取り動作を説明するための図である。
【０２６４】
本発明に係るセルアレイは、L-nビットデータの読取り動作モード時に選択されたワードラインWL0に読取り電圧Vrdを印加し、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。なお、単位n-ビットセルCに連結された偶数ビットラインL-BL0にはグラウンド電圧GNDを印加する。そして、他方の奇数ビットラインR-BL1には単位n-ビットセルCのセンシング電流を感知するためのセンシングバイアス電圧Vsenを印加する。
【０２６５】
このような場合、セルデータの格納状態に応じてセルセンシング電流Isenが流れることになる。これに伴い、強誘電体層4の極性に従って偶数/奇数ビットライン対L-BL0、R-BL1に流れる電流が変化することになり、単位n-ビットセルCに格納されたセルデータを読み取ることができるようになる。
【０２６６】
即ち、ワードラインWL0に読取り電圧Vrdが印加され、偶数ビットラインL-BL0にグラウンド電圧GNDが印加され、奇数ビットラインR-BL1にセンシングバイアス電圧Vsenが印加された状態で、偶数ビットラインL-BL0に流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングしてL-ビットデータを読み取ることになる。
【０２６７】
図47は、本発明に係る半導体メモリ装置のデータ「0」書込み動作を説明するための図である。
【０２６８】
本発明に係るセルアレイは、データ「0」の書込み動作モード時に選択されたワードラインWL0に強誘電体の分極特性が変化する臨界電圧(Vc)以上の電源電圧VDDを印加する。なお、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。さらに、単位n-ビットセルCに連結された全ての偶数/奇数ビットライン対L-BL、R-BLに全てグラウンド電圧を印加する。
【０２６９】
ここで、読取り電圧Vrdは臨界電圧(Vc)値より小さく、電源電圧VDDは臨界電圧(Vc)より大きく設定されるのが好ましい。さらに、センシングバイアス電圧Vsenは読取り電圧Vrdより小さく設定されるのが好ましい。
【０２７０】
このような場合、メモリセルのチャンネル領域がターンオンされる状態で強誘電体物質が分極化される。これに伴い、メモリセルにデータ「0000..」を書き込むことができるようになる。即ち、ワードラインWL0に電源電圧VDDが印加され、偶数/奇数ビットライン対L-BL、R-BLにグラウンド電圧が印加される。この状態で、強誘電体層4の分極に従いチャンネル領域がターンオンされメモリセルにデータ「0000．．．」を書き込むことができるようになる。
【０２７１】
図48は、本発明に係る半導体メモリ装置の2n-ビットデータの書込み動作を説明するための図である。
【０２７２】
本発明に係るセルアレイは、2n-ビットデータの書込み動作モード時に選択されたワードラインWL0にマイナスの読取り電圧-Vrdを印加する。なお、選択されていない残りのワードラインWL1、WL2にはグラウンド電圧GNDを印加する。ここで、マイナスの読取り電圧-Vrdは読取り電圧Vrdと同じ大きさの絶対値を有し位相が逆の電圧値である。そして、単位n-ビットセルCに連結された偶数/奇数ビットラインL-BL、R-BLに全てn個の書込み電圧VW1〜VWnのうち1つの電圧を印加する。
【０２７３】
このような場合、偶数/奇数ビットラインL-BL、R-BLのN型ドレーン/ソース領域2、3に書込み電圧VW1〜VWnのうち1つが印加され、所望のデータを格納することができるようになる。例えば、選択されたローの偶数ビットラインL-BLには臨界電圧Vc以下の電圧が加えられることになり、メモリセルのL-nビット格納部10はデータ「0」を維持することになる。なお、R-nビット格納部20にデータ「1」を書き込むことができるようになる。
【０２７４】
図49は、本発明に係る半導体メモリ装置の電流センスアンプアレイ及びレファレンス部に関する構成を示す図である。
【０２７５】
本発明はアナログプロセッサ400と、D/A変換器410と、センスアンプアレイ500と、デジタルプロセッサ510及びレファレンス部REF(0)~REF(n)を含む。ここで、アナログプロセッサ400とD/A変換器410は書込み電圧駆動手段に含まれ、センスアンプアレイ500と、デジタルプロセッサ510及びレファレンス部REF(0)〜REF(n)はデータセンシング手段に含まれるのが好ましい。
【０２７６】
ここで、アナログプロセッサ400は入力されるアナログ信号を信号処理してD/A(Digital/Analog)変換器410に出力する。D/A変換器410は、アナログプロセッサ400から印加されるアナログ信号をデジタル信号に変換し、2n個の書込み(再格納)電圧VW0〜VWnを生成してデータバスDBに出力することになる。
【０２７７】
なお、センスアンプアレイ500は2n-1個のセンスアンプS/Aを含む。このような複数個のセンスアンプS/Aは、レファレンス部REF(0)〜REF(n)で印加されたレファレンスレベル電流Iref(0)〜Iref(m)とデータバスDBから印加されるデータ電流Idata値を比較及び増幅する。
【０２７８】
ここで、センスアンプS/Aは読取りモードで2n個のデータをセンシングするため、2n-1個のレファレンスレベル電流Iref(0)〜Iref(m)が必要になる。これに伴い、2n-1個のレファレンス部REF(0)〜REF(n)と一対一対応して連結される。デジタルプロセッサ510は、センスアンプアレイ500から印加されたデジタル信号を信号処理して出力する。
【０２７９】
図50は、図49に示したセンスアンプS/Aに関する詳細回路図である。
【０２８０】
センスアンプS/Aは、プリチャージ部501と増幅部502を含む。ここで、プリチャージ部501は共通ゲート端子を介しイコーライジング信号SEQが印加されるPMOSトランジスタP9〜P11を含む。PMOSトランジスタP9、P10は電源電圧VDD印加端と出力端OUT、/OUTにそれぞれ連結される。なお、PMOSトランジスタP11は出力端OUT、/OUTの間に連結される。これに伴い、プリチャージ部501はイコーライジング信号SEQの活性化時に出力端OUT、/OUTをイコーライジングさせる。
【０２８１】
増幅部502は、PMOSトランジスタP12、P13とNMOSトランジスタN16〜N19を含んでクロスカップルドラッチアンプを構成する。ここで、PMOSトランジスタP12とNMOSトランジスタN16、N18は、電源電圧VDD印加端と接地電圧端GNDとの間に直列連結される。なお、PMOSトランジスタP13とNMOSトランジスタN17、N19は、電源電圧VDD印加端と接地電圧端GNDとの間に直列連結される。
【０２８２】
PMOSトランジスタP12とNMOSトランジスタN16の共通ゲート端子は出力端/OUTに連結される。なお、PMOSトランジスタP13とNMOSトランジスタN17の共通ゲート端子は出力端OUTに連結される。
【０２８３】
ここで、NMOSトランジスタN18、N19は共通ゲート端子を介しセンスアンプイネーブル信号SENが印加される。なお、センスアンプS/Aから出力されたデータ電流IdataはデータバスDBに印加される。センスアンプS/Aから出力されたレファレンスレベル電流Irefはレファレンス部REFに印加される。
【０２８４】
図51は、本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【０２８５】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、R-nビットデータをセンシングするため、偶数ビットラインL-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、偶数ビットラインL-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。なお、奇数ビットラインR-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２８６】
以後、t2区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、L-ビットデータをセンシングするため、奇数ビットラインR-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、奇数ビットラインR-BLを介し流れるセルセンシング電流Isenの値をセンスアンプS/Aを介しセンシングして増幅する。そして、偶数ビットラインL-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２８７】
図52は、本発明に係る半導体メモリ装置の書込み/リフレッシュ動作に関するタイミング図である。
【０２８８】
先ず、t1区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、偶数ビットラインL-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、選択されたローの全てのセルに対し偶数ビットラインL-BLを介し流れるセルセンシング電流Isenの値を、センスアンプS/Aを介しセンシングして増幅する。なお、奇数ビットラインR-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２８９】
以後、t2区間で選択されたワードラインWL0がグラウンドGNDレベルから読取り電圧Vrdレベルに遷移する。なお、奇数ビットラインR-BLがグラウンドGNDレベルからセンシングバイアス電圧Vsenレベルに遷移する。このような場合、選択されたローの全てのセルに対し奇数ビットラインR-BLを介し流れるセルセンシング電流Isenの値を、センスアンプS/Aを介しセンシングして増幅する。なお、偶数ビットラインL-BLのセルデータを読み取ってレジスタREGに格納することになる。
【０２９０】
次に、t3区間で選択されたワードラインWL0が読取り電圧Vrdレベルから電源電圧VDDレベルに遷移し、偶数または奇数ビットラインL-BL、R-BLがセンシングバイアス電圧Vsenレベルからグラウンド電圧GNDレベルに遷移する。このような場合、選択されたロー(Row)の全てのセルに対しデータ「0」を書き込むことができるようになる。
【０２９１】
次に、t4区間で選択されたワードラインWL0が電源電圧VDDレベルからマイナスの読取り電圧-Vrdレベルに遷移し、偶数または奇数ビットラインL-BL、R-BLがグラウンド電圧GNDレベルを維持する。このような場合、レジスタREGに格納されたデータを再度メモリセルに書き込んでデータを復旧するか、外部から印加された新しいデータを書き込むこともできる。
【０２９２】
このとき、データ「0」は既にt3区間で書き込まれた状態なので、t4区間ではデータ「0」維持モードとなり、2n-ビットデータに対しては書込み電圧VW1〜VWnの印加に従い新しい書込み動作が行なわれる。
【０２９３】
図53は、本発明に係る半導体メモリ装置のセルアレイに関するさらに他の実施例である。
【０２９４】
本発明に係るセルアレイは、複数個のワードラインWLがロー方向に配列される。なお、複数個のビットラインBLは複数個のワードラインWLと垂直の方向(カラム方向)に配列される。さらに、複数個のワードラインWLと、複数個のビットラインBLが交差される領域に複数個の単位セルCが位置する。
【０２９５】
ここで、奇数列に配列されたビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>がR-ビットを格納するためのビットラインである。なお、偶数列に配列されたビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>がL-ビットを格納するためのビットラインである。そして、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>と、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>は相互交互に配置され、互いに異なるレイヤに形成される。これに伴い、1つの単位セルCに2つのビットラインBLが連結される場合、ビットラインBLの面積が従来に比べて増加することになるのを防止するようにする。
【０２９６】
即ち、奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>の上部または下部レイヤに偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>が形成される。なお、偶数列のビットラインBL<0>、BL<2>、BL<4>、BL<6>、BL<8>の上部または下部レイヤに奇数列のビットラインBL<1>、BL<3>、BL<5>、BL<7>、BL<9>が形成される。
【０２９７】
さらに、1つの単位ビットセルCは1つのワードラインWLと互いに異なる層に配置された2つのビットラインBLとからなる。例えば、1つの単位セルCは1つのワードラインWL<0>と、互いに異なる層に形成された偶数ビットラインL-BL<2>、奇数ビットラインR-BL<3>とビットラインコンタクトBLCを介し連結される。
【図面の簡単な説明】
【０２９８】
【図１】本発明に係る半導体メモリ装置のセル断面図である。
【図２ａ】本発明に係る半導体メモリ装置の読取りモードにおけるビットライン電流を示したグラフである。
【図２ｂ】本発明に係る半導体メモリ装置の読取りモードにおけるビットライン電流を示したグラフである。
【図３】本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【図４】本発明に係る半導体メモリ装置のリフレッシュサイクル動作タイミング図である。
【図５】本発明に係る半導体メモリ装置の全体構成を示す図である。
【図６】本発明に係る半導体メモリ装置のデータ維持特性を説明するためのグラフである。
【図７】本発明に係る半導体メモリ装置のセルアレイに関する平面図である。
【図８】本発明に係る半導体メモリ装置のセルアレイ構造及び読取り動作を説明するための図である。
【図９】本発明に係る半導体メモリ装置のセルアレイ構造及びデータ「0」書込み動作を説明するための図である。
【図１０】本発明に係る半導体メモリ装置のセルアレイ構造及びデータ「1」書込み動作を説明するための図である。
【図１１】本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【図１２】本発明に係る半導体メモリ装置の書込み動作に関するタイミング図である。
【図１３】本発明に係る半導体メモリ装置のセルアレイに関する他の実施例である。
【図１４】本発明に係る半導体メモリ装置のセルアレイ構造及び書込み駆動部、センスアンプに関する構成を示す図である。
【図１５】本発明に係る半導体メモリ装置のローデコーダに関する回路図である。
【図１６】図15に示したローデコーダに関する動作波形図である。
【図１７】図14に示した書込み駆動部及びセンスアンプに関する詳細回路図である。
【図１８】図17に示した書込み駆動部及びセンスアンプに関する動作波形図である。
【図１９】本発明に係る半導体メモリ装置の他の実施例である。
【図２０】本発明に係る半導体メモリ装置のデータ「00」書込み動作を説明するための図である。
【図２１】本発明に係る半導体メモリ装置のデータ「01」書込み動作を説明するための図である。
【図２２】本発明に係る半導体メモリ装置のデータ「10」書込み動作を説明するための図である。
【図２３】本発明に係る半導体メモリ装置のデータ「11」書込み動作を説明するための図である。
【図２４】本発明に係る半導体メモリ装置のレフト(Left)-ビットデータの読取り動作を説明するための図である。
【図２５】本発明に係る半導体メモリ装置のライト(Right)-ビットデータの読取り動作を説明するための図である。
【図２６】本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【図２７】本発明に係る半導体メモリ装置のリフレッシュサイクル動作タイミング図である。
【図２８】本発明に係る半導体メモリ装置のセルアレイに関する平面図である。
【図２９】本発明に係る半導体メモリ装置のセルアレイ構造及びライト-ビットデータ読取り動作を説明するための図である。
【図３０】本発明に係る半導体メモリ装置のセルアレイ構造及びレフト-ビットデータ読取り動作を説明するための図である。
【図３１】本発明に係る半導体メモリ装置の「0000．．．」書込み動作を説明するための図である。
【図３２】本発明に係る半導体メモリ装置の「0101．．．」書込み動作を説明するための図である。
【図３３】本発明に係る半導体メモリ装置の「1010．．．」書込み動作を説明するための図である。
【図３４】本発明に係る半導体メモリ装置の「1111．．．」書込み動作を説明するための図である。
【図３５】本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【図３６】本発明に係る半導体メモリ装置の書込み動作に関するタイミング図である。
【図３７】本発明に係る半導体メモリ装置のセルアレイに関する他の実施例である。
【図３８】本発明に係る半導体メモリ装置のさらに他の実施例である。
【図３９】本発明に係る半導体メモリ装置のn-ビット格納セルの書込みレベルを説明するための図である。
【図４０】本発明に係る半導体メモリ装置のn-ビット格納セルのセンシング電流レベルを説明するための図である。
【図４１】本発明に係る半導体メモリ装置のローデータ書込み動作を説明するための図である。
【図４２】本発明に係る半導体メモリ装置のレフト(Left)-nビット書込み動作を説明するための図である。
【図４３】本発明に係る半導体メモリ装置の書込みサイクル動作タイミング図である。
【図４４】本発明に係る半導体メモリ装置のセルアレイに関する平面図である。
【図４５】本発明に係る半導体メモリ装置のセルアレイ構造及びライト-nビットデータ読取り動作を説明するための図である。
【図４６】本発明に係る半導体メモリ装置のセルアレイ構造及びレフト-nビットデータ読取り動作を説明するための図である。
【図４７】本発明に係る半導体メモリ装置のローデータ書込み動作を説明するための図である。
【図４８】本発明に係る半導体メモリ装置のn-レベルデータ書込み動作を説明するための図である。
【図４９】本発明に係る半導体メモリ装置の電流センスアンプアレイ及びレファレンス部に関する構成を示す図である。
【図５０】図49に示したセンスアンプに関する詳細回路図である。
【図５１】本発明に係る半導体メモリ装置の読取り動作に関するタイミング図である。
【図５２】本発明に係る半導体メモリ装置の書込み動作に関するタイミング図である。
【図５３】本発明に係る半導体メモリ装置のセルアレイに関する他の実施例である。
【符号の説明】
【０２９９】
１００  パッドアレイ
１１０  リフレッシュ制御手段
１１１  リフレッシュ制御部
１１２  リフレッシュカウンタ
１２０  ローアドレスレジスタ
１３０  ロータイミングロジック
１４０  ローデコーダ
１５０  セルアレイ
１６０  読取り/書込み制御部
１７０  カラムデコーダ
１８０  カラムアドレスレジスタ
１９０  カラムタイミングロジック
２００  リフレッシュ状態情報レジスタ
２１０  センスアンプ、レジスタ及び書込みドライバ
２２０  入/出力ロジック
２３０  I/Oレジスタ
２４０  I/Oバッファ
２５０  I/Oピン等
３００  システムコントローラ
【図１】
2008165970.tif 000003
【図２ａ】
2008165970.tif 000004
【図２ｂ】
2008165970.tif 000005
【図３】
2008165970.tif 000006
【図４】
2008165970.tif 000007
【図５】
2008165970.tif 000008
【図６】
2008165970.tif 000009
【図７】
2008165970.tif 000010
【図８】
2008165970.tif 000011
【図９】
2008165970.tif 000012
【図１０】
2008165970.tif 000013
【図１１】
2008165970.tif 000014
【図１２】
2008165970.tif 000015
【図１３】
2008165970.tif 000016
【図１４】
2008165970.tif 000017
【図１５】
2008165970.tif 000018
【図１６】
2008165970.tif 000019
【図１７】
2008165970.tif 000020
【図１８】
2008165970.tif 000021
【図１９】
2008165970.tif 000022
【図２０】
2008165970.tif 000023
【図２１】
2008165970.tif 000024
【図２２】
2008165970.tif 000025
【図２３】
2008165970.tif 000026
【図２４】
2008165970.tif 000027
【図２５】
2008165970.tif 000028
【図２６】
2008165970.tif 000029
【図２７】
2008165970.tif 000030
【図２８】
2008165970.tif 000031
【図２９】
2008165970.tif 000032
【図３０】
2008165970.tif 000033
【図３１】
2008165970.tif 000034
【図３２】
2008165970.tif 000035
【図３３】
2008165970.tif 000036
【図３４】
2008165970.tif 000037
【図３５】
2008165970.tif 000038
【図３６】
2008165970.tif 000039
【図３７】
2008165970.tif 000040
【図３８】
2008165970.tif 000041
【図３９】
2008165970.tif 000042
【図４０】
2008165970.tif 000043
【図４１】
2008165970.tif 000044
【図４２】
2008165970.tif 000045
【図４３】
2008165970.tif 000046
【図４４】
2008165970.tif 000047
【図４５】
2008165970.tif 000048
【図４６】
2008165970.tif 000049
【図４７】
2008165970.tif 000050
【図４８】
2008165970.tif 000051
【図４９】
2008165970.tif 000052
【図５０】
2008165970.tif 000053
【図５１】
2008165970.tif 000054
【図５２】
2008165970.tif 000055
【図５３】
2008165970.tif 000056