(57)【要約】【課題】メモリモジュールとメモリコントローラとの間で発生した異常を検出すると共に、該異常が発生した箇所を判定することが可能なメモリ制御装置及びそれを備える画像形成装置を提供すること。【解決手段】メモリＩ／Ｆコントローラ１９は、Ｖｃｃ電源、及びＧＮＤ電源に対してメモリモジュール１１と接続された制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎのうち何れかの制御線にＶｃｃ電圧又はＧＮＤ電圧を交互に印加させるスイッチ制御部４１と、スイッチ制御部４１によって制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加させられたＶｃｃ電圧、及びＧＮＤ電圧を検出するＩ／Ｏ制御部２１と、Ｖｃｃ電圧及びＧＮＤ電圧の検出値と、Ｖｃｃ電圧及びＧＮＤ電圧の印加値を比較し、比較結果に基づいて制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの異常原因を判定する比較／判定部４３と、異常原因に関する情報を出力する入出力部２４とを備える【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１の電圧を印加する第１の電圧印加部、及び前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部に対して、メモリデバイスと接続された複数本の制御線のうち何れかの制御線に前記第１の電圧又は第２の電圧を交互に印加させる印加制御部と、
前記印加制御部によって前記複数本の制御線に印加させられた前記第１の電圧、及び前記第２の電圧を検出する電圧検出部と、
前記電圧検出部によって検出された前記第１の電圧、及び前記第２の電圧の検出値と、前記第１の電圧、及び前記第２の電圧の印加値を比較する比較部と、
前記比較部による比較結果に基づいて前記複数本の制御線の異常原因を判定する判定部と、
前記判定部によって判定された異常原因に関する情報を出力する原因出力部とを備えること、
を特徴とするメモリ制御装置。
【請求項２】
前記印加制御部は、
前記メモリデバイスに形成され、前記複数本の制御線に対応して設けられ、前記第１の電圧印加部と接続された第１の端子、又は前記第２電圧印加部と接続された第２の端子の何れかと前記制御線とを接続させるスイッチ部を駆動させることで前記第１の電圧印加部又は前記第２の電圧印加部から前記複数本の制御線の何れかに対して前記第１の電圧又は前記第２の電圧を交互に印加させること、
を特徴とする請求項１記載のメモリ制御装置。
【請求項３】
複数本の制御線に対応して設けられ、当該制御線に第１の電圧を印加する第１の電圧印加部に接続された第１の端子、又は前記複数本の制御線に前記第１の電圧とは異なる第２の電圧を印加する第２電圧印加部に接続された第２の端子の何れかと前記制御線とを接続させるスイッチ部と、
前記複数本の制御線を介して入力された信号を記憶するメモリデバイスコアとを有するメモリデバイスと、
前記スイッチ部を駆動することで前記第１の電圧印加部又は前記第２の電圧印加部から前記複数本の制御線の何れかに対して前記第１の電圧又は前記第２の電圧を交互に印加させる印加制御部と、
前記印加制御部によって前記複数本の制御線に印加させられた前記第１の電圧、及び前記第２の電圧を検出する電圧検出部と、
前記電圧検出部によって検出された前記第１の電圧、及び前記第２の電圧の検出値と、前記第１の電圧、及び前記第２の電圧の印加値を比較する比較部と、
前記比較部による比較結果に基づいて前記複数本の制御線の異常原因を判定する判定部と、
前記判定部によって判定された異常原因に関する情報を出力する原因出力部とを有するメモリ制御装置とを備えること、
を特徴とするメモリ装置。
【請求項４】
前記複数本の制御線は、単方向の信号が流れる制御線と、双方向の信号が流れる制御線とに実質的に分割されて前記メモリデバイスに接続されていること、
を特徴とする請求項３記載のメモリ装置。
【請求項５】
入力された画像情報を印刷可能な画像データに変換する画像変換部と、
前記画像変換部が、前記画像情報を前記画像データに変換する際に情報を記憶させるメモリデバイスと、
前記メモリデバイスの接続状態を検査し、当該検査結果に基づいて異常原因を判定するメモリ制御装置と、
前記メモリデバイスと前記メモリ制御装置とを接続する複数本の制御線と、
前記制御線に所定の第１の電圧を印加する第１の電圧印加部と、
前記制御線に前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部と、
前記メモリ制御装置の判定結果を出力する検査結果出力部とを備え、
前記メモリ制御装置は、
前記複数本の制御線のうちの何れかの制御線に対して、前記第１の電圧印加部によって印加される前記第１の電圧、又は前記第２の電圧印加部によって印加される前記第２の電圧の何れかを交互に印加させる印加制御部と、
前記印加制御部によって前記複数本の制御線に印加させられた前記第１の電圧、及び前記第２の電圧を検出する電圧検出部と、
前記電圧検出部によって検出された前記第１の電圧、及び前記第２の電圧の検出値と、前記第１の電圧、及び前記第２の電圧の印加値とを比較する比較部と、
前記比較部による比較結果に基づいて前記複数本の制御線の異常原因を判定する判定部と、
前記判定部による判定結果を前記検査結果出力部に出力する比較結果出力部とを有すること、
を特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ制御装置、メモリ装置及びこれらを用いた画像形成装置に関する。
【背景技術】
【０００２】
従来、半導体メモリモジュールを組み込んだ情報機器用回路基板では、半導体メモリモジュールは、回路基板に半田付けされたソケットに挿入されることでメモリコントローラとの接続を形成する。そして、この様にして接続された半導体メモリモジュールとメモリコントローラとの間でメモリモジュールの異常を検出しようとする場合、メモリに所定のデータの書き込みを行った後に、該書き込んだデータを読み込み、書き込む前のデータと読み取ったデータとが一致するかを判断することによって、両者間の異常を検出することとしている。この様な処理を行う装置としては、特許文献１に記載された装置がある。
【０００３】
【特許文献１】特開平５−１２８１３９公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、この様な技術を用いた場合、書き込む前のデータと読み取ったデータとが一致するかを判断することによって異常の有無を検出することは可能であるが、両データが一致しない場合に、その原因を判断することはできないという問題があった。
【０００５】
そこで、本発明はこの様な実情に鑑みて成された発明であり、メモリモジュールとメモリコントローラとの間で発生した異常を検出すると共に、該異常が発生した箇所を判定することが可能なメモリ制御装置、メモリ装置及びこれらを用いた画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決する為に、本発明にかかるメモリ制御装置は、第１の電圧を印加する第１の電圧印加部、及び前記第１の電圧とは異なる第２の電圧を印加する第２の電圧印加部に対してメモリデバイスと接続された複数本の制御線のうち何れかの制御線に前記第１の電圧又は第２の電圧を交互に印加させる印加制御部と、前記印加制御部によって前記複数本の制御線に印加させられた前記第１の電圧、及び前記第２の電圧を検出する電圧検出部と、前記電圧検出部によって検出された前記第１の電圧、及び前記第２の電圧の検出値と、前記第１の電圧、及び前記第２の電圧の印加値を比較する比較部と、前記比較部による比較結果に基づいて前記複数本の制御線の異常原因を判定する判定部と、前記判定部によって判定された異常原因に関する情報を出力する原因出力部とを備えることを特徴としている。
【０００７】
この構成によれば、判定結果出力部から出力される判定結果は、比較部が第１の電圧及び第２の電圧の印加値と、検出値を比較した比較結果に基づく。そして、制御線に何ら異常がない場合は、印加制御部による制御のもと複数の制御線に印加された第１の電圧及び第２の電圧の印加値と、電圧検出部において検出される第１の電圧及び第２の電圧の検出値とで一致する。しかし、複数本の制御線のうち何れかの制御線においてグラウンドショートや、混線等が生じていて、メモリデバイスとの間で何らかの物理的な異常が発生している場合には、これら検出値と印加値とは一致しないこととなる。そこで、判定部は、この様な比較部の比較結果を参照して複数の制御線のうち、異常が発生している制御線を判定し、原因出力部は判定部によって判定された異常原因を出力することができる。
【発明の効果】
【０００８】
この様に、本発明にかかるメモリ制御装置は、メモリモジュールとメモリコントローラとの間で発生した異常を検出すると共に、該異常が発生した箇所を判定することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を適用した具体的な実施の形態について図面を参照しながら詳細に説明する。
【００１０】
実施の形態に係るメモリ制御装置は、例えばカラープリンタ等の画像形成装置に備えられたメモリ制御装置であり、画像形成装置に取り付けられた半導体記憶装置からなるメモリを制御する。
【００１１】
第１の実施の形態に係る画像形成装置１は、図１に示す様に、画像形成装置１を構成する各部の動作の制御を行うＣＰＵ（Central Processing Unit）３と、画像形成装置１を構成する各部のデータのやり取りを制御するデータ制御部５と、情報処理装置等の外部装置から送信され、所定の画像処理が施された画像データを印刷する印刷機構部７と、ユーザに対して所定の情報を表示する表示部９と、メモリモジュール１１とを備える。この様な画像形成装置１では、ＣＰＵ３が外部から入力された画像情報をビットマップ形式の画像データに変換する。そして画像形成装置１は、該変換した画像データを、データ制御部５を用いて印刷機構部７を制御する機構制御部１３に供給する。そして画像形成装置１は、機構制御部１３を用いて印刷機構部７を制御し、画像データに基づく画像を用紙等の記録媒体上に印刷する。
【００１２】
また、画像形成装置１は、ＣＰＵ３と、データ制御部５との間でデータのやり取りを行う際に両者間の接続を確立するＣＰＵ  Ｉ／Ｆコントローラ１５を備える。ＣＰＵ  Ｉ／Ｆコントローラ１５は、ＣＰＵ３からデータ制御部５へデータを供給する際に、又はデータ制御部５からＣＰＵ３へデータを供給する際に、両者の接続を確立するインターフェイスである。
【００１３】
表示部９は、後述する方法で判定された異常原因に関する情報をユーザに表示する。この様な表示部９は、例えば画像形成装置１に形成された操作パネル等によって構成される。そして画像形成装置１では、表示部９が検査結果をユーザに出力する検査結果出力部を構成する。
【００１４】
メモリモジュール１１は、ＣＰＵ３が、外部装置から送信された画像情報を画像データに変換する処理を行う際に、一時的な記憶領域として使用されるメインメモリである。この様なメモリモジュール１１は、所定の回路基板上に複数のメモリデバイスを配列して構成され、画像形成装置１の回路基板に対して着脱自在に形成される。
【００１５】
また、画像形成装置１は、画像形成装置１と外部装置との間でデータの送受信をする際に両者間の接続を確立する外部Ｉ／Ｆコントローラ１７を備える。外部Ｉ／Ｆコントローラ１７は、例えば画像形成装置１の外表面に設けられたセントロニクス、ＬＡＮ（Local Area Network）、又はＵＳＢ（Universal Serial Bus）等のインターフェイスであり、外部装置から画像形成装置１へ送信された画像情報を受信する際に、又は画像形成装置１から外部装置へデータを供給する際に、両者間の接続を確立する為に使用される。
【００１６】
また、画像形成装置１は、データ制御部５とメモリモジュール１１との間でデータのやり取りをする際に両者間の接続を確立する、メモリ制御装置としてのメモリＩ／Ｆコントローラ１９を備える。メモリＩ／Ｆコントローラ１９は、図２に示す様に、メモリＩ／Ｆコントローラ１９が外部と情報のやり取りを行う動作を制御するＩ／Ｏ（In/Out）制御部２１と、メモリＩ／Ｆコントローラ１９が行うべき所定の動作の手順を管理する手順管理部２３と、各種情報を入出力させる入出力部２４を備える。また、詳細は後述するがメモリＩ／Ｆコントローラ１９は、画像形成装置１とメモリモジュール１１との間の物理的な接続の異常を検出する一連の処理を実行する。
【００１７】
Ｉ／Ｏ制御部２１は、バッファ群２７及び複数本の制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎ（ｎ：整数）を介してメモリモジュール１１を挿入するソケット２５と接続される。各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、それぞれ入力用のバッファ及び出力用のバッファによって構成される電圧検出部としてのバッファ群２７を介してＩ／Ｏ制御部２１と接続される。
【００１８】
バッファ群２７は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応した入力用バッファ素子及び出力用バッファ素子によって構成される。そして、Ｉ／Ｏ制御部２１から出力される電圧、及びＩ／Ｏ制御部２１に入力される電圧は、バッファ群２７を介して入出力される。ここで、メモリＩ／Ｆコントローラ１９は、バッファ群２７を構成するバッファ素子を介して所定の信号を出入力し、メモリモジュール１１に対してデータの読み書きを行うが、Ｉ／Ｏ制御部２１は、メモリＩ／Ｆコントローラ１９からメモリモジュール１１に出入力される双方向のデータや、ストローブ信号のみならず、例えばクロック信号等の出力専用の制御線に関してもバッファ素子を備える。
【００１９】
各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、それぞれソケット２５と接続されている。この様にして接続されたメモリモジュール１１及びメモリＩ／Ｆコントローラ１９は、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎを介して各種情報の送受信を行う。そして、本発明では、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎで異常が発生してメモリモジュール１１及びメモリＩ／Ｆコントローラ１９によって構成されるメモリ装置が正常にデータの送受信を行うことが出来ない場合に、これを検出すると共に、何れの制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎにおいて異常が発生したかを判定する。尚、本実施の形態では、説明の便宜上、検出の対象となる信号線を、メモリモジュール１１及びメモリＩ／Ｆコントローラ１９で送受信が行われるＣＬＫＰ信号、ＣＬＫＮ信号、ＣＫＥ信号、ＣＳ信号、ＲＡＳ信号、ＷＥ信号、Ａ０，Ａ１，Ａ２，・・・，Ａ１３信号、ＢＡ０，ＢＡ１信号、ＤＱＳ０，ＤＱＳ１，・・・，ＤＱＳ７信号、ＤＭ０，ＤＭ１，・・・，ＤＭ７信号、及びＤＱ０，ＤＱ１，・・・，ＤＱ６３信号の１０３本の信号を送受信する為の制御線として詳細な説明を行う。そして、説明の便宜上、これら各信号について、送受信が行われる制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応させてＳ１信号，Ｓ２信号，・・・，Ｓｎ信号とする記号を付して詳細な説明を行う。また、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎ内部に流れる電圧の波形の歪みを防ぐべく、後述する終端電圧を印加する電源を備えた、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）に準拠する様なＳＳＴＬ（Stub Series Terminated Logic）形式のインターフェイスである。
【００２０】
また、画像形成装置１は、第１の電圧としての電圧Ｖｃｃを制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加するＶｃｃ電源２９を備える。具体的には、電圧Ｖｃｃによって制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加される電圧は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応して設けられた複数のプルアップ抵抗によって構成されるプルアップ抵抗群３１を介して印加される。そして、メモリＩ／Ｆコントローラ１９では、これらＶｃｃ電源２９及びプルアップ抵抗群３１によって第１の電圧印加部を構成する。
【００２１】
また、画像形成装置１は、第２の電圧としての電圧ＧＮＤを制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加するＧＮＤ電源３３を備える。具体的には、ＧＮＤ電源３３は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応して設けられた複数のプルダウン抵抗によって構成されるプルダウン抵抗群３５を介して制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎと接続される。そして、メモリＩ／Ｆコントローラ１９では、これらＧＮＤ電源３３及びプルダウン抵抗群３５によって第２の電圧印加部を構成する。
【００２２】
また、画像形成装置１は、Ｖｃｃ電源２９及びプルアップ抵抗群３１の中間部に、両者の間の導通状態の切り替えを行う複数のプルアップスイッチ素子によって構成されるプルアップスイッチ群３７を備える。プルアップスイッチ群３７は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応してプルアップスイッチ素子を備える。そして、メモリＩ／Ｆコントローラ１９は、各プルアップスイッチ素子のオン・オフの切り替えを行うことによって、Ｖｃｃ電圧が印加される制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎを選択する。
【００２３】
また、画像形成装置１は、ＧＮＤ電源３３及びプルダウン抵抗群３５の中間部に、両者の間の導通状態の切り替えを行う複数のプルダウンスイッチ素子によって構成されるプルダウンスイッチ群３９を備える。プルダウンスイッチ群３９は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応してプルダウンスイッチ素子を備える。そして、メモリＩ／Ｆコントローラ１９では、各プルダウンスイッチ素子のオン・オフの切り替えを行うことによって、ＧＮＤ電圧が印加される制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎを選択する。
【００２４】
また、画像形成装置１は、プルアップスイッチ群３７を構成する各プルアップスイッチ素子、及びプルダウンスイッチ群３９を構成する各プルダウンスイッチ素子を制御する印加制御部としてのスイッチ制御部４１を備える。スイッチ制御部４１は、プルアップスイッチ群３７を構成する各プルアップスイッチ素子、及びプルダウンスイッチ群３９を構成する各プルダウンスイッチ素子と接続されており、手順管理部２３の制御のもと各スイッチ素子を個別に操作することによってＶｃｃ電圧又はＧＮＤ電圧が印加される制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎを選択する。スイッチ制御部４１は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに接続されたプルアップスイッチ素子を駆動することによって、当該プルダウンスイッチ素子が接続された制御線と、Ｖｃｃ電源２９とを導通状態にする。また、スイッチ制御部４１は、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに接続されたプルダウンスイッチ素子を駆動することによって、当該プルダウンスイッチ素子が接続された制御線と、ＧＮＤ電源３３を導通状態にする。
【００２５】
また、メモリＩ／Ｆコントローラ１９は、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加された電圧の印加値と、バッファ群２７を介して入力されＩ／Ｏ制御部２１によって検出された検出値とを比較する電圧比較部としての比較／判定部４３を備える。具体的には、比較／判定部４３は、手順管理部２３の制御のもとＩ／Ｏ制御部２１において検出した電圧の検出値と、手順管理部２３に記憶されたＶｃｃ電源又はＧＮＤ電源によって制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加されるべき電圧値の期待値とを比較する。また、比較／判定部４３は、自身の比較結果に基づいて、異常が発生している制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎを抽出し、かかる抽出結果を記憶する。そして、全ての制御線について検出値と期待値との比較を行った後に、異常が発生している原因を総合的に判定する。例えば、比較／判定部４３は、検出した電圧値と期待値とが一致しない場合は、その検出値が検出されたバッファ素子が接続された制御線と、メモリモジュール１１との間に何らかの異常があると判断する。そして、比較／判定部４３は、全ての制御線の検出値と期待値との比較が終了した後に、全体の比較結果を参照して、異常原因を総合的に判断する。
【００２６】
また、画像形成装置１は、Ｖｃｃ電源２９と、ＧＮＤ電源３３との中間電位を発生するＶｔｔ電源４５を備える。Ｖｔｔ電源４５は、終端抵抗群４７を介して各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対して終端電圧を印加する。そして、これらＶｃｃ電源２９、ＧＮＤ電源３３、及びＶｔｔ電源４５が発生させる電圧の関係は、電圧Ｖｃｃ＞上方閾値＞電圧Ｖｔｔ＝電圧Ｖｃｃ÷２＞下方閾値＞電圧ＧＮＤの不等式を満たす関係となる。
【００２７】
この様な構成を有する画像形成装置１は、図３に示すフローチャートに従って、メモリＩ／Ｆコントローラ１９とメモリモジュール１１との間での物理的な接続の検査を行う。画像形成装置１は、例えば、画像形成装置１の電源投入時に接続の検査を行う。
【００２８】
一連の処理が開始すると、ステップＳ１において手順管理部２３は、検査対象の制御線の本数を確認する。以下では、検査対象の制御線の本数をｎ本であるとして詳細な説明を行う。
【００２９】
次に、ステップＳ２において手順管理部２３は、検査対象となる制御線をリセットすべく、検査対象となる制御線の番号ｘに、値０を代入する。これにより、最初に検査が行われる制御線が選択される。そして、手順管理部２３は、これ以降は、番号ｘに対してインクリメントを行うことで、検査対象となる制御線を変更する。
【００３０】
次に、ステップＳ３においてスイッチ制御部４１は、手順管理部２３による制御のもと、検査対象となる制御線Ｓｘに電圧を印加すべく、検査対象となる制御線Ｓｘに接続されたプルアップスイッチ素子をオン状態とし、電源Ｖｃｃと制御線Ｓｘとを導通状態にする。このとき、検査対象となる制御線以外の制御線に接続されたプルアップスイッチ素子は、全てオフ状態となり、一方で、検査対象となる制御線Ｓｘに接続されたプルダウンスイッチ素子はオフ状態となり、検査対象となる制御線以外の制御線に接続されたプルダウンスイッチ素子は、全てオン状態となる。すなわち、一回目のこれらの動作では検査対象となる制御線は、制御線Ｓ０である為、図４に示す様に制御線Ｓ０を流れる信号はハイレベル信号となり、他の制御線Ｓ１，Ｓ２，・・・，Ｓ１０２を流れる信号はローレベル信号となる。そして、Ｉ／Ｏ制御部２１は、制御線Ｓ１，Ｓ２，・・・，Ｓ１０２を流れる信号がローレベル信号となり、それ以外の制御線を流れる信号がハイレベル信号となったことを検出する。
【００３１】
次に、ステップＳ４において比較／判定部４３は、Ｉ／Ｏ制御部２１において検出した値と、制御線Ｓｘに異常がなければ検出されるであろう期待値との比較を行う。具体的には、本ステップにおける期待値とは、検査対象となった制御線のみからハイレベル信号が検出され、他の制御線からはローレベル信号が検出されることをいう。そして、検査対象となった制御線Ｓｘについて何ら物理的な異常が発生していない場合には、検出値は期待値と一致する。そして、比較／判定部４３が、検出値と期待値とが一致したと判断した場合は、メモリＩ／Ｆコントローラ１９は、さらなる検査を行うべくステップＳ５の処理を実行する。一方、比較／判定部４３が、検出値と期待値とが一致しないと判断した場合は、制御線Ｓｘには何らかの異常が発生している為、かかる異常を抽出すべく、ステップＳ６の処理を実行する。
【００３２】
ステップＳ６において、比較／判定部４３は、ステップＳ４における比較結果から、異常が発生している箇所すなわち制御線Ｓｘを抽出し、これを記憶する。その後、メモリＩ／Ｆコントローラ１９は、さらなる検査を行うべく、ステップＳ５の処理を実行する。
【００３３】
ステップＳ５においてスイッチ制御部４１は、手順管理部２３による制御のもと、検査対象となる制御線以外の制御線に電圧を印加すべく、検査対象となる制御線以外の制御線に接続されたプルアップスイッチ素子をオン状態とし、電源Ｖｃｃと検査対象となる制御線以外の制御線とを導通状態にする。このとき、検査対象となる制御線Ｓｘに接続されたプルアップスイッチ素子はオフ状態となり、一方で、検査対象となる制御線Ｓｘに接続されたプルダウンスイッチ素子はオン状態となり、検査対象となる制御線以外の制御線に接続されたプルダウンスイッチ素子は、全てオフ状態となる。そして、Ｉ／Ｏ制御部２１は、検査対象となる制御線Ｓｘを流れる信号がローレベル信号となり、検査対象となる制御線以外の制御線を流れる信号がハイレベル信号となったことを検出する。すなわちメモリＩ／Ｆコントローラ１９は、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの信号の状態を、ステップＳ３の検査時における制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの信号の状態とは逆の状態にする。
【００３４】
次に、ステップＳ７において比較／判定部４３は、Ｉ／Ｏ制御部２１において検出した値と、制御線Ｓｘに異常がなければ検出されるべき期待値との比較を行う。具体的には、本ステップにおける期待値とは、検査対象となった制御線のみからローレベル信号が検出され、他の制御線からはハイレベル信号が検出されることをいう。そして、検査対象となった制御線Ｓｘについて何ら物理的な異常が発生していない場合には、検出値と期待値とは一致する。その後、メモリＩ／Ｆコントローラ１９は、検査結果を確認すべく、ステップＳ８の処理を実行する。一方、比較／判定部４３が、検出値と期待値とが一致しないと判断した場合は、制御線Ｓｘには何らかの異常が発生している為、かかる異常を抽出すべく、ステップＳ９の処理を実行する。
【００３５】
ステップＳ９において、比較／判定部４３は、ステップＳ７における比較結果から異常が発生している箇所すなわち制御線Ｓｘを抽出し、これを記憶する。その後、メモリＩ／Ｆコントローラ１９は、検査結果を確認すべく、ステップＳ８の処理を実行する。
【００３６】
ステップＳ８において比較／判定部４３は、検査結果の確認を行う。具体的には、比較／判定部４３は、ステップＳ６及びステップＳ９において記憶された抽出結果をうけて、異常が発生している原因を総合的に判断する。例えば、比較／判定部４３がステップＳ６において１本の制御線のみから異常を検出した場合は、比較／判定部４３は、異常が検出された制御線Ｓｘに流れる信号がローレベル信号から遷移していないとして、当該制御線Ｓｘがグラウンドにショートしていると判断する。また、比較／判定部４３が例えばステップＳ６及びステップＳ９において異常を検出した場合は、比較／判定部４３は、チェック対象となっていない制御線Ｓｘ±１について当該制御線Ｓｘが正常な状態であればハイレベル信号又はローレベル信号が流れているべきであるにも関わらず、他の制御線Ｓｘと同期してしまい不定レベル信号が検出されたものとして、当該制御線Ｓｘが他の制御線Ｓｘ±１等と混線していると判断する。そして、比較／判定部４３による判定結果は、異常が発生している原因に関する情報として、入出力部２４を介してメモリＩ／Ｆコントローラ１９から出力され、表示部９に供給される。そして、表示部９は、供給された情報を表示して、ユーザに通知する。
【００３７】
次に、ステップＳ１０において手順管理部２３は、現在検査対象となっている制御線Ｓｘの検査を終了し、次の制御線Ｓｘを選択する。具体的には、手順管理部２３は、値ｘに対して値１を加算し、該加算結果を値ｘに代入することで値ｘのインクリメントを行う。これにより手順管理部２３は、次に検査対象となる制御線Ｓｘを選択する。
【００３８】
次に、ステップＳ１１において手順管理部２３は、検査すべき制御線が残っているか否かを判断すべく、値ｘが制御線Ｓｘの本数ｎよりも大きいか否かを判断する。そして、検査すべき制御線が残っている場合、すなわち値ｘが制御線の本数ｎよりも小さい場合は、検査を行っていない制御線についても検査を行うべく、ステップＳ３の処理を実行する。一方、値ｘが制御線の本数ｎよりも大きい場合、すなわちｎ本の制御線についての検査が終了したと判断した場合は、画像形成装置１は一連の処理を終了する。
【００３９】
この様に画像形成装置１は、それぞれの制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対してＶｔｔ電源から供給される電圧、及びグラウンドＧＮＤの電圧を交互に与えることで、メモリＩ／Ｆコントローラ１９とメモリモジュール１１との間の物理的な接続の検査を行う。そして、画像形成装置１は、この様に各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎについて制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに電圧を印加して検出されるべき期待値と実際に検出された値とを比較する検査を行うことで、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎのショート等の物理的な接続の異常を検出することができる。
【００４０】
そして制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの物理的な接続の検査を行った後、画像形成装置１は、ＣＰＵ３による制御のもと、メモリモジュール１１の初期化を行い、さらにライト／リード検査を行う。具体的には、メモリモジュール１１の初期化を行うときＣＰＵ３は、手順管理部２３に対してメモリモジュール１１を初期化する旨の指令を供給する。これを受けた手順管理部２３は、Ｉ／Ｏ制御部２１に対してメモリ初期化のコマンドを供給する。そして、Ｉ／Ｏ制御部２１は、バッファ群２７を構成する出力用バッファ素子を介して、メモリモジュール１１に所定のパターンで遷移する信号を出力することによりメモリモジュール１１を初期化する。また、ライト／リード検査は、所定のアルゴリズムによって構成されたデータをメモリモジュール１１に対して書き込みを行った後に、メモリモジュール１１に書き込んだデータの読み出みを行う。そして、ＣＰＵ３は、メモリモジュール１１に書き込んだデータと、メモリモジュール１１から読み出したデータとを比較し、両者が同等なデータであるか否かを判定する。そして、この段階で何らかの異常が発生した場合には、メモリＩ／Ｆコントローラ１９とメモリモジュール１１間の物理的な接続の異常ではなく、メモリモジュール１１に搭載されたメモリデバイス自体に何らかの異常があるという判断をすることができる。
【００４１】
この様な制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎの物理的な接続の検査、及びライト／リード検査を行った後に、ＣＰＵ３は、メモリモジュール１１を使用して情報処理装置から送信された画像情報を画像データに変換する。そして、変換された画像データは、データ制御部５に供給される。その後、データ制御部５は、画像データに基づいて印刷機構部７及び機構制御部１３を駆動させ、画像情報に基づく画像を用紙等の記録媒体上に印刷し、ユーザに提供する。
【００４２】
この様に、第１の実施の形態に係る画像形成装置１によれば、メモリモジュール１１とメモリＩ／Ｆコントローラ１９とを接続する全ての制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎについて、物理的な接続が正常に行われているか否かの検査を行うことができる。そして、画像形成装置１は、例えば、メモリモジュール１１の挿入ミス、ソケット２５のキー磨耗による端子間の接続不具合、メモリモジュール１１自体の不具合、部品の剥離等による接続異常等の異常がある場合には、異常が発生している制御線を判定すると共に、異常の原因となっている要素を判定することができる。
【００４３】
次に、本発明を適用した第２の実施の形態について詳細な説明をする。尚、第２の実施の形態にかかる画像形成装置は、画像形成装置１と同一の構成を有する箇所がある為、当該箇所については詳細な説明を省略し、差異のある箇所についてのみ詳細な説明を行う。
【００４４】
図５に示す様に、第２の実施の形態にかかる画像形成装置に装着されるメモリＩ／Ｆコントローラ５１は、Ｉ／Ｏ制御部２１と、手順管理部２３と、バッファ群２７と、スイッチ制御部４１と、比較／判定部４３とを備える。そして、この様なメモリＩ／Ｆコントローラ５１は、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎ、及びソケット５３を介してメモリモジュール５５と接続される。
【００４５】
メモリモジュール５５は、所定の基板上に配列された複数のメモリデバイスＤ１，Ｄ２，・・・，Ｄｎを備える。そして、各メモリデバイスＤ１，Ｄ２，・・・，Ｄｎは、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎと接続されている。この様な制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎのうち、例えばクロック信号ＣＬＫＰ，ＣＬＫＮ等、各メモリデバイスＤ１，Ｄ２，・・・，Ｄｎに同一の種類の信号が同時に供給される制御線については、メモリモジュール５５の基板上に形成された共通配線ＣＭＬを介して各メモリデバイスＤ１，Ｄ２，・・・，Ｄｎと接続される。一方、各メモリデバイスＤ１，Ｄ２，・・・，Ｄｎについて個別的に供給される信号が供給される制御線については、ソケット５３から各メモリデバイスＤ１，Ｄ２，・・・，Ｄｎに個別的に接続される。また、メモリモジュール５５は、配線５７を介してスイッチ制御部４１と接続される。
【００４６】
メモリデバイスＤ１，Ｄ２，・・・，Ｄｎは、それぞれ図６に示す様な構成を備える。尚、メモリデバイスＤ１，Ｄ２，・・・，Ｄｎは、全て同一の構成を有する為、以下の説明では、「メモリデバイスＤと総称して、メモリデバイスＤ１，Ｄ２，・・・，Ｄｎの構成の詳細な説明を行う。
【００４７】
メモリデバイスＤが備える制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、実質的に、信号の性質上その流れが双方向となる制御線群ＣＬ−ＩＮと、信号の流れが単方向となる制御線群ＣＬ−ＯＷとに分割されてメモリデバイスコア５９と接続される。制御線群ＣＬ−ＩＮを構成する制御線としては、ＤＱＳ０，ＤＱＳ１，・・・，ＤＱＳ７信号が供給される制御線、及びＤＱ０，ＤＱ１，・・・，ＤＱ６３信号が供給される制御線がある。一方で、制御線群ＣＬ−ＯＷを構成する制御線としては、ＣＬＫＰ信号、ＣＬＫＮ信号、ＣＫＥ信号、ＣＳ信号、ＲＡＳ信号、ＷＥ信号、Ａ０，Ａ１，Ａ２，・・・，Ａ１３信号、ＢＡ０，ＢＡ１信号、及びＤＭ０，ＤＭ１，・・・，ＤＭ７信号が供給される制御線がある。また、メモリデバイスＤは、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに対応させて、複数のスイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎを備える。各スイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎは、各制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎにそれぞれ対応して設けられている。スイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎは、他のスイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎと独立してそれぞれＶｃｃ電源と接続された端子Ｖｃｃ、Ｖｔｔ電源と接続された端子Ｖｔｔ、及びグラウンドＧＮＤと接続された端子ＧＮＤと接続可能に形成される。そして、スイッチ制御回路６３は、スイッチ制御部４１から供給された指示に基づいて各スイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎのスイッチ素子６１を駆動させ、制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎと、端子Ｖｃｃ、端子Ｖｔｔ、又は端子ＧＮＤの何れかとを接続させる様に切り替えを行う。そして、スイッチ素子６１が駆動して、スイッチ素子６１と端子Ｖｃｃが接続されると、当該スイッチ素子６１に対応する制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、抵抗Ｒを介してＶｃｃ電源と接続される。また、スイッチ素子６１が駆動して、スイッチ素子６１と端子Ｖｔｔが接続されると、当該スイッチ素子６１に対応する制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、抵抗Ｒを介してＶｔｔ電源と接続される。また、スイッチ素子６１が駆動して、スイッチ素子６１と端子ＧＮＤが接続されると、当該スイッチ素子６１に対応する制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎは、抵抗Ｒを介してグラウンドＧＮＤと接続される。そして、メモリデバイスＤでは、この様に信号の流れが双方向となる制御線群ＣＬ−ＩＮと、信号の流れが単方向となる制御線群ＣＬ−ＯＷとを実質的に分割してメモリデバイスコア５９と接続させることで、スイッチ回路ＳＷ１，ＳＷ２，・・・，ＳＷｎの切り替え動作によって生じる信号処理の遅延を防止することができる。
【００４８】
この様なメモリモジュール５５では、メモリデバイスＤ内部において選択的に制御線ＣＬ１，ＣＬ２，・・・，ＣＬｎに印加される電圧を切り替えることが可能な構成を備える。
【００４９】
以下、画像形成装置がこの様なメモリモジュール５５に対して接続の検査を行う場合の一連の動作について、図７を参照しながら詳細な説明をする。
【００５０】
一連の処理が開始すると、ステップＳ１２において手順管理部２３は、検査対象の制御線の本数を確認する。
【００５１】
次に、ステップＳ１３において手順管理部２３は、検査対象となる制御線の番号ｘに、値０を代入する。また、これと同時に手順管理部２３は、スイッチ制御部４１に対して、接続チェックモードへの移行を指示する。具体的には、接続チェックモードとは、全てのスイッチ素子６１を、端子ＧＮＤと接続させた状態をいう。かかる移行処理を行う為に、手順管理部２３からの指示に基づいてスイッチ制御部４１は、スイッチ制御回路６３に対して、全てのスイッチ素子６１を端子Ｖｔｔに接続させるべき旨の指示を供給する。そして、スイッチ制御回路６３は、スイッチ制御部４１からの指示を受けて、全てのスイッチ素子６１を端子Ｖｔｔに接続させる様に、スイッチ素子６１を駆動させる。
【００５２】
次に、ステップＳ１４においてスイッチ制御部４１は、手順管理部２３による制御のもと、検査対象となる制御線Ｓｘに電圧を印加すべく、当該検査対象となる制御線Ｓｘに接続されたスイッチ素子６１のみをＶｃｃ電源と接続させる。一方で、スイッチ制御部４１は、検査対象となる制御線以外の制御線と接続されたスイッチ素子６１を端子ＧＮＤと接続させる。これにより、検査対象となる制御線Ｓｘを流れる信号は、ハイレベル信号となる。一方で、検査対象となる制御線以外の制御線に接続されたスイッチ素子６１は、グラウンドＧＮＤと接続されている為、検査対象となる制御線以外の制御線を流れる信号はローレベル信号の状態となる。
【００５３】
次に、ステップＳ１５において比較／判定部４３は、Ｉ／Ｏ制御部２１において検出した値と、制御線Ｓｘに異常がなければ検出されるであろう期待値との比較を行う。本ステップにおける期待値とは、検査対象となった制御線Ｓｘのみからハイレベル信号が検出され、他の制御線からはローレベル信号が検出されることをいう。そして、比較／判定部４３が、検出値と期待値とが一致したと判断した場合は、メモリＩ／Ｆコントローラ５１は、さらなる検査を行うべくステップＳ１６の処理を実行する。一方、比較／判定部４３が、検出値と期待値とが一致しないと判断した場合は、制御線Ｓｘには何らかの異常が発生している為、かかる異常を抽出すべく、ステップＳ１７の処理を実行する。
【００５４】
ステップＳ１７において、比較／判定部４３は、ステップＳ１５における比較結果から異常が発生している箇所すなわち制御線Ｓｘを抽出し、これを記憶する。その後、メモリＩ／Ｆコントローラ１９は、さらなる検査を行うべく、ステップＳ１６の処理を実行する。
【００５５】
ステップＳ１６においてスイッチ制御部４１は、手順管理部２３による制御のもと、検査対象となる制御線以外の制御線に電圧を印加すべく、検査対象となる制御線以外の制御線に接続されたスイッチ素子６１を端子Ｖｃｃと接続させる。一方で、検査対象となる制御線に接続されたスイッチ素子６１は、端子ＧＮＤと接続させる。これにより、検査対象となる制御線以外の制御線を流れる信号は、ハイレベル信号となり、検査対象となる制御線以外の制御線を流れる信号はローレベル信号となる。
【００５６】
次に、ステップＳ１８において比較／判定部４３は、Ｉ／Ｏ制御部２１において検出した値と、制御線Ｓｘに異常がなければ検出されるであろう期待値との比較を行う。本ステップにおける期待値とは、検査対象となった制御線以外の制御線からハイレベル信号が検出され、検査対象となる制御線からはローレベル信号が検出されることをいう。そして、比較／判定部４３が、検出値と期待値とが一致したと判断した場合は、メモリＩ／Ｆコントローラ５１は、検査結果を確認すべくステップＳ１９の処理を実行する。一方、比較／判定部４３が、検出値と期待値とが一致しないと判断した場合は、制御線Ｓｘには何らかの異常が発生している為、かかる異常を抽出すべくステップＳ２０の処理を実行する。
【００５７】
ステップＳ２０において、比較／判定部４３は、ステップＳ１８における比較結果から異常が発生している箇所すなわち制御線Ｓｘを抽出し、これを記憶する。その後、メモリＩ／Ｆコントローラ５１は、検査結果を確認すべく、ステップＳ１９の処理を実行する。
【００５８】
ステップＳ１９において比較／判定部４３は、検査結果の確認を行う。具体的には、比較／判定部４３は、ステップＳ１７及びステップＳ２０において記憶された抽出結果をうけて、異常が発生している原因を総合的に判断する。例えば、比較／判定部４３がステップＳ１７において１本の制御線のみから異常を検出した場合は、比較／判定部４３は、異常が検出された制御線Ｓｘに流れる信号がローレベル信号から遷移していないとして、当該制御線Ｓｘがグラウンドにショートしていると判断する。また、比較／判定部４３が例えばステップＳ１７及びステップＳ２０において異常を検出した場合は、比較／判定部４３は、チェック対象となっていない制御線Ｓｘ±１について、当該制御線Ｓｘが正常な状態であればハイレベル信号又はローレベル信号が流れているべきであるにも関わらず、他の制御線Ｓｘと同期してしまい、不定信号が検出されたものとして、当該制御線Ｓｘが他の制御線Ｓｘ±１等と混線していると判断する。そして、比較／判定部４３による判定結果は、異常が発生している原因に関する情報として表示部９に供給される。そして、表示部９は、供給された情報を表示して、ユーザに通知する。
【００５９】
次に、ステップＳ２１において手順管理部２３は、現在検査対象となっている制御線Ｓｘの検査を終了し、次の制御線Ｓｘを選択する。具体的には、手順管理部２３は、値ｘに対して値１を加算し、該加算結果を値ｘに代入することで値ｘのインクリメントを行う。これにより手順管理部２３は、次に検査対象となる制御線Ｓｘを選択する。
【００６０】
次に、ステップＳ２２において手順管理部２３は、検査すべき制御線が残っているか否かを判断すべく、値ｘが、制御線の本数ｎよりも大きいか否かを判断する。そして、検査すべき制御線が残っている場合、すなわち値ｘが制御線の本数ｎよりも小さい場合は、検査を行っていない制御線についても検査を行うべく、ステップＳ１４の処理を実行する。一方、値ｘが制御線の本数ｎよりも大きい場合、すなわちｎ本の制御線についての検査が終了したと判断した場合は、画像形成装置は一連の処理を終了する。
【００６１】
そして制御線の物理的な接続の検査を行った後、画像形成装置は、ＣＰＵ３による制御のもと、メモリモジュール５５の初期化を行い、さらにライト／リード検査を行う。
【００６２】
この様に、第２の実施の形態にかかる画像形成装置によれば、メモリＩ／Ｆコントローラ５１とメモリモジュール５５との間のpin to pinの接続状態を検査することができ、画像形成装置１による検査よりも高い精度を得ることができる。また、メモリモジュール５５は、プルダウン抵抗、プルアップ抵抗、及び終端抵抗を内蔵している為、基板上の配線が混雑することを防止し、スマートな配線を行うことができる。
【００６３】
尚、本発明は、上述の実施の形態に限られるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【００６４】
例えば、上述の実施の形態においては、画像形成装置の例として、カラープリンタ内部に備えられたメモリモジュール１１，５５と、メモリＩ／Ｆコントローラ１５，５１とを用いて詳細な説明を行ったが、本発明は、ＭＦＰ、ファクシミリ、又は複写装置等のメモリ制御装置を有する画像形成装置についても適用可能であることはいうまでもない。
【００６５】
また、上述の実施の形態においては、全ての制御線について接続状態の検査を行い、検査結果の確認を行った後に、その原因を判定した上で、かかる原因を表示部９に表示することとしたが、画像形成装置は、例えば上述の処理のステップＳ４，Ｓ７，Ｓ１５，Ｓ１８において期待値と検出値とが一致しないと判断した時点で、検査対象となっている制御線に異常がある旨を表示部９に表示しても良い。
【００６６】
また、上述の実施の形態においては、ソケット２５を介して画像形成装置に接続されたメモリモジュール１１，５５を例に挙げた上で検査方法の詳細な説明を行ったが、上述した接続検査はこの様なメモリモジュール１１，５５についてのみ適用されるものではない。上述した接続検査は、例えば回路基板上に配置されソケットと同一のバスに接続されたメモリ素子、又は回路基板上に直接メモリ素子を配列した構成のみからなるメモリ等、様々なメモリ制御装置についても適用可能である。
【００６７】
また、上述の実施の形態においては、制御線毎に流れる信号を遷移させることで接続の検査を行ったが、複数の制御線についてまとめて信号を遷移させ、検査を行うものであっても良い。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態として示す画像形成装置のブロック図であり、同画像形成装置の構成について説明する為の図である。
【図２】同画像形成装置が備えるメモリＩ／Ｆコントローラのブロック図であり、同メモリＩ／Ｆコントローラの構成について説明する為の図である。
【図３】同画像形成装置が、メモリＩ／Ｆコントローラとメモリモジュールとの間での物理的な接続の検査を行う際のフロー図である。
【図４】同メモリＩ／Ｆコントローラとメモリモジュールとを接続する制御線に流れる信号の波形を示す図である。
【図５】第２の実施の形態として示す画像形成装置が備えるメモリＩ／Ｆコントローラのブロック図であり、同メモリＩ／Ｆコントローラの構成について説明する為の図である。
【図６】同メモリＩ／Ｆコントローラと接続されたメモリモジュールのメモリデバイスのブロック図であり、同メモリデバイスの構成について説明する為の図である。
【図７】同画像形成装置が、メモリＩ／Ｆコントローラとメモリモジュールとの間での物理的な接続の検査を行う際のフロー図である。
【符号の説明】
【００６９】
１    画像形成装置
３    ＣＰＵ
５    データ制御部
７    印刷機構部
９    表示部
１１，５５    メモリモジュール
１３    機構制御部
１５    ＣＰＵ  Ｉ／Ｆコントローラ
１７    外部Ｉ／Ｆコントローラ
１９，５１    メモリＩ／Ｆコントローラ
２１    Ｉ／Ｏ制御部
２３    手順管理部
２５，５３    ソケット
２７    バッファ群
２９    Ｖｃｃ電源
３１    プルアップ抵抗群
３３    ＧＮＤ電源
３５    プルダウン抵抗群
３７    プルアップスイッチ群
３９    プルダウンスイッチ群
４１    スイッチ制御部
４３    比較／判定部
６１    スイッチ素子
６３    スイッチ制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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