(57)【要約】【課題】半導体装置の生産性を向上させる。【解決手段】複数の基板をセットし（ステップＳ１）、強誘電体キャパシタを有する半導体装置の製造プロセスを開始する（ステップＳ２）。次に、複数の基板に強誘電体層が形成された後、形成された強誘電体層がダメージを受ける（ステップＳ３）。続いて、複数の基板の処理順序を並び替える（ステップＳ４）。そして、ダメージを受け得るプロセス毎に、複数の基板の処理順序を並び替えて、プロセス処理を行う。これにより、同じロット内の基板間に発生するリテンション特性のばらつきが減少し、半導体装置の生産性が向上する。【選択図】図１
2008091616.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタを有する半導体装置の製造方法において、
複数の基板に形成された強誘電体層がダメージを受け得るプロセス毎に、前記複数の基板の処理順序を並び替えて処理を行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記複数の基板の処理順序を並び替える場合は、前記複数の基板の処理順序に対して予め割り当てられた前記強誘電体層のダメージ量を並び替える毎に加算することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ダメージ量が整数であり前記基板の処理順序に対して、その値が可変することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記複数の基板の枚数がｎ枚であり、前記複数の基板の処理順序を並び替える場合は、並び替える毎に、処理順序が１乃至ｍ（ｍ＜６）枚目の位置の前記複数の基板をｎ乃至ｎ−（ｍ−１）枚目の位置に順に入れ替えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ｎが３以上であり、前記ｍは、前記ｎが３では２以下であり、前記ｎが４では３以下であり、前記ｎが５では４以下であり、前記ｎが６以上では、５以下であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記複数の基板の枚数が１ロット単位でｎ（ｎ＞１３）枚であり、前記複数の基板の処理順序を並び替える場合は、前記複数の基板の枚数を２つ群に分割し、
ｎが偶数枚の場合は、分割した前半の前記複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の前記複数の基板をｎ／２乃至ｎ／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板をｎ／２＋３乃至ｎ／２＋１枚目の位置に順に入れ替え、
ｎが奇数枚の場合は、分割した前半の前記複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の前記複数の基板を（ｎ−１）／２乃至（ｎ−１）／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板を（ｎ−１）／２＋３乃至（ｎ−１）／２＋１枚目の位置に順に、または処理順序が１乃至３枚目の位置の前記複数の基板を（ｎ＋１）／２乃至（ｎ＋１）／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板を（ｎ＋１）／２＋３乃至（ｎ＋１）／２＋１枚目の位置に順に入れ替えることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記ダメージがプラズマ、熱、水素含有ガスまたはバイアスによるダメージであることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記プラズマによるダメージが前記プラズマの電子密度が１０8個／ｃｍ3以上のときに発生するダメージであることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記熱によるダメージが前記複数の基板の温度が３００℃以上のときに発生するダメージであることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項１０】
前記バイアスによるダメージが２００Ｗ以上の放電パワーを印加させたときに前記複数の基板に発生するダメージであることを特徴とする請求項７記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に生産性の高い半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ、例えばＦｅＲＡＭ（Ferroelectric Random Access Memory）の開発が進められている。ＦｅＲＡＭは、電源を切っても保持された情報が消失しない不揮発メモリであり、高集積度、高速駆動、高耐久性、低消費電力を実現できるメモリとして期待されている。
【０００３】
強誘電体キャパシタを構成する強誘電体層の材料としては、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3）膜、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜等のペロブスカイト結晶構造を有する残留分極量の大きい薄膜材料が主として用いられている。
【０００４】
しかし、このような強誘電体層は、層間絶縁膜を介して外部から侵入した水分により、その特性が劣化することが知られている。何故なら層間絶縁膜にはシリコン酸化膜などの水との親和性の高い材料が用いられているため、層間絶縁膜に侵入した水が、層間絶縁膜やメタル配線成膜時の高温プロセス中で水素と酸素に分解する。そして、水素が強誘電体層の酸素と反応して強誘電体層に酸素欠陥が形成され、結晶性が低下するためである。さらに、強誘電体メモリの長期間の使用によっても結晶性は低下することが知られている。その結果、強誘電体層の残留分極量や誘電率が低下し、素子としての性能が劣化する。
【０００５】
このような劣化を防止するために、強誘電体メモリの製造時に水または水素の浸入を防止するアルミナ膜を半導体装置の内部に形成する。例えば、強誘電体キャパシタを包むようにアルミナ膜を形成し、強誘電体層内部に水または水素が侵入しないようにする（例えば、特許文献１参照）。また、半導体素子の上部から侵入する水または水素が素子の内部に浸透しないように、第一配線の上部にアルミナ膜を形成する場合もある。
【０００６】
また、水または水素による劣化の他に、酸化膜形成時のプラズマＣＶＤ（Chemical Vapor Deposition）、高温・長時間のプラズマアッシング、プラズマ窒化、タングステンプラグ形成によっても強誘電体層の特性が劣化することが知られている。これは主に高密度のプラズマ雰囲気に強誘電体キャパシタを放置することに起因する。
【０００７】
このような劣化を防止するために、プラズマ密度を下げた薄膜形成方法、プラズマ雰囲気に晒す時間を短時間にするという薄膜形成方法、またはタングステンプラグの成膜温度を通常より低温で行うという薄膜形成方法を利用して強誘電体特性の劣化を防いでいる。また、回復アニール処理を行って、劣化を防いでいる（例えば、特許文献２参照）。
【特許文献１】特開２００６−１０８２６８号公報
【特許文献２】特開２００６−１００４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、強誘電体層を形成した後に、上記開示例の対策を施しても、同じロット内のウエハ基板間で強誘電体キャパシタの特性にばらつきが生じ、ウエハ基板間によって素子のリテンション特性（データ保持機能）にばらつきが生じるという問題がある。ウエハ基板間によって、素子のリテンション特性にばらつきが生じると、強誘電体キャパシタを有する半導体装置の生産性が低下する。
【０００９】
本発明はこのような点に鑑みてなされたものであり、強誘電体キャパシタを有する半導体装置について、同じロット内の基板間に発生するリテンション特性のばらつきを低減させ、生産性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では上記課題を解決するために、強誘電体キャパシタを有する半導体装置の製造方法において、複数の基板に形成された強誘電体層がダメージを受け得るプロセス毎に、前記複数の基板の処理順序を並び替えて処理を行うことを特徴とする半導体装置の製造方法が提供される。
【００１１】
このような半導体装置の製造方法によれば、強誘電体キャパシタを有する半導体装置の製造方法において、複数の基板に形成された強誘電体層がダメージを受け得るプロセス毎に、複数の基板の処理順序を並び替えて処理が行われる。
【発明の効果】
【００１２】
本発明では、強誘電体キャパシタを有する半導体装置の製造方法において、複数の基板に形成された強誘電体層がダメージを受け得るプロセス毎に、複数の基板の処理順序を並び替えて処理を行うようにした。
【００１３】
これにより、強誘電体キャパシタを有する半導体装置について、同じロット内の基板間に発生するリテンション特性のばらつきを低減させ、生産性の高い半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１はウエハ間の並べ替えを行う基本原理を説明するフロー図である。
先ず、複数の基板をセットする（ステップＳ１）。そして、強誘電体キャパシタを有する半導体装置の製造プロセスを開始する（ステップＳ２）。
【００１５】
次いで、複数の基板に強誘電体層が形成された後、形成された強誘電体層がダメージを受ける（ステップＳ３）。続いて、複数の基板の処理順序を並び替える（ステップＳ４）。そして、並び替えをダメージを受け得るプロセス毎に、複数の基板の処理順序の並び替えを繰り返し、プロセス処理を完成させる（ステップＳ５）。
【００１６】
ここで、複数の基板の処理順序を並び替える場合は、複数の基板の処理順序に対して予め割り当てられた強誘電体層のダメージの強さに対応したダメージ量を並び替える毎に加算する。そのダメージ量は整数であり基板の処理順序に対して、その値が処理順序に応じて可変する。
【００１７】
次に、ウエハ間の並び替えの具体的な方法について説明する。
最初に、強誘電体層へのプラズマによるダメージを例に説明する。
ＦｅＲＡＭの製造工程において、強誘電体層がプラズマダメージを受ける毎に処理される同じロット内のＳｉ（シリコン）ウエハ基板の並び順を替える。このような並び替えをおこなうことにより、蓄積されるプラズマによるダメージをＳｉウエハ基板間で分散させ、強誘電体キャパシタのリテンション不良を低減させることができる。
【００１８】
例えば、１ロットが２４枚あるＳｉウエハ基板では、１回目のプラズマによるダメージを受けた後に、２回目からのプラズマによるダメージを受ける前に１ロットの総数、即ち２４枚を２分割し、１〜１２枚目と１３〜２４枚目の組に分割する。
【００１９】
そして、プラズマによるダメージは、１枚目＞２枚目＞３枚目＞４枚目の順に強く、５〜１２枚目はプラズマダメージがないため、前半については、４、５、６、７、８、９、１０、１１、１２、３、２、１枚目の順に並び替えて、次のプラズマ処理を行う。ここで、１枚目が末尾にくるのは、末尾が最もプラズマによるダメージが低いからである。
【００２０】
後半については、２４枚目＞２３枚目＞２２枚目の順に強く、１３〜２１枚目はプラズマによるダメージがないため、２４、２３、２２、１３、１４、１５、１６、１７、１８、１９、２０、２１枚目の順序で、次のプラズマ処理を行う。
【００２１】
即ち、１回目のプラズマによるダメージを受けた後に、２回目からのプラズマによるダメージを受ける前に、４、５、６、７、８、９、１０、１１、１２、３、２、１、２４、２３、２２、１３、１４、１５、１６、１７、１８、１９、２０、２１枚目のようにＳｉウエハ基板を並び替えて、次のプラズマ処理を行う。
【００２２】
そして、３回目以降からのプラズマによるダメージを受ける前にも、同様の順序で並べ替えを行い、次のプラズマ処理を行う。
以上の並び方を一般式で表すと、複数（１４枚以上のＳｉウエハ基板）の基板の枚数が１ロット単位でｎ（ｎ＞１３）枚であり、複数の基板の処理順序を並び替える場合は、複数の基板の枚数を２つ群に分割し、ｎが偶数枚の場合は、分割した前半の複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の複数の基板をｎ／２乃至ｎ／２−２枚目の位置に順に入れ替え、分割した後半の複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の複数の基板をｎ／２＋３乃至ｎ／２＋１枚目の位置に順に入れ替え、ｎが奇数枚の場合は、分割した前半の複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の複数の基板を（ｎ−１）／２乃至（ｎ−１）／２−２枚目の位置に順に入れ替え、分割した後半の複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の複数の基板を（ｎ−１）／２＋３乃至（ｎ−１）／２＋１枚目の位置に順に入れ替える。または処理順序が１乃至３枚目の位置の複数の基板を（ｎ＋１）／２乃至（ｎ＋１）／２−２枚目の位置に順に入れ替え、分割した後半の複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の複数の基板を（ｎ＋１）／２＋３乃至（ｎ＋１）／２＋１枚目の位置に順に入れ替える。
【００２３】
また、分割を行わず、１回目のプラズマによるダメージを受けた後に、２回目からのプラズマによるダメージを受ける前に、４、５、６、７、８、９、１０、１１、１２、１３、１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４、３、２、１枚目のようにＳｉウエハ基板を並び替えて、次のプラズマ処理を行ってもよい。  そして、３回目以降からのプラズマによるダメージを受ける前にも、同様の順序で並べ替えを行い、次のプラズマ処理を行う。
【００２４】
また、１ロットが７〜１２枚あるＳｉウエハ基板では、例えば１ロットが１２枚あるＳｉウエハ基板の例では、プラズマによりダメージは、１枚目＞２枚目＞３枚目＞４枚目の順に強く、５〜１２枚目は、プラズマによるダメージがないため、１回目のプラズマによるダメージを受けた後に、２回目からのプラズマによるダメージを受ける前に４、５、６、７、８、９、１０、１１、１２、３、２、１枚目の順に並び替えて、次のプラズマ処理を行う。尚、１枚目が末尾にくるのは、末尾が最もプラズマによるダメージが低いからである。
【００２５】
そして、３回目以降からのプラズマによるダメージを受ける前にも、同様の順序で並べ替えを行い、次のプラズマ処理を行う。
また、１ロットが６枚以下のＳｉウエハ基板では、例えば１ロットが６枚あるＳｉウエハ基板の例では、プラズマによるダメージは、１枚目＞２枚目＞３枚目＞４枚目の順に強く、５、６枚目は、プラズマによるダメージがないため、１回目のプラズマによるダメージを受けた後に、２回目からのプラズマによるダメージを受ける前に４、５、６、３、２、１枚目の順に並び替えて、次のプラズマ処理を行う。尚、１枚目が末尾にくるのは、末尾が最もプラズマによるダメージが低いからである。
【００２６】
そして、３回目以降からのプラズマによるダメージを受ける前にも、同様の順序で並べ替えを行い、次のプラズマ処理を行う。
尚、入れ替える枚数については、上記の説明では、１〜３枚目の３枚としているが、１〜２枚目の２枚、１〜４枚目の４枚、または１〜５枚目の５枚と可変させて、入れ替えてもよい。
【００２７】
以上の並び方を一般式で表すと、複数の基板の枚数がｎ枚であり、複数の基板の処理順序を並び替える場合は、並び替える毎に、処理順序が１乃至ｍ（ｍは５以下）枚目の位置の複数の基板をｎ乃至ｎ−（ｍ−１）枚目の位置に順に入れ替える。ここで、ｎは３以上であり、ｍは、ｎが３では２以下であり、ｎが４では３以下であり、ｎが５では４以下であり、ｎが６以上では、５以下である。
【００２８】
そして、並べ替える毎に、Ｓｉウエハ基板に関して、処理されたＳｉウエハ基板順にプラズマによるダメージの強さを例えば、整数値として割り当てる。例えば、基板の処理の順序に対して、処理順１、２、３、４枚目に値を徐々に低くさせた整数値をプラズマにより受けたダメージ量として割り当てる。そして、プラズマによるダメージを受けたＳｉウエハ基板について、並べ替えを行いながら、処理毎に整数値を加算する。そして、その整数の積算値（ダメージ積算量）をしきい値以下に管理する。
【００２９】
このような方法によれば、プロセス中に受けるダメージがロット内のＳｉウエハ基板間で分散され、それぞれの強誘電体層へのダメージ積算量がしきい値以内に管理される。そして、特定のＳｉウエハ基板の強誘電体層にダメージが蓄積されなくなる。その結果、ＦｅＲＡＭのデータ保持機能を保持すると共に、ウエハ間のリテンション不良のばらつきを低減させることができ、ＦｅＲＡＭの総合的な歩留りが向上する。
【００３０】
次に、ＦｅＲＡＭの製造工程を一例として、複数のＳｉウエハ間の並べ替えを行い、ダメージを低減させる具体例を説明する。
図２から図１７では、複数処理されるＳｉウエハの一枚を例にとり、強誘電体メモリであるＦｅＲＡＭの製造工程を示している。
【００３１】
図２はＦｅＲＡＭの製造工程を説明する要部断面図である。
Ｓｉウエハ基板１０上には、素子領域を画定する素子分離領域１１が形成されている。また、Ｓｉウエハ基板１０内には、ウェル１２が形成されている。ウェル１２が形成されたＳｉウエハ基板１０上には、ゲート絶縁膜１３を介してゲート電極１４が形成されている。
【００３２】
ゲート電極１４の側壁には、サイドウォール絶縁膜１５が形成されている。サイドウォール絶縁膜１５が形成されたゲート電極１４の両側には、ソース／ドレイン拡散層１６が形成されている。こうして、ゲート電極１４とソース／ドレイン拡散層１６を有するトランジスタが構成されている。  さらに、Ｓｉウエハ基板１０上には、ＣＶＤによる層間絶縁膜、例えば膜厚２００ｎｍのＳｉＯＮ（酸窒化シリコン）膜１７が形成されている。さらに、ＳｉＯＮ膜１７上にはＣＶＤによる層間絶縁膜、例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）−ＮＳＧ（Non-doped Silicate Glass）膜１８が形成されている。
【００３３】
ＴＥＯＳ−ＮＳＧ膜１８の形成はＣＭＰ（Chemical Mechanical Polishing）処理を行い、膜厚が合計４００ｎｍとなるように形成する。そして、ＣＶＤによりＴＥＯＳ−ＮＳＧ膜１９を膜厚が１００ｎｍとなるように形成する。ＴＥＯＳ−ＮＳＧ膜１８、１９の脱水処理のために、例えば６５０℃、窒素雰囲気下で、３０ｍｉｎ程度の脱水処理を行う。
【００３４】
ＴＥＯＳ−ＮＳＧ膜１９上には、例えばＰＶＤ（Physical Vapor Deposition）による、ＡｌＯ膜（アルミナ膜）２０を膜厚が２０ｎｍとなるように形成する。ＡｌＯ膜２０を形成した後に、例えば６５０℃、６０ｓｅｃ、酸素雰囲気下でＲＴＡ処理を行う。
【００３５】
そして、ＡｌＯ膜２０上に、例えばＰＶＤ法によりＰｔ（白金）膜２１を膜厚が１５５ｎｍとなるように形成する。このＰｔ膜２１が強誘電体キャパシタの下部電極になる。
続いて、図示はしないがＰｔ膜２１を形成した上に、基板全面に例えばＰＶＤ法により強誘電体層、例えばＰＺＴ膜２２を膜厚が１５０〜２００ｎｍとなるように形成する。ＰＺＴ膜２２を形成した後、例えば５８５℃、９０ｓｅｃ、酸素流量０．０２５ｌ／ｍｉｎでＲＴＡ処理を行う。そして、図示はしないがＰＺＴ膜２２の上に、例えばＰＶＤ法により基板全面にＩｒＯ2膜２３を膜厚が５０ｎｍとなるように形成する。ＩｒＯ2膜２３を形成した後、例えば７２５℃、２０ｓｅｃ、酸素流量０．０２５ｌ／ｍｉｎでＲＴＡ処理を行う。ＩｒＯ2膜２３については再度、例えばＰＶＤ法により膜厚が２００ｎｍとなるように形成する。そして、上部電極を形成するために、フォトレジストを塗布し、パターニングを行った後、ＩｒＯ2膜２３をエッチングする。ここで、強誘電体層はプラズマによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、エッチング処理を行った後にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００３６】
そして、パターニングされたＩｒＯ2膜２３がＰＺＴ膜２２の上に形成される。このＩｒＯ2膜２３が強誘電体キャパシタの上部電極となる。
次いで、ＰＺＴ膜２２の回復アニールのために、例えば６５０℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
【００３７】
そして、図示はしないが、強誘電体キャパシタを形成するために、基板全面にフォトレジストを塗布し、パターニングを行った後、ＰＺＴ膜２２をエッチングする。ここで、強誘電体層はプラズマによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、エッチング処理を行った後に、ロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００３８】
ＰＺＴ膜２２の回復アニールのために、例えば３５０℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。その後、図示はしないがＰＺＴ膜２２の保護のために基板全面に、例えばＰＶＤ法によりＡｌＯ膜を膜厚が５０ｎｍとなるように形成する。ＡｌＯ膜を形成した後、例えば５５０℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
【００３９】
図３はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、下部電極を形成するために、基板全面にフォトレジストを塗布し、パターニングを行った後、図２に示すＰｔ膜２１をエッチングし、Ｐｔ膜２１のパターニングを行う。ここで、強誘電体層はプラズマによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、エッチング処理を行った後にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００４０】
そして、ＰＺＴ膜２２の回復アニールのために、例えば６５０℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。その後、図示はしないが、強誘電体キャパシタの保護のために基板全面に、例えばＰＶＤ法によりＡｌＯ膜を膜厚が２０ｎｍとなるように形成する。ＡｌＯ膜を形成した後、例えば５５０℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
【００４１】
そして、強誘電体キャパシタを完全に覆うように、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜２４を膜厚が１５００ｎｍとなるように形成する。ここで、強誘電体層はバイアスによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、ＴＥＯＳ−ＮＳＧ膜２４を形成した後にロット内でのＳｉウエハ基板間の並べ替えを行って、次の処理を行う。そして、図示はしないが、ＴＥＯＳ−ＮＳＧ膜２４を形成した後、ＣＭＰ処理によって表面を平坦化する。
【００４２】
図４はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、ＴＥＯＳ−ＮＳＧ膜２４の表面を窒化するために、例えばＣＶＤ装置を用い、３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００４３】
ここで、強誘電体層はプラスマ及び熱によるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、プラズマアニール処理を行った後にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００４４】
そして、バルクコンタクトを形成するために、レジスト２５を塗布し、パターニングを行った後、基板表面からソース／ドレイン拡散層１６までエッチングし、コンタクトホール２６を形成する。ここで、強誘電体層は、プラズマによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、エッチング処理を行った後にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００４５】
図５はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、コンタクトホール２６内にバリアメタルを形成するために、基板全面に例えばＰＶＤ法により、Ｔｉ／ＴｉＮ膜を膜厚がそれぞれ２０／５０ｎｍとなるように形成する。そして、バリアメタルを形成した後、例えばＣＶＤ法により、Ｗ（タングステン）膜２７を膜厚が５００ｎｍとなるように形成し、コンタクトホール２６以外の部分のＷ膜２７を除去するために、例えばＣＭＰ処理によりＷ膜２７を研磨する。そして、コンタクトプラグとなるＷ膜２７を形成する。
【００４６】
そして、ＴＥＯＳ−ＮＳＧ膜２４の表面を窒化するために、例えば、ＣＶＤ装置を用いて３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００４７】
ここで、Ｔｉ／ＴｉＮ膜の形成、ＣＶＤ法によるＷ膜の形成、及びプラズマアニールでは、強誘電体層は熱によるダメージを受ける。また、プラズマアニールでは強誘電体層はプラズマによるダメージを受ける。従って、これらの工程では、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのウエハ間の並べ替えを行ってから次の処理を行う。
【００４８】
そして、ＴＥＯＳ−ＮＳＧ膜２４の上に、例えばＣＶＤ法により、ＳｉＯＮ膜２８を膜厚が１００ｎｍとなるように形成する。
図６はＦｅＲＡＭの製造工程を説明する要部断面図である。
【００４９】
図示はしないが、上部電極であるＩｒＯ2膜２３と下部電極であるＰｔ膜２１のコンタクトを形成するために、ＳｉＯＮ膜２８上にレジストを塗布し、パターニングを行った後、レジストをマスクとして、コンタクトホール２９をエッチングにより形成する。ここで、強誘電体層はプラズマによるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、エッチング処理を行った後にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００５０】
そして、ＰＺＴ膜２２の回復アニールのために、例えば５００℃、６０ｍｉｎ、酸素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
図７はＦｅＲＡＭの製造工程を説明する要部断面図である。
【００５１】
図示はしないが、図６に示すＳｉＯＮ膜２８を除去するために、例えばエッチング処理によりＳｉＯＮ膜２８を全面エッチバックし、ＴＥＯＳ−ＮＳＧ膜２４を露出させる。そして、第１の配線層を形成するために、例えばＰＶＤ法により、ＴｉＮ／ＡｌＣｕ／Ｔｉ／ＴｉＮ膜からなる積層膜３０を膜厚がそれぞれ１５０／５５０／５／１５０ｎｍとなるように形成する。この積層膜３０が第１配線になる。
【００５２】
ここで、エッチバックでは、強誘電体層はプラズマによるダメージを受ける。また積層膜３０の形成では、強誘電体層は熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００５３】
図８はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、第１の配線層となる積層膜３０をパターニングするために、レジストを塗布し、パターニングを行った後、レジストをマスクとして積層膜３０をエッチングする。そして、パターニング後、例えば３５０℃、３０ｍｉｎ、窒素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
【００５４】
ここで、エッチングでは、強誘電体層はプラズマによるダメージを受ける。また熱処理では、強誘電体層は熱によるダメージを受ける。従って、Ｓｉウエハ基板の処理順序に対応した整数値を割り当て、ロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００５５】
そして、積層膜３０とＴＥＯＳ−ＮＳＧ膜２４上に、例えばＰＶＤ法により、ＡｌＯ膜３１を膜厚が２０ｎｍとなるように形成する。
図９はＦｅＲＡＭの製造工程を説明する要部断面図である。
【００５６】
図示はしないが、ＡｌＯ膜３１の上に、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜４０を膜厚が２６００ｎｍとなるように形成する。そして、全体を平坦化するために、例えばＣＭＰ処理により、ＴＥＯＳ−ＮＳＧ膜４０を研磨し、基板表面が平坦化されたＴＥＯＳ−ＮＳＧ膜４０を形成する。
【００５７】
そして、図示はしないが、ＴＥＯＳ−ＮＳＧ膜４０の表面を窒化するために、例えばＣＶＤ装置を用いて、３５０℃、４ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。そして、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜４１を膜厚が１００ｎｍとなるように形成する。続いて、同じ条件でプラズマアニールを行う。
【００５８】
ＴＥＯＳ−ＮＳＧ膜４１の上に、例えばＰＶＤ法により、ＡｌＯ膜４２を膜厚が５０ｎｍとなるように形成する。
ＡｌＯ膜４２の上に、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜４３を膜厚が１００ｎｍとなるように形成する。
【００５９】
そして、ＴＥＯＳ−ＮＳＧ膜４３の表面を窒化するために、例えばＣＶＤ装置を用いて、３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。ここで、ＣＶＤ法によるＴＥＯＳ−ＮＳＧ膜４０、４１、４３の形成では、強誘電体層はバイアスによるダメージを受ける。またプラズマアニールでは、強誘電体層はプラズマ及び熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００６０】
図１０はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、第１配線である積層膜３０と第２配線とを電気的に接続させるコンタクトホール５０を形成するために、レジストを塗布し、レジストのパターニングを行う。
【００６１】
そして、レジストをマスクとして、例えばエッチング処理により、図９に示すＴＥＯＳ−ＮＳＧ膜４０、４１、４３とＡｌＯ膜３１、４２をエッチングし、コンタクトホール５０を形成する。
【００６２】
そして、３５０℃、１２０ｍｉｎ、窒素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
ここで、エッチングでは、強誘電体層はプラズマによるダメージを受ける。また熱処理では、強誘電体層は熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００６３】
図１１はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、第１配線である積層膜３０と第２配線とを電気的に接続するコンタクトプラグを形成するために、コンタクトホール５０内と基板表面にバリアメタルを形成する。例えばＰＶＤ法により、ＴｉＮ膜を膜厚が５０ｎｍとなるように形成する。
【００６４】
そして、図示はしないが、ＴｉＮ膜の上に、例えばＣＶＤ法により、Ｗ膜５１を膜厚が６５０ｎｍとなるように形成する。次いで、コンタクトプラグを形成するために、例えばエッチング処理により、Ｗ膜５１をエッチバックし、コンタクトホール５０内にＷ膜５１を形成する。尚、ここでのエッチング処理の代わりにＣＭＰ研磨法を用いてもよい。
【００６５】
ここで、ＴｉＮ膜及びＷ膜の形成では、強誘電体層は熱によるダメージを受ける。またエッチバックでは、強誘電体層はプラズマによるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００６６】
図１２はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、第２の配線層を形成するために、例えばＰＶＤ法により、基板上にＡｌＣｕ／Ｔｉ／ＴｉＮ膜からなる積層膜５２を膜厚がそれぞれ５５０／５／１５０ｎｍとなるように形成する。
【００６７】
そして、パターニングされた第２の配線層を形成するために、レジストを塗布し、パターニングを行った後、レジストをマスクとして第２の配線層をエッチングする。そして、パターニングされた第２の配線層の積層膜５２が形成される。
【００６８】
そして、図示はしないが、積層膜５２およびＴＥＯＳ−ＮＳＧ膜４３の上に、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜５３を膜厚が２２００ｎｍとなるように形成する。そして、ＴＥＯＳ−ＮＳＧ膜５３を平坦化するために、例えばＣＭＰ処理により表面が平坦化されたＴＥＯＳ−ＮＳＧ膜５３を形成する。
【００６９】
図示はしないが、ＴＥＯＳ−ＮＳＧ膜５３の表面を窒化するために、例えばＣＶＤ装置を用いて３５０℃、４ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００７０】
そして、ＴＥＯＳ−ＮＳＧ膜５３の上に、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜５４を膜厚が１００ｎｍとなるように形成する。次いで、ＴＥＯＳ−ＮＳＧ膜５４の表面を窒化するために、例えばＣＶＤ装置を用いて、３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００７１】
次に、ＴＥＯＳ−ＮＳＧ膜５４の上に、例えばＰＶＤ法により、ＡｌＯ膜５５を膜厚が５０ｎｍとなるように形成する。そして、ＡｌＯ膜５５の上に、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜５６を膜厚が１００ｎｍとなるように形成する。ＴＥＯＳ−ＮＳＧ膜５６の表面を窒化するために、例えばＣＶＤ装置を用いて、３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００７２】
ここで、積層膜の形成では、強誘電体層は熱によるダメージを受ける。積層膜５２のエッチングでは強誘電体層はプラズマによるダメージを受ける。ＣＶＤ法によるＴＥＯＳ−ＮＳＧ膜５３、５４、５６の形成では強誘電体層はバイアスによるダメージを受ける。また、ＴＥＯＳ−ＮＳＧ膜５３、５４、５６の表面を窒化する処理では、強誘電体層はプラズマ及び熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００７３】
図１３はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、第２配線である積層膜５２と第３配線とを電気的に接続するコンタクトホール６０を形成するために、レジストを塗布し、パターニングを行った後、レジストをマスクとして、例えばエッチング処理により、ＴＥＯＳ−ＮＳＧ膜５３、５４、５６及びＡｌＯ膜５５をエッチングする。
【００７４】
そして、３５０℃、１２０ｍｉｎ、窒素流量２０ｌ／ｍｉｎで縦型炉による熱処理を行う。
ここで、エッチングでは、強誘電体層はプラズマによるダメージを受ける。また、熱処理では熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００７５】
図１４はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、コンタクトホール６０内にバリアメタルを形成するために、例えばＰＶＤ法により、ＴｉＮ膜を膜厚が５０ｎｍとなるように形成する。
【００７６】
そして、図示はしないが、第２配線である積層膜５２と第３配線とを電気的に接続するコンタクトプラグを形成するために、ＴｉＮ膜の上に、例えばＣＶＤ法により、Ｗ膜６１を膜厚が６５０ｎｍとなるように形成する。続いて、コンタクトプラグを形成するために、例えばエッチング処理により、Ｗ膜６１をエッチバックし、コンタクトホール６０内にＷ膜６１を形成する。尚、エッチバックの代わりに、ＣＭＰ研磨を行ってもよい。
【００７７】
ここで、ＴｉＮ膜及びＣＶＤ法によるＷ膜の形成では、強誘電体層は熱によるダメージを受ける。また、エッチバックでは強誘電体層はプラズマによるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００７８】
図１５はＦｅＲＡＭの製造工程を説明する要部断面図である。
第３の配線層を形成するために、例えばＰＶＤ法により、ＡｌＣｕ／ＴｉＮ膜からなる積層膜６２を膜厚がそれぞれ５００／１５０ｎｍとなるように形成する。そして、レジストを塗布し、パターニングを行った後、レジストをマスクとして積層膜６２をエッチングし、パターニングされた積層膜６２を第３の配線として形成する。ここで、積層膜６２の形成では、強誘電体層は熱によるダメージを受ける。また、エッチングでは強誘電体層はプラズマによるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００７９】
図１６はＦｅＲＡＭの製造工程を説明する要部断面図である。
積層膜６２及びＴＥＯＳ−ＮＳＧ膜５６の上にパシベーション膜として、例えばＣＶＤ法により、ＴＥＯＳ−ＮＳＧ膜７０を膜厚が１００ｎｍとなるように形成する。
【００８０】
そして、ＴＥＯＳ−ＮＳＧ膜７０の表面を窒化するために、例えばＣＶＤ装置を用いて、３５０℃、２ｍｉｎ、窒素及び酸素を原料ガスとするプラズマでプラズマアニールを行う。
【００８１】
さらに、ＴＥＯＳ−ＮＳＧ膜７０の上にパシベーション膜として、例えばＣＶＤ法により、ＳｉＮ（窒化シリコン）膜７１を膜厚が３５０ｎｍとなるように形成する。
ここで、ＴＥＯＳ−ＮＳＧ膜７０及びＳｉＮ膜７１の形成では、強誘電体層はバイアスによるダメージを受ける。また、プラズマアニールでは強誘電体層はプラズマ及び熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当て、各処理毎にロット内でのＳｉウエハ基板間の並べ替えを行ってから次の処理を行う。
【００８２】
図１７はＦｅＲＡＭの製造工程を説明する要部断面図である。
図示はしないが、パッド部８０を形成するために、ＳｉＮ膜７１上にレジストを塗布し、パターニングを行った後、レジストをマスクとして、ＳｉＮ膜７１、ＴＥＯＳ−ＮＳＧ膜７０をエッチングし、積層膜６２の上部に形成したＴｉＮ膜１５０ｎｍ（不図示）を同時にエッチングする。
【００８３】
そして、パッド部８０を形成した後、保護膜として感光性ポリイミドを３μｍ塗布する。非感光性ポリイミドを利用する場合は、非感光性ポリイミドの上にレジストパターンを形成し、専用現像液で非感光性ポリイミドを溶解する。そして、パッド部８０以外を保護するようにポリイミド膜８１を形成する。
【００８４】
ポリイミド膜８１を形成した後、横型炉で例えば３１０℃、４０ｍｉｎ、窒素流量１００ｌ／ｍｉｎで熱処理を行い、ポリイミド膜８１を硬化させる。
ここで、エッチングでは、強誘電体層はプラズマによるダメージを受ける。また、ポリイミド膜８１を硬化する処理では強誘電体層は熱によるダメージを受ける。従って、これらの工程ではＳｉウエハ基板の処理順序に対応した整数値を割り当てる。そして、処理が終了したら、ロット内のＳｉウエハ基板１０を取り出す。尚、上記の説明で割り当てた整数値は並べ替える毎に各Ｓｉウエハ基板１０に加算されている。
【００８５】
図１８及び図１９は各工程とダメージの一覧を説明する図である。
上述した断面図に対応して、強誘電体層がダメージを受けた各工程について○印が付されている。この図に示すように、プラズマ、熱、バイアスの３つのダメージによって、強誘電体層がダメージを受ける。
【００８６】
ここで、プラズマによるダメージは、プラズマ中の電子密度が１０8個・ｃｍ-3以上のプラズマで受けるダメージであり、熱によるダメージとは基板温度が３００℃以上になった場合の熱によるダメージであり、バイアスによるダメージとは、２００Ｗ以上のパワーを放電パワーとして投入されたときのＳｉウエハ基板に印加されるバイアスによって受けるダメージである。
【００８７】
これらのダメージについては、それぞれのダメージを一つのダメージとして扱ってもよく、同時にダメージが発生する場合は、複数のダメージを一つのダメージとして扱ってもよい。
【００８８】
即ち、上述したプラズマによるダメージ、熱によるダメージ、バイアスによるダメージは、それぞれ独立で管理し、それぞれのダメージで、上記の説明と同様なＳｉウエハ基板の並べ替え、それぞれのダメージに対応じた整数の割り当て及び加算を行うことにより、バイアスによるダメージ分散させることができる。即ち、整数値については、それぞれのダメージよって可変させてもよい。
【００８９】
さらに、プラズマによるダメージ、熱によるダメージ、バイアスによるダメージの少なくとも一つが同時に発生する場合は、複数のダメージを一のダメージとして管理し、上記の説明と同様にＳｉウエハ基板の並べ替え、整数の割り当て及び加算を行うことにより、バイアスによるダメージ分散させる。
【００９０】
そして、Ｓｉウエハ基板へのダメージをより均等に分散させるには、図１８及び図１９に示す各工程以外でも、Ｓｉウエハ基板の並べ替えを行ってもよい。
具体的には、図２〜図１７の製造工程において、水素含有ガスを晒す工程においても、Ｓｉウエハ基板の並べ替えを行ってもよい。例えば、ＳｉＮ膜及びＳｉＯＮ膜形成工程では、ＳｉＨ4（シラン）及びＮＨ3（アンモニア）を用いている。これらのガスをＳｉウエハ基板に晒した後に、Ｓｉウエハ基板の並べ替えを行ってもよい。また、Ｗ膜形成工程では、ＷＦ6（六フッ化タングステン）、Ｈ2（水素）、ＳｉＨ4を用いている。これらのガスをＳｉウエハ基板に晒した後に、Ｓｉウエハ基板の並べ替えを行ってもよい。
【００９１】
また、図２〜図１７の製造工程において、回復アニールを行った後にも、Ｓｉウエハ基板の並べ替えを行ってもよい。具体的には、酸素を含むガス雰囲気中で、且つ３５０℃以上の熱を加える工程でＳｉウエハ基板の並び替えを行ってもよい。より具体的には、処理室の酸素流量が１０ｌ／ｍｉｎ以上である場合、３５０〜６８０℃で加熱し、処理時間が２０〜６０ｍｉｎでの回復アニール工程の後では、Ｓｉウエハ基板の並び替えを行ってもよい。
【００９２】
ここで、酸素流量が１０ｌ／ｍｉｎより低い流量では、充分な強誘電体キャパシタの回復効果が得られない。また、雰囲気温度が３５０℃より低い温度では、酸素が強誘電体キャパシタ内へ拡散しにくくなる。また、７００℃以上では、バルクコンタクト抵抗が上昇する。熱を加える時間についても、２０ｍｉｎより短い時間では、酸素が強誘電体キャパシタ内に充分拡散しないので、処理時間を３０〜６０ｍｉｎにする。
【００９３】
このように強誘電体キャパシタの結晶化アニールが完了した後の工程で並べ替えを行うことにより、強誘電体キャパシタが各Ｓｉウエハ基板において、均等に結晶化する。
また、強誘電体キャパシタの回復アニール工程で処理した場合には、Ｓｉウエハ基板にダメージ積算量から回復量を減算してもよい。即ち、回復量に対応じた整数の割り当て及び減算をし、ダメージ積算量をしきい値以内に管理することにより各Ｓｉウエハ基板において、より均質な強誘電体キャパシタを形成することができる。
【００９４】
図２０及び図２１は並べ替え、整数の割り当て及び加算のフローを説明する図である。
この図では、一例として、図１８及び図１９に示した各工程とダメージの一覧表を基に、１ロットが１２枚のＳｉウエハ基板を用い、強誘電体層がプラズマによるダメージのみを受けた場合のＳｉウエハ基板の並べ替え、整数の割り当て及び加算を示している。図中のＳｉ基板Ｎｏ.とは、Ｓｉウエハ基板を区別するために予め付した番号である。そして、図の左から右に向かう順序で、各Ｓｉウエハ基板にプロセス処理がなされる。即ち、図中の左から右に向かう順序は処理順序である。
【００９５】
先ず、工程ＡでＳｉウエハ基板が１から１２枚目の順でプラズマ処理がされる。Ｓｉウエハ基板の１枚目に整数のダメージ量の「４」が付され、２枚目、３枚目、４枚目にそれぞれ「３」、「２」、「１」が付される。そして、工程Ｂの前にＳｉウエハ基板が並び替えられる。次いで、工程Ｂでプラズマ処理がされる。そして、Ｓｉウエハ基板の１枚目に整数のダメージ量の「４」が付され、２枚目、３枚目、４枚目にそれぞれ「３」、「２」、「１」が付される。そして、工程Ｃの前にＳｉウエハ基板が並び替えられ、工程Ｃでプラズマ処理後に、Ｓｉウエハ基板の１枚目に整数のダメージ量の「４」が付され、２枚目、３枚目、４枚目にそれぞれ「３」、「２」、「１」が付される。
【００９６】
割り当てた整数値は並び替える毎に加算される。即ち、工程Ｃまでの強誘電体層へのプラズマによるダメージ積算量は、例えば、Ｎｏ．７のＳｉウエハ基板では、ダメージ積算量が７になる。そして、次の工程Ｄでも同様の順序で並べ替え、整数の割り当て及び加算を繰り返し行い、全工程の処理を同様の手順で行う。
【００９７】
図２２はダメージの分散を説明する図であり、（Ａ）はダメージ分散前の積算量を示す図であり、（Ｂ）はダメージを分散させた積算量を示す図である。
図２２（Ａ）ではＳｉウエハ基板の並べ替えを行わず、強誘電体層へのプラズマによるダメージを分散させない場合の積算量を示している。図２２（Ａ）に示すように、Ｓｉウエハ基板の並べ替えを行わない場合は、Ｓｉウエハ基板の１枚目が最も大きく、２、３、４枚目で徐々に減少している。
【００９８】
これに対して、図２２（Ｂ）では、全てのＳｉウエハ基板がダメージを受けているが、プラズマによるダメージの積算量のしきい値を「２４」と仮定した場合、図２２（Ａ）では、Ｓｉウエハ基板の１〜４枚目がしきい値を超えているのに対し、図２２（Ｂ）では全てのＳｉウエハ基板がしきい値より低くなっている。
【００９９】
このように、処理毎に整数値を割り当て、強誘電体層へのダメージ積算量を管理することで、ダメージ積算量がしきい値を越えないように処理条件を調整することができる。
さらに、この方法はプラズマによるダメージの他、熱によるダメージやバイアスによるダメージの場合も、同様の方法でＳｉウエハ基板の並べ替え、整数の割り当て及び加算を行うことにより、熱によるダメージ、バイアスによるダメージを分散させることができる。
【０１００】
次に、上述した並べ替えの効果について検討した結果について説明する。ここでは並べ替えの効果を確認するために、並べ替えを行わない場合と、並べ替えを行った場合の効果の相違について説明する。
【０１０１】
２４枚の基板を１ロットとし、並べ替えを行わない場合と、並べ替えを行った場合の効果の相違について、ＰＴ（Probing Test）レシオを検討したので説明する。
＜実施例１＞
図２３は基板間を並べ替えない場合のウエハ間とＰＴレシオの関係である。
【０１０２】
図中のＰＴ１とは、強誘電体キャパシタを有した半導体素子の動作確認を行うテスト結果である。具体的には、Ｓｉウエハ基板上に作製した全ての素子について、トランジスタ回路の動作チェック及び「０」、「１」データが正常に強誘電体キャパシタに書き込まれるかを評価し、全素子に対して正常に動作した素子を割合（％）で表したものである。
【０１０３】
その後、熱エージング処理（２００〜２５０℃、２４ｈ）を行い、強誘電体キャパシタを熱劣化させる。ここで、受けたダメージがしきい値を超えた強誘電体キャパシタでは、その加熱により残留分極量が減少し、「０」、「１」データ保持能力を失う。その後、さらに「０」、「１」データの書き込みを行い、データ保持試験で正しくデータが記録されているか確認する。これをＰＴ２という。
【０１０４】
さらに、熱エージング処理を行い、強誘電体キャパシタを劣化させて、さらに「０」、「１」データの書き込みを行い、データ保持試験で正しくデータが記録されているか確認するＰＴ３の試験を行う。
【０１０５】
そして、図中のＰＴレシオは、（ＰＴ３／ＰＴ１）×１００（％）の計算結果であり、耐久性のある強誘電体キャパシタのデータ保持能力を示す割合になる。従って、この割合が高い程、強誘電体キャパシタとしての耐久性が高く、性能がよい。
【０１０６】
この図から分かるように、Ｓｉウエハ基板を並べ替えない場合については、Ｓｉウエハ基板の５〜２３枚目では１００％近い値となっているが、１〜４枚目についてはＰＴレジオが減少している。即ち、この図に示したように、ダメージを大きく受けた１〜４枚目のＳｉウエハ基板ほど、ＰＴレシオが低くなっている。
【０１０７】
＜実施例２＞
図２４は基板間を並べ替えた場合のウエハ間とＰＴレシオの関係である。
この図は、一例として、プラズマによるダメージを受けた場合にＳｉウエハ基板を、上記のように並べ替えたときのＰＴレシオの結果である。
【０１０８】
この結果によれば、Ｓｉウエハ基板を、上記のように並べ替えることで、１ロット内の全てのＳｉウエハ基板のＰＴレジオが１００％近い値となっている。即ち、プラズマ、熱、バイアスによるダメージ受けたＳｉウエハ基板をプロセス中に所定の規則で並べ替え、特定のＳｉウエハ基板にダメージを局所的に集中させないようにしているため、全てのＳｉウエハ基板のＰＴレジオが１００％近い値となっている。
【０１０９】
このように、プロセス中に受けるダメージをロット内のＳｉウエハ基板間で分散させ、それぞれの強誘電体層へのダメージ積算量をしきい値以内に管理しているため、特定のＳｉウエハ基板の強誘電体層にダメージが蓄積しなくなる。その結果、ＦｅＲＡＭのデータ保持機能を保持すると共に、ウエハ間のリテンション不良のばらつきを低減させることができ、図２４に示すように総合的な歩留りが向上する。
【０１１０】
尚、上記の実施の形態では、強誘電キャパシタとして、プレーナー型キャパシタの例を用いて説明したが、強誘電キャパシタは、スタック型キャパシタであってもよい。また、ＦｅＲＡＭに限らず、ＤＲＡＭ、フラッシュメモリの製造においても本発明は実施できる。
【０１１１】
また、上記の説明では、Ｓｉウエハ基板の並び替えをロット内の処理順序の１〜３枚目に限って説明しているが、特にこれらの枚数に限る必要はない。枚数については、処理順序の２〜５枚目の間で可変させてもよい。
【０１１２】
（付記１）  強誘電体キャパシタを有する半導体装置の製造方法において、
複数の基板に形成された強誘電体層がダメージを受け得るプロセス毎に、前記複数の基板の処理順序を並び替えて処理を行うことを特徴とする半導体装置の製造方法。
【０１１３】
（付記２）  前記複数の基板の処理順序を並び替える場合は、前記複数の基板の処理順序に対して予め割り当てられた前記強誘電体層のダメージ量を並び替える毎に加算することを特徴とする付記１記載の半導体装置の製造方法。
【０１１４】
（付記３）  前記ダメージ量が整数であり前記基板の処理順序に対して、その値が可変することを特徴とする付記２記載の半導体装置の製造方法。
（付記４）  前記複数の基板の枚数がｎ枚であり、前記複数の基板の処理順序を並び替える場合は、並び替える毎に、処理順序が１乃至ｍ（ｍ＜６）枚目の位置の前記複数の基板をｎ乃至ｎ−（ｍ−１）枚目の位置に順に入れ替えることを特徴とする付記１記載の半導体装置の製造方法。
【０１１５】
（付記５）  前記ｎが３以上であり、前記ｍは、前記ｎが３では２以下であり、前記ｎが４では３以下であり、前記ｎが５では４以下であり、前記ｎが６以上では、５以下であることを特徴とする付記４記載の半導体装置の製造方法。
【０１１６】
（付記６）  前記複数の基板の枚数が１ロット単位でｎ（ｎ＞１３）枚であり、前記複数の基板の処理順序を並び替える場合は、前記複数の基板の枚数を２つ群に分割し、
ｎが偶数枚の場合は、分割した前半の前記複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の前記複数の基板をｎ／２乃至ｎ／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板をｎ／２＋３乃至ｎ／２＋１枚目の位置に順に入れ替え、
ｎが奇数枚の場合は、分割した前半の前記複数の基板については、並び替える毎に、処理順序が１乃至３枚目の位置の前記複数の基板を（ｎ−１）／２乃至（ｎ−１）／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板を（ｎ−１）／２＋３乃至（ｎ−１）／２＋１枚目の位置に順に、または処理順序が１乃至３枚目の位置の前記複数の基板を（ｎ＋１）／２乃至（ｎ＋１）／２−２枚目の位置に順に入れ替え、分割した後半の前記複数の基板については、並び替える毎に、処理順序がｎ−２乃至ｎ枚目の位置の前記複数の基板を（ｎ＋１）／２＋３乃至（ｎ＋１）／２＋１枚目の位置に順に入れ替えることを特徴とする付記１記載の半導体装置の製造方法。
【０１１７】
（付記７）  前記ダメージがプラズマ、熱、水素含有ガスまたはバイアスによるダメージであることを特徴とする付記１記載の半導体装置の製造方法。
（付記８）  前記プラズマによるダメージが前記プラズマの電子密度が１０8個／ｃｍ3以上のときに発生するダメージであることを特徴とする付記７記載の半導体装置の製造方法。
【０１１８】
（付記９）  前記熱によるダメージが前記複数の基板の温度が３００℃以上のときに発生するダメージであることを特徴とする付記７記載の半導体装置の製造方法。
（付記１０）  前記バイアスによるダメージが２００Ｗ以上の放電パワーを印加させたときに前記複数の基板に発生するダメージであることを特徴とする付記７記載の半導体装置の製造方法。
【０１１９】
（付記１１）  前記ダメージにおいて、プラズマ、熱またはバイアスによるダメージが複数以上同時に発生することを特徴とする付記１記載の半導体装置の製造方法。
（付記１２）  前記ダメージにおいて、プラズマ、熱またはバイアスによるダメージが複数以上同時に発生する場合は、同時に発生した前記ダメージを一つの前記ダメージとすることを特徴とする付記１１記載の半導体装置の製造方法。
【０１２０】
（付記１３）  前記半導体装置が強誘電体メモリであることを特徴とする付記１記載の半導体装置の製造方法。
（付記１４）  前記複数の基板の並び替えは、前記強誘電体キャパシタの結晶化アニールが完了した後の工程で行うことを特徴とする付記１記載の半導体装置の製造方法。
【０１２１】
（付記１５）  前記水素含有ガスは、シラン、アンモニア、六フッ化タングステン、水素であることを特徴とする付記７記載の半導体装置の製造方法。
（付記１６）  前記複数の基板の並び替えを酸素を含むガス雰囲気中で、且つ３５０℃以上の熱を加える工程の処理の後に行うことを特徴とする付記１記載の半導体装置の製造方法。
【０１２２】
（付記１７）  前記酸素の流量は、１０ｌ／ｍｉｎ以上であることを特徴とする付記１６記載の半導体装置の製造方法。
（付記１８）  前記酸素を含むガスの雰囲気温度が３５０℃以上６８０℃以下であることを特徴とする付記１６記載の半導体装置の製造方法。
【０１２３】
（付記１９）  前記酸素を含むガスの雰囲気での前記複数の基板を処理する時間が２０分以上であることを特徴とする付記１６記載の半導体装置の製造方法。
（付記２０）  前記強誘電体層を回復アニール工程で処理した場合、前記複数の基板のダメージ積算量から回復量を減算することを特徴とする付記１記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１２４】
【図１】ウエハ間の並べ替えを行う基本原理を説明するフロー図である。
【図２】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１）。
【図３】ＦｅＲＡＭの製造工程を説明する要部断面図である（その２）。
【図４】ＦｅＲＡＭの製造工程を説明する要部断面図である（その３）。
【図５】ＦｅＲＡＭの製造工程を説明する要部断面図である（その４）。
【図６】ＦｅＲＡＭの製造工程を説明する要部断面図である（その５）。
【図７】ＦｅＲＡＭの製造工程を説明する要部断面図である（その６）。
【図８】ＦｅＲＡＭの製造工程を説明する要部断面図である（その７）。
【図９】ＦｅＲＡＭの製造工程を説明する要部断面図である（その８）。
【図１０】ＦｅＲＡＭの製造工程を説明する要部断面図である（その９）。
【図１１】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１０）。
【図１２】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１１）。
【図１３】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１２）。
【図１４】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１３）。
【図１５】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１４）。
【図１６】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１５）。
【図１７】ＦｅＲＡＭの製造工程を説明する要部断面図である（その１６）。
【図１８】各工程とダメージの一覧を説明する図である（その１）。
【図１９】各工程とダメージの一覧を説明する図である（その２）。
【図２０】並べ替え、整数の割り当て及び加算のフローを説明する図である（その１）。
【図２１】並べ替え、整数の割り当て及び加算のフローを説明する図である（その２）。
【図２２】ダメージの分散を説明する図であり、（Ａ）はダメージ分散前の積算量を示す図であり、（Ｂ）はダメージを分散させた積算量を示す図である。
【図２３】基板間を並べ替えない場合のウエハ間とＰＴレシオの関係である。
【図２４】基板間を並べ替えた場合のウエハ間とＰＴレシオの関係である。
【符号の説明】
【０１２５】
１０  Ｓｉウエハ基板
１１  素子分離領域
１２  ウェル
１３  ゲート絶縁膜
１４  ゲート電極
１５  サイドウォール絶縁膜
１６  ソース／ドレイン拡散層
１７、２８  ＳｉＯＮ膜
１８、１９、２４、４０、４１、４３、５３、５４、５６、７０  ＴＥＯＳ−ＮＳＧ膜
２０、３１、４２、５５  ＡｌＯ膜
２１  Ｐｔ膜
２２  ＰＺＴ膜
２３  ＩｒＯ2膜
２５  レジスト
２６、２９、５０、６０  コンタクトホール
２７、５１、６１  Ｗ膜
３０、５２、６２  積層膜
７１  ＳｉＮ膜
８０  パッド部
８１  ポリイミド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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