(57)【要約】【課題】テスト周期が高速になった場合でも動作可能であって、かつ従来のシステムと互換性を保つことが可能な半導体試験装置を提供することを目的とする。【解決手段】インストラクションメモリ１０１に格納したパターンプログラムを実行することによりマルチプレクサ１０８を制御してプログラムの実行アドレスを次の実行アドレスに更新し、実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイス５００に与える試験パターンを生成する半導体試験方法において、インストラクションメモリ１０１にはパターンプログラムのアドレスに関連づけてマルチプレクサ１０８が解釈可能なセレクト信号を格納し、パターンプログラムを実行することによりセレクト信号を出力することを特徴とする。【選択図】図２
2008111682.tif 000002
【特許請求の範囲】
【請求項１】
インストラクションメモリに格納したパターンプログラムを実行することによりマルチプレクサを制御して該プログラムの実行アドレスを次の実行アドレスに更新し、前記実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイスに与える試験パターンを生成する半導体試験方法において、
前記インストラクションメモリには、前記パターンプログラムのシーケンス命令に対応し前記マルチプレクサが解釈可能なセレクト信号を、前記パターンプログラムのアドレスに関連づけて格納し、
前記パターンプログラムを実行することにより、実行アドレスに関連づけられた前記セレクト信号を用いて前記マルチプレクサを制御することを特徴とする半導体試験方法。
【請求項２】
試験装置の中央制御部と前記インストラクションメモリとの間に、前記パターンプログラムの実行アドレスを更新するためのシーケンス命令を前記セレクト信号に変換するデコード回路を備え、
前記中央制御部が前記パターンプログラムを前記インストラクションメモリに書き込む際に前記デコード回路が前記シーケンス命令を前記セレクト信号に変換し、該セレクト信号と前記パターンプログラムのアドレスとを関連づけて格納することを特徴とする請求項１記載の半導体試験方法。
【請求項３】
前記パターンプログラムの実行アドレスを更新するためのシーケンス命令を前記セレクト信号と共に前記アドレスと関連づけて前記インストラクションメモリに格納し、
試験装置の中央制御部が前記シーケンス命令を読み出すことを特徴とする請求項１記載の半導体試験方法。
【請求項４】
試験装置の中央制御部と前記インストラクションメモリとの間に前記セレクト信号を前記パターンプログラムの実行アドレスを更新するためのシーケンス命令に変換するエンコード回路を備え、
試験装置の中央制御部が前記インストラクションメモリに格納されたセレクト信号を読み出す際に、前記エンコード回路が該セレクト信号を前記シーケンス命令に変換することを特徴とする請求項１記載の半導体試験方法。
【請求項５】
マルチプレクサを制御して実行アドレスを次の実行アドレスに更新するパターンプログラムを格納するインストラクションメモリと、
アドレスと関連づけてパターン発生命令を格納したパターンメモリと、
前記パターンプログラムの実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイスに与える試験パターンを生成するパターン発生回路と、を備えた半導体試験装置において、
前記インストラクションメモリには前記パターンプログラムのアドレスに関連づけて前記マルチプレクサが解釈可能なセレクト信号を格納したことを特徴とする半導体試験装置。
【請求項６】
当該試験装置の中央制御部と前記インストラクションメモリとの間に、前記パターンプログラムの実行アドレスを更新するためのシーケンス命令を前記セレクト信号に変換するデコード回路を備え、
前記中央制御部が前記インストラクションメモリに前記パターンプログラムを書き込む際に、前記デコード回路が前記シーケンス命令を前記セレクト信号に変換することを特徴とする請求項５記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリなどのＩＣ回路を試験するための半導体試験装置に関し、特にアドレス信号を出力するシーケンス制御回路に特徴を有する。
【背景技術】
【０００２】
従来から半導体メモリなどのＩＣ回路を試験するための半導体試験装置において、被試験デバイス（ＤＵＴ）に与えるパターン信号は、パターンメモリにパターン発生命令を格納し、パターンプログラムによってパターン発生命令のアドレスを指定する構成がとられている。このような半導体試験装置においては、パターンプログラムの動作を制御するためにシーケンス制御回路が設けられている。
【０００３】
図５は従来の半導体試験装置の構成を示す図である。半導体試験装置は、パターンプログラムを実行してアドレス信号を出力するシーケンス制御回路１００と、アドレスに関連づけられたパターン発生命令を出力するパターンメモリ２００と、パターン発生命令に応じて被試験デバイス（ＤＵＴ）に試験パターンを供給するパターン発生回路３００と、被試験デバイス５００の良否を判定する比較器４００とで構成される。
【０００４】
パターン発生回路３００は、被試験デバイス５００に試験パターンを供給すると共に、比較器４００に期待パターンを供給する。一方、被試験デバイス５００は試験パターンに応じて動作し、比較器４００に出力信号を出力する（戻り値）。比較器４００は、パターン発生回路３００から供給された期待パターンと、被試験デバイス５００から出力された出力信号とを比較し、被試験デバイス５００の良否を判定する。
【０００５】
なお上記アドレス信号とは、シーケンス制御回路１００におけるパターンプログラムのアドレス、およびパターンメモリ２００内のパターン発生命令のアドレスを特定するための信号であって、プログラムカウンタと呼ばれる場合もある。
【特許文献１】特開２００１−２８２３２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６は、シーケンス制御回路の構成例を示す図である。図６に示すシーケンス制御回路１００は、インストラクションメモリ１０３、デコード回路１０４、制御回路１０６、マルチプレクサ１０８、およびレジスタ１１０を備えている。
【０００７】
インストラクションメモリ１０３はパターンプログラムを記憶している。図７はインストラクションメモリに格納されるパターンプログラムを説明する図である。図７に示すように、パターンプログラムは、アドレスに関連づけられたインストラクションコード（アドレスの制御に関するシーケンス命令のコード）と、オペランド（インストラクションのパラメータ）とを備えている。インストラクションコードとは、図８に示すように、インストラクション（命令）をコード化したものである。インストラクションは、アドレスの移動について記述されたシーケンス命令である。そしてインストラクションメモリ１０３は、現在のアドレスに基づいて、対応するインストラクションコードとオペランドとを出力する。
【０００８】
デコード回路１０４は、インストラクションコードをデコード（解読）して、マルチプレクサ１０８が解釈可能なセレクト信号に変換する。例えばインストラクションがNOPであり、それがマルチプレクサ１０８の1番目の機能に対応する場合には、セレクト信号は0x001となる。
【０００９】
制御回路１０６は、デコードされたセレクト信号に応じて、マルチプレクサを制御する実行処理を行う。制御回路１０６はマルチプレクサ１０８の機能選択をするばかりでなく、インストラクションがジャンプ（JMP）である場合にマルチプレクサ１０８のメモリデータにアドレスを入力したり、待ち処理（PAUSE）である場合にタイマを制御して時間を計測したり、繰り返し処理（RPT）である場合にカウンタを制御して回数を計測したりする機能を有している。
【００１０】
マルチプレクサ１０８は、制御回路１０６から機能を選択されることによって、現在のアドレスに基づいて、または基づかずに次のアドレスに更新する処理を行う。マルチプレクサ１０８において更新された次のアドレスは、レジスタ１１０に保持される。レジスタ１１０から出力されたアドレス信号はパターンメモリ２００へ出力されると共に、インストラクションメモリ１０３へとフィードバックされ、次の一連の動作が繰り返される。これによりシーケンス制御回路１００は、次々にアドレス信号を出力する。
【００１１】
すなわちレジスタ１１０から出力されたアドレス信号は、インストラクションメモリ１０３においてパターンプログラムの次のアドレスを特定するためにも用いられるが、パターンメモリ２００においてパターン発生命令を特定するためのアドレスとしても用いられる。なお、同一のアドレスにあるパターンプログラムのシーケンス命令とパターンメモリのパターン発生命令との間には関連性がなく、別途独立に定義されている。
【００１２】
上述したシーケンス制御回路１００は、１周期の間にインストラクションメモリ１０３にアクセスしてアドレスの制御を行っているため、最高動作速度がインストラクションメモリ１０３のアクセス時間とデコード回路１０４、制御回路１０６の動作速度との合計で決定される。このため、より高速な動作をするには、アクセス時間の速いインストラクションメモリ１０３を用いると共に、デコード回路１０４や制御回路１０６を高速素子で構成する必要があるという問題があった。
【００１３】
そこで従来からも、本件出願人は特許文献１（特開２００１−２８２３２４）において、アクセス時間の速いメモリや高速素子を用いることなく高速動作が可能なシーケンス制御回路を提案している。特許文献１によれば、インストラクションメモリに次の行のシーケンス制御命令の記憶領域とジャンプ先の行のシーケンス制御命令の記憶領域とを設けると共に、これらを同時に読み出すようにし、プログラムカウンタのジャンプ動向に応じて次の行のシーケンス制御命令又はジャンプ先の行のシーケンス制御命令を選択し、選択出力に基づいて次のアドレスを示すプログラムカウンタ信号を作成することにより、アクセス時間の速いメモリや高速素子を用いることなく、高速に動作可能なシーケンス制御回路を実現することができるとしている。
【００１４】
上記のアドレス制御から比較器４００による良否判断までの一連の動作は、被試験デバイスのテスト周期ごとに行われる。ここで、近年の被試験デバイスは動作周波数の上昇が著しく、テスト周期もこれに伴って高速になってきている。特にメモリやＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）などはクロック周波数が数百ＭＨｚと高くなってきており、その動作速度でテストを行わなくてはならないため、半導体試験装置はそれ以上に高速な動作が求められる。
【００１５】
そこで本発明は、テスト周期が高速になった場合でも動作可能であって、かつ従来のシステムと互換性を保つことが可能な半導体試験装置を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明の発明者らは、上記問題について鋭意検討した結果、インストラクションを読み出してから次のアドレスを決めるまでの所要時間に問題があることを見出した。すなわち、ＩＣなどの被試験デバイスは、試験パターンを与えてから安定した出力信号を得るまでに遅延時間を持たなくてはならない。そのため逆に、テスト周期の中でなるべく早いタイミングで試験パターンを被試験デバイスに与える必要がある。その一方で、ＩＣの高機能化により、ピン数は増える一方にある。ピン数が増加するとインストラクションを読み出して次のアドレスを決めるデコード処理にかかる時間が増加するため、必然的に試験パターンを与えるタイミングが遅れてしまう。このため、インストラクションを読み出してから次のアドレスを決めるまでの遅延が問題となってきている。
【００１７】
そして上記のことから、デコード処理にかかる時間を省略することによって、高速なテスト周期でも動作可能となることを見出し、本発明を完成するに至った。
【００１８】
すなわち上記課題を解決するために、本発明にかかる半導体試験方法の代表的な構成は、インストラクションメモリに格納したパターンプログラムを実行することによりマルチプレクサを制御してプログラムの実行アドレスを次の実行アドレスに更新し、実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイスに与える試験パターンを生成する半導体試験方法において、インストラクションメモリには、パターンプログラムのシーケンス命令に対応しマルチプレクサが解釈可能なセレクト信号を、パターンプログラムのアドレスに関連づけて格納し、パターンプログラムを実行することにより、実行アドレスに関連づけられたセレクト信号を用いてマルチプレクサを制御することを特徴とする。
【００１９】
上記構成によれば、インストラクションメモリにパターンプログラムのアドレスに関連づけてマルチプレクサが解釈可能なセレクト信号を格納したことにより、テスト周期中にシーケンス命令をセレクト信号に変換するデコード処理が不要となり、処理の高速化を図ることができるため、テスト周期が高速になった場合でも動作可能となる。
【００２０】
試験装置の中央制御部とインストラクションメモリとの間に、パターンプログラムの実行アドレスを更新するためのシーケンス命令をセレクト信号に変換するデコード回路を備え、中央制御部がパターンプログラムをインストラクションメモリに書き込む際にデコード回路がシーケンス命令をセレクト信号に変換し、セレクト信号とパターンプログラムのアドレスとを関連づけて格納することが好ましい。上記構成により、中央制御部からインストラクションメモリには従来と同様に書き込みを行うことでよく、従来のシステムとの互換性を保つことができる。
【００２１】
パターンプログラムの実行アドレスを更新するためのシーケンス命令をセレクト信号と共にアドレスと関連づけてインストラクションメモリに格納し、試験装置の中央制御部がシーケンス命令を読み出すことが好ましい。これにより、さらに従来のシステムとの互換性を保つことができる。
【００２２】
試験装置の中央制御部とインストラクションメモリとの間にセレクト信号をパターンプログラムの実行アドレスを更新するためのシーケンス命令に変換するエンコード回路を備え、試験装置の中央制御部がインストラクションメモリに格納されたセレクト信号を読み出す際に、エンコード回路がセレクト信号をシーケンス命令に変換することが好ましい。これにより、従来のシステムとの互換性を保ちつつ、さらにインストラクションメモリの必要メモリ量を削減することができる。
【００２３】
また本発明にかかる半導体試験装置の代表的な構成は、マルチプレクサを制御して実行アドレスを次の実行アドレスに更新するパターンプログラムを格納するインストラクションメモリと、アドレスと関連づけてパターン発生命令を格納したパターンメモリと、パターンプログラムの実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイスに与える試験パターンを生成するパターン発生回路と、を備えた半導体試験装置において、インストラクションメモリにはパターンプログラムのアドレスに関連づけてマルチプレクサが解釈可能なセレクト信号を格納したことを特徴とする。上記構成によれば、テスト周期中にシーケンス命令をセレクト信号に変換するデコード処理が不要となり、テスト周期が高速になった場合でも動作可能となる。
【００２４】
試験装置の中央制御部とインストラクションメモリとの間に、パターンプログラムの実行アドレスを更新するためのシーケンス命令をセレクト信号に変換するデコード回路を備え、中央制御部がインストラクションメモリにパターンプログラムを書き込む際に、デコード回路がシーケンス命令をセレクト信号に変換することを特徴とする。上記構成により、従来のシステムとの互換性を保つことができる。
【発明の効果】
【００２５】
本発明によれば、本発明はテスト周期が高速になった場合でも動作可能であって、かつ従来のシステムと互換性を保つことが可能な半導体試験装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
本発明にかかる半導体試験方法および半導体試験装置の実施形態について説明する。図１は本実施形態にかかるシーケンス制御回路の構成を説明する図、図２はインストラクションメモリに格納されるパターンプログラムを説明する図、図３はインストラクションメモリに格納されるパターンプログラムの他の構成を説明する図、図４はシーケンス制御回路の他の構成を説明する図である。上記従来例と説明の重複する部分については、同一の符号を付して説明を省略する。なお、以下の実施例に示す寸法、材料、その他具体的な数値などは、発明の理解を容易とするための例示に過ぎず、特に断る場合を除き、本発明を限定するものではない。
【００２７】
本実施形態にかかる半導体試験装置は、インストラクションメモリに格納したパターンプログラムを実行することによりマルチプレクサを制御してプログラムの実行アドレスを次の実行アドレスに更新し、実行アドレスと同一のアドレスによって特定されるパターン発生命令に基づいて被試験デバイスに与える試験パターンを生成する。半導体試験装置の全体構成については、図５を用いて説明した従来構成と同様であるため説明を省略する。本実施形態にかかる半導体試験装置は、シーケンス制御回路１００の構成が図６に示した構成と異なっている。
【００２８】
図１に示すシーケンス制御回路１００は、インストラクションメモリ１０１、デコード回路１０４、制御回路１０６、マルチプレクサ１０８、およびレジスタ１１０を備えている。図６に示したシーケンス制御回路との特徴的な差異点は、試験装置の中央制御部１１２とインストラクションメモリとの間のＣＰＵバス１１４にデコード回路１０４を備えており、インストラクションメモリ１０１と制御回路１０６との間にデコード回路１０４を配置していない点である。
【００２９】
中央制御部１１２は、半導体試験装置の全体の動作を制御する。中央制御部１１２は、ＣＰＵバス１１４を介してパターンプログラムをインストラクションメモリ１０１に書き込む。ここで、中央制御部１１２から送られてくるパターンプログラムはアドレスに関連づけられたインストラクションコードによって構成されているが（図７参照）、書き込む際にデコード回路１０４によってインストラクションコードをマルチプレクサが解釈可能なセレクト信号に変換する。
【００３０】
従って図２に示すように、インストラクションメモリ１０１には、パターンプログラムのアドレスに関連づけられたセレクト信号が格納される。そしてパターンプログラムを実行することによってインストラクションメモリ１０１からはセレクト信号を出力し、制御回路１０６がセレクト信号に応じてマルチプレクサ１０８を制御する実行処理を行う。これにより実行アドレスが更新され、シーケンス制御回路１００から次々にアドレス信号が出力される。
【００３１】
上記のように、インストラクションメモリにパターンプログラムのアドレスに関連づけてマルチプレクサが解釈可能なセレクト信号をあらかじめ格納したことにより、テスト周期中にシーケンス命令をセレクト信号に変換するデコード処理が不要となる。従って、処理の高速化を図ることができるため、テスト周期が高速になった場合でも動作可能となる。
【００３２】
また、シーケンス制御回路１００の内部ではデコード回路１０４によりパターンプログラムを書き換えているが、中央制御部１１２、ＣＰＵバス１１４、及び供給するパターンプログラムには変更がない。このため、中央制御部１１２は従来と全く同様にインストラクションメモリ１０１に書き込む処理を行えばよく、従来のシステムとの互換性を保つことができる。
【００３３】
［他の実施形態］
上記実施形態においては、インストラクションメモリ１０１には、アドレスに関連づけたセレクト信号のみを格納するように説明した。しかし、動作検証（デバッグ）のために、中央制御部１１２がインストラクションメモリ１０１からパターンプログラムを読み出す場合がある。このときインストラクションメモリ１０１からセレクト信号しか読み出せないとなれば、不便となる可能性がある。
【００３４】
そこで図３に示すインストラクションメモリ１０２は、パターンプログラムの実行アドレスを更新するためのインストラクションコード（シーケンス命令）を、セレクト信号と共に格納することでもよい。このように構成することにより、中央制御部１１２がインストラクションメモリ１０１からアドレスと関連づけてインストラクションコードを読み出すことができる。従って、さらに従来のシステムとの互換性を保つことができる。なお、このときもデバイステスト動作中は、セレクト信号が格納されたビットのみをインストラクションメモリ１０１から出力すればよいため、動作の高速性は失われない。
【００３５】
また図４に示すように、中央制御部１１２とインストラクションメモリ１０１との間のＣＰＵバス１１４に、セレクト信号をインストラクションコードに変換するエンコード回路１１６を備えていてもよい。これによりインストラクションメモリ１０１にセレクト信号しか格納していない場合（図２の状態）であっても、中央制御部１１２がインストラクションメモリ１０１からシーケンス命令を取得することができる。このように構成することにより、従来のシステムとの互換性を保ちつつ、さらにインストラクションメモリの必要メモリ量を削減することができる。
【００３６】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００３７】
本発明は、半導体メモリなどのＩＣ回路を試験するための半導体試験装置として利用することができる。
【図面の簡単な説明】
【００３８】
【図１】実施形態にかかるシーケンス制御回路の構成を説明する図である。
【図２】インストラクションメモリに格納されるパターンプログラムを説明する図である。
【図３】インストラクションメモリに格納されるパターンプログラムの他の構成を説明する図である。
【図４】シーケンス制御回路の他の構成を説明する図である。
【図５】従来の半導体試験装置の構成を示す図である。
【図６】シーケンス制御回路の構成例を示す図である。
【図７】インストラクションメモリに格納されるパターンプログラムを説明する図である。
【図８】インストラクションコードを説明する図である。
【符号の説明】
【００３９】
１００  …シーケンス制御回路
１０１  …インストラクションメモリ
１０２  …インストラクションメモリ
１０３  …インストラクションメモリ
１０４  …デコード回路
１０６  …制御回路
１０８  …マルチプレクサ
１１０  …レジスタ
１１２  …中央制御部
１１４  …ＣＰＵバス
１１６  …エンコード回路
２００  …パターンメモリ
３００  …パターン発生回路
４００  …比較器
５００  …被試験デバイス
【図１】
2008111682.tif 000003
【図２】
2008111682.tif 000004
【図３】
2008111682.tif 000005
【図４】
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【図５】
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【図６】
2008111682.tif 000008
【図７】
2008111682.tif 000009
【図８】
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