(57)【要約】【課題】  低容量なアナログスイッチを実現すること。【解決手段】  アナログスイッチの入出力端であるTERM１の電位とTERM2の電位とNMOSスイッチ素子のウェル電位とゲート電位をレベルシフトバッファ２及び３を介して同期して動作させることによりそれぞれの間にある寄生容量をキャンセルする。【選択図】  図１
2008301144.tif 000002
【特許請求の範囲】
【請求項１】
ソース、ドレイン、ゲート、およびウェルを端子として有するMOSFETと、
前記ソースおよび前記ドレインのいずれか一方に接続されたスイッチ入力端子および他方に接続されたスイッチ出力端子と、
前記ゲートに直接または間接的に接続され、前記スイッチ入力端子と前記スイッチ出力端子の間の電気的導通をON状態またはOFF状態に保持する電位が印加されるスイッチ制御端子と、
前記スイッチ出力端子に入力端子が直接または間接的に接続され、かつ、前記ゲートおよび前記ウェルの少なくともいずれか一方に出力端子が接続された、前記スイッチ出力端子の電位に前記ゲートの電位および前記ウェルの電位の少なくともいずれか一方を追随させるためのレベルシフトバッファと
を具備して成ることを特徴とするアナログスイッチ。
【請求項２】
請求項１において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項３】
請求項１において、
前記MOSFETの前記ソースおよび前記ドレインの両方の電位から、P型の場合は高電位を、N型の場合は低電位を、それぞれ選択するセレクタを更に具備して成り、
前記レベルシフトバッファは前記セレクタによって選択された電位に前記ゲートの電位および前記ウェルの電位の少なくともいずれか一方を追随させる機能を有する
ことを特徴とするアナログスイッチ。
【請求項４】
請求項３において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項５】
請求項１において、
前記レベルシフトバッファは、前記MOSFETの前記ソースおよび前記ドレインのいずれか一方の電位に前記ウェルの電位を追随させるためのウェル電位用レベルシフトバッファであることを特徴とするアナログスイッチ。
【請求項６】
請求項５において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項７】
請求項５において、
前記MOSFETの前記ソースおよび前記ドレインの両方の電位から、P型の場合は高電位を、N型の場合は低電位を、それぞれ選択するセレクタを更に具備して成り、
前記ウェル電位用レベルシフトバッファは前記セレクタによって選択された電位にウェル電位を追随させる機能を有する
ことを特徴とするアナログスイッチ。
【請求項８】
請求項７において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項９】
請求項１において、
前記レベルシフトバッファは、前記ウェルの電位を前記ソースの電位に短絡し、前記MOSFETの前記ソースおよび前記ドレインのいずれか一方の電位に前記ゲートの電位を追随させるためのゲート電位用レベルシフトバッファであることを特徴とするアナログスイッチ。
【請求項１０】
請求項９において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項１１】
請求項９において、
前記MOSFETの前記ソースおよび前記ドレインの両方の電位から、P型の場合は高電位を、N型の場合は低電位を、それぞれ選択するセレクタを更に具備して成り、
前記ゲート電位用レベルシフトバッファは前記セレクタによって選択された電位に前記ゲートの電位を追随させる機能を有する
ことを特徴とするアナログスイッチ。
【請求項１２】
請求項１１において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項１３】
請求項１において、
前記レベルシフトバッファは、前記MOSFETの前記ソースおよび前記ドレインのいずれか一方の電位に前記ゲートの電位を追随させるゲート電位用レベルシフトバッファであることを特徴とするアナログスイッチ。
【請求項１４】
請求項１３において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項１５】
請求項１３において、
前記MOSFETの前記ソースおよび前記ドレインの両方の電位から、P型の場合は高電位を、N型の場合は低電位を、それぞれ選択するセレクタを更に具備して成り、
前記ゲート電位用レベルシフトバッファは前記セレクタによって選択された電位に前記ゲートの電位を追随させる機能を有する
ことを特徴とするアナログスイッチ。
【請求項１６】
請求項１５において、
前記MOSFETは、P型若しくはN型の単体MOSFET、又はP型MOSFETとN型MOSFETとの並列接続で構成されることを特徴とするアナログスイッチ。
【請求項１７】
請求項１において、
前記MOSFETの前記ウェルがSOIで分離されていることを特徴とするアナログスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、MOS電界効果型トランジスタ（MOSFET）をスイッチ素子として用いたアナログスイッチに関し、特にMOSリレー回路やそれを用いた回路に適用されるアナログスイッチに関する。
【背景技術】
【０００２】
特許文献１にはスイッチ素子としてPMOSとNMOSを並列に接続し、ウェル電位の制御によって導通抵抗を下げることを主目的とした回路例が示されている。
【０００３】
特許文献２にはスイッチ素子としてPMOSとNMOSを並列に接続し、ゲート電位とウェル電位を制御する回路を有し、電源オフ時の高電圧印加時に電流流入を防止することを主目的とした回路例が示されている。
【０００４】
【特許文献１】特開平０６−１６９２４７号公報
【特許文献２】特開２００２−１３５０９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
MOSFETを用いたアナログスイッチを用いて高速なデータを通過させるため、スイッチの入出力端から見える容量を小さくすることが求められている。本願発明者等は本願に先立って、前記MOSFETのゲート電位及びウェル電位を制御することにより入出力端から見える容量を小さくすることを検討した。
【０００６】
前記MOSFETのウェル電位を制御する技術については特許文献１の図２
に示される。しかし、この回路はウェル電位を制御する回路を通してウェル−基板間の容量が見えることについて配慮されておらず、またゲート電位も固定された電位を与えているため、入出力端から見える容量を小さくすることが困難であることを本願発明者等は見いだした。
【０００７】
MOSFETのゲート電位とウェル電位を制御する技術については特許文献２の図１に示されている。しかしこの回路は電源オフ時に電源電圧を越える高電圧印加に対して動作するものであり、電源ON時又は電源電圧範囲内の入力に対して配慮されておらず、入出力端から見える容量を小さくすることが困難であることを本願発明者等は見出した。
【課題を解決するための手段】
【０００８】
本発明の代表的なものの一例を示せば以下の通りである。即ち、本願発明のアナログスイッチは、ソース、ドレイン、ゲート、およびウェルを端子として有するMOSFETと、前記ソースおよび前記ドレインのいずれか一方に接続されたスイッチ入力端子および他方に接続されたスイッチ出力端子と、前記ゲートに直接または間接的に接続され、前記スイッチ入力端子と前記スイッチ出力端子の間の電気的導通をON状態またはOFF状態に保持する電位が印加されるスイッチ制御端子と、前記スイッチ出力端子に入力端子が直接または間接的に接続され、かつ、前記ゲートおよび前記ウェルの少なくともいずれか一方に出力端子が接続された、前記スイッチ出力端子の電位に前記ゲートの電位および前記ウェルの電位の少なくともいずれか一方を追随させるためのレベルシフトバッファとを具備して成ることを特徴とする。
【０００９】
ここで、本願発明のアナログスイッチは、P型又はN型のMOSFETで構成され、MOSFETのソースとドレインのうち片方の電位にゲート電位を追随させるゲート電位用レベルシフトバッファと、ウェル電位を追随させるためのウェル電位用レベルシフトバッファとを両方、有するように構成してもよいし、あるいは、いずれか一方のみを有するように構成してもよい。
【発明の効果】
【００１０】
本発明によれば、MOSFETによるアナログスイッチにおいて入出力端から見える容量を小さくすることが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施例を図面により詳細に説明する。実施例の各ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
【実施例１】
【００１２】
図１は本発明の第一実施例の構成図である。本アナログスイッチは入出力端子であるTERM1とTERM2を持ち、NMOSスイッチ素子１と、TERM２の電位をシフトしTERM２−ウェル間のダイオードが順バイアスにならないウェル電位を出力するウェル電位用レベルシフトバッファ２と、入力から電位をシフトし、アナログスイッチがON状態を示すCTRL＝HでNMOSスイッチ素子１が十分低い導通抵抗になり、アナログスイッチがOFF状態を示すCTRL=LでNMOSスイッチ素子１がOFFになるようなゲート電位を出力するゲート電位用レベルシフトバッファ３により構成される。なお、本実施例ではウェル電位用レベルシフトバッファ２とゲートレベル用レベルシフトバッファ３は必須の構成要素では無く、図２〜図４に示す構成も可能である。
【００１３】
図２は図1におけるウェル電位用レベルシフトバッファ２を省略し、ウェル電位を固定電位３で与えた構成図であり、実施例１のオプションの一つである。
【００１４】
図３は図1におけるウェル電位用レベルシフトバッファ２を省略し、ウェル電位をTERM２で与えた構成図であり、実施例１のオプションである。
【００１５】
図４は図1におけるゲート電位用レベルシフトバッファ３を省略し、NMOSスイッチ素子のゲート電位をCTRLで与えた構成図であり、実施例１のオプションである。
【００１６】
図５はゲート電位用レベルシフトバッファ３の入力をウェル電位用レベルシフトバッファ２の出力からTERM２に変更した構成図であり、実施例１のオプションである。
【００１７】
図６は図1におけるNMOSスイッチ素子１をPMOSスイッチ素子１に置換した構成図であり、実施例１のオプションである。また、図２〜図５も同様にNMOSスイッチ素子１をPMOSに置換可能である。
図７に実施例１におけるウェル電位用レベルシフトバッファ２の回路例を示す。端子inを入力とし、NMOS１と電流源２から構成されるソースフォロアによって端子outに出力する。
【００１８】
図８に実施例１におけるベーと電位用レベルシフトバッファ３の回路例を示す。入力端子inと、出力端子outと、MOSFET１〜４と、電流源５〜６で構成されるプッシュプル回路と、CTRL＝Hで電流を流し、CTRL=Lで電流をOFFする電流源７と、CTRL=Hによる電流で図１におけるNMOSスイッチ素子１のゲート電位を与える抵抗素子８から構成される。
【００１９】
図９に図８における回路のタイミングチャートを示す。スイッチがOFFの時、制御信号CTRL＝Lで出力端子outは入力端子inと同じ電位を出力する。スイッチをONにする時、CTRL＝Hになり出力端子outは入力端子inの電位に電流源７の電流値に抵抗８の抵抗値を乗じた電位を加えて出力される。このONとOFFの電位差がNMOSスイッチ素子をONするのに必要な電圧となる。
【００２０】
図１０に実施例１における回路の効果を説明する回路を示す。図1におけるNMOSスイッチ素子１には容量４〜８が寄生する。ウェル電位用レベルシフトバッファ２及びゲート電位用レベルシフトバッファ３によって、スイッチがONの時はTERM1の電位とTERM２の電位とウェル電位とゲート電位は同期するので寄生容量５〜８は容量としてキャンセルされ、入出力端子TERM1とTERM2からみえる容量は減少する。また、ウェル−基板間寄生容量４はレベルシフトバッファ２によって駆動されるためTERM2からはみえる容量としては減少する。
【００２１】
スイッチがOFFの時は、TERM１に関する寄生容量６と７はキャンセルされないがTERM２の電位とウェル電位とゲート電位は同期しているため寄生容量５と８はキャンセルされる。
【００２２】
図１１に実施例１における入出力端からみえる容量を減少させる効果を向上させるための回路例を示す。端子inを入力とし、バイポーラ素子１〜４と、電流源５〜６から構成されるプッシュプルによって端子outに出力する。ウェル電位用レベルシフトバッファ２の後段に直列に挿入することにより駆動性能を向上させ、図１０におけるウェル−基板容量４の入出力端子からの影響を減少させる。なお、本回路は必須の構成要素ではなく省略することも可能である。
【００２３】
以上、実施例１によれば、TERM1-Gate間,TERM2-Gate間、Term1-WEL間、Term2-WEL間に見えるMOSFETの接合容量が電気的に見えなくなり、アナログスイッチを広帯域化することが可能となる。
【実施例２】
【００２４】
図１２に本発明の第二実施例の構成図を示す。第一実施例の図1でNMOSスイッチ素子１をNMOSスイッチ素子１とPMOSスイッチ素子２に置換し、それぞれにウェル電位を与えるウェル電位用レベルシフトバッファ３と４とゲート電位を与えるゲート電位用レベルシフトバッファ５と６により構成される。実施例1に対して、導通抵抗の入出力端にかかる電位への依存性が抑制される。なお、本実施例ではレベルシフトバッファ３〜６は必須の構成要素では無く、実施例１と同様に省略した構成も可能である。
【００２５】
以上、実施例２によれば、導通抵抗の入出力端にかかる電位への依存性を抑制することが可能となる。
【実施例３】
【００２６】
図１３に本発明の第三実施例の構成図を示す。図１におけるウェル電位用レベルシフトバッファ２の入力を、２入力のうち電位の低い方を選択するセレクタ４の出力に変更したものである。これによりNMOSスイッチ素子１のウェル電位とゲート電位はTERM１とTERM2のうち、電位の低い方に同期することが可能になる。実施例1の図1ではウェル電位とゲート電位はTERM2にのみ同期していたため、OFF時にTERM２がTERM１より電位を低くする必要があった。NMOSスイッチ素子１のドレイン−ソース耐圧をBVdsとすると図１ではTERM２の電位Vterm2はTERM1の電位Vterm1に対して、Vterm1−BVds≦Vterm2≦Vterm1が必要であったのに対して、図１３ではVterm1−BVds≦Vterm2≦Vterm1＋BVdsとなりスイッチOFF時の入出力端の電位設定範囲が緩和された。
【００２７】
図１３におけるウェル電位用レベルシフトバッファ２とゲート電位用レベルシフトバッファ３は必須の構成要素では無く実施例１と同様に省略した構成も可能である。また、NMOSスイッチ素子１も実施例１と同様にPMOSスイッチ素子、または実施例２と同様にNMOSスイッチ素子とPMOSスイッチ素子の並列接続に置換可能である。
【００２８】
図１４に図１３におけるセレクタ４の回路例を示す。PMOS１及び２と電流源３で構成される差動回路で２入力in1とin2の内、電位の低い方に同期した信号をoutに出力する。
【００２９】
以上、実施例３によれば、スイッチOFF時の入出力端の電位設定範囲を拡大することが可能となる。
【実施例４】
【００３０】
図１５にSOI基板の縦構造を示す。実施例１〜３におけるMOSFETのWELをSOIによって分離したものを実施例４とする。MOSFETのウェルを低誘電率のSOI層１で分離したことにより、ウェル−基板間容量２を減少させ、入出力端子からみえる容量の減少効果と、他のプロセスの素子との混載が可能になるので本発明の適用範囲拡大に寄与する。なお、これは必須の構成要素では無く、SOI分離を用いなくても本発明は実現可能である。
【００３１】
以上、実施例４によれば、ウェル−基板間容量を低減でき、アナログスイッチを広帯域化することが可能となる。
【実施例５】
【００３２】
図１６に本発明をピンエレクトロニクス１に適用した図を示す。これは本発明の適用例のひとつである。測定対象物であるDUT５への電圧・電流印加と出力電圧・電流の測定をするピンエレクトロニクス１は、AC若しくはDCの電圧をDUT5へ印加するドライバ２−１と、DUT5のAC若しくはDCの出力電圧を設定電圧と比較するコンパレータ２−２と、電流負荷を供給するロード２−３からなるDCL２と、DUT５に電圧・電流の印加とDUT5の入出力電圧・電流を設定値と比較するPMU４と、DCL２とPMU４をDUT５との接続や切り離しをするスイッチ３から構成される。高速なデータを駆動するピンエレクトロニクスにおいて本発明アナログスイッチをスイッチ３に適用することにより機械リレースイッチからMOSFETによるアナログスイッチに置換が可能になり、高速なデータを駆動する高集積なピンエレクトロニクス１が実現可能になる。
【００３３】
ドライバが動作時にスイッチ３−１が導通状態になり、スイッチ３−２や３−３が非道通状態になったとき本発明の実施例３を適用することにより、ドライバの出力電位に対するPMU３の電位設定範囲を拡大させる。
【００３４】
以上、実施例５によれば、高速なデータを駆動する高集積なピンエレクトロニクスが可能となる。
【００３５】
以上、本発明の上記各実施例によれば、アナログスイッチを構成するMOSFETの接合容量が電気的に見えなくなり、帯域が取れるようになることで、半導体基板上に集積化されたアナログスイッチを広帯域化することが可能となる。
【図面の簡単な説明】
【００３６】
【図１】本発明の第一実施例の構成図である。
【図２】図1のオプション構成の一例である。
【図３】図1のオプション構成の一例である。
【図４】図1のオプション構成の一例である。
【図５】図1のオプション構成の一例である。
【図６】図1のオプション構成の一例である。
【図７】図1のレベルシフトバッファ２の回路の一例である。
【図８】図1のレベルシフトバッファ３の回路の一例である。
【図９】図８のタイミングチャートである。
【図１０】図１の効果を説明する回路図である。
【図１１】図1で効果を向上させるためのオプションの回路図である。
【図１２】本発明の第二実施例の構成図である。
【図１３】本発明の第三実施例の構成図である。
【図１４】図１３のSEL４の回路の一例である。
【図１５】本発明の第四実施例を説明するSOIの縦構造の図である。
【図１６】本発明が主に適用されるピンエレエレクトロニクスの装置概要図である。
【符号の説明】
【００３７】
VCC…正電源、
VEE…負電源、
BULK…基板電位、
WEL…ウェル電位、
GATE…ゲート電位、
TERM1…アナログスイッチ端子１、
TERM2…アナログスイッチ端子２、
CTRL…アナログスイッチのON/OFFの制御端子、
LSB＿W…ウェル電位用レベルシフトバッファ、
LSB＿G…ゲート電位用レベルシフトバッファ、
SEL…電位セレクタ、
DUT…テスタにおける測定対象物、
PINELECTRONICS…LSIテスタにおいてDUTへの電圧・電流印加とDUTの出力電圧・電流の測定する部品、
DRIVER…DUTへAC若しくはDCの電圧を印加する部品、
COMPARATOR…DUTのAC若しくはDCの出力電圧を設定電圧と比較する部品、
LOAD…DUTへの電流負荷を供給する部品、
DCL…DRIVERとCOMPARATORとLOADの総称、
PMU…DUTに電圧・電流の印加とDUTの入出力電圧・電流を基準値と比較する部品。
【図１】
2008301144.tif 000003
【図２】
2008301144.tif 000004
【図３】
2008301144.tif 000005
【図４】
2008301144.tif 000006
【図５】
2008301144.tif 000007
【図６】
2008301144.tif 000008
【図７】
2008301144.tif 000009
【図８】
2008301144.tif 000010
【図９】
2008301144.tif 000011
【図１０】
2008301144.tif 000012
【図１１】
2008301144.tif 000013
【図１２】
2008301144.tif 000014
【図１３】
2008301144.tif 000015
【図１４】
2008301144.tif 000016
【図１５】
2008301144.tif 000017
【図１６】
2008301144.tif 000018