(57)【要約】【課題】  制御基板間のコネクタを小形（省配線）化、かつ信号の信頼性向上を図る。【解決手段】装置を統括するＣＰＵが実装されたシリアルバス１次局側基板とＩ／Ｏなどの２次局側基板に、パラレルシリアル変換回路をそれぞれ設置して、各基板間をパラレルバスからシリアルバスに変換して配線することで省配線化とコネクタの小形化を実現する。【選択図】図１
2008041022.tif 000002
【特許請求の範囲】
【請求項１】
装置を統括するＣＰＵのアドレス情報、データ情報および制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板と、
前記Ｉ／Ｏデバイスへ接続されたアドレス情報、データ情報および制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＩ／Ｏ基板と、を備え、
前記ＣＰＵ基板と前記Ｉ／Ｏ基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴とするＩ／Ｏ装置。
【請求項２】
前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
シリアルバスの伝送クロックを設定変更可能とする分周クロックと、
シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、
前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、
パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴とする請求項１に記載のＩ／Ｏ装置。
【請求項３】
装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスをコネクタが配線されたＣＰＵ基板と、
通信処理を行うＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線された通信基板と、を備え、
前記ＣＰＵ基板と前記通信基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴とする通信装置。
【請求項４】
前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
シリアルバスの伝送クロックを設定変更可能とする分周クロックと、
シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、
前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、
パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴とする請求項３に記載の通信装置。
【請求項５】
装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板と、
サーボ制御回路のアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたサーボ基板と、を備え、
前記ＣＰＵ基板と前記サーボ基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴とするサーボモータ制御装置。
【請求項６】
前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
シリアルバスの伝送クロックを設定変更可能とする分周クロックと、
シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、
前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、
送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、
シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、
受信したパラレルデータを格納するための受信メモリと、
前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、
パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴とする請求項５に記載のサーボモータ制御装置。
【請求項７】
装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板を備えた制御システムにおいて、
前記１次局側パラレルシリアル変換回路に設けられた複数のシリアルバスにそれぞれ接続されるＩ／Ｏ装置、通信装置およびサーボモータ制御装置を備え、
前記シリアルバスの伝送クロックおよび伝送データ長は、設定変更可能であることを特徴とする制御システム。
【請求項８】
請求項１記載のＩ／Ｏ装置を備えたことを特徴とするロボットシステム。
【請求項９】
請求項３記載の通信装置を備えたことを特徴とするロボットシステム。
【請求項１０】
請求項５記載のサーボモータ制御装置を備えたことを特徴とするロボットシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルバスシステムに関し、特に、これを備えたＩ／Ｏ装置、通信装置、サーボモータ制御装置等に関する。
【背景技術】
【０００２】
一般的な制御システムは、１つのＣＰＵ（中央演算処理装置）から構成されるものと、複数のＣＰＵから構成されるマルチＣＰＵシステムに分けることができる。
１つのＣＰＵにて構成されるシステムでは、Ｉ／ＯデバイスやメモリにはＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバスを介してアクセスする。また、マルチＣＰＵシステムでは、共有ＲＡＭを介して互いのデータ送受信を行っている。
これら制御システムを構成する場合、ハードウェアの共通化のため、機能ごとに基板を開発して（Ｉ／Ｏ基板、通信基板、サーボ基板など）、複数の制御システムに利用できるように考慮している。
【０００３】
図１１は１つのＣＰＵから構成されるＩ／Ｏ装置を示す図である。この図において、１は装置を統括するＣＰＵ基板である。２は前記ＣＰＵ基板に搭載され、装置の制御処理を行う統括ＣＰＵである。３は前記ＣＰＵ基板に搭載され、統括ＣＰＵのプログラムやデータを格納するためのメモリである。４は統括ＣＰＵが外部デバイスにアクセスするためのパラレルバスである。５は入出力（Ｉ／Ｏ）デバイスであり、６はＩ／Ｏデバイスを搭載したＩ／Ｏ基板である。７はＣＰＵ基板とＩ／Ｏ基板を接続するためのコネクタであり、本コネクタを介して統括ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバスはＩ／Ｏデバイスに接続されて、Ｉ／Ｏ装置の制御処理を行っている。
図１２は２つのＣＰＵから構成される通信装置を示す図である。この図において、８は通信データの処理を行うための通信ＣＰＵである。９は通信のプロトコル処理を行うためのＬＳＩである。１０は通信処理データを格納するための共有メモリであり、本共有メモリを利用して、装置を統括するＣＰＵ基板の統括ＣＰＵとのデータ受け渡しを行う。１１は通信ＣＰＵと通信ＬＳＩと共有メモリを搭載した通信基板である。本通信基板の共有メモリとＣＰＵ基板の統括ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバスは、コネクタを介して接続されており、統括ＣＰＵは通信基板からのデータ受け渡しを行い通信装置としての処理を行っている。
図１３は１つのＣＰＵから構成されるサーボモータ制御装置を示す図である。この図において、１２はモータパワー回路であり、１３は統括ＣＰＵからの指令に基づきモータパワー回路にトルク指令を出力するためのサーボ制御回路である。１４はサーボ制御回路とモータパワー回路が搭載されたサーボ基板である。１５はモータパワー回路からの出力が接続されるモータであり、１６はモータに設置された位置検出センサである。この位置検出センサ信号は、サーボ基板上のサーボ制御回路にフィードバックされ、サーボ制御回路と統括ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバスはコネクタを介して接続されており、統括ＣＰＵによるサーボ制御が行われている。
【０００４】
また、前記ハードウェア構成とは異なり、ＣＰＵ基板とＩ／Ｏ基板などをシリアル通信にて接続する構成もある（例えば、特許文献１、特許文献２参照）。
図１４は１つのＣＰＵから構成され、シリアル通信を使用したＩ／Ｏ装置を示す図である。この図において、１は装置を統括するＣＰＵ基板である。２は前記ＣＰＵ基板に搭載され、装置の制御処理を行う統括ＣＰＵである。３は前記ＣＰＵ基板に搭載され、統括ＣＰＵのプログラムやデータを格納するためのメモリである。１５は統括ＣＰＵのパラレルバスデータをシリアル通信１７に変換するシリアルＩ／Ｆ回路である。１８はシリアルＩ／Ｆを備えた入出力（Ｉ／Ｏ）デバイスであり、６はＩ／Ｏデバイスを搭載したＩ／Ｏ基板である。ＣＰＵ基板と複数のＩ／Ｏ基板間はシリアル通信線を介してマルチドロップ配線され、統括ＣＰＵはＩ／Ｏ装置の制御処理を行っている。
【特許文献１】特許第３３６３０６３号公報（第１０頁、図１）
【特許文献２】特許第２５７８７７３号公報（第５頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、ＣＰＵのアドレス情報、データ情報、制御信号からなるパラレルバスをコネクタに出力してＩ／Ｏ基板などへ接続する場合、異なるＣＰＵを採用したシステムでは、インターフェイス仕様が適合しない、あるいはパラレルバスは信号線が多いためコネクタが大きくなることでシステムとして小形化が困難などの問題が生じる。また、基板上には多数のパラレルバスのパターン配線が必要となるため、放射ノイズの増大や信号のクロストーク等の問題が生じる。
あるいは、特許文献１に示すようなシリアル通信を利用したシステムの場合、ＣＰＵ基板とＩ／Ｏ基板間はマルチドロップ配線されているため、複数のＩ／Ｏ情報をシリアル通信線にて伝送することになる。これにより、シリアル通信時間が多くかかり、システムとして性能低下の原因となるため問題となる。
本発明はこのような問題点に鑑みてなされたものであり、ＣＰＵ基板とＩ／Ｏ基板、通信基板、あるいはサーボ基板間の接続コネクタの小形化により、システムとしての小形化を実現するとともに、通信性能の向上をも実現することを目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するため、本発明は、次のように構成したのである。
請求項１に記載の発明は、装置を統括するＣＰＵのアドレス情報、データ情報および制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板と、前記Ｉ／Ｏデバイスへ接続されたアドレス情報、データ情報および制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＩ／Ｏ基板と、を備え、前記ＣＰＵ基板と前記Ｉ／Ｏ基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴としている。
請求項２に記載の発明は、前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、シリアルバスの伝送クロックを設定変更可能とする分周クロックと、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴としている。
請求項３に記載の発明は、装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスをコネクタが配線されたＣＰＵ基板と、通信処理を行うＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線された通信基板と、を備え、前記ＣＰＵ基板と前記通信基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴としている。
請求項４に記載の発明は、前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、シリアルバスの伝送クロックを設定変更可能とする分周クロックと、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、
パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴としている。
請求項５に記載の発明は、装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板と、サーボ制御回路のアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する２次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたサーボ基板と、を備え、前記ＣＰＵ基板と前記サーボ基板それぞれのシリアルバスを互いにコネクタを介して接続し、前記ＣＰＵがシリアルバス通信を非同期で処理することを特徴としている。
請求項６に記載の発明は、前記１次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、シリアルバスの伝送クロックを設定変更可能とする分周クロックと、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、を備え、前記２次局側パラレルシリアル変換回路は、シリアルバスの送信データを格納するための送信メモリと、送信メモリ内部のパラレルデータをシリアルバスのビット列に変換するパラレルシリアル変換器と、シリアルバスのビット列を受信しパラレルデータに変換するシリアルパラレル変換器と、受信したパラレルデータを格納するための受信メモリと、前記１次局側パラレルシリアル変換回路から送信されるシリアルバスの伝送クロックにて送受信回路が動作し、シリアルバスの伝送データ長を設定変更可能とするビットカウンタと、パラレルバスのアクセス方向を切り替えるための切り替え回路と、を備えたことを特徴としている。
請求項７に記載の発明は、装置を統括するＣＰＵのアドレス情報、データ情報、制御信号を扱うパラレルバスをシリアルバスに双方向に変換する１次局側パラレルシリアル変換回路を搭載し、当該パラレルシリアル変換回路から出力されるシリアルバスがコネクタに配線されたＣＰＵ基板を備えた制御システムにおいて、前記１次局側パラレルシリアル変換回路に設けられた複数のシリアルバスにそれぞれ接続されるＩ／Ｏ装置、通信装置およびサーボモータ制御装置を備え、前記シリアルバスの伝送クロックおよび伝送データ長は、設定変更可能であることを特徴としている。
請求項８に記載の発明は、請求項１記載のＩ／Ｏ装置を備えたことを特徴としている。
請求項９に記載の発明は、請求項３記載の通信装置を備えたことを特徴としている。
請求項１０に記載の発明は、請求項５記載のサーボモータ制御装置を備えたことを特徴としている。
【発明の効果】
【０００７】
請求項１、８に記載の発明によると、Ｉ／Ｏ装置のようにＣＰＵ基板とＩ／Ｏ基板間の信号配線をパラレルバスからシリアルバスに省配線化することにより、基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。また、本構成を従来技術にて実現した場合、ＣＰＵ基板には多数のパラレルバスのパターン配線が必要となるため、本発明を利用することでパターン配線を省配線化することで放射ノイズや信号のクロストーク等の問題を低減できる。さらに、シリアルバスを利用することにより、シリアルバス通信割り込みなどの新たな処理が追加となることはなく、ＣＰＵの処理としては、従来と変わりなくＩ／Ｏデバイスへの読み出し／書き込みを非同期に処理できる。
請求項３、９に記載の発明によると、マルチＣＰＵシステム通信装置を構成する統括ＣＰＵを搭載したＣＰＵ基板と、通信用ＣＰＵを搭載した通信基板間の信号配線をパラレルバスからシリアルバスに省配線化することにより、基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。また、本構成を従来技術にて実現した場合、ＣＰＵ基板には多数のパラレルバスのパターン配線が必要となるため、本発明を利用することでパターン配線を省配線化することで放射ノイズや信号のクロストーク等の問題を低減できる。さらに、シリアルバスを利用することにより、シリアルバス通信割り込みなどの新たな処理が追加となることはなく、ＣＰＵの処理としては、Ｉ／Ｏ装置と同様に非同期で通信基板の処理を行うことができる。
請求項５、１０に記載の発明によると、サーボモータ制御装置を構成するＣＰＵ基板とサーボ基板間の信号配線がパラレルバスからシリアルバスに省配線化されることにより、基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。また、本構成を従来技術にて実現した場合、ＣＰＵ基板には多数のパラレルバスのパターン配線が必要となるため、本発明を利用することでパターン配線を省配線化することで放射ノイズや信号のクロストーク等の問題を低減できる。さらに、シリアルバスを利用することにより、シリアルバス通信割り込みなどの新たな処理が追加となることはなく、ＣＰＵの処理としては、Ｉ／Ｏ装置と同様に非同期でサーボ基板の処理を行うことができる。
請求項２、４、６に記載の発明によると、１次局と２次局に設置されたパラレルシリアル変換回路の内部に送信メモリと受信メモリからなるメモリ部を搭載しているため、このメモリを共有メモリとして利用することで、２次局側の機能ブロックにＣＰＵを搭載した場合、複数のＣＰＵから構成されるマルチＣＰＵシステムを実現することができる。また、２次局側のパラレルシリアル変換回路では、パラレルバスの方向を切り替えることにより、ＣＰＵを設置しないスタンドアロンのハードウェア構成も実現することができ、多様なシステムに対応できる。これらより、システムの１次局側と２次局側間の信号線配線をパラレルバスからシリアルバスに省配線化することにより、基板のパターン配線設計作業を容易にすることができ、基板間を接続するインターフェイスコネクタを小形化することができることになる。さらに、シリアルバスの伝送クロックおよび伝送データ長を可変設定できることにより、高速かつ大量データを必要とするシステムから低速かつ少量データを必要とするシステムまで多様なシステムに適用することができる。これにより、パラレルシリアル変換回路をあらゆるシステムに利用することで、インターフェイス回路の共通化を推進することができる。
請求項７に記載の発明によると、１次局側に複数のシリアルバスインターフェイスを備えているので、Ｉ／Ｏ装置のような１つのＣＰＵにて構成するシステムから、通信装置のように複数のＣＰＵにて構成するシステムを組み合わせて構成することが容易にできるようになる。
また、基板間を接続するインターフェイスコネクタを共通にできるため、インターフェイスの標準化につなげることができる。これにより、システムのカスタマイズ性を向上することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図を参照して説明する。
【実施例１】
【０００９】
図１は、本発明のＩ／Ｏ装置に適用したシリアルバスシステムについてのブロック図である。図１において、１はＣＰＵ基板、２はＣＰＵ、３はメモリ、４はＣＰＵのパラレルバス、５はＩ／Ｏデバイス、６はＩ／Ｏ基板、１００はパラレルシリアル変換回路、１０１はシリアルバス、１０２はシリアルバスにてＣＰＵ基板とＩ／Ｏ基板を接続する小形コネクタである。
【００１０】
図５は、本発明の１次局（ＣＰＵ基板）側のパラレルシリアル変換回路である。図５において、２００は送信メモリ、２０１はパラレルシリアル変換器、２０２はシリアルパラレル変換器、２０３は受信メモリ、２０４はシリアルバスの伝送クロックを生成する分周クロック回路、２０５はシリアルバスの伝送データ長を決定するビットカウンタ、３００はシリアルバス送信データ、３０１はシリアルバス受信データ、３０２はシリアルバスク伝送クロック、３１０は伝送クロック周波数の設定値、３１１は伝送ビット長の設定値、３１２はクロック、３２０はアドレスバス、３２１はデータバス、３２２は書き込み信号ＷＲ、３２３は読み出し信号ＲＤ、３２４は選択信号ＣＳである。
【００１１】
図６は、本発明の２次局（Ｉ／Ｏ基板）側のパラレルシリアル変換回路である。図６において、２０６はパラレルバスの方向を切り替えるための回路、３２５は前記パラレルバスの方向を切り替えるためのスタンドアロンモード信号である。
【００１２】
図９は、本発明の１次局と２次局との間のタイミングチャートである。
本発明が従来のパラレルバスシステムと異なる部分は、ＣＰＵ基板とＩ／Ｏ基板間に、パラレルバスをシリアルバスに双方向に変換するパラレルシリアル変換回路を設置し、各基板間をシリアルバスで配線するために小形コネクタを設置したことである。
また、本発明が特許文献１と異なる部分は、ＣＰＵ基板とＩ／Ｏ基板、通信基板、サーボ基板間を１対１にて接続するようにした点である。
さらに、パラレルシリアル変換回路の内部に、分周クロック回路を設置することで、シリアルバスの伝送クロックを可変設定可能としたこと、ビットカウンタを設置することで、シリアルバスの伝送ビット長を可変設定可能としたこと、バス切り替え回路を設置することで２次局側にＩ／Ｏデバイスへのアドレスバス、書き込み信号、読み出し信号、選択信号を出力できるように出力方向の切り替えを可能としたことである。
【００１３】
図１に示す構成は、ＣＰＵ基板とＩ／Ｏ基板から構成されるＩ／Ｏ装置である。ＣＰＵ基板のＣＰＵからＩ／Ｏ基板のＩ／Ｏデバイスにデータを書き込む場合、ＣＰＵはパラレルデータをパラレルシリアル変換回路内部の送信メモリに書き込みを行う。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、Ｉ／Ｏ基板上のパラレルシリアル変換回路に伝送される。このシリアルバス伝送の前には、Ｉ／Ｏデバイスに応じた伝送クロックの周波数設定、および伝送ビット長の設定を行っておく必要がある。Ｉ／Ｏ基板のパラレルシリアル変換回路は、ＣＰＵ基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。受信メモリのパラレルデータは、スタンドアロンモード信号により設定されたバス方向切り替え回路を介して、アドレスバス、書き込み信号、選択信号とともにＩ／Ｏデバイスに出力され書き込み処理を行うことになる。
【００１４】
一方、Ｉ／Ｏ基板からのデータ読み出しでは、Ｉ／Ｏデバイスから読み出したパラレルデータを２次局側パラレルシリアル変換回路に取り込み、送信メモリに格納する。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、ＣＰＵ基板上のパラレルシリアル変換回路に伝送される。ＣＰＵ基板上のパラレルシリアル変換回路は、Ｉ／Ｏ基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。ＣＰＵはこの受信メモリからＩ／Ｏデバイスの情報を読み出すことができる。
【００１５】
図９のタイミングチャートについて説明する。まず、ＣＰＵ基板のＣＰＵは、ＣＰＵ自身のタイミングで非同期にＩ／Ｏデバイスへアクセスして制御処理を行っているものとする。これは、シリアルバスの通信が定周期に伝送されているわけではなく、ＣＰＵが必要とするアクセスタイミングでＩ／Ｏデバイスと情報を送受信していることを示している。つまり、ＣＰＵがパラレルバスで非同期にＩ／Ｏデバイスにアクセスするように、シリアルバスで非同期にＩ／Ｏデバイスにアクセスできるわけである。
【００１６】
Ｉ／Ｏデバイスの情報を送受信する場合、ＣＰＵは１次局パラレルシリアル変換回路に送信データを書き込み、その後既に受信されているデータを読み出す。この読み出したデータをもとにＣＰＵは制御処理を開始する。次に、１次局パラレルシリアル変換回路が出力したシリアルバスの伝送路では、ＣＰＵが送信したデータが２次局パラレルシリアル変換回路にて受け取られ、そのデータはパラレルデータに変換されてＩ／Ｏデバイスの出力データとして書き込みされる。前述のＣＰＵがデータを送信している時に、２次局パラレルシリアル変換回路では、Ｉ／Ｏデバイスから入力データを読み出し、そのデータをＣＰＵの受信データとなるように伝送する。このデータは、ＣＰＵにける次の制御処理において、１次局パラレルシリアル変換回路から読み出される。
【００１７】
上記Ｉ／Ｏ装置によれば、ＣＰＵ基板とＩ／Ｏ基板間の配線をシリアルバス化することができる。これにより、各基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。
【実施例２】
【００１８】
図２は、本発明の通信装置に適用したシリアルバスシステムについてのブロック図である。図２において、１はＣＰＵ基板、２はＣＰＵ、３はメモリ、４はＣＰＵのパラレルバス、８は通信用ＣＰＵ、９は通信ＬＳＩ、１１は通信基板、１００はパラレルシリアル変換回路、１０１はシリアルバス、１０２はシリアルバスにてＣＰＵ基板と通信基板を接続する小形コネクタである。
【００１９】
図５は、本発明の１次局（ＣＰＵ基板）側のパラレルシリアル変換回路である。図５において、２００は送信メモリ、２０１はパラレルシリアル変換器、２０２はシリアルパラレル変換器、２０３は受信メモリ、２０４はシリアルバスの伝送クロックを生成する分周クロック回路、２０５はシリアルバスの伝送データ長を決定するビットカウンタ、３００はシリアルバス送信データ、３０１はシリアルバス受信データ、３０２はシリアルバスク伝送クロック、３１０は伝送クロック周波数の設定値、３１１は伝送ビット長の設定値、３１２はクロック、３２０はアドレスバス、３２１はデータバス、３２２は書き込み信号ＷＲ、３２３は読み出し信号ＲＤ、３２４は選択信号ＣＳである。
【００２０】
図７は、本発明の２次局（通信基板）側のパラレルシリアル変換回路である。図７において、２０６はパラレルバスの方向を切り替えるための回路、３２６は前記パラレルバスの方向を切り替えるためのホストモード信号である。
図１０は、本発明の１次局と２次局との間のタイミングチャートである。
【００２１】
本発明が従来のパラレルバスシステムと異なる部分は、ＣＰＵ基板と通信基板間に、パラレルバスをシリアルバスに双方向に変換するパラレルシリアル変換回路を設置し、各基板間をシリアルバスで配線するために小形コネクタを設置したことである。
また、本発明が特許文献１と異なる部分は、ＣＰＵ基板とＩ／Ｏ基板、通信基板、サーボ基板間を１対１にて接続するようにした点である。
さらに、パラレルシリアル変換回路の内部に、分周クロック回路を設置することで、シリアルバスの伝送クロックを可変設定可能としたこと、ビットカウンタを設置することで、シリアルバスの伝送ビット長を可変設定可能としたこと、バス切り替え回路を設置することで２次局側に設置されたＣＰＵからアドレスバス、書き込み信号、読み出し信号、選択信号を入力できるように出力方向の切り替えを可能としたことである。
【００２２】
図２に示す構成は、ＣＰＵ基板と通信基板から構成される通信装置である。ＣＰＵ基板のＣＰＵから通信基板にデータを送信する場合、ＣＰＵはパラレルデータをパラレルシリアル変換回路内部の送信メモリに書き込みを行う。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、通信基板上のパラレルシリアル変換回路に伝送される。このシリアルバス伝送の前には、通信基板とのデータ送受信速度とデータ量に応じた伝送クロックの周波数設定、および伝送ビット長の設定を行っておく必要がある。通信基板のパラレルシリアル変換回路は、ＣＰＵ基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。受信メモリのパラレルデータは、ホストモード信号により設定されたバス方向切り替え回路を介して、通信用ＣＰＵからアドレスバス、書き込み信号、選択信号が入力されることでデータが読み出され、通信用ＣＰＵは通信ＬＳＩにそのデータを書き込み処理して基板外部へ通信処理される。
【００２３】
一方、通信基板からのデータ読み出しでは、通信用ＣＰＵが通信ＬＳＩから読み出したパラレルデータを２次局側パラレルシリアル変換回路に取り込み、送信メモリに格納する。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、ＣＰＵ基板上のパラレルシリアル変換回路に伝送される。ＣＰＵ基板上のパラレルシリアル変換回路は、通信基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。ＣＰＵはこの受信メモリから通信基板からの情報を読み出すことができる。
【００２４】
図１０のタイミングチャートについて説明する。まず、ＣＰＵ基板のＣＰＵは、ＣＰＵ自身のタイミングで非同期に通信ＣＰＵ側へアクセスして制御処理を行っているものとする。これは、シリアルバスの通信が定周期に伝送されているわけではなく、ＣＰＵが必要とするアクセスタイミングで通信ＣＰＵ側と情報を送受信していることを示している。つまり、ＣＰＵがパラレルバスで非同期に通信ＣＰＵ側にアクセスするように、シリアルバスで非同期に通信ＣＰＵ側にアクセスできるわけである。
【００２５】
通信ＣＰＵ側の情報を送受信する場合、ＣＰＵは１次局パラレルシリアル変換回路に送信データを書き込み、その後既に受信されているデータを読み出す。この読み出したデータをもとにＣＰＵは制御処理を開始する。次に、１次局パラレルシリアル変換回路が出力したシリアルバスの伝送路では、ＣＰＵが送信したデータが２次局パラレルシリアル変換回路にて受け取られ、そのデータはパラレルデータに変換されて通信ＣＰＵに読み出され通信処理される。通信ＣＰＵが外部通信から受信したデータは、２次局パラレルシリアル変換回路に書き込まれ、そのデータをＣＰＵの受信データとなるように伝送する。このデータは、ＣＰＵにける次の制御処理において、１次局パラレルシリアル変換回路から読み出される。
【００２６】
上記通信装置によれば、ＣＰＵ基板と通信基板間の配線をシリアルバス化することができる。これにより、各基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。
【実施例３】
【００２７】
図３は、本発明のサーボモータ制御装置に適用したシリアルバスシステムについてのブロック図である。図３において、１はＣＰＵ基板、２はＣＰＵ、３はメモリ、４はパラレルバス、１２はモータパワー回路、１３はサーボ制御回路、１４はサーボ基板、１５はモータ、１６は位置検出センサ、１００はパラレルシリアル変換回路、１０１はシリアルバス、１０２はシリアルバスにてＣＰＵ基板と通信基板を接続する小形コネクタである。
【００２８】
図５は、本発明の１次局（ＣＰＵ基板）側のパラレルシリアル変換回路である。図５において、２００は送信メモリ、２０１はパラレルシリアル変換器、２０２はシリアルパラレル変換器、２０３は受信メモリ、２０４はシリアルバスの伝送クロックを生成する分周クロック回路、２０５はシリアルバスの伝送データ長を決定するビットカウンタ、３００はシリアルバス送信データ、３０１はシリアルバス受信データ、３０２はシリアルバスク伝送クロック、３１０は伝送クロック周波数の設定値、３１１は伝送ビット長の設定値、３１２はクロック、３２０はアドレスバス、３２１はデータバス、３２２は書き込み信号ＷＲ、３２３は読み出し信号ＲＤ、３２４は選択信号ＣＳである。
【００２９】
図６は、本発明の２次局（サーボ基板）側のパラレルシリアル変換回路である。図６において、２０６はパラレルバスの方向を切り替えるための回路、３２５は前記パラレルバスの方向を切り替えるためのスタンドアロンモード信号である。
本発明が従来のパラレルバスシステムと異なる部分は、ＣＰＵ基板とサーボ基板間に、パラレルバスをシリアルバスに双方向に変換するパラレルシリアル変換回路を設置し、各基板間をシリアルバスで配線するために小形コネクタを設置したことである。
【００３０】
また、本発明が特許文献１と異なる部分は、ＣＰＵ基板とＩ／Ｏ基板、通信基板、サーボ基板間を１対１にて接続するようにした点である。
さらに、パラレルシリアル変換回路の内部に、分周クロック回路を設置することで、シリアルバスの伝送クロックを可変設定可能としたこと、ビットカウンタを設置することで、シリアルバスの伝送ビット長を可変設定可能としたこと、バス切り替え回路を設置することで２次局側にてサーボ制御回路へのアドレスバス、書き込み信号、読み出し信号、選択信号を出力できるように出力方向の切り替えを可能としたことである。
【００３１】
図３に示す構成は、ＣＰＵ基板とサーボ基板から構成されるサーボモータ制御装置である。ＣＰＵ基板のＣＰＵからサーボ基板にデータを送信する場合、ＣＰＵはパラレルデータをパラレルシリアル変換回路内部の送信メモリに書き込みを行う。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、サーボ基板上のパラレルシリアル変換回路に伝送される。このシリアルバス伝送の前には、サーボ基板とのデータ送受信速度とデータ量に応じた伝送クロックの周波数設定、および伝送ビット長の設定を行っておく必要がある。サーボ基板のパラレルシリアル変換回路は、ＣＰＵ基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。受信メモリのパラレルデータは、スタンドアロンモード信号により設定されたバス方向切り替え回路を介して、サーボ制御回路にアドレスバス、書き込み信号、選択信号が出力されることでデータが書き込まれ、サーボ制御の処理が行われる。サーボ制御回路から出力されたトルク指令は、モータパワー回路に入力されて電力変換された後、モータへ出力される。モータに設置された位置検出センサ情報は、サーボ制御回路にフィードバックされサーボモータの制御が行われる。
【００３２】
一方、サーボ基板からのデータ読み出しでは、サーボ制御回路から読み出したパラレルデータを２次局側パラレルシリアル変換回路に取り込み、送信メモリに格納する。パラレルデータは送信メモリからパラレルシリアル変換器を介してシリアルデータに変換されシリアルバスに出力し、ＣＰＵ基板上のパラレルシリアル変換回路に伝送される。ＣＰＵ基板上のパラレルシリアル変換回路は、サーボ基板から受信したシリアルデータをシリアルパラレル変換器を介してパラレルデータに変換して、受信メモリにデータを格納する。ＣＰＵはこの受信メモリからサーボ基板からの情報を読み出すことができる。なお、これら書き込みと読み出し処理タイミングは、図９のＩ／Ｏ装置と同様のタイミングで行われる。
【００３３】
ＣＰＵが必要とするタイミングで非同期に行うことができることを特徴とする。
上記サーボモータ制御装置によれば、ＣＰＵ基板とサーボ基板間の配線をシリアルバス化することができる。これにより、各基板のパターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。
【実施例４】
【００３４】
図４は第４実施例の構成を示す図である。第４実施例では、第１〜第３実施例を組み合わせた構成を示している。図８は、１次局側にて使用されるパラレルシリアル変換回路が複数組み合わされた回路を示しており、図４の１次局にて使用される回路である。
【００３５】
図４に示す構成では、１枚のＣＰＵ基板にＩ／Ｏ基板、通信基板、サーボ基板を接続した制御システムとなっている。本構成を従来技術にて行った場合、ＣＰＵ基板には多数のパラレルバスのパターン配線が必要となるため、設計工数の増加と放射ノイズや信号のクロストーク等の問題が生じることになる。しかし、パラレルシリアル変換回路を設置して各基板の配線をパラレルバスからシリアルバスに変換することにより、ＣＰＵ基板のパターン配線を大幅に削減することができるため、パターン配線設計作業を容易にすることができ、基板間を接続するためのインターフェイスコネクタを小形化することができる。
また、ＣＰＵ基板のＣＰＵは、各基板へ指令データを送信したいタイミング、あるいは各基板から応答データを入手したいタイミングでパラレルシリアル変換回路を介して各基板に非同期アクセスする。この非同期アクセスは、複数の基板からＣＰＵへ割り込み処理することを避け、ＣＰＵの処理負荷の増大を削減するものであり、システムの性能向上につなげることができる。
【産業上の利用可能性】
【００３６】
本発明により、複数の制御基板から構成されるシステムをシリアルバスにて構成することで、超小形のロボットシステムを実現することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施例を示すシリアルバスシステムの構成図
【図２】本発明の第２実施例を示すシリアルバスシステムの構成図
【図３】本発明の第３実施例を示すシリアルバスシステムの構成図
【図４】本発明の第４実施例を示すシリアルバスシステムの構成図
【図５】本発明の１次局側パラレルシリアル変換回路を示す構成図
【図６】本発明の２次局側がスタンドアロンモード時のパラレルシリアル変換回路を示す構成図
【図７】本発明の２次局側がホストモード時のパラレルシリアル変換回路を示す構成図
【図８】本発明の１次局側が複数のパラレルシリアル変換回路から構成された場合のパラレルシリアル変換回路を示す構成図
【図９】本発明の第１実施例を示すシリアルバスシステムのタイミングチャート
【図１０】本発明の第２実施例を示すシリアルバスシステムのタイミングチャート
【図１１】従来の第１実施例を示すＩ／Ｏ装置の構成図
【図１２】従来の第２実施例を示す通信装置の構成図
【図１３】従来の第３実施例を示すサーボモータ制御装置の構成図
【図１４】従来の第４実施例を示すＩ／Ｏ装置の構成図
【符号の説明】
【００３８】
１  ＣＰＵ基板
２  ＣＰＵ
３  メモリ
４  パラレルバス
５  Ｉ／Ｏデバイス
６  Ｉ／Ｏ基板
７  コネクタ
８  通信ＣＰＵ
９  通信ＬＳＩ
１０  共有メモリ
１１  通信基板
１２  モータパワー回路
１３  サーボ制御回路
１４  サーボ基板
１５  モータ
１６  位置検出センサ
１７  シリアル通信
１８  シリアルＩＦ回路
１００、１００ａ、１００ｂ、１００ｃ  パラレルシリアル変換回路
１０１  シリアルバス
１０２  小形コネクタ
２００  送信メモリ
２０１  パラレルシリアル変換器
２０２  シリアルパラレル変換器
２０３  受信メモリ
２０４  分周クロック
２０５  ビットカウンタ
２０６  バス方向切り替え回路
３００  シリアルバス送信データ
３０１  シリアルバス受信データ
３０２  シリアルバス伝送クロック
３１０  伝送クロック設定値
３１１  伝送ビット長設定値
３１２  クロック
３２０  アドレスバス
３２１  データバス
３２２  書き込み信号ＷＲ
３２３  読み出し信号ＲＤ
３２４  選択信号ＣＳ
３２５  スタンドアロンモード信号
３２６  ホストモード信号
【図１】
2008041022.tif 000003
【図２】
2008041022.tif 000004
【図３】
2008041022.tif 000005
【図４】
2008041022.tif 000006
【図５】
2008041022.tif 000007
【図６】
2008041022.tif 000008
【図７】
2008041022.tif 000009
【図８】
2008041022.tif 000010
【図９】
2008041022.tif 000011
【図１０】
2008041022.tif 000012
【図１１】
2008041022.tif 000013
【図１２】
2008041022.tif 000014
【図１３】
2008041022.tif 000015
【図１４】
2008041022.tif 000016