(57)【要約】      （修正有）【課題】バルクシリコン基板で動作が確認されている設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な半導体集積回路を提供する。【解決手段】バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜０１２上に形成するダイオードＤ１、Ｄ２に変えて回路構成したことを特徴とする。【選択図】図１
2008288290.tif 000002
【特許請求の範囲】
【請求項１】
バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、
バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜上に形成するダイオードに変えて回路構成したことを特徴とする半導体集積回路。
【請求項２】
前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が第二の抵抗に接続されるとともに、
前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が接地されることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が第二の抵抗に接続されるとともに、
前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が拡散抵抗に接続され、該拡散抵抗が接地されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が拡散抵抗に接続されるとともに、
前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が接地されることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が拡散抵抗に接続されるとともに、
前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が拡散抵抗に接続され、該拡散抵抗が接地されることを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バルクシリコンデバイスの設計資産を使用してＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）デバイスの回路を形成した半導体集積回路に関し、特にバンドギャップリファレンス回路を形成した半導体集積回路に好適である。
【背景技術】
【０００２】
近年、半導体集積回路の消費電力削減の要求に伴い、半導体集積回路の動作電源電圧の低下が進んでいる。かかる低電圧動作、および低消費電流を実現するデバイス技術として、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）技術が注目されている。ＳＯＩデバイスは、酸化シリコンなどの絶縁膜により完全な素子分離がなされるため、耐放射線性を向上させることができ、ソフトエラーを抑制することが可能になる。また、ＳＯＩデバイスは、バルクシリコンＣＭＯＳデバイスに特有なラッチアップがなくなるため、高い信頼性を得ることができる。
【０００３】
ここで、ＳＯＩデバイスと、バルクシリコンデバイスと、の構造の違いについて、図５を参照して説明する。図５（Ａ）は、ＭＯＳトランジスタをバルクシリコンウエハーに形成する場合の断面図である。ｐ形半導体基板０５１の表面にｎ形ウエル０５２が形成されている。ｎ形ウエル０５２内には、不純物拡散によるｐ形領域と、ｎ+形領域とが、形成されている。上記のｐ形領域には、ソース電極０５３、ドレイン電極０５４が設けられ、ｎ+形領域には、ボディ０５６が設けられて、トランジスタが形成されている。ｎ形ウエル０５２は、ｐチャネル形ＭＯＳから形成され、ｐ型半導体基板０５１は、ｎチャネル形ＭＯＳから構成される。ｐチャネル形ＭＯＳの場合、バルクシリコンデバイスのトランジスタのソース及びドレインは、ボディ(ｎ形ウエル、ＮＭＯＳの場合はｐ形基板)と、寄生ダイオード接続される。ｎチャネル形ＭＯＳの場合、バルクシリコンデバイスのトランジスタのソース及びドレインは、ボディー(ｐ形半導体基板)と、寄生ダイオード接続される。
【０００４】
これに対して、図５（Ｂ）は、ＭＯＳトランジスタをＳＯＩウエハーに形成する場合の断面図である。ＳＯＩ−ＭＯＳトランジスタは、半導体基板０６１上の全面に埋め込み酸化膜０６２と呼ばれる絶縁膜を生成したＢＯＸ上に形成される。このとき、ＳＯＩ−ＭＯＳトランジスタのソースおよびドレインが埋め込み酸化膜０６２に接するため、ソースおよびドレイン拡散層が基板と寄生ダイオードによって接続されることはない。また、トランジスタの周囲面も絶縁膜により囲まれるので、個々のトランジスタは完全に分離される。このため、ＳＯＩデバイスは、バルクシリコンデバイスのＭＯＳトランジスタに比較して、寄生容量成分が小さくなり、高速に動作できる特徴を有する。
【０００５】
バイポーラトランジスタの構成を比較する。図６（Ａ）は、バルクシリコンウエハーに形成したバイポーラトランジスタのレイアウト図であり、一例を示したものである。図６（Ｂ）は、バルクシリコンウエハーに形成したバイポーラトランジスタの断面図であり、前記レイアウト図のＸ−Ｘ'に沿った断面図である。図６（Ｃ）は、バルクシリコンウエハーに形成したバイポーラトランジスタの回路記号である。
【０００６】
図６（Ａ）において、バイポーラトランジスタのレイアウトは、ｐ形半導体基板０８５に形成されたコレクタ０８１と、ｎ形ウエル０８４に形成されたベース０８２およびエミッタ０８３と、から構成される。バイポーラトランジスタは、ｐ形半導体基板０８５と、ｎ形ウエル０８４と、の寄生ダイオード接合を利用した構造になる。ただし、バイポーラトランジスタがかかる構造になるのは、ディープｎ形ウエルのような埋め込み拡散層を使わないＣＭＯＳロジックプロセスを使用してバイポーラトランジスタを構成する場合である。ディープｎ形ウエルを構成すると、寄生接合を使用しないでバイポーラトランジスタを形成できるが、マスク枚数、および製造工程が増え、プロセスコストが増加してしまう問題がある。
【０００７】
図６（Ｂ）において、ｐ形半導体基板０８５の表面にｎ形ウエル０８４が形成されている。ｎ形ウエル０８４内には、不純物拡散によるｐ形領域と、ｎ+形領域とが、形成されている。上記のｐ形領域には、エミッタ電極０８２が設けられ、ｎ+形領域には、ベース電極０８２が設けられて、トランジスタが形成されている。ｐ形半導体基板０８５には、ｐ+形領域が形成される。ｐ+形領域には、コレクタ電極０８１が形成される。
【０００８】
これに対して、図７（Ａ）は、ＳＯＩデバイスに形成したバイポーラトランジスタのレイアウト図であり、一例を示したものである。図７（Ｂ）は、ＳＯＩウエハーに形成したｐｎｐバイポーラトランジスタの断面図であり、前記レイアウト図のＹ−Ｙ’に沿った断面図である。図７（Ｃ）は、ＳＯＩウエハーに形成したｐｎｐバイポーラトランジスタの回路記号である。
【０００９】
図７（Ａ）において、バイポーラトランジスタのレイアウトは、絶縁酸化層０９５、コレクタ電極（ｐ+）０９１、ベース電極（ｎ-）０９４、ベース電極（ｎ+）０９２、ベース電極（ｎ-）０９４、エミッタ電極（ｐ+）０９３を含む。
【００１０】
図７（Ｂ）において、ＳＯＩウエハーに形成したｐｎｐバイポーラトランジスタは、半導体基板０９６と、該半導体基板の上に形成される埋め込み酸化膜０９７と、該埋め込み酸化膜０９７の上に形成される絶縁酸化層０９５および埋め込みコレクタ層０９８と、該埋め込みコレクタ層の上に形成されるベース電極（ｎ-）０９４およびコレクタ電極（ｐ+）０９１と、該ベース電極（ｎ-）０９４に形成されるベース電極（ｎ+）０９２およびエミッタ電極（ｐ+）０９３と、から構成される。半導体基板０９６と、埋め込みコレクタ層０９８および絶縁酸化膜０９５と、の間に埋め込み酸化膜０９７が存在する。
【００１１】
ＳＯＩ膜にバイポーラトランジスタを構成しようとすると、バルクウエハーと異なり、寄生接合が形成されないため、図７（Ｂ）のように、埋め込みコレクタ層０９８を形成する必要がある。このため、ＳＯＩウエハーにバイポーラを構成する場合と、ＳＯＩ膜にバイポーラを構成しない場合と、では製造工程が異なる。また、図７（Ｂ）のように、埋め込みコレクタ層０９８を形成すると、ＭＯＳトランジスタのソースおよびドレインは、埋め込み酸化膜まで到達しない。このため、ＭＯＳトランジスタにウエル層を形成する必要がある。ウエル層を形成するＳＯＩ−ＭＯＳトランジスタを部分空乏型、図５（Ｂ）のような構成のトランジスタを完全空乏型という。つまり、ＳＯＩウエハーにＳＯＩ−ＭＯＳトランジスタと、バイポーラトランジスタと、を混載しようとすると、完全空乏型ＭＯＳトランジスタが形成できないという問題がある。
【００１２】
さらに、ＳＯＩデバイスは、上述のように、寄生素子が形成されないため、バルク素子に比べて、ラッチアップ現象がない、高速低消費電力化が可能、といった優位性がある。
しかしながら、ＳＯＩデバイスは、素子を分離するためのウエハー構造や、空乏化のための特別なトランジスタ製造プロセスが必要なため、バルクシリコンデバイスより高コストになりやすいという問題がある。
【００１３】
なお、バイポーラ素子を使用した回路に、バンドギャップリファレンス回路がある。図８は、バンドギャップリファレンス回路に係る回路図の一例である。オペアンプ、ｐチャネル形ＭＯＳトランジスタの代わりにカレントミラー型定電流回路を使用することもある。ｐチャネル形ＭＯＳトランジスタＱ１０１のゲートは、オペアンプ１００の出力端に接続されており、ｐチャネル形ＭＯＳトランジスタＱ１０１のソースには、抵抗Ｒ１とバイポーラトランジスタＱ１０２が直列接続された回路と、抵抗Ｒ２と抵抗Ｒ３とバイポーラトランジスタＱ１０３が直列接続された回路とが並列に接続されている。抵抗Ｒ１は、バイポーラトランジスタＱ１０２のエミッタに、抵抗Ｒ３は、バイポーラトランジスタＱ１０２のエミッタに接続されている。さらに、ｐチャネル形ＭＯＳトランジスタＱ１０１のソースには出力端子ＯＵＴが接続されている。バイポーラトランジスタＱ１０２、Ｑ１０３のコレクタとベースは接地されている。オペアンプ１００の＋の入力端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、オペアンプ１００の−の入力端は、抵抗Ｒ１とｐｎｐバイポーラトランジスタＱ１０２との接続点に接続されている。バルクシリコンウエハーにおいてバンドギャップ回路を構成する場合、ＭＯＳトランジスタは、図５（Ａ）、ｐｎｐバイポーラトランジスタは、図６（Ａ）、図６（Ｂ）、図６（Ｃ）に示した構造の回路素子を使用する。バイポーラトランジスタＱ１０２と、バイポーラトランジスタＱ１０３とは、同一のトランジスタでも良いが、
バイポーラトランジスタＱ１０２：バイポーラトランジスタＱ１０３
＝１：Ｋ
とするのが好適であることが多い。Ｋの値や抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の抵抗値、ｐチャネル形ＭＯＳトランジスタの駆動力、オペアンプの回路構成等は、バンドギャップ回路の負荷や電源電圧、プロセススペックに応じて最適化される。バンドギャップリファレンス回路は、周辺温度に依存しない一定電圧を作る回路であり、ダイオード接合の温度特性を回路により取り出し、出力端子ＯＵＴにシリコンのバンドギャップ電圧(およそ１．２Ｖ程度)を出力する。回路パラメータの最適化により、周辺温度に対する出力電圧の変動を１％未満に抑えることができるため、半導体集積回路装置上においては、定電圧発生回路や定電流発生回路の参照基準電圧を作るために搭載される。
【００１４】
上述の問題を解決するために、設計用資産(ＩＰ)の流用を行い、バルクシリコンレイアウトをＳＯＩデバイスに使用する技術が提案されている（特許文献１参照）。
設計用資産(ＩＰ)の流用は、ＳＯＩデバイスと、バルクシリコンデバイスと、のそれぞれのレイアウトデザインルールを一致するようにプロセスを合わせ込み、バルクシリコンプロセスのレイアウトを最小限の変更により利用できるようにし流用することで、設計資産の開発コストを低減するものである。
【００１５】
図９を参考にして、特許文献１に係る発明を説明する。図９は、バルクシリコンレイアウトをＳＯＩデバイスに使用するための変更を行なったトランジスタのレイアウト図である。なお、注入層、配線層は図示を省略している。特許文献１に係る発明において、トランジスタ１１０は、バルクシリコンに使用する際に、ソース電極１１４と、ドレイン電極１１５と、ポリシリコンゲート１１１と、コンタクト孔１１３と、から構成され、ソース電極１１４がボディ取り出し電極１１２に接するように追加変更することを特徴として、部分空乏型ＭＯＳトランジスタとして使用される。かかる構成とすることにより、バルクシリコンレイアウトからのレイアウト変更を最小限に押さえつつ、ＳＯＩトランジスタのボディ部分をソース電位に固定することでドレイン電流の安定化を図っている。
【特許文献１】特開２０００−３３２２５０号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、特許文献１におけるバルクシリコンレイアウトからの流用方法では、バルクシリコンレイアウトにおけるＭＯＳトランジスタのボディに対する拡散レイヤーが無駄に残り、バルクシリコンレイアウトのｐｎｐバイポーラトランジスタをＳＯＩデバイスに変更することはできないという問題があった。
【００１７】
また、ＳＯＩウエハーにバイポーラ素子を構成する場合、埋め込み拡散層が必要になるため、ＣＭＯＳバルク用バイポーラトランジスタレイアウトをＳＯＩへ流用しようとするとレイアウト構成を大きく変更しなくてはならず、完全空乏型ＭＯＳトランジスタとバイポーラトランジスタを混載できない、という問題があった。
【００１８】
すなわち、バルクシリコン使用バンドギャップリファレンス回路設計資産のＳＯＩデバイスへの使用には、ＳＯＩデバイスにおいてバイポーラ素子を形成しようとすると埋め込み層形成のためのプロセスが必要になり製造コストが増えるという問題点、ＳＯＩデバイスにおいてバイポーラ素子を形成すると完全空乏型ＭＯＳトランジスタを形成できないという問題点、およびバルクシリコン使用バイポーラ素子のレイアウトをＳＯＩデバイスに使用しようとするとレイアウトを大きく変更する必要があるという問題点がある。
【００１９】
そこで、本発明は、従来の半導体集積回路が有する上記問題点に鑑みてなされたものであり、本発明の目的は、バルクシリコン使用バンドギャップリファレンス回路の設計資産を最小限のレイアウト変更によりＳＯＩデバイスへ流用し、プロセスコストが増加しない完全空乏型ＭＯＳトランジスタと混載可能な、新規かつ改良された半導体集積回路を供給するところにある。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明のある実施の態様によれば、バルクシリコンデバイスの設計資産を利用して、ＳＯＩデバイスの回路を形成する半導体集積回路であって、  バルクシリコンデバイスにおけるバイポーラトランジスタを、埋め込み酸化膜上に形成するダイオードに変えて回路構成したことを特徴とする半導体集積回路が提供される。
【００２１】
このとき、前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子がが第二の抵抗に接続されるとともに、前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が接地されることを特徴としてもよい。
【００２２】
このとき、前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が第二の抵抗に接続されるとともに、前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が拡散抵抗に接続され、該拡散抵抗が接地されることを特徴としてもよい。
【００２３】
このとき、前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が拡散抵抗に接続されるとともに、前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が接地されることを特徴としてもよい。
【００２４】
このとき、前記第一のダイオード素子のアノード端子が第一の抵抗に接続され、前記第二のダイオード素子のアノード端子が拡散抵抗に接続されるとともに、
前記第一のダイオード素子および前記第二のダイオード素子のカソード端子が拡散抵抗に接続され、該拡散抵抗が接地されることを特徴としてもよい。
【発明の効果】
【００２５】
以上説明したように本発明によれば、バルクシリコンデバイスに使用した回路の設計資産をＳＯＩデバイスに使用する際に、バルクシリコンデバイス使用時にはバイポーラトランジスタであった回路素子をダイオードあるいはダイオードと抵抗の組み合わせ回路として使用することによって、ＳＯＩデバイス上に埋め込みコレクタ層を形成しないで、回路を構成することが可能になる。
また、上述してきた構成にすることにより、本発明は、課題であったバルクシリコンデバイスの設計資産をＳＯＩデバイスに流用した場合に、レイアウト修正工数が増加したり、完全空乏型ＳＯＩ−ＭＯＳトランジスタとバイポーラトランジスタを混載できない、といった問題点を解決することが可能になる。
【発明を実施するための最良の形態】
【００２６】
以下に添付図面を参照しながら、本発明による自己診断装置の好適な実施の形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２７】
（第１の実施例）
図１は、本発明に係る半導体集積回路の第１の実施例を示すものである。図１（Ａ）は、本発明に係る半導体集積回路の第１の実施例において、図６に示したバルクシリコンバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図である。図１（Ｂ）は、本発明に係る半導体集積回路の第１の実施例において、図６（Ａ）、図６（Ｂ）、図６（Ｃ）に示したバルクシリコン使用時のバイポーラトランジスタを、ＳＯＩデバイス用に変更するために構成したダイオード素子と、抵抗素子と、の断面図である。
【００２８】
図１（Ａ）の回路図において、ｐチャネル形ＭＯＳトランジスタＱ１１のゲートは、オペアンプ０１０の出力端に接続されており、ｐチャネル形ＭＯＳトランジスタＱ１１のソースには、抵抗Ｒ１とダイオードＤ１が直列接続された回路と、抵抗Ｒ２と抵抗Ｒ３とダイオードＤ２が直列接続された回路とが並列に接続されている。抵抗Ｒ１は、ダイオードＤ１のアノード端子に、抵抗Ｒ３は、ダイオードＤ２のアノード端子に接続されている。さらに、ｐチャネル形ＭＯＳトランジスタＱ１１のソースには出力端子ＯＵＴが接続されている。ダイオードＤ１、ダイオードＤ２のカソード端子は、接地されている。オペアンプ０１０の＋の入力端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、オペアンプ０１０の−の入力端は、抵抗Ｒ１とダイオードＤ１との接続点に接続されている。
【００２９】
図１（Ｂ）において、バルクシリコン使用時のｐｎｐトランジスタは、半導体基板０１１と、該基板の上に形成される埋め込み酸化膜０１２と、該埋め込み酸化膜０１２の上に形成される絶縁酸化層０１３、拡散抵抗Ｒｄ０１４、カソード０１５、レイアウト修正部０１６、及びアノード０１７と、から構成される。拡散抵抗Ｒｄ０１４、カソード０１５、アノード０１７等は、埋め込み酸化膜０１２（ＢＯＸ）により、半導体基板０１１と完全な素子分離がなされる。
【００３０】
図６（Ｂ）に示したバルクシリコン使用のバイポーラトランジスタを、図１（Ｂ）に示す実施例に変更する方法を説明する。図６（Ｂ）に示したバルクシリコンプロセスに使用していたエミッタ層を、図１のダイオードのアノード０１７とし、図６（Ｂ）に示したベース層を、図１のダイオードのカソード０１５とする。図１（Ｂ）のレイアウト修正部０１６は、カソードと同様のレイヤー（フォトマスク）にマージする。または、図１（Ｂ）のレイアウト修正部０１６は、別レイヤー(別フォトマスク)としてカソードよりもｎ拡散濃度の低いｎ−拡散層を形成してもよい。別レイヤーを形成すると、マスクコストは増加し、プロセスも複雑化するので、プロセスコストも増加する。いずれの方法あっても、バルクシリコンにおいて形成したバンドギャップリファレンス回路におけるバイポーラ特性は、維持される。図６（Ｂ）では、ｐｎｐバイポーラトランジスタを構成するも、使用しているのはエミッタ−ベース間のダイオード接合のみである。図１（Ｂ）および図６（Ｂ）におけるダイオード接合の特性は、キャリアである正孔の濃度を決めるエミッタおよびアノードの面積で決定され、バルクシリコンからＳＯＩウエハーに移植する前後でアノードの面積が変わらないためである。
【００３１】
図６（Ｂ）におけるコレクタ用ｐ拡散は、絶縁膜によって分離されるので、図１（Ｂ）に示した未使用拡散抵抗Ｒｄとして構成される。この拡散抵抗は、図１（Ａ）においてはＲｘとして表示する。これは、図６（Ｂ）においてバイポーラトランジスタは、複数配置されることもあるため、ＳＯＩウエハー用レイアウトに使用した場合に生成される拡散抵抗も複数になることがあり、生成される抵抗Ｒｄ全てを一括してＲｘとして示しているからである。
【００３２】
図６（Ａ）、図６（Ｂ）に、示されるように、バルクウエハーにおいてコレクタ層は、ｐ形基板と接地され、ガードリングとして自己接続されている。このため、ＳＯＩウエハー用に変更後は、自己接続を開放することで、抵抗値の調整可能な抵抗を得ることができる。このような構成にすると、バルクシリコンデバイス用バンドギャップリファレンス回路の設計資産を最小限のレイアウト変更によって、ＳＯＩデバイスに使用することが可能になる。
【００３３】
また、この手法により、バンドギャップリファレンス回路用バイポーラ素子を形成するための埋め込みコレクタ層は不要となる。このため、製造コストを削減することも可能になり、完全空乏型ＭＯＳトランジスタと、バンドギャップリファレンス回路と、の混載が可能になる。
【００３４】
（第２の実施例）
図２は、本発明に係る半導体集積回路の第２の実施例を示し、実施例１と同様な効果がある。図２（Ａ）は、本発明に係る半導体集積回路の第２の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図である。図２（Ｂ）は、本発明に係る半導体集積回路の第２の実施例において、これらダイオードと抵抗の接続レイアウト構成を示す図である。
【００３５】
図２（Ａ）の回路図において、ｐチャネル形ＭＯＳトランジスタＱ２１のゲートは、オペアンプ０２０の出力端に接続されており、ｐチャネル形ＭＯＳトランジスタＱ２１のソースには、抵抗Ｒ１とダイオードＤ１と拡散抵抗Ｒｘが直列接続された回路と、抵抗Ｒ２と抵抗Ｒ３とダイオードＤ２と拡散抵抗Ｒｘが直列接続された回路と、が並列に接続されている。抵抗Ｒ１は、ダイオードＤ１のアノード端子に、抵抗Ｒ３は、ダイオードＤ２のアノード端子に接続されている。さらに、ｐチャネル形ＭＯＳトランジスタＱ２１のソースには出力端子ＯＵＴが接続されている。ダイオードＤ１、ダイオードＤ２のカソード端子は、拡散抵抗Ｒｘに接続され、該拡散抵抗Ｒｘは、接地されている。オペアンプ０２０の＋の入力端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、オペアンプ０２０の−の入力端は、抵抗Ｒ１とダイオードＤ１との接続点に接続されている。
【００３６】
図２（Ｂ）における拡散抵抗０２３、コンタクト孔０２５、および金属配線０２４等のレイアウト構成は、一例を示すものである。図２（Ｂ）において、拡散抵抗０２３の端部にコンタクト孔０２５を設け、拡散抵抗０２３に設けたコンタクト孔０２５を金属配線０２４によりグランドに接続している。また、図２（Ｂ）において、カソード０２１にコンタクト孔０２５を設け、カソード０２１に設けたコンタクト孔０２５と、拡散抵抗０２３に設けたコンタクト孔０２５とを、金属配線０２４により接続する。さらに、図６（Ａ）において自己接続されていたコレクタ層を、図２（Ｂ）における拡散抵抗０２３として使用するため、コレクタ層レイヤーの一部を削除している。なお、バルクシリコン使用時のＰＮＰトランジスタのベース層、エミッタ層をＳＯＩデバイス用ダイオードのアノード層、カソード層にレイアウト変更する方法は、実施例１と同様なので、説明を省略する。
【００３７】
ＳＯＩデバイスには、埋め込み酸化膜が基板上に形成されるところ、寄生素子が形成されず、ラッチアップはなくなるが、静電気放電によってデバイスが損傷を受けやすいという問題点がある。静電気放電によって生した高電圧パルス等が、デバイスの外部端子に飛び込み、ＳＯＩデバイスは壊れやすくなる。しかしながら、図２のような構成にすることにより、グランド線のノイズ等による静電気放電による破壊を回避することが可能になる。また、図1においては、余剰であった抵抗を使用するので、レイアウト面積が増加することもない。
【００３８】
（第３の実施例）
図３は、本発明に係る半導体集積回路の第３の実施例を示し、実施例１、２と同様な効果がある。図３（Ａ）は、本発明に係る半導体集積回路の第３の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図である。図３（Ｂ）は、本発明に係る半導体集積回路の第３の実施例において、これらダイオードと抵抗の接続レイアウト構成を示す図である。
【００３９】
図３（Ａ）において、ｐチャネル形ＭＯＳトランジスタＱ３１のゲートは、オペアンプ０３０の出力端に接続されており、ｐチャネル形ＭＯＳトランジスタＱ３１のソースには、抵抗Ｒ１とダイオードＤ１が直列接続された回路と、抵抗Ｒ２と抵抗Ｒ３と拡散抵抗ＲｘとダイオードＤ２が直列接続された回路と、が並列に接続されている。抵抗Ｒ１は、ダイオードＤ１のアノード端子に、拡散抵抗Ｒｘは、ダイオードＤ２のアノード端子に接続されている。さらに、ｐチャネル形ＭＯＳトランジスタＱ３１のソースには出力端子ＯＵＴが接続されている。ダイオードＤ１、ダイオードＤ２のカソード端子は、接地されている。オペアンプ０３０の＋の入力端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、オペアンプ０３０の−の入力端は、抵抗Ｒ１とダイオードＤ１との接続点に接続されている。
【００４０】
図３（Ｂ）における拡散抵抗０３３、コンタクト孔０３５、および金属配線０３４等のレイアウト構成は一例を示すものである。図３（Ｂ）において、拡散抵抗０３３の端部にコンタクト孔０３５を設け、拡散抵抗０３３に設けたコンタクト孔０３５を抵抗Ｒ３に接続している。また、図３（Ｂ）において、アノード０３２にコンタクト孔０３５を設け、カソード０３１に設けたコンタクト孔０３５と、拡散抵抗０３３に設けたコンタクト孔０３５とを、金属配線０３４により接続する。さらに、図６（Ａ）において自己接続されていたコレクタ層を、図３（Ｂ）において拡散抵抗として使用するため、コレクタ層レイヤーの一部を削除している。なお、図６（Ａ）におけるバルクシリコン使用時のバイポーラトランジスタのベース層、エミッタ層を、図３（Ｂ）におけるＳＯＩデバイス用ダイオードにおけるアノード層、カソード層にレイアウトを変更する方法は、実施例１と同様なので説明を省略する。
【００４１】
バンドギャップリファレンス回路は、出力ＯＵＴにシリコンのバンドギャップ電圧を生成するが、ダイオードや抵抗Ｒ１、抵抗Ｒ２、抵抗Ｒ３の製造ばらつき、シミュレーション用パラメータとプロセスのミスマッチ等によって、温度依存が期待値よりも大きくなることがある。これをＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ  Ｃｈａｎｇｅ  Ｏｒｄｅｒ）によって調整する方法として、抵抗Ｒ１、Ｒ２、Ｒ３の数値を微調整することが挙げられる。図３のような構成にすると、抵抗値の微調整のために拡散抵抗を使用することが可能になり、レイアウト面積を増加させることなく、バンドギャップ回路のＥＣＯを実現できるようになる。
【００４２】
（第４の実施例）
図４は、本発明に係る半導体集積回路の第４の実施例を示し、実施例１、２、３と同様な効果がある。図４（Ａ）は、本発明に係る半導体集積回路の第４の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図である。図４（Ｂ）は、本発明に係る半導体集積回路の第４の実施例において、これらダイオードと抵抗の接続レイアウト構成を示す図である。
【００４３】
図４（Ａ）において、ｐチャネル形ＭＯＳトランジスタＱ４１のゲートは、オペアンプ０４０の出力端に接続されており、ｐチャネル形ＭＯＳトランジスタＱ４１のソースには、
抵抗Ｒ１とダイオードＤ１と拡散抵抗Ｒｘが直列接続された回路と、抵抗Ｒ２と抵抗Ｒ３と拡散抵抗ＲｘとダイオードＤ２と拡散抵抗Ｒｘが直列接続された回路と、が並列に接続されている。抵抗Ｒ１は、ダイオードＤ１のアノード端子に、拡散抵抗Ｒｘは、ダイオードＤ２のアノード端子に接続されている。ｐチャネル形ＭＯＳトランジスタＱ４１のソースには出力端子ＯＵＴが接続されている。ダイオードＤ１のカソード端子は、拡散抵抗Ｒｘに接続され、該拡散抵抗Ｒｘは、接地されている。ダイオードＤ２のカソード端子は、拡散抵抗Ｒｘに接続され、該拡散抵抗Ｒｘは、接地されている。オペアンプ０４０の＋の入力端は、抵抗Ｒ２と抵抗Ｒ３との接続点に接続されており、オペアンプ０４０の−の入力端は、抵抗Ｒ１とダイオードＤ１のアノード端子との接続点に接続されている。実施例４は、図４（Ａ）に示すように、図２（Ａ）、図３（Ａ）に示した第２、３の実施例を同時に実現したものである。
【００４４】
図４（Ｂ）における拡散抵抗０４３、コンタクト孔０４５、金属配線０４４等のレイアウト構成は、一例を示すものである。図４（Ｂ）において、拡散抵抗０４３の端部にコンタクト孔０４５を設け、拡散抵抗０４３に設けたコンタクト孔０４５を接地線に接続している。また、図４（Ｂ）において、アノード０４２にコンタクト孔０４５を設け、カソード０４１に設けたコンタクト孔０４５と、拡散抵抗０４３に設けたコンタクト孔０４５とを、金属配線０４４により接続する。さらに、拡散抵抗０４３の端部にコンタクト孔０４５を設け、拡散抵抗０４３に設けたコンタクト孔０４５とカソード０４１に設けたコンタクト孔０４５を金属配線０４４により接続する。加えて、拡散抵抗０４３に設けたコンタクト孔０４５と、抵抗Ｒ３とを、金属配線０４４により接続する。
【００４５】
自己接続されていたコレクタ層を拡散抵抗として使用するため、コレクタ層レイヤーの一部を削除している。また、図６（Ｂ）におけるバルクシリコン使用時のｐｎｐバイポーラトランジスタのベース層、エミッタ層を、ＳＯＩデバイス用ダイオードのアノード層、カソード層にレイアウトを変更する方法は、実施例１と同様なので説明を省略する。図４に示した構成にすることにより、グランド線のノイズ等による静電気放電によるデバイスの破損を回避しつつ、ＥＣＯ用拡散抵抗を形成できるようになる。
【００４６】
添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は、係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００４７】
【図１】（Ａ）は、本発明に係る半導体集積回路の第１の実施例において、バルクシリコンバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図であり、（Ｂ）は、バルクシリコン使用時のバイポーラトランジスタを、ＳＯＩデバイス用に変更するために構成したダイオード素子と、抵抗素子と、の断面図である。
【図２】（Ａ）は、本発明に係る半導体集積回路の第２の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図であり、（Ｂ）は、ダイオードと抵抗の接続レイアウト構成を示す図である。
【図３】（Ａ）は、本発明に係る半導体集積回路の第３の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図であり、（Ｂ）は、これらダイオードと抵抗の接続レイアウト構成を示す図である。
【図４】（Ａ）は、本発明に係る半導体集積回路の第４の実施例において、バルクシリコンウエハーにおいて構成したバンドギャップリファレンス回路の設計資産をＳＯＩデバイス用に変更して構成した回路図であり、（Ｂ）は、これらダイオードと抵抗の接続レイアウト構成を示す図である。
【図５】（Ａ）は、ＭＯＳトランジスタをバルクシリコンウエハーに形成する場合の断面図であり、（Ｂ）は、ＭＯＳトランジスタをＳＯＩウエハーに形成する場合の断面図である。
【図６】（Ａ）は、バルクシリコンウエハーに形成したバイポーラトランジスタのレイアウト図であり、（Ｂ）は、バルクシリコンウエハーに形成したバイポーラトランジスタの断面図であり、（Ｃ）は、バルクシリコンウエハーに形成したバイポーラトランジスタの回路記号である。
【図７】（Ａ）は、ＳＯＩデバイスに形成したバイポーラトランジスタのレイアウト図であり、（Ｂ）は、ＳＯＩウエハーに形成したバイポーラトランジスタの断面図であり、（Ｃ）は、ＳＯＩウエハーに形成したバイポーラトランジスタの回路記号である。
【図８】バンドギャップリファレンス回路に係る回路図の一例である。
【図９】バルクシリコンレイアウトをＳＯＩデバイスに使用するための変更を行なったトランジスタのレイアウト図である。
【符号の説明】
【００４８】
Ｑ１１      ｐチャネル形ＭＯＳトランジスタ
Ｑ２１      ｐチャネル形ＭＯＳトランジスタ
Ｑ３１      ｐチャネル形ＭＯＳトランジスタ
Ｑ４１      ｐチャネル形ＭＯＳトランジスタ
Ｑ１０１    ｐチャネル形ＭＯＳトランジスタ
Ｑ１０２    バイポーラトランジスタ
Ｑ１０３    バイポーラトランジスタ
０１０      オペアンプ
０１１      半導体基板
０１２      埋め込み酸化膜
０１３      絶縁酸化膜
０１４      拡散抵抗
０１５      カソード
０１６      レイアウト修正部
０１７      アノード
０１８      ＳＯＩ膜
０２０      オペアンプ
０２１      カソード
０２２      アノード
０２３      拡散抵抗
０２４      金属配線
０２５      コンタクト孔
０３０      オペアンプ
０３１      カソード
０３２      アノード
０３３      拡散抵抗
０３４      金属配線
０３５      コンタクト孔
０４０      オペアンプ
０４１      カソード
０４２      アノード
０４３      拡散抵抗
０４４      金属配線
０４５      コンタクト孔
０５１      ｐ形半導体基板
０５２      ｎ形ウエル
０５３      ソース（ｐ+）
０５４      ドレイン（ｐ+）
０５５      ゲート
０５６      ボディ（ｎ+）
０５７      ソース（ｐ+）
０５８      ドレイン（ｎ+）
０５９      ゲート
０６０      ボディ（ｐ+）
０６１      半導体基板
０６２      埋め込み酸化膜
０６３      ソース（ｐ+）
０６４      ボディ領域（ｎ）
０６５      ドレイン（ｐ+）
０６６      ゲート
０６７      ゲート酸化膜
０６８      ソース（ｎ+）
０６９      ボディ領域（ｐ）
０７０      ドレイン（ｎ+）
０７１      ゲート
０８１      コレクタ（ｐ+）
０８２      ベース（ｎ+）
０８３      エミッタ（ｐ+）
０８４      ｎ形ウエル
０８５      ｐ形半導体基板
０９１      コレクタ（ｐ+）
０９２      ベース（ｎ+）
０９３      エミッタ（ｐ+）
０９４      ベース（ｎ-）
０９５      絶縁酸化膜
０９６      半導体基板
０９７      埋め込み酸化膜
０９８      埋め込みコレクタ層（ｐ+）
１００      オペアンプ
１１０      バルクシリコンレイアウトをＳＯＩデバイスに使用するための変更を行なっ            たトランジスタ
１１１      ポリシリコンゲート
１１２      ボディ取り出し電極
１１３      コンタクト孔
１１４      ソース電極
１１５      ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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