(57)【要約】      （修正有）【課題】不揮発性メモリの機能を有しながら、データの読出しおよび書込み速度の速い半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体層３０と、前記半導体層の第１の表面に接するように形成されたチャージトラップ膜２０と、前記半導体層の前記第1の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜７０と、前記チャージトラップ膜に接するように形成されたバックゲートと、前記ゲート絶縁膜に接するように形成されたゲート電極８０と、前記半導体層内に形成されたソース６０およびドレイン４０と、前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域５０とを備え、ボディ領域の多数キャリアの数によってデータを記憶する第１の記憶状態と、チャージトラップ膜中の電荷量によってデータを記憶する第２の記憶状態とを有する。【選択図】図２
2008091492.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の第１の表面に接するように形成されたチャージトラップ膜と、
前記半導体層の前記第１の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜と、
前記チャージトラップ膜に接するように形成されたバックゲートと、
前記ゲート絶縁膜に接するように形成されたゲート電極と、
前記半導体層内に形成されたソースおよびドレインと、
前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域と、
を備え、
前記ボディ領域の多数キャリアの数によってデータを記憶する第１の記憶状態と、前記チャージトラップ膜中の電荷量によってデータを記憶する第２の記憶状態とを有し、
前記ボディ領域中の多数キャリア数を前記チャージトラップ膜中の電荷量に変換することによって前記第１の記憶状態から前記第２の記憶状態へ移行し、または、前記チャージトラップ膜中の電荷量を前記ボディ領域中の多数キャリア数に変換することによって前記第２の記憶状態から前記第１の記憶状態へ移行することを特徴とする半導体記憶装置。
【請求項２】
前記ゲート電極に接続されたフロントワード線と、
前記ドレインに接続されたビット線と、
前記ソースに接続されたソース線とをさらに備え、
前記フロントワード線と前記バックゲートとの間、前記ドレインと前記バックゲートとの間、あるいは、前記ソースと前記バックゲートとの間に電圧を印加することによって、前記ソース、前記ドレイン、前記ボディ領域、前記チャージトラップ膜、前記ゲート絶縁膜、前記バックゲートおよび前記ゲート電極からなるメモリセルの前記ボディ領域中の多数キャリア数を前記チャージトラップ膜中の電荷量に変換することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ソース、前記ドレイン、前記ボディ領域、前記チャージトラップ膜、前記ゲート絶縁膜、前記バックゲートおよび前記ゲート電極からなる複数のメモリセルがマトリクス状に配置され、
ロウ方向に配列された前記メモリセルの前記ゲート電極に接続された複数のフロントワード線と、
カラム方向に配列された前記メモリセルの前記ドレインに接続された複数のビット線と、
前記ソースに接続されたソース線とをさらに備え、
前記複数のフロントワード線のうちの第１のフロントワード線に電圧を印加し、尚且つ、前記複数のビット線のうちの第１のビット線に電圧を印加することによって、該第１のフロントワード線および該第１のビット線に接続された前記メモリセルのチャージトラップ膜に電荷を注入することを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記ソース、前記ドレイン、前記ボディ領域、前記チャージトラップ膜、前記ゲート絶縁膜、前記バックゲートおよび前記ゲート電極からなる複数のメモリセルがマトリクス状に配置され、
ロウ方向に配列された前記メモリセルの前記ゲート電極に接続された複数のフロントワード線と、
各前記フロントワード線に対応して設けられ、前記バックゲートに接続された複数のバックワード線と、
カラム方向に配列された前記メモリセルの前記ドレインに接続された複数のビット線と、
前記ソースに接続されたソース線とをさらに備え、
前記複数のフロントワード線のうち第１のフロントワード線と前記複数のバックワード線のうち第１のバックワード線との間に電圧を印加し、前記第１のフロントワード線に接続された複数のメモリセルのチャージトラップ膜に電荷を注入することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記第１のフロントワード線に接続された前記メモリセルのチャージトラップ膜に電荷を注入した後、前記第１のフロントワード線とは異なるフロントワード線に接続され、前記ボディ領域中に多数キャリアを蓄積したメモリセルのデータを読み出し、その後前記データを書き直すことを特徴とする請求項３および請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、従来型ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣメモリ装置がある。ＦＢＣメモリ装置は、ＳＯＩ（Silicon On Insulator）基板上にフローティングボディ（以下、ボディ領域ともいう）を備えたＦＥＴ（Field Effect Transistor）を形成し、このボディ領域に蓄積されている多数キャリアの数の多少によってデータ“１”またはデータ“０”を記憶する。
【０００３】
一方、ＳＯＯＮＯ（Silicon-On-ONO）型ＭＯＳＦＥＴが開示されている（非特許文献１）。ＳＯＯＮＯ型ＭＯＳＦＥＴとは、従来のＳＯＩ型ＭＯＳＦＥＴにおけるＢＯＸ（Buried Oxide）層をＯＮＯ膜に置き換えたＭＯＳトランジスタである。非特許文献１は、ＳＯＯＮＯ型ＭＯＳＦＥＴに関し、通常のＤＲＡＭ機能および不揮発性メモリの機能を開示している。ＳＯＯＮＯ型ＭＯＳＦＥＴを不揮発性メモリとして用いる場合、ＯＮＯ膜中に電荷をトラップする。ＯＮＯ膜中にトラップされた電荷量によってＭＯＳＦＥＴの閾値電圧が変化するので、この閾値電圧の変化によって、データを区別することができる。
【０００４】
しかし、ＳＯＯＮＯ型ＭＯＳＦＥＴを不揮発性メモリとして用いた場合、データの書込み(Program)および消去(Erase)に５００マイクロ秒という時間が掛かる。これは、ＤＲＡＭへデータを書込みおよび消去する時間（例えば、３０ナノ秒）に比べ非常に長い。このため、ＯＮＯ（Oxide silicon-Nitride silicon-Oxide silicon）膜中に電荷をトラップさせたメモリセルは、ＲＯＭ(Read Only Memory)としてしか利用できなかった。
【特許文献１】特開２００２−２４６５７１号公報
【非特許文献１】Ｃ．Ｗ．Ｏｈ等による「A Novel Multi-Functional Silicon-On-ONO(SOONO) MOSFETs for SoC Applications: Electrical Characterization for High Performance Transistor and Embedded Memory Applications」2006 Symposium on VLSI Technology Digest of Technical Papers、58-59ページ
【発明の開示】
【発明が解決しようとする課題】
【０００５】
不揮発性メモリの機能を有しながら、データの読出しおよび書込み速度の速い半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体層と、前記半導体層の第１の表面に接するように形成されたチャージトラップ膜と、前記半導体層の前記第1の表面に対して反対側の第２の表面に接するように形成されたゲート絶縁膜と、前記チャージトラップ膜に接するように形成されたバックゲートと、前記ゲート絶縁膜に接するように形成されたゲート電極と、前記半導体層内に形成されたソースおよびドレインと、前記ドレインと前記ソースとの間に設けられ、電気的に浮遊状態のボディ領域とを備え、前記ボディ領域の多数キャリアの数によってデータを記憶する第１の記憶状態と、前記チャージトラップ膜中の電荷量によってデータを記憶する第２の記憶状態とを有し、前記ボディ領域中の多数キャリア数を前記チャージトラップ膜中の電荷量に変換することによって前記第１の記憶状態から前記第２の記憶状態へ移行し、または、前記チャージトラップ膜中の電荷量を前記ボディ領域中の多数キャリア数に変換することによって前記第２の記憶状態から前記第１の記憶状態へ移行することを特徴とする。
【発明の効果】
【０００７】
本発明による半導体記憶装置は、不揮発性メモリの機能を有しながら、データの読出しおよび書込み速度を速くすることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
第１の実施形態によるメモリセルは、チャージトラップ膜上のシリコン層に形成されたＭＩＳＦＥＴからなる。前記メモリセルを構成要素とするメモリは、電源投入時にはそのボディ領域の多数キャリア数によってダイナミックなデータ保持を行うＲＡＭである。電源オフ時にはチャージトラップ膜中の電荷量によるデータ保持を行う機能を有する。
【００１０】
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリ装置１００の概略的な回路図である。ＦＢＣメモリ装置１００は、メモリセルＭＣと、ワード線ＷＬＬｉ、ＷＬＲｉ（ｉは整数）（以下、ＷＬともいう）と、ビット線ＢＬＬｉ、ＢＬＲｉ（以下、ＢＬともいう）と、センスアンプＳ／Ａｉ（以下、Ｓ／Ａともいう）と、ダミーワード線ＤＷＬＬ、ＤＷＬＲと、基準電位線ＶＲＥＦと、基準トランジスタＴＲＥＦＬ、ＴＲＥＦＲと、イコライジングトランジスタＴＥＱＬ、ＴＥＱＲと、イコライジング線ＥＱＬＬ、ＥＱＬＲとを備えている。
【００１１】
メモリセルＭＣは、マトリクス状に配列され、メモリセルアレイＭＣＡＬ、ＭＣＡＲ（以下、ＭＣＡともいう）を構成している。ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。尚、ロウ方向とカラム（column）方向とは互いに入れ替えても差し支えない。
【００１２】
基準トランジスタＴＲＥＦＬ、ＴＲＥＦＲは、ダミーワード線ＤＷＬＬ、ＤＷＬＲの制御を受けて、基準電位ＶＲＥＦをビット線ＢＬに接続する。イコライジングトランジスタＴＥＱＬ、ＴＥＱＲは、読出し／書込み動作前にビット線ＢＬをグランドに接続することによって各ビット線ＢＬの電位を接地電位に等しくする。
【００１３】
センスアンプＳ／Ａは、例えば、クロスカップル型ダイナミックラッチ回路を備え、メモリセルＭＣからの読出しデータ、あるいは、ＤＱバッファ（図示せず）から受け取った書込みデータを格納することができる。
【００１４】
図２は、第１の実施形態に従ったメモリセルＭＣの断面図である。メモリセルＭＣは、シリコン基板１０と、チャージトラップ膜としてのＯＮＯ膜２０と、ＳＯＯＮＯ層３０とを含むＳＯＯＮＯ基板上に設けられている。ＯＮＯ膜２０は、シリコン基板１０上に設けられている。ＳＯＯＮＯ層３０の底面が第１の表面を成し、前記第１の表面とＯＮＯ膜２０は接している。ＯＮＯ膜２０はシリコン基板１０に形成されたバックゲートに接している。ＳＯＯＮＯ層３０内に、ソース６０およびドレイン４０が設けられている。フローティングボディ（以下、ボディ）５０は、ソース６０とドレイン４０との間のＳＯＯＮＯ層３０に設けられている。ボディ５０は、ソース６０およびドレイン４０とは逆導電型の半導体である。ドレイン４０はビット線ＢＬに接続され、ゲート電極８０はワード線ＷＬに接続され、並びに、ソース６０はソース線ＳＬに接続されている。ゲート絶縁膜７０は、ボディ５０上に設けられている。ゲート電極８０は、ゲート絶縁膜７０上に設けられている。すなわち、ＳＯＯＮＯ層３０の上面が第２の表面をなし、前記第２の表面はゲート絶縁膜７０に接している。またゲート絶縁膜７０はゲート電極に接している。
【００１５】
本実施形態では、ＦＢＣメモリはＮ型ＦＥＴである。ボディ５０は、ソース６０、ドレイン４０、ＯＮＯ膜２０、ゲート絶縁膜７０およびＳＴＩ（Shallow Trench Isolation）（図示せず）によって囲まれることによって電気的に浮遊状態である。ＦＢＣメモリは、ボディ５０内に蓄積された多数キャリアの数によってダイナミックにデータを記憶することができる。これは、ＦＢＣメモリの通常の記憶動作であり、「第１の記憶状態」である。
【００１６】
メモリセルに記憶される情報の論理値（０または１）によって区別される状態を“データ状態”、あるいは単に“データ”と呼ぶ。データの格納場所（ボディまたはチャージトラップ膜）によって区別される状態を“記憶状態”と呼ぶ。例えば、メモリセルＭＣがＮ型ＭＩＳＦＥＴであるとする。また、ボディ５０に蓄積されたホールが多い状態をデータ“１”（データ状態“１”とも呼ぶ）とし、ホールが少ない状態をデータ“０” （データ状態“１”とも呼ぶ）と定義する。この場合、第１の記憶状態において、データ“１”をメモリセルＭＣに書き込むためには、メモリセルＭＣを飽和状態で動作させる。例えば、ワード線ＷＬを１．５Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍においてインパクトイオン化が生じ、電子−ホール対が大量に発生する。インパクトイオン化により生じた電子は、ドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。インパクトイオン化でホールが発生するときに流れる電流と、ボディ−ソース間のｐｎ接合におけるフォワード電流が釣り合ったときに、ボディ電圧は定常状態に達する。このボディ電位は、約０．７Ｖである。
【００１７】
データ“０”を書き込むときには、ビット線ＢＬを負の電圧に低下させる。例えば、ビット線ＢＬの電圧を−１．５Ｖに低下させる。この動作により、ボディ５０−ドレイン４０間のｐｎ接合が大きく順方向にバイアスされる。ボディ５０に蓄積されていたホールはドレイン４０へ排出され、データ“０”がメモリセルＭＣに記憶される。
【００１８】
データの読出し動作では、ワード線ＷＬをデータ書込み時と同様に活性にするが、ビット線ＢＬ電圧をデータ“１”の書込み時と比べて低く設定する。例えば、ワード線ＷＬ電圧を１．５Ｖとし、ビット線ＢＬ電圧を０．２Ｖにする。メモリセルＭＣを線形領域で動作させる。データ“０”を記憶するメモリセルＭＣとデータ“１”を記憶するメモリセルＭＣとは、ボディ５０に蓄積されたホール数の違いにより、メモリセルＭＣの閾値電圧において相違する。この閾値電圧の差を検知することによって、データ“１”とデータ“０”とを識別する。読み出し時にビット線ＢＬを低電圧にする理由は、ビット線ＢＬの電圧を高くしてメモリセルＭＣを飽和状態にバイアスしてしまうと、データ“０”を読み出す場合にインパクトイオン化によりデータ“０”がデータ“１”に変化してしまうからである。
【００１９】
図３は、第１の記憶状態でＦＢＣメモリを駆動させる信号のタイミング図である。このシミュレーションに用いたメモリセルＭＣのゲート長は７５ｎｍである。フロントゲート酸化膜厚は５．２ｎｍである。ＳＯＩ層の膜厚は２１ｎｍである。ＯＮＯ膜２０中の第１のシリコン酸化膜の膜厚は３ｎｍである。ＯＮＯ膜２０中のシリコン窒化膜の膜厚は６ｎｍである。ＯＮＯ膜２０中の第２のシリコン酸化膜の膜厚は６ｎｍである。尚、第１の記憶状態におけるＦＢＣメモリの動作は、従来のＦＢＣメモリの読出し／書込み動作と同様でよい。
【００２０】
第１の記憶状態において、ソース６０の電圧ＶＳは０Ｖ、バックゲートの電圧ＶＰＬは−３Ｖに維持されている。バックゲートは、濃度３×１０１７ｃｍ−３のＮ型不純物を含む。ボディ５０は１×１０１７ｃｍ−３のＰ型不純物を含む。
【００２１】
５ナノ秒〜１５ナノ秒の動作がデータ書込み動作である。データ“０”を書き込む場合、ゲート電極８０（ワード線ＷＬ）の電圧ＶＧを１．２Ｖにし、ドレイン４０（ビット線ＢＬ）の電圧ＶＤを−０．９Ｖにする。これにより、ボディ５０からホールを引き抜く。一方、データ“１”を書き込む場合、ゲート電圧ＶＧを１．２Ｖ、ドレイン電圧ＶＤを１．７Ｖにする。これにより、メモリセルＭＣを飽和領域で動作させ、インパクトイオン化によりボディ５０内にホールを蓄積する。
【００２２】
１９ナノ秒〜２４ナノ秒の動作がデータ保持動作である。データを保持する場合、ゲート電圧ＶＧを−１．７Ｖ、ドレイン電圧ＶＤを０Ｖにする。ドレイン電圧ＶＤが０Ｖであり、データを保持している状態をポーズ状態と呼ぶことにする。データ“０”を格納するメモリセルＭＣ（以下、“０”セルともいう）のボディ電位は、データ“１”を格納するメモリセルＭＣ（以下、“１”セルともいう）のボディ電位よりも低い。この“０”セルのボディ電位と“１”セルのボディ電位との差は、ボディ５０内に蓄積された多数キャリア数の相違によるものである。ポーズ状態では、“０”セルおよび“１”セルにおいて、ボディ５０とソース６０との間のＰＮ接合、および、ボディ５０とドレイン４０との間のＰＮ接合に、逆バイアスが印加されている。
【００２３】
２８ナノ秒以降の動作がデータ読出し動作である。データを読み出す場合には、ドレイン電圧ＶＤを０．２Ｖ、ゲート電圧ＶＧを１．２Ｖにする。このとき、“０”セルのボディ電位と“１”セルのボディ電位との差に基づいて、“０”セルの閾値電圧と“１”セルの閾値電圧に差が生じる。データ読出し時の閾値電圧差ΔＶｔｈは、約０．４５Ｖであった。センスアンプＳ／Ａは、この閾値電圧差ΔＶｔｈに基づいて、データ“０”とデータ“１”とを識別する。
【００２４】
第１の記憶状態におけるメモリセルでは、ボディ−ソース間およびボディ−ドレイン間のリーク電流により、ボディ５０中の多数キャリア数は時間と共にダイナミックに変化する。長い時間を経た後には、 “０”セルと“１”セルとの間で多数キャリア数が同程度になり、データの区別ができない状態になる。従って、センスアンプＳ／Ａは、ＦＥＴ（メモリセル）のドレイン電流をある一定時間ごとに読み出すことによりデータの識別を行い、再びそのデータを同一メモリセルへ書き直す。この動作をリフレッシュ動作という。
【００２５】
図４は、本実施形態によるＦＢＣメモリが不揮発性メモリとして機能するときの概念図である。ＯＮＯ膜２０は、チャージトラップ膜として電荷をトラップすることができる。ＯＮＯ膜２０にトラップされた電荷（以下、トラップ電荷ともいう）は、メモリ装置に対する電力供給が断たれても維持される。即ち、ゲート電圧ＶＧ、ドレイン電圧ＶＤ、ソース電圧ＶＳ、バックゲート電圧ＶＰＬが全て０Ｖあるいはフローティング状態になったとしても、ＯＮＯ膜２０内のトラップ電荷は消滅しない。これは、本実施形態によるＦＢＣメモリが不揮発性メモリとして機能することを意味する。この動作状態を「第２の記憶状態」という。また、ここでは、ＦＢＣメモリのこの機能を「不揮発性データ保持機能」ともいう。
【００２６】
図４には、ＯＮＯ膜２０のシリコン窒化膜に電子“ｅ”がトラップされている様子が示されている。第２の記憶状態におけるメモリセルＭＣへのデータの書込み動作については後述する。
【００２７】
図５は、退避モードおよび復帰モードの流れを示すフロー図である。まず、ＦＢＣメモリは、第１の記憶状態にある（Ｓ１０）。第１の記憶状態では、ＦＢＣメモリは、ボディ５０の多数キャリアによりデータを保持する。次に、退避モードを実行する（Ｓ２０）。退避モードは、第１の記憶状態を第２の記憶状態へ遷移させるモードである。より詳細には、退避モードは、ボディ５０中の多数キャリア数をＯＮＯ膜２０中のトラップ電荷量に変換するモードである。換言すると、退避モードでは、ボディ５０内の多数キャリアによるデータ状態（０または１）が、ＯＮＯ膜２０にトラップされた電荷によるデータ状態（０または１）に反映される。この退避モードの具体的な手法については後述する。退避モードによって、ダイナミックな性質（揮発性）を有するＦＢＣメモリが、不揮発性になる。これにより、メモリ装置全体の電源をオフにしても（Ｓ３０）、メモリセルＭＣのデータは維持される。電源がオフ状態の間、ＦＢＣメモリは第２の記憶状態を維持する（Ｓ４０）。
【００２８】
次に、電源がオンすると（Ｓ５０）、復帰モードを実行する（Ｓ６０）。復帰モードは、第２の記憶状態を第１の記憶状態へ遷移させるモードである。より詳細には、復帰モードは、ＯＮＯ膜２０中にトラップされた電荷量をボディ５０中の多数キャリア数に変換するモードである。換言すると、復帰モードでは、ＯＮＯ膜２０にトラップされた電荷によるデータ状態（０または１）が、ボディ５０内の多数キャリアによるデータ状態（０または１）に反映される。この復帰モードの具体的な手法については後述する。復帰モードによって、不揮発性メモリとして機能していたＦＢＣメモリが、ダイナミックな揮発性メモリ（ＤＲＡＭ）として機能する。これにより、メモリセルＭＣからデータを高速に読み出し、あるいは、メモリセルＭＣへデータを高速で書き込むことができる。
【００２９】
退避モードの後、復帰モードを行ったとしても、ＯＮＯ膜２０中にトラップされた電荷は消滅しない。よって、再び退避モードを行うことができるようにするために、ＯＮＯ膜２０中にトラップされた電荷を消去する（Ｓ７０）。
【００３０】
退避モードには、一括退避モードおよび逐次退避モード（図１１）が考えられる。図６は一括退避モードの流れを示すフロー図である。一括退避モードでは、メモリセルアレイ内の全メモリセルＭＣに対して同時に電圧を印加する（Ｓ１００）ことによって、全メモリセルＭＣを一括で第１の記憶状態から第２の記憶状態に移行させる。その結果、ボディ５０中にダイナミックに保持していた多数キャリアをＯＮＯ膜２０中にトラップさせる（Ｓ１１０）。例えば、ボディ５０中のホール数が多い場合（データ“１”の場合）、ＯＮＯ膜２０中にトラップされるホール数は比較的多い。ボディ５０中のホール数が少ない場合（データ“０”の場合）、ＯＮＯ膜２０中にトラップされるホール数は比較的少ない。退避モードの実行後、ＦＢＣメモリは、不揮発性を有するので、電源をオフにしてもデータを保持することができる。
【００３１】
復帰モードにも、一括復帰モードおよび逐次復帰モード（図１２）が考えられる。図７は、一括復帰モードの流れを示すフロー図である。一括復帰モードでは、メモリセルアレイ内の全メモリセルＭＣに対して同時に電圧を印加する（Ｓ２００）。これによって、全メモリセルＭＣを一括で第２の記憶状態から第１の記憶状態に移行させる。その結果、ＯＮＯ膜２０中にトラップされた電荷を、ボディ５０中へ多数キャリアとして引き抜く（Ｓ２１０）。例えば、ＯＮＯ膜２０中にトラップされたホール数が多い場合（データ“１”の場合）、ボディ５０中へ引き抜かれるホール数は比較的多い。ＯＮＯ膜２０中にトラップされたホール数が少ない場合（データ“０”の場合）、ボディ５０中へ引き抜かれるホール数は比較的少ない。復帰モードの実行後、ＦＢＣメモリは、ボディ領域中の多数キャリア数によってダイナミックにデータを保持する。
【００３２】
本実施形態によるＦＢＣメモリは、第１の記憶状態においてボディ５０の多数キャリア数によってダイナミックにデータを保持することができ、並びに、第２の記憶状態においてＯＮＯ膜２０に電荷をトラップすることによって不揮発性データ保持機能を有することができる。第１の記憶状態では、メモリセルのデータを書き換えるために要する時間は、実際には１０ナノ秒以下で足りる。従って、電源がオン状態のときには、本実施形態によるＦＢＣメモリは、ＲＡＭとして用いることができる。一方、第２の記憶状態では、ＦＢＣメモリのデータは、不揮発性である。従って、電源がオフ状態のときには、本実施形態によるＦＢＣメモリのデータは消滅しない。即ち、本実施形態によるＦＢＣメモリは、不揮発性データ保持機能を有するＲＡＭとして機能することができる。
【００３３】
上記非特許文献１に記載された技術は、ＳＯＯＮＯ型ＭＯＳＦＥＴをＤＲＡＭとして利用する方法と不揮発性メモリとして利用する方法とを個別に開示しているに過ぎない。これに対し、本実施形態に従ったＦＢＣメモリは、ＲＡＭとして動作する第１の記憶状態と、不揮発性データ保持機能を示す第２の記憶状態との間で、電荷の格納場所を変換する。即ち、このＦＢＣメモリでは、電荷を蓄積する領域が同一のメモリセルＭＣ内で変化する。これにより、本実施形態は、不揮発性データ保持機能を有するＲＡＭとして機能することができる。
【００３４】
尚、データ“１”を書き込むとき、通常のＦＢＣメモリは、書込み速度を速くするために、インパクトイオン化を利用している。しかし、本実施形態では、いわゆる、ＧＩＤＬ(Gate Induced Drain Leakage)を利用してデータ“１”を書き込んでもよい。ＧＩＤＬによりデータ“１”をメモリセルＭＣに書き込むためには、例えば、ワード線ＷＬを−３Ｖにバイアスし、ビット線ＢＬを１．５Ｖにバイアスする。ソースはグランドＧＮＤ（０Ｖ）である。これにより、ドレイン近傍の電界が大きくなり、インパクトイオン化あるいはバンド間トンネリングが生じ、電子−ホール対がドレイン近傍において大量に発生する。このとき発生した電子はドレインに流れ、ホールはポテンシャルの低いボディに蓄えられる。
【００３５】
図８は、ＯＮＯ膜２０へ電荷を注入する方法を示す概念的な断面図である。一括退避モードでは、ボディ５０内のホールをＯＮＯ膜２０へ注入する。この場合、ソース電位ＶＳおよびドレイン電位ＶＤを浮遊状態とし、フロントゲート１０とバックゲート（ＷＬ）との間に電位差を与える。これにより、ＦＮ (Fowler-Nordheim)トンネリングが生じ、ホールはボディ５０からＯＮＯ膜２０内へ注入される。
【００３６】
フロントゲートとバックゲートとの間に与える電位差は、ゲー絶縁膜７０の膜厚およびＯＮＯ膜２０の膜厚による。ＯＮＯ膜２０の酸化膜換算膜厚（ＥＯＴ（Equivalent Oxide Thickness））をＴｏｎｏ、ゲート絶縁膜７０のＥＯＴをＴｏｘとする。このときボディ５０の電位Ｖｂｏｄｙは、ほぼ、ＶＰＬ×Ｔｏｘ／（Ｔｏｎｏ＋Ｔｏｘ）に等しい。例えば、Ｔｏｎｏ＝Ｔｏｘ＝１０ｎｍとした場合、フロントゲートにＶｇ＝０Ｖ、バックゲートにＶＰＬ＝−２０Ｖを与えると、Ｖｂｏｄｙは、約−１０Ｖとなる。Ｖｂｏｄｙ＝−１０Ｖのとき、ボディ５０の底部にあるホールは、第１のシリコン酸化膜をＦＮトンネルによって通過し、シリコン窒化膜中にトラップされる。
【００３７】
尚、このとき、ソースおよびドレインにも−２０Ｖの電位を与えると、ボディ−ソース間およびボディ−ドレイン間のＰＮ接合が順バイアスされる。これにより、ボディ５０の電位は、約−２０Ｖに低下する。従って、ソースおよびドレインにバックゲート電位ＶＰＬと等しい電位を与えると、ホールがＯＮＯ膜２０へ注入されない。
【００３８】
また、バックゲートが１×１０１８ｃｍ−３以下の不純物濃度を有するＰ型半導体である場合、バックゲートの表面に反転層が形成される。バックゲートの表面に反転層が形成されると、電子がバックゲートからＯＮＯ膜２０へ注入され、シリコン窒化膜中のホールと再結合し、あるいは、シリコン窒化膜中のホールによる正電荷を打ち消してしまう。これは、ＯＮＯ膜２０への書込み時間を長期化し、あるいは、ＯＮＯ膜２０への書込みを不可能としてしまう。従って、バックゲート表面に反転層が形成されないように、バックゲートのＰ型不純物濃度は１×１０２０ｃｍ−３以上であることが好ましい。
【００３９】
ボディ５０のホール数が多い場合（データ“１”を格納している場合）、ボディ電位は高い。よって、ボディ−バックゲート間の電位差が大きくなるので、ＦＮトンネル電流は大きい。一方、ボディ５０のホール数が少ない場合（データ“０”を格納している場合）、ボディ電位は低い。よって、ボディ−バックゲート間の電位差が小さくなるので、ＦＮトンネル電流は小さい。従って、一括退避モードにおいて、ボディ５０内の多数キャリア数に依存した量の電荷を、ＯＮＯ膜２０にトラップさせることができる。
【００４０】
図９は、ＯＮＯ膜２０へ電荷を注入する他の方法を示す概念的な断面図である。この方法では、ソース−バックゲート間およびドレイン−バックゲート間に電圧を与え、ＦＮトンネリングを生じさせる。フロントゲート電位ＶＧを浮遊状態とする。例えば、図８を参照して説明した構造のメモリセルＭＣにおいて、ソース電位ＶＳおよびドレイン電位ＶＤを０Ｖとし、バックゲート電位ＶＰＬを−１０Ｖとする。この場合、ボディ５０底部のソース付近およびドレイン付近では、バンド間トンネリングが生じる。これに伴いボディ５０の価電子帯(Valence Band)にホールが生成される。このホールはＦＮトンネリングによりＯＮＯ膜２０のシリコン窒化膜中にトラップされる。
【００４１】
図９に示した電荷注入方法は、図８に示した電荷注入方法に比べて次のようなメリットがある。第１に、ゲート絶縁膜７０中に電流を流す必要がないので、図９に示した退避モードは、ゲート絶縁膜７０の信頼性の劣化を防ぐことができる。第２に、図９で示した退避モードは、図８に示した電荷注入方法よりも、バックゲート電位ＶＰＬを低くすることができる。よって、図９で示した電荷注入方法の消費電力は比較的低い。
【００４２】
しかし、図９に示した電荷注入方法は、図８に示した電荷注入方法に比べて次のようなデメリットがある。図９に示した電荷注入方法では、バンド間トンネリングによって新たにホールが発生する。このバンド間トンネリングによって発生したホール数が、ボディ５０内に蓄積されていたホール数の差（データ“０”と“１”とのホール数の差）よりも大きい場合には、ボディ５０のデータをＯＮＯ膜２０へ正確に変換できなくなってしまう。従って、バンド間トンネリングによって発生するホール数が多すぎる場合には、図９に示した方式は、一括退避モードとしては適切ではない。
【００４３】
尚、ＦＮトンネリングによる電荷注入では、トラップ電荷によりＯＮＯ膜２０中の電界は時間と共に変化し、電荷の注入速度は徐々に小さくなる。図８または図９に示すように各端子に電圧を与えた後、ＯＮＯ膜２０中の電荷量は過剰に注入されることはなく一定値に近づく。
【００４４】
図８および図９に示した方法により、ボディ５０に自己整合的に一様にホールを注入することができる。また、これらの方法は、ＯＮＯ膜２０中の電荷量を一定値にすることができる。
【００４５】
（第２の実施形態）
第２の実施形態は、逐次退避モードを用いて第１の記憶状態から第２の記憶状態へ移行し、並びに、逐次復帰モードを用いて第２の記憶状態から第１の記憶状態へ移行する。逐次退避モードでは、ワード線ＷＬおよびビット線ＢＬによって第１の記憶状態にある特定のメモリセルＭＣを選択し、センスアンプＳ／ＡがそのメモリセルＭＣ（以下、選択メモリセルＭＣともいう）に格納されたデータを読み出す。さらに、センスアンプＳ／Ａがこのデータに基づいてＯＮＯ膜２０に電荷を注入する。逐次退避モードは、第１の記憶状態にある選択メモリセルＭＣからのデータ読出し動作、および、そのデータに基づいて選択メモリセルＭＣにデータを書き込み、このメモリセルＭＣを第２の記憶状態にする動作を、全メモリセルＭＣに対して逐次実行するモードである。
【００４６】
図１０は、逐次退避モードおよび逐次復帰モードの流れを示すフロー図である。まず、ＦＢＣメモリは、第１の記憶状態にある（Ｓ１０）。第１の記憶状態では、ＦＢＣメモリは、ボディ５０の多数キャリアによりデータを保持する。次に、逐次退避モードを実行する（Ｓ２１）。逐次退避モードでは、例えば、アドレス順にメモリセルＭＣを選択し、センスアンプＳ／Ａが選択メモリセルＭＣのデータを読み出す。この読出し動作は、通常のＦＢＣメモリからのデータ読出し動作と同様でよい。次に、センスアンプＳ／Ａにラッチされたデータに基づいて、センスアンプＳ／Ａは、選択メモリセルＭＣに電圧を印加して、電荷をＯＮＯ膜２０へ注入する。具体的な電圧の印加方法は、図１３から図１６を参照して後述する。電荷をＯＮＯ膜２０へ注入することによって、選択メモリセルＭＣの記憶状態を第１の記憶状態から第２の記憶状態へ遷移させる。ダイナミックなＦＢＣメモリは、逐次退避モードによって不揮発性になる。全メモリセルＭＣに対して逐次退避動作を実行した後、メモリ装置全体の電源をオフにしても（Ｓ３０）、メモリセルＭＣのデータは維持される。電源がオフ状態の間、ＦＢＣメモリは第２の記憶状態を維持する（Ｓ４０）。
【００４７】
次に、電源がオンすると（Ｓ５０）、逐次復帰モードを実行する（Ｓ６１）。逐次復帰モードでは、例えば、アドレス順にメモリセルＭＣを選択し、センスアンプＳ／Ａが選択メモリセルＭＣのデータを読み出す。この読出し動作は、ＯＮＯ膜２０中にトラップされた電荷量によるデータを読み出す動作である。次に、センスアンプＳ／Ａにラッチされたデータに基づいて、センスアンプＳ／Ａは、選択メモリセルＭＣに電圧を印加する。データ“１”を書く場合、例えば、図３の５ナノ秒〜１５ナノ秒に示したデータ“１”の書込み電圧をゲートおよびドレインに印加して、インパクトイオン化によって生じたホールをボディ５０に蓄積する。データ“０”を書く場合、例えば、図３の５ナノ秒〜１５ナノ秒に示したデータ“０”の書込み電圧をゲートおよびドレインに印加して、ホールをボディ５０から引き抜く。これにより、選択メモリセルＭＣの記憶状態を第２の記憶状態から第１の記憶状態へ遷移させる。逐次復帰モードによって、不揮発性メモリとして機能していたＦＢＣメモリが、ダイナミックな揮発性メモリとして機能する。これにより、メモリセルＭＣからデータを高速に読み出し、あるいは、メモリセルＭＣへデータを高速で書き込むことができる。
【００４８】
退避モードの後、復帰モードを行ったとしても、ＯＮＯ膜２０中にトラップされた電荷は消滅しない。よって、再び退避を行えるようにするために、ＯＮＯ膜２０中にトラップされた電荷を消去する（Ｓ７０）。消去は、ＯＮＯ膜２０中にトラップされた電荷を引き抜くか、あるいは、逆導電型の電荷をＯＮＯ膜２０に注入することによって行う。逐次退避モードや逐次復帰モードにおける電荷注入方法を適宜用いて、アドレス順にメモリセルＭＣを選択して消去を行う。
【００４９】
なお、ＯＮＯ膜２０中のトラップ電荷によるデータ状態を保持しながら、そのデータ状態とは独立にボディ５０内に蓄積された多数キャリアの数によるデータをダイナミックに保持し、読み出し、書き換えることができる。即ち、第２の記憶状態を維持しながら、第１の記憶状態を読み出し、書き換えることができる。したがって、消去モードは、逐次退避モードの直前に実行してもよい。あるいは、消去動作は、逐次退避モードや逐次復帰モードの一部として含めてもよい。これを「第２の記憶状態を維持した第１の記憶状態」と呼ぶことにする。
【００５０】
図１１は、逐次退避モードの流れを示すフロー図である。まず、ワード線ＷＬおよびビット線ＢＬを用いて特定のメモリセルＭＣを選択する（Ｓ１０１）。このとき、メモリセルＭＣはアドレス順に選択すればよい。センスアンプＳ／Ａは、選択メモリセルＭＣのボディ５０内の多数キャリアによるデータを読み出し、そのデータを識別する（Ｓ１１１）。センスアンプＳ／Ａは、上述のように、ラッチ機能を有し、このデータを一時的に格納することができる。センスアンプＳ／Ａは、ラッチされたデータに基づいて選択メモリセルＭＣに電圧を印加する。これによって、電荷が選択メモリセルのＯＮＯ膜２０に注入される（Ｓ１２１）。一括退避モードでは、ボディ５０内のホールをそのままＯＮＯ膜２０へ注入したが、逐次退避モードでは、センスアンプＳ／Ａがデータを一旦ラッチするため、ホールまたは電子のいずれをＯＮＯ膜２０へ注入してもよい。即ち、ステップＳ１２１において、ＯＮＯ膜２０へ注入される電荷は、ホールまたは電子のいずれであってもよい。ステップＳ１２１により、選択メモリセルＭＣは第２の記憶状態から第１の記憶状態に移行する。
【００５１】
次のアドレスを指定する前に、リフレッシュ動作を実行する（Ｓ１４１）。あるメモリセルのＯＮＯ膜２０に電荷を注入している際に、別のメモリセルはボディ領域５０中の多数キャリアによってダイナミックにデータを保持している。多数キャリアによってデータを保持しているメモリセルの各端子の電圧は、ポーズ状態、ビット線ディスターブ状態、ワード線ディスターブのいずれかの状態にある。いずれの状態も時間やディスターブ回数と共にデータが次第に変化し、誤ったデータになる。これを“データロス”と呼ぶことにする。データロスを防ぐために、上述のリフレッシュ動作を行う。
【００５２】
上述のポーズ状態、ビット線ディスターブ状態、ワード線ディスターブ状態について説明する。ポーズ状態では、ソースに０Ｖ、ドレインに０Ｖ、フロントゲートに−１．７Ｖ、バックゲートに−３Ｖが与えられる。第１の実施形態で説明したように、ボディ−ソース間、および、ボディ−ドレイン間のｐｎ接合における逆方向リーク電流（主に熱的発生電流）により、“０”セルのボディ領域５０のホール数が徐々に増加するため、データ“０”がデータ“１”に変化する。これに対処するために、フロントゲートおよびバックゲートに負の電圧を与え、フロントゲート酸化膜とボディ領域の界面、およびバックゲート絶縁膜とボディ領域の界面を蓄積状態とするのが好ましい。界面が空乏状態である場合、ｐｎ接合における逆方向リーク電流に、界面準位を介したリーク電流が加わるので、“０”セルのホール数の増加速度が大きくなる。しかし、界面が蓄積状態の場合、界面準位を介したリーク電流は抑制され、 ホールが“０”セルに蓄積される速度は、遅くなるからである。界面を蓄積状態にすることにより、“０”セルのデータ保持時間を長くすることができる。
【００５３】
ワード線ディスターブ状態では、例えば、ソースに０Ｖ、ドレインに０Ｖ、フロントゲートに１．２Ｖ、バックゲートに−３Ｖが与えられる。この状態のもとで、メモリセルをオン状態にしたときに反転層内の電子の一部がゲート酸化膜とボディ領域との界面にある界面準位にトラップされる。ボディ領域に蓄積されていた正孔がこのトラップされた電子と再結合して消滅することによってチャージポンピング電流が流れる。選択ワード線ＷＬに接続された非選択メモリセルのオン／オフが繰り返されると、非選択の“１”セルのボディ領域に蓄積されていた正孔がチャージポンピング電流によって徐々に減少してしまう。その結果、非選択の“１”セルのデータがデータ “０”に変化してしまう。この現象をワード線ディスターブという。
【００５４】
ビット線ディスターブにはビット線ハイ（Ｈｉｇｈ）ディスターブとビット線ロー（Ｌｏｗ）ディスターブとがある。ビット線ハイディスターブ状態では、例えばソースに０Ｖ、ドレインに１．７Ｖ、フロントゲートに−１．７Ｖ、バックゲートに−３Ｖが与えられる。ドレインに与えられた高い電圧により、ドレイン近傍の高電界領域でのリーク電流、いわゆるＧＩＤＬが増大する。その結果、“０”セルのボディ領域のホール数が増加する速度は、ポーズ状態のそれよりも速くなる。この現象がビット線ハイディスターブである。ビット線ローディスターブ状態では、例えばソースに０Ｖ、ドレインに−０．９Ｖ、フロントゲートに−１．７Ｖ、バックゲートに−３Ｖが与えられる。“１”セルにおいて、ドレイン側のｐｎ接合における順バイアス電流によってホール数が徐々に減少し、データ“１”がデータ“０”に変化する。この現象がビット線ローディスターブである。
【００５５】
ボディ５０内の多数キャリアによるデータを書き換えるために要する電圧に比べ、逐次退避モードにおいてＯＮＯ膜２０内のトラップ電荷によるデータを書き換えために要する電圧は高い。さらに、ボディ５０内の多数キャリアによるデータを書き換えるために要する時間に比べ、逐次退避モードにおいてＯＮＯ膜２０内のトラップ電荷によるデータを書き換えために要する時間は長い。従って、逐次退避モードにおいてデータロスが発生する可能性は通常動作におけるそれよりも高くなる。
【００５６】
逐次退避モードにリフレッシュ動作を含めることにより、ＦＢＣメモリの通常動作で用いられる電圧よりも高い電圧がビット線ＢＬおよびワード線ＷＬに与えられたとしても、データロスを回避しつつ逐次退避モードを実行することができる。逐次退避モードでは、通常動作で行われるランダムアクセスを禁止し、ＯＮＯ膜２０への電荷注入動作とリフレッシュ動作とを専ら実行することが好ましい。
【００５７】
リフレッシュ動作後、アドレスを変更して、次のメモリセルを選択する（Ｓ１５１）。さらにステップＳ１０１〜Ｓ１５１を繰り返し、全メモリセルＭＣについて退避動作を実行する。全メモリセルＭＣが第２の記憶状態になった場合、逐次退避モードは終了する。なお、消去モードにおいても逐次退避モードと同様に高い電圧がビット線ＢＬおよびワード線ＷＬに与えられる。よって、消去モードにおいてもリフレッシュ動作を含めることが好ましい。
【００５８】
図１２は、逐次復帰モードの流れを示すフロー図である。まず、ワード線ＷＬおよびビット線ＢＬを用いて特定のメモリセルＭＣを選択する（Ｓ２０１）。このとき、メモリセルＭＣはアドレス順に選択すればよい。センスアンプＳ／Ａは、選択メモリセルＭＣのＯＮＯ膜２０内のトラップ電荷によるデータを読み出し、そのデータを識別する（Ｓ２１１）。データの識別は、ＯＮＯ膜２０内のトラップ電荷量によるメモリセルＭＣの閾値電圧の変化を利用する。即ち、データの識別は、選択メモリセルＭＣに流れる電流値の変化を利用して行われる。読み出し動作については後述する。センスアンプＳ／Ａは、この電流の相違によってデータを識別して、このデータをラッチする。センスアンプＳ／Ａは、ラッチされたデータに基づいて選択メモリセルＭＣに電圧を印加する。これによって、多数キャリアとしてのホールが選択メモリセルのボディ５０内に蓄積される。あるいは、ホールが選択メモリセルのボディ５０から放出される（Ｓ２２１）。一括復帰モードでは、ＯＮＯ膜２０内のホールをそのままボディ５０へ引き抜いたが、逐次復帰モードでは、センスアンプＳ／Ａが、ラッチデータに基づいてホールをボディ５０へ蓄積させ、あるいは、ホールをボディ５０から放出させる。ステップＳ２２１により、選択メモリセルＭＣは第２の記憶状態から第１の記憶状態に移行する。
【００５９】
次のアドレスを指定する前に、リフレッシュ動作を実行する（Ｓ２４１）。これは、上述のデータロスを防止するためである。逐次復帰モードでは、通常動作で行われるランダムアクセスを禁止し、ＯＮＯ膜２０への電荷注入動作とリフレッシュ動作とを専ら実行することが好ましい。リフレッシュ動作後、アドレスを変更して、次のメモリセルを選択する（Ｓ２５１）。さらにステップＳ２０１〜Ｓ２５１を繰り返し、全メモリセルＭＣについて復帰動作を実行する。全メモリセルＭＣが第１の記憶状態になった場合、逐次復帰モードは終了する。
【００６０】
第１の実施形態における一括退避モードでは、全てのホールがボディ５０からＯＮＯ膜２０にトラップされるわけではなく、その一部はバックゲートへ流出する。従って、ＯＮＯ膜２０にトラップされるホールが少ないと、センスアンプＳ／Ａがデータを識別することができなくなるおそれがある。
【００６１】
一方、第２の実施形態によれば、センスアンプＳ／Ａが第１の記憶状態のメモリセルＭＣから一旦データを読み出し、このデータに基づいてＯＮＯ膜２０中に電荷を注入する。データを一旦読み出した後には、ボディ５０内のホール数は変化しても差し支えない。従って、ＯＮＯ膜２０に電荷を注入するために効果的な電圧および注入時間を設定することができる。その結果、ＯＮＯ膜２０内のトラップ電荷量を十分に多くすることができるので、センスアンプＳ／Ａは、ＯＮＯ膜２０内のトラップ電荷によるデータを正確に読み出すことができる。これらの理由から、逐次退避モードは一括退避モードよりも好ましいといえる。同様の理由で、逐次復帰モードは一括復帰モードよりも好ましいといえる。
【００６２】
以下では逐次退避モードや消去動作においてＯＮＯ膜２０へ電荷を注入する具体的な方法を説明する。図９に示した方法を用いてよい。この場合、ソース・ドレインおよびバックゲートによって選択されたメモリセルＭＣに対して電荷注入を実行する。逐次退避モードでは、“０”セルに印加する電圧と“１”セルに印加する電圧とを相違させることができる。従って、“１”セルのみにおいて、バンド間トンネリングによってホールを発生させることができるので、“０”セルと“１”セルとにおけるＯＮＯ膜２０中のホール数の差を大きくすることができる。これにより、読出し時におけるデータの識別が容易になる。
【００６３】
図１３は、逐次退避モードや消去動作においてＯＮＯ膜２０へホールを注入する他の方法を示す概念的な断面図である。ドレイン−ソース間に第１の電圧（例えば、５Ｖ）を与え、並びに、バックゲート−ソース間に第２の電圧（例えば、−５Ｖ）を与える。これにより、バンド間トンネリングホットホール注入（Band-To-Band-Tunneling Hot Hole Injection）を生じさせ、ホールをＯＮＯ膜２０中に注入する。
【００６４】
例えば、選択メモリセルＭＣのフロントゲート電位ＶＧを−２Ｖ、ソース電位ＶＳを０Ｖ、ドレイン電位を５Ｖ、バックゲート電位ＶＰＬを−５Ｖとする。これにより、ボディ５０の底部におけるドレイン付近ではバンド間トンネリングが引き起こされる。これに伴い、価電子帯に生成されたホールが、ボディ−ドレイン間の横方向電界により、ソース方向に加速される。それにより、ホールが、エネルギーを得て、第１のシリコン酸化膜のバリアを越えることができる。その結果、ホールがＳｉＮ膜中に注入される。この方法では、ドレイン−バックゲート間の電圧またはフロントゲート−バックゲート間の電圧のみならず、ドレイン−ソース間の電圧を用いて、第１のシリコン酸化膜のバリアを越えるのに充分なエネルギーをホールに与えている。従って、図８および図９で示したＦＮトンネルによるバックゲート電圧（−２０Ｖまたは−１０Ｖ）よりも絶対値として小さい電圧（５Ｖ）によって、ホールをＯＮＯ膜２０へ注入することができる。即ち、図１３に示す方法は、図８および図９に示す方法に比べて、ホールの注入効率が高く、退避モードや消去動作を短時間で完了することができる。さらに、絶対値の小さい電圧でＯＮＯ膜２０への書込み可能となるので、消費電力が小さくなる。ただし、図１３に示す方法によれば、ホールが注入される領域は、ボディ−ドレイン間のＰＮ接合付近に限定される。ボディ−ソース間のＰＮ接合付近にホールを注入するためには、ソース電位ＶＳとドレイン電位ＶＤとの関係を逆にすればよい。
【００６５】
フロントゲート電圧ＶＧはボディ５０の上面にチャネルが形成されないように設定してもよい。これにより、退避モードや消去動作時における消費電力を低減することができる。このように、図１３に示す方法は、図８および図９に示す方法に比べ、消費電力が小さく、注入効率が高く、かつ、退避モードを短時間で完了することができる。
【００６６】
図１４は、逐次退避モードや消去動作においてＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図である。図１４に示す方法は、フロントゲート電位ＶＧとして正電位を与えている点で、図１３に示す方法と異なる。図１４に示す方法によれば、ボディ５０の上面にチャネルが形成され、インパクトイオン化によりホールが生じる。このホールは、ボディ５０の縦方向電界で加速され、ＯＮＯ膜２０に注入される。この場合、ボディ５０の厚み、即ち、ＳＯＩ膜の膜厚が薄い方が好ましい。ボディ５０が完全空乏化するようにアクセプタ不純物濃度を低くしてもよい。これにより、大きい縦方向電界をボディ５０に発生させることができる。図１４に示した方法は、インパクトイオン化によりホールを発生させるので、図１３に示した方法よりもさらに、ホールの注入効率が高くなる。即ち、図１４に示す方法は、図１３に示す方法に比べ、消費電力が大きくなるが、注入効率が高く、かつ、退避モードや消去動作を短時間で完了することができる。
【００６７】
図１４に示す方法の変形例として、フロントゲート電圧ＶＧを負の値に設定してもよい。これにより、ボディ５０の上面近傍かつボディ−ドレイン間の接合近傍でバンド間トンネリングが生じ、ホールが発生する。この場合、ボディ５０中の縦方向電界が大きいことが必要である。この方法は、消費電力を増大させることなくホールの注入効率を高くすることができる。
【００６８】
図１５は、逐次退避モードや消去動作においてＯＮＯ膜２０へ電子を注入する方法を示す概念的な断面図である。図１５に示す方法では、フロントゲート−バックゲート間に電圧を与えることによって、ＦＮトンネリングを利用して電子をＯＮＯ膜２０に注入する。例えば、フロントゲート電位ＶＧは浮遊状態とし、バックゲート電位ＶＰＬを１０Ｖ、ソース電位ＶＳおよびドレイン電位ＶＤを０Ｖにする。これにより、ボディ５０の底部にバックチャネルが形成され、このバックチャネルからＯＮＯ膜２０に電子“ｅ”が注入される。
【００６９】
ＦＮトンネリングによる電荷の注入では、第１のシリコン酸化膜のバリアの高さは、ホールよりも電子において低い。このため、ボディ−バックゲート間の電圧が絶対値として等しい場合、電子の注入効率がホールのそれよりも高い。以上から、ＦＮトンネリングによって電荷を注入する場合、電子注入は、ホール注入よりもＯＮＯ膜２０への書込み速度が速い。
【００７０】
図１６は、逐次退避モードや消去動作においてＯＮＯ膜２０へ電子を注入する他の方法を示す概念的な断面図である。図１６に示す方法では、ドレイン−ソース間に第１の電圧を与え、かつ、バックゲート−ソース間に第２の電圧を与える。これにより、ボディ５０の底部にバックチャネルを形成し、ドレイン−ボディ接合付近でホットエレクトロンを発生させる。このホットエレクトロンをＯＮＯ膜２０に注入する。例えば、フロントゲート電位ＶＧを０Ｖ、バックゲート電位ＶＰＬを３Ｖ、ソース電位ＶＳを０Ｖ、ドレイン電位ＶＤを５Ｖとする。これにより、選択メモリセルＭＣを飽和領域で動作させ、ボディ−ドレイン接合の付近に高電界領域を形成する。電子は、高電界によって第１のシリコン酸化膜のバリアを越えるのに十分なエネルギーを得て、ＯＮＯ膜２０中に注入される。上述のように、このチャネルホットエレクトロン注入は、ＦＮトンネルによる注入に比べ、より低電圧で高速書込みを可能とする。
【００７１】
尚、図１６に示す方法によれば、電子はボディ−ドレイン間のＰＮ接合付近に局所的に注入される。ボディ−ソース間のＰＮ接合付近にホールを注入するためには、ソース電位ＶＳとドレイン電位ＶＤとの関係を逆にすればよい。
【００７２】
次に、ＯＮＯ膜２０中の電荷量によるデータを効果的に読み出す方法に関して説明する。メモリセルＭＣのＯＮＯ膜２０中の電荷量によるデータ状態を読み出すために、図１７に示すようにバックチャネル（第１の表面）ＢＣ１に電流を流す。バックチャネルの閾値電圧差（データ“１”と“０”との閾値電圧差）は、図１８に示すフロントチャネル（第２の表面）ＢＣ２のそれよりも、ＯＮＯ膜２０中の電荷量に大きく依存するからである。従って、バックチャネルＢＣ１を用いることによって、センスアンプＳ／Ａは比較的容易にデータを識別することができる。電子が注入された領域Ｒｅの近傍において、閾値電圧は大きく影響を受ける。従って、電子の流れる向きは、図１７の矢印の向きに設定する。これにより、データ“１”と“０”との電流差が大きくなり、データの識別能力が高くなる。
【００７３】
一般に、基板電圧がＭＩＳＦＥＴのフロントチャネルの閾値電圧に影響を与えることを、基板バイアス効果あるいはボディ効果という。ＳＯＩ膜厚が厚い場合およびＳＯＩ膜中のアクセプタ不純物濃度が高い場合、ＳＯＩ−ＭＯＳＦＥＴは部分空乏化（Partially Depleted）モードで動作する。この場合、フロントゲート電圧は、主にＳＯＩ層（ボディ５０）のフロントチャネルに大きな影響を及ぼすが、ボディ５０のバックチャネルに与える影響は小さい。逆に、バックゲート電圧は、ボディ５０のバックチャネルに大きな影響を及ぼすが、ボディ５０のフロントチャネルに与える影響は小さい。これに対し、ＳＯＩ−ＭＯＳＦＥＴが完全空乏化（Fully Depleted）モードで動作すると、フロントゲート電圧およびバックゲート電圧は、ボディ５０のフロントチャネルおよびバックチャネルの両方に大きな影響を与える。
【００７４】
従って、本実施形態では、完全空乏化モードでメモリセルを動作させることが好ましい。このために、ボディ５０の膜厚は、薄いほど好ましく、かつ、アクセプタ不純物濃度は低いほど好ましい。完全空乏化モードでメモリセルを動作させる場合には、読出し動作において、フロントチャネルおよびバックチャネルのいずれを用いてもよい。即ち、図１７および図１８に示すいずれの読出し動作を用いてもよい。
【００７５】
後述する第３の実施形態では、ＯＮＯ膜２０中のトラップ電荷量を読み出すときに、フロントチャネルの閾値電圧は、バックゲート電圧によるボディ効果およびトラップ電荷によるバックゲート電圧の遮蔽効果に基づいて変調される。データ“０”とデータ“１”との閾値電圧差は、ボディ５０（ＳＯＯＮＯ膜）の膜厚が薄いほど大きくなる。
【００７６】
完全空乏化モードであっても、バックゲート電圧が低くボディ底面（第１の表面）が蓄積状態の場合、ボディ効果が弱くなる。従って、ボディ５０の底面が空乏化するように、バックゲートＢＧに電圧を印加する。バックゲートがＮ型である場合、バックゲートに０Ｖを印加し、バックゲートがＰ型である場合、バックゲートに１Ｖを印加する。ボディ５０の裏面（第１の表面）を空乏化するために、ボディ−ドレイン間に順バイアスを与えてボディ５０中のホールを引き抜き空乏化させ、過渡的な状態においてフロントチャネルに電流を流してもよい。
【００７７】
図１９は、図３に示した入力波形を用いて計算したフロントチャネルの閾値電圧を示すグラフである。尚、メモリセルの構造は、第１の実施形態におけるメモリセルと同様である。図１９に示すグラフは、不純物濃度３×１０１７ｃｍ−３のＮ型バックゲートを用いたグラフである。ラインＬ１およびＬ２は、ソース−ボディ間のＰＮ接合近傍におけるＯＮＯ膜２０にトラップ電子がある場合を示す。電子がトラップされているＯＮＯ膜２０の部分の幅は約２０ｎｍであり、その電荷数面密度は約１×１０１３ｃｍ−２である。ラインＬ１は、ボディ５０にホールが蓄積されていない状態（データ“０”）を示す。ラインＬ２は、ボディ５０にホールが蓄積されている状態（データ“１”）を示す。ラインＬ３およびＬ４は、ソース−ボディ間のＰＮ接合近傍におけるＯＮＯ膜２０にトラップ電子が無い場合を示す。ラインＬ３は、ボディ５０にホールが蓄積されていない状態（データ“０”）を示す。ラインＬ４は、ボディ５０にホールが蓄積されている状態（データ“１”）を示す。横軸は、バックゲート電圧を示す。縦軸は、読出し時の閾値電圧を示す。
【００７８】
バックゲート電圧が−３Ｖのときに、ボディ中にホールが多い場合（ラインＬ２およびＬ４）を比較すると、ラインＬ４のフロントチャネルの閾値電圧は０．２９９Ｖ、ラインＬ２では０．３１０Ｖであり、トラップ電子による閾値電圧の変化は小さい。またボディ中にホールが少ない場合（ラインＬ１およびＬ３）を比較すると、ラインＬ３のフロントチャネルの閾値電圧は０．７４９Ｖ、ラインＬ１では０．８１１Ｖである。トラップ電子により閾値電圧は６６ｍＶ増大する。
【００７９】
またバックゲート電圧が−３Ｖのときに、トラップ電子が無い場合（ラインＬ３およびＬ４）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．４５Ｖである。一方、トラップ電子が有る場合（ラインＬ１およびＬ２）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．５０１Ｖである。
【００８０】
つまり、ソースに０Ｖを与え、ボディ５０の底面（第１の表面）が蓄積状態となるようにバックゲートに負の電圧（例えば−３Ｖ）を与え、メモリセルを線形領域で動作させる（たとえばドレインに０．２Ｖを与える）ことによって、トラップ電子の存在に関わらず、ＦＢＣメモリの通常のデータ読出し動作が可能である。これは前述した「第２の記憶状態を維持した第１の記憶状態」が実現可能であることを意味する。
【００８１】
バックゲート電圧が０Ｖであるとき、“１”セル同士で比較すると、トラップ電子が無い（Ｌ４）場合、閾値電圧は−０．２７Ｖであり、トラップ電子が有る（Ｌ２）場合、閾値電圧は０．１６Ｖであった。これは、トラップ電子がバックゲート電圧を実質的に低下させることを意味する。その結果、フロントチャネルの閾値電圧は、トラップ電子の存在によって増大する。閾値電圧差は０．４３Ｖである。
【００８２】
つまり、ソースに０Ｖを与え、ボディ５０の底面が空乏化するようなバックゲート電圧（例えば０Ｖ以上）を設定し、メモリセルを線形領域で動作させる（たとえばドレインに０．２Ｖを与える）ことにより、ＯＮＯ膜２０中のトラップ電子量によるデータ状態の識別がより容易になる。例えば、図１９では、バックゲート電圧が０Ｖから大きくなるに従い、閾値電圧差（ラインＬ２とＬ４の差）が増大する。このように、本実施形態によれば、バックゲート電圧を制御することによって、センスアンプＳ／ＡはＯＮＯ膜内のトラップ電子によるデータ状態を正確に読み出すことができる。
【００８３】
ボディ５０（ＳＯＯＮＯ膜）の膜厚が薄いと、ボディ５０内の多数キャリアによるデータを読み出した場合に閾値電圧差が増大するとともに、ＯＮＯ膜２０中のトラップ電荷によるデータを読み出した場合においても閾値電圧差が増大する。
【００８４】
“０”セル同士（ラインＬ１とＬ３）を比較すると、バックゲート電圧が０Ｖ付近において、閾値電圧差は約０．５９Ｖであった。即ち、データ“０”を格納するメモリセルにおいて、ＯＮＯ膜２０中のトラップ電子の有無によって、閾値電圧差は約０．５９Ｖであった。このように、ボディ５０を空乏化させ、過渡的な状態においてフロントチャネルに電流を流すことにより、ＯＮＯ膜２０中のトラップ電子量に依存した閾値電圧差が大きくなる。
【００８５】
図２０は不純物濃度３×１０１７ｃｍ−３のＰ型バックゲートを用いた閾値電圧差のグラフである。第１の記憶状態におけるデータを読み出すために、例えばバックゲート電圧を−３．６Ｖとする。トラップ電子が無い場合（ラインＬ３およびＬ４）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは最大値約０．２６Ｖである。一方、トラップ電子が有る場合（ラインＬ１およびＬ２）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．３１Ｖである。Ｎ型バックゲートを有するメモリセルの閾値電圧差ΔＶｔｈは、Ｐ型バックゲートを有するメモリセルのそれよりも大きい。よって、Ｎ型バックゲートを有するメモリセルは、Ｐ型バックゲートを有するメモリセルよりも第１の記憶状態におけるデータの識別が容易である。
【００８６】
図２１は不純物濃度１×１０１９ｃｍ−３のＰ型バックゲートを用いた閾値電圧差のグラフである。第１の記憶状態におけるデータを読み出すために、例えばバックゲート電圧を−２．４Ｖとする。トラップ電子が無い場合（ラインＬ３およびＬ４）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは最大値約０．４４５Ｖである。一方、トラップ電子が有る場合（ラインＬ１およびＬ２）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．４９２Ｖである。Ｐ型バックゲートで不純物濃度を高くすることにより、バックゲート表面の空乏化が抑制される。これによりＮ型バックゲートと同程度の閾値電圧差を得ることができる。
【００８７】
トラップ電荷としてホールを注入することも考えられる。バックゲート電圧が−２．４Ｖのときに、“１”セル同士（ラインＬ２、Ｌ４およびＬ６）を比較すると、ラインＬ６のフロントチャネルの閾値電圧は０．３３０Ｖ、ラインＬ４では０．３０５Ｖ、ラインＬ２では０．３１４Ｖである。トラップ電子やトラップホールによる閾値電圧の変化は小さい。“０”セル同士（ラインＬ１、Ｌ３およびＬ５）を比較すると、ラインＬ５のフロントチャネルの閾値電圧は０．５９４Ｖ、ラインＬ３では０．７５１Ｖ、ラインＬ１では０．８０６Ｖである。トラップホールが有る場合（ラインＬ５およびＬ６）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．２６４Ｖである。つまりトラップホールの代わりにトラップ電子がＯＮＯ膜にある場合、データ“０”の閾値電圧が増大し、その結果データ“０”とデータ“１”の閾値電圧差が増大し、第１の記憶状態におけるデータの識別が容易になる。
【００８８】
図２２は不純物濃度１×１０１９ｃｍ−３のＰ型バックゲートを用い、ドレイン側に電子を配置した場合のグラフである。第１の記憶状態におけるデータを読み出すために、例えばバックゲート電圧を−２．４Ｖとする。トラップ電子が有る場合（ラインＬ７およびＬ８）を比較すると、データ“０”と“１”とのフロントチャネルの閾値電圧差ΔＶｔｈは約０．３７４Ｖである。一方、ソース側にトラップ電子がある場合、閾値電圧差は０．４４５Ｖであったから、第１の記憶状態におけるデータを読み出す際はソース側にトラップ電子があることが好ましい。
【００８９】
バックゲート電圧が０．６Ｖにおいて、“０”セル同士（ラインＬ７とＬ３）を比較すると、トラップ電子が無い（Ｌ３）場合、閾値電圧は−０．０７２Ｖであり、トラップ電子が有る（Ｌ７）場合、閾値電圧は０．２９３Ｖであった。即ち、ＯＮＯ膜２０中のトラップ電子の有無によって、閾値電圧差は約０．３６５Ｖであった。一方、図２１に示すように、ソース側に電子を注入する場合、トラップ電子がある（Ｌ１）と、閾値電圧は０．３２８Ｖであり、ＯＮＯ膜中の電子の有無による閾値電圧差は０．４Ｖである。つまり第２の記憶状態におけるデータを読み出す際にもソース側にトラップ電子があることが好ましい。
【００９０】
（第３の実施形態）
図２３は、第３の実施形態によるＦＢＣメモリのメモリセルアレイを示す図である。第３の実施形態において、メモリセルＭＣ１１〜ＭＣ４２は、第１または第２の実施形態におけるメモリセルＭＣと同様の構造を有する。メモリセルＭＣ１１〜ＭＣ４２は、マトリクス状に配列されている。ＭＣｉｊのｉはロウ（row）番号を示し、ｊはカラム番号を示す。尚、本実施形態では、ビット線の延伸方向がカラム方向であり、ワード線の延伸方向がロウ方向である。
【００９１】
同一のロウに配列されたメモリセルのゲート電極は共通のフロントワード線に接続されている。例えば、メモリセルＭＣ１ｊはワード線ＷＬ１に接続され、メモリセルＭＣ２ｊはワード線ＷＬ２に接続され、メモリセルＭＣ３ｊはワード線ＷＬ３に接続され、並びに、メモリセルＭＣ４ｊはワード線ＷＬ４に接続されている。同一のカラムに配列されたメモリセルのドレインは共通のビット線に接続されている。例えば、メモリセルＭＣｉ１はビット線ＢＬ１に接続され、メモリセルＭＣｉ２はビット線ＢＬ２に接続されている。ソース線ＳＬは、全メモリセルＭＣ１１〜ＭＣ４２に対して共通である。バックゲートＢＧも全メモリセルＭＣ１１〜ＭＣ４２に対して共通である。
【００９２】
第３の実施形態により、１つのビット線に接続されたメモリセルは、それぞれ異なるワード線に接続される。逆に、１つのワード線に接続されたメモリセルは、それぞれ異なるビット線に接続される。このような構成により、或るワード線および或るビット線に電圧を印加することによって、それらに接続されたメモリセルＭＣを選択的に駆動させることができる。
【００９３】
図２３において、メモリセルＭＣ２１は選択メモリセルであり、その他のメモリセルは非選択メモリセルである。電子をＯＮＯ膜２０にトラップさせるためには、メモリセルに共通のソース線ＳＬには第１の電圧（例えば０Ｖ）を印加する。非選択フロントワード線に第１の電圧よりも低い第２の電圧（例えば、−１．７Ｖ）を与える。選択メモリセルに接続されたフロントワード線（選択フロントワード線）ＷＬ２に第２の電圧より高い第３の電圧（たとえば、０．５Ｖ）を与える。メモリセルに共通のバックゲートＢＧには第３の電圧よりも高い第４の電圧（例えば３Ｖ）を印加する。さらに、選択メモリセルが接続されたビット線（選択ビット線）ＢＬ１に第１の電圧より低い第５の電圧（たとえば、−１．７Ｖ）を与え、その他の非選択ビット線ＢＬ２に第１の電圧を与える。これにより、選択メモリセルのバックチャネル（第１の表面）に電流を流し、その結果発生したホットエレクトロンをＯＮＯ膜２０中に注入する。
【００９４】
メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１は、選択メモリセルＭＣ２１と同一カラムのビット線に接続された非選択メモリセルである。メモリセルＭＣ２２は、選択メモリセルＭＣ２１と同一ロウのフロントワード線に接続された非選択メモリセルである。メモリセルＭＣ１２、ＭＣ３２、ＭＣ４２は、選択メモリセルＭＣ２１と異なるカラムのビット線および異なるロウのフロントワード線に接続された非選択メモリセルである。メモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１のドレイン−ソース間には−１．７Ｖの電圧が与えられ、バックゲート−ソース間には３Ｖの電圧が与えられる。しかし、メモリセルＭＣ２１が接続されたフロントワード線ＷＬ２のみに０．５Ｖが印加され、それ以外のフロントワード線には−１．７Ｖが印加される。このようにフロントゲート電圧を変えることにより、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１のボディ５０の底面側閾値電圧は、選択メモリセルＭＣ２１のボディ５０の底面側閾値電圧よりも大きくなる。選択メモリセルＭＣ２１に流れる電流は大きいので、選択メモリセルＭＣ２１のＯＮＯ膜２０には電子が注入される。一方、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１に流れる電流は小さくなるので、非選択メモリセルＭＣ１１、ＭＣ３１、ＭＣ４１のＯＮＯ膜２０には電子が注入されない。非選択メモリセルＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２のドレイン−ソース間電圧は０Ｖであるので、非選択メモリセルＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２のＯＮＯ膜２０には電子が注入されない。メモリセルアレイのうちデータ“１”を格納する全てのメモリセルを順次選択して、そのＯＮＯ膜２０に電子を注入する。これにより、メモリセルアレイ全体の注入が完了する。
【００９５】
図２３においてメモリセルＭＣ２１の１つだけが選択メモリセルであり、１つのメモリセルを順次選択することができると述べた。しかし、フロントワード線ＷＬ２に接続されたすべてのメモリセルＭＣ２ｊを選択することもできる。フロントワード線ＷＬ２に接続された全ビット線（図１の例では１０２４本）のうち、データ“１”を書き込むメモリセルが接続されたすべてのビット線には−１．７Ｖを与え、データ“０”を書き込むメモリセルが接続されたすべてのビット線には０Ｖを与える。この場合、図２３のメモリセルＭＣ２２は、選択メモリセルであり、メモリセルＭＣ２２にはデータ“０”が書き込まれる。これによりフロントワード線ＷＬ２に接続されたすべてのメモリセルのＯＮＯ膜２０に同時にデータを書き込むことができる。その後、バックゲートＢＧ電圧を−３Ｖに戻す。この動作をメモリセルアレイの全フロントワード線に対し、逐次繰り返す。これにより、メモリセルアレイ内でデータ“１”を格納する全メモリセルに電子を短時間で注入することができる。
【００９６】
フロントワード線ＷＬ２に接続されたすべてのメモリセルは同一のソース線に共通接続されている。その結果、データ“１”を書き込む複数のメモリセルでは、同じ向きに電流が流れる。本実施形態では、ドレイン４０からソース６０に向かって電子が流れる。電子は、ソース６０近傍のＯＮＯ膜２０に注入される。書き込み時の電流の向きをそろえることによって、電子の注入位置がそろい、閾値電圧のばらつきが小さくなる。
【００９７】
なお、本実施形態においてＯＮＯ膜中に電子を注入する際、選択メモリセルのドレイン・ソース間電圧の絶対値は１．７Ｖであり、図１６で説明した５Ｖよりも小さい。したがって電子注入にはより長い時間を要する。一方、選択ビット線ＢＬ１に与える電圧（−１．７Ｖ）は、図３で説明した−０．９Ｖよりも低い。従って、選択ビット線ＢＬ１に接続された“１”セルに対するビット線ローディスターブが、通常動作時よりも顕著に起こる。ビット線ローディスターブによるデータロスを回避するために、本実施形態ではリフレッシュ動作の間隔を短くする（頻度を大きくする）ことが好ましい。
【００９８】
本実施形態では、ＳＯＯＮＯ膜３０の膜厚を薄くすることが好ましい。これにより、ボディ５０が完全空乏化（ＦＤ(Fully Depleted)）され、ボディ効果を高めることができる。また、ボディ５０をＦＤ化するために、ボディ５０内の不純物濃度を低くし、ゲート絶縁膜７０の膜厚を薄くしてもよい。また、選択メモリセルのＯＮＯ膜２０に電子を注入する際に、選択されたフロントゲート電圧によるボディ効果によって、バックチャネルの閾値電圧を変調させている。従って、ボディ５０のＳＯＯＮＯ膜３０の膜厚が薄いほど、選択ワード線に接続されたメモリセルの閾値電圧と非選択ワード線に接続されたメモリセルの閾値電圧との差が大きくなる。
【００９９】
ワード線の電位が低いメモリセルでは、そのゲートと接するボディ５０の表面が蓄積状態となり、ボディ効果が弱くなる。よって、ボディ５０のバックチャネル（第１の表面）から電子をＯＮＯ膜２０に注入する際に、選択フロントワード線には比較的高電位を印加して、それに対応するボディ５０の表面（第２の表面）を空乏状態とする。一方、非選択フロントワード線には比較的低電位を印加して、それに対応するボディ５０の表面（第２の表面）を蓄積状態とする。
【０１００】
図２４では、ビット線ＢＬ１に０Ｖ、ビット線ＢＬ２に１．７Ｖを印加し、ソース線ＳＬに１．７Ｖを印加する。この電圧状態によって、メモリセルＭＣ２１のソース６０近傍のＯＮＯ膜２０に選択的に電子が注入される。選択メモリセルのドレイン−ソース間電圧の絶対値は１．７Ｖであり、図１６で説明した５Ｖよりも小さい。従って、電子注入にはより長い時間を要する。一方、選択ビット線ＢＬ１に接続されたメモリセルのソースに１．７Ｖ、ドレインに０Ｖが与えられている。このため、ボディ５０内の多数キャリアによりデータを保持しているメモリセルは、通常動作時のビット線ハイディスターブ状態となる。非選択ビット線ＢＬ２に接続されメモリセルのソースおよびドレインには共に１．７Ｖが与えられている。このため、ボディ５０内の多数キャリアによりデータを保持しているメモリセルのリーク電流は通常動作時におけるそれの２倍になる。よって、ビット線ハイディスターブによるデータロスを回避するために、リフレッシュ動作の間隔を短くすることが好ましい。図２３および図２４に示した動作は、ボディ５０に格納されたダイナミックな揮発性データを、ＯＮＯ膜２０内のトラップ電荷による不揮発データに変換することができる。
【０１０１】
（第３の実施形態の変形例）
図２５は、第３の実施形態の変形例に従ったメモリセルアレイを示す図である。本変形例では、ソース線が選択的に駆動される点で上記実施形態と異なる。図２５は、逐次退避モードにおいて、ＯＮＯ膜２０に選択的に電子を注入している際の電圧関係を示している。本変形例では、データ“１”を格納するメモリセルＭＣ１１およびデータ“０”を格納するメモリセルＭＣ１２が選択される。非選択ソース線ＳＬ２には第１の電圧（例えば、０Ｖ）を印加する。選択ソース線ＳＬ１には第１の電圧より高い第２の電圧（例えば、１．７Ｖ）を印加する。非選択フロントワード線ＷＬ２〜ＷＬ４には第１の電圧よりも低い第３の電圧（−１．７Ｖ）を印加している。選択フロントワード線ＷＬ１には第３の電圧より高い第４の電圧（例えば、０．５Ｖ）を印加している。全メモリセルに共通のバックゲートＢＧには、第４の電圧よりも高い第５の電圧（例えば、３Ｖ）を印加する。データ“１”を書き込むために用いられるビット線ＢＬ１には第１の電圧より低い第６の電圧（例えば、−０．９Ｖ）を印加する。データ“０”を書き込むために用いられるビット線ＢＬ２には第２の電圧を印加する。この電圧関係により、メモリセルＭＣ１１のＯＮＯ膜２０に電子を注入する。メモリセルＭＣ１１のソース電圧（１．７Ｖ）は、ドレイン電圧（−０．９Ｖ）よりも高いので、電子はドレイン４０からソース６０へ流れる。これにより、電子は、ボディ−ソース間のＰＮ接合付近におけるＯＮＯ膜２０に注入される。その結果、メモリセルＭＣ１１にデータ“１”が書き込まれる。メモリセルＭＣ１２のソース電圧（１．７Ｖ）は、ドレイン電圧（１．７Ｖ）と等しい。従って、メモリセルＭＣ１２のＯＮＯ膜２０には電子が注入されない。その結果、メモリセルＭＣ１２は、データ“０”を格納する。データの書込み後、バックゲートＢＧの電圧に−３Ｖを印加する。この選択的電子注入を、メモリセルアレイの全フロントワード線に対し、逐次繰り返す。
【０１０２】
選択メモリセルＭＣ１１のドレイン−ソース間電圧の絶対値は２．６Ｖであり、図２３および図２４で説明した１．７Ｖよりも大きい。また、フロントワード線ＷＬ３およびＷＬ４に接続されボディ領域中の多数キャリアによりデータを保持している“１”セルまたは“０”セルは、通常動作時と同様にビット線ディスターブ状態である。フロントワード線ＷＬ２に接続されたメモリセルＭＣ２１とメモリセルＭＣ２２では、選択ソース線ＳＬ１に１．７Ｖが与えられているので、ソースとドレインの両方に０Ｖとは異なる電圧が与えられる。従って、メモリセルＭＣ２１とメモリセルＭＣ２２のリーク電流は通常動作時におけるそれとは異なる。しかし、フロントワード線ＷＬ１に接続されたメモリセルの退避の直後に、フロントワード線ＷＬ２に接続されたメモリセルの退避を実行するので、選択ソース線を共有するメモリセルのデータロスの危険性は小さい。結局、本変形例に従えばデータロスの可能性が小さくなる。
【０１０３】
上記の第３の実施形態およびその変形例における逐次退避モードでは、選択ワード線に接続されたメモリセルの退避動作を行う際に、バックゲートＢＧは、３Ｖ〜−３Ｖの間を変化し、かつ、全メモリセルに共通である。その結果、非選択フロントワード線に接続されボディ５０内の多数キャリア数によってデータ保持しているメモリセルにおいて、ボディ底面が反転状態と空乏状態と蓄積状態との間を変化し、ボディ底面の界面準位を介したリーク電流が発生する。従って、データロスが通常動作よりも顕著である。このデータロスを回避するために、本実施形態ではリフレッシュ動作の間隔を短くすることが好ましい。
【０１０４】
図２６は、逐次復帰モードにおいて第２の記憶状態を読み出す際の電圧状態を示す図である。すべてのソース線ＳＬには、第１の電圧（例えば、０Ｖ）が印加されている。非選択ワード線ＷＬ２〜ＷＬ４に第１の電圧よりも低い第２の電圧（例えば、−１．７Ｖ）を印加する。選択ワード線ＷＬ１に第２の電圧より高い第３の電圧（例えば、１．２Ｖ）を印加する。バックゲートＢＧは全メモリセルに共通であり、第４の電圧（例えば、０．６Ｖ）が印加されている。ビット線ＢＬ１およびＢＬ２には、第１の電圧と異なる第５の電圧（例えば、０．２Ｖ）を印加する。このように電圧を印加することによって、選択ワード線ＷＬ１に接続された複数のメモリセルＭＣ１１およびＭＣ１２を選択し、メモリセルＭＣ１１およびＭＣ１２のＯＮＯ膜２０中のトラップ電荷によるデータを同時に読み出すことができる。これにより、センスアンプＳ／Ａはメモリセルアレイのデータを高速に読み出すことができる。
【０１０５】
センスアンプＳ／Ａは、メモリセルＭＣ１１およびＭＣ１２のＯＮＯ膜２０中の電子によるデータを読み出し、このデータをラッチする。データが“０”である場合、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電子を注入する。一方、データが“１”である場合、ＯＮＯ膜２０にはトラップ電子が既に注入されているので、センスアンプＳ／Ａは、電子注入を行わない。図２３から図２５で説明した方法を用い電子を注入する。電子注入後、バックゲートを−３Ｖにする。
【０１０６】
その後、センスアンプＳ／Ａは、ラッチされていたデータをメモリセルＭＣ１１およびＭＣ１２のボディ５０へ書き戻す。書き戻しの方法は、従来のＦＢＣメモリの書戻し方法と同様でよい。或るフロントワード線に接続されたメモリセルに復帰動作を行った後に、リフレッシュ動作を行う。リフレッシュ動作は、メモリセルＭＣ１１、ＭＣ１２のようにボディ５０の多数キャリアによってデータを保持している（第１の記憶状態にある）メモリセルに対して行う。これらの動作を全フロントワード線に対して実行することによって、逐次復帰モードが完了する。
【０１０７】
消去モードでは、ソース線ＳＬ１を選択することによって、１対のフロントワード線ＷＬ１およびＷＬ２を選択する。センスアンプＳ／Ａは、フロントワード線ＷＬ１およびＷＬ２に接続された全メモリセルＭＣ１１、ＭＣ１２、ＭＣ２１、ＭＣ２２のボディ５０内のデータを読み出す。読み出したデータは、センスアンプＳ／Ａとは異なるデータ保持回路に一時的に格納する。
【０１０８】
次に、図２７に示すように、非選択ソース線ＳＬ２には第１の電圧（例えば、０Ｖ）を印加する。選択ソース線ＳＬ１には第１の電圧よりも高い第２の電圧（例えば、５Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４には第１の電圧より低い第３の電圧（例えば、−１．７Ｖ）を印加する。全メモリセルに共通のバックゲートＢＧには、第１の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧（例えば、０Ｖ）を印加する。これにより、選択ソース線ＳＬ１に接続されたメモリセルのソース６０の近傍では、ホールがバンド間トンネリングにより発生する。これらのホールは、ソース−ボディ間の電界によって加速され、ホットホールとしてボディ−ソース間の接合近傍におけるＯＮＯ膜２０に注入される。ＯＮＯ膜２０中にホールを注入することによって、ＯＮＯ膜２０中のトラップ電子を消去する。フロントワード線ＷＬ３、ＷＬ４に接続されボディ５０の多数キャリアによりデータを保持しているメモリセルでは、ソースおよびドレインに０Ｖが与えられ、ポーズ状態と同じ状態である、したがってビット線ディスターブによるデータロスはない。
【０１０９】
トラップ電子の消去後、データ保持回路からデータを読み出し、センスアンプＳ／Ａはボディ５０にデータを書き戻す。書き戻しの方法は、従来のＦＢＣメモリの書戻し方法と同様でよい。この消去動作を全フロントワード線に対して実行する。
【０１１０】
第３の実施形態の変形例では、図２５に示すように退避モードにおいてボディ−ソース間の接合付近におけるＯＮＯ膜２０に電荷を注入し、さらに、ソース線を選択的に駆動させる。従って、ビット線ディスターブを引き起こすことなく、高い電圧（図２５では２．６Ｖ）をソース−ドレイン間に印加することができる。これにより、退避モードを短時間で完了することができる。
【０１１１】
また、図２７に示すように、消去モードにおいても、バンド間トンネリングホットホール注入により、ボディ−ソース間の接合付近のＯＮＯ膜２０にホールを注入し、ソース線を選択的に駆動させる。従って、ビット線ディスターブを引き起こすことなく、高い電圧（図２７では５Ｖ）をソース−ドレイン間に印加することができる。これにより、消去モードを短時間で完了することができる。選択ソース線に接続された複数のメモリセルのＯＮＯ膜２０に同時にホールを注入することができるので、データ消去時間が短くなる。また、データ保持回路に一時的に格納できるデータ容量を増加させ、複数のソース線を選択することによって、さらにデータ消去時間を短くすることが可能である。
【０１１２】
（第４の実施形態）
上記実施形態では、ＳＯＯＮＯ膜３０上に形成されたメモリセルについて説明した。メモリセルアレイの周辺のロジック回路領域は、バルク基板（シリコン基板１０）上に形成されてもよい。
【０１１３】
図２８は、第４の実施形態によるＦＢＣメモリの平面レイアウト図である。メモリセルは、ＢＯＸ（Buried Oxide）形成領域Ｒ２上に形成され、ロジック回路はバルク基板上に形成されている。セルアレイ領域はウェルコンタクト領域Ｒ６によって囲まれる。ウェルコンタクト領域Ｒ６の内部のＳｉＧｅ領域Ｒ１には、ＳＴＩで素子分離されたアクティブエリアＲ４が形成されている。アクティブエリアＲ４の延伸方向と垂直方向にバックゲート領域Ｒ５が延びている。バックゲート領域Ｒ５には、ＳＯＯＮＯ膜とバックゲートとしてのポリシリコンとが形成される。バックゲートは、セルアレイ領域の端部まで延びており、バックゲートプラグ領域Ｒ７においてポリシリコンからなるプラグを介してバックゲート線（図３２参照）に接続されている。
【０１１４】
セルアレイのウェルの不純物濃度は低いあるいはセルアレイにはウェルが形成されていない。その結果、バックゲートと支持基板との容量が小さくなり、バックゲート電圧の昇降によるロジック回路の消費電力が小さくなる。
【０１１５】
図２９〜図３２は、それぞれ図２８の２２−２２線、２３−２３線、２４−２４線、および、２５−２５線に沿った断面図である。図２９に示すように、支持基板（バルク基板）１０上に、バックゲートＢＧが設けられている。バックゲートＢＧはその周囲をＯＮＯ膜２０によって被覆されている。バックゲートＢＧは、ソース線ＳＬの下方に設けられたＢＯＸ層１２によって分離されており、隣接する２つのワード線ＷＬに対応して設けられている。バックゲートＢＧは、ワード線ＷＬの延伸方向に沿って延びている。ワード線ＷＬ上には、シリサイド層３１が設けられている。配線間には、層間絶縁膜ＩＬＤが設けられている。
【０１１６】
バックゲートＢＧ上にはＯＮＯ膜２０が設けられている。さらにＯＮＯ膜２０上のシリコン層１４には、ソース層６０およびドレイン層４０が設けられている。ソース層６０とドレイン層４０との間にボディ５０が設けられている。ボディ５０は、ＯＮＯ膜２０を介してバックゲートＢＧ上に形成されている。ボディ５０上にはゲート絶縁膜７０が設けられている。ワード線ＷＬは、図３１に示すようにゲート絶縁膜７０上に設けられている。ソース層６０は、図３０に示すように、ソース線コンタクトＳＬＣを介してソース線ＳＬに接続されている。ドレイン層４０は、ビット線コンタクトＢＬＣを介してビット線ＢＬに接続されている。バックゲートＢＧは、図３２に示すように、バックゲートポリプラグＢＧＰを介してバックゲート線ＢＧＬに接続されている。
【０１１７】
次に、第４の実施形態によるメモリの製造方法を説明する。まず、シリコンから成るバルク基板１０上のロジック回路領域に、シリコン窒化膜からなるマスク材１５を形成する。マスク材１５をマスクとして用いて、メモリセル領域のバルク基板を深さ約２５０ｎｍだけエッチングする。次に、メモリセル領域とロジック回路領域との間に形成された段差の側面に、シリコン窒化膜からなるサイドウォール１６を形成する。次に、メモリセル領域のバルク基板１０上に、ＳｉＧｅ層１８およびシリコン層１４を選択的に成長させる。ＳｉＧｅ層１８の膜厚は約２００ｎｍであり、シリコン層１４の膜厚は約５０ｎｍである。これにより、図３３に示す構造が得られる。この段階で、ＳｉＧｅ領域Ｒ１が形成される。図３３は、メモリセル領域とロジック回路領域との境界部分を示している。
【０１１８】
マスク材１５の除去後、図３４に示すように、メモリセル領域のシリコン層１４上に、マスク材２２を堆積する。マスク材２２上にフォトレジストを塗布し、図２８に示すＢＯＸ形成領域Ｒ２と領域Ｒ５との間の領域以外のメモリセル領域を被覆するようにフォトレジストをパターニングする。このフォトレジストをマスクとして用いて、マスク材２２、シリコン層１４、ＳｉＧｅ層１８をＲＩＥ（Reactive Ion Etching）でエッチングする。これにより、図３４に示すトレンチ２３がＢＯＸ形成領域Ｒ２に形成される。
【０１１９】
次に、シリコン酸化膜を堆積しエッチバックし、ＢＯＸ層１２を形成する。次に、アモルファスシリコン層を堆積し熱処理を行うことにより、シリコン層２５がＢＯＸ層１２上に形成される。シリコン層２５をエッチバックすることによって、シリコン層２５をシリコン層１４と同じ高さレベルにする。その後、マスク材２２を除去する。これにより、図３５に示すように、ＢＯＸ層１２が形成される。ＢＯＸ層１２は、図２８の領域Ｒ２の内側かつ領域Ｒ５の外側に形成される。
【０１２０】
次に、マスク材２４をメモリセル領域およびアクティブエリアＲ３上に形成する。ロジック回路領域のアクティブエリアＲ３以外の領域にはＳＴＩ膜が形成される。次にメモリセルアレイのＳＴＩ形成工程に移る。まず図２８示す領域Ｒ４およびロジック回路領域を被覆するようにフォトレジストをパターニングする。このフォトレジストをマスクとして用いて、ＳＴＩ用のトレンチを形成する。その後、図３６に示すように、弗酸および過酢酸の混合溶液を用いてＳｉＧｅ層１８をエッチングする。これにより、シリコン層１４の下に空洞２９が形成される。このとき、ＢＯＸ層１２が支柱としてシリコン層１４を支える役割を果たしている。
【０１２１】
次に、図３７に示すように、シリコン酸化膜２６を空洞２９の内壁に形成し、さらに、シリコン窒化膜２７およびシリコン酸化膜２８を空洞２９の内壁に順次形成する。シリコン酸化膜２６膜厚は約３ｎｍであり、シリコン窒化膜２７の膜厚およびシリコン酸化膜２８の膜厚は約６ｎｍである。これにより、シリコン酸化膜２６、シリコン窒化膜２７およびシリコン酸化膜２８がＯＮＯ膜２０を構成する。さらに、ＯＮＯ膜２０の内部にＰ型ポリシリコン膜を堆積し、このポリシリコンをエッチバックする。これにより、図３７に示すようにバックゲートＢＧおよびＯＮＯ膜２０が形成される。
【０１２２】
図３８は、図３７の３１−３１線に沿った断面図である。図３９は、図３７の３２−３２線に沿った断面図である。マスク材２４の周囲およびＢＯＸ層１２上にあるシリコン酸化膜２８およびシリコン窒化膜２７を除去する。次に、図４０および図４１に示すように、隣接するシリコン層１４間および隣接するシリコン層２５間にＳＴＩとしての絶縁膜を充填し、シリコン窒化膜２４をストッパとしてＣＭＰを行う。次に、図２８のバックゲートプラグ領域Ｒ７を開口したレジストパターンを用いて、ＳＴＩをエッチングする。この領域Ｒ７にポリシリコンを埋め込むことによって、図４２に示すようにバックゲートプラグＢＧＰを形成する。
【０１２３】
次に、ボディ５０およびバルク基板１０にＰ型不純物を導入する。ボディ５０の不純物濃度は、例えば、約１０１７ｃｍ−３にする。ロジック回路を構成するトランジスタ領域にも不純物を適宜導入する。ボディ５０上にゲート絶縁膜およびゲート電極を形成する。次に、必要に応じてエクステンション層（図示せず）をソース領域およびドレイン領域に形成する。さらに、ゲート電極の側面に側壁膜を形成する。ゲート電極および側壁膜をマスクとして用いて、ソース領域およびドレイン領域にＮ型不純物をイオン注入する。さらに、ソース領域、ドレイン領域およびゲート電極の表面にシリサイド層３１を形成する。その後、既知の工程を用いて、層間絶縁膜ＩＬＤ、コンタクトＳＬＣ、ＢＬＣ、配線ＢＬ、ＳＬを形成する。これにより、図２９に示したＦＢＣメモリ装置が完成する。
【０１２４】
（第５の実施形態）
図４３は、第５の実施形態によるメモリの平面図である。第５の実施形態は、ＢＯＸ層１２を有さず、ソース６０が支持基板１０に接続されている点で第４の実施形態と異なる。ＢＯＸ層１２が形成されないので、ＳｉＧｅ領域Ｒ１内のほとんどがバックゲート領域Ｒ５である。ただし、導電プラグ３２の形成領域Ｒ８には、バックゲートＢＧは形成されていない。ソース６０の下に導電プラグ３２が形成されており、ソース６０は、支持基板１０に形成されたＰ型ウェルに導電プラグを介して接続されている。また、隣接するソース６０間にあるＳＴＩの下には、ＯＮＯ膜２０およびバックゲートＢＧが設けられている。第５の実施形態のその他の構成は、第４の実施形態の構成と同様でよい。
【０１２５】
図４４〜図４６は、それぞれ図４３の２２−２２線、２３−２３線、および、２５−２５線に沿った断面図である。図４４および図４５に示すように、第５の実施形態では、ソース６０の下に導電プラグ３２が設けられている。図４５に示すように、隣接するソース６０の間のＳＴＩの下に、ＯＮＯ膜２０およびバックゲートＢＧが設けられている。図４６に示すように、バックゲートプラグＢＧＰの下には、バックゲートＢＧが形成されている。
【０１２６】
次に、第５の実施形態によるメモリの製造方法を説明する。まず、シリコンからなる支持基板１０上にＳｉＧｅ層１８およびシリコン層１４を堆積する。ＳｉＧｅ層１８の膜厚は、例えば、約２００ｎｍであり、シリコン層１４の膜厚は、例えば、約５０ｎｍである。次に、導電プラグ形成領域Ｒ８以外のＳｉＧｅ領域Ｒ５をマスク材で被覆し、シリコン層１４、ＳｉＧｅ層１８をＲＩＥでエッチングする。これにより、トレンチ３３が形成される。この際、ロジック回路領域の支持基板１０上のＳｉＧｅ層１８およびシリコン層１４も除去される。次に、トレンチ３３内においてＳｉＧｅ層１８の側面にサイドウォール膜３５を形成する。次に、選択エピタキシャル成長により、トレンチ３３内に導電プラグとしてのシリコン層３７を形成する。この際、ロジック回路領域の支持基板１０上にシリコン層３７が堆積される。その後、マスク材を除去することによって、図４７に示す構造が得られる。この段階で、図４３の領域Ｒ１にＳｉＧｅ層が埋め込まれている。
【０１２７】
次に、マスク材２４をメモリセル領域およびアクティブエリアＲ３上に形成する。ロジック回路領域のアクティブエリアＲ３以外の領域にはＳＴＩ膜が形成される。次にメモリセルアレイのＳＴＩ形成工程に移る。まず図４３示す領域Ｒ４およびロジック回路領域を被覆するようにフォトレジストをパターニングする。このフォトレジストをマスクとして用いて、ＳＴＩ用のトレンチを形成する。その後、図４８に示すように、弗酸および過酢酸の混合溶液を用いてＳｉＧｅ層１８をエッチングする。これにより、シリコン層１４の下に空洞２９が形成される。このとき、シリコン層３７が支柱としてシリコン層１４を支える役割を果たしている。
【０１２８】
次に、図４９に示すように、シリコン酸化膜２６を空洞２９の内壁に形成し、さらに、シリコン窒化膜２７およびシリコン酸化膜２８を空洞２９の内壁に順次形成する。シリコン酸化膜２６膜厚は約３ｎｍであり、シリコン窒化膜２７の膜厚およびシリコン酸化膜２８の膜厚は約６ｎｍである。これにより、シリコン酸化膜２６、シリコン窒化膜２７およびシリコン酸化膜２８がＯＮＯ膜２０を構成する。さらに、ＯＮＯ膜２０の内部にＰ型ポリシリコン膜を堆積し、このポリシリコンをエッチバックする。これにより、図４９に示すようにバックゲートＢＧおよびＯＮＯ膜２０が形成される。シリコン層３７は、導電プラグ３２として機能する。この後、第４の実施形態と同様な工程を経て、図４４に示すメモリが完成する。
【０１２９】
第４および第５の実施形態において、隣接するＢＯＸ層１２の間隔および隣接する導電プラグ３２（シリコン層３７）の間隔は、製造中にシリコン層１４が陥没しないように設定される。さらに、第４の実施形態において、ＢＯＸ層１２を用いる場合、バックゲートＢＧの寄生容量が小さくなり、バックゲート電圧の昇降に伴う消費電力が小さくなる。一方、第５の実施形態では、ＢＯＸ層１２を形成する工程が必要ないため、製造方法が比較的簡単である。しかし、バックゲートＢＧの寄生容量が比較的大きくなるので、バックゲート電圧を昇降する際に遅延が生じないようにバックゲート抵抗を小さくすることが好ましい。このために、ＳｉＧｅ層１８の膜厚を厚くしてもよく、あるいは、バックゲートＢＧの膜厚を厚くしてもよい。隣接する導電プラグ３２の間隔を広げることによって、バックゲートＢＧの抵抗を下げてもよい。
【０１３０】
（第６の実施形態）
図５０は、第６の実施形態によるメモリセルアレイを示す図である。第６の実施形態では、バックゲートがフロントワード線に対応して分離されており、バックワード線として機能する。第６の実施形態のその他の構成は、第３の実施形態の構成と同様でよい。
【０１３１】
バックワード線ＢＷＬ１〜ＢＷＬ４は、それぞれフロントワード線ＷＬ１〜ＷＬ４に対応して設けられている。バックワード線ＢＷＬ１〜ＢＷＬ４は、それぞれフロントワード線ＷＬ１〜ＷＬ４に対して略平行に設けられている。
【０１３２】
第６の実施形態によれば、或るバックワード線を選択することによって、そのバックワード線とそれに対応するフロントワード線に接続された複数のメモリセルを同時に選択することができる。尚、ソース線ＳＬはメモリセルアレイ内の全メモリセルに対して共通である。
【０１３３】
図５０は、逐次退避モードにおいてＯＮＯ膜中に電子を注入する際の電圧関係を示している。前記メモリセルに共通のソース線ＳＬには第１の電圧（例えば０Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４には第１の電圧より低い第２の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第１の電圧より低い第３の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第１の電圧よりも高い第４の電圧（例えば、３Ｖ）を印加する。選択ビット線ＢＬ１には第１の電圧よりも高い第５の電圧（例えば、１．７Ｖ）を印加し、非選択ビット線ＢＬ２には第１の電圧を印加する。これにより、メモリセルＭＣ２１が選択され、メモリセルＭＣ２１のバックチャネル（第１の表面）に電流が流れる。このとき、メモリセルＭＣ２１のＯＮＯ膜２０に電子が注入される。メモリセルＭＣ２１以外のメモリセルのＯＮＯ膜２０には電子は注入されない。このように、第６の実施形態では、バックワード線を用いて逐次退避モードを実行することができる。尚、第６の実施形態では、ソース６０からドレイン４０へ電子が流れるので、ホットエレクトロンは、ボディ−ドレイン間のＰＮ接合近傍のＯＮＯ膜２０に注入される。
【０１３４】
尚、図５０においては、メモリセルＭＣ２１の１つだけが選択メモリセルであり、各メモリセルを順次選択する。しかし、選択バックワード線ＢＷＬ２に接続されたすべてのメモリセルＭＣ２ｊを選択することもできる。この場合、選択バックワード線ＢＷＬ２に接続された全ビット線（図１の例では１０２４本）のうち、データ“１”を書き込むメモリセルが接続されたすべてのビット線には１．７Ｖを与え、データ“０”を書き込むメモリセルが接続されたすべてのビット線には０Ｖを与える。これにより、データ“１”を格納している場合に、電子がＯＮＯ膜２０に注入される。データ“０”を格納している場合には、電子注入は行われない。これにより、選択バックワード線ＢＷＬ２に接続されたすべてのメモリセルのＯＮＯ膜中に同時にデータを書き込むことができる。
【０１３５】
選択ビット線ＢＬ１に第１の電圧よりも低い第４の電圧（例えば、−１．７Ｖ）を印加することによって、ホットエレクトロンをボディ−ソース間のＰＮ接合近傍のＯＮＯ膜２０に注入することもできる。ＯＮＯ膜２０中の電子の位置は、読み出し動作時の閾値電圧に大きな影響を及ぼす。従って、読み出し動作に応じて最適な位置に電子を注入すればよい。尚、ボディ−ソース間のＰＮ接合近傍のＯＮＯ膜２０およびボディ−ドレイン間のＰＮ接合近傍のＯＮＯ膜２０の両方にホットエレクトロン注入を実行してもよい。
【０１３６】
選択バックワード線ＢＷＬ２に接続されたメモリセルへ電子を注入している間、非選択バックワード線には−３Ｖを与える。このように、バックワード線を選択的に駆動することができるので、第３の実施形態とは異なり、バックワード線を３Ｖと−３Ｖの間を変化させる必要がない。その結果、ボディ５０内の多数キャリアによりデータを保持しているメモリセルにおいてボディ底面の界面準位を介したリーク電流が発生しない。リフレッシュ動作の頻度が少なくすみ、退避モードが短い時間で完了する。
【０１３７】
図５１は、第６の実施形態によるメモリセルの断面図である。第６の実施形態では、ソース６０およびドレイン４０の下に絶縁膜４２が形成されている。この絶縁膜４２によって、バックワード線ＢＷＬは、各フロントワード線ＷＬに対応して形成される。第６の実施形態のその他の断面構造は、図２９に示した断面構造と同様である。
【０１３８】
図５２では、選択フロントワード線ＷＬ２に０．５Ｖを印加し、それ以外の非選択フロントワード線に−１．７Ｖを印加する。ソース線ＳＬ、ビット線ＢＬ１、ＢＬ２およびバックワード線ＢＷＬ１〜ＢＷＬ４の各電圧は、図５０に示す電圧と同様でよい。図５２に示すように、選択フロントワード線ＷＬ２の電圧を非選択フロントワード線の電圧よりも選択バックワード線ＢＷＬ２の電位に接近させることによって、選択メモリセルＭＣ２１のボディ５０の底面側の閾値電圧が非選択メモリセルのそれよりも低下する。これにより、選択メモリセルＭＣ２１の選択性が向上する。あるいは、低いビット線電圧を用いて、より短時間で選択メモリセルのＯＮＯ膜２０へ電子を注入することができる。    
選択バックワード線ＢＷＬ２に接続されたメモリセルへ電子を注入している間、非選択バックワード線に接続されたメモリセルの中には、ボディ５０内の多数キャリアによってデータ“０”を保持しているメモリセルがある。低いビット線電圧（例えば１．７Ｖ）を用いて、より短時間で電子注入ができるので、データ“０”を保持しているメモリセルに対するビット線ハイディスターブが抑制される。
【０１３９】
このように、第６の実施形態によれば、バックワード線とフロントワード線を選択的に駆動することにより、個々のメモリセルにデータを書き込むことができ、あるいは、複数のメモリセルに同時に書き込むことができる。よって、書込み動作（ＯＮＯ膜２０への電子の注入時間）を短縮することができる。ディスターブの可能性が小さいので、リフレッシュ動作の頻度も少なくできる。その結果、逐次退避モードが短い時間で完了する。
【０１４０】
図５３は、逐次復帰モードにおいて第２の記憶状態を読み出す際の電圧状態を示す図である。第３の実施形態と異なり、バックワード線を選択的に駆動することによって第２の記憶状態を読み出す。尚、ボディ−ドレイン間のＰＮ接合近傍におけるＯＮＯ膜２０に電子を注入した場合、ビット線ＢＬ１、ＢＬ２には、ソース線電圧よりも低い電圧（例えば、―０．２Ｖ）を印加することが好ましい。一方、ボディ−ソース間のＰＮ接合近傍におけるＯＮＯ膜２０に電子を注入した場合、ビット線ＢＬ１、ＢＬ２には、ソース線電圧よりも高い電圧（０．２Ｖ）を印加することが好ましい。センスアンプＳ／Ａは、メモリセルＭＣ２１およびＭＣ２２のＯＮＯ膜２０中の電子によるデータを読み出し、このデータをラッチする。データが“０”である場合、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電子を注入する。一方、データが“１”である場合、ＯＮＯ膜２０にはトラップ電子が既に注入されているので、センスアンプＳ／Ａは、電子注入を行わない。その際、図５０で説明した方法を用い電子を注入する。その後選択バックワード線を−３Ｖに戻す。
【０１４１】
その後、センスアンプＳ／Ａは、ラッチされていたデータをメモリセルＭＣ１１およびＭＣ１２のボディ５０へ書き戻す。書き戻しの方法は、従来のＦＢＣメモリの書戻し方法と同様でよい。或るフロントワード線に接続されたメモリセルに復帰動作を行った後に、リフレッシュ動作を行う。リフレッシュ動作は、メモリセルＭＣ２１、ＭＣ２２のようにボディ５０の多数キャリアにデータを保持している（第１の記憶状態にある）メモリセルに対して行う。これらの動作を全バックワード線に対して実行することによって、逐次復帰モードが完了する。
【０１４２】
図５４は、第６の実施形態の消去モードにおいて、ＯＮＯ膜２０にホールを注入するときの電圧関係を示すメモリセルアレイの図である。ホールをＯＮＯ膜２０へ注入するためには、全メモリセルに共通のソース線ＳＬには第１の電圧（例えば、０Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４に第１の電圧より低い第２の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ１、ＢＷＬ３、ＢＬＷ４には第１の電圧より低い第３の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２に第３の電圧より低い第４の電圧（例えば、−５Ｖ）を印加する。さらに、選択ビット線ＢＬ１には第１の電圧より高い第５の電圧（例えば、１．７Ｖ）を印加し、非選択ビット線ＢＬ２には第１の電圧（０Ｖ）を印加する。これにより、メモリセルＭＣ２１が選択され、バンド間トンネリングによりメモリセルＭＣ２１のＯＮＯ膜２０にホールが注入される。
【０１４３】
このホール注入では、ホールはドレイン４０近傍の電界で加速されエネルギーを得る。従って、ホールは、ボディ−ドレイン間のＰＮ接合近傍におけるＯＮＯ膜２０にホットホールとして注入される。
【０１４４】
図５４において、ビット線ＢＬ２の電圧を選択ビット線ＢＬ１と同じ１．７Ｖにすることによって、選択バックワード線ＢＷＬ２に接続された複数のメモリセルＭＣ２１、ＭＣ２２を同時に選択することができる。
【０１４５】
図５５は、ＯＮＯ膜２０にホールを注入するときの別の電圧関係を示すメモリセルアレイの図である。図５５に示す電圧関係では、ソース線ＳＬの電位が高く、例えば、１．７Ｖである。これに伴い、選択ビット線ＢＬ１に低電位、例えば、０Ｖを印加し、非選択ビット線ＢＬ２に高電位、例えば、１．７Ｖを印加する。これにより、ホールはソース６０近傍の電界で加速されエネルギーを得る。従って、ホールは、ボディ−ソース間のＰＮ接合近傍におけるＯＮＯ膜２０にホットホールとして注入される。
【０１４６】
（第７の実施形態）
図５６は、第７の実施形態による逐次退避モードの流れを示すフロー図である。この逐次退避モードは、バックワード線がフロントワード線に対応して設けられている上記実施形態に適用される。まず、或るフロントワード線を選択する（Ｓ３１０）。次に、センスアンプＳ／Ａがボディ５０内の多数キャリアによるデータを読み出し、このデータを識別する（Ｓ３２０）。このとき、センスアンプＳ／Ａは、選択フロントワード線に接続された全メモリセルからビット線を介してデータを読み出す。この読出し動作は、通常のＦＢＣメモリの読出し動作と同様でよい。
【０１４７】
次に、データ“１”を格納するメモリセルのＯＮＯ膜２０にホットエレクトロン注入を行う（Ｓ３３０）。このとき、図５２に示すように、フロントワード線ＷＬ２とバックワード線ＢＷＬ２との対によって特定のワード線を選択する。全メモリセルに共通のソース線ＳＬには第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３、ＷＬ４には第１の電圧よりも低い第２の電圧（例えば、−１．７Ｖ）を印加する。選択フロントワード線ＷＬ２には第２の電圧より高い第３の電圧（例えば、０．５Ｖ）を印加する。非選択バックワード線ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第１の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第３の電圧よりも高い第５の電圧（例えば、３Ｖ）を印加する。これにより、メモリセルＭＣ２１およびＭＣ２２が選択される。メモリセルＭＣ２１がデータ“１”を格納し、メモリセルＭＣ２２がデータ“０”を格納しているものとする。
【０１４８】
このとき、ビット線ＢＬ１には第１の電圧よりも高い第６の電圧（例えば、１．７Ｖ）を印加し、ビット線ＢＬ２には第１の電圧（例えば、０Ｖ）を印加する。これにより、電子は、メモリセルＭＣ２１のＯＮＯ膜２０に注入され、メモリセルＭＣ２２のＯＮＯ膜２０には注入されない。書込み時間は、例えば、１００ナノ秒である。
【０１４９】
次に、電子がＯＮＯ膜２０に充分に注入されたか否かを検証するために、センスアンプＳ／Ａは、ＯＮＯ膜２０中のトラップ電荷によるデータを読み出す（Ｓ３４０）。このとき、図５３に示すように、バックワード線ＢＷＬ２によって特定のワード線を選択する。これにより、メモリセルＭＣ２１およびＭＣ２２が選択される。全メモリセルに共通のソース線ＳＬには第１の電圧（例えば０Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４には第１の電圧よりも低い第２の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ１、ＢＷＬ３、ＢＷＬ４には第１の電圧よりも低い第３の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第３の電圧よりも高い第４の電圧（例えば、１．２Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧と異なる第５の電圧（例えば、−０．２Ｖ）を印加する。
【０１５０】
メモリセルＭＣ２１のＯＮＯ膜２０にトラップ電子が注入されているので、トラップ電子量に基づく電流がメモリセルＭＣ２１に流れる。この読出し時にメモリセルＭＣ１１に流れる電流を目標値と比較する（Ｓ３５０）。この目標値は、ＯＮＯ膜２０にトラップ電子が充分に注入されている場合に得られるメモリセルの電流値である。この電流が目標値に達していない場合には、トラップ電子が足りないこと（Ｆａｉｌ）を意味するので、ステップＳ３３０を繰り返すことによって、さらにＯＮＯ膜２０に電子を注入する。一方、この電流が目標値に達している場合には、トラップ電子がＯＮＯ膜２０に充分に存在することを意味する。従って、リフレッシュ動作（Ｓ３６０）の実行後、次のフロントワード線および次のバックワード線を選択するためにアドレスを変更する（Ｓ３７０）。全フロントワード線およびバックワード線の対に対して退避動作を実行後、逐次退避モードは終了する。
【０１５１】
尚、リフレッシュ動作では、フロントワード線ＷＬ１についてＯＮＯ膜２０への電子注入後、フロントワード線ＷＬ２、フロントワード線ＷＬ３、フロントワード線ＷＬ４、というように書込みが行われていないすべてのフロントワード線に対し順番にリフレッシュ動作を行う。次に、フロントワード線ＷＬ２についＯＮＯ膜２０への電子注入後、フロントワード線ＷＬ３、フロントワード線ＷＬ４に対しリフレッシュ動作を行う。或るフロントワード線を選択した後に、未だ選択されていない全てのフロントワード線に対し、リフレッシュ動作を逐次繰り返す。
【０１５２】
データ“１”を格納するメモリセルをリフレッシュするために、ボディ−ドレイン間にインパクトイオン化を起こすことによって、ホールをボディ５０中に蓄積する。データ“０”を格納するメモリセルをリフレッシュするためには、ボディ５０からホールを引き抜く。
【０１５３】
図５７は、第７の実施形態による逐次復帰モードおよび消去モードの流れを示すフロー図である。まず、バックワード線を選択する（Ｓ４１０）。各センスアンプＳ／Ａがそれぞれ各ビット線に接続された選択メモリセルのＯＮＯ膜２０のトラップ電子によるデータを読み出す（Ｓ４２０）。例えば図５３に示した方法によりデータを読み出す。このデータは、センスアンプＳ／Ａ内に一時的にラッチされる。
【０１５４】
このデータに基づいてＯＮＯ膜２０中にトラップ電子が存在するか否かを検出する（Ｓ４３０）。トラップ電子がＯＮＯ膜２０中にある場合、ＯＮＯ膜２０にホールを注入することによってトラップ電子を消去する（Ｓ４４０）。ホールの注入時間は、例えば、１００μ秒とする。ホール注入はバンド間トンネリングホットホールにより行う。このとき図５４に示すような電圧を印加する。これにより、メモリセルＭＣ２１およびＭＣ２２を選択する。尚、メモリセルＭＣ２１のＯＮＯ膜にはデータ“１”が格納され、メモリセルＭＣ２２のＯＮＯ膜にはデータ“０”が格納されていたものと仮定する。メモリセルＭＣ２１にホールが注入され、メモリセルＭＣ２２にはホールが注入されない。
【０１５５】
さらに、トラップ電子がＯＮＯ膜２０中にある場合、データは“１”であるので、ボディ５０に多数キャリアであるホールを蓄積する。これにより、ボディ５０に多数キャリアによるデータ“１”を書き込む（Ｓ４５０）。
【０１５６】
トラップ電子がＯＮＯ膜２０中に無い場合、データは“０”であるので、ボディ５０内の多数キャリア（ホール）を引き抜く。これによりボディ５０に多数キャリアによるデータ“０”を書き込む（Ｓ４６０）。その後、リフレッシュ動作を実行（Ｓ４７０）後、次のバックワード線を選択する（Ｓ４８０）。全バックワード線の対に対して復帰動作および消去動作を実行後、逐次復帰・消去モードは終了する。
【０１５７】
ＯＮＯ膜２０に所定量のホールを注入する時間は、ＯＮＯ膜２０に所定量の電子を注入する時間よりも長い。例えば、ＯＮＯ膜への電子注入時間は１００ナノ秒であるのに対し、ＯＮＯ膜へのホール注入時間は１００マイクロ秒である。従って、ワード線が多い場合、選択ワード線にホール注入を行い、非選択ワード線にリフレッシュ動作を行った場合に、データロスが発生する場合がある。例えば、ワード線の数が４０００本であり、リフレッシュ動作の１サイクルが１００ナノ秒である場合、すべてのメモリセルのリフレッシュを行うには４００マイクロ秒かかる。さらに選択ワード線に対し１００マイクロ秒のホール注入を行うと、４００＋１００＝５００マイクロ秒の時間を要する。データの識別を可能とする最小のデータ保持時間が５００マイクロ秒であると仮定すると、このホール注入およびリフレッシュ動作によってデータの識別ができなくなるおそれがある。
【０１５８】
そこで、図５８に示すように、ホール注入動作を複数のサブ注入動作に分割し、各サブ注入動作ごとにリフレッシュ動作を実行してもよい。図５８は、ステップＳ４４０の動作をさらに詳細に説明するフロー図である。まず、ホールのサブ注入動作を行う（Ｓ４４２）。１度のサブ注入動作の時間は、例えば、１マイクロ秒である。次に、センスアンプＳ／ＡがＯＮＯ膜２０中のトラップ電子によるデータを読み出す（Ｓ４４４）。読出し時にメモリセルに流れる電流が目標値に達しない場合（Ｆａｉｌ）、リフレッシュ動作を実行し（Ｓ４７０）、さらにホールのサブ注入動作を行う。このサブ注入動作およびリフレッシュ動作を繰り返すことによって、ＯＮＯ膜２０内のトラップ電子が次第に消去される。読出し時のメモリセルに流れる電流が目標値に達した場合（Ｐａｓｓ）、ステップＳ４５０へ移行する。
【０１５９】
上記の具体例では、サブ注入動作の時間が１マイクロ秒であるとすると、１度のサブ注入動作およびリフレッシュ動作は、４０１マイクロ秒で終了する。従って、データロスの可能性を低減することができる。
【０１６０】
ステップＳ４４４およびＳ４４６を省略し、サブ注入動作の回数を１００回と定めて回数による判定を行ってもよい。
【０１６１】
勿論、図５６の電子注入動作も複数のサブ注入動作に分割してもよい。電子のサブ注入動作ごとにリフレッシュ動作を行ってもよい。
【０１６２】
第７の実施形態において、復帰モードおよび消去モードは、個別に実施してもよい。その場合、まず、図１３に示した流れ図に従い逐次復帰モードを実行し、ＯＮＯ膜２０内のトラップ電子によるデータをボディ５０内の多数キャリアによるデータに変換する。次に、図５９に示すような、消去モードを実行する。ワード線を選択する（Ｓ５１０）。次に、センスアンプＳ／Ａが、その選択ワード線に接続されたすべてのメモリセルのボディ５０の多数キャリアによるデータを読み出す（Ｓ５２０）。次に、センスアンプＳ／Ａが選択ワード線に接続されたすべてのメモリセルのＯＮＯ膜２０中のトラップ電子によるデータを読み出す（Ｓ５３０）。トラップ電子によるデータの読出し時に選択メモリセルに流れる電流を目標値と比較する。その電流が目標値に達していない場合（Ｆａｉｌ）、ＯＮＯ膜２０にトラップ電子が存在するので、ＯＮＯ膜２０にホールを注入する（Ｓ５４０）。このとき、バンド間トンネリングホットホール注入を用い、ビット線によって異なる電圧を設定すれば、選択メモリセルのみにホールを注入することができる。一方、その電流が目標値に達している場合（Ｐａｓｓ）、ＯＮＯ膜２０にトラップ電子が存在しないので、ＯＮＯ膜２０にホールを注入しない。次に、ボディ５０に多数キャリアによるデータを書き込む（Ｓ５５０）。選択ワード線に接続されているメモリセルが全てＰａｓｓである場合には、ワード線のアドレスが変更される（Ｓ５６０）。選択ワード線に接続されているメモリセルが１つでもＦａｉｌである場合には、リフレッシュ動作（Ｓ５７０）後、ステップＳ５２０へ移行する。全メモリセルのＯＮＯ膜２０のトラップ電子がホール注入によって消去されるまで、この動作が繰り返される。ＯＮＯ膜２０中のトラップ電子によるデータを読み出し、この読出し時によるメモリセルへの電流を目標値と比較しているので、ホールがＯＮＯ膜２０に過剰に注入されない。
【０１６３】
第６および第７の実施形態は、前述の第３の実施形態に比べて、バックワード線を選択的に駆動させることができるので、データロスが少なく、ＯＮＯ膜２０へのデータの書込みおよびＯＮＯ膜２０のデータの消去が速い。さらに、バックワード線の寄生容量は、共通のバックゲートＢＧとして用いられるウェルの寄生容量よりも小さいので消費電力が小さい。
【０１６４】
（第８の実施形態）
第８の実施形態は、逐次復帰モードおよび消去モードが第７の実施形態と異なる。第８の実施形態のその他の動作は、第７の実施形態と同様でよい。
【０１６５】
図６０は、第８の実施形態に従った逐次復帰モードおよび消去モードのフロー図である。まず、或るフロントワード線／バックワード線を選択する（Ｓ６１０）。次に、センスアンプＳ／ＡがＯＮＯ膜２０中のトラップ電子によるデータを読み出す（Ｓ６２０）。このデータが“１”である場合、即ち、トラップ電子がある場合、ＯＮＯ膜２０に電子を注入することなく、センスアンプＳ／Ａは、ボディ５０に多数キャリア（ホール）を注入し、データ“１”を書き込む（Ｓ６３０）。
【０１６６】
一方、データが“０”である場合、即ち、トラップ電子が無い場合、センスアンプＳ／Ａは、ＯＮＯ膜２０に電子を注入する（Ｓ６４０）。さらに、センスアンプＳ／Ａは、ボディ５０から多数キャリアを引き抜き、データ“０”を書き込む（Ｓ６５０）。
【０１６７】
ボディ５０内の多数キャリアによりデータを保持しているメモリセルに対してリフレッシュ動作を実行する（Ｓ６６０）。その後、フロントワード線のアドレスを変更して（Ｓ６７０）、ステップＳ６２０〜Ｓ６５０の動作を繰り返す。この逐次復帰モードはメモリセルアレイ内の全フロントワード線に対して実行される。これにより、ＯＮＯ膜２０内のトラップ電子によるデータは、ボディ５０内の多数キャリアによるデータに復帰する。さらに、全メモリセルのＯＮＯ膜２０はトラップ電子が注入された状態（データ“１”）になる。全メモリセルのＯＮＯ膜２０中に電子が注入されることにより、第１の記憶状態においてデータを読み出す際の閾値電圧のばらつきが低減される。
【０１６８】
図６１は、第８の実施形態に従った消去モードのフロー図である。まず、フロントワード線／バックワード線を選択する（Ｓ６８０）。センスアンプＳ／Ａは、選択ワード線に接続されたメモリセルのボディ５０内の多数キャリアによるデータを読み出し、このデータをラッチする（Ｓ６８１）。次に、センスアンプＳ／Ａは、選択ワード線に接続されたメモリセルのＯＮＯ膜２０にホールを注入して、トラップ電子を消去する（Ｓ６８３）。次に、センスアンプＳ／Ａは、ラッチされていたデータをメモリセルのボディに書き戻す（Ｓ６８５）。ボディ５０内の多数キャリアによりデータを保持しているメモリセルに対してリフレッシュ動作を実行する（Ｓ６６０）。その後、フロントワード線のアドレスを変更して（Ｓ６７０）、ステップＳ６８０〜Ｓ６８５の動作を繰り返す。この消去動作はメモリセルアレイ内の全フロントワード線に対して実行される。これにより、ボディ５０内の多数キャリアによるデータはそのまま残存し、全メモリセルのＯＮＯ膜２０内のトラップ電子は消去される。
【０１６９】
第８の実施形態では、復帰モードにおいて、ＯＮＯ膜２０内のトラップ電子によるデータをボディ５０内の多数キャリアによるデータに変換するとともに、トラップ電子の無いＯＮＯ膜２０中に電子を注入することによって、全メモリセルのＯＮＯ膜２０内のトラップ電子量を均一化する。トラップ電子量の均一化後に、ＯＮＯ膜２０のトラップ電子によるデータを消去する。
【０１７０】
尚、図１１とは異なり、本実施形態では逐次復帰モードの後に通常モード（第１の記憶状態）となる。逐次退避を行う直前に消去モードを実行する。第１の記憶状態において、センスアンプＳ／Ａは、全メモリセルのＯＮＯ膜２０内にトラップ電子が存在する状態のもとで、ボディ５０内の多数キャリアによるデータを読みだす。図２１を用いて説明したように、ＯＮＯ膜２０内にトラップ電子が存在すると、ボディ５０内の多数キャリアのデータを読み出す際に、データ“０”とデータ“１”との閾値電圧差をより増大させることができる。
【０１７１】
（第９の実施形態）
第９の実施形態は、第１の記憶状態および逐次退避モードが第７の実施形態と異なる。
【０１７２】
図６２は、逐次退避モードおよび逐次復帰モードの流れを示すフロー図である。まず、ＦＢＣメモリは、第１の記憶状態にある（Ｓ７００）。本実施形態の第１の記憶状態では、ＦＢＣメモリは、ボディ５０の多数キャリアによりデータを保持する。またＯＮＯ膜２０の電荷によるデータ状態も維持している。次に、逐次退避モードを実行する（Ｓ７１０）。本実施形態の逐次退避モードでは、ボディの多数キャリアによるデータ状態をＯＮＯ膜２０内の電荷によるデータ状態に反映させる。この逐次退避モードの後に、第１の記憶状態に戻ってもよい。すなわち、ステップＳ７００とＳ７１０を繰り返してもよい。
【０１７３】
逐次退避モードあるいは第１の記憶状態のいずれかのあとに、メモリ装置全体の電源がオフにされても（Ｓ７２０）、メモリセルＭＣのデータは維持される。電源がオフ状態の間、ＦＢＣメモリは第２の記憶状態を維持する（Ｓ７３０）。逐次退避モードを一定の時間ごとに実行すれば、電力の供給が急に絶たれた緊急の場合でも、直前に行った逐次退避モードによって、ＯＮＯ膜中にデータが残る。
【０１７４】
次に、電源がオンすると（Ｓ７４０）、逐次復帰モードを実行する（Ｓ７５０）。これにより、選択メモリセルＭＣを第２の記憶状態から第１の記憶状態へ移行させる。逐次復帰モードによって、不揮発性メモリとして機能していたＦＢＣメモリが、ダイナミックな揮発性メモリとして機能する。これにより、メモリセルＭＣからデータを高速に読み出し、あるいは、メモリセルＭＣへデータを高速で書き込むことができる。
【０１７５】
図６３は、第９の実施形態に従った逐次退避モードのフロー図である。まず、或るフロントワード線／バックワード線を選択する（Ｓ８００）。次に、センスアンプＳ／Ａがボディ５０中の多数キャリアによるデータおよびＯＮＯ膜２０中のトラップ電子によるデータを読み出す（Ｓ８０５）。ボディ５０中の多数キャリアによるデータが“１”であり、かつＯＮＯ膜２０中のトラップ電荷によるデータが“０”である場合、そのメモリセルのＯＮＯ膜２０に電子を注入する（Ｓ８１０）。前述の条件以外のメモリセルのＯＮＯ膜２０には電子を注入しない。電子注入後、センスアンプＳ／Ａは、ボディ５０に多数キャリア（ホール）によるデータを書き込む（Ｓ８１５）。ボディ５０内の多数キャリアによりデータを保持しているメモリセルに対してリフレッシュ動作を実行する（Ｓ８２０）。その後、フロントワード線のアドレスを変更して（Ｓ８２５）、ステップＳ８００〜Ｓ８２５の動作を繰り返す。この動作がメモリセルアレイ内の全フロントワード線に対して実行される。
【０１７６】
次に、或るフロントワード線／バックワード線を選択する（Ｓ８３０）。センスアンプＳ／Ａがボディ５０中の多数キャリアによるデータおよびＯＮＯ膜２０中のトラップ電子によるデータを読み出す（Ｓ８３５）。ボディ５０中の多数キャリアによるデータが“０”であり、かつＯＮＯ膜２０中のトラップ電荷によるデータが“１”である場合、そのメモリセルのＯＮＯ膜２０にホールを注入する（Ｓ８４０）。前述の条件以外のメモリセルのＯＮＯ膜２０にはホールを注入しない。ホール注入後、センスアンプＳ／Ａは、ボディ５０に多数キャリア（ホール）によるデータを書き込む（Ｓ８４５）。ボディ５０内の多数キャリアによりデータを保持しているメモリセルに対してリフレッシュ動作を実行する（Ｓ８５０）。その後、フロントワード線のアドレスを変更して（Ｓ８５５）、ステップＳ８３０〜Ｓ８５５の動作を繰り返す。この動作がメモリセルアレイ内の全フロントワード線に対して実行される。
【０１７７】
以上説明した逐次退避モードにより、ボディ５０中のホールによるデータは、ＯＮＯ膜２０内のトラップ電子によるデータに複写される。また逐次復帰モードは、図１３に示した流れ図に従って実行する。
【０１７８】
（第１０の実施形態）
図６４は、第１０の実施形態によるメモリセルアレイを示す図である。第１０の実施形態は、バックワード線が複数のフロントワード線に対して共通である点で第８の実施形態と異なる。図６４は、逐次退避モードにおける電子注入動作の電圧関係を示す。第１０の実施形態では、１本の選択バックワード線には２本のロウ(row)に配列されたメモリセルが接続されている。その２本のロウのうち、一方のロウに配列されたメモリセルをフロントワード線によって選択することができる。
【０１７９】
まず、バックワード線ＢＷＬ２を選択することによって、隣接する１対のフロントワード線ＷＬ２およびＷＬ３を選択する。センスアンプＳ／Ａは、選択フロントワード線ＷＬ２に接続された全メモリセルＭＣ２１、ＭＣ２２のボディ５０内のデータを読み出し、これらのデータをラッチする。
【０１８０】
次に、読み出したデータに基づいて、ＯＮＯ膜２０に電子を注入する。メモリセルＭＣ２１のボディ５０内のデータが“１”であり、メモリセルＭＣ２２のそれが“０”であったとする。例えば、図６４に示すように、全メモリセルに共通のソースＳＬには、第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３、ＷＬ４には第１の電位よりも低い第２の電圧（−１．７Ｖ）を印加している。選択フロントワード線ＷＬ２には第２の電圧より高い第３の電圧（例えば、０．５Ｖ）を印加している。非選択バックワード線ＢＷＬ１、ＢＷＬ３には第１の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第３の電圧より高い第５の電圧（例えば、３Ｖ）を印加する。データ“１”を書き込むために用いられるビット線ＢＬ１には第１の電圧より高い第６の電圧（例えば、１．７Ｖ）を印加し、データ“０”を書き込むために用いられるビット線ＢＬ２には第１の電圧を印加する。この電圧関係により、メモリセルＭＣ２１およびＭＣ２２を選択する。メモリセルＭＣ２１のＯＮＯ膜２０には電子を注入し、メモリセルＭＣ２２のＯＮＯ膜２０には電子を注入しない。これにより、メモリセルＭＣ２１のＯＮＯ膜２０内のトラップ電子によるデータは“１”になり、メモリセルＭＣ２２のＯＮＯ膜２０内のトラップ電子によるデータは“０”になる。尚、メモリセルＭＣ２１のドレイン電圧はソース電圧よりも高いので、電子は、ボディ−ドレイン間の接合付近におけるＯＮＯ膜２０に注入される。電子注入後バックワード線ＢＷＬ２の電圧を−３Ｖに戻す。
【０１８１】
次に、フロントワード線ＷＬ３を選択し、メモリセルＭＣ３１およびＭＣ３２について退避動作を実行する。これを繰り返し、全てのフロントワード線およびバックワード線に対して退避動作を実行する。
【０１８２】
フロントワード線ＷＬ２に接続されたメモリセルのＯＮＯ膜２０中に電子を注入している間、それ以外の非選択フロントワード線に接続されたメモリセルではボディ５０内の多数キャリアによってデータ状態を保持している。例えば、フロントワード線ＷＬ４に接続されたメモリセルＭＣ４１、ＭＣ４２では、バックワード線ＢＷＬ３に−３Ｖが与えられているのでボディ底面の界面準位を介したリーク電流が発生しない。一方、フロントワード線ＷＬ３に接続されたメモリセルＭＣ３１、ＭＣ３２では、バックワード線ＢＷＬ２に３Ｖが与えられている。ボディ底面が反転状態、空乏状態、蓄積状態の間を変化するので界面準位を介したリーク電流が発生する。しかし、フロントワード線ＷＬ２の退避動作直後にフロントワード線ＷＬ３の退避動作を行うのでデータロスが発生する危険性は小さい。これは２本のフロントワード線ごとにバックワード線を設け、バックワード線を独立に駆動することによるメリットである。
【０１８３】
図６５は、逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図である。図６５では、メモリセルＭＣ２１およびＭＣ２２を選択する。全メモリセルに共通のソース線ＳＬには第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３、ＷＬ４には第１の電位よりも低い第２の電圧（例えば、−１．７Ｖ）を印加している。選択フロントワード線ＷＬ２には第２の電圧より高い第３の電圧（例えば、１．２Ｖ）を印加している。非選択バックワード線ＢＷＬ１およびＢＷＬ３には第１の電圧より低い第４の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第４の電圧より高い第５の電圧（例えば、０．６Ｖ）を与える。ビット線ＢＬ１およびＢＬ２には第１の電圧と異なる第６の電圧（例えば、−０．２Ｖ）を印加する。この電圧関係により、センスアンプＳ／Ａは、メモリセルＭＣ２１およびＭＣ２２のＯＮＯ膜２０中のトラップ電子によるデータを読み出し、このデータをラッチする。データが“０”である場合、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電子を注入する。一方、データが“１”である場合、ＯＮＯ膜２０にはトラップ電子が既に注入されているので、センスアンプＳ／Ａは、電子注入を行わない。電子を注入するときの電圧関係は、図６４に示す電圧関係を用いればよい。電子注入後、バックワード線ＢＷＬ２の電圧を−３Ｖにする。その後、センスアンプＳ／Ａは、データをメモリセルＭＣ２１およびＭＣ２２のボディ５０へ書き戻す。書き戻しの方法は、従来のＦＢＣメモリの書戻し方法と同様でよい。この動作を繰り返し、全フロントワード線に対して復帰動作を実行する。
【０１８４】
消去モードでは、バックワード線ＢＷＬ２を選択することによって、１対のフロントワード線ＷＬ２およびＷＬ３を選択する。センスアンプＳ／Ａは、フロントワード線ＷＬ２およびＷＬ３に接続された全メモリセルＭＣ２１、ＭＣ２２、ＭＣ３１、ＭＣ３２のボディ５０内のデータを読み出す。読み出したデータは、センスアンプＳ／Ａとは異なるデータ保持回路に一時的に格納する。次に、図６６に示すように、全メモリセルに共通のソース線ＳＬには、第１の電圧（例えば、０Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４には第２の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ１およびＢＷＬ３には第１の電圧より低い第３の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ２には第３の電圧よりも低い第４の電圧（例えば、−５Ｖ）を与える。ビット線ＢＬ１およびＢＬ２には第１の電圧より高い第５の電圧（例えば、１．７Ｖ）を印加する。これにより、ホールは、ボディ−ドレイン間の接合付近におけるＯＮＯ膜２０に注入される。全ビット線を０Ｖとして、ＦＮトンネリングによってＯＮＯ膜２０にホールを注入してもよい。ＯＮＯ膜２０中にホールを注入することによって、ＯＮＯ膜２０中のトラップ電子を消去する。トラップ電子の消去後、選択バックワード線の電圧を−３Ｖにする。次にデータ保持回路からデータを読み出し、センスアンプＳ／Ａはボディ５０にデータを書き戻す。この消去動作を全バックワード線に対して実行する。
【０１８５】
ホール注入は電子注入よりも１０００倍もの時間を要する。従って、ホール注入の時間を減らすことは非常に有効である。第１０の実施形態による消去モードでは、１度のホール注入が複数のロウ（ｒｏｗ）に対してなされる。従って、消去モードに要する時間がほぼ半減する。
【０１８６】
第１０の実施形態では、バックワード線は１対のフロントワード線に対応して設けられていた。しかし、バックワード線は、３本以上のフロントワード線に対応して設けられていてもよい。第１０の実施形態の変形例として、図６７〜図７０では、バックワード線が、４本のフロントワード線に対応して設けられている。これにより、消去モードに要する時間をさらに短縮することができる。
【０１８７】
図６７は、第１０の実施形態の変形例に従ったＦＢＣメモリの断面図である。バックワード線が４本のフロントワード線に対応して形成されている。本変形例のその他の構成は、図２９に示す構成とほぼ同様である。
【０１８８】
まず、バックワード線ＢＷＬ１を選択することによって、４本のフロントワード線ＷＬ１〜ＷＬ４を選択する。センスアンプＳ／Ａは、選択フロントワード線ＷＬ１〜ＷＬ４に接続された全メモリセルＭＣ１１、ＭＣ２１、ＭＣ３１、ＭＣ４１、ＭＣ１２、ＭＣ２２、ＭＣ３２、ＭＣ４２のボディ５０内のデータを読み出す。読み出したデータは一時的にデータ保持回路（センスアンプＳ／Ａとは異なる）に記憶させる。
【０１８９】
次に、読み出したデータに基づいて、４本のフロントワード線に接続されたメモリセルのＯＮＯ膜２０に電子を注入する。まずフロントワード線ＷＬ１を選択する。４本のフロントワード線のデータを一時的に格納しているデータ保持回路から、フロントワード線ＷＬ１に接続されたメモリセルのデータを読み出す。メモリセルＭＣ１１のボディ５０内のデータが“１”であり、メモリセルＭＣ１２のそれが“０”であったとする。例えば、図６８に示すように、全メモリセルに共通のソースＳＬには、第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ０、ＷＬ２〜ＷＬ５には第１の電位よりも低い第２の電圧（−１．７Ｖ）を印加している。選択フロントワード線ＷＬ１には第２の電圧より高い第３の電圧（例えば、０．５Ｖ）を印加している。非選択バックワード線ＢＷＬ０、ＢＷＬ２には第１の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ１には第３の電圧より高い第５の電圧（例えば、３Ｖ）を印加する。データ“１”を書き込むために用いられるビット線ＢＬ１には第１の電圧より高い第６の電圧（例えば、１．７Ｖ）を印加し、データ“０”を書き込むために用いられるビット線ＢＬ２には第１の電圧を印加する。この電圧関係により、メモリセルＭＣ１１およびＭＣ１２を選択する。メモリセルＭＣ１１のＯＮＯ膜２０には電子を注入し、メモリセルＭＣ１２のＯＮＯ膜２０には電子を注入しない。これにより、メモリセルＭＣ１１のＯＮＯ膜２０内のトラップ電子によるデータは“１”になり、メモリセルＭＣ１２のＯＮＯ膜２０内のトラップ電子によるデータは“０”になる。尚、メモリセルＭＣ１１のドレイン電圧はソース電圧よりも高いので、電子は、ボディ−ドレイン間の接合付近におけるＯＮＯ膜２０に注入される。
【０１９０】
次に、４本のフロントワード線のデータを一時的に格納しているデータ保持回路から、フロントワード線ＷＬ２に接続されたメモリセルのデータを読み出す。フロントワード線ＷＬ２を選択し、メモリセルＭＣ２１およびＭＣ２２について同様の退避動作を実行する。これを４回繰り返し、４本のフロントワード線に接続されたメモリセルのデータの退避が完了する。さらにこれを繰り返し、全てのバックワード線に対して退避動作を実行する。
【０１９１】
フロントワード線ＷＬ１に接続されたメモリセルのＯＮＯ膜２０中に電子を注入している間、それ以外の非選択フロントワード線に接続されたメモリセルではボディ５０内の多数キャリアによってデータ状態を保持している。例えばフロントワード線ＷＬ５に接続されたメモリセルでは、バックワード線ＢＷＬ３に−３Ｖが与えられているのでボディ底面の界面準位を介したリーク電流が発生しない。一方フロントワード線ＷＬ２、ＷＬ３、ＷＬ４に接続されたメモリセルでは、バックワード線ＢＷＬ１に３Ｖが与えられている。ボディ底面が反転状態、空乏状態、蓄積状態の間を変化するので界面準位を介したリーク電流が発生する。フロントワード線ＷＬ４のメモリセルは、退避動作を行うまでにバックワード線ＢＷＬ１によるディスターブを受ける。そこで上述した実施形態では、４本のフロントワード線に接続されたすべてのメモリセルのデータを、データ保持回路に一時的に格納する。したがって上述のディスターブを考慮する必要がなくなる。
【０１９２】
図６９は、逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図である。図６９では、メモリセルＭＣ１１およびＭＣ１２を選択する。全メモリセルに共通のソース線ＳＬには第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ０、ＷＬ２〜ＷＬ５には第１の電位よりも低い第２の電圧（例えば、−１．７Ｖ）を印加している。選択フロントワード線ＷＬ１には第２の電圧より高い第３の電圧（例えば、１．２Ｖ）を印加している。非選択バックワード線ＢＷＬ０およびＢＷＬ２には第１の電圧より低い第４の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ１には第４の電圧より高い第５の電圧（例えば、０．６Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧と異なる第６の電圧（例えば、−０．２Ｖ）を印加する。この電圧関係により、センスアンプＳ／Ａは、メモリセルＭＣ１１およびＭＣ１２のＯＮＯ膜２０中のトラップ電子によるデータを読み出し、このデータをラッチする。読み出したデータは一時的にデータ保持回路（センスアンプＳ／Ａとは異なる）に記憶させる。データが“０”である場合、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電子を注入する。一方、データが“１”である場合、ＯＮＯ膜２０にはトラップ電子が既に注入されているので、センスアンプＳ／Ａは、電子注入を行わない。電子を注入するときの電圧関係は、図６８に示す電圧関係を用いればよい。
【０１９３】
次に、フロントワード線ＷＬ２を選択しメモリセルＭＣ２１およびＭＣ２２のＯＮＯ膜２０中のトラップ電子によるデータを読み出し、このデータをラッチする。読み出したデータは一時的にデータ保持回路（センスアンプＳ／Ａとは異なる）に記憶させる。そしてＯＮＯ膜２０中に電子を注入する。これを４本のフロントワード線に対して繰り返す。
【０１９４】
４本のフロントワード線のデータの格納および電子注入後、バックワード線ＢＷＬ１の電圧を−３Ｖにする。次にデータ保持回路から、フロントワード線ＷＬ１に接続されたメモリセルのデータを読み出す。そしてボディ中の多数キャリアとしてデータを書き戻す。この動作を４本のフロントワード線に対し繰り返す。さらにこの動作を繰り返し、全てのバックワード線に対して復帰動作を実行する。
【０１９５】
消去モードでは、バックワード線ＢＷＬ１を選択することによって、４本のフロントワード線ＷＬ１〜ＷＬ４を選択する。センスアンプＳ／Ａは、フロントワード線ＷＬ１〜ＷＬ４に接続された全メモリセルＭＣ１１〜ＭＣ４２のボディ５０内のデータを読み出す。読み出したデータは一時的にデータ保持回路（センスアンプＳ／Ａとは異なる）に格納する。次に、図７０に示すように、全メモリセルに共通のソース線ＳＬには、第１の電圧（例えば、０Ｖ）を印加する。フロントワード線ＷＬ０〜ＷＬ５には第１の電圧より低い第２の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ０およびＢＷＬ２には第１の電圧より低い第３の電圧（例えば、−３Ｖ）を印加する。選択バックワード線ＢＷＬ１には第３の電圧よりも低い第４の電圧（例えば、−５Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧より高い第５の電圧（例えば、１．７Ｖ）を印加する。これにより、ホールは、ボディ−ドレイン間の接合付近におけるＯＮＯ膜２０に注入される。全ビット線を０Ｖとして、ＦＮトンネリングによってＯＮＯ膜２０にホールを注入してもよい。ＯＮＯ膜２０中にホールを注入することによって、ＯＮＯ膜２０中のトラップ電子を消去する。トラップ電子の消去後、選択バックワード線の電圧を−３Ｖにする。次にデータ保持回路から、フロントワード線ＷＬ１に接続されたメモリセルのデータを読み出す。そしてセンスアンプＳ／Ａはボディ５０にデータを書き戻す。この動作を４本のフロントワード線に対し繰り返す。さらにこの消去動作を全てのバックワード線に対して実行する。
【０１９６】
第１０の実施形態によれば、複数のフロントワード線に対応してバックワード線が設けられている。これにより、バックワード線の寄生抵抗と寄生容量とのバランスを適切に設定することができるので、バックワード線を駆動させるときの遅延時間が小さくなる。複数のフロントワード線にバックワード線が設けられていると、バックワード線の電圧を昇降させる回数が減るので、メモリを動作させるための消費電力が低下する。バックワード線は複数のフロントワード線ごとに設けられているので、第３の実施形態と比較して、データロスの確率が小さくなり、リフレッシュ動作の頻度を低下させることができる。これは、メモリの動作全体を高速化することにつながる。
【０１９７】
（第１１の実施形態）
図７１は、第１１の実施形態に従ったメモリセルアレイを示す図である。第１１の実施形態では、ソース線が選択的に駆動される点で第１０の実施形態と異なる。図７１は、逐次退避モードにおいて電子を注入する際の電圧関係を示している。第１１の実施形態では、データ“１”を格納するメモリセルＭＣ２１およびデータ“０”を格納するメモリセルＭＣ２２が選択される。非選択ソース線ＳＬ１、ＳＬ３には第１の電圧（例えば、０Ｖ）を印加し、選択ソース線ＳＬ２には第１の電圧より高い第２の電圧（例えば、１．７Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３、ＷＬ４には第１の電位よりも低い第３の電圧（−１．７Ｖ）を印加し、選択フロントワード線ＷＬ２には第３の電圧より高い第４の電圧（例えば、０．５Ｖ）を印加している。非選択バックワード線ＢＷＬ１、ＢＷＬ３には第１の電圧よりも低い第５の電圧（例えば、−３Ｖ）を印加し、選択バックワード線ＢＷＬ２には、第４の電圧よりも高い第６の電圧（例えば、３Ｖ）を印加する。データ“１”を書き込むために用いられるビット線ＢＬ１には第１の電圧より低い第７の電圧（例えば、−０．９Ｖ）を印加し、データ“０”を書き込むために用いられるビット線ＢＬ２には第２の電圧（例えば、１．７Ｖ）を印加する。この電圧関係により、メモリセルＭＣ２１のＯＮＯ膜２０に電子を注入する。メモリセルＭＣ２１のソース電圧（１．７Ｖ）は、ドレイン電圧（−０．９Ｖ）よりも高いので、電子はドレイン４０からソース６０へ流れる。これにより、電子は、ボディ−ソース間のＰＮ接合付近におけるＯＮＯ膜２０に注入される。その結果、メモリセルＭＣ２１にデータ“１”が書き込まれる。メモリセルＭＣ２２のソース電圧（１．７Ｖ）は、ドレイン電圧（１．７Ｖ）と等しい。従って、メモリセルＭＣ２２のＯＮＯ膜２０には電子が注入されない。その結果、メモリセルＭＣ２２は、データ“０”を格納する。データの書き込み後バックワード線ＢＷＬ２の電圧を−３Ｖ、フロントワード線ＷＬ２の電圧を−１．７Ｖに戻す。この逐次退避動作を、メモリセルアレイの全フロントワード線に対し、逐次繰り返す。
【０１９８】
第１１の実施形態は、ソース線を選択的に駆動させることができる。従って、第３の実施形態の変形例で述べたように、ビット線ディスターブによるデータロスを引き起こすことなく、高い電圧（図７１では２．６Ｖ）をソース−ドレイン間に印加することができる。また複数のフロントワード線毎にバックワード線を設け、これを選択的に駆動させることができる。従って、第１０の実施形態で述べたように、バックゲートによるディスターブに起因するデータロスの危険性が小さい。これにより、退避モードを短時間で完了することができる。
【０１９９】
図７２は、逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図である。図７２では、メモリセルＭＣ２１およびＭＣ２２を選択する。ソース線ＳＬ１〜ＳＬ３には第１の電圧（例えば、０Ｖ）を印加する。非選択フロントワード線ＷＬ１、ＷＬ３、ＷＬ４には第１の電位よりも低い第２の電圧（−１．７Ｖ）を印加し、選択フロントワード線ＷＬ２には第２の電圧より高い第３の電圧（例えば、１．２Ｖ）を印加している。非選択バックワード線ＢＷＬ１、ＢＷＬ３には第１の電圧よりも低い第４の電圧（例えば、−３Ｖ）を印加し、選択バックワード線ＢＷＬ２には、第４の電圧より高い第５の電圧（例えば、０．６Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧とは異なる第６の電圧（例えば、０．２Ｖ）を印加する。この電圧関係により、センスアンプＳ／Ａは、メモリセルＭＣ２１およびＭＣ２２のＯＮＯ膜２０中のトラップ電子によるデータを読み出し、このデータをラッチする。データが“０”である場合、センスアンプＳ／Ａは、そのメモリセルのＯＮＯ膜２０に電子を注入する。一方、データが“１”である場合、ＯＮＯ膜２０にはトラップ電子が既に注入されているので、センスアンプＳ／Ａは、電子注入を行わない。電子を注入するときの電圧関係は、図７１に示す電圧関係にすればよい。電子注入後、バックワード線ＷＬ２の電圧を−３Ｖにする。
【０２００】
その後、センスアンプＳ／Ａは、ラッチされていたデータをメモリセルのボディ５０へ書き戻す。書き戻しの方法は、従来のＦＢＣメモリの書戻し方法と同様でよい。ボディ５０の多数キャリアによるデータは、図７１に示すメモリセルＭＣ１１、ＭＣ１２と同じ状態で保持される。或るフロントワード線に接続されたメモリセルに復帰動作を行った後に、リフレッシュ動作を行う。リフレッシュ動作は、メモリセルＭＣ１１、ＭＣ１２のようにボディ５０の多数キャリアにデータを保持しているメモリセルに対して行う。復帰動作を全フロントワード線に対して実行することによって、逐次復帰モードが完了する。
【０２０１】
消去モードでは、ソース線ＳＬ１およびバックワード線ＢＷＬ２を選択することによって、１対のフロントワード線ＷＬ２およびＷＬ３を選択する。センスアンプＳ／Ａは、フロントワード線ＷＬ２およびＷＬ３に接続された全メモリセルＭＣ２１、ＭＣ２２、ＭＣ３１、ＭＣ３２のボディ５０内のデータを読み出す。読み出したデータは一時的にデータ保持回路（センスアンプＳ／Ａとは異なる）に格納する。次に、図７３に示すように、非選択ソース線ＳＬ１、ＳＬ３には第１の電圧（例えば、０Ｖ）を印加し、選択ソース線ＳＬ２には第１の電圧よりも高い第２の電圧（例えば、５Ｖ）を印加する。フロントワード線ＷＬ１〜ＷＬ４には第１の電圧より低い第３の電圧（例えば、−１．７Ｖ）を印加する。非選択バックワード線ＢＷＬ１、ＢＷＬ３には第１の電圧より低い第４の電圧（例えば、−３Ｖ）を印加し、選択バックワード線ＢＷＬ２には第４の電圧よりも低い第５の電圧（例えば、−５Ｖ）を印加する。ビット線ＢＬ１およびＢＬ２には第１の電圧（例えば、０Ｖ）を印加する。これにより、ホールは、ボディ−ソース間の接合近傍におけるＯＮＯ膜２０に注入される。ＯＮＯ膜２０中にホールを注入することによって、ＯＮＯ膜２０中のトラップ電子を消去する。トラップ電子の消去後、選択バックワード線の電圧を−３Ｖにする。次にデータ保持回路からデータを読み出し、センスアンプＳ／Ａはボディ５０にデータを書き戻す。この消去動作を全フロントワード線に対して実行する。第１１の実施形態によれば、第３の実施形態の変形例および第１０の実施形態の両方の効果を得ることができる。
【０２０２】
図７４から図７６は、第１１の実施形態の変形例としてバックワード線が４本のフロントワード線に対応して設けられている。即ち、本変形例は、第３の実施形態および第１０の実施形態の変形例の組合せである。これにより、消去モードに要する時間をさらに短縮することができる。図７４は、逐次退避モード時の電圧関係を示し、図７５は、逐次復帰モード時の電圧関係を示し、さらに、図７６は、消去モード時の電圧関係を示す。
【０２０３】
第１１の実施形態は、図７３から図７６、第３の実施形態および第１０の実施形態の変形例の記載から容易に推測可能であるので、詳細な説明を省略する。尚、図７４から図７６において斜線を施したメモリセルは選択メモリセルを示す。
【０２０４】
（第１２の実施形態）
以上では製造方法が容易な平面型トランジスタを例に説明したが、例えばフィン型トランジスタ（側面チャネルを有し電流を水平方向に流すトランジスタ）や縦型トランジスタ（側面チャネルを有し電流を垂直方向に流すトランジスタ）を用いたＦＢＣに対しチャージトラップ膜を採用してもよい。
【０２０５】
図７７はフィン型トランジスタを用いたＦＢＣメモリの平面図である。図７８および図７９はそれぞれ、図７７の７８−７８線、７９−７９線に沿った断面図である。
【０２０６】
このＦＩＮ型トランジスタは、半導体基板１０と、半導体基板１０上に設けられたＦＩＮ型ボディ５０と、ＦＩＮ型ボディ５０の第１の表面に接するように形成されたチャージトラップ膜としてのＯＮＯ膜２０と、ＦＩＮ型ボディ５０の第２の表面に接するように形成されたゲート絶縁膜７０と、ＯＮＯ膜２０に接するように形成されたバックゲートＢＧと、ゲート絶縁膜７０に接するように形成されたワード線ＷＬと、ＦＩＮ型ボディ５０内に形成されたソース６０およびドレイン４０とを備えている。ＦＩＮ型ボディ５０は、ドレイン４０とソース６０との間に設けられ、電気的に浮遊状態である。
【０２０７】
図７７のＦＢＣメモリはバックゲートが共通であるので、例えば、第３の実施形態で説明した動作を実現することができる。勿論、各フロントワード線ごとにバックゲートを設け、あるいは、複数のフロントワード線ごとにバックゲートを設けてもよい。これにより、上記の各実施形態をＦＩＮ型ＦＢＣで実現することができる。
【０２０８】
第１２の実施形態によるＦＩＮ型ＦＢＣメモリは、上記実施形態における退避モード、復帰モード、消去モードを実行することができる。よって、第１２の実施形態は、上記実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【０２０９】
【図１】第１の実施形態に従ったＦＢＣメモリ装置１００の概略的な回路図。
【図２】第１の実施形態に従ったメモリセルＭＣの断面図。
【図３】第１の記憶状態でＦＢＣメモリを駆動させる信号のタイミング図。
【図４】ＦＢＣメモリが不揮発性メモリとして機能するときの概念図。
【図５】退避モードおよび復帰モードの流れを示すフロー図。
【図６】一括退避モードの流れを示すフロー図。
【図７】一括復帰モードの流れを示すフロー図。
【図８】ＯＮＯ膜２０へ電荷を注入する方法を示す概念的な断面図。
【図９】ＯＮＯ膜２０へ電荷を注入する他の方法を示す概念的な断面図。
【図１０】逐次退避モードおよび逐次復帰モードの流れを示すフロー図。
【図１１】逐次復帰モードの流れを示すフロー図。
【図１２】逐次復帰モードの流れを示すフロー図。
【図１３】逐次退避モードにおいてＯＮＯ膜２０へホールを注入する他の方法を示す概念的な断面図。
【図１４】逐次退避モードにおいてＯＮＯ膜２０へホールを注入するさらに他の方法を示す概念的な断面図。
【図１５】逐次退避モードにおいてＯＮＯ膜２０へ電子を注入する方法を示す概念的な断面図。
【図１６】逐次退避モードにおいてＯＮＯ膜２０へ電子を注入する他の方法を示す概念的な断面図。
【図１７】ＯＮＯ膜２０中のトラップ電荷によるデータの読出し動作を示すメモリセルの断面図。
【図１８】ＯＮＯ膜２０中のトラップ電荷によるデータの読出し動作を示すメモリセルの断面図。
【図１９】ＯＮＯ膜２０内のトラップ電荷量やボディ中のホール量によるフロントチャネルの閾値電圧の変化を示すグラフ。
【図２０】Ｐ型バックゲートを用いた閾値電圧差のグラフ。
【図２１】Ｐ型バックゲートを用いた閾値電圧差のグラフ。
【図２２】Ｐ型バックゲートを用いた閾値電圧差のグラフ。
【図２３】第３の実施形態によるメモリのメモリセルアレイを示す図。
【図２４】第３の実施形態に従ったメモリのメモリセルアレイを示す図。
【図２５】第３の実施形態に従ったＯＮＯ膜２０に電子を注入するときの電圧関係を示す図。
【図２６】第３の実施形態に従ったＯＮＯ膜２０中のトラップ電荷によるデータの読出し動作を示す図。
【図２７】第３の実施形態に従ったＯＮＯ膜２０にホールを注入するときの電圧関係を示すメモリセルアレイの図。
【図２８】第４の実施形態によるメモリの平面レイアウト図。
【図２９】図２８の２２−２２線に沿った断面図。
【図３０】図２８の２３−２３線に沿った断面図。
【図３１】図２８の２４−２４線に沿った断面図。
【図３２】図２８の２５−２５線に沿った断面図。
【図３３】メモリセル領域とロジック回路領域との境界部分を示す図。
【図３４】図３３に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図３５】図３４に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図３６】図３５に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図３７】図３６に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図３８】図３７の３１−３１線に沿った断面図。
【図３９】３２−３２線に沿った断面図。
【図４０】図３８に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図４１】図３９に続く、第４の実施形態によるメモリの製造方法を示す断面図。
【図４２】バックゲートプラグＢＧＰの製造方法を示す断面図。
【図４３】第５の実施形態によるメモリの平面図。
【図４４】図４３の２２−２２線に沿った断面図。
【図４５】図４３の２３−２３線に沿った断面図。
【図４６】図４３の２５−２５線に沿った断面図。
【図４７】第５の実施形態によるメモリの製造方法を示す断面図。
【図４８】図４７に続く、メモリの製造方法を示す断面図。
【図４９】図４８に続く、メモリの製造方法を示す断面図。
【図５０】第６の実施形態によるメモリセルアレイを示す図。
【図５１】第６の実施形態によるメモリセルの断面図。
【図５２】第６の実施形態における電子注入動作時の電圧関係を示す図。
【図５３】第６の実施形態に従ったＯＮＯ膜２０中のトラップ電荷によるデータの読出し動作を示す図。
【図５４】第６の実施形態において、ＯＮＯ膜２０にホールを注入するときの電圧関係を示すメモリセルアレイの図。
【図５５】ＯＮＯ膜２０にホールを注入するときの別の電圧関係を示すメモリセルアレイの図。
【図５６】第７の実施形態による逐次退避モードの流れを示すフロー図。
【図５７】第７の実施形態による逐次復帰モードおよび消去モードの流れを示すフロー図。
【図５８】ホールのサブ注入動作を示すフロー図。
【図５９】消去モードを示すフロー図。
【図６０】第８の実施形態に従った逐次復帰モードのフロー図。
【図６１】第８の実施形態に従った消去モードのフロー図。
【図６２】第９の実施形態に従う逐次退避モードおよび逐次復帰モードの流れを示すフロー図。
【図６３】第９の実施形態に従う逐次退避モードの流れを示すフロー図。
【図６４】第１０の実施形態によるメモリセルアレイを示す図。
【図６５】逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図。
【図６６】消去モードの電圧関係を示すメモリセルアレイの図。
【図６７】第１０の実施形態の変形例に従ったＦＢＣメモリの断面図。
【図６８】逐次退避モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図。
【図６９】逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図。
【図７０】消去モードの電圧関係を示すメモリセルアレイの図。
【図７１】第１１の実施形態に従った逐次退避モードを示すメモリセルアレイの図。
【図７２】逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図。
【図７３】消去モードの電圧関係を示すメモリセルアレイの図。
【図７４】第１１の実施形態の変形例に従った逐次退避モードを示すメモリセルアレイの図。
【図７５】逐次復帰モードにおけるデータの読出し動作の電圧関係を示すメモリセルアレイの図。
【図７６】消去モードの電圧関係を示すメモリセルアレイの図。
【図７７】第１２の実施形態によるメモリの平面レイアウト図。
【図７８】図７７の７８−７８線に沿った断面図。
【図７９】図７７の７９−７９線に沿った断面図。
【符号の説明】
【０２１０】
１０…半導体基板
２０…チャージトラップ膜
３０…半導体層
４０…ドレイン
６０…ソース
５０…ボディ領域
７０…ゲート絶縁膜
８０…ゲート電極
ＢＧ…バックゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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