(57)【要約】【課題】複数の半導体チップを備えかつ外部端子の数が少ない半導体モジュールを提供する。【解決手段】半導体モジュール２０５は、デコーダＬＳＩ５１、ＲＡＭ５２，５３、ダイパッド２１５、シリコン基板２１０、第１〜第４の絶縁層２１１〜２１４、リード線２２９、モールド部２３０および電源パッド２２０，２２１を含む。第１〜第４の絶縁層２１１〜２１４上には、複数の配線パターンが形成される。デコーダＬＳＩ５１とＲＡＭ５２，５３とは、所定数の配線パターンにより電気的に接続される。デコーダＬＳＩ５１から出力される複数の信号のうち所定数の信号は、上記所定数の配線パターンによりＲＡＭ５２，５３へ伝送され、他の所定数の信号は、リード線２２９により外部へ出力される。デコーダＬＳＩ５１およびＲＡＭ５２，５３には、電源パッド２２０，２２１を介して電源ユニットから電力が供給される。【選択図】図３
2008091731.tif 000002
【特許請求の範囲】
【請求項１】
基台と、
前記基台上に設けられるシリコン基板と、
前記シリコン基板上に設けられ、複数の配線パターンを有する絶縁層と、
前記絶縁層上に実装される複数の半導体チップと、
前記複数の半導体チップに電気的に接続される複数の外部端子と、
前記複数の半導体チップ、前記シリコン基板および前記基台の上部を封止する封止層とを備え、
前記複数の半導体チップは前記複数の配線パターンのうち所定数の配線パターンによって相互に電気的に接続されることを特徴とする半導体モジュール。
【請求項２】
前記複数の外部端子は前記封止層から側方または下方に露出することを特徴とする請求項１記載の半導体モジュール。
【請求項３】
前記複数の半導体チップは信号伝送用の複数のパッドを有し、前記複数の外部端子の数は前記複数の半導体チップの複数のパッドの合計の数より少ないことを特徴とする請求項１または２記載の半導体モジュール。
【請求項４】
前記複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、
前記第１の半導体チップの前記複数のパッドは、信号伝送用の複数の第１のパッドを含み、
前記第２の半導体チップの前記複数のパッドは、信号伝送用の複数の第２のパッドを含み、
前記複数の第１のパッドと前記複数の第２のパッドとは前記所定数の配線パターンを介して相互に電気的に接続されていることを特徴とする請求項１〜３のいずれかに記載の半導体モジュール。
【請求項５】
前記基台の下面に設けられる電力供給用の第３のパッドをさらに備え、
前記第３のパッドは、前記複数の半導体チップに電気的に接続されていることを特徴とする請求項１〜４のいずれかに記載の半導体モジュール。
【請求項６】
前記複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、
前記第１の半導体チップの前記複数のパッドは、電力供給用の複数の第４のパッドを含み、
前記第２の半導体チップの前記複数のパッドは、電力供給用の複数の第５のパッドを含み、
前記複数の第４のパッドおよび前記複数の第５のパッドは、前記第３のパッドに電気的に接続されることを特徴とする請求項５記載の半導体モジュール。
【請求項７】
前記複数の外部端子は、前記複数の半導体チップへ信号を入出力するための複数のリード端子を含み、
前記封止層は、前記基台の上部側、前記シリコン基板、前記絶縁層、前記複数の半導体チップ、および前記複数のリード端子の一端側を封止し、
前記封止層、前記基台および前記絶縁層は樹脂材料からなることを特徴とする請求項１〜６のいずれかに記載の半導体モジュール。
【請求項８】
前記リード端子は、前記封止層から側方に露出するように前記封止層の周囲に沿って設けられることを特徴とする請求項７記載の半導体モジュール。
【請求項９】
前記絶縁層は積層された複数の絶縁層を含み、
前記複数の配線パターンの各々は、各絶縁層上に形成され、
前記複数の半導体チップは、前記複数の絶縁層のうち最上部の絶縁層上に実装されることを特徴とする請求項１〜８のいずれかに記載の半導体モジュール。
【請求項１０】
前記絶縁層は、ポリイミドからなることを特徴とする請求項１〜９のいずれかに記載の半導体モジュール。
【請求項１１】
前記複数の半導体チップは、集積回路チップを含むことを特徴とする請求項１〜１０のいずれかに記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを備えた半導体モジュールに関する。
【背景技術】
【０００２】
デジタルテレビ等の電子機器には、多数のＩＣ（Integrated Circuit：集積回路）チップが搭載されている。近年の多機能かつ高性能の電子機器においては、多数のデジタル信号を高速に処理する必要があり、集積度の高いＩＣチップが搭載されている。
【０００３】
通常、ＩＣチップは、外的影響による劣化を防止するためパッケージに収容される。パッケージには、ＩＣチップに複数の信号を入出力するための複数の外部端子が設けられている。一般に、パッケージの外部端子の数は、ＩＣチップの集積度の上昇に伴い増加する。そのため、集積度の高いＩＣチップが収容されるパッケージにおいては、多数の外部端子を設ける必要がある。
【０００４】
近年の高性能の電子機器においては、多数の外部端子を設けることができるＢＧＡ（Ball Grid Array）タイプのパッケージ（例えば、特許文献１参照。）が多く用いられている。ＢＧＡタイプのパッケージにおいては、パッケージの下面の全体に多数のはんだボールが形成されている。各はんだボールはパッケージ内のＩＣチップに電気的に接続されており、外部端子として用いられる。
【０００５】
上記ＢＧＡタイプのパッケージは、はんだボールをはんだ付けすることにより配線基板に実装される。配線基板に実装されたパッケージは、配線基板に形成される配線パターンを介して他の電子部品と電気的に接続される。これにより、はんだボールを介してＩＣチップに複数のデジタル信号が入出力される。
【特許文献１】特開２００２−３３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、多数の外部端子を有するパッケージを配線基板に実装する場合、外部端子の数に応じて配線基板の配線密度を高くしなければならない。配線基板の配線密度は、配線パターンを微細化すること、または基板の層数を増加することにより高くすることができる。
【０００７】
しかしながら、配線パターンを微細化する場合、高度な製造技術が必要となる。また、配線基板の基板層数を増加する場合、基板の材料および製造工程が増加する。したがって、いずれの場合も配線基板の製造コストが増加する。
【０００８】
本発明の目的は、複数の半導体チップを備えかつ外部端子の数が少ない半導体モジュールを提供することである。
【課題を解決するための手段】
【０００９】
（１）本発明に係る半導体モジュールは、基台と、基台上に設けられるシリコン基板と、シリコン基板上に設けられ、複数の配線パターンを有する絶縁層と、絶縁層上に実装される複数の半導体チップと、複数の半導体チップに電気的に接続される複数の外部端子と、複数の半導体チップ、シリコン基板および基台の上部を封止する封止層とを備え、複数の半導体チップは複数の配線パターンのうち所定数の配線パターンによって相互に電気的に接続されるものである。
【００１０】
その半導体モジュールにおいては、複数の半導体チップが複数の配線パターンを有する絶縁層上に実装される。そして、複数の半導体チップは、絶縁層上の複数の配線パターンのうちの所定数の配線パターンによって相互に電気的に接続される。
【００１１】
この場合、上記所定数の配線パターンを用いて複数の半導体チップの間で相互に信号の伝送を行うことができる。すなわち、半導体モジュール内において複数の半導体チップの間で相互に信号の伝送を行うことができる。したがって、半導体モジュール内に入力および半導体モジュール外に出力される信号の数を大幅に低減することができる。それにより、半導体モジュール内に信号を入力するための外部端子および半導体モジュール外に信号を出力するための外部端子の数を大幅に削減することができる。その結果、複数の半導体チップを備える半導体モジュールを配線密度の低い配線基板に実装することが可能となる。
【００１２】
また、複数の半導体チップ、シリコン基板および基台の上部は、封止層により封止される。この場合、外的影響により複数の半導体チップ、シリコン基板および基台が劣化および損傷することを防止することができるので、半導体モジュールの寿命を延ばすことができる。
【００１３】
また、この半導体モジュールにおいては、シリコン基板が用いられる。この場合、シリコン基板は薄膜加工が容易であるので、半導体モジュールを十分に薄型化することができる。
【００１４】
また、この半導体モジュールは、配線密度の低い配線基板に実装することができるので、配線基板の基板層数を低減することができる。それにより、配線基板の薄型化および低コスト化を実現することができる。その結果、電子機器の小型化および低コスト化を実現することができる。
【００１５】
（２）複数の外部端子は封止層から側方または下方に露出してもよい。
【００１６】
この場合、外部端子と配線基板上の配線との接続が容易になる。したがって、配線基板へ半導体モジュールの実装が容易になる。
【００１７】
（３）複数の半導体チップは信号伝送用の複数のパッドを有し、複数の外部端子の数は複数の半導体チップの複数のパッドの合計の数より少なくてもよい。
【００１８】
複数の半導体チップをそれぞれ別個に配線基板に実装する場合には、各半導体チップの複数のパッドを配線基板の配線パターンに接続する必要がある。そのため、配線基板の配線パターンの密度を高くする必要がある。
【００１９】
これに対して、本発明では、複数の外部端子を配線基板の複数の配線パターン接続することにより半導体モジュールを配線基板上に実装することができる。この場合、複数の外部端子の数が複数の半導体チップの複数のパッドの数の合計よりも少ないので、複数の半導体チップをそれぞれ別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。
【００２０】
（４）複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、第１の半導体チップの複数のパッドは、信号伝送用の複数の第１のパッドを含み、第２の半導体チップの複数のパッドは、信号伝送用の複数の第２のパッドを含み、複数の第１のパッドと複数の第２のパッドとは所定数の配線パターンを介して相互に電気的に接続されてもよい。
【００２１】
この半導体モジュールにおいては、第１および第２の半導体チップの複数のパッドのうち、複数の第１のパッドおよび複数の第２のパッドは、第１の半導体チップと第２の半導体チップとの間で伝送される信号を入出力するために用いられる。
【００２２】
この場合、複数の第１および第２のパッドは外部端子に接続されなくてもよい。したがって、第１および第２の半導体チップの複数のパッドに比べて、外部端子の数を十分に削減することができる。それにより、第１および第２の半導体チップを別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。
【００２３】
（５）半導体モジュールは、基台の下面に設けられる電力供給用の第３のパッドをさらに備え、第３のパッドは、複数の半導体チップに電気的に接続されてもよい。
【００２４】
この場合、第３のパッドを用いて複数の半導体チップに電力を供給することができる。それにより、外部端子の数をさらに削減することができる。
【００２５】
また、第３のパッドは基台の下面に設けられるので、第３のパッドを十分な面積で形成することができる。それにより、複数の半導体チップに容易かつ確実に電力を供給することができる。
【００２６】
（６）複数の半導体チップは、複数のパッドを有する第１の半導体チップと、複数のパッドを有する第２の半導体チップとを含み、第１の半導体チップの複数のパッドは、電力供給用の複数の第４のパッドを含み、第２の半導体チップの複数のパッドは、電力供給用の複数の第５のパッドを含み、複数の第４のパッドおよび複数の第５のパッドは、第３のパッドに電気的に接続されてもよい。
【００２７】
この半導体モジュールにおいては、第１および第２の半導体チップの複数のパッドのうち、複数の第４のパッドおよび複数の第５のパッドは、第１および第２の半導体チップに電力を供給するための第３のパッドに電気的に接続される。
【００２８】
この場合、複数の第４および第５のパッドは外部端子に接続されなくてもよい。したがって、第１および第２の半導体チップの複数のパッドに比べて、外部端子の数を十分に削減することができる。それにより、第１および第２の半導体チップを別個に配線基板に実装する場合に比べて、配線密度の低い配線基板に半導体モジュールを実装することができる。
【００２９】
（７）複数の外部端子は、複数の半導体チップへ信号を入出力するための複数のリード端子を含み、封止層は、基台の上部側、シリコン基板、絶縁層、複数の半導体チップ、および複数のリード端子の一端側を封止し、封止層、基台および絶縁層は樹脂材料からなってもよい。
【００３０】
この場合、封止層により、基台、シリコン基板、絶縁層および複数の半導体チップを外的影響から保護することができる。また、封止層、基台および絶縁層は樹脂材料からなるので、シリコン基板、絶縁層および基台と封止層との濡れ性を容易に向上させることができる。
【００３１】
（８）リード端子は、封止層から側方に露出するように封止層の周囲に沿って設けられてもよい。この場合、配線基板への半導体モジュールの実装が容易になる。
【００３２】
（９）絶縁層は積層された複数の絶縁層を含み、複数の配線パターンの各々は、各絶縁層上に形成され、複数の半導体チップは、複数の絶縁層のうち最上部の絶縁層上に実装されてもよい。
【００３３】
この場合、複数の絶縁層上に十分な数の配線パターンを形成することができるので、複数の半導体チップ間で十分な数の信号を伝送することができる。それにより、より多くの半導体チップを半導体モジュール内に収容することが可能になるとともに、外部端子の数をさらに削減することができる。
【００３４】
（１０）絶縁層は、ポリイミドからなってもよい。この場合、ポリイミドは薄膜加工が容易であるので、半導体モジュールをさらに薄型化することができる。
【００３５】
（１１）複数の半導体チップは、集積回路チップを含んでもよい。この場合、半導体モジュールにおいて種々の処理を実行することができる。それにより、電子機器の小型化および高機能化が可能となる。
【発明の効果】
【００３６】
本発明によれば、半導体モジュール内において複数の半導体チップの間で相互に信号の伝送を行うことができる。それにより、半導体モジュール内に信号を入力するための外部端子および半導体モジュール外に信号を出力するための外部端子の数を大幅に削減することができる。その結果、複数の半導体チップを備える半導体モジュールを配線密度の低い配線基板に実装することが可能となる。
【００３７】
また、外部端子の数が大幅に削減されるので、ＱＦＰ（Quad Flat Package）またはＳＯＰ（Small Outline Package）等の構成で半導体モジュールを設計することが可能となる。すなわち、外部端子としてはんだボールを用いなくてもよい構成で半導体モジュールを設計することができる。それにより、半導体モジュールの薄型化が可能となる。
【００３８】
また、複数の半導体チップが外的影響により劣化および損傷することを封止層により防止することができる。
【００３９】
また、シリコン基板が用いられるので、半導体モジュールを十分に薄型化することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態に係る半導体モジュールについて図面を用いて説明する。
【００４１】
（１）テレビジョン受像機の構成
図１は、本発明の一実施の形態に係る半導体モジュールが搭載されたテレビジョン受像機の概略背面図である。
【００４２】
図１に示すように、テレビジョン受像機１０００の背面側には、電源ユニット１００、映像処理ユニット２００およびディスプレイ駆動ユニット３００が設けられている。テレビジョン受像機１０００の正面側には、プラズマディスプレイパネル（ＰＤＰ）、液晶表示装置（ＬＣＤ）または陰極線管（ＣＲＴ）等の表示装置４００が設けられている。また、テレビジョン受像機１０００の正面側には、スピーカ等の音声出力装置５００（後述する図２参照）が設けられている。
【００４３】
電源ユニット１００は、電源プラグ（図示せず）を介して商用電源に接続される。電源ユニット１００は、商用電源から供給される交流電圧を直流電圧に変換し、映像処理ユニット２００、ディスプレイ駆動ユニット３００、表示装置４００および音声出力装置５００に供給する。
【００４４】
映像処理ユニット２００は、ＤＶＤ（デジタルバーサタイルディスク）再生装置等の外部機器９０１（図２参照）から出力されるデジタル信号およびアンテナ９０２（図２参照）から出力されるデジタル放送信号を処理し、デジタル映像信号をディスプレイ駆動ユニット３００へ出力し、音声信号を音声出力装置５００（図２参照）へ供給する。
【００４５】
ディスプレイ駆動ユニット３００は、映像処理ユニット２００から出力されたデジタル映像信号に基づいて駆動信号を表示装置４００に供給する。これにより、表示装置４００に映像が表示される。
【００４６】
また、音声出力装置５００は、映像処理ユニット２００から供給される音声信号に基づいて音声を出力する。
【００４７】
（２）映像処理ユニットの構成
次に、映像処理ユニット２００について詳細に説明する。図２は、映像処理ユニット２００の構成を示すブロック図である。
【００４８】
図１および図２に示すように、映像処理ユニット２００は、配線基板２０１ならびに配線基板２０１上に設けられるＨＤＭＩ（High-Definition Multimedia Interface）コネクタ２０２、ＨＤＭＩインターフェース２０３、ＮＩＭ（Network Interface Module）２０４、半導体モジュール２０５、ディスプレイインターフェース２０６、選択回路２０７、音声回路２０８およびＲＯＭ（Read Only Memory）２０９を含む。
【００４９】
半導体モジュール２０５は、パッケージ内にデコーダＬＳＩ（Large Scale Integration）５１およびＲＡＭ（Random Access Memory）５２，５３が収容された構成を有する。上記パッケージとしては、例えば、外部端子としてはんだボールを用いないＱＦＰ（Quad Flat Package）またはＳＯＰ（Small Outline Package）等の構成のものを用いることができる。
【００５０】
図２に示すように、デコーダＬＳＩ５１には、合成回路１１、デコーダ回路１２、ＣＰＵ（中央演算処理装置）回路１３およびメモリインターフェース回路１４が形成されている。また、デコーダＬＳＩ５１には約４１２個のパッド（図示せず）が形成されている。半導体モジュール２０５の詳細は後述する。
【００５１】
ＨＤＭＩコネクタ２０２には、ＨＤＭＩケーブル（図示せず）を介して外部機器９０１（図２）が接続されている。ＨＤＭＩインターフェース２０３には、外部機器９０１からＨＤＭＩケーブルおよびＨＤＭＩコネクタ２０２を介して、ＨＤＭＩ規格に準拠したデジタル信号が入力される。なお、ＨＤＭＩコネクタ２０２とＨＤＭＩインターフェース２０３とは、配線基板２０１に形成された差動信号伝送部６００（図１）により電気的に接続されている。差動信号伝送部６００の詳細は後述する。
【００５２】
ＨＤＭＩインターフェース２０３は、外部機器９０１から出力されたデジタル信号からデジタル映像信号およびデジタル音声信号を復号し、ＲＧＢ（赤緑青）各８ビットで合計２４ビットのＲＧＢデジタル映像信号を合成回路１１へ出力し、デジタル音声信号を選択回路２０７へ出力する。
【００５３】
ＮＩＭ２０４には、アンテナ９０２から複数のデジタル放送信号が入力される。ＮＩＭ２０４は、複数のデジタル放送信号の中から１つのデジタル放送信号を選択する。また、ＮＩＭ２０４は、選択したデジタル放送信号を復調することにより、ＭＰＥＧ（Motion Picture Experts Group）−２規格に準拠した１１ビットのトランスポートストリームをデコーダ回路１２へ出力する。
【００５４】
デコーダ回路１２は、ＮＩＭ２０４から出力されたトランスポートストリームからデジタル映像信号およびデジタル音声信号を復号し、ＲＧＢ各８ビットで合計２４ビットのＲＧＢデジタル映像信号を合成回路１１へ出力し、音声ＤＡＣ（Digital Analog Converter）用フォーマットの５ビットのデジタル音声信号を選択回路２０７へ出力する。
【００５５】
合成回路１１は、ＨＤＭＩインターフェース２０３から出力されたデジタル映像信号とデコーダ回路１２から出力されたデジタル映像信号とを合成するか、あるいはどちらか一方を選択し、ＲＧＢ各８ビットで合計２４ビットの合成したＲＧＢデジタル映像信号または選択したＲＧＢデジタル映像信号をディスプレイインターフェース２０６を介してディスプレイ駆動ユニット３００へ出力する。
【００５６】
ディスプレイ駆動ユニット３００は、合成回路１１から出力されたデジタル映像信号に基づいて駆動信号を表示装置４００（図１）に供給する。それにより、表示装置４００に映像が表示される。なお、合成回路１１から上記合成されたデジタル映像信号が出力されている場合には、合成された２つのデジタル映像信号のうち一方のデジタル映像信号に基づく映像が表示装置４００上に主画面として表示され、他方のデジタル映像信号に基づく映像が上記主画面内に副画面としてＯＳＤ（オンスクリーン表示：On Screen Display）で提示される。
【００５７】
選択回路２０７は、ＨＤＭＩインターフェース２０３から出力されたデジタル音声信号およびデコーダ回路１２から出力されたデジタル音声信号のうちどちらか一方をＤ／Ａ（デジタルアナログ）変換して音声回路２０８へ出力する。
【００５８】
音声回路２０８は、選択回路２０７から出力されたアナログ音声信号を増幅して音声出力装置５００のボイスコイルへ出力する。それにより、音声出力装置５００から音声が出力される。
【００５９】
ＲＯＭ２０９には、ＣＰＵ回路１３の実行プログラムが記憶されている。ＲＯＭ２０９は、１６ビットのデータ信号線と、合計２１ビットのアドレス信号線およびイネーブル信号線とによりデコーダＬＳＩ５１に接続されている。ＣＰＵ回路１３は、ＨＤＭＩインターフェース２０３およびＮＩＭ２０４をそれぞれ３ビットのシリアル制御線で制御し、選択回路２０７を２ビットのＩＩＣ制御線で制御する。また、ＣＰＵ回路１３は、合成回路１１、デコーダ回路１２へ制御信号を出力し、それらの処理動作を制御する。
【００６０】
ＲＡＭ５２，５３は、デコーダ回路１２およびＣＰＵ回路１３の作業領域として機能するワーキングメモリであるとともに、ＣＰＵ回路１３の２次キャッシュメモリである。ＲＡＭ５２，５３としては、例えば５１２Ｍビットの容量を持つ汎用的なＤＤＲ（double data rate）２メモリを用いることができる。この場合、ＲＡＭ５２，５３には、それぞれ約７９個のパッドが形成される。
【００６１】
メモリインターフェース回路１４とＲＡＭ５２，５３とは、ＲＡＭ５２，５３に共通に設けられた信号伝送路Ｌ１、ならびにＲＡＭ５２，５３にそれぞれ対応するように設けられた信号伝送路Ｌ２，Ｌ３により電気的に接続されている。
【００６２】
メモリインターフェース回路１４および信号伝送路Ｌ１を介して、デコーダ回路１２またはＣＰＵ回路１３からＲＡＭ５２，５３へ共通の制御信号が伝送される。ＲＡＭ５２，５３として５１２ＭビットのＤＤＲ２メモリを用いる場合、デコーダ回路１２またはＣＰＵ回路１３からＲＡＭ５２，５３へ伝送される制御信号は、例えば、３１ビットの信号である。この制御信号は、例えば、１３ビットのアドレス制御信号、３ビットのバンク制御信号、１ビットのチップセレクト制御信号、４ビットのストローブ制御信号、２ビットのマスク制御信号、２ビットのクロック制御信号および６ビットのイネーブル制御信号を含む。
【００６３】
また、メモリインターフェース回路１４および信号伝送路Ｌ２を介して、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５２との間でデータ信号が伝送され、メモリインターフェース回路１４および信号伝送路Ｌ３を介して、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５３との間でデータ信号が伝送される。
【００６４】
ＲＡＭ５２，５３として５１２ＭビットのＤＤＲ２メモリを用いる場合、データ信号は、例えば、３２ビットの信号となる。この場合、デコーダ回路１２またはＣＰＵ回路１３とＲＡＭ５２，５３との間における信号の伝送容量を十分に確保することができる。
【００６５】
半導体モジュール２０５およびＲＡＭ５２，５３は、後述する２つの電源パッドに電気的に接続されている。一方の電源パッドは、電源ユニット１００の高電位側の電源ラインに接続され、他方の電源パッドは、電源ユニット１００の低電位側の電源ラインに接続されている。
【００６６】
（３）半導体モジュール
次に、半導体モジュール２０５について詳細に説明する。
【００６７】
図３は、半導体モジュール２０５を示す概略断面図であり、図４は、半導体モジュール２０５の下面図である。
【００６８】
図３に示すように、半導体モジュール２０５は、シリコン基板２１０、シリコン基板２１０の上面側に積層される第１〜第４の絶縁層２１１〜２１４、およびシリコン基板２１０の下面側に設けられるダイパッド２１５を含む。第１〜第４の絶縁層２１１〜２１４は、例えばポリイミド等の樹脂材料からなる。
【００６９】
第１の絶縁層２１１上には、複数の配線パターン２１６ａが形成され、第２の絶縁層２１２上には、複数の配線パターン２１６ｂが形成され、第３の絶縁層２１３上には、複数の配線パターン２１６ｃが形成され、第４の絶縁層２１４上には、複数の配線パターン２１６ｄ，２１６ｅ，２１６ｆ，２１６ｇ，２１６ｈ，２１６ｉ，２１６ｊ，２１６ｋが形成されている。配線パターン２１６ａ〜２１６ｋは、例えば、スパッタリングにより第１〜第４の絶縁層２１１〜２１４上にアルミニウム（Ａｌ）膜を形成した後、アルミニウム膜を所定のパターンでエッチングすることにより形成される。
【００７０】
第４の絶縁層２１４の上面には、複数の接続パッド２１７ａ，２１７ｂ，２１７ｃ，２１７ｄが形成されている。
【００７１】
第２〜第４の絶縁層２１２〜２１４には、第２〜第４の絶縁層２１２〜２１４を貫通するように複数のコンタクトホール２１８ａ，２１８ｂ，２１８ｃが形成されている。第３および第４の絶縁層２１３，２１４には、第３および第４の絶縁層２１３，２１４を貫通するように複数のコンタクトホール２１８ｄ，２１８ｅが形成されている。第４の絶縁層２１４には、第４の絶縁層２１４を貫通するように複数のコンタクトホール２１８ｆ，２１８ｇ，２１８ｈが形成されている。コンタクトホール２１８ａ〜２１８ｈは、例えば、エッチングにより形成される。
【００７２】
コンタクトホール２１８ａは、配線パターン２１６ａと接続パッド２１７ａとを電気的に接続し、コンタクトホール２１８ｂは、配線パターン２１６ａと配線パターン２１６ｄとを電気的に接続し、コンタクトホール２１８ｃは、配線パターン２１６ａと配線パターン２１６ｈとを電気的に接続している。
【００７３】
コンタクトホール２１８ｄは、配線パターン２１６ｂと配線パターン２１６ｅとを電気的に接続し、コンタクトホール２１８ｅは、配線パターン２１６ｂと配線パターン２１６ｊとを電気的に接続している。
【００７４】
コンタクトホール２１８ｆは、配線パターン２１６ｃと配線パターン２１６ｆとを電気的に接続し、コンタクトホール２１８ｇは、配線パターン２１６ｃと配線パターン２１６ｉとを電気的に接続し、コンタクトホール２１８ｈは、配線パターン２１６ｃと接続パッド２１７ｄとを電気的に接続している。
【００７５】
デコーダＬＳＩ５１の複数のパッド（図示せず）上には、複数のバンプ２１９ａが設けられ、ＲＡＭ５２，５３の複数のパッド（図示せず）上には、複数のバンプ２１９ｂが設けられている。デコーダＬＳＩ５１およびＲＡＭ５２，５３は、フリップチップ工法またはワイヤボンディング工法により、第４の絶縁層２１４上に実装される。なお、図３は、フリップチップ工法によりデコーダＬＳＩ５１およびＲＡＭ５２，５３を第４の絶縁層２１４上に実装した例を示している。
【００７６】
第４の絶縁層２１４上において、配線パターン２１６ｄは、所定のバンプ２１９ｂとコンタクトホール２１８ｂとを電気的に接続し、配線パターン２１６ｅは、所定のバンプ２１９ｂとコンタクトホール２１８ｄとを電気的に接続し、配線パターン２１６ｆは、所定のバンプ２１９ｂとコンタクトホール２１８ｆとを電気的に接続している。
【００７７】
また、第４の絶縁層２１４上において、配線パターン２１６ｈは、所定のバンプ２１９ａとコンタクトホール２１８ｃとを電気的に接続し、配線パターン２１６ｉは、所定のバンプ２１９ａとコンタクトホール２１８ｇとを電気的に接続し、配線パターン２１６ｊは、所定のバンプ２１９ａとコンタクトホール２１８ｅとを電気的に接続している。
【００７８】
また、第４の絶縁層２１４上において、配線パターン２１６ｇは、所定のバンプ２１９ａと所定のバンプ２１９ｂとを電気的に接続し、配線パターン２１６ｋは、所定のバンプ２１９ａと接続パッド２１７ｃとを電気的に接続している。なお、接続パッド２１７ｂは、第４の絶縁層２１４上に形成された図示しない配線パターンを介して所定のバンプ２１９ａに電気的に接続されている。
【００７９】
ダイパッド２１５としては、例えば、ウレタンシート等の絶縁性の樹脂シートを用いることができる。シリコン基板２１０は、接着剤等によりダイパッド２１５の上面に接合されている。シリコン基板２１０の形状は、例えば、一辺が１３ｍｍの方形であり、ダイパッド２１５の形状は、例えば、一辺が１４ｍｍの方形である。
【００８０】
図３および図４に示すように、ダイパッド２１５の下面には、第１の電源パッド２２０および第２の電源パッド２２１がそれぞれ所定の領域に形成されている。また、図３に示すように、ダイパッド２１５の上面には複数の接続パッド２２２，２２３が形成されている。
【００８１】
図３および図４に示すように、第１の電源パッド２２０と複数の接続パッド２２２とは、ダイパッド２１５の下面、側面および上面に形成された複数の配線パターン２２４を介して電気的に接続されている。また、第２の電源パッド２２１と複数の接続パッド２２３とは、ダイパッド２１５の下面、側面および上面に形成された複数の配線パターン２２５を介して電気的に接続されている。第１の電源パッド２２０、第２の電源パッド２２１および配線パターン２２４，２２５は、例えば、銀（Ａｇ）等の金属材料をダイパッド２１５の表面にめっきすることにより形成される。
【００８２】
なお、１つの配線パターン２２４により第１の電源パッド２２０と複数の接続パッド２２２とを電気的に接続してもよい。この場合、配線パターン２２４の一端は、第１の電源パッド２２０に接続され、他端は、ダイパッド２１５の上面で、複数の接続パッド２２２を覆うように形成される。また、同様に、１つの配線パターン２２５により第２の電源パッド２２１と複数の接続パッド２２２とを電気的に接続してもよい。
【００８３】
図３に示すように、複数の接続パッド２１７ａと複数の接続パッド２２２とは、複数のワイヤ２２６により電気的に接続され、複数の接続パッド２１７ｄと複数の接続パッド２２３とは、複数のワイヤ２２７により電気的に接続されている。また、複数の接続パッド２１７ｂおよび複数の接続パッド２１７ｃは、複数のワイヤ２２８により複数のリード（端子）２２９に電気的に接続されている。
【００８４】
ダイパッド２１５の上部側、シリコン基板２１０、第１〜第４の絶縁層２１１〜２１４、デコーダＬＳＩ５１、ＲＡＭ５２，５３およびリード線２２９の一端側を封止するようにモールド部２３０が形成されている。モールド部２３０は、例えば、エポキシ樹脂等の樹脂材料からなる。なお、第１の電源パッド２２０、第２の電源パッド２２１、およびリード線２２９の他端側はモールド部２３０から露出している。具体的には、第１の電源パッド２２０、第２の電源パッド２２１はモールド部２３０の下方に露出しており、リード線２２９はモールド部２３０の側方に露出している。
【００８５】
図５は、配線基板２０１上への半導体モジュール２０５の実装状態を説明するための図である。図５において、（ａ）は側面図であり、（ｂ）は上面図である。なお、図５においては、ＨＤＭＩコネクタ２０２、ＨＤＭＩインターフェース２０３および半導体モジュール２０５が実装されている領域を示している。
【００８６】
図５に示すように、配線基板２０１は、単層の基板２０１ａを有する。基板２０１ａの上面には、複数の配線パターン２０１ｂおよび電力供給用配線層２０１ｃ，２０１ｄが形成され、基板２０１ａの下面には、電力供給用配線層２０１ｅ，２０１ｆが形成されている。なお、基板２０１ａは、例えばガラスエポキシ等の誘電材料からなる。基板２０１ａはいわゆる両面プリント基板である。
【００８７】
また、基板２０１ａには、上下に貫通するビア２０１ｇ，２０１ｈが形成されている。ビア２０１ｇは、電力供給用配線層２０１ｃと電力供給用配線層２０１ｅとを電気的に接続し、ビア２０１ｈは、電力供給用配線層２０１ｄと電力供給用配線層２０１ｆとを電気的に接続している。
【００８８】
電力供給用配線層２０１ｅは、電源ユニット１００（図２）の高電位側の電源ラインに電気的に接続され、電力供給用配線層２０１ｆは、電源ユニット１００の低電位側の電源ラインに電気的に接続されている。
【００８９】
半導体モジュール２０５は、例えば、リフローはんだ付け法により、第１の電源パッド２２０（図３および図４）および第２の電源パッド２２１（図３および図４）を電力供給用配線層２０１ｃおよび電力供給用配線層２０１ｄにそれぞれ接続するとともに、リード線２２９の他端を、配線基板２０１の配線パターン２０１ｂに接続することにより、配線基板２０１上に実装される。
【００９０】
なお、複数の配線パターン２０１ｂは、配線基板２０１上に実装されるＨＤＭＩインターフェース２０３、ＮＩＭ２０４（図２）、ディスプレイインターフェース２０６（図２）、選択回路２０７（図２）、およびＲＯＭ２０９（図２）の各リード（外部端子）に電気的に接続されている。したがって、複数の配線パターン２０１ｂを介して、ＨＤＭＩインターフェース２０３、ＮＩＭ２０４、ディスプレイインターフェース２０６、選択回路２０７、およびＲＯＭ２０９と半導体モジュール２０５との間で種々の信号を伝送することができる。
【００９１】
以上のような構成において、デコーダＬＳＩ５１（図３）からＲＡＭ５２，５３（図３）への制御信号の伝送は、図３に示すバンプ２１９ａ、配線パターン２１６ｊ、コンタクトホール２１８ｅ、配線パターン２１６ｂ、コンタクトホール２１８ｄ、配線パターン２１６ｅおよびバンプ２１９ｂを介して行われる。なお、バンプ２１９ａ、配線パターン２１６ｊ、コンタクトホール２１８ｅ、配線パターン２１６ｂ、コンタクトホール２１８ｄ、配線パターン２１６ｅおよびバンプ２１９ｂが図２の信号伝送路Ｌ１に相当する。
【００９２】
また、デコーダＬＳＩ５１とＲＡＭ５２，５３との間のデータ信号の伝送は、バンプ２１９ａ、配線パターン２１６ｇおよびバンプ２１９ｂを介して行われる。なお、バンプ２１９ａ、配線パターン２１６ｇおよびバンプ２１９ｂが図２の信号伝送路Ｌ２，Ｌ３に相当する。
【００９３】
また、配線基板２０１（図２）に実装される他の電子機器からデコーダＬＳＩ５１への信号の入力およびデコーダＬＳＩ５１から他の電子機器への信号の出力は、バンプ２１９ａ（図３）、配線パターン２１６ｋ（図３）、接続パッド２１７ｃ（図３）、ワイヤ２２８（図３）、リード線２２９（図３および図５）および配線パターン２０１ｂ（図５）、またはバンプ２１９ａ（図３）、第４の絶縁層２１４（図３）上に形成される図示しない配線パターン、接続パッド２１７ｂ（図３）、ワイヤ２２８（図３）、リード線２２９（図３および図５）および配線パターン２０１ｂ（図５）を介して行われる。
【００９４】
つまり、本実施の形態においては、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で伝送される信号は、半導体モジュール２０５の外部に出力されることなく、半導体モジュール２０５内において処理することができる。この場合、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で伝送される信号を外部へ入出力するための外部端子を半導体モジュール２０５に設ける必要がない。それにより、半導体モジュール２０５の外部端子の数を６３個削減することができる。
【００９５】
また、図３に示すように、第１の電源パッド２２０は、配線パターン２２４、接続パッド２２２、ワイヤ２２６、接続パッド２１７ａ、コンタクトホール２１８ａ、配線パターン２１６ａ、コンタクトホール２１８ｃおよび配線パターン２１６ｈを介してデコーダＬＳＩ５１に電気的に接続されるとともに、配線パターン２２４、接続パッド２２２、ワイヤ２２６、接続パッド２１７ａ、コンタクトホール２１８ａ、配線パターン２１６ａ、コンタクトホール２１８ｂおよび配線パターン２１６ｄを介してＲＡＭ５２，５３に電気的に接続されている。
【００９６】
また、第２の電源パッド２２１は、配線パターン２２５、接続パッド２２３、ワイヤ２２７、接続パッド２１７ｄ、コンタクトホール２１８ｈ、配線パターン２１６ｃ、コンタクトホール２１８ｇおよび配線パターン２１６ｉを介してデコーダＬＳＩ５１に電気的に接続されるとともに、配線パターン２２５、接続パッド２２３、ワイヤ２２７、接続パッド２１７ｄ、コンタクトホール２１８ｈ、配線パターン２１６ｃ、コンタクトホール２１８ｆおよび配線パターン２１６ｆを介してＲＡＭ５２，５３に電気的に接続されている。
【００９７】
ここで、上述したように、第１の電源パッド２２０（図３）は、配線基板２０１に形成された電力供給用配線層２０１ｃ（図５）、ビア２０１ｇ（図５）および電力供給用配線層２０１ｅ（図５）を介して電源ユニット１００（図２）の高電位側の電源ラインに電気的に接続され、第２の電源パッド２２１（図３）は、配線基板２０１に形成された電力供給用配線層２０１ｄ（図５）、ビア２０１ｈ（図５）および電力供給用配線層２０１ｆ（図５）を介して電源ユニット１００の低電位側の電源ラインに電気的に接続されている。
【００９８】
したがって、電源ユニット１００により生成される所定の電圧を、第１の電源パッド２２０（図３）と第２の電源パッド２２１（図３）との間に印加することができる。それにより、デコーダＬＳＩ５１（図３）およびＲＡＭ５２，５３（図３）に電圧を印加することができる。すなわち、本実施の形態に係る半導体モジュール２０５においては、１つの第１の電源パッド２２０と１つの第２の電源パッド２２１とを用いてデコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給することができる。
【００９９】
例えば、デコーダＬＳＩ５１には、１．８Ｖの電圧および２．４Ａの電流が供給され、ＲＡＭ５２，５３には、１．８Ｖの電圧および０．３Ａの電流がそれぞれ供給される。なお、この場合、デコーダＬＳＩ５１には、電力供給用パッド（図示せず）を約２４０個形成し、そのうちの約半数の電源供給用パッド（高電位側の電源供給用パッド）を第１の電源パッド２２０に電気的に接続し、残りの電源供給用パッド（低電位側の電源供給用パッド）を第２の電源パッド２２１に電気的に接続することが好ましい。同様に、ＲＡＭ５２，５３には、それぞれ電力供給用パッドを約３２個形成し、そのうちの約半数の電源供給用パッド（高電位側の電源供給用パッド）を第１の電源パッド２２０に電気的に接続し、残りの電源供給用パッド（低電位側の電源供給用パッド）を第２の電源パッド２２１に電気的に接続することが好ましい。なお、ここでいう高電位側の電源とは１．８Ｖ電源であり、低電位側の電源とはグラウンドである。これらの場合、１つの電源供給用パッドの電流容量を約２０ｍＡ以下に抑制することができるので、デコーダＬＳＩ５１およびＲＡＭ５２，５３の信頼性を向上させることができる。
【０１００】
（４）差動信号伝送部の構造
次に、差動信号伝送部６００の構成について図面を用いて説明する。
【０１０１】
図６は、差動信号伝送部６００を示す上面図である。
【０１０２】
図５および図６に示すように、本実施の形態においては、ＨＤＭＩコネクタ２０２とＨＤＭＩインターフェース２０３とは、配線基板２０１に形成された差動信号伝送部６００により接続されている。
【０１０３】
差動信号伝送部６００は、４つの差動信号伝送路６０１〜６０４（図６）、基板２０１ａの上面に形成されるグランド線路６０５ａ，６０６ａ、および基板２０１ａの下面に形成されるグランド線路６０５ｂ，６０６ｂを含む。
【０１０４】
差動信号伝送路６０１は、信号伝送線路６０１ａ，６０１ｂにより構成され、差動信号伝送路６０２は、信号伝送線路６０２ａ，６０２ｂにより構成され、差動信号伝送路６０３は、信号伝送線路６０３ａ，６０３ｂにより構成され、差動信号伝送路６０４は、信号伝送線路６０４ａ，６０４ｂにより構成される。
【０１０５】
信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂの一端は、ＨＤＭＩコネクタ２０２のリード線２２（図６）に接続され、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂの他端は、ＨＤＭＩインターフェース２０３のリード線２３（図６）に接続されている。
【０１０６】
また、グランド線路６０５ａ，６０６ａの一端および他端は、ＨＤＭＩコネクタ２０２の接地端子およびＨＤＭＩインターフェース２０３の接地端子にそれぞれ電気的に接続されている。また、グランド線路６０５ｂ，６０６ｂの一端および他端は、基板２０１ａに形成されたビア２４（図５）およびビア２５（図５）を介してＨＤＭＩコネクタ２０２の接地端子およびＨＤＭＩインターフェース２０３の接地端子にそれぞれ電気的に接続されている。
【０１０７】
例えば、ＨＤＭＩコネクタ２０２（図５および図６）からＨＤＭＩインターフェース２０３（図５および図６）へ４種類の差動信号が伝送される場合、本例では、第１の差動信号が差動信号伝送路６０１により伝送され、第２の差動信号が差動信号伝送路６０２により伝送され、第３の差動信号が差動信号伝送路６０３により伝送され、第４の差動信号が差動信号伝送路６０４により伝送される。なお、本例においては、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂには、それぞれ逆相の電圧が印加される。
【０１０８】
図７は、信号伝送線路６０１ａ，６０１ｂを説明するための図である。なお、図７において、（ａ）は信号伝送線路６０１ａを示し、（ｂ）は信号伝送線路６０１ｂを示している。
【０１０９】
図７（ａ）に示すように、信号伝送線路６０１ａは、基板２０１ａを上下に貫通するビア６１０，６１１および基板２０１ａ上に形成された配線パターン６１２からなる。配線パターン６１２の一端はリード線２２に接続され、他端はリード線２３に接続されている。また、ビア６１０，６１１は、配線パターン６１２から下方に延びるように形成されている。
【０１１０】
図７（ｂ）に示すように、信号伝送線路６０１ｂは、基板２０１ａを上下に貫通するビア６２０，６２１、基板２０１ａの上面に形成された配線パターン６２２，６２３、および基板２０１ａの下面に形成された配線パターン６２４からなる。配線パターン６２２の一端はリード線２２に接続され、他端はビア６２０の上端に接続されている。配線パターン６２４の一端はビア６２０の下端に接続され、配線パターン６２４の他端はビア６２１の下端に接続されている。また、配線パターン６２３の一端はビア６２１の上端に接続され、他端はリード線２３に接続されている。
【０１１１】
なお、本実施の形態においては、ビア６１０，６１１，６２２，６２３の長さおよび径は等しく、配線パターン６１２，６２２，６２３，６２４の幅は等しい。また、配線パターン６２２，６２３，６２４の合計の長さは配線パターン６１２の長さと等しい。つまり、本実施の形態においては、信号伝送線路６０１ａと信号伝送線路６０１ｂとは、同じ幅および長さで形成されている。
【０１１２】
信号伝送線路６０２ａ〜６０４ａは、信号伝送線路６０１ａと同様の構成を有し、信号伝送線路６０２ｂ〜６０４ｂは、信号伝送線路６０１ｂと同様の構成を有する。なお、信号伝送線路６０１ａ，６０１ｂと同様に、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂ、および信号伝送線路６０４ａ，６０４ｂはそれぞれ同じ幅および長さで形成されている。
【０１１３】
図８は、差動信号伝送部６００の図５および図６において点線で示す領域６００ａの斜視図である。
【０１１４】
図８に示すように、領域６００ａ（図５および図６）においては、信号伝送線路６０１ａおよび信号伝送線路６０１ｂ、信号伝送線路６０２ａおよび信号伝送線路６０２ｂ、信号伝送線路６０３ａおよび信号伝送線路６０３ｂ、ならびに信号伝送線路６０４ａおよび信号伝送線路６０４ｂは、基板２０１ａを挟んでそれぞれ対向するように設けられている。
【０１１５】
また、信号伝送線路６０１ａ，６０１ｂから幅方向に所定距離ｘ離れた位置にグランド線路６０５ａ，６０５ｂが設けられ、信号伝送線路６０４ａ，６０４ｂから幅方向に所定距離ｘ離れた位置にグランド線路６０６ａ，６０６ｂが設けられている。なお、所定距離ｘは、基板２０１ａの厚さｙより大きく設定されている。
【０１１６】
以下、本実施の形態に係る差動信号伝送路６０１〜６０４の特徴を、マイクロストリップラインにより構成される差動信号伝送路と比較しつつ説明する。
【０１１７】
図９は、マイクロストリップラインにより構成される差動信号伝送路を基板２０１ａ上に形成した場合の一例を示す斜視図である。
【０１１８】
図９においては、基板２０１ａの上面に８つの信号伝送線路７０１ａ〜７０４ａ，７０１ｂ〜７０４ｂが形成され、基板２０１ａの下面にグランド層７００が形成されている。なお、信号伝送線路７０１ａ〜７０４ａ，７０１ｂ〜７０４ｂの幅は等しいものとする。
【０１１９】
図９の例においては、隣接する信号伝送線路７０１ａと信号伝送線路７０１ｂとが差動信号伝送路７０１を構成し、信号伝送線線路７０２ａと信号伝送線路７０２ｂとが差動信号伝送路７０２を構成し、信号伝送線路７０３ａと信号伝送線路７０３ｂとが差動信号伝送路７０３を構成し、信号伝送線路７０４ａと信号伝送線路７０４ｂとが差動信号伝送路７０４を構成している。なお、信号伝送線路７０１ａ〜７０４ａおよび信号伝送線路７０１ｂ〜７０４ｂには、互いに逆相の電圧が印加される。
【０１２０】
一般に、マイクロストリップラインを形成する場合、隣接する信号伝送路間の電界強度よりも、信号伝送路とグランド層との間の電界強度が大きくなるように各構成要素の寸法が設定される。したがって、例えば、図９の例においては、差動信号伝送路７０１の差動インピーダンスを１００Ωに設定する場合、グランド層７００を基準電位として信号伝送線路７０１ａおよび信号伝送線路７０１ｂの特性インピーダンスがそれぞれ５０Ωになるように、信号伝送線路７０１ａ，７０１ｂの幅が設定される。信号伝送線路７０２ａ〜７０４ａおよび信号伝送線路７０２ｂ〜７０４ｂの幅も同様に設定される。
【０１２１】
一方、本実施の形態に係る差動信号伝送部６００（図８）においては、信号伝送線路６０１ａ，６０１ｂとグランド線路６０５ａ，６０５ｂとの間、および信号伝送線路６０４ａ，６０４ｂとグランド線路６０６ａ，６０６ｂとの間の距離ｘが信号伝送線路６０１ａ〜６０４ａと信号伝送線路６０１ｂ〜６０４ｂとの間の距離ｙ（基板２０１ａの厚さ）に比べて大きく設定されている。
【０１２２】
この場合、グランド線路６０５ａ，６０５ｂと信号伝送線路６０１ａ，６０１ｂとの間、およびグランド線路６０６ａ，６０６ｂと信号伝送線路６０４ａ，６０４ｂとの間の電界強度を小さくすることができる。それにより、グランド線路６０５ａ，６０５ｂと信号伝送線路６０１ａ，６０１ｂとの間、およびグランド線路６０６ａ，６０６ｂと信号伝送線路６０４ａ，６０４ｂとの間に発生する電界が、信号伝送線路６０１ａ〜６０４ａと信号伝送線路６０１ｂ〜６０４ｂとの間に発生する電界に影響を与えることを十分に防止することができる。
【０１２３】
したがって、本実施の形態においては、例えば、差動信号伝送路６０１の差動インピーダンスを１００Ωに設定する場合、信号伝送線路６０１ａの電圧を基準電位として、信号伝送線路６０１ｂの特性インピーダンスが１００Ωになるように信号伝送線路６０１ａ，６０１ｂの幅が設定される。この場合、信号伝送線路６０１ａ，６０１ｂの幅を、図９の信号伝送線路７０１ａ，７０１ｂの幅の約２倍に設定することができる。同様に、信号伝送線路６０２ａ〜６０４ａ，信号伝送線路６０２ｂ〜６０４ｂの幅も、信号伝送線路７０２ａ〜７０４ａ，信号伝送線路７０２ｂ〜７０４ｂの幅の約２倍に設定することができる。
【０１２４】
すなわち、本実施の形態においては、図９に示すように基板２０１ａの同一面に差動信号伝送路７０１〜７０４を形成する場合に比べて、各信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂ（図８）の幅を十分に大きくすることができる。それにより、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの形成が容易になる。
【０１２５】
なお、本実施の形態においては、ＨＤＭＩコネクタ２０２からＨＤＭＩインターフェース２０３へ差動信号が伝送される例を示したが、ＨＤＭＩインターフェース２０３からＨＤＭＩコネクタ２０２へ差動信号が伝送されてもよい。
【０１２６】
（５）半導体モジュールの効果
（５−１）リードの数および実装面積に関する効果
本実施の形態に係る半導体モジュール２０５は、１つのパッケージ内にデコーダＬＳＩ５１およびＲＡＭ５２，５３が収容された構成を有している。そして、半導体モジュール２０５内において、デコーダＬＳＩ５１とＲＡＭ５２，５３との間で信号が伝送されている。
【０１２７】
ここで、多数の信号を処理することができる高性能ＩＣをパッケージに収容する場合、それら多数の信号の入出力を行うための多数の外部端子をパッケージに設ける必要がある。そのため、高性能ＩＣをパッケージに収容する場合には、一般に、外部端子の数を多くすることが困難であるＱＦＰおよびＳＯＰ等のパッケージではなく、多数の外部端子を設けることが可能なＢＧＡパッケージ等が用いられる。例えば、現在汎用されているＱＦＰパッケージに格納できる端子の数は最大２５６個までと言われており、２５６個を超える場合は、ＢＧＡパッケージに格納する必要があると言われている。
【０１２８】
しかしながら、本実施の形態に係る半導体モジュール２０５においては、上記のように、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号の伝送が１つのパッケージ内で行われるので、パッケージ内に入力およびパッケージ外に出力される信号の数が大幅に低減されている。
【０１２９】
したがって、本実施の形態に係る半導体モジュール２０５においては、デコーダＬＳＩ５１およびＲＡＭ５２，５３において処理される信号の数に比べて、外部端子（リード線２２９）の数を大幅に削減することができる。
【０１３０】
また、本実施の形態に係る半導体モジュール２０５においては、ダイパッド２１５の下面に形成された第１の電源パッド２２０と第２の電源パッド２２１とを用いてデコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給することができる。それにより、デコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給するための複数の外部端子を半導体モジュール２０５に設ける必要がない。
【０１３１】
これらの結果、外部端子（リード線２２９）の数が少なくはんだボールを必要としないＱＦＰまたはＳＯＰ等のパッケージ構成で、高性能のデコーダＬＳＩ５１およびＲＡＭ５２，５３を半導体モジュール２０５に設けることが可能となる。
【０１３２】
以上のように、本実施の形態に係る半導体モジュール２０５においては、リード線２２９（外部端子）の数を十分に削減することができる。それにより、デコーダＬＳＩ５１およびＲＡＭ５２，５３をそれぞれ別個のパッケージに収容して配線基板２０１に実装する場合に比べて、低い配線密度の配線基板２０１を用いることができる。すなわち、複数の高性能ＩＣを低い配線密度の配線基板２０１に実装することが可能となる。
【０１３３】
この場合、配線基板２０１の配線パターンの微細化の要求が緩和されるので、配線基板２０１の製造が容易になる。それにより、配線基板２０１の歩留りを向上させることができ、配線基板２０１の製造コストを低減することができる。また、単層の基板２０１ａからなる配線基板２０１を用いることができるので、配線基板２０１の材料費を低減することができるとともに、配線基板２０１の小型化が可能となる。
【０１３４】
また、半導体モジュール２０５のリード線２２９の数を削減することができるので、半導体モジュール２０５の製造が容易になる。それにより、半導体モジュール２０５の歩留りが向上する。
【０１３５】
以上の結果、電子機器の小型化および低コスト化が可能となる。
【０１３６】
また、本実施の形態に係る半導体モジュール２０５は、一つのパッケージ内に複数のＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）を収容した構成を有する。この場合、半導体モジュール２０５の実装領域は、複数のＩＣチップを別個にパッケージ内に収容し、それらのパッケージを配線基板２０１に実装する場合の実装領域に比べて大幅に小さくなる。したがって、配線基板２０１をさらに小型化できるとともに、配線基板２０１の製造コストをさらに低減することができる。その結果、電子機器のさらなる小型化および低コストが可能となる。
【０１３７】
以下、デコーダＬＳＩ５１およびＲＡＭ５２，５３のパッド数およびチップサイズの一例を挙げて、上記の効果を詳細に説明する。
【０１３８】
例えば、デコーダＬＳＩ５１のチップサイズを一辺６ｍｍとし、４１２個のパッドが２列に配置され、パッド間のピッチが約１００μｍであるとする。このデコーダＬＳＩ５１を単体でパッケージに収容した場合、そのパッケージは、一辺が２３ｍｍの方形で、４１２個の外部端子（はんだボール）が約７列に配置され、外部端子間のピッチが１ｍｍであるＢＧＡパッケージとなる。
【０１３９】
また、例えば、ＲＡＭ５２，５３のチップサイズを一辺６ｍｍとし、７９個のパッドが２列に配置され、パッド間のピッチが１２０μｍであるとする。このＲＡＭ５２，５３をそれぞれ単体でパッケージに収容した場合、それら２つのパッケージは、一辺が９ｍｍの方形で、７９個の外部端子（はんだボール）が４列に配置され、外部端子間のピッチが０．８ｍｍであるＢＧＡパッケージとなる。
【０１４０】
上記の３つのＢＧＡパッケージを配線基板２０１に実装する場合、計５７０個（４１２＋７９＋７９＝５７０）の外部端子が配線基板２０１に接続されることになる。
【０１４１】
ここで、例えば、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用のパッドが、デコーダＬＳＩ５１に６３個形成され、ＲＡＭ５２，５３に計６３個形成されている場合、デコーダＬＳＩ５１を収容するＢＧＡパッケージの６３個の外部端子は配線基板２０１に形成される６３本の配線パターンの一端に接続され、ＲＡＭ５２，５３を収容する２つのＢＧＡパッケージの計６３個の外部端子は、上記６３本の配線パターンの他端に接続される。したがって、３つのＢＧＡパッケージの計５７０個の外部端子に接続される配線パターンは５０７本（５７０−６３＝５０７）になる。
【０１４２】
一方、本実施の形態に係る半導体モジュール２０５においては、上述したように、デコーダＬＳＩ５１とＲＡＭ５２，５３との間での制御信号およびデータ信号の伝送は半導体モジュール２０５内において行われる。したがって、デコーダＬＳＩ５１の４１２個のパッドのうち、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用の６３個のパッドはリード線２２９に接続されない。
【０１４３】
また、ＲＡＭ５２，５３の計１５８個のパッドのうち、デコーダＬＳＩ５１とＲＡＭ５２，５３との間の信号伝送用の６３個のパッドはリード線２２９に接続されない。さらに、ＲＡＭ５２，５３の上記６３個のパッド以外のパッドは電力供給用のパッドとなり、第１および第２の電源パッド２２０，２２１に電気的に接続される。つまり、ＲＡＭ５２，５３の６４個のパッドは、リード線２２９に接続されない。
【０１４４】
また、例えば、上記デコーダＬＳＩ５１の４１２個のパッドのうち２４０個のパッドが電力供給用のパッドである場合、それら２４０個のパッドは第１の電源パッド２２０および第２の電源パッド２２１に電気的に接続される。
【０１４５】
この場合、本実施の形態に係る半導体モジュール２０５においては、リード線２２９には、デコーダＬＳＩ５１の１０９個（４１２−６３−２４０＝１０９）のパッドが電気的に接続されることになる。すなわち、半導体モジュール２０５には、１０９本のリード線２２９（外部端子）を設ければよいことになる。したがって、リード線２２９に接続される配線パターン２０１ｂ（図５）は、配線基板２０１に１０９本形成すればよい。つまり、配線基板２０１に形成される配線パターンの数を大幅に低減することができる。
【０１４６】
以上のように、本実施の形態においては、複数のＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）をそれぞれ別個のパッケージに収容した場合のそれらのパッケージの外部端子の総数に比べて、半導体モジュール２０５の外部端子（リード線２２９）の数を大幅に低減することができる。それにより、複数の高性能ＩＣを半導体モジュール２０５に設ける場合においても、低い配線密度の配線基板２０１を用いることが可能となる。
【０１４７】
また、上記３つのＢＧＡパッケージを配線基板２０１上に実装する場合、実装領域は６９１ｍｍ２（２３×２３＋９×９＋９×９＝６９１）となる。一方、本実施の形態においては、上記のデコーダＬＳＩ５１およびＲＡＭ５２，５３を一辺が１６ｍｍの方形の半導体モジュール２０５とすることが可能である。具体的には端子数が１２０個、端子間ピッチが０．４ｍｍのＱＦＰパッケージに格納可能である。したがって、配線基板２０１上の２５６ｍｍ２（１６×１６＝２５６）の領域にデコーダＬＳＩ５１およびＲＡＭ５２，５３を実装することができる。つまり、本実施の形態においては、複数の高性能ＩＣを省スペースで実装することが可能となる。
【０１４８】
（５−２）薄型化に関する効果
本実施の形態に係る半導体モジュール２０５においては、シリコン基板２１０上にポリイミドからなる第１〜第４の絶縁層２１１〜２１４が積層され、各絶縁層上に配線パターンが形成されている。すなわち、本実施の形態に係る半導体モジュール２０５においては、ＢＧＡパッケージ等において一般に用いられるガラスエポキシ等からなる配線基板およびプリプレグ等の絶縁材料が用いられていない。
【０１４９】
ここで、シリコンおよびポリイミドは、ガラスエポキシ等の基板材料およびプリプレグ等の絶縁材料に比べて、薄型加工が容易である。したがって、本実施の形態に係る半導体モジュール２０５は、ＢＧＡパッケージ等に比べて十分に薄型化することができる。
【０１５０】
また、本実施の形態においては、デコーダＬＳＩ５１とＲＡＭ５２，５３とをＱＦＰパッケージに格納することができるので、外部端子としてはんだボールを設ける必要がない。それにより、半導体モジュール２０５をさらに薄型化することができる。
【０１５１】
また、本実施の形態においては、ＱＦＰおよびＳＯＰ等の構成で半導体モジュール２０５を形成することができるので、外部端子（リード２２９）を一列に配置することができる。それにより、多層基板ではなく、単層の基板２０１ａからなる配線基板２０１に半導体モジュール２０５を実装することが可能となる。以下、ＢＧＡパッケージを配線基板に実装する場合と半導体モジュール２０５を配線基板２０１に実装する場合とを比較しつつ、単層の基板２０１ａからなる配線基板２０１に半導体モジュール２０５を実装することができる理由を説明する。
【０１５２】
図１０は、ＢＧＡパッケージの下面図の一例である。
【０１５３】
図１０のＢＧＡパッケージ８００においては、外部端子としての複数のはんだボール８０１が３列に配置されている。第１列Ｒ１には、１２個のはんだボール８０１が方形に配置され、第２列Ｒ２には、２０個のはんだボール８０１が方形に配置され、第３列Ｒ３には、２８個のはんだボール８０１が方形に配置されている。
【０１５４】
ＢＧＡパッケージ８００においては、第１〜第３列Ｒ１〜Ｒ３において、直径Ｌ１が０．６ｍｍの複数のはんだボール８０１が、１ｍｍのピッチＬ２で形成されている。この場合、隣接するはんだボール８０１間の間隔Ｌ３は０．４ｍｍとなる。
【０１５５】
図１１は、図１０のＢＧＡパッケージ８００が実装される配線基板を示す上面図である。
【０１５６】
図１１の配線基板９００においては、ＢＧＡパッケージ８００（図１０）の各はんだボール８０１にそれぞれ対応するように、複数のランド９０１が３列に配置されている。
【０１５７】
第１列Ｒ１１には、第１列Ｒ１（図１０）の１２個のはんだボール８０１に対応するように１２個のランド９０１が方形に配置され、第２列Ｒ１２には、第２列Ｒ２（図１０）の２０個のはんだボール８０１に対応するように２０個のランド９０１が方形に配置され、第３列Ｒ１３には、第３列Ｒ３（図１０）の２８個のはんだボール８０１に対応するように２８個のランド９０１が方形に配置されている。
【０１５８】
なお、ランド９０１の直径Ｌ１は０．６ｍｍであり、はんだボール８０１の直径Ｌ１（図１０）と等しい。また、隣接するランド９０１間の間隔Ｌ３は０．４ｍｍであり、隣接するはんだボール８０１間の間隔Ｌ３（図１０）と等しい。
【０１５９】
ここで、配線基板９００において、規格上、幅０．１ｍｍの配線パターンを、配線パターン間の間隔および配線パターンとランド９０１との間隔を０．１ｍｍ以上確保して形成しなければならない場合がある。この場合、ランド９０１間の間隔Ｌ３が０．４ｍｍであるので、ランド９０１間にはそれぞれ１本の配線パターンしか形成することができない。
【０１６０】
上述したように、第３列Ｒ１３には、２８個のランド９０１が形成されている。したがって、第３列Ｒ１３には、配線パターンを形成可能な領域が２８個形成される。図１１に示すように、第２列Ｒ１２の全てのランド９０１に配線パターン９０２を接続する場合、第３列Ｒ１３の上記２８個の領域のうち２０個の領域に、第２列Ｒ１２のランド９０１に接続される２０本の配線パターン９０２が形成される。
【０１６１】
この場合、上記２８個の領域のうちの残りの８個の領域を利用して第１列Ｒ１１のランド９０１に接続される配線パターンを形成することができるが、第１列Ｒ１１には１２個のランド９０１が形成されている。つまり、上記２８個の領域の全てに配線パターン９０２を形成し、それらを第１列Ｒ１１および第２列Ｒ１２のランド９０１に接続しても、第１列Ｒ１１の４個のランド９０１には配線パターン９０２を接続することができない。したがって、この４個のランド９０１を介してＢＧＡパッケージ８００（図１０）から出力される信号は、配線基板９００の上面の配線パターン９０２を用いて外部に引き出すことができない。
【０１６２】
そのため、配線基板９００が単層の基板からなる場合には、第１列Ｒ１１の１２個のランド９０１は、ビア（図示せず）を介して配線基板９００の下面に形成される配線パターンに電気的に接続される。また、配線基板９００が多層基板からなる場合には、上記１２個のランドはビアを介して他の基板に形成される配線パターンに電気的に接続される。これにより、第１列Ｒ１１のランド９０１を介してＢＧＡパッケージ８００から出力される信号を外部に引き出すことが可能となる。
【０１６３】
このように、配線基板の上面に複数列のランドが形成される場合、外側の２列を除く列のランドは、配線基板の下面または多層基板の他の基板に形成される配線パターンに接続しなければならない。
【０１６４】
そのため、ＢＧＡパッケージのはんだボールの列数が多い場合には、ＢＧＡパッケージを多層基板に実装しなければならない。以下、その一例として、上記（５−１）で例示したデコーダＬＳＩ５１を単体で収容したＢＧＡパッケージを、４層の基板（誘電体層）により構成される多層基板に実装する場合について説明する。なお、以下の説明においては、上記４層の基板を上方から順に第１〜第４層基板と称する。
【０１６５】
また、本例においては、多層基板として、第１〜第４層基板を貫通するようにビア（スルーホール）が形成される低コストな貫通基板を用いるものとする。貫通基板においては、異なる基板に形成される配線パターン同士は、ビアにより電気的に接続される。また、各基板に形成される配線パターンは、ビアと一体的に形成されるランドに接続されることによりビアに電気的に接続される。
【０１６６】
また、配線パターンは図１１と同様の規格で形成されるものとする。なお、規格上、ビアの直径は０．１ｍｍとし、ビアと一体的に形成されるランドの直径は、第１層基板の上面においては０．３ｍｍであり、それ以外の基板の上面および第４層基板の下面においては０．６ｍｍであるとする。また、規格上、ビアを中心とする直径０．６ｍｍ以内の領域（以下、クリアランス領域と称する）には、ランド（上記一体的に形成されるランドを除く）および配線パターン（上記一体的に形成されるランドに接続される配線パターンを除く）を形成してはならないものとする。
【０１６７】
上記（５−１）で例示したＢＧＡパッケージにおいては、４１２個のはんだボールが７列に配置されている。このＢＧＡパッケージが実装される第１層基板の上面には、４１２個のはんだボールにそれぞれ対応する４１２個のランドが７列に配置される。以下の説明においては、上記７列を、内側から順に第１〜第７列と称する。
【０１６８】
第１層基板の上面に７列のランドが形成される場合、図１１と同様に、外側の２列（第６および第７列）のランドを介してＢＧＡパッケージから出力される信号は、第１層基板の上面に形成される配線パターンを用いて外部に引き出すことができる。一方、内側の５列（第１〜第５列）のランドを介してＢＧＡパッケージから出力される信号は、他の基板に形成される配線パターンを用いなければ外部に引き出すことができない。
【０１６９】
そのため、第１層基板に形成される第１〜第５列のランドと第２〜第４基板に形成される配線パターンとを接続するために、配線基板には、少なくとも第１〜第５列のランドと同数のビアを形成しなければならない。
【０１７０】
上述したように、ビアの周囲にはクリアランス領域（直径０．６ｍｍ）を設ける必要があるので、隣接するランド間（０．４ｍｍの間隔）にビアを形成することはできない。そのため、これら５列のランドに対応するビアは、列と列との間にそれぞれ形成しなければならない。
【０１７１】
例えば、第５列のランドと他の基板の配線パターンとを接続するためのビア（以下、第５列のビアと称する）は、第５列のランドと第６列のランドとの間に形成される。詳細には、第５列の隣接する２つのランドおよびこの２つのランドに隣接する第６列の２つのランドの中心部に１つのビアが形成される。したがって、第５列の複数のランドに対応する複数のビアは、第５列のランドと第６列のランドとの間に１ｍｍのピッチで方形に配置される。
【０１７２】
同様に、第４列の複数のランドに対応する複数のビア（以下、第４列のビアと称する）は、第４列のランドと第５列のランドとの間に１ｍｍのピッチで方形に配置され、第３列の複数のランドに対応する複数のビア（以下、第３列のビアと称する）は、第３列のランドと第４列のランドとの間に１ｍｍのピッチで方形に配置される。
【０１７３】
また、第２列の複数のランドに対応する複数のビア（以下、第２列のビアと称する）は、第２列のランドと第３列のランドとの間に１ｍｍのピッチで方形に配置され、第１列の複数のランドに対応する複数のビア（以下、第１列のビアと称する）は、第１列のランドと第２列のランドとの間に１ｍｍのピッチで方形に配置される。
【０１７４】
したがって、配線基板には、第１〜第５列のビアが、１ｍｍのピッチで方形に配置される。この場合、第２〜第４層基板において、クリアランス領域間の間隔、およびクリアランス領域とビアと一体的に形成されるランドとの間の間隔はそれぞれ０．４ｍｍとなり、それらの間にはそれぞれ１本の配線パターンしか形成することができない。すなわち、第２〜第４層基板の上面および第４層基板の下面においては、ビア間には１本の配線パターンしか形成することができない。
【０１７５】
ここで、第５列のビアは最も外側に形成されている。したがって、第２〜第４層基板のいずれかの上面においては、図１１で説明した理由と同様の理由により、第５列のビアの全てに配線パターンを接続するとともに、第４列のビアの全てに配線パターンを接続することができる。したがって、第４列および第５列のランドを介してＢＧＡパッケージから出力される信号は、第２〜第４層基板のいずれかの上面に形成される配線パターンを用いて外部に引き出される。
【０１７６】
また、上述したように、クリアランス領域間の間隔、およびクリアランス領域とランドとの間には一本の配線パターンしか形成することができない。したがって、第１〜第３列のビアに接続される配線パターンは、第２〜第４層基板のうち上記第４および第５列のビアに接続される配線パターンが形成される基板を除く２つの基板の上面、および第４層基板の下面に、列ごとに形成しなければならない。すなわち、第１〜第３列のランドを介してＢＧＡパッケージから出力される信号は、第２〜第４層基板のうち２つの基板の上面に形成される配線パターンおよび第４層基板の下面に形成される配線パターンを用いてそれぞれ外部に引き出される。
【０１７７】
このように、外部端子として７列配置のはんだボールを有するＢＧＡパッケージを配線基板に実装する場合、４層の基板が必要となる。ここで、第１〜第４層基板の厚さがそれぞれ０．２ｍｍであるとした場合、配線基板の厚さは０．８ｍｍとなる。また、上記ＢＧＡパッケージの基板（配線基板）の厚さが０．８ｍｍであり、モールド部の厚さが０．５ｍｍであるとした場合、はんだボールの直径Ｌ１が０．６ｍｍであるので、上記ＢＧＡパッケージの厚さは１．９ｍｍとなる。したがって、上記ＢＧＡパッケージを配線基板に実装した場合、ＢＧＡパッケージと配線基板との合計の厚さは２．７ｍｍとなる。
【０１７８】
一方、本実施の形態に係る半導体モジュール２０５においては、上記（５−１）で例示したデコーダＬＳＩ５１およびＲＡＭ５２，５３を、１２０本のリード線２２９（外部端子）が端子間ピッチ０．４ｍｍで１列に設けられたＱＦＰ内に収容することができる。
【０１７９】
この場合、リード線２２９が１列に配置されているので、１２０本のリード線２２９の全てを、上記と同様の規格（幅０．１ｍｍの配線パターンを、配線パターン間の間隔を０．１ｍｍ以上確保して形成）で基板２０１ａ上に形成された配線パターン２０１ｂに接続することができる。すなわち、単層の基板２０１ａを用いて、全てのリード線２２９に配線パターン２０１ｂを接続することができる。したがって、配線基板２０１の厚さは、単層の基板２０１ａの厚さである０．２ｍｍとなる。
【０１８０】
また、上述したように、本実施の形態においては、基板材料および絶縁層材料としてシリコンおよびポリイミドが用いられているので、半導体モジュール２０５を１．２ｍｍの厚さで形成することができる。したがって、半導体モジュール２０５を配線基板２０１に実装した場合、半導体モジュール２０５と配線基板２０１との合計の厚さは１．４ｍｍとなる。
【０１８１】
すなわち、本実施の形態によれば、デコーダＬＳＩ５１を単体でＢＧＡパッケージに収容する場合に比べて、薄い配線基板２０１に半導体モジュール２０５を実装することができるとともに、半導体モジュール２０５自体の厚さを十分に薄くすることができる。それにより、半導体モジュール２０５および配線基板２０１を十分に薄型化することができるので、電子機器のさらなる薄型化が可能となる。
【０１８２】
（５−３）他の効果
上述したように、本実施の形態に係る半導体モジュール２０５においては、シリコン基板２１０上にポリイミドからなる第１〜第４の絶縁層２１１〜２１４が積層され、各絶縁層上に配線パターンが形成されている。この場合、シリコンおよびポリイミドは、ＢＧＡパッケージ等で用いられるガラスエポキシ等の基板材料およびプリプレグ等の絶縁材料に比べて安価であるので、半導体モジュール２０５の製造コストを大幅に低減することができる。
【０１８３】
また、シリコン、ポリイミドおよびダイパッド２１５の材料として用いられているウレタンシートは、モールド部２３０の材料として用いられているエポキシ樹脂との濡れ性が高い。したがって、モールド部２３０を容易かつ確実に形成することができるので、半導体モジュール２０５の歩留りが向上する。
【０１８４】
また、本実施の形態においては、デコーダＬＳＩ５１およびＲＡＭ５２，５３に電力を供給するための配線パターン２１６ａおよび配線パターン２１６ｃは第１の絶縁層２１１上および第３の絶縁層上２１３上に形成され、デコーダＬＳＩ５１からＲＡＭ５２，５３へ制御信号を伝送するための配線パターン２１６ｂは第２の絶縁層２１２上に形成され、デコーダＬＳＩ５１とＲＡＭ５２，５３との間でデータ信号を伝送するための配線パターン２１６ｇは第４の絶縁層２１４上に形成されている。このように、種々の配線パターンを絶縁層ごとに設けることにより、半導体モジュール２０５の配線密度を十分に向上させることが可能となる。それにより、高性能のデコーダＬＳＩ５１およびＲＡＭ５２，５３を半導体モジュール２０５内に収容することが可能となる。
【０１８５】
（６）差動信号伝送部の効果
本実施の形態に係る差動信号伝送部６００においては、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの幅を十分に大きくすることができる。この場合、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂの形成が容易になるので、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂを高精度で形成することができる。それにより、各差動信号伝送路６０１〜６０４の差動インピーダンスを高精度で調整することが可能となる。
【０１８６】
また、信号伝送線路６０１ａ〜６０４ａおよび信号伝送線路６０１ｂ〜６０４ｂは、互いに対向するように基板２０１ａの上面および下面に設けられている。したがって、図９で示したマイクロストリップラインにより構成される差動信号伝送路に比べて基板２０１ａの同一面に形成される線路の数が少なくなるので、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂのそれぞれの幅が大きくなっても、差動信号伝送部６００の幅方向の大きさが大きくなることを防止することができる。
【０１８７】
また、この場合、上記図９の例に比べて、信号伝送線路間に形成される間隔の数が減少するので、差動信号伝送部６００の幅方向の大きさが大きくなることを確実に防止することができる。
【０１８８】
これらの結果、配線基板２０１の小型化が可能となる。
【０１８９】
また、信号伝送線路６０１ａ，６０１ｂ、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂおよび信号伝送線路６０４ａ，６０４ｂはそれぞれ同じ大きさで形成されている。この場合、信号伝送線路６０１ａ，６０１ｂ、信号伝送線路６０２ａ，６０２ｂ、信号伝送線路６０３ａ，６０３ｂおよび信号伝送線路６０４ａ，６０４ｂのインピーダンスをそれぞれ互いに等しくすることができる。それにより、差動信号伝送路６０１〜６０４の差動インピーダンスをより高精度で調整することができる。
【０１９０】
また、配線基板２０１は、単層の基板２０１ａを有するいわゆる両面プリント基板である。差動信号伝送部６００を有しつつ、単層の基板２０１ａからなる配線基板２０１を用いることができるので、配線基板２０１の材料費を低減することができる。
【０１９１】
つまり、本実施の形態においては、差動信号伝送部６００のインピーダンスの精度を上げながら、配線基板２０１を十分に小型化および低コスト化することができる。その結果、電子機器の小型化および低コスト化が可能となる。
【０１９２】
（７）半導体モジュールの他の例
上記においては、半導体モジュール２０５がＱＦＰまたはＳＯＰの構成を有する場合について説明したが、半導体モジュール２０５がＢＧＡタイプ等の他の構成を有してもよい。
【０１９３】
例えば、半導体モジュール２０５がＢＧＡタイプの構成を有する場合には、リード線２２９の代わりに、ダイパッド２１５の下面上に信号入出力用の複数のパッドが形成される。そして、それら複数のパッド上に外部端子として複数のはんだボールが形成される。この場合、外部端子が６列以下に配置され、外部端子間のピッチが１．２７ｍｍ以上であることが好ましい。
【０１９４】
なお、半導体モジュール２０５がＱＦＰまたはＳＯＰの構成を有する場合は、端子（リード線２２９）列数が１列であるので、端子（リード線２２９）間ピッチが１ｍｍ以下であっても、配線密度の低い配線基板２０１を用いることができる。
【０１９５】
また、上記においては、シリコン基板２１０上に第１〜第４の絶縁層２１１〜２１４を設けた場合について説明したが、シリコン基板２１０上に３層以下の絶縁層が設けられてもよく、５層以上の絶縁層が設けられてもよい。
【０１９６】
また、上記においては、第１の電源パッド２２０および第２の電源パッド２２１をそれぞれ１つずつ設けた場合について説明したが、２つ以上の第１の電源パッド２２０を設けてもよく、２つ以上の第２の電源パッド２２０を設けてもよい。
【０１９７】
また、上記においては、３つのＩＣチップ（デコーダＬＳＩ５１およびＲＡＭ５２，５３）を備えた半導体モジュール２０５について説明したが、半導体モジュール２０５が２つのＩＣチップを備えてもよく、４つ以上のＩＣチップを備えてもよい。
【０１９８】
（８）差動信号伝送部の他の例
上記においては、差動信号伝送部６００が４つの差動信号伝送路６０１〜６０４を有する場合について説明したが、差動信号伝送部６００が１つ、２つまたは３つの差動信号伝送路を有してもよく、５つ以上の差動信号伝送路を有してもよい。
【０１９９】
また、ビア６１０，６１１をインピーダンス調整用のビアとして機能させてもよい。例えば、信号伝送線路６０１ａの特性インピーダンスと信号伝送線路６０１ｂの特性インピーダンスとが等しくなるように、信号伝送線路６０１ａのビア６１０，６０１ｂの長さおよび径を調整してもよい。
【０２００】
また、上記においては、単層の基板２０１ａを有する配線基板２０１に差動信号伝送部６００を形成した例について説明したが、複数の基板を有する配線基板に差動信号伝送部６００を形成してもよい。図１２に一例を示す。
【０２０１】
図１２は、複数の基板を有する配線基板に形成された差動信号伝送部６００の一例を示す斜視図である。
【０２０２】
図１２においては、基板２０１ａの上面側に基板５０１が設けられ、基板２０１ａの下面側に基板５０２が設けられている。基板２０１ａの上面側および下面側には、図８と同様に、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されている。なお、図１２の例においては、基板５０１の上面側にグランド線路６０５ｃ，６０６ｃが形成され、基板５０２の下面側にグランド線路６０５ｄ，６０６ｄが形成されている。
【０２０３】
このように、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを基板と基板との間に形成することにより、配線基板２０１が積層基板である場合にも差動信号伝送部６００を配線基板２０１内に設けることができる。
【０２０４】
なお、グランド線路６０５ｃ，６０５ｄ，６０６ｃ，６０６ｄは形成しなくてもよい。また、基板５０１の上面側および下面側に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されてもよく、基板５０２の上面側および下面側に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂが形成されてもよい。
【０２０５】
また、信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂは誘電体の両面に形成されていればよい。例えば、多層基板に差動信号伝送部６００を設ける場合には、プリプレグ等の絶縁層の両面に信号伝送線路６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂおよびグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを形成してもよい。
【０２０６】
また、上記においては、基板２０１ａの両面にグランド線路６０５ａ，６０５ｂ，６０６ａ，６０６ｂを形成したが、グランド線路６０５ａおよびグランド線路６０５ｂを基板２０１ａを貫通するように一体的に形成し、グランド線路６０６ａおよび６０６ｂを基板２０１ａを貫通するように一体的に形成してもよい。
【０２０７】
（９）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。
【０２０８】
上記実施の形態では、デコーダＬＳＩ５１およびＲＡＭ５２，５３が半導体チップの例であり、リード線２２９、電源パッド２２０，２２１およびはんだボールが複数の外部端子の例であり、モールド部２３０が封止層の例であり、デコーダＬＳＩ５１が第１の半導体チップの例であり、ＲＡＭ５２，５３が第２の半導体チップの例であり、ダイパッド２１５が基台の例であり、電源パッド２２０，２２１が第３のパッドの例であり、デコーダＬＳＩ５１およびＲＡＭ５２，５３の複数のパッドが信号伝送用の複数のパッド、第１および第２の半導体チップの複数のパッド、ならびに第１、第２、第４および第５のパッドの例であり、リード線２２９がリード端子の例である。
【０２０９】
請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。
【産業上の利用可能性】
【０２１０】
本発明は、種々の電気機器または電子機器等に利用することができる。
【図面の簡単な説明】
【０２１１】
【図１】本発明の一実施の形態に係る半導体モジュールが搭載されたテレビジョン受像機の概略背面図
【図２】映像処理ユニットの構成を示すブロック図
【図３】半導体モジュールを示す概略断面図
【図４】半導体モジュールの下面図
【図５】配線基板上への半導体モジュールの実装状態を説明するための図
【図６】差動信号伝送部を示す上面図
【図７】信号伝送線路を説明するための図
【図８】図５および図６において点線で示す領域の斜視図
【図９】マイクロストリップラインにより構成される差動信号伝送路の一例を示す斜視図
【図１０】ＢＧＡパッケージの下面図の一例
【図１１】図１０のＢＧＡパッケージが実装される配線基板を示す上面図
【図１２】差動信号伝送部の一例を示す斜視図
【符号の説明】
【０２１２】
１１    合成回路
１２    デコーダ回路
１３    ＣＰＵ回路
１４    メモリインターフェース回路
２２，２３    リード線
５１    デコーダＬＳＩ
５２，５３    ＲＡＭ
１００    電源ユニット
２００    映像処理ユニット
２０１    配線基板
２０１ａ    基板
２０５    半導体モジュール
２１５    ダイパッド
２２０，２２１    電源パッド
２２９    リード線
２３０    モールド部
３００    ディスプレイ駆動ユニット
４００    表示装置
５００    音声出力装置
５０１，５０２    基板
６００    差動信号伝送部
６０１〜６０４    差動信号伝送路
６０１ａ〜６０４ａ，６０１ｂ〜６０４ｂ    信号伝送線路
６０５ａ，６０５ｂ，６０５ｃ，６０５ｄ，６０６ａ，６０６ｂ，６０６ｃ，６０６ｄ    グランド線路
６１０，６１１，６２０，６２１    ビア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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