(57)【要約】【課題】４回のマスク工程でアレイ基板を製造でき、２メタル積層構造においてアンダーカット現象を防止すると共に順テーパを形成でき、また、ウェーブノイズの発生を防止して高画質を実現すると共に、開口領域を拡大して高輝度を実現する。【解決手段】第１マスク工程により第１基板の画素部にゲート電極及びゲートラインを形成する段階、第２マスク工程によりゲート電極の上部に第１絶縁膜が介在した状態で島状のアクティブパターンを形成し、画素部にゲートラインと交差して画素領域を定義するデータラインを形成する段階、第３マスク工程により画素部にソース及びドレイン電極を形成し、画素領域に画素電極を形成する段階、ソース及びドレイン電極の上部にソース及びドレイン電極と順テーパを有するソース及びドレイン電極パターンをそれぞれ形成する段階、第４マスク工程により第１基板上に第２絶縁膜を形成する段階とを含む。【選択図】図１０Ｄ
2008165240.tif 000002
【特許請求の範囲】
【請求項１】
画素部、第１パッド部、及び第２パッド部に区分される第１基板を提供する段階と、
第１マスク工程により前記第１基板の画素部にゲート電極及びゲートラインを形成する段階と、
第２マスク工程により、前記ゲート電極の上部に第１絶縁膜が介在した状態で島状のアクティブパターンを形成し、前記第１基板の画素部に前記ゲートラインと交差して画素領域を定義するデータラインを形成する段階と、
第３マスク工程により、前記第１基板の画素部にソース電極及びドレイン電極を形成し、前記画素領域に画素電極を形成する段階と、
前記ソース電極及びドレイン電極の上部にそれぞれ形成され、前記ソース電極及び前記ドレイン電極と順テーパを有するソース電極パターンとドレイン電極パターンを形成する段階と、
第４マスク工程により前記第１基板上に第２絶縁膜を形成する段階と、
前記第１基板と前記第２基板とを貼り合わせる段階と
を含む液晶表示装置の製造方法。
【請求項２】
前記第１マスク工程により、前記ゲート電極を構成する第１導電膜で前記第１基板の第１パッド部に、ゲートパッドラインを形成する段階をさらに含む
ことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項３】
前記アクティブパターン及び前記データラインを形成する段階は、
前記第１基板上に第１絶縁膜、非晶質シリコン薄膜、ｎ＋非晶質シリコン薄膜、及び第２導電膜を形成する段階と、
第２マスク工程により、前記非晶質シリコン薄膜、前記ｎ＋非晶質シリコン薄膜、及び前記第２導電膜を選択的に除去して、前記ゲート電極上部に島状のアクティブパターンを形成し、前記第１基板の画素部に前記ゲートラインと交差して画素領域を定義するデータラインを形成する段階と
を含む
ことを特徴とする請求項２に記載の液晶表示装置の製造方法。
【請求項４】
前記第２マスク工程により、前記非晶質シリコン薄膜、前記ｎ＋非晶質シリコン薄膜、及び前記第２導電膜を選択的に除去して、前記アクティブパターン上に、それぞれ前記ｎ＋非晶質シリコン薄膜と第２導電膜からなるｎ＋非晶質シリコン薄膜パターン及び第２導電膜パターンを形成する段階をさらに含む
ことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項５】
前記ｎ＋非晶質シリコン薄膜パターン及び前記第２導電膜パターンは、前記アクティブパターンと同一形状に形成する
ことを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項６】
前記第２マスク工程により、前記第１絶縁膜を除去して、前記ゲートパッドラインの一部を露出させるコンタクトホールを形成する段階をさらに含む
ことを特徴とする請求項２に記載の液晶表示装置の製造方法。
【請求項７】
前記アクティブパターンは前記非晶質シリコン薄膜で形成し、前記データラインは前記第２導電膜で形成する
ことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項８】
前記第２マスク工程により、前記第１基板の第２パッド部に、前記第２導電膜からなるデータパッドラインを形成する段階をさらに含む
ことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項９】
前記第３マスク工程により、前記ｎ＋非晶質シリコン薄膜パターン及び前記第２導電膜パターンの一部を除去して、前記アクティブパターンの一部を露出させる段階をさらに含む
ことを特徴とする請求項３に記載の液晶表示装置の製造方法。
【請求項１０】
前記ｎ＋非晶質シリコン薄膜パターンの一部を除去してオーミックコンタクト層を形成する段階をさらに含む
ことを特徴とする請求項９に記載の液晶表示装置の製造方法。
【請求項１１】
前記ソース電極、前記ドレイン電極及び前記画素電極を形成する段階は、
前記第１基板上に第３導電膜を形成する段階と、
前記第３導電膜が形成された第１基板上に、フォトレジストからなる１次感光膜パターンを形成する段階と、
前記１次感光膜パターンをマスクにして前記第３導電膜を選択的に除去して、前記第３導電膜からなるソース電極パターン及びドレイン電極パターンを形成する段階と、
ベーキング工程により前記１次感光膜パターンを下に崩して、前記ソース電極パターン及び前記ドレイン電極パターンを覆う２次感光膜パターンを形成する段階と、
前記２次感光膜パターンをマスクにして前記第２導電膜パターンを選択的に除去して、前記ゲート電極の上部に前記第２導電膜からなるソース電極及びドレイン電極を形成し、前記画素領域に前記第２導電膜からなる画素電極を形成する段階と
を含む
ことを特徴とする請求項４に記載の液晶表示装置の製造方法。
【請求項１２】
前記第３導電膜及び前記第２導電膜パターンは、ウェットエッチングにより選択的に除去する
ことを特徴とする請求項１１に記載の液晶表示装置の製造方法。
【請求項１３】
前記ベーキング工程は、１３０〜１６０℃の温度で行う
ことを特徴とする請求項１１に記載の液晶表示装置の製造方法。
【請求項１４】
前記ソース電極は、前記ソース電極パターンを介して前記データラインに電気的に接続する
ことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１５】
前記ドレイン電極は、前記ドレイン電極パターンを介して前記画素電極に電気的に接続する
ことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１６】
前記ソース電極及び前記ドレイン電極は、前記ゲート電極の上部に島状に形成される
ことを特徴とする請求項１に記載の液晶表示装置の製造方法。
【請求項１７】
前記第３マスク工程により、前記コンタクトホールを介して前記ゲートパッドラインに電気的に接続するゲートパッド電極を形成する段階をさらに含む
ことを特徴とする請求項６に記載の液晶表示装置の製造方法。
【請求項１８】
前記第３マスク工程により、前記第１基板の第２パッド部に、前記データパッドラインに電気的に接続するデータパッド電極を形成する段階をさらに含む
ことを特徴とする請求項８に記載の液晶表示装置の製造方法。
【請求項１９】
画素部、第１パッド部及び第２パッド部に区分される第１基板と、
前記第１基板の画素部に形成されるゲート電極及びゲートラインと、
前記ゲート電極の上部に第１絶縁膜が介在した状態で形成され、前記ゲート電極よりも幅が狭くなった島状に形成されるアクティブパターンと、
前記アクティブパターンのソース／ドレイン領域上に形成されるオーミックコンタクト層と、
前記第１基板のゲート電極の上部に島状に形成され、前記オーミックコンタクト層を介して前記アクティブパターンのソース／ドレイン領域に電気的に接続するソース／ドレイン電極と、
前記第１基板の画素部に形成され、前記ゲートラインと交差して画素領域を定義するデータラインと、
前記画素領域に形成され、前記ドレイン電極に電気的に接続する画素電極と、
前記第１基板上に形成される第２絶縁膜と、
前記第１基板と対向して貼り合わせられる第２基板と
を含む液晶表示装置。
【請求項２０】
前記ゲート電極を構成する第１導電膜からなり、前記第１基板の第１パッド部に形成されるゲートパッドラインをさらに含む
ことを特徴とする請求項１９に記載の液晶表示装置。
【請求項２１】
前記第１絶縁膜の一部が除去されて前記ゲートパッドラインの一部を露出させるコンタクトホールをさらに含む
ことを特徴とする請求項２０に記載の液晶表示装置。
【請求項２２】
前記ソース電極、前記ドレイン電極及び前記データラインは、不透明な第２導電膜からなる
ことを特徴とする請求項２１に記載の液晶表示装置。
【請求項２３】
透明な第３導電膜からなり、前記ソース電極、前記ドレイン電極及び前記データラインの上部に形成されるソース電極パターン、ドレイン電極パターン及びデータラインパターンをさらに含む
ことを特徴とする請求項２２に記載の液晶表示装置。
【請求項２４】
前記ソース電極及び前記ドレイン電極を構成する第２導電膜からなり、前記第１基板の第２パッド部に形成されるデータパッドラインをさらに含む
ことを特徴とする請求項２２に記載の液晶表示装置。
【請求項２５】
前記ソース電極は、前記ソース電極パターンを介して前記データラインに電気的に接続する
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項２６】
前記ドレイン電極は、前記ドレイン電極パターンを介して前記画素電極に電気的に接続する
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項２７】
前記第３導電膜からなり、前記コンタクトホールを介して前記ゲートパッドラインに電気的に接続するゲートパッド電極をさらに含む
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項２８】
前記第３導電膜からなり、前記第１基板の第２パッド部に形成され、前記データパッドラインに電気的に接続するデータパッド電極をさらに含む
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項２９】
前記ソース電極／前記ソース電極とドレイン電極／前記ドレイン電極パターンは、その側面形態が順テーパを形成する
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項３０】
前記ソース電極／前記ドレイン電極は、上部の前記ソース／ドレイン電極パターンにより塞がれて露出する部分がない
ことを特徴とする請求項２３に記載の液晶表示装置。
【請求項３１】
基板上に第１導電膜及び第２導電膜を形成する段階と、
前記基板上に１次感光膜パターンを形成する段階と、
前記１次感光膜パターンをマスクにして前記第２導電膜を選択的に除去することにより、第２導電膜パターンを形成する段階と、
ベーキング工程により前記１次感光膜パターンを下に崩して、前記第２導電膜パターンを覆う２次感光膜パターンを形成する段階と、
前記２次感光膜パターンをマスクにして前記第１導電膜を選択的に除去することにより、前記第２導電膜パターンよりも幅の広い第１導電膜パターンを形成する段階と
を含む２メタル積層構造の製造方法。
【請求項３２】
前記第１導電膜及び前記第２導電膜は、ウェットエッチングにより選択的に除去する
ことを特徴とする請求項３１に記載の２メタル積層構造の製造方法。
【請求項３３】
前記ベーキング工程は、１３０〜１６０℃の温度で行う
ことを特徴とする請求項３１に記載の２メタル積層構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法に関し、より詳細には、２メタル積層構造を利用してマスク数を減らすことにより、製造工程を単純化して生産収率を向上させると共に、前記２メタル積層構造において順テーパを形成できる液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法に関する。
【背景技術】
【０００２】
近年、情報ディスプレイへの関心が高まり、携帯可能な情報媒体を利用しようとする要求が高まるにつれて、既存の表示装置であるブラウン管（ＣＲＴ）を代替する軽量、薄型のフラットパネルディスプレイ（ＦＰＤ）に対する研究及び商業化が重点的に行われている。特に、このようなフラットパネルディスプレイのうち、液晶表示装置（ＬＣＤ）は、液晶の光学的異方性を利用して画像を表現する装置であって、解像度、カラー表示及び画質などに優れており、ノートブックパソコンやデスクトップパソコンのモニタなどに盛んに適用されている。
【０００３】
液晶表示装置は、カラーフィルタ基板と、アレイ基板と、カラーフィルタ基板とアレイ基板との間に形成された液晶層とを含む。
【０００４】
液晶表示装置に主として用いられる駆動方式であるアクティブマトリクス（ＡＭ）方式は、スイッチング素子として非晶質シリコン薄膜トランジスタ（ａ−ＳＩ ＴＦＴ）を使用して画素部の液晶を駆動する方式である。
【０００５】
液晶表示装置の製造工程においては、基本的に、薄膜トランジスタを含むアレイ基板の製造に複数のマスク工程（すなわち、フォトリソグラフィ工程）が必要であるため、生産性の面でマスク数を減らすことが要求されている。
【０００６】
以下、一般的な液晶表示装置の構造について図１１を参照して詳細に説明する。図１１は、一般的な液晶表示装置を概略的に示す分解斜視図である。図１１に示すように、一般的な液晶表示装置は、カラーフィルタ基板５と、アレイ基板１０と、カラーフィルタ基板５とアレイ基板１０との間に形成された液晶層３０を含む。
【０００７】
カラーフィルタ基板５は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のカラーを実現する複数のサブカラーフィルタ７から構成されるカラーフィルタＣと、サブカラーフィルタ７を区分して液晶層３０を透過する光を遮断するブラックマトリクス６と、液晶層３０に電圧を印加する透明な共通電極８とからなる。
【０００８】
また、アレイ基板１０は、縦横に配列されて複数の画素領域Ｐを定義する複数のゲートライン１６及びデータライン１７と、ゲートライン１６とデータライン１７との交差領域に形成されたスイッチング素子である薄膜トランジスタＴと、画素領域Ｐ上に形成された画素電極１８とからなる。
【０００９】
このように構成されたカラーフィルタ基板５とアレイ基板１０とは、画像表示領域の外郭に形成されたシーラント（図示せず）により対向して貼り合わせられて液晶表示パネルを構成し、このようなカラーフィルタ基板５とアレイ基板１０との貼り合わせは、カラーフィルタ基板５又はアレイ基板１０に形成された貼り合わせキー（attachment key、図示せず）を用いて行う。
【００１０】
図１２Ａ〜図１２Ｅは、図１１に示す液晶表示装置のアレイ基板の製造工程を順次示す断面図である。図１２Ａに示すように、フォトリソグラフィ工程（第１マスク工程）により、アレイ基板１０上に導電性金属からなるゲート電極２１を形成する。
【００１１】
次に、図１２Ｂに示すように、ゲート電極２１が形成されたアレイ基板１０の全面に、第１絶縁膜１５ａ、非晶質シリコン薄膜、及びｎ＋非晶質シリコン薄膜を順次蒸着した後、フォトリソグラフィ工程（第２マスク工程）で非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜を選択的にパターニングすることにより、ゲート電極２１上に非晶質シリコン薄膜からなるアクティブパターン２４を形成する。ここで、アクティブパターン２４上には、アクティブパターン２４と同じ形状にパターニングされたｎ＋非晶質シリコン薄膜パターン２５が形成される。
【００１２】
次に、図１２Ｃに示すように、アレイ基板１０の全面に導電性金属を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で選択的にパターニングすることにより、アクティブパターン２４の上部にソース電極２２とドレイン電極２３を形成する。ここで、アクティブパターン２４上に形成されたｎ＋非晶質シリコン薄膜パターン２５は、第３マスク工程により所定領域が除去されて、アクティブパターン２４とソース／ドレイン電極２２、２３との間でオーミックコンタクト層２５’を形成する。
【００１３】
次に、図１２Ｄに示すように、ソース電極２２とドレイン電極２３が形成されたアレイ基板１０の全面に第２絶縁膜１５ｂを蒸着した後、フォトリソグラフィ工程（第４マスク工程）により第２絶縁膜１５ｂの一部領域を除去して、ドレイン電極２３の一部を露出させるコンタクトホール４０を形成する。
【００１４】
最後に、図１２Ｅに示すように、アレイ基板１０の全面に透明な導電性金属を蒸着した後、フォトリソグラフィ工程（第５マスク工程）で選択的にパターニングすることにより、コンタクトホール４０を介してドレイン電極２３に電気的に接続する画素電極１８を形成する。
【００１５】
このような薄膜トランジスタを含むアレイ基板の製造においては、前述したように、ゲート電極、アクティブパターン、ソース／ドレイン電極、コンタクトホール及び画素電極などのパターニングに計５回のフォトリソグラフィ工程を必要とする。
【００１６】
前記フォトリソグラフィ工程は、マスクに描かれたパターンを薄膜が蒸着された基板上に転写して所望のパターンを形成する一連の工程であって、感光液塗布、露光及び現像工程など複数の工程からなり、生産収率を低下させる。
【００１７】
特に、パターンを形成するためのマスクが非常に高価であり、工程に適用されるマスク数が増加すると液晶表示装置の製造コストがこれに比例して上昇する。そこで、回折マスクを利用してアクティブパターンとソース／ドレイン電極を１回のマスク工程で形成することにより、計４回のマスク工程でアレイ基板を製造できる技術が開発されている。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、前記構造の液晶表示装置は、回折マスクを利用することにより、２回のエッチング工程を経てアクティブパターンとソース／ドレイン電極をパターニングするため、ソース／ドレイン電極及びデータラインの下部周辺にアクティブパターンが突出して残る。
前記アクティブパターンが純粋な非晶質シリコン薄膜からなり、前記突出したアクティブパターンが下部のバックライト光に露出することによって、そのバックライト光により前記突出したアクティブパターンに光電流が発生する。ここで、バックライト光の微細なフリッカにより、前記非晶質シリコン薄膜からなるアクティブパターンは微細に反応してアクティブ化状態と非アクティブ化状態が繰り返され、これにより、光電流に変化が発生する。このような光電流成分は、隣接する画素電極に流れる信号と共にカップリングされて当該画素電極に位置する液晶の動きを歪ませる。その結果、液晶表示装置の画面には波状の細い線が現れるウェーブノイズ（wavy noＩse）が発生する。
【００１９】
また、前記データラインの下部に位置するアクティブパターンは、前記データラインの両側に所定距離だけ突出して、その突出した距離だけ画素部の開口領域を侵すことによって、液晶表示装置の開口率が減少するという問題があった。
【００２０】
本発明は、このような問題を解決するためになされたもので、２メタル積層構造を利用することにより、４回のマスク工程でアレイ基板を製造できるようにした液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法を提供することを目的とする。
【００２１】
本発明の他の目的は、ウェーブノイズの発生を防止して高画質を実現すると共に、開口領域を拡大して高輝度を実現した液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法を提供することにある。
【００２２】
本発明のさらに他の目的は、前記２メタル積層構造においてアンダーカット現象を防止すると共に順テーパを形成できる液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために、本発明による液晶表示装置は、画素部、第１パッド部、及び第２パッド部に区分される第１基板と、前記第１基板の画素部に形成されるゲート電極及びゲートラインと、前記ゲート電極の上部に第１絶縁膜が介在した状態で形成され、前記ゲート電極よりも幅が狭くなった島状に形成されるアクティブパターンと、前記アクティブパターンのソース／ドレイン領域上に形成されるオーミックコンタクト層と、前記第１基板のゲート電極の上部に島状に形成され、前記オーミックコンタクト層を介して前記アクティブパターンのソース／ドレイン領域に電気的に接続するソース／ドレイン電極と、前記第１基板の画素部に形成され、前記ゲートラインと交差して画素領域を定義するデータラインと、前記画素領域に形成され、前記ドレイン電極に電気的に接続する画素電極と、前記第１基板上に形成される第２絶縁膜と、前記第１基板と対向して貼り合わせられる第２基板とを含む。
【００２４】
また、本発明による液晶表示装置の製造方法は、画素部、第１パッド部、及び第２パッド部に区分される第１基板を提供する段階と、第１マスク工程により前記第１基板の画素部にゲート電極及びゲートラインを形成する段階と、第２マスク工程により、前記ゲート電極の上部に第１絶縁膜が介在した状態で島状のアクティブパターンを形成し、前記第１基板の画素部に前記ゲートラインと交差して画素領域を定義するデータラインを形成する段階と、第３マスク工程により、前記第１基板の画素部にソース電極及びドレイン電極を形成し、前記画素領域に画素電極を形成する段階と、前記ソース電極及びドレイン電極の上部にそれぞれ形成され、前記ソース電極及び前記ドレイン電極と順テーパを有するソース電極パターンとドレイン電極パターンを形成する段階と、第４マスク工程により前記第１基板上に第２絶縁膜を形成する段階と、前記第１基板と前記第２基板とを貼り合わせる段階とを含む。
【００２５】
さらに、本発明による２メタル積層構造の製造方法は、基板上に第１導電膜及び第２導電膜を形成する段階と、前記基板上に１次感光膜パターンを形成する段階と、前記１次感光膜パターンをマスクにして前記第２導電膜を選択的に除去することにより、第２導電膜パターンを形成する段階と、ベーキング工程により前記１次感光膜パターンを下に崩して、前記第２導電膜パターンを覆う２次感光膜パターンを形成する段階と、前記２次感光膜パターンをマスクにして前記第１導電膜を選択的に除去することにより、前記第２導電膜パターンよりも幅の広い第１導電膜パターンを形成する段階とを含む。
【発明の効果】
【００２６】
本発明による液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法は、薄膜トランジスタの製造に使用されるマスク数を減らして製造工程及びコストを低減させるという効果がある。
【００２７】
また、本発明による液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法は、アクティブパターンのテールが存在しないため、データラインの信号干渉が発生せず、アクティブパターンのテールの幅だけ開口率が増加するという効果がある。
【００２８】
また、本発明による液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法は、ウェーブノイズが発生しないため、高画質の液晶表示装置を製造できるという効果がある。
【００２９】
さらに、本発明による液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法は、２メタル積層構造の適用時に発生していたアンダーカット現象や逆テーパを防止できるため、以後の薄膜蒸着工程での不良を減少できるという効果がある。
【発明を実施するための最良の形態】
【００３０】
以下、添付の図面を参照して本発明による液晶表示装置及びその製造方法並びに２メタル積層構造の製造方法の好ましい実施の形態について詳細に説明する。
【００３１】
図１は、本発明の第１の実施の形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、図２は、図１のＡ部拡大図である。実際の液晶表示装置においては、Ｎ個のゲートラインとＭ個のデータラインとが交差してＮ×Ｍ個の画素が存在するが、説明を簡単にするために、図にはゲートパッド部、データパッド部及び画素部の薄膜トランジスタを含む１つの画素を示す。
【００３２】
図１及び図２に示すように、本発明の第１の実施の形態による液晶表示装置のアレイ基板１１０上には、縦横に配列されて画素領域を定義するゲートライン１１６とデータライン１１７が形成されている。また、ゲートライン１１６とデータライン１１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、前記画素領域内には、前記薄膜トランジスタに接続されてカラーフィルタ基板(図示せず)の共通電極と共に液晶(図示せず)を駆動させる画素電極１１８が形成されている。
【００３３】
さらに、アレイ基板１１０の縁部領域には、ゲートライン１１６とデータライン１１７にそれぞれ電気的に接続するゲートパッド電極１２６ｐとデータパッド電極１２７ｐが形成されており、外部の駆動回路部(図示せず)から供給された走査信号とデータ信号をそれぞれゲートライン１１６とデータライン１１７に伝達する。
【００３４】
すなわち、ゲートライン１１６とデータライン１１７は、前記駆動回路部側に延びてそれぞれ該当するゲートパッドライン１１６ｐとデータパッドライン１１７ｐに接続され、ゲートパッドライン１１６ｐとデータパッドライン１１７ｐには、これらにそれぞれ電気的に接続されたゲートパッド電極１２６ｐとデータパッド電極１２７ｐを介して、前記駆動回路部からそれぞれ走査信号とデータ信号が供給される。
【００３５】
ここで、ゲートパッド電極１２６ｐは、ゲートパッド部コンタクトホール１４０を介してゲートパッドライン１１６ｐに電気的に接続される。
【００３６】
前記薄膜トランジスタは、ゲートライン１１６に接続されたゲート電極１２１と、データライン１１７に接続されたソース電極１２２と、画素電極１１８に接続されたドレイン電極１２３とを含む。また、前記薄膜トランジスタは、ゲート電極１２１に供給されるゲート電圧によりソース電極１２２とドレイン電極１２３との間に伝導チャネルを形成するアクティブパターン１２４をさらに含む。
【００３７】
本発明の第１の実施の形態によるアクティブパターン１２４は、非晶質シリコン薄膜からなり、ゲート電極１２１の上部にのみ島状に形成されることによって、前記薄膜トランジスタのオフ電流を減少させることができる。
【００３８】
ここで、不透明な導電物質からなるソース電極１２２、ドレイン電極１２３及びデータライン１１７の上部には、透明な導電物質からなり、それぞれソース電極１２２、ドレイン電極１２３及びデータライン１１７よりも広い幅を有するようにパターニングされたソース電極パターン１２２’、ドレイン電極パターン１２３’及びデータラインパターン１１７’が形成されている。
【００３９】
また、本発明の第１の実施の形態によるソース電極１２２とドレイン電極１２３は、ゲート電極１２１の上部にのみ島状に形成され、ソース電極１２２は、ソース電極パターン１２２’を介してデータライン１１７に電気的に接続され、ドレイン電極１２３は、ドレイン電極パターン１２３’を介して画素電極１１８に電気的に接続される。
【００４０】
さらに、本発明の第１の実施の形態によるソース電極１２２、ドレイン電極１２３及びデータライン１１７は、それぞれその上部に形成されたソース電極パターン１２２’、ドレイン電極パターン１２３’及びデータラインパターン１１７’により完全に塞がれて、露出する部分がない。
【００４１】
ここで、前段のゲートライン１１６’の一部は、第１絶縁膜（図示せず）を介してその上部の画素電極１１８の一部と重なってストレージキャパシタＣｓｔを形成する。ストレージキャパシタＣｓｔは、液晶キャパシタに印加された電圧を次の信号が入力されるまで一定に維持する役割を果たす。すなわち、アレイ基板１１０の画素電極１１８は前記カラーフィルタ基板の共通電極と共に前記液晶キャパシタを構成するが、一般的に、前記液晶キャパシタに印加された電圧は次の信号が入力されるまで維持されずに漏洩して消滅してしまう。従って、印加された電圧を維持するためには、ストレージキャパシタＣｓｔを前記液晶キャパシタに接続して使用しなければならない。
【００４２】
このようなストレージキャパシタＣｓｔは、信号の保持以外にも、階調表示の安定、並びにフリッカ及び残像の減少などの効果を有する。
【００４３】
ここで、本発明の第１の実施の形態によるアクティブパターン１２４及びデータライン１１７は、ハーフトーンマスク又は回折マスク（以下、ハーフトーンマスクは回折マスクを含むものとする）を利用することにより１回のマスク工程で形成し、ソース／ドレイン電極１２２、１２３、画素電極１１８及びパッド部電極１２６ｐ、１２７ｐは、２メタル積層構造を利用することにより１回のマスク工程で同時に形成できるが、以下、これについて本発明の第１の実施の形態による液晶表示装置のアレイ基板の製造方法を参照して詳細に説明する。
【００４４】
図３Ａ〜図３Ｄは、図１のアレイ基板の製造工程を順次示す、図１のＩＩＩａ−ＩＩＩａ’、ＩＩＩｂ−ＩＩＩｂ、ＩＩＩｃ−ＩＩＩｃ及びＩＩＩｄ−ＩＩＩｄ線断面図であり、左側にはデータライン部を含む画素部のアレイ基板を製造する工程を示し、右側には順にデータパッド部とゲートパッド部のアレイ基板を製造する工程を示す。また、図４Ａ〜図４Ｃは、図１のアレイ基板の製造工程を順次示す平面図である。
【００４５】
図３Ａ及び図４Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板１１０の画素部に、ゲート電極１２１とゲートライン１１６、１１６’を形成し、ゲートパッド部にゲートパッドライン１１６ｐを形成する。
【００４６】
ここで、ゲートライン１１６’は、該当画素における前段のゲートラインであり、該当画素のゲートライン１１６と前段のゲートライン１１６’とは同一の方式で形成される。
【００４７】
ゲート電極１２１、ゲートライン１１６、１１６’及びゲートパッドライン１１６ｐは、アレイ基板１１０の全面に第１導電膜を蒸着した後、フォトリソグラフィ工程（第１マスク工程）により選択的にパターニングして形成する。
【００４８】
ここで、前記第１導電膜としては、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電物質を使用することができる。また、前記第１導電膜は、前記低抵抗の不透明導電物質が２種以上積層された多層構造で形成することもできる。
【００４９】
次に、図３Ｂ及び図４Ｂに示すように、ゲート電極１２１、ゲートライン１１６、１１６’及びゲートパッドライン１１６ｐが形成されたアレイ基板１１０の全面に、第１絶縁膜１１５ａ、非晶質シリコン薄膜、ｎ＋非晶質シリコン薄膜及び第２導電膜を形成した後、フォトリソグラフィ工程（第２マスク工程）で選択的に除去することにより、ゲート電極１２１の上部に非晶質シリコン薄膜からなるアクティブパターン１２４を形成すると共に、データライン部に第２導電膜からなるデータライン１１７を形成する。
【００５０】
ここで、前記第２マスク工程により、アレイ基板１１０のデータパッド部に、第２導電膜からなるデータパッドライン１１７ｐを形成し、アレイ基板１１０のゲートパッド部に、ゲートパッドライン１１６ｐの一部を露出するゲートパッド部コンタクトホール１４０を形成する。
【００５１】
また、アクティブパターン１２４の上部には、それぞれｎ＋非晶質シリコン薄膜及び第２導電膜からなり、アクティブパターン１２４と同一形状にパターニングされた第１ｎ＋非晶質シリコン薄膜パターン１３０’及び第２導電膜パターン１５０’が残る。
【００５２】
また、データライン１１７とデータパッドライン１１７ｐの下部には、非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜からなり、それぞれデータライン１１７とデータパッドライン１１７ｐと同一形状にパターニングされた第１非晶質シリコン薄膜パターン１２０’及び第２ｎ＋非晶質シリコン薄膜パターン１３０”と第２非晶質シリコン薄膜パターン１２０”及び第３ｎ＋非晶質シリコン薄膜パターン１３０”’が形成される。
【００５３】
ここで、本発明の第１の実施の形態によるアクティブパターン１２４は、第１絶縁膜１１５ａを介してゲート電極１２１の上部にのみ島状に形成され、アクティブパターン１２４、データライン１１７及びゲートパッド部コンタクトホール１４０は、ハーフトーンマスクを利用して１回のマスク工程（第２マスク工程）で同時に形成されるが、以下、前記第２マスク工程について図５Ａ〜図５Ｆを参照して詳細に説明する。
【００５４】
図５Ａ〜図５Ｆは、図３Ｂ及び図４Ｂの第２マスク工程を具体的に示す断面図である。図５Ａに示すように、ゲート電極１２１、ゲートライン１１６、１１６’及びゲートパッドライン１１６ｐが形成されたアレイ基板１１０の全面に、第１絶縁膜１１５ａ、非晶質シリコン薄膜１２０、ｎ＋非晶質シリコン薄膜１３０及び第２導電膜１５０を形成する。
【００５５】
ここで、第２導電膜１５０としては、後述するソース電極及びドレイン電極、データライン、並びにデータパッドラインを構成するために、アルミニウム（Ａｌ）、アルミニウム合金、タングステン（Ｗ）、銅（Ｃｕ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）などの低抵抗の不透明導電物質を使用することができる。
【００５６】
次に、図５Ｂに示すように、アレイ基板１１０の全面にフォトレジストなどの感光性物質からなる感光膜１７０を形成した後、本実施の形態のハーフトーンマスク１８０を利用して感光膜１７０に選択的に光を照射する。
【００５７】
ここで、ハーフトーンマスク１８０には、照射された光を全て透過させる第１透過領域Ｉ、光の一部だけ透過させて一部は遮断する第２透過領域II及び照射された光を全て遮断する遮断領域IIIが設けられており、ハーフトーンマスク１８０を透過した光だけ感光膜１７０に照射される。
【００５８】
次に、ハーフトーンマスク１８０を利用して露光された感光膜１７０を現像すると、図５Ｃに示すように、遮断領域IIIにより光が全て遮断された領域と、第２透過領域IIにより光の一部だけ遮断された領域には、所定厚さの第１感光膜パターン１７０ａ〜第４感光膜パターン１７０ｄが残り、光が全て透過した第１透過領域Ｉに該当する領域には、感光膜が完全に除去されて第２導電膜１５０の表面が露出する。
【００５９】
ここで、遮断領域IIIに形成された第１感光膜パターン１７０ａ〜第３感光膜パターン１７０ｃは、第２透過領域IIに形成された第４感光膜パターン１７０ｄよりも厚く形成される。また、第１透過領域Ｉにより光が全て透過した領域は感光膜が完全に除去されるが、これはポジ型フォトレジストを使用したためであり、本発明はこれに限定されるものではなく、ネガ型フォトレジストを使用してもよい。
【００６０】
次に、このように形成された第１感光膜パターン１７０ａ〜第４感光膜パターン１７０ｄをマスクにして、その下部に形成された第１絶縁膜１１５ａ、非晶質シリコン薄膜１２０、ｎ＋非晶質シリコン薄膜１３０及び第２導電膜１５０を選択的に除去すると、図５Ｄに示すように、アレイ基板１１０のゲートパッド部に、ゲートパッドライン１１６ｐの一部を露出するゲートパッド部コンタクトホール１４０が形成される。
【００６１】
次に、第１感光膜パターン１７０ａ〜第４感光膜パターン１７０ｄの一部を除去するアッシング工程を行うと、図５Ｅに示すように、第２透過領域IIの第４感光膜パターンが完全に除去される。
【００６２】
ここで、前記第１感光膜パターン〜第３感光膜パターンは、前記第４感光膜パターンの厚さだけ除去された第５感光膜パターン１７０ａ’〜第７感光膜パターン１７０ｃ’となり、遮断領域IIIに対応するアクティブパターン領域、データライン領域及びデータパッドライン領域にのみ残る。
【００６３】
次に、図５Ｆに示すように、残っている第５感光膜パターン１７０ａ’〜第７感光膜パターン１７０ｃ’をマスクにして、前記非晶質シリコン薄膜、ｎ＋非晶質シリコン薄膜及び第２導電膜の一部を除去すると、ゲート電極１２１の上部に非晶質シリコン薄膜からなる島状のアクティブパターン１２４が形成されると共に、前記データライン部及びデータパッド部にそれぞれ第２導電膜からなるデータライン１１７及びデータパッドライン１１７ｐが形成される。
【００６４】
ここで、アクティブパターン１２４の上部には、それぞれｎ＋非晶質シリコン薄膜及び第２導電膜からなり、アクティブパターン１２４と同一形状にパターニングされた第１ｎ＋非晶質シリコン薄膜パターン１３０’及び第２導電膜パターン１５０’が残る。
【００６５】
このように、本発明の第１の実施の形態によるアクティブパターン１２４は、ゲート電極１２１の上部にのみ島状に形成されることによって、薄膜トランジスタのオフ電流を減少させるという利点がある。
【００６６】
また、データライン１１７とデータパッドライン１１７ｐの下部には、非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜からなり、それぞれデータライン１１７とデータパッドライン１１７ｐと同一形状にパターニングされた第１非晶質シリコン薄膜パターン１２０’及び第２ｎ＋非晶質シリコン薄膜パターン１３０”と第２非晶質シリコン薄膜パターン１２０”及び第３ｎ＋非晶質シリコン薄膜パターン１３０”’が形成される。
【００６７】
本発明の第１の実施の形態によるデータライン１１７は、その下部に非晶質シリコン薄膜からなるアクティブパターンのテールが存在しないため、そのアクティブパターンのテールによるデータライン１１７の信号干渉及び開口率の低下が発生しなくなる。
【００６８】
そして、図３Ｃ及び図４Ｃに示すように、アクティブパターン１２４が形成されたアレイ基板１１０の全面に第３導電膜を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で前記第２導電膜パターンと第３導電膜の一部領域を除去することにより、アレイ基板１１０の画素部に第３導電膜からなる画素電極１１８を形成すると共に、第２導電膜からなるソース電極１２２及びドレイン電極１２３を形成する。
【００６９】
また、前記第３マスク工程により、アレイ基板１１０のデータパッド部及びゲートパッド部に、それぞれ第３導電膜からなるデータパッド電極１２７ｐ及びゲートパッド電極１２６ｐを形成する。
【００７０】
ここで、前記第３導電膜は、画素電極１１８、データパッド電極１２７ｐ及びゲートパッド電極１２６ｐを構成するために、ＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxide）などの透過率に優れた透明な導電物質を含む。
【００７１】
また、第２導電膜からなるソース電極１２２、ドレイン電極１２３及びデータライン１１７の上部には、第３導電膜からなり、それぞれソース電極１２２、ドレイン電極１２３及びデータライン１１７よりも広い幅を有するようにパターニングされたソース電極パターン１２２’、ドレイン電極パターン１２３’及びデータラインパターン１１７’が形成されている。
【００７２】
また、本発明の第１の実施の形態によるソース電極１２２とドレイン電極１２３は、ゲート電極１２１の上部にのみ島状に形成され、ここで、ソース電極１２２は、ソース電極パターン１２２’を介してデータライン１１７に電気的に接続され、ドレイン電極１２３は、ドレイン電極パターン１２３’を介して画素電極１１８に電気的に接続される。
【００７３】
さらに、本発明の第１の実施の形態によるソース電極１２２、ドレイン電極１２３及びデータライン１１７は、それぞれその上部に形成されたソース電極パターン１２２’、ドレイン電極パターン１２３’及びデータラインパターン１１７’により完全に遮蔽される。
【００７４】
また、アクティブパターン１２４上に形成されている第１ｎ＋非晶質シリコン薄膜パターンは、前記第３マスク工程により所定領域が除去されて、アクティブパターン１２４とソース／ドレイン電極１２２、１２３をオーミックコンタクトするオーミックコンタクト層１２５を形成する。
【００７５】
ここで、ゲートパッド電極１２６ｐは、前記ゲートパッド部コンタクトホールを介してその下部に形成されたゲートパッドライン１１６ｐに電気的に接続され、データパッド電極１２７ｐは、その下部に形成されたデータパッドライン１１７ｐに接触して電気的に接続される。
【００７６】
また、該当画素電極１１８の一部は、前段のゲートライン１１６’の一部と重なるように形成されて、その下部の第１絶縁膜１１５ａを介して前段のゲートライン１１６’と共にストレージキャパシタＣｓｔを形成する。
【００７７】
次に、図３Ｄ及び図４Ｃに示すように、アレイ基板１１０の全面に第２絶縁膜１１５ｂを形成した後、フォトリソグラフィ工程（第４マスク工程）により第２絶縁膜１１５ｂを選択的に除去することにより、前記画素領域とパッド部をオープンする。
【００７８】
このように、本発明の第１の実施の形態による液晶表示装置においては、計４回のマスク工程により薄膜トランジスタを含むアレイ基板１１０を製造することができることになり、このため、前述したように、アクティブパターン１２４及びデータライン１１７をハーフトーンマスクを利用して１回のマスク工程で形成し、ソース電極１２２、ドレイン電極１２３及び画素電極１１８を２メタル積層構造を利用して１回のマスク工程で形成することになる。
【００７９】
ここで、前記２メタル積層構造は、２つの導電膜を積層した後、２回のウェットエッチングを行うことにより、異なる導電膜からなるソース／ドレイン電極１２２、１２３及び画素電極１１８を形成する技術であり、図３Ｄに示すように、一般に、１次ウェットエッチング後に２次ウェットエッチングを行うと、アンダーカット現象が発生したり、逆テーパＴが形成されるが、以下、これについて図６Ａ〜図６Ｄを参照して詳細に説明する。
【００８０】
図６Ａ〜図６Ｄは、２メタル積層構造における第１の実施の形態によるエッチング工程を順次示す断面図である。図６Ａに示すように、アレイ基板１１０上に第１導電膜１６０と第２導電膜１６５を積層した後、フォトレジストなどの感光性物質からなる所定の感光膜パターン１７５を形成する。
【００８１】
ここで、第１導電膜１６０としては、本発明の第１の実施の形態によるソース電極及びドレイン電極を形成するために、アルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンなどの低抵抗の不透明導電物質を使用することができる。また、第２導電膜１６５は、本発明の第１の実施の形態による画素電極、ソース電極パターン及びドレイン電極パターンを形成するために、ＩＴＯ又はＩＺＯなどの透過率に優れた透明な導電物質を含む。
【００８２】
次に、感光膜パターン１７５をマスクにして、その下部に形成された第２導電膜を選択的に除去すると（１次ウェットエッチング）、図６Ｂに示すように、アレイ基板１１０上に第２導電膜からなる第２導電膜パターン１６５’が形成される。
【００８３】
ここで、第２導電膜パターン１６５’は、前記１次ウェットエッチングにより側面の一部がオーバーエッチングされて、感光膜パターン１７５よりも幅が狭くなった形状を有する。
【００８４】
前記１次ウェットエッチングを行った後、引き続き、下部の第１導電膜を選択的に除去すると（２次ウェットエッチング）、図６Ｃに示すように、第１導電膜からなり、第２導電膜パターン１６５’よりも幅が狭くなった形状を有する第１導電膜パターン１６０’が形成される。
【００８５】
このように、２つのメタルに２回のウェットエッチングを行うと、図６Ｄに示すように、第１導電膜からなる第１導電膜パターン１６０’及び第２導電膜からなる第２導電膜パターン１６５’が積層構造で形成される。
【００８６】
ここで、第１導電膜パターン１６０’は、第２導電膜パターン１６５’よりも幅が狭くなった形状にエッチングされ、第１導電膜パターン１６０’と第２導電膜パターン１６５’の側面は逆テーパＴを有する。
【００８７】
これを前述した本発明の第１の実施の形態に適用してみると、図３Ｄに示すように、第１導電膜パターン１６０’は、第１の実施の形態のソース電極１２２とドレイン電極１２３に対応し、第２導電膜パターン１６５’は、第１の実施の形態のソース電極パターン１２２’とドレイン電極パターン１２３’に対応する。
【００８８】
この構造を改善するために、１次ウェットエッチング後、ベーキング工程により感光膜パターンを崩して上部導電膜パターンを覆った後に２次ウェットエッチングを行うことにより、前述したアンダーカット現象を防止すると共に順テーパを形成できるが、以下、これについて次の第２の実施の形態により詳細に説明する。
【００８９】
図７Ａ〜図７Ｅは、２メタル積層構造における第２の実施の形態によるエッチング工程を順次示す断面図である。図７Ａに示すように、アレイ基板２１０上に第１導電膜２６０と第２導電膜２６５を積層した後、フォトレジストなどの感光性物質からなる所定の１次感光膜パターン２７５を形成する。
【００９０】
次に、１次感光膜パターン２７５をマスクにして、その下部に形成された第２導電膜を選択的に除去すると（１次ウェットエッチング）、図７Ｂに示すように、アレイ基板２１０上に第２導電膜からなる第２導電膜パターン２６５’が形成される。
【００９１】
ここで、第２導電膜パターン２６５’は、前記１次ウェットエッチングにより側面の一部がオーバーエッチングされて、１次感光膜パターン２７５よりも幅が狭くなった形状を有する。
【００９２】
前記１次ウェットエッチングを行った後、約１３０〜１６０℃の温度でベーキング工程を行うと、図７Ｃに示すように、前記ベーキング工程により１次感光膜パターンが下に崩れて、第２導電膜パターン２６５’を覆うように２次感光膜パターン２７５’が形成される。
【００９３】
次に、２次感光膜パターン２７５’をマスクにして、下部の第１導電膜を選択的に除去すると（２次ウェットエッチング）、図７Ｄ及び図７Ｅに示すように、第１導電膜からなり、２次感光膜パターン２７５’よりは幅が狭く、かつ第２導電膜パターン２６５’よりは幅が広い第１導電膜パターン２６０’が形成される。
【００９４】
このように、第２の実施の形態の第１導電膜パターン２６０’は、第２導電膜パターン２６５’よりも広い幅を有するようにパターニングされることによって、第１導電膜パターン２６０’と第２導電膜パターン２６５’の側面は順テーパＴ’を有する。
【００９５】
以下、本発明の第２の実施の形態による液晶表示装置及びその製造方法について詳細に説明する。図８は、本発明の第２の実施の形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図であり、図９は図８のＡ’部拡大図である。第２の実施の形態のアレイ基板は、前記２メタル積層構造において、ソース／ドレイン電極とソース／ドレイン電極パターンが順テーパを有するように構成されたことを除いては、第１の実施の形態のアレイ基板と同じ構成を有する。
【００９６】
図８及び図９に示すように、本発明の第２の実施の形態による液晶表示装置のアレイ基板２１０上には、縦横に配列されて画素領域を定義するゲートライン２１６とデータライン２１７が形成されている。また、ゲートライン２１６とデータライン２１７との交差領域には、スイッチング素子である薄膜トランジスタが形成され、前記画素領域内には、前記薄膜トランジスタに接続されてカラーフィルタ基板（図示せず）の共通電極と共に液晶（図示せず）を駆動させる画素電極２１８が形成されている。
【００９７】
さらに、アレイ基板２１０の縁部領域には、ゲートライン２１６とデータライン２１７にそれぞれ電気的に接続するゲートパッド電極２２６ｐとデータパッド電極２２７ｐが形成されており、外部の駆動回路部（図示せず）から印加された走査信号とデータ信号をそれぞれゲートライン２１６とデータライン２１７に伝達する。
【００９８】
すなわち、ゲートライン２１６とデータライン２１７は、前記駆動回路部側に延びてそれぞれ該当するゲートパッドライン２１６ｐとデータパッドライン２１７ｐに接続され、ゲートパッドライン２１６ｐとデータパッドライン２１７ｐには、これらにそれぞれ電気的に接続されたゲートパッド電極２２６ｐとデータパッド電極２２７ｐを介して、前記駆動回路部からそれぞれ走査信号とデータ信号が印加される。
【００９９】
ここで、ゲートパッド電極２２６ｐは、ゲートパッド部コンタクトホール２４０を介してゲートパッドライン２１６ｐに電気的に接続される。また、前段のゲートライン２１６’の一部は、第１絶縁膜（図示せず）を介してその上部の画素電極２１８の一部と重なってストレージキャパシタＣｓｔを形成する。
【０１００】
前記薄膜トランジスタは、ゲートライン２１６に接続されたゲート電極２２１と、データライン２１７に接続されたソース電極２２２と、画素電極２１８に接続されたドレイン電極２２３とを含む。また、前記薄膜トランジスタは、ゲート電極２２１に供給されるゲート電圧によりソース電極２２２とドレイン電極２２３との間に伝導チャネルを形成するアクティブパターン２２４をさらに含む。
【０１０１】
本発明の第２の実施の形態によるアクティブパターン２２４は、非晶質シリコン薄膜からなり、ゲート電極２２１の上部にのみ島状に形成されることによって、前記薄膜トランジスタのオフ電流を減少させることができる。
【０１０２】
ここで、不透明な導電物質からなるソース電極２２２、ドレイン電極２２３及びデータライン２１７の上部には、透明な導電物質からなるソース電極パターン２２２’、ドレイン電極パターン２２３’及びデータラインパターン２１７’が形成されている。
【０１０３】
また、本発明の第２の実施の形態によるソース電極２２２とドレイン電極２２３は、ゲート電極２２１の上部にのみ島状に形成され、ここで、ソース電極２２２は、ソース電極パターン２２２’を介してデータライン２１７に電気的に接続され、ドレイン電極２２３は、ドレイン電極パターン２２３’を介して画素電極２１８に電気的に接続される。
【０１０４】
さらに、本発明の第２の実施の形態によるソース電極２２２とドレイン電極２２３は、その上部に形成されたソース電極パターン２２２’とドレイン電極パターン２２３’により一部だけ遮蔽され、他の一部は外部に露出する。
【０１０５】
すなわち、本発明の第２の実施の形態によるソース／ドレイン電極２２２、２２３及びソース／ドレイン電極パターン２２２’、２２３’は、第１の実施の形態と同様に２メタル積層構造を有するが、第１の実施の形態とは異なり、下部導電膜パターンであるソース／ドレイン電極パターン２２２’、２２３’がその上部のソース／ドレイン電極２２２、２２３よりも広い幅を有するようにエッチングされることによって、その側面が順テーパを形成する。以下、これについて本発明の第２の実施の形態による液晶表示装置のアレイ基板の製造方法を参照して詳細に説明する。
【０１０６】
図１０Ａ〜図１０Ｄは、図８のアレイ基板の製造工程を順次示す図８のＸａ−Ｘａ’、Ｘｂ−Ｘｂ、Ｘｃ−Ｘｃ及びＸｄ−Ｘｄ線断面図であり、左側にはデータライン部を含む画素部のアレイ基板を製造する工程を示し、右側には順にデータパッド部とゲートパッド部のアレイ基板を製造する工程を示す。
【０１０７】
図１０Ａに示すように、ガラスなどの透明な絶縁物質からなるアレイ基板２１０の画素部に、ゲート電極２２１とゲートライン２１６’を形成し、ゲートパッド部にゲートパッドライン２１６ｐを形成する。
【０１０８】
ここで、ゲートライン２１６’は、該当画素における前段のゲートラインであり、該当画素のゲートラインと前段のゲートライン２１６’とは同一の方式で形成される。
【０１０９】
ゲート電極２２１、ゲートライン２１６及びゲートパッドライン２１６ｐは、アレイ基板２１０の全面に第１導電膜を蒸着した後、フォトリソグラフィ工程（第１マスク工程）により選択的にパターニングして形成する。
【０１１０】
ここで、前記第１導電膜としては、アルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンなどの低抵抗の不透明導電物質を使用することができる。また、前記第１導電膜は、前記低抵抗の不透明導電物質が２種類以上積層された多層構造で形成することもできる。
【０１１１】
次に、図１０Ｂに示すように、ゲート電極２２１、ゲートライン２１６及びゲートパッドライン２１６ｐが形成されたアレイ基板２１０の全面に、第１絶縁膜２１５ａ、非晶質シリコン薄膜、ｎ＋非晶質シリコン薄膜及び第２導電膜を形成した後、フォトリソグラフィ工程（第２マスク工程）により選択的に除去することにより、ゲート電極２２１の上部に非晶質シリコン薄膜からなるアクティブパターン２２４を形成すると共に、データライン部に第２導電膜からなるデータライン２１７を形成する。
【０１１２】
ここで、前記第２マスク工程により、アレイ基板２１０のデータパッド部に、第２導電膜からなるデータパッドライン２１７ｐを形成し、アレイ基板２１０のゲートパッド部に、ゲートパッドライン２１６ｐの一部を露出するゲートパッド部コンタクトホール２４０を形成する。
【０１１３】
また、データライン２１７とデータパッドライン２１７ｐの下部には、非晶質シリコン薄膜とｎ＋非晶質シリコン薄膜からなり、それぞれデータライン２１７とデータパッドライン２１７ｐと同一形状にパターニングされた第１非晶質シリコン薄膜パターン２２０’及び第２ｎ＋非晶質シリコン薄膜パターン２３０”と第２非晶質シリコン薄膜パターン２２０”及び第３ｎ＋非晶質シリコン薄膜パターン２３０”’が形成される。
【０１１４】
ここで、本発明の第２の実施の形態によるアクティブパターン２２４は、第１絶縁膜２１５ａを介してゲート電極２２１の上部にのみ島状に形成されることによって、薄膜トランジスタのオフ電流を減少させるという利点がある。
【０１１５】
また、アクティブパターン２２４、データライン２１７及びゲートパッド部コンタクトホール２４０は、ハーフトーンマスクを利用することにより、１回のマスク工程（第２マスク工程）で同時に形成することができる。
【０１１６】
また、本発明の第２の実施の形態によるデータライン２１７は、その下部に非晶質シリコン薄膜からなるアクティブパターンのテールが存在しないため、そのアクティブパターンのテールによるデータライン２１７の信号干渉及び開口率の低下が発生しないようにする。
【０１１７】
ここで、前記第２導電膜としては、後述するソース電極及びドレイン電極、データライン、並びにデータパッドラインを構成するために、アルミニウム、アルミニウム合金、タングステン、銅、クロム、モリブデンなどの低抵抗の不透明導電物質を使用することができる。
【０１１８】
次に、図１０Ｃに示すように、アクティブパターン２２４が形成されたアレイ基板２１０の全面に第３導電膜を蒸着した後、フォトリソグラフィ工程（第３マスク工程）で前記第２導電膜パターンと第３導電膜の一部領域を除去することにより、アレイ基板２１０の画素部に第３導電膜からなる画素電極２１８を形成すると共に、第２導電膜からなるソース電極２２２及びドレイン電極２２３を形成する。
【０１１９】
また、前記第３マスク工程により、アレイ基板２１０のデータパッド部及びゲートパッド部に、それぞれ第３導電膜からなるデータパッド電極２２７ｐ及びゲートパッド電極２２６ｐを形成する。
【０１２０】
ここで、前記第３導電膜は、画素電極２１８、データパッド電極２２７ｐ及びゲートパッド電極２２６ｐを構成するために、ＩＴＯ又はＩＺＯなどの透過率に優れた透明な導電物質を含む。
【０１２１】
ここで、第２導電膜からなるソース電極２２２、ドレイン電極２２３及びデータライン２１７の上部には、第３導電膜からなるソース電極パターン２２２’、ドレイン電極パターン２２３’及びデータラインパターン２１７’が形成されている。
【０１２２】
また、本発明の第２の実施の形態によるソース電極２２２とドレイン電極２２３は、ゲート電極２２１の上部にのみ島状に形成され、ここで、ソース電極２２２は、ソース電極パターン２２２’を介してデータライン２１７に電気的に接続され、ドレイン電極２２３は、ドレイン電極パターン２２３’を介して画素電極２１８に電気的に接続される。
【０１２３】
また、アクティブパターン２２４上に形成されている第１ｎ＋非晶質シリコン薄膜パターンは、前記第３マスク工程により所定領域が除去されて、アクティブパターン２２４とソース／ドレイン電極２２２、２２３をオーミックコンタクトするオーミックコンタクト層２２５を形成する。
【０１２４】
ここで、ゲートパッド電極２２６ｐは、前記ゲートパッド部コンタクトホールを介してその下部に形成されたゲートパッドライン２１６ｐに電気的に接続され、データパッド電極２２７ｐは、その下部に形成されたデータパッドライン２１７ｐに接触して電気的に接続される。
【０１２５】
また、該当画素電極２１８の一部は、前段のゲートライン２１６’の一部と重なるように形成されて、その下部の第１絶縁膜２１５ａを介して前段のゲートライン２１６’と共にストレージキャパシタＣｓｔを形成する。
【０１２６】
本発明の第２の実施の形態においては、前述したエッチング工程によりソース／ドレイン電極２２２、２２３及びソース／ドレイン電極パターン２２２’、２２３’を形成することによって、その側面が順テーパＴ’を有する。
【０１２７】
すなわち、下部のソース／ドレイン電極２２２、２２３が、上部のソース／ドレイン電極パターン２２２’、２２３’よりも突出するようにパターニングされることによって、アンダーカット現象が発生せず、その側面が順テーパＴ’を有する。
【０１２８】
次に、図１０Ｄに示すように、アレイ基板２１０の全面に第２絶縁膜２１５ｂを形成した後、フォトリソグラフィ工程（第４マスク工程）により第２絶縁膜２１５ｂを選択的に除去することにより、前記画素領域とパッド部をオープンする。本発明の第２の実施の形態においては、２メタル積層構造の適用時に発生していたアンダーカット現象や逆テーパを防止することができるので、以後の薄膜蒸着工程、すなわち、第２絶縁膜２１５ｂを蒸着する過程での不良を減少させることができる。
【０１２９】
このように構成された第１及び第２の実施の形態のアレイ基板は、画像表示領域の外郭に形成されたシーラントによりカラーフィルタ基板と対向して貼り合わせられるが、このようなアレイ基板とカラーフィルタ基板との貼り合わせは、アレイ基板又はカラーフィルタ基板に形成された貼り合わせキーを用いて行う。ここで、前記カラーフィルタ基板には、前記薄膜トランジスタ、ゲートライン及びデータラインからの光漏れを防止するブラックマトリクスと、赤、緑、青のカラーを実現するためのカラーフィルタが形成されている。
【０１３０】
前述したように、本発明の第１及び第２の実施の形態においては、アクティブパターンとして非晶質シリコン薄膜を利用した非晶質シリコン薄膜トランジスタを例に説明しているが、本発明は、これに限定されるものではなく、アクティブパターンとして多結晶シリコン薄膜を利用した多結晶シリコン薄膜トランジスタにも適用される。
【０１３１】
また、本発明は、液晶表示装置だけでなく、薄膜トランジスタを利用して製造する他の表示装置、例えば、駆動トランジスタに有機発光ダイオード（Organic Light Emitting Diodes；ＯＬＥＤ）が接続された有機ＥＬディスプレイ装置にも利用される。
【０１３２】
以上の説明に多くの事項が具体的に記載されているが、これは発明の範囲を限定するものではなく、好ましい実施の形態の例示として解釈されるべきである。従って、本発明の範囲は、前述した実施の形態によって定められるのでなく、特許請求の範囲とその均等物によって定められなければならない。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施の形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図２】図１のＡ部拡大図である。
【図３Ａ】図１のアレイ基板の製造工程を示す、図１のＩＩＩａ−ＩＩＩａ’、ＩＩＩｂ−ＩＩＩｂ、ＩＩＩｃ−ＩＩＩｃ及びＩＩＩｄ−ＩＩＩｄ線断面図である。
【図３Ｂ】図３Ａに続く工程の断面図である。
【図３Ｃ】図３Ｂに続く工程の断面図である。
【図３Ｄ】図３Ｃに続く工程の断面図である。
【図４Ａ】図１のアレイ基板の製造工程を示す平面図である。
【図４Ｂ】図４Ａに続く工程の断面図である。
【図４Ｃ】図４Ｂに続く工程の断面図である。
【図５Ａ】図３Ｂ及び図４Ｂの第２マスク工程を具体的に示す断面図である。
【図５Ｂ】図５Ａに続く工程の断面図である。
【図５Ｃ】図５Ｂに続く工程の断面図である。
【図５Ｄ】図５Ｃに続く工程の断面図である。
【図５Ｅ】図５Ｄに続く工程の断面図である。
【図５Ｆ】図５Ｅに続く工程の断面図である。
【図６Ａ】２メタル積層構造における第１の実施の形態によるエッチング工程を示す断面図である。
【図６Ｂ】図６Ａに続く工程の断面図である。
【図６Ｃ】図６Ｂに続く工程の断面図である。
【図６Ｄ】図６Ｃに続く工程の断面図である。
【図７Ａ】２メタル積層構造における第２の実施の形態によるエッチング工程を示す断面図である。
【図７Ｂ】図７Ａに続く工程の断面図である。
【図７Ｃ】図７Ｂに続く工程の断面図である。
【図７Ｄ】図７Ｃに続く工程の断面図である。
【図７Ｅ】図７Ｄに続く工程の断面図である。
【図８】本発明の第２の実施の形態による液晶表示装置のアレイ基板の一部を概略的に示す平面図である。
【図９】図８のＡ’部拡大図である。
【図１０Ａ】図８のアレイ基板の製造工程を示す、図８のＸａ−Ｘａ’、Ｘｂ−Ｘｂ、Ｘｃ−Ｘｃ及びＸｄ−Ｘｄ線断面図である。
【図１０Ｂ】図１０Ａに続く工程の断面図である。
【図１０Ｃ】図１０Ｂに続く工程の断面図である。
【図１０Ｄ】図１０Ｃに続く工程の断面図である。
【図１１】一般的な液晶表示装置を概略的に示す分解斜視図である。
【図１２Ａ】図１１に示す液晶表示装置のアレイ基板の製造工程を示す断面図である。
【図１２Ｂ】図１２Ａに続く工程の断面図である。
【図１２Ｃ】図１２Ｂに続く工程の断面図である。
【図１２Ｄ】図１２Ｃに続く工程の断面図である。
【図１２Ｅ】図１２Ｄに続く工程の断面図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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