(57)【要約】【課題】異なる仕様の複数のＡ／Ｄ変換器を同一チップに搭載する場合においてチップ面積を削減する。【解決手段】Ａ／Ｄ変換器は、オペアンプに接続される入力コンデンサ、帰還コンデンサ、積分コンデンサのうち少なくとも１種類を含むコンデンサ群２と、異なる仕様の複数の半導体集積回路群１Ａ，１Ｂと、コンデンサ群２を複数の半導体集積回路群１Ａ，１Ｂのうちの何れか１つに選択的に接続して、選択した半導体集積回路群とコンデンサ群２にＡ／Ｄ変換を実行させる切替回路となるスイッチ群３Ａ，３Ｂとを有する。【選択図】  図１
2008035040.tif 000002
【特許請求の範囲】
【請求項１】
オペアンプに接続される入力コンデンサ、帰還コンデンサ、積分コンデンサのうち少なくとも１種類を含むコンデンサ群と、
異なる仕様の複数の半導体集積回路群と、
前記コンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続して、前記コンデンサ群と前記選択した半導体集積回路群のみにＡ／Ｄ変換を実行させる切替回路とを有することを特徴とするＡ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器において、
前記切替回路は、前記コンデンサ群に付随するスイッチ群を前記選択した半導体集積回路群に接続することを特徴とするＡ／Ｄ変換器。
【請求項３】
請求項１又は２記載のＡ／Ｄ変換器において、
さらに、複数の入力チャンネルの中から何れか１つを選択し、選択した入力チャンネルのアナログ入力信号を前記複数の半導体集積回路群に入力するマルチプレクサを有することを特徴とするＡ／Ｄ変換器。
【請求項４】
請求項３記載のＡ／Ｄ変換器において、
前記コンデンサ群は、前記入力チャンネル毎に設けられ、
前記切替回路は、前記入力チャンネル毎に設けられたコンデンサ群のうち、前記マルチプレクサが選択した入力チャンネルに対応するコンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続することを特徴とするＡ／Ｄ変換器。
【請求項５】
請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器において、
さらに、前記切替回路が選択した半導体集積回路群の出力のうち信号周波数帯域のみを通過させるデジタルフィルタを有し、
前記複数の半導体集積回路群と前記コンデンサ群と前記デジタルフィルタとは、ΔΣ型Ａ／Ｄ変換器を構成するものであり、
前記切替回路は、入力コンデンサと積分コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続することを特徴とするＡ／Ｄ変換器。
【請求項６】
請求項４記載のＡ／Ｄ変換器において、
さらに、前記切替回路が選択した半導体集積回路群の出力のうち信号周波数帯域のみを通過させるデジタルフィルタを有し、
前記複数の半導体集積回路群と前記コンデンサ群と前記デジタルフィルタとは、ΔΣ型Ａ／Ｄ変換器を構成するものであり、
前記切替回路は、前記入力チャンネル毎に設けられたコンデンサ群のうち、前記マルチプレクサが選択した入力チャンネルに対応するコンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続し、
前記デジタルフィルタは、前記入力チャンネル毎に設けられた複数のメモリと、前記複数のメモリのうち前記マルチプレクサが選択した入力チャンネルに対応するメモリに、前記切替回路が選択した半導体集積回路群の出力を格納する選択手段とを含むことを特徴とするＡ／Ｄ変換器。
【請求項７】
請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器において、
前記複数の半導体集積回路群と前記コンデンサ群とは、逐次比較型Ａ／Ｄ変換器を構成するものであり、
前記切替回路は、アナログ入力信号を保持するサンプルホールド部を構成する前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続することを特徴とするＡ／Ｄ変換器。
【請求項８】
請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器において、
前記複数の半導体集積回路群と前記コンデンサ群とは、サイクリック型Ａ／Ｄ変換器を構成するものであり、
前記切替回路は、入力コンデンサと帰還コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続することを特徴とするＡ／Ｄ変換器。
【請求項９】
請求項１乃至４のいずれか１項に記載のＡ／Ｄ変換器において、
前記複数の半導体集積回路群と前記コンデンサ群とは、パイプライン型Ａ／Ｄ変換器を構成するものであり、
前記切替回路は、入力コンデンサと帰還コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換器に関するものである。
【背景技術】
【０００２】
従来より、アナログ信号をデジタル信号に変換する手段として、ΔΣ型Ａ／Ｄ変換器や逐次比較型Ａ／Ｄ変換器など様々な形式のＡ／Ｄ変換器が知られている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−２３４６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
Ａ／Ｄ変換器に対しては、例えば圧力計などのフィールド機器に搭載することを考慮した低消費電流、温調計（コントローラ）に搭載することを考慮した高速度、あるいは高分解能といったように様々な要求がある。
個々の要求に応じてＡ／Ｄ変換器を開発・設計して製品化すると、開発・設計コストや製品コストが上昇するという問題点があった。
一方、多数の要求に対応できるようにＡ／Ｄ変換器を製品化すると、個々の要求に対して最適化できないという問題点があった。
【０００５】
そこで、異なる要求に対応するために、予め異なる仕様の複数のＡ／Ｄ変換器を同一チップに搭載することが考えられる。複数のＡ／Ｄ変換器を同一チップに搭載することにより、異なる要求に対して同一のチップを供給することができ、数量メリットによる製品コストの削減が可能になる。
ただし、複数のＡ／Ｄ変換器を同一チップに搭載すると、単一のＡ／Ｄ変換器の場合に比べて、オペアンプやコンデンサ等が増えることになり、チップ面積が増加するという問題点があった。
【０００６】
本発明は、上記課題を解決するためになされたもので、異なる仕様の複数のＡ／Ｄ変換器を同一チップに搭載する場合においてチップ面積を削減することができるＡ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のＡ／Ｄ変換器は、オペアンプに接続される入力コンデンサ、帰還コンデンサ、積分コンデンサのうち少なくとも１種類を含むコンデンサ群と、異なる仕様の複数の半導体集積回路群と、前記コンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続して、前記コンデンサ群と前記選択した半導体集積回路群のみにＡ／Ｄ変換を実行させる切替回路とを有するものである。
また、本発明のＡ／Ｄ変換器の１構成例において、前記切替回路は、前記コンデンサ群に付随するスイッチ群を前記選択した半導体集積回路群に接続するものである。
また、本発明のＡ／Ｄ変換器の１構成例は、さらに、複数の入力チャンネルの中から何れか１つを選択し、選択した入力チャンネルのアナログ入力信号を前記複数の半導体集積回路群に入力するマルチプレクサを有するものである。
また、本発明のＡ／Ｄ変換器の１構成例において、前記コンデンサ群は、前記入力チャンネル毎に設けられ、前記切替回路は、前記入力チャンネル毎に設けられたコンデンサ群のうち、前記マルチプレクサが選択した入力チャンネルに対応するコンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続するものである。
【０００８】
また、本発明のＡ／Ｄ変換器の１構成例は、さらに、前記切替回路が選択した半導体集積回路群の出力のうち信号周波数帯域のみを通過させるデジタルフィルタを有し、前記複数の半導体集積回路群と前記コンデンサ群と前記デジタルフィルタとは、ΔΣ型Ａ／Ｄ変換器を構成するものであり、前記切替回路は、入力コンデンサと積分コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続するものである。
また、本発明のＡ／Ｄ変換器の１構成例は、さらに、前記切替回路が選択した半導体集積回路群の出力のうち信号周波数帯域のみを通過させるデジタルフィルタを有し、前記複数の半導体集積回路群と前記コンデンサ群と前記デジタルフィルタとは、ΔΣ型Ａ／Ｄ変換器を構成するものであり、前記切替回路は、前記入力チャンネル毎に設けられたコンデンサ群のうち、前記マルチプレクサが選択した入力チャンネルに対応するコンデンサ群を前記複数の半導体集積回路群のうちの何れか１つに選択的に接続し、前記デジタルフィルタは、前記入力チャンネル毎に設けられた複数のメモリと、前記複数のメモリのうち前記マルチプレクサが選択した入力チャンネルに対応するメモリに、前記切替回路が選択した半導体集積回路群の出力を格納する選択手段とを含むものである。
【０００９】
また、本発明のＡ／Ｄ変換器の１構成例において、前記複数の半導体集積回路群と前記コンデンサ群とは、逐次比較型Ａ／Ｄ変換器を構成するものであり、前記切替回路は、アナログ入力信号を保持するサンプルホールド部を構成する前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続するものである。
また、本発明のＡ／Ｄ変換器の１構成例において、前記複数の半導体集積回路群と前記コンデンサ群とは、サイクリック型Ａ／Ｄ変換器を構成するものであり、前記切替回路は、入力コンデンサと帰還コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続するものである。
また、本発明のＡ／Ｄ変換器の１構成例において、前記複数の半導体集積回路群と前記コンデンサ群とは、パイプライン型Ａ／Ｄ変換器を構成するものであり、前記切替回路は、入力コンデンサと帰還コンデンサとを含む前記コンデンサ群を、前記複数の半導体集積回路群のうちの何れか１つに選択的に接続するものである。
【発明の効果】
【００１０】
本発明によれば、異なる仕様の複数の半導体集積回路群を設けることにより、異なる要求に対応可能なＡ／Ｄ変換器を実現することができるので、数量メリットによる製品コストの削減が可能になる。そして、本発明では、複数の半導体集積回路群がコンデンサ群を共用するようにしたので、コンデンサ群を半導体集積回路群毎に設ける場合に比べて、チップ面積を削減することができる。
【００１１】
また、本発明では、切替回路が、コンデンサ群に付随するスイッチ群を前記選択した半導体集積回路群に接続することにより、複数の半導体集積回路群がスイッチ群を共用するようにしたので、スイッチ群を半導体集積回路群毎に設ける場合に比べて、チップ面積を削減することができる。
【００１２】
また、本発明では、複数の入力チャンネルをマルチプレクサで切り替えることで、Ａ／Ｄ変換器を入力チャンネル毎に設ける必要がなくなり、各入力チャンネルで共用できるので、Ａ／Ｄ変換器を入力チャンネル毎に設ける場合に比べて、回路面積、消費電力及びコストを低減することができる。また、入力信号の種類に応じて複数の半導体集積回路群を使い分けることができる。
【００１３】
また、本発明では、コンデンサ群を入力チャンネル毎に設け、マルチプレクサが選択した入力チャンネルに対応するコンデンサ群を複数の半導体集積回路群のうちの何れか１つに選択的に接続するようにしたので、入力チャンネルを切り替えたときのＡ／Ｄ変換器の整定時間を早めることができる。
【００１４】
また、本発明では、デジタルフィルタのメモリを入力チャンネル毎に設け、複数のメモリのうちマルチプレクサが選択した入力チャンネルに対応するメモリに、切替回路が選択した半導体集積回路群の出力を格納するようにしたので、入力チャンネルを切り替えたときのデジタルフィルタの応答を早めることができる。
【発明を実施するための最良の形態】
【００１５】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１は本発明の第１の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
本実施の形態のＡ／Ｄ変換器は、それぞれ１つ１以上のオペアンプやコンパレータ等からなる半導体集積回路群１Ａ，１Ｂと、コンデンサ群２と、スイッチ群３Ａ，３Ｂ，５と、制御回路４とを同一チップ上に搭載したものである。スイッチ群３Ａ，３Ｂと制御回路４は、コンデンサ群２とスイッチ群５を複数の半導体集積回路群１Ａ，１Ｂのうちの何れか１つに選択的に接続する切替回路を構成している。
【００１６】
図２（Ａ）は半導体集積回路群１Ａの時間応答波形を示す図、図２（Ｂ）は半導体集積回路群１Ｂの時間応答波形を示す図である。なお、半導体集積回路群１Ａ，１Ｂの出力信号はＮビットのデジタル信号であるが、図２（Ａ）、図２（Ｂ）では記載を容易にするためにアナログ信号で記載している。
半導体集積回路群１Ａと１Ｂでは仕様が異なり、ここでは半導体集積回路群１Ａが低速（消費電流は小）の仕様で、半導体集積回路群１Ｂが高速（消費電流は大）の仕様になっているものとする。
【００１７】
コンデンサ群２は、半導体集積回路群１Ａ，１Ｂの増幅率や時定数を決める、入力コンデンサや帰還コンデンサ、積分コンデンサなどのうち少なくとも１種類を含む。
スイッチ群５は、Ａ／Ｄ変換器としての本来の動作に必要なスイッチ群であり、コンデンサ群２との組み合わせにより、半導体集積回路群１Ａ，１Ｂの増幅率や時定数を決める。
【００１８】
図３は本実施の形態のＡ／Ｄ変換器を搭載する装置の１例である圧力計の構成を示すブロック図である。圧力計１００のＡ／Ｄ変換器１０１は、圧力センサ１０４からのアナログ入力信号をデジタル信号に変換する。ＣＰＵ１０２は、Ａ／Ｄ変換器１０１のデジタル出力信号を圧力に換算し、換算した圧力値をデジタル信号で出力する。Ｄ／Ａ変換器１０３は、ＣＰＵ１０２の出力信号をアナログ信号に変換する。Ｄ／Ａ変換器１０３から出力されるアナログ出力信号は、圧力値を４−２０ｍＡの電流で伝送する、４−２０ｍＡ電流信号の形でコントローラ（不図示）に入力される。
【００１９】
本実施の形態のＡ／Ｄ変換器をこのような圧力計などのフィールド機器に搭載する場合、低消費電流であることが求められるので、制御回路４は、スイッチ群３Ａ，３Ｂを制御して、コンデンサ群２とスイッチ群５を半導体集積回路群１Ｂから切り離して半導体集積回路群１Ａに接続し、また電源電圧の供給を停止するなどの方法により半導体集積回路群１Ｂの動作を停止させる。これにより、半導体集積回路群１Ａが有効となり、図１のＡ／Ｄ変換器は低消費電流の仕様となる。
【００２０】
図４は本実施の形態のＡ／Ｄ変換器を搭載する装置の他の例である温調計（コントローラ）の構成を示すブロック図である。温調計２００のＡ／Ｄ変換器２０１は、温度センサ２０４からのアナログ入力信号をデジタル信号に変換する。ＣＰＵ２０２は、Ａ／Ｄ変換器２０１のデジタル出力信号を温度に換算した後に、この温度（制御量）が所定の設定値と一致するように例えばＰＩＤ制御アルゴリズムにより操作量を算出して、この操作量をデジタル信号で出力する。Ｄ／Ａ変換器２０３は、ＣＰＵ２０２の出力信号をアナログ信号に変換する。Ｄ／Ａ変換器２０３から出力されるアナログ出力信号（操作量）はヒータ２０５に与えられる。こうして、温調計により、測定点の温度が所定の設定値になるように制御される。
【００２１】
本実施の形態のＡ／Ｄ変換器をこのような温調計に搭載する場合、高速であることが求められるので、制御回路４は、スイッチ群３Ａ，３Ｂを制御して、コンデンサ群２とスイッチ群５を半導体集積回路群１Ａから切り離して半導体集積回路群１Ｂに接続し、また電源電圧の供給を停止するなどの方法により半導体集積回路群１Ａの動作を停止させる。これにより、半導体集積回路群１Ｂが有効となり、図１のＡ／Ｄ変換器は高速の仕様となる。
【００２２】
このように、本実施の形態では、異なる仕様の複数の半導体集積回路群１Ａ，１Ｂを同一チップに搭載することにより、異なる要求に対応可能なＡ／Ｄ変換器を実現することができるので、数量メリットによる製品コストの削減が可能になる。そして、本実施の形態では、複数の半導体集積回路群１Ａ，１Ｂがコンデンサ群２とスイッチ群５を共用するようにしたので、コンデンサ群２とスイッチ群５を半導体集積回路群毎に設ける場合に比べて、チップ面積を削減することができる。
【００２３】
本実施の形態のように複数の半導体集積回路群１Ａ，１Ｂでコンデンサ群２とスイッチ群５を共有化すると、半導体集積回路群毎にコンデンサ群を設ける場合に比べてスイッチ群３Ａ，３Ｂは増加することになるが、スイッチ群３Ａ，３Ｂの増加によるデメリットは無いに等しい。例えば１．５μｍルールのＣＭＯＳプロセスの場合、最小のトランジスタのサイズが４．０μｍ／１．５μｍ程度になる。Ｎ型、Ｐ型の２つのトランジスタを並列に使う相補型のスイッチの場合、周囲の拡散層を含めても、４５μｍ×２０μｍ程度の大きさで集積回路の中に作成できる。一方、コンデンサは２層のポリシリコンを使った場合、１μｍ2あたり０．５ｆＦ程度が代表的な容量値である。したがって、例えば１０ｐＦのコンデンサの大きさは１５０μｍ×１５０μｍになる。
【００２４】
しかも、実際の回路設計においては、コンデンサの容量値は０．５ｆＦといった小さなものではなく、容量値が数十ｐＦというコンデンサが必要になる。特に高精度のＡ／Ｄ変換器の場合、熱雑音として知られるｋＴ／Ｃノイズを低減させるために大容量のコンデンサが必要になる。ここで、ｋはボルツマン定数（１．３８ｅ-23）、Ｔは絶対温度、Ｃはコンデンサ容量値である。
【００２５】
例えば２０ｂｉｔの分解能以上の高精度のＡ／Ｄ変換器では容量値が７０ｐＦ程度（大きさが２００μｍ×７００μｍ）のコンデンサも多数使われる。オペアンプ自体の面積は１００μｍ×３００μｍ程度なので、大容量のコンデンサを多数用いるスイッチトキャパシタ回路のＡ／Ｄ変換器では、コンデンサ群の面積の方がスイッチの面積やオペアンプの面積よりも格段に大きくなるため、コンデンサ群の共用によるチップ面積の削減効果が大きい。
【００２６】
加えて、プロセスの微細化によってスイッチに必要なトランジスタサイズは縮小できたとしても、コンデンサの容量は面積で決まるために、０．３５μｍルールのプロセスなどではさらにコンデンサ群の共用によるチップ面積の削減効果が大きくなる。
【００２７】
［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図５、図６は本発明の第２の実施の形態に係るＡ／Ｄ変換器の構成を示す回路図であり、図１と同様の構成には同一の符号を付してある。なお、図５の回路と図６の回路はＰ点で接続されていることは言うまでもない。図５、図６のＡ／Ｄ変換器は、第１の実施の形態のＡ／Ｄ変換器の具体例を示すものであり、アナログ入力信号を１ビットのデジタル出力信号に変換するΔΣ型Ａ／Ｄ変換器に本発明を適用したものである。
【００２８】
本実施の形態のＡ／Ｄ変換器は、アナログ入力信号を受けるバッファＢＵＦＦと、バッファＢＵＦＦの出力信号を増幅する、ゲインが可変なプログラマブルゲインアンプＰＧＡと、プログラマブルゲインアンプＰＧＡの出力信号を１ビットのデジタル信号に変換するΔΣ変調器ＭＯＤと、ΔΣ変調器ＭＯＤの出力信号のうち信号周波数帯域のみを通過させることにより、ΔΣ変調器ＭＯＤの量子化ノイズを除去して１ビットのデジタル出力信号を出力するデジタルフィルタＤＦと、制御回路４とを有する。
【００２９】
ΔΣ変調器ＭＯＤは、プログラマブルゲインアンプＰＧＡの出力信号を積分する積分器Ｉ１と、積分器Ｉ１の出力信号をさらに積分する積分器Ｉ２と、積分器Ｉ１の出力信号を後述するクロック信号φ１に同期して１ビットで量子化するラッチ付きコンパレータＣＰとから構成される。
バッファＢＵＦＦは、オペアンプＯＰ１Ａ，ＯＰ１Ｂからなる。
【００３０】
プログラマブルゲインアンプＰＧＡは、オペアンプＯＰ２Ａ，ＯＰ２Ｂと、コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４と、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４Ａ，Ｓ４Ｂ，Ｓ５Ａ，Ｓ５Ｂ，Ｓ６，Ｓ７，Ｓ８，Ｓ９，Ｓ１０Ａ，Ｓ１０Ｂとからなる。オペアンプＯＰ２Ａ，ＯＰ２Ｂの非反転入力端子及びスイッチＳ２，Ｓ３の一端は接地されている。コンデンサＣ１，Ｃ２，Ｃ３，Ｃ４の容量値は、４：１：２：４の関係にある。Ｃ１は抵抗と等価な働きをするスイッチトキャパシタ回路を構成する入力コンデンサ、Ｃ２〜Ｃ４は帰還コンデンサである。
【００３１】
積分器Ｉ１は、オペアンプＯＰ３Ａ，ＯＰ３Ｂと、コンデンサＣ５，Ｃ６，Ｃ７と、スイッチＳ１１，Ｓ１２，Ｓ１３，Ｓ１４，Ｓ１５，Ｓ１６，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂ，Ｓ１９Ａ，Ｓ１９Ｂとからなる。
積分器Ｉ２は、オペアンプＯＰ４Ａ，ＯＰ４Ｂと、コンデンサＣ８，Ｃ９，Ｃ１０と、スイッチＳ２０，Ｓ２１，Ｓ２２，Ｓ２３，Ｓ２４，Ｓ２５，Ｓ２６Ａ，Ｓ２６Ｂ，Ｓ２７Ａ，Ｓ２７Ｂ，Ｓ２８Ａ，Ｓ２８Ｂとからなる。
【００３２】
オペアンプＯＰ３Ａ，ＯＰ３Ｂ，ＯＰ４Ａ，ＯＰ４Ｂの非反転入力端子及びスイッチＳ１２，Ｓ１３，Ｓ１６，Ｓ２１，Ｓ２２，Ｓ２５の一端は接地されている。また、スイッチＳ１４，Ｓ２３の一端には基準電圧ＶＲＥＦが印加され、スイッチＳ１５，Ｓ２４の一端には基準電圧−ＶＲＥＦが印加される。Ｃ５，Ｃ６，Ｃ８，Ｃ９はスイッチトキャパシタ回路を構成する入力コンデンサ、Ｃ７，Ｃ１０は積分コンデンサである。
ラッチ付きコンパレータＣＰは、ラッチ付きコンパレータＣＰ１Ａ，ＣＰ１Ｂと、スイッチＳ２９Ａ，Ｓ２９Ｂとからなる。
【００３３】
オペアンプＯＰ１Ａ，ＯＰ２Ａ，ＯＰ３Ａ，ＯＰ４Ａは、第１の実施の形態の半導体集積回路群１Ａに相当し、オペアンプＯＰ１Ｂ，ＯＰ２Ｂ，ＯＰ３Ｂ，ＯＰ４Ｂは、半導体集積回路群１Ｂに相当する。
コンデンサＣ１〜Ｃ１０は、コンデンサ群２に相当する。
【００３４】
スイッチＳ４Ａ，Ｓ４Ｂ，Ｓ５Ａ，Ｓ５Ｂ，Ｓ１０Ａ，Ｓ１０Ｂ，Ｓ１７Ａ，Ｓ１７Ｂ，Ｓ１８Ａ，Ｓ１８Ｂ，Ｓ１９Ａ，Ｓ１９Ｂ，Ｓ２６Ａ，Ｓ２６Ｂ，Ｓ２７Ａ，Ｓ２７Ｂ，Ｓ２８Ａ，Ｓ２８Ｂ，Ｓ２９Ａ，Ｓ２９Ｂは、スイッチ群３Ａ，３Ｂに相当する。
スイッチＳ１〜Ｓ３，Ｓ６〜Ｓ９，Ｓ１１〜Ｓ１６，Ｓ２０〜Ｓ２５は、スイッチ群５に相当する。
【００３５】
次に、本実施の形態のＡ／Ｄ変換器の動作を説明する。図７は、図５、図６の各スイッチの動作を示すタイミングチャートである。図７（Ａ）〜図７（Ｄ）に示すように、制御回路４にはクロック信号φ１，φ２と、半導体集積回路群１Ａと１Ｂのうちどちらを有効にするかを示す設定信号φＡ，φＢが入力される。
制御回路４は、クロック信号φ１がハイレベルのときのみ、スイッチＳ１，Ｓ３，Ｓ６，Ｓ１１，Ｓ１３，Ｓ１６，Ｓ２０，Ｓ２２，Ｓ２５をオンにし（図７（Ｅ））、クロック信号φ２がハイレベルのときのみ、スイッチＳ２，Ｓ１２，Ｓ２１をオンにする（図７（Ｆ））。
【００３６】
制御回路４は、設定信号φＡがハイレベルのときのみ、スイッチＳ５Ａ，Ｓ１０Ａ，Ｓ１８Ａ，Ｓ１９Ａ，Ｓ２７Ａ，Ｓ２８Ａをオンにし（図７（Ｇ））、設定信号φＢがハイレベルのときのみ、スイッチＳ５Ｂ，Ｓ１０Ｂ，Ｓ１８Ｂ，Ｓ１９Ｂ，Ｓ２７Ｂ，Ｓ２８Ｂをオンにする（図７（Ｈ））。
制御回路４は、クロック信号φ２がハイレベルで、かつ設定信号φＡがハイレベルのときのみ、スイッチＳ４Ａ，Ｓ１７Ａ，Ｓ２６Ａ，Ｓ２９Ａをオンにし（図７（Ｉ））、クロック信号φ２がハイレベルで、かつ設定信号φＢがハイレベルのときのみ、スイッチＳ４Ｂ，Ｓ１７Ｂ，Ｓ２６Ｂ，Ｓ２９Ｂをオンにする（図７（Ｊ））。
【００３７】
また、図７にタイミングを記載していないが、制御回路４は、ラッチ付きコンパレータＣＰから出力される１ビットのデジタル出力信号（デジタルフィルタＤＦの入力信号）が「１」で、かつクロック信号φ１がハイレベルのときのみ、スイッチＳ１４，Ｓ２３をオンにし、デジタル出力信号が「１」で、かつクロック信号φ２がハイレベルのときのみ、スイッチＳ１５，Ｓ２４をオンにする。スイッチＳ１４，Ｓ２３がオンの場合、コンデンサＣ６，Ｃ９の一端には基準電圧ＶＲＥＦが印加され、スイッチＳ１５，Ｓ２４がオンの場合、コンデンサＣ６，Ｃ９の一端には基準電圧−ＶＲＥＦが印加される。
【００３８】
また、制御回路４は、プログラマブルゲインアンプＰＧＡのゲインが１で、かつクロック信号φ２がハイレベルのときのみ、スイッチＳ９をオンにし、プログラマブルゲインアンプＰＧＡのゲインが２で、かつクロック信号φ２がハイレベルのときのみ、スイッチＳ８をオンにし、プログラマブルゲインアンプＰＧＡのゲインが４で、かつクロック信号φ２がハイレベルのときのみ、スイッチＳ７をオンにする。
【００３９】
以上のようなΔΣ型Ａ／Ｄ変換器を例えば圧力計などのフィールド機器に搭載する場合、設定信号φＡをハイレベルにすれば、制御回路４は、スイッチＳ５Ａ，Ｓ１０Ａ，Ｓ１８Ａ，Ｓ１９Ａ，Ｓ２７Ａ，Ｓ２８Ａをオンにし、またクロック信号φ２に同期してスイッチＳ４Ａ，Ｓ１７Ａ，Ｓ２６Ａ，Ｓ２９Ａをオンにして、さらに半導体集積回路群１Ｂの動作を停止させるので、半導体集積回路群１Ａが有効となり、図５、図６のΔΣ型Ａ／Ｄ変換器は低消費電流の仕様となる。
【００４０】
これに対して、ΔΣ型Ａ／Ｄ変換器を温調計に搭載する場合、設定信号φＢをハイレベルにすれば、制御回路４は、スイッチＳ５Ｂ，Ｓ１０Ｂ，Ｓ１８Ｂ，Ｓ１９Ｂ，Ｓ２７Ｂ，Ｓ２８Ｂをオンにし、またクロック信号φ２に同期してスイッチＳ４Ｂ，Ｓ１７Ｂ，Ｓ２６Ｂ，Ｓ２９Ｂをオンにして、さらに半導体集積回路群１Ａの動作を停止させるので、半導体集積回路群１Ｂが有効となり、図５、図６のΔΣ型Ａ／Ｄ変換器は高速の仕様となる。
こうして、本実施の形態では、ΔΣ型Ａ／Ｄ変換器において第１の実施の形態で説明した効果を得ることができる。
【００４１】
［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図８は本発明の第３の実施の形態に係るＡ／Ｄ変換器の構成を示す回路図であり、図１と同様の構成には同一の符号を付してある。図８のＡ／Ｄ変換器は、第１の実施の形態のＡ／Ｄ変換器の具体例を示すものであり、逐次比較型Ａ／Ｄ変換器に本発明を適用したものである。
【００４２】
本実施の形態のＡ／Ｄ変換器は、オペアンプＯＰ５Ａ，ＯＰ５Ｂと、コンデンサＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６と、スイッチＳ３０Ａ，Ｓ３０Ｂ，Ｓ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ３５，Ｓ３６，Ｓ３７，Ｓ３８Ａ，Ｓ３８Ｂ，Ｓ３９Ａ，Ｓ３９Ｂと、制御回路４とを有する。
【００４３】
オペアンプＯＰ５ＡとスイッチＳ３０Ａとは、第１の実施の形態の半導体集積回路群１Ａに相当し、オペアンプＯＰ５ＢとスイッチＳ３０Ｂとは、半導体集積回路群１Ｂに相当する。
コンデンサＣ１１〜Ｃ１６は、コンデンサ群２に相当する。コンデンサＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６の容量値は、１６：８：４：２：１：１の関係にある。
【００４４】
スイッチＳ３８Ａ，Ｓ３８Ｂ，Ｓ３９Ａ，Ｓ３９Ｂは、スイッチ群３Ａ，３Ｂに相当する。
スイッチＳ３１〜Ｓ３７は、スイッチ群５に相当する。コンデンサＣ１１〜Ｃ１６とスイッチＳ３１〜Ｓ３７は、アナログ入力信号を保持するサンプルホールド部を構成している。
【００４５】
次に、本実施の形態のＡ／Ｄ変換器の動作を説明する。図９は、図８の各スイッチの動作を示すタイミングチャートである。図９（Ａ）、図９（Ｂ）に示すように、制御回路４には設定信号φＡ，φＢが入力される。
制御回路４は、設定信号φＡがハイレベルのときのみ、スイッチＳ３８Ａ，Ｓ３９Ａをオンにし（図９（Ｃ））、設定信号φＢがハイレベルのときのみ、スイッチＳ３８Ｂ，Ｓ３９Ｂをオンにする（図９（Ｄ））。
【００４６】
制御回路４は、サンプルモードＳＭの場合、スイッチＳ３１をアナログ入力信号側（Ｖｉｎ）に切り換え（図９（Ｇ））、スイッチＳ３２〜Ｓ３７をスイッチＳ３１と繋がる側に切り換える（図９（Ｈ）〜図９（Ｍ））。
また、制御回路４は、設定信号φＡがハイレベルで、かつサンプルモードＳＭの場合のみ、スイッチＳ３０Ａをオンにし（図９（Ｅ））、設定信号φＢがハイレベルで、かつサンプルモードＳＭの場合のみ、スイッチＳ３０Ｂをオンにする（図９（Ｆ））。
【００４７】
続いて、制御回路４は、ホールドモードＨＭの場合、スイッチＳ３１を基準電圧ＶＲＥＦ側に切り換え（図９（Ｇ））、スイッチＳ３２〜Ｓ３７を接地（ＧＮＤ）側に切り換える（図９（Ｈ）〜図９（Ｍ））。
また、制御回路４は、ホールドモードＨＭの場合、スイッチＳ３０Ａ，Ｓ３０Ｂをオフにする（図９（Ｅ）、図９（Ｆ））。
【００４８】
次に、制御回路４は、ビットサイクリングモードＣＭの場合、スイッチＳ３０Ａ，Ｓ３０Ｂ，Ｓ３１，Ｓ３７をホールドモードＨＭと同じ状態に維持したまま、スイッチＳ３２〜Ｓ３６を１つずつ順番にスイッチＳ３１側に切り換えてオンにする（図９（Ｈ）〜図９（Ｌ））。このとき、設定信号φＡがハイレベルで、スイッチＳ３８Ａ，Ｓ３９Ａがオンの場合、オペアンプＯＰ５Ａは、反転入力端子の電圧と非反転入力端子の電圧（接地電位）とを比較して、反転入力端子の電圧が接地電位以上の場合は「０」を出力し、反転入力端子の電圧が接地電位より低い場合は「１」を出力する。同様に、設定信号φＢがハイレベルで、スイッチＳ３８Ｂ，Ｓ３９Ｂがオンの場合、オペアンプＯＰ５Ｂは、反転入力端子の電圧と非反転入力端子の電圧とを比較して、比較結果を出力する。
【００４９】
例えばスイッチＳ３２，Ｓ３３，Ｓ３４，Ｓ３５，Ｓ３６をオンにしたときの非反転入力端子の電圧がそれぞれ１Ｖ，０．０２Ｖ，−０．５Ｖ，−０．２Ｖ，−０．１Ｖであった場合、オペアンプＯＰ５Ａ又はＯＰ５Ｂは、「０」，「０」，「１」，「１」，「１」を順番に出力する。
以上により、アナログ入力信号は、Ｎビット（本実施の形態では５ビット）のデジタル出力信号に変換される。
【００５０】
以上のように、設定信号φＡをハイレベルにすれば、制御回路４は、スイッチＳ３８Ａ，Ｓ３９Ａをオンにし、またサンプルモードＳＭに同期してスイッチＳ３０Ａをオンにして、さらに半導体集積回路群１Ｂの動作を停止させるので、半導体集積回路群１Ａが有効となり、図８の逐次比較型Ａ／Ｄ変換器は低消費電流の仕様となる。
【００５１】
これに対して、設定信号φＢをハイレベルにすれば、制御回路４は、スイッチＳ３８Ｂ，Ｓ３９Ｂをオンにし、またサンプルモードＳＭに同期してスイッチＳ３０Ｂをオンにして、さらに半導体集積回路群１Ａの動作を停止させるので、半導体集積回路群１Ｂが有効となり、図８の逐次比較型Ａ／Ｄ変換器は高速の仕様となる。
【００５２】
こうして、本実施の形態では、逐次比較型Ａ／Ｄ変換器において第１の実施の形態で説明した効果を得ることができる。なお、図８の例では、バッファとプログラマブルゲインアンプを省略しているが、第２の実施の形態と同様に、バッファＢＵＦＦとプログラマブルゲインアンプＰＧＡを通過したアナログ入力信号をスイッチＳ３１に入力するようにしてもよい。
【００５３】
［第４の実施の形態］
次に、本発明の第４の実施の形態について説明する。図１０は本発明の第４の実施の形態に係るＡ／Ｄ変換器の構成を示す回路図であり、図１と同様の構成には同一の符号を付してある。図１０のＡ／Ｄ変換器は、第１の実施の形態のＡ／Ｄ変換器の具体例を示すものであり、サイクリック型Ａ／Ｄ変換器に本発明を適用したものである。
【００５４】
本実施の形態のＡ／Ｄ変換器は、オペアンプＯＰ６Ａ，ＯＰ６Ｂと、コンデンサＣ１７，Ｃ１８と、スイッチＳ４０Ａ，Ｓ４０Ｂ，Ｓ４１，Ｓ４２，Ｓ４３，Ｓ４４，Ｓ４５，Ｓ４６Ａ，Ｓ４６Ｂ，Ｓ４７Ａ，Ｓ４７Ｂ，Ｓ４８Ａ，Ｓ４８Ｂと、コンパレータＣＯＭＰと、制御回路４とを有する。
【００５５】
オペアンプＯＰ６ＡとスイッチＳ４０Ａは、第１の実施の形態の半導体集積回路群１Ａに相当し、オペアンプＯＰ６ＢとスイッチＳ６０Ｂは、半導体集積回路群１Ｂに相当する。
コンデンサＣ１７，Ｃ１８は、コンデンサ群２に相当する。Ｃ１７は入力コンデンサ、Ｃ１８は帰還コンデンサである。
スイッチＳ４６Ａ，Ｓ４６Ｂ，Ｓ４７Ａ，Ｓ４７Ｂ，Ｓ４８Ａ，Ｓ４８Ｂは、スイッチ群３Ａ，３Ｂに相当する。
スイッチＳ４１〜Ｓ４５は、スイッチ群５に相当する。
【００５６】
次に、本実施の形態のＡ／Ｄ変換器の動作を説明する。図１１は、図１０の各スイッチの動作を示すタイミングチャートである。図１１（Ａ）〜図１１（Ｆ）に示すように、制御回路４には、クロック信号φ１，φ２，φ３，φ４と設定信号φＡ，φＢとが入力される。
制御回路４は、設定信号φＡがハイレベルのときのみ、スイッチＳ４７Ａ，Ｓ４８Ａをオンにし（図１１（Ｇ））、設定信号φＢがハイレベルのときのみ、スイッチＳ４７Ｂ，Ｓ４８Ｂをオンにする（図１１（Ｈ））。
【００５７】
制御回路４は、クロック信号φ１がハイレベルで、かつ設定信号φＡがハイレベルのときのみ、スイッチＳ４０Ａをオンにし（図１１（Ｉ））、クロック信号φ１がハイレベルで、かつ設定信号φＢがハイレベルのときのみ、スイッチＳ４０Ｂをオンにする（図１１（Ｊ））。
【００５８】
制御回路４は、クロック信号φ１又はφ３がハイレベルのときのみ、スイッチＳ４１をオンにし（図１１（Ｋ））、クロック信号φ２がハイレベルのときのみ、スイッチＳ４２をオンにし（図１１（Ｌ））、クロック信号φ４がハイレベルのときのみ、スイッチＳ４３をオンにする（図１１（Ｍ））。
【００５９】
また、制御回路４は、クロック信号φ１，φ２又はφ４がハイレベルのときのみ、スイッチＳ４４をオンにし（図１１（Ｎ））、クロック信号φ１又はφ４がハイレベルのときのみ、スイッチＳ４５をオンにする（図１１（Ｏ））。
【００６０】
制御回路４は、クロック信号φ２がハイレベルで、かつ設定信号φＡがハイレベルのとき、又はクロック信号φ３がハイレベルで、かつ設定信号φＡがハイレベルのときのみ、スイッチＳ４６Ａをオンにし（図１１（Ｐ））、クロック信号φ２がハイレベルで、かつ設定信号φＢがハイレベルのとき、又はクロック信号φ３がハイレベルで、かつ設定信号φＢがハイレベルのときのみ、スイッチＳ４６Ｂをオンにする（図１１（Ｑ））。
【００６１】
コンパレータＣＯＭＰは、スイッチＳ４８Ａ又はＳ４８の出力を所定のレベルと比較して、比較結果を出力する。
以上のように、設定信号φＡをハイレベルにすれば、制御回路４は、スイッチＳ４７Ａ，Ｓ４８Ａをオンにし、またクロック信号φ１に同期してスイッチＳ４０Ａをオンにし、クロック信号φ２，φ３に同期してスイッチＳ４６Ａをオンにし、さらに半導体集積回路群１Ｂの動作を停止させるので、半導体集積回路群１Ａが有効となり、図１０のサイクリック型Ａ／Ｄ変換器は低消費電流の仕様となる。
【００６２】
これに対して、設定信号φＢをハイレベルにすれば、制御回路４は、スイッチＳ４７Ｂ，Ｓ４８Ｂをオンにし、またクロック信号φ１に同期してスイッチＳ４０Ｂをオンにし、クロック信号φ２，φ３に同期してスイッチＳ４６Ｂをオンにし、さらに半導体集積回路群１Ａの動作を停止させるので、半導体集積回路群１Ｂが有効となり、図１０のサイクリック型Ａ／Ｄ変換器は高速の仕様となる。
【００６３】
こうして、本実施の形態では、サイクリック型Ａ／Ｄ変換器において第１の実施の形態で説明した効果を得ることができる。なお、図１０の例では、バッファとプログラマブルゲインアンプを省略しているが、第２の実施の形態と同様に、バッファＢＵＦＦとプログラマブルゲインアンプＰＧＡを通過したアナログ入力信号をスイッチＳ４１に入力するようにしてもよい。
【００６４】
［第５の実施の形態］
次に、本発明の第５の実施の形態について説明する。図１２は本発明の第５の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。図１２のＡ／Ｄ変換器は、第１の実施の形態のＡ／Ｄ変換器の具体例を示すものであり、パイプライン型Ａ／Ｄ変換器に本発明を適用したものである。
本実施の形態のＡ／Ｄ変換器は、１ビットのデジタル近似回路ＤＡＰＲＸ1，ＤＡＰＲＸ2，・・・ＤＡＰＲＸNと、出力レジスタＲＥＧとを有する。出力レジスタＲＥＧは、複数の１ビットシフトレジスタ６０からなる。
【００６５】
近似回路ＤＡＰＲＸ1，ＤＡＰＲＸ2，・・・ＤＡＰＲＸNとしては、第４の実施の形態で説明したサイクリック型Ａ／Ｄ変換器を構成する２倍ゲイン回路（図１０）を使用することができる。
こうして、本実施の形態では、パイプライン型Ａ／Ｄ変換器において第１の実施の形態で説明した効果を得ることができる。
【００６６】
［第６の実施の形態］
次に、本発明の第６の実施の形態について説明する。図１３、図１４は本発明の第６の実施の形態に係るＡ／Ｄ変換器の構成を示す回路図であり、図１、図５、図６と同様の構成には同一の符号を付してある。なお、図１３の回路と図１４の回路はＰ点で接続されていることは言うまでもない。図１３、図１４のＡ／Ｄ変換器は、第１の実施の形態のＡ／Ｄ変換器の具体例を示すものであり、ΔΣ型Ａ／Ｄ変換器に本発明を適用したものである。
【００６７】
本実施の形態は、図５、図６に示した第２の実施の形態のΔΣ型Ａ／Ｄ変換器に対して、複数の入力チャンネルの中から何れか１つを選択するマルチプレクサＭＵＸを追加し、コンデンサＣ７の代わりに、コンデンサＣ７Ｃ，Ｃ７Ｄ及びスイッチＳ５０Ｃ，Ｓ５０Ｄを入力チャンネル毎に設け、コンデンサＣ１０の代わりにコンデンサＣ１０Ｃ，Ｃ１０Ｄ及びスイッチＳ５１Ｃ，Ｓ５１Ｄを入力チャンネル毎に設け、さらにデジタルフィルタＤＦのメモリを入力チャンネル毎に設けて、複数の入力チャンネルを有するマルチチャンネルＡ／Ｄ変換器としたものである。
【００６８】
次に、本実施の形態のＡ／Ｄ変換器の動作を説明する。図１５は、マルチプレクサＭＵＸとスイッチＳ５１Ｃ，Ｓ５１ＤとデジタルフィルタＤＦの動作を示すタイミングチャートである。
マルチプレクサＭＵＸは、図１５（Ａ）に示すように、２つの入力チャンネルＣ，Ｄの中から何れか１つを選択する。
【００６９】
制御回路４は、マルチプレクサＭＵＸが入力チャンネルＣを選択しているフェーズＰＨＣの場合、スイッチＳ５０Ｃ，Ｓ５１Ｃをオンにし（図１５（Ｂ））、マルチプレクサＭＵＸが入力チャンネルＤを選択しているフェーズＰＨＤの場合、スイッチＳ５０Ｄ，Ｓ５１Ｄをオンにする（図１５（Ｃ））。
フェーズＰＨＣ又はＰＨＤにおいて、バッファＢＵＦＦとプログラマブルゲインアンプＰＧＡとΔΣ変調器ＭＯＤは、設定信号φＡ，φＢに応じて図７で説明したような動作を行う。したがって、動作の詳細については省略する。
【００７０】
次に、デジタルフィルタＤＦは、入力チャンネルＣに対応するデジタル信号を記憶するメモリＭＣと、入力チャンネルＤに対応するデジタル信号を記憶するメモリＭＤと、メモリＭＣ，ＭＤのうち何れか１つを選択する選択手段（不図示）とを含む。
デジタルフィルタＤＦは、マルチプレクサＭＵＸが入力チャンネルＣを選択しているフェーズＰＨＣの場合、ΔΣ変調器ＭＯＤの出力信号のうち信号周波数帯域のデジタル信号のみを出力すると同時に、このデジタル信号をメモリＭＣに格納し、またマルチプレクサＭＵＸが入力チャンネルＤを選択しているフェーズＰＨＤの場合、ΔΣ変調器ＭＯＤの出力信号のうち信号周波数帯域のデジタル信号のみを出力すると同時に、このデジタル信号をメモリＭＤに格納する（図１５（Ｄ））。
【００７１】
以上のように、本実施の形態では、複数の入力チャンネルをマルチプレクサＭＵＸで切り替えることで、Ａ／Ｄ変換器を入力チャンネル毎に設ける必要がなくなり、各入力チャンネルで共用できるので、Ａ／Ｄ変換器を入力チャンネル毎に設ける場合に比べて、回路面積、消費電力及びコストを低減することができる。また、入力信号の種類に応じて２つの半導体集積回路群１Ａ，１Ｂを使い分けることができる。
【００７２】
また、本実施の形態では、積分コンデンサＣ７Ｃ，Ｃ７Ｄ，Ｃ１０Ｃ，Ｃ１０Ｄを入力チャンネル毎に設けて、入力チャンネルＣの積分結果を対応する積分コンデンサＣ７Ｃ，Ｃ１０Ｃに保持し、入力チャンネルＤの積分結果を対応する積分コンデンサＣ７Ｄ，Ｃ１０Ｄに保持するようにしたので、入力チャンネルを切り替える度に積分器Ｉ１，Ｉ２をリセットする必要がなく、入力チャンネルを切り替えたときの積分器Ｉ１，Ｉ２の整定時間を早めることができる。
【００７３】
さらに、本実施の形態では、デジタルフィルタＤＦのメモリＭＣ，ＭＤを入力チャンネル毎に設けて、入力チャンネルＣのデジタル信号を対応するメモリＭＣに格納し、入力チャンネルＤのデジタル信号を対応するメモリＭＤに格納するようにしたので、入力チャンネルを切り替えたときのデジタルフィルタＤＦの応答を早めることができる。
【００７４】
図１５に示したように複数の入力チャンネルを順番に選択する場合、通常は入力チャンネルを切り替える度にデジタルフィルタＤＦをいったんリセットする必要があり、この場合、デジタルフィルタＤＦの出力が整定するのに一定時間（セトリング時間）が必要になる。これに対して、本実施の形態では、デジタルフィルタＤＦをリセットする必要がなくなり、セトリング時間を大幅に短縮することができ、高出力レートを実現できる。
【００７５】
なお、本実施の形態では、ΔΣ型Ａ／Ｄ変換器においてマルチチャンネル化を実現したが、これに限るものではなく、第３の実施の形態の逐次比較型Ａ／Ｄ変換器や、第４の実施の形態のサイクリック型Ａ／Ｄ変換器、第５の実施の形態のパイプライン型Ａ／Ｄ変換器をマルチチャンネル化してもよいことは言うまでもない。
また、第１〜第６の実施の形態では、異なる仕様の半導体集積回路群を２つ設けたが、半導体集積回路群を３つ以上設けるようにしてもよい。
【産業上の利用可能性】
【００７６】
本発明は、ΔΣ型Ａ／Ｄ変換器や、逐次比較型Ａ／Ｄ変換器、サイクリック型Ａ／Ｄ変換器、パイプライン型Ａ／Ｄ変換器等の各種Ａ／Ｄ変換器に適用することができる。
【図面の簡単な説明】
【００７７】
【図１】本発明の第１の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図１のＡ／Ｄ変換器における半導体集積回路群の時間応答波形を示す図である。
【図３】図１のＡ／Ｄ変換器を搭載する装置の１例である圧力計の構成を示すブロック図である。
【図４】図１のＡ／Ｄ変換器を搭載する装置の他の例である温調計の構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図６】本発明の第２の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図７】図５、図６のＡ／Ｄ変換器におけるスイッチの動作を示すタイミングチャートである。
【図８】本発明の第３の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図９】図８のＡ／Ｄ変換器におけるスイッチの動作を示すタイミングチャートである。
【図１０】本発明の第４の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図１１】図１０のＡ／Ｄ変換器におけるスイッチの動作を示すタイミングチャートである。
【図１２】本発明の第５の実施の形態に係るＡ／Ｄ変換器の構成例を示すブロック図である。
【図１３】本発明の第６の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図１４】本発明の第６の実施の形態に係るＡ／Ｄ変換器の構成例を示す回路図である。
【図１５】図１３、図１４のＡ／Ｄ変換器におけるマルチプレクサとスイッチとデジタルフィルタの動作を示すタイミングチャートである。
【符号の説明】
【００７８】
１Ａ，１Ｂ…半導体集積回路群、２…コンデンサ群、３Ａ，３Ｂ，５…スイッチ群、４…制御回路、ＢＵＦＦ…バッファ、ＰＧＡ…プログラマブルゲインアンプ、ＭＯＤ…ΔΣ変調器、ＤＦ…デジタルフィルタ、Ｉ１，Ｉ２…積分器、ＣＰ…ラッチ付きコンパレータ。
【図１】
2008035040.tif 000003
【図２】
2008035040.tif 000004
【図３】
2008035040.tif 000005
【図４】
2008035040.tif 000006
【図５】
2008035040.tif 000007
【図６】
2008035040.tif 000008
【図７】
2008035040.tif 000009
【図８】
2008035040.tif 000010
【図９】
2008035040.tif 000011
【図１０】
2008035040.tif 000012
【図１１】
2008035040.tif 000013
【図１２】
2008035040.tif 000014
【図１３】
2008035040.tif 000015
【図１４】
2008035040.tif 000016
【図１５】
2008035040.tif 000017