(57)【要約】【課題】  変換効率がよく、外付けのダイオードを不要とするＤＣ−ＤＣコンバータを提供すること。【解決手段】  ＤＣ−ＤＣコンバータは、メインスイッチング素子をなすメインＮＭＯＳトランジスタＦＥＴ１と、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子を駆動するドライバＤＶＨ１と、メインＮＭＯＳトランジスタＦＥＴ１のソース端子とドライバＤＶＨ１の電源端子との間に接続されるコンデンサＣ２と、入力電源に至る経路と、ドライバＤＶＨ１の電源端子との間に接続されるＮＭＯＳトランジスタＦＥＴ３と、を備えている。ＮＭＯＳトランジスタＦＥＴ３は、メインＮＭＯＳトランジスタＦＥＴ１が導通の際に非導通にされ、メインＮＭＯＳトランジスタＦＥＴ１が非導通の際に導通にされる。【選択図】  図１
2008022642.tif 000002
【特許請求の範囲】
【請求項１】
メインスイッチング素子をなすメインＮＭＯＳトランジスタと、
前記メインＮＭＯＳトランジスタのゲート端子を駆動するドライバと、
前記メインＮＭＯＳトランジスタのソース端子と前記ドライバの電源端子との間に接続される第１容量と、
入力電源に至る経路と、前記ドライバの電源端子との間に接続される第１スイッチング素子と、
を備え、
前記第１スイッチング素子は、前記メインＮＭＯＳトランジスタが導通の際に非導通にされ、前記メインＮＭＯＳトランジスタが非導通の際に導通にされる
ことを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記第１スイッチング素子はバックゲート端子が前記入力電源に至る経路側の端子に接続されるＮＭＯＳトランジスタ
であることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記入力電源と前記第１スイッチング素子との間に、前記入力電源から給電される入力電圧を降圧する降圧レギュレータを備える
ことを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
第１スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続されるＰＭＯＳトランジスタ
であることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記ＰＭＯＳトランジスタのゲート端子を駆動し、前記電源端子が前記ドライバの電源端子に接続されてなる駆動回路
を備えることを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記第１スイッチング素子と、前記ドライバの電源端子および前記第１容量の接続点との間に設けられる第２スイッチング素子と、
前記第１スイッチング素子および前記第２スイッチング素子の接続点と、前記メインＮＭＯＳトランジスタのソース端子との間に接続される第２容量と、
前記メインＮＭＯＳトランジスタの導通指令が活性状態、かつ、前記第１容量の端子間電圧が所定電圧以下の場合に、前記第２スイッチング素子を導通する第２スイッチング素子制御部と、
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項７】
前記第１スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続される第１ＰＭＯＳトランジスタ
であることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記第１ＰＭＯＳトランジスタのゲート端子を駆動し、電源端子が前記第１スイッチング素子と前記第２スイッチング素子との接続点に接続されてなる第１駆動回路
を備えることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記第２スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続される第２ＰＭＯＳトランジスタ
であることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
【請求項１０】
前記第２ＰＭＯＳトランジスタのゲート端子を駆動し、電源が前記第１スイッチング素子と前記第２スイッチング素子との接続点に接続されてなる第２駆動回路
を備えることを特徴とする請求項９に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータに関するものであり、特に、メインスイッチング素子にＮ型ＦＥＴを用いたＤＣ−ＤＣコンバータに関するものである。
【背景技術】
【０００２】
スイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおける効率改善の方法の一つとして、メインスイッチング素子にＮ型のＦＥＴを使用するものが知られている。メインスイッチング素子にＰ型のＦＥＴを使用するのに比して、同一サイズであれば導通抵抗を約４２％に減少することができ、ＤＣ−ＤＣコンバータにおける効率改善に大きく貢献するものである。
【０００３】
ところで、ＤＣ−ＤＣコンバータのメインスイッチング素子としてＮ型ＦＥＴを使用するには、Ｎ型ＦＥＴのゲート駆動電圧として、ソース端子への入力電圧よりも高い電圧が必要となる。このような高いゲート駆動電圧を生成する手段として、同期整流回路のＦＥＴを利用したチャージポンプ回路を使用するのが一般的である。
【０００４】
図１５は、従来技術のチャージポンプ回路を使用したＤＣ−ＤＣコンバータ１００の構成を示す回路図である。ＤＣ−ＤＣコンバータ１００は、電子機器（例えば、ノート型パソコン）に内蔵され、不図示のバッテリからの電源入力電圧Ｖｉｎを変換し、ＣＰＵやその周辺機器を動作させるための出力電圧Ｖｏｕｔを出力する。
【０００５】
ＤＣ−ＤＣコンバータ１００は、１チップの半導体集積回路上に形成された制御部１０２と複数個の外付け素子とから構成されている。
制御部１０２の第１駆動信号ＤＬＨ１は、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子に供給され、メインＮＭＯＳトランジスタＦＥＴ１のドレイン端子には、電源入力電圧Ｖｉｎが供給される。メインＮＭＯＳトランジスタＦＥＴ１のソース端子は、同期整流ＮＭＯＳトランジスタＦＥＴ２のドレイン端子に接続される。同期整流ＮＭＯＳトランジスタＦＥＴ２のゲート端子には、制御部１０２の第２駆動信号ＤＬ１が入力され、同期整流ＮＭＯＳトランジスタＦＥＴ２のソース端子は接地電位に接続されている。
【０００６】
また、メインＮＭＯＳトランジスタＦＥＴ１のソース端子はチョークコイルＬ１を介して出力端子１０３に接続される。出力端子１０３は平滑用コンデンサＣ１を介して接地電位に接続されている。
【０００７】
制御部１０２は、分圧抵抗Ｒ１，Ｒ２と、誤差増幅器ＥＲＡ１と、三角波発振器ＯＳＣ１と、ＰＷＭ比較器ＰＷＭ１と、ドライバＤＶＨ１，ＤＶＬ１と、を備え、第１駆動電圧ＤＨ１および第２駆動信号ＤＬ１を出力することにより、メインＮＭＯＳトランジスタＦＥＴ１および同期整流ＮＭＯＳトランジスタＦＥＴ２を制御する。
【０００８】
制御部１０２において出力電圧Ｖｏｕｔが分圧抵抗Ｒ１，Ｒ２により分圧され、その分圧電圧が誤差増幅器ＥＲＡ１の反転入力端子に入力される。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧ｅ１が入力される。誤差増幅器ＥＲＡ１は、出力電圧Ｖｏｕｔに応じた分圧電圧と基準電圧ｅ１とを比較し、その電圧差を増幅した出力信号Ｖｏｐ１を出力する。
【０００９】
図１６は制御部１０２における動作波形を示すタイミングチャートである。
制御部１０２において、誤差増幅器ＥＲＡ１の出力信号Ｖｏｐ１の電圧は、出力電圧Ｖｏｕｔに応じた分圧電圧（分圧抵抗Ｒ１，Ｒ２による分圧電圧）と基準電圧ｅ１との電圧差が大きいと変動が大きくなり、分圧電圧と基準電圧ｅ１との電圧差が小さいと変動が小さくなる。
【００１０】
ＰＷＭ比較器ＰＷＭ１は、誤差増幅器ＥＲＡ１の出力信号Ｖｏｐ１よりも三角波信号が低くなる場合に出力信号Ｑ１をハイレベルとし、出力信号Ｖｏｐ１よりも三角波信号が高くなる場合にＱ１をローレベルとする。従って、誤差増幅器ＥＲＡ１の出力信号Ｖｏｐ１の電圧が上昇するとＰＷＭ比較器ＰＷＭ１の出力パルス幅（出力信号Ｑ１がハイレベルとなるパルス幅）が長くなる。
【００１１】
このＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１は、ドライバＤＶＨ１を介してメインＮＭＯＳトランジスタＦＥＴ１のゲート端子に第１駆動電圧ＤＨ１として入力される。このため、ＰＷＭ比較器ＰＷＭ１の出力パルス幅が長くなると、メインＮＭＯＳトランジスタＦＥＴ１の導通時間が長くなり、逆にＰＷＭ比較器ＰＷＭ１の出力パルス幅が短くなると、メインＮＭＯＳトランジスタＦＥＴ１の導通時間が短くなる。
【００１２】
ＤＣ−ＤＣコンバータ１００では、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１によって、出力電圧Ｖｏｕｔが基準電圧ｅ１および分圧抵抗Ｒ１，Ｒ２により設定される定電圧となるようにメインＮＭＯＳトランジスタＦＥＴ１の導通および非導通が制御される。
【００１３】
また、ＰＷＭ比較器ＰＷＭ１は、出力信号Ｑ１に対して論理レベルが反転する出力信号ＸＱ１を出力する。つまり、各出力信号Ｑ１，ＸＱ１は互いに相補となるパルス信号としてＰＷＭ比較器ＰＷＭ１から出力される。ＰＷＭ比較器ＰＷＭ１の出力信号ＸＱ１は、ドライバＤＶＬ１を介して第２駆動信号ＤＬ１として同期整流ＮＭＯＳトランジスタＦＥＴ２のゲート端子に入力される。
【００１４】
従って、メインＮＭＯＳトランジスタＦＥＴ１の導通時に同期整流ＮＭＯＳトランジスタＦＥＴ２は非導通となり、メインＮＭＯＳトランジスタＦＥＴ１の非導通時に同期整流ＮＭＯＳトランジスタＦＥＴ２は導通となる。すなわち、制御部１０２から出力される第１駆動電圧ＤＨ１および第２駆動信号ＤＬ１によって、メインＮＭＯＳトランジスタＦＥＴ１および同期整流ＮＭＯＳトランジスタＦＥＴ２は交互に導通される。
【００１５】
メインＮＭＯＳトランジスタＦＥＴ１のスイッチング動作により、メインＮＭＯＳトランジスタＦＥＴ１の出力電流は、チョークコイルＬ１および平滑用コンデンサＣ１により平滑される。ここで、メインＮＭＯＳトランジスタＦＥＴ１の導通時には、電源入力電圧ＶｉｎはメインＮＭＯＳトランジスタＦＥＴ１を介してチョークコイルＬ１と平滑用コンデンサＣ１とからなる平滑回路に供給される。メインＮＭＯＳトランジスタＦＥＴ１が非導通にされると、メインＮＭＯＳトランジスタＦＥＴ１の導通時にチョークコイルＬ１に蓄積された電磁得エネルギーが出力端子１０３側に放出される。
【００１６】
出力端子１０３の出力電圧Ｖｏｕｔは次式により表わされる。
Ｖｏｕｔ＝Ｖｉｎ×Ｔｏｎ／（Ｔｏｎ＋Ｔｏｆｆ）
ここで、ＴｏｎはメインＮＭＯＳトランジスタＦＥＴ１が導通する期間、ＴｏｆｆはメインＮＭＯＳトランジスタＦＥＴ１が非導通とされる期間である。
【００１７】
従って、バッテリの消耗や電子機器の使用環境等によって電源入力電圧Ｖｉｎが変動したとしても、出力信号Ｑ１のデューティサイクルを制御することによって、出力電圧Ｖｏｕｔを定電圧に保つよう補償することができる。
【００１８】
ＤＣ−ＤＣコンバータ１００のメインＮＭＯＳトランジスタＦＥＴ１にＮ型のＦＥＴを用いているため、メインＮＭＯＳトランジスタＦＥＴ１を駆動するための第１駆動電圧ＤＨ１として電源入力電圧Ｖｉｎよりも高い電圧が必要となる。そのため、ＤＣ−ＤＣコンバータ１００では、メインＮＭＯＳトランジスタＦＥＴ１が導通／非導通するときにそのソース電位が電源入力電圧Ｖｉｎの間で振幅するのを利用して、チャージポンプによりメインＮＭＯＳトランジスタＦＥＴ１のゲート端子の駆動電圧を生成している。
【００１９】
ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１はドライバＤＶＨ１を介して第１駆動電圧ＤＨ１としてメインＮＭＯＳトランジスタＦＥＴ１のゲート端子に入力され、出力信号ＸＱ１はドライバＤＶＬ１を介して第２駆動信号ＤＬ１として同期整流ＮＭＯＳトランジスタＦＥＴ２のゲート端子に入力されている。
【００２０】
メインＮＭＯＳトランジスタＦＥＴ１のソース・ドレイン間にはダイオードＤ１とコンデンサＣ２とからなる直列回路が並列に接続されている。ここでダイオードＤ１のカソードがコンデンサＣ２に接続され、その接続部はドライバＤＶＨ１の電源端子に接続されている。
【００２１】
このＤＣ−ＤＣコンバータ１００において、メインＮＭＯＳトランジスタＦＥＴ１が非導通、同期整流ＮＭＯＳトランジスタＦＥＴ２が導通であるとき、メインＮＭＯＳトランジスタＦＥＴ１のソース電位は接地電位となる。このときダイオードＤ１を介してコンデンサＣ２に電流が流れ、コンデンサＣ２は、その電圧が電源入力電圧Ｖｉｎと等しくなるまで充電される。
【００２２】
次いで、メインＮＭＯＳトランジスタＦＥＴ１が導通、同期整流ＮＭＯＳトランジスタＦＥＴ２が非導通に遷移すると、メインＮＭＯＳトランジスタＦＥＴ１のソース電位は上昇し、コンデンサＣ２により容量結合した端子ＢＯＯＳＴの電位が電源入力電圧Ｖｉｎ以上に上昇する。その電源端子が端子ＢＯＯＳＴに接続されたドライバＤＶＨ１を介して、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子には、電源入力電圧Ｖｉｎ以上の電圧が印加されるため、メインＮＭＯＳトランジスタＦＥＴ１は完全に導通することができる。
【００２３】
このとき、ダイオードＤ１は、電圧が電源入力電圧Ｖｉｎよりも高くなったコンデンサＣ２の電荷が電源入力電圧Ｖｉｎに逆流するのを防止する。なお、ダイオードＤ１としては、順方向起電力Ｖｆが通常のダイオードよりも小さなショットキーダイオードが用いられるのが一般的である。
【００２４】
なお、このようなＤＣ−ＤＣコンバータを用いた技術としては、特許文献１および特許文献２に開示されているものがある。
【特許文献１】特開２００４−１７３４６０号公報
【特許文献２】特開平７−２２２４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、ダイオードＤ１において、コンデンサＣ２の充電の際に順方向起電力Ｖｆ分の消費電力が発生するために、ＤＣ−ＤＣコンバータの効率が下がることとなり問題である。また、順方向起電力Ｖｆの分だけコンデンサＣ２に充電される電位が下がることとなり問題である。またさらに、ダイオードＤ１を１チップの半導体装置である制御回路側に組み込むことを考えた場合、ショットキーダイオードを作成するためには既存のプロセスが複雑になり問題である。
【００２６】
本発明は前記背景技術に鑑みなされたものであり、変換効率がよく、外付けのダイオードを不要とするＤＣ−ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【００２７】
その解決手段は、メインスイッチング素子をなすメインＮＭＯＳトランジスタと、前記メインＮＭＯＳトランジスタのゲート端子を駆動するドライバと、前記メインＮＭＯＳトランジスタのソース端子と前記ドライバの電源端子との間に接続される第１容量と、入力電源に至る経路と、前記ドライバの電源端子との間に接続される第１スイッチング素子と、を備え、前記第１スイッチング素子は、前記メインＮＭＯＳトランジスタが導通の際に非導通にされ、前記メインＮＭＯＳトランジスタが非導通の際に導通にされることを特徴とするＤＣ−ＤＣコンバータである。
【００２８】
本発明のＤＣ−ＤＣコンバータでは、メインＮＭＯＳトランジスタが非導通の際に、第１スイッチング素子が導通されて第１容量を充電することができ、メインＮＭＯＳトランジスタが導通の際に第１スイッチング素子が非導通にされて、第１容量から入力電源側への逆流を防止することができる。
【００２９】
第１スイッチング素子を用いることで、ショットキーダイオードを用いた場合に比して、順方向起電力を小さくすることができるため、順方向起電力による電力損を減少すると共に、容量に対する充電電圧の低下を抑えることができる。さらに、ＬＳＩにショットキーダイオードを内蔵する場合よりも容易に内蔵することができる。
【００３０】
ここで、メインＮＭＯＳトランジスタのソース端子とは、入力電源に接続されているのとは逆側の端子を示し、第１容量のほかチョークコイルなども接続されている側の端子を示す。
【発明の効果】
【００３１】
本発明によれば、変換効率がよく、外付けのダイオードを不要とするＤＣ−ＤＣコンバータを提供することが可能となる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の増幅器について具体化した実施形態を図１〜図１４に基づき図面を参照しつつ詳細に説明する。
【００３３】
（第１実施形態）
図１に第１実施形態にかかるＤＣ−ＤＣコンバータ１の回路図を示す。ＤＣ−ＤＣコンバータ１は、１チップの半導体装置に内蔵される制御部２と、メインＮＭＯＳトランジスタＦＥＴ１と、同期整流ＮＭＯＳトランジスタＦＥＴ２と、平活用コンデンサＣ１と、コンデンサＣ２と、チョークコイルＬ１とを備えている。
【００３４】
制御部２は、分圧抵抗Ｒ１，Ｒ２と、誤差増幅器ＥＲＡ１と、三角波発振器ＯＳＣ１と、ＰＷＭ比較器ＰＷＭ１と、ドライバＤＶＨ１，ＤＶＬ１，ＤＬＶ１と、降圧レギュレータＲＥＧ１と、を備え、メインＮＭＯＳトランジスタＦＥＴ１および同期整流ＮＭＯＳトランジスタＦＥＴ２を制御する。このうちＰＷＭ比較器ＰＷＭ１が出力信号Ｑ１，ＸＱ１を出力する動作および接続については、ＤＣ−ＤＣコンバータ１００と同様であるため詳細な説明を省略する。
【００３５】
メインＮＭＯＳトランジスタＦＥＴ１のソースには、コンデンサＣ２の一端が接続されている。また、コンデンサＣ２の他端は、制御部２の端子ＢＯＯＳＴに接続されている。端子ＢＯＯＳＴには、ドライバＤＶＨ１の電源端子とＮＭＯＳトランジスタＦＥＴ３の一方のソース・ドレイン端子が接続されている。なお、ＮＭＯＳトランジスタＦＥＴ３の一方のソース・ドレイン端子にはドライバＤＬＶ１を介して出力信号ＸＱ１が接続されている。また、ＮＭＯＳトランジスタＦＥＴ３の他方のソース・ドレイン端子にはバックゲート端子が接続され、さらに、降圧レギュレータＲＥＧ１の出力に接続されている。他方のソース・ドレイン端子にバックゲート端子が接続されているため一方のソース・ドレイン端子とバックゲートとの間に発生する寄生ダイオードは、コンデンサＣ２を充電する方向を順方向とする向きに接続されることとなる。これにより、端子ＢＯＯＳＴの電位が降圧レギュレータの出力である電圧ＶＧよりも大きくなったとしても逆流を防止することができる。
【００３６】
降圧レギュレータＲＥＧ１は、リニアレギュレータで構成され、降圧レギュレータＲＥＧ１では、電源入力電圧Ｖｉｎよりも低い電圧が出力されている。このため、ドライバＤＬＶ１が出力する電源入力電圧Ｖｉｎと同電位であるハイレベルでもＮＭＯＳトランジスタＦＥＴ３を確実に導通し、端子ＢＯＯＳＴに降圧レギュレータＲＥＧ１の電位を伝達することができる。
【００３７】
次いで、図２〜図４を参照してＤＣ−ＤＣコンバータ１の動作について説明する。図２は、メインＮＭＯＳトランジスタＦＥＴ１、同期整流ＮＭＯＳトランジスタＦＥＴ２およびＮＭＯＳトランジスタＦＥＴ３のタイミングを示すタイミングチャートであり、図３および図４は、メインＮＭＯＳトランジスタＦＥＴ１、同期整流ＮＭＯＳトランジスタＦＥＴ２およびＮＭＯＳトランジスタＦＥＴ３の状態に応じた回路動作を示す模式図である。
【００３８】
図２に示すように、ＮＭＯＳトランジスタＦＥＴ３のゲート電圧ＶＧ３はメインＮＭＯＳトランジスタＦＥＴ１のゲート電圧ＶＧ１とは逆位相に制御され、同期整流ＮＭＯＳトランジスタＦＥＴ２のゲート電圧ＶＧ２と同位相に制御されている。
【００３９】
図３において、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１がローレベル、出力信号ＸＱ１がハイレベルの場合には、メインＮＭＯＳトランジスタＦＥＴ１は非導通、同期整流ＮＭＯＳトランジスタＦＥＴ２は導通、ＮＭＯＳトランジスタＦＥＴ３は導通の状態となる。これにより、コンデンサＣ２では、一方の端子がＮＭＯＳトランジスタＦＥＴ３の電圧ＶＧに接続され、他方の端子が同期整流ＮＭＯＳトランジスタＦＥＴ２を介して接地電位に接続されるため、コンデンサＣ２の両端は電圧ＶＧの電位に充電されることとなる。ＮＭＯＳトランジスタＦＥＴ３が導通する場合には、導通抵抗がほとんどないため、ＮＭＯＳトランジスタＦＥＴ３で消費される電流は略０である。
【００４０】
次に、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１がハイレベル、出力信号ＸＱ１がローレベルに変化すると、メインＮＭＯＳトランジスタＦＥＴ１は導通、同期整流ＮＭＯＳトランジスタＦＥＴ２は非導通、ＮＭＯＳトランジスタＦＥＴ３は非導通の状態となる。すると、端子ＬＸの電位が電源入力電圧Ｖｉｎに上昇し、コンデンサＣ２の容量カップリングにより、端子ＢＯＯＳＴの電位が電源入力電圧Ｖｉｎ＋電圧ＶＧの電位まで上昇することとなる。これにより、ドライバＤＶＨ１を介して、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子に電源入力電圧Ｖｉｎ＋電圧ＶＧの電圧が印加されるため、メインＮＭＯＳトランジスタＦＥＴ１が確実に導通動作することとなる。
【００４１】
以上の動作により、ＮＭＯＳトランジスタＦＥＴ３を介してコンデンサＣ２を充電する場合においてほとんどＮＭＯＳトランジスタＦＥＴ３において消費電力がほとんど生じない。このため、効率がよく、外付けのダイオードを不要とするＤＣ−ＤＣコンバータとすることができる。
【００４２】
（第２実施形態）
次いで、図５を参照して第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａについて説明する。図５は、第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａの構成を示す回路図である。ただし、第１実施形態にかかるＤＣ−ＤＣコンバータ１におけるＮＭＯＳトランジスタＦＥＴ３に代わり、ＰＭＯＳトランジスタＦＥＴ３Ａを備え、前段のドライバＤＬＶ１に代わり、インバータＮＯＴ１を備え、降圧レギュレータＲＥＧ１が省かれている点のみが異なっている。従って、異なる部分のみ詳細に説明し他の部分の説明は簡略化または省略する。
【００４３】
電圧ＶＧは電源入力電圧Ｖｉｎに接続され、ＰＭＯＳトランジスタＦＥＴ３Ａの一方のソース・ドレイン端子に接続されている。また、ＰＭＯＳトランジスタＦＥＴ３Ａの他方のソース・ドレイン端子には、バックゲート端子が接続され、さらに端子ＢＯＯＳＴに接続されている。他方のソース・ドレイン端子にバックゲート端子が接続されているため一方のソース・ドレイン端子とバックゲートとの間に発生する寄生ダイオードは、コンデンサＣ２を充電する方向を順方向とする向きに接続されることとなる。これにより、端子ＢＯＯＳＴの電位が降圧レギュレータの出力である電圧ＶＧよりも大きくなったとしても逆流を防止することができる。
【００４４】
ＰＭＯＳトランジスタＦＥＴ３Ａのゲート端子には、インバータＮＯＴ１の出力が接続されている。インバータＮＯＴ１の電源端子には端子ＢＯＯＳＴが接続されている。これにより、インバータＮＯＴ１ハイレベルを出力する場合には、ＰＭＯＳトランジスタＦＥＴ３Ａのゲート端子および一方のソース・ドレイン端子間が同電位になり、ＰＭＯＳトランジスタＦＥＴ３Ａを確実に非導通にすることができる。
【００４５】
ＤＣ−ＤＣコンバータ１Ａについても第１実施形態にかかるＤＣ−ＤＣコンバータ１と同様に動作する。以下に図３および図４を参照してＤＣ−ＤＣコンバータ１Ａの動作について説明する。
【００４６】
図３において、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１がローレベル、出力信号ＸＱ１がハイレベルの場合には、メインＮＭＯＳトランジスタＦＥＴ１は非導通、同期整流ＮＭＯＳトランジスタＦＥＴ２は導通、ＮＭＯＳトランジスタＦＥＴ３は導通の状態となる。これにより、コンデンサＣ２では、一方の端子がＰＭＯＳトランジスタＦＥＴ３Ａの電圧ＶＧに接続され、他方の端子が同期整流ＮＭＯＳトランジスタＦＥＴ２を介して接地電位に接続されるため、コンデンサＣ２の両端は電圧ＶＧの電位に充電されることとなる。ＰＭＯＳトランジスタＦＥＴ３Ａが導通する場合には、導通抵抗がほとんどないため、ＰＭＯＳトランジスタＦＥＴ３Ａで消費する電流はほとんどない。
【００４７】
次に、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１がハイレベル、出力信号ＸＱ１がローレベルに変化すると、メインＮＭＯＳトランジスタＦＥＴ１は導通、同期整流ＮＭＯＳトランジスタＦＥＴ２は非導通、ＮＭＯＳトランジスタＦＥＴ３は非導通の状態となる。すると、端子ＬＸの電位が電源入力電圧Ｖｉｎに上昇し、コンデンサＣ２の容量カップリングにより、端子ＢＯＯＳＴの電位が電源入力電圧Ｖｉｎ＋電圧ＶＧの電位まで上昇することとなる。これにより、ドライバＤＶＨ１を介して、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子に電源入力電圧Ｖｉｎ＋電圧ＶＧの電圧が印加されるため、メインＮＭＯＳトランジスタＦＥＴ１が確実に導通動作することとなる。
【００４８】
以上の動作により、ＰＭＯＳトランジスタＦＥＴ３Ａを介してコンデンサＣ２を充電する場合においてほとんどＰＭＯＳトランジスタＦＥＴ３Ａにおいて消費電力が生じない。このため、効率がよく、外付けのダイオードを扶養とするＤＣ−ＤＣコンバータとすることができる。また、降圧レギュレータＲＥＧ１を省くことにより、第１実施形態にかかるＤＣ−ＤＣコンバータ１よりも簡略な回路構成にすることができる。
【００４９】
（第３実施形態）
次いで、図６を参照して第３実施形態にかかるＤＣ−ＤＣコンバータ１Ｂについて説明する。図６は第３実施形態にかかるＤＣ−ＤＣコンバータ１Ｂの構成を示す回路図である。ＤＣ−ＤＣコンバータ１Ｂは、第２実施形態にかかるＤＣ−ＤＣコンバータ１Ａに加え、端子ＬＸおよび電圧ＶＧの間にコンデンサＣ３を備え、制御部２ＢにＰＭＯＳトランジスタＦＥＴ４、論理ゲートＮＡＮＤ１、電圧比較器ＣＯＭＰ１および基準電圧ｅ２を備えている。その他の部分については、実施形態２にかかるＤＣ−ＤＣコンバータ１Ａと同様であるため、異なる部分についてのみ説明を行い、同様な部分についてはその説明を簡略化または省略する。
【００５０】
ＰＭＯＳトランジスタＦＥＴ４は、電圧ＶＧおよび端子ＬＸの間に接続されるコンデンサＣ３と、端子ＢＯＯＳＴおよび端子ＬＸの間に接続されるコンデンサＣ２との並列接続の導通および非導通を行なうためのスイッチ回路である。また、一方のソース・ドレイン端子がバックゲート端子に接続されているため、他方のソース・ドレイン端子とバックゲートとの間に発生する寄生ダイオードは電圧ＶＧから端子ＢＯＯＳＴの方向に逆方向に接続される。従って、コンデンサＣ３の電位がコンデンサＣ２の電位よりも高い場合には、ＰＭＯＳトランジスタＦＥＴ４が非導通すると、コンデンサＣ３からコンデンサＣ２への電荷の漏洩が防止されることとなる。
【００５１】
電圧比較器ＣＯＭＰ１は、端子ＢＯＯＳＴおよび端子ＬＸの間に接続されるコンデンサＣ２の電圧を監視するための電圧比較器であり、非反転入力に基準電圧ｅ２が接続され、反転入力にコンデンサＣ２の出力が接続される。論理ゲートＮＡＮＤ１では、一端にこの電圧比較器ＣＯＭＰ１の出力が接続され、他端にＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１が接続されている。論理ゲートＮＡＮＤ１の出力はＰＭＯＳトランジスタＦＥＴ４のゲート端子に接続されている。
【００５２】
なお、インバータＮＯＴ１および論理ゲートＮＡＮＤ１の電源端子には電圧ＶＧが入力されている。これにより、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＰＭＯＳトランジスタＦＥＴ４のゲート端子の電位がハイレベルの場合に、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＰＭＯＳトランジスタＦＥＴ４の非導通動作を確実に行なうことができる。
【００５３】
次いで、図７〜図９を参照して、第３実施形態にかかるＤＣ−ＤＣコンバータ１Ｂの動作について説明する。図７および図８は、各ＦＥＴの動作に応じた回路の動作を示す模式図である。図７に示すように、メインＮＭＯＳトランジスタＦＥＴ１が非導通の場合には、同期整流ＮＭＯＳトランジスタＦＥＴ２およびＰＭＯＳトランジスタＦＥＴ３Ａが導通し、メインＮＭＯＳトランジスタＦＥＴ１のソース端子の電位は接地電位となるため、コンデンサＣ３は電源入力電圧Ｖｉｎまで充電される。一方、メインＮＭＯＳトランジスタＦＥＴ１が非導通であるときは、ＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１はローレベルであるため、論理ゲートＮＡＮＤ１はハイレベルを出力し、ＰＭＯＳトランジスタＦＥＴ４は、非導通となる。従って、コンデンサＣ３からはコンデンサＣ２は接続が遮断されて、コンデンサＣ２は充電されない。
【００５４】
次に、図８に示すように、同期整流ＮＭＯＳトランジスタＦＥＴ２が非導通となり、メインＮＭＯＳトランジスタＦＥＴ１が導通すると、メインＮＭＯＳトランジスタＦＥＴ１のソース電位が電源入力電圧Ｖｉｎまで上昇する。これに伴い、容量結合により、コンデンサＣ３の電位は電源入力電圧Ｖｉｎの約２倍まで上昇する。しかしながら、同期整流ＮＭＯＳトランジスタＦＥＴ２に同期してＰＭＯＳトランジスタＦＥＴ３Ａも非導通となるため、コンデンサＣ３の電位が電源入力電圧Ｖｉｎを上回っても、コンデンサＣ３から、電源入力電圧Ｖｉｎへの逆流が防止されることとなる。
【００５５】
一方、メインＮＭＯＳトランジスタＦＥＴ１が導通の際にはＰＷＭ比較器ＰＷＭ１の出力信号Ｑ１はハイレベルであり、コンデンサＣ２の電位が基準電圧ｅ２よりも低い場合には、論理ゲートＮＡＮＤ１の出力にはローレベルが出力される。これによりＰＭＯＳトランジスタＦＥＴ４は導通し、コンデンサＣ２およびコンデンサＣ３が並列に接続され、コンデンサＣ２はコンデンサＣ３により充電される。
【００５６】
なお、このとき、コンデンサＣ２の電圧が基準電圧ｅ２を上回る場合には、電圧比較器ＣＯＭＰ１の出力がローレベルとなり、論理ゲートＮＡＮＤ１の一端がローレベルとなるため、論理ゲートＮＡＮＤ１にはハイレベルが出力される。これにより、コンデンサＣ２およびコンデンサＣ３の並列接続は遮断され、コンデンサＣ３からコンデンサＣ２への充電は行なわれないこととなる。
【００５７】
図９は、ＤＣ−ＤＣコンバータ１ＢにおけるメインＮＭＯＳトランジスタＦＥＴ１のゲート電圧生成を示す模式図である。ここで、スイッチＳＷはＤＣ−ＤＣコンバータ１ＢにおけるＰＭＯＳトランジスタＦＥＴ３ＡおよびＰＭＯＳトランジスタＦＥＴ４による切換え回路を示している。スイッチＳＷが電源入力電圧Ｖｉｎ側に接続されている場合において、コンデンサＣ３に蓄えられる電荷Ｑは、
Ｑ＝Ｃ２×Ｖｉｎ
となる。次にスイッチＳＷをコンデンサＣ２側に接続した場合、コンデンサＣ３に蓄えられた電荷はコンデンサＣ２に移動するが、電荷Ｑの総量は変化しないため、端子ＢＯＯＳＴの電圧をＶＢＯＯＳＴとするとき、
Ｑ＝（Ｃ２＋Ｃ３）×ＶＢＯＯＳＴ
となる。従って、出力側の電圧ＶＢＯＯＳＴは以下の式で示す値となる。
ＶＢＯＯＳＴ＝Ｃ２／（Ｃ２＋Ｃ３）×Ｖｉｎ
【００５８】
これにより、端子ＢＯＯＳＴの電圧ＶＢＯＯＳＴをＶｉｎよりも低電圧にすることができるため、メインＮＭＯＳトランジスタＦＥＴ１が導通し、ソース電圧が電源入力電圧Ｖｉｎとなるときの電圧（Ｖｉｎ＋ＶＢＯＯＳＴ）の電圧を低電圧にすることができる。従って、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子に印加される電圧を、電圧ＶＢＯＯＳＴが電源入力電圧Ｖｉｎである場合よりも低電圧にすることができ、メインＮＭＯＳトランジスタＦＥＴ１のゲート端子における電力損失を抑制することができる。また、コンデンサＣ２の容量値＞コンデンサＣ３の容量値とすることにより、電圧ＶＢＯＯＳＴの電圧値をより低電圧にできるため好ましい。
なお、メインＮＭＯＳトランジスタＦＥＴ１が導通し、ソース電圧が電源入力電圧Ｖｉｎとなるときの電圧の下限値は、Ｖｉｎ＋Ｖｔｈ（ＶｔｈはメインＮＭＯＳトランジスタＦＥＴ１の閾値電圧）となる。
【００５９】
（第４実施形態）
次いで、図１０を参照してＤＣ−ＤＣコンバータ１Ｃについて説明する。図１０は、ＤＣ−ＤＣコンバータ１Ｃの構成を示す回路図である。
第１実施形態〜第３実施形態のＤＣ−ＤＣコンバータでは、メインＮＭＯＳトランジスタＦＥＴ１が導通し、接地電位から電源入力電圧Ｖｉｎに変化するときに、容量結合によるチャージポンプにより、電源入力電圧Ｖｉｎよりも高い電圧を生成していた。このため、メインＮＭＯＳトランジスタＦＥＴ１の導通が１００％である場合にチャージポンプが動作せず、端子ＢＯＯＳＴに電源入力電圧Ｖｉｎよりも高い電圧を生成できないという問題があった。
ＤＣ−ＤＣコンバータ１Ｃは、スイッチングレギュレータ方式のＤＣ−ＤＣコンバータにおいて、メインＮＭＯＳトランジスタＦＥＴ１の導通が１００％デューティである場合でも動作させるためのＤＣ−ＤＣコンバータである。
【００６０】
ＤＣ−ＤＣコンバータ１Ｃは、制御部２Ｃに、メインＮＭＯＳトランジスタＦＥＴ１の導通動作とは非同期にチャージポンプを動作させるための発振器ＯＳＣ２と、降圧レギュレータＲＥＧ１と、ＰＭＯＳトランジスタＦＥＴ３Ａ，ＦＥＴ４，ＦＥＴ６と、ＮＭＯＳトランジスタＦＥＴ５とを備えている。なお、他の同一符号を付した部分については、第１実施形態〜第３実施形態と同様であるため、その説明を省略する。降圧レギュレータＲＥＧ１の出力にはＰＭＯＳトランジスタＦＥＴ３Ａの一方のソース・ドレイン端子が接続され、ＰＭＯＳトランジスタＦＥＴ３Ａの他方のソース・ドレイン端子にはＰＭＯＳトランジスタＦＥＴ４の一方のソース・ドレイン端子が接続され、ＰＭＯＳトランジスタＦＥＴ４の他方のソース・ドレイン端子にはドライバＤＶＨ１の電源端子が接続されている。
【００６１】
また、ＮＭＯＳトランジスタＦＥＴ５の一方のソース・ドレイン端子には接地電位が接続され、ＰＭＯＳトランジスタＦＥＴ６の一方のソース・ドレイン端子にはＮＭＯＳトランジスタＦＥＴ５の他方のソース・ドレイン端子が接続され、ドライバＤＶＨ１の接地電源端子にはＰＭＯＳトランジスタＦＥＴ６の他方のソース・ドレイン端子が接続されている。
【００６２】
チャージポンプを駆動する発振器ＯＳＣ２の出力はインバータＮＯＴ１の入力端子、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６，ＦＥＴ５の各ゲート端子に接続されている。また、インバータＮＯＴ１の出力はＰＭＯＳトランジスタＦＥＴ３Ａのゲート端子に出力されている。これにより、発振器ＯＳＣ２がハイレベルを出力する場合にはＰＭＯＳトランジスタＦＥＴ３Ａ，ＮＭＯＳトランジスタＦＥＴ５が導通し、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が非導通となる。一方、発振器ＯＳＣ２がローレベルを出力する場合にはＰＭＯＳトランジスタＦＥＴ３Ａ，ＮＭＯＳトランジスタＦＥＴ５が非導通となり導通し、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が導通する。
【００６３】
また、制御部２Ｃの外部において、電源入力電圧Ｖｉｎと端子ＬＸの間にメインＮＭＯＳトランジスタＦＥＴ１が接続され、端子ＬＸと接地電位との間に同期整流ＮＭＯＳトランジスタＦＥＴ２が接続されている。さらに、ＰＭＯＳトランジスタＦＥＴ４およびドライバＤＶＨ１の間の端子ＢＯＯＳＴと、端子ＬＸとの間にはコンデンサＣ２が接続され、ＰＭＯＳトランジスタＦＥＴ３ＡとＰＭＯＳトランジスタＦＥＴ４の間の端子ＢＯＯＳＴ２と、ＮＭＯＳトランジスタＦＥＴ５およびＰＭＯＳトランジスタＦＥＴ６の間の端子ＢＯＯＳＴ３との間にはコンデンサＣ３が接続されている。
【００６４】
次いで、図１１〜図１４を参照して、第４実施形態にかかるＤＣ−ＤＣコンバータ１Ｃの動作について説明する。図１１〜図１４はそれぞれ各ＦＥＴの状態に応じた回路動作を示す模式図である。
図１１および図１２では、メインＮＭＯＳトランジスタＦＥＴ１が導通、同期整流ＮＭＯＳトランジスタＦＥＴ２が非導通の状態であり、図１３および図１４では、メインＮＭＯＳトランジスタＦＥＴ１が非導通、同期整流ＮＭＯＳトランジスタＦＥＴ２が導通の状態である。
【００６５】
まず、図１１および図１２を参照して、メインＮＭＯＳトランジスタＦＥＴ１が導通であり、同期整流ＮＭＯＳトランジスタＦＥＴ２が非導通の場合についての回路動作を説明する。
【００６６】
発振器ＯＳＣ２の出力がハイレベルの場合には、図１１に示すように、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５が導通し、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が非導通となる。これにより、降圧レギュレータＲＥＧ１からの電圧ＶＧの電圧でコンデンサＣ３がＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５を介して充電される。このとき、コンデンサＣ２については、ＰＭＯＳトランジスタＦＥＴ６が非導通であり、接地電位側が接続されないため、充電されない。
【００６７】
次に、発振器ＯＳＣ２の出力がローレベルの場合には、図１２に示すように、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５が非導通となり、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が導通となるため、コンデンサＣ３およびコンデンサＣ２が並列接続され、コンデンサＣ３の電荷でコンデンサＣ２が充電される。また、コンデンサＣ２とコンデンサＣ３とは、ＮＭＯＳトランジスタＦＥＴ５により、接地電位と遮断されているため降圧レギュレータＲＥＧ１からの電圧ＶＧで充電されることはない。
上記図１１および図１２に示す動作を繰返すことによりコンデンサＣ２は降圧レギュレータＲＥＧ１からの電圧ＶＧの電圧まで充電されることとなる。
【００６８】
次いで、図１３および図１４を参照してメインＮＭＯＳトランジスタＦＥＴ１が非導通であり、同期整流ＮＭＯＳトランジスタＦＥＴ２が導通の場合についての回路動作を説明する。
【００６９】
発振器ＯＳＣ２の出力がハイレベルの場合には、図１３に示すように、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５が導通し、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が非導通となるため、降圧レギュレータＲＥＧ１からの電圧ＶＧで、コンデンサＣ３がＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５を介して充電される。一方、同期整流ＮＭＯＳトランジスタＦＥＴ２が導通しており、コンデンサＣ２が接地電位に接続されるため、ＰＭＯＳトランジスタＦＥＴ４が非導通であっても、ＰＭＯＳトランジスタＦＥＴ４の寄生ダイオードを介してコンデンサＣ２も降圧レギュレータＲＥＧ１からの電圧ＶＧで充電される。
【００７０】
次に、発振器ＯＳＣ２の出力がローレベルの場合には、図１４に示すように、ＰＭＯＳトランジスタＦＥＴ３ＡおよびＮＭＯＳトランジスタＦＥＴ５が非導通となり、ＰＭＯＳトランジスタＦＥＴ４，ＦＥＴ６が導通となるため、コンデンサＣ２とコンデンサＣ３とが並列接続される。なお、同期整流ＮＭＯＳトランジスタＦＥＴ２が導通しており、コンデンサＣ２およびコンデンサＣ３は接地電位に接続される。さらに、ＮＭＯＳトランジスタＦＥＴ３が非導通であってもＮＭＯＳトランジスタＦＥＴ３の寄生ダイオードを介してコンデンサＣ２およびコンデンサＣ３は、降圧レギュレータＲＥＧ１からの電圧ＶＧで充電される。
【００７１】
以上説明したとおり、メインＮＭＯＳトランジスタＦＥＴ１および同期整流ＮＭＯＳトランジスタＦＥＴ２の状態にかかわらず、コンデンサＣ２には降圧レギュレータＲＥＧ１からの電圧ＶＧで充電することができ、例え、メインＮＭＯＳトランジスタＦＥＴ１の導通が１００％デューティである場合でも動作することのできるＤＣ−ＤＣコンバータとなし得る。
【００７２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１〜第４実施形態においては、制御部を単一の半導体装置で構成していたが、複数の半導体装置で構成してもよい。また第１〜第４実施形態のメインＮＭＯＳトランジスタＦＥＴ１および同期整流ＮＭＯＳトランジスタＦＥＴ２は、独立したディスクリートのパワー素子であってもよいし、制御部に１チップの半導体装置として搭載されてもよい。また、ＤＣ−ＤＣコンバータ１〜１Ｃおよび制御部２〜２Ｃは、モジュールとしても構成してもよい。また、第１〜第４実施形態にかかるＤＣ−ＤＣコンバータ１〜１Ｃを、各種の電源装置に適用可能であることは言うまでもない。
【００７３】
なお、コンデンサＣ２は第１容量の一例、ＮＭＯＳトランジスタＦＥＴ３およびＰＭＯＳトランジスタＦＥＴ３Ａは第１スイッチング素子の一例、ＰＭＯＳトランジスタＦＥＴ３ＡはＰＭＯＳトランジスタおよび第１ＰＭＯＳトランジスタの一例である。また、ドライバＤＬＶ１は駆動回路の一例、インバータＮＯＴ１は第１駆動回路の一例、基準電圧ｅ２，電圧比較器ＣＯＭＰ１および論理ゲートＮＡＮＤ１は、第２スイッチング素子制御部の一例、ＰＭＯＳトランジスタＦＥＴ４は、第２スイッチング素子および第２ＰＭＯＳトランジスタの一例、論理ゲートＮＡＮＤ１は第２駆動回路の一例である。
【００７４】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  メインスイッチング素子をなすメインＮＭＯＳトランジスタと、前記メインＮＭＯＳトランジスタのゲート端子を駆動するドライバと、前記メインＮＭＯＳトランジスタのソース端子と前記ドライバの電源端子との間に接続される第１容量と、入力電源に至る経路と、前記ドライバの電源端子との間に接続される第１スイッチング素子と、を備え、前記第１スイッチング素子は、前記メインＮＭＯＳトランジスタが導通の際に非導通にされ、前記メインＮＭＯＳトランジスタが非導通の際に導通にされることを特徴とするＤＣ−ＤＣコンバータ。
（付記２）  前記第１スイッチング素子はバックゲート端子が前記入力電源に至る経路側の端子に接続されるＮＭＯＳトランジスタであることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記３）  前記入力電源と前記第１スイッチング素子との間に、前記入力電源から給電される入力電圧を降圧する降圧レギュレータを備えることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）  前記降圧レギュレータの出力電圧の下限値は、前記メインＮＭＯＳトランジスタの閾値電圧であることを特徴とする付記３に記載のＤＣ−ＤＣコンバータ。
（付記５）  第１スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続されるＰＭＯＳトランジスタであることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記６）  前記ＰＭＯＳトランジスタのゲート端子を駆動し、前記電源端子が前記ドライバの電源端子に接続されてなる駆動回路を備えることを特徴とする付記５に記載のＤＣ−ＤＣコンバータ。
（付記７）  前記第１スイッチング素子と、前記ドライバの電源端子および前記第１容量の接続点との間に設けられる第２スイッチング素子と、前記第１スイッチング素子および前記第２スイッチング素子の接続点と、前記メインＮＭＯＳトランジスタのソース端子との間に接続される第２容量と、前記メインＮＭＯＳトランジスタの導通指令が活性状態、かつ、前記第１容量の端子間電圧が所定電圧以下の場合に、前記第２スイッチング素子を導通する第２スイッチング素子制御部と、を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記８）  前記第１スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続される第１ＰＭＯＳトランジスタであることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記９）  前記第１ＰＭＯＳトランジスタのゲート端子を駆動し、電源端子が前記第１スイッチング素子と前記第２スイッチング素子との接続点に接続されてなる第１駆動回路を備えることを特徴とする付記８に記載のＤＣ−ＤＣコンバータ。
（付記１０）  前記第１スイッチング素子はバックゲート端子が前記入力電源に至る経路側の端子に接続される第１ＮＭＯＳトランジスタであることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記１１）  前記第２スイッチング素子はバックゲート端子が前記ドライバの電源端子側の端子に接続される第２ＰＭＯＳトランジスタであることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記１２）  前記第２ＰＭＯＳトランジスタのゲート端子を駆動し、電源が前記第１スイッチング素子と前記第２スイッチング素子との接続点に接続されてなる第２駆動回路を備えることを特徴とする付記１１に記載のＤＣ−ＤＣコンバータ。
（付記１３）  前記第２スイッチング素子はバックゲート端子が前記入力電源に至る経路側の端子に接続される第２ＮＭＯＳトランジスタであることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
（付記１４）  前記第１容量の容量値は前記第２容量の容量値よりも大きくされてなることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ。
【図面の簡単な説明】
【００７５】
【図１】第１実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】ＦＥＴ１〜ＦＥＴ３のタイミングを示すタイミングチャートである。
【図３】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図４】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図５】第２実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図６】第３実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図７】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図８】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図９】ＦＥＴ１のゲート電圧生成を示す模式図である。
【図１０】第４実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１１】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図１２】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図１３】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図１４】各ＦＥＴの状態に応じた回路動作を示す模式図である。
【図１５】従来技術のＤＣ−ＤＣコンバータの構成を示す回路図である。
【図１６】ＤＣ−ＤＣコンバータの制御部における動作波形を示すタイミングチャートである。
【符号の説明】
【００７６】
１、１Ａ、１Ｂ、１Ｃ  ＤＣ−ＤＣコンバータ
２、２Ａ、２Ｂ、２Ｃ  制御部
ＦＥＴ１  メインＮＭＯＳトランジスタ
ＦＥＴ３、ＦＥＴ５  ＮＭＯＳトランジスタ
ＦＥＴ３Ａ、ＦＥＴ４、ＦＥＴ６  ＰＭＯＳトランジスタ
Ｃ２  コンデンサ
Ｃ３  コンデンサ
ＣＯＭＰ１  電圧比較器
ＤＬＶ１  ドライバ
ＥＲＡ１  誤差増幅器
ＮＡＮＤ１  論理ゲート
ＮＯＴ１  インバータ
ＲＥＧ１  降圧レギュレータ
【図１】
2008022642.tif 000003
【図２】
2008022642.tif 000004
【図３】
2008022642.tif 000005
【図４】
2008022642.tif 000006
【図５】
2008022642.tif 000007
【図６】
2008022642.tif 000008
【図７】
2008022642.tif 000009
【図８】
2008022642.tif 000010
【図９】
2008022642.tif 000011
【図１０】
2008022642.tif 000012
【図１１】
2008022642.tif 000013
【図１２】
2008022642.tif 000014
【図１３】
2008022642.tif 000015
【図１４】
2008022642.tif 000016
【図１５】
2008022642.tif 000017
【図１６】
2008022642.tif 000018