(57)【要約】【課題】配線本数の増加及び回路面積の増加を招かずに、リフレッシュの種別に応じたセルアレイ部の活性化期間を実現できる半導体記憶装置を提供する。【解決手段】オシュレーター１０２の発振周期は、ＲＯＭ回路１０３が出力するＣＯＤＥｉによって調整可能に構成され、セルフリフレッシュ時のｔＲＡＳ期間のｐ倍の周期になるよう回路を構成する。ｎビットカウンター１０６は、オシュレーター１０２の出力に基づいて、カウントアップを行う。プログラマブルデコーダー１０７は、ｎビットカウンター１０６のカウント値と、ＲＯＭ回路１０４が出力するＣＯＤＥｊとに基づいて、オシュレーター周期のｑ倍の周期で、ｎビットカウンターに対してリセットを発行する。プログラマブルデコーダー１０７がリセットを発行するごとに、ＯＳＣ０の周期の１／ｐ倍の期間だけＳＲＡＣＴをＨレベルに制御してＲＡＳＢ信号を活性化させる。【選択図】図１
2008165854.tif 000002
【特許請求の範囲】
【請求項１】
外部コマンドに従って実行する第１のリフレッシュと、内部で発生させたタイミングで周期的に実行する第２のリフレッシュとを実行する半導体記憶装置において、
第２のリフレッシュにおけるセルアレイ部のアクセスのための活性化期間（ｔＲＡＳ期間）のｐ倍（ｐ：正の整数、又は、正の整数分の１）の周期で発振し、該発振周期の周期性信号を出力するオシュレーターを有し、
前記オシュレーターが出力する周期性信号の周期の1／ｐ倍の期間だけセルアレイ部を活性化させて第２のリフレッシュを実行すると共に、前記周期性信号の周期のｑ倍（ｑ：正の整数）を、前記第２のリフレッシュの動作周期とすることを特徴とする半導体記憶装置。
【請求項２】
前記第２のリフレッシュにおけるｔＲＡＳ期間が、前記第１のリフレッシュにおけるｔＲＡＳ期間よりも長いことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記周期性信号をカウントするカウンタと、該カウンタのカウント値が前記ｑに対応した値となると前記カウンタにリセット信号を出力するリセット発生部とを有し、該リセット発生部がリセットを発生するごとに、前記第２のリフレッシュを実行することを特徴とする、請求項１又は２に記載の半導体装置。
【請求項４】
前記リセット発生部が、所定のコードを出力する第１のＲＯＭ回路と、該第１のＲＯＭ回路の出力コードと、前記カウンタのカウント値とを比較し、両者が一致するとリセット信号を発生するリセット条件判定回路とを有しており、前記第１のＲＯＭ回路の出力コードは、前記第２のリフレッシュの動作周期が前記オシュレーターの発振周期のｑ倍となるように調整されていることを特徴とする、請求項３に記載の半導体装置。
【請求項５】
前記リセット発生部によって前記カウンタのカウント値がリセットされた後に前記周期性信号がＨレベルに立ち上がると、前記第２のリフレッシュを実行する、請求項３又は４に記載の半導体記憶装置。
【請求項６】
前記第２のリフレッシュ時の前記オシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間よりも長く設定され、かつ、前記第２のリフレッシュ時の前記周期性信号の１周期内におけるＨレベル期間と前記第２のリフレッシュにおけるｔＲＡＳ期間とが一致しており、前記カウンタのカウント値がリセットされた直後のサイクルにおける前記周期性信号のＨレベル期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する、請求項５に記載の半導体記憶装置。
【請求項７】
前記カウンタがｎビット（ｎは２以上の整数）のカウンタであり、前記カウンタが出力するカウント値の各ビット値の否定論理和と、前記周期性信号との論理積に基づいて、前記周期性信号のＨレベル期間をセルアレイ部の活性化期間とした第２のリフレッシュを、前記周期性信号のｑ倍の周期で実行する、請求項６に記載の半導体記憶装置。
【請求項８】
前記第２のリフレッシュ時のオシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍（ｒ：正の整数）に設定されており、前記第２のリフレッシュでは、前記カウンタのカウント値がリセットされた直後のサイクルの開始から前記周期性信号のｒサイクル分の期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する、請求項３〜５の何れか一に記載の半導体装置。
【請求項９】
前記ｒの値に対応したコードを出力する第２のＲＯＭ回路と、該第２のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較し、両者が一致すると一致信号を発生する一致判定回路とを備えており、前記リセット信号が発生した直後のサイクルの開始から、前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する、請求項８に記載の半導体装置。
【請求項１０】
前記オシュレーターは、入力コードに応じて発振周期が調整可能に構成され、前記第２のリフレッシュ時には、該第２のリフレッシュ時の前記オシュレーターの発振周期を決定するための第３のＲＯＭ回路から入力するコードに応じた周期で発振し、前記第３のＲＯＭ回路の出力コードは、半導体装置の製造後、前記オシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間のｐ倍の周期となるコードに調整される、請求項１〜９の何れか一に記載の半導体装置。
【請求項１１】
前記第１のリフレッシュを実行させるためのコマンドが入力されると、セルアレイ部を活性化させるためのＲＡＳＢ信号を活性化させるセット・リセット型のフリップフロップと、前記ＲＡＳＢ信号の活性化後、前記第１のリフレッシュにおけるｔＲＡＳ期間の経過後に前記フリップフロップをリセットさせるための信号ＲＴＯを生成するＲＴＯ生成回路とを備えることを特徴とする、請求項１〜１０の何れか一に記載の半導体記憶装置。
【請求項１２】
前記オシュレーターは、半導体記憶装置に前記第１のリフレッシュを実行させるためのコマンドが入力されると、前記第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍（ｓ：正の整数又は正の整数分の１）の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号の周期の１／ｓ倍の期間だけセルアレイ部を活性化させて前記第１のリフレッシュを実行する、請求項１〜７の何れか一に記載の半導体記憶装置。
【請求項１３】
前記第１のリフレッシュ時の前記オシュレーターの発振周期が前記第１のリフレッシュにおけるｔＲＡＳ期間よりも長く設定され、かつ、前記第１のリフレッシュ時の前記周期性信号の１周期内におけるＨレベル期間が前記第１のリフレッシュにおけるｔＲＡＳ期間に設定されており、前記周期性信号の反転信号を、第１のリフレッシュにおけるセルアレイ部を活性化させるためのＲＡＳＢ信号として用いる、請求項１２に記載の半導体記憶装置。
【請求項１４】
前記オシュレーターは、半導体記憶装置に前記第１のリフレッシュ時を実行させるためのコマンドが入力されると、前記第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍（ｓ：正の整数又は正の整数分の１）の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号の周期の１／ｓ倍の期間だけセルアレイ部を活性化させて前記第１のリフレッシュを実行する、請求項９に記載の半導体記憶装置。
【請求項１５】
前記第１のリフレッシュ時のオシュレーターの発振周期が、前記第１のリフレッシュにおけるｔＲＡＳ期間の１／ｔ倍（ｔ：正の整数）に設定されており、前記第１のリフレッシュでは、前記カウンタのカウント開始から前記周期性信号のｔサイクル分の期間を、セルアレイ部の活性化期間として前記第１のリフレッシュを実行する、請求項１４に記載の半導体装置。
【請求項１６】
前記ｔの値に対応したコードを出力する第４のＲＯＭ回路を更に有し、前記一致判定回路は、前記第１のリフレッシュ時は、前記第４のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較して両者が一致すると一致信号を発生し、前記オシュレーターの発振開始から前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第１のリフレッシュを実行する、請求項１５に記載の半導体装置。
【請求項１７】
前記第１のリフレッシュ時には、前記第４のＲＯＭ回路が出力するコードを前記一致判定回路に入力し、前記第２のリフレッシュ時には、前記第２のＲＯＭ回路が出力するコードを前記一致判定回路に入力する、請求項１６に記載の半導体装置。
【請求項１８】
前記オシュレーターは、半導体記憶装置に前記第１のリフレッシュを実行させるためのコマンドが入力されると、該第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍（ｓ：正の整数又は正の整数分の１）の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号の周期の１／ｓ倍の期間だけセルアレイ部を活性化させて第１のリフレッシュを実行する、請求項１０に記載の半導体記憶装置。
【請求項１９】
前記オシュレーターは、前記第１のリフレッシュ時には、該第１のリフレッシュ時の前記オシュレーターの発振周期を決定するための第５のＲＯＭ回路から入力するコードに応じた周期で発振し、前記第５のＲＯＭ回路の出力コードは、半導体装置の製造後、前記オシュレーターの発振周期が前記第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍の周期となるコードに調整される、請求項１８に記載の半導体装置。
【請求項２０】
前記第１のリフレッシュ時には、前記第５のＲＯＭ回路が出力するコードを前記オシュレーターに入力し、前記第２のリフレッシュ時には、前記第２のＲＯＭ回路が出力するコードを前記オシュレーターに入力する、請求項１９に記載の半導体装置。
【請求項２１】
前記第１のリフレッシュ時と前記第２のリフレッシュ時とで、前記オシュレーターの発振周期が異なる、請求項１２〜２０の何れか一に記載の半導体装置。
【請求項２２】
前記第１のリフレッシュでは、前記オシュレーターは、発振開始後、前記周期性信号の周期の１／ｓ倍の期間の経過後に発振が停止する、請求項１２〜２１の何れか一に記載の半導体記憶装置。
【請求項２３】
前記オシュレーターは、前記第１のリフレッシュを実行させるためのコマンドが入力されると、前記第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号のｔ（ｔ：正の整数）サイクル分の期間だけセルアレイ部を活性化させてｔＲＡＳ期間とし、前記第１のリフレッシュを実行する、請求項９に記載の半導体記憶装置。
【請求項２４】
前記ｔの値に対応したコードを出力する第４のＲＯＭ回路を有し、前記一致判定回路は、前記第１のリフレッシュ時は、前記第４のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較して両者が一致すると一致信号を発生し、前記オシュレーターの発振開始から前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第１のリフレッシュを実行する、請求項２３に記載の半導体装置。
【請求項２５】
前記第１のリフレッシュでは、前記オシュレーターは、発振開始後、前記周期性信号の周期のｔ倍の期間の経過後に発振が停止する、請求項２３又は２４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、更に詳しくは、データ保持のためにリフレッシュが必要なダイナミック型のメモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
記憶素子にダイナミック型のメモリセルを用いた半導体記憶装置（ＤＲＡＭ）は、メモリセルの記憶データが時間経過と共に失われていくため、周期的にリフレッシュを行う必要がある。リフレッシュの種類としては、例えばクロック同期式ダイナミック型ＲＡＭ（ＳＤＲＡＭ）を例にとると、外部コマンドに従って実行するリフレッシュ（オートリフレッシュ）と、内部で発生させたタイミングで周期的に実行するリフレッシュ（セルフリフレッシュ）とがある。オートリフレッシュは、ＤＲＡＭをアクティブにした状態で、入力コマンドに従って実行する。オートリフレッシュでは、ライト・リード動作の合間に、リフレッシュを割り込ませるため、リフレッシュの高速化が要求されている。セルフリフレッシュは、スタンバイ状態で、ＤＲＡＭ内部で発生させたタイミングで行う。セルフリフレッシュでは、ライト・リード動作は実施されず、定期間隔でリフレッシュのみが実施されている。
【０００３】
オートリフレッシュでは、リフレッシュコマンドが入力されると、あるロウアドレスが選択され、リフレッシュが実行される。このとき、ロウアドレスは、ＤＲＡＭ内部のリフレッシュカウンタがリフレッシュアドレスを自動的に生成するので、外部からアドレス指定する必要はない。データを保持するためには、リフレッシュサイクルの規定時間以内にロウアドレス回数分のオートリフレッシュを実行する必要がある。例えば、８１９２／６４ｍｓの場合には、６４ｍｓ以内に８１９２回のオートリフレッシュが必要である。オートリフレッシュが終了すると、ＤＲＡＭは、自動的にアイドル状態に戻る。
【０００４】
セルフリフレッシュは、クロックを非活性にし、スタンバイモードにして、デバイスの消費電力を低く抑えた状態で行う。セルフリフレッシュは、ＤＲＡＭ内部のリフレッシュカウンタを用いてリフレッシュのタイミングを発生させ、そのタイミングに基づいて、ＤＲＡＭ内部で自動的に行う。
【０００５】
オートリフレッシュでは、データリテンションタイムを満足すればよい。オートリフレッシュ時のｔＲＡＳ期間（ｔＲＡＳ＝Active to precharge command period:セルアレイ部のアクセスのための活性化期間）は、スペックのｔＲＡＳｍｉｎで規定されている。一方、セルフリフレッシュ時には、平均電流を低く抑える必要性から、リフレッシュ周期を延ばしスペック以上のデータリテンションタイムが必要となる場合がある。このため、オートリフレッシュとセルフリフレッシュとでは、ｔＲＡＳ期間を異なる期間にすることが好ましい。しかし、従来の半導体装置では、ＤＲＡＭアレイ部を活性化するための信号（ＲＡＳＢ信号）が、オートリフレッシュ時とセルフリフレッシュ時とで同じ信号経路で生成されることに起因して、双方のｔＲＡＳ期間が同じ時間に設定されることがあった。この場合には、セルフリフレッシュにおける、メモリセルの再書込み期間を与えるｔＲＡＳ期間が短く、リストアレベルが不十分となるという問題があった。
【０００６】
上記問題を解消する技術としては、特許文献１に記載の技術がある。図９は、特許文献１に記載の半導体記憶装置におけるＲＡＳＢ信号の生成に関する部分の回路構成を示している。ＮＯＲ回路２０１とＮＯＲ回路２０２とは、セット・リセット型のフリップフロップを構成する。ＮＯＲ回路２０１の２つの入力のうちの一方には、リフレッシュを指示するためのＲＦ＿ｃｍｄを入力する。ＲＦ＿ｃｍｄがＨレベルとなり、リフレッシュが指示されると、ＮＯＲ回路２０１の出力ＲＡＳＢがＬレベルに変化してＲＡＳＢ信号が活性化される。
【０００７】
活性化されたＲＡＳＢ信号の非活性化には、ＲＴＯを用いる。ＲＴＯは、フリップフロップを構成するＮＯＲ回路２０２の２つの入力のうちの一方に入力される。ＲＴＯの信号経路は、トランジスタ２０４を介した信号経路（信号経路Ａ）と、トランジスタ２０５及び遅延回路２０６を介した信号経路（信号経路Ｂ）との２つがある。トランジスタ２０４のゲートには、セルフリフレッシュであるか否かを示すＳＲ＿ＥＮをインバータ２０３で反転した信号が入力され、トランジスタ２０５のゲートには、ＳＲ＿ＥＮが入力される。オートリフレッシュ時には、トランジスタ２０４がオンして、信号経路Ａが選択される。また、セルフリフレッシュ時には、トランジスタ２０５がオンして、信号経路Ｂが選択される。
【０００８】
図１０は、図９に示すＲＡＳＢ制御回路２００で用いるＲＴＯの生成に関する部分の回路構成を示している。ＮＡＮＤ回路２１３は、ＲＡＳＢ信号をインバータ２１１で反転した信号と、インバータ２１１の出力を遅延回路２１２で遅延時間ｔｄ＿ｒｔｏだけ遅延した信号との否定論理積を出力する。インバータ２１４は、ＮＡＮＤ回路２１３の出力を反転し、ＲＴＯとして出力する。ＲＴＯは、ＲＡＳＢ信号がＨレベルからＬレベルに変化すると、そのタイミングから遅延回路２１２の遅延時間ｔｄ＿ｒｔｏだけ遅れて、ＬレベルからＨレベルに変化する。また、ＲＴＯは、ＲＡＳＢ信号がＬレベルからＨレベルに変化すると、それに従って、Ｌレベルに変化する。
【０００９】
図１１は、図９に示す回路の各部の動作波形を示している。オートリフレッシュを実行する期間は、ＳＲ＿ＥＮはＬレベルに固定される。ＲＡＳＢ制御回路２００では、図９に示す２つのトランジスタ２０４、２０５のうち、トランジスタ２０４のみがオンしており、ＲＴＯの信号経路として、信号経路Ａが選択される。ＲＡＳＢ信号は、はじめ、非活性状態（Ｈレベル）になっている。ＲＦ＿ｃｍｄにワンショットパルスが印加されると、ＮＯＲ回路２０１の出力、すなわちＲＡＳＢ信号はＨレベルからＬレベルに変化し、ＲＡＳＢ信号が活性化される。
【００１０】
ＲＡＳＢ信号がＨレベルからＬレベルに変化すると、ＲＴＯ生成回路部分のＮＡＮＤ回路２１３（図１０）の入力のうちの一方はすぐにＨレベルに変化し、他方は遅延回路２１２の遅延時間ｔｄ＿ｒｔｏの経過後にＨレベルに変化する。ＮＡＮＤ回路２１３の入力の双方がＨレベルになると、ＲＴＯはＬレベルからＨレベルに変化する。ＮＯＲ回路２０２の入力ノードＰＲＥは、トランジスタ２０４を介してＲＴＯに接続されているので、そのレベルは、ＲＴＯのレベル変化に従って、ＬレベルからＨレベルに変化する。
【００１１】
ＲＴＯ（ノードＰＲＥ）がＨレベルに変化することにより、ＮＯＲ回路２０２の出力はＬレベル変化する。これにより、ＮＯＲ回路２０１の双方の入力がＬレベルになって、ＲＡＳＢ信号は、ＬレベルからＨレベルに変化する。ＲＡＳＢ信号がＨレベルになることで、ＮＡＮＤ回路２１３（図１０）の出力はＨレベルに変化し、ＲＴＯはＬレベルに変化する。オートリフレッシュ時には、ＲＴＯの立ち上がりエッジとノードＰＲＥにおける立ち上がりエッジとは時間的に重なっており、ＲＡＳＢ信号の立ち下がりエッジから、ＲＴＯの立ち上がりエッジ（それに引き続くＲＡＳＢ信号の立ち上がり）までの期間でｔＲＡＳが定義されることになる。
【００１２】
一方、セルフリフレッシュを実行する期間では、ＳＲ＿ＥＮはＨレベルに固定される。ＳＲ＿ＥＮがＨレベルに固定されることで、２つのトランジスタ２０４、２０５のうちのトランジスタ２０５のみがオンし、ＲＴＯの信号経路として、信号経路Ｂが選択される。ＲＦ＿ｃｍｄのワンショットパルスによってＲＡＳＢ信号がＬレベルに立ち下がり、その後、遅延回路２１２の遅延時間ｔｄ＿ｒｔｏだけ遅れてＲＴＯがＨレベルに立ち上がる。ここまでの動作は、オートリフレッシュ時の動作と同じである。
【００１３】
セルフリフレッシュ時には、ＮＯＲ回路２０２の入力の信号経路として信号経路Ｂが選択されているため、ノードＰＲＥは、ＲＴＯがＨレベルとなった後、遅延回路２０６による遅延時間ｔｄだけ遅れてＨレベルに立ち上がる。ノードＰＲＥがＨレベルとなることで、ＲＡＳＢ信号はＨレベルに変化し、その後、ＲＴＯがＬレベルに変化する。セルフリフレッシュ時には、入力ノードＰＲＥの信号変化はＲＴＯの信号変化から遅延時間ｔｄだけ遅れており、ＲＡＳＢ信号の立ち下がりエッジから、ノードＰＲＥの立ち上がりにより駆動するＲＡＳＢ信号の立ち上がりエッジまでの期間でｔＲＡＳが定義されることになる。
【００１４】
セルフリフレッシュ時のｔＲＡＳ期間（ｔＲＡＳ＿ｓｒ）は、オートリフレッシュ時のｔＲＡＳ期間（ｔＲＡＳ＿ｒｅｆ）よりも、遅延回路２０６の遅延時間ｔｄの分だけ長くなる。このため、セルフリフレッシュ時には、この遅延時間ｔｄの分だけＲＡＳＢ信号のＬレベル期間（活性期間）が延び、ワード線の選択期間が延長される。これにより、オートリフレッシュ時とセルフリフレッシュ時とで、リフレッシュのサイクルの長さに応じたｔＲＡＳ期間を得ることができ、双方のリフレッシュで、適切な駆動時間とリストアレベルを得ることができる。
【００１５】
【特許文献１】特開２００１−２８３５８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の半導体記憶装置では、遅延回路を使用し、遅延回路の遅延時間により、ｔＲＡＳ期間を規定している。遅延回路の遅延時間は、温度やプロセス変動による影響を受けやすく、ｔＲＡＳ期間を適正値にコントロールすることが難しいという問題がある。また、ＲＡＳＢ信号の生成回路は、通常、メモリセルの近傍に配置され、バンクごとに必要である。このＲＡＳＢ信号の生成部分には、ＲＴＯの信号経路を切り替えるためのセルフリフレッシュのイネーブル信号（ＳＲ＿ＥＮ）を配る必要があり、配線本数が増えて信号経路が複雑化するという問題がある。また、遅延回路によって、回路面積が増大するという問題もある。
【００１７】
本発明は、上記従来技術の問題点を解消し、配線本数の増加及び回路面積の増加を招かずに、リフレッシュの種別に応じたセルアレイ部の活性化期間を実現できる半導体記憶装置を提供することを目的とする。
【００１８】
また、本発明の別の目的は、セルアレイ部の活性化期間を所望の期間に制御可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
上記課題を解決するために、本発明の半導体記憶装置は、外部コマンドに従って実行する第１のリフレッシュと、内部で発生させたタイミングで周期的に実行する第２のリフレッシュとを実行する半導体記憶装置において、第２のリフレッシュにおけるセルアレイ部のアクセスのための活性化期間（ｔＲＡＳ期間）のｐ倍（ｐ：正の整数、又は、正の整数分の１）の周期で発振し、該発振周期の周期性信号を出力するオシュレーターを有し、前記オシュレーターが出力する周期性信号の周期の１／ｐ倍の期間だけセルアレイ部を活性化させて第２のリフレッシュを実行すると共に、前記周期性信号の周期のｑ倍（ｑ：正の整数）を、前記第２のリフレッシュの動作周期とすることを特徴とする。
【００２０】
本発明の半導体記憶装置では、第２のリフレッシュにおけるｔＲＡＳ期間のｐ倍（ｐ＝１、２、３、・・・、又は、１、１／２、１／３、・・・）の周期で発振するオシュレーターを用い、このオシュレーターが出力する周期性信号の周期の１／ｐ倍の期間だけセルアレイ部を活性化させて第２のリフレッシュ（例えばセルフリフレッシュ）を行うと共に、オシュレーターの発振周期のｑ倍（ｑ＝１、２、３、・・・）の周期で、第２のリフレッシュを実行する。このようにすることで、第２のリフレッシュにおけるｔＲＡＳ期間を、第１のリフレッシュ（例えばオートリフレッシュ）におけるｔＲＡＳ期間とは独立して所望の値に制御することができ、双方のリフレッシュにおいて、リフレッシュ種別に応じて適切なｔＲＡＳ期間を設定できる。また、従来の半導体記憶装置では、複数のバンクを有する場合には、バンクごとに、リフレッシュの種別を判別するために配線を配る必要があったが、オシュレーターが出力する周期性信号を用いて第２のリフレッシュにおけるｔＲＡＳ期間を規定することで、バンクごとに、リフレッシュの種別を判別するための信号を配る必要がなくなり、信号配線を簡略化できる。更に、従来の半導体記憶装置では、第１のリフレッシュと第２のリフレッシュとでｔＲＡＳ期間が短い方のｔＲＡＳ期間を、遅延回路を用いることで延長したが、本発明では、ｔＲＡＳ期間を延長するための遅延回路が不要であり、遅延回路分の回路面積を削減できる。
【００２１】
本発明の半導体記憶装置では、前記第２のリフレッシュにおけるｔＲＡＳ期間が、前記第１のリフレッシュにおけるｔＲＡＳ期間よりも長い構成を採用できる。この場合、第２のリフレッシュにおけるメモリセルの再書込み期間を長くすることができ、第２のリフレッシュにおいて、メモリセルのリストアレベルを十分に確保することができる。
【００２２】
本発明の半導体記憶装置は、前記周期性信号をカウントするカウンタと、該カウンタのカウント値が前記ｑに対応した値となると前記カウンタにリセット信号を出力するリセット発生部とを有し、該リセット発生部がリセットを発生するごとに、前記第２のリフレッシュを実行する構成を採用できる。この場合、カウンタによって周期性信号をカウントし、リセット発生部により、カウント値がｑに対応した値となったときにリセットを発行して、リセット発生ごとに第２のリフレッシュを実行することで、オシュレーターの発振周期のｑ倍の周期（実行間隔）で、第２のリフレッシュを実行することができる。
【００２３】
本発明の半導体記憶装置では、前記リセット発生部が、所定のコードを出力する第１のＲＯＭ回路と、該第１のＲＯＭ回路の出力コードと、前記カウンタのカウント値とを比較し、両者が一致するとリセット信号を発生するリセット条件判定回路とを有しており、前記第１のＲＯＭ回路の出力コードは、前記第２のリフレッシュの動作周期が前記オシュレーターの発振周期のｑ倍となるように調整されている構成を採用できる。この場合、リセット条件判定部がリセットを発行する周期を、第１のＲＯＭ回路が出力するコードによって可変に調整することができ、第１のＲＯＭ回路の出力コードを、ｑの値に対応したコードに調整することで、第２のリフレッシュの動作周期を所望の周期に調整することができる。
【００２４】
本発明の半導体記憶装置では、前記リセット発生部によって前記カウンタのカウント値がリセットされた後に前記周期性信号がＨレベルに立ち上がると、前記第２のリフレッシュを実行する構成を採用できる。また、前記第２のリフレッシュ時の前記オシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間よりも長く設定され、かつ、前記第２のリフレッシュ時の前記周期性信号の１周期内におけるＨレベル期間と前記第２のリフレッシュにおけるｔＲＡＳ期間とが一致しており、前記カウンタのカウント値がリセットされた直後のサイクルにおける前記周期性信号のＨレベル期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する構成を採用することができる。オシュレーターの発振周期が、第２のリフレッシュにおけるｔＲＡＳ期間の整数倍に設定され、第２のリフレッシュにおけるｔＲＡＳ期間よりも長いときには、周期性信号のＨレベル期間をオシュレーターの発信周期の１／ｐ倍に設定し、周期性信号のＨレベル期間をセルアレイ部の活性化期間として用いて、第２のリフレッシュを実行すればよい。
【００２５】
本発明の半導体記憶装置では、前記カウンタがｎビット（ｎは２以上の整数）のカウンタであり、前記カウンタが出力するカウント値の各ビット値の否定論理和と、前記周期性信号との論理積に基づいて、前記周期性信号のＨレベル期間をセルアレイ部の活性化期間とした第２のリフレッシュを、前記周期性信号のｑ倍の周期で実行する構成を採用できる。この場合、カウント値が０のときのみ、オシュレーターが出力する周期性信号に基づいて、第２のリフレッシュを実行することにより、第２のリフレッシュの動作周期を、オシュレーターの発振周期のｑ倍とすることができる。また、第２のリフレッシュにおいて、セルアレイ部の活性化期間を、カウント値「０」のときの周期性信号のＨレベル期間に連動させることで、第２のリフレッシュにおけるtＲＡＳ期間を、オシュレーターの発振周期の１／ｐ倍とすることができる。
【００２６】
本発明の半導体記憶装置では、前記第２のリフレッシュ時のオシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍（ｒ：正の整数）に設定されており、前記第２のリフレッシュでは、前記カウンタのカウント値がリセットされた直後のサイクルの開始から前記周期性信号のｒサイクル分の期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する構成を採用できる。オシュレーターの発振周期が、第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ（１、１／２、１／３、・・・）倍に設定され、第２のリフレッシュにおけるｔＲＡＳ期間よりも短いときには、周期性信号の複数サイクル、具体的にはｒサイクル分（ｒ＝１、２、３、・・・）の期間をｔＲＡＳ期間として第２のリフレッシュを実行すればよい。なお、ｒの値は、ｐとの関係では、ｒ＝１／ｐである。
【００２７】
本発明の半導体記憶装置では、前記ｒの値に対応したコードを出力する第２のＲＯＭ回路と、該第２のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較し、両者が一致すると一致信号を発生する一致判定回路とを備えており、前記リセット信号が発生した直後のサイクルの開始から、前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第２のリフレッシュを実行する構成を採用できる。この場合、一致判定回路が一致信号を発生するまでの周期性信号のサイクル数を、第２のＲＯＭ回路が出力するコードを用いて調整することができる。第２のＲＯＭ回路が出力するコードを、ｒの値に対応したコードに調整することにより、第２のリフレッシュにおけるｔＲＡＳ期間を所望の期間に調整できる。
【００２８】
本発明の半導体記憶装置では、前記オシュレーターは、入力コードに応じて発振周期が調整可能に構成され、前記第２のリフレッシュ時には、該第２のリフレッシュ時の前記オシュレーターの発振周期を決定するための第３のＲＯＭ回路から入力するコードに応じた周期で発振し、前記第３のＲＯＭ回路の出力コードは、半導体装置の製造後、前記オシュレーターの発振周期が前記第２のリフレッシュにおけるｔＲＡＳ期間のｐ倍の周期となるコードに調整される構成を採用できる。オシュレーターの発振周期は、プロセス変動等の影響を受けてばらつくことが考えられるが、半導体記憶装置の製造後、例えばウエハテスト時に、オシュレーターの発振周期を調整することで、オシュレーターの発振周期を、正確に第２のリフレッシュにおけるｔＲＡＳ期間のｐ倍に設定できる。その結果として、第２のリフレッシュにおけるｔＲＡＳ期間、及び、第２のリフレッシュの動作周期を、正確に所望の期間又は周期に制御できる。
【００２９】
本発明の半導体記憶装置は、前記第１のリフレッシュを実行させるためのコマンドが入力されると、セルアレイ部を活性化させるためのＲＡＳＢ信号を活性化させるセット・リセット型のフリップフロップと、前記ＲＡＳＢ信号の活性化後、前記第１のリフレッシュにおけるｔＲＡＳ期間の経過後に前記フリップフロップをリセットさせるための信号ＲＴＯを生成するＲＴＯ生成回路とを備える構成を採用することができる。第１のリフレッシュについては、従来と同様に、コマンドの発生から、ＲＴＯ発生回路による信号ＲＴＯの発生までの期間でセルアレイ部を活性化し、第１のリフレッシュを行う構成とすることができる。
【００３０】
本発明の半導体記憶装置では、
前記オシュレーターは、半導体記憶装置に前記第１のリフレッシュを実行させるためのコマンドが入力されると、前記第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍（ｓ：正の整数又は正の整数分の１）の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号の周期の１／ｓ倍の期間だけセルアレイ部を活性化させて前記第１のリフレッシュを実行する構成を採用できる。第１のリフレッシュ時には、オシュレーターを、第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍（ｓ＝１、２、３、・・・、又は、１、１／２、１／３、・・・）の周期で発振させて、その発振周期の１／ｓ倍の期間だけセルアレイ部を活性化させて第１のリフレッシュを行う。このように構成することで、第１のリフレッシュについても、オシュレーターの発振周期に基づいたｔＲＡＳ期間でリフレッシュを実行することができる。このときのｓの値は、ｐの値と同じ値、すなわちｓ＝ｐとすることができ、その場合には、第１のリフレッシュでは、第１のリフレッシュ時のオシュレーター周期の１／ｐ倍の期間だけセルアレイ部を活性化して第１のリフレッシュを実行し、第２のリフレッシュでは、第２のリフレッシュ時のオシュレーター周期の１／ｐ倍の期間だけセルアレイ部を活性化して第２のリフレッシュを実行することになる。
【００３１】
本発明の半導体記憶装置では、前記第１のリフレッシュ時の前記オシュレーターの発振周期が前記第１のリフレッシュにおけるｔＲＡＳ期間よりも長く設定され、かつ、前記第１のリフレッシュ時の前記周期性信号の１周期内におけるＨレベル期間が前記第１のリフレッシュにおけるｔＲＡＳ期間に設定されており、前記周期性信号の反転信号を、第１のリフレッシュにおけるセルアレイ部を活性化させるためのＲＡＳＢ信号として用いる構成を採用できる。オシュレーターの発振周期が、第１のリフレッシュにおけるｔＲＡＳ期間の整数倍に設定され、第１のリフレッシュにおけるｔＲＡＳ期間よりも長いときには、周期性信号のＨレベル期間を、第１のリフレッシュ時のオシュレーター周期の１／ｓ倍、すなわち第１のリフレッシュにおけるｔＲＡＳ期間に設定し、この期間をセルアレイ部の活性化期間として用いて、第１のリフレッシュを実行すればよい。
【００３２】
本発明の半導体記憶装置では、前記第１のリフレッシュ時のオシュレーターの発振周期が、前記第１のリフレッシュにおけるｔＲＡＳ期間の１／ｔ倍（ｔ：正の整数）に設定されており、前記第１のリフレッシュでは、前記カウンタのカウント開始から前記周期性信号のｔサイクル分の期間を、セルアレイ部の活性化期間として前記第１のリフレッシュを実行する構成を採用できる。オシュレーターの発振周期が、第１のリフレッシュにおけるｔＲＡＳ期間の１／ｔ（１、１／２、１／３・・・）倍に設定され、第１のリフレッシュにおけるｔＲＡＳ期間よりも短いときには、周期性信号の複数サイクル、具体的にはｔサイクル分（ｔ＝１、２、３、・・・）の期間をｔＲＡＳ期間として第１のリフレッシュを実行すればよい。なお、ｔの値は、ｓとの関係では、ｔ＝１／ｓである。
【００３３】
本発明の半導体記憶装置は、前記ｔの値に対応したコードを出力する第４のＲＯＭ回路を更に有し、前記一致判定回路は、前記第１のリフレッシュ時は、前記第４のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較して両者が一致すると一致信号を発生し、前記オシュレーターの発振開始から前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第１のリフレッシュを実行する構成を採用できる。この場合、一致判定回路が一致信号を発生するまでの周期性信号のサイクル数を、第４のＲＯＭ回路が出力するコードを用いて調整することができる。第４のＲＯＭ回路が出力するコードを、ｔの値に対応したコードに調整することにより、第１のリフレッシュにおけるｔＲＡＳ期間を所望の期間に調整できる。なお、ｒ＝ｔとし、第１のリフレッシュ時のオシュレーターの周期を第１のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍とし、第２のリフレッシュ時のオシュレーターの周期を第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍とする場合には、双方のリフレッシュにおいて、周期性信号のｒサイクル分をｔＲＡＳ期間として用い、一致判定回路に入力するコードは同じになるので、第２のＲＯＭ回路と第４のＲＯＭ回路とのうちの一方は省略することができる。
【００３４】
本発明の半導体記憶装置では、前記第１のリフレッシュ時には、前記第４のＲＯＭ回路が出力するコードを前記一致判定回路に入力し、前記第２のリフレッシュ時には、前記第２のＲＯＭ回路が出力するコードを前記一致判定回路に入力する構成を採用できる。リフレッシュの種別に応じて、第１のリフレッシュ時には第４のＲＯＭ回路が出力するｔの値に対応したコードを一致判定回路に入力し、第２のリフレッシュ時には第２のＲＯＭ回路が出力するｒの値に対応したコードを一致判定回路に入力することで、第１のリフレッシュでは周期性信号のｔサイクル分の期間をセルアレイ部の活性化期間として第１のリフレッシュを実行でき、第２のリフレッシュでは周期性信号のｒサイクル分の期間をセルアレイ部の活性化期間として第２のリフレッシュを実行できる。
【００３５】
本発明の半導体記憶装置では、前記オシュレーターは、前記第１のリフレッシュ時には、該第１のリフレッシュ時の前記オシュレーターの発振周期を決定するための第５のＲＯＭ回路から入力するコードに応じた周期で発振し、前記第５のＲＯＭ回路の出力コードは、半導体装置の製造後、前記オシュレーターの発振周期が前記第１のリフレッシュにおけるｔＲＡＳ期間のｓ倍の周期となるコードに調整されている構成を採用できる。この場合、第１のリフレッシュにおけるセルアレイ部の活性化期間を、プロセス変動による影響を受けずに、正確に所望の期間に設定できる。
【００３６】
本発明の半導体記憶装置では、前記第１のリフレッシュ時には、前記第５のＲＯＭ回路が出力するコードを前記オシュレーターに入力し、前記第２のリフレッシュ時には、前記第３のＲＯＭ回路が出力するコードを前記オシュレーターに入力する構成を採用できる。この場合、第５のＲＯＭ回路が出力するコードと、第３のＲＯＭ回路が出力するコードとを、異なるコードに設定することで、第１のリフレッシュと第２のリフレッシュとで、オシュレーターの発振周期を異なる周期に制御することができる。
【００３７】
本発明の半導体記憶装置は、前記第１のリフレッシュでは、前記オシュレーターは、発振開始後、前記周期性信号の周期の１／ｓ倍の期間の経過後に発振が停止する構成を採用することができる。第１のリフレッシュは、外部コマンドに従って実行し、オシュレーター周期に基づいて周期的に行う必要がないため、第１のリフレッシュの実行後は、オシュレーターを動作させる必要はない。
【００３８】
本発明の半導体記憶装置では、前記オシュレーターは、前記第１のリフレッシュを実行させるためのコマンドが入力されると、前記第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍の周期で発振を開始し、前記第１のリフレッシュでは、前記オシュレーターが出力する周期性信号のｔ（ｔ：正の整数）サイクル分の期間だけセルアレイ部を活性化させてｔＲＡＳ期間とし、前記第１のリフレッシュを実行する構成を採用できる。オシュレーターの発振周期が、ｔＲＡＳ期間よりも短いときには、第１のリフレッシュと第２のリフレッシュとで、オシュレーターの発振周期を同じ周期として、オシュレーター周期の何周期分をｔＲＡＳ期間とするかを定める倍率を、第１のリフレッシュと第２のリフレッシュとで変えることで、双方のリフレッシュにおいて、所望のｔＲＡＳ期間を実現する構成としてもよい。具体的には、第２のリフレッシュでは、オシュレーター周期を第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍に設定し、オシュレーター周期のｒサイクル分をアレイ部の活性化期間として第２のリフレッシュを実行する。また、第１のリフレッシュでは、オシュレーター周期を、第２のリフレッシュ時のオシュレーター周期と同じ周期（第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍）に設定し、オシュレーター周期のｔサイクル分をアレイ部の活性化期間として第１のリフレッシュを実行する。すなわち、オシュレーター周期をＴＯＳＣ（＝第２のリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍）とすれば、第１のリフレッシュでは、ＴＯＳＣ×ｔをアレイ部の活性化期間としてリフレッシュを実行し、第２のリフレッシュでは、ＴＯＳＣ×ｒをアレイ部の活性化期間としてリフレッシュを実行する。この場合、ｔ≠ｒとすることで、双方のリフレッシュにおいて、適切なアレイ部の活性化期間を実現できる。
なお、ＴＯＳＣ×ｔ＝第１のリフレッシュにおけるｔＲＡＳ期間であるから、オシュレーター周期ＴＯＳＣは、第１のリフレッシュにおけるｔＲＡＳ期間の１／ｔ倍であると言うこともできる。すなわち、第１のリフレッシュと第２のリフレッシュとで、オシュレーター周期を第１のリフレッシュにおけるｔＲＡＳ期間の１／ｔ倍に設定し、第１のリフレッシュでは、オシュレーター周期のｔサイクル分をアレイ部の活性化期間として第１のリフレッシュを実行し、第２のリフレッシュでは、オシュレーター周期のｒサイクル分をアレイ部の活性化期間として第２のリフレッシュを実行するとしても同じである。
【００３９】
本発明の半導体記憶装置は、前記ｔの値に対応したコードを出力する第４のＲＯＭ回路を有し、前記一致判定回路は、前記第１のリフレッシュ時は、前記第４のＲＯＭ回路の出力と前記カウンタのカウンタ値とを比較して両者が一致すると一致信号を発生し、前記オシュレーターの発振開始から前記一致信号の発生までの期間をセルアレイ部の活性化期間として前記第１のリフレッシュを実行する構成を採用できる。この場合、一致判定回路が一致信号を発生するまでの周期性信号のサイクル数を、第４のＲＯＭ回路が出力するコードを用いて調整することができる。第４のＲＯＭ回路が出力するコードを、ｔの値に対応したコードに調整することにより、第１のリフレッシュにおけるｔＲＡＳ期間を所望の期間に調整できる。
【００４０】
本発明の半導体記憶装置は、前記第１のリフレッシュでは、前記オシュレーターは、発振開始後、前記周期性信号の周期のｔ倍の期間の経過後に発振が停止する構成を採用することができる。
【発明の効果】
【００４１】
本発明の半導体記憶装置では、第２のリフレッシュにおけるｔＲＡＳ期間のｐ倍の周期で発振するオシュレーターを用い、このオシュレーターが出力する周期性信号の周期の１／ｐ倍の期間だけセルアレイ部を活性化させて第２のリフレッシュを行うと共に、オシュレーターの発振周期のｑ倍の周期で、第２のリフレッシュを実行する。このようにすることで、第２のリフレッシュにおけるｔＲＡＳ期間を、第１のリフレッシュにおけるｔＲＡＳ期間とは独立して所望の値に制御することができ、双方のリフレッシュにおいて、リフレッシュ種別に応じて適切なｔＲＡＳ期間を設定できる。また、オシュレーターが出力する周期性信号を用いて第２のリフレッシュにおけるｔＲＡＳ期間を規定するため、半導体記憶装置が複数のバンクを有する場合でも、バンクごとに、リフレッシュの種別を判別するために配線を配る必要がなく、信号配線を簡略化できる。更に、第１のリフレッシュと第２のリフレッシュとで、ｔＲＡＳ期間を異なる期間にするための遅延回路が不要であり、回路面積を削減できる。
【発明を実施するための最良の形態】
【００４２】
以下、図面を参照し、本発明の実施の形態を詳細に説明する。図１は、本発明の第１実施形態の半導体記憶装置におけるＲＡＳＢ信号の生成に関する部分の回路構成を示している。半導体記憶装置で実行されるリフレッシュとしては、オートリフレッシュ（第１のリフレッシュ）と、セルフリフレッシュ（第２のリフレッシュ）とを考える。ＲＡＳＢ制御回路１００は、コマンドデコーダー１０１、オシュレーター１０２、ＲＯＭ回路１０３、１０４、ＯＲ回路１０５、１１０、ｎビットカウンター１０６、プログラマブルデコーダー１０７、ＮＯＲ回路１０８、１１１、１１２、及び、ＡＮＤ回路１０９を有する。コマンドデコーダー１０１は、ＲＡＳやＣＡＳなどの外部端子から入力されたコマンドをデコードし、オートリフレッシュ時に、リフレッシュを実行させるためのＲＦ＿ｃｍｄを発生する。
【００４３】
オシュレーター１０２は、ＳＲ＿ＥＮに基づいて発振動作を開始し、所定の周期で発振する。このオシュレーター１０２の発振周期は、ＲＯＭ回路１０３が出力する所定ビット数のＣＯＤＥｉによって調整可能とする。ＲＯＭ回路１０３は、例えばＦＵＳＥ回路として構成される。ＲＯＭ回路１０３は、出力するＣＯＤＥｉのビット数に応じた数のヒューズを有しており、各ヒューズは、電源と出力との間に配置されている。ヒューズカットの際には、ビット値０に対応するヒューズを切断し、ビット値１に対応するヒューズは切断せずに残す。参照側では、電圧の有無によって各ビット値を判断し、ＣＯＤＥｉを読み出す。
【００４４】
一般的に、オシュレーターは、奇数段のインバータを用いて構成される。各インバータを構成するトランジスタと電源ラインとの間に電流能力調整用のトランジスタを挿入し、各インバータの電流駆動能力を調整することで、前段から次段への信号伝達のスピードを調整することができ、結果として、発振周期を調整することができる。オシュレーター１０２は、例えばＣＯＤＥｉをデコードして、デコードしたＣＯＤＥｉの数値に応じて、電流能力調整用のトランジスタのゲートに印加する電圧を決定し、発振周期をＣＯＤＥｉに応じた周期に設定する。例えば、ＣＯＤＥｉの値が大きいほど、インバータの電流駆動能力を大きくして、発振周期を短くする。
【００４５】
半導体記憶装置の製造に際しては、例えばウエハテスト時に、オシュレーター１０２の発振周期を計測し、発振周期が所望の周期となるようにＲＯＭ回路１０３のヒューズカットを実施する。このように発振周期を調整することにより、プロセス変動の影響を受けて、オシュレーター１０２の発振周期がばらついたとしても、発振周期を、正確に所望の周期に調整することができる。
【００４６】
上記発振周期の調整では、オシュレーター１０２の発振周期を、セルフリフレッシュ時のセルアレイ部の活性化期間（ｔＲＡＳ期間）に基づいて設定する。詳細には、オシュレーター１０２の発振周期は、ｐを所定の数（正の整数）として、セルフリフレッシュ時のｔＲＡＳ期間の設計値のｐ倍に設定する。このｐの値は、オシュレーター１０２の出力からセルフリフレッシュ時のｔＲＡＳ期間を生成するための論理回路の回路構成で決定される。例えば、オシュレーター１０２の出力ＯＳＣ０のデューティー比が５０％で、ＯＳＣ０のＨレベル期間をｔＲＡＳ期間として用いる回路構成では、ｐ＝２である。この構成の場合には、オシュレーター１０２の発振周期を、得たいｔＲＡＳ期間に対して、その２倍に調整する。
【００４７】
ｎビットカウンター１０６は、オシュレーター１０２が出力する所定周期の信号ＯＳＣ０に基づいてカウントアップを行い、ｎビットのカウント値（ＯＳＣ１〜ＯＳＣｎ）を出力する。プログラマブルデコーダー１０７は、ｎビットカウンター１０６に対してリセット信号を発生するリセット条件判定回路に相当する。プログラマブルデコーダー１０７は、ｎビットカウンター１０６が出力するＯＳＣ１〜ＯＳＣｎで構成されるｎビットのデータと、ＲＯＭ回路１０４が出力する所定ビット数のＣＯＤＥｊとを比較し、比較結果に基づいて、リセットを発行する。ＲＯＭ回路１０４は、ＲＯＭ回路１０３と同様に、ＦＵＳＥカットのパターンによって、出力するＣＯＤＥｊが変更できるように構成される。
【００４８】
プログラマブルデコーダー１０７は、ｎビットカウンター１０６が出力するｎビットのデータ、及び、ＲＯＭ回路１０４が出力するＣＯＤＥｊをそれぞれデコードして比較し、両者が一致すると、出力ＤＥＴをＨレベルにしてリセットを発行する。プログラマブルデコーダー１０７が出力するＤＥＴは、２入力のＯＲ回路１０５の一方の入力に入力される。ＯＲ回路１０５の他方の入力には、ＳＲ＿ＥＮの反転信号が入力される。ＯＲ回路１０５の出力は、ｎビットカウンター１０６のリセット端子に入力される。ｎビットカウンター１０６の動作開始前は、プログラマブルデコーダー１０７が出力するＤＥＴはＬレベルであり、ｎビットカウンター１０６は、ＳＲ＿ＥＮがＨレベルになると、リセット状態を解除して動作を開始する。動作開始後は、プログラマブルデコーダー１０７がリセットを発行して出力ＤＥＴをＨレベルに変化させると、カウント値を０にリセットする。
【００４９】
ＮＯＲ回路１０８は、ｎビットカウンター１０６の出力（ＯＳＣ１〜ＯＳＣｎ）を入力し、ＯＳＣ１〜ＯＳＣｎの否定論理和を出力する。ＮＯＲ回路１０８は、ＯＳＣ１〜ＯＳＣｎが全て０（Ｌレベル）のとき、１（Ｈレベル）を出力する。ＡＮＤ回路１０９は、ＮＯＲ回路１０８の出力と、オシュレーター１０２が出力するＯＳＣ０との論理積を出力する。ＡＮＤ回路１０９の出力ＳＲＡＣＴは、ＯＳＣ０がＨレベルで、かつ、ＯＳＣ１〜ＯＳＣｎが全てＬレベルのとき、Ｈレベルとなる。ＯＳＣ１〜ＯＳＣｎのうちの少なくとも１つがＨレベルであるときには、出力ＳＲＡＣＴはＬレベルとなる。
【００５０】
ＯＲ回路１１０は、コマンドデコーダー１０１から出力されるＲＦ＿ｃｍｄと、ＡＮＤ回路１０９から出力されるＳＲＡＣＴとの論理和を出力する。ＮＯＲ回路１１１とＮＯＲ回路１１２とは、セット・リセット型のフリップフロップを構成する。ＮＯＲ回路１１１の２つの入力のうちの一方は、ＯＲ回路１１０の出力を入力し、他方は、ＮＯＲ回路１１２の出力を入力する。また、ＮＯＲ回路１１２の入力のうちの一方は、ＮＯＲ回路１１１の出力を入力し、他方は、ＲＴＯを入力する。ＲＴＯは、従来と同様に図１０に示す回路で生成することができる。ＲＴＯは、ＲＡＳＢ信号の立ち下がりエッジから所定時間の経過後にＨレベルに立ち上がり、ＲＡＳＢ信号の立ち上がり後にＬレベルに立ち下がる。
【００５１】
オートリフレッシュ時には、ＳＲ＿ＥＮはＬレベルに制御され、オシュレーター１０２は停止している。従って、オートリフレッシュ時には、ＳＲＡＣＴの信号レベルはＬレベルのまま変化せず、ＯＲ回路１１０の出力は、ＲＦ＿ｃｍｄに依存して変化する。一方、セルフリフレッシュ時には、半導体記憶装置はクロックを停止して非活性状態となるため、コマンドデコーダー１０１には、リフレッシュコマンドは入力されない。従って、ＲＦ＿ｃｍｄはＬレベルのまま変化せず、ＯＲ回路１１０の出力は、ＳＲＡＣＴに依存して変化する。
【００５２】
セルフリフレッシュ時には、プログラマブルデコーダー１０７が周期的にＤＥＴをＨレベルにしてｎビットカウンター１０６をリセットすることで、ＳＲＡＣＴが周期的にＨレベルとなる。ＳＲＡＣＴが周期的にＨレベルとなることで、セルフリフレッシュが周期的に行われる。このときのリフレッシュ周期は、プログラマブルデコーダー１０７がリセットを発行する周期で決定される。プログラマブルデコーダー１０７は、ｎビットカウンター１０６が出力するデータ（ＯＳＣ１〜ＯＳＣｎ）と、ＲＯＭ回路１０４が出力するＣＯＤＥｊとを比較してＤＥＴをＨレベルに変化させるため、リフレッシュ周期は、オシュレーター１０２の発振周期とＣＯＤＥｊとによって決定されることになる。より詳細には、セルフリフレッシュ時のリフレッシュ周期は、ＣＯＤＥｊの値に応じて、オシュレーター１０２の発振周期の整数倍（ｑ倍：ｑは正の整数）に設定される。
【００５３】
図２は、セルフリフレッシュ時のＲＡＳＢ制御回路１００の各部の動作波形を示している。この例では、オシュレーター１０２の発振周期は、ＲＯＭ回路１０３が出力するＣＯＤＥｉによって、セルフリフレッシュ時のｔＲＡＳ期間の２倍に設定されている。すなわち、ｐ＝２である。オシュレーター１０２の出力ＯＳＣ０のデューティー比は５０％とする。ｎビットカウンター１０６のビット数は２ビットとし、ＲＯＭ回路１０４が出力するＣＯＤＥｊは、“１１”であるとする。ＣＯＤＥｊの値を、１０進数で“３”に対応した値とすることで、セルフリフレッシュの周期は、オシュレーター１０２の発振周期の３倍に設定される。すなわち、ｑ＝３である。
【００５４】
なお、オートリフレッシュ時の動作については、図１１におけるＳＲ＿ＥＮのＬレベル期間における動作と同様である。すなわち、リフレッシュコマンドの入力に対応してコマンドデコーダー１０１がＲＦ＿ｃｍｄにワンショットパルスを発生させることでＲＡＳＢ信号をＬレベルに立ち下げ、その後、ＲＴＯ生成回路（図１０）が、ＲＡＳＢ信号の立ち下がりエッジから所定時間の経過後にＲＴＯがＬレベルからＨレベルに変化させることで、ＲＡＳＢ信号がＨレベルに立ち上がる。オートリフレッシュ時のｔＲＡＳ期間は、ＲＴＯ生成回路の遅延回路２１２の遅延時間で決定される。
【００５５】
セルフリフレッシュへの移行に際して、ＳＲ＿ＥＮは、ＬレベルからＨレベルに変化し、その後は、Ｈレベルに固定される。オシュレーター１０２は、ＳＲ＿ＥＮがＬレベルからＨレベルに立ち上がることで動作を開始し、ＣＯＤＥｉに基づく発振周期のＯＳＣ０を出力する。また、ＳＲ＿ＥＮがＨレベルに変化することで、ｎビットカウンター１０６のリセットが解除され、ｎビットカウンター１０６は、カウントアップを開始する。
【００５６】
オシュレーター１０２が動作を開始すると、ＯＳＣ０はＨレベルに変化する。このとき、ｎビットカウンター１０６のカウント値は０（ＯＳＣ１＝０、ＯＳＣ２＝０）であり、ＮＯＲ回路１０８が出力するＨＩＴは、Ｈレベルである。従って、ＯＳＣ０がＨレベルに立ち上がると、ＡＮＤ回路１０９が出力するＳＲＡＣＴはそれに従ってＨレベルとなり、フリップフロップを構成するＮＯＲ回路１１１の入力の一方にＨレベルが入力されて、ＲＡＳＢ信号はＬレベルに立ち下がる。
【００５７】
ＲＡＳＢ信号がＬレベルに立ち下がると、その立下りエッジから遅延回路２１２（図１０）の遅延時間の経過後に、ＲＴＯがＨレベルに立ち上がる。ＲＴＯがＨレベルとなることで、ＮＯＲ回路１１２の出力、すなわちＮＯＲ回路１１１の入力の他方がＬレベルに変化する。このとき、ＮＯＲ回路１１１に入力するＯＲ回路１１０の出力、すなわちＳＲＡＣＴはＨレベルのままなので、ＮＯＲ回路１１１が出力するＲＡＳＢ信号はＬレベルのまま維持される。
【００５８】
オシュレーター１０２の出力ＯＳＣ０がＨレベルからＬレベルに変化すると、ＡＮＤ回路１０９の出力ＳＲＡＣＴは、それに従ってＬレベルに変化する。これにより、ＮＯＲ回路１１１の２つの入力が共にＬレベルになるので、ＲＡＳＢ信号はＨレベルに立ち上がる。このＲＡＳＢ信号のＬレベル期間がセルフリフレッシュ時のｔＲＡＳ期間を決定することになり、このｔＲＡＳ期間は、ＯＳＣ０のＨレベル期間、つまりは、オシュレーター１０２の発振周期の半周期と一致する。ＲＴＯについては、ＲＡＳＢ信号がＨレベルに立ち下がることで、Ｌレベルに立ち下がる（図１０参照）。
【００５９】
ＯＳＣ０のＨレベル期間が終了し、ＯＳＣ０がＬレベルに立ち下がると、ｎビットカウンター１０６は、ＯＳＣ０の立ち下がりエッジを検出して、ＯＳＣ１を１（Ｈレベル）に変化させる。ＯＳＣ１がＨレベルとなることで、ＮＯＲ回路１０８の出力ＨＩＴはＬレベルに変化する。このため、次にサイクルでＯＳＣ０がＨレベルに立ち上がっても、ＳＲＡＣＴはＨレベルに変化しない。
【００６０】
プログラマブルデコーダー１０７で、ｎビットカウンター１０６の出力ＯＳＣ１とＯＳＣ２とで構成されるデータ“０１”をデコードすると、このデータは「１」に対応しており、ＣＯＤＥｊに対応した値「３」と一致しない。このため、プログラマブルデコーダー１０７の出力ＤＥＴは、Ｌレベルに維持されたままとなり、ｎビットカウンター１０６のリセットは発生しない。
【００６１】
ＯＳＣ０のサイクルが進行し、ＯＳＣ０の３サイクル目のＯＳＣ０の立ち下がりエッジによって、ＯＳＣ１がＨレベルになると、このときのＯＳＣ２はＨレベルであるので、ＯＳＣ１とＯＳＣ２とで構成されるデータが“１１”となり、ＣＯＤＥｊの値と一致する。このため、プログラマブルデコーダー１０７は、出力ＤＥＴをＨレベルに変化させる。ＤＥＴがＨレベルに変化することで、ｎビットカウンター１０６はリセットされ、ＯＳＣ１及びＯＳＣ２は、共に０（Ｌレベル）となる。ＯＳＣ１及びＯＳＣ２がＬレベルにリセットされると、ＯＳＣ１とＯＳＣ２とで構成されるデータがＣＯＤＥｊの値と一致しなくなり、プログラマブルデコーダー１０７は、出力ＤＥＴを、Ｌレベルに変化させる。
【００６２】
ｎビットカウンター１０６のリセットにより、ＯＳＣ１及びＯＳＣ２がＬレベルとなると、ＮＯＲ回路１０８の出力ＨＩＴは、Ｈレベルに変化する。このため、ＯＳＣ０の４サイクル目でＯＳＣ０がＨレベルに立ち上がると、ＡＮＤ回路１０９の出力ＳＲＡＣＴはＨレベルに変化し、ＲＡＳＢ信号がＬレベルに立ち下がる。このように周期的にＳＲＡＣＴがＨレベルに立ち上がることで、セルフリフレッシュが周期的に行われる。ＲＡＳＢ信号がＬレベルとなった後の動作は、ＯＳＣ０の１サイクル目の動作と同様であり、ＯＳＣ０がＬレベルに立ち下がると、ＳＲＡＣＴがＬレベルに変化し、ＲＡＳＢ信号がＨレベルに立ち上がる。
【００６３】
上記では、説明の簡略化のために、ＣＯＤＥｊを“１１”として、セルフリフレッシュ時のリフレッシュ周期が、オシュレーター１０２の発振周期の３倍になる例について説明したが、リフレッシュ周期を決定するＲＯＭ回路１０４のＣＯＤＥｊの値は、実際には、オシュレーター１０２の周期と、ターゲットとなるリフレッシュ周期とに応じて適宜設定すればよい。以下、具体的な数値例を用いて説明する。
【００６４】
例えば、Ｈｏｌｄ  ６４ｍｓ、４ＫＲＥＦの製品では、セルフリフレッシュの周期のターゲットは、６４ｍｓ／４０９６＝１５．６２５μｓとなる。セルフリフレッシュ時のｔＲＡＳ期間を４０ｎｓとし、オシュレーター１０２の発振周期を８０ｎｓとする。このオシュレーター１０２の周期は、ＲＯＭ回路１０３が出力するＣＯＤＥｉで定義される。ｎビットカウンター１０６には、９ビットのカウンタを用い、ＣＯＤＥｊのビット数は９ビットとする。
【００６５】
セルフリフレッシュ時のリフレッシュ周期は、ＣＯＤＥｊの各ビットの値をｄｅｃ＜ｓ＞（ｓ：１〜９）として、下記式、
80ns×（28×dec<9>＋27×dec<8>＋26×dec<7>＋25×dec<6>＋24×dec<5>＋23×dec<4>
＋22×dec<3>＋21×dec<2>＋20×dec<1>)
で表すことができる。例えば、ＣＯＤＥｊ＜９：１＞を“０１１００００１１”とセットすることで、リフレッシュ周期を１５．６μｓに設定することができる。このときの分解能は、オシュレーター１０２の発振周期の８０ｎｓ（０．０８μｓ）である。また、リフュレッシュ周期の最大周期は、４０．８８μｓとなり、これは、Ｈｏｌｄ  １６７ｍｓに相当する。
【００６６】
別の数値例として、オシュレーター１０２の周期を４００ｎｓとし、セルフリフレッシュ時のｔＲＡＳ期間を４０ｎｓとする場合について説明する。これは、ｐ＝１０に相当する。図３は、オシュレーター１０２の回路構成を示している。この例では、３つのＮＯＲ回路１３１、１３３、１３６と、３つのＮＡＮＤ回路１３２、１３４、１３５を組み合わせて、リングオシュレーターを構成している。オシュレーター１０２は、ＮＯＲ回路１３６から、ＯＳＣ０を出力する。オシュレーター１０２の出力ＯＳＣ０の周期は、ＲＯＭ回路１０３が出力するＣＯＤＥｉによって、４００ｎｓに調整されている。
【００６７】
図４は、図３に示すオシュレーター１０２の各部の動作波形を示している。ＮＡＮＤ回路１３５の出力をＯＳＣ＿１、ＮＯＲ回路１３１の出力をＯＳＣ＿２、ＮＡＮＤ回路１３２の出力をＯＳＣ＿３、ＮＯＲ回路１３３の出力をＯＳＣ＿４、ＮＡＮＤ回路１３４の出力をＯＳＣ＿５とする。初期状態では、ＯＳＣ＿１、ＯＳＣ＿３、ＯＳＣ＿５はＨレベル、ＯＳＣ０、ＯＳＣ＿２、ＯＳＣ＿４はＬレベルとなっている。ＯＳＣ＿ＥＮをＨレベルに変化させてオシュレーター１０２を活性化させると、ＯＳＣ＿１がＬレベルに変化し、次いで、ＯＳＣ＿２がＨレベルに、ＯＳＣ＿３がＬレベルに、ＯＳＣ＿４がＨレベルに、ＯＳＣ＿５がＬレベルに変化していく。
【００６８】
ＯＳＣ＿５がＬレベルに変化すると、ＯＳＣ＿１がＨレベルに変化し、その後、ＯＳＣ＿２、ＯＳＣ＿３、ＯＳＣ＿４、ＯＳＣ＿５と順次にレベルが変化する。ＯＳＣ＿１〜ＯＳＣ＿５のレベル変化の間隔は４００ｎｓ／２＝２００ｎｓであり、１段あたりのレベル変化の時間差は、２００ｎｓ／５＝４０ｎｓである。図３に示すオシュレーター１０２では、出力ＯＳＣ０は、ＯＳＣ＿１がＬレベルとなってからＯＳＣ＿２がＨレベルに変化するまでの時間差（４０ｎｓ）だけＨレベルとなる。つまり、オシュレーター１０２が出力するＯＳＣ０のデューティー比は１０％である。ＯＳＣ０のＨレベル期間は、セルフリフレッシュ時のｔＲＡＳ期間に対応しており、このようなオシュレーターを用いることで、セルフリフレッシュ時のｔＲＡＳ期間４０ｎｓを得ることができる。
【００６９】
ｎビットカウンター１０６のビット数、及び、ＲＯＭ回路１０４が出力するＣＯＤＥｊのビット数を７ビットとする。上記構成のオシュレーターでは、セルフリフレッシュ時のリフレッシュ周期は、ＣＯＤＥｊの各ビットの値をｄｅｃ＜ｓ＞（ｓ：１〜７）として、下記式、
400ns×（26×dec<7>+25×dec<6>＋24×dec<5>＋23×dec<4>＋22×dec<3>
＋21×dec<2>＋20×dec<1>)
で表すことができる。ＣＯＤＥｊを、“０１００１１１”に設定すると、リフレッシュ周期は１５．６μｓとなる。この例では、リフレッシュ周期の分解能は４００ｎｓであり、最大周期は５０．８μｓとなる。
【００７０】
本実施形態では、リフレッシュ周期を生成するためのオシュレーター１０２の周期を、セルフリフレッシュにおけるｔＲＡＳ期間のｐ倍に設定し、セルフリフレッシュの周期を、オシュレーター１０２の周期のｑ倍に設定する。このようなオシュレーター１０２を用いて、セルフリフレッシュ時のｔＲＡＳ期間を規定することで、オートリフレッシュを含む外部アクセス時のｔＲＡＳ期間とは異なる期間のｔＲＡＳでセルフリフレッシュを実現できる。また、セルフリフレッシュ時のｔＲＡＳ期間をオートリフレッシュ時よりも長くすることで、スピードを重視しないセルフリフレッシュにおいて、リストアレベルを確保することができる。
【００７１】
本実施形態では、オシュレーター１０２の発振周期を、ＲＯＭ回路１０３の出力ＣＯＤＥｉによって調整可能に構成すると共に、オシュレーター１０２の発振周期が、セルフリフレッシュ時のｔＲＡＳ期間のｐ倍となるように、回路を構成する。このようにすることで、プロセス変動の影響を受けて、オシュレーター１０２の周期にばらつきが生じたときでも、オシュレーター１０２の周期を、ＲＯＭ回路１０３の出力ＣＯＤＥｉにより正確に所望の周期に設定することができ、セルフリフレッシュ時のｔＲＡＳ期間を正確に制御することができる。
【００７２】
本実施形態では、セルフリフレッシュのイネーブル信号であるＳＲ＿ＥＮは、オシュレーター１０２とｎビットカウンター１０６に入力すればよく、メモリセル近傍にＳＲ＿ＥＮを配線する必要がない。また、図９に示す従来の回路構成では、バンクごとにＳＲ＿ＥＮを配る必要がありＲＴＯを遅延させるための遅延回路２０６をバンクごとに配置する必要があるが、本実施形態では、ＳＲＡＣＴの生成に係る回路部分は各バンクに共通に用いることができ、回路面積及び配線本数を削減することができる。
【００７３】
図５は、本発明の第２実施形態の半導体記憶装置におけるＲＡＳＢ制御回路の構成を示している。本実施形態のＲＡＳＢ制御回路１００ａは、図１に示す構成に加えて、オートリフレッシュ時でのオシュレーター１０２の発振周波数を決定するＲＯＭ回路１１３を備える。第１実施形態では、オートリフレッシュ時のｔＲＡＳ期間については、遅延回路２１２（図１０）の遅延時間を用いて規定している。本実施形態では、オートリフレッシュ時のｔＲＡＳ期間についても、オシュレーター１０２の出力ＯＳＣ０に基づいて規定する。
【００７４】
本実施形態では、ＲＯＭ回路１０３に加えて、ＲＯＭ回路１１３を用い、セルフリフレッシュとオートリフレッシュとで、オシュレーター１０２に入力するコードを切り替える。ＲＯＭ回路１１３は、オートリフレッシュ時のオシュレーター１０２の発振周期を調整するためのＲＯＭ回路であり、ＲＯＭ回路１０３と同様に、ＦＵＳＥ回路として構成され、出力するＣＯＤＥｉのビット数に応じた数のヒューズを有する。ＲＯＭ回路１１３が出力するＣＯＤＥｉは、半導体記憶装置の製造後、例えばウエハテスト時に、オシュレーター１０２の発振周期を観測して、オシュレーター１０２の発振周期が、オートリフレッシュ時のｔＲＡＳ期間の設計値のｐ倍となるコードに調整される。
【００７５】
コマンドデコーダー１０１は、オートリフレッシュを示すコマンドが入力されると、ＲＦ＿ｃｍｄにワンショットパルスを出力する。コマンドデコーダー１０１が生成するＲＦ＿ｃｍｄは、ＮＯＲ回路１１１及び１１２で構成されるセット・リセット型のフリップフロップに入力される。このフリップフロップの出力（ＮＯＲ回路１１１の出力）をインバータ１１７で反転させたものをＲＦ＿ＥＮとして用いる。ＮＯＲ回路１１２には、ＲＡＳＢ信号が入力され、これをＲＦ＿ＥＮのリセット信号として用いる。すなわち、ＲＦ＿ＥＮは、オートリリフレッシュ時に、リフレッシュコマンドの発生によってＨレベルに変化し、ＲＡＳＢ信号の非活性化後にＬレベルに変化する。
【００７６】
オシュレーター１０２は、トランジスタ１１５を介してＲＯＭ回路１０３に接続され、トランジスタ１１６を介してＲＯＭ回路１１３に接続される。トランジスタ１１５のゲートには、ＲＦ＿ＥＮをインバータ１１８で反転した信号が入力され、トランジスタ１１６のゲートには、ＲＦ＿ＥＮが入力される。トランジスタ１１５及び１１６は、ＲＦ＿ＥＮの信号レベルに応じて、何れか一方がオンするように制御される。オシュレーター１０２は、ＯＲ回路１１４が出力するＲＦ＿ＥＮとＳＲ＿ＥＮとの論理和を入力し、ＯＲ回路１１４の出力がＨレベルのときに発振動作を行う。オシュレーター１０２は、ＲＦ＿ＥＮがＨレベルのときは、トランジスタ１１６を介して入力するＲＯＭ回路１１３の出力コードに応じた周期で発振し、ＲＦ＿ＥＮがＬレベルでＳＲ＿ＥＮがＨレベルのときは、トランジスタ１１５を介して入力するＲＯＭ回路１０３の出力コードに応じた周期で発振する。
【００７７】
図６は、図５に示すＲＡＳＢ制御回路１００ａの各部の動作波形を示している。この例は、ｐ＝２に相当する。初めにオートリフレッシュ時の動作について説明する。オートリフレッシュ時には、ＳＲ＿ＥＮはＬレベルに制御される。コマンドデコーダー１０１からＮＯＲ回路１１１にリフレッシュコマンド（ＲＦ＿ｃｍｄ）が入力されると、ＮＯＲ回路１１１の出力はＬレベルに変化し、ＲＦ＿ＥＮはＨレベルに変化する。ＲＦ＿ＥＮがＨレベルとなることで、オシュレーター１０２が動作を開始する。このとき、トランジスタ１１５はオフ、トランジスタ１１６はオンしており、オシュレーター１０２は、オンしたトランジスタ１１６を介してＲＯＭ回路１１３が出力するコードを読み出して、読み出したコードに応じた周期、すなわち、オートリフレッシュ時のｔＲＡＳ期間のｐ倍の周期で発振する。
【００７８】
オシュレーター１０２が動作を開始することで、オシュレーター１０２の出力ＯＳＣ０がＨレベルに立ち上がる。このとき、ＳＲ＿ＥＮはＬレベルに制御されているため、ｎビットカウンター１０６は停止しており、ＯＳＣ１〜ＯＳＣｎはＬレベルとなっている。従って、ＮＯＲ回路１０８の出力ＨＩＴはＨレベルであり、ＡＮＤ回路１０９の出力ＳＲＡＣＴは、ＯＳＣ０に従ってＨレベルに立ち上がる。ＲＡＳＢ制御回路１００ａでは、ＡＮＤ回路１０９の出力ＳＲＡＣＴをインバータ１１９で反転したものをＲＡＳＢ信号として用いており、ＲＡＳＢ信号は、ＯＳＣ０がＨレベルに変化するこことでＬレベルに立ち下がる。
【００７９】
ＲＦ＿ＥＮは、ＲＡＳＢ信号の立ち下がり後は、ＮＯＲ回路１１１及び１１２で構成されるフリップフロップによってＨレベルに保持される。ＯＳＣ０がＨレベルからＬレベルに立ち下がると、ＲＡＳＢ信号はＬレベルからＨレベルに立ち上がり、ＲＡＳＢ信号の活性化が解除される。このＲＡＳＢ信号のＬレベル期間により、オートリフレッシュ時のｔＲＡＳ期間が規定される。ＲＡＳＢ信号のＬレベル期間は、オシュレーター１０２が出力するＯＳＣ０のＨレベル期間に対応するので、例えばＯＳＣ０のデューティー比が５０％であれば、ＲＯＭ回路１１３が出力するＣＯＤＥｉによって、オシュレーター１０２の発振周期を、得たいｔＲＡＳ期間の２倍に設定することで、所望のｔＲＡＳ期間を得ることができる。
【００８０】
ＲＡＳＢ信号がＨレベルに変化すると、ＮＯＲ回路１１２の入力のうちの一方がＨレベルに変化することでフリップフロップがリセットされ、ＲＦ＿ＥＮがＨレベルからＬレベルに変化する。ＲＦ＿ＥＮがＬレベルとなることで、オシュレーター１０２は発振動作を停止する。その後は、ＲＦ＿ｃｍｄにワンショットのパルスが入力されるたびに、上記と同様な動作でオシュレーター１０２が発振を開始して、ＲＡＳＢ信号がＬレベルに立ち下がる。また、オシュレーター１０２の出力ＯＳＣ０がＬレベルに変化すると、ＲＡＳＢ信号がＨレベルに変化してオシュレーター１０２が停止される。このような動作を繰り返すことで、外部コマンドに基づくオートリフレッシュが実行される。
【００８１】
次いで、セルフリフレッシュ時の動作について説明する。セルフリフレッシュ時には、ＳＲ＿ＥＮがＨレベルに固定される。また、外部コマンドが入力されないため、ＲＦ＿ＥＮの状態変化はなく、ＲＦ＿ＥＮはＬレベルに固定される。ＲＦ＿ＥＮがＬレベルであるため、トランジスタ１１５はオンし、トランジスタ１１６はオフする。セルフリフレッシュへの移行に際して、ＳＲ＿ＥＮがＬレベルからＨレベルに変化すると、オシュレーター１０２及びｎビットカウンター１０６は動作を開始する。このとき、オシュレーター１０２は、オンとなったトランジスタ１１５を介して、ＲＯＭ回路１０３が出力するコードを読み出し、読み出したコードに応じた周期、すなわち、セルフリフレッシュ時のｔＲＡＳ期間のｐ倍の周期で発振する。
【００８２】
オシュレーター１０２が発振を開始した後の動作は、図２に示す第１実施形態における動作と同様である。すなわち、ｎビットカウンター１０６のカウント値が０のとき、オシュレーター１０２の出力ＯＳＣ０のＨレベル期間だけＳＲＡＣＴがＨレベルとなって、ＲＡＳＢ信号がＬレベルになる。このＲＡＳＢ信号のＬレベル期間により、セルフリフレッシュ時のｔＲＡＳ期間が規定される。ＲＡＳＢ信号のＬレベル期間は、オシュレーター１０２が出力するＯＳＣ０のＨレベル期間に対応するので、例えばＯＳＣ０のデューティー比が５０％であれば、ＲＯＭ回路１０３が出力するＣＯＤＥｉによって、オシュレーター１０２の発振周期を、得たいｔＲＡＳ期間の２倍に設定することで、所望のｔＲＡＳ期間を得ることができる。
【００８３】
オシュレーター１０２の出力ＯＳＣ０のサイクルが進み、ｎビットカウンター１０６のカウント値（ＯＳＣ１〜ＯＳＣｎ）が、ＲＯＭ回路１０４が出力するＣＯＤＥｊに対応した値となると、プログラマブルデコーダー１０７は、ＤＥＴをＨレベルに立ち上げてｎビットカウンター１０６をリセットする。ｎビットカウンター１０６がリセットされることで、ＮＯＲ回路１０８の出力ＨＩＴがＨレベルとなり、ＯＳＣ０の次のサイクルでのＨレベル期間だけ、ＳＲＡＣＴがＨレベルとなって、ＲＡＳＢ信号がＬレベルとなる。このような動作を繰り返し行うことで、セルフリフレッシュを周期的に実行する。
【００８４】
本実施形態では、オートリフレッシュ時には、オシュレーター１０２を、ＲＯＭ回路１１３が出力するＣＯＤＥｉによってオートリフレッシュ時のｔＲＡＳ期間のｐ倍の周期で発振させ、オシュレーター１０２が出力するＯＳＣ０に基づいて、ＲＡＳＢ信号をＬレベルに活性化させる。このように、オートリフレッシュの際にも、オシュレーター１０２を用いてＲＡＳＢ信号の活性化期間（ｔＲＡＳ期間）を決定することで、遅延回路を用いてｔＲＡＳ期間を決定する場合に比して、オートリフレッシュ時のｔＲＡＳ期間を、正確に所望の時間に設定できる。その他の効果は、第１実施形態と同様である。
【００８５】
図７は、本発明の第３実施形態の半導体記憶装置におけるＲＡＳＢ制御回路の構成を示している。本実施形態では、セルフリフレッシュ時のオシュレーター１０２の発振周期を、セルフリフレッシュにおけるｔＲＡＳ期間よりも短く設定する。具体的には、オシュレーター１０２の発振周期を、セルフリフレッシュにおけるｔＲＡＳ期間の設計値の１／ｒ倍（ｒ：正の整数、ｐを正の整数分の１としてｐ＝１／ｒ）に設定し、オシュレーター周期の１／ｐ倍、すなわちオシュレーター周期のｒ倍を、セルフリフレッシュ時のｔＲＡＳ期間として用いる。また、本実施形態のＲＡＳＢ制御回路１００ｂでは、オシュレーター周期の何周期分をｔＲＡＳ期間として用いるかを決定するためのＲＯＭ回路１２０が追加されている。
【００８６】
オシュレーター１０２の発振周期が、セルフリフレッシュにおけるｔＲＡＳ期間の１／ｒ倍であるときには、オシュレーター１０２が出力するＯＳＣ０のｒサイクル分の期間だけ、ＲＡＳＢ信号を活性化させればよい。ＲＯＭ回路１２０は、ｒの値に対応したＣＯＤＥｋを出力し、プログラムデコーダー１０７は、ｎビットカウンター１０６の出力ＯＳＣ１〜ＯＳＣｎと、ＲＯＭ回路１２０が出力するＣＯＤＥｋとを比較し、両者が一致すると、その旨を示す一致信号ＤＥＴ２を出力する。
【００８７】
プログラムデコーダー１０７は、第１実施形態で説明したように、ｎビットカウンター１０６の出力ＯＳＣ１〜ＯＳＣｎとＲＯＭ回路１０４が出力するＣＯＤＥｊとが一致すると、ｎビットカウンター１０６に対してリセット出力ＤＥＴを発行する機能も有する。つまり、プログラマブルデコーダー１０７は、カウント値がｑに対応した値となったときにリセットを発生するリセット条件判定回路と、ｎビットカウンター１０６のカウント値がｒに対応した所定の値となったことを検出する一致判定回路とを兼ねる構成となっている。なお、ｒとｑとの関係については、セルフリフレッシュにおけるｔＲＡＳ期間は、セルフリフレッシュ周期よりも短い必要があり、ｑ＞ｒである。
【００８８】
図８は、図７に示すＲＡＳＢ制御回路１００ｂの各部の動作波形を示している。ここでは、ｎビットカウンター１０６のビット数は２ビットとし、ＲＯＭ回路１０４が出力するＣＯＤＥｊは、第１実施形態で説明した図２の場合と同様に、“１１”であるとする。すなわち、ｑ＝３である。また、ＲＯＭ回路１２０が出力するＣＯＤＥｋは、“１０”である。すなわち、ｒ＝２（ｐ＝１／２）である。この場合、オシュレーター１０２の発振周期の２周期分をｔＲＡＳ期間として用いることから、オシュレーター１０２の発振周期は、セルフリフレッシュ時のｔＲＡＳ期間の１／２倍になるように調整される。すなわち、ＲＯＭ回路１０３が出力するＣＯＤＥｉは、オシュレーター１０２の発振周期がセルフリフレッシュ時のｔＲＡＳ期間の１／２倍となるコードに調整される。
【００８９】
セルフリフレッシュへの移行に際して、ＳＲ＿ＥＮが、ＬレベルからＨレベルに変化すると、オシュレーター１０２は、ＳＲ＿ＥＮがＬレベルからＨレベルに立ち上がることで動作を開始し、ＲＯＭ回路１０３が出力するＣＯＤＥｉに基づく周期のＯＳＣ０を出力する。また、ＳＲ＿ＥＮがＨレベルに変化することで、ｎビットカウンター１０６のリセットが解除され、ｎビットカウンター１０６は、カウントアップを開始する。
【００９０】
オシュレーター１０２が発振を開始し、出力ＯＳＣ０がＨレベルに立ち上がると、ＮＯＲ回路１０８の出力ＨＩＴはＨレベルであるので、ＡＮＤ回路１２１の双方の入力がＨレベルとなり、ＡＮＤ回路１２１の出力は、Ｈレベルに変化する。このＡＮＤ回路１２１の出力は、ＮＯＲ回路１２３及び１２４で構成されるセット・リセット型フリップに入力される。ＡＮＤ回路１２１の出力がＨレベルになることで、ＮＯＲ回路１２３の出力はＬレベルとなり、これをインバータ１２５で反転したＳＲＡＣＴはＨレベルに変化する。その後のＳＲＡＣＴがＨレベルに変化してからＲＡＳＢ信号がＬレベルに立ち下がるまでの動作は、第１実施形態と同様である。
【００９１】
オシュレーター１０２の出力ＯＳＣ０がＬレベルに立ち下がると、ＡＮＤ回路１２１の出力はＬレベルに変化する。このとき、ＮＯＲ回路１２４によってＮＯＲ回路１２３の入力の一方がＨレベルに保持されるので、ＮＯＲ回路１２３の出力はＬレベルのままであり、ＳＲＡＣＴはＨレベルを維持する。ｎビットカウンター１０６は、ＯＳＣ０の立ち下がりにより、カウント値を“０１”に変化させる。このカウント値は、ＲＯＭ回路１０４が出力するＣＯＤＥｊ（１１）にも、ＲＯＭ回路１２０が出力するＣＯＤＥｋ（１０）にも一致しないので、プログラマブルデコーダー１０７の出力ＤＥＴ及びＤＥＴ２は変化しない。
【００９２】
オシュレーター１０２の出力ＯＳＣ０の２サイクル目で、ＯＳＣ０がＨレベルからＬレベルに変化すると、ｎビットカウンター１０６の出力は“１０”となる。プログラマブルデコーダー１０７は、ｎビットカウンター１０６のカウント値と、ＲＯＭ回路１２０が出力するＣＯＤＥｋとが一致することを検出して、出力ＤＥＴ２を、Ｈレベルに変化させる。このＤＥＴ２は、ＡＮＤ回路１２２の２つの入力のうちの一方に入力され、ＡＮＤ回路１２２は、他方の入力であるＯＳＣ０が次のサイクルでＨレベルに立ち上がると、出力をＨレベルに変化させる。
【００９３】
ＡＮＤ回路１２２の出力がＨレベルになると、ＮＯＲ回路１２４の出力はＬレベルに変化し、セット・リセット型フリップフロップがリセットされる。これにより、ＮＯＲ回路１２３の出力がＨレベルに変化して、ＳＲＡＣＴがＬレベルに変化する。ＳＲＡＣＴがＬレベルに立ち下がると、ＯＲ回路１１０の出力はＬレベルに変化し、ＮＯＲ回路１１１の出力がＨレベルに変化して、ＲＡＳＢ信号が非活性化される。ＲＡＳＢ信号の活性化期間は、オシュレーター１０２が出力ＯＳＣ０をＨレベルに立ち上げてから、プログラムデコーダー１０７がＤＥＴ２をＨレベルに変化させた直後のサイクルにおけるＯＳＣ０の立ち上がりエッジまでで規定され、オシュレーター１０２の発振周期の２周期分となる。
【００９４】
その後、オシュレーター１０２の出力ＯＳＣ０の３サイクル目で、ＯＳＣ０がＨレベルからＬレベルに立ち下がると、ｎビットカウンター１０６のカウント値は“１１”となる。この値は、ＲＯＭ回路１０４が出力するＣＯＤＥｊと一致するので、プログラマブルデコーダー１０７は、ＤＥＴをＨレベルに変化させ、ｎビットカウンター１０６をリセットする。これにより、ＯＳＣ０の次のサイクルの立ち上がりエッジ時に、再びＳＲＡＣＴがＨレベルに立ち上がり、ＲＡＳＢ信号が活性化される。この動作については、第１実施形態と同様である。
【００９５】
本実施形態では、オシュレーター１０２の発振周期を、セルフリフレッシュにおけるｔＲＡＳ期間の整数分の１倍（１／ｒ倍）に設定し、オシュレーター１０２の発振周期のｒサイクル分を、セルフリフレッシュにおけるｔＲＡＳ期間として用いる。本実施形態では、オシュレーター１０２の発振周期を、セルフリフレッシュにおけるｔＲＡＳ期間よりも短く設定するが、このような場合には、オシュレーター１０２が出力するＯＳＣ０の複数サイクル、具体的にはｒサイクル分の期間で、ｔＲＡＳ期間を設定すればよい。その他の効果については、第１実施形態と同様である。
【００９６】
なお、第１及び第２実施形態では、オシュレーター１０２が出力するＯＳＣ０のＨレベル期間を用いてｔＲＡＳ期間を設定したが、これには限定されない。ＲＡＳＢ制御回路内の信号レベルを適宜入れ替えて、ＯＳＣ０のＬレベル期間を用いてｔＲＡＳ期間を設定する構成を採用することもできる。
【００９７】
第２実施形態では、オートリフレッシュ時にはオシュレーター１０２の発振周期をオートリフレッシュ時のｔＲＡＳ期間のｐ倍に設定し、セルフリフレッシュ時にはオシュレーター１０２の発振周期をセルフリフレッシュ時のｔＲＡＳ期間のｐ倍に設定して、双方のリフレッシュにおいて、オシュレーター周期の１／ｐ倍をｔＲＡＳ期間として用いたが、オートリフレッシュ及びセルフリフレッシュでのオシュレーター１０２の発振周期のｔＲＡＳ期間に対する倍率は、同じ倍率である必要はなく、第１のリフレッシュと第２のリフレッシュとで異なる倍率に設定することもできる。例えば、オートリフレッシュ時とセルフリフレッシュ時とでオシュレーター１０２が出力する周期信号のデューティー比を可変とし、オートリフレッシュ時のオシュレーター１０２の発振周期をｔＲＡＳ期間のｓ倍（ｓ：正の整数）に設定し、オートリフレッシュでは、オシュレーター周期の１／ｓ倍を、オートリフレッシュ時のｔＲＡＳ期間として用いる構成を採用することもできる。
【００９８】
第３実施形態では、プログラマブルデコーダー１０７が、ＲＯＭ回路１０４が出力するＣＯＤＥｊに基づいてリセットを発行するリセット条件判定回路と、ＲＯＭ回路１２０が出力するＣＯＤＥｋに基づいてＯＳＣ０が所望のサイクル分進んだかを判断するための一致判定回路とを兼ねる例について説明したが、これには限られない。リセット条件判定回路と、一致判定回路とを、個別のプログラマブルデコーダーで構成することもできる。
【００９９】
また、オシュレーター周期をｔＲＡＳ期間よりも短くする第３実施形態においても、第２実施形態と同様に、オートリフレッシュ時のｔＲＡＳ期間を、オシュレーター１０２の発振周期を用いて規定することができる。この場合、各リフレッシュにおけるセルアレイ部の活性化期間は、各リフレッシュにおけるオシュレーター１０２の発振周期と、プログラマブルデコーダー１０７がＤＥＴ２を発生するまでのサイクル数との積で決まることになるので、オシュレーター１０２の発振周期及びＤＥＴ２発生までのサイクル数の少なくとも一方をリフレッシュ種別に応じて変更すればよい。
【０１００】
例えば、オートリフレッシュ時とセルフリフレッシュ時とでオシュレーター１０２の発振周期を同じ周期に設定し、プログラマブルデコーダー１０７にてＤＥＴ２を発生させるまでのサイクル数を、オートリフレッシュとセルフリフレッシュとで異なるサイクル数とする。具体的には、オートリフレッシュではオシュレーター周期のｔ倍（ｔ：正の整数）をｔＲＡＳ期間とし、セルフリフレッシュではオシュレーター周期のｒ（ｒ：正の整数）倍をｔＲＡＳ期間とする。この場合のオシュレーター１０２の発振周期は、オートリフレッシュ時のｔＲＡＳ期間の１／ｔ倍、又は、セルフリフレッシュ時のｔＲＡＳ期間の１／ｒ倍である。上記動作を実現させるためには、図７に示す構成に、ｔに対応したコードを出力するＲＯＭ回路を追加し、オートリフレッシュ時には、そのＲＯＭ回路の出力コードをプログラマブルデコーダー１０７に入力し、プログラマブルデコーダー１０７にて、オシュレーター周期のｔサイクル分を検出すればよい。
【０１０１】
また、上記に代えて、オシュレーター１０２の発振周期を、オートリリフレッシュとセルフリフレッシュとで異なる周期とし、プログラマブルデコーダー１０７にてＤＥＴ２を発生させるまでのサイクル数を、第１のリフレッシュと第２のリフレッシュとで同じサイクル数とすることができる。具体的には、オートリフレッシュ時のオシュレーター１０２の発振周期をオートリフレッシュにおけるｔＲＡＳ期間のｐ倍の周期とし、セルフリフレッシュ時のオシュレーター１０２の発振周期をセルフリフレッシュにおけるｔＲＡＳ期間のｐ倍の周期として、双方のリフレッシュで、オシュレーター１０２の発振周期の１／ｐ倍（＝ｒ倍）をｔＲＡＳ期間として用いる。このような動作を実現させるためには、図７に示す構成に、図５のＲＯＭ回路１１３に相当するＲＯＭ回路を追加し、オートリフレッシュとセルフリフレッシュとで、オシュレーター１０２に入力するコードを切り替えてオシュレーター周期を変化させればよい。
【０１０２】
更には、オートリフレッシュとセルフリフレッシュとでオシュレーター１０２の発振周期を異なる周期にしつつ、プログラマブルデコーダー１０７にてＤＥＴ２を発生させるまでのサイクル数を、第１のリフレッシュと第２のリフレッシュとで異なるサイクル数とすることもできる。具体的には、オートリフレッシュ時のオシュレーター１０２の発振周期をオートリフレッシュにおけるｔＲＡＳ期間の１／ｔ（ｔ：正の整数、ｓを正の整数分の１としてｓ＝１／ｔ）倍とし、セルフリフレッシュ時のオシュレーターの発振周期をセルフリフレッシュにおけるｔＲＡＳ期間の１／ｒ（ｒ：正の整数：ｒ＝１／ｐ）倍として、オートリフレッシュ時にはオシュレーター周期のｔ倍をｔＲＡＳ期間として用い、セルフリフレッシュ時にはオシュレーター周期のｒ倍をｔＲＡＳ期間として用いる。このような動作を実現するためには、図７に示す構成に、図５のＲＯＭ回路１１３に相当するＲＯＭ回路と、ｔに対応したコードを出力するＲＯＭ回路（ＲＯＭ回路１２０に相当）とを更に加え、オートリフレッシュとセルフリフレッシュとで、オシュレーター１０２に入力するコード、及び、プログラマブルデコーダー１０７に入力するコードを切り替えればよい。
【０１０３】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明の半導体記憶装置は、上記実施形態にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第１実施形態の半導体記憶装置におけるＲＡＳＢ信号の生成に関する部分の構成を示す回路ブロック図。
【図２】図１に示すＲＡＳＢ制御回路におけるセルフリフレッシュ時の各部の動作波形を示すタイミングチャート。
【図３】オシュレーターの回路構成を示す回路図。
【図４】図３に示すオシュレーターの各部の動作波形を示すタイミングチャート。
【図５】本発明の第２実施形態の半導体記憶装置におけるＲＡＳＢ制御回路の構成を示す回路ブロック図。
【図６】図５に示すＲＡＳＢ制御回路の各部の動作波形を示すタイミングチャート。
【図７】本発明の第３実施形態の半導体記憶装置におけるＲＡＳＢ制御回路の構成を示す回路ブロック図。
【図８】図７に示すＲＡＳＢ制御回路の各部の動作波形を示すタイミングチャート。
【図９】特許文献１に記載の半導体記憶装置におけるＲＡＳＢ信号の生成に関する部分の回路構成を示す回路ブロック図。
【図１０】図９に示すＲＡＳＢ制御回路で用いるＲＴＯの生成に関する部分の回路構成を示す回路図。
【図１１】図９に示す従来のＲＡＳＢ制御回路の各部の動作波形を示すタイミングチャート。
【符号の説明】
【０１０５】
１００、１００ａ、１００ｂ：ＲＡＳＢ制御回路
１０１：コマンドデコーダー
１０２：オシュレーター
１０３、１０４、１１３、１２０：ＲＯＭ回路
１０５、１１０、１１４：ＯＲ回路
１０６：ｎビットカウンター
１０７：プログラマブルデコーダー
１０８、１１１、１１２、１２３、１２４：ＮＯＲ回路
１０９：ＡＮＤ回路
１１７、１１８、１１９、１２５：インバータ
１１５、１１６：トランジスタ
１２１、１２２：ＡＮＤ回路
【図１】
2008165854.tif 000003
【図２】
2008165854.tif 000004
【図３】
2008165854.tif 000005
【図４】
2008165854.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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