(57)【要約】【課題】高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供すること。【解決手段】出力制御回路は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第１のインバータ部及び第２のインバータ部と、第２のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第１の出力部と、第２のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が第１のインバータ部の出力側に接続された第３のインバータ部と、第１のインバータ部からの出力信号の電圧レベル及び第３のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第２の出力部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第１のインバータ部及び第２のインバータ部と、
前記第２のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第１の出力部と、
前記第２のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第１のインバータ部の出力側に接続された第３のインバータ部と、
前記第１のインバータ部からの出力信号の電圧レベル及び前記第３のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第２の出力部と、
を備えたことを特徴とする出力制御回路。
【請求項２】
入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第１のインバータ部及び第２のインバータ部と、
前記第１のインバータ部の出力信号の電圧レベルを有する信号を出力する第１のバッファ部と、
前記第１のバッファ部からの出力信号の電圧レベルに応じて出力が制御される第１の出力部と、
前記第１のバッファ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第２のインバータ部の出力側に接続された第３のインバータ部と、
前記第２のインバータ部からの出力信号の電圧レベル及び前記第３のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第２の出力部と、
を備えたことを特徴とする出力制御回路。
【請求項３】
請求項１に記載の出力制御回路であって、
前記第１から第３のインバータ部のいずれかにＮＡＮＤゲートもしくはＮＯＲゲートを含み、
前記入力信号とは別の信号が入力されることを特徴とする出力制御回路。
【請求項４】
請求項２に記載の出力制御回路であって、
前記第１から第３のインバータ部のいずれか、または第１のバッファ部にＮＡＮＤゲートもしくはＮＯＲゲートを含み、
前記入力信号とは別の信号が入力されることを特徴とする出力制御回路。
【請求項５】
請求項１から請求項４のいずれか一項に記載の出力制御回路であって、
前記第１の出力部にその出力が直接に接続するインバータ部及び前記第２の出力部にその出力が直接に接続するインバータ部は、それぞれＣＭＯＳインバータであることを特徴とする出力制御回路。
【請求項６】
請求項１から請求項５のいずれか一項に記載の出力制御回路であって、
前記第３のインバータ部は、制御信号によって出力インピーダンスが制御されるトライステートのインバータであることを特徴とする出力制御回路。
【請求項７】
請求項１から請求項６のいずれか一項に記載の出力制御回路であって、
前記第３のインバータ部は、制御信号によって出力電流能力が制御されるスイッチであるであることを特徴とする出力制御回路。
【請求項８】
請求項１から請求項７のいずれか一項に記載の出力制御回路であって、
前記第３のインバータ部は、前記第１の出力部にその出力が直接に接続するインバータ部と前記第２の出力部にその出力が直接に接続するインバータ部との間に挟まれて配置されたことを特徴とする出力制御回路。
【請求項９】
請求項１から請求項８のいずれか一項に記載の出力制御回路であって、
前記第１の出力部にその出力が直接に接続するインバータ部が、前記第２の出力部にその出力が直接に接続するインバータ部及び前記第３のインバータ部よりも前記第１の出力部に近くなるよう配置されることを特徴とする出力制御回路。
【請求項１０】
請求項１から請求項９のいずれか一項に記載の出力制御回路であって、
前記第２の出力部にその出力が直接に接続するインバータ部が、前記第１の出力部にその出力が直接に接続するインバータ部及び前記第３のインバータ部よりも前記第２の出力部に近くなるよう配置されることを特徴とする出力制御回路。
【請求項１１】
請求項１から請求項１０のいずれか一項に記載の出力制御回路であって、
前記第１の出力部の出力端子に接続される第１のパッドと、
前記第２の出力部の出力端子に接続される第２のパッドを備え、
前記第１のパッド及び前記第２のパッドがそれぞれ隣接して配置されたことを特徴とする出力制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動信号を用いたインターフェースに使用される出力制御回路に関する。
【背景技術】
【０００２】
電子機器が備えるＣＰＵや集積回路等の処理速度の高速化が進んでいる。これに伴い、電子機器を構成する回路間又は電子機器間でのデータ伝送速度も高速化している。データ伝送を行う回路又は電子機器にはインターフェース回路が設けられている。インターフェース回路の一例が、特開２００１−５３５９８号公報に開示されている。当該公報で開示されたインターフェース回路の送信部の回路図を図１３に示す。
【０００３】
図１３に示すインターフェース回路の送信部は、１つの入力端子と、２つの出力端子ＯＵＴ１，ＯＵＴ２と、直列に接続された２つのインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ１，ＩＮＶ２の各出力にゲートが接続された２つの出力トランジスタとを備える。この送信部では、インバータＩＮＶ１，ＩＮＶ２から出力された信号の電圧レベルによって出力トランジスタオン／オフする。出力トランジスタのオン／オフ状態に応じて、出力端子ＯＵＴ１，ＯＵＴ２から選択的に信号が出力される。
【０００４】
【特許文献１】特開２００１−０５３５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記説明したインターフェース回路の動作速度は、差動信号間の遅延差によって制限される。これは、インターフェース回路の動作周期が差動信号間の遅延差よりも短い場合には、信号誤りが発生して誤動作する可能性があるからである。
【０００６】
差動信号間の遅延差はインバータの遅延時間に起因する。近年の半導体プロセスの微細化により、製造ばらつきやトランジスタの性能劣化は大きくなる傾向にある。このため、インバータの遅延時間に係る個体差やその変動が大きいと、差動信号間の遅延差も大きくなる。この場合、インターフェース回路を高速に動作させると安定した動作が困難になる。
【０００７】
上記問題を解決する１つの手法は、インバータのトランジスタサイズを大きくすることである。しかし、トランジスタサイズを大きくすると、インターフェース回路の回路規模が増大する。このため、回路規模が小さく、かつ高速動作でも安定して動作可能な出力制御回路が望まれていた。
【０００８】
本発明の目的は、高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供することである。
【課題を解決するための手段】
【０００９】
本発明は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第１のインバータ部及び第２のインバータ部と、前記第２のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第１の出力部と、前記第２のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第１のインバータ部の出力側に接続された第３のインバータ部と、前記第１のインバータ部からの出力信号の電圧レベル及び前記第３のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第２の出力部と、を備えた出力制御回路を提供する。
【００１０】
また、本発明は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第１のインバータ部及び第２のインバータ部と、前記第１のインバータ部の出力信号の電圧レベルを有する信号を出力する第１のバッファ部と、前記第１のバッファ部からの出力信号の電圧レベルに応じて出力が制御される第１の出力部と、前記第１のバッファ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第２のインバータ部の出力側に接続された第３のインバータ部と、前記第２のインバータ部からの出力信号の電圧レベル及び前記第３のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第２の出力部と、を備えた出力制御回路も提供する。
【００１１】
上記出力制御回路では、前記第１から第３のインバータ部のいずれかにＮＡＮＤゲートもしくはＮＯＲゲートを含み、前記入力信号とは別の信号が入力される。
【００１２】
上記出力制御回路では、前記第１から第３のインバータ部のいずれか、または第１のバッファ部にＮＡＮＤゲートもしくはＮＯＲゲートを含み、前記入力信号とは別の信号が入力される。
【００１３】
上記出力制御回路では、前記第１の出力部にその出力が直接に接続するインバータ部及び前記第２の出力部にその出力が直接に接続するインバータ部は、それぞれＣＭＯＳインバータである。
【００１４】
上記出力制御回路では、前記第３のインバータ部は、制御信号によって出力インピーダンスが制御されるトライステートのインバータである。
【００１５】
上記出力制御回路では、前記第３のインバータ部は、制御信号によって出力電流能力が制御されるスイッチであるである。
【００１６】
上記出力制御回路では、前記第３のインバータ部は、前記第１の出力部にその出力が直接に接続するインバータ部と前記第２の出力部にその出力が直接に接続するインバータ部との間に挟まれて配置される。
【００１７】
上記出力制御回路は、前記第１の出力部にその出力が直接に接続するインバータ部が、前記第２の出力部にその出力が直接に接続するインバータ部及び前記第３のインバータ部よりも前記第１の出力部に近くなるよう配置される。
【００１８】
上記出力制御回路は、前記第２の出力部にその出力が直接に接続するインバータ部が、前記第１の出力部にその出力が直接に接続するインバータ部及び前記第３のインバータ部よりも前記第２の出力部に近くなるよう配置される。
【００１９】
上記出力制御回路では、前記第１の出力部の出力端子に接続される第１のパッドと、前記第２の出力部の出力端子に接続される第２のパッドを備え、前記第１のパッド及び前記第２のパッドがそれぞれ隣接して配置される。
【発明の効果】
【００２０】
本発明に係る出力制御回路によれば、高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、図面を参照して説明する。以下説明する実施形態では、本発明に係る出力制御回路として、インターフェース回路の送信部を例に説明しているが、他の形態のインターフェース回路に適用することもできる。なお、説明を簡単にするために、図面にはバッファ回路等が省略されている。
【００２２】
（第１の実施形態）
図１は、第１の実施形態の出力制御回路を示す回路図である。図１に示すように、第１の実施形態の出力制御回路は、１つの入力端子と、２つの出力端子ＯＵＴ１，ＯＵＴ２と、直列に接続された３つのインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３と、２つの出力トランジスタＮＭＯＳ１，ＮＭＯＳ２とを備える。なお、インバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３の各々は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタが直列に接続されたＣＭＯＳインバータである。
【００２３】
入力端子から入力された信号ＩＮはインバータＩＮＶ１に入力される。インバータＩＮＶ１の出力はインバータＩＮＶ２に入力され、インバータＩＮＶ２の出力はインバータＩＮＶ３に入力される。また、インバータＩＮＶ１の出力とインバータＩＮＶ３の出力が互いに接続されている。このため、インバータＩＮＶ１の出力電圧及びインバータＩＮＶ３の出力電圧は出力トランジスタＮＭＯＳ２のゲートに印加される。また、インバータＩＮＶ２の出力電圧は出力トランジスタＮＭＯＳ１のゲートに印加される。出力トランジスタＮＭＯＳ１のドレインが出力端子ＯＵＴ１であり、出力トランジスタＮＭＯＳ２のドレインが出力端子ＯＵＴ２である。
【００２４】
以下、本実施形態の出力制御回路の動作について説明する。初期状態として入力信号ＩＮの電圧がＬ（LOW）レベルのとき、インバータＩＮＶ１の出力電圧はＨ（HIGH）レベルであり、インバータＩＮＶ２の出力電圧はＬレベルであり、インバータＩＮＶ３の出力電圧はＨレベルである。このとき、出力トランジスタＮＭＯＳ１のゲートにはＬレベルの電圧が印加され、出力トランジスタＮＭＯＳ２のゲートにはＨレベルの電圧が印加されるため、出力トランジスタＮＭＯＳ１はオフ状態であり、出力トランジスタＮＭＯＳ２はオン状態である。このため、出力端子ＯＵＴ２から信号が出力される。この初期状態では、インバータＩＮＶ１の出力電圧レベルとインバータＩＮＶ３の出力電圧レベルは同じであるため、インバータＩＮＶ１とインバータＩＮＶ３との間の貫通電流は発生しない。
【００２５】
上記説明した初期状態から、入力信号ＩＮの電圧がＨレベルに変化した際、インバータＩＮＶ１の出力電圧はＬレベルとなる。一方、インバータＩＮＶ２の出力電圧は、インバータＩＮＶ２の遅延によってすぐにＨレベルとはならず、インバータＩＮＶ２の遅延時間の間はＬレベルのままである。このため、出力トランジスタＮＭＯＳ１は、インバータＩＮＶ２の遅延時間の間はオフ状態を保つ。
【００２６】
インバータＩＮＶ２の出力電圧がＬレベルのとき、インバータＩＮＶ３の出力電圧はＨレベルである。上述したように、インバータＩＮＶ１の出力とインバータＩＮＶ３の出力は互いに接続されている。このため、インバータＩＮＶ１の出力電圧がＬレベル、かつインバータＩＮＶ３の出力電圧がＨレベルの状態では、インバータＩＮＶ３からインバータＩＮＶ１の方向に貫通電流が流れ、出力トランジスタＮＭＯＳ２のゲート電圧は下がりにくくなる。つまり、インバータＩＮＶ１の出力電圧がＬレベルとなっても、出力トランジスタＮＭＯＳ２はすぐにはオフ状態にはならず、オン状態を保つ。
【００２７】
インバータＩＮＶ２の遅延時間が過ぎ、インバータＩＮＶ２の出力電圧がＨレベルになって、出力トランジスタＮＭＯＳ１がオン状態に移行しだすと、インバータＩＮＶ３の出力電圧はＬレベルになる。このとき、インバータＩＮＶ１の出力電圧及びインバータＩＮＶ３の出力電圧が共にＬレベルとなるため、出力トランジスタＮＭＯＳ２はオフ状態になる。このように、出力トランジスタＮＭＯＳ１のオン状態への以降とほぼ同時に出力トランジスタＮＭＯＳ２がオフ状態に移行する。
【００２８】
以上、入力信号ＩＮの電圧がＬレベルからＨレベルに変化したときの出力制御回路の動作について説明したが、入力信号ＩＮの電圧がＨレベルからＬレベルに変化するときも同様である。すなわち、この場合、出力トランジスタＮＭＯＳ１のオフ状態への移行とほぼ同時に出力トランジスタＮＭＯＳ２がオン状態に移行する。
【００２９】
本実施形態の出力制御回路によれば、回路規模を大幅に増大させることなく、差動信号間の遅延差を小さくすることができる。このため、出力制御回路の動作周期を短くして高速に動作させても、安定した動作が可能となる。
【００３０】
図２に、第１の実施形態の出力制御回路の変形例を示す回路図を示す。図２に示すように、第１の実施形態の変形例の出力制御回路は、１つの入力端子と、２つの出力端子ＯＵＴ１，ＯＵＴ２と、直列に接続された２つのインバータＩＮＶ１，ＩＮＶ２と、インバータＩＮＶ２と並列に接続されたバッファＢＵＦ１及びインバータＩＮＶ３と、２つの出力トランジスタＮＭＯＳ１，ＮＭＯＳ２とを備える。
【００３１】
入力端子から入力された信号ＩＮはインバータＩＮＶ１に入力される。インバータＩＮＶ１の出力はインバータＩＮＶ２及びバッファＢＵＦ１に入力され、バッファＢＵＦ１の出力はインバータＩＮＶ３に入力される。また、インバータＩＮＶ２の出力とインバータＩＮＶ３の出力が互いに接続されている。このため、インバータＩＮＶ２の出力電圧及びインバータＩＮＶ３の出力電圧は出力トランジスタＮＭＯＳ２のゲートに印加される。また、バッファＢＵＦ１の出力電圧は出力トランジスタＮＭＯＳ１のゲートに印加される。出力トランジスタＮＭＯＳ１のドレインが出力端子ＯＵＴ１であり、出力トランジスタＮＭＯＳ２のドレインが出力端子ＯＵＴ２である。
【００３２】
図２に示した出力制御回路によっても、回路規模を大幅に増大させることなく、差動信号間の遅延差を小さくすることができる。このため、出力制御回路の動作周期を短くして高速に動作させても、安定した動作が可能となる。
【００３３】
（第２の実施形態）
図３は、第２の実施形態の出力制御回路を示す回路図である。第２の実施形態の出力制御回路は、第１の実施形態の出力制御回路が備えるインバータＩＮＶ３の代わりに、トライステートインバータＩＮＶ３′を備える。トライステートインバータＩＮＶ３′は、制御信号ＣＮＴにより出力インピーダンスを調整する。
【００３４】
制御信号ＣＮＴによってトライステートインバータＩＮＶ３′の出力インピーダンスが高くなると、出力制御回路の実質的な構成は図１３に示した出力制御回路と同様になる。このため、タイミング制約が厳しくない場合、すなわち高速動作の必要がない場合には、トライステートインバータＩＮＶ３′の出力インピーダンスを高くすれば良い。なお、トライステートインバータＩＮＶ３′の出力インピーダンスを高くした際には貫通電流が発生しないため消費電流を削減することができる。本実施形態の出力制御回路によれば、インターフェース回路の動作速度が可変である場合にも、柔軟に適合することができる。
【００３５】
（第３の実施形態）
図４は、第３の実施形態の出力制御回路を示す回路図である。第２の実施形態の出力制御回路はトライステートインバータＩＮＶ３′を１つだけ備えるが、図４に示すように、第３の実施形態の出力制御回路は、並列に接続された複数のトライステートインバータＩＮＶ３１〜ＩＮＶ３Ｎを備える。本実施形態の出力制御回路では、制御信号ＣＮＴ１〜ＣＮＴＮによってトライステートインバータＩＮＶ３１〜ＩＮＶ３Ｎが個別に制御される。このため、半導体マスクを変更することなく、出力トランジスタのゲート信号の遅延差をより細かく調整することができる。したがって、消費電流の削減に加えて、コスト削減や歩留り向上を実現できる。
【００３６】
（第４の実施形態）
図５は、第４の実施形態の出力制御回路を示す回路図である。第４の実施形態の出力制御回路は、第３の実施形態の出力制御回路が備えるトライステートインバータＩＮＶ３１〜ＩＮＶ３Ｎの代わりに、ＰＭＯＳスイッチＳＷ１１〜ＳＷ１Ｎ及びＮＭＯＳスイッチＳＷ２１〜ＳＷ２Ｍを備える。ＰＭＯＳスイッチＳＷ１１〜ＳＷ１Ｎは、直列に接続された２つのＰ型ＭＯＳトランジスタをそれぞれ有する。また、ＮＭＯＳスイッチＳＷ２１〜ＳＷ２Ｍは、直列に接続された２つのＮ型ＭＯＳトランジスタをそれぞれ有する。ＰＭＯＳスイッチＳＷ１１〜ＳＷ１Ｎは制御信号ＣＮＴ１１〜ＣＮＴ１Ｎによって個別に制御され、ＮＭＯＳスイッチＳＷ２１〜ＳＷ２Ｍは制御信号ＣＮＴ２１〜ＣＮＴ２Ｍによって個別に制御される。制御信号ＣＮＴ１１〜ＣＮＴ１Ｎ，ＣＮＴ２１〜ＣＮＴ２Ｍによる制御によってインバータＩＮＶ１の出力側の電圧が細かく制御される。
【００３７】
ＰＭＯＳスイッチＳＷ１１〜ＳＷ１Ｎ及びＮＭＯＳスイッチＳＷ２１〜ＳＷ２Ｍが個別に制御されることによって、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２のゲート信号の遅延差を各ゲート信号の立上りと立下りで個別に調整することができる。近年の半導体プロセスの微細化により製造ばらつきが大きくなっている上、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが相関なくばらつくことも多い。このため、ＰＭＯＳ側（ＰＭＯＳスイッチＳＷ１１〜ＳＷ１Ｎ）及びＮＭＯＳ側（ＮＭＯＳスイッチＳＷ２１〜ＳＷ２Ｍ）を個別に細かく調整できることは非常に望ましい。
【００３８】
（第５の実施形態）
図６は、第５の実施形態の出力制御回路を示す回路図である。第５の実施形態の出力制御回路は、第２の実施形態の出力制御回路が備えるインバータＩＮＶ１，ＩＮＶ２の代わりに、直列に接続されたＮＯＲゲートＮＯＲ１，ＮＯＲ２を備える。ＮＯＲゲートＮＯＲ１，ＮＯＲ２は制御信号ＮＯＥによって制御される。このため、インターフェース回路のスリープモード等が設定されることにより、制御信号ＮＯＥと制御信号ＣＮＴによって出力トランジスタＮＭＯＳ１，ＮＭＯＳ２のゲートを制御することができる。この結果、不要な消費電流や誤動作を防止することができる。出力トランジスタＮＭＯＳ１，ＮＭＯＳ２のゲートを制御するだけであれば、図７のようにして制御信号ＮＯＥのみで制御するようにもできる。
【００３９】
ただし、一般的には出力トランジスタに近づくにしたがってインバータなどを構成する個々のトランジスタサイズを大きくしていくため、出力トランジスタに直接に接続するようなＮＯＲゲートなどを使用すると面積の増加を招いてしまう。このため、図８のように変形することもできる。図８のように構成することで出力トランジスタＮＭＯＳ１，ＮＭＯＳ２の直接に接続する回路はインバータとなり、図７に比べて回路規模を小さくできるため、より実践的である。
【００４０】
以上説明した実施形態の出力制御回路が備えるインバータ及び出力トランジスタの基板上のレイアウトについて説明する。近年の半導体プロセスの微細化により、トランジスタの配置や形状等のレイアウトに起因する回路の特性変動が大きくなっている。このため、回路設計だけでなくレイアウトも考慮されるべきである。
【００４１】
図９は、第１の実施形態の出力制御回路をレイアウトする際のイメージを示す図である。出力端子ＯＵＴ１，ＯＵＴ２から出力される信号が同期するように、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２の形状は極力同じであることが好ましい。また、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２のゲートに接続される配線の距離も極力等しいことが好ましい。さらに、インバータＩＮＶ３の入力はインバータＩＮＶ２の出力に、インバータＩＮＶ３の出力はインバータＩＮＶ１の出力にそれぞれ接続されるため、インバータＩＮＶ３はインバータＩＮＶ１とインバータＩＮＶ２の間に挟まれるように配置すれば効率的に配線することができる。また同様に、図８のような構成の場合には、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２に直接に接続するインバータＩＮＶ１２，ＩＮＶ２１の間にＮＯＲゲートＮＯＲ３１が挟まれるように配置すれば効率的に配線することができる。
【００４２】
また、第１の実施形態の出力制御回路は出力トランジスタを２つ備えているため、２セル分の面積が必要となる。２つのセルは隣接して配置する方が各出力信号を同期させるという点では好ましい。又は、２セル分の面積を用いて１つのセルとしてレイアウトする方が経験的に面積の縮小化などを実現しやすいため、さらに効果的である。
【００４３】
さらに、セルからパッドまでの配線による影響も考慮するのであれば、パッドが１列にならんでいる場合は図９に示す配置で良い。しかし、例えばパッドが上下２列となるような場合には、図１０に示すように、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２に対応する各セルを上下に分けて配置した方が、セルからパッドまでの配線による影響を同等にできる。図９及び図１０に示したレイアウトは第２及び第５の実施形態の出力制御回路にも適用可能である。
【００４４】
図１１は、第３の実施形態の出力制御回路をレイアウトする際のイメージを示す図である。複数のトライステートインバータＩＮＶ３１〜ＩＮＶ３ＮがインバータＩＮＶ１とインバータＩＮＶ２の間に挟まれるように配置すれば効率的に配線することができる。また、２つのセルが隣接して配置される。但し、例えばパッドが上下２列となるような場合には、図１２に示すように、出力トランジスタＮＭＯＳ１，ＮＭＯＳ２に対応する各セルを上下に分けて配置しても良い。
【産業上の利用可能性】
【００４５】
本発明に係る出力制御回路は、高速動作でも安定して動作し、回路規模が小さく、差動信号を用いたインターフェースに使用される出力制御回路等として有用である。
【図面の簡単な説明】
【００４６】
【図１】第１の実施形態の出力制御回路を示す回路図
【図２】第１の実施形態の出力制御回路の変形例を示す回路図
【図３】第２の実施形態の出力制御回路を示す回路図
【図４】第３の実施形態の出力制御回路を示す回路図
【図５】第４の実施形態の出力制御回路を示す回路図
【図６】第５の実施形態の出力制御回路を示す回路図
【図７】第５の実施形態の出力制御回路の変形例を示す回路図
【図８】第５の実施形態の出力制御回路の変形例を示す回路図
【図９】第１の実施形態の出力制御回路をレイアウトする際のイメージを示す図
【図１０】第１の実施形態の出力制御回路をレイアウトする際の他のイメージを示す図
【図１１】第３の実施形態の出力制御回路をレイアウトする際のイメージを示す図
【図１２】第３の実施形態の出力制御回路をレイアウトする際の他のイメージを示す図
【図１３】従来の出力制御回路を示す回路図
【符号の説明】
【００４７】
ＯＵＴ１，ＯＵＴ２  出力端子
ＩＮＶ１，ＩＮＶ２，ＩＮＶ３  インバータ
ＮＭＯＳ１，ＮＭＯＳ２  出力トランジスタ
ＩＮＶ３′，ＩＮＶ３１〜ＩＮＶ３Ｎ  トライステートインバータ
ＳＷ１１〜ＳＷ１Ｎ  ＰＭＯＳスイッチ
ＳＷ２１〜ＳＷ２Ｍ  ＮＭＯＳスイッチ
ＮＯＲ１，ＮＯＲ２  ＮＯＲゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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