(57)【要約】【課題】リーク電流の発生を抑制し、良好なピンチオフ特性を有するＡｌＧａＮ／ＧａＮダブルへテロ接合電解効果トランジスタを提供する。【解決手段】ＡｌＧａＮ／ＧａＮダブルへテロ接合電界効果トランジスタ８０は、不純物としてＦｅを含むＧａＮバッファ層９２と、ＡｌＧａＮ第１バリア層９４を含む。Ｆｅは、キャリアトラップ効果とバッファ層９２の伝導帯のエネルギーレベルＥｃの上昇とをもたらす。これらのことは、バッファ層９２／第１バリア層９４界面へのキャリアの蓄積を抑制し、リーク電流を低減する。【選択図】        図３
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【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された、第１の種類の半導体からなるバッファ層と、
前記バッファ層上に形成された、前記第１の種類と異なる第２の種類の半導体からなる第１導電型の第１のバリア層と、
前記第１のバリア層上に形成された、前記第２の種類と異なる第３の種類の半導体からなるチャネル層と、
前記チャネル層上に形成された、前記第３の種類と異なる第４の種類の半導体からなる第１導電型の第２のバリア層と、
前記第２のバリア層上に形成されたソース電極、ゲート電極、及びドレイン電極とを含み、
前記第３の種類の半導体は、前記第２の種類の半導体及び前記第４の種類の半導体よりもバンドギャップの小さな半導体からなり、
前記バッファ層には不純物が導入されていることを特徴とする、ヘテロ接合電界効果トランジスタ。
【請求項２】
前記第１の種類の半導体、及び前記第２の種類の半導体は、それぞれ、３族窒化物半導体からなる、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項３】
前記バッファ層は、前記第１のバリア層よりも、バンドギャップの小さい材料からなる、請求項１又は請求項２に記載のヘテロ接合電界効果トランジスタ。
【請求項４】
前記バッファ層は、ＩｎXＧａ1-XＮ（０≦Ｘ≦１）からなる、請求項１〜請求項３のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項５】
前記第１のバリア層は、ＡｌＹＧａ1-ＹＮ（０≦Ｙ≦１）からなる、請求項１〜請求項４のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項６】
前記不純物はＦｅからなる、請求項１〜請求項５のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項７】
前記第１の種類の半導体、及び前記第２の種類の半導体は、それぞれ、３族窒化物半導体からなり、
前記不純物は、ｐ型の不純物からなる、請求項１に記載のヘテロ接合電界効果トランジスタ。
【請求項８】
前記不純物は、Ｍｇ、Ｃ、Ｚｎ及びＰからなるグループから選択される、請求項７に記載のヘテロ接合電界効果トランジスタ。
【請求項９】
前記第１のバリア層の、前記バッファ層との界面付近には、不純物が導入されている、請求項１〜請求項８のいずれかに記載のヘテロ接合電界効果トランジスタ。
【請求項１０】
前記第１のバリア層に導入されている前記不純物は、Ｆｅである、請求項９に記載のヘテロ接合電界効果トランジスタ。
【請求項１１】
前記第１の種類の半導体、及び前記第２の種類の半導体は、それぞれ、３族窒化物半導体からなり、
前記不純物は、Ｍｇ、Ｃ、Ｚｎ及びＰからなるグループから選択される、請求項９に記載のヘテロ接合電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合電界効果トランジスタのピンチオフ特性の向上技術に関し、特にＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルへテロ接合電界効果トランジスタに関する。
【背景技術】
【０００２】
ヘテロ接合電界効果トランジスタ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ。以下「ヘテロ接合ＦＥＴ」と呼ぶ。）は、ヘテロ接合に起因して、二次元電子ガスと呼ばれる高濃度の電子を、チャネル層に蓄える。これにより、ヘテロ接合ＦＥＴは高い電子移動度を持つ。
【０００３】
ヘテロ接合ＦＥＴの中でも、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、高耐圧・高出力が望めるデバイスとして特に注目されており、携帯電話基地局用の高周波トランジスタや電源スイッチング素子への応用を目指して研究が進められている。ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴは、ＡｌＧａＮ及びＧａＮ材料の特性により、高電流、高電圧でも壊れにくく、絶縁破壊電界が高い。さらに、ＡｌＧａＮ／ＧａＮのヘテロ接合は、ＡｌＧａＮ−ＧａＮ間の格子定数の違いによる格子歪を生ずる。この格子歪により、ＡｌＧａＮ／ＧａＮ接合界面において、ピエゾ効果と呼ばれる、歪に起因する分極と、ＡｌＧａＮ及びＧａＮ、それぞれの結晶に起因する自発分極とが生じる。これらの現象により、ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴでは、他のＦＥＴに比べ、さらに高いキャリア（電子）濃度を得ることができる。
【０００４】
ＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴのさらなる高性能化のため、ダブルへテロ型のＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴが、特許文献１に提案されている。図１に、特許文献１において提案されたＦＥＴの断面構造を示す。図１を参照して、特許文献１に開示のダブルヘテロ接合ＦＥＴ２０（以下、「ＦＥＴ２０」と呼ぶ。）は、サファイアの絶縁性基板３０と、基板３０上に形成されたＧａＮからなるバッファ層３２と、バッファ層３２上に形成された、ＡｌＧａＮからなり、バッファ層３２からの距離に応じて組成が変化するように形成された組成傾斜層３４と、組成傾斜層３４上に形成されたＡｌＧａＮからなる第１バリア層３６と、第１バリア層３６上に形成されたＧａＮからなるチャネル層３８と、チャネル層３８上に形成されたＡｌＧａＮからなる第２バリア層４０と、第２バリア層４０上に形成されたＧａＮからなるキャップ層４２とを含む。さらに、ＦＥＴ２０は、キャップ層４２上に形成されたＴｉ／Ａｌからなるソース電極４４及びドレイン電極４６、並びにＮｉ／Ａｕからなるゲート電極４８を含む。
【０００５】
特許文献１において提案されたＦＥＴ２０において、第１及び第２のＡｌＧａＮバリア層３６及び４０が、ＧａＮチャネル層３８の上下に配置されている。ＡｌＧａＮ／ＧａＮヘテロ接合が２つ存在することが、１つの場合に比べ、チャネル層３８に蓄積される二次元電子ガスの効果を増やしている。
【０００６】
しかし、このようなＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴを含む、ヘテロ接合ＦＥＴにおいて、リーク電流が発生し、良好なピンチオフ特性を得ることができないと言う問題点がある。良好なピンチオフ特性とは、ＦＥＴへ印加する電圧の制御により、ＦＥＴから取り出される電流が十分小さくなり、オフ状態となることを指す。
【０００７】
リーク電流の主な原因の１つに、基板の上に形成されるバッファ層に発生する二次元電子ガスが挙げられる。図１を参照して、ＧａＮバッファ層３２の上に、直接ＡｌＧａＮ第１バリア層３６を形成すると、ＡｌＧａＮ／ＧａＮヘテロ接合となり、ＡｌＧａＮ第１バリア層３６／ＧａＮバッファ層３２界面付近のバッファ層３２側に二次元電子ガスが発生する。この二次元電子ガスは、ゲート電極４８からは離れた部位に存在する。このため、この二次元電子ガスは、ゲート電極の印加電圧により制御することができないリーク電流となる。
【０００８】
この問題を解決するために、特許文献１に開示のＦＥＴ２０では、バッファ層３２と第１バリア層３６との間に、ＡｌＧａＮ組成傾斜層３４を設ける。ＡｌＧａＮ組成傾斜層３４は、図１における上下方向に、ＡｌとＧａの組成比を変化させる。すなわち、ＧａＮバッファ層３２側ではＧａＮに近い組成を、ＡｌＧａＮ第１バリア層３６側ではＡｌＧａＮに近い組成を、その中間ではＡｌＧａＮ第１バリア層３６に近くなるほどＡｌの組成比を順に増やしていく。これにより、ＡｌＧａＮ／ＧａＮヘテロ接合における伝導帯不連続による二次元電子ガスの発生を抑え、リーク電流発生を軽減する。
【特許文献１】特開２００５−８６１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に開示の技術においても、リーク電流の抑制が十分でなく、良好なピンチオフ特性を得られない問題が残る。本願発明者が特許文献１に記載のＡｌＧａＮ／ＧａＮヘテロ接合ＦＥＴについて、エネルギーバンド状態のシミュレーションを行なった。その結果、組成傾斜層３４／バッファ層３２接合界面に二次元電子ガスが発生することが判明した。
【００１０】
図２に、図１に示すＦＥＴ２０の積層構造のうち、Ａ−Ａ断面におけるＥｃ（伝導帯の底のエネルギー）曲線６０とＥｆ（フェルミレベル）の線６２とを示す。図２を参照して、組成傾斜層３４／バッファ層３２接合界面付近にＥｃ６０の谷が発生し、この部分はＥｆ６２より低いエネルギー準位となる。このＥｃ６０の谷のため、組成傾斜層３４／バッファ層３２界面のバッファ層３２に二次元電子ガスが発生する。この二次元電子ガスにより、ソース電極４４とドレイン電極４６の間に電流が生ずる。この二次元電子ガスは、図１に示すように、ゲート電極４８からは離れた部位に存在する。このため、この二次元電子ガスは、ゲート電極の印加電圧により制御することができず、リーク電流となる。このため良好なピンチオフ特性を得ることができない。
【００１１】
したがって、本発明の目的は、リーク電流の発生を抑制し、良好なピンチオフ特性を有するＡｌＧａＮ／ＧａＮダブルへテロ接合ＦＥＴを提供することである。
【００１２】
本発明の他の目的は、ＡｌＧａＮ第１バリア層３６／ＧａＮバッファ層３２界面において、伝導帯不連続により二次元電子ガスが発生することについて、これを抑制できるよう改善することである。
【課題を解決するための手段】
【００１３】
本発明の第１の局面に係るヘテロ接合電界効果トランジスタ（以下、「ＦＥＴ」と呼ぶ。）は、基板と、基板上に形成された、第１の種類の半導体からなるバッファ層と、バッファ層上に形成された、第１の種類と異なる第２の種類の半導体からなる第１導電型の第１のバリア層と、第１のバリア層上に形成された、第２の種類と異なる第３の種類の半導体からなるチャネル層と、チャネル層上に形成された、第３の種類と異なる第４の種類の半導体からなる第１導電型の第２のバリア層と、第２のバリア層上に形成されたソース電極、ゲート電極、及びドレイン電極とを含む。第３の種類の半導体は、第２の種類の半導体及び第４の種類の半導体よりもバンドギャップの小さな半導体からなり、バッファ層には不純物が導入されていることを特徴とする。
【００１４】
本ＦＥＴは、チャネル層／第１のバリア層と、第２のバリア層／チャネル層との、２つのヘテロ接合を有する。チャネル層の構成材料は、第１及び第２のバリア層の構成材料よりも、バンドギャップの小さな半導体からなる。キャリアは、バンドギャップの大きい材料から小さい材料へ移動し蓄積される。このことにより、第１及び第２のバリア層からチャネル層へ、それぞれ、キャリアが供与される。このため、チャネル層には、高濃度のキャリアが蓄積される。このキャリア蓄積により、本ＦＥＴは高出力を示す。本ＦＥＴは、さらに、基板と、第１のバリア層との間に、不純物が導入されたバッファ層を有する。バッファ層には、第１のバリア層／バッファ層接合界面のエネルギーバンド状態と、格子歪とに起因して、キャリアの蓄積が生じる。この蓄積されたキャリアの移動及び拡散が、リーク電流の原因となる。バッファ層に導入された不純物は、蓄積されたキャリアの移動度及び速度を低下させる。なぜなら、物理的にこの不純物が、キャリア移動の障壁となるためである。この不純物の効果により、キャリア蓄積に起因するリーク電流が抑制される。
【００１５】
本ＦＥＴにおいては、バッファ層に導入した不純物が、リーク電流を抑制する。これにより、本ＦＥＴは、良好なピンチオフ特性を有する。
【００１６】
好ましくは、第１の種類の半導体、及び第２の種類の半導体は、それぞれ、３族窒化物半導体からなる。
【００１７】
本ＦＥＴに含まれる、バッファ層、及び第１のバリア層は、それぞれ、３族窒化物半導体からなる。３族窒化物半導体は、従来の半導体に比べてバンドギャップが大きい。このことから、チャネル層／３族窒化物半導体からなる第１のバリア層のヘテロ接合界面は、格子歪による強いピエゾ効果、及び自発分極を有する。このヘテロ接合により、本ＦＥＴにおいては、高い濃度のキャリアがチャネル層に蓄積される。一方、３族窒化物半導体からなる第１のバリア層を積層するため、第１のバリア層と同じ、３族窒化物半導体からなるバッファ層を形成することが必要である。その他に、３族窒化物半導体は化学的、及び物理的に強固であるため、３族窒化物半導体を含む本ＦＥＴは、高い絶縁破壊電界を示す。
【００１８】
本ＦＥＴにおいて、バッファ層、及び第１のバリア層はそれぞれ、３族窒化物半導体からなる。このため、本ヘテロ接合電界効果トランジスタは高濃度キャリアによる高出力性と、高い絶縁破壊電界とを示す。
【００１９】
好ましくは、バッファ層は、第１のバリア層よりも、バンドギャップの小さい材料からなる。
【００２０】
本ＦＥＴにおける第１のバリア層／バッファ層接合界面はヘテロ接合である。このため、第１のバリア層／バッファ層接合界面のエネルギーバンド状態及び格子歪に起因して、この接合界面にキャリアが発生する。本ＦＥＴにおいて、バッファ層の構成材料のバンドギャップは、第１のバリア層に比べて小さい。このため、この接合界面で発生したキャリアはバッファ層側へ移動し、蓄積される。バッファ層に蓄積されたキャリアの各々は、移動することによりリーク電流を発生する。しかし、バッファ層に導入された不純物が、キャリアの移動を抑制する。キャリア移動度の低減は、リーク電流の発生を抑える。
【００２１】
本ＦＥＴにおいて、リーク電流の原因となるキャリアは、バッファ層へ蓄積される。このキャリアの移動は、バッファ層に導入された不純物により抑制される。これにより、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【００２２】
好ましくは、バッファ層は、ＩｎXＧａ1-XＮ（０≦Ｘ≦１）からなる。
【００２３】
好ましくは、第１のバリア層は、ＡｌＹＧａ1-ＹＮ（０≦Ｙ≦１）からなる。
【００２４】
本ＦＥＴに含まれるバッファ層はＩｎＧａＮからなり、第１のバリア層はＡｌＧａＮからなる。ＩｎＧａＮはＡｌＧａＮに比べ格子定数が大きいため、ＡｌＧａＮ／ＩｎＧａＮ接合界面にキャリアが発生する。また、ＩｎＧａＮはＡｌＧａＮに比べバンドギャップが小さいため、発生したキャリアはバッファ層側へ移動し、蓄積される。そのため、リーク電流が発生しやすくなる。しかし、バッファ層に導入された不純物が、キャリアの移動を抑制するため、キャリアが増大する分、リーク電流の発生を効果的に抑制できる。
【００２５】
好ましくは、不純物はＦｅからなる。
【００２６】
本ＦＥＴに含まれるバッファ層には、不純物としてＦｅが導入される。ＦｅはＧａＮ系半導体においてバンドギャップ内に深いトラップ準位を形成し、キャリアはこの準位に捕捉される。さらに、第１のバリア層／バッファ層接合界面において、バッファ層のエネルギーバンド状態が変化し、バッファ層におけるＥｃが上昇する。このことは、バッファ層へのキャリアの蓄積を抑制する。したがって、リーク電流の生成が抑制される。その結果、本ＦＥＴは、良好なピンチオフ特性を示す。
【００２７】
好ましくは、第１の種類の半導体、及び第２の種類の半導体は、それぞれ、３族窒化物半導体からなり、不純物は、ｐ型の不純物からなる。
【００２８】
本ＦＥＴに含まれるバッファ層及び第１のバリア層は、それぞれ３族窒化物半導体からなる。このため、第１のバリア層／バッファ層接合界面には二次元電子ガスが発生し、バッファ層側に電子が蓄積される。一方、バッファ層にはｐ型の不純物が導入される。ｐ型の不純物はホールを導入する。以上のことにより、バッファ層に蓄積された電子は、導入されたホールと結合し、電気的に相殺される。これによりキャリア濃度が減少する。以上のことから、本ＦＥＴは、リーク電流の発生を低減することができる。その結果、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【００２９】
好ましくは、不純物は、Ｍｇ、Ｃ、Ｚｎ及びＰからなるグループから選択される。
【００３０】
本ＦＥＴに含まれるバッファ層には、Ｍｇ、Ｃ、Ｚｎ及びＰから選択された不純物が導入される。Ｍｇ、Ｃ、Ｚｎ及びＰはホールを導入するアクセプタである。このため、バッファ層に蓄積された電子は、導入されたホールと結合し、電気的に相殺される。以上のことから、本ＦＥＴは、リーク電流の発生を低減することができる。その結果、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【００３１】
好ましくは、第１のバリア層の、バッファ層との界面付近には、不純物が導入されている。
【００３２】
第１のバリア層／バッファ層ヘテロ接合界面には、キャリアが発生している。第１のバリア層及びバッファ層の組成によっては、バッファ層側だけでなく、第１のバリア層側にもキャリアが存在し、リーク電流発生などのトランジスタの動作に影響を与える。しかし、本ＦＥＴにおいて、第１のバリア層のバッファ層とのヘテロ接合界面付近には、不純物が導入されている。この不純物の物理的障壁により、キャリアの移動が低減される。このことは、リーク電流発生を低減し、良好なトランジスタ動作を確保する。その結果、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【００３３】
好ましくは、第１のバリア層に導入されている不純物は、Ｆｅである。
【００３４】
第１のバリア層のバッファ層とのヘテロ接合界面付近に導入されたＦｅは、電子及びホールを、深いエネルギー準位においてトラップする。このことは、この接合界面へのキャリアの蓄積を抑制し、キャリアによるリーク電流生成を抑制する。その結果、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【００３５】
好ましくは、第１の種類の半導体、及び第２の種類の半導体は、それぞれ、３族窒化物半導体からなり、第１のバリア層に導入されている不純物は、Ｍｇ、Ｃ、Ｚｎ及びＰからなるグループから選択される。
【００３６】
本ＦＥＴに含まれる、バッファ層、及び第１のバリア層は、それぞれ、３族窒化物半導体からなる。このため、第１のバリア層／バッファ層接合界面には二次元電子ガスが発生する。発生した電子はバッファ層側に蓄積されるが、第１のバリア層側にも存在する。さらに、第１のバリア層のバッファ層とのヘテロ接合界面付近に、Ｍｇ、Ｃ、Ｚｎ及びＰから選択された不純物が導入される。Ｍｇ、Ｃ、Ｚｎ及びＰはホールを導入するアクセプタである。このため、第１のバリア層に存在する電子は、導入されたホールとの結合により電気的に相殺され、電子の濃度は減少する。これにより、この接合界面に蓄積されたキャリアによるリーク電流生成を抑制する。その結果、本ヘテロ接合電界効果トランジスタは、良好なピンチオフ特性を示す。
【発明の効果】
【００３７】
以上のように、本ＦＥＴにおいては、バッファ層へ導入された不純物が、第１のバリア層／バッファ層接合界面へのキャリアの蓄積を抑制し、又は、蓄積されたキャリアの移動を抑制する。このことにより、本ＦＥＴにおけるリーク電流を低減することができる。このため、本ＦＥＴは、良好なピンチオフ特性を示す。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照しながら、本発明の実施の形態について説明する。以下の図面および説明においては、同一の部品または構成要素には同一の参照符号を付してある。それらの機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００３９】
［第１の実施の形態］
本発明の第１の実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴにおいて、バッファ層は不純物としてＦｅを含む。このＦｅの存在は、バッファ層への電子の蓄積を抑制する。その結果、リーク電流の発生を抑制し、良好なピンチオフ特性を実現する。
【００４０】
―構成―
図３に、本発明の第１の実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴ８０（以下単に「ＦＥＴ８０」と呼ぶ。）の断面構造図を示す。図３を参照して、ＦＥＴ８０は、ＳｉＣからなる絶縁性の基板９０と、基板９０の主表面上に形成された、不純物としてＦｅが導入された、ＧａＮからなるバッファ層９２とを含む。バッファ層９２は、ＡｌＧａＮ／ＧａＮダブルヘテロ接合層をその上に形成するために形成される。
【００４１】
本実施の形態では、バッファ層９２は、不純物としてＦｅを１×１０１８ｃｍ-3〜５×１０１９ｃｍ-3含む。Ｆｅは、バッファ層９２内に生じるリーク電流を低減するためのものである。その効果は、図４を参照して後述する。
【００４２】
ＦＥＴ８０は、さらに、バッファ層９２上に形成された、ＡｌＧａＮからなる第１バリア層９４と、第１バリア層９４上に形成された、ＧａＮからなるチャネル層９６と、チャネル層９６上に形成された、ＡｌＧａＮからなる第２バリア層９８と、第２バリア層９８上に形成され、ＧａＮからなるキャップ層１００と、キャップ層１００の上に形成され、金属からなるソース電極１０２、ドレイン電極１０４、及びゲート電極１０６とを含む。
【００４３】
第１バリア層９４は、電子が基板側へリークしないようにするバリアとして機能する。第１バリア層９４は、さらに、チャネル層９６と接合することでチャネル層９６へ電子供与を行なう。
【００４４】
チャネル層９６は、第１バリア層９４等から供与された電子を蓄積する機能と、ソース電極１０２及びドレイン電極１０４の間に電圧を印加することにより、電子を高速に流す機能とを持つ。
【００４５】
第２バリア層９８は、チャネル層９６と接合することでチャネル層９６に電子供与を行なう。
【００４６】
キャップ層１００は、チャネル層９６とソース電極１０２、ドレイン電極１０４、及びゲート電極１０６とがコンタクトを取りやすくなるように機能する。キャップ層１００は、さらに、第２バリア層９８の表面酸化を防ぐ。ソース電極１０２、ドレイン電極１０４、及びゲート電極１０６は、外部との電源及び電圧源と接続し出入力を行なうため設けられる。
【００４７】
このうち、ソース電極１０２は図示しないアース又は外部の構造物へ接続され、ドレイン電極１０４は図示しない外部の電圧源と接続される。ドレイン電極１０４に正電圧を印加することで、ソース電極１０２からドレイン電極１０４への電子の流れを発生させ、ソース電極１０２は電子の供与源として、ドレイン電極１０４はＦＥＴ８０から電子を取り出す部分として機能する。ゲート電極１０６は図示しない電圧源と接続され、本ＦＥＴに電圧を印加することで、その動作を制御する。ソース電極１０２及びドレイン電極１０４は、ＧａＮキャップ層１００との界面においてオーミック接触をとるような材料からなる。ゲート電極１０６は、ＧａＮキャップ層１００との界面においてショットキー接触をとるような材料からなる。
【００４８】
―動作―
図３及び図４を参照して、本実施の形態に係るＦＥＴ８０は以下のように動作する。図３を参照して、図示しない外部電源により、ソース電極１０２−ドレイン電極１０４間に電圧を印加する。ドレイン電極１０４の方がソース電極１０２より高電位とする。この状態でソース電極１０２−ドレイン電極１０４間にチャネル層９６を介して電流が流れる。ここでゲート電極１０６より電圧を印加する。ゲート電極１０６への印加電圧を調整することにより、ゲート電極１０６直下のチャネル層９６のＥｃの様子を変化させる。これにより、ＦＥＴ８０内の動作を制御し、ソース電極１０２−ドレイン電極１０４間の電流のＯＮ−ＯＦＦを行なう。
【００４９】
図４に、図３に示すＦＥＴ８０の断面構造のうち、Ｂ−Ｂ断面におけるＥｃの変化曲線１１０とＥｆの線１１２とを示す。図２に示す、特許文献１によるＦＥＴ２０のエネルギーバンド図と比較して、本実施の形態に係るＦＥＴ８０におけるＥｃの特徴を説明する。
【００５０】
図４を参照して、第１バリア層９４からゲート電極１０６までのＥｃの変化の曲線１１０の様子は、図２に示す、第１バリア層３６からゲート電極４８までのＥｃの曲線６０と同様である。しかし、第１バリア層９４／バッファ層９２界面において、バッファ層９２のＥｃは図２に示すバッファ層３２のＥｃよりも高いレベルにある。これはバッファ層９２がＦｅを含むことにより、バッファ層９２のエネルギーバンド状態が変化し、Ｅｃが上昇するためである。さらにバッファ層９２のＥｃは、Ｅｆよりも高いレベルにある。このため、従来のＦＥＴ２０と異なり、本実施の形態に係るＦＥＴ８０では、この部位には二次元電子ガスが発生しない。
【００５１】
本実施の形態に係るＡｌＧａＮ／ＧａＮダブルヘテロ接合ＦＥＴ８０において、前述したバッファ層９２に含まれるＦｅの効果により、リーク電流を低減し、良好なピンチオフ特性を得ることができる。
【実施例１】
【００５２】
以下、第１の実施の形態に基づく実施例１について説明する。
【００５３】
―ＦＥＴ８０の製造方法―
図３を参照して、ＦＥＴ８０を以下の方法により製造した。ＳｉＣ基板９０上に、濃度１×１０１８ｃｍ-3のＦｅを含む、厚さ２μｍのＧａＮからなるバッファ層９２を、バッファ層９２上に、厚さ５００ｎｍのアンドープＡｌ0.05Ｇａ0.95Ｎからなる第１バリア層９４を、第１バリア層９４上に、厚さ１０ｎｍのアンドープＧａＮからなるチャネル層９６を、チャネル層９６上に、厚さ３０ｎｍのアンドープＡｌ0.3Ｇａ0.7Ｎからなる第２バリア層９８を、第２バリア層９８上に、厚さ１ｎｍのアンドープＧａＮからなるキャップ層１００を、それぞれ、有機金属化学気相合成（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ法）により形成した。次に、キャップ層１００上に、シャドウマスクを用いて、ソース電極１０２、ドレイン電極１０４及びゲート電極１０６をスパッタ法によりそれぞれ形成した。ソース電極１０２及びドレイン電極１０４はＴｉ／Ａｌ／Ｎｉ／Ａｕ、ゲート電極１０６はＷＮ／Ａｕの積層構造とした。
【００５４】
―変形例―
上記実施の形態では、バッファ層９２には、不純物としてＦｅが導入されている。しかし本発明はそのような実施の形態には限定されない。バッファ層９２には、不純物として、Ｆｅに代えて、又はＦｅに加えて、Ｍｇ、Ｃ、ＺｎまたはＰを含んでも良い。これらはホールを導入するアクセプタである。バッファ層９２がアクセプタを含むことにより、バッファ層９２内の電子と導入されたホールとが結合し、電気的に相殺することができる。さらに、物理的障壁により、バッファ層９２内に存在する電子の移動度を低減する。これにより、リーク電流を低減することができる。
【００５５】
バッファ層９２は、ＩｎXＧａ1-XＮ（０≦Ｘ≦１）からなり、第１バリア層９４は、ＡｌＹＧａ1-ＹＮ（０≦Ｙ≦１）からなるようにしてもよい。
【００５６】
第１バリア層９４は、バッファ層９２との接合界面付近に、不純物としてＦｅを含んでも良い。第１バリア層９４／バッファ層９２ヘテロ接合界面で生じ、第１バリア層９４内に存在する電子もリーク電流の原因となる。第１バリア層９４内のＦｅは、前述のバッファ層９２と同様に、電子の蓄積を抑制し、リーク電流を低減する。
【００５７】
第１バリア層９４は、不純物として上記したＦｅに代えて、又はＦｅに加えて、Ｍｇ、Ｃ、ＺｎまたはＰを含んでも良い。これらの効果は、バッファ層９２の場合と同様である。
【００５８】
基板９０は、Ｓｉ又はサファイア等であっても良い。
【００５９】
基板９０とバッファ層９２との間に、ＡｌＧａＮ/ＡｌＮからなる新たなバッファ層を挿入しても良い。
【００６０】
本発明によれば、リーク電流を低減した良好なピンチオフ特性を有するダブルへテロ型のヘテロ接合ＦＥＴを提供することができ、高耐圧・高出力を必要とする基地局用高周波トランジスタや電源スイッチング素子に適用することができる。
【００６１】
今回開示された実施の形態は単に例示であって、本発明が上記した実施の形態のみに制限されるわけではない。本発明の範囲は、発明の詳細な説明の記載を参酌した上で、特許請求の範囲の各請求項によって示され、そこに記載された文言と均等の意味および範囲内でのすべての変更を含む。
【図面の簡単な説明】
【００６２】
【図１】特許文献１に開示されたヘテロ接合ＦＥＴ２０の構成を示す断面図である。
【図２】図１に示すヘテロ接合ＦＥＴ２０のＡ−Ａ断面におけるエネルギーバンド図である。
【図３】本発明の第１の実施の形態に係るヘテロ接合ＦＥＴ８０の構成を示す断面図である。
【図４】図３に示すヘテロ接合ＦＥＴ８０のＢ−Ｂ断面におけるエネルギーバンド図である。
【符号の説明】
【００６３】
２０、８０  ヘテロ接合ＦＥＴ
３０、９０  基板
３２、９２  バッファ層
３４  組成傾斜層
３６、９４  第１バリア層
３８、９６  チャネル層
４０、９８  第２バリア層
４２、１００  キャップ層
４４、１０２  ソース電極
４６、１０４  ドレイン電極
４８、１０６  ゲート電極
６０、１１０  伝導帯の底のエネルギー（Ｅｃ、ｔｈｅ  ｂｏｔｔｏｍ  ｏｆ  ｔｈｅ  ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）曲線
６２、１１２  フェルミレベル（Ｅｆ，ｆｅｒｍｉ  ｌｅｖｅｌ）の線
【図１】
2008288474.tif 000003
【図２】
2008288474.tif 000004
【図３】
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【図４】
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