(57)【要約】【課題】GHz帯を超える高速信号に対応可能な電源供給構造を有する電子回路装置を提供する。【解決手段】電子回路装置は、電源線とグランド線とを対向配置して成る元電源グランドペア伝送線路５０と、この元電源グランドペア伝送線路５０から分岐し、それぞれ電源線とグランド線を対向配置して成 る３つの分岐電源グランドペア伝送線路５１，５２，５３と、これらの分岐電源グランドペア伝送線路５１，５２，５３にそれぞれ接続された３つのドライバトランジスタ５５，５６，５７と、前記ドライバトランジスタ５５，５６，５７の出力信号によってドライブされ、信号線とグランド線とを対向配置して成 る３つの信号グランドペア伝送線路５８，５９，６０と、これらの信号グランドペア伝送線路５８，５９，６０から伝送される信号を受信するレシーバ回路と、を具備する。【選択図】図６
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【特許請求の範囲】
【請求項１】
電源線とグランド線とを対向配置して成る元電源グランドペア伝送線路と、この元電源グランドペア伝送線路から分岐し、それぞれ電源線とグランド線を対向配置して成る複数の分岐電源グランドペア伝送線路と、この分岐電源グランドペア伝送線路にそれぞれ接続されたドライバトランジスタと、前記ドライバトランジスタの出力信号によってドライブされ、信号線とグランド線とを対向配置して成る信号グランドペア伝送線路と、この信号グランドペア伝送線路から伝送される信号を受信するレシーバ回路と、を具備することを特徴とする電子回路装置。
【請求項２】
前記分岐電源グランドペア伝送線路の数をｎとし、前記元電源グランドペア伝送線路の特性インピーダンスをＺ0psとし、前記分岐電源グランドペア伝送線路の特性インピーダンスをＺ0ptとすると、
Ｚ0ps≦Ｚ0pt／ｎ≦１．２Ｚ0ps  なる条件を満たすことを特徴とする請求項１記載の電子回路装置。
【請求項３】
前記複数の分岐電源グランドペア伝送線路は、それぞれ複数のペア伝送線路に広がって、これらの広がったペア伝送線路が互いに交わってネットワーク配線を構成し、このネットワーク配線が前記元電源グランドペア伝送線路に合流していることを特徴とする請求項１記載の電子回路装置。
【請求項４】
前記ネットワーク配線を構成する全ての配線が等長配線であることを特徴とする請求項３記載の電子回路装置。
【請求項５】
前記元電源グランドペア伝送線路の終端に複数のバイパスキャパシタが接続され、且つこの終端から１つの電源グランドペア伝送線路が取り出され、この１つの電源グランドペア伝送線路の電源線とグランド線の間にコンデンサが接続され、更にこの１つの電源グランドペア伝送線路は電源回路に接続されていることを特徴とする請求項１、２、３、４のいずれかに記載の電子回路装置。
【請求項６】
前記元電源グランドペア伝送線路の分岐部に隣接して、この元電源グランドペア伝送線路の電源線とグランド線との間に、一対のキャパシタと該一対のキャパシタを直列に接続する抵抗素子とから成るキャパシタ抵抗回路を接続したことを特徴とする請求項１、２、３、４のいずれかに記載の電子回路装置。
【請求項７】
前記一対のキャパシタは、前記キャパシタ抵抗回路の前記元電源グランドペア伝送線路に伝送方向に沿った長さと同じ長さの前記元電源グランドペア伝送線路の部分が有する容量値の５０倍以上の容量値を有することを特徴とする請求項６記載の電子回路装置。
【請求項８】
前記元電源グランドペア伝送線路の分岐部に隣接して、この元電源グランドペア伝送線路の電源線とグランド線との間に挿入された一対のキャパシタ電極と、これらの一対のキャパシタ電極の間を接続する抵抗素子とから成るキャパシタ抵抗回路を設けたことを特徴とする請求項１、２、３、４のいずれかに記載の電子回路装置。
【請求項９】
前記一対のキャパシタ電極と前記元電源グランドペア伝送線路との間で形成されるキャパシタは、前記キャパシタ抵抗回路の前記元電源グランドペア伝送線路に伝送方向に沿った長さと同じ長さの前記元電源グランドペア伝送線路の部分が有する容量値の５０倍以上の容量値を有することを特徴とする請求項８記載の電子回路装置。
【請求項１０】
前記元電源グランドペア伝送線路の分岐点の近傍に、この元電源グランドペア伝送線路に隣接して、この元電源グランドペア伝送線路と同じペア線路で構成された方向性結合器が配置され、該方向性結合器のペア線路が終端抵抗で接続されていることを特徴とする請求項１、２、３、４のいずれかに記載の電子回路装置。
【請求項１１】
前記元電源グランドペア伝送線路と前記方向性結合器との間のギャップ寸法は、前記方向性結合器を構成するペア線路の導体の厚さ以下であることを特徴とする請求項６記載の電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子回路装置に関し、特にGHz帯を超える高速信号に対応可能な電源供給構造を有する電子回路装置に関する。
【背景技術】
【０００２】
GHz帯を超えるディジタル信号(アナログ信号を含む)を処理するトランジスタは100ps以下の立ち上がり時間及び立下り時間で、高速スイッチ動作をする。そのような高速スイッチ動作に対応する電気エネルギーが電源から供給されなければならない。
【０００３】
この電源供給の問題を水道パイプの比喩を用いて端的に説明する。家庭用水道の蛇口のバルブを水が追従する速度より早く開いても、水はそれに応じて出てこない。水の力の伝達速度は1500m/sであり、バルブから蛇口までの長さが10mmとすると、6.7μsかかる。この時間より早くバルブが全開になっても水が蛇口から出るのは6.7μs後である。また、静止した水は重力慣性があり、1500m/sまで速度を高めるにはある時間がかかるだけでなく、水の粘性による管壁抵抗でこのような高速にならない。慣性がある以上、吐き出された水の補給に対して、家庭用パイプに連結された幹線パイプは急激な変化に対応できずその水圧が低下する。
【０００４】
しかし、幹線パイプは家庭用パイプの100倍もあれば、水圧低下は1/100となり、事実上無視できる。このような形を作ろうとしていたのが従来の電源供給のアプローチであった。すなわち、プレーングランドとプレーン電源を対向させて電源供給し、これができないときはバイパスキャパシタをその代用として用いる方法であった。
【０００５】
ところで、電荷の移動による電流の伝達速度はある構造体の中の電磁波速度に等しい。その構造体の比誘電率が4であれば、その伝達速度は1.5×108m/sである。電流がその構造体中を流れ始める際、電圧低下は回路中の寄生インダクタンスLSによって生じ、その電圧低下をvdropとすると、vdrop=LSdi/dtとなる。
【０００６】
水の管壁抵抗は、電気の世界では多少概念が違う。高速変化をする電流では、それに対応する概念は、配線の特性インピーダンスである。配線の断面にかかわる直流抵抗は特性インピーダンスに比べ一般に2桁以上小さく問題にならない。しかし高速変化で起こる表皮効果によるこの直流抵抗はGHz帯で計算に入れなければならない。
【０００７】
さて、以上から高速スイッチに対応する電源は慣性、すなわち寄生インダクタンスLSが無く、またオンしたスイッチに十分電流が流れる電流容量がなければならない。すなわちスイッチのコンダクタンスGに相当する電流はImax=GVddということになる。これが許容最大電流であるため、負荷の状態には関係がないということになる。レシーバ端の電圧はこの電流と負荷で決まるものである。一般に負荷の大きさで電源がサポートされなければならないという概念は低速スイッチで有用であるが、高速スイッチでは最大電流Imaxという概念で設計するべきである。
【０００８】
そこで、LS=0、Imax=GVddを実現できる電源供給構造はどのようなものであろうか。バイパスキャパシタは、必ず寄生インダクタンスLSを持つ。1005型で見ると寄生インダクタンスLSは200pH位になる。そのバイパスキャパシタを接続するための電極部分の寄生インダクタンスである200pH程度がこれに付加される。つまり、寄生インダクタンスLSは合計で400pH位になる。一方、0603型では、それぞれの寄生インダクタンスは120pHと150pHとなり、合計で270pHの寄生インダクタンスを有する。今後さらに小さなキャパシタが開発されたとしても電極部分の寄生インダクタンスを含めると合計で100pHより小さくすることは非常に困難である。
【０００９】
次にこのバイパスキャパシタ系の電流Iは、バスドライバのGが0.02S、Vddを1Vとすると、5mAとなる。パルス周波数を今10GHzとすると、スリューレートは30ps程度となる。0603型の電圧低下はVdrop=270pH×5mA/30ps=45mVであり、最低の100pH構造でもVdrop=100pH×5mA/30ps=17mVとなる。電源につながっているドライバが8個とすると、電圧低下はそれぞれ0.36Vと0.136Vとなり、大きな問題となる。このようにバイパスキャパシタによる電源供給の改善は困難を極めることになる。
【００１０】
なお、本発明に関連する先行技術文献として以下の特許文献がある。
【特許文献１】特開２００１−２１０９５９
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで本発明は、GHz帯を超える高速信号に対応可能な電源供給構造を有する電子回路装置を提供するものである。また、これに加えて、電源グランドの揺らぎが電子回路装置全体に及ばない安定な電子回路装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の電子回路装置は、電源線とグランド線とを対向配置して成る元電源グランドペア伝送線路と、この元電源グランドペア伝送線路から分岐し、それぞれ電源線とグランド線を対向配置して成る複数の分岐電源グランドペア伝送線路と、この分岐電源グランドペア伝送線路にそれぞれ接続されたドライバトランジスタと、前記ドライバトランジスタの出力信号によってドライブされ、信号線とグランド線とを対向配置して成る信号グランドペア伝送線路と、この信号グランドペア伝送線路から伝送される信号を受信するレシーバ回路と、を具備することを特徴とする。
【発明の効果】
【００１３】
本発明の電子回路装置によれば、GHz帯を超える高速信号に対応可能な電源供給構造を有する電子回路装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
次に、本発明の実施形態について図面を参照しながら詳細に説明する。まず、本発明の電子回路装置は、電源線とグランド線とをペア伝送線路で構成した、電源グランドペア伝送線路を用いているため、まずこの点について説明する。
【００１５】
電源グランドをペア伝送線路とすると、特性インピーダンスZ0が定義できる。例えば、８つのドライバを電源グランドペア伝送線路に接続する場合を考える。そこで、最大電流Imax =5mA×8=40mAを確保する条件は、電源電圧Vdd=0.5Vとすると、Ima x=40mA=Vdd/Z0=0.5V/12.5Ωとなり、特性インピーダンスZ0=12.5Ωである。ペア伝送線路だけで構成されていれば寄生インダクタンスLs=0である。この値は十分設計可能な範囲である。この電源グランドペア伝送線路は高速で対応できる電源を構成できる。本発明の構成はこの電源グランドペア伝送線路を前提としている。
【００１６】
そこで、このような電源グランドペア伝送線路によって、なぜ高速信号に対応できるかを説明する。特性インピーダンスの線路はLCはしご回路が等価回路となる。LCはしご回路の区分は単位長さを区分としてこの単位長さを任意に設定できることになるため、LC回路でありながらLC共振点を持たない。周波数に応じてLCはしご回路の区分が自動的に行われる。これをモデル化すると図１のようになる。
【００１７】
電圧と電流の正弦波が一致している正弦波を考える。正弦波の最大点、最小点が電荷の一番貯まっているところであり、キャパシタンス成分が主としてあると考える。そして、電流勾配の一番強いところにインダクタンス成分が作用すると考えると図１のように表現できる。かかるLCはしご回路では、同じ伝送線路構造が無限に続いていることから周波数に応じてこの区分を自動的に変えることができる。
【００１８】
すなわち単位長さ当たりのキャパシタンスC/l、単位長さあたりのインダクタンスL/lとすると、単位長さあたりのインピーダンスZ/lは次の式のようになる。
【００１９】
【数１】
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ここでωは角周波数、ｊは虚数、ZL=jωL/l、ZC=1/jωC/lである。ZLとZCは長さ方向に同時に存在するための証として、2乗平均という数学的取り扱いになる。jとωとlが全て打ち消される。Z0は実数で周波数特性を持たず、長さ単位を持たないインピーダンスである。伝送線路が長くても短くても同じインピーダンスという物理量はパイプの間口を表現している。
【００２０】
そしてその間口の奥行きは管壁抵抗がないパイプとなっており、パルスの水が流れれば、それは無限の長さでもそのままの形で伝達する。伝送線路の入り口から見たコンダクタンスが1/Z0であり、このコンダクタンスに応じた電流が伝送線路に流れてしまえば、後は抵抗がないため無限遠にまで届くという概念である。
【００２１】
モデリックにその物理を考えるとLとCに蓄えられた電荷エネルギが自由に区分されるLC区分を移動しながら電磁波速度で伝送線路内を進行するということになり、LとCの2乗平均である特性インピーダンスだけが見えている。重要なことは通常のSPICEで多用されるLCのLumpedモデルには合致しない。伝送線路はLとCは見えてこないが、Z0だけを見ればよいということになる。
【００２２】
ドライバトランジスタの電源グランド電極に直接電源グランドペア伝送線路が接続されているとき電流I(前述条件I=40mA=Vdd/Z0=0.5V/12.5Ω、Z0=12.5Ω)は電磁波速度で即応供給されることになる。前述のキャパシタで問題にした慣性力となる寄生インダクタンスLSはない。
【００２３】
電磁波速度は比誘電率が4であれば1.5×108m/sである。ドライバのゲートが形成される速度は電荷の移動度に支配される。シリコンでは飽和電界強度で約5×105m/sであり、電磁波速度に対して約3桁遅い。ゲート長がある寸法を持っていれば、その寸法の2桁以下の長さをもつソースまたはドレイン構造に伝送線路がつながっていればスイッチ速度より速い電源供給が可能である。
【００２４】
次に、電源グランドペア伝送線路を用いた電子回路装置の具体的な構成について説明する。図２はドライバトランジスタに電源グランドペア伝送線路が接続されている理想な概念構造を示す斜視図である。また、図３はドライバトランジスタに電源グランドペア伝送線路が直接接続された断面構造を示す図である。このような電源供給構造はドライバトランジスタの電極が作る寄生インダクタンスLSを最小にする構造である。
【００２５】
まず、Ｎチャネル型ＭＯＳトランジスタから成るドライバトランジスタ１０の構造について説明する。例えばシリコン基板等の半導体基板１の表面にＰウエル２が形成されており、このＰウエル２の中に、Ｎ＋型のドレイン層３及びＮ＋型のソース層４が所定の間隔を隔てて形成されている。ドレイン層３とソース層４の間にあるウエル２の表面がチャネル領域となる。
【００２６】
また、このチャネル領域上にゲート絶縁膜５が形成され、そのゲート絶縁膜５上に接してゲート電極６が形成されている。ゲート電極６は、ポリシリコンゲートや、ポリシリコンとタングステン・シリサイド等の高融点金属シリサイドを積層してなるポリサイドゲートで形成されている。
【００２７】
また、ドレイン層３から離れたＰウエル２の表面にＰウエル２よりも高濃度の不純物がドーピングされてなるＰ＋層７が形成されており、同様に、ソース層４から離れたＰウエル２の表面にＰウエル２よりも高濃度の不純物がドーピングされてなるＰ＋層８が形成されている。また、ドレイン層３とＰ＋層７との間には絶縁層９ａ、ソース層４とＰ＋層８との間には絶縁層９ｂが形成されている。絶縁層９ａ，９ｂは例えばＬＯＣＯＳ（Local Oxidation Of Silicon）によって形成されている。
【００２８】
次に、電源グランドペア伝送線路２０は絶縁層２１を挟んで互いに平行に配置された、Ａｌ等の金属層から成る電源線２２とグランド線２３から構成されている。グランド線２３と半導体基板１との間には絶縁層２４が形成されている。
【００２９】
また、信号グランドペア伝送線路３０は、絶縁層２１を挟んで互いに平行に配置された、Ａｌ等の金属層から成る信号線３１とグランド線３２から構成されている。グランド線３２と半導体基板１との間には絶縁層２４が形成されている。
【００３０】
電源グランドペア伝送線路２０及び信号グランドペア伝送線路３０は接続コラムの縦構造でも伝送線路構造を形成し、ドライバトランジスタ１０の電極に接続されている。すなわち、電源グランドペア伝送線路２０では、電源線２２の接続コラム２２ａと、グランド線２３の接続コラム２３ａについても縦方向にペア伝送線路を形成している。接続コラム２２ａは、ドライバトランジスタ１０の電源電極であるドレイン層３に接続され、接続コラム２３ａはドライバトランジスタ１０の基板グランド電極であるＰ＋層７に接続されている。なお、接続コラム２２ａは絶縁層２１，２４に設けられたビアホールに埋め込まれた金属等で形成され、接続コラム２３ａは絶縁層２４に設けられたビアホールに埋め込まれた金属等で形成されている。
【００３１】
また、信号グランドペア伝送線路３０では、信号線３１の接続コラム３１ａと、グランド線３２の接続コラム３２ａについても縦方向にペア伝送線路を形成している。接続コラム３１ａはドライバトランジスタ１０の出力電極であるソース層４に接続され、一方接続コラム３２ａはドライバトランジスタ１０の基板グランド電極であるＰ＋層８に接続されている。なお、接続コラム３１ａは絶縁層２１，２４に設けられたビアホールに埋め込まれた金属等で形成され、接続コラム３２ａは絶縁層２４に設けられたビアホールに埋め込まれた金属等で形成されている。
【００３２】
上述の構造によれば寄生インダクタンスLs=0を達成することができる。また、接続コラム部分のドレイン電界やソース電界がゲート電極に影響しないように、電源グランドペア伝送線路２０とゲート電極６との距離が、電源グランドペア伝送線路２０の電源線２２とグランド線２３との距離より大きな距離を持つことが好ましい。同様に、信号グランドペア伝送線路３０とゲート電極６との距離が、信号グランドペア伝送線路３０の信号線３１とグランド線３２との距離より大きな距離を持つことが好ましい。これにより、ドレイン層３及びソース層４の拡散深さを浅くすることと併せて、近接効果を極力防止することができる。
【００３３】
図４は上記構成の電源供給構造を用いたドライバ・レシーバ回路の回路図である。ドライバトランジスタ１０がオンになると、電源グランドペア伝送線路２０に蓄えられている電荷が信号グランドペア伝送線路３０に引き抜かれる。慣性が0、即ち電磁波速度で電荷が信号グランドペア伝送線路３０に供給され、次の段のレシーバトランジスタ４０に向かう。レシーバトランジスタ４０には、同様な構造をした、電源グランドペア伝送線路４１及び信号グランドペア伝送線路４２が接続されている。これは１電源１ドライバの例である。信号グランドペア伝送線路３０のZ0=100Ωとすると、水道パイプ論理から、電源グランドペア伝送線路２０の特性インピーダンスZ0pが100Ω以上あれば十分である。Imax=Vdd/100Ωの最大電流が得られる。
【００３４】
しかし、ランプドモデルから見てドライバトランジスタ１０のオン抵抗Ronが500Ωであったとすると、信号電圧Vは、V=VddRT/(Ron+RT)=0.17Vddとなり、Vdd=1VでV=0.17Vとなる。10GHzスイッチ動作のドライバトランジスタ１０の信号レベルとしては許容範囲であろう。Ron=250ΩであればVdd=0.5Vで同様な振幅が得られる。ここで、RTは終端抵抗の抵抗値、Vddは電源電圧である。
【００３５】
もし８ドライバを電源グランドペア伝送線路につなぐときはZ0p=100Ω/8=12.5Ωとすれば原理的な問題は解決する。ここで、伝送線路の各種の構造を示すと図５のようになる。（ａ）はペア配線を一平面上に配置したペアコプレーナ線路、（ｂ）は３本の配線を一平面状に配置し、両端のペア配線を共通接続したガードコモンプレーナ線路、（ｃ）はペア配線を上下に平行に重ねたスタックトペア線路、（ｄ）は３本の配線を上下に平行に重ね、上下の配線を共通接続したガードスタックトペア線路である。いずれの構造についても、配線が均質な絶縁層の中に埋め込まれていることが重要で、このような構造ではs=d/2であっても隣接の影響はほとんどないという一見信じられない状態を示す。ここで、sは伝送線路間の距離、dは伝送線路の配線間距離である。
【００３６】
ペアの進行波電磁波(TEM波)に対して、隣接は進行波の形をしていないためである。s>d/2が守られれば良い。伝送線路とはそれだけ有利なエネルギ伝達構造といえる。
【００３７】
次に、複数ドライバの電源供給構造について説明する。簡単のため、３ドライバの電源を考える。図６は、３ドライバへの電源供給構造を示す等価回路図である。また、図７は、スタックトペア線路で作った３ドライバの電源グランドペア伝送線路の一例を示す図である。
【００３８】
５０は元電源グランドペア伝送線路、５１，５２，５３は元電源グランドペア伝送線路５０から分岐した、分岐電源グランドペア伝送線路である。５５，５６，５７はそれぞれ分岐電源グランドペア伝送線路５１，５２，５３に接続されたドライバトランジスタである。５８，５９，６０はそれぞれドライバトランジスタ５５，５６，５７に接続された信号グランドペア伝送線路である。
【００３９】
図６及び図７から分かるように、３ドライバが同時にオンし、電源電荷を引き抜くときはあたかも１ドライバが動作したように、３つの分岐電源グランドペア伝送線路５１，５２，５３の合流部の特性インピーダンスが整合しているため問題がない。ここで、元電源グランドペア伝送線路５０の特性インピーダンスＺ0ps＝１６．６Ω、各分岐電源グランドペア伝送線路５１，５２，５３の特性インピーダンスＺ0ptはいずれも５０Ωである。
【００４０】
この特性インピーダンスの整合条件を一般化すれば、Ｚ0ps＝Ｚ0pt／ｎ  となる。ここで、ｎは分岐電源グランドペア伝送線路の数である。それぞれの分岐電源グランドペア伝送線路は等しい特性インピーダンスＺ0ptを有するものとする。この３ドライバの例では、ｎ＝３である。このとき、分岐電源グランドペア伝送線路５１，５２，５３の元電源グランドペア伝送線路５０への合流部での電磁波のエネルギ反射率Γは次式で定義され、ゼロとなる。
【００４１】
Γ＝（Ｚ0pt／ｎ−Ｚ0ps）／（Ｚ0pt／ｎ＋Ｚ0ps）＝０
また、このエネルギ反射率Γが１０％以下であれば、電源設計上、許容できる。そこで、この点を考慮すると、以下の条件が満たされていればよい。
【００４２】
Ｚ0ps≦Ｚ0pt／ｎ≦１．２Ｚ0ps  
すなわち、１．２Ｚ0ps＝Ｚ0ptのとき、
Γ＝（１．２Ｚ0ps−Ｚ0ps)／（１．２Ｚ0ps＋Ｚ0ps)＝０．２／２．２＝
０．０９１となり、エネルギ反射率Γは１０％以下となる。
【００４３】
電磁波の様子をシミュレーションモデルで見ると図８のようになる。図８（Ａ）はシミュレーションモデルを示す図、図８（Ｂ）は、シミュレーションモデルによる表面磁界の分布図である。磁界変化の大きいところが電流変化の大きいところと解釈できる。
【００４４】
各ドライバトランジスタ５５，５６，５７のオン抵抗Ron=200ΩであることからポートＰ１、Ｐ２、Ｐ３に到達した瞬間に信号線側は大きな反射をするため、これらのトランジスタがオンした瞬間から電磁波が両サイドに伝播するように見える。ここで、ポートＰ１、Ｐ２、Ｐ３はシミュレーション上の測定点である。進行波が元電源グランドペア伝送線路５０へ合流した後も電磁波は、ほぼ素直に進行している様子がわかる。
【００４５】
しかし、３つのドライバトランジスタ５５，５６，５７がランダムに動作すると、合流部はそれぞれから見て特性インピーダンスが1/3に見えるため、引き抜き電磁進行波は67%のマイナス反射が起こる。図９は３つのドライバトランジスタ５５，５６，５７の中、２つのトランジスタが先行してオンした場合の、図８と同様のシミュレーション結果を示す図である。この図９から、この反射電磁波が右２本の信号線側に伝わる様子が分かる。分岐電源グランドペア伝送線路５１，５２，５３が合流した元電源は中間の電圧になる。これ自身は問題ないが、分岐した電源グランドペア伝送線路を伝播する進行波の時間拡散が大きくなり、ＴＥＭモードが崩れる結果、カップリングが弱くなり、電磁放射や周囲に影響し共振を起こすという問題点となる。
【００４６】
次に分岐電源グランドペア伝送線路５１，５２，５３より太い元電源グランドペア伝送線路５０がより低い特性インピーダンスＺ0ps（６．３３Ω）を有しているという条件で、同様のシミュレーションを行った。この結果を図１０に示す。太い元電源グランドペア伝送線路５０の電磁波のTEM伝送モードはあまり崩れず、良好な電源状態であることを示している。しかし、３つのドライバトランジスタがオンするタイミングがずれたシミュレーション結果は、図１１に示すように、図９よりさらに悪い状態となり、進行波とは言えない、乱れた電磁波状態となることがわかる。プレーン状の電源グランドの揺らぎは、この図１１に示すようになっていて、TEM進行が全く崩れ、渦電流などの共振があちこちに発生する。一般によく言われている数100MHzより高いクロック周波数を持つボードは、EMIの大部分が電源グランドプレーン構造から出ているという概念がここにある。
【００４７】
ここで、電気信号エネルギは電気力線、磁力線の発生と等価であり、その電磁界が電気信号エネルギの進行方向に直角な伝面方向にのみ広がっている進行波をTransverse Electromagnetic Wave(TEM波)と呼んでいる。これは、伝送線路に信号が流れるときの理想形であり、エネルギが外に漏れない形となる。図８のシミュレーション結果によればTEM波が保持されていることがわかる。電源グランドペア伝送線路の採用によりLs=0が実現可能で理想電源に近づく。しかし、電源グランドペア伝送線路のインピーダンス不整合の問題、すなわち、TEM波を保持することが不可能であると考えられ今まで採用が見送られてきた。
【００４８】
そこで、ドライバトランジスタがランダムなタイミングで動作し、数多くの分岐を有する電源供給構造において、進行波が乱れないようにするためには、伝送線路の特性インピーダンスができるだけ不整合と感じないネットワーク配線が適している。その一例をシミュレーションで示すと図１２のようになる。
【００４９】
これは、トランジスタの抵抗を200Ωから5Ωに変えて実質トランジスタのない線路でポートＰ１から電荷を引き抜くというシミュレーションである。第１次進行波の次に第２次進行波、さらには第3次進行波が発生するというように、時間に対して間延びする姿になるが、特性インピーダンス50Ωから3.5Ωまで変化してもTEM波が崩れないということになる。
【００５０】
インピーダンス不整合をあまり起こさないネットワーク配線となっている50Ωの配線から出発して、75Ωを有する2本の配線に分岐する。50Ωの配線から見れば、この分岐した配線は37.5Ωに見えることになり、エネルギ反射率Γは-14.3％となる。（Γ＝50−37.5/50＋37.5) 次の分岐配線は55Ωを有し、進行波のエネルギ反射率Γは-15.3％となる。（Γ＝75-55/75+50)  そして、両端の2本の配線は拡大配線(35Ωまで小さくなる)で平行直線部に接続する。そして、この平行直線部は20Ωを有し、60°拡大角度を持って、3.5Ωを有する元電源グランドペア伝送線路５０に合流する。この構造でわかることは電磁波進行が大きな反射がなく全体として進行し、反射エネルギも不連続部（配線の分岐部）までの配線長が同じであるため、戻り時間が同じであり、２次波、３次波として反射波もTEM波になっているということである。
【００５１】
上述の配線構造概念を一般化すると不連続部の反射エネルギ比率を比較的小さくとるということであり、好ましくはエネルギ反射率Γは−20％以下である。このような形でネットワーク配線を組み、どんどん低特性インピーダンスへシフトする、どの経路を通っても合流層である元電源グランドペア伝送線路５０へ到達する時間を同じにする、不連続部の反射時間をすべて同じにそろえるネットとするということである。
【００５２】
５入力の好ましい一例を図１３に示す。５本の分岐電源グランドペア伝送線路６１ａ〜６１ｅはそれぞれ不図示のドライバに接続されている。これらの分岐電源グランドペア伝送線路６１ａ〜６１ｅのそれぞれの端子から、元電源グランドペア伝送線路５０に向けて、放射状に５本のペア伝送線路が広がってネットワーク配線６２を構成しており、このネットワーク配線６２が元電源グランドペア伝送線路５０に合流している。
【００５３】
分岐した５本の特性インピーダンスはドライバ側に接続されている特性インピーダンス(ドライバ接続部を50Ωとする)の5倍以下(5本分岐のため250Ω以下)から3.5倍以上(175Ω、マイナス反射-17.6％)が好ましい。この例では合流後の元電源グランドペア伝送線路５０が有する特性インピーダンスは3Ωである。しかし、この特性インピーダンスは50Ω/5本=10Ωで十分であり、線幅は図１３の約1/3の幅でよい。
【００５４】
ここで、ネットワーク配線６２には多くの交点があるが、それぞれの交点において特性インピーダンスが整合していることが好ましい。それぞれの交点では２本の配線が交わっているため、交点に向かって入ってくる入力配線２本と、交点から出ていく出力配線２本が存在することになる。これら２本の入力配線の平均の特性インピーダンスをＺinとし、２本の出力配線の平均の特性インピーダンスをＺoutとすると、Ｚin＝Ｚoutであれば、エネルギ反射率Γ＝（Ｚout-Ｚin)/(Ｚout+Ｚin）＝０となる。また、エネルギ反射率Γが１０％以下であることを許容すれば、（Ｚout-Ｚin)/(Ｚout+Ｚin）≦１０％  であればよいことになる。したがって、Ｚin≦Ｚout≦１．２Ｚinであれば、この条件を満たしている。Ｚinは上記の例でいえば、分岐電源グランドペア伝送線路側の配線の特性インピーダンスであり、Ｚoutは元電源グランドペア伝送線路５０側の配線の特性インピーダンスである。これにより、ネットワーク配線６２において、全体として進行波の極端な反射が起こらず、渦電流の発生が防止される。
【００５５】
図１３では、各分岐電源グランドペア伝送線路６１ａ〜６１ｅから分岐したネットワーク配線６２の各配線が等長配線にはなっていないが、角度の浅い配線は曲率をつけて等長配線にすることは可能である。これを３合流構造で示すと図１４のようになる。すなわち、３本の分岐電源グランドペア伝送線路６３ａ，６３ｂ，６３ｃのそれぞれの端子から、元電源グランドペア伝送線路５０に向けて、放射状に３本の伝送線路が広がってネットワーク配線６４を構成しており、このネットワーク配線６４が元電源グランドペア伝送線路５０に合流している。そして、ネットワーク配線６４の各配線が等長配線となっている。なお、図１３で合流部を前述のように1/3の幅にすれば、広がり角度が浅いため、直線接続でもほぼ等長配線とみなせる。
【００５６】
さて更なる合流構造を示すと図１５のようになる。この構造は図１４の構造を更に発展させて、各３本の分岐電源グランドペア伝送線路６３ａ，６３ｂ，６３ｃに、更にネットワーク配線６５ａ，６５ｂ，６５ｃを接続したものである。これを繰り返していくことで自由な設計ができる。
【００５７】
次に、太いペア伝送線路の折り曲げを行うには工夫を必要とする。角度の浅い折り曲げは分岐配線を使いそれらを等長にすることで比較的容易である。一例を示すと図１６のようになる。電源グランドペア伝送線路６６は６本の分岐配線６７を使って折り曲げられている。これは折り曲げ角度が45°の例である。
【００５８】
ペア伝送線路が直角に曲がるときは、図１７に示す構造が一例となる。スタックトペア構造では２層配線ペアを使っているため、直角に曲がるときは、他の層の２層配線ペアに変わる。例えば、１層配線７０，２層配線７１のペアが、
３層配線７２，４層配線７３のペアに変わる。ビアホール７４は１層配線７０
と３層配線７２を接続するためのビアホール、ビアホール７５は２層配線７１
と４層配線７３を接続するためのビアホールである。このとき、それぞれのビアホール７４，７５に対応して、ペアの相手の配線を逃げるアンチビアホール７６を設ける必要がある。
【００５９】
ビアホール７４，７５，７６はピッチが細かいほどよいが、上記のようにプラスマイナス20％程度の反射を許すことから設計可能な範囲となる。ビアホールペアが千鳥配置となっているため、縦構造も伝送線路として保持されている。
【００６０】
各ドライバトランジスタのオンするタイミングで、それぞれの反射波を含め無数のTEMモード進行波が進行する。注意すべきは分岐などの反射が進行波周波数と共振する区分とならないようにするべきである。分岐ネットの最大寸法が進行波周波数の1/4波長を越えなければよいことになる。
【００６１】
また、本発明には進行する周波数の1/4波長未満の長さの分岐ネットを規定することも含まれている。反射共振しない条件の下、TEMモードで進行している限りにおいて、電磁エネルギの外部への漏洩はない。すなわち、電源グランドの電磁放射はないということになる。これで、EMIの問題が完全に解決したことになる。
【００６２】
しかしながら非常に複雑な分岐を強要することは製造プロセスが複雑になるという欠点がある。そこで、電源グランドペア伝送線路の分岐部にキャパシタ伝送線路を、その上下線路の間に付加し、そこに流れる高周波電流の一部を直流抵抗で除去するという手段が考えられる。それを示すと図１８のようになる。
【００６３】
図１８（Ａ）は電源グランドペア伝送線路の分岐部を示す斜視図、図１８（Ｂ）は元電源グランドペア伝送線路５０の断面図である。図１８（Ａ）の例では、元電源グランドペア伝送線路５０は、分岐した２本の分岐電源グランドペア伝送線路５１，５２だけを示し、もう１本の分岐電源グランドペア伝送線路５３については図面を見易くするために省略されている。
【００６４】
元電源グランドペア伝送線路５０に乗っている衝撃波的な進行波の高周波成分エネルギを吸収するには熱エネルギに変える方法しかない。すなわち、直流抵抗を挿入するしかない。しかし直流電流を消費することはできない。そこで、図１８にように、分岐する手前の元電源グランドペア伝送線路５０の電源線５０ａとグランド線５０ｂの間に、２つのキャパシタ電極８１，８２を隣接して挿入し、更にキャパシタ電極８１，８２間を抵抗８３ａ，８３ｂで接続している。すると、元電源グランドペア伝送線路５０に乗っている衝撃波的な進行波の高周波成分は、キャパシタ電極８１，８２に流れ込む。この高周波も進行波であり、抵抗８３ａ，８３ｂに流れ込み、吸収される。キャパシタ電極８１，８２の両端は開放のため反射を繰り返すごとに終端抵抗に吸収されるため、ここを通る進行波の高調波成分の高周波ほど吸収されることになる。高周波成分のエネルギは短時間に凝集されているものであり、一般的に小さなエネルギである。
【００６５】
進行波の反射を防止するため、図１９に示すように、特性インピーダンスの整合を図るための構成が必要となる。すなわち、分岐電源グランドペア伝送線路５１，５２，５３が合流した線路幅の合計より、元電源グランドペア伝送線路５０の線路幅のほうを細くしなければならない。それはキャパシタ電極８１，８２を設けたために特性インピーダンスが小さくなっているためである。
【００６６】
また、キャパシタ電極８１，８２が終わるところは特性インピーダンスが高くなるため、線路幅を広く取る必要がある。このため、図１９に示すように、元電源グランドペア伝送線路５０に、絞込み部８４及び拡大部８５を設けることが必要である。この絞込み部８４及び拡大部８５の長さは、進行波の立ち上がり時間trより伝送遅れが1/7の時間以下にする。図１３〜図１７で示したような整合伝送線路分岐合流より高調波が減少するため、この絞込み部８４及び拡大部８５の影響は少なくなる。
【００６７】
上記絞込み部８４及び拡大部８５を設ける煩雑さを避けるために、図２０のような構造が考えられる。図２０（Ａ）はチップ内にキャパシタ抵抗回路を設けた構造を示し、図２０（Ｂ）はプリント配線板に外付けのキャパシタ抵抗回路を設けた構造を示し、図２０（Ｃ）は図２０（Ｂ）の平面図を示している。
【００６８】
図２０（Ａ），（Ｂ），（Ｃ）において、元電源グランドペア伝送線路５０は、分岐した２本の分岐電源グランドペア伝送線路５１，５２だけを示し、もう１本の分岐電源グランドペア伝送線路５３については図面を見易くするために省略されている。
【００６９】
図２０（Ａ）の構造において、分岐する手前の元電源グランドペア伝送線路５０の電源線５０ａとグランド線５０ｂの間に、２つのキャパシタ９１，９２が直列に挿入され、かつ２つのキャパシタ９１，９２を直列に接続する抵抗９３が設けられている。更に詳しくは、元電源グランドペア伝送線路５０の電源線５０ａから引き出された引き出し部９７とキャパシタ９２の一方の電極が縦コラム９４によって接続され、一方、グランド線５０ｂから引き出された引き出し部９５とキャパシタ９１の一方の電極が縦コラム９６によって接続されている。キャパシタ９１，９２は縦構造となっているが、同じ層内に並列する構造であってもよい。
【００７０】
また、図２０（Ｂ）の構造において、分岐する手前の元電源グランドペア伝送線路５０の電源線５０ａとグランド線５０ｂの間に、２つの外付けのチップ・キャパシタ１０１，１０２が直列に挿入され、２つのチップ・キャパシタ１０１，１０２を直列に接続する外付け抵抗１０３が設けられている。
【００７１】
図１９及び図２０のキャパシタの容量は伝送線路のその部分の長さ(図（Ｃ）の長さＬに相当)当たりの容量の50倍以上であればよく、大きな容量は必要が無い。プリント配線板寸法で特性インピーダンスZ0p=10Ωとすると、線路幅は0.5mm、上下線路間の層厚みは30μmとなり、0603サイズのチップではＬ＝約1mmのため、0.7pFとなる。１対のキャパシタの容量は35pFもあれば十分である。
【００７２】
たとえば10GHzの進行波(クロック周波数と同じであるがそれより高い高調波を含む)とすると、インピーダンスZは1/(2π×10G×35p)=0.45Ωとなり、高周波はここでほとんど熱になって消費させる分岐回路を付加したことになる。周波数が1GHzオーダであればキャパシタ容量はＬに対して500倍であればよい。チップ内のＬは小さいため、チップ内キャパシタは必然的にさらに小さくてよいことになる。抵抗はZと等価であればよいが、瞬時発熱を避けるため、100倍程度の50Ωまでの範囲で調整が可能である。
【００７３】
元電源グランドペア伝送線路５０に乗っている衝撃波的な進行波の高周波成分エネルギを吸収するための、更なる良好な構造として、元電源グランドペア伝送線路５０内の高周波進行波を方向性結合器１１０（方向性カプラー）で逃がし、その結合器の終端に整合抵抗を設けるという構造がある。その構造を図２１に示す。図２１（Ａ）は、方向性結合器１１０が設けられた電源グランドペア伝送線路５０を示す平面図、図２１（Ｂ）は図２１（Ａ）のＸ−Ｘ線に沿った断面図である。
【００７４】
分岐電源グランドペア伝送線路５１，５２に分岐する手前の元電源グランドペア伝送線路５０に隣接して方向性結合器１１０が設けられている。方向性結合器１１０も元電源グランドペア伝送線路５０と同じ構造のペア線路で構成され、ギャップｇだけ、元電源グランドペア伝送線路５０から離間して設けられている。元電源グランドペア伝送線路５０及び方向性結合器１１０は絶縁層１１１内に埋設されている。また、方向性結合器１１０のペア線路間には終端抵抗１１２が接続されている。
【００７５】
この構造によれば、高周波エネルギのみ方向性結合器１１０に逃げ、直流は元電源グランドペア伝送線路５０から、分岐電源グランドペア伝送線路５１，５２に接続されたドライバに減衰無く通過する。本実施形態では、結合器の一例として擬似TEM線路を示した。この線路の導体厚みｔに対してギャップgは同等かそれより小さければGHz周波数エネルギは方向性結合器１１０へ移動する。
【００７６】
最後に、元電源グランドペア伝送線路５０が元電源に到達する部分を図２２を参照して説明する。バイパスキャパシタであるチップキャパシタ１２０が、元電源グランドペア伝送線路５０の終端の、複数の端子に多数接続されている。その一部の電源線５０ｃ、グランド線５０ｄが導出され、電解コンデンサ１２１などの大容量コンデンサを経て、不図示の電源回路につながっている。
【００７７】
もちろん、チップキャパシタ１２０の変わりに埋め込みキャパシタでよく、LSIチップ内では半導体内に設けられた均質な接続端子を持つキャパシタ列でつながる方法をとる。チップキャパシタ１２０の容量は1nFから100nF程度のものが複数端面全体に配列されていて、全体として供給先の最大電流容量に見合うという従来概念で十分である。
【００７８】
さて、上記構造において、電磁進行波を考えてみよう。元電源グランドペア伝送線路５０に接続されたドライバトランジスタのスイッチング速度で電荷が引き抜かれ、そのドライバトランジスタのオン抵抗RonとVddで決まる電流I=Vdd/Ron=1V/200Ω=5mAが流れる。これが許容最大電流Imax=Vdd/Z0p=1V/50Ω=20mAより小さければどんなにトランジスタスイッチが早くても即応性がある。今ドライバトランジスタが30psでスイッチしたとすると、電流勾配di/dtはdi/dt=5mA/30ps=0.17×109A/sとなるため、前述の0603型のLs=270pHも付いているチップキャパシタ１２０ではVdrop=46mV/ドライバとなり複数のドライバトランジスタを駆動することはできなかった。今終端抵抗50Ωが付いているレシーバ回路を駆動する電流の様子を模式的に図示すると、図２３（Ａ）のようになる。
【００７９】
許容最大電流Imax以下という条件で、急峻な波形がそのまま元電源グランドペア伝送線路５０に伝わるが、分岐拡大配線層で反射を繰り返すことでエネルギの時間拡大が行われ、図２３（Ｂ）に示すように、tr=30psが10倍以上になることは簡単に想像できる。しかしこのような形になってもTEMモードは保持されていて太い配線で電荷分布も薄くなっていることになる。
【００８０】
図２２の元電源グランドペア伝送線路５０の終端ではバイパスキャパシタである、５個のチップキャパシタ１２０で受けていることから、電流は1/5となり１個のチップキャパシタ１２０から見た電流勾配はdi/dt=1mA/300ps=3.3×106A/sということになる。
【００８１】
ここでの電圧低下Vdrop=3.3×10 6A/s×270pH=0.9mVという低い値で問題にならない。多数のドライバトランジスタがランダムにこのような進行波を独立に終端に送ってきても、合成波はかえって平均化され、問題は小さくなる。リセットなどの64ビット同時切り替えのときも分岐ネットの多少の非対称性でスキューが起こり、10ビット同時切り替え程度の問題となる。上記計算例ではVdrop=0.9mV×10=9mVとなり問題が生じない。冒頭の計算例Ron=500Ωの例では64ビット供給エネルギがスキューなく元電源に達しても問題が起こらない。
【００８２】
進行波が元電源の端面に達したとき、列を成して待ち受けているチップキャパシタ１２０の特性インピーダンスはどのように見えるのであろうか。実質非常に広い面積で電源グランドペアがカップリングしているため、その特性インピーダンスは非常に小さく数十から数百mΩオーダとなる。元電源に達する元電源グランドペア伝送線路５０の特性インピーダンスは数Ωであり、ほぼマイナス全反射が起こる。
【００８３】
すなわち、高周波エネルギに対してショート端であるように見える。電流は進行波を打ち消すように逆流し、電流進行波に応じた電圧低下は高電圧波形となって電圧低下を打ち消す。このような進行波がドライバに向かって進行し、元電源グランドペア伝送線路５０のLCはしご回路の不足した電荷の蓄えを充電する働きとなる。このときもTEM波が乱されることなく、電荷エネルギは元電源グランドペア伝送線路５０より外に出ない電磁波状態を保ちながら充電に供することができる。
【００８４】
次に、他の電源供給構造について説明する。太い配線の折り曲げ設計は難しい。できるだけ合流は避けて細い配線のままの電源グランドペア伝送線路で通し、最後に太い配線で集合するという条件がよいことになる。図２４はそのような電源供給構造を提供するフリップチップを示す図であり、図２４（Ａ）は、フリップチップのパターンレイアウト、図２４（Ｂ）は部分拡大図を示している。
【００８５】
チップ１３０上の隣接ペア線路１３１は電源線とグランド線が、隣接配置されてなり、外部4分割×4の取り出し構造と接続されている。図が煩雑になるため、合流のための配線は省略し、図２４（Ｂ）に一部取り出して図示している。チップ１３０上の隣接ペア線路１３１は、図２４（Ｂ）に示すように、コラム１３２でチップ１３０の内層配線から取り出されている(この内層配線は省略)。
【００８６】
そして、隣接ペア線路１３１は、各バンプ１３３を通して、各分岐電源グランドペア伝送線路１３４に接続され、更に、この各分岐グランドペア伝送線路１３４が太い元電源グランドペア伝送線路１３５に合流されている。
【００８７】
チップ１３０の周辺２列のバンプ１３６は信号線用であり、通常の配線が行われるが、ここではバンプ１３６のみを図示し配線は省略されている。チップ１３０上の隣接ペア線路１３１は図２４（Ａ）の下に示した断面図のように、アスペクト比の大きい対向面が大きくなっている配線構造をとっているが、これは一例を示しただけである。
【００８８】
図２４でわかるように、電源グランドペア伝送線路は、引き回しが可能であれば、できるだけ分離した状態で元電源の近くまで引き回すことが望ましい。チップから出た電源グランドペア伝送線路はすでにチップ内で分岐合流が行われており、進行波電磁エネルギの時間分散がなされているか、分岐キャパシタでエネルギを吸収されている。図１９、図２０、図２１は電源グランド進行波をここで受け止めたことになり、以降の接続は直流的な接続でよく図２２のようにある場所一本の引き出しでよい。ただし、平均電流が十分流れる導体断面積でなければならない。
【００８９】
次に、チップ１３０内の回路と配線について説明する。すでにＮチャネル型のドライバトランジスタによるドライバ回路を示したが、図２５のようにＣＭＯＳドライバや他の回路でも同様に電源グランドペア伝送線路の接続部だけを考えればよいということになる。
【００９０】
図２５は、ドライバ・レシーバ回路の回路例を示している。同図において、ＣＭＯＳドライバ１４０はＰチャネル型ＭＯＳトランジスタ１４１とＮチャネル型ＭＯＳトランジスタ１４２からなるＣＭＯＳインバータ回路であり、電源グランドペア伝送線路１４３がその電源・グランド端子に接続されている。
【００９１】
また、ＣＭＯＳドライバ１４０の出力・グランド端子には信号グランドペア伝送線路１４４が接続されている。信号グランドペア伝送線路１４４の信号線とＣＭＯＳドライバ１４０の出力端子の間にはダンピング抵抗１４５が接続されている。
【００９２】
また、信号グランドペア伝送線路１４４には終端抵抗１４６が接続されている。信号グランドペア伝送線路１４４は差動レシーバ１５０の差動入力トランジスタ１５１，１５２のゲートに接続されている。差動レシーバ１５０には他の電源グランドペア伝送線路１５３から電源が供給されている。
【００９３】
この図２５のドライバ・レシーバ回路は、チップ１３０内にあっても比較的長い信号線を有するもので、信号周波数成分の1/4波長を越える可能性がある。そのため、反射共振をおさえること、RC遅延を防止することから、10GHzディジタル信号レベルでは信号線は伝送線路にして、伝送線路整合抵抗をつけなければならない。
【００９４】
１つの方法として、差動レシーバ１５０の端の直前に信号グランドペア伝送線路１４４と整合した終端抵抗１４６を付加して、信号前エネルギを吸収し、熱として放散することで信号反射を０に抑える。もし終端抵抗１４６を付加しない構造であれば、ＣＭＯＳドライバ１４０に接続するダンピング抵抗１４５とＣＭＯＳドライバ１４０のオン抵抗Ronの直列抵抗が信号グランドペア伝送線路１４４の特性インピーダンスと等しくすれば良い。
【００９５】
このとき、差動レシーバ１５０の端は全反射(レシーバゲートは非常に小さな容量のため実質的な全反射とする)するため、２倍の電圧となり、さらに全ての信号が全反射するため、電源グランドペア伝送線路１４３へエネルギを返却できる利点がある。
【００９６】
このエネルギ返却は通常の電源グランド接続では、電源グランドの複雑な揺らぎを増長させることになるが、このドライバ・レシーバ回路ではTEM進行波になるだけで問題とならない。どの程度長い配線をこのような回路にする必要かを考えてみる。ここで長い配線すなわち1/4波長の計算を表１に示す。電磁波速度ν別に表している。ν=c0/√μrεrで表される。ここでc0は真空中の光の速度、μrは線路空間を囲む絶縁材料の比透磁率、εrは同様比誘電率である。
【００９７】
【表１】
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次にパルス波形の性質を図２６に従って説明する。パルスは正弦波の合成で出来ている。基本正弦波に3倍の周波数を持つ25%前後の正弦波、5倍の10%程度の正弦波、数%の7倍高調波、1%前後の9倍高調波でパルス波形が概略成り立っている。スリューレートが高いほど高次高調波の成分が大きくなる。
【００９８】
一般論として小さなエネルギの高調波でも共振条件になるとエネルギが蓄積され、無視できない大きさとなることから、1GHzのパルスを取り扱うときは10GHz(パルスクロック周波数の10倍)正弦波の考慮が必要といわれている。表１はその観点で見ると2列目の相当正弦波を基準にして考えて左1列目のクロック周波数としている。
【００９９】
1GHzクロック周波数では配線長さはSiO2内で5mmとなる。2002.2のSymposium on VLSI CircuitのIntelの論文(D. Deleganes, et al, “Designing a 3GHz, 130nm, Pentium 4 Processor,” 2002 Symposium on VLSI Circuit Digest of Technical Papers, CDROM0-7803-7310-3/02, 2002.2)はチップ内配線を1.6mm以内に制限した設計となっている。これを裏づける資料である。( Pentiumはインテル  コーポレーションの登録商標である。）10GHzのパルスでは0.5mmということになる。10GHzでは100GHzのRF回路と同等の周波数を取り扱って、単独正弦波又は狭帯域正弦波を取り扱うRF設計より合成波を取り扱う設計は格段に難しいということになる。
【０１００】
以上の前提条件でチップ上の配線の設計が制限されなければならない。従来のCADツールで行える一般の集中定数回路で設計した回路ブロック(機能ブロック)の最大配線長は0.5mm以下にする必要があり、機能ブロックの規模はこの配線長で制限される。回路ブロック間をつなぐ配線（これをグローバル配線と呼ぶ）は全て図４や図２５の伝送線路構造としなければならない。全ては配線から始まった設計としなければならない。
【０１０１】
さて、従来設計の集中定数回路ブロックの電源グランドは従来設計でよいが、その集中定数回路ブロックから出てくる電源グランド線は本発明の構造を適用する。すなわち、電源グランドペア伝送線路とし、特性インピーダンスを考慮しながら拡大合流させていく。グローバル配線に適用するドライバ・レシーバブロックの電源系はすべて本特許の構造を適用し、トランジスタのソース、またはドレインに直接接続されていることは言うまでもない。
【０１０２】
特にクロック分配回路は信号線の対称構造伝送線路化(一例：ツリー構造)だけでなく電源グランドペア伝送線路も対称構造とし、クロックスキューを最小限にすることを含むものとする。
【０１０３】
チップ内で合流した太い配線を終わりにして直流接続としたいときは図２２のように太い、電源グランドペア伝送線路５０の配線端面にチップキャパシタ１２０を散りばめて接続する。このチップキャパシタ１２０はチップ内に形成されたpn接合キャパシタでもよいが、好ましくは金属対向電極構造のキャパシタが望ましい。その理由はすでに説明したようにpn接続キャパシタ内のキャリア速度が遅いためである。
【０１０４】
以上、配線構造について詳細に説明したが、ドライバトランジスタ１０の電磁波進行を円滑にすることが、上述した配線構造と組み合わせ、高速信号に対応する電源供給構造を得る上で重要である。そこで、図３のドライバトランジスタ１０の構造を更に改良した、ドライバトランジスタ１０Ａの構造について図２７を参照して説明する。
【０１０５】
図３のドライバトランジスタ１０の構造では、電源グランドペア伝送線路２０のグランド線２３はドレイン側のＰ＋層７にコンタクトしており、信号グランドペア伝送線路３０のグランド線３２がソース側のＰ＋層８にコンタクトしている。この点は同じであるが、図２７のドライバトランジスタ１０Ａについては、Ｐ＋層７とＰ＋層８とが、ドレイン層３からソース層４に至る領域下に設けられたＰ＋層１６０を介して互いに連結されている点が異なっている。Ｐ＋層１６０はＰウエル２より高不純物濃度の拡散層で形成され、Ｐウエル２に比して低抵抗である。
【０１０６】
このドライバトランジスタの基本原理を示したのが図２８である。電源グランドペア伝送線路２０のグランド線２３と信号グランドペア伝送線路３０のグランド線３２が低抵抗のＰ＋層７，８，１６０で連結されているので、ドライバトランジスタ１０Ａがオンになり、チャネル領域が反転して電流路が形成されると、全ての部分でペア伝送線路構造が保たれる。
【０１０７】
構造上の特性インピーダンスはソース側の伝送線路と整合すれば理想であるが、必ずしも整合条件は不要である。非常に短い距離のためである。また、図２７のドレイン層３及びソース層４と、Ｐ＋層１６０との間の距離dは０でもよい。また、Ｐ＋層１６０下の半導体は不要のため、絶縁物層構造、すなわちSOI（Silicon On Insulator）構造としてよい。ドレイン層３及びソース層４下のpn接合容量を排除するため、ドレイン層３及びソース層４と、Ｐ＋層１６０との間の層を絶縁物で構成してもよい。さらにＰ＋層７，８，１６０は全て金属で置き換えてもよい。これにより、電源グランドペア伝送線路２０のグランド線２３と信号グランドペア伝送線路３０のグランド線３２は金属で一体化される。要は、図２８の基本原理を守る構造を提案するものである。
【０１０８】
図２９はSOI構造のＣＭＯＳドライバ１４０を示す断面図である。このＣＭＯＳドライバ１４０の回路は図２５に示したものである。絶縁基板１７０上にＰチャネル型ＭＯＳトランジスタ１４１及びＮチャネル型ＭＯＳトランジスタ１４２が形成されており、この絶縁基板１７０内に、電源グランドペア伝送線路１４３のグランド線と信号グランドペア伝送線路１４７のグランド配線を接続するＡｌ層１７１が形成されている。
【０１０９】
この構造において、dはソース層／ドレイン層の拡散層深さ程度の厚みが必要であるが、pn接合容量が生じてSOIの利点がなくなるため、d層は絶縁物とするほうが望ましい。また、Ｎチャネル型ＭＯＳトランジスタ１４２がオンのとき、出力負荷側に終端抵抗１４６を付加したのでは全く電荷が動かない、すなわち、Ｎチャネル型ＭＯＳトランジスタ１４２が不要な回路となることから、CMOSとしての利点を生かすためにはＣＭＯＳドライバ側にダンピング抵抗１４５を設ける方がより良い設計といえる。
【０１１０】
さらに付け加えると、入力信号もペア伝送線路１７２で供給することにより、そのグランド線は出力系のグランドに落ちることで、ゲートチャージ、ゲート下チャネル形成が起こり、その下のグランドレベルがバランスするため、ドライバトランジスタ１０Ａのチャネル形成が促進されるという利点がある。
【図面の簡単な説明】
【０１１１】
【図１】伝送線路のLCはしご等価回路を示す図である。
【図２】ドライバトランジスタに電源グランドペア伝送線路が接続されている構造を示す斜視図である。
【図３】図２の断面構造を示す図である。
【図４】ドライバ・レシーバ回路の回路図である。
【図５】伝送線路の各種の構造を示す図である。
【図６】３ドライバへの電源供給構造を示す等価回路図である。
【図７】スタックトペア線路で作った３ドライバの電源グランドペア伝送線路の一例を示す図である。
【図８】電源グランドペア伝送線路合流点の電磁波進行シミュレーションを示す図である。
【図９】３ドライバの1つが先行動作したときのシミュレーション結果を示す図である。
【図１０】電源グランドペア伝送線路の特性インピーダンスＺ0psが小さい場合のシミュレーションを示す図である。
【図１１】ドライバトランジスタのオンするタイミングがずれた場合のシミュレーション結果を示す図である。
【図１２】ネットワーク分岐配線のシミュレーション結果を示す図である。
【図１３】ネットワーク分岐配線の平面図である。
【図１４】ネットワーク分岐配線の平面図である。
【図１５】ネットワーク分岐配線の平面図である。
【図１６】ネットワーク分岐配線の平面図である。
【図１７】電源グランドペア伝送線路の90°折り曲げ構造を示す図である。
【図１８】高周波エネルギを吸収する抵抗キャパシタ回路を示す概念図である。
【図１９】高周波エネルギを吸収する抵抗キャパシタ回路を示す平面図である。
【図２０】高周波エネルギを吸収する他の抵抗キャパシタ回路を示す概念図である。
【図２１】方向性結合器を有する電源グランドペア伝送線路を示す図である。
【図２２】元電源グランドペア伝送線路の終端を示す構造例を示す図である。
【図２３】ドライバの電流波形と電源グランドペア伝送線路を経た電流波形を示す図である。
【図２４】フリップチップにおける電源グランド接続構造の一例を示す図である。
【図２５】ドライバ・レシーバ回路の回路図である。
【図２６】パルス波形の分解(Fourier級数)の説明図である。
【図２７】ドライバトランジスタ構造の断面図である。
【図２８】図２７の基本原理を示す回路モデル図である。
【図２９】伝送線路構造で構成したＣＭＯＳドライバの断面図である。
【符号の説明】
【０１１２】
１  半導体基板        ２  Ｐウエル              ３  ドレイン層
４  ソース層          ５  ゲート絶縁膜          ６  ゲート電極
７，８  Ｐ＋層         ９ａ，９ｂ  絶縁層      
１０，１０ａ  ドライバトランジスタ      ２０  電源グランドペア伝送線路  ２１  絶縁層        ２２  電源線        ２２ａ，２３ａ  接続コラム      ２３  グランド線    ２４  絶縁層        ３０  信号グランドペア伝送線路  ３１  信号線      ３１ａ，３２ａ  接続コラム          ３２  グランド線
４０  レシーバトランジスタ          ４１  電源グランドペア伝送線路
４２  信号グランドペア伝送線路      ５０  元電源グランドペア伝送線路
５０ａ，５０ｃ  電源線              ５０ｂ，５０ｄ  グランド線      
５１，５２，５３  分岐電源グランドペア伝送線路      
５５，５６，５７  ドライバトランジスタ    ５８，５９，６０  信号グランドペア伝送線路
６１ａ〜６１ｅ  分岐電源グランドペア伝送線路      ６２  ネットワーク配線６３ａ，６３ｂ，６３ｃ  分岐電源グランドペア伝送線路
６４，６５ａ，６５ｂ，６５ｃ  ネットワーク配線
６６  電源グランドペア伝送線路      ６７  分岐配線      ７０  １層配線
７１  ２層配線                      ７２  ３層配線      ７３  ４層配線
７４，７５  ビアホール              ７６  アンチビアホール
８１，８２  キャパシタ電極          ８３ａ，８３ｂ  抵抗
８４  絞込み部              ８５  拡大部        ９１，９２  キャパシタ
９３  抵抗            ９４，９６  縦コラム      ９５，９７  引き出し部
１０１，１０２  チップ・キャパシタ                  １０３  抵抗
１１０  方向性結合器      １１１  絶縁層            １１２  終端抵抗
１２０  チップキャパシタ          １２１  電解コンデンサ
１３０  チップ            １３１  隣接ペア線路      １３２  コラム
１３３  バンプ            １３４  分岐電源グランドペア伝送線路
１３５  元電源グランドペア伝送線路                  １３６  バンプ
１４０  ＣＭＯＳドライバ          １４１  Ｐチャネル型ＭＯＳトランジスタ
１４２  Ｎチャネル型ＭＯＳトランジスタ      
１４３  電源グランドペア伝送線路        １４４  信号グランドペア伝送線路
１４５  ダンピング抵抗                  １４６  終端抵抗      
１４７  信号グランドペア伝送線路        １５０  作動レシーバ  
１５１，１５２  作動入力トランジスタ    １５３  電源グランドペア伝送線路１６０  Ｐ＋層      １７０  絶縁基板     １７１  Ａｌ層      
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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