(57)【要約】【課題】ゲート電極およびウェル領域の表面に空乏層が生じることを抑える半導体装置を提供する。【解決手段】半導体基板の表面部分に形成され第１の電圧が印加されるｎ型ウェル１１と、ｎ型ウェル１１上に設けられたゲート絶縁膜１３と、ゲート絶縁膜１３上に設けられ前記第１の電圧より高い第２の電圧が印加されるｐ型ゲート電極１４と、ｎ型ウェル１１内の前記ゲート絶縁膜と対向する領域を囲むようにｎ型ウェル１１の表面部分に形成された素子分離層１５ａと、を備え、素子分離層１５ａにより囲まれたｎ型ウェル領域１１とｐ型ゲート電極１４との間に静電容量を形成する。【選択図】図１
2008091451.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面部分に形成され第１の電圧が印加されるｎ型ウェルと、
前記ｎ型ウェル上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ前記第１の電圧より高い第２の電圧が印加されるｐ型ゲート電極と、
前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層と、
を備え、
前記素子分離層により囲まれた前記ｎ型ウェル領域と前記ｐ型ゲート電極との間に静電容量を形成することを特徴とする半導体装置。
【請求項２】
半導体基板の表面部分に形成された第１の電圧が印加されるｎ型ウェルと、
前記ｎ型ウェルの表面部分に形成され第２の電圧が印加されるｐ型ウェルと、
前記ｐ型ウェル上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられ第３の電圧が印加されるｎ型ゲート電極と、
前記ｐ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｐ型ウェルの表面部分に形成された素子分離層と、
を備え、
前記第１の電圧は前記第２の電圧以上であり、前記第３の電圧は前記第２の電圧より低く、前記素子分離層により囲まれた前記ｐ型ウェル領域と前記ｎ型ゲート電極との間に静電容量を形成することを特徴とする半導体装置。
【請求項３】
前記ゲート電極およびウェル領域への印加電圧により前記ゲート絶縁膜が破壊されることでアンチヒューズとして機能することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
電源電圧が印加される入力端子にソース領域が接続された入力ＭＯＳトランジスタと、
前記入力ＭＯＳトランジスタのドレインと昇圧された電圧が出力される出力端子との間で直列に接続されたｍ個（ｍは２以上の整数）の昇圧ＭＯＳトランジスタと、
半導体基板の表面部分に形成されるｎ型ウェルと、前記ｎ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられｐ型ゲート電極と、前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層と、を有し、前記素子分離層により囲まれた前記ｎ型ウェル領域と前記ｐ型ゲート電極との間に静電容量を形成するｍ個のＭＯＳキャパシタと、
を備え、
第ｓ（ｓは１≦ｓ≦ｍを満たす奇数）の昇圧ＭＯＳトランジスタのソース領域と第ｓのＭＯＳキャパシタの前記ｐ型電極が接続され、第ｔ（ｔは２≦ｔ≦ｍを満たす偶数）の昇圧ＭＯＳトランジスタのソース領域と第ｔのＭＯＳキャパシタの前記ｐ型電極が接続され、前記第ｓのＭＯＳキャパシタの前記ｎ型ウェルには第１のパルス信号が入力され、前記第ｔのＭＯＳキャパシタの前記ｎ型ウェルには前記第１のパルス信号を反転した第２のパルス信号が入力されることを特徴とするチャージポンプ回路。
【請求項５】
ロー方向に沿って複数配列されたヒューズワード線と、
カラム方向に沿って複数配列されたデータ線と、
前記ヒューズワード線と前記データ線との交点にそれぞれ配置され、データを記憶できる記憶部と、
前記データ線のそれぞれに接続され、前記記憶部から転送される前記データが格納されるレジスタと、
前記記憶部に接続され、電圧を出力する電圧制御部と、
を備え、
前記記憶部は、半導体基板の表面部分に形成されるｎ型ウェルと、前記ｎ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記電圧制御部から出力される電圧が入力されるｐ型ゲート電極と、前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層とを含み、前記ゲート絶縁膜が破壊されることでデータを記憶できる記憶素子と、ソース／ドレインの一方が前記データ線と接続され、他方が前記ｎ型ウェルに接続され、ゲートが前記ヒューズワード線に接続される第１のトランジスタと、ソース／ドレインの一方が前記ｎ型ウェルに接続され、他方が前記ｐ型ゲート電極に接続され、ゲートが前記ヒューズワード線に接続される第２のトランジスタと、を有することを特徴とする半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ（Complementary Metal Oxide Semiconductor：相補型金属酸化膜半導体）プロセスで作成する回路で用いられるキャパシタ素子は、他のＭＯＳトランジスタと整合させることを考慮して、ＭＯＳ型キャパシタであることが多い。ＭＯＳ型キャパシタは、ゲート絶縁膜を破壊し、ゲート−基板間を短絡することで書き込み動作を行うアンチヒューズ素子に用いることができる（例えば特許文献１参照）。ＭＯＳ型キャパシタには２つの代表的構造がある。一つは、Ｐウェル領域、Ｐウェル領域に形成されソース／ドレイン電極となる２つのＮ＋拡散層、Ｐウェル領域の電極となるＰ＋拡散層、Ｎ＋拡散層間のＰウェル領域上に設けられるゲート酸化膜及びゲート酸化膜上に設けられＮ型の導電性を示す不純物がドープされたポリシリコンであるゲート電極からなるＭＯＳトランジスタ構造である。このＭＯＳトランジスタのゲート電極に正の電圧を印加し、Ｎ＋拡散層及びＰ＋拡散層に負の電圧を印加すると、トランジスタの閾値電圧以上でＮ＋拡散層間にチャネル領域が形成され、ゲート電極とチャネル領域の間（ゲート酸化膜）が静電容量として働く。これによりこのＭＯＳトランジスタはＭＯＳ型キャパシタとして機能することになる。
【０００３】
しかし、このＭＯＳ型キャパシタでは、閾値電圧以下のときにＰウェル領域表面に空乏層が形成され、その空乏層により生じる空乏層容量とゲート酸化膜容量が直列接続された状態になり、全体の容量が小さくなるという問題を有している。
【０００４】
もう一つの代表的なＭＯＳ型キャパシタの構造は、Ｎウェル領域、Ｎウェル領域の電極となる２つのＮ＋拡散層、Ｎ＋拡散層間のＮウェル領域上に設けられるゲート酸化膜及びゲート酸化膜上に設けられＮ型の導電性を示す不純物がドープされたポリシリコンであるゲート電極からなるものである。このゲート電極に正の電圧を印加し、Ｎ＋拡散層に負の電圧を印加すると、負電荷がＮ＋拡散層間のゲート酸化膜側Ｎウェル領域表面に蓄積されるアキュムレート状態となり、電圧が低くても比較的大きな容量を得ることができる。
【０００５】
しかし、このＭＯＳ型キャパシタでは、ゲート電極にＮ型の導電性を示す不純物がドープされているため、ゲート電極内に浮遊している電子が正の電荷側（ゲート酸化膜と反対側）に引き寄せられ、ゲート酸化膜側のゲート電極表面に空乏層が生じる。そのため、その空乏層により生じる空乏層容量とゲート酸化膜容量が直列接続された状態になり、全体の容量が小さくなる虞がある。
【０００６】
また、ＭＯＳ型キャパシタを用いるアンチヒューズ素子は、ゲート絶縁膜に高電圧を印加することで絶縁破壊させるが、空乏層が生じることでゲート酸化膜の膜厚が厚くなるのと同様の状態になり、絶縁破壊のために必要な印加電圧が高くなる。さらに、この電圧を発生するための回路の面積が大きくなるという問題を有している。
【０００７】
また、ＭＯＳ型キャパシタは昇圧電源を生成するチャージポンプ回路などによく用いられる。チャージポンプ回路は低電圧電源をキャパシタの充放電を利用して昇圧し、内部回路に高電圧を供給する回路である。上記のようなＭＯＳ型キャパシタは空乏層の発生により容量が小さくなるため、チャージポンプの昇圧能力が制限されるという問題を有している。
【特許文献１】特開２００３−１１５５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明はゲート電極およびウェル領域の表面に空乏層が生じることを抑える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による半導体装置は、半導体基板の表面部分に形成され第１の電圧が印加されるｎ型ウェルと、前記ｎ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記第１の電圧より高い第２の電圧が印加されるｐ型ゲート電極と、前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層と、を備え、前記素子分離層により囲まれた前記ｎ型ウェル領域と前記ｐ型ゲート電極との間に静電容量を形成するものである。
【００１０】
本発明の一態様による半導体装置は、半導体基板の表面部分に形成された第１の電圧が印加されるｎ型ウェルと、前記ｎ型ウェルの表面部分に形成され第２の電圧が印加されるｐ型ウェルと、前記ｐ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ第３の電圧が印加されるｎ型ゲート電極と、前記ｐ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｐ型ウェルの表面部分に形成された素子分離層と、を備え、前記第１の電圧は前記第２の電圧以上であり、前記第３の電圧は前記第２の電圧より低く、前記素子分離層により囲まれた前記ｐ型ウェル領域と前記ｎ型ゲート電極との間に静電容量を形成するものである。
【００１１】
本発明の一態様によるチャージポンプ回路は、電源電圧が印加される入力端子にソース領域が接続された入力ＭＯＳトランジスタと、前記入力ＭＯＳトランジスタのドレインと昇圧された電圧が出力される出力端子との間で直列に接続されたｍ個（ｍは２以上の整数）の昇圧ＭＯＳトランジスタと、半導体基板の表面部分に形成されるｎ型ウェルと、前記ｎ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられｐ型ゲート電極と、前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層と、を有し、前記素子分離層により囲まれた前記ｎ型ウェル領域と前記ｐ型ゲート電極との間に静電容量を形成するｍ個のＭＯＳキャパシタと、を備え、第ｓ（ｓは１≦ｓ≦ｍを満たす奇数）の昇圧ＭＯＳトランジスタのソース領域と第ｓのＭＯＳキャパシタの前記ｐ型電極が接続され、第ｔ（ｔは２≦ｔ≦ｍを満たす偶数）の昇圧ＭＯＳトランジスタのソース領域と第ｔのＭＯＳキャパシタの前記ｐ型電極が接続され、前記第ｓのＭＯＳキャパシタの前記ｎ型ウェルには第１のパルス信号が入力され、前記第ｔのＭＯＳキャパシタの前記ｎ型ウェルには前記第１のパルス信号を反転した第２のパルス信号が入力されるものである。
【００１２】
本発明の一態様による半導体記憶回路は、ロー方向に沿って複数配列されたヒューズワード線と、カラム方向に沿って複数配列されたデータ線と、前記ヒューズワード線と前記データ線との交点にそれぞれ配置され、データを記憶できる記憶部と、前記データ線のそれぞれに接続され、前記記憶部から転送される前記データが格納されるレジスタと、前記記憶部に接続され、電圧を出力する電圧制御部と、を備え、前記記憶部は、半導体基板の表面部分に形成されるｎ型ウェルと、前記ｎ型ウェル上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられ前記電圧制御部から出力される電圧が入力されるｐ型ゲート電極と、前記ｎ型ウェル内の前記ゲート絶縁膜と対向する領域を囲むように前記ｎ型ウェルの表面部分に形成された素子分離層とを含み、前記ゲート絶縁膜が破壊されることでデータを記憶できる記憶素子と、ソース／ドレインの一方が前記データ線と接続され、他方が前記ｎ型ウェルに接続され、ゲートが前記ヒューズワード線に接続される第１のトランジスタと、ソース／ドレインの一方が前記ｎ型ウェルに接続され、他方が前記ｐ型ゲート電極に接続され、ゲートが前記ヒューズワード線に接続される第２のトランジスタと、を有するものである。
【発明の効果】
【００１３】
本発明によれば、ゲート電極およびウェル領域の表面に空乏層が生じることを抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明にかかる半導体装置の実施の形態を図面に基づいて説明する。
【００１５】
（第１の実施形態）図１に本発明の第１の実施形態に係る半導体装置の縦断面の概略を示す。Ｐ型半導体基板１０の表面にＮウェル領域１１が設けられ、Ｎウェル領域１１には素子分離領域１５（１５ａ、１５ｂ）とＮウェル領域１１に電圧を印加するための電極となるＮ＋拡散層１２が形成される。Ｎ＋拡散層１２は素子分離領域１５ａと１５ｂの間に形成される。
【００１６】
Ｎウェル領域１１の上にはゲート絶縁膜１３が設けられ、さらにその上にはゲート電極１４が設けられている。ゲート電極１４はウェル領域とは反対の極性（この場合はＰ型）を有する高濃度の不純物がドープされたポリシリコンで形成されている。素子分離領域１５はＳＴＩ（Shallow Trench Isolation：シャロートレンチ分離）で形成される。図２にこの半導体装置を上から見た図を示す。素子分離領域１５ａはゲート電極１４の縁に沿うようにＮウェル領域１１に形成される。素子分離領域１５ａは、Ｐ型の不純物をゲート電極１４にドープする際に、ゲート電極１４から逸れたＰ型不純物がＮ＋拡散層１２にまで拡散することを防止する。
【００１７】
ゲート電極１４に正の電圧を印加し、Ｎ＋拡散層１２に負の電圧を印加する。図３にこのときのゲート絶縁膜１３近傍の状態を表す模式図を示す。Ｎウェル領域１１のゲート絶縁膜１３側の表面部１１´には負の電荷（電子）が蓄積される。また、ゲート電極１４のゲート絶縁膜１３側の表面部には正の電荷（正孔）が蓄積される。元々、Ｎウェル領域１１では電子が多く存在し、ゲート電極１４では正孔が多く存在している。従って、電圧の印加により、ゲート絶縁膜１３側のＮウェル領域１１表面部及びゲート電極１４表面部のどちらにも空乏層は形成されず、この半導体装置の容量はゲート絶縁膜の膜厚のみの容量となる。
【００１８】
（比較例１）図４に上記第１の実施形態の比較例（比較例１）による半導体装置の概略構成を示す。Ｐ型半導体基板４１の表面にＰウェル領域４２が設けられ、Ｐウェル領域４２には電圧を印加するための電極となるＰ＋拡散層４４及びソース、ドレインを構成するＮ＋拡散層４３が形成される。
【００１９】
Ｐウェル領域４２の上にはゲート絶縁膜４５が設けられ、さらにその上にはゲート電極４６が設けられている。ゲート絶縁膜４５はシリコン酸化膜で形成されている。ゲート電極４６はウェル領域とは反対の極性（この場合はＮ型）を有する高濃度の不純物がドープされたポリシリコンで形成されている。
【００２０】
ゲート電極４６に正の電圧、Ｎ＋拡散層４３及びＰ＋拡散層４４に負の電圧を印加すると、ゲート電圧が閾値電圧以上で、Ｎ＋拡散層４３間にチャネル領域が形成され、ゲート絶縁膜４５を挟んでゲート電極とチャネル領域との間が静電容量として働き、この半導体装置はＭＯＳ型キャパシタとして機能する。図５にＭＯＳ型キャパシタの等価回路図を示す。そして図６にこのＭＯＳ型キャパシタのＣ−Ｖ特性を示す。このような構成のＭＯＳ型キャパシタでは、ゲート電圧が閾値電圧以下の場合、Ｎ＋拡散層間には空乏層が形成され、それにより生じる空乏層容量とゲート絶縁膜容量が直列接続された状態になり、半導体装置全体としての容量は小さくなる。このように、比較例による半導体装置のＭＯＳ型キャパシタは印加電圧により容量が変化するため、一定の容量を得ることが難しい。
【００２１】
（比較例２）図７に上記第１の実施形態の別の比較例（比較例２）による半導体装置の概略構成を示す。Ｐ型半導体基板７１の表面にＮウェル領域７２が設けられ、Ｎウェル領域７２には電圧を印加するための電極となるＮ＋拡散層７３が形成される。
【００２２】
Ｎウェル領域７２の上にはゲート絶縁膜７４が設けられ、さらにその上にはゲート電極７５が設けられている。ゲート絶縁膜７４はシリコン酸化膜で形成されている。ゲート電極７５はウェル領域と同じ極性（この場合はＮ型）を有する高濃度の不純物がドープされたポリシリコンで形成されている。
【００２３】
ゲート電極７５に正の電圧、Ｎ＋拡散層７３に負の電圧を印加すると、Ｎ＋拡散層７３間に負電荷（電子）が蓄積され、０Ｖ以上のゲート電圧でほぼ一定の容量を得ることが出来る。しかし、ゲート電極７５にはＮ型不純物がドープされており、ゲート電極７５内を浮遊している電子が正の電荷側に引き寄せられ、ゲート絶縁膜７４側の表面に空乏層が生じる。この空乏層による容量のため、全体としての容量が小さくなる。
【００２４】
図８に上記第１の実施形態による半導体装置のＭＯＳ型キャパシタと比較例２による半導体装置のＭＯＳ型キャパシタのＣ−Ｖ特性を示す。第１の実施形態を実線で、比較例２を破線で示す。第１の実施形態による半導体装置のＭＯＳ型キャパシタは比較例２と違い、電圧の印加によって空乏層が形成されないので容量を大きくとることができる。また、第１の実施形態による半導体装置のＭＯＳ型キャパシタは比較例１と違い、０Ｖ以上のゲート電圧でほぼ一定の容量を得ることができる。
【００２５】
また、上記第１の実施形態による半導体装置と同様の構成のアンチヒューズ素子は、電圧の印加により空乏層が生じるアンチヒューズ素子と比較して、空乏層が生じない分絶縁破壊に必要な印加電圧を低くすることが出来る。
【００２６】
このように、第１の実施形態により、ゲート電極およびウェル領域の表面部に空乏層が生じることを抑えることができ、ゲート絶縁膜の膜厚のみの容量の半導体装置を得ることが出来る。また、絶縁破壊に要する電圧が高くなることを防止するアンチヒューズ素子を得ることが出来る。
【００２７】
（第２の実施形態）図９に本発明の第２の実施形態に係る半導体装置の縦断面の概略を示す。Ｐ型半導体基板２０に埋め込み型Ｎウェル領域２１が設けられ、Ｎ＋拡散層２２はこの埋め込み型Ｎウェル領域２１に電圧を印可するための電極となる。埋め込み型Ｎウェル領域２１の上にはＰウェル領域２３が設けられ、Ｐ＋拡散層２４はこのＰウェル領域２３に電圧を印加するための電極となる。Ｎ＋拡散層２２は素子分離領域２７ｂと２７ｃの間に形成され、Ｐ＋拡散層２４は素子分離領域２７ａと２７ｂの間に形成される。
【００２８】
Ｐウェル領域２３の上にはゲート絶縁膜２５が設けられ、さらにその上にはゲート電極２６が設けられている。ゲート電極２６はウェル領域２３とは反対の極性（この場合はＮ型）を有する高濃度の不純物がドープされたポリシリコンで形成されている。素子分離領域２７はＳＴＩ（Shallow Trench Isolation：シャロートレンチ分離）で形成される。図１０にこの半導体装置を上から見た図を示す。素子分離領域２７ａはゲート電極２６の縁に沿うようにＰウェル領域２３に形成される。素子分離領域２７ａはゲート電極２６にＮ型の不純物をドープする際に、ゲート電極２６から逸れたＮ型不純物がＰ＋拡散層２７にまで拡散することを防止する。
【００２９】
この半導体装置のゲート電極２６に負の電圧を印加し、埋め込み型Ｎウェル領域２１及びＰウェル領域２３に正の電圧を印加する。ここで、埋め込み型Ｎウェル領域２１には、Ｐウェル領域２３に印加する電圧と同じか又はそれより高い電圧を印加する。図１１にこのときのゲート絶縁膜近傍の状態を表す模式図を示す。このような電圧関係にすると、Ｐウェル領域２３のゲート絶縁膜２５側の表面部２３´には正の電荷（正孔）が蓄積され、ゲート電極２６のゲート絶縁膜２５側の表面には負の電荷（電子）が蓄積される。元々、Ｐウェル領域２３では正孔が多く存在し、ゲート電極２６では電子が多く存在している。従って、ゲート絶縁膜２５側のＰウェル領域２３表面部及びゲート電極２６表面部のどちらにも空乏層は形成されず、この半導体装置の容量はゲート絶縁膜の膜厚のみの容量となる。
【００３０】
（比較例）図１２に上記第２の実施形態の比較例による半導体装置の概略構成を示す。Ｐ型半導体基板９０に埋め込み型Ｎウェル領域９１が設けられ、Ｎ＋拡散層９２はこの埋め込み型Ｎウェル領域９１に電圧を印可するための電極となる。埋め込み型Ｎウェル領域９１の上にはＰウェル領域９３が設けられ、Ｐ＋拡散層９４はこのＰウェル領域９３に電圧を印加するための電極となる。Ｎ＋拡散層９２は素子分離領域９７ａと９７ｂの間に形成される。
【００３１】
Ｐウェル領域９３の上にはゲート絶縁膜９５が設けられ、さらにその上にはゲート電極９６が設けられている。ゲート絶縁膜９５はシリコン酸化膜で形成されている。ゲート電極９６はウェル領域９３とは同じ極性（この場合はＰ型）を有する高濃度の不純物がドープされたポリシリコンで形成されている。
【００３２】
この半導体装置のゲート電極９６に負の電圧を印加し、埋め込み型Ｎウェル領域９１及びＰウェル領域９３に正の電圧を印加する。ここで、埋め込み型Ｎウェル領域９１には、Ｐウェル領域９３に印加する電圧と同じか又はそれより高い電圧を印加する。このような電圧を印加すると、Ｐ＋拡散層９４間に正電荷（正孔）が蓄積され、０Ｖ以下のゲート電圧でほぼ一定の容量を得ることが出来る。しかし、ゲート電極９６にはＰ型不純物がドープされており、ゲート電極９６内を浮遊している正孔が負の電荷側に引き寄せられ、ゲート絶縁膜９５側の表面に空乏層が生じる。この空乏層による容量のため、全体としての容量が小さくなる。
【００３３】
図１３に上記第２の実施形態による半導体装置のＭＯＳ型キャパシタと比較例による半導体装置のＭＯＳ型キャパシタのＣ−Ｖ特性を示す。第２の実施形態を実線で、比較例を破線で示す。第２の実施形態による半導体装置のＭＯＳ型キャパシタは比較例と違い、電圧の印加によって空乏層が形成されないので容量を大きくとることができる。
【００３４】
また、上記第２の実施形態の半導体装置と同様の構成のアンチヒューズ素子は、電圧の印加により空乏層が生じるアンチヒューズ素子と比較して、空乏層が生じない分だけ絶縁破壊に必要な印加電圧を低くすることができる。
【００３５】
このように、第２の実施形態により、ゲート電極およびウェル領域の表面部に空乏層が生じることを抑えることができ、ゲート絶縁膜の膜厚のみの容量の半導体装置を得ることができる。また、絶縁破壊に要する電圧が高くることを防止するアンチヒューズ素子を得ることができる。
【００３６】
（第３の実施形態）本発明の第３の実施形態によるチャージポンプ回路の概略構成を図１４に示す。入力端子１３０には電源電圧が印加され、出力端子１３２からは昇圧された電圧が出力される。入力ＭＯＳトランジスタ１３１のソース領域には入力端子１３０及びこの入力ＭＯＳトランジスタ１３１のゲート電極が接続される。入力ＭＯＳトランジスタ１３１のドレイン領域と出力端子１３２との間には複数の昇圧ＭＯＳトランジスタ１３３が直列に接続されている。昇圧ＭＯＳトランジスタ１３３のゲート電極はそれぞれのソース領域に接続される。複数のキャパシタ１００はそれぞれ端子１２２が昇圧ＭＯＳトランジスタ１３３のソース領域に接続される。
【００３７】
隣接するキャパシタ１００の端子１２３にはそれぞれ互いに相補的なパルス信号Φ１、Φ２が入力される。
【００３８】
キャパシタ１００は図１に示す上記第１の実施形態による半導体装置と同様の構成のＭＯＳキャパシタであり、端子１２２はゲート電極１４に電圧を印加する端子、端子１２３はＮ＋拡散層１２に電圧を印加する端子である。
【００３９】
チャージポンプ回路は、入力端子１３０に電源電圧が印加されるとともに相補的なパルス信号Φ１、Φ２が端子１２３にそれぞれ入力されると、昇圧動作し、出力端子１３２から昇圧された電圧を出力する。
【００４０】
キャパシタ１００は、従来のＭＯＳキャパシタと比較し、空乏層の発生を抑えることができるため容量が小さくならない。従って、従来のＭＯＳキャパシタを用いたチャージポンプ回路と比較して、本実施形態によるチャージポンプ回路は昇圧能力が向上したものとなる。
【００４１】
キャパシタ１００を図９に示す上記第２の実施形態による半導体装置と同様の構成のＭＯＳキャパシタとする場合は、端子１２２はＮ＋拡散層２２、Ｐ＋拡散層２４に電圧を印加する端子、端子１２３はゲート電極２６に電圧を印加する端子である。
【００４２】
（第４の実施形態）本発明の第４の実施形態による記憶回路の概略構成を図１５に示す。記憶回路ＭＣはセルブロックＣＢ、行選択制御回路部ＲＤ、センス及びデータ線制御回路部ＳＤ、バッファ及びデータレジスタ部ＤＲ、内部電位発生回路及びロジック回路部ＬＶ、高電圧の発生及び記憶回路ＭＣの各部に印加する電圧の制御を行う電圧コントロールブロックＶＶを有する。ここではセルブロックＣＢの構成を１０２４ビット（３２ビット×３２ビット）とした場合について説明する。
【００４３】
セルブロックＣＢは図１６に示すように１０２４個のヒューズセル部５１０が３２ビット×３２ビットのマトリクス（アレイ）状に配列されている。但し図１６では便宜上４つ（２ビット×２ビット）のヒューズセル部５１０を示している。各ヒューズセル部５１０は、２端子を有するアンチヒューズ素子Ｆ、アンチヒューズ素子Ｆへの非プログラム時の電界を緩和するためのｐ型ＭＯＳトランジスタ（保護トランジスタ）５１１、アンチヒューズ素子Ｆ及び保護トランジスタ５１１とデータ線ＤＬとの接続を制御する選択トランジスタ（選択スイッチ）であるｎ型ＭＯＳトランジスタ５１２を有する。
【００４４】
アンチヒューズ素子Ｆは図１に示す上記第１の実施形態による半導体装置と同様の構成のＭＯＳ構造の半導体素子であり、この半導体素子に対して最大定格を超える高電圧を印加し、ゲート絶縁膜１３を物理的に破壊することによりヒューズデータを記憶する。例えば、絶縁膜破壊前のアンチヒューズ素子には“０”というヒューズデータが蓄えられ、絶縁膜破壊後のアンチヒューズ素子には“１”というヒューズデータが蓄えられているものとする。従って本実施形態における記憶回路ＭＣはデータを１度だけ書き込むことが可能なＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ）メモリとして機能する。
【００４５】
アンチヒューズ素子Ｆのゲート電極側端子（図１で示すところのゲート電極１４に電圧を印加する端子）及び保護トランジスタ５１１のソース／ドレイン端子の一方には電圧コントロールブロックＶＶからの電位ＶＢＰＤＤが印加されるようになっている。アンチヒューズ素子Ｆの他方の端子（図１で示すところのＮ＋拡散層１２に電圧を印加する端子）は保護トランジスタ５１１のソース／ドレイン端子の他方とｎ型ＭＯＳトランジスタ５１２のソース／ドレイン端子の一方との接続点に接続されている。保護トランジスタ５１１及びｎ型ＭＯＳトランジスタ５１２のゲート端子は３２本のヒューズワード線（行選択線）ＦＷＬ（ＦＷＬ＜３１：０＞）のいずれか１本に接続されている。また、ｎ型ＭＯＳトランジスタ５１２のソース／ドレイン端子の他方は３２本のデータ線ＤＬ（ＤＬ＜３１：０＞）のいずれか１本に接続されている。
【００４６】
つまり、マトリクス状に配列された１０２４ビット分のヒューズセル部５１０のうち、行方向に配列されている３２ビット分のヒューズセル部５１０はそれぞれ共通のヒューズワード線ＦＷＬに接続されている。ヒューズワード線ＦＷＬはそれぞれ、行選択制御回路部ＲＤを構成するデコード回路５１３により駆動される。従って、あるデコード回路５１３によりヒューズワード線ＦＷＬのいずれかを駆動させることによって、同じヒューズワード線ＦＷＬに接続されている３２ビット分のヒューズセル部５１０が同時に選択される。
【００４７】
同様に、列方向に配列されている３２ビット分のヒューズセル部５１０はそれぞれ共通のデータ線ＤＬに接続されている。列方向の３２ビット分のヒューズセル部５１０が共通に接続されるデータ線ＤＬのそれぞれは、センス及びデータ線制御回路部ＳＤを構成するデータセンス・プログラム回路５１４により制御される。従って、あるデータセンス・プログラム回路５１４によりデータ線ＤＬのいずれかを制御することによって、行方向に配列されている３２ビット分のヒューズセル部５１０のうち、所望のヒューズセル部を選択できる。
【００４８】
行選択制御回路部ＲＤは３２個のデコード回路５１３により構成されている。行選択制御回路部ＲＤは、図１５に示すように、電圧コントロールブロックＶＶにより電位ＶＢＰＢＴが供給される。
【００４９】
センス及びデータ線制御回路部ＳＤはデータ線ＤＬ毎に設けられた３２個のデータセンス・プログラム回路５１４を有する。各データセンス・プログラム回路５１４は、データ線ＤＬを駆動し、ヒューズセル部５１０よりデータ線ＤＬ上に読み出されたデータ（例えば、電流値）を基準値などとの比較によりセンスするセンスアンプ（図示しない）などを有して構成される。
【００５０】
内部電位発生回路及びロジック回路部ＬＶは図示していないコントローラ側から各種の制御信号（ＣＬＫ、ＷＥ等）を取り込んで、新たな制御信号（ａｄｄｒｅｓｓ等）を生成したり、上記センスアンプの制御などに用いられる内部電位を発生したりする。
【００５１】
電圧コントロールブロックＶＶは電位ＶＢＰＤＤ及び電位ＶＢＰＢＴを生成、供給する電源回路から構成される。この電圧コントロールブロックＶＶにより、例えば電位ＶＢＰＤＤはプログラム動作時が電位ＶＢＰ（アンチヒューズ素子Ｆの最大定格を超える電圧）、データ読み出し時が電源電圧ＶＤＤ、スタンバイ時の電位ＶＢＰＤＤが０Ｖとなるように、それぞれ制御される。また、電位ＶＢＰＢＴは、プログラム動作時が電位ＶＢＰ（アンチヒューズ素子Ｆの最大定格を超える電圧）、データ読み出し時が電源電圧ＶＢＴ（読み出し時のヒューズワード線ＦＷＬの電位（中間電位））、スタンバイ時の電位ＶＢＰＢＴが０Ｖとなるように、それぞれ制御される。
【００５２】
バッファ及びデータレジスタ部ＤＲは外部とやりとりするデータ（入力データＤＩ＜３１：０＞、出力データＤＯ＜３１：０＞）を管理するためのもので、３２個のバッファ及びデータレジスタ５１５を有する。バッファ及びデータレジスタ５１５は、図１６に示すように、データ線ＤＬ毎に設けられたデータ制御回路５１５ａ及びデータ保持回路５１５ｂを有して構成される。データ制御回路５１５ａは、書き込み制御回路として、データ保持回路５１５ｂを介して、データセンス・プログラム回路５１４にプログラム制御信号Ｐｒｏｇｒａｍ  ｃｔｒｌを供給する。バッファ及びデータレジスタ５１５はそれぞれパラレル入出力端子ＰＴが接続されており、３２ビット分のヒューズデータを同時に出力できる。また、一端のバッファ及びデータレジスタ５１５にはシリアル入力端子ＳＩが接続され、他端のバッファ及びデータレジスタ５１５にはシリアル出力端子ＳＯが接続されている。
【００５３】
この記憶回路ＭＣの動作について説明する。例えば、ヒューズセル部５１０に格納されているデータを読み出す際には、デコード回路５１３によりそのヒューズセル部５１０が接続されているヒューズワード線ＦＷＬが選択される。これにより、この選択されたヒューズワード線ＦＷＬに接続されているヒューズセル部５１０に格納されているデータがデータ線ＤＬを介して読み出される。読み出されたデータは、データセンス・プログラム回路５１４によって増幅、保持される。増幅されたデータ（ＲＤ＜３１：０＞）はバッファ及びデータレジスタ５１５により保持された後、パラレル入出力端子ＰＴを介して出力される。
【００５４】
これに対し、ヒューズセル部５１０にデータを書き込む場合は、まずデコード回路５１３によりそのヒューズセル部５１０が接続されているヒューズワード線ＦＷＬが選択される。また、パラレル入出力端子ＰＴ又はシリアル入力端子ＳＩを介して、バッファ及びデータレジスタ５１５内にデータが取り込まれる。このデータはデータセンス・プログラム回路５１４により、データ線ＤＬを介してヒューズセル部５１０に書き込まれる。データ書き込みの際、ヒューズセル部５１０のアンチヒューズ素子Ｆのゲート絶縁膜にはＶＢＰという最大定格を超える電圧が印加され、ゲート絶縁膜が破壊されることでヒューズデータのプログラムが行われる。
【００５５】
このようにしてヒューズセル部５１０へのデータの書き込み、ヒューズセル部５１０からのデータの読み出しが行われる。
【００５６】
ここで、アンチヒューズ素子Ｆは、電圧の印加により空乏層が生じる従来のアンチヒューズ素子と比較して、空乏層が生じない分絶縁破壊に必要な印加電圧（ＶＢＰ）を低くすることが出来る。従って、従来のアンチヒューズ素子を使用した記憶回路と比較して、本実施形態における記憶回路は書き込み電圧を低くすることができる。
【００５７】
アンチヒューズ素子Ｆを図９に示す上記第２の実施形態による半導体装置と同様の構成のアンチヒューズ素子とする場合は、Ｎ＋拡散層２２、Ｐ＋拡散層２４に電圧を印加する端子に電圧コントロールブロックＶＶからの電位ＶＢＰＤＤが印加され、ゲート電極２６に電圧を印加する端子は保護トランジスタ５１１のソース／ドレイン端子とｎ型ＭＯＳトランジスタ５１２のソース／ドレイン端子の一方との間に接続される。
【００５８】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。例えば、上記実施形態では半導体基板にＰ型半導体基板を用いていたが、Ｎ型半導体基板にしてもよい。その場合はウェル領域やゲート電極にドープする不純物の極性（Ｐ型、Ｎ型）および印加する電圧の正負を反対にする。また、ゲート絶縁膜に比誘電率の高い材料を使用する構成にしてもよい。また、素子分離領域はＳＴＩで形成されているが、ＬＯＣＯＳ（Local Oxidation of Silicon：局所酸化）構造にしてもよい。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態による半導体装置の概略構成図である。
【図２】同第１の実施形態による半導体装置の概略構成図である。
【図３】同第１の実施形態による半導体装置のゲート絶縁膜近傍の拡大模式図である。
【図４】比較例による半導体装置の概略構成図である。
【図５】比較例による半導体装置の等価回路図である。
【図６】比較例による半導体装置のＣ−Ｖ特性図である。
【図７】比較例による半導体装置の概略構成図である。
【図８】本発明の第１の実施形態による半導体装置と比較例による半導体装置のＣ−Ｖ特性図である。
【図９】本発明の第２の実施形態による半導体装置の概略構成図である。
【図１０】同第２の実施形態による半導体装置の概略構成図である。
【図１１】同第２の実施形態による半導体装置のゲート絶縁膜近傍拡大模式図である。
【図１２】比較例による半導体装置の概略構成図である。
【図１３】本発明の第２の実施形態による半導体装置と比較例による半導体装置のＣ−Ｖ特性図である。
【図１４】本発明の第３の実施形態によるチャージポンプ回路の概略構成図である。
【図１５】本発明の第４の実施形態による記憶回路の概略構成図である。
【図１６】同第４の実施形態による記憶回路における要部の概略構成図である。
【符号の説明】
【００６０】
１０  基板
１１  ウェル領域
１２  Ｎ＋拡散層
１３  ゲート絶縁膜
１４  ゲート電極
１５  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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