(57)【要約】【課題】寄生容量および寄生抵抗が低く、基板ノイズの影響を受け難いインダクタ素子を提供する。【解決手段】インダクタ素子３００の製造方法であって、半導体基板１１０をエッチングすることにより、半導体基板１１０の面方向に平行な面が周囲から離間した柱状部１４０を形成する工程と、柱状部１４０の表面にＡｕ層３２０を形成する工程とを含む。また、柱状部１４０を形成する工程は、半導体基板１１０に厚さ方向を薄くした薄化領域１２０を形成する工程、および、薄化領域１２０に一対の貫通穴１３０を形成する工程を含む。【選択図】図１４
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【特許請求の範囲】
【請求項１】
半導体基板をエッチングして、前記半導体基板の面方向に平行な面が周囲から離間した柱状部を形成する工程と、
前記柱状部の前記面に導体層を形成する工程と
を備えるインダクタ素子の製造方法。
【請求項２】
前記柱状部を形成する工程は、前記半導体基板を厚さ方向に薄くした薄化領域を形成する工程、および、前記薄化領域に一対の貫通穴を形成する工程を有する請求項１に記載の製造方法。
【請求項３】
前記導体層を形成する工程が、前記貫通穴の内面に前記導体層を被着させる工程を有する請求項２に記載の製造方法。
【請求項４】
前記導体層を形成する工程が、前記柱状部の前記面の全周に前記導体層を被着させる工程を有する請求項３に記載の製造方法。
【請求項５】
前記導体層を形成する工程が、高周波電流が流れる深さと等しい厚さに前記導体層を形成する工程を有する請求項１に記載の製造方法。
【請求項６】
前記導体層を形成する工程が、金属薄膜により前記導体層を形成する工程を有する請求項１に記載の製造方法。
【請求項７】
前記導体層を形成する工程が、前記柱状部の前記面にＣｒ層を被着させる工程、および、前記Ｃｒ層に重ねてＡｕ層を被着させる工程を有する請求項６に記載の製造方法。
【請求項８】
前記導体層を形成する工程が、スパッタ法により前記Ｃｒ層を形成する工程、および、メッキ法により前記Ａｕ層を形成する工程を有する請求項７に記載の製造方法。
【請求項９】
請求項１から請求項８までのいずれか１項に記載の製造方法で製造されたインダクタ素子。
【請求項１０】
半導体基板をエッチングすることにより形成され、前記半導体基板の面方向に平行な面が周囲から離間した柱状部と、
前記柱状部の前記面に被着された導体層と
を備えるインダクタ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクタおよびその製造方法に関する。より詳細には、半導体基板上に被着された導体薄膜で形成されたインダクタ素子と、その製造方法に関する。
【背景技術】
【０００２】
高周波デバイスに用いられるインダクタ素子において、高いＱ値（Ｑｕａｌｉｔｙ  Ｆａｃｔｏｒ）が求められる。しかしながら、シリコン半導体基板上に被着させた導体薄膜をパターニングして形成したインダクタ素子では、導体薄膜自体の導体損が高いこと、導電薄膜パターンおよび半導体基板の間に寄生容量が生じること等が原因で、高いＱ値を得ることが難しい。
【０００３】
また、システムオンチップ（ＳＯＣ）と呼ばれる半導体装置では、ひとつのチップ内にデジタル信号回路、アナログ信号回路、高周波信号回路などの複数種類の信号回路が集積化される。このような半導体装置では、回路ブロック間の相互作用、特に、シリコン半導体基板を通してアナログ信号回路および高周波信号回路にカップリングされるデジタルスイッチングノイズがデバイス特性を低下させることが知られている。そのなかでも特に、インダクタ素子のように基板上で大きな面積を占有するＲＦ受動素子は、シリコン半導体基板および受動素子の間で容易にカップリングが生じて特性が低下する。
【０００４】
そこで、下記特許文献１には、シリコン半導体基板上に基板と同電位のポリシリコン層を形成して、その上に形成された導体薄膜によりインダクタ素子を形成することが記載される。これにより、インダクタ素子およびポリシリコン層の間の容量とポリシリコン層自体の抵抗とがインダクタ素子への寄生容量および寄生抵抗となるので、寄生抵抗および寄生容量を小さくできる。
【０００５】
また、下記特許文献２には、半導体基板上に絶縁材料を充填した溝を形成して、その上にインダクタ素子を装荷することが記載される。これにより、半導体基板の絶縁性が向上され、インダクタ素子から基板への高周波電流のリーク、基板からインダクタ素子への誘導電流が防止され、インダクタ素子の損失が低減される。
【特許文献１】特開２０００−１８８３７３号公報
【特許文献２】特開２０００−７７６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の構造では、インダクタ素子を形成する導体薄膜およびポリシリコン層の間の寄生容量が大きくなり、大きな特性向上は得られない。また、特許文献２に記載の構造は、基板ノイズの遮断には寄与しない。
【０００７】
更に、高いＱ値を有し、基板を介したノイズの影響を受け難いインダクタ素子として、ボンディングワイヤを利用することも提案されている。しかしながら、ウェハプロセスで製造される集積回路にボンディングワイヤを別途組み込むことと、生産性を低下させるという課題がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の第１の形態として、半導体基板をエッチングして、半導体基板の面方向に平行な面が周囲から離間した柱状部を形成する工程と、柱状部の面に導体層を形成する工程とを備えるインダクタ素子の製造方法が提供される。これにより、基板に対する導体面積の割合が大きくなり、基板の寄生容量に起因するＱ値の低下が少ないインダクタを製造できる。また、基板ノイズの影響からも逃れられる。
【０００９】
また、上記製造方法において、柱状部を形成する工程は、半導体基板を厚さ方向に薄くした薄化領域を形成する工程、および、薄化領域に一対の貫通穴を形成してもよい。これにより、Ｑ値の高いインダクタを、半導体プロセスで製造できる。従って、所望の仕様を精度よく実現できると共に、量産にも適している。
【００１０】
更に、上記製造方法において、導体層を形成する工程が、貫通穴の内面に導体層を被着させる工程を有してもよい。これにより、導体面積を一層広くして、インダクタ素子の導体損を低減できる。
【００１１】
また、上記製造方法において、導体層を形成する工程が、柱状部の面の全周に導体層を被着させる工程を有してもよい。これにより、基板上の占有面積が小さいにもかかわらず、導体面積が更に広く、寄生容量および導体損の低いインダクタを製造できる。
【００１２】
また、上記製造方法において、導体層を形成する工程が、高周波電流が流れる深さと等しい厚さに導体層を形成する工程を有してもよい。これにより、導体層の膜厚を小さくして、材料を節約できると共に、製造に要する時間を節約できる。
【００１３】
また、上記製造方法において、導体層を形成する工程が、金属薄膜により導体層を形成する工程を有してもよい。これにより、導体損の低いインダクタを容易に製造できる。
【００１４】
また、上記製造方法において、導体層を形成する工程が、柱状部の前記面にＣｒ層を被着させる工程、および、Ｃｒ層に重ねてＡｕ層を被着させる工程を有してもよい。これにより、Ａｕ層の付着強度を向上させることができると共に、Ａｕの基板への拡散を抑制できる。
【００１５】
また、上記製造方法において、導体層を形成する工程が、スパッタ法によりＣｒ層を形成する工程、および、メッキ法によりＡｕ層を形成する工程を有してもよい。これにより、立体的な柱状部の表面全体にＣｒ層およびＡｕ層を一括して成膜できる。
【００１６】
更に、本発明の第２の形態として、上記の製造方法で製造されたインダクタ素子が提供される。これにより、材料コストおよび製造コストが低く、小型であるにもかかわらずＱ値の高いインダクタが供給される。
【００１７】
また更に、本発明の第３の形態として、半導体基板をエッチングすることにより形成され、半導体基板の面方向に平行な面が周囲から離間した柱状部と、柱状部の面に被着された導体層とを備えるインダクタ素子が提供される。これにより、半導体プロセスを利用して、材料コストおよび製造コストが低く、小型であるにもかかわらずＱ値の高いインダクタが供給される。また、基板ノイズの影響も受け難い。
【００１８】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。従って、これらの特徴群のサブコンビネーションもまた発明となり得る。
【発明を実施するための最良の形態】
【００１９】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２０】
図１から図１４は、ひとつの実施形態に係るインダクタ素子３００の製造過程を手順毎に示す図である。なお、図４、図６、図８および図１０は、それぞれ、図３、図５、図７および図９に示す斜視図に対応する断面図である。また、これらの図において、共通の構成要素には共通の参照番号を付して、重複する説明を省く。
【００２１】
図１は、加工対象１００である半導体基板１１０の形状を示す斜視図である。ただし、以下に単一のインダクタ素子３００の製造について説明するが、この半導体基板１１０は、後述するように、大きな半導体ウェハ４１０の一部であってもよい。
【００２２】
図２は、薄化領域１２０の形成に用いるレジスト層２００を形成する工程を示す斜視図である。同図に示すように、レジスト層２００は、半導体基板１１０の下面において、薄化する領域が露出するように、中央部分が抜けたパターンで形成される。これにより、薄化領域１２０となる領域を選択的に加工できる。
【００２３】
図２に示す状態において、イオンミリング、ケミカルエッチング等により半導体基板１１０の厚さを薄くする加工をする。なお、薄化加工後は、レジスト層２００は除去される。
【００２４】
図３は、半導体基板１１０形成された薄化領域１２０の形状を示す斜視図である。同図に示すように、薄化領域１２０は、半導体基板１１０の下面において、その中央部分に形成される。図４は、図３に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。同図に示すように、薄化領域１２０において、半導体基板１１０は、その厚さが約１００μｍに減じられている。
【００２５】
図５は、薄化領域１２０を形成した半導体基板１１０に対して、貫通穴１３０を形成する場合に用いるレジスト層２１０を装荷する工程を示す斜視図である。また、図６は、図５に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。これらの図に示すように、レジスト層２１０は、半導体基板１１０の上面に装荷される。ここで、レジスト層２１０は、インダクタの中心となる部分の上部に設けられる。図６に示した例において、薄化領域１２０に対応した領域のレジスト層２１０が抜かれ、薄化領域１２０の中央を縦断する一定幅の領域にレジスト層２１０が残されたパターンが形成されている。従って、レジスト層２１０が抜かれた領域は、２つの領域に分かれている。また、例えば、中央のレジスト層２１０の面方向に沿った幅は約１００μｍにする。
【００２６】
図５に示す状態において、イオンミリング、ケミカルエッチング等により、半導体基板１１０に貫通穴１３０を形成する。また、貫通穴加工後は、レジスト層２１０は除去される。
【００２７】
図７は、レジスト層２１０を利用して貫通穴１３０が形成された半導体基板１１０の形状を示す斜視図である。また、図８は、図７に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【００２８】
これらの図に示すように、レジスト層２１０を利用して加工された半導体基板１１０は、その厚さを減じられた薄化領域１２０の更に内側に、一対の貫通穴１３０を有する。換言すれば、一対の貫通穴１３０に挟まれた領域には、柱状部１４０が形成される。なお、柱状部１４０の上面は、半導体基板１１０の周囲の表面から離隔している。
【００２９】
図９は、上記のように加工した半導体基板１１０に形成する導体層の下地となるＣｒ層３１０の形状を示す図である。また、図１０は、図９に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【００３０】
同図に示すように、半導体基板１１０の表面全体に、スパッタ法等によりＣｒ層３１０が被着される。このＣｒ層３１０は数μｍ程度の厚さを有することが好ましい。なお、Ｃｒ層３１０はＣＶＤ法により形成されてもよい。後述するＡｕ層３２０を、このＣｒ層３１０を下地として被着させることにより、Ａｕ層３２０の付着強度を向上させることができる。また、緻密なＣｒ層３１０が障壁となるので、Ａｕ層３２０の材料が半導体材料で形成された柱状部１４０に拡散することも防止できる。
【００３１】
図１１は、上記のようにＣｒ層３１０を形成した半導体基板１１０の柱状部１４０にＡｕ層３２０を被着させる場合に用いるレジスト層２２０を形成する工程を示す断面図である。同図に示すように、レジスト層２２０は、柱状部１４０以外の領域において、半導体基板１１０の表面に形成される。従って、レジスト層２２０の中央には、半導体基板１１０の面方向に垂直な断面が四角の柱状部１４０が、半導体基板１１０の面方向に沿って形成され、その側面が露出されている。
【００３２】
図１２は、半導体基板１１０にＡｕ層３２０を形成する工程を示す断面図である。同図に示すように、Ａｕ層３２０を形成する領域にはすでにＣｒ層３１０が形成されているので、メッキ法により膜厚が数十μｍのＡｕ層３２０を形成することができる。
【００３３】
なお、メッキ法等によると、膜厚が数十μｍのメッキ層を形成できるが、製造したインダクタ素子３００がマイクロ波帯域で使用される場合は、導体層の内部で電流が流れる領域は表面から数μｍ程度である。従って、Ａｕ層３２０の厚さは、電流が流れる深さまであればよい。具体的には、Ａｕ層３２０の厚を、２μｍ程度の膜厚で均一に形成すればよい。
【００３４】
なお、前記したように、図１１までの段階において、半導体基板１１０の表裏は、薄化領域１２０以外の領域をレジスト層２２０によりマスクされている。従って、スパッタ法により柱状部１４０のＡｕを表面に被着させて、Ａｕ層３２０を形成することもできる。
【００３５】
以上のような手順により、柱状部１４０の表面には筒状のＡｕ層３２０が形成される。この筒状のＡｕ層３２０は、周波電流が流れる有効断面積が広いインダクタとして用いることができる。このようなインダクタは、周囲の誘電体（半導体基板１１０）から離れているので、高いＱ値を有する。また、内部が略等電位となるので誘電損失が低く、半導体基板１１０の柱状部１４０の存在にもかかわらずＱ値の低下が少ない。ただし、後述するように、柱状部１４０を取り除くことにより、一層高い特性を得ることもできる。
【００３６】
図１３は、Ｃｒ層３１０およびＡｕ層３２０の内部から柱状部１４０を除去する工程を示す断面図である。同図に示すように、Ｃｒ層３１０およびＣｒ層３１０に積層されたＡｕ層３２０の内部から、半導体材料により形成された柱状部１４０を取り除くことにより空芯にして、インダクタ素子３００としての特性を向上させることができる。なお、Ｃｒ層３１０およびＡｕ層３２０は化学的に安定しているので、半導体材料を除去する任意のエッチング剤、例えばＫＯＨを用いたエッチングにより柱状部１４０を除去できる。
【００３７】
図１４は、上記のような一連の工程を経て製造された筒状のインダクタ素子３００の形状を単独で示す斜視図である。同図に示すように、このインダクタ素子３００は、内部が中空で、角筒状のＣｒ層３１０と、その表面に積層されたＡｕ層３２０とを備える。従って、空芯のインダクタ素子３００として良好な特性を有する。
【００３８】
図１５は、複数のインダクタ素子３００を１枚の半導体ウェハ４１０から一括して製造する工程を示す図である。Ｓｉウェハ等のウェハプロセス技術によれば、数１００μｍ程度の寸法の微小な構造物を再現性よく製造できる。従って、図１から図１４までを参照して説明した方法によれば、図１５に示すように、１枚の半導体ウェハ４１０上において、複数の加工対象１００を一括して加工できる。これにより、前記した良好な特性を有するインダクタ素子３００を、高い生産性で工業的に製造して供給できる。
【００３９】
なお、図１３および図１４において、インダクタ素子３００から柱状部１４０が取り除かれているが、これを取り除かずに使用してもよい。また、図１から図１４のインダクタ素子３００の柱状部１４０は断面が四角の四角柱であるが、これに限られず、円柱等であってもよい。
【００４０】
こうして製造されたインダクタ素子の中心部分は非導電体なので、基板からの寄生容量およびノイズの影響を受けなにくい。従って、高いＱ値を有するインダクタ素子として動作する。更に、このインダクタ素子は金属導体により形成されるので導体損が小さく、この点からも高いＱ値が得られる。また更に、ウェハプロセスで製造できるので、集積回路と同じ設備で効率よく製造できる。
【００４１】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加え得ることは当業者に明らかである。また、その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることは、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４２】
【図１】加工対象１００となる半導体基板１１０の形状を示す斜視図である。
【図２】薄化領域１２０の形成に用いるレジスト層２００を形成する工程を示す斜視図である。
【図３】薄化領域１２０を形成された半導体基板１１０の形状を示す斜視図である。
【図４】図３に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【図５】レジスト層２１０を装荷された半導体基板１１０を示す斜視図である。
【図６】図５に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【図７】レジスト層２１０を利用して加工された半導体基板１１０の形状を示す斜視図である。
【図８】図７に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【図９】レジスト層２２０を装荷された半導体基板１１０の形状を示す斜視図である。
【図１０】図９に示す半導体基板１１０のＸ−Ｘ断面を示す断面図である。
【図１１】Ｃｒ層３１０を形成された半導体基板１１０を示す断面図である。
【図１２】Ａｕ層３２０を形成された半導体基板１１０を示す断面図である。
【図１３】Ｃｒ層３１０およびＡｕ層３２０の内部から柱状部１４０を除去した状態を示す断面図である。
【図１４】インダクタ素子３００の形状を示す斜視図である。
【図１５】複数のインダクタ素子３００を１枚の半導体ウェハ４１０から一括して製造する工程を説明する図である。
【符号の説明】
【００４３】
１００、４００  加工対象、１１０  基板、１２０  薄化領域、１３０  貫通穴、１４０  柱状部、２００、２１０、２２０、２３０  レジスト層、３００  インダクタ素子、３１０  Ｃｒ層、３２０  Ａｕ層、４１０  半導体ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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