(57)【要約】【課題】金属ゲート電極のエッチング条件が、閾値電極を構成する材料が異なっても同一となる金属ゲート電極MOSFETを提供すること。【解決手段】ゲート酸化膜に接して形成された第１の金属層と第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETとゲート酸化膜に接して形成された第２の金属層と第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路において、第１の金属層と第２の金属層が異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる。  【選択図】    図１
2008091501.tif 000002
【特許請求の範囲】
【請求項１】
ゲート酸化膜に接して形成された第１の金属層と、第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETと、
ゲート酸化膜に接して形成された第２の金属層と、第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路装置において、
第１の金属層と第２の金属層が、異なった仕事関数を有する金属によって構成され、
第１の低抵抗層と第２の低抵抗層とが、同一の材料からなる多結晶で構成され、
第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、
第１の中間層および第２の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなることを特徴とする半導体集積回路装置。
【請求項２】
第１の金属層と第１の中間層が同一成長装置内で連続的に形成され、
且つ、第２の金属層と第２の中間層が同一成長装置内で連続的に形成されていることを特徴とする請求項１に記載の半導体集積回路装置。  
【請求項３】
第１及ぶ第２の中間層が、TiN又はTaNからなることを特徴とする請求項１又は２記載の半導体集積回路装置。
【請求項４】
前記同一の材料が、W、WSi2、Mo、Ru、Ta及びSiの何れか一つからなることを特徴とする請求項１乃至３記載の半導体集積回路装置。
【請求項５】
ゲート酸化膜に接して形成された第１の金属層と、第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETと、
ゲート酸化膜に接して形成された第２の金属層と、第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを備え、
第１の金属層と第２の金属層が、異なった仕事関数を有する金属によって構成され、
第１の低抵抗層と第２の低抵抗層とが、同一の材料からなる多結晶で構成され、
第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、
第１の中間層および第２の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる半導体集積回路装置の製造方法において、
第１の金属層となる第１の金属膜と、第１の中簡層となる第２の金属膜とを、同一成長装置内で連続的に形成する工程と、
且つ、第２の金属層となる第３の金属膜と、第２の中簡層となる第４の金属膜とを、同一成長装置内で連続的に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、金属層をゲート電極とするMOS電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transisiteor：MOSFET）に関する。
【背景技術】
【０００２】
MOSFETからなる半導体集積回路を高集積化するためには、ゲート絶縁膜を薄層化して単位面積当たりのゲート容量を大きくすることが重要である。しかし、MOSFETのゲート絶縁膜厚は既に1.5nm程度まで薄くなっており、これ以上の薄層化は困難になりつつある。
【０００３】
ゲート絶縁膜としては、シリコン酸化膜(SiO2膜)が広く用いられている。しかし、SiO2膜は、膜厚が1nm以下になるとリーク電流が大きくなり、ゲート絶縁膜として使用することができなくなる。この状況は、シリコン酸窒化膜(SiON膜)など他の絶縁膜を用いても同じである。すなわち、ゲート絶縁膜を1nm以下に薄層化することは困難であり、ゲート絶縁膜の薄層化によるゲート容量の増大は限界に達しつつある。
【０００４】
この問題を解決するため、現在２つの解決策が検討されている。第１の解決策は、HfO2やHfSiON等の高誘電率誘電体膜をゲート絶縁膜として使用することである。誘電率εの高い物質を絶縁膜として用いれば、ゲート絶縁膜を薄層化することなく、単位面積当たりのゲート絶縁膜容量Cox（=ε/d, dはゲート絶縁膜の厚さ）を大きくすることができる。
【０００５】
第２の解決策は、現在ゲート電極として用いられている多結晶シリコン膜を、金属膜に置き換えることである。  
【０００６】
図２３は、現在用いられているMOSFETの断面概略図である。ソース領域100及びドレイン領域101に挟まれたチャネル領域102の上に、SiO2酸化膜103を介してゲート電極が形成されている。
【０００７】
ゲート電極は、多結晶シリコン104からなる閾値電極（もしくは仕事関数電極）とNiSi又はCoSi2等からなる低抵抗層105からなっている。低閾値化のために、nチャネルMOSに対してはｎ型の多結晶シリコンが閾値電極（もしくは仕事関数電極）として用いられ、ｐチャネルMOSに対してはｐ型の多結晶シリコンが用いられる。閾値電極（もしくは仕事関数電極）として多結晶シリコンが用いられる理由は、多結晶シリコンからなるゲート電極では、ドーピングする不純物の種類及びその濃度を制御することによって、フェルミ準位の調整が容易だからである。
【０００８】
nチャネルMOSFETの低閾値化のためには、ゲート電極のフェルミ準位を伝導帯近傍に設定しなければならない。一方、pチャネルMOSFETでは、ゲート電極のフェルミ準位を価電子帯近傍に設定しなければならない。多結晶シリコンでは、ドーピングする不純物の種類及びその濃度によって、フェルミ準位の位置を調整することができる。従って、ゲート電極としてn+多結晶シリコン及びp+多結晶シリコンを用いることによって、nチャネルMOSFET及びpチャネルMOSFETの双方を低閾値化することができる。
【０００９】
また、多結晶シリコンが耐熱性及び加工性に優れている点も、ゲート電極として用いられて来た大きな理由である。ただし、多結晶シリコンには、低抵抗化に限界があるという欠点がある。この欠点を補うため、NiSiやCoSi2等のシリサイドからなる金属層を多結晶シリコンに積層して、ゲート電極を低抵抗化している。
【００１０】
尚、多結晶シリコン/シリサイド電極のようにゲート電極が多層構造からなっている場合、多結晶シリコンのように酸化膜（即ち、絶縁膜）に接している層を閾値電極（もしくは仕事関数電極）と呼ぶ。ゲート電極の低抵抗化のため閾値電極（もしくは仕事関数電極）の上に積層された低抵抗層は、ワイヤリング金属層と呼ばれる事がある。
【００１１】
しかし、多結晶シリコンゲートには別の問題が存在する。この問題は、ゲート絶縁膜が薄層化した場合に顕在化する。SiO2膜/多結晶シリコン界面は、キャリヤが満たされた多結晶シリコンからSiO2膜に突然変化するという理想的な構造にはなっていない。実は多結晶シリコンには、SiO2膜換算で0.5nm程度空乏化した領域が、SiO2膜/多結晶シリコン界面に接するようにして存在している。
【００１２】
この空乏化した多結晶シリコン層は、ゲート絶縁膜を見掛け上厚くし、単位面積当たりのゲート絶縁膜容量Coxを小さくしている。ゲート絶縁膜の容量等価膜厚(capacitance equivalent thickness(CET))、すなわちゲート絶縁膜の容量Coxから逆算した酸化膜厚ｄ’（=ε/ Cox）は、ゲート絶縁膜厚と空乏化した多結晶シリコン膜厚（SiO2換算）の和である。ゲート絶縁膜厚が厚い間は、空乏化した多結晶シリコン膜の存在は無視することが出来た。しかし、ゲート絶縁膜厚が1nmに近づいた今日では、0.5nm程度の空乏化は無視し得ない存在である。
【００１３】
この問題の解決策として、金属ゲート電極が検討されている。金属ゲート電極とは、閾値電極（もしくは仕事関数電極）が金属（フェルミ準位が伝導帯内部に入り込んでいる物質、但しシリサイドを除く）からなるゲート電極のことを言う。図２４は、金属ゲート電極を備えたCMOSFET(相補型MOSFET)を製造するために堆積された金属多層膜の断面概略図である（非特許文献１）。同図に示された金属多層膜は堆積された直後のものであり、まだゲート電極には加工されていない。
【００１４】
ｐチャネルMOSFET領域106には、HfO2絶縁膜111の上にRuからなる金属層107とTaNからなる金属層108が積層されている。ｎチャネルMOSFET領域109には、HfO2絶縁膜111の上に、TaSixNyからなる金属層110、Ruからなる金属層107、及びTaNからなる金属層108が積層されている。
【００１５】
Ru及びTaSixNyは、仕事関数（フェルミ準位）が夫々シリコンの価電子帯及び伝導帯に近い。従って、ｐチャネルMOSFETおよびnチャネルMOSFETの閾値電極（もしくは仕事関数電極）に適している。
【００１６】
図２４のような金属からなる閾値電極（もしくは仕事関数電極）を用いると、殆ど空乏層が発生せず且つゲート電極の仕事関数を価電子帯または伝導帯に近づけることができる。従って、容量等価膜厚CETの増加を阻止すると共にMOSFETの低閾値化も実現できる。
【非特許文献１】”Integration of Dual Metal Gate CMOS with TaSiN(NMOS) and Ru(PMOOS) Gate Electrodes on HfO2  Dielectric”, 2005 Symposium on VLSI Technology Digest of Technical Papers, p.50-51.
【非特許文献２】”Effect of the Composition on the Electrical Properties of TaSixNy Metal Gate Electrodes”, IEEE ELECTRON DEVICE LETTERS, VOL.24, 2003, p.429-431.
【発明の開示】
【発明が解決しようとする課題】
【００１７】
金属ゲート電極には、空乏層が殆ど発生しない。すなわち、金属ゲート電極を用いれば、容量等化膜厚の増加は避けることができる。従って、HfO2やHfSiON等の高誘電率誘電体膜と金属ゲート電極を組合わせることによって、現在MOSFETが直面している課題（単位面積当りのゲート容量増大の限界）は解決できるのではと期待されている。
【００１８】
しかし、金属ゲート電極には、未解決の問題が残されている。
【００１９】
閾値電極（もしくは仕事関数電極）を形成するための材料候補（TiN、TaSixNy等）には、比抵抗が数mΩ・cmと金属としては大きいものが多い。従って、これらの金属層の上には、比抵抗が10-5Ω・cm程度の低抵抗金属からなるワイヤリング金属層を積層する必要がある。ワイヤリング金属層としては、加工性及び耐熱性の観点からW及びMoが優れていている。
【００２０】
W等のワイヤリング金属層は、反応性イオンエッチング（RIE）によって、ゲート電極として理想的な形状にエッチング可能である。図２５は、細長の矩形マスクを用い、RIEによってW(又はMo)112をエッチングして形成したリッジ113の断面斜視図である。断面114はダレのない鮮明な矩形であり、リッジの稜線115は凸凹のない明瞭な直線になっている。すなわち、RIEによって、W等のワイヤリング金属層は、ゲート電極として理想的な形状に加工することが可能である。しかし、RIEによって形成したリッジの形状は、エッチングされる金属膜の結晶粒径や配向方向に大きく依存する。
【００２１】
ところでW等のワイヤリング金属層には、多結晶化しやすく、結晶粒径や配向方向が下地金属や成長条件によって変化しやすいという特質がある。このため、異なる閾値電極（もしくは仕事関数電極）（例えば、TaSixNyとRu）の上にW等からなるワイヤリング金属層を成長すると、結晶粒径や配向方向が異なった金属膜が形成されてしまう。特に、金属ゲート電極では、加工性に優れたワイヤリング金属層を閾値電極（もしくは仕事関数電極）に比べて厚く形成するので、この傾向（結晶粒径等の相違）は顕在化される。
【００２２】
その結果、ゲート電極を形成するためのエッチングの条件は、同じワイヤリング金属層を用いていたとしても、閾値電極（もしくは仕事関数電極）が異なると違ったものとなってしまう。現在の集積回路には、nチャネルMOSFETとpチャネルMOSFETが混在している。例えば、nチャネルMOSFETとｐチャネルMOSFETが直列に接続されたCMOS（complemetary MOSFET）によって構成された集積回路が代表例である。
【００２３】
上述したように、nチャネルMOSFETとｐチャネルMOSFETとでは、ゲート金属のエッチング条件が異なってしまう。従って、nチャネルMOSFETとｐチャネルMOSFETが併存する集積回路を金属ゲートMOSFET によって構成しようとすると、製造工程が複雑になる。即ち、nチャネルMOSFETの金属ゲート電極とｐチャネルMOSFETの金属ゲート電極とを、夫々別々に異なった条件でエッチングしなければならなくなる。
【００２４】
そこで、本発明の目的は、金属ゲート電極を形成するためのエッチング条件が、閾値電極（もしくは仕事関数電極）を構成する材料が異なっても同一となるMOSFET及びその製造方法を提供することである。
【課題を解決するための手段】
【００２５】
上記の目的を達成するために、本発明は、以下の様に構成され、以下の様な作用・効果を奏する。
【００２６】
（第１の発明）第１の発明は、ゲート酸化膜に接して形成された第１の金属層と、第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETと、ゲート酸化膜に接して形成された第２の金属層と、第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを有する半導体集積回路装置において、第１の金属層と第２の金属層とが、異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層が、同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなることを特徴とする。
【００２７】
第１の発明によれば、閾値電極（もしくは仕事関数電極）が異なる金属からなるゲート電極を、同一のエッチングによって同時に形成することができるので、ｎチャネルおよびｐチャネルMOSFETからなる半導体集積回路装置を金属ゲート電極MOSFETによって容易に構成することができる。    
【００２８】
（第２の発明）
第２の発明は、第１の発明において、第１の金属層と第１の中間層が同一成長装置内で連続的に形成され、且つ、第２の金属層と第２の中間層が同一成長装置内で連続的に形成されていることを特徴とする。  
【００２９】
第２の発明によれば、第１及び第２の中間層の粒径、結晶構造、及び配向方向が同一とすることができる。
【００３０】
（第３の発明）
第３の発明は、第１又は第２の発明において、第１及ぶ第２の中間層が、TiN又はTaNからなることを特徴とする。
【００３１】
第３の発明によれば、第１及ぶ第２の中間層を、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜に、容易にすることができる。
【００３２】
（第４の発明）
第４の発明は、第１乃至３の発明において、前記同一の材料が、W、WSi2、Mo、Ru、Ta及びSiの何れか一つからなることを特徴とする。
【００３３】
第４の発明によれば、低抵抗層を耐熱性を備えた材料で構成することができる。
【００３４】
（第５の発明）
ゲート酸化膜に接して形成された第１の金属層と、第１の金属層の上に形成された第１の低抵抗層とからなる第１のゲート電極を有するｎチャネルMOSFETと、ゲート酸化膜に接して形成された第２の金属層と、第２の金属層の上に形成された第２の低抵抗層とからなる第２のゲート電極を有するｐチャネルMOSFETとを備え、第１の金属層と第２の金属層が、異なった仕事関数を有する金属によって構成され、第１の低抵抗層と第２の低抵抗層とが、同一の材料からなる多結晶で構成され、第１の金属層と第１の低抵抗層の間に第１の中間層を有し、且つ第２の金属層と第２の低抵抗層の間に第２の中間層を有し、第１の中間層および第２の中間層が、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる半導体集積回路装置の製造方法において、第１の金属層となる第１の金属膜と、第１の中簡層となる第２の金属膜とを、同一成長装置内で連続的に形成する工程と、且つ、第２の金属層となる第３の金属膜と、第２の中簡層となる第４の金属膜とを、同一成長装置内で連続的に形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。
【００３５】
第１の発明によれば、閾値電極（もしくは仕事関数電極）が異なる金属からなるゲート電極を、同一のエッチングによって同時に形成することができるので、ｎチャネルおよびｐチャネルMOSFETからなる半導体集積回路装置を金属ゲート電極MOSFETによって容易に製造することができる。
【発明の効果】
【００３６】
本発明は、TiNやTaN等の中間層を閾値電極（もしくは仕事関数電極）とワイヤリング金属層の間に介在させることを特徴とする。ゲート電極をこの様に構成すると、たとえ閾値電極（もしくは仕事関数電極）が異なる金属によって構成されていても、その上に形成したワイヤリング金属層の粒径および配向方向は同じになる。従って、ｎチャネルおよびｐチャネルMOSFETのゲート電極を一度のエッチングで形成することができ、金属ゲート電極を有するMOSFETによって、ｎチャネルおよびｐチャネルMOSFET双方を具備する半導体集積回路を容易に形成することができる。
【発明を実施するための最良の形態】
【００３７】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。  
［素子構造］
（１）全体構成
図１は、本実施の形態による半導体集積回路を構成するCMOSFET(相補型MOSFET)の断面図である。ｎチャネルMOSFET50とｐチャネルMOSFET51が、高抵抗シリコン基板１に形成されている。ｎチャネルMOSFET50とｐチャネルMOSFET51は、STI(Shallow Trench Isolation)からなる素子分離領域2によって絶縁されている。この素子分離領域2は、400nm程度の浅い溝をSiO2で充填したものである。
【００３８】
（２）ゲート電極の構成
ｎチャネルMOSFET50の閾値電極（もしくは仕事関数電極）52は、仕事関数が3.9〜4.4eVの範囲にある金属で構成されるのが好ましい。具体的には、Ta,TaN,TaSi,TaSi2,TaSixNyの何れかが好ましい。TaSixNyの仕事関数は、膜形成時の組成およびその後の熱処理工程等によって、4.2〜4.4eVの範囲で変化する（非特許文献２）。ｎチャネルMOSFET50の閾値電極（もしくは仕事関数電極）52の膜厚としては、1〜10nm程度が好ましい。
【００３９】
ｎチャネルMOSFET50の中間層53としては、多結晶TiN又は多結晶TaN膜が好ましい。その膜厚としては、5〜20nmが好ましい。ワイヤリング層としては、W,WSi2,Mo,Ta,Ru等の耐熱性を備えた高融点金属又は多結晶シリコンからなる多結晶膜が好ましい。その膜厚としては、50〜100nm程度が好ましい。
【００４０】
ｐチャネルMOSFET51の閾値電極（もしくは仕事関数電極）55は、仕事関数が4.7〜5.3eVの範囲にある金属で構成されるの好ましい。具体的には、Ru,RuO2,TiN,TiSixNyの何れかが好ましい。その膜厚としては、1〜10nm程度が好ましい。
【００４１】
ｐチャネルMOSFET51の中間層56としては、多結晶TiN又は多結晶TaN膜が好ましい。その膜厚としては、5〜20nmが好ましい。ｐチャネルMOSFET51のワイヤリング金属層57としては、W,WSi2,Mo,Ta,Ru等の耐熱性を備えた高融点金属又は多結晶シリコンからなる多結晶膜が好ましい。その膜厚としては、50〜100nmが好ましい。
【００４２】
ｎチャネルMOSFET50の閾値電極（もしくは仕事関数電極）52とｐチャネルMOSFET51の閾値電極（もしくは仕事関数電極）55は、仕事関数が異なっている。このように仕事関数の異なる閾値電極（もしくは仕事関数電極）52,55を用いるのは、MOSFET50,51双方を低閾値化するためである。
【００４３】
（３）中間層
中間層53,56を設けた理由は、ｎチャネルMOSFET50のゲート電極及びｐチャネルMOSFET51のゲート電極双方を、ゲート電極として好ましい形状に同時に一回のエッチングで形成するためである。
【００４４】
この様な目的を達成するためには、中間層53,56を、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜で構成することが好ましい。この様な条件が満たされれば、本実施の形態のように閾値電極（もしくは仕事関数電極）52,55の材質が異なっていても、中間層53,56の上に形成されるワイヤリング金属層54,57の結晶粒径及び配向方向は同じものになる。その結果、ｎチャネルMOSFET50のゲート電極及びｐチャネルMOSFET51のゲート電極双方を、ゲート電極として好ましい形状に同時に一回のエッチングで形成することが可能になる。
【００４５】
多結晶膜をエッチングして得られる形状は、通常その結晶粒径や配向方向に依存する。ところで、W,Mo等のワイヤリング金属層に適した金属は多結晶膜として形成され易く、その結晶粒径や配向方向は、成長条件だけでなく下地金属層の組成、粒径、結晶構造、及び配向方向の影響を受けて変化する。従って、ワイヤリング金属層54,57をゲート電極として好ましい形状に同時に一回のエッチングで形成するためには、下地金属の組成、粒径、結晶構造、及び配向方向が同一であることが好ましい。
【００４６】
しかし、上述のとおり、ｎチャネルMOSFET50の閾値電極（もしくは仕事関数電極）52とｐチャネルMOSFET51の閾値電極（もしくは仕事関数電極）55は低閾値化のため異なった材料で構成される。従って、その組成、粒径、結晶構造、及び配向方向は、当然異なっている。このため閾値電極（もしくは仕事関数電極）52,55の上に直接ワイヤリング金属層54,57を成長してしまうと、ワイヤリング金属層54,57が大きさの大半を占めるゲート電極を、好ましい形状に同時に一回のエッチングで形成することはできない。
【００４７】
ところで、金属膜の中には、一定の成長条件のもと下地金属層が異なっても、粒径、結晶構造、及び配向方向が同一になるものが存在する。例えば、TiNやTaNを化学気相成長法（CVD法）で形成すると、半導体集積回路の製造に用いられる通常の成長条件では、下地金属層の種類に依らず一定の粒径、結晶構造、及び配向方向を有する多結晶膜に成長する。
【００４８】
従って、中間層53,56を、組成、粒径、結晶構造、及び配向方向が同一の導電性膜例えば(100)に配向したルチル構造のTiNや(111)配向した面心立方のTaNで構成すれば、ワイヤリング金属層54,57をゲート電極として好ましい形状に同時に一回のエッチングで形成できるようになる。尚、閾値電極（もしくは仕事関数電極）52,55は異なった材料で構成されているが、その膜厚が薄いので閾値電極（もしくは仕事関数電極）52,55の材質等の相違は、ゲート電極のエッチング形状には殆ど影響を及ぼさない。
【００４９】
但し、ワイヤリング金属層54,57を再現性良く同一形状にエッチングするためには、中間層53,56に接する閾値電極（もしくは仕事関数電極）52,55の上面が、酸化されていない方が好ましい。すなわち、閾値電極（もしくは仕事関数電極）52,55の上面が酸化されている場合には、ワイヤリング金属層54,57をゲート電極として好ましい形状に、同時に一回のエッチングで再現性良く形成することが困難になる。
【００５０】
化学気相成長法（CVD法）でTiNやTaNを形成すると、下地金属層の種類に依らず一定の粒径、結晶構造、及び配向方向を有する多結晶膜が成長する。しかし、それは下地金属層の表面が酸化されていない場合である。下地金属層の表面が酸化されている場合には、成長膜の粒径及び配向方向が乱れ易くなる。
【００５１】
しかし、閾値電極（もしくは仕事関数電極）52,55に適したTaSixNy, TiSixNyには、酸化されやすいという特質がある。従って、閾値電極（もしくは仕事関数電極）52,55の上面を露出したまま大気に晒すと、閾値電極（もしくは仕事関数電極）52,55の上面が酸素で強く酸化される。
【００５２】
酸化された閾値電極（もしくは仕事関数電極）52,55の上面は、中間層53,56の成長に悪影響を及ぼし、中間層53,56の結晶粒径や配向方向が一定しない原因となる。その結果、ワイヤリング金属層54,57の結晶粒径や配向方向も一定しなくなる。従って、ワイヤリング金属層54,57をゲート電極として好ましい形状に、同時に一回のエッチングで再現性良く形成することが困難になる。
【００５３】
ｎチャネルMOSFET50の閾値電極52（もしくは仕事関数電極）の上面の酸化層形成を防止するには、閾値電極（もしくは仕事関数電極）52と中間層53を同一成長装置内で連続的に成長すれば良い。この様にすれば、閾値電極（もしくは仕事関数電極）52の上面が酸化されることはない。従って、ワイヤリング金属層54を再現性良く同一形状にエッチングすることが可能になる。ｐチャネルMOSFET51の閾値電極（もしくは仕事関数電極）55の上面についても、同様である。または、中間層53,56を成長する前に、閾値電極（もしくは仕事関数電極）52,55の上面を注意深くクリーニング処理して、酸化層を除去しても良い。閾値電極（もしくは仕事関数電極）52,55の上面が酸化されているか否は、オージェ電子分光分析（Auger Electron Spectroscopy）のような表面分析法によって判断することができる。
【００５４】
図１のCMOSでは、組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜からなる中間層53,56を閾値電極（もしくは仕事関数電極）52,55とワイヤリング金属層54,57の間に介在させ、且つ閾値電極（もしくは仕事関数電極）52,55の上面の酸化が防止されている。従ってｎチャネルMOSFET50及びｐチャネルMOSFET51のゲート電極の形状を、一回のエッチングで図２５のようなゲート電極に適した形状に加工することができた。
【００５５】
尚、配向方向とは、多結晶膜を構成する各微結晶の特定の結晶軸が略同一方向に向いている場合に、当該特定の結晶軸の方向のことを言う。多結晶膜を構成する各微結晶の粒径（及び配向方向）は、一定ではなく中央値（又は中心方向）の周りに分布している。粒径（又は配向方向）が同一とは、比較する２つの多結晶膜について、平均粒径（又は配向方向の平均）が略同一であることを言う。具体的には、粒径が同一とは、比較する２つの多結晶膜の平均粒径の比が、好ましくは0.1以上10以下、更に好ましくは0.2以上5.0以下、最も好ましくは0.5以上2.0以下であることを言う。また、配向方向が同一とは、比較する２つの多結晶膜夫々において各微結晶の配向方向を平均化した方向（配向方向の平均、所謂多結晶膜の配向方向）が互いになす角度が、好ましくは45度以内（0度以上45度以下、以下同様）で、更に好ましくは30度以内、最も好ましくは10度以内であることを言う。
【００５６】
（４）ゲート酸化膜及びソース・ドレイン領域
ｎチャネルMOSFET50及びｐチャネルMOSFET51のゲート酸化膜58,59としては、膜厚1.5〜5nmのHfSixOyNz膜が好ましい。膜厚1〜3nmの二酸化シリコン膜（SiO2膜）又は酸窒化シリコン膜（SiON膜）であっても良いが、リーク電流が増大して絶縁膜として機能しなくなる限界膜厚に近い。従って、この様なSiO2膜またはSiON膜を用いる場合には、薄膜化による性能向上が難しくなる。
【００５７】
ｎチャネルMOSFET50のソース20及びドレイ21は、高抵抗シリコン基板１に形成されたｐ型ウェル領域4の表面に形成される。ソース20及びドレイン21は高キャリヤ濃度ｎ型シリコン層からなり、表面にはニッケルシリサイドNiSiからなるコンタクト電極26が形成されている。
【００５８】
ソース20又はドレイン21近傍において電界強度が過度に大きくなることを防止するため、ゲート絶縁膜58の直下近傍には、低キャリヤ濃度ｎ型シリコン層からなるエクステンション領域17が配置されている。サイドウオールスペーサー絶縁膜14及びサイドウオール絶縁膜19は、このエクステンション領域17に接するソース20またはドレイン21をイオン注入によって形成するためのものである。
【００５９】
ｐチャネルMOSFET51のソース23及びドレイ24は、高抵抗シリコン基板１に形成されたｎ型ウェル領域3の表面に形成される。ソース23及びドレイン24は高キャリヤ濃度ｐ型シリコン層からなり、表面にはニッケルシリサイドNiSiからなるコンタクト電極26が形成されている。
【００６０】
ソース23又はドレイン24近傍において電界強度が過度に大きくなることを防止するため、ゲート絶縁膜59の直下近傍には、低キャリヤ濃度p型シリコン層からなるエクステンション領域15が配置されている。サイドウオールスペーサー絶縁膜14及びサイドウオール絶縁膜19は、このエクステンション領域15に接するソース23及びドレイン24をイオン注入によって形成するためのものである。
【００６１】
［製造方法］
図２乃至２２に、図１に示したCMOSFETの製造方法を示す。
【００６２】
（１）ｎ型及びｐ型ウェルの形成
図２は、高抵抗シリコン基板1にｎウェル領域3及びｐウェル4を形成する工程を示している。図２（a）のように、まずSTI(Shallow Trench Isolation)からなる素子分離領域2を、高抵抗シリコン基板1に形成する。高抵抗シリコン基板1に深さ400nm程度の浅い溝を形成し、CVD(chemical vapor deposition)法により600nm程度の厚さのSiO2膜を堆積する。その後、CMP(Chemical Mechanical Polishing)法により、上記溝の外に堆積されたSiO2膜を除去して、STI(Shallow Trench Isolation)と呼ばれる絶縁物で充填された素子分離域2を形成する。次に、図２（b）のようにフォトレジスト膜60をマスクとしてリン（P）61を300kVでイオン注入する。同様に、フォトレジスト膜60をマスクとしてボロン（B）62を130kVでイオン注入し、その後の熱処理によって、Pを活性化してn型ウェル3を、Bを活性化してｐ型ウェル4を形成する（図２（c））。
【００６３】
（２）ゲート絶縁膜およびゲート電極の形成
次に、図３(a)のように、ゲート絶縁膜58,59となる酸化物5を、ｐ型ウェル領域4およびｎ型ウェル領域3が形成された高抵抗シリコン１の表面に形成する。ゲート絶縁膜としては、膜厚1〜3nm程度の二酸化シリコン膜（SiO2膜）又は酸窒化シリコン膜（SiON膜）を堆積しても良い。しかし、本実施の形態では、高誘電率ゲート絶縁膜として実用化が期待されているHfSiON膜を1.5〜5nm の厚さにCVD法で堆積する。
【００６４】
次に、図３(b)に示す通り、厚さ1〜10nm程度の金属膜6を、ゲート絶縁膜58,59となる酸化物5の上に堆積する。金属膜6は、nチャネルMOSFET50の閾値電極（もしくは仕事関数電極）52となる。ところで、ｎチャネルMOSFET50の閾値は、金属膜6の仕事関数とｐ型ウェル4のフェルミ準位の差によって決まる。従って、ｎチャネルMOSFET50を低閾値化するためには、金属膜6の仕事関数の範囲は3.9〜4.4eVであることが好ましい。この様な条件を満たす金属としては、Ta, TaN, TaSi, TaSi2, 及びTaSixNyなどがある。
【００６５】
本実施の形態では、厚さ5nm のTaSi0.5N2膜を金属膜6として堆積する。TaSi0.5N2膜は、Ta[N(CH3)2]5、NH3及びSi2H6を原料としてCVD法で堆積する。成長温度は、480℃とする。得られる膜は、閾値電極（もしくは仕事関数電極）に適した非晶質膜である。尚、TaSixNyの仕事関数は、膜形成時の組成及びその後の熱処理工程等により4.2〜4.4eVの範囲で変化する。
【００６６】
次に、図４(a)のように、ｎチャンネルMOSFET50の中間層52となる金属膜7を堆積する。金属膜7を構成する材料としては、下地金属層に依らず成長膜の粒径、結晶構造、及び配向方向が一定になりやすいTiN又はTaN等が好ましい。TiN又はTaNは、CVD法によって堆積される。得られる堆積膜は、直径10〜20nmの微結晶からなる多結晶である。
【００６７】
本実施の形態では、厚さ5〜20nmのTiN膜を、TaSi0.5N2からなる金属膜6すなわち閾値電極（もしくは仕事関数電極）52の上に、TiCl4とNH3を原料としてCVD法で堆積する。成長温度は、600〜650℃である。TaSixNy は酸化され易いので大気に晒されると、その上に成長させるTiN膜の粒径及び配向方向が乱れやすくなる。その結果、TiN膜からなる金属膜7の上に成長させるワイヤリング金属層54、57も、結晶粒径及び配向方向が一定しなくなってしまう（TiNではなくTaNを金属膜7としても、結果は同じである。）。そこで、本実施の形態では、異なった金属膜夫々を成長するための専用成長室が連結されたクラスタ型のCVD装置を用いて金属膜6及び金属膜7を連続的に堆積し、金属膜6すなわち閾値電極（もしくは仕事関数電極）52の表面が大気中に暴露されないようにした。
【００６８】
次に、図４(b)のように、ｐチャネルMOSFET51となる領域の上に堆積された金属膜6,7を除去するために、SiNからなるマスク膜8をCVD法で厚さ50nmに堆積する。マスク膜8の材料としては、SiO2又はSiも用いることができる。また、マスク膜8の厚さとしては、20〜100nmが適当である。
【００６９】
次いて図５(a)のように、pチャネルMOSFET51となる領域に形成されたマスク膜8を、フォトリソグラフィ法と反応性イオンエッチング法を用いて除去する。
【００７０】
次に、図５(b)のように、パターンニングされたマスク膜8をエッチングマスクとして、pチャネルMOSFET51となる領域に形成された金属膜6,7を、化学エッチングによって除去する。金属膜6,7の除去に化学エッチングを用いるのは、ゲート絶縁膜となる酸化物5へのプロセスダメージを最小にするためである。金属膜6,7の化学エッチングには、アンモニア・過酸化水素水混合溶液を用いる。アンモニア・過酸化水素混合溶液は、HfSiON（ゲート絶縁膜となる酸化物5）を侵すことなく、TiN（中間層53となる金属膜7）およびTaSixNy（閾値電極（もしくは仕事関数電極）53となる金属膜7）を選択的にエッチングする。
【００７１】
次に、図６に示す通り、厚さ1〜10nm程度の金属膜9を、酸化物5の上に堆積する。金属9は、ｐチャネルMOSFETの閾値電極（もしくは仕事関数電極）55となる。ところで、ｐチャネルMOSFET51の閾値は、金属膜9の仕事関数とｎ型ウェル3のフェルミ準位の差によって決まる。従って、ｐチャネルMOSFETを低閾値化するためには、金属膜9の仕事関数の範囲は4.7〜5.3eVであることが好ましい。この様な条件を満たす金属としては、Ru、RuO2、TiN、及びTiSixNyなどがある。
【００７２】
本実施の形態では、厚さ5nm のTiSi0.1N1.1膜を金属膜9として堆積する。TiSi0.1N1.1膜は、TiCl4、NH3及びN(SiH3)3を原料としてCVD法で堆積する。成長温度は、600〜650℃である。得られる膜は、閾値電極（もしくは仕事関数電極）に適した非晶質膜である。
【００７３】
次に、図7のように、ｐチャンネルMOSFET51の中間層56となる金属膜10を堆積する。金属膜10を構成する材料としては、下地金属層に依らず成長膜の粒径、結晶構造、及び配向方向が一定になりやすいTiN又はTaN等が好ましい。TiN又はTaNは、CVD法によって堆積される。得られる堆積膜は、直径10〜20nmの微結晶からなる多結晶である。
【００７４】
ｎチャンネルMOSFET50のワイヤリング金属層54から閾値電極（もしくは仕事関数電極）52に至る金属層と、ｐチャンネルMOSFET51のワイヤリング金属層57から閾値電極（もしくは仕事関数電極）55に至る金属層を同時にエッチングし、図２５のようなゲート電極に適した形状に加工することが本発明の目的である。従って、ｐチャンネルMOSFET51の中間層56がｎチャンネルMOSFET50の中間層53と組成、粒径、結晶構造、及び配向方向が同一の導電性多結晶膜となるように、ｐチャンネルMOSFET51の中間層56は、ｎチャンネルMOSFET50の中間層53と同一組成の金属層を、製造法及び製造条件を同一として成長することが好ましい。
【００７５】
そこで本実施の形態では、厚さ5〜20nmのTiN膜を、TiSi0.1N1.1からなる金属膜9すなわち閾値電極（もしくは仕事関数電極）55の上にTiCl4とNH3を原料として、ｎチャンネルMOSFET50の中間層53と同一条件でCVD法により堆積する。成長温度は、600〜650℃である。但し、CVD法で堆積したTiN膜及びTaN膜の粒径及び配向方向は、成長条件を変えてもあまり変わらない。従って、これらの膜の成長条件は、必ずしも同一である必要はない。
【００７６】
TiSixNy は酸化され易いので大気に晒されると、その上に成長させるTiN膜の粒径及び配向方向が乱れやすくなる。その結果、TiN膜からなる金属膜9の上に成長させるワイヤリング金属層54、57も、結晶粒径及び配向方向が一定しなくなってしまう（TaNを金属膜9としても、結果は同じである。）。そこで、本実施の形態では、異なった金属膜夫々を成長するための専用成長室が連結されたクラスタ型のCVD装置を用いて金属膜9及び金属膜10を連続的に堆積し、金属膜9すなわち閾値電極（もしくは仕事関数電極）55の表面が大気中に暴露されないようにした。
【００７７】
次に、図８のように、ｎチャネルMOSFET50となる領域の上に堆積された金属膜9,10を除去するために、SiNからなるマスク膜11をCVD法で厚さ50nmに堆積する。マスク膜11の材料としては、SiO2又はSiも用いることができる。また、マスク膜11の厚さとしては、20〜100nmが適当である。
【００７８】
次いて図９のように、ｎチャネルMOSFET50となる領域に形成されたマスク膜11を、フォトリソグラフィ法と反応性イオンエッチング法を用いて除去する。
【００７９】
次に、図１０のように、パターンニングされたマスク膜11をエッチングマスクとして、ｎチャネルMOSFET50となる領域に形成された金属膜9,10を、化学エッチングによって除去する。金属膜9,10の化学エッチングには、アンモニア・過酸化水素混合溶液を用いる。
【００８０】
次に、図１１のように、SiNからなるマスク膜8,11を反応性イオンエッチングにより除去する。その後、図１２のように、ｎチャネルMOSFET50及びｐチャネルMOSFET51のワイヤリング金属層54,57となる金属膜12を、50〜100nmの厚さに堆積する。ワイヤリング金属膜としては、W, WSi2, Mo, Ta, Ru又は多結晶シリコンが好ましい。多結晶シリコンには、加工が容易であるという利点がある。
【００８１】
本実施の形態では、Wからなる金属膜12を50nmスパッタリング法で堆積する。堆積温度は、室温である。
【００８２】
次に、ワイヤリング金属層54,57となる金属膜12の上に、金属膜6,7,9,10,12を加工してゲート電極を形成するために必要なマスク膜13を堆積する。マスク膜13はSiNからなり、CVDによる堆積する。マスク膜13の材料としては、SiO2を用いても良い。
【００８３】
次に、フォトリソグラフィ法と反応性イオンエッチング法を用いて、マスク膜13を反応性イオンエッチング用のマスクに加工する。加工後のマスク膜13をマスクとして、金属膜6,7,9,10,12を反応性イオンエッチングよりエッチングして、図１３のように、ｎチャネルMOSFET50およびｐチャネルMOSFET51用のゲート電極を同時に形成する。この様にして加工されたゲート電極は、ｎチャネルMOSFET50およびｎチャネルMOSFET51双方において、図２５のようなゲート電極として理想的な形状になる。
【００８４】
次に、ゲート電極直下を除く領域の酸化物5及び上記マスクを、希フッ酸によって除去する。ゲート電極がマスクとなりゲート電極直下の酸化物5は除去されずに、図１４のように、ゲート絶縁膜58,59になる。
【００８５】
次に、図１５のように、SiNからなるサイドウォールスペーサ絶縁膜14を、CVD法と反応性イオンエッチングを用いて形成する。
【００８６】
次に、図１６のように、パターニングされたフォトレジスト膜16を用いてn型ウェル領域にボロン62を0.4kVでイオン注入する。その後、レジスト膜16を除去する。
【００８７】
同様に、図１７のように、パターニングされたフォトレジスト膜18を用いてp型ウェル領域に砒素63を2.0kVでイオン注入する。その後、レジスト膜18を除去する。
【００８８】
次に、図１８のようにSiO2からなる絶縁膜27をCVD法によって形成し、反応性イオンエッチングによって図１９のようなサイドウォール19に加工する。
【００８９】
次に、図２０のように、パターニングされたフォトレジスト膜22を用いてp型ウェル領域に砒素63を25kVでイオン注入する。その後、レジスト膜22を除去する。
【００９０】
同様に、図２１のように、パターニングされたフォトレジスト膜25を用いてn型ウェル領域にボロン62を2.0kVでイオン注入する。その後、レジスト膜25を除去し、熱処理によってボロン及び砒素を活性化し、nチャネルMOSFET50のエクステンション領域17並びにソース及びドレイン領域20,21と、ｐチャネルMOSFET51のエクステンション領域15並びにソース及びドレイン領域23,24形成する。
【００９１】
最後に、ソース及びドレイン領域20,21,23,24にNiを堆積し、その後の熱処理によってドレイン領域20,21,23,24の上層部をシリサイド化しシリサイド電極26とする。シリサイド電極26には、プラグ電極を接合させる。
【産業上の利用可能性】
【００９２】
本発明は、半導体集積回路の製造業及び半導体集積回路を用いる電子機器の製造業において利用可能である。
【図面の簡単な説明】
【００９３】
【図１】本発明によるCMOSFETの断面図
【図２】本発明によるCMOSFETの製造工程（１）
【図３】本発明によるCMOSFETの製造工程（２）
【図４】本発明によるCMOSFETの製造工程（３）
【図５】本発明によるCMOSFETの製造工程（４）
【図６】本発明によるCMOSFETの製造工程（５）
【図７】本発明によるCMOSFETの製造工程（６）
【図８】本発明によるCMOSFETの製造工程（７）
【図９】本発明によるCMOSFETの製造工程（８）
【図１０】本発明によるCMOSFETの製造工程（９）
【図１１】本発明によるCMOSFETの製造工程（１０）
【図１２】本発明によるCMOSFETの製造工程（１１）
【図１３】本発明によるCMOSFETの製造工程（１２）
【図１４】本発明によるCMOSFETの製造工程（１３）
【図１５】本発明によるCMOSFETの製造工程（１４）
【図１６】本発明によるCMOSFETの製造工程（１５）
【図１７】本発明によるCMOSFETの製造工程（１６）
【図１８】本発明によるCMOSFETの製造工程（１７）
【図１９】本発明によるCMOSFETの製造工程（１８）
【図２０】本発明によるCMOSFETの製造工程（１９）
【図２１】本発明によるCMOSFETの製造工程（２０）
【図２２】本発明によるCMOSFETの製造工程（２１）
【図２３】従来のMOSFETの断面図
【図２４】従来の金属ゲートMOSFET製造工程中の素子断面図
【図２５】ゲート電極として好ましい形状にエッチングされた金属膜の斜視図
【符号の説明】
【００９４】
1           高抵抗シリコン基板１
2           素子分離領域
3           ｎ型ウェル領域
4           ｐ型ウェル領域
5           ゲート絶縁膜となる酸化物
6           nチャンネルMOSFETの閾値電極（もしくは仕事関数電極）となる金属膜
7           nチャンネルMOSFETの中間層となる金属膜
8           nチャンネルMOSFET領域用のマスク膜
9           ｐチャンネルMOSFETの閾値電極（もしくは仕事関数電極）となる金属膜
10          ｐチャンネルMOSFETの中間層となる金属膜
11          ｐチャンネルMOSFET領域用のマスク膜
12          ワイヤリング金属層となる金属膜
13          金属膜6,7,9,10を加工してゲート電極とするためのマスク膜
14          サイドウォールスペーサー絶縁膜
15          pチャネルMOSFETエクステンション領域となるBイオン注入領域
16          ｐチャネルMOSFETエクステンション領域形成のためにBイオン注入用フォ              トレジストマスク
17          nチャネルMOSFETエクステンション領域となるAsイオン注入領域 
18          ｎチャネルMOSFETエクステンション領域形成のためにAsイオン注入用フォ              トレジストマスク
19          サイドウォール絶縁膜
20          nチャネルのMOSFETのソース
21          nチャネルMOSFETのドレイン
22          nチャネMOSFETのソースを形成するために、イオン注入用マスクとして用              いられるフォトレジスト膜
23          pチャネルMOSFETのドレイン
24           pチャネルMOSFETのソース
25           nチャネMOSFETのソースを形成するために、イオン注入用マスクとして用              いられるフォトレジスト膜
26          ニッケルシリサイドコンタクト電極
27          サイドウォール絶縁膜となるSiO2膜
50          nチャネルMOSFET
51          ｐチャネルMOSFET
52          ｎチャネルMOSFETの閾値電極（もしくは仕事関数電極）
53          nチャネルMOSFETの中間層
54          ｎチャンネルMOSFETのワイヤリング金属層
55          ｐチャネルMOSFETの閾値電極（もしくは仕事関数電極）
56          ｐチャネルMOSFETの中間層
57          ｐチャンネルMOSFETのワイヤリング金属層
58,59       ゲート絶縁膜
60          ウェル形成のために、イオン注入用マスクとして用いられるフォトレジス              ト膜
61          P
62          B
63          As
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008091501.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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