(57)【要約】【課題】本発明は、半導体装置において、装置の性能を向上できるようにすることを最も主要な特徴とする。【解決手段】たとえば、Ｓｉ基板１１の主表面上には、その垂直方向に対し、板状（あるいは、棒状）のＳｉポスト１１ａが形成されている。Ｓｉポスト１１ａでのキャリア移動度を向上させるために、Ｓｉポスト１１ａの各側面には、Ｓｉ基板１１の主表面と直交する垂直方向に伸び応力を与えるための、ストレス印加層２１が設置されてなる構成となっている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
主表面上に、前記主表面に対して垂直方向に形成された半導体層を有する半導体基板と、
前記半導体層の側面に設けられ、前記半導体層に対して応力を与えるためのストレス印加層と
を具備したことを特徴とする半導体装置。
【請求項２】
前記半導体層は、板状あるいは棒状を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ストレス印加層は、前記半導体層に局所的に歪み応力を与えるものであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記歪み応力が、前記半導体層の垂直方向に働く伸び応力であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ストレス印加層は、絶縁性あるいは導電性を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体基板および前記ストレス印加層は、縦型構造のトランジスタを構成するものであることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記縦型構造のトランジスタが、高速バイポーラトランジスタであることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記縦型構造のトランジスタが、高耐圧低抵抗電界効果トランジスタであることを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するもので、たとえば、高速バイポーラトランジスタあるいは高耐圧低抵抗電界効果トランジスタに関する。
【背景技術】
【０００２】
一般に、バイポーラトランジスタの高速性能指標は遮断周波数（ｆT ）によって表され、高速・低消費電力化のためには、より小さいコレクタ電流（ＩC ）での高いｆT 特性が求められる。バイポーラトランジスタのｆT 特性は、ベース領域およびコレクタ領域を通過する電子（キャリア）の走行時間とエミッタ／ベース接合およびコレクタ／ベース接合の充放電時定数とで決定され、トランジスタ面積の縮小化とともに、エミッタ、ベース、コレクタ不純物拡散層の浅接合化に左右される。
【０００３】
とりわけ、ベース領域での電子走行時間はｆT 特性向上のための支配的因子であり、これまでに、従来のイオン注入法に変えてベース形成プロセスにエピタキシャル成長法を用いてベース幅を縮小する方法などが試みられている。さらには、エミッタ方向に傾斜型にゲルマニウムを添加することによってベース領域に電圧勾配（電界）を発生させ、電子のベース領域内でのドリフト電界加速効果を用いる、所謂ＳｉＧｅ−ＨＢＴ（Ｈｅｔｅｒｏ  Ｊｕｎｃｔｉｏｎ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）技術によるｆT 特性の向上が進められてきた。
【０００４】
しかしながら、さらなるｆT 特性向上のためには、ベース幅のいっそうの縮小またはベース濃度の低減が必要であり、トレードオフとなる性能として、ベース抵抗（ＲＢ）増加および耐圧（ＢＶｃｅｏ）低下を招く問題がある。
【０００５】
一方、従来の横型高耐圧低抵抗電界効果トランジスタ（たとえば、Ｎｃｈ）においては、Ｎ型ドリフト層の抵抗が、横型高耐圧低抵抗電界効果トランジスタの抵抗を決める要因となっている。また、この横型高耐圧低抵抗電界効果トランジスタの場合、Ｐ層から伸びる空乏化の程度によって、その耐圧が決まる。すなわち、高耐圧化のためにはＮ型ドリフト層の濃度を低く、低抵抗化のためにはＮ型ドリフト層の濃度を高くする必要がある。
【０００６】
しかしながら、性能の向上のためにはドリフト層を広げるのが有効であるものの、トランジスタの抵抗が高くなる問題がある。
【０００７】
なお、高速バイポーラトランジスタおよび高耐圧低抵抗電界効果トランジスタに関しては、すでによく知られている（たとえば、非特許文献１−５参照）。
【非特許文献１】“超高速ディジタルデバイス・シリーズ１  超高速バイポーラ・デバイス”  菅野卓雄監修／永田譲編  培風館刊
【非特許文献２】“７５−ＧＨｚ  ｆT   ＳｉＧｅ−ｂａｓｅ  ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ  ｂｉｐｏｌａｒ  ｔｒａｎｓｉｓｔｏｒｓ”  Ｇ．Ｌ．Ｐａｔｔｏｎ，Ｊ．Ｈ．Ｃｏｍｆｏｒｔ，Ｂ．Ｓ．Ｍｅｙｅｒｓｏｎ，Ｅ．Ｃｒａｂｂｅ，Ｇ．Ｓｃｉｌｌａ，Ｅ．ＤｅＦｒｅｓａｒｔ，Ｊ．Ｍ．Ｃ．Ｓｔｏｒｋ，Ｊ．Ｙ．−Ｃ．Ｓｕｎ，Ｄ．Ｌ．Ｈａｒａｍｅ，ａｎｄ  Ｊ．Ｎ．Ｂｕｒｇｈａｒｔｚ，  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔ．，ｖｏｌ．１１，ｐｐ．１７１−１７３，Ａｐｒ．１９９０
【非特許文献３】“パワーデバイス・パワーＩＣ  ハンドブック”  電気学会  高性能高機能パワーデバイス・パワーＩＣ調査専門委員会編  コロナ社刊
【非特許文献４】“１６−６０Ｖ  Ｒａｔｅｄ  ＬＤＭＯＳ  Ｓｈｏｗ  Ａｄｖａｎｃｅｄ  Ｐｅｒｆｏｒｍａｎｃｅ  ｉｎ  ａｎ  ０．７２μｍ  Ｅｖｏｌｕｔｉｏｎ  ＢｉＣＭＯＳ  Ｐｏｗｅｒ  Ｔｅｃｈｎｏｌｏｇｙ”  Ｃｈｉｎ−Ｙｕ  Ｔｓａｉ，Ｔａｙｌｏｒ  Ｅｆｌａｎｄ，Ｓａｍｅｅｒ  Ｐｅｎｄｈａｒｋａｒ，Ｊｏｚｅｆ  Ｍｉｔｒｏｓ，Ａｌｉｓｏｎ  Ｔｅｓｓｍｅｒ，Ｊｅｆｆ  Ｓｍｉｔｈ，Ｊｏｈｎ  Ｅｒｄｅｌｊａｃ，Ｌｏｕ  Ｈｕｔｔｅｒ，  Ｍｉｘｅｄ  Ｓｉｇｎａｌ  Ｐｏｗｅｒ  Ｃｏｍｐｏｎｅｎｔ  ａｎｄ  Ｐｏｗｅｒ  ＢｉＣＭＯＳ  Ｐｒｏｓｅｓｓ  Ｄｅｖｅｌｏｐｍｅｎｔ  Ｔｅｘａｓ  Ｉｎｓｔｒｕｍｅｎｔｓ  Ｉｎｃｏｒｐｏｒａｔｅｄ  １９９７  ＩＥＥＥ
【非特許文献５】“Ａ  ３３Ｖ，  ０．２５ｍΩ−ｃｍ2   ｎ−ｃｈａｎｎｅｌ  ＬＤＭＯＳ  ｉｎ  ａ  ０．６５μｍ  ｓｍａｒｔ  ｐｏｗｅｒ  ｔｅｃｈｎｏｌｏｇｙ  ｆｏｒ  ２０−３０Ｖ  ａｐｐｌｉｃａｔｉｏｎｓ”  Ｖ．Ｐａｒｔｈａｓａｒａｔｈｙ，Ｒ．Ｚｈｕ，Ｗ．Ｐｅｔｅｒｓｏｎ，Ｍ．Ｚｕｎｉｎｏ  ａｎｄ  Ｒ．Ｂａｉｒｄ，  Ｔｒａｎｓｐｏｒｔａｔｉｏｎ  Ｓｉｌｉｃｏｎ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｅｎｔｅｒ，Ｍｏｔｏｒｏｌａ  ＳＰＳ  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  １９９８  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅ  ＆  ＩＣｓ
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題点を解決すべくなされたもので、キャリアの移動度を向上でき、性能を向上させることが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、主表面上に、前記主表面に対して垂直方向に形成された半導体層を有する半導体基板と、前記半導体層の側面に設けられ、前記半導体層に対して応力を与えるためのストレス印加層とを具備したことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
上記の構成により、キャリアの移動度を向上でき、性能を向上させることが可能な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置や方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術的思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、半導体装置の基本構造を示すものである。なお、同図（ａ）は半導体装置の平面図であり、同図（ｂ）は図（ａ）のＩＢ−ＩＢ線に沿う断面図である。
【００１３】
すなわち、半導体基板（たとえば、Ｓｉ（シリコン）基板）１１の主表面上には、その垂直方向に対し、板状（あるいは、棒状）の半導体層（以下、Ｓｉポストという）１１ａが形成されている。Ｓｉポスト１１ａの各側面（外周部）には、上記Ｓｉ基板１１の主表面と直交する垂直方向に伸び応力（歪み応力）を与えるストレス印加層２１が設置されている。ストレス印加層２１としては、たとえば、絶縁性のシリコン窒化（ＳｉＮ）膜が用いられる。あるいは、絶縁性のシリコン窒化膜とシリコン酸化（ＳｉＯ2 ）膜との積層膜、または、シリコンの一部をゲルマニウムにより置換した導電性のシリコン・ゲルマニウム（ＳｉＧｅ）混晶膜などを用いることもできる。
【００１４】
図２は、電子および正孔の移動度の理論値の計算結果を示すものである。ここでは、ＳｉＧｅ上にＳｉを堆積させた場合の、Ｓｉの歪み率（％）と電子および正孔の移動度向上率とを示している。
【００１５】
この図からも明らかなように、Ｇｅ濃度が高くなるにつれて、Ｓｉの歪み率が上昇し、キャリアの移動度（図示一点鎖線）は増加する。
【００１６】
図１に示した構成においては、たとえば、Ｓｉ基板１１の主表面と垂直方向に伸び応力が加わってＳｉポスト１１ａが１％歪んだとする。すると、その領域でのキャリア移動度が約８０％向上し、それにともなって、遮断周波数ｆT が約６０％向上することが見込まれる。したがって、このような構造を有して、たとえばバイポーラトランジスタおよび電界効果トランジスタ（ＦＥＴ）を実際に構成した場合、トランジスタの性能を格段に向上させることが可能となる。
【００１７】
以下に、図１に示した構成の半導体装置を、実際のトランジスタ、たとえば高速バイポーラトランジスタおよび高耐圧低抵抗電界効果トランジスタに適用した場合について説明する。
【００１８】
［第２の実施形態］
図３は、本発明の第２の実施形態にしたがった、半導体装置の構成例を示すものである。なお、ここでは、高速バイポーラトランジスタを例に説明する。また、図１に示した半導体装置と同一部分には同一符号を付して、詳しい説明は割愛する。
【００１９】
たとえば、Ｓｉからなる半導体基板（以下、Ｓｉ基板と略称する）１１の主表面上には、板状（あるいは、棒状）のＳｉポスト１１ａが形成されている。このＳｉポスト１１ａには、あらかじめコレクタ層１２、バッファ層１３、および、ベース層１４がそれぞれ形成されている。
【００２０】
Ｓｉポスト１１ａの、少なくとも上記コレクタ層１２に対応する各側面には、そのＳｉポスト１１ａの側面（コレクタ層１２）に垂直方向に伸び応力を与えるための第１のストレス印加層２１ａが設置されている。また、上記Ｓｉポスト１１ａの、バッファ層１３およびベース層１４に対応する各側面には、そのＳｉポスト１１ａの側面（少なくとも上記ベース層１４）に垂直方向に伸び応力を与えるための第２のストレス印加層２１ｂが設置されている。第１のストレス印加層２１ａには、たとえば絶縁性のＳｉＮ膜あるいはＳｉＮ膜とＳｉＯ2 との積層膜が用いられる。第２のストレス印加層２１ｂには、たとえば導電性のＳｉＧｅ膜が用いられる。この第２のストレス印加層２１ｂは、ベース層１４に伸び応力を与えると同時に、ベース層１４をベースポリ電極１５と電気的に接続するための引き出し電極を兼用している。
【００２１】
上記Ｓｉポスト１１ａおよび上記第１，第２のストレス印加層２１ａ，２１ｂを除く、上記Ｓｉ基板１１の主表面上には、上記第１のストレス印加層２１ａにほぼ対応して、絶縁膜１６が設けられている。この絶縁膜１６上には、上記第２のストレス印加層２１ｂにほぼ対応して、上記ベースポリ電極１５が設けられている。
【００２２】
一方、上記Ｓｉポスト１１ａの表面上には、ポリシリコンを用いたエミッタ（拡散）層１７およびエミッタポリ電極１８が設置されている。エミッタポリ電極１８およびベースポリ電極１５の表面部には、必要に応じて、低抵抗化のためのシリサイド層１９ａ，１９ｂが設けられている。
【００２３】
なお、エミッタポリ電極１８およびシリサイド層１９ａと、ベースポリ電極１５、第２のストレス印加層２１ｂ、および、ベース層１４との間は、それぞれ絶縁膜２０によって絶縁されている。
【００２４】
このような構成とされた高速バイポーラトランジスタによれば、コレクタ層１２およびベース層１４にエミッタ層１７から注入されたキャリア（電子）の、コレクタ層１２およびベース層１４での移動度を向上させることができ、トランジスタのｆT 特性の向上が可能となる。すなわち、Ｓｉポスト１１ａに対して局所的に伸び応力（局所歪み）を加えることにより、高速バイポーラトランジスタにおいては、ＲＢの増加およびＢＶｃｅｏの低下なしに、ベース・コレクタ層でのキャリア移動度の増加によるｆT 特性の向上が期待できる。
【００２５】
次に、図３に示した半導体装置（高速バイポーラトランジスタ）の製造方法の一例について、簡単に説明する。なお、ここでは、ごく一般的なプロセスを用いて製造する場合を例に説明するが、各工程の順序など、ここに例示された方法に限定されるものではない。
【００２６】
まず、たとえば図４に示すように、Ｓｉ基板１１上に、コレクタ層１２となるエピ層、バッファ層１３となるＳｉ層、および、ベース層１４となるＳｉＧｅ層を、それぞれエピタキシャル成長法により順に成長させる。さらに、そのＳｉＧｅ層上に、エミッタ層１７となるキャップ層（ポリシリコン）３１をエピタキシャル成長させる。また、そのキャップ層３１上に、さらに、絶縁膜２０ａ、ナイトライド（たとえば、Ｓｉ3 Ｎ4 ）膜３２、および、絶縁膜３３を、順に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。そして、絶縁膜３３、ナイトライド膜３２、および、絶縁膜２０ａを、Ｓｉポスト１１ａの形成位置を除いて、ＲＩＥ（異方性エッチング）法により選択的に除去する。その後、キャップ層３１、ＳｉＧｅ層、Ｓｉ層、エピ層、および、Ｓｉ基板１１の主表面部を、Ｓｉポスト１１ａの形成位置を除いて、ＲＩＥ法により選択的に除去する。こうして、Ｓｉ基板１１の主表面上に、コレクタ層１２、バッファ層１３、および、ベース層１４を有する、板状（あるいは、棒状）のＳｉポスト１１ａが形成される。
【００２７】
次いで、たとえば図５に示すように、Ｓｉポスト１１ａの外周部などを含む、上記Ｓｉ基板１１の主表面部に、第１のストレス印加層２１ａとなるナイトライド膜３４をＣＶＤ法により形成する。
【００２８】
次いで、たとえば図６に示すように、上記Ｓｉ基板１１の主表面部に形成されたナイトライド膜３４および上記絶縁膜３３を覆うように形成されたナイトライド膜３４をＲＩＥ法により選択的に除去し、上記Ｓｉ基板１１の主表面部と上記絶縁膜３３の上面部および側面部の一部とを露出させる。
【００２９】
次いで、たとえば図７に示すように、少なくとも上記Ｓｉ基板１１の主表面上に、絶縁膜１６ａをＣＶＤ法により形成する。そして、その絶縁膜１６ａの上面を、上記絶縁膜３３の上面部を含んで、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する。
【００３０】
次いで、たとえば図８に示すように、上記絶縁膜１６ａの上面部および上記絶縁膜３３をエッチングにより除去する。このとき、絶縁膜１６ａの上面がコレクタ層１２の上面とほぼ同じ高さとなるようにエッチングし、上記絶縁膜１６を形成する。
【００３１】
次いで、たとえば図９に示すように、上記絶縁膜１６上に露出するナイトライド膜３４をエッチングにより除去するとともに、後述するエミッタ層１７の形成のために、ナイトライド膜３２の一部を選択的に除去する。これにより、上記したナイトライド膜３４からなる第１のストレス印加層２１ａが形成される。
【００３２】
次いで、たとえば図１０に示すように、ナイトライド膜３４の除去によって露出するバッファ層１３、ベース層１４、および、キャップ層３１の各側面部に、それぞれ、ＳｉＧｅ層を選択的にエピタキシャル成長させる。これにより、上記した第１のストレス印加層２１ａにつながる、第２のストレス印加層２１ｂが形成される（Ｓｔｒｅｓｓ  Ｓｏｕｒｃｅ）。
【００３３】
次いで、たとえば図１１に示すように、絶縁膜１６の上面上を含む全面に、ポリシリコン膜１５ａをＣＶＤ法により形成する。そして、そのポリシリコン膜１５ａの上部を、上記ナイトライド膜３２の上面部が露出するまで、ＣＭＰ法により平坦化する。
【００３４】
次いで、たとえば図１２に示すように、さらに、上記ポリシリコン膜１５ａの上面が、絶縁膜２０ａの上面の高さとほぼ同じ高さになるまでエッチングする。
【００３５】
次いで、たとえば図１３に示すように、再度、上記ポリシリコン膜１５ａの上面部、上記絶縁膜２０ａ、および、上記キャップ層３１を選択的に除去する。その際、上記ナイトライド膜３２をマスクとして用いることにより、上記Ｓｉポスト１１ａ上に、上記キャップ層３１からなるエミッタ層１７が形成される。同時に、上記ポリシリコン膜１５ａの上面部が第２のストレス印加層２１ｂの上面の高さまで除去されることにより、上記ポリシリコン膜１５ａからなるベースポリ電極１５が形成される。また、ベースポリ電極１５および第２のストレス印加層２１ｂの各上面部を含んで、上記絶縁膜２０ａにつながる絶縁膜２０ｂをＣＶＤ法により形成した後、その絶縁膜２０ｂの上面部をエッチングする。
【００３６】
次いで、たとえば図１４に示すように、レジスト（図示していない）を用いて上記ナイトライド膜３２および上記絶縁膜２０ａをエッチングにより除去した後、さらに、上記絶縁膜２０ｂの一部をエッチングにより除去する。
【００３７】
次いで、上記レジストを除去した後、たとえば図１５に示すように、上記エミッタ層１７上および上記絶縁膜２０ｂ上に、エミッタポリ電極１８となるポリシリコン膜１８ａをＣＶＤ法により形成する。また、エミッタ層１７への不純物のイオン注入（Ｉｏｎ  Ｉｍｐｌａｎｔａｔｉｏｎ）およびＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）処理が行われる。
【００３８】
次いで、たとえば図１６に示すように、上記ポリシリコン膜１８ａをＲＩＥ法により加工してエミッタポリ電極１８を形成するとともに、上記絶縁膜２０ｂをＲＩＥ法により加工して上記絶縁膜２０を形成する。また、ベース層１４への不純物のイオン注入およびＲＴＡ処理が行われる。
【００３９】
最後に、上記ベースポリ電極１５の表面部および上記エミッタポリ電極１８の表面部に対し、必要に応じて、たとえばチタン（Ｔｉ）膜とチタンナイトライド（ＴｉＮ）膜との積層膜をＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。そして、その積層膜をＲＴＡ処理によりシリサイド化してシリサイド層１９ａ，１９ｂを形成することによって、図３に示した構成の高速バイポーラトランジスタが完成する。
【００４０】
上記したように、Ｓｉ基板の主表面上に、その主表面と垂直方向に形成された、板状あるいは棒状のＳｉポストの側面に、Ｓｉ基板の主表面と垂直方向に伸び応力を与えるストレス印加層を設置するようにしている。すなわち、縦型構造の高速バイポーラトランジスタにおいて、縦方向に配置されたコレクタ層の側面部には絶縁性のストレス印加層を、少なくともベース層の側面部には導電性のストレス印加層を、それぞれ形成するようにしている。これにより、ベース層の側面からは接続用の電極を引き出すことが可能となるとともに、Ｓｉポストに局所的に伸び応力を加えることが可能となる。したがって、ＲＢの増加およびＢＶｃｅｏの低下なしに、ベース・コレクタ層でのキャリアの移動度を向上でき、高速バイポーラトランジスタの性能（ｆT 特性）を格段に向上させることが可能となるものである。
【００４１】
［第３の実施形態］
図１７は、本発明の第３の実施形態にしたがった、半導体装置の構成例を示すものである。なお、ここでは、高耐圧低抵抗電界効果トランジスタを例に説明する。また、図１に示した半導体装置と同一部分には同一符号を付して、詳しい説明は割愛する。
【００４２】
本実施形態の場合、Ｓｉ基板１１に替えて、Ｎ+ 埋め込み層４０を有するエピタキシャル基板（以下、エピ基板と略称する）４１が用いられる。すなわち、エピ基板４１の主表面上には、Ｎ+ 埋め込み層４０を含む、半導体層としての板状（あるいは、棒状）のＳｉポスト４１ａが形成されている。このＳｉポスト４１ａには、あらかじめＮ- ドレイン層４２が形成されている。
【００４３】
Ｓｉポスト４１ａの、少なくとも上記Ｎ+ 埋め込み層４０および上記Ｎ- ドレイン層４２に対応する各側面には、そのＳｉポスト４１ａの側面に垂直方向に伸び応力を与えるためのストレス印加層２１が設置されている。ストレス印加層２１には、たとえば絶縁性のＳｉＮ膜あるいはＳｉＮ膜とＳｉＯ2 との積層膜が用いられる。
【００４４】
上記Ｓｉポスト４１ａおよび上記ストレス印加層２１を除く、上記エピ基板４１の主表面上には、上記ストレス印加層２１にほぼ対応して、絶縁膜４３が設けられている。この絶縁膜４３上には、ゲート電極４４が設けられている。
【００４５】
一方、上記Ｓｉポスト４１ａの表面上には、上記ゲート電極４４の一部に対応するようにして、Ｐ- チャネル領域４５が設けられている。このＰ- チャネル領域４５の表面部には、その一部に、Ｎ+ ソース層４６が形成されている。
【００４６】
そして、上記ゲート電極４４上には、ゲート絶縁膜４７を介して、ソース電極４８が配置されている。このソース電極４８は、その一部が上記ゲート絶縁膜４７を貫通し、Ｎ+ ソース層４６に接続されている。
【００４７】
このような構成とされた高耐圧低抵抗電界効果トランジスタによれば、Ｎ- ドレイン層４２に注入されたキャリア（電子）の、Ｎ- ドレイン層４２での移動度を向上させることが可能となる。すなわち、Ｓｉポスト４１ａに対して局所的に伸び応力（局所歪み）を加えることにより、高耐圧低抵抗電界効果トランジスタにおいては、性能の向上とともに、耐圧の低下なしに、Ｎ型ドリフト層の低抵抗化を実現できる。
【００４８】
次に、図１７に示した半導体装置（高耐圧低抵抗電界効果トランジスタ）の製造方法の一例について、簡単に説明する。なお、ここでは、ごく一般的なプロセスを用いて製造する場合を例に説明するが、各工程の順序など、ここに例示された方法に限定されるものではない。
【００４９】
まず、たとえば図１８に示すように、エピ基板４１の主表面部にＮ+ 埋め込み層４０を形成した後、その表面上に、Ｎ- ドレイン層４２となるエピ層をエピタキシャル成長法により成長させる。さらに、そのエピ層上に、絶縁膜５１、ナイトライド膜５２、および、絶縁膜５３を、順に、ＣＶＤ法により形成する。そして、絶縁膜５３、ナイトライド膜５２、および、絶縁膜５１を、Ｓｉポスト４１ａの形成位置を除いて、ＲＩＥ法により選択的に除去する。その後、エピ層、および、エピ基板４１の主表面部を、Ｓｉポスト４１ａの形成位置を除いて、ＲＩＥ法により選択的に除去する。こうして、エピ基板４１の主表面上に、Ｎ+ 埋め込み層４０およびＮ- ドレイン層４２を有する、板状（あるいは、棒状）のＳｉポスト４１ａが形成される。
【００５０】
次いで、Ｓｉポスト４１ａの形成に用いたレジスト（図示していない）を除去した後、たとえば図１９に示すように、Ｓｉポスト４１ａの外周部などを含む、上記エピ基板４１の主表面部に、上記ストレス印加層２１となるナイトライド膜３４をＣＶＤ法により形成する。
【００５１】
次いで、たとえば図２０に示すように、上記エピ基板４１の主表面部に形成されたナイトライド膜３４および上記絶縁膜５３を覆うように形成されたナイトライド膜３４をＲＩＥ法により選択的に除去し、上記エピ基板４１の主表面部と上記絶縁膜５３の上面部とを露出させる。
【００５２】
次いで、たとえば図２１に示すように、少なくとも上記エピ基板４１の主表面上に、絶縁膜４３ａをＣＶＤ法により形成する。そして、その絶縁膜４３ａの上面を、上記絶縁膜５３の上面に一致させるように、ＣＭＰ法により平坦化する。
【００５３】
次いで、たとえば図２２に示すように、上記絶縁膜４３ａの上面部および上記絶縁膜５３をエッチングにより除去する。このとき、絶縁膜４３ａの上面がＮ- ドレイン層４２の上面とほぼ同じ高さとなるようにエッチングし、上記絶縁膜４３を形成する。
【００５４】
次いで、たとえば図２３に示すように、上記絶縁膜４３上に露出するナイトライド膜３４をエッチングにより除去するとともに、上記Ｓｉポスト４１ａ上のナイトライド膜５２および絶縁膜５１を、上記Ｓｉポスト４１ａの一部と一緒に除去する。これにより、上記したナイトライド膜３４からなるストレス印加層２１が形成される。
【００５５】
次いで、たとえば図２４に示すように、絶縁膜４３およびストレス印加層２１の上面より露出するＳｉポスト４１ａの上部に、ボロン（Ｂ）などのＰ型不純物をイオン注入し、さらにＲＴＡ処理を行って、Ｐ- チャネル領域４５を形成する。
【００５６】
次いで、たとえば図２５に示すように、上記Ｐ- チャネル領域４５の表面部に、ゲート絶縁膜４７となる絶縁膜４７ａを形成する。
【００５７】
次いで、たとえば図２６に示すように、全面に、ゲート電極４４となるＰ型不純物を含むポリシリコン膜をＣＶＤ法により形成した後、上記Ｎ+ ソース層４６に対応する、ポリシリコン膜を選択的にエッチングし、絶縁膜４７ａに達する開口部５４を形成する。
【００５８】
次いで、たとえば図２７に示すように、上記開口部５４より絶縁膜４７ａを介して不純物を打ち込むことにより、Ｐ- チャネル領域４５の表面部に、上記Ｎ+ ソース層４６を形成する。
【００５９】
次いで、たとえば図２８に示すように、全面に、ゲート絶縁膜４７となる絶縁膜４７ｂをＣＶＤ法により形成した後、上記絶縁膜４７ａ，４７ｂを選択的にエッチングして、上記Ｎ+ ソース層４６に達する開口部５５を形成する。
【００６０】
最後に、上記絶縁膜４７上および上記開口部５５内にＰＶＤ法によりソース電極４８を形成することによって、図１７に示した構成の高耐圧低抵抗電界効果トランジスタが完成する。
【００６１】
上記したように、Ｎ+ 埋め込み層を有するエピ基板の主表面上に、その主表面と垂直方向に形成された、板状あるいは棒状のＳｉポストの側面に、エピ基板の主表面と垂直方向に伸び応力を与えるストレス印加層を設置するようにしている。すなわち、縦型構造の高耐圧低抵抗電界効果トランジスタにおいて、縦方向に配置されたドレイン層の側面部に絶縁性のストレス印加層を形成するようにしている。これにより、高耐圧低抵抗電界効果トランジスタのドレイン層に局所的に伸び応力を加えることが可能となる。したがって、ドレイン層でのキャリアの移動度を向上でき、耐圧の低下なしに、Ｎ型ドリフト層の抵抗を低減させることが可能となるものである。
【００６２】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態にしたがった、半導体装置の基本構造を示す構成図。
【図２】ＳｉＧｅ上に堆積させたＳｉの電子および正孔の移動度向上率の理論値計算結果を示す図。
【図３】本発明の第２の実施形態にしたがった、半導体装置（高速バイポーラトランジスタ）の構成例を示す断面図。
【図４】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図５】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図６】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図７】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図８】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図９】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１０】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１１】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１２】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１３】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１４】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１５】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１６】第２の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１７】本発明の第３の実施形態にしたがった、半導体装置（高耐圧低抵抗電界効果トランジスタ）の構成例を示す断面図。
【図１８】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図１９】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２０】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２１】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２２】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２３】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２４】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２５】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２６】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２７】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【図２８】第３の実施形態にしたがった半導体装置の、製造プロセスについて説明するために示す工程断面図。
【符号の説明】
【００６４】
１１…半導体基板（Ｓｉ基板）、１１ａ…Ｓｉポスト、１２…コレクタ層、１４…ベース層、１５…ベースポリ電極、１７…エミッタ層、１８…エミッタポリ電極、２１…ストレス印加層、２１ａ…第１のストレス印加層、２１ｂ…第２のストレス印加層、４０…Ｎ+ 埋め込み層、４１…エピ基板、４１ａ…Ｓｉポスト、４２…Ｎ- ドレイン層、４４…ゲート電極、４５…Ｐチャネル領域、４６…Ｎ+ ソース層、４７…ゲート絶縁膜，４８…ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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