(57)【要約】【課題】ゲート電極における活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化した半導体装置及びその製造方法を実現できるようにする。【解決手段】半導体装置は、半導体基板１０に形成された素子分離領域１５と、半導体基板１０の素子分離領域１５に囲まれた領域に形成された活性領域１０Ａと、活性領域１０Ａの上に形成された第１のフルシリサイド化ゲート電極２７Ａと、素子分離領域１５の上に形成された第２のフルシリサイド化ゲート電極２７Ｂとを備えている。素子分離領域１５の上面は、活性領域１０Ａの上面よりも低く、第１のフルシリサイド化ゲート電極２７Ａの上面は、第２のフルシリサイド化ゲート電極２７Ｂの上面と高さが等しい。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された第１の素子分離領域と、
前記半導体基板における前記第１の素子分離領域に囲まれた領域である活性領域と、
前記活性領域の上に形成された第１のフルシリサイド化ゲート電極と、
前記第１の素子分離領域の上に形成された第２のフルシリサイド化ゲート電極とを備え、
前記第２のフルシリサイド化ゲート電極の下に位置する前記第１の素子分離領域の上面は、前記第１のフルシリサイド化ゲート電極の下に位置する前記活性領域の上面よりも高さが低いことを特徴とする半導体装置。
【請求項２】
前記第１のフルシリサイド化ゲート電極の上面は、前記第２のフルシリサイド化ゲート電極の上面と高さが等しいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板に形成された第２の素子分離領域と、
前記第２の素子分離領域の上に形成された第３のフルシリサイド化ゲート電極とをさらに備え、
前記第３のフルシリサイド化ゲート電極の下に位置する前記第２の素子分離領域の上面は、前記第１のフルシリサイド化ゲート電極の下に位置する前記第１の活性領域の上面よりも高さが高いことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第３のフルシリサイド化ゲート電極の上面は、前記第１のフルシリサイド化ゲート電極の上面と高さが等しいことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板に第１の素子分離領域を形成すると共に、前記半導体基板における前記第１の素子分離領域に囲まれた領域を活性領域とする工程（ａ）と、
前記第１の素子分離領域を含む前記半導体基板の上にポリシリコン膜を堆積した後、堆積したポリシリコン膜の上面を平坦化する工程（ｂ）と、
平坦化したポリシリコン膜の上に第１の絶縁膜を形成した後、前記ポリシリコン膜及び第１の絶縁膜をパターニングすることにより、前記活性領域の上に第１のゲート電極パターンを形成すると共に、前記第１の素子分離領域の上に第２のゲート電極パターンを形成する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記半導体基板上の全面に第２の絶縁膜を形成する工程（ｄ）と、
前記第２の絶縁膜における前記第１のゲート電極パターンの上側及び前記第２のゲート電極パターンの上側に形成された部分を除去し、前記第１のゲート電極パターンにおける前記第１の絶縁膜を露出すると共に、前記第２のゲート電極パターンにおける前記第１の絶縁膜を露出する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記第１の絶縁膜を除去することにより、前記第１のゲート電極パターンにおける前記ポリシリコン膜を露出すると共に、前記第２のゲート電極パターンにおける前記ポリシリコン膜を露出する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記第１のゲート電極パターンにおける前記ポリシリコン膜をフルシリサイド化して第１のフルシリサイド化ゲート電極を形成すると共に、前記第２のゲート電極パターンにおける前記ポリシリコン膜をフルシリサイド化して第２のフルシリサイド化ゲート電極を形成する工程（ｇ）とを備え、
前記工程（ａ）は、前記第２のフルシリサイド化ゲート電極の下に位置する前記第１の素子分離領域の上面を、前記第１のフルシリサイド化ゲート電極の下に位置する前記活性領域の上面よりも低くする工程を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記工程（ａ）は、前記半導体基板に前記活性領域よりも上面の高さが高い第２の素子分離領域を形成する工程を含み、
前記工程（ｃ）は、前記第２の素子分離領域の上に第３のゲート電極パターンを形成する工程を含み、
前記工程（ｅ）は、前記第２の絶縁膜における前記第３のゲート電極パターンの上側に形成された部分を除去し、前記第３のゲート電極パターンにおける前記第１の絶縁膜を露出する工程を含み、
前記工程（ｆ）は、前記第１の絶縁膜を除去することにより、前記第３のゲート電極パターンにおける前記ポリシリコン膜を露出する工程を含み、
前記工程（ｇ）は、前記第３のゲート電極パターンにおける前記ポリシリコン膜をフルシリサイド化して第３のフルシリサイド化ゲート電極を形成する工程を含んでいることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記活性領域の上にゲート絶縁膜を形成する工程をさらに備えていることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記ゲート絶縁膜は、高誘電体膜であることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記高誘電体膜は、酸化ハフニウム膜又はハフニウムシリケート膜であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）は、
前記半導体基板に凹部を形成する工程（ａ１）と、
前記凹部内に絶縁膜を埋め込むことにより前記第１の素子分離領域を形成する工程（ａ２）と、
前記第１の素子分離領域における前記第２のフルシリサイド化ゲート電極の形成領域をエッチングすることにより前記第１の素子分離領域にリセス部を形成する工程（ａ３）とを含み、
前記第１の素子分離領域における前記リセス部の上面は、前記第１のフルシリサイド化ゲート電極の下に位置する前記活性領域の上面よりも高さが低くなっていることを特徴とする請求項５〜９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記第１の素子分離領域と前記活性領域との界面領域に不純物の注入を行う工程をさらに備えていることを特徴とする請求項５から１０のいずれか１項に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）よりも後で且つ前記工程（ｄ）よりも前に、前記各ゲート電極パターンの側壁上にサイドウォールを形成する工程（ｈ）をさらに備え、
前記工程（ｄ）では、前記半導体基板の上に前記サイドウォールを覆うように、窒化シリコンからなるライナ絶縁膜及び酸化シリコンからなる層間絶縁膜を下から順次形成し、前記ライナ絶縁膜及び前記層間絶縁膜からなる前記第２の絶縁膜を形成することを特徴とする請求項５〜１１のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にフルシリサイドゲート電極を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
微細化を続けるＣＭＯＳデバイスにおいて、線幅が４５ｎｍ以下のデバイスにおいては、ゲート空乏化を防止するために、フルシリサイド化（ＦＵＳＩ）ゲート電極の使用が検討されている。
【０００３】
ＦＵＳＩゲート電極は一般的には以下のようなプロセスにより形成する（例えば、非特許文献１を参照。）。まず、基板の上にポリシリコン膜とポリシリコン膜を保護する絶縁膜とを形成した後、ポリシリコン膜と保護膜とをパターニングして電極パターンを形成する。次に、電極パターンの側壁上にサイドウォール等を形成した後、基板にイオン注入を行い、ソースドレイン拡散層を形成する。続いて、ポリシリコン膜を保護した状態で、ソースドレイン領域をシリサイド化した後、ソースドレイン領域を保護する絶縁膜を形成する。次に、ポリシリコン膜上の絶縁膜を除去してポリシリコン膜を露出し、ポリシリコン膜をフルシリサイド化する。
【０００４】
ポリシリコン膜上の絶縁膜は、例えば窒化シリコン（Ｓｉ3Ｎ4）膜と酸化シリコン（ＳｉＯ2）膜とが下から順次形成されている。この場合、化学的機械的研磨（ＣＭＰ）法により、Ｓｉ3Ｎ4膜が露出するまでＳｉＯ2膜を平坦化しながら研磨し、露出したＳｉ3Ｎ4膜を反応性イオンエッチング（ＲＩＥ）を用いて除去することによりポリシリコン電極の上面を露出する。このようにすれば、容易にフルシリサイド化ゲート電極を形成することができる。
【非特許文献１】T. Aoyama 他、「Proposal of New HfSiON CMOS Fabrication Process(HAMDAMA) for Low Standby Power Devise」、ＩＥＤＭ、２００４年、ｐ．９５〜９８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のＦＵＳＩゲート電極の形成方法には、以下のような問題がある。トランジスタのゲート電極は、活性領域の上だけでなく素子分離領域の上にもゲート配線として一体に形成することが一般的である。素子分離領域は、活性領域よりも突出しているため、基板の上にポリシリコン膜を形成すると、素子分離領域の上に形成された部分は、活性領域の上に形成された部分よりも高さが高くなり、ポリシリコン膜の上面には凹凸が発生する。通常のポリシリコンゲート電極プロセスにおいては、ポリシリコン膜の凹凸を無視している。しかし、フルシリサイドゲート電極プロセスにおいては、ポリシリコン膜に凹凸があると、ポリシリコン膜の上に形成した絶縁膜を除去する際に、凸部においては絶縁膜が除去されポリシリコン膜が露出するが、凹部においては絶縁膜が残存しポリシリコン膜が露出しない。このため、ゲート電極のうち素子分離領域の上に形成された部分だけがフルシリサイド化され、活性領域の上に形成された部分はフルシリサイド化されないという問題が生じる。
【０００６】
本発明は、前記従来の問題を解決し、ゲート電極における活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化した半導体装置及びその製造方法を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、フルシリサイド化ゲート電極を形成する素子分離領域の上面が、活性領域の上面よりも低い構成とする。
【０００８】
具体的に、本発明に係る半導体装置は、半導体基板に形成された第１の素子分離領域と、半導体基板における第１の素子分離領域に囲まれた領域である活性領域と、活性領域の上に形成された第１のフルシリサイド化ゲート電極と、第１の素子分離領域の上に形成された第２のフルシリサイド化ゲート電極とを備え、第２のフルシリサイド化ゲート電極の下に位置する第１の素子分離領域の上面は、第１のフルシリサイド化ゲート電極の下に位置する活性領域の上面よりも高さが低いことを特徴とする。
【０００９】
本発明の半導体装置によれば、第２のフルシリサイド化ゲート電極の下に位置する第１の素子分離領域の上面は、第１のフルシリサイド化ゲート電極の下に位置する活性領域の上面よりも高さが低いため、フルシリサイド化ゲート電極を形成する際に、ポリシリコン膜の高さを容易に揃えることができる。従って、層間絶縁膜を研磨してポリシリコン膜を露出させる際に、第１の活性領域の上に形成されたポリシリコン膜と活性領域の上に形成されたポリシリコン膜とを容易に露出させることができる。その結果、第１のフルシリサイド化ゲート電極及び第２のフルシリサイド化ゲート電極の両方を確実にフルシリサイド化することが可能となる。
【００１０】
本発明の半導体装置において、第１のフルシリサイド化ゲート電極の上面は、第２のフルシリサイド化ゲート電極の上面と高さが等しいことが好ましい。
【００１１】
本発明の半導体装置は、半導体基板に形成された第２の素子分離領域と、第２の素子分離領域の上に形成された第３のフルシリサイド化ゲート電極とをさらに備え、第３のフルシリサイド化ゲート電極の下に位置する第２の素子分離領域の上面は、第１のフルシリサイド化ゲート電極の下に位置する第１の活性領域の上面よりも高さが高いことが好ましい。このような構成とすることにより、素子分離領域の絶縁膜の厚さを薄くすることができないトランジスタが混在している場合においても、すべてのゲート電極を確実にフルシリサイド化することができる。
【００１２】
本発明の半導体装置において、第３のフルシリサイド化ゲート電極の上面は、第１のフルシリサイド化ゲート電極の上面と高さが等しいことが好ましい。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板に第１の素子分離領域を形成すると共に、半導体基板における第１の素子分離領域に囲まれた領域を活性領域とする工程（ａ）と、第１の素子分離領域を含む半導体基板の上にポリシリコン膜を堆積した後、堆積したポリシリコン膜の上面を平坦化する工程（ｂ）と、平坦化したポリシリコン膜の上に第１の絶縁膜を形成した後、ポリシリコン膜及び第１の絶縁膜をパターニングすることにより、活性領域の上に第１のゲート電極パターンを形成すると共に、第１の素子分離領域の上に第２のゲート電極パターンを形成する工程（ｃ）と、工程（ｃ）よりも後に、半導体基板上の全面に第２の絶縁膜を形成する工程（ｄ）と、第２の絶縁膜における第１のゲート電極パターンの上側及び第２のゲート電極パターンの上側に形成された部分を除去し、第１のゲート電極パターンにおける第１の絶縁膜を露出すると共に、第２のゲート電極パターンにおける第１の絶縁膜を露出する工程（ｅ）と、工程（ｅ）よりも後に、第１の絶縁膜を除去することにより、第１のゲート電極パターンにおけるポリシリコン膜を露出すると共に、第２のゲート電極パターンにおけるポリシリコン膜を露出する工程（ｆ）と、工程（ｆ）よりも後に、第１のゲート電極パターンにおけるポリシリコン膜をフルシリサイド化して第１のフルシリサイド化ゲート電極を形成すると共に、第２のゲート電極パターンにおけるポリシリコン膜をフルシリサイド化して第２のフルシリサイド化ゲート電極を形成する工程（ｇ）とを備え、工程（ａ）は、第２のフルシリサイド化ゲート電極の下に位置する第１の素子分離領域の上面を、第１のフルシリサイド化ゲート電極の下に位置する活性領域の上面よりも低くする工程を含むことを特徴とする。
【００１４】
本発明の半導体装置の製造方法によれば、第２のフルシリサイド化ゲート電極の下に位置する第１の素子分離領域の上面を、第１のフルシリサイド化ゲート電極の下に位置する活性領域の上面よりも低くする工程を備えているため、ポリシリコン膜の活性領域の上に形成された部分と、素子分離領域の上に形成された部分との高さが互いに等しくなるようにすることができる。従って、ポリシリコン膜の上に形成したシリサイド化保護膜を除去する際に、シリサイド化保護膜が残存することを防ぐことができる。従って、ゲート電極の活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化ゲートした半導体素子を実現することができる。
【００１５】
本発明の半導体装置の製造方法において、工程（ａ）は、半導体基板に活性領域よりも上面の高さが高い第２の素子分離領域を形成する工程を含み、工程（ｃ）は、第２の素子分離領域の上に第３のゲート電極パターンを形成する工程を含み、工程（ｅ）は、第２の絶縁膜における第３のゲート電極パターンの上側に形成された部分を除去し、第３のゲート電極パターンにおける第１の絶縁膜を露出する工程を含み、工程（ｆ）は、第１の絶縁膜を除去することにより、第３のゲート電極パターンにおけるポリシリコン膜を露出する工程を含み、工程（ｇ）は、第３のゲート電極パターンにおけるポリシリコン膜をフルシリサイド化して第３のフルシリサイド化ゲート電極を形成する工程を含んでいることが好ましい。
【００１６】
このような構成とすることにより、素子分離領域の絶縁膜の膜厚を薄くすることができないトランジスタが混在している場合においても、すべてのポリシリコンゲート電極をフルシリサイド化することが容易にできる。
【００１７】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、活性領域の上にゲート絶縁膜を形成する工程をさらに備えていることが好ましい。
【００１８】
本発明の半導体装置の製造方法においてゲート絶縁膜は、高誘電体膜であることが好ましい。
【００１９】
本発明の半導体装置において高誘電体膜は、酸化ハフニウム膜又はハフニウムシリケート膜であることが好ましい。
【００２０】
本発明の半導体装置の製造方法において工程（ａ）は、半導体基板に凹部を形成する工程（ａ１）と、凹部内に絶縁膜を埋め込むことにより第１の素子分離領域を形成する工程（ａ２）と、第１の素子分離領域における第２のフルシリサイド化ゲート電極の形成領域をエッチングすることにより第１の素子分離領域にリセス部を形成する工程（ａ３）とを含み、第１の素子分離領域におけるリセス部の上面は、第１のフルシリサイド化ゲート電極の下に位置する活性領域の上面よりも高さが低くなっていることが好ましい。このような構成とすることにより、素子分離領域の活性領域との境界付近における膜厚が薄くならないため、ハンプ特性が劣化することを抑えることができる。
【００２１】
本発明の半導体装置の製造方法は、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、第１の素子分離領域と活性領域との界面領域に不純物の注入を行う工程をさらに備えていることが好ましい。このような構成とすることにより、素子分離領域の活性領域との境界付近における膜厚が薄い場合においても、ハンプ特性が劣化することを抑えることができる。
【００２２】
本発明の半導体装置の製造方は、工程（ｃ）よりも後で且つ工程（ｄ）よりも前に、各ゲート電極パターンの側壁上にサイドウォールを形成する工程（ｈ）をさらに備え、工程（ｄ）では、半導体基板の上にサイドウォールを覆うように、窒化シリコンからなるライナ絶縁膜及び酸化シリコンからなる層間絶縁膜を下から順次形成し、ライナ絶縁膜及び層間絶縁膜からなる第２の絶縁膜を形成することが好ましい。
【発明の効果】
【００２３】
本発明に係る半導体装置及びその製造方法によれば、ゲート電極における活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化した半導体装置及びその製造方法を実現できる。
【発明を実施するための最良の形態】
【００２４】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板（以下、基板という）１０に形成された素子分離領域１５と、基板１０における素子分離領域１５に囲まれた領域である活性領域１０Ａの上に形成された第１のフルシリサイド化（ＦＵＳＩ）ゲート電極２７Ａと、素子分離領域１５の上に形成された第２のＦＵＳＩゲート電極２７Ｂとを備えている。
【００２５】
第１のＦＵＳＩゲート電極２７Ａはゲート絶縁膜１７を介して活性領域１０Ａの上に形成されている。第１のＦＵＳＩゲート電極２７Ａの両側壁上には、酸化シリコン（ＳｉＯ2）からなるオフセットサイドウォール２０を介して窒化硅素（Ｓｉ3Ｎ4）からなるサイドウォール２２が形成されている。活性領域１０Ａにおけるオフセットサイドウォール２０の両側方には、エクステンション領域であるｎ型の浅いソースドレイン拡散層２１がそれぞれ形成され、サイドウォール２２の両側方には、ｎ型の深いソースドレイン拡散層２３が形成されている。深いソースドレイン拡散層２３の上部には、ニッケルシリサイド層２４が形成されている。
【００２６】
素子分離領域１５は、シャロートレンチアイソレーション（ＳＴＩ）であり、基板１０に設けられた凹部の表面を覆うように形成されたＳｉＯ2からなる下地絶縁膜１４Ａと、下地絶縁膜１４Ａが形成された凹部内に埋め込まれたＳｉＯ2からなる絶縁膜１４Ｂとにより構成されている。
【００２７】
素子分離領域１５は少なくとも一部がエッチングされ、上面が第１のＦＵＳＩゲート電極２７Ａの下側に位置する活性領域１０Ａの上面よりも低いリセス部が形成されている。素子分離領域１５のリセス部には、ゲート絶縁膜１７を介して第２のＦＵＳＩゲート電極２７Ｂが形成されている。第２のＦＵＳＩゲート電極２７Ｂは、隣接するトランジスタのゲート電極であり、隣接する活性領域の上から素子分離領域１５の上に亘って形成されている。第２のＦＵＳＩゲート電極２７Ｂの上面は、第１のＦＵＳＩゲート電極２７Ａの上面と高さが等しくなっている。また、第２のＦＵＳＩゲート電極２７Ｂの両側壁上にはオフセットサイドウォール２０を介在させてサイドウォール２２が形成されている。なお、第２のＦＵＳＩゲート電極２７Ｂと素子分離領域１５との間のゲート絶縁膜１７はなくてもよい。
【００２８】
基板１０の上には、サイドウォール２２を覆うようにＳｉ3Ｎ4からなるライナ絶縁膜２５が形成され、ライナ絶縁膜２５の上には、ＳｉＯ2からなる層間絶縁膜２６が形成されている。
【００２９】
以下に、第１の実施形態の半導体装置の製造方法を図面を参照して説明する。図２〜図４は本実施形態に係る半導体装置の製造方法を工程順に示している。まず、図２（ａ）に示すように、基板１０の上に厚さが１０ｎｍのＳｉＯ2膜１２と厚さが１００ｎｍのＳｉ3Ｎ4膜１３とを順次堆積し、Ｓｉ3Ｎ4膜１３及びＳｉＯ2膜１２をパターニングして基板１０を露出する開口部１３ａを形成する。Ｓｉ3Ｎ4膜１３及びＳｉＯ2膜１２をマスクとして基板１０をエッチングして、深さが約３００ｎｍの凹部１０ａを形成する。
【００３０】
次に図２（ｂ）に示すように、凹部１０ａの側面及び底面にＩＳＳＧ（in situ Steam Generated）酸化法により厚さが１０ｎｍのＳｉＯ2からなる下地絶縁膜１４Ａを形成する。続いて、開口部１３ａ及び凹部１０ａを埋めるように、厚さが６００ｎｍのＳｉＯ2膜をＣＶＤ法により堆積する。堆積したＳｉＯ2膜をＣＭＰ法により研磨して平坦化を行った後、オーバーエッチングすることにより、上面が基板１０の上面と揃った絶縁膜１４Ｂを形成する。これにより、凹部１０ａ内に下地絶縁膜１４Ａを介して絶縁膜１４Ｂが埋め込まれた素子分離領域１５が形成され、且つ、基板１０における素子分離領域１５によって囲まれた領域である活性領域１０Ａが形成される。
【００３１】
次に、図２（ｃ）に示すように、Ｓｉ3Ｎ4膜１３及び素子分離領域１５の上に、厚さが１００ｎｍのＳｉ3Ｎ4膜を堆積し、エッチバックすることにより、Ｓｉ3Ｎ4膜１３の側壁上に、素子分離領域１５の一部を覆う素子分離領域エッチング用サイドウォール１６を形成する。次に、エッチング用サイドウォール１６をマスクとして素子分離領域１５の露出部分を約１０ｎｍエッチングすることにより、素子分離領域１５にリセス部１５ａを形成する。
【００３２】
次に、図２（ｄ）に示すように、Ｓｉ3Ｎ4膜１３、エッチング用サイドウォール１６及びＳｉＯ2膜１２を除去した後、基板１０に例えばｐ型不純物のイオン注入を行いｐ型のウェル領域１１を形成する。続いて、基板１０の上にゲート絶縁膜１７を形成する。ゲート絶縁膜１７は、ＳｉＯ2膜であっても、酸化ハフニウム（ＨｆＯ2）又はハフニウムシリケート（ＨｆＳｉＯx、ｘ＞１）等からなるHigh−Ｋ膜であってもよい。続いて、ゲート絶縁膜１７の上に厚さが１６０ｎｍのポリシリコン膜１８を堆積する。本実施形態においては、ポリシリコン膜１８の上面は、リセス部１５ａの上に形成された部分が他の部分よりも約１０ｎｍ低くなる。
【００３３】
次に、図２（ｅ）に示すように、ポリシリコン膜１８をＣＭＰ法により例えば、厚さが６０ｎｍ程度になるまで研磨しつつ平坦化し、ポリシリコン膜１８のリセス部１５ａの上に形成された部分と他の部分の上に形成された部分との高さを等しくする。
【００３４】
次に、図３（ａ）に示すように、平坦化したポリシリコン膜１８の上に、厚さが１０ｎｍのＳｉＯ2からなる保護膜１９を形成する。
【００３５】
次に、図３（ｂ）に示すように、ポリシリコン膜１８及び保護膜１９をパターニングしてゲート電極パターンを形成する。図３（ｂ）には、活性領域１０Ａの上に形成され、ゲート絶縁膜１７、第１のポリシリコン膜１８Ａ及び第１の保護膜１９Ａからなる第１のゲート電極パターン３０Ａと、素子分離領域１５のリセス部１５ａの上に形成され、ゲート絶縁膜１７、第２のポリシリコン膜１８Ｂ、第２の保護膜１９Ｂからなる第２のゲート電極パターン３０Ｂとを形成した例を示している。
【００３６】
次に図３（ｃ）に示すように、第１のゲート電極パターン３０Ａ及び第２のゲート電極パターン３０Ｂの側壁上に厚さが１５ｎｍのＳｉＯ2からなるオフセットサイドウォール２０をそれぞれ形成した後、基板１０にｎ型不純物のイオン注入を行い、活性領域１０Ａにおけるオフセットサイドウォール２０が形成された第１のゲート電極パターン３０Ａの側方にｎ型の浅いソースドレイン拡散層２１を形成する。その後、オフセットサイドウォール２０が形成された第１のゲート電極パターン３０Ａ及び第２のゲート電極パターン３０Ｂの側壁上にＳｉ3Ｎ4からなるサイドウォール２２を形成する。続いて、基板１０にｎ型不純物のイオン注入を行うことにより、活性領域１０Ａのサイドウォール２２が形成された第１のゲート電極パターン３０Ａの両側方に、ｎ型の深いソースドレイン拡散層２３を形成する。
【００３７】
次に、図３（ｄ）に示すように、深いソースドレイン拡散層２３の上に形成された自然酸化膜を除去した後、厚さが２０ｎｍのニッケル膜を堆積する。続いて、３２０℃の温度で第１の急速熱処理を行った後、未反応で残存しているニッケル膜を除去し、５５０℃の温度で第２の急速熱処理を行い、深いソースドレイン拡散層２３の上部にニッケルシリサイド層２４を形成する。
【００３８】
次に、図４（ａ）に示すように、基板１０上の全面にＳｉ3Ｎ4からなるライナ絶縁膜２５を形成した後、ＳｉＯ2からなる層間絶縁膜２６を形成する。
【００３９】
次に、図４（ｂ）に示すように、層間絶縁膜２６をＣＭＰ法により平坦化しながら研磨し、さらにライナ絶縁膜２５の第１のゲート電極パターン３０Ａ及び第２のゲート電極パターン３０Ｂの上に形成された部分を研磨することにより、第１の保護膜１９Ａ及び第２の保護膜１９Ｂの上面を露出する。
【００４０】
次に、図４（ｃ）に示すように、第１の保護膜１９Ａ及び第２の保護膜１９Ｂをエッチングすることにより、第１のポリシリコン膜１８Ａ及び第２のポリシリコン膜１８Ｂの上面を露出する。続いて、基板１０の上に厚さが５０ｎｍのニッケルからなる金属膜３４を堆積し、４００℃の温度で急速熱処理を行う。これにより、第１のポリシリコン膜１８Ａ及び第２のポリシリコン膜１８Ｂをフルシリサイド化する。
【００４１】
次に、図４（ｄ）に示すように、未反応で残存している金属膜３４を除去することにより、活性領域１０Ａの上に形成された第１のＦＵＳＩゲート電極２７Ａを有するｎ型ＭＩＳトランジスタと、素子分離領域１５の上に形成された第２のＦＵＳＩゲート電極２７Ｂを有するｎ型ＭＩＳトランジスタとが形成される。
【００４２】
第１の実施形態の半導体装置は、素子分離領域１５における第２のＦＵＳＩゲート電極２７Ｂを形成する部分にリセス部１５ａが形成されている。ゲート電極の高さを揃えるためには、素子分離領域１５の上面と活性領域１０Ａの上面とが同じ高さとなるようにすることが好ましい。しかしながら、素子分離領域１５をエッチングして高さを揃える場合には、エッチングレートがばらつくため、オーバーエッチングの部分とアンダーエッチングの部分とができてしまう。このため、現実には素子分離領域１５には活性領域１０Ａよりも高い部分が必ずできてしまう。このため、本実施形態においては、素子分離領域を約１０ｎｍエッチングすることにより、活性領域よりも高い部分が発生しないようにしている。
【００４３】
また、基板１０の上にポリシリコン膜１８を形成した後、ＣＭＰ法によりポリシリコン膜１８の平坦化を行っている。このため、ポリシリコン膜１８の活性領域１０Ａの上に形成された部分の高さと、素子分離領域１５の上に形成された部分の高さとが等しくなる。従って、ライナ絶縁膜２５及び層間絶縁膜２６を研磨してポリシリコン膜１８を露出する際に、活性領域１０Ａの上に形成された部分と素子分離領域１５の上に形成された部分の両方を露出させることができる。その結果、活性領域１０Ａの上に形成されたゲート電極も、素子分離領域１５の上に形成されたゲート電極も確実にフルシリサイド化することが可能となる。
【００４４】
本実施形態においては、活性領域１０Ａと素子分離領域１５との境界付近において素子分離領域１５の膜厚が薄くなり、ハンプ特性が劣化することを防ぐために、エッチング用サイドウォール１６をマスクとして素子分離領域１５をエッチングしている。しかし、エッチング用サイドウォール１６を設けずに素子分離領域１５をエッチングしてもよい。この場合には、活性領域１０Ａと素子分離領域１５との境界付近に不純物イオンを注入することにより、ハンプ特性の劣化を抑えればよい。
【００４５】
本実施形態においては、素子分離領域１５の上にもゲート絶縁膜１７が形成されている例を示しているが、ゲート絶縁膜１７を熱酸化等により形成する場合には、素子分離領域１５の上にゲート絶縁膜が形成されていなくても何ら問題はない。
【００４６】
なお、本実施形態においては、素子分離領域を活性領域より低くする工程と、ポリシリコン膜を平坦化する工程とを実施することにより、ポリシリコン膜における活性領域上の部分と素子分離領域上の部分とを確実にフルシリサイドしている。しかし、必ずしも素子分離領域を活性領域よりも低くする必要はなく、ポリシリコン膜の平坦化のみを行ってもよい。また、素子分離領域を活性領域よりも低くする工程のみを実施し、ポリシリコン膜を平坦化する工程を実施しなくてもよい。
【００４７】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４８】
図５に示すように本実施形態の半導体装置は、上面が第１のＦＵＳＩゲート電極２７Ａの下側に位置する活性領域１０Ａの上面よりも低い位置にある第１の素子分離領域１５Ａと、上面が第３のＦＵＳＩゲート電極２７Ｃの下側に位置する活性領域１０Ｂの上面よりも高い位置にある第２の素子分離領域１５Ｂとを備えている。
【００４９】
スタティックラム（ＳＲＡＭ）等の半導体装置の場合には、コア部分のトランジスタにおいては、素子分離領域の絶縁膜の膜厚を薄くしてもかまわない。しかし、入出力部のトランジスタにおいては、素子分離領域の絶縁膜の膜厚が厚い方が好ましい。従って、本実施形態の半導体装置は、コア部のトランジスタが形成される第１の領域２８Ａにおいては、活性領域１０Ａの上面よりも上面の高さが低い第１の素子分離領域１５Ａが形成され、入出力部のトランジスタが形成される第２の領域２８Ｂにおいては、活性領域１０Ｂの上面よりも上面の高さが高い第２の素子分離領域１５Ｂが形成されている。第１の領域２８Ａには、活性領域１０Ａの上に形成された第１のＦＵＳＩゲート電極２７Ａと、第１の素子分離領域１５Ａの上に形成された第２のＦＵＳＩゲート電極２７Ｂとが設けられている。第２の領域２８Ｂには活性領域１０Ｂの上に形成された第３のＦＵＳＩゲート電極２７Ｃと、第２の素子分離領域１５Ｂの上に形成された第４のＦＵＳＩゲート電極２７Ｄとが設けられている。なお、第１のＦＵＳＩゲート電極２７Ａの下側に位置する活性領域１０Ａの上面と第３のＦＵＳＩゲート電極２７Ｃの下側に位置する活性領域１０Ｂの上面とは高さが等しいため、第２の素子分離領域１５Ｂの上面は第１のＦＵＳＩゲート電極２７Ａの下側に位置する活性領域１０Ａの上面よりも高い位置にある。
【００５０】
第１のＦＵＳＩゲート電極２７Ａ、第２のＦＵＳＩゲート電極２７Ｂ、第３のＦＵＳＩゲート電極２７Ｃ及び第４のＦＵＳＩゲート電極２７Ｄの上面の高さは互いに等しくなっている。
【００５１】
以下に、第２の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図６及び図７は本実施形態の半導体装置の製造方法を工程順に示している。まず、図６（ａ）に示すように、基板１０の上に厚さが１０ｎｍのＳｉＯ2膜１２と厚さが１００ｎｍのＳｉ3Ｎ4膜１３とを順次堆積する。続いて、Ｓｉ3Ｎ4膜１３及びＳｉＯ2膜１２をパターニングして、第１の領域２８Ａ及び第２の領域２８Ｂのそれぞれに基板１０を露出する開口部１３ａ及び開口部１３ｂを形成する。次に、Ｓｉ3Ｎ4膜１３及びＳｉＯ2膜１２をマスクとして基板１０をエッチングし、第１の領域２８Ａ及び第２の領域２８Ｂにそれぞれ凹部１０ａ及び凹部１０ｂを形成する。凹部１０ａ及び凹部１０ｂの深さは約３００ｎｍとする。次に、凹部１０ａ及び凹部１０ｂの側面及び底面にＩＳＳＧ（in situ Steam Generated）酸化法により厚さが１０ｎｍのＳｉＯ2からなる下地絶縁膜１４Ａを形成する。続いて、凹部１０ａ及び凹部１０ｂ並びに開口部１３ａ及び開口部１３ｂを埋めるように、厚さが６００ｎｍのＳｉＯ2膜をＣＶＤ法により堆積した後、堆積したＳｉＯ2膜をＣＭＰ法によりＳｉ3Ｎ4膜１３の上面まで研磨して平坦化を行う。これにより、第１の領域２８Ａには、凹部１０ａ内に下地絶縁膜１４Ａを介して絶縁膜１４Ｂが埋め込まれた第１の素子分離領域１５Ａが形成される。また、第２の領域２８Ｂには、凹部１０ｂ内に下地絶縁膜１４Ａを介して絶縁膜１４Ｂが埋め込まれた第２の素子分離領域１５Ｂが形成される。そして、基板１０における第１の素子分離領域１５Ａ及び第２の素子分離領域１５Ｂによって囲まれた領域に活性領域１０Ａ及び活性領域１０Ｂが形成される。
【００５２】
次に、図６（ｂ）に示すように、Ｓｉ3Ｎ4膜１３及びＳｉＯ2膜１２を除去する。この際に、第１の素子分離領域１５Ａ及び第２の素子分離領域１５Ｂの一部もエッチングされる。続いて、基板１０にｐ型不純物のイオン注入を行いｐ型のウェル領域１１を形成した後、基板１０の全面に厚さが７．６ｎｍの厚膜ゲート絶縁膜３１Ｂを形成する。
【００５３】
次に、図６（ｃ）に示すように、第２の領域２８Ｂをレジスト膜３３により覆った後、厚膜ゲート絶縁膜３１Ｂのエッチングを行う。これにより、厚膜ゲート絶縁膜３１Ｂにおける第１の領域２８Ａに形成された部分を除去すると共に、第１の素子分離領域１５Ａの上面を活性領域１０Ａの上面よりも低くする。続いて、第１の領域２８Ａの全面に厚さが２ｎｍの薄膜ゲート絶縁膜３１Ａを形成する。
【００５４】
次に、図６（ｄ）に示すように、レジスト膜３３を除去した後、基板１０の全面に厚さが１６０ｎｍのポリシリコン膜１８を形成した後、ポリシリコン膜１８をＣＭＰ法により厚さが６０ｎｍ程度となるまで研磨しつつ平坦化する。
【００５５】
次に、図７（ａ）に示すように、平坦化したポリシリコン膜１８の上に、厚さが約１００ｎｍのＳｉＯ2からなる保護膜１９を形成する。
【００５６】
次に、図７（ｂ）に示すように、保護膜１９と、ポリシリコン膜１８と、薄膜ゲート絶縁膜３１Ａ及び厚膜ゲート絶縁膜３１Ｂとをパターニングして、第１の領域２８Ａにおける活性領域１０Ａの上に第１のゲート電極パターン３０Ａを形成し、第１の素子分離領域１５Ａの上に第２のゲート電極パターン３０Ｂを形成し、第２の領域２８Ｂにおける活性領域１０Ｂの上に第３のゲート電極パターン３０Ｃを形成し、第２の素子分離領域１５Ｂの上に第４のゲート電極パターン３０Ｄを形成する。
【００５７】
このように、ポリシリコン膜１８を平坦化した後、保護膜１９の形成とパターニングとを行っているため、第１のゲート電極パターン３０Ａ、第２のゲート電極パターン３０Ｂ、第３のゲート電極パターン３０Ｃ及び第４のゲート電極パターン３０Ｄの上面の高さは互いに等しくなる。
【００５８】
次に、図７（ｃ）に示すように、第１のゲート電極パターン３０Ａ、第２のゲート電極パターン３０Ｂ、第３のゲート電極パターン３０Ｃ及び第４のゲート電極パターン３０Ｄの側壁上にそれぞれ厚さが１５ｎｍのＳｉＯ2からなるオフセットサイドウォール２０を形成する。この後、基板１０にｎ型不純物のイオン注入を行い、活性領域１０Ａ及び活性領域１０Ｂにおけるオフセットサイドウォール２０が形成された第１のゲート電極パターン３０Ａ及び第３のゲート電極パターン３０Ｃの両側方にｎ型の浅いソースドレイン拡散層２１をそれぞれ形成する。
【００５９】
続いて、第１のゲート電極パターン３０Ａ、第２のゲート電極パターン３０Ｂ、第３のゲート電極パターン３０Ｃ及び第４のゲート電極パターン３０Ｄの各側壁上にＳｉ3Ｎ4からなるサイドウォール２２をそれぞれ形成する。続いて、基板１０にｎ型不純物のイオン注入を行うことにより、活性領域１０Ａ及び活性領域１０Ｂのサイドウォール２２が形成された第１のゲート電極パターン３０Ａ及び第３のゲート電極パターン３０Ｃの両側方に、それぞれｎ型の深いソースドレイン拡散層２３を形成する。
【００６０】
次に、深いソースドレイン拡散層２３の上に形成された自然酸化膜を除去した後、厚さが２０ｎｍのニッケル膜を堆積する。続いて、３２０℃の温度で第１の急速熱処理を行った後、未反応で残存しているニッケル膜を除去し、５５０℃の温度で第２の急速熱処理を行い、深いソースドレイン拡散層２３の上部にニッケルシリサイド層２４を形成する。
【００６１】
次に、基板１０の上にＳｉ3Ｎ4からなるライナ絶縁膜２５を形成した後、ＳｉＯ2からなる層間絶縁膜２６を形成する。続いて、層間絶縁膜２６をＣＭＰ法により平坦化しながら研磨し、さらにライナ絶縁膜２５の第１のゲート電極パターン３０Ａ、第２のゲート電極パターン３０Ｂ、第３のゲート電極パターン３０Ｃ及び第４のゲート電極パターン３０Ｄの上に形成された部分を研磨することにより、第１の保護膜１９Ａ、第２の保護膜１９Ｂ、第３の保護膜１９Ｃ及び第４の保護膜１９Ｄを露出する。
【００６２】
次に、第１の保護膜１９Ａ、第２の保護膜１９Ｂ、第３の保護膜１９Ｃ及び第４の保護膜１９Ｄをエッチングすることにより、第１のポリシリコン膜１８Ａ及び第２のポリシリコン膜１８Ｂの上面を露出する。続いて、基板１０の上に厚さが５０ｎｍのニッケルからなる金属膜３４を堆積し、４００℃の温度で急速熱処理を行う。これにより、第１のポリシリコン膜１８Ａ及び第２のポリシリコン膜１８Ｂをフルシリサイド化する。
【００６３】
次に、図７（ｄ）に示すように、未反応で残存している金属膜３４を除去することにより、第１の領域２８Ａの活性領域１０Ａの上に形成された第１のＦＵＳＩゲート電極２７Ａを有するｎ型ＭＩＳトランジスタと、第１の素子分離領域１５Ａに形成された第２のＦＵＳＩゲート電極２７Ｂを有するｎ型ＭＩＳトランジスタと、第２の領域２８Ｂの活性領域１０Ｂの上に形成された第３のＦＵＳＩゲート電極２７Ｃを有するｎ型ＭＩＳトランジスタと、第２の素子分離領域１５Ｂの上に形成された第４のＦＵＳＩゲート電極２７Ｄを有するｎ型ＭＩＳトランジスタとが形成される。
【００６４】
第２の実施形態の半導体装置の製造方法は、第１の素子分離領域１５Ａの上面が活性領域１０Ａ及び活性領域１０Ｂの上面よりも低く、第２の素子分離領域１５Ｂの上面が活性領域１０Ａ及び活性領域１０Ｂの上面よりも高くなっている。しかし、ポリシリコン膜１８を堆積した後、ＣＭＰ法によりポリシリコン膜１８の平坦化を行うことにより、ポリシリコン膜１８の活性領域１０Ａ及び活性領域１０Ｂの上に形成された部分、第１の素子分離領域１５Ａの上に形成された部分及び第２の素子分離領域１５Ｂの上に形成された部分の高さがそれぞれ等しくなり、いずれの領域に形成されたゲート電極もフルシリサイド化することができる。
【００６５】
なお、第１の実施形態及び第２の実施形態では、ｎ型ＭＩＳトランジスタを用いて説明したが、ｐ型ＭＩＳトランジスタであってもよい。また、活性領域１０Ａの上に形成された第１のＦＵＳＩゲート電極２７Ａと第１の素子分離領域１５Ａに形成された第２のＦＵＳＩゲート電極２７Ｂとは、異なるトランジスタのゲート電極として説明したが、第１のＦＵＳＩゲート電極２７Ａのうち素子分離領域上に位置する部分（図示せず）は、第２のＦＵＳＩゲート電極２７Ｂと同様の構成を有している。
【産業上の利用可能性】
【００６６】
本発明に係る半導体装置及びその製造方法は、ゲート電極の活性領域の上に形成された部分及び素子分離領域の上に形成された部分の両方をフルシリサイド化した半導体装置及びその製造方法を実現でき、フルシリサイド化ゲート電極を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】（ａ）〜（ｅ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】（ａ）〜（ｅ）は本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６８】
１０      半導体基板
１０Ａ    活性領域
１０Ｂ    活性領域
１０ａ    凹部
１０ｂ    凹部
１１      ウェル領域
１２      ＳｉＯ2膜
１３      Ｓｉ3Ｎ4膜
１３ａ    開口部
１３ｂ    開口部
１４Ａ    下地絶縁膜
１４Ｂ    絶縁膜
１５      素子分離領域
１５Ａ    第１の素子分離領域
１５Ｂ    第２の素子分離領域
１５ａ    リセス部
１６      エッチング用サイドウォール
１７      ゲート絶縁膜
１８      ポリシリコン膜
１８Ａ    第１のポリシリコン膜
１８Ｂ    第２のポリシリコン膜
１９      保護膜
１９Ａ    第１の保護膜
１９Ｂ    第２の保護膜
１９Ｃ    第３の保護膜
１９Ｄ    第４の保護膜
２０      オフセットサイドウォール
２１      ソースドレイン拡散層
２２      サイドウォール
２３      ソースドレイン拡散層
２４      ニッケルシリサイド層
２５      ライナ絶縁膜
２６      層間絶縁膜
２７Ａ    第１のＦＵＳＩゲート電極
２７Ｂ    第２のＦＵＳＩゲート電極
２７Ｃ    第３のＦＵＳＩゲート電極
２７Ｄ    第４のＦＵＳＩゲート電極
２８Ａ    第１の領域
２８Ｂ    第２の領域
３０Ａ    第１のゲート電極パターン
３０Ｂ    第２のゲート電極パターン
３０Ｃ    第３のゲート電極パターン
３０Ｄ    第４のゲート電極パターン
３１Ａ    薄膜ゲート絶縁膜
３１Ｂ    厚膜ゲート絶縁膜
３３      レジスト膜
３４      金属膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008117845.tif 000008
【図７】
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