(57)【要約】      （修正有）【課題】多端子電極とすることなく、低製造コストで、ＥＳＬを大幅に低減することができる積層コンデンサを提供すること。【解決手段】積層方向Ｚにおける内層部の両端面の少なくともいずれかに隣接し、第１外層用導体層および第２外層用導体層が、積層方向Ｚにおいて重複しないように誘電体層を介して積層されている外層部と、誘電体素体の側面のうち、少なくとも、積層方向Ｚに対して平行な第１側面に形成され、第１内層用導体層および第１外層用導体層と接続される第１端子電極と、少なくとも、第１側面と対向する第２側面に形成され、第２内層用導体層および第２外層用導体層と接続される第２端子電極と、を有する。第１端子電極が、第１側面と、第１側面に隣接し、積層方向Ｚに対して平行な第３および第４側面に跨がって形成され、第２端子電極が、第２側面と、第２側面に隣接し、積層方向Ｚに対して平行な第３および第４側面に跨がって形成されている。【選択図】図２
2008091520.tif 000002
【特許請求の範囲】
【請求項１】
複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体において、第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
前記誘電体素体において、前記第１内層用導体層および前記第２内層用導体層の積層方向における前記内層部の両端面の少なくともいずれかに隣接し、第１外層用導体層および第２外層用導体層が、積層方向において重複しないように前記誘電体層を介して積層されている外層部と、
前記誘電体素体の側面のうち、少なくとも、前記誘電体層の積層方向に対して平行な第１側面に形成され、前記第１内層用導体層および前記第１外層用導体層と接続される第１端子電極と、
前記誘電体素体の側面のうち、少なくとも、前記第１側面と対向する第２側面に形成され、前記第２内層用導体層および前記第２外層用導体層と接続される第２端子電極と、を有し、
前記第１端子電極が、前記第１側面と、該第１側面に隣接し、前記誘電体層の前記積層方向に対して平行な第３および第４側面に跨がって形成され、
前記第２端子電極が、前記第２側面と、該第２側面に隣接し、前記誘電体層の前記積層方向に対して平行な前記第３および第４側面に跨がって形成されていることを特徴とする積層コンデンサ。
【請求項２】
前記第１内層用導体層が、前記誘電体素体の前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第１リード部を有し、
前記第２内層用導体層が、前記誘電体素体の前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第２リード部を有することを特徴とする請求項１に記載の積層コンデンサ。
【請求項３】
前記第１外層用導体層が、前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第３リード部を有し、
前記第２外層用導体層が、前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第４リード部を有することを特徴とする請求項１または２に記載の積層コンデンサ。
【請求項４】
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第３リード部の幅をＷ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第４リード部の幅をＷ４とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第１端子電極の幅をＬ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第２端子電極の幅をＬ４とした場合に、
Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４であることを特徴とする請求項３に記載の積層コンデンサ。
【請求項５】
前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅をＷ０とした場合に、
０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５、
であることを特徴とする請求項４に記載の積層コンデンサ。
【請求項６】
前記外層部が、前記第１外層用導体層および前記第２外層用導体層を複数有することを特徴とする請求項１〜５のいずれかに記載の積層コンデンサ。
【請求項７】
前記第１内層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してあることを特徴とする請求項１〜６のいずれかに記載の積層コンデンサ。
【請求項８】
前記第１外層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１外層用隙間パターンが形成してあることを特徴とする請求項１〜７のいずれかに記載の積層コンデンサ。
【請求項９】
前記第２外層用導体層には、前記第２側面に沿う位置で、前記第２端子電極とは接続されない第２外層用隙間パターンが形成してあることを特徴とする請求項１〜８のいずれかに記載の積層コンデンサ。
【請求項１０】
前記誘電体層の前記積層方向に対して垂直な方向における前記第１および第２側面の幅が、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅より大きいことを特徴とする請求項１〜９のいずれかに記載の積層コンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、等価直列インダクタンス（ＥＳＬ）を大幅に低減した積層コンデンサに係り、特にデカップリングコンデンサなどとして用いられる積層コンデンサに関する。
【背景技術】
【０００２】
近年、ＬＳＩなどの集積回路に供給用の電源においては低電圧化が進む一方で負荷電流は増大している。
【０００３】
従って、負荷電流の急激な変化に対して電源電圧の変動を許容値内に抑えることが非常に困難になっている。このため、デカップリングコンデンサ（例えば２端子構造の積層セラミックコンデンサ）が電源に接続されるようになっている。そして、負荷電流の過渡的な変動時に、この積層セラミックコンデンサからＣＰＵ等のＬＳＩに電流を供給して、電源電圧の変動を抑えるようにしている。
【０００４】
しかし、今日のＣＰＵの動作周波数の一層の高周波数化に伴って、負荷電流の変動はより高速且つ大きなものとなり、デカップリングコンデンサ自身が有している等価直列インダクタンス（ＥＳＬ）が、電源電圧の変動に大きく影響するようになった。
【０００５】
つまり、従来の積層セラミックコンデンサではＥＳＬが高いことから、負荷電流ｉの変動に伴って、上記と同様に電流電圧Ｖの変動が大きくなり易かった。
【０００６】
これは、負荷電流の過渡時における電圧変動が下記の式１で近似され、ＥＳＬの高低が電源電圧の変動の大きさと関係するからである。そして、この式１から、ＥＳＬの低減が電源電圧を安定化することに繋がるとも言える。
【０００７】
ｄＶ＝ＥＳＬ・ｄｉ／ｄｔ  …式１
ここで、ｄＶは過渡時の電圧変動（Ｖ）であり、ｉは電流変動量（Ａ）であり、ｔは変動時間（秒）である。
【０００８】
ＥＳＬの低減を図った積層コンデンサとして、下記の特許文献１に示す積層コンデンサが知られている。この積層コンデンサによれば、寄生インダクタンスの低減を図ることができ、結果としてＥＳＬの低減を図ることができる。しかしながら、さらにＥＳＬの低減が求められている。
【０００９】
さらにＥＳＬを低減させた積層コンデンサとしては、多端子積層コンデンサが知られている。この多端子積層コンデンサでは、外部端子電極を多くすることにより、一つの内層用導体層の中で方向が異なる電流の流れを実現することができる。その結果、さらにＥＳＬを低減することが可能である。
【００１０】
しかしながら、多端子コンデンサでは、内層用導体層のパターンを複数用意する必要があったり、外部端子電極の数が多くなり、その製造コストが高くなるという課題を有している。
【００１１】
特許文献２においては、内層部の導体層と、積層方向において内層部を挟み込む保護導体層との２パターンの導体層を有するコンデンサが示されている。しかし、特許文献２において、保護導体層はコンデンサの耐湿性を向上させるためのものであり、また、端子電極が誘電体素体の２端面のみに形成されているだけであるため、ＥＳＬ低減の効果が得られらない。
【特許文献１】特開２００３−５１４２３号公報
【特許文献２】実開平５−６６９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、このような実状に鑑みてなされ、その目的は、多端子電極とすることなく、低製造コストで、ＥＳＬを大幅に低減することができる積層コンデンサを提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る積層コンデンサは、
複数の誘電体層が積層されて形成される略直方体形状の誘電体素体と、
前記誘電体素体において、第１内層用導体層および第２内層用導体層が、積層方向において互いに重複するように前記誘電体層を介して交互に積層され、コンデンサの内部電極回路が形成されている内層部と、
前記誘電体素体において、前記第１内層用導体層および前記第２内層用導体層の積層方向における前記内層部の両端面の少なくともいずれかに隣接し、第１外層用導体層および第２外層用導体層が、積層方向において重複しないように前記誘電体層を介して積層されている外層部と、
前記誘電体素体の側面のうち、少なくとも、前記誘電体層の積層方向に対して平行な第１側面に形成され、前記第１内層用導体層および前記第１外層用導体層と接続される第１端子電極と、
前記誘電体素体の側面のうち、少なくとも、前記第１側面と対向する第２側面に形成され、前記第２内層用導体層および前記第２外層用導体層と接続される第２端子電極と、を有し、
前記第１端子電極が、前記第１側面と、該第１側面に隣接し、前記誘電体層の前記積層方向に対して平行な第３および第４側面に跨がって形成され、
前記第２端子電極が、前記第２側面と、該第２側面に隣接し、前記誘電体層の前記積層方向に対して平行な前記第３および第４側面に跨がって形成されている。
【００１４】
好ましくは、前記第１内層用導体層が、前記誘電体素体の前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第１リード部を有し、
前記第２内層用導体層が、前記誘電体素体の前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第２リード部を有する。
【００１５】
好ましくは、前記第１外層用導体層が、前記第１側面と、前記第３および第４側面に跨がって引き出され、前記第１端子電極に接続される第３リード部を有し、
前記第２外層用導体層が、前記第２側面と、前記第３および第４側面に跨がって引き出され、前記第２端子電極に接続される第４リード部を有する。
【００１６】
本発明に係る積層コンデンサにおいては、外層部において、第１外層用導体層および第２外層用導体層が、積層方向において重複しないように誘電体層を介して積層されている。よって、第１端子電極の電位が、第２端子電極に対して高い場合においては、第１端子電極から第１外層用導体層に対して、電流が分流すると共に、第２外層用導体層から第２端子電極へ向けて電流が流れ込む。一方、第２端子電極の電位が、第１端子電極に対して高い場合においては、第２端子電極から第２外層用導体層に対して、電流が分流すると共に、第１外層用導体層から第１端子電極へ向けて電流が流れ込む。このように、いずれの場合においても、端子電極から導体層へ流れる電流を分流することによって、積層コンデンサ全体のＥＳＬを軽減することができる。すなわち、第１外層用導体層および第２外層用導体層が、並列接続された複数のインダクタ成分として機能し、積層コンデンサ全体のＥＳＬを軽減することができる。
【００１７】
また、本発明に係る積層コンデンサにおいては、第１端子電極が、第１、第３、および第４側面の３側面に跨がって形成され、第２端子電極が、第２、第３、および第４側面に跨がって形成されている。このように、それぞれ誘電体素体の３側面に跨って形成された各端子電極に対して各外層用導体層が接続されることによって、各端子電極と各外層用導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ全体のＥＳＬを軽減することができる。
【００１８】
すなわち、本発明に係る積層コンデンサによれば、積層コンデンサの大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。
【００１９】
好ましくは、前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第３リード部の幅をＷ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第４リード部の幅をＷ４とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第１端子電極の幅をＬ３とし、
前記第３および第４側面において、前記誘電体層の前記積層方向に対して垂直な方向における前記第２端子電極の幅をＬ４とした場合に、
Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４である。
【００２０】
Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４とすることによって、第１および第２外層用導体層が、第３および第４側面に露出することを防止できる。
【００２１】
好ましくは、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅をＷ０とした場合に、
０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５、
である。
【００２２】
Ｗ３／Ｗ０、およびＷ４／Ｗ０が小さ過ぎると、各端子電極から各外層用導体層へ分流する電流が小さくなり、コンデンサのＥＳＬを充分に低減することができない。また、Ｗ３／Ｗ０、およびＷ４／Ｗ０が大き過ぎると、各外層用導体層が誘電体素子本体１２の第３または第４側面に露出したり、あるいは、対向する第１および第２外層用導体層が互いに接触する恐れがある。そこで、Ｗ３／Ｗ０、およびＷ４／Ｗ０を上記範囲内とすることによって、これらの不具合を防止し、コンデンサのＥＳＬを低減することができる。
【００２３】
好ましくは、前記外層部が、前記第１外層用導体層または前記第２外層用導体層を複数有する。
【００２４】
各外層用導体層の総数を増加させることによって、各端子電極から外層用導体層へ電流を分流させる効果が増大する。その結果、コンデンサのＥＳＬを低減する効果を増大させることができる。
【００２５】
好ましくは、前記第１内層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１隙間パターンが形成してある。
【００２６】
本発明に係る積層コンデンサでは、第１内層用導体層の第１リード部に対して第１隙間パターンが形成される。このため、第１リード部は、第１内層用導体層の本体部分から誘電体素体における第１長手方向側面と短手方向側面とが交差する二つの角部に引き出される一対の分岐リードパターンを有することになる。このため、各第１内層用導体層では、それぞれの分岐リードパターンの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第１内層用導体層の本体部分で同一面内で交差することになる。
【００２７】
その結果、電流が交差する個所で磁界を相殺する作用が生じ、これに伴って、積層コンデンサ自体が持つ寄生インダクタンスを小さくでき、等価直列インダクタンスを低減する効果が生じる。
【００２８】
また、第１隙間パターンを有する第１内層用導体層と、第２内層用導体層の２種類の導体層をそれぞれ誘電体素体内に複数配置することで、静電容量が高まるだけでなく磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減される。
【００２９】
前記第１外層用導体層には、前記第１側面に沿う位置で、前記第１端子電極とは接続されない第１外層用隙間パターンが形成してあってもよい。また、前記第２外層用導体層には、前記第２側面に沿う位置で、前記第２端子電極とは接続されない第２外層用隙間パターンが形成してあってもよい。
【００３０】
好ましくは、前記誘電体層の前記積層方向に対して垂直な方向における前記第１および第２側面の幅が、前記誘電体層の前記積層方向に対して垂直な方向における前記第３および第４側面の幅より大きい。
【００３１】
すなわち、本発明では、第１端子電極と第２端子電極とが長手方向（第１、２側面）に形成される。すなわち、第１端子電極と第２端子電極とが短手方向（第１および第２側面が対向する方向）で相互に向かい合う。その結果、端子間距離（第１端子電極と第２端子電極との距離）が短くなり、コンデンサにおける電流流路が短くなる点においても、低ＥＳＬ化を図ることができる。また、誘電体素体の長手方向の各側面に沿って、第１端子電極および第２端子電極を形成するために、第１リード部に第１隙間パターンを形成したとしても、各リード部と各端子電極との接続長さを十分に確保することができる。
【００３２】
なお、本発明においては、第１内層用導体層と第２内層用導体層とは、相対的な概念であり、第１内層用導体層と第２内層用導体層とは逆であっても良い。また、その他の「第１…」および「第２…」に関しても同様である。第１外層用導体層と第２外層用導体層とについても同様である。
【発明を実施するための最良の形態】
【００３３】
以下、本発明を、図面に示す実施形態に基づき説明する。
図１は、本発明の第１実施形態に係る積層コンデンサの斜視図、
図２は、図１に示す積層コンデンサの概略断面図、
図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層および第２内層用導体層の平面図、
図４は、図２に示す第１外層用導体層および第２外層用導体層の平面図、
図５は、本発明の第１実施形態に係る積層コンデンサにおける、内層部の第１および第２内層用導体層、および外層部の第１および第２外層用導体層がそれぞれ有する機能を示す回路図、
図６（Ａ）および図６（Ｂ）は、それぞれ本発明の第２実施形態に係る積層コンデンサにおける第１内層用導体層および第２内層用導体層の平面図、
図７（Ａ）〜図７（Ｄ）は、それぞれ本発明の第３実施形態に係る積層コンデンサにおける第１〜第４内層用導体層の平面図、
図８は、本発明の第４実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図、
図９（Ａ）および図９（Ｂ）は、それぞれ本発明の第５実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図９（Ｃ）および図９（Ｄ）は、本発明の第５実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図、
図１０は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。
【００３４】
第１実施形態
本発明の第１実施形態に係る積層セラミックコンデンサ（以下単に、積層コンデンサと言う）１０の全体構成について説明する。図１に示すように、積層コンデンサ１０は、誘電体層であるセラミックグリーンシートを複数枚積層した積層体を焼成することで得られた直方体状の焼結体である誘電体素体１２を有する。
【００３５】
誘電体素体１２は、第１側面１２Ａと、それに対向する第２側面１２Ｂを有する。また、誘電体素体１２は、第１側面１２Ａおよび第２側面１２Ｂに隣接し、誘電体層の積層方向Ｚに対して平行であり、かつ、互いに対向する第３側面１２Ｃおよび第４側面１２Ｄを有する。
【００３６】
本実施形態においては、好ましくは、図１に示すように、誘電体層の積層方向Ｚに対して垂直な方向（Ｘ方向）における第１側面１２Ａおよび第２側面１２Ｂの幅Ｌ０が、誘電体層の積層方向Ｚに対して垂直な方向（Ｙ方向）における第３側面１２Ｃおよび第４側面１２Ｄの幅Ｗ０より大きい。
【００３７】
以下、本実施形態の説明においては、第１側面１２Ａを第１長手方向側面１２Ａ、第２側面１２Ｂを第２長手方向側面１２Ｂ、第３側面１２Ｃを第３短手方向側面１２Ｃ、第４側面１２Ｄを第４短手方向側面１２Ｄ、と記す。
【００３８】
誘電体素体１２の外面には、第１長手方向側面１２Ａと二つの短手方向側面１２Ｃおよび１２Ｄに跨がって、第１端子電極３１が形成される。また、第２長手方向側面１２Ｂと二つの短手方向側面１２Ｃおよび１２Ｄに跨がって、第２端子電極３２が形成される。
【００３９】
一対の端子電極３１および３２は、相互に絶縁されるように、素体１２の対向する短手側側面１２Ｃおよび１２Ｄにおいて、Ｙ方向に沿って幅Ｗ４で離間してある。この幅Ｗ４は、好ましくは０．３〜０．５ｍｍである。
【００４０】
本実施形態に係る積層コンデンサ１０は、直方体（六面体形状）である誘電体素体１２の４つの側面１２Ａ〜１２Ｄの全てに、端子電極３１，３２がそれぞれ配置される２端子構造の積層コンデンサになっている。
【００４１】
図２は、図１に示す積層コンデンサ１０を、短手方向側面１２Ｃおよび１２Ｄに対して平行に切断した断面図である。図２に示すように、積層コンデンサ１０の第１端子電極３１および第２端子電極３２は、それぞれ、基板側電極端子１３Ａおよび１３Ｂを介して、回路基板１５上に接続される。
【００４２】
積層コンデンサ１０は、内層部１７および外層部１９ａおよび１９ｂを有する。外層部１９ａおよび１９ｂは、内層部１７の両端面に隣接するように位置する。
【００４３】
内層部１７においては、第１内層用導体層２１および第２内層用導体層２２が、積層方向Ｚにおいて互いに重複するように誘電体層１２ａを介して交互に積層され、コンデンサの内部電極回路が形成されている。本実施形態では、誘電体層１２ａに間に挟まれる形で、誘電体素体１２内に３枚ずつの第１および第２内層用導体層２１、２２が交互に配置されている。なお、これら内層用導体層２１、２２の材質としては、卑金属材料であるニッケル、ニッケル合金、銅、或いは、銅合金が考えられるだけでなく、これらの金属を主成分とする材料が考えられる。
【００４４】
外層部１９ａおよび１９ｂにおいては、第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて重複しないように誘電体層１２ａを介して積層されている。なお、これら外層用導体層２３、２５の材質としては、前述の内層用導体層２１、２２と同様のものを用いればよい。
【００４５】
好ましくは、図２に示すように、外層部１９ａおよび１９ｂが、第１外層用導体層２３および第２外層用導体層２５を、それぞれ複数有する。
【００４６】
第１端子電極３１には、第１内層用導体層２１および第１外層用導体層２３が接続されている。また、第２端子電極３２には、第２内層用導体層２２および第２外層用導体層２５が接続される。
【００４７】
図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層２１および第２内層用導体層２３を、積層方向Ｚから観察した平面図である。図３に示すように、第１内層用導体層２１および第２内層用導体層２２は、誘電体素体１２の長手方向Ｘに沿って細長く延びる。
【００４８】
図３（Ａ）の第１内層用導体層２１は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４３で離れている本体部分２１ａを有する。この内層用導体層本体部分２１ａがコンデンサの一方の電極を構成する部分である。第１内層用導体層２１は、この本体部分２１ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第１リード部２１Ｌをさらに有する。この第１リード部２１Ｌにおいて、第１内層用導体層２１と、第１端子電極３１とが接続されている。
【００４９】
図３（Ｂ）の第２内層用導体層２２は、誘電体層１２ａの外形形状に合わせた形状を持ち、誘電体層１２ａの周囲端部から所定の絶縁隙間パターン４４で離れている第２内層用導体層本体部分２２ａを有する。この第２内層用導体層本体部分２２ａがコンデンサの他方の電極を構成する部分である。第２内層用導体層２２は、この第２内層用導体層本体部分２２ａと一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第２リード部２２Ｌをさらに有する。この第２リード部２２Ｌにおいて、第２内層用導体層２２と、第２端子電極３２とが接続されている。
【００５０】
図４は、図２の第１外層用導体層２３および第２外層用導体層２５を、積層方向Ｚから観察した平面図である。図４に示すように、第１外層用導体層２３および第２外層用導体層２５は、誘電体素体１２の長手方向Ｘに沿って細長く延びる。なお、本実施形態においては、図４に示すように、第１外層用導体層２３および第２外層用導体層２５は、絶縁隙間パターン４５を挟んで、積層方向Ｚに垂直な同一平面上に配置されている。よって、同一平面上に配置された第１外層用導体層２３と第２外層用導体層２５とは通電しない。
【００５１】
なお、第１外層用導体層２３および第２外層用導体層２５は、積層方向Ｚにおいて互いに重複しない限り、必ずしも同一平面上に位置しなくても良い。
【００５２】
第１外層用導体層２３は、該第１外層用導体層２３と一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第３リード部２３Ｌを有する。第３リード部２３Ｌにおいて、第１外層用導体層２３は、第１端子電極３１と接続されている。
【００５３】
第２外層用導体層２５は、該第２外層用導体層２５と一体的に同一平面上に形成され、誘電体素体１２の相互に隣り合う三つの側面（第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄ）に跨がって引き出される第４リード部２５Ｌを有する。第４リード部２５Ｌにおいて、第２外層用導体層２５は、第２端子電極３２と接続されている。
【００５４】
好ましくは、図４に示すように、短手方向Ｙにおける第３リード部２３Ｌの幅、第４リード部２５Ｌの幅、第１端子電極３１の幅、および第２端子電極３２の幅を、それぞれ、Ｗ３、Ｗ４、Ｌ３、およびＬ４とした場合に、Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４である。
【００５５】
Ｗ３＜Ｌ３、かつ、Ｗ４＜Ｌ４とすることにおって、第１外層用導体層２３および第２外層用導体層２５が、第３短手方向側面１２Ｃおよび第４短手方向側面１２Ｄに露出することを防止できる。
【００５６】
好ましくは、短手方向Ｙにおける第３短手方向側面１２Ｃおよび第４短手方向側面１２Ｄの幅をＷ０とした場合に、０．１５≦Ｗ３／Ｗ０≦０．４５、かつ、０．１５≦Ｗ４／Ｗ０≦０．４５である。
【００５７】
Ｗ３／Ｗ０、およびＷ４／Ｗ０が小さ過ぎると、各端子電極から各外層用導体層へ分流する電流が小さくなり、コンデンサのＥＳＬを低減する効果が充分には得られない。また、Ｗ３／Ｗ０、およびＷ４／Ｗ０が大き過ぎると、各外層用導体層が誘電体素体１２の側面に露出したり、あるいは、対向する第１および第２外層用導体層２３、２５が互いに接触する恐れがある。そこで、Ｗ３／Ｗ０、およびＷ４／Ｗ０を上記範囲内とすることによって、これらの不具合を防止し、積層コンデンサ１０のＥＳＬを低減することができる。
【００５８】
次に、本実施形態に係る積層コンデンサ１０の作用を説明する。
【００５９】
積層コンデンサ１０においては、図２に示すように、外層部１９ａ、１９ｂにおいて、それぞれ第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて互いに重複しないように誘電体層１２ａを介して積層されている。また、第１外層用導体層２３と、第２外層用導体層２５とは通電しない。よって、第１外層用導体層２３および第２外層用導体層２５は、コンデンサにおける内部電極としての機能（蓄電機能）を有さないダミー電極である。
【００６０】
ここで、例えば、第１端子電極３１の電位が、第２端子電極３２に対して高い場合においては、第１端子電極３１から第１外層用導体層２３に対して、電流が分流する。同時に、第２外層用導体層２５から第２端子電極３２へ向けて電流が流れ込む。一方、第２端子電極３２の電位が、第１端子電極３１に対して高い場合においては、第２端子電極３２から第２外層用導体層２５に対して、電流が分流する。同時に、第１外層用導体層２３から第１端子電極３１へ向けて電流が流れ込む。
【００６１】
本実施形態に係る積層コンデンサ１０においては、上述のいずれの場合においても、端子電極からダミー電極である各外層用導体層へ向けて、電流が分流される結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。
【００６２】
また、積層コンデンサ１０においては、第１端子電極３１が、第１長手方向側面１２Ａ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄの３側面に跨がって形成されている。同様に、第２端子電極３２が、第２長手方向側面１２Ｂ，第３短手方向側面１２Ｃ，第４短手方向側面１２Ｄの３側面に跨がって形成されている。このように、それぞれ誘電体素体１２の３側面に跨って形成された各端子電極に対して各外層用導体層が接続されることによって、各端子電極と各外層用導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。
【００６３】
図５は、上述した内層部１７の第１および第２内層用導体層２１、２２、および外層部１９ｂの第１および第２外層用導体層２３、２５がそれぞれ有する機能を回路図で表したものである。図５に示すように、図２に示す内層部１７は、図５に示すコンデンサ回路１７ａと、コンデンサ回路１７ａ自身が有するインダクタンス成分１７ｂとで表される。また、図２に示す外層部１９ｂにおける３つの第１外層用導体層２３は、図５に示す複数（図５中では３つ）の並列接続された第１インダクタ成分２３ａとして表される。同様に、外層部１９ｂにおける３つの第２外層用導体層２５は、図５に示す複数（図５中では３つ）の並列接続された第２インダクタ成分２５ａとして表される。
【００６４】
３つの並列した第１インダクタ成分２３ａは、第１端子電極３１に接続されている。よって、３つの第１インダクタ成分２３ａが有するインダクタンスは、第１端子電極３１が有するインダクタンスとみなせる。同様に、３つの並列した第２インダクタ成分２５ａは、第２端子電極３２に接続されている。よって、第２インダクタ成分２３ａが有するインダクタンスは、第２端子電極３２が有するインダクタンスとみなせる。第１端子電極３１に第１インダクタ成分２３ａを複数並列接続させることによって、第１端子電極全体におけるインダクタンスを減少させることができる。同様に、第２端子電極３２に第２インダクタ成分２５ａを複数並列接続させることによって、第２端子電極全体におけるインダクタンスを減少させることができる。このように第１および第２端子電極３１、３２が有する端子電極全体のインダクタンス１９ｃを減少させることによって、積層コンデンサ１０全体におけるＥＳＬを減少させることができる。
【００６５】
なお、図２に示す２つの外層部１９ａ，１９ｂのうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減には寄与しないので、必須ではない。
【００６６】
本実施形態においては、外層部１９ａ、１９ｂにおいて、第１外層用導体層２３および第２外層用導体層２５が、積層方向Ｚにおいて重複しないように誘電体層１２ａを介して積層されている。よって、第１端子電極３１から、第１外層用導体層２３に対して、電流が分流し、第２外層用導体層２５から、第２端子電極３２に対して、電流が流れ込む。あるいは、第２端子電極３２から、第２外層用導体層２５に対して、電流が分流し、第１外層用導体層２３から、第１端子電極３１に対して、電流が流れ込む。このように、端子電極から各外層用導体層へ電流を分流することによって、積層コンデンサ１０全体のＥＳＬを軽減することができる。
【００６７】
本実施形態においては、第１端子電極３１が、第１長手方向側面１２Ａ、第３短手方向側面１２Ｃｄ、および第４短手方向側面１２Ｄの３側面に跨がって形成され、第２端子電極３２が、第２長手方向側面１２Ｂ、第３短手方向側面１２Ｃ、および第４短手方向側面１２Ｄに跨がって形成されている。このように、それぞれ誘電体素体１２の３側面に跨って形成された各端子電極に対して各外層用導体層が接続されることによって、各端子電極と各外層用導体層との間に流れる電流の流路断面積が大きくなる。その結果、積層コンデンサ１０全体のＥＳＬを軽減することができる。
【００６８】
このように、本実施形態に係る積層コンデンサ１０によれば、積層コンデンサ１０の大幅な低ＥＳＬ化が図られて、電源電圧の振動を抑制できるようになり、デカップリングコンデンサなどとして好適に用いられることができる。
【００６９】
第２実施形態
次に、本発明の第２実施形態を説明する。なお、以下では、第１実施形態と第２実施形態とに共通する事項については説明を省略し、両実施形態の相違点についてのみ説明する。
【００７０】
図６（Ａ）に示すように、本実施形態では、第１内層用導体層２１の第１リード部には、第１長手方向側面１２Ａに沿う中央位置で、第１端子電極３１とは接続されない第１隙間パターン４１が形成してある。このため、第１リード部は、第１内層用導体層２１の本体部分２１ａから誘電体素体１２における第１長手方向側面１２Ａと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２１ｂを有することになる。
【００７１】
誘電体素体１２の短手方向Ｙの幅をＷ０とした場合に、第１リード部の分岐リードパターン２１ｂにおける短手方向Ｙの幅Ｗ１は、Ｗ１／Ｗ０の比が０．１５〜０．４５の範囲、好ましくは０．２５〜０．３５の範囲にあるように決定される。
【００７２】
また、誘電体素体１２の長手方向Ｘの幅をＬ０とした場合に、第１隙間パターン４１の長手方向幅をＬ１は、Ｌ１／Ｌ０の比が０．２〜０．５の範囲、好ましくは０．３〜０．４の範囲にあるように決定される。
【００７３】
本実施形態では、第１隙間パターン４１は、誘電体素体１２における第１長手方向側面１２Ａの長手方向Ｘの中央位置に形成される。絶縁隙間パターン４３は、素子本体１２における第２長手方向側面１２Ｂと、短手方向側面１２Ｃ，１２Ｄに連続して跨るように形成され、その隙間パターン４３の長手方向の両端部は、第１リード部の分岐リードパターン２１ｂに接触している。本実施形態では、第１内層用導体層２１の平面パターンは、誘電体素体１２の長手方向Ｘの中間位置を通る中心線に対して線対称なパターンである。
【００７４】
第１隙間パターン４１の隙間幅Ｗ２は、絶縁隙間４３の隙間幅Ｗ５と同程度であり、好ましくは１００〜２００μｍ程度である。これらの電極幅Ｗ２，Ｗ５が小さすぎると、各端子電極３１または３２との絶縁性が不十分になるおそれがあり、大きすぎると、本体部分２１ａの面積を狭め、コンデンサとしての能力を低下させる恐れがある。
【００７５】
図６（Ｂ）に示すように、本実施形態では、第２内層用導体層２２の第２リード部には、第２長手方向側面１２Ｂに沿う中央位置で、第２端子電極３２とは接続されない第２隙間パターン４２が形成してある。このため、第２リード部は、第２内層用導体層２２の本体部分２２ａから誘電体素体１２における第２長手方向側面１２Ｂと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２２ｂを有することになる。
【００７６】
この実施形態では、第２内層用導体層２２ａのパターン形状は、第１内層用導体層２１ａをＸＹ平面上で１８０度回転させたパターンであり、同様な寸法関係（Ｌ０，Ｌ１，Ｗ１，Ｗ０，Ｗ２，Ｗ５）を有する。
【００７７】
上述した寸法関係から、２種類の第１および第２内層用導体層２１および２２にそれぞれ形成してある分岐リードパターン２１ｂおよび２２ｂ同士は、誘電体層１２ａの積層方向Ｚに投影して相互に重ならない位置関係となっている。それぞれの本体部分２１ａ、２２ａ相互は、誘電体層１２ａの積層方向Ｚに投影して相互に重なり、誘電体層１２ａを介してコンデンサを構成している。
【００７８】
次に、本実施形態に係る積層コンデンサ１０の作用を説明する。
【００７９】
本実施形態に係る積層コンデンサ１０によれば、複数の誘電体層が積層されて直方体形状に形成される誘電体素体１２内に、それぞれ誘電体層間に挟まれる形で、二種類の内部導体層２１、２２が交互に配置されている。これら二種類の内部導体層２１、２２は、誘電体層の積層方向に投影して相互に重ならない位置関係で、それぞれ誘電体素体１２の三つの側面に跨がって引き出される構造となっている。また、二つの端子電極３１、３２が、それぞれ誘電体素体１２の三つの側面に跨がって誘電体素体１２の外側に配置されていて、二種類の内部導体層２１、２２の何れか一方に、これら二つの端子電極３１、３２がそれぞれ接続されている。
【００８０】
しかも本実施形態に係る積層コンデンサ１０では、第１内層用導体層２１の第１リード部に対して第１隙間パターン４１が形成される。このため、第１リード部は、第１内層用導体層２１の本体部分２１ａから誘電体素体１２における第１長手方向側面１２Ａと短手方向側面１２Ｃ，１２Ｄとが交差する二つの角部に引き出される一対の分岐リードパターン２１ｂを有することになる。このため、各第１内層用導体層２１では、それぞれの分岐リードパターン２１ｂの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第１内層用導体層２１の本体部分２１ａで同一面内で交差することになる。
【００８１】
また同様に、各第２内層用導体層２２では、それぞれの分岐リードパターン２２ｂの角部から、それぞれ対角線の角部に向かう電流の流れが形成され、それらの流れが、第２内層用導体層２２の本体部分２２ａで同一面内で交差することになる。
【００８２】
その結果、電流が交差する個所で磁界を相殺する作用が生じ、これに伴って、積層コンデンサ１０自体が持つ寄生インダクタンスを小さくでき、等価直列インダクタンスを低減する効果が生じる。
【００８３】
また、本実施形態では、第１端子電極３１と第２端子電極３２とが短手方向Ｙで相互に向かい合うために、端子間距離が短くなり、その点でも、低ＥＳＬ化を図ることができる。また、第１および第２長手方向側面１２Ａ，１２Ｂのそれぞれに沿って、第１端子電極３１および第２端子電極３２を形成するために、各リード部に隙間パターン４１，４２を形成したとしても、各リード部の分岐リードパターン２１ｂ，２２ｂと各端子電極３１，３２との接続長さを十分に確保することができる。
【００８４】
さらに、本実施形態では、二種類の第１および第２内部導体層２１，２２をそれぞれ誘電体素体１２内に複数配置することで、静電容量が高まるだけでなく磁界を相殺する作用がさらに大きくなり、インダクタンスがより大幅に減少してＥＳＬが一層低減される。
【００８５】
第３実施形態
次に、本発明の第３実施形態を、図７（Ａ）〜図７（Ｄ）に基づき説明する。なお、以下では、第１および２実施形態と、第３実施形態とに共通する事項については説明を省略し、上述の実施形態と第３実施形態との相違点についてのみ説明する。
【００８６】
本実施形態では、第２実施形態における第２内部導体層２２を、図７（Ｂ）および図７（Ｄ）に示す第２内層用導体層３２２および図７（Ｄ）に示す第２内部導体層３２３の２種類に代えた以外は、第１実施形態と同様にして積層コンデンサを構成してある。
【００８７】
本実施形態では、図７（Ａ）に示す第２実施形態と同じ第１内層用導体層２１の下に、誘電体層１２ａを介して図７（Ｂ）に示す第２内層用導体層３２２を積層し、第２内層用導体層３２２の下に、誘電体層１２ａを介して図７（Ｃ）に示す第２実施形態と同じ第１内層用導体層２１を積層する。そして、その第１内層用導体層２１の下に、誘電体層１２ａを介して図７（Ｄ）に示す第２内部導体層３２３を積層する。その下は、上述した図７（Ａ）〜図７（Ｄ）に示す導体層２１，３２２，２１，３２３の積層の繰り返しとなる。
【００８８】
本実施形態では、一方の第２内層用導体層３２２は、第２実施形態における第２内部導体層の本体部分２２ａに対応する内部導体層本体部分３２２ａと、分岐リードパターン２２ｂに対応する単一のリードパターン３２２ｂとを有する。単一のリードパターン３２２ｂは、第２長手方向側面１２Ｂと第４短手方向側面１２Ｄとが交差する角部に位置する第２端子電極３２にのみ接続してある。
【００８９】
単一のリードパターン３２２ｂのみを形成するために、内部導体層本体部分３２２ａの周囲には、リードパターン３２２ｂ以外の部分で連続している絶縁隙間パターン３４４を形成している。
【００９０】
また他方の第２内部導体層３２３は、第２実施形態における第２内部導体層の本体部分２２ａに対応する内部導体層本体部分３２３ａと、分岐リードパターン２２ｂに対応する単一のリードパターン３２３ｂとを有する。単一のリードパターン３２３ｂは、第２長手方向側面１２Ｂと第３短手方向側面１２Ｃとが交差する角部に位置する第２端子電極３２にのみ接続してある。
【００９１】
単一のリードパターン３２３ｂのみを形成するために、内部導体層本体部分３２３ａの周囲には、リードパターン３２３ｂ以外の部分で連続している絶縁隙間パターン３４５を形成している。
【００９２】
本実施形態に係る積層コンデンサにおいては、第１内部導体層２１では、第２実施形態と同様な交差電流が流れることが期待できる。また、２種類の第２内層用導体層３２２および３２３では、それぞれ単一のリードパターン３２２ｂまたは３２３ｂを通る対角線上の電流の流れが実現される。２種類の第２内層用導体層３２２および３２３相互間では、電流の流れが交差する。
【００９３】
したがって、第２実施形態と比較すれば、第２内層用導体層３２２または３２３の各同一面内では、交差する電流が形成されないが、第１内部導体層２１では、第２実施形態と同様な交差電流が流れることが期待できる。その結果、第２実施形態よりは多少劣るが、ほぼ同様な作用効果が期待できる。
【００９４】
第４実施形態
次に、本発明の第４実施形態を説明する。なお、以下では、上述の実施形態と第４実施形態とに共通する事項については説明を省略し、上述の実施形態と第４実施形態との相違点についてのみ説明する。
【００９５】
本実施形態においては、図８に示すように、第１外層用導体層２３には、第１長手方向側面１２Ａに沿う位置で、第１端子電極３１とは接続されない第１外層用隙間パターン８０が形成してあってもよい。また、第２外層用導体層２５には、第２長手方向側面１２Ｂに沿う位置で、第２端子電極３２とは接続されない第２外層用隙間パターン８２が形成してあってもよい。
【００９６】
第１外層用導体層２３および第２外層用導体層２５を形成する工程においては、通常、第１外層用導体層２３および第２外層用導体層２５の電極パターンが並進対称的に多数形成された外層用電極シートを、グリーンシートを介して積層した後に切断する工程が必要となる。この積層体の切断後において、第１外層用隙間パターン８０および第２外層用隙間パターン８２が所定位置に配置されているか否かを確認することによって、個々の第１外層用導体層２３および第２外層用導体層２５が正確に切り出されたか否かを確認することができ、また積層ずれを防止できる。
【００９７】
このような第４実施形態においても、上述の第１実施形態と同様の作用効果を奏することができる。
【００９８】
第５実施形態
次に、本発明の第５実施形態を説明する。なお、以下では、第１〜４実施形態と第５実施形態とに共通する事項については説明を省略し、上述の実施形態と第５実施形態との相違点についてのみ説明する。
【００９９】
本実施形態においては、図９（Ａ）〜（Ｄ）に示すように、Ｘ方向における第１側面１２Ａおよび第２側面１２Ｂの幅Ｌ０が、Ｙ方向における第３側面１２Ｃおよび第４側面１２Ｄの幅Ｗ０より小さい。このような場合においても、第１実施形態とほぼ同様な作用効果が期待できる。
【０１００】
なお、図９（Ｄ）に示すように、第１外層用導体層９２３には、第１側面１２Ａに沿う位置で、第１端子電極９３１とは接続されない第１外層用隙間パターン９８０が形成してあってもよい。また、第２外層用導体層９２５には、第２側面１２Ｂに沿う位置で、第２端子電極９３２とは接続されない第２外層用隙間パターン９８２が形成してあってもよい。
【０１０１】
なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。
【０１０２】
たとえば、本発明に係る積層コンデンサでは、内層用導体層の積層数は、特に限定されず、数十あるいは数百としても良い。また、本発明では、第１隙間パターンおよび第２隙間パターンは、必ずしも長手方向に沿って連続せず、断続的に形成しても良い。
【０１０３】
上述した本実施形態においては、図２に示すように、誘電体素体１２が、２つの外層部１９ａ，１９ｂを有する。この２つの外層部のうち、内層部１７を挟んで回路基板１５の反対側に位置する外層部１９ａにおいては、電流が流れない。従って、外層部１９ａはＥＳＬの低減に寄与しないので、必須ではない。しかし、誘電体素体１２が外層部１９ａを有することによって、外層部１９ａと外層部１９ｂとが、内層部１７を挟んで対称的に位置する。すなわち、誘電体素体１２がバランスの取れた形状を有することができる。その結果、誘電体素体１２の焼成時に、誘電体素体１２が変形することを防止できる。また、誘電体素体１２が外層部１９ａを有することによって、図２の積層コンデンサ１０を回路基板１５に対して、上下反転させた場合でも、積層コンデンサ１０を機能させることが可能となる。
【実施例】
【０１０４】
次に、本発明をさらに具体的な実施例に基づき説明するが、本発明は、この実施例に限定されない。この実施例では、インピーダンスアナライザを使用して、Ｓパラメータからインピーダンスへ換算し、以下の各コンデンサ試料のＥＳＬをそれぞれ求めた。
【０１０５】
まず、各コンデンサ試料の内容を説明する。図１に示す第１実施形態に係る２端子型積層コンデンサをサンプルEx1とした。また、外層部１９ａ，１９ｂ（第１外層用導体層２３、第２外層用導体層２５）を有さないこと以外は、サンプルEx1と同様にして製造されたコンデンサをサンプルCex1とし、各サンプルのＥＳＬをそれぞれ求めた。
【０１０６】
そして、この結果として、各サンプルのインピーダンス特性を測定した。その結果を図１０に示す。図１０のグラフに示すように、サンプルEx1の方がサンプルCex1よりもインピーダンスの最小値は小さくなることが確認された。また、ＥＳＬを求めたところ、サンプルEx1ではＥＳＬが１２２ｐＨであり、サンプルCex1では、ＥＳＬが１４０ｐＨであった。つまり、本発明の実施形態によるサンプルEx1において、ＥＳＬが大幅に低減されることが確認された。
【０１０７】
なお、このＥＳＬは、２πｆｏ＝１／√（ＥＳＬ・Ｃ）の式より求められるものであり、ｆｏは自己共振周波数で、Ｃは静電容量である。
【０１０８】
ここで用いた各試料の寸法としては、図４に示す寸法において、Ｌ０＝１．６ｍｍであり、Ｗ０が０．８mmであり、Ｗ１、Ｗ３、Ｗ４がそれぞれ０．２５mmであり、Ｗ５が０．１５mmであった。内層用導体層の積層数は、合計で２５層であり、静電容量は、０．１μＦであった。
【図面の簡単な説明】
【０１０９】
【図１】図１は、本発明の第１実施形態に係る積層コンデンサの斜視図である。
【図２】図２は、図１に示す積層コンデンサの概略断面図である。
【図３】図３（Ａ）および図３（Ｂ）は、それぞれ図２に示す第１内層用導体層および第２内層用導体層の平面図である。
【図４】図４は、図２に示す第１外層用導体層および第２外層用導体層の平面図である。
【図５】本発明の第１実施形態に係る積層コンデンサにおける、内層部の第１および第２内層用導体層、および外層部の第１および第２外層用導体層がそれぞれ有する機能を示す回路図である。
【図６】図６（Ａ）および図６（Ｂ）は、それぞれ本発明の第２実施形態に係る積層コンデンサにおける第１内層用導体層および第２内層用導体層の平面図である。
【図７】図７（Ａ）〜図７（Ｄ）は、それぞれ本発明の第３実施形態に係る積層コンデンサにおける第１〜第４内層用導体層の平面図である。
【図８】図８は、本発明の第４実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図である。
【図９】図９（Ａ）および図９（Ｂ）は、それぞれ本発明の第５実施形態に係る積層コンデンサにおける第１および第２内層用導体層の平面図、図９（Ｃ）および図９（Ｄ）は、それぞれ本発明の第５実施形態に係る積層コンデンサにおける第１および第２外層用導体層の平面図である。
【図１０】図１０は、本発明の実施例および比較例に係るインピーダンス特性を表すグラフである。
【符号の説明】
【０１１０】
１０…  積層コンデンサ
１２…  誘電体素体
１２ａ…  誘電体層
１２Ａ…  第１（長手方向）側面
１２Ｂ…  第２（長手方向）側面
１２Ｃ…  第３（短手方向）側面
１２Ｄ…  第４（短手方向）側面
１７…  内層部
１９ａ，１９ｂ…  外層部
２１，９２１…  第１内層用導体層
２１ａ，９２１ａ…  内層用導体層本体部分
２１Ｌ…  第１リード部
２１ｂ…  分岐リードパターン
２２，９２３…  第２内層用導体層
２２ａ，９２３ａ…  内層用導体層本体部分
２２Ｌ…  第２リード部
２２ｂ…  分岐リードパターン
２３，９２３…  第１外層用導体層
２３Ｌ，９２３Ｌ…  第３リード部
２５，９２５…  第２外層用導体層
２５Ｌ，９２５Ｌ…  第４リード部
３１…  第１端子電極
３２…  第２端子電極
４１…  第１隙間パターン
４２…  第２隙間パターン
４３，４４、４５…  絶縁隙間パターン
【図１】
2008091520.tif 000003
【図２】
2008091520.tif 000004
【図３】
2008091520.tif 000005
【図４】
2008091520.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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