(57)【要約】【課題】従来のレギュレータ回路では、分圧回路での消費電流を低減することができない問題があった。【解決手段】本発明にかかるレギュレータ回路は、第１の電源端子が第１の端子に接続され、出力端子に第２の端子が接続される出力トランジスタ１６と、出力トランジスタ１６の制御端子に出力が接続される誤差増幅回路１５と、出力端子ＯＵＴから出力される出力電圧を第１の比率で分圧した第１の電圧を出力する第１の分圧回路１７と、出力端子から出力される出力電圧を第２の比率で分圧した第２の電圧を出力する第２の分圧出力端子を有する第２の分圧回路１８と、と、第１、第２の電圧の前記差動増幅回路の非反転端子への帰還経路を制御する第１のスイッチ回路１９と、第１の分圧回路１７に直列に接続される第２のスイッチ回路（ＮＭＯＳトランジスタＭＮ３）とを有するものである。【選択図】図２
2008083850.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源端子が第１の端子に接続され、出力端子に第２の端子が接続される出力トランジスタと、
前記出力トランジスタの制御端子に出力が接続される誤差増幅回路と、
直列に接続された複数の抵抗を有し、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を第１の比率で分圧した第１の電圧を出力する第１の分圧出力端子を有する第１の分圧回路と、
直列に接続された複数の抵抗を有し、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を第２の比率で分圧した第２の電圧を出力する第２の分圧出力端子を有する第２の分圧回路と、
前記第１、第２の分圧出力端子と前記差動増幅回路の非反転端子との接続状態を制御する第１のスイッチ回路と、
前記第１の分圧回路に直列に接続される第２のスイッチ回路とを有することを特徴とするレギュレータ回路。
【請求項２】
前記誤差増幅回路は、消費電流の異なる動作モードとなる第１、第２のモードを有することを特徴とする請求項１に記載のレギュレータ回路。
【請求項３】
前記誤差増幅回路は、前記第１のモードにおいては前記第２のモードよりも大きな消費電流によって動作することを特徴とする請求項２に記載のレギュレータ回路。
【請求項４】
前記誤差増幅回路は、前記第１のモードにおいて有効となる第１の電流源と、前記第２のモードにおいて有効となり、前記第１の電流源よりも小さな電流を出力する第２の電流源とを有することを特徴とする請求項２に記載のレギュレータ回路。
【請求項５】
前記第１のスイッチ回路は、前記第１のモードでは前記第１の電圧を前記誤差増幅回路の非反転端子に供給し、前記第２のモードでは前記第２の電圧を前記誤差増幅回路の非反転端子に供給し、
前記第２のスイッチ回路は、前記第１のモードでは導通状態となり、前記第２のモードでは非導通状態となることを特徴とする請求項２に記載のレギュレータ回路。
【請求項６】
前記レギュレータ回路は、モード制御信号に基づき、前記第１のモードと前記第２のモードとが切り替わることを特徴とする請求項２乃至５のいずれか１項に記載のレギュレータ回路。
【請求項７】
前記第１の分圧回路は、前記第１の電圧を前記誤差増幅回路に帰還することで得られる増幅率よりも高い増幅率となる第３の電圧を出力し、当該第３の電圧は、前記第１のスイッチ回路を介して前記誤差増幅回路に帰還されることを特徴とする請求項１に記載のレギュレータ回路。
【請求項８】
前記レギュレータ回路は、種々の信号処理を行う演算装置に電源を供給し、当該演算装置から送信される制御信号に基づき、動作モードが切り替わることを特徴とする請求項１乃至７のいずれか１項に記載のレギュレータ回路。
【請求項９】
前記第１の比率と前記第２の比率とは実質的に同じ比率であることを特徴とする請求項１に記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はレギュレータ回路に関し、特に複数の分圧回路を有するレギュレータ回路に関する。
【背景技術】
【０００２】
半導体装置では、電源電圧に対して異なる電圧を生成するレギュレータ回路が多く用いられる。このレギュレータ回路は、増幅回路を有し、例えば基準電圧を所定倍した電圧を生成する。レギュレータ回路にて生成された電圧は、他の回路に供給され、他の回路はこの電圧に基づき動作する。
【０００３】
このようなレギュレータ回路の一例が特許文献１（従来例１）に開示されている。従来例１にかかるレギュレータ回路１００のブロック図を図７に示す。図７に示すように、レギュレータ回路１００は、分圧回路部１１０、基準電圧発生回路部１２０、誤差増幅回路１３０、出力トランジスタ１４０を有している。
【０００４】
基準電圧発生回路部１２０は、基準電圧Ｖｒを生成する。また、分圧回路部１１０は、出力電圧と接地電圧とを分圧して分圧電圧Ｖｄを生成する。そして、誤差増幅回路１３０が基準電圧Ｖｒと分圧電圧Ｖｄとの電圧差を増幅し、出力トランジスタ１４０を駆動する。これによって、レギュレータ回路１００は、出力端子ＯＵＴから出力電圧Ｖｏｕｔを出力する。このとき、出力電圧Ｖｏｕｔは、分圧回路部１１０の分圧比に基づいた倍率で基準電圧Ｖｒを増幅した電圧となる。
【０００５】
また、分圧回路部１１０は、切替制御回路１１１と分圧回路１１２とを有している。そして、外部から入力される制御信号Ｓｃに応じて分圧比を変更する。この分圧回路部１１０についてさらに詳細に説明する。分圧回路部１１０の回路図を図８に示す。図８に示すように、分圧回路１１２は、出力端子ＯＵＴと接地端子との間に直列に接続される抵抗ＲＡ１、ＲＡ２、ＲＢ２を有している。また、抵抗ＲＢ２には、抵抗ＲＢ１が並列に接続される。そして、抵抗ＲＢ１、ＲＢ２は、それぞれトランジスタＱＮ１、ＱＮ２を介して分圧回路部１１０の出力端子に接続される。さらに、抵抗ＲＡ１には、トランジスタＱＰ１が並列に接続される。
【０００６】
そして、このトランジスタＱＮ１、ＱＮ２、ＱＰ１は、切替制御回路１１１が出力する信号に応じて動作する。より具体的には、制御信号Ｓｃがハイレベルである場合、トランジスタＱＮ１は導通状態となり、トランジスタＱＮ２とトランジスタＱＰ１は非導通状態となる。一方、制御信号Ｓｃがロウレベルである場合、トランジスタＱＮ１は非導通状態となり、トランジスタＱＮ２とトランジスタＱＰ１は導通状態となる。
【０００７】
このように各トランジスタを制御することで、制御信号Ｓｃがハイレベルの場合、分圧回路１１２は、出力電圧Ｖｏｕｔを抵抗ＲＡ２と抵抗ＲＢ１との抵抗比に基づき分圧し、この分圧された電圧を分圧電圧Ｖｄとして出力する。また、出力電圧Ｖｏｕｔは、抵抗ＲＡ２と抵抗ＲＢ１との抵抗比に基づいた倍率で基準電圧Ｖｒを増幅した値となる。一方、制御信号Ｓｃがロウレベルである場合、分圧回路１１２は、出力電圧Ｖｏｕｔを抵抗ＲＡ１、ＲＡ２の合成抵抗と抵抗ＲＢ２との抵抗比に基づき分圧し、この分圧された電圧を分圧電圧Ｖｄとして出力する。また、出力電圧Ｖｏｕｔは、抵抗ＲＡ１、ＲＡ２の合成抵抗と抵抗ＲＢ２との抵抗比に基づいた倍率で基準電圧Ｖｒを増幅した値となる。つまり、レギュレータ回路１００は、分圧回路１１２で設定される分圧比を切替制御回路１１１が出力する信号に基づき変更することで、出力電圧の値を変更することが可能である。
【０００８】
また、レギュレータ回路の他の一例が特許文献２（従来例２）に開示されている。従来例２にかかるレギュレータ回路２００のブロック図を図９に示す。図９に示すように、レギュレータ回路２００は、レギュレータ部２２０と出力電圧設定部２３０とを有している。
【０００９】
レギュレータ部２２０は、バンドギャップリファレンス２２１と増幅回路２２２とを有している。また、出力電圧設定部２３０は、モード設定部２３１、第１の分圧回路２３２、第２の分圧回路２３３とを有している。そして、第１の分圧回路２３２の抵抗比と第２の分圧回路２３３の抵抗比とのいずれか一方の抵抗比に基づき増幅回路２２２の増幅率が決定される。
【００１０】
より具体的には、第１の分圧回路２３２は、増幅回路２２２の出力端子と接地端子との間に接続されている。また、第２の分圧回路２３３は、第２の分圧回路２３２と並列になるように接続される。そして、モード設定部２３１から出力される制御信号に基づきスイッチＳＷ２４ａ、ＳＷ２４ｂが導通状態となった場合、増幅回路２２２の増幅率は第１の分圧回路２３２の抵抗比に基づき設定され、出力電圧が２４Ｖとなる。一方、モード設定部２３１から出力される制御信号に基づきスイッチＳＷ１２ａ、ＳＷ１２ｂが導通状態となった場合、増幅回路２２２の増幅率は第１の分圧回路２３２の抵抗比に基づき設定され、出力電圧は１２Ｖとなる。つまり、レギュレータ回路２００は、抵抗比が異なる第１の分圧回路２３２と第２の分圧回路２３３とをモード設定部２３１が出力する制御信号に応じて切り替えることで出力電圧を変更することが可能である。
【特許文献１】特開２００４−８８９５６号公報
【特許文献２】特開２００６−１９１３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、分圧回路は、一般的にレギュレータ回路の出力インピーダンスを小さくするために小さな抵抗で構成される。従って、従来例１、２のレギュレータ回路は、出力端子に接続される回路が電流をそれほど消費しない場合であっても、分圧回路に多くの電流が流れる。このようなことから、従来例１、２のレギュレータ回路では、出力端子に接続される回路の消費電流を削減しても、分圧回路に流れる電流によって回路全体の消費電流を低減できない問題がある。
【課題を解決するための手段】
【００１２】
本発明にかかるレギュレータ回路は、第１の電源端子が第１の端子に接続され、出力端子に第２の端子が接続される出力トランジスタと、前記出力トランジスタの制御端子に出力が接続される誤差増幅回路と、直列に接続された複数の抵抗を有し、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を第１の比率で分圧した第１の電圧を出力する第１の分圧出力端子を有する第１の分圧回路と、直列に接続された複数の抵抗を有し、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を第２の比率で分圧した第２の電圧を出力する第２の分圧出力端子を有する第２の分圧回路と、前記第１、第２の分圧出力端子と前記差動増幅回路の非反転端子との接続状態を制御する第１のスイッチ回路と、前記第１の分圧回路に直列に接続される第２のスイッチ回路とを有することを特徴とするものである。
【００１３】
本発明にかかるレギュレータ回路によれば、第１の分圧回路を第１、第２のスイッチよって無効にすることが可能である。このとき、レギュレータ回路の出力電圧は、第２の分圧回路によって設定される。これによって、本発明にかかるレギュレータ回路は、出力端子に電圧を出力したまま、分圧回路で消費される電流を低減することが可能である。
【発明の効果】
【００１４】
本発明にかかるレギュレータ回路によれば、出力電圧を出力しながら分圧回路で消費される電流を低減することが可能である。
【発明を実施するための最良の形態】
【００１５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。実施の形態１にかかる半導体装置１のブロック図を図１に示す。図１に示すように、半導体装置１は、中央演算装置（ＣＰＵ：Central Processing Unit）１０、レギュレータ回路１２、ＡＮＤ回路１３、外部端子１４ａ〜１４ｄを有している。
【００１６】
外部端子１４ａ〜１４ｄは、半導体装置１とは異なる装置（不図示）に接続される。そして、半導体装置１は、外部端子１４ａ〜１４ｃを介して信号を受信し、外部端子１４ｄを介して電源（電源電圧ＶＤＤ）が供給される。また、外部端子１４ｄから供給される電源に基づきレギュレータ回路１２とＡＮＤ回路１３は動作する。ここで、レギュレータ回路１２は、ＣＰＵ１０に供給する内部電源（内部電源電圧ＶＤＤｉ）を生成する。そして、この内部電源に基づきＣＰＵ１０は動作する。レギュレータ回路１２の詳細については後述する。
【００１７】
ＣＰＵ１０は、レジスタや演算器等の回路を有し、外部から入力される信号（不図示）に基づき種々の命令処理を行う。この命令処理は、外部端子１４ａを介して入力されるクロック信号ＣＬＫを動作クロックとして行われる。また、ＣＰＵ１０は、モード切替制御回路１１を有している。モード切替制御回路１１は、ＣＰＵ１０が処理した命令に基づきレギュレータ回路１２にモード制御信号を出力する。このモード制御信号に基づきレギュレータ回路１２は、出力電圧又は出力電流能力を切り替える。なお、本実施の形態では動作モードとして、第１のモード（以下、高電流出力モードと称す）と第２のモード（以下、低電流出力モード）とがある。また、高電流出力モードは図１中のＨＣモード信号で指定され、低電流出力モードは図１中のＬＣモード信号で指定される。
【００１８】
ここで、ＣＰＵ１０に入力される信号について説明する。ＣＰＵ１０には、クロック信号ＣＬＫ、リセット信号ＲＥＳＥＴ、スタンバイ解除信号ＩＮＴが入力される。クロック信号ＣＬＫは、ＡＮＤ回路１３を介してＣＰＵ１０に入力される。ＡＮＤ回路１３は、一方の入力端子に外部からクロック信号が入力され、他方の入力端子にＬＣモード信号の反転信号が入力される。つまり、ＬＣモード信号がロウレベルとなった場合、ＡＮＤ回路１３は外部から入力されるクロック信号ＣＬＫをＣＰＵ１０に供給しする。一方、ＬＣモード信号がハイレベルとなった場合、ＡＮＤ回路１３は、ＣＰＵ１０へロウレベル信号を出力し、ＣＰＵ１０へのクロック信号ＣＬＫの供給を停止する。
【００１９】
リセット信号ＲＥＳＥＴは、ＣＰＵ１０内のレジスタ等の回路の初期化の実行を指定する信号である。例えば、リセット信号ＲＥＳＥＴがハイレベルである場合、ＣＰＵ１０は、レジスタ等の回路の初期化を実行し、リセット信号ＲＥＳＥＴがロウレベルである場合は、クロック信号ＣＬＫに基づき動作する。スタンバイ解除信号ＩＮＴは、モード切替制御回路１１がＬＣモード信号を出力し、動作を停止するスタンバイモードとなっている状態を解除する信号である。スタンバイ解除信号ＩＮＴはパルス信号であって、このパルス信号が入力されることでＣＰＵ１０は、スタンバイモードから命令実行モードに移行する。なお、本実施の形態におけるスタンバイモードとは、ＣＰＵ１０のレジスタ等の回路は、スタンバイモードとなる前の情報を保持したまま、動作を行わない動作モードである。また、スタンバイモードでは、ＣＰＵ１０へのクロック信号ＣＬＫの供給は停止される。
【００２０】
ここで、レギュレータ回路１２について詳細に説明する。レギュレータ回路１２の回路図を図２に示す。図２に示すように、レギュレータ回路１２は、誤差増幅回路１５、ＮＭＯＳトランジスタからなる出力トランジスタ１６、第１の分圧回路１７、第２の分圧回路１８、第１のスイッチ回路１９、第２のスイッチ回路（例えば、ＮＭＯＳトランジスタＭＮ３）、インバータ回路ＩＮＶを有している。
【００２１】
誤差増幅回路１５は、基準電圧Ｖｒｅｆが非反転端子に入力され、第１のスイッチ回路１９の出力が反転端子に接続される。また、誤差増幅回路１５の出力は出力トランジスタ１６のゲート端子に接続される。そして、非反転端子と反転端子との電圧差を増幅し、出力トランジスタ１６を駆動する。出力トランジスタ１６は、第１の端子（例えば、ソース端子）が電源電圧ＶＤＤを供給する第１の電源端子（例えば、外部端子１４ｄ）に接続され、第２の端子（例えば、ドレイン端子）が出力端子ＯＵＴに接続される。
【００２２】
誤差増幅回路１５は、電流源ＨＳと電流源ＬＳとの少なくとも一方の電流源から供給される電流に基づき動作する。電流源ＨＳは、電流源ＬＳよりも大きな電流を出力する。例えば、電流源ＨＳの出力電流は数ｍＡであるのに対して、電流源ＬＳの出力電流は数μＡである。電流源ＨＳと第２の電源端子（例えば、接地端子）との間にはＮＭＯＳトランジスタＭＮ４が接続される。また、電流源ＬＳと接地端子との間にはＮＭＯＳトランジスタＭＮ５が接続される。ＮＭＯＳトランジスタＭＮ４は、ＨＣモード信号に応じて導通状態が制御され、ＮＭＯＳトランジスタＭＮ５は、ＬＣモード信号に応じて導通状態が制御される。なお、電流源ＨＳ、ＬＳ、ＮＭＯＳトランジスタＭＮ４、ＭＮ５は、説明のために誤差増幅回路１５とは別に図面に示したが、これらは誤差増幅回路１５に内蔵されていても良い。
【００２３】
第１の分圧回路１７は、出力端子ＯＵＴと接地端子との間に接続される。第１の分圧回路１７は、抵抗ｒ１、ｒ２を有している。この抵抗ｒ１、ｒ２は、出力端子ＯＵＴと接地端子との間に直列に接続される。そして、第１の分圧回路１７は、抵抗ｒ１の抵抗値と抵抗ｒ２の抵抗値との抵抗比に基づき出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔを分圧して第１の電圧を生成し、抵抗ｒ１と抵抗ｒ２との接続点（第１の分圧出力端子）から出力する。また、第１の分圧回路１７と直列になるようにＮＭＯＳトランジスタＭＮ３が接続される。本実施の形態では、ＮＭＯＳトランジスタＭＮ３は、第１の分圧回路１７の接地側端子と接地端子との間に接続される。このＭＭＯＳトランジスタＭＮ３は、インバータ回路ＩＮＶを介して与えられるＬＣモード信号に応じて導通状態が制御される。なお、インバータ回路ＩＮＶは、入力信号の論理を反転させた出力信号を生成する回路である。
【００２４】
第２の分圧回路１８は、出力端子ＯＵＴと接地端子との間に接続される。第２の分圧回路１８は、抵抗Ｒ１、Ｒ２を有している。この抵抗Ｒ１、Ｒ２は、出力端子ＯＵＴと接地端子との間に直列に接続される。そして、第２の分圧回路１８は、抵抗Ｒ１の抵抗値と抵抗Ｒ２の抵抗値との抵抗比に基づき出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔを分圧して第２の電圧を生成し、抵抗Ｒ１と抵抗Ｒ２との接続点（第２の分圧出力端子）から出力する。なお、本実施の形態では、抵抗ｒ１と抵抗ｒ２及び抵抗Ｒ１と抵抗Ｒ２は、同じ抵抗比を有し、抵抗ｒ１、ｒ２の合成抵抗値は、抵抗Ｒ１、Ｒ２の合成抵抗値よりも小さい。また、第２の分圧回路１８は、直列に接続される第２のスイッチ回路を有していないが、第２のスイッチ回路を有する構成としても良い。
【００２５】
第１のスイッチ回路１９は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２を有している。ＮＭＯＳトランジスタＭＮ１のゲート端子にはＨＣモード信号が入力され、ＮＭＯＳトランジスタＭＮ２のゲート端子にはＬＣモード信号が入力される。また、ＮＭＯＳトランジスタのソース端子は、第１の分圧回路１７の第１の分圧出力端子に接続され、ＮＭＯＳトランジスタＭＮ２のソース端子は、第２の分圧回路１８の第２の分圧出力端子に接続される。そして、ＮＭＯＳトランジスタＭＮ１、ＭＮ２のドレイン端子は、共通接続され、その共通接続点が誤差増幅回路１５の非反転端子に接続される。
【００２６】
つまり、第１のスイッチ回路１９は、ＨＣモード信号とＬＣモード信号とに基づき、第１の電圧と第２の電圧との誤差増幅回路１５の非反転端子への帰還経路を制御する。そして、レギュレータ回路１２の出力電圧Ｖｏｕｔの値は、第１の分圧回路１７の抵抗分割比と第２の分圧回路１８の抵抗分割比とによって設定される。本実施の形態では、第２の分圧回路１８は常に出力端子ＯＵＴと接地端子との間に接続され、第１の分圧回路１７と第２の分圧回路１８とは同じ抵抗比となるように設定されるため、第１の分圧回路によって設定されるレギュレータ回路１２の出力電圧Ｖｏｕｔの値と、第２の分圧回路によって設定されるレギュレータ回路１２の出力電圧Ｖｏｕｔの値とは、同じ値となる。
【００２７】
続いて、本実施の形態にかかる半導体装置１の動作について説明する。半導体装置１の動作のタイミングチャートを図３に示す。そして、このタイミングチャートに沿って、半導体装置１の動作を説明する。
【００２８】
まず、タイミングＴ１１で、リセット信号ＲＥＳＥＴがロウレベルからハイレベルになると、ＣＰＵ１０は、リセットモードとなり、内蔵されるレジスタ等の回路を初期化する。このとき、ＨＣモード信号はハイレベルであり、ＬＣモード信号はロウレベルである。つまり、レギュレータ回路１２は高電流出力モードで動作する。このとき、ＮＭＯＳトランジスタＭＮ４が導通状態となり、ＮＭＯＳトランジスタＭＮ５が非導通状態となるため、レギュレータ回路１２の誤差増幅回路１５は、電流源ＨＳの出力電流に基づき動作する。また、ＮＭＯＳトランジスタＭＮ３が導通状態となるため、第１の分圧回路１７に電流が流れる。そして、第１のスイッチ回路１９は、ＮＭＯＳトランジスタＭＮ１が導通状態となり、ＮＭＯＳトランジスタＭＮ２が非導通状態であるため、第１の電圧を誤差増幅回路１５の非反転端子に帰還させる。
【００２９】
レギュレータ回路１２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを第１の分圧回路１７の抵抗比により分圧した第１の電圧と、を同一に設定することで得られる。出力電圧Ｖｏｕｔが低下し、第１の電圧が基準電圧Ｖｒｅｆを下回った場合、誤差増幅回路１５が動作し出力トランジスタ１６がオンすることで電源電圧ＶＤＤからの電圧供給が再開され所望の内部電源電圧ＶＤＤｉを維持する。誤差増幅回路１５は、大きな電流値の電流源ＨＳに基づき動作するため、増幅動作および出力トランジスタ１６のスイッチング動作は高速であり負荷変動を抑制する。また、第１の分圧回路１７は合成抵抗値が小さく、レギュレータ回路１２の出力インピーダンスは低い状態となる。
【００３０】
続いて、タイミングＴ１２で、リセット信号ＲＥＳＥＴがハイレベルからロウレベルに変わると、その後ＣＰＵ１０は命令実行モードになり、受信される命令を実行する。そして、ＣＰＵ１０がスタンバイ命令を実行すると、その直後のタイミングＴ１３でＣＰＵ１０はスタンバイモードとなる。このとき、ＨＣモード信号はハイレベルからロウレベルになり、ＬＣモード信号はロウレベルからハイレベルになる。つまり、レギュレータ回路１２は、低電流出力モードで動作する。また、ＬＣモード信号がハイレベルになるのに応じて、ＡＮＤ回路１３はＣＰＵ１０へのクロック信号ＣＬＫの供給を停止する。
【００３１】
タイミングＴ１３におけるＨＣモード信号とＬＣモード信号との変化に応じて、レギュレータ回路１２では、ＮＭＯＳトランジスタＭＮ４が非導通状態となり、ＮＭＯＳトランジスタＭＮ５が導通状態となる。これによって、誤差増幅回路１５は、電流源ＬＳの出力電流に基づき動作する。また、ＮＭＯＳトランジスタＭＮ３が非導通状態となるため、第１の分圧回路１７に流れる電流は遮断される。これによって、出力トランジスタ１６を介して接地端子に流れる電流は、第２の分圧回路１８側に流れる電流のみとなる。つまり、分圧回路に流れる電流は、高電流出力モードの場合よりも小さくなる。そして、第１のスイッチ回路１９は、ＮＭＯＳトランジスタＭＮ１が非導通状態となり、ＮＭＯＳトランジスタＭＮ２が導通状態であるため、第２の電圧を誤差増幅回路１５の非反転端子に帰還させる。
【００３２】
レギュレータ回路１２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを第２の分圧回路１８の抵抗比によりした分圧した第２の電圧と、を同一に設定することで得られる。出力電圧Ｖｏｕｔが低下し、第２の電圧が基準電圧Ｖｒｅｆを下回った場合、誤差増幅回路１５が動作し出力トランジスタ１６がオンすることで電源電圧ＶＤＤからの電圧供給が再開され所望の内部電源電圧ＶＤＤｉを維持する。ＬＣモード信号出力時、誤差増幅回路１５は、小さな電流値の電流源ＬＳに基づき動作するため、誤差増幅回路１５の増幅動作および出力トランジスタ１６のスイッチング動作は低速になる。しかし、ＣＰＵ１０がスタンバイモードである場合は例えば数ｕＡ以下の微小な電流を消費するのみであり、内部電源電圧ＶＤＤｉの低下が発生することない。さらに、内部電源電圧ＶＤＤｉが供給されていることで、ＣＰＵ１０は必要なレジスタ値の保持を継続する。また、第２の分圧回路１８は合成抵抗値が大きく、レギュレータ回路１２の出力インピーダンスは高い状態となる。
【００３３】
その後、タイミングＴ１４でスタンバイ解除信号ＩＮＴが入力されると、ＣＰＵ１０はスタンバイモードから命令実行モードに移行する。そして、タイミングＴ１５でスタンバイ解除信号ＩＮＴのパルスが立ち下がると、ＨＣモード信号はロウレベルからハイレベルになり、ＬＣモード信号はハイレベルからロウレベルになる。これによって、レギュレータ回路１２は、高電流出力モードの動作となり、ＡＮＤ回路１３はクロック信号ＣＬＫをＣＰＵ１０に供給する。
【００３４】
上記説明より、本実施の形態にかかる半導体装置１によれば、ＣＰＵ１０がスタンバイモードの場合にレギュレータ回路１２を低電流出力モードで動作させることが可能である。これによって、ＣＰＵ１０には、内部電源電圧ＶＤＤｉが印加されるため、ＣＰＵ１０は、内蔵されるレジスタ等の回路の状態を保持しつつ、消費電流を低減することができる。さらに、低電流出力モードでは、レギュレータ回路１２は、分圧回路のうち合成抵抗の値が小さい第１の分圧回路を接地端子から電気的に切り離す。これによって、第１の分圧回路に流れる電流は遮断され、電流は抵抗値の大きい第２の分圧回路にのみ流れる。これによって、レギュレータ回路１２は、消費電流を低減することが可能である。さらに、レギュレータ回路１２は、低電流出力モードでは、小さな出力電流を出力する電流源ＬＳから供給される電流に基づき誤差増幅回路１５を動作させる。これによって、誤差増幅回路１５での消費電流も削減することが可能である。
【００３５】
一方、ＣＰＵ１０が命令実行モードなどの大きな消費電流が必要である場合、レギュレータ回路１２は、合成抵抗値が小さな第１の分圧回路１７を有効にすることで、出力インピーダンスを小さくする。さらに、誤差増幅回路１５の動作電流を大きな出力電流を有する電流源ＨＳから供給することで、レギュレータ回路１２の出力電圧Ｖｏｕｔの変動を制度良く抑制する。これによって、本実施の形態にかかる半導体装置は、命令実行モードのＣＰＵ１０の動作を安定させることが可能である。つまり、本実施の形態にかかる半導体装置１は、ＣＰＵ１０の動作モードごとの消費電流に応じて、レギュレータ回路１２の消費電流を削減し、半導体装置１の全体的な消費電流を低減することが可能である。なお、本実施の形態では、第１の分圧回路１７の抵抗比と第２の分圧回路１８の抵抗比とを実質的に同じものとしたが、異なる抵抗比を用いても良い。この場合、高電流出力モードと低電流出力モードとで出力電圧を変更することが可能である。
【００３６】
実施の形態２
実施の形態１にかかる半導体装置１は、ＣＰＵ１０の動作モードに応じて、レギュレータ回路１２の消費電流と出力電流能力を切り替えるものであった。これに対して、実施の形態２にかかる半導体装置２は、ＣＰＵが命令実行モードとして高速動作モードと低速動作モードとを有している。そして、レギュレータ回路の出力電圧をこの高速動作モードと低速動作モードとで切り替えることが可能な半導体装置である。一般的にＣＰＵの動作速度は供給される電源電圧が高ければ早くなる傾向にある。つまり、実施の形態２にかかる半導体装置２は、高速動作モードと低速動作モードとでＣＰＵに供給する電源電圧を変更するものである。
【００３７】
なお、実施の形態２にかかる半導体装置においても、ＣＰＵはスタンバイモードを有し、さらにレギュレータ回路は低電流出力モードを有している。しかし、これらのモードについては、実施の形態１と実質的に同じであるため説明を省略する。また、半導体装置２において、実施の形態１の半導体装置１と同じものについては同一の符号を付して説明を省略する。
【００３８】
実施の形態２にかかる半導体装置２のブロック図を図４に示す。半導体装置２のＣＰＵ２０は、実施の形態１のＣＰＵ１０と実質的に同じ機能を有するが、ＣＰＵ２０内のモード切替制御回路２１が、高速動作モードと低速動作モードとでレギュレータ回路２２の出力電圧Ｖｏｕｔの値を変更するモード制御信号を出力する点で異なる。実施の形態２のモード制御信号は、１つのＬＣモード信号と２つのＨＣモード信号を有する。この２つのＨＣモード信号は、例えば実施の形態１のＨＣモード信号に相当し、低速動作モードであることをレギュレータ回路２２に通知するＨＣ１モード信号と、高速動作モードであることをレギュレータ回路２２に通知するＨＣ２モード信号とがある。なお、実施の形態２のＬＣモード信号は、実施の形態１のＬＣモード信号と実質的に同じものである。
【００３９】
レギュレータ回路２２は、高電流出力モード時にＨＣ１モード信号とＨＣ２モード信号とに応じて出力電圧Ｖｏｕｔの値を切り替える。このレギュレータ回路２２の回路図を図５に示す。レギュレータ回路２２は、レギュレータ回路１２の第１の分圧回路１７に代えて第１の分圧回路２３を有し、レギュレータ回路１２の第２の分圧回路１８に代えて第２の分圧回路２４を有している。また、レギュレータ回路２２は、レギュレータ回路１２の第１のスイッチ回路１９に代えて第１のスイッチ回路２５を有している。さらに、レギュレータ回路２２は、ＯＲ回路２６を有している。
【００４０】
第１の分圧回路２３は、抵抗ｒ１〜ｒ３を有している。抵抗ｒ１〜ｒ３は、出力端子ＯＵＴと接地端子との間に直列に接続されている。また、抵抗ｒ１と抵抗ｒ３との間に第１の分圧出力端子を有し、出力電圧Ｖｏｕｔを抵抗ｒ１の抵抗値と抵抗ｒ２、ｒ３の合成抵抗値との抵抗比で分圧した第１の電圧を出力する。また、抵抗ｒ３と抵抗ｒ２との間に第３の分圧出力端子を有し、出力電圧Ｖｏｕｔを抵抗ｒ１、ｒ３の合成抵抗値と抵抗ｒ２の抵抗値との抵抗比で分圧した第３の電圧を出力する。
【００４１】
第２の分圧回路２４は、抵抗Ｒ１〜Ｒ３を有している。抵抗Ｒ１〜Ｒ３は、出力端子ＯＵＴと接地端子との間に直列に接続されている。また、抵抗Ｒ１と抵抗Ｒ３との間に第２の分圧出力端子を有し、出力電圧Ｖｏｕｔを抵抗Ｒ１の抵抗値と抵抗Ｒ２、Ｒ３の合成抵抗値との抵抗比で分圧した第２の電圧を出力する。なお、本実施の形態では、抵抗ｒ１と抵抗ｒ２と抵抗ｒ３及び抵抗Ｒ１と抵抗Ｒ２と抵抗Ｒ３は、同じ抵抗比を有し、抵抗ｒ１、ｒ２、ｒ３の合成抵抗値は、抵抗Ｒ１、Ｒ２、Ｒ３の合成抵抗値よりも小さいものとする。
【００４２】
第１のスイッチ回路２５は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ６を有している。ＮＭＯＳトランジスタＭＮ１のゲート端子にはＨＣ１モード信号が入力され、ＮＭＯＳトランジスタＭＮ２のゲート端子にはＬＣモード信号が入力され、ＮＭＯＳトランジスタＭＮ６のゲート端子にはＨＣ２モード信号が入力される。また、ＮＭＯＳトランジスタのソース端子は、第１の分圧回路２３の第１の分圧出力端子に接続され、ＮＭＯＳトランジスタＭＮ２のソース端子は、第２の分圧回路２４の第２の分圧出力端子に接続され、ＮＭＯＳトランジスタＭＮ６のソース端子は、第１の分圧回路２３の第３の分圧出力端子に接続される。そして、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ６のドレイン端子は、共通接続され、その共通接続点が誤差増幅回路１５の非反転端子に接続される。
【００４３】
つまり、第１のスイッチ回路２５は、モード制御信号に基づき、第１〜第３の電圧の誤差増幅回路１５の非反転端子への帰還経路を制御する。そして、レギュレータ回路２２の出力電圧Ｖｏｕｔの値は、第１の電圧が帰還される場合よりも、第３の電圧が帰還される場合の方が大きくなる。また、第１の電圧が帰還される場合の出力電圧Ｖｏｕｔと第２の電圧が帰還される場合の出力電圧Ｖｏｕｔとはほぼ同じ電圧となる。
【００４４】
ＯＲ回路２６は、ＨＣ１モード信号とＨＣ２モード信号との論理和を演算し、この演算結果に基づきＮＭＯＳトランジスタＭＮ４の導通状態を制御する。つまり、ＯＲ回路２６によって、ＮＭＯＳトランジスタＭＮ４は、ＨＣ１モード信号とＨＣ２モード信号とのいずれか一方がハイレベルであれば導通状態となる。
【００４５】
続いて、本実施の形態にかかる半導体装置２の動作について説明する。半導体装置２の動作のタイミングチャートを図６に示す。そして、このタイミングチャートに沿って、半導体装置２の動作を説明する。なお、以下の説明では、ＨＣ１モード信号に基づき出力電圧Ｖｏｕｔの値が設定されるレギュレータ回路２２の動作モードを低電圧出力モードと称し、ＨＣ２モード信号に基づき出力電圧Ｖｏｕｔの値が設定されるレギュレータ回路２２の動作モードを高電圧出力モードと称す。
【００４６】
まず、タイミングＴ２１で、リセット信号ＲＥＳＥＴがロウレベルからハイレベルになると、ＣＰＵ２０は、リセットモードとなり、内蔵されるレジスタ等の回路を初期化する。このとき、ＨＣ１モード信号はハイレベルであり、ＨＣ２モード信号はロウレベルである。つまり、レギュレータ回路２２は低電圧出力モードで動作し、出力電圧Ｖｏｕｔの電圧値をＬＶとする。電圧値ＬＶは、例えば１．８Ｖ程度の値である。このとき、ＮＭＯＳトランジスタＭＮ４が導通状態となり、ＮＭＯＳトランジスタＭＮ５が非導通状態となるため、レギュレータ回路２２の誤差増幅回路１５は、電流源ＨＳの出力電流に基づき動作する。また、ＮＭＯＳトランジスタＭＮ３が導通状態となるため、第１の分圧回路２３に電流が流れる。そして、第１のスイッチ回路２５は、ＮＭＯＳトランジスタＭＮ１が導通状態となり、ＮＭＯＳトランジスタＭＮ２、ＭＮ６が非導通状態であるため、第１の電圧を誤差増幅回路１５の非反転端子に帰還させる。
【００４７】
レギュレータ回路２２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを第１の分圧回路２３の抵抗ｒ１と抵抗ｒ２、ｒ３の合成抵抗との抵抗比により分圧した第１の電圧と、を同一に設定することで得られる。出力電圧Ｖｏｕｔが低下し、第１の電圧が基準電圧Ｖｒｅｆを下回った場合、誤差増幅回路１５が動作し出力トランジスタ１６がオンすることで電源電圧ＶＤＤからの電圧供給が再開されＨＣ１モードにおける所望の内部電源電圧ＶＤＤｉを維持する。
【００４８】
続いて、タイミングＴ２２で、リセット信号ＲＥＳＥＴがハイレベルからロウレベルに変わると、その後ＣＰＵ２０は命令実行モードになり、受信される命令を低速動作モードで実行する。そして、ＣＰＵ２０が動作速度切替命令を実行すると、その直後のタイミングＴ２３でＣＰＵ２０は高速動作モードとなる。このとき、ＨＣ１モード信号はハイレベルからロウレベルになり、ＨＣ２モード信号はロウレベルからハイレベルになる。つまり、レギュレータ回路２２は、高電圧出力モードで動作する。
【００４９】
タイミングＴ１３におけるＨＣ１モード信号とＨＣ２モード信号との変化に応じて、第１のスイッチ回路２５は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２が非導通状態となり、ＮＭＯＳトランジスタＭＮ６が導通状態となる。これによって、第３の電圧が誤差増幅回路１５の非反転端子に帰還される。従って、レギュレータ回路２２の出力電圧Ｖｏｕｔは、低電圧出力モードの場合よりも高い電圧となる。高電圧出力モードの場合に出力される出力電圧Ｖｏｕｔの電圧値ＨＶは、例えば２．５Ｖ程度の値である。
【００５０】
レギュレータ回路２２の出力電圧Ｖｏｕｔは、基準電圧Ｖｒｅｆと、出力電圧Ｖｏｕｔを第１の分圧回路２３の抵抗ｒ１、ｒ３の合成抵抗と抵抗ｒ２との抵抗比により分圧した第３の電圧と、を同一に設定することで得られる。このとき得られる出力電圧Ｖｏｕｔは、第１の分圧回路２３の抵抗比に基づきＨＣ１モードにおける出力電圧Ｖｏｕｔよりも高い値となる。
【００５１】
上記説明より、実施の形態２にかかるレギュレータ回路２２は、ＨＣ１モード信号とＨＣ２モード信号とに基づき誤差増幅回路１５の反転端子に第１の電圧と第３の電圧とのうちいずれか一方の電圧を帰還させることで出力電圧Ｖｏｕｔを変更する。つまり、実施の形態２にかかる半導体装置２は、実施の形態１よりもレギュレータ回路２２が出力する出力電圧Ｖｏｕｔの制御性を向上させることが可能である。また、レギュレータ回路２２が高電流出力モードで複数の電圧値を出力することができることより、レギュレータ回路２２は、ＣＰＵ２０の動作速度に応じた出力電圧Ｖｏｕｔを生成することが可能である。
【００５２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、分圧回路の抵抗分割比は、レギュレータ回路の各動作モードにおいて必要な出力電圧Ｖｏｕｔの値に応じて変更することが可能であり、必ずしも、第１の分圧回路と第２の分圧回路とが同じ抵抗分割比である必要はない。また、第２の分圧回路と直列にスイッチ回路を配置し、レギュレータ回路の出力をオフするモードを備えることも可能である。さらに、上記実施の形態では、出力トランジスタとしてＮＭＯＳトランジスタを用いたが、これは誤差増幅回路の論理を反転することでＰＭＯＳトランジスタを使用することも可能である。
【図面の簡単な説明】
【００５３】
【図１】実施の形態１にかかる半導体装置のブロック図である。
【図２】実施の形態１にかかるレギュレータ回路の回路図である。
【図３】実施の形態１にかかる半導体装置の動作を示すフローチャートである。
【図４】実施の形態２にかかる半導体装置のブロック図である。
【図５】実施の形態２にかかるレギュレータ回路の回路図である。
【図６】実施の形態２にかかる半導体装置の動作を示すフローチャートである。
【図７】従来例１にかかるレギュレータ回路のブロック図である。
【図８】従来例１にかかる分圧回路の回路図である。
【図９】従来例２にかかるレギュレータ回路のブロック図である。
【符号の説明】
【００５４】
１、２    半導体装置
１０、２０    ＣＰＵ
１１、２１    モード切替制御回路
１２、２２    レギュレータ回路
１３    ＡＮＤ回路
１４ａ〜１４ｄ        外部端子
１５    誤差増幅回路
１６    出力トランジスタ
１７、２３    第１の分圧回路
１８、２４    第２の分圧回路
１９、２５    第１のスイッチ回路
２６    ＯＲ回路
ＩＮＶ    インバータ回路
ＭＮ１〜ＭＮ６    ＮＭＯＳトランジスタ
ＯＵＴ    出力端子
ｒ１〜ｒ３    抵抗
Ｒ１〜Ｒ３    抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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