(57)【要約】【課題】第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現する。【解決手段】Ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１００における第１の活性領域１００ａ上に形成された第１のゲート絶縁膜１０５ａと、第１のゲート絶縁膜上に形成された第１のゲート電極１０８ａとを備え、Ｐ型ＭＩＳトランジスタＰＴｒは、半導体基板における第２の活性領域１００ｂ上に形成され、第１のゲート絶縁膜とは異なる絶縁材料からなる第２のゲート絶縁膜１０３ｂと、第２のゲート絶縁膜上に形成された第２のゲート電極１０８ｂとを備え、第１のゲート電極と第２のゲート電極とは、素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜１０５ｘｙを挟んで分離されている。【選択図】図２
2008288465.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、
前記第１のＭＩＳトランジスタは、
半導体基板における素子分離領域に囲まれた第１の活性領域と、
前記第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記半導体基板における前記素子分離領域に囲まれた第２の活性領域と、
前記第２の活性領域上に形成され、前記第１のゲート絶縁膜とは異なる絶縁材料からなる第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート電極と前記第２のゲート電極とは、前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに前記第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜を挟んで分離されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２のゲート電極は、前記第２のゲート絶縁膜上に形成された第１の電極と前記第１の電極上に形成された第２の電極とで構成されており、
前記側壁絶縁膜は、前記第１の電極の側面上に形成されていることを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記第１の電極は、第１のシリコン膜からなり、
前記第２の電極は、第２のシリコン膜からなり、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された前記第２のシリコン膜で構成されており、
前記第２の電極と前記第１のゲート電極とは一体形成されていることを特徴とする半導体装置。
【請求項４】
請求項２に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜上に形成された第３の電極と前記第３の電極上に形成された第４の電極とで構成されており、
前記側壁絶縁膜は、前記第１の電極と前記第３の電極との間に設けられていることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１の電極は、第１のシリコン膜からなり、
前記第２の電極は、第２のシリコン膜からなり、
前記第３の電極は、第３のシリコン膜からなり、
前記第４の電極は、前記第２のシリコン膜からなり、
前記第２の電極と前記第４の電極とは一体形成されていることを特徴とする半導体装置。
【請求項６】
請求項４に記載の半導体装置において、
前記第１の電極は、第１の金属膜からなり、
前記第２の電極は、シリコン膜からなり、
前記第３の電極は、第２の金属膜からなり、
前記第４の電極は、前記シリコン膜からなり、
前記第２の電極と前記第４の電極とは一体形成されていることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記第１の金属膜と前記第２の金属膜とは、互いに材料又は組成比が異なる金属材料からなることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、第２のシリコン膜からなり、
前記第２のゲート電極は、第１のシリコン膜からなり、
前記第１のゲート電極と前記第２のゲート電極とは、前記第２のシリコン膜上に形成された第１のシリサイド層と前記第１のシリコン膜上に形成された第２のシリサイド層とが前記側壁絶縁膜上で接続していることにより、電気的に接続されていることを特徴とする半導体装置。
【請求項９】
請求項１〜７のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極上に形成された第１のシリサイド層と、
前記第２のゲート電極上に形成された第２のシリサイド層とをさらに備えていることを特徴とする半導体装置。
【請求項１０】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、フルシリサイド化された第１のシリサイド膜からなり、
前記第２のゲート電極は、フルシリサイド化された第２のシリサイド膜からなることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第１のシリサイド膜は、ＮｉＳｉ膜からなり、
前記第２のシリサイド膜は、Ｎｉ2Ｓｉ膜からなることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は、高誘電体膜からなり、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記高誘電体膜は、金属酸化膜からなることを特徴とする半導体装置。
【請求項１４】
請求項１２又は１３に記載の半導体装置において、
前記高誘電体膜は、ハフニウム、タンタル、ジルコニウム、チタン、アルミニウム、スカンジウム、イットリウム及びランタンの酸化物のうちの少なくとも１つを含んでいることを特徴とする半導体装置。
【請求項１５】
請求項６、７、１０又は１１に記載の半導体装置において、
前記第１のゲート絶縁膜は、第１の高誘電体膜からなり、
前記第２のゲート絶縁膜は、第２の高誘電体膜からなり、
前記第１の高誘電体膜と第２の高誘電体膜とは、互いに材料又は組成比が異なる絶縁材料からなることを特徴とする半導体装置。
【請求項１６】
請求項１〜３のうちいずれか１項に記載の半導体装置において、
前記半導体基板における前記素子分離領域に囲まれた第３の活性領域と、前記第３の活性領域上に形成された第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極とを有する第３のＭＩＳトランジスタをさらに備え、
前記第３のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚く、且つ前記第２のゲート絶縁膜と同じ絶縁材料からなることを特徴とする半導体装置。
【請求項１７】
請求項１〜１６のうちいずれか１項に記載の半導体装置において、
前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
前記第１の活性領域における前記第１のサイドウォールの外側方に形成された第１のソース・ドレイン領域と、
前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
前記第２の活性領域における前記第２のサイドウォールの外側方に形成された第２のソース・ドレイン領域とをさらに備えていることを特徴とする半導体装置。
【請求項１８】
請求項１７に記載の半導体装置において、
前記第１のソース・ドレイン領域上に形成された第３のシリサイド層と、
前記第２のソース・ドレイン領域上に形成された第４のシリサイド層とをさらに備えていることを特徴とする半導体装置。
【請求項１９】
請求項１〜１８のうちいずれか１項に記載の半導体装置において、
前記側壁絶縁膜は、前記第１のゲート絶縁膜と一体化形成されていることを特徴とする半導体装置。
【請求項２０】
請求項１〜１８のうちいずれか１項に記載の半導体装置において、
前記側壁絶縁膜は、前記第１のゲート絶縁膜と分離して形成されていることを特徴とする半導体装置。
【請求項２１】
請求項１〜２０のうちいずれか１項に記載の半導体装置において、
前記第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項２２】
第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、
半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に前記第１のゲート絶縁膜及び前記第１のゲート電極を形成する共に、前記第２の活性領域上に前記第２のゲート絶縁膜及び前記第２のゲート電極を形成する工程（ｂ）とを備え、
前記第２のゲート絶縁膜は、前記第１のゲート絶縁膜とは異なる絶縁材料からなり、
前記工程（ｂ）において、前記第１のゲート電極と前記第２のゲート電極とは、前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに前記第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜を挟んで形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、
前記工程（ｂ１）の後に、前記半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ２）と、
前記第１の電極形成膜上における前記第１のゲート絶縁膜形成膜を除去して、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜を残存させる工程（ｂ３）と、
前記工程（ｂ３）の後に、前記半導体基板上に第２の電極形成膜を形成する工程（ｂ４）と、
前記第１の活性領域上における前記第２の電極形成膜及び前記第１のゲート絶縁膜形成膜をパターニングして、前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜、及び前記第２の電極形成膜からなる前記第１のゲート電極を形成すると共に、前記第２の活性領域上における前記第２の電極形成膜及び前記第１の電極形成膜、並びに前記第２のゲート絶縁膜形成膜をパターニングして、前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜、並びに前記第１の電極形成膜及び前記第２の電極形成膜からなる前記第２のゲート電極を形成する工程（ｂ５）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２４】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、
前記工程（ｂ１）の後に、前記半導体基板上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を形成する工程（ｂ２）と、
前記第１の電極形成膜上における前記第１のゲート絶縁膜形成膜及び前記第２の電極形成膜を除去して、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜及び前記第２の電極形成膜を残存させる工程（ｂ３）と、
前記工程（ｂ３）の後に、前記半導体基板上に第３の電極形成膜を形成する工程（ｂ４）と、
前記第１の活性領域上における前記第３の電極形成膜及び前記第２の電極形成膜、並びに前記第１のゲート絶縁膜形成膜をパターニングして、前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜、並びに前記第２の電極形成膜及び前記第３の電極形成膜からなる前記第１のゲート電極を形成すると共に、前記第２の活性領域上における前記第３の電極形成膜及び前記第１の電極形成膜、並びに前記第２のゲート絶縁膜形成膜をパターニングして、前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜、並びに前記第１の電極形成膜及び前記第３の電極形成膜からなる前記第２のゲート電極を形成する工程（ｂ５）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、
前記工程（ｂ１）の後に、前記半導体基板上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を形成する工程（ｂ２）と、
前記第１の電極形成膜上における前記第１のゲート絶縁膜形成膜及び前記第２の電極形成膜を除去して、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜及び前記第２の電極形成膜を残存させる工程（ｂ３）と、
前記第１の活性領域上における前記第２の電極形成膜及び前記第１のゲート絶縁膜形成膜をパターニングして、前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜、及び前記第２の電極形成膜からなる前記第１のゲート電極を形成すると共に、前記第２の活性領域上における前記第１の電極形成膜及び前記第２のゲート絶縁膜形成膜をパターニングして、前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜、及び前記第１の電極形成膜からなる前記第２のゲート電極を形成する工程（ｂ４）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２２に記載の半導体装置の製造方法において、
第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、
前記工程（ａ）は、前記半導体基板に前記素子分離領域によって囲まれた第３の活性領域を形成する工程を含み、
前記工程（ｂ）は、前記第３の活性領域上に前記第３のゲート絶縁膜及び前記第３のゲート電極を形成する工程を含み、
前記第３のゲート絶縁膜は、前記第２のゲート絶縁膜よりも膜厚が厚く、且つ前記第２のゲート絶縁膜と同じ絶縁材料からなることを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記第３の活性領域上に第３のゲート絶縁膜形成膜を形成する工程（ｂ１）と、
前記工程（ｂ１）の後に、前記第２の活性領域上に第２のゲート絶縁膜形成膜を形成する工程（ｂ２）と、
前記第２のゲート絶縁膜形成膜及び前記第３のゲート絶縁膜形成膜上に、第１の電極形成膜を形成する工程（ｂ３）と、
前記工程（ｂ３）の後に、前記半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ４）と、
前記第１の電極形成膜上における前記第１のゲート絶縁膜形成膜を除去して、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜を残存させる工程（ｂ５）と、
前記工程（ｂ５）の後に、前記半導体基板上に第２の電極形成膜を形成する工程（ｂ６）と、
前記第１の活性領域上における前記第２の電極形成膜及び前記第１のゲート絶縁膜形成膜をパターニングして、前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜、及び前記第２の電極形成膜からなる前記第１のゲート電極を形成すると共に、前記第２の活性領域上における前記第２の電極形成膜及び前記第１の電極形成膜、並びに前記第２のゲート絶縁膜形成膜をパターニングして、前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜、並びに前記第１の電極形成膜及び前記第２の電極形成膜からなる前記第２のゲート電極を形成し、さらに前記第３の活性領域上における前記第２の電極形成膜及び前記第１の電極形成膜、並びに前記第３のゲート絶縁膜形成膜をパターニングして、前記第３のゲート絶縁膜形成膜からなる前記第３のゲート絶縁膜、並びに前記第１の電極形成膜及び前記第２の電極形成膜からなる前記第３のゲート電極を形成する工程（ｂ７）とを備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２２〜２７に記載の半導体装置の製造方法において、
前記第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の活性領域における前記第１のサイドウォールの外側方に第１のソース・ドレイン領域を形成する工程（ｄ）と、
前記工程（ｃ）の後に、前記第２の活性領域における前記第２のサイドウォールの外側方に第２のソース・ドレイン領域を形成する工程（ｅ）とをさらに備えていることを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２２に記載の半導体装置の製造方法において、
前記工程（ｂ）は、
前記第２の活性領域上に第２のゲート絶縁膜形成膜及び第１のシリコン膜を形成する工程（ｂ１）と、
前記工程（ｂ１）の後に、前記半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ２）と、
前記第１のシリコン膜上における前記第１のゲート絶縁膜形成膜を除去して、前記第１の活性領域上に前記第１のゲート絶縁膜形成膜を残存させる工程（ｂ３）と、
前記工程（ｂ３）の後に、前記半導体基板上に第２のシリコン膜を形成する工程（ｂ４）と、
前記第１の活性領域上における前記第２のシリコン膜及び前記第１のゲート絶縁膜形成膜をパターニングして、前記第１のゲート絶縁膜形成膜からなる前記第１のゲート絶縁膜、及び前記第２のシリコン膜からなる第１のシリコンゲート電極を形成すると共に、前記第２の活性領域上における前記第２のシリコン膜及び前記第１のシリコン膜、並びに前記第２のゲート絶縁膜形成膜をパターニングして、前記第２のゲート絶縁膜形成膜からなる前記第２のゲート絶縁膜、並びに前記第１のシリコン膜及び前記第２のシリコン膜からなる第２のシリコンゲート電極を形成する工程（ｂ５）と、
前記工程（ｂ５）の後に、前記第１のシリコンゲート電極をフルシリサイド化して前記第１のゲート電極を形成すると共に、前記第２のシリコンゲート電極をフルシリサイド化して前記第２のゲート電極を形成する工程（ｂ６）とを備えていることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２２〜２９に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜は、高誘電体膜からなり、
前記第２のゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、Ｎ型ＭＩＳＦＥＴとＰ型ＭＩＳＦＥＴとで相異なる絶縁材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置の高集積化及び高速化に伴い、ＭＩＳＦＥＴの微細化が進められており、従来のシリコン酸化膜（又はシリコン酸窒化膜）からなるゲート絶縁膜に代わり、アルミナ（Ａｌ2Ｏ3）、ハフニア（ＨｆＯ2）、及びハフニウムシリケート（ＨｆＳｉＯx）に代表されるような高誘電体材料からなるゲート絶縁膜の実用化が進められている。このような高誘電体膜は、シリコン酸化膜に比べ非常に誘電率が高いため、物理膜厚を厚くすることができ、シリコン酸化膜からなるゲート絶縁膜の薄膜化に伴うゲートリーク電流増大の問題を回避することができる。しかしながら、このような高誘電体膜からなるゲート絶縁膜上に形成されるゲート電極としてポリシリコン膜を用いた場合、特にＰ型ＭＩＳＦＥＴにおいて、フェルミレベルピニングと呼ばれる現象（例えば、非特許文献１参照）により、閾値電圧がシフトして、デバイス性能が劣化するという問題がある。そのため、Ｎ型ＭＩＳＦＥＴ（以下、Ｎ型ＭＩＳトランジスタと称す）を構成するゲート絶縁膜として高誘電体膜を用いることは可能なものの、Ｐ型ＭＩＳＦＥＴ（以下、Ｐ型ＭＩＳトランジスタと称す）を構成するゲート絶縁膜として高誘電体膜を用いることができない（すなわち、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を個別に形成しなければならない）。
【０００３】
また、ゲート絶縁膜の極薄膜化に伴うポリシリコンゲート電極の空乏容量の顕在化及びボロンのチャネル領域への突き抜けの解決策として、ゲート電極に金属膜を用いたメタルゲート電極を有するＭＩＳＦＥＴが注目されている。
【０００４】
ここで、ゲート電極としてポリシリコン膜を用いる場合には、Ｎ型ＭＩＳトランジスタを構成するポリシリコンゲート電極にはｎ型不純物を、Ｐ型ＭＩＳトランジスタを構成するポリシリコンゲート電極にはｐ型不純物をイオン注入することで、デュアルゲート構造を構成する。これに対し、ゲート電極として金属膜を用いる場合には、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとのそれぞれにおいて、メタルゲート電極を個別に形成することで、デュアルメタルゲート構造を構成する。
【０００５】
このように、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる金属材料からなるメタルゲート電極を採用することにより、ＭＩＳトランジスタの導電型に応じてメタルゲート電極の仕事関数を制御する（例えば、非特許文献２及び非特許文献３参照）。また、メタルゲート電極材料の仕事関数は、ゲート絶縁膜材料に強く依存するため、ＭＩＳトランジスタの高性能化の為には、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとのそれぞれにおいて、ゲート絶縁膜を個別に最適化して形成する必要がある（例えば、非特許文献４参照）。
【非特許文献１】C.Hobbs et al., “Fermi Level Pinning at the PolySi/Metal Oxide Interface”, VLSI Tech. Digest 2003
【非特許文献２】S.B.Samavedam et al., “Dual-Metal Gate CMOS with HfO2 Gate Dielectric”, IEDM Tech. Digest 2002
【非特許文献３】Z.B. Zhang et al., “Integration of Dual Metal Gate CMOS with TaSiN(NMOS) and Ru(PMOS) Gate Electrodes on HfO2 Gate Dielectric”, VLSI Tech. Digest 2005
【非特許文献４】S.C.Song et al., “Highly Manufacturable 45nm LSTP CMOSFETs Using Novel Dual High-k and Dual Metal Gate CMOS Integration”, VLSI Tech. Digest 2006
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を個別に形成する場合、以下に示す問題がある。
【０００７】
ここで、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとでゲート絶縁膜を個別に形成する方法として、下記に示す方法が考えられる。
【０００８】
半導体基板上の全面にＮ型ＭＩＳトランジスタ用（以下、単に「ｎＭＩＳ用」と称す）ゲート絶縁膜形成膜を形成した後、ｎＭＩＳ用ゲート絶縁膜形成膜上にＮ型ＭＩＳ形成領域を覆いＰ型ＭＩＳ形成領域を開口するレジストを形成する。その後、レジストをマスクに用いて、エッチングにより、ｎＭＩＳ用ゲート絶縁膜形成膜のうちレジストの開口に露出する部分を除去した後、アッシングにより、レジストを除去する。このようにして、半導体基板におけるＮ型ＭＩＳ形成領域上にｎＭＩＳ用ゲート絶縁膜形成膜（説明は省略するが、後工程のパターニング工程においてｎＭＩＳ用ゲート絶縁膜となる）を形成する。
【０００９】
次に、半導体基板上の全面にＰ型ＭＩＳトランジスタ用（以下、単に「ｐＭＩＳ用」と称す）ゲート絶縁膜形成膜を形成した後、ｐＭＩＳ用ゲート絶縁膜形成膜上にＮ型ＭＩＳ形成領域を開口しＰ型ＭＩＳ形成領域を覆うレジストを形成する。その後、レジストをマスクに用いて、エッチングにより、ｐＭＩＳ用ゲート絶縁膜形成膜のうちレジストの開口に露出する部分を除去した後、アッシングにより、レジストを除去する。このようにして、半導体基板におけるＰ型ＭＩＳ形成領域上にｐＭＩＳ用ゲート絶縁膜形成膜（説明は省略するが、後工程のパターニング工程においてｐＭＩＳ用ゲート絶縁膜となる）を形成する。
【００１０】
上記に示す方法では、エッチングにより、ｐＭＩＳ用ゲート絶縁膜形成膜のうちレジストの開口に露出する部分（言い換えれば、ｐＭＩＳ用ゲート絶縁膜形成膜のうちｎＭＩＳ用ゲート絶縁膜形成膜上に形成された部分）を除去する際に、ｐＭＩＳ用ゲート絶縁膜形成膜下のｎＭＩＳ用ゲート絶縁膜形成膜を除去することなく、ｐＭＩＳ用ゲート絶縁膜形成膜のみを選択的に除去することは非常に困難であるという問題がある。そのため、ｎＭＩＳ用ゲート絶縁膜を精度良く形成することができず、Ｎ型ＭＩＳトランジスタの素子特性が劣化するおそれがある。
【００１１】
尚、上記に示す方法では、ｎＭＩＳ用ゲート絶縁膜形成膜の形成後に、ｐＭＩＳ用ゲート絶縁膜形成膜の形成を行う場合を具体例に挙げて説明したが、その反対に、ｐＭＩＳ用ゲート絶縁膜形成膜の形成後に、ｎＭＩＳ用ゲート絶縁膜形成膜の形成を行った場合、ｐＭＩＳ用ゲート絶縁膜を精度良く形成することができず、Ｐ型ＭＩＳトランジスタの素子特性が劣化するおそれがある。
【００１２】
また上記に示す方法では、アッシングにより、ｎＭＩＳ用ゲート絶縁膜形成膜上に形成されたレジストを除去する際に、レジスト下のｎＭＩＳ用ゲート絶縁膜形成膜がダメージを受けるため、ｎＭＩＳ用ゲート絶縁膜の界面準位が増加し、Ｎ型ＭＩＳトランジスタの素子特性が劣化するおそれがある。加えて、ｐＭＩＳ用ゲート絶縁膜形成膜上に形成されたレジストを除去する際においても、レジスト下のｐＭＩＳ用ゲート絶縁膜形成膜がダメージを受けるため、Ｐ型ＭＩＳトランジスタの素子特性が劣化するおそれがある。このように、ｎＭＩＳ用，ｐＭＩＳ用ゲート絶縁膜を精度良く形成することができず、Ｎ型，Ｐ型ＭＩＳトランジスタの素子特性が劣化するおそれがある。
【００１３】
前記に鑑み、本発明の目的は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置において、第１のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第１の活性領域と、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、第２のＭＩＳトランジスタは、半導体基板における素子分離領域に囲まれた第２の活性領域と、第２の活性領域上に形成され、第１のゲート絶縁膜とは異なる絶縁材料からなる第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、第１のゲート電極と第２のゲート電極とは、第１の活性領域と第２の活性領域との間に位置する素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜を挟んで分離されていることを特徴とする。
【００１５】
本発明に係る半導体装置によると、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く実現することができるので、所望の素子特性を有する第１，第２のＭＩＳトランジスタを提供することができる。
【００１６】
本発明に係る半導体装置において、第２のゲート電極は、第２のゲート絶縁膜上に形成された第１の電極と第１の電極上に形成された第２の電極とで構成されており、側壁絶縁膜は、第１の電極の側面上に形成されていることが好ましい。
【００１７】
本発明に係る半導体装置において、第１の電極は、第１のシリコン膜からなり、第２の電極は、第２のシリコン膜からなり、第１のゲート電極は、第１のゲート絶縁膜上に形成された第２のシリコン膜で構成されており、第２の電極と第１のゲート電極とは一体形成されていることが好ましい。
【００１８】
本発明に係る半導体装置において、第１のゲート電極は、第１のゲート絶縁膜上に形成された第３の電極と第３の電極上に形成された第４の電極とで構成されており、側壁絶縁膜は、第１の電極と第３の電極との間に設けられていることが好ましい。
【００１９】
本発明に係る半導体装置において、第１の電極は、第１のシリコン膜からなり、第２の電極は、第２のシリコン膜からなり、第３の電極は、第３のシリコン膜からなり、第４の電極は、第２のシリコン膜からなり、第２の電極と第４の電極とは一体形成されていることが好ましい。
【００２０】
本発明に係る半導体装置において、第１の電極は、第１の金属膜からなり、第２の電極は、シリコン膜からなり、第３の電極は、第２の金属膜からなり、第４の電極は、シリコン膜からなり、第２の電極と第４の電極とは一体形成されていることが好ましい。
【００２１】
このように、メタルゲート電極を有する半導体装置においても、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く実現することができる。
【００２２】
本発明に係る半導体装置において、第１の金属膜と第２の金属膜とは、互いに材料又は組成比が異なる金属材料からなることが好ましい。
【００２３】
本発明に係る半導体装置において、第１のゲート電極は、第２のシリコン膜からなり、第２のゲート電極は、第１のシリコン膜からなり、第１のゲート電極と第２のゲート電極とは、第２のシリコン膜上に形成された第１のシリサイド層と第１のシリコン膜上に形成された第２のシリサイド層とが側壁絶縁膜上で接続していることにより、電気的に接続されていることが好ましい。
【００２４】
本発明に係る半導体装置において、第１のゲート電極上に形成された第１のシリサイド層と、第２のゲート電極上に形成された第２のシリサイド層とをさらに備えていることが好ましい。
【００２５】
本発明に係る半導体装置において、第１のゲート電極は、フルシリサイド化された第１のシリサイド膜からなり、第２のゲート電極は、フルシリサイド化された第２のシリサイド膜からなることが好ましい。
【００２６】
このように、フルシリサイド化されたゲート電極を有する半導体装置においても、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く実現することができる。
【００２７】
本発明に係る半導体装置において、第１のシリサイド膜は、ＮｉＳｉ膜からなり、第２のシリサイド膜は、Ｎｉ2Ｓｉ膜からなることが好ましい。
【００２８】
本発明に係る半導体装置において、第１のゲート絶縁膜は、高誘電体膜からなり、第２のゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなることが好ましい。
【００２９】
本発明に係る半導体装置において、高誘電体膜は、金属酸化膜からなることが好ましい。
【００３０】
本発明に係る半導体装置において、高誘電体膜は、ハフニウム、タンタル、ジルコニウム、チタン、アルミニウム、スカンジウム、イットリウム及びランタンの酸化物のうちの少なくとも１つを含んでいることが好ましい。
【００３１】
本発明に係る半導体装置において、第１のゲート絶縁膜は、第１の高誘電体膜からなり、第２のゲート絶縁膜は、第２の高誘電体膜からなり、第１の高誘電体膜と第２の高誘電体膜とは、互いに材料又は組成比が異なる絶縁材料からなることが好ましい。
【００３２】
本発明に係る半導体装置において、半導体基板における素子分離領域に囲まれた第３の活性領域と、第３の活性領域上に形成された第３のゲート絶縁膜と、第３のゲート絶縁膜上に形成された第３のゲート電極とを有する第３のＭＩＳトランジスタをさらに備え、第３のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が厚く、且つ第２のゲート絶縁膜と同じ絶縁材料からなることが好ましい。
【００３３】
このように、Ｉ／Ｏ（Ｉnput／Ｏutput）系トランジスタ（すなわち、比較的厚い膜厚の第３のゲート絶縁膜を有する第３のＭＩＳトランジスタに相当）を備えた半導体装置においても、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く実現することができる。
【００３４】
本発明に係る半導体装置において、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１の活性領域における第１のサイドウォールの外側方に形成された第１のソース・ドレイン領域と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２の活性領域における第２のサイドウォールの外側方に形成された第２のソース・ドレイン領域とをさらに備えていることが好ましい。
【００３５】
本発明に係る半導体装置において、第１のソース・ドレイン領域上に形成された第３のシリサイド層と、第２のソース・ドレイン領域上に形成された第４のシリサイド層とをさらに備えていることが好ましい。
【００３６】
本発明に係る半導体装置において、側壁絶縁膜は、第１のゲート絶縁膜と一体化形成されていることが好ましい。
【００３７】
本発明に係る半導体装置において、側壁絶縁膜は、第１のゲート絶縁膜と分離して形成されていることが好ましい。
【００３８】
本発明に係る半導体装置において、第１のＭＩＳトランジスタは、Ｎ型ＭＩＳトランジスタであり、第２のＭＩＳトランジスタは、Ｐ型ＭＩＳトランジスタであることが好ましい。
【００３９】
前記の目的を達成するために、本発明に係る半導体装置の製造方法は、第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置の製造方法において、半導体基板に、素子分離領域によって囲まれた第１の活性領域及び第２の活性領域を形成する工程（ａ）と、第１の活性領域上に第１のゲート絶縁膜及び第１のゲート電極を形成する共に、第２の活性領域上に第２のゲート絶縁膜及び第２のゲート電極を形成する工程（ｂ）とを備え、第２のゲート絶縁膜は、第１のゲート絶縁膜とは異なる絶縁材料からなり、工程（ｂ）において、第１のゲート電極と第２のゲート電極とは、第１の活性領域と第２の活性領域との間に位置する素子分離領域上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに第１のゲート絶縁膜と同じ絶縁材料からなる側壁絶縁膜を挟んで形成されることを特徴とする。
【００４０】
本発明に係る半導体装置の製造方法によると、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができるので、所望の素子特性を有する第１，第２のＭＩＳトランジスタを提供することができる。
【００４１】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ２）と、第１の電極形成膜上における第１のゲート絶縁膜形成膜を除去して、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させる工程（ｂ３）と、工程（ｂ３）の後に、半導体基板上に第２の電極形成膜を形成する工程（ｂ４）と、第１の活性領域上における第２の電極形成膜及び第１のゲート絶縁膜形成膜をパターニングして、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜、及び第２の電極形成膜からなる第１のゲート電極を形成すると共に、第２の活性領域上における第２の電極形成膜及び第１の電極形成膜、並びに第２のゲート絶縁膜形成膜をパターニングして、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜、並びに第１の電極形成膜及び第２の電極形成膜からなる第２のゲート電極を形成する工程（ｂ５）とを備えていることが好ましい。
【００４２】
このようにすると、第２のゲート絶縁膜形成膜上に第１の電極形成膜を介して第１のゲート絶縁膜形成膜が形成された状態で、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる。このため、第１の電極形成膜上の第１のゲート絶縁膜形成膜のみを選択的に除去して（すなわち、第２のゲート絶縁膜形成膜にエッチングによるダメージを与えることなく）、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させることができる。
【００４３】
従って、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができる。
【００４４】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、半導体基板上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を形成する工程（ｂ２）と、第１の電極形成膜上における第１のゲート絶縁膜形成膜及び第２の電極形成膜を除去して、第１の活性領域上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を残存させる工程（ｂ３）と、工程（ｂ３）の後に、半導体基板上に第３の電極形成膜を形成する工程（ｂ４）と、第１の活性領域上における第３の電極形成膜及び第２の電極形成膜、並びに第１のゲート絶縁膜形成膜をパターニングして、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜、並びに第２の電極形成膜及び第３の電極形成膜からなる第１のゲート電極を形成すると共に、第２の活性領域上における第３の電極形成膜及び第１の電極形成膜、並びに第２のゲート絶縁膜形成膜をパターニングして、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜、並びに第１の電極形成膜及び第３の電極形成膜からなる第２のゲート電極を形成する工程（ｂ５）とを備えていることが好ましい。
【００４５】
このようにすると、第２のゲート絶縁膜形成膜上に第１の電極形成膜を介して第１のゲート絶縁膜形成膜が形成された状態で、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる。このため、第１の電極形成膜上の第１のゲート絶縁膜形成膜のみを選択的に除去して、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させることができる。
【００４６】
加えて、このようにすると、第１のゲート絶縁膜形成膜上に第２の電極形成膜が形成された状態で、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる（すなわち、第１のゲート絶縁膜形成膜上に形成されたレジストを必要とすることなく、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる）。このため、第１のゲート絶縁膜形成膜がレジストの除去によるダメージを受けるおそれがない。
【００４７】
従って、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜をより一層精度良く形成することができる。
【００４８】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第２の活性領域上に第２のゲート絶縁膜形成膜及び第１の電極形成膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、半導体基板上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を形成する工程（ｂ２）と、第１の電極形成膜上における第１のゲート絶縁膜形成膜及び第２の電極形成膜を除去して、第１の活性領域上に第１のゲート絶縁膜形成膜及び第２の電極形成膜を残存させる工程（ｂ３）と、第１の活性領域上における第２の電極形成膜及び第１のゲート絶縁膜形成膜をパターニングして、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜、及び第２の電極形成膜からなる第１のゲート電極を形成すると共に、第２の活性領域上における第１の電極形成膜及び第２のゲート絶縁膜形成膜をパターニングして、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜、及び第１の電極形成膜からなる第２のゲート電極を形成する工程（ｂ４）とを備えていることが好ましい。
【００４９】
このようにすると、第２のゲート絶縁膜形成膜上に第１の電極形成膜を介して第１のゲート絶縁膜形成膜が形成された状態で、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる。このため、第１の電極形成膜上の第１のゲート絶縁膜形成膜のみを選択的に除去して、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させることができる。
【００５０】
加えて、このようにすると、第１のゲート絶縁膜形成膜上に第２の電極形成膜が形成された状態で、第１の電極形成膜上の第１のゲート絶縁膜形成膜を除去することができる。このため、第１のゲート絶縁膜形成膜がレジストの除去によるダメージを受けるおそれがない。
【００５１】
従って、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜をより一層精度良く形成することができる。
【００５２】
本発明に係る半導体装置の製造方法において、第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、工程（ａ）は、半導体基板に素子分離領域によって囲まれた第３の活性領域を形成する工程を含み、工程（ｂ）は、第３の活性領域上に第３のゲート絶縁膜及び第３のゲート電極を形成する工程を含み、第３のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が厚く、且つ第２のゲート絶縁膜と同じ絶縁材料からなることが好ましい。
【００５３】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第３の活性領域上に第３のゲート絶縁膜形成膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、第２の活性領域上に第２のゲート絶縁膜形成膜を形成する工程（ｂ２）と、第２のゲート絶縁膜形成膜及び第３のゲート絶縁膜形成膜上に、第１の電極形成膜を形成する工程（ｂ３）と、工程（ｂ３）の後に、半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ４）と、第１の電極形成膜上における第１のゲート絶縁膜形成膜を除去して、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させる工程（ｂ５）と、工程（ｂ５）の後に、半導体基板上に第２の電極形成膜を形成する工程（ｂ６）と、第１の活性領域上における第２の電極形成膜及び第１のゲート絶縁膜形成膜をパターニングして、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜、及び第２の電極形成膜からなる第１のゲート電極を形成すると共に、第２の活性領域上における第２の電極形成膜及び第１の電極形成膜、並びに第２のゲート絶縁膜形成膜をパターニングして、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜、並びに第１の電極形成膜及び第２の電極形成膜からなる第２のゲート電極を形成し、さらに第３の活性領域上における第２の電極形成膜及び第１の電極形成膜、並びに第３のゲート絶縁膜形成膜をパターニングして、第３のゲート絶縁膜形成膜からなる第３のゲート絶縁膜、並びに第１の電極形成膜及び第２の電極形成膜からなる第３のゲート電極を形成する工程（ｂ７）とを備えていることが好ましい。
【００５４】
このようにすると、Ｉ／Ｏ（Ｉnput／Ｏutput）系トランジスタ（すなわち、比較的厚い膜厚の第３のゲート絶縁膜を有する第３のＭＩＳトランジスタに相当）を備えた半導体装置においても、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができる。
【００５５】
本発明に係る半導体装置の製造方法において、第１のゲート電極の側面上に第１のサイドウォールを形成すると共に、第２のゲート電極の側面上に第２のサイドウォールを形成する工程（ｃ）と、工程（ｃ）の後に、第１の活性領域における第１のサイドウォールの外側方に第１のソース・ドレイン領域を形成する工程（ｄ）と、工程（ｃ）の後に、第２の活性領域における第２のサイドウォールの外側方に第２のソース・ドレイン領域を形成する工程（ｅ）とをさらに備えていることが好ましい。
【００５６】
本発明に係る半導体装置の製造方法において、工程（ｂ）は、第２の活性領域上に第２のゲート絶縁膜形成膜及び第１のシリコン膜を形成する工程（ｂ１）と、工程（ｂ１）の後に、半導体基板上に第１のゲート絶縁膜形成膜を形成する工程（ｂ２）と、第１のシリコン膜上における第１のゲート絶縁膜形成膜を除去して、第１の活性領域上に第１のゲート絶縁膜形成膜を残存させる工程（ｂ３）と、工程（ｂ３）の後に、半導体基板上に第２のシリコン膜を形成する工程（ｂ４）と、第１の活性領域上における第２のシリコン膜及び第１のゲート絶縁膜形成膜をパターニングして、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜、及び第２のシリコン膜からなる第１のシリコンゲート電極を形成すると共に、第２の活性領域上における第２のシリコン膜及び第１のシリコン膜、並びに第２のゲート絶縁膜形成膜をパターニングして、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜、並びに第１のシリコン膜及び第２のシリコン膜からなる第２のシリコンゲート電極を形成する工程（ｂ５）と、工程（ｂ５）の後に、第１のシリコンゲート電極をフルシリサイド化して第１のゲート電極を形成すると共に、第２のシリコンゲート電極をフルシリサイド化して第２のゲート電極を形成する工程（ｂ６）とを備えていることが好ましい。
【００５７】
このようにすると、フルシリサイド化されたゲート電極を有する半導体装置においても、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができる。
【００５８】
本発明に係る半導体装置の製造方法において、第１のゲート絶縁膜は、高誘電体膜からなり、第２のゲート絶縁膜は、シリコン酸化膜又はシリコン酸窒化膜からなることが好ましい。
【発明の効果】
【００５９】
本発明に係る半導体装置及びその製造方法によると、第１のＭＩＳトランジスタ（Ｎ型ＭＩＳトランジスタ）と第２のＭＩＳトランジスタ（Ｐ型ＭＩＳトランジスタ）とを備えた半導体装置において、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現することができるので、所望の素子特性を有するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタを提供することができる。
【発明を実施するための最良の形態】
【００６０】
以下に、本発明の各実施形態について図面を参照しながら説明する。
【００６１】
（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１並びに図２(a) 及び(b) を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。尚、図中において、左側に示す「Ｎ」とはＮ型ＭＩＳ形成領域を示し、右側に示す「Ｐ」とはＰ型ＭＩＳ形成領域を示している。また、図中において、Ｎ型ＭＩＳ形成領域ＮとＰ型ＭＩＳ形成領域Ｐとの境界に示す「Ｂｎｐ」とはウェル境界を示している。図２(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。具体的には、図２(a) はゲート長方向の断面図であって、更に詳細には、左側に示す断面図は図１に示すIIal-IIal線における断面図であり、右側に示す断面図は図１に示すIIar-IIar線における断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域ＮとＰ型ＭＩＳ形成領域Ｐとを隣接して図示している。一方、図２(b) はゲート幅方向の断面図であって、更に詳細には、図１に示すIIb-IIb線における断面図である。
【００６２】
図１に示すように、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板からなる第１の活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板からなる第２の活性領域１００ｂが形成されている。第１の活性領域１００ａ上には、側面に第１のサイドウォール１１０ａが形成された第１のゲート電極１０８ａが形成されている一方、第２の活性領域１００ｂ上には、側面に第２のサイドウォール１１０ｂが形成された第２のゲート電極１０８ｂが形成されている。第１，第２の活性領域１００ａ，１００ｂにおける第１，第２のサイドウォール１１０ａ，１１０ｂの外側方には、第１，第２のソース・ドレイン領域（図示せず）が形成されており、第１，第２のソース・ドレイン領域の上部に形成された第３，第４のシリサイド層（図示せず）を介して第１，第２のソース・ドレイン領域と電気的に接続する第１，第２のコンタクトプラグ１１７ａ，１１７ｂが形成されている。
【００６３】
図２(a) に示すように、半導体基板１００の上部には、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。Ｎ型ＭＩＳ形成領域には、Ｎ型ＭＩＳトランジスタＮＴｒが設けられている一方、Ｐ型ＭＩＳ形成領域には、Ｐ型ＭＩＳトランジスタＰＴｒが設けられている。
【００６４】
ここで、Ｎ型ＭＩＳトランジスタＮＴｒは、図２(a) に示すように、半導体基板１００におけるＮ型ＭＩＳ形成領域に形成されたｐ型ウェル領域１０２ａと、半導体基板１００における素子分離領域１０１によって囲まれた第１の活性領域１００ａと、第１の活性領域１００ａ上に形成された第１のゲート絶縁膜１０５ａと、第１のゲート絶縁膜１０５ａ上に形成され第２の電極１０６ａからなる第１のゲート電極１０８ａと、第１のゲート電極１０８ａの側面上に形成された第１のサイドウォール１１０ａと、第１の活性領域１００ａにおける第１のゲート電極１０８ａの外側方に形成された第１のエクステンション領域１０９ａと、第１の活性領域１００ａにおける第１のサイドウォール１１０ａの外側方に形成された第１のソース・ドレイン領域１１１ａと、第１のゲート電極１０８ａの上部に形成された第１のシリサイド層１１２ａと、第１のソース・ドレイン領域１１１ａの上部に形成された第３のシリサイド層１１３ａとを備えている。
【００６５】
一方、Ｐ型ＭＩＳトランジスタＰＴｒは、図２(a) に示すように、半導体基板１００におけるＰ型ＭＩＳ形成領域に形成されたｎ型ウェル領域１０２ｂと、半導体基板１００における素子分離領域１０１によって囲まれた第２の活性領域１００ｂと、第２の活性領域１００ｂ上に形成された第２のゲート絶縁膜１０３ｂと、第２のゲート絶縁膜１０３ｂ上に形成され第１の電極１０４ｂと第２の電極１０６ｂとからなる第２のゲート電極１０８ｂと、第２のゲート電極１０８ｂの側面上に形成された第２のサイドウォール１１０ｂと、第２の活性領域１００ｂにおける第２のゲート電極１０８ｂの外側方に形成された第２のエクステンション領域１０９ｂと、第２の活性領域１００ｂにおける第２のサイドウォール１１０ｂの外側方に形成された第２のソース・ドレイン領域１１１ｂと、第２のゲート電極１０８ｂの上部に形成された第２のシリサイド層１１２ｂと、第２のソース・ドレイン領域１１１ｂの上部に形成された第４のシリサイド層１１３ｂとを備えている。
【００６６】
半導体基板１００上には、第１，第２のゲート電極１０８ａ，１０８ｂ及び第１，第２のサイドウォール１１０ａ，１１０ｂを覆うように、下地絶縁膜１１４が形成されており、下地絶縁膜１１４上には、層間絶縁膜１１５が形成されている。下地絶縁膜１１４及び層間絶縁膜１１５中には、第３，第４のシリサイド層１１３ａ，１１３ｂを介して、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂと電気的に接続する第１，第２のコンタクトプラグ１１７ａ，１１７ｂが形成されている。
【００６７】
図２(b) に示すように、半導体基板１００の上部には、Ｎ型ＭＩＳ形成領域とＰ型ＭＩＳ形成領域とを区画するように、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１が形成されている。半導体基板１００におけるＮ型ＭＩＳ形成領域にはｐ型ウェル領域１０２ａが形成されている一方、半導体基板１００におけるＰ型ＭＩＳ形成領域にはｎ型ウェル領域１０２ｂが形成されている。Ｎ型ＭＩＳ形成領域には、半導体基板１００における素子分離領域１０１に囲まれた第１の活性領域１００ａが形成されている一方、Ｐ型ＭＩＳ形成領域には、半導体基板１００における素子分離領域１０１に囲まれた第２の活性領域１００ｂが形成されている。
【００６８】
第１の活性領域１００ａ上には、第１のゲート絶縁膜１０５ａを介して、上部に第１のシリサイド層１１２ａを有し第２の電極１０６ａからなる第１のゲート電極１０８ａが形成されている。一方、第２の活性領域１００ｂ上には、第２のゲート絶縁膜１０３ｂを介して、上部に第２のシリサイド層１１２ｂを有し第１の電極１０４ｂと第２の電極１０６ｂとからなる第２のゲート電極１０８ｂが形成されている。
【００６９】
半導体基板１００上には、第１，第２のゲート電極１０８ａ，１０８ｂを覆うように、下地絶縁膜１１４が形成されており、下地絶縁膜１１４上には、層間絶縁膜１１５が形成されている。
【００７０】
本実施形態に係る半導体装置では、図２(b) に示すように、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第１の電極１０４ｂの側面上に亘って、Ｌ字状の断面形状を有し第１のゲート絶縁膜１０５ａと同じ絶縁材料からなる側壁絶縁膜１０５ｘｙが形成されている。そして、第２の電極１０６ｂと第１のゲート電極１０８ａ（第２の電極１０６ａ）とは一体形成されている。このように、第１のゲート電極１０８ａと第２のゲート電極１０８ｂとは、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が側壁絶縁膜１０５ｘｙを挟んで分離されている。
【００７１】
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図３(a) 〜(c) 、図４(a) 〜(c) 、図５(a) 〜(c) 、並びに図６(a) 及び(b) を参照しながら説明する。図３(a) 〜(c) 、図４(a) 〜(c) 、図５(a) 〜(c) 、並びに図６(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。尚、図３(a) 〜(c) 及び図４(a) 〜(c) は、ゲート幅方向の要部工程断面図であり、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。一方、図５(a) 〜(c) 並びに図６(a) 及び(b) は、ゲート長方向の要部工程断面図であり、図中において、簡略的に図示するために、左側に示すＮ型ＭＩＳ形成領域Ｎと、右側に示すＰ型ＭＩＳ形成領域Ｐとを隣接して図示している。
【００７２】
まず、図３(a) に示すように、例えば埋め込み素子分離（Ｓhallow Ｔrench Ｉsolation：ＳＴＩ）法により、例えばｐ型シリコンからなる半導体基板１００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、Ｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第１の活性領域１００ａが形成され、Ｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第２の活性領域１００ｂが形成される。その後、リソグラフィ法及びイオン注入法により、半導体基板１００におけるＮ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、例えば８５０℃，３０秒間の熱処理により、半導体基板１００におけるＮ型ＭＩＳ形成領域にｐ型ウェル領域１０２ａを形成する一方、半導体基板１００におけるＰ型ＭＩＳ形成領域にｎ型ウェル領域１０２ｂを形成する。
【００７３】
次に、図３(b) に示すように、希釈フッ酸処理により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ（Ｉn-Ｓitu Ｓtream Ｇeneration）酸化法により、第１の活性領域１００ａ及び第２の活性領域１００ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３を形成する。その後、例えばＣＶＤ（Ｃhemical Ｖapor Ｄeposition）法により、第２のゲート絶縁膜形成膜１０３上に、例えば膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜１０４を堆積した後、フォトリソグラフィ法により、半導体基板１００上に、Ｎ型ＭＩＳ形成領域を開口しＰ型ＭＩＳ形成領域を覆うレジストＲｅ１を形成する。
【００７４】
次に、図３(c) に示すように、レジストＲｅ１をマスクにして、ドライエッチングにより、第１の電極形成膜１０４及び第２のゲート絶縁膜形成膜１０３のうちＮ型ＭＩＳ形成領域に形成された部分を順次除去する。
【００７５】
このようにして、図３(c) に示すように、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜１０４Ｂが形成される。
【００７６】
次に、図４(a) に示すように、レジストＲｅ１を除去した後、希釈フッ酸処理により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ（Ｍetal Ｏrganic Ｃhemical Ｖapor Ｄeposition）法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜１０５を形成する。
【００７７】
このとき、第１の絶縁膜１０５は、図４(a) に示すように、第１，第２の活性領域１００ａ，１００ｂ上に形成された第１のゲート絶縁膜形成膜１０５ＡＡ，１０５ＢＢと、素子分離領域１０１上に形成された側壁絶縁膜形成膜１０５ＸＹＺとを有している。ここで、側壁絶縁膜形成膜１０５ＸＹＺは、図７に示すように、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上に形成された絶縁膜１０５Ｙと、第１の電極形成膜１０４Ｂの側面上に形成された絶縁膜１０５Ｘと、Ｐ型ＭＩＳ形成領域側の素子分離領域１０１上に形成された絶縁膜１０５Ｚとからなる。
【００７８】
その後、フォトリソグラフィ法により、半導体基板１００上に、Ｎ型ＭＩＳ形成領域を覆いＰ型ＭＩＳ形成領域を開口するレジストＲｅ２を形成する。
【００７９】
次に、図４(b) に示すように、レジストＲｅ２をマスクにして、ドライエッチング又はウェットエッチングにより、第１の絶縁膜１０５のうちレジストＲｅ２の開口に露出する部分を除去した後、レジストＲｅ２を除去する。このとき、第１の絶縁膜（高誘電体膜）１０５は、第１の電極形成膜（ポリシリコン膜）１０４Ｂとは異なるエッチング特性であるため、第１の絶縁膜のみを選択的に除去することができる。
【００８０】
このようにして、図４(b) に示すように、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢを除去して、第１の活性領域１００ａ上に第１のゲート絶縁膜形成膜１０５Ａを残存させると共に、側壁絶縁膜形成膜１０５ＸＹＺのうち第１の電極形成膜１０４Ｂ上に形成された部分（図７：１０５Ｚ参照）を除去して、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第１の電極形成膜１０４Ｂの側面上に亘って、側壁絶縁膜形成膜１０５ＸＹを残存させる（すなわち、側壁絶縁膜形成膜１０５ＸＹＺのうち絶縁膜（図７：１０５Ｙ参照）と、絶縁膜（図７：１０５Ｘ参照）とを残存させる）。
【００８１】
次に、図４(c) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が１２０ｎｍのポリシリコン膜からなる第２の電極形成膜を堆積した後、化学機械研磨（ＣＭＰ）法により、第２の電極形成膜の表面の平坦化を行う。これにより、半導体基板１００におけるＮ型ＭＩＳ形成領域上には、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜１０６Ａが形成されると共に、半導体基板１００におけるＰ型ＭＩＳ形成領域上には、膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜１０６Ｂが形成される。
【００８２】
このようにして、図４(c) に示すように、第１の活性領域１００ａ上に、膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜形成膜１０５Ａを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜１０６Ａが形成される。一方、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜１０４Ｂと膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜１０６Ｂとが順次形成される。
【００８３】
次に、リソグラフィ法及びイオン注入法により、Ｎ型ＭＩＳ形成領域の第２の電極形成膜１０６Ａに例えばＰ（リン）等のｎ型不純物を注入する一方、Ｐ型ＭＩＳ形成領域の第２の電極形成膜１０６Ｂ及び第１の電極形成膜１０４Ｂに例えばＢ（ホウ素）等のｐ型不純物を注入する。
【００８４】
次に、図５(a) に示すように、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の第２の電極形成膜１０６Ａ及び第１のゲート絶縁膜形成膜１０５Ａをパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜１０５ａ、及び第２の電極１０６ａを順次形成する。一方、第２の活性領域１００ｂ上の第２の電極形成膜１０６Ｂ及び第１の電極形成膜１０４Ｂ、並びに第２のゲート絶縁膜形成膜１０３Ｂをパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜１０３ｂ、並びに第１の電極１０４ｂ及び第２の電極１０６ｂを順次形成する。
【００８５】
このようにして、第１の活性領域１００ａ上に、第１のゲート絶縁膜１０５ａを介して、第２の電極１０６ａからなる第１のゲート電極１０８ａが形成されると共に、第２の活性領域１００ｂ上に、第２のゲート絶縁膜１０３ｂを介して、第１の電極１０４ｂと第２の電極１０６ｂとが順次積層されてなる第２のゲート電極１０８ｂが形成される。
【００８６】
ここで、図５(a) に示す断面図はゲート長方向の断面図であるため、図示されないが、このとき、側壁絶縁膜形成膜１０５ＸＹもパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜１０５ＸＹからなる側壁絶縁膜（前述の図２(b)：１０５ｘｙ参照）が形成される。
【００８７】
その後、イオン注入法により、第１の活性領域１００ａに、第１のゲート電極１０８ａをマスクにして、ｎ型不純物を注入することにより、第１の活性領域１００ａにおける第１のゲート電極１０８ａの外側方に、第１のエクステンション領域１０９ａを自己整合的に形成する。一方、第２の活性領域１００ｂに、第２のゲート電極１０８ｂをマスクにして、ｐ型不純物を注入することにより、第２の活性領域１００ｂにおける第２のゲート電極１０８ｂの外側方に、第２のエクステンション領域１０９ｂを自己整合的に形成する。
【００８８】
次に、図５(b) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、第１，第２のゲート電極１０８ａ，１０８ｂを覆うように、例えば膜厚が５０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜に対して異方性エッチングを行うことにより、第１，第２のゲート電極１０８ａ，１０８ｂの側面上に、シリコン窒化膜からなる第１，第２のサイドウォール１１０ａ，１１０ｂを形成する。
【００８９】
その後、イオン注入法により、第１の活性領域１００ａに、第１のゲート電極１０８ａ及び第１のサイドウォール１１０ａをマスクにして、ｎ型不純物を注入する一方、第２の活性領域１００ｂに、第２のゲート電極１０８ｂ及び第２のサイドウォール１１０ｂをマスクにして、ｐ型不純物を注入する。その後、熱処理により、第１の活性領域１００ａにおける第１のサイドウォール１１０ａの外側方に、第１のエクステンション領域１０９ａの接合部よりも深い接合部を有する第１のソース・ドレイン領域１１１ａを自己整合的に形成する一方、第２の活性領域１００ｂにおける第２のサイドウォール１１０ｂの外側方に、第２のエクステンション領域１０９ｂの接合部よりも深い接合部を有する第２のソース・ドレイン領域１１１ｂを自己整合的に形成する。
【００９０】
次に、図５(c) に示すように、第１，第２のゲート電極１０８ａ，１０８ｂ及び第１，第２のソース・ドレイン領域１１１ａ，１１１ｂの表面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタリング法により、半導体基板１００上の全面に、第１，第２のゲート電極１０８ａ，１０８ｂ及び第１，第２のサイドウォール１１０ａ，１１０ｂを覆うように、例えば膜厚が１０ｎｍのニッケルからなる金属膜（図示せず）を堆積する。
【００９１】
その後、例えば窒素雰囲気中・３２０℃の下、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、第１，第２のゲート電極１０８ａ，１０８ｂのＳｉと金属膜のＮｉとを反応させて、第１，第２のゲート電極１０８ａ，１０８ｂの上部に、ニッケルシリサイド膜からなる第１，第２のシリサイド層１１２ａ，１１２ｂを形成すると共に、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂのＳｉと金属膜のＮｉとを反応させて、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂの上部に、ニッケルシリサイド膜からなる第３，第４のシリサイド層１１３ａ，１１３ｂを形成する。
【００９２】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１００を浸漬することにより、素子分離領域１０１、及び第１，第２のサイドウォール１１０ａ，１１０ｂ等上に残存する未反応の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第１，第２のシリサイド層１１２ａ，１１２ｂ及び第３，第４のシリサイド層１１３ａ，１１３ｂのシリサイド組成比を安定化させる。
【００９３】
次に、図６(a) に示すように、半導体基板１００上の全面に、第１，第２のゲート電極１０８ａ，１０８ｂ及び第１，第２のサイドウォール１１０ａ，１１０ｂを覆うように、例えばシリコン窒化膜からなる下地絶縁膜１１４を形成する。その後、下地絶縁膜１１４上に、例えばシリコン酸化膜からなる層間絶縁膜１１５を形成した後、ＣＭＰ法により、層間絶縁膜１１５の表面の平坦化を行う。
【００９４】
次に、図６(b) に示すように、層間絶縁膜１１５上に、レジスト（図示せず）を形成した後、レジストをマスクにして、第１のドライエッチングにより、層間絶縁膜１１５中に、下地絶縁膜１１４の上面を露出させるホールを形成した後、第２のドライエッチングにより、下地絶縁膜１１４のうちホール内に露出する部分を除去して、下地絶縁膜１１４及び層間絶縁膜１１５中に、第３，第４のシリサイド層１１３ａ，１１３ｂの上面に到達する第１，第２のコンタクトホール１１６ａ，１１６ｂを形成する。このように、２ステップのエッチングにより、第３，第４のシリサイド層１１３ａ，１１３ｂでのオーバーエッチング量を低減することができる。
【００９５】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール１１６ａ，１１６ｂの底部及び側壁部に、チタン膜と窒化チタン膜とが順次積層されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、層間絶縁膜１１５上に、第１，第２のコンタクトホール１１６ａ，１１６ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜のうち第１，第２のコンタクトホール１１６ａ，１１６ｂ外に形成された部分を除去する。このようにして、第１，第２のコンタクトホール１１６ａ，１１６ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ１１７ａ，１１７ｂを形成する。その後、層間絶縁膜１１５上に、第１，第２のコンタクトプラグ１１７ａ，１１７ｂと電気的に接続する金属配線（図示せず）を形成する。
【００９６】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【００９７】
本実施形態によると、図４(a) に示すように、第２のゲート絶縁膜形成膜１０３Ｂ上に第１の電極形成膜１０４Ｂを介して第１のゲート絶縁膜形成膜１０５ＢＢが形成された状態で、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢを除去することができる。このため、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢのみを選択的に除去して（すなわち、第２のゲート絶縁膜形成膜１０３Ｂにエッチングによるダメージを与えることなく）、第１の活性領域１００ａ上に第１のゲート絶縁膜形成膜１０５Ａを残存させることができる。
【００９８】
また本実施形態によると、図３(c) に示すように、レジストＲｅ１は、第２のゲート絶縁膜形成膜１０３Ｂ上に第１の電極形成膜１０４Ｂを介して形成されているため、レジストＲｅ１の除去の際に、第２のゲート絶縁膜形成膜１０３Ｂがダメージを受けることはない。
【００９９】
従って、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜１０５ａ，１０３ｂを精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型のＭＩＳトランジスタを提供することができる。
【０１００】
尚、本実施形態では、第１のゲート絶縁膜１０５ａとして高誘電体膜、及び第２のゲート絶縁膜１０３ｂとしてシリコン酸化膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば相異なる組成比を有する第１，第２のゲート絶縁膜を用いてもよい。
【０１０１】
また、本実施形態では、同一の膜厚を有する第１，第２のゲート絶縁膜１０５ａ，１０３ｂを用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば相異なる膜厚を有する第１，第２のゲート絶縁膜を用いてもよい。これにより、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとのそれぞれにおいて、ゲート絶縁膜を個別に最適化することができ、設計マージンが拡大する。
【０１０２】
また、本実施形態では、第２のゲート絶縁膜１０３ｂとしてシリコン酸化膜を用いた場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸窒化膜を用いてもよい。
【０１０３】
また、高誘電体膜としては、特に、比誘電率が１０以上の高誘電体膜からなることが好ましく、金属酸化物からなることが好ましい。ここで、高誘電体膜の具体例としては、例えば酸化ハフニウム（ＨｆＯ2）、ハフニウムシリケート（ＨｆＳｉＯ）、及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）等のハフニウムの酸化物、並びにタンタル（Ｔａ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、及びランタン（Ｌａ）の酸化物のうちの少なくとも１つを含む高誘電体膜が挙げられる。
【０１０４】
また、本実施形態では、第１の電極形成膜１０４，１０４Ｂとして例えばポリシリコンからなる第１のシリコン膜、第２の電極形成膜１０６Ａ，１０６Ｂとして例えばポリシリコンからなる第２のシリコン膜を用いたが、これに代えて、例えばアモルファスシリコン又はシリコン等を含む他の半導体材料からなる第１，第２のシリコン膜を用いてもよい。
【０１０５】
また、第１，第２のシリサイド層１１２ａ，１１２ｂ、及び第３，第４のシリサイド層１１３ａ，１１３ｂの形成工程の際に、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂの上部、及び第１，第２のゲート電極１０８ａ，１０８ｂの上部と反応させる金属膜として、ニッケルからなる金属膜を用いたが、これに代えて、例えば白金、コバルト、チタン、及びタングステン等のシリサイド化用金属を用いてもよい。
【０１０６】
また、第１，第２のサイドウォール１１０ａ，１１０ｂとして、シリコン窒化膜からなる単層膜を用いたが、これに代えて、例えばシリコン酸化膜とシリコン窒化膜とが順次積層されてなる積層膜を用いてもよい。
【０１０７】
また、本実施形態では、図４(c) に示すように、半導体基板１００上の全面に第２の電極形成膜を堆積した後、ＣＭＰ法により、第２の電極形成膜の表面の平坦化を行うことにより、第２の活性領域１００ｂ上に形成された第２の電極形成膜１０６Ｂと第１の活性領域１００ａ上に形成された第２の電極形成膜１０６Ａとの間に生じる段差を削減する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０１０８】
例えば、図３(b) に示す工程において、第１の電極形成膜１０４を充分に薄く（例えば１０ｎｍ以下に）形成することにより、半導体基板１００上の全面に第２の電極形成膜を堆積した後に、第２の活性領域１００ｂ上に形成された第２の電極形成膜と第１の活性領域１００ａ上に形成された第２の電極形成膜との間に生じる段差を小さくすることができるので、第２の電極形成膜の表面の平坦化を行う必要がない。
【０１０９】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図８(a) 〜(d) を参照しながら説明する。図８(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図８(a) 〜(d) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１１０】
まず、前述の図３(a) 及び(b) に示す工程を順次行う。但し、ポリシリコン膜からなる第１の電極形成膜１０４の膜厚は、第１の実施形態よりも厚く４０ｎｍ形成する。
【０１１１】
次に、図８(a) に示すように、レジストＲｅ１をマスクにして、ドライエッチングにより、第１の電極形成膜及び第２のゲート絶縁膜形成膜のうちＮ型ＭＩＳ形成領域に形成された部分を順次除去する（前述の図３(c) に示す工程と同様）。
【０１１２】
このようにして、図８(a) に示すように、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が４０ｎｍのポリシリコン膜からなる第１の電極形成膜１０４Ｂが形成される。
【０１１３】
次に、図８(b) に示すように、レジストＲｅ１を除去した後、希釈フッ酸処理により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜１０５を形成する。このとき、第１の絶縁膜１０５は、図８(b) に示すように、第１，第２の活性領域１００ａ，１００ｂ上に形成された第１のゲート絶縁膜形成膜１０５ＡＡ，１０５ＢＢと、素子分離領域１０１上に形成された側壁絶縁膜形成膜１０５ＸＹＺとを有している。その後、例えばＣＶＤ法により、第１の絶縁膜１０５上に、例えば膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜２０６を堆積する。
【０１１４】
次に、図８(c) に示すように、例えばＣＭＰ法により、第１の絶縁膜１０５のうち第１の電極形成膜１０４Ｂ上に形成された部分（詳細には、第１のゲート絶縁膜形成膜１０５ＢＢ，絶縁膜（前述の図７：１０５Ｚ参照））の上面が露出するまで、第２の電極形成膜２０６を研磨して除去する。このようにして、第１の電極形成膜１０４Ｂ（詳細には、第１のゲート絶縁膜形成膜１０５ＢＢ）上の第２の電極形成膜２０６を除去して、第１の活性領域１００ａ上に、膜厚が４０ｎｍのポリシリコン膜からなる第２の電極形成膜２０６Ａを残存させる。
【０１１５】
次に、図８(d) に示すように、ポリシリコン膜（第２の電極形成膜２０６Ａ，第１の電極形成膜１０４Ｂ）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、第１の絶縁膜１０５のうち第１の電極形成膜１０４Ｂ上に形成された部分を除去する。詳細には、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢを除去して、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜１０５Ａを残存させると共に、側壁絶縁膜形成膜１０５ＸＹＺのうち第１の電極形成膜１０４Ｂ上に形成された部分（前述の図７：１０５Ｚ参照）を除去して、素子分離領域１０１上に、側壁絶縁膜形成膜１０５ＸＹを残存させる。
【０１１６】
その後、例えばＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜を堆積する。これにより、半導体基板１００におけるＮ型ＭＩＳ形成領域上には、膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜２０７Ａが形成されると共に、半導体基板１００におけるＰ型ＭＩＳ形成領域上には、膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜２０７Ｂが形成される。
【０１１７】
このようにして、図８(d) に示すように、第１の活性領域１００ａ上に、膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜形成膜１０５Ａを介して、膜厚が４０ｎｍのポリシリコン膜からなる第２の電極形成膜２０６Ａと、膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜２０７Ａとが順次形成される。一方、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が４０ｎｍのポリシリコン膜からなる第１の電極形成膜１０４Ｂと、膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜２０７Ｂとが順次形成される。
【０１１８】
次に、リソグラフィ法及びイオン注入法により、Ｎ型ＭＩＳ形成領域の第３の電極形成膜２０７Ａ及び第２の電極形成膜２０６Ａに例えばＰ（リン）等のｎ型不純物を注入する一方、Ｐ型ＭＩＳ形成領域の第３の電極形成膜２０７Ｂ及び第１の電極形成膜１０４Ｂに例えばＢ（ホウ素）等のｐ型不純物を注入する。
【０１１９】
次に、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の第３の電極形成膜２０７Ａ及び第２の電極形成膜２０６Ａ、並びに第１のゲート絶縁膜形成膜１０５Ａをパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜１０５Ａからなる第１のゲート絶縁膜、並びに第２の電極形成膜２０６Ａからなる第３の電極及び第３の電極形成膜２０７Ａからなる第４の電極を順次形成する。一方、第２の活性領域１００ｂ上の第３の電極形成膜２０７Ｂ及び第１の電極形成膜１０４Ｂ、並びに第２のゲート絶縁膜形成膜１０３Ｂをパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜形成膜１０３Ｂからなる第２のゲート絶縁膜、並びに第１の電極形成膜１０４Ｂからなる第１の電極及び第３の電極形成膜２０７Ｂからなる第２の電極を順次形成する。
【０１２０】
このとき、側壁絶縁膜形成膜１０５ＸＹもパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜１０５ＸＹからなる側壁絶縁膜（後述の図２１：１０５ｘｙ参照）が形成される。詳細には、側壁絶縁膜は、第３の電極と第１の電極との間に形成され、第１のゲート絶縁膜と同じ絶縁材料からなる。また、第４の電極と第２の電極とは一体形成されている。
【０１２１】
このようにして、第１の活性領域１００ａ上に、第１のゲート絶縁膜を介して、第３の電極（第２の電極形成膜２０６Ａからなる）と第４の電極（第３の電極形成膜２０７Ａからなる）とが順次積層されてなる第１のゲート電極が形成されると共に、第２の活性領域１００ｂ上に、第２のゲート絶縁膜を介して、第１の電極（第１の電極形成膜１０４Ｂからなる）と第２の電極（第３の電極形成膜２０７Ｂからなる）とが順次積層されてなる第２のゲート電極が形成される。
【０１２２】
また、第３の電極と第１の電極との間に側壁絶縁膜が形成される一方、第４の電極と第２の電極とが一体形成されることにより、第１のゲート電極と第２のゲート電極とは、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに側壁絶縁膜を挟んで分離されている。
【０１２３】
次に、前述の図５(a) 〜(c) 並びに図６(a) 及び(b) に示す工程を順次行う。
【０１２４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１２５】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。すなわち、図８(c) に示す工程において、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢのみを選択的に除去することができる。また、図８(a) に示す工程において、第２のゲート絶縁膜形成膜１０３ＢがレジストＲｅ１の除去によるダメージを受けることはない。
【０１２６】
加えて、本実施形態によると、図８(c) に示すように、第１のゲート絶縁膜形成膜１０５ＡＡ上に第２の電極形成膜２０６Ａが形成された状態で、第１の電極形成膜１０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢを除去するため、第１の実施形態のようなレジストＲｅ２（前述の図４(a) 参照）の形成が不要となり、第１の実施形態のように第１のゲート絶縁膜形成膜１０５ＡがレジストＲｅ２の除去によるダメージを受けるおそれがない。
【０１２７】
従って、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜をより一層精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型ＭＩＳトランジスタを提供することができる。
【０１２８】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置の製造方法について、図９(a) 〜(d) を参照しながら説明する。図９(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図９(a) 〜(d) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１２９】
まず、前述の図３(a) に示す工程を行う。
【０１３０】
次に、図９(a) に示すように、希釈フッ酸処理により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１，第２の活性領域１００ａ，１００ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３を形成する。その後、例えばＣＶＤ法により、第２のゲート絶縁膜形成膜１０３上に、例えば膜厚が１００ｎｍのポリシリコンからなる第１の電極形成膜３０４を堆積した後、フォトリソグラフィ法により、半導体基板１００上に、Ｎ型ＭＩＳ形成領域を開口しＰ型ＭＩＳ形成領域を覆うレジストＲｅ１を形成する。
【０１３１】
次に、図９(b) に示すように、レジストＲｅ１をマスクにして、ドライエッチングにより、第１の電極形成膜３０４及び第２のゲート絶縁膜形成膜１０３のうちＮ型ＭＩＳ形成領域に形成された部分を順次除去する。
【０１３２】
このようにして、図９(b) に示すように、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が１００ｎｍのポリシリコン膜からなる第１の電極形成膜３０４Ｂが形成される。
【０１３３】
次に、図９(c) に示すように、レジストＲｅ１を除去した後、希釈フッ酸処理により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜３０５を形成する。
【０１３４】
このとき、第１の絶縁膜３０５は、図９(c) に示すように、第１，第２の活性領域１００ａ，１００ｂ上に形成された第１のゲート絶縁膜形成膜３０５ＡＡ，３０５ＢＢと、素子分離領域１０１上に形成された側壁絶縁膜形成膜３０５ＸＹＺとを有している。ここで、側壁絶縁膜形成膜３０５ＸＹＺは、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上に形成された絶縁膜（前述の図７：１０５Ｙ参照）と、第１の電極形成膜３０４Ｂの側面上に形成された絶縁膜（前述の図７：１０５Ｘ参照）と、Ｐ型ＭＩＳ形成領域側の素子分離領域１０１上に形成された絶縁膜（前述の図７：１０５Ｚ参照）とからなる。
【０１３５】
その後、例えばＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が１４０ｎｍのポリシリコン膜からなる第２の電極形成膜３０６を堆積する。
【０１３６】
次に、図９(d) に示すように、例えばＣＭＰ法により、第１の絶縁膜３０５のうち第１の電極形成膜３０４Ｂ上に形成された部分の上面が露出するまで、第２の電極形成膜３０６を研磨して除去する。このようにして、第１の電極形成膜３０４Ｂ（詳細には、第１のゲート絶縁膜形成膜３０５ＢＢ）上の第２の電極形成膜３０６を除去して、第１の活性領域１００ａ上に、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜３０６Ａを残存させる。
【０１３７】
その後、ポリシリコン膜（第２の電極形成膜３０６Ａ，第１の電極形成膜３０４Ｂ）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、第１の絶縁膜３０５のうち第１の電極形成膜３０４Ｂ上に形成された部分を除去する。詳細には、第１の電極形成膜３０４Ｂ上の第１のゲート絶縁膜形成膜３０５ＢＢを除去して、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜３０５Ａを残存させると共に、側壁絶縁膜形成膜３０５ＸＹＺのうち第１の電極形成膜３０４Ｂ上に形成された部分（前述の図７：１０５Ｚ参照）を除去して、素子分離領域１０１上に、側壁絶縁膜形成膜３０５ＸＹを残存させる。
【０１３８】
その後、更なるドライエッチング又はウェットエッチングにより、側壁絶縁膜形成膜３０５ＸＹの上部を除去して、側壁絶縁膜形成膜３０５ＸＹの上面高さを、第１，第２の電極形成膜３０４Ｂ，３０６Ａの上面高さよりも低くして、第２の電極形成膜３０６Ａと第１の電極形成膜３０４Ｂとの間に、例えば深さが２０ｎｍの溝Ｒを形成する。このとき、側壁絶縁膜形成膜（高誘電体膜）３０５ＸＹは、第１，第２の電極形成膜（ポリシリコン膜）３０４Ｂ，３０６Ａとは異なるエッチング特性であるため、側壁絶縁膜形成膜３０５ＸＹのみを選択的に除去することができる。
【０１３９】
このようにして、図９(d) に示すように、第１の活性領域１００ａ上に、膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜形成膜３０５Ａを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜３０６Ａが形成される。一方、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が１００ｎｍのポリシリコン膜からなる第１の電極形成膜３０４Ｂが形成される。
【０１４０】
次に、リソグラフィ法及びイオン注入法により、Ｎ型ＭＩＳ形成領域の第２の電極形成膜３０６Ａに例えばＰ（リン）等のｎ型不純物を注入する一方、Ｐ型ＭＩＳ形成領域の第１の電極形成膜３０４Ｂに例えばＢ（ホウ素）等のｐ型不純物を注入する。
【０１４１】
次に、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の第２の電極形成膜３０６Ａ及び第１のゲート絶縁膜形成膜３０５Ａをパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜３０５Ａからなる第１のゲート絶縁膜（後述する図１０：３０５ａ参照）、及び第２の電極形成膜３０６Ａからなる第２の電極（後述する図１０：３０６ａ参照）を順次形成する。一方、第２の活性領域１００ｂ上の第１の電極形成膜３０４Ｂ及び第２のゲート絶縁膜形成膜１０３Ｂをパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜形成膜１０３Ｂからなる第２のゲート絶縁膜（後述する図１０：１０３ｂ参照）、及び第１の電極形成膜３０４Ｂからなる第１の電極（後述する図１０：３０４ｂ参照）を順次形成する。
【０１４２】
このとき、側壁絶縁膜形成膜３０５ＸＹもパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜３０５ＸＹからなる側壁絶縁膜（後述する図１０：３０５ｘｙ参照）が形成される。詳細には、側壁絶縁膜は、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第１の電極と第２の電極との間に亘って形成され、第１のゲート絶縁膜と同じ絶縁材料からなる。
【０１４３】
このようにして、第１の活性領域１００ａ上に、第１のゲート絶縁膜を介して、第２の電極（第２の電極形成膜３０６Ａからなる）からなる第１のゲート電極が形成されると共に、第２の活性領域１００ｂ上に、第２のゲート絶縁膜を介して、第１の電極（第１の電極形成膜３０４Ｂからなる）からなる第２のゲート電極が形成される。
【０１４４】
次に、前述の図５(a) 〜(c) 並びに図６(a) 及び(b) に示す工程を順次行う。
【０１４５】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１４６】
ここで、本実施形態では、図９(d) に示す工程において、側壁絶縁膜形成膜３０５ＸＹの上部を除去して、第２の電極形成膜３０６Ａと第１の電極形成膜３０４Ｂとの間に溝Ｒを形成する。そのため、後工程のパターニング工程において形成される第２の電極からなる第１のゲート電極と第１の電極からなる第２のゲート電極との間には溝が形成されている。
【０１４７】
このため、シリサイド形成用の金属膜が、第１のゲート電極と第２のゲート電極との間に形成された溝内を埋め込むように半導体基板１００上に形成された状態で、後工程のシリサイド化工程を行うことができる。そのため、シリサイド化工程での第１のゲート電極の上部に形成される第１のシリサイド層（後述する図１０：３１２ａ参照）、及び第２のゲート電極の上部に形成される第２のシリサイド層（後述する図１０：３１２ｂ参照）の体積膨張により、第１のシリサイド層と第２のシリサイド層とを、溝内において互いに接触させることができるので、第１のゲート電極と第２のゲート電極との電気的接続を確保することができる。
【０１４８】
以下に、本発明の第３の実施形態に係る半導体装置の構造について、図１０を参照しながら説明する。図１０は、本発明の第３の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。図１０において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１４９】
図１０に示すように、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第２の電極３０６ａからなる第１のゲート電極と第１の電極３０４ｂからなる第２のゲート電極との間に亘って、Ｌ字状の断面形状を有し第１のゲート絶縁膜３０５ａと同じ絶縁材料からなる側壁絶縁膜３０５ｘｙが形成されている。そして、第１のシリサイド層３１２ａと第２のシリサイド層３１２ｂとは、側壁絶縁膜３０５ｘｙ上において、互いに接触して形成されている。このように、第１のゲート電極と第２のゲート電極とは、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに側壁絶縁膜３０５ｘｙを挟んで分離されている。
【０１５０】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。すなわち、図９(d) に示す工程において、第１の電極形成膜３０４Ｂ上の第１のゲート絶縁膜形成膜３０５ＢＢのみを選択的に除去することができる。また、図９(b) に示す工程において、第２のゲート絶縁膜形成膜１０３ＢがレジストＲｅ１の除去によるダメージを受けることはない。
【０１５１】
加えて、本実施形態によると、図９(d) に示すように、第１のゲート絶縁膜形成膜３０５ＡＡ上に第２の電極形成膜３０６Ａが形成された状態で、第１の電極形成膜３０４Ｂ上の第１のゲート絶縁膜形成膜３０５ＢＢを除去する。そのため、第２の実施形態と同様に、第１の実施形態のようなレジストＲｅ２（前述の図４(a) 参照）の形成が不要となり、第１の実施形態のように第１のゲート絶縁膜形成膜３０５ＡがレジストＲｅ２の除去によるダメージを受けるおそれがない。
【０１５２】
従って、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜をより一層精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型のＭＩＳトランジスタを提供することができる。
【０１５３】
さらには、本実施形態によると、図９(d) に示すように、第２の電極形成膜３０６Ａと第１の電極形成膜３０４Ｂとの間に、溝Ｒが設けられている（尚、第１，第２の電極形成膜３０４Ｂ，３０６Ａは何れも、導電型不純物の注入後にパターニングされて第２，第１のゲート電極となる）。このため、第２の電極形成膜３０６Ａに注入されたｎ型不純物が、第１の電極形成膜３０４Ｂに拡散することを防止すると共に、第１の電極形成膜３０４Ｂに注入されたｐ型不純物が、第２の電極形成膜３０６Ａに拡散することを防止することができる。
【０１５４】
すなわち、第１の実施形態のように、第２の電極形成膜１０６Ａと第２の電極形成膜１０６Ｂとの接触領域を通じて、第２の電極形成膜１０６Ａに注入されたｎ型不純物と第２の電極形成膜１０６Ｂに注入されたｐ型不純物とが相互に拡散するおそれがない。同様に、第２の実施形態のように、第３の電極形成膜２０７Ａと第３の電極形成膜２０７Ｂとの接触領域を通じて、第３の電極形成膜２０７Ａに注入されたｎ型不純物と第３の電極形成膜２０７Ｂに注入されたｐ型不純物とが相互に拡散するおそれがない。
【０１５５】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置の製造方法について、図１１(a) 〜(c) 及び図１２(a) 〜(c) を参照しながら説明する。図１１(a) 〜(c) 及び図１２(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側に第２のｎ型ＭＩＳ形成領域ｎと第１のＮ型ＭＩＳ形成領域Ｎとを示し、右側に第１のＰ型ＭＩＳ形成領域Ｐと第２のｐ型ＭＩＳ形成領域ｐとを示している。ここで、図１１(a) 〜(c) 及び図１２(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０１５６】
ここで、前述の第１の実施形態と本実施形態との相違点は、以下に示す点である。
【０１５７】
第１の実施形態では、内部回路領域に形成され薄膜の第１のゲート絶縁膜１０５ａを有するＮ型ＭＩＳトランジスタＮＴｒと、内部回路領域に形成され薄膜の第２のゲート絶縁膜１０３ｂを有するＰ型ＭＩＳトランジスタＰＴｒとのみを備えた半導体装置を具体例に挙げて説明した点に対し、本実施形態では、Ｎ型ＭＩＳトランジスタＮＴｒとＰ型ＭＩＳトランジスタＰＴｒとに加えて、周辺回路領域に形成され厚膜の第３のゲート絶縁膜を有するｎ型ＭＩＳトランジスタｎＴｒと、周辺回路領域に形成され厚膜の第３のゲート絶縁膜を有するｐ型ＭＩＳトランジスタｐＴｒとを備えた半導体装置を具体例に挙げて説明する。
【０１５８】
まず、図１１(a) に示すように、例えばＳＴＩ法により、例えばｐ型シリコンからなる半導体基板１００の上部に、トレンチ内に絶縁膜が埋め込まれた素子分離領域１０１を選択的に形成する。これにより、第２のｎ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第３の活性領域４００ｃが形成され、第１のＮ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第１の活性領域１００ａが形成される。一方、第１のＰ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第２の活性領域１００ｂが形成され、第２のｐ型ＭＩＳ形成領域には、素子分離領域１０１によって囲まれた半導体基板１００からなる第３の活性領域４００ｄが形成される。
【０１５９】
その後、リソグラフィ法及びイオン注入法により、半導体基板１００における第２のｎ型ＭＩＳ形成領域及び第１のＮ型ＭＩＳ形成領域に、例えばＢ（ホウ素）等のｐ型不純物を注入する一方、半導体基板１００における第１のＰ型ＭＩＳ形成領域及び第２のｐ型ＭＩＳ形成領域に、例えばＰ（リン）等のｎ型不純物を注入した後、例えば８５０℃，３０秒間の熱処理により、半導体基板１００における第２のｎ型ＭＩＳ形成領域及び第１のＮ型ＭＩＳ形成領域にｐ型ウェル領域４０２ａを形成する一方、半導体基板１００における第１のＰ型ＭＩＳ形成領域及び第２のｐ型ＭＩＳ形成領域にｎ型ウェル領域４０２ｂを形成する。
【０１６０】
次に、図１１(b) に示すように、希釈フッ酸処理により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第３，第１，第２，第３の活性領域４００ｃ，１００ａ，１００ｂ，４００ｄ上に、例えば膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜を形成する。その後、フォトリソグラフィ法により、半導体基板１００上に、第２のｎ型ＭＩＳ形成領域と第２のｐ型ＭＩＳ形成領域とを覆い第１のＮ型ＭＩＳ形成領域と第１のＰ型ＭＩＳ形成領域とを開口するレジストＲｅ３を形成する。その後、レジストＲｅ３をマスクにして、フッ酸系の薬液を用いたウェットエッチングにより、第３のゲート絶縁膜形成膜のうち第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域に形成された部分を除去する。
【０１６１】
このようにして、第３の活性領域４００ｃ，４００ｄ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを形成する。
【０１６２】
次に、図１１(c) に示すように、レジストＲｅ３を除去した後、公知のＲＣＡ洗浄により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第１，第２の活性領域１００ａ，１００ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３を形成する。
【０１６３】
その後、例えばＣＶＤ法により、第２のゲート絶縁膜形成膜１０３、及び第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄ上に、例えば膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４を堆積した後、フォトリソグラフィ法により、半導体基板１００上に、第１のＮ型ＭＩＳ形成領域を開口し、第２のｎ型ＭＩＳ形成領域、第１のＰ型ＭＩＳ形成領域、及び第２のｐ型ＭＩＳ形成領域を覆うレジストＲｅ１を形成する（尚、図１１(c) に示す第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域での工程は、前述の図３(b) に示す工程と対応している）。
【０１６４】
次に、図１２(a) に示すように、レジストＲｅ１をマスクにして、ドライエッチングにより、第１の電極形成膜４０４及び第２のゲート絶縁膜形成膜１０３のうち第１のＮ型ＭＩＳ形成領域に形成された部分を順次除去する。
【０１６５】
このようにして、図１２(a) に示すように、内部回路領域において、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４Ｂを形成する。加えて、周辺回路領域において、第３の活性領域４００ｃ，４００ｄ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４Ｃ，４０４Ｄを形成する。
【０１６６】
その後、レジストＲｅ１を除去した後、公知のＲＣＡ洗浄により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜４０５を形成する。
【０１６７】
このとき、第１の絶縁膜４０５は、図１２(a) に示すように、第３，第１，第２，第３の活性領域４００ｃ，１００ａ，１００ｂ，４００ｄ上に形成された第１のゲート絶縁膜形成膜４０５ＣＣ，４０５ＡＡ，４０５ＢＢ，４０５ＤＤと、第１の活性領域１００ａと第２の活性領域１００ｂとの間に位置する素子分離領域１０１上に形成された側壁絶縁膜形成膜４０５ＸＹＺとを有している。
【０１６８】
その後、フォトリソグラフィ法により、半導体基板１００上に、第１のＮ型ＭＩＳ形成領域を覆い、第２のｎ型ＭＩＳ形成領域、第１のＰ型ＭＩＳ形成領域、及び第２のｐ型ＭＩＳ形成領域を開口するレジストＲｅ２を形成する（尚、図１２(a) に示す第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域での工程は、前述の図３(c) 及び図４(a) に示す工程と対応している）。
【０１６９】
次に、図１２(b) に示すように、レジストＲｅ２をマスクにして、ドライエッチング又はウェットエッチングにより、第１の絶縁膜４０５のうちレジストＲｅ２の開口に露出する部分を除去した後、レジストＲｅ２を除去する。
【０１７０】
このようにして、図１２(b) に示すように、第１の電極形成膜４０４Ｃ，４０４Ｂ，４０４Ｄ上の第１のゲート絶縁膜形成膜４０５ＣＣ，４０５ＢＢ，４０５ＤＤを除去して、第１の活性領域１００ａ上に第１のゲート絶縁膜形成膜４０５Ａを残存させると共に、側壁絶縁膜形成膜４０５ＸＹＺのうち第１の電極形成膜４０４Ｂ上に形成された部分（前述の図７：１０５Ｚ参照）を除去して、第１のＮ型ＭＩＳ形成領域側の素子分離領域１０１上から第１の電極形成膜４０４Ｂの側面上に亘って、側壁絶縁膜形成膜４０５ＸＹを残存させる（尚、図１２(b) に示す第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域での工程は、前述の図４(b) に示す工程と対応している）。
【０１７１】
次に、図１２(c) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が１２０ｎｍのポリシリコン膜からなる第２の電極形成膜を堆積した後、ＣＭＰ法により、第２の電極形成膜の表面の平坦化を行う。これにより、半導体基板１００における第１のＮ型ＭＩＳ形成領域上には、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ａが形成されると共に、半導体基板１００における第１のＰ型ＭＩＳ形成領域上には、膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ｂが形成される。加えて、半導体基板１００における第２のｎ型ＭＩＳ形成領域及び第２のｐ型ＭＩＳ形成領域上には、膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ｃ，４０６Ｄが形成される。
【０１７２】
このようにして、図１２(c) に示すように、内部回路領域において、第１の活性領域１００ａ上に、膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜形成膜４０５Ａを介して、膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ａが形成される。一方、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４Ｂと膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ｂとが順次形成される（尚、図１２(c) に示す第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域での工程は、前述の図４(c) に示す工程と対応している）。
【０１７３】
加えて、周辺回路領域において、第３の活性領域４００ｃ，４００ｄ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４Ｃ，４０４Ｄと膜厚が８０ｎｍのポリシリコン膜からなる第２の電極形成膜４０６Ｃ，４０６Ｄとが順次形成される。
【０１７４】
次に、リソグラフィ法及びイオン注入法により、第２のｎ型ＭＩＳ形成領域の第２の電極形成膜４０６Ｃ及び第１の電極形成膜４０４Ｃ、並びに第１のＮ型ＭＩＳ形成領域の第２の電極形成膜４０６Ａに例えばＰ（リン）等のｎ型不純物を注入する一方、第１のＰ型ＭＩＳ形成領域の第２の電極形成膜４０６Ｂ及び第１の電極形成膜４０４Ｂ、並びに第２のｐ型ＭＩＳ形成領域の第２の電極形成膜４０６Ｄ及び第１の電極形成膜４０４Ｄに例えばＢ（ホウ素）等のｐ型不純物を注入する。
【０１７５】
次に、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の第２の電極形成膜４０６Ａ及び第１のゲート絶縁膜形成膜４０５Ａをパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜４０５Ａからなる第１のゲート絶縁膜（前述の図５(a)：１０５ａ参照）、及び第２の電極形成膜４０６Ａからなる第１のゲート電極（前述の図５(a)：１０８ａ参照）を順次形成する。一方、第２の活性領域１００ｂ上の第２の電極形成膜４０６Ｂ及び第１の電極形成膜４０４Ｂ、並びに第２のゲート絶縁膜形成膜１０３Ｂをパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜形成膜１０３Ｂからなる第２のゲート絶縁膜（前述の図５(a)：１０３ｂ参照）、並びに第１の電極形成膜４０４Ｂ及び第２の電極形成膜４０６Ｂからなる第２のゲート電極（前述の図５(a)：１０８ｂ参照）を順次形成する。
【０１７６】
それと共に、第３の活性領域４００ｃ，４００ｄ上の第２の電極形成膜４０６Ｃ，４０６Ｄ及び第１の電極形成膜４０４Ｃ，４０４Ｄ、並びに第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄをパターニングして、第３の活性領域４００ｃ，４００ｄ上に、第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄからなる第３のゲート絶縁膜、並びに第１の電極形成膜４０４Ｃ，４０４Ｄ及び第２の電極形成膜４０６Ｃ，４０６Ｄからなる第３のゲート電極を順次形成する。ここで、第３のゲート絶縁膜は、第２のゲート絶縁膜よりも膜厚が厚く、且つ第２のゲート絶縁膜と同じ絶縁材料からなる。
【０１７７】
このとき、側壁絶縁膜形成膜４０５ＸＹもパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜４０５ＸＹからなる側壁絶縁膜（前述の図２(b)：１０５ｘｙ参照）が形成される。詳細には、側壁絶縁膜は、第１のＮ型ＭＩＳ形成領域側の素子分離領域１０１上から第１の電極の側面上に亘って形成され、第１のゲート絶縁膜と同じ絶縁材料からなる。そして、第１のゲート電極（第２の電極形成膜４０６Ａからなる）と第２の電極（第２の電極形成膜４０６Ｂからなる）とは一体形成されている。このように、第１のゲート電極と第２のゲート電極とは、前述の第１の実施形態と同様に、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに側壁絶縁膜を挟んで分離されている。
【０１７８】
次に、前述の図５(a) 〜(c) 並びに図６(a) 及び(b) に示す工程と同様の工程を順次行う（第１の実施形態参照）。
【０１７９】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１８０】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。すなわち、図１２(a) に示す工程において、第１の電極形成膜４０４Ｃ，４０４Ｂ，４０４Ｄ上の第１のゲート絶縁膜形成膜４０５ＣＣ，４０５ＢＢ，４０５ＤＤのみを選択的に除去することができる。また、図１１(c) に示す工程において、第２のゲート絶縁膜形成膜１０３ＢがレジストＲｅ１の除去によるダメージを受けることはない。
【０１８１】
すなわち、本実施形態では、Ｉ／Ｏ（Ｉnput ／Ｏutput）系トランジスタ（すなわち、周辺回路領域（具体的には、第２のｎ型ＭＩＳ形成領域，第２のｐ型ＭＩＳ形成領域）に形成されたｎ型ＭＩＳトランジスタｎＴｒ，ｐ型ＭＩＳトランジスタｐＴｒ）を備えた半導体装置おいても、内部回路領域でＮ型ＭＩＳトランジスタＮＴｒとＰ型ＭＩＳトランジスタＰＴｒとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型ＭＩＳトランジスタを提供することができる。
【０１８２】
ここで、周辺回路領域に形成されたＭＩＳトランジスタｎＴｒ，ｐＴｒは、内部回路領域（具体的には、第１のＮ型ＭＩＳ形成領域，第１のＰ型ＭＩＳ形成領域）に形成されたＭＩＳトランジスタＮＴｒ，ＰＴｒと比較して、ＭＩＳトランジスタに負荷される電圧は高く、そのため、第３のゲート絶縁膜（第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄからなる）の膜厚は比較的厚い（具体的には、第３のゲート絶縁膜は、第２のゲート絶縁膜（第２のゲート絶縁膜形成膜１０３Ｂからなる）よりも膜厚が厚い）。このため、レジストＲｅ３の除去（図１１(b) 参照）の際に、第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄがレジストの除去によるダメージを受ける可能性は低い。
【０１８３】
尚、本実施形態では、第１の実施形態を採用する（詳細には、図１１(b)，図１１(c)，図１２(a)，図１２(b)，図１２(c) に示す第１のＮ型ＭＩＳ形成領域及び第１のＰ型ＭＩＳ形成領域での各工程は、第１の実施形態における図３(a)，図３(b)，図３(c) 及び図４(a)，図４(b)，図４(c) に示す各工程と対応している）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第２の実施形態、又は第３の実施形態を採用してもよい。第２の実施形態を採用した場合には第２の実施形態と同様の効果を得ることができる。一方、第３の実施形態を採用した場合には第３の実施形態と同様の効果を得ることができる。
【０１８４】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体装置の製造方法について、図１３(a) 〜(c) を参照しながら説明する。図１３(a) 〜(c) は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。尚、図中において、左側に第２のｎ型ＭＩＳ形成領域ｎと第１のＮ型ＭＩＳ形成領域Ｎとを示し、右側に第１のＰ型ＭＩＳ形成領域Ｐと第２のｐ型ＭＩＳ形成領域ｐとを示している。ここで、図１３(a) 〜(c) において、前述の第４の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第４の実施形態と同様の説明は繰り返し行わない。
【０１８５】
ここで、前述の第４の実施形態と第５の実施形態との相違点は、以下に示す点である。
【０１８６】
第４の実施形態では、図１１(b) に示す工程において、第１のＰ型ＭＩＳ形成領域及び第１のＮ型ＭＩＳ形成領域を露出するレジストＲｅ３をマスクにして、ウェットエッチングにより、第３の活性領域４００ｃ，４００ｄ上に、第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを残存させる点に対し、本実施形態では、図１３(b) に示す工程において、第１のＰ型ＭＩＳ形成領域のみを露出するレジストＲｅ４をマスクにして、ウェットエッチングにより、第３の活性領域４００ｃ，４００ｄ上に、第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを残存させるのに加えて、第１の活性領域１００ａ上に、第３のゲート絶縁膜形成膜５０３Ａを残存させる点である。
【０１８７】
まず、図１３(a) に示すように、前述の図１１(a) に示す工程と同様の工程を行う。
【０１８８】
次に、図１３(b) に示すように、希釈フッ酸処理により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第３，第１，第２，第３の活性領域４００ｃ，１００ａ，１００ｂ，４００ｄ上に、例えば膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜を形成する。その後、フォトリソグラフィ法により、半導体基板１００上に、第２のｎ型ＭＩＳ形成領域、第１のＮ型ＭＩＳ形成領域、及び第２のｐ型ＭＩＳ形成領域を覆い第１のＰ型ＭＩＳ形成領域を露出するレジストＲｅ４を形成する。その後、レジストＲｅ４をマスクにして、フッ酸系の薬液を用いたウェットエッチングにより、第３のゲート絶縁膜形成膜のうち第１のＰ型ＭＩＳ形成領域に形成された部分を除去する。
【０１８９】
このようにして、第３の活性領域４００ｃ，４００ｄ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを形成すると共に、それに加えて、第１の活性領域１００ａ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜５０３Ａを形成する。
【０１９０】
次に、図１３(c) に示すように、レジストＲｅ４を除去した後、公知のＲＣＡ洗浄により、半導体基板１００の表面を洗浄した後、例えばＩＳＳＧ酸化法により、第２の活性領域１００ｂ上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜５０３Ｂを形成する。
【０１９１】
その後、例えばＣＶＤ法により、第２のゲート絶縁膜形成膜５０３Ｂ、及び第３のゲート絶縁膜形成膜４０３Ｃ，５０３Ａ，４０３Ｄ上に、例えば膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜４０４を堆積した後、フォトリソグラフィ法により、半導体基板１００上に、第１のＮ型ＭＩＳ形成領域を開口し、第２のｎ型ＭＩＳ形成領域、第１のＰ型ＭＩＳ形成領域、及び第２のｐ型ＭＩＳ形成領域を覆うレジストＲｅ１を形成する。
【０１９２】
次に、レジストＲｅ１をマスクにして、ドライエッチングにより、第１の電極形成膜４０４及び第３のゲート絶縁膜形成膜４０３Ｃ，５０３Ａ，４０３Ｄのうち第１のＮ型ＭＩＳ形成領域に形成された部分を順次除去する。
【０１９３】
このようにして、内部回路領域において、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜５０３Ｂを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜を形成する。それに加えて、周辺回路領域において、第３の活性領域４００ｃ，４００ｄ上に、膜厚が７ｎｍのシリコン酸化膜からなる第３のゲート絶縁膜形成膜４０３Ｃ，４０３Ｄを介して、膜厚が２０ｎｍのポリシリコン膜からなる第１の電極形成膜を形成する。
【０１９４】
その後、レジストＲｅ１を除去した後、公知のＲＣＡ洗浄により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜（図１２(a)：４０５参照）を形成する。
【０１９５】
その後、フォトリソグラフィ法により、半導体基板１００上に、第１のＮ型ＭＩＳ形成領域を覆い、第２のｎ型ＭＩＳ形成領域、第１のＰ型ＭＩＳ形成領域、及び第２のｐ型ＭＩＳ形成領域を開口するレジスト（図１２(a)：Ｒｅ２参照）を形成する。
【０１９６】
次に、前述の図１２(b) 及び図１２(c) に示す工程を順次行う（第４の実施形態参照）。
【０１９７】
次に、前述の図５(a) 〜(c) 並びに図６(a) 及び(b) に示す工程と同様の工程を順次行う（第１の実施形態参照）。
【０１９８】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０１９９】
本実施形態によると、第４の実施形態と同様の効果を得ることができる。すなわち、Ｉ／Ｏ系トランジスタｎＴｒ，ｐＴｒを備えた半導体装置においても、内部回路領域でＮ型ＭＩＳトランジスタＮＴｒとＰ型ＭＩＳトランジスタＰＴｒとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜を精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型のＭＩＳトランジスタを提供することができる。
【０２００】
加えて、本実施形態によると、図１３(b) に示す工程において、第２のｎ型ＭＩＳ形成領域及び第２のｐ型ＭＩＳ形成領域に加えて第１のＮ型ＭＩＳ形成領域を覆うレジストＲｅ４が半導体基板１００上に形成された状態で、第３のゲート絶縁膜形成膜のうち第１のＰ型ＭＩＳ形成領域に形成された部分を除去する。そのため、第４の実施形態と比較して、半導体基板１００における第１のＮ型ＭＩＳ形成領域がエッチングに曝される回数を低減することができる。このため、第１のＮ型ＭＩＳ形成領域において、エッチングによる半導体基板１００のダメージを低減すると共に、エッチングによる素子分離領域１０１の掘れ込み量を抑制することができる。
【０２０１】
すなわち、第４の実施形態では、図１１(b) に示す工程において、第２のｎ型ＭＩＳ形成領域及び第２のｐ型ＭＩＳ形成領域を覆うレジストＲｅ３が半導体基板１００上に形成された状態で、第３のゲート絶縁膜形成膜のうち第１のＰ型ＭＩＳ形成領域だけでなく第１のＮ型ＭＩＳ形成領域に形成された部分を除去する。そのため、第４の実施形態では、図１１(b) に示す工程において、半導体基板１００における第１のＮ型ＭＩＳ形成領域がエッチングに曝されるのに対し、本実施形態では、図１３(b) に示す工程において、半導体基板１００における第１のＮ型ＭＩＳ形成領域がエッチングに曝されることはない。
【０２０２】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る半導体装置の製造方法について、図１４(a) 〜(c) 、図１５(a) 〜(c) 、図１６(a) 〜(c) 、及び図１７(a) 〜(c) を参照しながら説明する。図１４(a) 〜(c) 、図１５(a) 〜(c) 、図１６(a) 〜(c) 、図１７(a) 〜(c) は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。ここで、図１４(a) 〜(c) 、図１５(a) 〜(c) 、図１６(a) 〜(c) 、及び図１７(a) 〜(c) において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０２０３】
ここで、前述の第１の実施形態と本実施形態との相違点は、以下に示す点である。
【０２０４】
第１の実施形態では、第１のゲート電極１０８ａとして、第２のシリコン膜（具体的には、ポリシリコン膜）からなる第２の電極１０６ａを用いると共に、第２のゲート電極１０８ｂとして、第１のシリコン膜（具体的には、ポリシリコン膜）からなる第１の電極１０４ｂ、及び第１の電極１０４ｂ上に形成された第２のシリコン膜（具体的には、ポリシリコン膜）からなる第２の電極１０６ｂを用いる点に対し、本実施形態では、第１のゲート電極６１７ａとして、第１のシリサイド膜（具体的には、ＮｉＳｉ膜からなる）を用いると共に、第２のゲート電極６１７ｂとして、第２のシリサイド膜（具体的には、Ｎｉ2Ｓｉ膜からなる）を用いる点である。
【０２０５】
まず、前述の図３(a) 〜(c) 及び図４(a) 〜(c) に示す工程を順次行う。
【０２０６】
次に、例えばＣＶＤ法により、第２のシリコン膜（図４(c)：１０６Ａ，１０６Ｂ参照）上に、例えばシリコン酸化膜からなる保護膜を形成する。
【０２０７】
次に、図１４(a) に示すように、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の保護膜、第２のシリコン膜（図４(c)：１０６Ａ参照）、及び第１のゲート絶縁膜形成膜（図４(c)：１０５Ａ参照）をパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜からなる第１のゲート絶縁膜１０５ａ、第２のシリコン膜１０６ａからなる第１のシリコンゲート電極６０８ａ、及び第１の保護膜６０７ｎを順次形成する。一方、第２の活性領域１００ｂ上の保護膜、第２のシリコン膜（図４(c)：１０６Ｂ参照）及び第１のシリコン膜（図４(c)：１０４Ｂ参照）、並びに第２のゲート絶縁膜形成膜（図４(c)：１０３Ｂ参照）をパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜形成膜からなる第２のゲート絶縁膜１０３ｂ、第１のシリコン膜１０４ｂと第２のシリコン膜１０６ｂとが順次積層されてなる第２のシリコンゲート電極６０８ｂ、及び第２の保護膜６０７ｐを順次形成する。
【０２０８】
ここで、図１４(a) に示す断面図はゲート長方向の断面図であるため、図示されないが、このとき、側壁絶縁膜形成膜（図４(c)：１０５ＸＹ参照）もパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜からなる側壁絶縁膜（後述の図１８：１０５ｘｙ参照）が形成される。
【０２０９】
その後、イオン注入法により、第１の活性領域１００ａに、第１のシリコンゲート電極６０８ａをマスクにして、ｎ型不純物を注入することにより、第１の活性領域１００ａにおける第１のシリコンゲート電極６０８ａの外側方に、第１のエクステンション領域１０９ａを自己整合的に形成する。一方、第２の活性領域１００ｂに、第２のシリコンゲート電極６０８ｂをマスクにして、ｐ型不純物を注入することにより、第２の活性領域１００ｂにおける第２のシリコンゲート電極６０８ｂの外側方に、第２のエクステンション領域１０９ｂを自己整合的に形成する（尚、図１４(a) に示す工程は、前述の図５(a) に示す工程と対応している）。
【０２１０】
次に、図１４(b) に示すように、例えばＣＶＤ法により、半導体基板１００上の全面に、第１，第２のシリコンゲート電極６０８ａ，６０８ｂを覆うように、例えば膜厚が５０ｎｍのシリコン窒化膜を堆積した後、シリコン窒化膜に対して異方性エッチングを行うことにより、上面上に第１，第２の保護膜６０７ｎ，６０７ｐが形成された第１，第２のシリコンゲート電極６０８ａ，６０８ｂの側面上に、シリコン窒化膜からなる第１，第２のサイドウォール６１０ａ，６１０ｂを形成する。
【０２１１】
その後、イオン注入法により、第１の活性領域に、第１のシリコンゲート電極６０８ａ及び第１のサイドウォール６１０ａをマスクにして、ｎ型不純物を注入する一方、第２の活性領域に、第２のシリコンゲート電極６０８ｂ及び第２のサイドウォール６１０ｂをマスクにして、ｐ型不純物を注入する。その後、熱処理により、第１の活性領域における第１のサイドウォール６１０ａの外側方に、第１のエクステンション領域１０９ａの接合部よりも深い接合部を有する第１のソース・ドレイン領域１１１ａを自己整合的に形成する一方、第２の活性領域における第２のサイドウォール６１０ｂの外側方に、第２のエクステンション領域１０９ｂの接合部よりも深い接合部を有する第２のソース・ドレイン領域１１１ｂを自己整合的に形成する（尚、図１４(b) に示す工程は、前述の図５(b) に示す工程と対応している）。
【０２１２】
次に、図１４(c) に示すように、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂの表面に形成された自然酸化膜（図示せず）を除去した後、例えばスパッタリング法により、半導体基板１００上の全面に、第１，第２のシリコンゲート電極６０８ａ，６０８ｂ及び第１，第２のサイドウォール６１０ａ，６１０ｂを覆うように、例えば膜厚が１０ｎｍのニッケルからなる第１の金属膜（図示せず）を堆積する。
【０２１３】
その後、例えば窒素雰囲気中・３２０℃の下、１回目のＲＴＡ処理により、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂのＳｉと第１の金属膜のＮｉとを反応させて、第１，第２のソース・ドレイン領域１１１ａ，１１１ｂの上部に、ニッケルシリサイド膜からなる第３，第４のシリサイド層１１３ａ，１１３ｂを形成する。
【０２１４】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１００を浸漬することにより、素子分離領域１０１、第１，第２のサイドウォール６１０ａ，６１０ｂ、及び第１，第２の保護膜６０７ｎ，６０７ｐ等上に残存する未反応の第１の金属膜を除去した後、１回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、２回目のＲＴＡ処理により、第３，第４のシリサイド層１１３ａ，１１３ｂのシリサイド組成比を安定化させる（尚、図１４(c) に示す工程は、前述の図５(c) に示す工程と対応している）。
【０２１５】
次に、図１５(a) に示すように、半導体基板１００上の全面に、第１，第２のシリコンゲート電極６０８ａ，６０８ｂ及び第１，第２のサイドウォール６１０ａ，６１０ｂを覆うように、例えばシリコン窒化膜からなる下地絶縁膜６１４を形成する。その後、下地絶縁膜６１４上に、例えばシリコン酸化膜からなる第１の層間絶縁膜６１５を形成した後、ＣＭＰ法により、第１の層間絶縁膜６１５の表面の平坦化を行う（尚、図１５(a) に示す工程は、前述の図６(a) に示す工程と対応している）。
【０２１６】
次に、図１５(b) に示すように、シリコン窒化膜（下地絶縁膜６１４）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、第１の層間絶縁膜６１５のうち第１，第２の保護膜６０７ｎ，６０７ｐ上に形成された部分を除去して、下地絶縁膜６１４の上面を露出させる。
【０２１７】
次に、図１５(c) に示すように、シリコン酸化膜（第１，第２の保護膜６０７ｎ，６０７ｐ及び第１の層間絶縁膜６１５）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、下地絶縁膜６１４のうち第１，第２の保護膜６０７ｎ，６０７ｐ上に形成された部分を除去する。
【０２１８】
次に、図１６(a) に示すように、ポリシリコン膜（第１，第２のシリコンゲート電極６０８ａ，６０８ｂ）及びシリコン窒化膜（下地絶縁膜６１４）に対するエッチング選択比が大きいドライエッチング又はウェットエッチングにより、第１，第２の保護膜６０７ｎ，６０７ｐと、第１の層間絶縁膜６１５のうち第１，第２のシリコンゲート電極６０８ａ，６０８ｂ上に形成された部分とを除去して、第１，第２のシリコンゲート電極６０８ａ，６０８ｂの上面を露出させる。
【０２１９】
次に、図１６(b) に示すように、フォトリソグラフィ法により、半導体基板１００上に、Ｎ型ＭＩＳ形成領域を覆いＰ型ＭＩＳ形成領域を開口するレジストＲｅ５を形成する。その後、レジストＲｅ５をマスクにして、シリコン酸化膜（第１の層間絶縁膜６１５）及びシリコン窒化膜（下地絶縁膜６１４）に対して選択性を持つエッチングにより、膜厚が例えば２０ｎｍとなるまで第２のシリコンゲート電極６０８ｂの上部を除去する。
【０２２０】
次に、図１６(c) に示すように、レジストＲｅ５を除去した後、スパッタリング法により、半導体基板１００上の全面に、例えば膜厚が７０ｎｍのニッケルからなる第２の金属膜６１６を堆積する。
【０２２１】
次に、図１７(a) に示すように、例えば窒素雰囲気中・３８０℃の下、３回目のＲＴＡ処理により、第１，第２のシリコンゲート電極６０８ａ，６０８ｂのＳｉと第２の金属膜６１６のＮｉとを反応させて、例えばＮｉＳｉからなる第１のゲート電極６１７ａ、及びＮｉ2Ｓｉからなる第２のゲート電極６１７ｂを形成する。
【０２２２】
その後、硫酸と過酸化水素水との混合液からなるエッチング液中に半導体基板１００を浸漬することにより、第１の層間絶縁膜６１５、第１，第２のサイドウォール６１０ａ，６１０ｂ、及び下地絶縁膜６１４等上に残存する未反応の第２の金属膜６１６を除去した後、３回目のＲＴＡ処理での温度よりも高い温度（例えば５５０℃）の下、４回目のＲＴＡ処理により、第１，第２のゲート電極６１７ａ，６１７ｂのシリサイド組成比を安定化させる。
【０２２３】
このようにして、第１の活性領域上に、例えば膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜１０５ａを介して、例えばＮｉＳｉからなる第１のゲート電極６１７ａが形成されると共に、第２の活性領域上に、例えば膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜１０３ｂを介して、例えばＮｉ2Ｓｉからなる第２のゲート電極６１７ｂが形成される。
【０２２４】
次に、図１７(b) に示すように、例えばＣＶＤ法により、第１の層間絶縁膜６１５上に、第２の層間絶縁膜６１８を形成した後、ＣＭＰ法により、第２の層間絶縁膜６１８の表面の平坦化を行う。
【０２２５】
次に、図１７(c) に示すように、第２の層間絶縁膜６１８上に、レジスト（図示せず）を形成した後、レジストをマスクにして、第１のドライエッチングにより、第１の層間絶縁膜６１５及び第２の層間絶縁膜６１８中に、下地絶縁膜６１４の上面を露出させるホールを形成した後、第２のドライエッチングにより、下地絶縁膜６１４のうちホール内に露出する部分を除去して、下地絶縁膜６１４，第１の層間絶縁膜６１５、及び第２の層間絶縁膜６１８中に、第３，第４のシリサイド層１１３ａ，１１３ｂの上面に到達する第１，第２のコンタクトホール６１９ａ，６１９ｂを形成する。このように、２ステップのエッチングにより、第３，第４のシリサイド層１１３ａ，１１３ｂでのオーバーエッチング量を低減することができる。
【０２２６】
その後、スパッタ法又はＣＶＤ法により、第１，第２のコンタクトホール６１９ａ，６１９ｂの底部及び側壁部に、チタン膜と窒化チタン膜とが順次積層されてなるバリアメタル膜を形成する。その後、ＣＶＤ法により、第２の層間絶縁膜６１８上に、第１，第２のコンタクトホール６１９ａ，６１９ｂ内を埋め込むように、タングステン膜を堆積した後、ＣＭＰ法により、タングステン膜のうち第１，第２のコンタクトホール６１９ａ，６１９ｂ外に形成された部分を除去する。このようにして、第１，第２のコンタクトホール６１９ａ，６１９ｂ内に、バリアメタル膜を介してタングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ６２０ａ，６２０ｂを形成する。その後、第２の層間絶縁膜６１８上に、第１，第２のコンタクトプラグ６２０ａ，６２０ｂと電気的に接続する金属配線（図示せず）を形成する（尚、図１７(c) に示す工程は、前述の図６(b) に示す工程と対応している）。
【０２２７】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０２２８】
以下に、本発明の第６の実施形態に係る半導体装置の構造について、図１８を参照しながら説明する。図１８は、本発明の第６の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。尚、図中において、簡略的に図示するために、Ｎ型ＭＩＳ形成領域ＮとＰ型ＭＩＳ形成領域Ｐとを隣接して図示している。ここで、図１８において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０２２９】
図１８に示すように、第１の活性領域１００ａ上には、第１のゲート絶縁膜１０５ａを介して、例えばＮｉＳｉ等の第１のシリサイド膜からなる第１のゲート電極６１７ａが形成されている。一方、第２の活性領域１００ｂ上には、第２のゲート絶縁膜１０３ｂを介して、例えばＮｉ2Ｓｉ等の第２のシリサイド膜からなる第２のゲート電極６１７ｂが形成されている。半導体基板１００上には、第２の層間絶縁膜６１８が形成されている。
【０２３０】
図１８に示すように、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第２のゲート電極６１７ｂの側面上に亘って、Ｌ字状の断面形状を有し第１のゲート絶縁膜１０５ａと同じ絶縁材料からなる側壁絶縁膜１０５ｘｙが形成されている。このように、第１のゲート電極６１７ａと第２のゲート電極６１７ｂとは、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が側壁絶縁膜１０５ｘｙを挟んで分離されている。
【０２３１】
本実施形態によると、第１の実施形態と同様の効果を得ることができる。すなわち、本実施形態では、フルシリサイド化されたゲート電極を有する半導体装置においても、Ｎ型ＭＩＳトランジスタＮＴｒとＰ型ＭＩＳトランジスタＰＴｒとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜１０５ａ，１０３ｂを精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型のＭＩＳトランジスタを提供することができる。
【０２３２】
尚、本実施形態では、第１の実施形態を採用する（詳細には、第１の実施形態における図３(a) 〜(c) 及び図４(a) 〜(c) に示す工程を順次行った後に、第４の実施形態における図１４(a) 〜(c) 、図１５(a) 〜(c) 、図１６(a) 〜(c) 、及び図１７(a) 〜(c) に示す工程を順次行う）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第２の実施形態、又は第３の実施形態を採用してもよい。第２の実施形態を採用した場合には第２の実施形態と同様の効果を得ることができる。一方、第３の実施形態を採用した場合には第３の実施形態と同様の効果を得ることができる。
【０２３３】
尚、第１のゲート絶縁膜、及び第２のゲート絶縁膜として、
本実施形態では、
１）高誘電体膜からなる第１のゲート絶縁膜１０５ａ
２）シリコン酸化膜からなる第２のゲート絶縁膜１０３ｂ
を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、高誘電体膜からなる第１のゲート絶縁膜形成膜１０５ＡＡ，１０５ＢＢ（図４(a) 参照）として、例えばＨｆ0.7ＳｉＯＮからなる第１のゲート絶縁膜形成膜を用いると共に、シリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３（図３(b) 参照）の代わりに、例えばＨｆ0.5ＳｉＯＮからなる第２のゲート絶縁膜形成膜を用いて、
１）第１の高誘電体膜（例えばＨｆ0.7ＳｉＯＮ）からなる第１のゲート絶縁膜
２）第２の高誘電体膜（例えばＨｆ0.5ＳｉＯＮ）からなる第２のゲート絶縁膜
を用いてもよい。
【０２３４】
あるいは、例えばＨｆＡｌＳｉＯＮからなる第１のゲート絶縁膜形成膜とＨｆＳｉＯＮからなる第２のゲート絶縁膜形成膜を用いて、
１）第１の高誘電体膜（例えばＨｆＡｌＳｉＯＮ）からなる第１のゲート絶縁膜
２）第２の高誘電体膜（例えばＨｆＳｉＯＮ）からなる第２のゲート絶縁膜
を用いてもよい。すなわち、第１の高誘電体膜と第２の高誘電体膜とが、互いに材料又は組成比が異なる絶縁材料からなる場合においても、本実施形態と同様の効果を得ることができる。
【０２３５】
（第７の実施形態）
以下に、本発明の第７の実施形態に係る半導体装置の製造方法について、図１９(a) 〜(d) 及び図２０(a) 〜(c) を参照しながら説明する。図１９(a) 〜(d) 及び図２０(a) 〜(c) は、本発明の第７の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。ここで、図１９(a) 〜(d) は、ゲート幅方向の要部工程断面図であり、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。一方、図２０(a) 〜(c) は、ゲート長方向の要部工程断面図であり、図中において、簡略的に図示するために、左側に示すＮ型ＭＩＳ形成領域Ｎと、右側に示すＰ型ＭＩＳ形成領域Ｐとを隣接して図示している。ここで、図１９(a) 〜(d) 及び図２０(a) 〜(c) において、前述の第２の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第２の実施形態と同様の説明は繰り返し行わない。
【０２３６】
ここで、本実施形態と前述の第２の実施形態との相違点は、以下に示す点である。
【０２３７】
第２のゲート電極を構成する第１の電極及び第２の電極、並びに第１のゲート電極を構成する第３の電極及び第４の電極として、
第２の実施形態では、
１）第１の電極として第１のシリコン膜（第１の電極形成膜からなる）を用いる
２）第２の電極として第２のシリコン膜（第３の電極形成膜からなる）を用いる
３）第３の電極として第３のシリコン膜（第２の電極形成膜からなる）を用いる
４）第４の電極として第２のシリコン膜（第３の電極形成膜からなる）を用いる。これに対し、本実施形態では、
１）第１の電極として第１の金属膜（第１の電極形成膜からなる）を用いる
２）第２の電極としてシリコン膜（第３の電極形成膜からなる）を用いる
３）第３の電極として第２の金属膜（第２の電極形成膜からなる）を用いる
４）第４の電極としてシリコン膜（第３の電極形成膜からなる）を用いる
まず、第２の実施形態における膜厚が４０ｎｍのポリシリコン膜からなる第１の電極形成膜１０３の代わりに、例えば膜厚が１０ｎｍのＴｉＮ膜からなる第１の電極形成膜を用いて、前述の図３(a) 及び(b) に示す工程を順次行う。
【０２３８】
次に、図１９(a) に示すように、レジストＲｅ１をマスクにして、ドライエッチング又はウェットエッチングにより、第１の電極形成膜及び第２のゲート絶縁膜形成膜のうちＮ型ＭＩＳ形成領域に形成された部分を順次除去する（尚、図１９(a) に示す工程は、前述の図８(a) に示す工程と対応している）。
【０２３９】
このようにして、図１９(a) に示すように、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が１０ｎｍのＴｉＮからなる第１の電極形成膜７０４Ｂが形成される。
【０２４０】
次に、図１９(b) に示すように、レジストＲｅ１を除去した後、希釈フッ酸処理により、半導体基板１００の表面を洗浄する。その後、例えばＭＯＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が２ｎｍの高誘電体膜からなる第１の絶縁膜１０５を形成する。このとき、第１の絶縁膜１０５は、図１９(b) に示すように、第１，第２の活性領域１００ａ，１００ｂ上に形成された第１のゲート絶縁膜形成膜１０５ＡＡ，１０５ＢＢと、素子分離領域１０１上に形成された側壁絶縁膜形成膜１０５ＸＹＺとを有している。
【０２４１】
その後、例えばＰＶＤ法により、第１の絶縁膜１０５上に、例えば膜厚が３０ｎｍのＴａＳｉＮ膜からなる第２の電極形成膜７０６を堆積する（すなわち、第２の実施形態における膜厚が１００ｎｍのポリシリコン膜からなる第２の電極形成膜２０６の代わりに、例えば膜厚が３０ｎｍのＴａＳｉＮ膜からなる第２の電極形成膜７０６を用いて、前述の図８(b) に示す工程と同様の工程を行う）。
【０２４２】
次に、図１９(c) に示すように、図８(c) に示す工程と同様の工程を経ることにより、第１の電極形成膜７０４Ｂ（詳細には、第１のゲート絶縁膜形成膜１０５ＢＢ）上の第２の電極形成膜７０６を除去して、第１の活性領域１００ａ上に、膜厚が１０ｎｍのＴａＳｉＮ膜からなる第２の電極形成膜７０６Ａを残存させる。
【０２４３】
次に、図１９(d) に示すように、図８(d) に示す工程と同様の工程を経ることにより、第１の電極形成膜７０４Ｂ上の第１のゲート絶縁膜形成膜１０５ＢＢを除去して、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜１０５Ａを残存させると共に、側壁絶縁膜形成膜１０５ＸＹＺのうち第１の電極形成膜７０４Ｂ上に形成された部分（前述の図７：１０５Ｚ参照）を除去して、素子分離領域１０１上に、側壁絶縁膜形成膜１０５ＸＹを残存させる。
【０２４４】
その後、例えばＣＶＤ法により、半導体基板１００上の全面に、例えば膜厚が１００ｎｍのＰ（リン）をドープしたポリシリコン膜からなる第３の電極形成膜を堆積する。これにより、半導体基板１００におけるＮ型ＭＩＳ形成領域上には、膜厚が１００ｎｍのリンをドープしたポリシリコン膜からなる第３の電極形成膜７０７Ａが形成されると共に、半導体基板１００におけるＰ型ＭＩＳ形成領域上には、膜厚が１００ｎｍのリンをドープしたポリシリコン膜からなる第３の電極形成膜７０７Ｂが形成される（すなわち、第２の実施形態における膜厚が６０ｎｍのポリシリコン膜からなる第３の電極形成膜２０７Ａ，２０７Ｂの代わりに、例えば膜厚が１００ｎｍのリンをドープしたポリシリコン膜からなる第３の電極形成膜７０７Ａ，７０７Ｂを用いて、前述の図８(d) に示す工程と同様の工程を行う）。
【０２４５】
このようにして、図１９(d) に示すように、第１の活性領域１００ａ上に、膜厚が２ｎｍの高誘電体膜からなる第１のゲート絶縁膜形成膜１０５Ａを介して、膜厚が１０ｎｍのＴａＳｉＮ膜からなる第２の電極形成膜７０６Ａと、膜厚が１００ｎｍのリンをドープしたポリシリコン膜からなる第３の電極形成膜７０７Ａとが順次形成される。一方、第２の活性領域１００ｂ上に、膜厚が２ｎｍのシリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３Ｂを介して、膜厚が１０ｎｍのＴｉＮ膜からなる第１の電極形成膜７０４Ｂと、膜厚が１００ｎｍのリンをドープしたポリシリコン膜からなる第３の電極形成膜７０７Ｂとが順次形成される。
【０２４６】
次に、図２０(a) に示すように、フォトリソグラフィ法及びドライエッチングにより、第１の活性領域１００ａ上の第３の電極形成膜７０７Ａ及び第２の電極形成膜７０６Ａ、並びに第１のゲート絶縁膜形成膜１０５Ａをパターニングして、第１の活性領域１００ａ上に、第１のゲート絶縁膜形成膜１０５Ａからなる第１のゲート絶縁膜１０５ａ、並びに第２の電極形成膜７０６Ａからなる第３の電極７０６ａ及び第３の電極形成膜７０７Ａからなる第４の電極７０７ａを順次形成する。一方、第２の活性領域１００ｂ上の第３の電極形成膜７０７Ｂ及び第１の電極形成膜７０４Ｂ、並びに第２のゲート絶縁膜形成膜１０３Ｂをパターニングして、第２の活性領域１００ｂ上に、第２のゲート絶縁膜形成膜１０３Ｂからなる第２のゲート絶縁膜１０３ｂ、並びに第１の電極形成膜７０４Ｂからなる第１の電極７０４ｂ及び第３の電極形成膜７０７Ｂからなる第２の電極７０７ｂを順次形成する。
【０２４７】
このとき、側壁絶縁膜形成膜１０５ＸＹもパターニングされて、素子分離領域１０１上に、側壁絶縁膜形成膜１０５ＸＹからなる側壁絶縁膜（後述の図２１：１０５ｘｙ参照）が形成される。
【０２４８】
このようにして、第１の活性領域１００ａ上に、第１のゲート絶縁膜１０５ａを介して、第３の電極７０６ａと第４の電極７０７ａとが順次積層されてなる第１のゲート電極７０８ａが形成されると共に、第２の活性領域１００ｂ上に、第２のゲート絶縁膜１０３ｂを介して、第１の電極７０４ｂと第２の電極７０７ｂとが順次積層されてなる第２のゲート電極７０８ｂが形成される。
【０２４９】
その後、前述の図５(a) に示す工程と同様の工程を経ることにより、第１の活性領域１００ａにおける第１のゲート電極７０８ａの外側方に、第１のエクステンション領域１０９ａを形成すると共に、第２の活性領域１００ｂにおける第２のゲート電極７０８ｂの外側方に、第２のエクステンション領域１０９ｂを形成する。
【０２５０】
次に、図２０(b) に示すように、前述の図５(b) に示す工程と同様の工程を経ることにより、第１，第２のゲート電極７０８ａ，７０８ｂの側面上に、例えばシリコン窒化膜からなる第１，第２のサイドウォール１１０ａ，１１０ｂを形成する。その後、第１の活性領域１００ａにおける第１のサイドウォール１１０ａの外側方に、第１のソース・ドレイン領域１１１ａを形成すると共に、第２の活性領域１００ｂにおける第２のサイドウォール１１０ｂの外側方に、第２のソース・ドレイン領域１１１ｂを形成する。
【０２５１】
その後、前述の図５(c) に示す工程と同様の工程を経ることにより、第１のゲート電極７０８ａの上部に第１のシリサイド層１１２ａを形成すると共に、第２のゲート電極７０８ｂの上部に第２のシリサイド層１１２ｂを形成する。一方、第１のソース・ドレイン領域１１１ａの上部に第３のシリサイド層１１３ａを形成すると共に、第２のソース・ドレイン領域１１１ｂの上部に第４のシリサイド層１１３ｂを形成する。
【０２５２】
次に、図２０(c) に示すように、前述の図６(a) に示す工程と同様の工程を経ることにより、半導体基板１００上の全面に、第１，第２のゲート電極７０８ａ，７０８ｂ及び第１，第２のサイドウォール１１０ａ，１１０ｂを覆うように、例えばシリコン窒化膜からなる下地絶縁膜１１４を形成した後、下地絶縁膜１１４上に、例えばシリコン酸化膜からなる層間絶縁膜１１５を形成する。
【０２５３】
その後、前述の図６(b) に示す工程と同様の工程を経ることにより、下地絶縁膜１１４及び層間絶縁膜１１５中に形成された第１，第２のコンタクトホール１１６ａ，１１６ｂ内に、チタン膜と窒化チタン膜とが順次積層されてなるバリアメタル膜を介して、タングステン膜が埋め込まれてなる第１，第２のコンタクトプラグ１１７ａ，１１７ｂを形成する。その後、層間絶縁膜１１５上に、第１，第２のコンタクトプラグ１１７ａ，１１７ｂと電気的に接続する金属配線（図示せず）を形成する。
【０２５４】
以上のようにして、本実施形態に係る半導体装置を製造することができる。
【０２５５】
以下に、本発明の第７の実施形態に係る半導体装置の構造について、図２１を参照しながら説明する。図２１は、本発明の第７の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。尚、図中において、左側にＮ型ＭＩＳ形成領域Ｎを示し、右側にＰ型ＭＩＳ形成領域Ｐを示している。図２１において、前述の第１の実施形態に係る半導体装置と同一の構成要素については、同一の符号を付す。従って、本実施形態では、第１の実施形態と同様の説明は繰り返し行わない。
【０２５６】
図２１に示すように、Ｎ型ＭＩＳ形成領域側の素子分離領域１０１上から第３の電極７０６ａと第１の電極７０４ｂとの間に亘って、Ｌ字状の断面形状を有し第１のゲート絶縁膜１０５ａと同じ絶縁材料からなる側壁絶縁膜１０５ｘｙが形成されている。そして、第２の電極７０７ｂと第４の電極７０７ａとは一体形成されている。このように、第１のゲート電極７０８ａと第２のゲート電極７０８ｂとは、素子分離領域１０１上において、上部領域が互いに電気的に接続されていると共に、下部領域が互いに側壁絶縁膜１０５ｘｙを挟んで分離されている。なお、本実施形態では、第１の電極７０４ｂとなる第１の電極形成膜（第１の金属膜）７０４ＢとしてＴｉＮ膜、第３の電極７０６ａとなる第２の電極形成膜（第２の金属膜）７０６としてＴａＳｉＮ膜を用いて説明したが、本発明はこれに限定されるものではなく、第１の電極形成膜（第１の金属膜）と第２の電極形成膜（第２の金属膜）とは、互いに材料又は組成比が異なる金属材料を用いれば良い。また、第１の電極形成膜又は第２の電極形成膜となる金属材料として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）又はモリブデン（Ｍｏ）のいずれかの金属、又はこれらの金属からなる合金の窒化物、炭素窒化物若しくは珪素窒化物を用いても良い。
【０２５７】
本実施形態によると、第２の実施形態と同様の効果を得ることができる。すなわち、本実施形態では、メタルゲート電極を有する半導体装置においても、Ｎ型ＭＩＳトランジスタＮＴｒとＰ型ＭＩＳトランジスタＰＴｒとで相異なる絶縁材料からなる第１，第２のゲート絶縁膜１０５ａ，１０３ｂを精度良く形成することができるので、所望の素子特性を有するＮ型，Ｐ型ＭＩＳトランジスタＮＴｒ，ＰＴｒを提供することができる。
【０２５８】
尚、本実施形態では、第２の実施形態を採用する（詳細には、本実施形態における図１９(a) 〜(d) に示す各工程は、図８(a) 〜(d) に示す各工程と対応している）場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えば第１の実施形態、又は第３の実施形態を採用してもよい。
【０２５９】
このようにすると、１）第１のゲート電極及び２）第２のゲート電極は、
本実施形態では、
１）第１のゲート電極は、第２の金属膜からなる第３の電極と、シリコン膜からなる第４の電極とで構成されている
２）第２のゲート電極は、第１の金属膜からなる第１の電極と、シリコン膜からなる第２の電極とで構成されている
のに対し、第１の実施形態が採用された場合、
１）第１のゲート電極は、シリコン膜からなる
２）第２のゲート電極は、金属膜からなる第１の電極と、シリコン膜からなる第２の電極とで構成されている
一方、第３の実施形態が採用された場合、
１）第１のゲート電極は、第２の金属膜からなる
２）第２のゲート電極は、第１の金属膜からなる
また、第１のゲート絶縁膜、及び第２のゲート絶縁膜として、
本実施形態では、
１）高誘電体膜からなる第１のゲート絶縁膜１０５ａ
２）シリコン酸化膜からなる第２のゲート絶縁膜１０３ｂ
を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、高誘電体膜からなる第１のゲート絶縁膜形成膜１０５ＡＡ，１０５ＢＢ（図４(a) 参照）として、第６の実施形態と同様に、例えばＨｆ0.7ＳｉＯＮからなる第１のゲート絶縁膜形成膜を用いると共に、シリコン酸化膜からなる第２のゲート絶縁膜形成膜１０３（図３(b) 参照）の代わりに、例えばＨｆ0.5ＳｉＯＮからなる第２のゲート絶縁膜形成膜を用いて、
１）第１の高誘電体膜（例えばＨｆ0.7ＳｉＯＮ）からなる第１のゲート絶縁膜
２）第２の高誘電体膜（例えばＨｆ0.5ＳｉＯＮ）からなる第２のゲート絶縁膜
を用いてもよい。
【０２６０】
あるいは、例えばＨｆＡｌＳｉＯＮからなる第１のゲート絶縁膜形成膜とＨｆＳｉＯＮからなる第２のゲート絶縁膜形成膜を用いて、
１）第１の高誘電体膜（例えばＨｆＡｌＳｉＯＮ）からなる第１のゲート絶縁膜
２）第２の高誘電体膜（例えばＨｆＳｉＯＮ）からなる第２のゲート絶縁膜
を用いてもよい。すなわち、第１の高誘電体膜と第２の高誘電体膜とが、互いに材料又は組成比が異なる絶縁材料からなる場合においても、本実施形態と同様の効果を得ることができる。
【０２６１】
また、本実施形態では、第３の電極形成膜７０７Ａ、７０７ＢにＰ（リン）をドープしたポリシリコン膜を用いたが、ノンドープのポリシリコンを形成した後、イオン注入法により不純物を注入してもよい。
【０２６２】
−側壁絶縁膜−
尚、第１〜第７の実施形態では、第１のゲート電極の下部領域と第２のゲート電極の下部領域との間に挟まる側壁絶縁膜として、図２２(a) に示すように、素子分離領域８０１上から第１のゲート電極８０８ａの下部領域８０８ａlと第２のゲート電極８０８ｂの下部領域８０８ｂlとの間に亘って、第１のゲート絶縁膜８０５ａと一体形成された側壁絶縁膜８０５ｘｙを具体例に挙げて説明したが、本発明はこれに限定されるものではない。
【０２６３】
例えば、図２２(b) に示すように、第１のゲート電極８０８ａの下部領域８０８ａlと第２のゲート電極８０８ｂの下部領域８０８ｂlとの間に、第１のゲート絶縁膜８０５ａと分離して形成された側壁絶縁膜８０５ｘを用いてもよい。また例えば、図２２(c) に示すように、素子分離領域８０１上から第１のゲート電極８０８ａの下部領域８０８ａlと第２のゲート電極８０８ｂの下部領域８０８ｂlとの間を超えて第２のゲート電極８０８ｂの下部領域８０８ｂlと上部領域８０８ｂuとの間に亘って、第１のゲート絶縁膜８０５ａと一体形成された側壁絶縁膜８０５ｘｙｚを用いてもよい。
【０２６４】
このように、側壁絶縁膜８０５ｘｙ，８０５ｘ，８０５ｘｙｚの形成領域は、素子分離領域８０１の幅（図２２(c) に示す幅ｗ参照）領域内にあればよい。
【産業上の利用可能性】
【０２６５】
本発明は、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとで相異なる絶縁材料からなるゲート絶縁膜を精度良く実現することができるので、Ｎ型ＭＩＳトランジスタとＰ型ＭＩＳトランジスタとを備えた半導体装置及びその製造方法に有用である。
【図面の簡単な説明】
【０２６６】
【図１】本発明の第１の実施形態に係る半導体装置の構造について示す平面図である。
【図２】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の構造について示す断面図である。
【図３】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図４】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図５】(a) 〜(c) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図６】(a) 及び(b) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図７】図４(a) に示す断面図の拡大断面図である。
【図８】(a) 〜(d) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図９】(a) 〜(d) は、本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１０】本発明の第３の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。
【図１１】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１２】(a) 〜(c) は、本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１３】(a) 〜(c) は、本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図１４】(a) 〜(c) は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１５】(a) 〜(c) は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１６】(a) 〜(c) は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１７】(a) 〜(c) は、本発明の第６の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図１８】本発明の第６の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。
【図１９】(a) 〜(d) は、本発明の第７の実施形態に係る半導体装置の製造方法を工程順に示すゲート幅方向の要部工程断面図である。
【図２０】(a) 〜(c) は、本発明の第７の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。
【図２１】本発明の第７の実施形態に係る半導体装置の構造について示すゲート幅方向の断面図である。
【図２２】(a) 〜(c) は、側壁絶縁膜の形成領域について示すゲート幅方向の断面図である。
【符号の説明】
【０２６７】
１００      半導体基板
１００ａ    第１の活性領域
１００ｂ    第２の活性領域
１０１      素子分離領域
１０２ａ    ｐ型ウェル領域
１０２ｂ    ｎ型ウェル領域
１０３，１０３Ｂ    第２のゲート絶縁膜形成膜
１０３ｂ    第２のゲート絶縁膜
１０４，１０４Ｂ    第１の電極形成膜
１０４ｂ    第１の電極
１０５    第１の絶縁膜
１０５ＡＡ，１０５ＢＢ，１０５Ａ    第１のゲート絶縁膜形成膜
１０５Ｘ，１０５Ｙ，１０５Ｚ    絶縁膜
１０５ＸＹＺ，１０５ＸＹ    側壁絶縁膜形成膜
１０５ｘｙ    側壁絶縁膜
１０５ａ    第１のゲート絶縁膜
１０６Ａ，１０６Ｂ    第２の電極形成膜
１０６ａ，１０６ｂ    第２の電極
１０８ａ    第１のゲート電極
１０８ｂ    第２のゲート電極
１０９ａ    第１のエクステンション領域
１０９ｂ    第２のエクステンション領域
１１０ａ    第１のサイドウォール
１１０ｂ    第２のサイドウォール
１１１ａ    第１のソース・ドレイン領域
１１１ｂ    第２のソース・ドレイン領域
１１２ａ    第１のシリサイド層
１１２ｂ    第２のシリサイド層
１１３ａ    第３のシリサイド層
１１３ｂ    第４のシリサイド層
１１４      下地絶縁膜
１１５      層間絶縁膜
１１６ａ    第１のコンタクトホール
１１６ｂ    第２のコンタクトホール
１１７ａ    第１のコンタクトプラグ
１１７ｂ    第２のコンタクトプラグ
Ｒｅ１      レジスト
Ｒｅ２      レジスト
２０６，２０６Ａ      第２の電極形成膜
２０７Ａ，２０７Ｂ    第３の電極形成膜
３０４，３０４Ｂ      第１の電極形成膜
３０４ｂ    第１の電極
３０５      第１の絶縁膜
３０５ＡＡ，３０５ＢＢ，３０５Ａ    第１のゲート絶縁膜形成膜
３０５ＸＹＺ，３０５ＸＹ    側壁絶縁膜形成膜
３０５ｘｙ    側壁絶縁膜
３０５ａ    第１のゲート絶縁膜
３０６，３０６Ａ    第２の電極形成膜
３０６ａ    第２の電極
３１２ａ    第１のシリサイド層
３１２ｂ    第２のシリサイド層
Ｒ    溝
４００ｃ，４００ｄ    第３の活性領域
４０２ａ    ｐ型ウェル領域
４０２ｂ    ｎ型ウェル領域
４０３Ｃ，４０３Ｄ    第３のゲート絶縁膜形成膜
４０４，４０４Ｂ〜４０４Ｄ    第１の電極形成膜
４０５    第１の絶縁膜
４０５ＡＡ〜４０５ＤＤ，４０５Ａ    第１のゲート絶縁膜形成膜
４０５ＸＹＺ，４０５ＸＹ    側壁絶縁膜形成膜
４０６Ａ〜４０６Ｄ    第２の電極形成膜
Ｒｅ３    レジスト
５０３Ａ    第３のゲート絶縁膜形成膜
５０３Ｂ    第２のゲート絶縁膜形成膜
Ｒｅ４      レジスト
６０７ｎ    第１の保護膜
６０７ｐ    第２の保護膜
６０８ａ    第１のシリコンゲート電極
６０８ｂ    第２のシリコンゲート電極
６１０ａ    第１のサイドウォール
６１０ｂ    第２のサイドウォール
６１４      下地絶縁膜
６１５      第１の層間絶縁膜
６１６      第２の金属膜
６１７ａ    第１のゲート電極
６１７ｂ    第２のゲート電極
６１８      第２の層間絶縁膜
６１９ａ    第１のコンタクトホール
６１９ｂ    第２のコンタクトホール
６２０ａ    第１のコンタクトプラグ
６２０ｂ    第２のコンタクトプラグ
Ｒｅ５      レジスト
７０４Ｂ    第１の電極形成膜
７０４ｂ    第１の電極
７０６，７０６Ａ      第２の電極形成膜
７０６ａ    第３の電極
７０７Ａ，７０７Ｂ    第３の電極形成膜
７０７ａ    第４の電極
７０７ｂ    第２の電極
７０８ａ    第１のゲート電極
７０８ｂ    第２のゲート電極
８００ａ    第１の活性領域
８００ｂ    第２の活性領域
８０１    素子分離領域
８０５ｘｙ，８０５ｘ，８０５ｘｙｚ  側壁絶縁膜
８０５ａ    第１のゲート絶縁膜
８０３ｂ    第２のゲート絶縁膜
８０８ａ    第１のゲート電極
８０８ａl    下部領域
８０８ａu    上部領域
８０８ｂ    第２のゲート電極
８０８ｂl    下部領域
８０８ｂu    上部領域
ｗ    幅
【図１】
2008288465.tif 000003
【図２】
2008288465.tif 000004
【図３】
2008288465.tif 000005
【図４】
2008288465.tif 000006
【図５】
2008288465.tif 000007
【図６】
2008288465.tif 000008
【図７】
2008288465.tif 000009
【図８】
2008288465.tif 000010
【図９】
2008288465.tif 000011
【図１０】
2008288465.tif 000012
【図１１】
2008288465.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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