(57)【要約】【課題】３個のラッチを利用するメモリセル・プログラミング方法及び半導体メモリ装置を提供する。【解決手段】第１ラッチに保存されたデータのｋ−１（ｋは２以上の自然数）番目ビットを第３ラッチに保存する段階、データのｋ番目ビットを第１ラッチに保存する段階、第１ラッチに保存されたｋ番目ビットを第２ラッチに保存する段階、及び第３ラッチに保存されたｋ−１番目ビットを参照し、第２ラッチに保存されたｋ番目ビットをメモリセルに書き込む段階を含むメモリセル・プログラミング方法である。【選択図】図２
2008165966.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのメモリセル及び第１ないし第３ラッチを備える半導体メモリ装置の前記メモリセルに、ｎ（ｎは３以上の自然数）ビットのデータを書き込むメモリセル・プログラミング方法において、
前記第１ラッチに保存された前記データのｋ−１（ｋは２以上の自然数）番目ビットを前記第３ラッチに保存する段階と、
前記データのｋ番目ビットを前記第１ラッチに保存する段階と、
前記第１ラッチに保存されたｋ番目ビットを前記第２ラッチに保存する段階と、
前記第３ラッチに保存されたｋ−１番目ビットを参照し、前記第２ラッチに保存されたｋ番目ビットを前記メモリセルに書き込む段階とを含むことを特徴とするメモリセル・プログラミング方法。
【請求項２】
前記第２ラッチに保存されたｋ番目ビットを前記メモリセルに書き込む段階後に、
ｋとｎとを比較する段階をさらに含み、
ｋがｎより小さければ、ｋに１を加えた値で前記第３ラッチに保存する段階を再び行うことを特徴とする請求項１に記載のメモリセル・プログラミング方法。
【請求項３】
前記各段階前に、
前記データの最初のビットを前記第１ラッチに保存する段階をさらに含むことを特徴とする請求項１に記載のメモリセル・プログラミング方法。
【請求項４】
前記最初のビットを前記第１ラッチに保存する段階後に、
前記第１ラッチに保存された最初のビットを前記第２ラッチ及び第３ラッチに保存する段階と、
前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階とをさらに含むことを特徴とする請求項３に記載のメモリセル・プログラミング方法。
【請求項５】
前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階を行った後に、
前記データの２番目ビットを前記第１ラッチに保存する段階を行うことを特徴とする請求項４に記載のメモリセル・プログラミング方法。
【請求項６】
前記最初のビットを前記第１ラッチに保存する段階後に、
前記第１ラッチに保存された最初のビットを前記第２ラッチに保存する段階と、
前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階とをさらに含むことを特徴とする請求項３に記載のメモリセル・プログラミング方法。
【請求項７】
前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階を行った後に、
前記第１ラッチに保存された前記データの最初のビットを前記第３ラッチに保存する段階を行うことを特徴とする請求項６に記載のメモリセル・プログラミング方法。
【請求項８】
第１ないし第３ラッチを備える半導体メモリ装置に、ｎ（ｎは３以上の自然数）ビットのデータを書き込むプログラミング方法において、
前記第１ラッチからメモリセルにすでに書き込んだ前記データの第1ビットを出力する段階と、
前記データの第1ビットを前記第３ラッチに保存する段階と、
前記メモリセルに書き込む現在ビットを前記第１ラッチに保存する段階と、
前記第１ラッチから前記データの第2ビットを出力する段階と、
前記データの第2ビットを前記２ラッチに保存する段階と、
前記第３ラッチに保存された前記データの第1ビットのデータを参照し、前記第２ラッチに保存された前記データの第2ビットを前記メモリセルに書き込む段階とを含むことを特徴とするメモリセル・プログラミング方法。
【請求項９】
前記第１及び第２ビットは、
少なくとも１つのメモリセルに書き込まれることを特徴とする請求項８に記載のメモリセル・プログラミング方法。
【請求項１０】
ｎ（ｎは３以上の自然数）ビットのデータをそれぞれ保存する少なくとも１つのメモリセルと、
前記データを受信してラッチした後で出力するために構成された第１ラッチと、
前記第１ラッチから前記メモリセルに書き込むｋ（ｋは２以上の自然数）番目ビットを受信してラッチした後で出力するために構成された第２ラッチと、
前記第１ラッチから前記メモリセルにすでに書き込んだｋ−１番目ビットを受信してラッチした後で、前記データのｋ−１番目ビットを出力するために構成された第３ラッチとを具備し、
前記第３ラッチにラッチされたデータの前記ｋ−１番目ビットのデータ保存状態を参照し、前記第２ラッチにラッチされた前記ｋ番目ビットを前記少なくとも１つのメモリセルに書き込むことを特徴とする半導体メモリ装置。
【請求項１１】
前記第１ラッチは、
前記ｋ番目ビットが前記メモリセルに書き込まれた後で、
前記第３ラッチに前記ｋ番目ビットを出力し、ｋ＋１番目ビットを受信して前記第２ラッチに出力するために構成されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記メモリセルは、
不揮発性メモリセルであることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
前記不揮発性メモリセルは、
マルチレベル・フラッシュメモリセルであることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記マルチレベル・フラッシュメモリセルは、
臨界電圧を基準に区分される２ｎ個のデータ保存状態を具備することを特徴とする請求項１３に記載の半導体メモリ装置。
【請求項１５】
前記第ｋ−１番目ビット及び前記データの第ｋ―１番目ビットは、
少なくとも１つのメモリセルに書き込まれることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
ｎ（ｎは３以上の自然数）ビットのデータをそれぞれ保存するために構成された少なくとも１つのメモリセルと、
前記ｎビットのデータを受信してラッチした後で出力するために構成された第１ラッチと、
前記第１ラッチから前記データの第1ビットを受信してラッチした後で、前記データの第1ビットを出力するために構成された第２ラッチと、
前記第１ラッチから前記データの第1ビットを受信してラッチした後で、前記データの第1ビットを出力するために構成された第３ラッチとを具備し、
前記第３ラッチにラッチされたデータの第2番目ビットのデータ保存状態を参照し、前記第２ラッチにラッチされたデータの第1ビットを少なくとも１つの前記メモリセルに書き込むことを特徴とする半導体メモリ装置。
【請求項１７】
前記第１ラッチは、
が前記メモリセルに書き込まれた後で、
前記第３ラッチに前記データの第1ビットを出力し、前記データの第1ビット次のビットを受信し、前記データの次のビットを前記第２ラッチに出力するためにさらに構成されることを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
少なくとも１つの前記メモリセルは、
不揮発性メモリセルであることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記メモリセルは、
マルチレベル・フラッシュメモリセルであることを特徴とする請求項１８に記載の半導体メモリ装置。
【請求項２０】
前記第１及び第２ビットは、
少なくとも１つのメモリセルに書き込まれることを特徴とする請求項１６に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセル・プログラミング方法及び半導体メモリ装置に係り、特に３個のラッチを利用してメモリセル・プログラミングを行うメモリセル・プログラミング方法及び半導体メモリ装置に関する。
【背景技術】
【０００２】
不揮発性メモリ装置は、電気的に消去可能であり、及びデータをプログラムすることができ、さらに、電源が供給されない状態でもデータを保存できる。代表的な不揮発性メモリ装置は、フラッシュメモリである。
【０００３】
フラッシュメモリを構成する各メモリセルは、制御ゲート、フローティングゲート、ソース及びドレインを具備するセルトランジスタから構成される。フラッシュメモリのセルトランジスタは、Ｆ−Ｎ（Fowler-Nordheim）トンネリング・メカニズムによってプログラムされたり消去されたりする。
【０００４】
セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（またはバルク）に電源電圧より高い高電圧を印加することによって行われる。かかる消去バイアス条件によれば、フローティングゲートとバルクとの間の大きい電圧差によってそれらの間に強い電界が形成され、その結果、浮遊ゲートに存在する電子は、Ｆ−Ｎトンネリング効果によってバルクに放出される。このとき、消去されたセルトランジスタの臨界電圧は、負の方向に移動する。
【０００５】
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによってなされる。かかるバイアス条件下で、電子がＦ−Ｎトンネリング効果によってセルトランジスタのフローティングゲートに注入される。このとき、プログラムされたセルトランジスタの臨界電圧は、正の方向に移動する。
【０００６】
最近には、フラッシュメモリの集積度をさらに向上させるために、１個のメモリセルに複数のデータを保存するマルチレベル・フラッシュメモリについての研究が活発に進められている。マルチレベル・フラッシュメモリのメモリセルには、２ビット以上のマルチ−ビットが保存されうる。このように、マルチ−ビットを保存するメモリセルをマルチレベル・セル（multi-level cell）といい、これに対して単一ビットを保存するメモリセルを単一レベルセル（single-level cell）という。マルチレベル・セルは、マルチ−ビットを保存するので、２つ以上の臨界電圧分布を有し、これに対応する２つ以上のデータ保存状態を有する。以下では、マルチレベル・フラッシュメモリのメモリセルに、２ビットのデータが保存される例が説明される。しかし、マルチレベル・フラッシュメモリのメモリセルには、３ビット以上のデータがマルチレベル・セルに保存されることも可能である。
【０００７】
２ビットを保存するマルチレベル・セルは、４個のデータ保存状態、すなわち１１、０１、１０、００を有することができる。例えば、１１は消去された状態であり、０１、１０、及び００は、プログラムされた状態を表すことができる。
【０００８】
４個のデータ保存状態の分布は、マルチレベル・セルの臨界電圧分布に対応する。例えば、マルチレベル・セルの臨界電圧分布がそれぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８であると仮定するならば、データ保存状態１１、０１、１０、００は、それぞれＶＴＨ１〜ＶＴＨ２、ＶＴＨ３〜ＶＴＨ４、ＶＴＨ５〜ＶＴＨ６、ＶＴＨ７〜ＶＴＨ８に対応する。すなわち、マルチレベル・セルの臨界電圧が４種の臨界電圧分布のうちいずれか一つに対応すれば、１１、０１、１０、００のうち該当する２ビットのデータがマルチレベル・セルに保存される。
【０００９】
一方、２ビット以上のデータがマルチレベル・セルに保存されるときは、１ビットずつ順次に保存されるのが普通である。この場合、最初のビット後のビット（例えば、２番目ビット）がマルチレベル・セルに保存される場合、現在書き込まれる２番目ビットのデータ保存状態を決定するために、最初のビットのデータ保存状態が参照されねばならない。最初のビットのデータ保存状態を知るためには、メモリセル（すなわち、マルチレベル・セル）からすでに書き込んだ最初のビットのデータ保存状態が読み取られねばならない。ところで、データ書き込み過程で、メモリセルに書き込まれたビットのデータ保存状態を読み取る場合、データ書き込み速度が遅くなるという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、３個のラッチを利用してメモリセル・プログラミングを行うメモリセル・プログラミング方法を提供するところにある。
【００１１】
本発明が解決しようとする他の技術的課題は、３個のラッチを利用してメモリセル・プログラミングを行う半導体メモリ装置を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明によるメモリセル・プログラミング方法は、少なくとも１つのメモリセル及び第１ないし第３ラッチを備える半導体メモリ装置の前記メモリセルに、ｎ（ｎは３以上の自然数）ビットのデータを書き込むメモリセル・プログラミング方法である。
【００１３】
本発明によるメモリセル・プログラミング方法は、前記第１ラッチに保存された前記データのｋ−１（ｋは２以上の自然数）番目ビットを前記第３ラッチに保存する段階と、前記データのｋ番目ビットを前記第１ラッチに保存する段階と、前記第１ラッチに保存されたｋ番目ビットを前記第２ラッチに保存する段階と、前記第３ラッチに保存されたｋ−１番目ビットを参照し、前記第２ラッチに保存されたｋ番目ビットを前記メモリセルに書き込む段階とを含む。
【００１４】
前記第２ラッチに保存されたｋ番目ビットを前記メモリセルに書き込む段階後に、ｋとｎとを比較する段階をさらに含み、ｋがｎより小さければ、ｋに１を加えた値で前記第３ラッチに保存する段階を再び行うことができる。
【００１５】
本発明によるメモリセル・プログラミング方法は、前記データの最初のビットを前記第１ラッチに保存する段階をさらに含むことができる。前記最初のビットを前記第１ラッチに保存する段階後に、前記第１ラッチに保存された最初のビットを前記第２ラッチ及び第３ラッチに保存する段階と、前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階とをさらに含むことができる。
【００１６】
本発明によるメモリセル・プログラミング方法は、前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階を行った後で、前記データの２番目ビットを前記第１ラッチに保存する段階を行うことができる。
【００１７】
本発明によるメモリセル・プログラミング方法は、前記最初のビットを前記第１ラッチに保存する段階後に、前記第１ラッチに保存された最初のビットを前記第２ラッチに保存する段階と、前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階とをさらに含むことができる。
【００１８】
本発明によるメモリセル・プログラミング方法は、前記第２ラッチに保存された最初のビットを前記メモリセルに書き込む段階を行った後で、前記第１ラッチに保存された前記データの最初のビットを前記第３ラッチに保存する段階を行うことができる。
【００１９】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルでありうる。前記メモリセルは、臨界電圧を基準に区分される２ｎ個のデータ保存状態を具備できる。
【００２０】
前記他の技術的課題を達成するための本発明による半導体メモリ装置は、ｎ（ｎは３以上の自然数）ビットのデータをそれぞれ保存する少なくとも１つのメモリセルと、前記データを受信してラッチした後で出力する第１ラッチと、前記第１ラッチから前記メモリセルに書き込むｋ（ｋは２以上の自然数）番目ビットを受信してラッチした後で出力する第２ラッチと、前記第１ラッチから前記メモリセルにすでに書き込んだｋ−１番目ビットを受信してラッチした後で出力する第３ラッチとを具備する。本発明による半導体メモリ装置は、前記第３ラッチにラッチされた前記ｋ−１番目ビットを参照し、前記第２ラッチにラッチされた前記ｋ番目ビットを前記メモリセルに書き込む。
前記第１ラッチは、前記ｋ番目ビットが前記メモリセルに書き込まれた後で、前記第３ラッチに前記ｋ番目ビットを出力し、ｋ＋１番目ビットを受信して前記第２ラッチに出力できる。
【発明の効果】
【００２１】
本発明によるメモリセル・プログラミング方法及び半導体メモリ装置は、３個のラッチを利用してメモリセル・プログラミングを行う。それにより、メモリセルから以前ビットを内部読み取り（internal reading）する必要なく、メモリセル・プログラミングを行える。それにより、メモリセル・プログラミング時間を短縮させることができる。
【発明を実施するための最良の形態】
【００２２】
本発明並びに本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
【００２３】
以下、添付した図面を参照しつつ、本発明の望ましい実施形態について説明することによって、本発明について詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。
【００２４】
図１は、本発明の比較例による、２個のラッチを利用してメモリセル・プログラミングを行う半導体メモリ装置を示すブロック図である。本発明について説明する前に、本発明に係る比較例について図１を参照して説明する。
【００２５】
図１を参照すれば、本発明の比較例による半導体メモリ装置１００は、メモリセルアレイＭＣＡ、第１ラッチ１１０及び第２ラッチ１２０を備える。メモリセルアレイＭＣＡに備えられる１つのメモリセルには、複数個のビットによって構成されたデータＤＡＴＡが保存される。
【００２６】
第１ラッチ１１０は、入出力ラインＩ／Ｏを介してメモリセルアレイＭＣＡに書き込むデータＤＡＴＡの最初のビットを受信してラッチする。第１ラッチ１１０に保存された最初のビットは、第２ラッチ１２０に出力されてラッチされる。第２ラッチ１２０に保存された最初のビットは、メモリセルに書き込まれる。
【００２７】
これまで第１ラッチ１１０は、データＤＡＴＡの２番目ビットを受信してラッチした後で、第２ラッチ１２０に２番目ビットを出力する。その後、メモリセルの現在状態を読み取って第１ラッチ１１０に保存する。メモリセルから読み取られたメモリセルの現在状態は、メモリセルにすでに書き込んだ最初のビットに対応する。一方、メモリセルの現在状態を読み取る過程を内部読み取り（internal reading）という。
【００２８】
本発明の比較例による半導体メモリ装置１００は、第１ラッチ１１０に保存されたメモリセルの現在状態を参照し、第２ラッチ１２０に保存されたデータＤＡＴＡの２番目ビットをメモリセルにプログラミングする。
【００２９】
図２は、本発明による、３個のラッチを利用してメモリセル・プログラミングを行う半導体メモリ装置を示すブロック図である。
【００３０】
図２を参照すれば、本発明による半導体メモリ装置２００は、少なくとも１つのメモリセルを備えるメモリセルアレイＭＣＡ、第１ラッチ部２１０、第２ラッチ部２２０及び第３ラッチ部２３０を具備する。
【００３１】
前記少なくとも１つのメモリセルは、ｎ（ｎは３以上の自然数）ビットのデータＤＡＴＡをそれぞれ保存する。第１ラッチ部２１０は、データＤＡＴＡを受信してラッチした後で出力する。第２ラッチ部２２０は、第１ラッチ部２１０からメモリセルに書き込むｋ（ｋは２以上の自然数）番目ビットを受信してラッチした後で出力する。第３ラッチ部２３０は、第１ラッチ部２１０からメモリセルにすでに書き込んだｋ−１番目ビットを受信してラッチした後で出力する。本発明による半導体メモリ装置２００は、第３ラッチ部２３０にラッチされたｋ−１番目ビットを参照し、第２ラッチ部２２０にラッチされたｋ番目ビットをメモリセルに書き込む。
【００３２】
一方、従来技術では、現在書き込まれるビット（例えば、ｋ番目ビット）に対する書き込み動作を行うために、メモリセルにすでに書き込んだビット（例えば、ｋ−１番目ビット）のデータ保存状態を読み取らねばならない問題があった。しかし、本発明による半導体メモリ装置２００は、現在書き込まれるビット（例えば、ｋ番目ビット）の以前ビット（例えば、ｋ−１番目ビット）を第３ラッチ部２３０に保存する。そして、第３ラッチ部２３０に保存された以前ビットを参照し、現在書き込まれるビットをメモリセルに書き込む。それにより、本発明による半導体メモリ装置２００は、書き込み動作最中にメモリセルにすでに書き込んだビットを読み取る必要がないので、書き込み速度を向上させることができるという長所がある。
【００３３】
本発明による半導体メモリ装置２００で、第１ラッチ部２１０は、ｋ番目ビットがメモリセルに書き込まれた後で、第３ラッチ部２３０にｋ番目ビットを出力できる。その後、第１ラッチ部２１０は、ｋ＋１番目ビットを受信して第２ラッチ部２２０に出力できる。具体的に、第３ラッチ部２３０に保存されたｋ−１番目ビットを参照し、第２ラッチ部２２０に保存されたｋ番目ビットがメモリセルに書き込まれた後で、第１ラッチ部２１０は、ｋ番目ビットを第３ラッチ部２３０に出力する。その後、第１ラッチ部２１０は、ｋ＋１番目ビットを受信してラッチした後で第２ラッチ部２２０に出力する。この状態で、第３ラッチ部２３０に保存されたｋ番目ビットを参照し、第２ラッチ部２２０に保存されたｋ＋１番目ビットの書き込み動作が行われる。
【００３４】
前記メモリセルは、ｎビットのデータが保存される不揮発性メモリセルでありうる。また、前記メモリセルは、臨界電圧を基準に区分される２ｎ個のデータ保存状態を具備できる。例えば、１つのメモリセルに４ビットのデータが保存される場合、前記メモリセルは、２４個のデータ保存状態を具備できる。
【００３５】
図３は、本発明による３個のラッチを利用するメモリセル・プログラミング方法について説明するフローチャートである。以下では、図２と図３とを参照し、本発明によるメモリセル・プログラミング方法について説明する。本発明によるメモリセル・プログラミング方法は、少なくとも１つのメモリセル及び第１ラッチ部２１０ないし第３ラッチ部２３０を備える半導体メモリ装置のメモリセルに、ｎ（ｎは３以上の自然数）ビットのデータを書き込むメモリセル・プログラミング方法である。
【００３６】
ここでは、説明の便宜のために、データの２番目ビットを参照してデータの３番目ビットをプログラミングする動作について説明する。しかし、本発明によるメモリセル・プログラミング方法は、３番目ビットをプログラミングする動作に限定されない。本発明によるメモリセル・プログラミング方法は、第１ラッチ部２１０に保存されたｋ−１番目ビット（例えば、２番目ビット）を第３ラッチ部２３０に保存する（Ｓ３７０）。そして、データのｋ番目ビット（例えば、３番目ビット）を第１ラッチ部２１０に保存する（Ｓ３８０）。その後、第１ラッチ部２１０に保存されたｋ番目ビット（例えば、３番目ビット）を第２ラッチ部２２０に保存する（Ｓ３９０）。その後、第３ラッチ部２３０に保存されたｋ−１番目ビット（例えば、２番目ビット）を参照し、第２ラッチ部２２０に保存されたｋ番目ビット（例えば、３番目ビット）をメモリセルに書き込む。
【００３７】
本発明によるメモリセル・プログラミング方法は、第２ラッチ部２２０に保存されたｋ番目ビットをメモリセルに書き込む段階後に、ｋとｎとを比較する段階をさらに含むことができる。ここで、ｎは、メモリセルに保存されるデータのビット数を意味する。比較結果、ｋがｎより小さければ、ｋに１を加えた値で第３ラッチ部２３０に保存する段階を再び行うことができる。例えば、メモリセルに４ビットのデータが保存されねばならない場合、ｋを３として３番目ビットに対する書き込み動作を行った後で、ｋを４として４番目ビットに対する書き込み動作を行うことができる。そして、４番目ビットに対する書き込み動作を行った後で、全体書き込み動作を完了できる。
【００３８】
本発明によるメモリセル・プログラミング方法は、データの最初のビットを第１ラッチ部２１０に保存する段階をさらに含むことができる（Ｓ３１０）。その後、第１ラッチ部２１０に保存された最初のビットを第２ラッチ部２２０及び第３ラッチ部２３０に保存することができる（Ｓ３２０）。そして、第２ラッチ部２２０に保存された最初のビットをメモリセルに書き込まれる（Ｓ３３０）。その後、データの２番目ビットを第１ラッチ部２１０に保存することができる（Ｓ３４０）。その後、第１ラッチ部２１０に保存された２番目ビットを第２ラッチ部２２０に保存し（Ｓ３５０）、第３ラッチ部２３０に保存された最初のビットを参照し、第２ラッチ部２２０に保存された２番目ビットをメモリセルに書き込まれる（Ｓ３６０）。
【００３９】
一方、データの最初のビットを第１ラッチ部２１０に保存する段階（Ｓ３１０）後に、第１ラッチ部２１０に保存された最初のビットを第２ラッチ部２２０に保存することができる。そして、第２ラッチ部２２０に保存された最初のビットをメモリセルに書き込まれる。その後、第１ラッチ部２１０に保存されたデータの最初のビットを第３ラッチ部２３０に保存する段階（Ｓ３７０）を行うことができる。
【００４０】
図４は、図２の半導体メモリ装置の回路図である。
【００４１】
図４を参照すれば、第１ラッチ部２１０は、トランジスタＴＲ１１，ＴＲ１２を介してデータ入出力ライン対ＩＯ，ＩＯｎに連結される。トランジスタＴＲ１１，ＴＲ１２は、カラム選択ライン信号ＣＳＬｉによってターンオンまたはターンオフされる。トランジスタＴＲ１１，ＴＲ１２がターンオンされれば、第１ラッチ部２１０は、データを受信してラッチする。第１ラッチ部２１０にラッチされていたデータは、第１スイッチトランジスタＴＲＳ１がターンオンされれば、第１ノードに伝えられる。第２スイッチトランジスタＴＲＳ２がターンオンされる場合、第１ノードに伝えられたデータは、第２ラッチ部２２０に伝えられ、第３スイッチトランジスタＴＲＳ３がターンオンされる場合、出力ノードに伝えられたデータは、第３ラッチ部２３０に伝えられる。ここで、第１スイッチトランジスタＴＲＳ１ないし第３スイッチトランジスタＴＲＳ３は、第１スイッチ制御信号ＢＬＣ１ないし第３スイッチ制御信号ＢＬＣ３によってターンオンまたはターンオフされる。一方、当業者ならば、第１ラッチ部２１０、第２ラッチ部２２０及び第３ラッチ部２３０の内部動作を理解することができるので、それについての詳細な説明は省略する。
【００４２】
図４を参照し、データの２番目ビットを参照してデータの３番目ビットをプログラミングする動作について説明する。第１スイッチ制御信号ＢＬＣ１及び第３スイッチ制御信号ＢＬＣ３が活性化されれば、第１ラッチ部２１０に保存されていた２番目ビットは、第３ラッチ部２３０に伝えられてラッチされる。このとき、第２スイッチ制御信号ＢＬＣ２は、非活性化状態を維持する。その後、カラム選択ライン信号ＣＳＬｉが活性化されれば、データの３番目ビットが入出力ラインＩＯ，ＩＯｎを介して第１ラッチ部２１０に伝えられてラッチされる。その後、第１スイッチ制御信号ＢＬＣ１及び第３スイッチ制御信号ＢＬＣ３が活性化されれば、第１ラッチ部２１０の３番目ビットは、第２ラッチ部２２０に伝えられてラッチされる。このとき、第１スイッチ制御信号ＢＬＣ１は非活性化状態を維持する。それにより、２番目ビットは、第３ラッチ部２３０にラッチされた状態を維持する。その後、第３ラッチ部２３０に保存された２番目ビットを参照し、第２ラッチ部２２０に保存された３番目ビットをメモリセルアレイＭＣＡに備えられるメモリセルに書き込む。ここで、メモリセルへのデータ書き込み動作は、メモリセルアレイＭＣＡに連結されるビットラインＢＬｏ，ＢＬｅを介して行われる。
【００４３】
以上のように、図面と明細書とで最適の実施形態が開示された。ここで、特定の用語が使われたが、それらはただ本発明について説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならば、それらから多様な変形及び均等な他実施形態が可能であるという点を理解することができるであろう。従って、本発明の真の技術的保護範囲は、特許請求範囲の技術的思想によってのみ決まるのである。
【産業上の利用可能性】
【００４４】
本発明の３個のラッチを利用するメモリセル・プログラミング方法及び半導体メモリ装置は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の比較例による２個のラッチを利用してメモリセル・プログラミングを行う半導体メモリ装置を示すブロック図である。
【図２】本発明による３個のラッチを利用してメモリセル・プログラミングを行う半導体メモリ装置を示すブロック図である。
【図３】本発明による３個のラッチを利用するメモリセル・プログラミング方法について説明するフローチャートである。
【図４】図２の半導体メモリ装置の回路図である。
【符号の説明】
【００４６】
１００，２００  半導体メモリ装置
１１０，２１０  第１ラッチ部
１２０，２２０  第２ラッチ部
２３０  第３ラッチ部
ＭＣＡ  メモリセルアレイ
【図１】
2008165966.tif 000003
【図２】
2008165966.tif 000004
【図３】
2008165966.tif 000005
【図４】
2008165966.tif 000006