(57)【要約】【課題】表示パネルの表示ムラを低減すること。【解決手段】複数のソースラインＳ１，Ｓ２，…と複数のゲートラインＧ１，Ｇ２，…とをマトリックス状に配置し、１本のソースラインを隣接する２画素が共用するように配置された複数の画素１６と、各画素に対応するソースライン及びゲートラインの選択状態により当該画素を制御するための、各画素に対応して設けられた複数のＴＦＴ１８と、からなるＬＣＤパネル１０において、前記ソースラインの無い２画素間に前記ソースラインと同様の形態で、電位が固定された複数のダミーのドレインラインＤを配線することで、画素間の寄生容量の発生を抑制して、表示ムラを低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の信号線と複数の走査線とをマトリックス状に配置し、１本の信号線を隣接する２画素が共用するように配置された複数の画素と、
各画素に対応する信号線及び走査線の選択状態により当該画素を制御するための、各画素に対応して設けられた複数のスイッチング素子と、
前記信号線の無い側の２画素間に配線された複数のダミー線と、
を具備することを特徴とする表示パネル。
【請求項２】
前記複数のダミー線は、前記複数の画素には接続されないことを特徴とする請求項１に記載の表示パネル。
【請求項３】
前記複数のダミー線は、電位が固定されるように接続されることを特徴とする請求項１または２に記載の表示パネル。
【請求項４】
前記複数の画素はデルタ状に配列されていることを特徴とする請求項１乃至３の何れかに記載の表示パネル。
【請求項５】
請求項１乃至４の何れかに記載の表示パネルと、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線を順次選択する第１の駆動と、前記２本の走査線の選択順を前記第１の駆動と逆にする第２の駆動と、を所定期間毎に交互に行うことを特徴とするマトリックス表示装置。
【請求項６】
前記所定期間毎はフィールド毎であることを特徴とする請求項５に記載のマトリックス表示装置。
【請求項７】
前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする請求項５または６に記載のマトリックス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１本の信号線を隣接する２画素が共用するタイプの表示パネル及びそれを用いたマトリックス表示装置に関する。
【背景技術】
【０００２】
近年、スイッチング素子として薄膜トランジスタ（ＴＦＴ）を用いたアクティブマトリックス方式の液晶表示装置などのマトリックス表示装置が開発されている。
【０００３】
このマトリックス表示装置は、画素マトリックスの各行を順次に走査する走査信号を発生する走査線駆動回路（以下、ゲートドライバと称する）を有する。ゲートドライバは、マトリックスの各列に映像信号を与える信号線駆動回路（以下、ソースドライバと称する）に比べると動作周波数が低いため、画素マトリックス内のアクティブ素子であるＴＦＴと同一工程で一体形成することも可能である。
【０００４】
このようなマトリックス表示装置における各画素は、前記ＴＦＴに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極と、を持ち、一方向の電界が長く印加されることによって発生する劣化現象を防止するために、ソースドライバからの映像信号Ｖｓｉｇの極性を共通電圧Ｖｃｏｍに対して、フレーム毎、ライン毎、又はドット毎に反転させる反転駆動が一般に行われている。
【０００５】
ところで、マトリックス表示装置の実装においては、多数の画素を配列した表示パネル（表示画面）の周囲に前記ゲートドライバやソースドライバ等を配置し、表示パネルの走査線（以下、ゲートラインと称する）及び信号線（以下、ソースラインと称する）への配線は、各ドライバから表示パネルの外側を引き回されている。これら配線の引き回し面積を少なくすること、即ち、表示パネル以外の面積縮小（狭額縁）を成し遂げることが、該マトリクス表示装置を組み込む情報機器の小型化の観点から強く望まれている。
【０００６】
そのため、特に表示パネルの上下方向の狭額縁化の要求に対して、ソースラインの占有面積を小さくできることから、ソースラインを半分にした画素結線の構成が考えられている。（例えば、特許文献１の図５）。
【０００７】
図１２は、そのような狭額縁を達成するための一手法として考えられた表示パネルの画素結線例の概略図である。これは、１本のソースラインを隣接する２つの画素１００で共用するものである。この場合、それら２つの画素１００のＴＦＴ１０２は、それぞれ異なるゲートラインに接続されている。例えば、図１２において、左上の赤（Ｒ）の画素１００のＴＦＴ１０２は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣の緑（Ｇ）の画素１００のＴＦＴ１０２は、ゲートラインＧ２とソースラインＳ１に接続されている。
【０００８】
図１３は、このような画素結線において、複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１，Ｇ２，Ｇ３，…の選択順とからなるタイミングチャートを示す図である。同図に示すように、ゲートラインが画素の行数の２倍あるので、複数のゲートラインＧ１，Ｇ２，Ｇ３，…は、その順番通りに１／２水平期間（１／２Ｈ）毎に１つのゲートラインが選択されていく（Ｈ信号になっていく）。そして、その選択されたゲートラインに対応する画素１００それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせが、１／２水平期間に複数のソースラインＳ１，Ｓ２，Ｓ３，…に一度に出力される。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１，Ｓ２，Ｓ３，…に出力される、という具合である。
【０００９】
図１４は、各画素１００に映像信号Ｖｓｉｇを書き込む順番を示す図である。前記画素結線において、各画素１００への映像信号Ｖｓｉｇの書き込みは、図１３に示すようにゲートラインの順番通りに実行されるので、図１４に示すようなものとなる。
【特許文献１】特開２００４−１８５００６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したようなソースラインを半分にした画素結線では、画素間にソースラインがある箇所とない箇所があり、ソースラインのない箇所には、ソースラインのある箇所に比べて画素間の寄生容量が大きく存在する。図１５は、このときの等価回路を示す図である。この画素間寄生容量１０４が存在する画素間では、電圧リークが発生し、これにより、先に書かれた画素１００の電位が、後に書かれた画素１００の電位の影響を受けて変化する。この電位の変化は、画面上では表示ムラとなって現れる。図１４に示したように画素書き込み順番は固定であるので、このリーク発生による表示ムラは、常に同じ箇所で発生することになる。
【００１１】
図１６は、この表示ムラの例を示す図である。同図は、分かり易くするためにＧの画素１００についてのみ示したものである。黒塗りした他の色の画素１００においても、先に書かれた画素１００の電位が変化してしまうことは同様である。（詳細は後述する。）
以下、この画素電位変動について、更に詳細に説明する。図１７は、表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。各画素１００は、ゲートラインに接続されるＴＦＴ１０２を介してソースラインに接続された画素電極と、共通電圧Ｖｃｏｍが印加される共通電極（図示せず）との間に液晶（図示せず）が挟持されて構成されている。そして、液晶容量Ｃｌｃに電荷をフィールド期間（ノンインターレース方式の場合にはフレーム期間）にわたって保持することで対応する表示を実現する。液晶容量ＣｌｃやＴＦＴを介しての電流リークの対策のために、液晶容量Ｃｌｃと並列に補助容量Ｃｓを設けている。
【００１２】
図１８（Ａ）は、図１７におけるゲートドライバによるゲートラインＧ１〜Ｇ４の走査タイミングチャートを示す図であり、図１８（Ｂ）は、１／２水平期間（１／２Ｈ）毎に共通電圧Ｖｃｏｍの極性を反転する水平ライン反転駆動を行う場合における、先に書き込まれる図１５の例えばソースラインＳ３に接続される緑の画素Ｆ（以下、Ｇ先の画素と称する）及び後に書き込まれる図１５の例えばソースラインＳ２に接続される赤の画素Ｌ（以下、Ｒ後の画素と称する）の画素電位波形を示す図である。
【００１３】
以下、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べる。なお、図１８（Ｂ）は、共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧（映像信号Ｖｓｉｇ）は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒、暗）、とした場合を示している。また、ＴＦＴ１０２がオンからオフになる際に発生する引き込み電圧（フィードスルー電圧）ΔＶの影響は、共通電圧Ｖｃｏｍの調整（ＶｃｏｍをΔＶ分下方にシフトする）によりキャンセルできるので、図１８（Ｂ）の波形には記載していない（以下に説明する他の画素電位波形の図においても同様）。
【００１４】
図１８（Ａ）に示すように、各フィールドにおいて、１／２水平期間に２本のゲートラインが順次選択され、その選択される２本のゲートラインが水平期間毎に順次走査されていく。そして、図１８（Ｂ）に示すように、選択されたゲートラインに接続されたＴＦＴ１０２がオンして、対応する画素１００にソースラインから印加される映像信号Ｖｓｉｇが書き込まれる。従って、Ｇ先の画素Ｆの書き込みタイミングは、図１８（Ｂ）におけるＷＧとなり、Ｒ後の画素Ｌの書き込みタイミングはＷＲとなる。これらの書き込みタイミングで書き込まれた画素電位が、次フィールドで書き換えられるまで維持される。
【００１５】
図１８（Ｂ）は、前記画素間寄生容量１０４が０の場合の理想的な状態における画素電位波形である。しかしながら、上述したように、ソースラインのない箇所には画素間寄生容量１０４が存在してしまう。図１９（Ａ）は、画素間寄生容量１０４を考慮した場合の図１８（Ｂ）と同じ電圧条件での画素電位波形を示す図である。また、図１９（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白、明）、とした場合の画素電位波形を示す図である。
【００１６】
即ち、図１９（Ａ）及び図１９（Ｂ）に示すように、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、共通電圧Ｖｃｏｍに対して遠ざかる向き（暗くなる向き）にシフトしてしまう。このＶｃの大きさは、
Ｖｃ＝（Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ））×Ｃｐｐ／（Ｃｓ＋Ｃｌｃ＋Ｃｐｐ）×α        …（１）
のように表せる。この（１）式において、Ｖｓｉｇ（Ｆｎ）は現フィールドのＲ後の画素Ｌの書き込み電圧、Ｖｓｉｇ（Ｆｎ−１）は前フィールドのＲ後の画素Ｌの書き込み電圧である。従って、図１９（Ａ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝８．０Ｖ、図１９（Ｂ）の場合にはＶｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）＝２．０Ｖとなる。また、Ｃｐｐは画素間寄生容量１０４の容量値、Ｃｓは補助容量Ｃｓの容量値、Ｃｌｃは液晶容量Ｃｌｃの容量値、αは比例係数であり、パネル構造等によって決まる値である。
【００１７】
このように、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらない。
【００１８】
以上は、共通電圧Ｖｃｏｍの極性を隣接するゲートライン毎、即ち図１４の、ゲートラインＧ２とゲートラインＧ３の間、ゲートラインＧ４とゲートラインＧ５の間、ゲートラインＧ６とゲートラインＧ７の間、に反転する水平ライン反転駆動の場合である。共通電極Ｖｃｏｍの極性反転には、隣接する画素間で反転するドット反転駆動という駆動方法も存在する。前記ソースラインを半分にした画素結線では、隣接するゲートライン毎ではなく、隣接する画素間で共通電圧Ｖｃｏｍの極性が反転するように、図１４の、ゲートラインＧ１とゲートラインＧ２の間、ゲートラインＧ３とゲートラインＧ４の間、ゲートラインＧ５とゲートラインＧ６の間、ゲートラインＧ７とゲートラインＧ８の間、に共通電圧Ｖｃｏｍの極性を反転させる。
【００１９】
このようなドット反転駆動を行う場合には、図２０（Ａ）及び図２０（Ｂ）に示すようになる。ここで、図２０（Ａ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ（中間調）、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して４．０Ｖ（黒）、とした場合の画素電位波形を示す図であり、図２０（Ｂ）は画素間寄生容量１０４を考慮した場合の共通電圧Ｖｃｏｍの振幅が５．０Ｖ、Ｇ先の画素Ｆの書き込み電圧は共通電圧Ｖｃｏｍに対して２．０Ｖ、Ｒ後の画素Ｌの書き込み電圧は共通電圧Ｖｃｏｍに対して１．０Ｖ（白）、とした場合の画素電位波形を示す図である。
【００２０】
即ち、図２０（Ａ）及び図２０（Ｂ）に示すように、ドット反転駆動を行う場合にも、前記ライン反転駆動を行う場合と同様に、Ｇ先の画素Ｆにおいては、ゲートラインＧ１の選択によって書き込まれた画素電位が、ゲートラインＧ２の選択によるＲ後の画素Ｌの書き込みの際に、Ｖｃ分、シフトするが、ドット反転駆動の場合には、シフトする方向は共通電圧Ｖｃｏｍ対して近づく向き（明るくなる向き）になる。
【００２１】
この場合も、Ｖｓｉｇ（Ｆｎ−１）＋Ｖｓｉｇ（Ｆｎ）が大きい程、電位変動の値Ｖｃは大きくなり、Ｖｃｏｍの振幅の大きさにはよらないことは、水平ライン反転駆動の場合と同様である。
【００２２】
以上のようなＶｃ分の変動により、Ｇ先の画素は、ライン反転駆動の場合は実際の表示よりも暗くなってしまう。またドット反転駆動の場合は実際の表示よりも明るくなってしまう。これに対して、Ｇ後の画素の画素電位は正常な電圧が書き込まれるので、Ｇラスタのような表示にすると、どちらの反転駆動の場合も縦方向に１本おきに明暗の緑が表示されることとなってしまう。
【００２３】
同様のＶｃ分の変動が、Ｒ先の画素及びＢ先の画素においても発生する。
【００２４】
また、前記のことは、画素１００をストライプ配列とした場合に限らず、デルタ配列とした場合も同様である。
【００２５】
前記特許文献１に開示された手法では、このような画素間寄生容量１０４に起因して先に書き込まれた画素に発生する電位変動による表示ムラの問題に対処できない。
【００２６】
本発明は、前記の点に鑑みてなされたもので、表示ムラを低減できる表示パネル及びそれを用いたマトリックス表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
請求項１に記載の表示パネルは、
複数の信号線と、複数の走査線とをマトリックス状に配置し、１本の信号線を隣接する２画素が共用するように配置された複数の画素と、
各画素に対応する信号線及び走査線の選択状態により当該画素を制御するための、各画素に対応して設けられた複数のスイッチング素子と、
前記信号線の無い側の２画素間に配線され、前記複数の画素には接続されない複数のダミー線と、
を具備することを特徴とする。
【００２８】
請求項２に記載の表示パネルは、請求項１に記載の表示パネルにおいて、前記複数のダミー線は、前記複数の画素には接続されないことを特徴とする。
【００２９】
請求項３に記載の表示パネルは、請求項１または２に記載の表示パネルにおいて、前記複数のダミー線は、電位が固定されるように接続されることを特徴とする。
【００３０】
請求項４に記載の表示パネルは、請求項１乃至３の何れかに記載の表示パネルにおいて、前記複数の画素はデルタ状に配列されていることを特徴とする。
【００３１】
請求項５に記載のマトリックス表示装置は、
請求項１乃至４の何れかに記載の表示パネルと、
前記複数の走査線を選択する走査線駆動回路と、
前記複数の信号線に、表示すべき情報に従った信号を出力する信号線駆動回路と、
を具備し、
前記走査線駆動回路は、前記複数の走査線を順次選択する第１の駆動と、異なる信号線に接続され隣接配置された２つの画素に対応する２本の走査線の選択順を逆にする第２の駆動と、を所定期間毎に交互に行うことを特徴とする。
【００３２】
請求項６に記載のマトリックス表示装置は、請求項５に記載のマトリックス表示装置において、前記所定期間毎はフィールド毎であることを特徴とする。
【００３３】
請求項７に記載のマトリックス表示装置は、請求項または６に記載のマトリックス表示装置において、前記信号線駆動回路は、前記走査線駆動回路による前記走査線の選択順に応じた信号を前記複数の信号線に出力することを特徴とする。
【発明の効果】
【００３４】
本発明によれば、信号線の無い側の２画素間に、複数のダミー線を配線することにより、表示ムラを低減できる表示パネル及びそれを用いたマトリックス表示装置を提供することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明を実施するための最良の形態を、図面を参照して説明する。
【００３６】
［第１実施形態］
図１（Ａ）は、本発明の第１実施形態に係る表示パネルを用いたマトリックス表示装置の全体構成を示す概略構成図であり、図１（Ｂ）は、図１（Ａ）中の本発明の第１実施形態に係る表示パネルであるＬＣＤパネル（液晶表示パネル）の画素結線の概略図である。
【００３７】
即ち、本実施形態に係るマトリックス表示装置は、図１（Ａ）に示すように、複数の画素が配置されたＬＣＤパネル（表示パネル）１０と、該ＬＣＤパネル１０の各画素を駆動制御するドライバ回路１２と、ＬＣＤパネル１０に共通電圧Ｖｃｏｍを印加するＶｃｏｍ回路１４と、から構成されている。
【００３８】
ＬＣＤパネル１０は、図１（Ｂ）に示すように、複数のソースライン（信号線）Ｓ１〜Ｓ４８０と複数のゲートライン（走査線）Ｇ１〜Ｇ４８０とをマトリックス状に配置し、１本のソースラインを隣接する２つの画素１６が共用するように、複数の画素１６が配置されているものである。この場合、それら２つの画素１６のＴＦＴ１８は、それぞれ異なるゲートラインに接続されている。例えば、図１（Ｂ）において、左上のＲの画素１６のＴＦＴ１８は、ゲートラインＧ１とソースラインＳ１に接続され、その右隣のＧの画素１６のＴＦＴ１８は、ゲートラインＧ２とソースラインＳ１に接続されている。なお、ここでは、画素１６がストライプ配列で並べられた場合を示している。
【００３９】
そして、本実施形態においては、前記ソースラインＳ１〜Ｓ４８０の無い２画素間に、前記ソースラインＳ１〜Ｓ４８０と同一の半導体製造工程で、ダミーのドレインラインＤ（ダミー線）が配線形成されている。即ち、ソースラインＳ１に接続された左から２列目の画素１６と、ソースラインＳ２に接続された左から３列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様の形態でダミーのドレインラインＤが配線され、ソースラインＳ２に接続された左から４列目の画素１６と、ソースラインＳ３に接続された左から５列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様の形態でダミーのドレインラインＤが配線される、という具合である。
【００４０】
これらダミーのドレインラインＤは、複数の画素には接続されない。
【００４１】
また、これらダミーのドレインラインＤは、ソースラインＳ１〜Ｓ４８０と同様の材質、寸法関係で形成されることが望ましい。
【００４２】
そして、これらダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましい。このようなダミーのドレインラインＤを配線することで、前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えることができる。
【００４３】
つまり、ダミー線は、間にソースライン（信号線）の無い２画素間の大きな寄生容量を、間にソースライン（信号線）がある２画素間の小さな寄生容量と均等化する役割がある。
【００４４】
また、寄生容量による電気的なムラだけでなく、ソースラインの２本毎の構造上の周期性からくる縦縞も、ダミー線を設けることで、より認識しづらくなるという効果もある。
【００４５】
なお、ＬＣＤパネル１０の複数のソースラインＳ１〜Ｓ４８０及び複数のゲートラインＧ１〜Ｇ４８０は、該ＬＣＤパネル１０の基板（図示せず）上を引き回された配線２０によりドライバ回路１２に接続されている。
【００４６】
このような表示パネルを用いることにより、ダミーのドレインラインＤのない従来の表示パネルに比べて寄生容量の発生を抑えることができるので、表示ムラを低減できるが、その表示パネルを駆動するより好ましい駆動装置（方法）を下記に述べる。
【００４７】
図２は、図１（Ａ）中のドライバ回路のブロック構成図である。このドライバ回路１２は、同図に示すように、ゲートドライバブロック（走査線駆動回路）２２、ソースドライバブロック（信号線駆動回路）２４、レベルシフタ回路２６、タイミングジェネレータ（以下、ＴＧと略記する）部ロジック回路２８、ガンマ（以下、γと略記する）回路ブロック３０、チャージポンプ／レギュレータブロック３２、アナログブロック３４、その他のブロックから構成されている。
【００４８】
ここで、ゲートドライバブロック２２は、ＬＣＤパネル１０の複数のゲートラインＧ１〜Ｇ４８０を選択するものであり、ソースドライバブロック２４は、ＬＣＤパネル１０の複数の信号線Ｓ１〜Ｓ４８０に、表示すべき情報に従った映像信号Ｖｓｉｇを出力するものである。
【００４９】
レベルシフタ回路２６は、外部から供給される信号のレベルを所定レベルにシフトするものである。ＴＧ部ロジック回路２８は、このレベルシフタ回路２６によって所定レベルにシフトされた信号及び外部から供給された信号に基づいて必要なタイミング信号や制御信号を生成して、該ドライバ回路１２内の各部に供給するものである。
【００５０】
γ回路ブロック３０は、前記ソースドライバブロック２４から出力する映像信号Ｖｓｉｇを良好な階調特性とするようにγ補正をかけるためのものである。
【００５１】
チャージポンプ／レギュレータブロック３２は、外部電源から必要な論理レベルの各種電圧を発生するものであり、アナログブロック３４は、このチャージポンプ／レギュレータブロック３２で発生された電圧から更に各種の電圧を発生するものである。前記Ｖｃｏｍ回路１４は、このアナログブロック３４で発生した電圧ＶＶＣＯＭから前記共通電圧Ｖｃｏｍを発生する。その他のブロックについては、直接本願発明とは直接の関係がないので、その説明を省略する。
【００５２】
図３は、本第１実施形態における、複数のソースラインＳ１〜Ｓ４８０に出力される、表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせの出力順と、複数のゲートラインＧ１〜Ｇ４８０（図では簡略化のためにゲートラインＧ１〜Ｇ８のみを取り出して示す）の選択順とからなるタイミングチャートを示す図である。また、図４Ａ及び図４Ｂは、各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図４Ａは、便宜的に、１ｓｔフィールド（奇数フィールド）を、図４Ｂは２ｎｄフィールド（偶数フィールド）をそれぞれ示している。（１ｓｔフィールドと２ｎｄフィールドは入れ替わってもよい。）
本第１実施形態においては、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させている。
【００５３】
即ち、第１フィールド（１ｓｔフィールド）では、従来と同様、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間（１／２Ｈ）毎に順次選択する（Ｈ信号にする）第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。例えば、ゲートラインＧ１が選択されている１／２水平期間中には“Ｓ１−１”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力され、次の、ゲートラインＧ２が選択されている１／２水平期間中には“Ｓ１−２”なる映像信号Ｖｓｉｇの組み合わせが複数のソースラインＳ１〜Ｓ４８０に出力される、という具合である。
【００５４】
つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、奇数列のデータ→偶数列のデータの順で出力する。
【００５５】
従って、１ｓｔフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図４Ａに示すようなものとなる。
【００５６】
また、第２フィールド（２ｎｄフィールド）では、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を第１フィールドとは逆にする第２の駆動を行う。即ち、まず、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ１，Ｇ２について、１ｓｔフィールドとは逆の順番であるゲートラインＧ２、ゲートラインＧ１の順に選択し、次に、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインＧ３，Ｇ４について、１ｓｔフィールドとは逆の順番であるゲートラインＧ４、ゲートラインＧ３の順に選択する、というように、２本ずつのゲートラインの組において、その選択順を入れ替える。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。
【００５７】
つまり、２本ずつのゲートラインの組の出力順に対応して、ソースドライバブロック２４は、偶数列のデータ→奇数列のデータの順で出力する。
【００５８】
これにより、例えば、１ｓｔフィールドでは、“Ｓ１−１”→“Ｓ１−２”→“Ｓ１−３”→“Ｓ１−４”→“Ｓ１−５”→“Ｓ１−６”→…という映像信号Ｖｓｉｇの組み合わせ順で出力していたものを、２ｎｄフィールドでは、Ｓ１−２”→“Ｓ１−１”→“Ｓ１−４”→“Ｓ１−３”→“Ｓ１−６”→“Ｓ１−５”→…という映像信号Ｖｓｉｇの組み合わせ順で出力することになる。
【００５９】
従って、２ｎｄフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図４Ｂに示すようなものとなる。
【００６０】
前述したように、本第１実施形態では、ソースラインの無い２画素間に、電位が固定された複数のダミーのドレインラインＤを配線することにより、画素間寄生容量１０４の発生を抑制している。
【００６１】
そして、更に、例え画素間寄生容量１０４が発生して画素間で電圧リークが発生したとしても、このような駆動方法を採ることで、１ｓｔフィールドにおいて電位が変化する画素１６と、２ｎｄフィールドにおいて電位が変化する画素１６とを異ならせることができる。即ち、この２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになる。このため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラがより軽減される。
【００６２】
図５は、前記のような駆動を行うためのゲートドライバブロック２２の具体的な構成を示す図である。なお、説明及び図示の簡単化のため、ここでは、ゲートラインを８本として説明する。この場合、該ゲートドライバブロック２２は、３ビットカウンタ３６と、２４個のＡＮＤゲート３８〜８４と、４個のＮＯＴゲート８６〜９２と、で構成される。
【００６３】
即ち、３ビットカウンタ３６には、ＴＧ部ロジック回路２８からゲートクロックとアップ／ダウン（以下、Ｕ／Ｄと略記する）信号とが供給される。Ｕ／Ｄ信号は、通常表示である非反転シフト時には「１」、上下が反転した表示を行う上下反転シフト時には「０」となるものである。これは、非反転シフト時と上下反転シフト時では、ゲートラインの走査方向が上下逆になり、その結果、先に書き込まれる画素と後に書き込まれる画素とが反対になるため、それに応じて動作を切り替える必要があるからである。
【００６４】
この３ビットカウンタ３６のＱ１出力は、デコードされる偶数番目のラインＸ２，Ｘ４，Ｘ６，Ｘ８用のＡＮＤゲート４０，４４，４８，５２に与えられると共に、ＮＯＴゲート８６を介して、デコードされる奇数数番目のラインＸ１，Ｘ３，Ｘ５，Ｘ７用のＡＮＤゲート３８，４２，４６，５０に与えられる。また、前記３ビットカウンタ３６のＱ２出力は、前記ラインＸ３，Ｘ４，Ｘ７，Ｘ８用のＡＮＤゲート４２，４４，５０，５２に与えられると共に、ＮＯＴゲート８８を介して、前記ラインＸ１，Ｘ２，Ｘ５，Ｘ６用のＡＮＤゲート３８，４０，４６，４８に与えられる。そして、前記３ビットカウンタ３６のＱ３出力は、前記ラインＸ５，Ｘ６，Ｘ７，Ｘ８用のＡＮＤゲート４６，４８，５０，５２に与えられると共に、ＮＯＴゲート９０を介して、前記ラインＸ１，Ｘ２，Ｘ３，Ｘ４用のＡＮＤゲート３８，４０，４２，４４に与えられる。
【００６５】
前記ラインＸ１用のＡＮＤゲート３８の出力は、ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６に与えられる。前記ゲートラインＧ１用第１ＡＮＤゲート５４には、ＴＧ部ロジック回路２８からフィールド切替え（以下、ＦＩと略記する）信号が供給され、前記ゲートラインＧ２用第１ＡＮＤゲート５６には、前記ＦＩ信号がＮＯＴゲート９２を介して供給される。
【００６６】
前記ラインＸ２用のＡＮＤゲート４０の出力は、ゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０に与えられる。これらゲートラインＧ１，Ｇ２用第２ＡＮＤゲート５８，６０には、前記ゲートラインＧ１，Ｇ２用第１ＡＮＤゲート５４，５６とは反対に、前記ゲートラインＧ１用第２ＡＮＤゲート５８には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給され、前記ゲートラインＧ２用第２ＡＮＤゲート６０には前記ＦＩ信号が供給されるようになっている。
【００６７】
以下、同様にして、前記ラインＸ３用，Ｘ５用，Ｘ７用のＡＮＤゲート４２，４６，５０の出力は、ゲートラインＧ３，Ｇ４用第１ＡＮＤゲート６２，６４，ゲートラインＧ５，Ｇ６用第１ＡＮＤゲート７０，７２，ゲートラインＧ７，Ｇ８用第１ＡＮＤゲート７８，８０に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第１ＡＮＤゲート６２，７０，７８には前記ＦＩ信号が供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第１ＡＮＤゲート６４，７２，８０には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給される。また、前記ラインＸ４用，Ｘ６用，Ｘ８用のＡＮＤゲートの出力４４，４８，５２は、ゲートラインＧ３，Ｇ４用第２ＡＮＤゲート６６，６８，ゲートラインＧ５，Ｇ６用第２ＡＮＤゲート７４，７６，ゲートラインＧ７，Ｇ８用第２ＡＮＤゲート８２，８４に与えられ、前記ゲートラインＧ３用，Ｇ５用，Ｇ７用第２ＡＮＤゲート６６，７４，８２には前記ＦＩ信号が前記ＮＯＴゲート９２を介して供給され、前記ゲートラインＧ４用，Ｇ６用，Ｇ８用第２ＡＮＤゲート６８，７６，８４には前記ＦＩ信号が供給される。
【００６８】
図６Ａは、このような構成のゲートドライバブロック２２における非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図６Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。
【００６９】
非反転シフト時に、１ｓｔフィールドでは、図６Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ１が選択状態（Ｈ信号）→ラインＸ２が選択状態→ラインＸ３が選択状態→ラインＸ４が選択状態→ラインＸ５が選択状態→ラインＸ６が選択状態→ラインＸ７が選択状態→ラインＸ８が選択状態、となっていく。
【００７０】
ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ１用第１ＡＮＤゲート５４のみが選択状態となって、ゲートラインＧ１が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ２用第２ＡＮＤゲート５８のみが選択状態となって、ゲートラインＧ２が選択状態となる。以下、同様にして、ゲートラインＧ３〜Ｇ８が順次選択状態となっていく。
【００７１】
そして、２ｎｄフィールドになると、図６Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ１→ラインＸ２→ラインＸ３→ラインＸ４→ラインＸ５→ラインＸ６→ラインＸ７→ラインＸ８の順で選択状態となっていく。
【００７２】
ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ１が選択状態となっている期間には、前記ゲートラインＧ２用第１ＡＮＤゲートのみが選択状態となって、ゲートラインＧ２が選択状態となる。また、ラインＸ２が選択状態となっている期間には、前記ゲートラインＧ１用第２ＡＮＤゲート５８のみが選択状態となって、ゲートラインＧ１が選択状態となる。以下、同様にして、ゲートラインＧ４→ゲートラインＧ３→ゲートラインＧ６→ゲートラインＧ５→ゲートラインＧ８→ゲートラインＧ７の順で選択状態となっていく。
【００７３】
また、図７Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図であり、図７Ｂは、同じく２ｎｄフィールドのタイミングチャートを示す図である。また、図８Ａ及び図８Ｂは、この上下反転シフト時に各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。ここで、図８Ａは１ｓｔフィールドを、図８Ｂは２ｎｄフィールドをそれぞれ示している。
【００７４】
上下反転シフト時に、１ｓｔフィールドでは、図７Ａに示すように、ラインＸ１〜Ｘ８には、ゲートクロック１発分に相当する期間、それぞれ逆方向に順番にＨ信号が出力されることとなる。即ち、タイミング的には、ラインＸ８が選択状態→ラインＸ７が選択状態→ラインＸ６が選択状態→ラインＸ５が選択状態→ラインＸ４が選択状態→ラインＸ３が選択状態→ラインＸ２が選択状態→ラインＸ１が選択状態、となっていく。
【００７５】
ここで、該１ｓｔフィールドでは、前記ＦＩ信号としてＨ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ８用第２ＡＮＤゲート８４のみが選択状態となって、ゲートラインＧ８が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ７用第１ＡＮＤゲート７８のみが選択状態となって、ゲートラインＧ７が選択状態となる。以下、同様にして、ゲートラインＧ６〜Ｇ１が順次選択状態となっていく。
【００７６】
従って、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図８Ａに示すようなものとなる。
【００７７】
そして、２ｎｄフィールドになると、図７Ｂに示すように、ラインＸ１〜Ｘ８には、前記１ｓｔフィールドと同様に、ラインＸ８→ラインＸ７→ラインＸ６→ラインＸ５→ラインＸ４→ラインＸ３→ラインＸ２→ラインＸ１の順で選択状態となっていく。
【００７８】
ここで、該２ｎｄフィールドでは、前記ＦＩ信号としてＬ信号が供給されている。従って、ラインＸ８が選択状態となっている期間には、前記ゲートラインＧ７用第２ＡＮＤゲート８２のみが選択状態となって、ゲートラインＧ７が選択状態となる。また、ラインＸ７が選択状態となっている期間には、前記ゲートラインＧ８用第１ＡＮＤゲート８０のみが選択状態となって、ゲートラインＧ８が選択状態となる。以下、同様にして、ゲートラインＧ５→ゲートラインＧ６→ゲートラインＧ３→ゲートラインＧ４→ゲートラインＧ１→ゲートラインＧ２の順で選択状態となっていく。
【００７９】
従って、２ｎｄフィールドでは、上述したようなソースラインを半分にした画素結線において、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図８Ｂに示すようなものとなる。
【００８０】
このように、上下反転シフト時においても、非反転シフト時と同様に、２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになるため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラをより軽減することができる。
【００８１】
以上のように、本第１実施形態によれば、前記ソースラインＳ１〜Ｓ４８０の無い２画素間にダミーのドレインラインＤを配線しているので、それら前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量が発生することを防止できる。よって、画素間寄生容量１０４に起因して先に書き込まれた画素に発生する電位変動を抑制することができ、結果として表示ムラを低減することができる。
【００８２】
更に、ゲートドライバブロック２２によって複数のゲートラインを順次選択する際の、異なるソースラインに接続され隣接配置された２つの画素に対応する２本のゲートラインの選択順を、フィールド毎に入れ替えることで、画素の電位差を平均化するようにしているので、表示ムラを更に低減することができる。
【００８３】
そして、ソースドライバブロック２４より前記複数のソースラインに出力する表示すべき情報に従った映像信号Ｖｓｉｇの組み合わせを、２ｎｄフィールドでは図３に示すように、ゲートラインの選択順の入れ替えに応じて奇数列と偶数列のデータの順番を入れ替えて出力しているので、乱れなく表示を行うことができる。なお、この２ｎｄフィールドでの映像信号Ｖｓｉｇの組み合わせの出力順の変更は、特に回路構成詳細を図示はしないが、例えばＴＧ部ロジック回路２８で少なくとも１ライン分の映像信号Ｖｓｉｇの組み合わせを保持し、奇数列と偶数列のデータの順番を入れ替えてソースドライバブロック２４に供給するようにしても良いし、或いは、ソースドライバブロック２４内で奇数列と偶数列のデータの順番を入れ替えるようにしても良いし、又は、当該マトリックス表示装置に映像信号を供給する側で、２ｎｄフィールドにおいては映像信号の奇数列と偶数列のデータの順序を入れ替えて供給するようにしても良い。（これは上下反転シフト時に行なう操作と基本的に同様のものである。）
［第２実施形態］
次に、本発明の第２実施形態を説明する。
【００８４】
マトリックス表示装置においては、図１（Ｂ）に示すように画素１６を縦横に整列させたストライプ配列以外に、ＲＧＢの３種類の画素をデルタ状に配置したデルタ配列が知られている。
【００８５】
図９は、本発明の第２実施形態に係るデルタ配列を採用したＬＣＤパネル（表示パネル）の画素結線の概略図である。このデルタ配列では、図１（Ｂ）に示すように複数のソースラインＳ１〜Ｓ４８０がストライプ配列のように直線状に形成されるのではなく、図９に示すように、画素１６間を縫うようにジグザグに形成され、奇数番目の行に対応する画素と偶数番目の行に対応する画素が、それぞれ列方向の隣接画素ピッチの半分ずつずれるように配置される。そして、本第２実施形態においても、前記ソースラインＳ１〜Ｓ４８０の無い２画素間に、前記ソースラインＳ１〜Ｓ４８０と同一の半導体製造工程で、ダミーのドレインラインＤが配線形成されている。即ち、ソースラインＳ１に接続された左から２列目の画素１６と、ソースラインＳ２に接続された左から３列目の画素１６との間に、ソースラインＳ１〜Ｓ４８０と同様にそれらの画素間を縫うようにダミーのドレインラインＤが配線され、ソースラインＳ２に接続された左から４列目の画素１６と、ソースラインＳ３に接続された左から５列目の画素１６との間に、それら画素間を縫うようにダミーのドレインラインＤが配線される、という具合である。
【００８６】
これらダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましい。このようなダミーのドレインラインＤを配線することで、前記ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えることができる。
【００８７】
その他の特徴は、ストライプ配列の場合と同様である。
【００８８】
図１０Ａは、本第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１０Ｂは、同じく２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。
【００８９】
本第２実施形態においても、図３に示すように、複数のゲートラインＧ１〜Ｇ４８０の選択順番を、フィールド毎に変化させる。
【００９０】
即ち、１ｓｔフィールドでは、ゲートドライバブロック２２は、複数のゲートラインＧ１〜Ｇ４８０を、その順番通りに１／２水平期間毎に順次選択する第１の駆動を行う。そして、ソースドライバブロック２４は、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すようにゲートラインの順番通りに実行されるので、図１０Ａに示すようなものとなる。
【００９１】
また、２ｎｄフィールドでは、図３に示すように、ゲートドライバブロック２２は、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの組の選択順を１ｓｔフィールドとは逆にする第２の駆動を行う。そしてそのゲートラインの選択順の入れ替えに伴って、ソースドライバブロック２４は、その選択順に応じて、その選択されたゲートラインに対応する画素１６それぞれに書き込むべき映像信号Ｖｓｉｇの組み合わせを、１／２水平期間に複数のソースラインＳ１〜Ｓ４８０に一度に出力する。従って、該２ｎｄフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図３に示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた順番で実行されるので、図１０Ｂに示すようなものとなる。
【００９２】
このように、本第２実施形態においても前述の第１実施形態と同様、２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになるため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラをより軽減することができる。
【００９３】
また、図１１Ａは、図５の構成のゲートドライバブロック２２における上下反転シフト時の１ｓｔフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図であり、図１１Ｂは、同じく上下反転シフト時の２ｎｄフィールドにおいて各画素１６に映像信号Ｖｓｉｇを書き込む順番を示す図である。
【００９４】
上下反転シフト時に、１ｓｔフィールドでは、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ａに示すようにゲートラインの逆方向の順番通りに実行されるので、図１１Ａに示すようなものとなる。
【００９５】
そして、２ｎｄフィールドになると、各画素１６への映像信号Ｖｓｉｇの書き込みは、図７Ｂに示すように、異なるソースラインに接続され隣接配置された２つの画素１６に対応する２本のゲートラインの選択順が逆にされた逆方向の順番で実行されるので、図１１Ｂに示すようなものとなる。
【００９６】
このように、上下反転シフト時においても、非反転シフト時と同様に、２ｎｄフィールドにおいては、１ｓｔフィールドとは映像信号Ｖｓｉｇの書き込み順が反対にされているので、１ｓｔフィールドと２ｎｄフィールドで、隣り合う画素１６への書き込み順番が入れ替わることになるため、１ｓｔフィールドと２ｎｄフィールドで電位差の発生する画素の位置が反対になり、結果として画素電位のずれが時間的に平均化されて表示ムラをより軽減することができる。
【００９７】
以上のように、デルタ配列を採用しても、前記第１実施形態と同様の駆動を行うことで、同様に表示ムラを低減できる。
【００９８】
更に、画素１６をデルタ配列とした場合の方が、前記第１実施形態のようなストライプ配列とした場合よりも表示ムラ（例えば、図１６に対応する縦縞）が蛇行するので、ストライプ配列に比べて目立ちにくいという効果もある。
【００９９】
以上、実施形態に基づいて本発明を説明したが、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。
【０１００】
例えば、画素書き込みの順番は、隣り合う画素間の順番がフィールド毎に切り替わるのであれば、前述した実施形態の順番どおりでなくても良い。
【０１０１】
また、前述した実施形態では、１フィールド毎に書き込み順番を切り替えたが、２フィールド毎（１フレーム毎）の切り替えであっても、ほぼ同様の効果が得られる。
【０１０２】
さらに、ｋフィールド（ｋは３以上の整数）毎の切り替えであってもよいが、周期は短い方が好ましい。
【０１０３】
ここでは、画素にかかる電圧大きい程、透過率が下がる（暗くなる）ノーマリーホワイトモードの液晶表示装置の場合について述べたが、画素にかかる電圧大きい程、透過率が上がる（明るくなる）ノーマリーブラックモードの液晶表示装置の場合についても適用可能なことは勿論である。
【０１０４】
上記各実施形態において、ダミーのドレインラインＤは、ＧＮＤ、電源、又は他のドレインライン等に接続され、電位が固定されることが望ましいとしたが、微小に電位変動するラインに接続されていても多少の効果はある。
【０１０５】
また、上記各実施形態において、図１３で説明したような従来の駆動を行なっても、ダミーのドレインラインＤが配線されていることで、ソースラインＳ１〜Ｓ４８０の無い２画素間で寄生容量の発生を抑えられているので、ダミーのドレインラインＤのない表示パネルに比較して、表示ムラが抑えられることは勿論である。
【０１０６】
さらに、スイッチング素子はＴＦＴに限らず、ダイオード等でも良いことはいうまでもない。また、ゲートライン及びソースラインの数は、図１の例に限定されないことは勿論である。
【０１０７】
また、表示パネルの画素は液晶に限らず容量性素子であれば、画素間寄生容量が発生するので、本発明により同様に表示ムラを低減することができる。
【図面の簡単な説明】
【０１０８】
【図１】（Ａ）は本発明の第１実施形態に係るマトリックス表示装置の全体構成を示す概略構成図であり、（Ｂ）は（Ａ）中の本発明の第１実施形態に係る表示パネルであるＬＣＤパネルの画素結線の概略図である。
【図２】図１（Ａ）中のドライバ回路のブロック構成図である。
【図３】複数のソースラインに出力される表示すべき情報に従った映像信号の組み合わせの出力順と複数のゲートラインの選択順とからなるタイミングチャートを示す図である。
【図４Ａ】１ｓｔフィールドに各画素に映像信号を書き込む順番を示す図である。
【図４Ｂ】２ｎｄフィールドに各画素に映像信号を書き込む順番を示す図である。
【図５】図２中のゲートドライバブロックの具体的な構成を示す図である。
【図６Ａ】図５のゲートドライバブロックにおける非反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図６Ｂ】図５のゲートドライバブロックにおける非反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図７Ａ】図５のゲートドライバブロックにおける上下反転シフト時の１ｓｔフィールドのタイミングチャートを示す図である。
【図７Ｂ】図５のゲートドライバブロックにおける上下反転シフト時の２ｎｄフィールドのタイミングチャートを示す図である。
【図８Ａ】上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図８Ｂ】上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図９】本発明の第２実施形態に係るデルタ配列を採用したＬＣＤパネル（表示パネル）の画素結線の概略図である。
【図１０Ａ】本発明の第２実施形態における非反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１０Ｂ】本発明の第２実施形態における非反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１１Ａ】本発明の第２実施形態における上下反転シフト時の１ｓｔフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１１Ｂ】本発明の第２実施形態における上下反転シフト時の２ｎｄフィールドにおいて各画素に映像信号を書き込む順番を示す図である。
【図１２】従来のマトリックス表示装置におけるソースラインを半分にした表示パネルの画素結線を示す概略図である。
【図１３】図１２の画素結線における走査タイミングチャートを示す図である。
【図１４】図１２の画素結線において各画素に映像信号を書き込む順番を示す図である。
【図１５】図１２の表示パネルの等価回路を示す図である。
【図１６】図１２の表示パネルでの表示ムラの例を示す図である。
【図１７】表示パネルをＴＦＴＬＣＤパネルとした場合の各画素の構成を示す図である。
【図１８】（Ａ）は走査タイミングチャートを示す図であり、（Ｂ）は画素間寄生容量が無い場合の水平ライン反転駆動での画素電位波形を示す図である。
【図１９】画素間寄生容量を考慮した場合の水平ライン反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【図２０】画素間寄生容量を考慮した場合のドット反転駆動での画素電位波形を示す図で、特に、（Ａ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して４．０Ｖとした場合の画素電位波形を示す図であり、（Ｂ）は共通電圧の振幅が５．０Ｖ、Ｇ先の画素の書き込み電圧は共通電圧に対して２．０Ｖ、Ｒ後の画素の書き込み電圧は共通電圧に対して１．０Ｖとした場合の画素電位波形を示す図である。
【符号の説明】
【０１０９】
１０…ＬＣＤパネル（表示パネル）、  １２…ドライバ回路、  １４…Ｖｃｏｍ回路、  １６…画素、  １８…ＴＦＴ、  ２０…配線、  ２２…ゲートドライバブロック（走査線駆動回路）、  ２４…ソースドライバブロック（信号線駆動回路）、  ２６…レベルシフタ回路、  ２８…タイミングジェネレータ（ＴＧ）部ロジック回路、  ３０…ガンマ（γ）回路ブロック、  ３２…レギュレータブロック、  ３４…アナログブロック、  ３６…３ビットカウンタ、  ３８〜８４…ＡＮＤゲート、  ８６〜９２…ＮＯＴゲート、  Ｓ１〜Ｓ４８０…ソースライン（信号線）、  Ｇ１〜Ｇ４８０…ゲートライン（走査線）、  Ｄ…ダミーのドレインライン（ダミー線）。
【図１】
2008249895.tif 000003
【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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