(57)【要約】【課題】半導体集積回路の消費電力および面積を縮小することのできる半導体集積回路のレイアウト方法を提供する。【解決手段】本発明に係る半導体集積回路のレイアウト方法は、信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法であって、前記複数の遅延調整セルを配置する配置ステップＳ１０３と、配置ステップＳ１０３において配置された複数の遅延調整セルの遅延量を調整する遅延調整ステップＳ１０６と、遅延調整ステップＳ１０６において遅延量を調整された複数の遅延調整セルのうち、同種の遅延調整セルを抽出する抽出ステップＳ１０７と、抽出ステップＳ１０７において抽出された同種の遅延調整セルを共有化する共有化ステップＳ１０８とを含む。【選択図】図１
2008091406.tif 000002
【特許請求の範囲】
【請求項１】
信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法であって、
前記複数の遅延調整セルを配置する配置ステップと、
前記配置ステップにおいて配置された複数の遅延調整セルの遅延量を調整する遅延調整ステップと、
前記遅延調整ステップにおいて遅延量を調整された複数の遅延調整セルのうち、同種の遅延調整セルを抽出する抽出ステップと、
前記抽出ステップにおいて抽出された同種の遅延調整セルを共有化する共有化ステップとを含む
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項２】
前記半導体集積回路のレイアウト方法は、さらに、
前記共有化ステップにおいて共有化された遅延調整セルを含む複数の遅延調整セルを、該複数の遅延調整セルが配置される領域の面積が小さくなるように再配置する再配置ステップを含む
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項３】
前記再配置ステップにおいて、前記共有化ステップにおいて共有化された遅延調整セルを含む複数の遅延調整セルを、遅延調整セルの面積の大小の順に整列し、再配置する
ことを特徴とする請求項２記載の半導体集積回路のレイアウト方法。
【請求項４】
前記配置ステップにおいて、前記複数の遅延調整セルの入力側の論理セルと、出力側の論理セルとを、前記複数の遅延調整セルが配置される領域を挟み、かつ前記複数の遅延調整セルが配置される領域に対して対角線の位置関係となるように配置する
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項５】
前記半導体集積回路のレイアウト方法は、さらに、
前記複数の遅延調整セルのうち、同種の遅延調整セルとなる遅延調整セルを予測する予測ステップを含み、
前記配置ステップにおいて、前記予測ステップにおいて同種の遅延調整セルになると予測された複数の遅延調整セルを近接配置する
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項６】
前記共有化ステップにおいて、前記抽出ステップにおいて抽出された同種の遅延調整セルのうち、所定の数以下の遅延調整セルをそれぞれ１つの遅延調整セルに共有化する
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項７】
前記半導体集積回路のレイアウト方法は、さらに、
前記配置ステップにおいて、前記複数の遅延調整セルが配置された領域を複数の再配置対象領域に分割する領域分割ステップを含み、
前記抽出ステップにおいて、前記再配置対象領域に含まれる複数の遅延調整セルのうち同種の遅延調整セルをそれぞれ抽出し、
前記共有化ステップにおいて、前記抽出ステップにおいてそれぞれ抽出された同種の遅延調整セルを前記再配置対象領域ごとに共有化する
ことを特徴とする請求項１記載の半導体集積回路のレイアウト方法。
【請求項８】
信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法のプログラムであって、
前記複数の遅延調整セルを配置する配置ステップと、
前記配置ステップにおいて配置された複数の遅延調整セルの遅延量を調整する遅延調整ステップと、
前記遅延調整ステップにおいて遅延量を調整された複数の遅延調整セルのうち、同種の遅延調整セルを抽出する抽出ステップと、
前記抽出ステップにおいて抽出された同種の遅延調整セルを共有化する共有化ステップと
をコンピュータに実行させることを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト方法に関し、特に、信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
半導体集積回路のレイアウト設計では、遅延時間が可変な遅延調整セルを用いることで、配置配線後のレイアウトの修正を少なくし、かつ少ない工数にてタイミングの調整が可能である。
【０００３】
遅延調整セルは、クロック論理回路において、配置情報、論理構成およびクロックツリー（ＣＴＳ）を考慮して構成された複数のクロックドメインに対して、それぞれに遅延時間が可変な遅延調整セルが設けられる（例えば特許文献１参照。）。
【０００４】
以下、従来の半導体集積回路のレイアウト設計の流れを説明する。
図１６は、従来の半導体集積回路のレイアウト設計の流れを示すフローチャートである。
【０００５】
まず、回路設計が行われ、ハードウェア記述言語（ＨＤＬ）等による機能記述が行われる（Ｓ１００１）。次に、ハードウェア記述言語等を論理合成し、ゲートレベルの論理回路のネットリストが生成される（Ｓ１００２）。
【０００６】
次に、ゲートレベルの論理回路からレイアウトが作成される。まず、遅延調整セルを含む基本セルが配置される（Ｓ１００３）。次に、クロックツリー（ＣＴＳ）が形成され、クロックラインが配置される。また、クロックラインの所定の箇所に、遅延調整セルが挿入される（Ｓ１００４）。次に、各基本セル間等を接続する配線が配置される（Ｓ１００５）。次に、クロックラインに挿入された遅延調整セルの遅延調整が行われる（Ｓ１００６）。
【０００７】
形成されたレイアウトに対して、シミュレーション等により動作検証が行われる（Ｓ１００７）。
【特許文献１】特開２００３−２７３２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、大規模な半導体集積回路では、遅延調整のための多数の遅延調整セルが必要となる。よって、従来の半導体集積回路のレイアウト方法では、回路規模が大きくなるに伴い、遅延調整セルが増加する。これにより、半導体集積回路の消費電力の増加、および、半導体集積回路の面積が増加する問題がある。
【０００９】
そこで、本発明は、半導体集積回路の消費電力および面積を縮小することのできる半導体集積回路のレイアウト方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係る半導体集積回路のレイアウト方法は、信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法であって、前記複数の遅延調整セルを配置する配置ステップと、前記配置ステップにおいて配置された複数の遅延調整セルの遅延量を調整する遅延調整ステップと、前記遅延調整ステップにおいて遅延量を調整された複数の遅延調整セルのうち、同種の遅延調整セルを抽出する抽出ステップと、前記抽出ステップにおいて抽出された同種の遅延調整セルを共有化する共有化ステップとを含む。
【００１１】
これによれば、本発明に係る半導体集積回路のレイアウト方法は、抽出ステップにおいて、同種の論理セルにより回路構成される遅延調整セルを抽出し、共有化ステップにおいて、抽出した遅延調整セルを共有化する。これにより、遅延調整セルを共用することで遅延調整セルを削減できる。よって、半導体集積回路の面積（チップサイズ）を縮小することができる。また、遅延調整セルの削減により、消費電力の削減を実現することができる。さらに、消費電力の削減により、電源電圧の低電圧化を抑制することができる。すなわち、本発明に係る半導体集積回路のレイアウト方法は、半導体集積回路の消費電力および面積を縮小することができる。また、遅延調整セルの削減により生じた領域により、半導体集積回路の敷詰め率を低減することが可能である。また、ノイズ対策および電源電圧の低電圧化対策に有効な容量セルなどを配置するなどの対策が可能となる。さらに、同じ構成を有する遅延調整セルを共用することにより、共有化された遅延調整セルを使用するクロックのばらつきを抑制することができる。
【００１２】
また、前記半導体集積回路のレイアウト方法は、さらに、前記共有化ステップにおいて共有化された遅延調整セルを含む複数の遅延調整セルを、該複数の遅延調整セルが配置される領域の面積が小さくなるように再配置する再配置ステップを含んでもよい。
【００１３】
これによれば、再配置ステップにおいて、共用化した遅延調整セルに対し、遅延調整セルが配置される領域の面積を縮小するように遅延調整セルの再配置を実施する。これにより、遅延調整セルの面積を削減することが可能となる。また、面積削減をあらかじめ考慮して、配置（フロアプラン）工程において遅延調整セルの配置を隣接配置するなどの事前対策を実施することで、半導体集積回路の面積（チップサイズ）を削減でき、効率のよいレイアウト設計が実現できる。
【００１４】
また、前記再配置ステップにおいて、前記共有化ステップにおいて共有化された遅延調整セルを含む複数の遅延調整セルを、遅延調整セルの面積の大小の順に整列し、再配置してもよい。
【００１５】
これによれば、遅延調整セルの共有化により生じる領域を拡大し、更なる半導体集積回路の面積削減を実現することができる。また、遅延調整セルの共有化により生じる基本論理セル等の配置可能な領域が規則的な形状となる。これにより、基本論理セル等を効率よく配置することができる。
【００１６】
また、前記配置ステップにおいて、前記複数の遅延調整セルの入力側の論理セルと、出力側の論理セルとを、前記複数の遅延調整セルが配置される領域を挟み、かつ前記複数の遅延調整セルが配置される領域に対して対角線の位置関係となるように配置してもよい。
【００１７】
これによれば、共有化ステップにおける遅延調整セルの共用化および再配置ステップにおける遅延調整セルの再配置による再配置配線において、各信号系統（例えば、クロック系統等）の入力側の論理セルから出力側の論理セルまでの総配線長の変化を抑制することができる。よって、遅延調整セルの共有化および再配置に伴う、遅延量の変動を抑制することができる。
【００１８】
また、前記半導体集積回路のレイアウト方法は、さらに、前記複数の遅延調整セルのうち、同種の遅延調整セルとなる遅延調整セルを予測する予測ステップを含み、前記配置ステップにおいて、前記予測ステップにおいて同種の遅延調整セルになると予測された複数の遅延調整セルを近接配置してもよい。
【００１９】
これによれば、予測ステップにおいて、各クロック系統等の信号ラインの回路構成および配置情報などから、遅延調整後の遅延調整セルの構成をあらかじめ予測し、遅延調整ステップにおいて、同じ構成が推測される遅延調整セルを事前に隣接配置する。これにより、遅延調整セルの共用化および再配置における配置配線の修正量を減少させることができる。よって、遅延調整セルの共用化および再配置に伴う、クロック系統等の信号ラインの遅延変動を抑制することができる。
【００２０】
また、前記共有化ステップにおいて、前記抽出ステップにおいて抽出された同種の遅延調整セルのうち、所定の数以下の遅延調整セルをそれぞれ１つの遅延調整セルに共有化してもよい。
【００２１】
これによれば、遅延調整セルの共用化において、共有化する同じ構成の遅延調整セルの数を制限する。これにより、遅延の発生原因となる遅延調整セルの最終段の出力セルの出力数（ファンアウト）を制限し、遅延調整セルの共有化に伴う、遅延変動を抑制することができる。
【００２２】
また、前記半導体集積回路のレイアウト方法は、さらに、前記配置ステップにおいて、前記複数の遅延調整セルが配置された領域を複数の再配置対象領域に分割する領域分割ステップを含み、前記抽出ステップにおいて、前記再配置対象領域に含まれる複数の遅延調整セルのうち同種の遅延調整セルをそれぞれ抽出し、前記共有化ステップにおいて、前記抽出ステップにおいてそれぞれ抽出された同種の遅延調整セルを前記再配置対象領域ごとに共有化してもよい。
【００２３】
これによれば、遅延調整セルが配置されたレイアウトの領域を複数の再配置対象領域に分割し、分割した再配置対象領域ごとに、遅延調整セルの共有化および再配置を行う。これにより、再配置後の配線の長大化を抑制し、かつ遅延変動の影響を少なくすることができる。
【００２４】
なお、本発明は、このような半導体集積回路のレイアウト方法として実現することができるだけでなく、半導体集積回路のレイアウト方法に含まれる特徴的なステップをコンピュータに実行させるプログラムとして実現したりすることもできる。そして、そのようなプログラムは、ＣＤ−ＲＯＭ等の記録媒体やインターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
【発明の効果】
【００２５】
本発明は、半導体集積回路の消費電力および面積を縮小する半導体集積回路のレイアウト方法を提供することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明に係る半導体集積回路のレイアウト方法の実施の形態について図面を参照しながら詳細に説明する。
【００２７】
（実施の形態１）
本発明の実施の形態１に係る半導体集積回路のレイアウト方法は、信号ラインの遅延量を調整する複数の遅延調整セルを含む半導体集積回路のレイアウト方法であり、遅延調整後に、同じ構成を有する遅延調整セルを共有化することで遅延調整セルを圧縮する。これにより、半導体集積回路の消費電力および回路面積を縮小することができる。
【００２８】
図１は、本発明の実施の形態１に係る半導体集積回路のレイアウト方法の流れを示すフローチャートである。
【００２９】
まず、回路設計が行われ、ハードウェア記述言語（ＨＤＬ）等による機能記述が行われる（Ｓ１０１）。次に、ハードウェア記述言語等を論理合成し、ゲートレベルの論理回路のネットリストが生成される（Ｓ１０２）。
【００３０】
次に、ゲートレベルの論理回路からレイアウトが作成される。まず、遅延調整セルを含む基本セルが配置される（Ｓ１０３）。次に、クロックツリー（ＣＴＳ）が形成され、クロックラインが配置される。また、クロックラインの所定の箇所に、遅延調整セルが挿入される（Ｓ１０４）。次に、各基本セル間等を接続する配線が配置される（Ｓ１０５）。次に、クロックラインに挿入された遅延調整セルの遅延量の調整が行われる（Ｓ１０６）。
【００３１】
図２は、ステップＳ１０６までの処理により形成されたクロック系統の論理回路の一例を示す回路図である。
【００３２】
図２に示す論理回路は、遅延調整セル１０１〜１０３と、セレクタ１１１〜１１３と、バッファ１２１〜１２９と、フリップフロップ１３１〜１３９とを備える。
【００３３】
遅延調整セル１０１〜１０３は、入力信号に所定の遅延を与えて出力する回路であり、入力がクロック端子ＣＬＫに接続される。例えば、遅延調整セル１０１および１０３は、入力信号に対して４ｎｓの遅延を与えて信号を出力し、遅延調整セル１０２は、入力信号に対して３ｎｓの遅延を与えて出力する。
【００３４】
セレクタ１１１〜１１３は、それぞれ遅延調整セル１０１〜１０３と、テスト端子ＴＥＳＴとのいずれか一方を選択し、出力する。セレクタ１１１が出力する信号は、それぞれバッファ１２１〜１２３を介して、フリップフロップ１３１〜１３３のクロック入力端子に入力される。セレクタ１１２が出力する信号は、それぞれバッファ１２４〜１２６を介して、フリップフロップ１３４〜１３６のクロック入力端子に入力される。セレクタ１１３が出力する信号は、それぞれバッファ１２７〜１２９を介して、フリップフロップ１３７〜１３９のクロック入力端子に入力される。
【００３５】
次に、本実施の形態に係る半導体集積回路のレイアウト方法では、ステップＳ１０６において遅延量を調整された複数の遅延調整セルのうち、同種の論理セルを用いた回路構成の遅延調整セルを抽出する（Ｓ１０７）。
【００３６】
ステップＳ１０７において、例えば、図２のように構成された各クロックドメイン内の遅延調整セル１０１〜１０３に対し、同種の論理セルを用いた回路構成である遅延調整セル１０１および１０３を抽出する。
【００３７】
次に、ステップＳ１０７において、抽出した同種の遅延調整セルを共有化する（Ｓ１０８）。
【００３８】
図３は、図２に示す論理回路に対して遅延調整セルの共有化（ステップＳ１０８）を行った後の、論理回路の回路図である。なお、図２と同様の要素には同一の符号を付しており詳細な説明は省略する。
【００３９】
ステップＳ１０８において、例えば、図３に示すように、抽出した遅延調整セル１０１および１０３を共有化し、遅延調整セル１０１および１０３の代わりに遅延調整セル１０４を配置する。ここで、遅延調整セル１０４は、遅延調整セル１０１および１０３と同じ遅延を生成する同種の論理セルを用いた回路構成である。また、図３に示すように、図２に示す論理回路と機能が同様になるように、配線接続を変更する。
【００４０】
図４は、ステップＳ１０６までの処理で配置された遅延調整セルのレイアウトの一例を示す図である。なお、図４において、説明の明瞭化のため、７個の遅延調整セルのレイアウトを用いており、図２および図３の論理回路との整合性はとっていない。
【００４１】
図４に示すレイアウトは、遅延調整セル２０１〜２０７を含む。また、図中の破線２１０は、遅延調整セルのレイアウト単位となる配置ロウを示す。
【００４２】
遅延調整セル２０１および２０２は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、５ｎｓの遅延を発生する。遅延調整セル２０３および２０５は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、６ｎｓの遅延を発生する。遅延調整セル２０４、２０６および２０７は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、３ｎｓの遅延を発生する。また、遅延調整セル２０１〜２０７は、入力が同方向（図４においては左側）になるように配置される。
【００４３】
ステップＳ１０８の後に、遅延調整セルのレイアウトの再配置配線が行われる（Ｓ１０９）。
【００４４】
レイアウトの再配置配線（ステップＳ１０９）において、まず、レイアウトの遅延調整セルの共有化を行う。このレイアウトの共有化は、ステップＳ１０８において共有化した論理回路の情報から行うことができる。
【００４５】
図５は、図４に示すレイアウトに対して、遅延調整セルの共有化を行ったレイアウトを示す図である。なお、図５において、図４と同一の要素には同一の符号を付している。
【００４６】
図５に示すように、ステップＳ１０７において形成された論理回路の情報から、不要となる遅延調整セルが削除される。例えば、遅延調整セル２０２、２０５、２０６および２０７が削除される。また、ステップ１０７において形成された論理回路と同一となるように配線２２０の接続が変更される。また、遅延調整セルを削除した後のレイアウトは図５に示すように、各遅延調整セルが配置ロウ間を大きく隔てて配置される。
【００４７】
次に、共有化した遅延調整セルを含む複数の遅延調整セル２０１、２０３および２０４を、複数の遅延調整セル２０１、２０３および２０４が配置される領域の面積が小さくなるように再配置する。
【００４８】
図６は、図５に示すレイアウトに対して再配置を行ったレイアウトを示す図である。なお、図６において、図５と同様の要素には同一の符号を付している。遅延調整セル２０１、２０３および２０４のレイアウトの再配置により、図６に示すように、遅延調整セル２０１、２０３および２０４が隣接配置される。なお、図４〜図６において、遅延調整セルの配置は１ロウずつ隔てた配置であるが、ロウを隔てない隣接配置等は任意に決定できる。以上により、半導体集積回路のレイアウトが形成される。
【００４９】
形成されたレイアウトに対して、シミュレーション等により動作検証が行われる（Ｓ１１０）。
【００５０】
以上より、本発明の実施の形態１に係る半導体集積回路のレイアウト方法は、ステップＳ１０８において、同じ遅延量の同種の論理セルにより回路構成される遅延調整セルを共有化し、ステップＳ１０９において、遅延調整セルを共有化したレイアウトを作成する。これにより、遅延調整セルが削減される。よって、配置（フロアプラン）工程の段階にて、ステップＳ１０８による面積削減量をあらかじめ考慮したフロアプランを検討することが可能となり、結果として半導体集積回路の面積（チップサイズ）を縮小することができる。さらに、遅延調整セルの削減により、消費電力を低減することができる。さらに、消費電力の減少により、電源電圧の低電圧化を抑制することができる。また、遅延調整セルの削減により生じた領域により、半導体集積回路の敷詰め率を低減することが可能である。また、ノイズ対策および電源電圧の低電圧化対策に有効な容量セルなどを配置するなどの対策が可能となる。
【００５１】
また、本実施の形態に係る半導体集積回路のレイアウト方法によれば、同じ構成を有する遅延調整セルを共用することにより、クロックのばらつきを抑制することができる。
【００５２】
また、本実施の形態に係る半導体集積回路のレイアウト方法によれば、共有化した遅延調整セルのレイアウトに対して、ステップＳ１０９において遅延調整セルを整列させるための再配置を行う。これにより、遅延調整セルの共有化により生じる領域を有効に活用することができる。
【００５３】
（実施の形態２）
本発明の実施の形態２に係る半導体集積回路のレイアウト方法は、実施の形態１のレイアウト方法に加えて、ステップＳ１０９において、回路面積を考慮した再配置を行う。
【００５４】
図７は、上述したステップＳ１０９のレイアウト再配置を行った後のレイアウトの一例を示す図である。また、図７は、実施の形態１と同様に、遅延調整セルの削除に伴い発生した領域に対して単純に遅延調整セルを整列させた場合のレイアウトである。
【００５５】
図７に示すレイアウトは、それぞれ遅延量の異なる複数の遅延調整セル３００と、容量セル領域３１０と、基本論理セル領域３２０とを含む。
【００５６】
容量セル領域３１０は、容量セルが配置される領域である。遅延調整セル３００は、クロック信号が入出力されるという特性上の問題から、ノイズの影響および電源電圧の低電圧化を防ぐ必要がある。容量セル領域３１０に形成される容量セルは、遅延調整セル３００に対するノイズの影響および電源電圧の低電圧化を防止するために形成される。
【００５７】
基本論理セル領域３２０は、基本論理セルを配置可能な領域である。
また、図中に示す比較基準枠３３０は、後述する実施の形態２の再配置を行った場合との比較のために用いる枠であり、遅延調整セル３００が配置される領域と、容量セル領域３１０と、基本論理セル領域３２０とから構成される領域を囲む枠である。また、図中の破線２１０は、遅延調整セルのレイアウト単位となる配置ロウを示す。
【００５８】
図８は、実施の形態２に係る半導体集積回路のレイアウト方法により、ステップＳ１０９のレイアウト再配置を行った後のレイアウトの一例を示す図である。なお、図７と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【００５９】
図８に示すレイアウトは、図７と同様に複数の遅延調整セル３００を備える。さらに、図８に示すレイアウトは、容量セルが配置される領域である容量セル領域４１０と、基本論理セルを配置可能な領域である基本論理セル領域４２０とを備える。
【００６０】
図８に示すレイアウトは、上下に隣接して配置された遅延調整セル３００に対して、容量セル領域４１０に配置される容量セルが共用できる領域が多くなるように形成されている。すなわち、図７に示す容量セル配置領域３１０に比べ、図８に示す容量セル配置領域４１０は、小さい領域となる。例えば、共有化した遅延強制セルを含む複数の遅延調整セル３００を、遅延調整セルの面積の大小の順に整列し、再配置する。具体的には、図８に示すように、横方向の長さの大きい（遅延量の大きい）遅延調整セル３００から順に、縦方向に配置する。これにより、容量セル領域４１０の面積を削減することができる。また、比較基準枠３３０内の、図８に示す基本論理セル領域４２０の面積は、図７に示す基本論理セル領域３２０の面積より大きくなる。すなわち、遅延調整セル３００の効率のよい配置を実現することができる。
【００６１】
また、図８に示すように、基本論理セル領域４２０は、図７に示す基本論理セル領域３２０と比べて規則的な形状となる。これにより、基本論セル領域４２０に、基本論理セル等を効率よく配置することができる。
【００６２】
以上より、本発明の実施の形態２に係る半導体集積回路のレイアウト方法によれば、ステップＳ１０９において、容量セル領域４１０に配置される容量セルが共用できる領域が多くなるように遅延調整セル３００を整列させる再配置を行う。これにより、容量セル領域４１０の面積を削減でき、遅延調整セルの共有化により生じる、使用可能な領域を増加させることができる。
【００６３】
（実施の形態３）
本発明の実施の形態３に係る半導体集積回路のレイアウト方法は、実施の形態１のレイアウト方法に加えて、遅延調整セルの入力側および出力側に設けられた論理セルの配置を考慮するものである。
【００６４】
図９は、遅延調整セルの共有化前（ステップＳ１０７前）の遅延調整セルのレイアウトの一例を示す図である。
【００６５】
図９に示すレイアウトは、入力側基本論理セル５１０と、出力側基本論理セル５２０と、遅延調整セル領域５３０と、配線２２０とを備える。
【００６６】
遅延調整セル領域５３０は、複数の遅延調整セル２０１〜２０７が配置される領域である。
【００６７】
遅延調整セル２０１および２０２は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、５ｎｓの遅延を発生する。遅延調整セル２０３および２０５は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、６ｎｓの遅延を発生する。遅延調整セル２０４、２０６および２０７は、共に同じ遅延を生成する同種の論理セルを用いた回路構成であり、例えば、３ｎｓの遅延を発生する。
【００６８】
入力側基本論理セル５１０は、出力が、複数の遅延調整セル２０１〜２０７の入力に接続される論理セルである。
【００６９】
複数の出力側基本論理セル５２０は、入力が、それぞれ複数の遅延調整セル２０１〜２０７の出力に接続される論理セルである。
【００７０】
また、図中の破線２１０は、遅延調整セルのレイアウト単位となる配置ロウを示す。
実施の形態３に係る半導体集積回路のレイアウト方法では、図９に示すように、ステップＳ１０３において、複数の遅延調整セル２０１〜２０７の入力側基本論理セル５１０と、出力側基本論理セル５２０とを、遅延調整セル領域５３０を挟み、かつ遅延調整セル領域５３０に対して対角線の位置関係となるように配置する。例えば、図９に示すように、入力側基本論理せる５１０を遅延調整セル領域５３０の左上方向に配置し、出力側基本論理セル５２０を遅延調整セル５３０の右下方向に配置する。また、遅延調整セル２０１〜２０７は、入力が同方向（図９においては左側）となるように、隣接して配置される。
【００７１】
図１０は、図９に示すレイアウトに対する遅延調整セルの再配置（ステップＳ１０９）後のレイアウトを示す図である。なお、図９と同様の要素には同一の符号を付している。
【００７２】
図１０に示すように、入力側基本論理セル５１０と、出力側基本論理セル５２０とを、遅延調整セル領域５３０を挟んで対角線上に配置することで、遅延調整セルの再配置（Ｓ１０９）の前後で、各遅延調整セルに対する配線長の変化を低減することができる。配線修正および再配置による配線構成の変化が大きい場合には、各クロックラインに遅延変動が生じる。これにより、遅延調整（ステップＳ１０６）にてタイミングが調整されている各クロックラインの遅延値が変化し、タイミングのばらつきが生じる。一方、図９および図１０に示すように、実施の形態３に係るレイアウト方法では、遅延調整セルの再配置（Ｓ１０９）の前後で、入力側基本論理セル５１０から出力側基本論理セル５２０までの各クロック系統の配線長は、変化しない。よって、遅延調整セルの再配置に伴う遅延変動を抑制することができる。
【００７３】
なお、図９および図１０に示す入力側基本論理セル５１０および出力側基本論理セル５２０の配置は、基本論理セルの配置時（ステップＳ１０３）において行われる。
【００７４】
以上より、本発明の実施の形態３に係る半導体集積回路のレイアウト方法によれば、基本論理セルの配置時（ステップＳ１０３）において、各クロックドメインに用意された複数の遅延調整セル２０１〜２０７を、入力側を同方向に、隣接して配置する。さらに、遅延調整セルの入力側の基本論理セル５１０および出力側の基本論理セル５２０を、遅延調整セル領域５３０を挟み、かつ遅延調整セル領域５３０の対角線上に配置する。これにより、遅延調整セルの共用化（ステップＳ１０８）および遅延調整セルの再配置（ステップＳ１０９）による再配置配線において、各クロック系統の入力側基本論理セル５１０から出力側基本論理セル５２０までの総配線長の変化を抑制することができる。よって、遅延調整セルの共有化および再配置に伴う、遅延量の変動を抑制することができる。
【００７５】
（実施の形態４）
本発明の実施の形態４に係る半導体集積回路のレイアウト方法は、実施の形態１のレイアウト方法に加えて、配置（フロアプラン）工程において共有化される遅延調整セルを予測する。これにより、共有化後の配線長の変化を低減することができる。
【００７６】
図１１は、本発明の実施の形態４に係る半導体集積回路のレイアウト方法の処理の流れを示すフローチャートである。
【００７７】
実施の形態１と同様に、まず、回路設計が行われ、ハードウェア記述言語（ＨＤＬ）等による機能記述が行われる（Ｓ２０１）。次に、ハードウェア記述言語等を論理合成し、ゲートレベルの論理回路のネットリストが生成される（Ｓ２０２）。
【００７８】
次に、遅延調整（ステップＳ２０７）で遅延調整される複数の遅延調整セルのうち、同種の遅延調整セルとなる遅延調整セルを予測し、同じ構成が見込まれる遅延調整セルを抽出する（Ｓ２０３）。具体的には、論理セルの遅延値、および、論理セルの配置位置から予測できる配線遅延値から、遅延調整セルの構成を予測する。
【００７９】
次に、ステップＳ２０３において抽出した、同種の遅延調整セルになると予測された複数の遅延調整セルが近接配置となるように、遅延調整セルを含む基本セルを配置する（Ｓ２０４）。
【００８０】
なお、基本セル配置以降の処理（Ｓ２０５〜Ｓ２１１）は、実施の形態１と同様（それぞれ図１のＳ１０４〜１１０に対応する。）であるので説明は省略する。
【００８１】
以上より、本発明の実施の形態４に係る半導体集積回路のレイアウト方法は、ステップＳ２０３において、各クロック系統の回路構成および配置情報などから、遅延調整後の遅延調整セルの構成をあらかじめ予測し、ステップＳ２０４において、同じ構成が推測される遅延調整セルを事前に隣接配置する。上述した再配置の工程（Ｓ２０８〜Ｓ２１０）では、配線の修正による遅延変動が発生する可能性がある。特に大規模集積回路では、遅延調整セルの配置領域が大規模であるので、再配置工程での修正量が多くなり、遅延変動が大きくなる。一方、実施の形態４に係る半導体集積回路のレイアウト方法では、遅延調整後の遅延調整セルの構成をあらかじめ予測し、同じ構成が推測される遅延調整セルを事前に隣接配置するので、遅延調整セルの共用化および再配置における配置配線の修正量を減少させることができる。よって、遅延調整セルの共用化および再配置に伴う、クロック系統等の信号ラインの遅延変動を抑制することができる。
【００８２】
（実施の形態５）
本発明の実施の形態５に係る半導体集積回路のレイアウト方法は、実施の形態１のレイアウト方法に加えて、遅延調整セルの共用化の際に、１つの遅延調整セルに共用化する遅延調整セルの数量を規定する。
【００８３】
実施の形態１の遅延調整セルの共用化では、同じ構成を有する遅延調整セルをすべて一元化する。このとき、一元化された遅延調整セルの数が多いと、一元化後の遅延調整セルの出力に接続される論理セルの数が多くなる。これにより、一元化後の遅延調整セルの出力の負荷が大きくなり遅延が発生する。これを抑制するために、第５の実施の形態では、遅延調整セルの共用化の際に、１つの遅延調整セルに共用化する遅延調整セルの数量を規定する。これにより、遅延調整セルの共有化に伴う、遅延変動を抑制することができる。
【００８４】
図１２は、ステップＳ１０６までの処理により配置された遅延調整セルのレイアウトの一例を示す図である。図１２に示すレイアウトは、複数の遅延調整セル６０１〜６１４を備える。ここで、遅延調整セル６０１および６０２は同一の遅延量の遅延調整セルであり、遅延調整セル６０３、６０５、６０７、６０９、６１１および６１３は同一の遅延量の遅延調整セルであり、遅延調整セル６０４、６０６および６０８は同一の遅延量の遅延調整セルであり、遅延調整セル６１０、６１２および６１４は同一の遅延量の遅延調整セルである。
【００８５】
実施の形態５に係るレイアウト方法では、遅延調整セルの共有化（ステップＳ１０８）において、ステップＳ１０７で抽出された同種の遅延調整セルのうち、所定の数以下の遅延調整セルをそれぞれ１つの遅延調整セルに共有化する。すなわち、一つの遅延調整セルに共有化する同種の遅延調整セルの数を制限する。例えば、一つの遅延調整セルに共有化する同種の遅延調整セルの数を４以下と制限する。
【００８６】
図１３は、一つの遅延調整セルに共有化する同種の遅延調整セルの数を４以下と制限し、図１２に示すレイアウトの遅延調整セルを共有化したレイアウトを示す図である。なお、図１２と同様の要素には同一の符号を付している。
【００８７】
図１３に示すように、同一の遅延量の遅延調整セルの数が２である遅延調整セル６０１および６０２は、遅延調整セル６０１に共有化される。同一の遅延量の遅延調整セルの数が３である遅延調整セル６０４、６０６および６０８は、遅延調整セル６０４に共有化される。同一の遅延量お遅延調整セルの数が３である遅延調整セル６１０、６１２および６１４は、遅延調整セル６１０に共有化される。また、遅延調整セル６０３、６０５、６０７、６０９、６１１および６１３は、同一の遅延量の遅延調整セルの数が６であり制限の４を越えるので、２つの遅延調整セルに共有化される。例えば、遅延調整セル６０３、６０５、６０７および６０９は、遅延調整セル６０３に共有化される。遅延調整セル６１１および６１３は、遅延調整セル６１１に共有化される。
【００８８】
なお、制限数を越えた場合の共有化は、制限数を越えた同一の遅延量の遅延調整セルの中から、制限数ごとの遅延調整セルの共有化を繰り返し行ってもよいし、制限数を超えない範囲で、１つの遅延調整セルに共有化される遅延調整セルの数が均等になるようにしてもよい。具体的には、上述したように制限数が４であり、同一の遅延量の遅延調整セルの数が６の場合には、制限数である４つの遅延調整セルを共有化し、残りの２つの遅延調整セルを共有化する方法を用いてもよいし、一つの遅延調整セルに共有化される遅延調整セルの数が均等になるように３つの遅延調整セルをそれぞれ１つ遅延調整セルに共有化してもよい。
【００８９】
また、上記説明において、１つの遅延調整セルに共有化する遅延調整セルの制限数を４としたが、制限数は、任意の数に設定することができる。
【００９０】
以上より、本発明の実施の形態５に係る半導体集積回路のレイアウト方法は、遅延調整セルの共用化において、１つの遅延調整セルに共有化する同じ構成の遅延調整セルの数を制限する。これにより、遅延の発生原因となる遅延調整セルの最終段の出力セルの出力数（ファンアウト）を制限し、遅延変動を抑制することができる。
【００９１】
（実施の形態６）
本発明の実施の形態６に係る半導体集積回路のレイアウト方法は、実施の形態１に加え、共有化および再配置の際に、分割された各領域内に対して、それぞれ共有化および再配置を実施する。
【００９２】
図１４は、遅延調整（ステップＳ１０６）後の遅延調整セルのレイアウトの一例を示す図である。図１４に示すレイアウトは、複数の遅延調整セル７１１〜７２４を含む。
【００９３】
実施の形態６に係る半導体集積回路のレイアウト方法では、ステップＳ１０３において配置された複数の遅延調整セルが配置された領域を複数の再配置対象領域に分割する。また、ステップＳ１０７において、再配置対象領域に含まれる複数の遅延調整セルのうち同種の遅延調整セルをそれぞれ抽出し、ステップＳ１０８において、抽出された同種の遅延調整セルを再配置対象領域ごとに共有化する。例えば、図１４に示すように、遅延調整セル７１１〜７２４を３つの再配置対象領域７０１〜７０３に分割する。分割した再配置対象領域７０１〜７０３ごとに共有化および再配置を行う。
【００９４】
図１５は、実施の形態６に係る半導体集積回路のレイアウト方法により、図１５に示す遅延調整セルを共有化および再配置したレイアウトを示す図である。なお、図１４と同様の要素には同一の符号を付している。
【００９５】
図１４において、再配置対象領域７０１は、遅延調整セル７１１〜７１５を含む。再配置対象領域７０１においては、遅延量が等しい遅延調整セルが存在しないので、共有化および再配置は行われない。
【００９６】
図１４において、再配置対象領域７０２は、遅延調整セル７１６〜７２０を含む。再配置対象領域７０２においては、遅延調整セル７１６および７１８が同一の遅延量であり、遅延調整セル７１７および７１９が同一の遅延量である。よって、図１５に示すように、遅延調整セル７１６および７１８が遅延調整セル７１６に共有化され再配置される。また、遅延調整セル７１７および７１９が遅延調整セル７１７に共有化され再配置される。
【００９７】
図１４において、再配置対象領域７０３は、遅延調整セル７２１〜７２４を含む。再配置対象領域７０３においては、遅延調整セル７２１および７２３が同一の遅延量であり、遅延調整セル７２２および７２４が同一の遅延量である。よって、図１５に示すように、遅延調整セル７２１および７２３が遅延調整セル７２１に共有化され再配置される。また、遅延調整セル７２２および７２４が遅延調整セル７２２に共有化され再配置される。
【００９８】
なお、共有化および再配置を行う領域の設定方法としては、レイアウト面積で設定する方法、または、遅延調整セルの数で設定する方法等を用いることができる。例えば、図１４に示すように、最大５個の遅延調整セルを１つの再配置対象領域とする。
【００９９】
以上より、本発明の実施の形態６に係る半導体集積回路のレイアウト方法は、遅延調整セル７１１〜７２４が配置されたレイアウトの領域を複数の再配置対象領域７０１〜７０３に分割し、分割した再配置対象領域７０１〜７０３ごとに、遅延調整セルの共有化および再配置を行う。これにより、再配置後の配線の長大化を抑制し、かつ遅延変動の影響を少なくすることができる。
【産業上の利用可能性】
【０１００】
本発明は、半導体集積回路のレイアウト方法に適用でき、特に、自動配置配線を行う大規模論理回路を含む半導体集積回路のレイアウト方法に適用できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態１に係るレイアウト方法の処理の流れを示すフローチャートである。
【図２】クロック系統の回路構成の一例を示す回路図である。
【図３】本発明の実施の形態１に係るレイアウト方法における、遅延調整セルの共有化後の回路構成を示す回路図である。
【図４】遅延調整セルの共有化前のレイアウトの一例を示す図である。
【図５】本発明の実施の形態１に係るレイアウト方法における、遅延調整セルの共有化後のレイアウトを示す図である。
【図６】本発明の実施の形態１に係るレイアウト方法における、遅延調整セルの再配置後のレイアウトを示す図である。
【図７】本発明の実施の形態１に係るレイアウト方法における、遅延調整セルの共有化後のレイアウトを示す図である。
【図８】本発明の実施の形態２に係るレイアウト方法における、遅延調整セルの共有化後のレイアウトを示す図である。
【図９】本発明の実施の形態３に係るレイアウト方法における、遅延調整セルの共有化前のレイアウトの一例を示す図である。
【図１０】本発明の実施の形態３に係るレイアウト方法における、遅延調整セルの共有化後のレイアウトを示す図である。
【図１１】本発明の実施の形態４に係るレイアウト方法の処理の流れを示すフローチャートである。
【図１２】遅延調整セルの共有化前のレイアウトの一例を示す図である。
【図１３】本発明の実施の形態５に係るレイアウト方法における、遅延調整セルの共有化後のレイアウトを示す図である。
【図１４】本発明の実施の形態６に係るレイアウト方法における、遅延調整セルの共有化前のレイアウトを示す図である。
【図１５】本発明の実施の形態６に係るレイアウト方法における、図１４に示すレイアウトの遅延調整セルの共有化後のレイアウトを示す図である。
【図１６】従来のレイアウト方法の流れを示すフローチャートである。
【符号の説明】
【０１０２】
１０１〜１０４、２０１〜２０７、３００、６０１〜６１４、７１１〜７２４  遅延調整セル
１１１〜１１３  セレクタ
１２１〜１２９  バッファ
１３１〜１３９  フリップフロップ
２１０  配置ロウ
２２０  配線
７１１、８１１  遅延調整セル
７２１、８２１  基本論理セル領域
７２２、８２２  容量セル領域
３１０、４１０  容量セル領域
３２０、４２０  基本論理セル領域
３３０  比較基準枠
５１０  入力側基本論理セル
５２０  出力側基本論理セル
５３０  遅延調整セル領域
７０１〜７０３  再配置対象領域
【図１】
2008091406.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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