(57)【要約】【課題】標準ＣＭＯＳプロセスで製造可能な不揮発性半導体記憶装置に関し、メモリユニットの省面積化技術を提供する。【解決手段】フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、読み出しデバイスである第１のＭＯＳトランジスタ３８，３９と、容量カップリングデバイスである第１のキャパシタ４７，４８と、消去デバイスである第２のキャパシタ４９，５０とで構成されたビットセル６２，６３と、第２のＭＯＳトランジスタ２８，２９及び第３のＭＯＳトランジスタ３４，３５を備えたデコードデバイス６１とを含むメモリユニット６０がアレイ状に配列される。ビットごとの選択消去が可能な不揮発性メモリをアレイ化することが可能となり、コア面積の大幅な縮小が可能となる。【選択図】図２
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【特許請求の範囲】
【請求項１】
各々ＭＯＳトランジスタで構成された読み出しデバイスと、消去デバイスとが互いに接続され、前記読み出しデバイスと前記消去デバイスとのゲートが共有され、行選択信号と列選択信号とで制御されるデコードデバイスの出力が前記消去デバイスに接続され、前記読み出しデバイスと前記消去デバイスと前記デコードデバイスとからなるメモリユニットがアレイ状に複数個配列されたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記デコードデバイスの列選択信号は、プログラム信号とデータ信号から生成されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置において、
前記デコードデバイスの列選択信号は、アドレス信号とデータ信号とプログラム信号から生成されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置において、
前記デコードデバイスがＮＡＮＤ回路で構成されることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置において、
前記デコードデバイスの少なくとも１つのＭＯＳトランジスタのドレインの下にウェル注入がなされていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置において、
容量カップリングデバイスが前記各メモリユニット内の前記読み出しデバイス及び前記消去デバイスのゲートに更に接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリユニットを構成するＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。
【請求項８】
読み出しデバイスである第１のＭＯＳトランジスタと、容量カップリングデバイスである第１のキャパシタと、消去デバイスである第２のキャパシタとで構成されたビットセルと、デコードデバイスである第２、第３のＭＯＳトランジスタとを含むメモリユニットがアレイ状に配列され、
前記第１のＭＯＳトランジスタのゲートと前記第１、第２のキャパシタの一端とが共有でフローティングゲートをなし、前記第１のＭＯＳトランジスタはソースがソース線に接続され、前記第２のＭＯＳトランジスタが前記第２のキャパシタに接続され、かつ前記第３のＭＯＳトランジスタが前記第２のキャパシタに接続されたことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項８記載の不揮発性半導体記憶装置において、
前記第１、第２のキャパシタは、各々ＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項８記載の不揮発性半導体記憶装置において、
前記第１のキャパシタは、Ｎ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成され、
前記第２のキャパシタは、Ｎ型ウェル領域に形成され、かつソース又はドレインがＮ型の拡散層で形成されたＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項８記載の不揮発性半導体記憶装置において、
前記第１のキャパシタは、Ｎ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成され、
前記第２のキャパシタは、Ｎ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項８〜１１のいずれか１項に記載の不揮発性半導体記憶装置において、
前記ビットセル内に第４のＭＯＳトランジスタを更に有し、前記第４のＭＯＳトランジスタのソースが前記第１のＭＯＳトランジスタのドレインに接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項８〜１２のいずれか１項に記載の不揮発性半導体記憶装置において、
列方向に配置された第１の制御線と、行方向に配置された第２の制御線とを入力とする論理ゲートが、前記第３のＭＯＳトランジスタのゲートに接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１３記載の不揮発性半導体記憶装置において、
前記第２の制御線に印加されるバイアスが、前記第２のＭＯＳトランジスタのゲートに接続される行方向に配置された第３の制御線に印加されるバイアスよりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１２〜１４のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリユニット内に第５、第６のＭＯＳトランジスタを更に有し、
前記第５のＭＯＳトランジスタが前記第２のキャパシタを構成するＭＯＳトランジスタのソース又はドレインと前記第２のＭＯＳトランジスタとの各々に接続されており、
前記第６のＭＯＳトランジスタが前記第２のキャパシタを構成するＭＯＳトランジスタのソース又はドレインと前記第３のＭＯＳトランジスタとの各々に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１２〜１５のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第４のＭＯＳトランジスタのドレインが増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１５記載の不揮発性半導体記憶装置において、
前記第５のＭＯＳトランジスタがＰＭＯＳで、前記第６のＭＯＳトランジスタがＮＭＯＳであることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１２又は１５に記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセルとの各々の前記第４のＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１８記載の不揮発性半導体記憶装置において、
前記第１のビットセルと前記第２のビットセルとの各々の前記第１のキャパシタを構成するＭＯＳトランジスタのウェルが共有されていることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１８又は１９に記載の不揮発性半導体記憶装置において、
前記第１のビットセル及び前記第２のビットセルからデータを読み出す際に、前記差動増幅器には同一の電流負荷が接続されることを特徴とする不揮発性半導体記憶装置。
【請求項２１】
請求項８〜２０のいずれか１項に記載の不揮発性半導体記憶装置において、
前記メモリユニットを構成するＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に標準ＣＭＯＳプロセスで製造される不揮発性メモリ素子を有する不揮発性半導体記憶装置の省面積化に関するものである。
【背景技術】
【０００２】
近年、標準ＣＭＯＳプロセスのシステムＬＳＩに、コンテンツ系の暗号キーを中心にセキュア情報を実装する要望が高まってきている。その実装向けにメタルヒューズの利用が検討されているが、解析による情報漏洩の懸念がある。この解決策として低コストで書き換え可能な不揮発性半導体記憶装置を搭載することが考えられる。
【０００３】
システムＬＳＩへフラッシュメモリ等の不揮発性半導体記憶装置を搭載する場合、標準ＣＭＯＳプロセスに対して、別途専用工程を必要とするため、プロセスコストは増加し、先端プロセスを使用できない。そこで、先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な低コストの不揮発性半導体記憶装置が求められている。
【０００４】
この課題を解決する手段として、標準ＣＭＯＳプロセスのＬＳＩに混載可能な１つのＮＭＯＳのゲートと２つのＰＭＯＳのゲートとでフローティングゲートを形成し、第１のＰＭＯＳの拡散層領域をプログラム動作時、リード動作時のコントロールゲートとして用い、第２のＰＭＯＳの拡散層領域をイレーズ動作時に用いるＣＭＯＳ不揮発性メモリが知られている（非特許文献１参照）。
【０００５】
図２２は、１つのＮＭＯＳトランジスタと２つのＰＭＯＳトランジスタとから構成された従来の不揮発性メモリ素子の回路図を示す。図２３は、図２２に示す従来の不揮発性メモリ素子の断面図を示す。
【０００６】
図２２において、１はコントロールゲートトランジスタ（ＰＭＯＳトランジスタ）、２はイレーズゲートトランジスタ（ＰＭＯＳトランジスタ）、３はリードトランジスタ（ＮＭＯＳトランジスタ）、４はコントロールゲート（ＣＧ）、５はイレーズゲート（ＥＧ）、６はＮＭＯＳトランジスタのドレイン端子、７はＮＭＯＳトランジスタのソース端子、８はＰ型シリコン基板端子である。９はフローティングゲート（ＦＧ）で、ＰＭＯＳトランジスタ１，２のゲートとＮＭＯＳトランジスタ３のゲートとを接続している。
【０００７】
図２３に示すように、ＮＭＯＳトランジスタ３はＰ型シリコン基板１０に形成され、Ｎ型の通電領域とゲート電極とを有している。ＰＭＯＳトランジスタ１，２は、各々Ｐ型シリコン基板１０上のＮ型ウェル１１，１２に設けられ、Ｐ型の通電領域とゲート電極とを有している。そして、ＮＭＯＳトランジスタ３のゲート電極とＰＭＯＳトランジスタ１，２のゲート電極とをフローティングゲート（ＦＧ）９で接続して、各端子に所定の電圧を印加することで、フローティングゲート（ＦＧ）９へのキャリアの書き込み、読み出し、消去動作を行う。
【０００８】
また、標準ＣＭＯＳプロセスで製造可能な不揮発性メモリ素子を有する不揮発性半導体記憶装置のコアとしての構成は、ヒューズ用途を想定し、ビットセルごとに、センスアンプ、ラッチ回路、シフトレジスタを含み、ビット数分だけシリアル接続したライン構成であった（特許文献１参照）。
【非特許文献１】Richard J. McPartland, et al., "1.25 Volt, Low Cost, Embedded FLASH Memory for Low Density Applications", 2000 Symposium on VLSI Circuits Digest of Technical Papers, pp.158-161.
【特許文献１】特開２００５−２６７７９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した標準ＣＭＯＳプロセスで製造可能な不揮発性半導体記憶装置のコアは、ヒューズ用途を想定（小容量）しているため、ビットセルごとに、センスアンプ、ラッチ回路、シフトレジスタを含み、ビット数分だけシリアル接続したライン構成であり、数キロビットの中容量の不揮発性メモリコアを実現しようとすると、コア面積が大きくなってしまうという課題があった。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の不揮発性半導体記憶装置は、フローティングゲートに電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、読み出しデバイスである第１のＭＯＳトランジスタと、容量カップリングデバイスである第１のキャパシタと、消去デバイスである第２のキャパシタとで構成されたビットセルと、デコードデバイスである第２、第３のＭＯＳトランジスタとを含むメモリユニットがアレイ状に配列され、前記第１のＭＯＳトランジスタのゲートと前記第１、第２のキャパシタの一端とが共有でフローティングゲートをなし、前記第１のＭＯＳトランジスタはソースがソース線に接続され、前記第２のＭＯＳトランジスタが前記第２のキャパシタに接続され、かつ前記第３のＭＯＳトランジスタが前記第２のキャパシタに接続された構成にすることで、ビットごとの選択消去が可能な不揮発性メモリをアレイ化することが可能となり、コア面積の大幅な縮小が可能となる。
【発明の効果】
【００１１】
本メモリアレイ構成にすることでビットごとの選択消去が可能になり、センスアンプ回路、ラッチ回路、レベルシフト回路等を共通化することが可能になり、結果としてメモリコアの大幅な省面積化が可能となる。
【００１２】
請求項１記載の発明は、各々ＭＯＳトランジスタで構成された読み出しデバイスと、消去デバイスとが互いに接続され、前記読み出しデバイスと前記消去デバイスとのゲートが共有され、行選択信号と列選択信号とで制御されるデコードデバイスの出力が前記消去デバイスに接続され、前記読み出しデバイスと前記消去デバイスと前記デコードデバイスとからなるメモリユニットがアレイ状に複数個配列されたことを特徴とする不揮発性半導体記憶装置であって、メモリアレイ構成にてビットごとの選択消去を実現することが可能になり、従来に比べて周辺回路の共有化が可能となり、メモリコア面積の省面積化が可能になる。
【００１３】
請求項２に記載の発明は、請求項１記載の不揮発性半導体記憶装置において、前記デコードデバイスの列選択信号を、プログラム信号とデータ信号から生成させることで、複数ビットの一括書き込み時には複数ビット分の列選択が可能になり、ビットごとの選択消去時にはデータ信号に基づいて列選択を行うことが可能になる。したがって、複数ビットの一括書き込みとビットごとの選択消去を実現することができる。
【００１４】
請求項３に記載の発明は、請求項１記載の不揮発性半導体記憶装置において、前記デコードデバイスの列選択信号は、アドレス信号とデータ信号とプログラム信号から生成させることで、任意の列線を選択してビットごとの選択消去を実現することができる。
【００１５】
請求項４に記載の発明は、請求項１記載の不揮発性半導体記憶装置において、前記デコードデバイスがＮＡＮＤ回路で構成されたことを特徴とする不揮発性半導体記憶装置であって、ビットごとの選択消去が可能となる。
【００１６】
請求項５に記載の発明は、請求項１記載の不揮発性半導体記憶装置において、前記デコードデバイスの少なくとも１つのＭＯＳトランジスタのドレインの下にウェル注入がなされていることを特徴とする不揮発性半導体記憶装置であって、高電圧が印加されるデコードデバイスの信頼性を向上させることができる。
【００１７】
請求項６に記載の発明は、請求項１〜５のいずれか１項に記載の不揮発性半導体記憶装置において、容量カップリングデバイスが前記各メモリユニット内の前記読み出しデバイス及び前記消去デバイスのゲートに更に接続されたことを特徴とする不揮発性半導体記憶装置であって、データプログラムが可能となる。
【００１８】
請求項７に記載の発明は、請求項１〜６のいずれか１項に記載の不揮発性半導体記憶装置において、前記メモリユニットを構成するＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置であって、データ書き換えに高電圧を使うが、製造プロセスが容易でありながら、ＭＯＳトランジスタのゲート耐圧を確保しつつ信頼性を向上することができる。
【００１９】
請求項８に記載の発明は、読み出しデバイスである第１のＭＯＳトランジスタと、容量カップリングデバイスである第１のキャパシタと、消去デバイスである第２のキャパシタとで構成されたビットセルと、デコードデバイスである第２、第３のＭＯＳトランジスタとを含むメモリユニットがアレイ状に配列され、前記第１のＭＯＳトランジスタのゲートと前記第１、第２のキャパシタの一端とが共有でフローティングゲートをなし、前記第１のＭＯＳトランジスタはソースがソース線に接続され、前記第２のＭＯＳトランジスタが前記第２のキャパシタに接続され、かつ前記第３のＭＯＳトランジスタが前記第２のキャパシタに接続されたことを特徴とする不揮発性半導体記憶装置であって、ビットごとの選択消去が可能となる。
【００２０】
請求項９に記載の発明は、請求項８記載の不揮発性半導体記憶装置において、前記第１、第２のキャパシタが各々ＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置であって、ＣＭＯＳプロセスで製造することができ、製造プロセスが容易となる。
【００２１】
請求項１０に記載の発明は、請求項８記載の不揮発性半導体記憶装置において、前記第１のキャパシタがＮ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成され、前記第２のキャパシタがＮ型ウェル領域に形成され、かつソース又はドレインがＮ型の拡散層で形成されたＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置であり、ＣＭＯＳプロセスで製造することができ、データのプログラム、消去が可能である。
【００２２】
請求項１１記載の発明は、請求項８記載の不揮発性半導体記憶装置において、前記第１のキャパシタがＮ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成され、前記第２のキャパシタがＮ型ウェル領域に形成され、かつソース又はドレインがＰ型の拡散層で形成されたＭＯＳトランジスタで構成されていることを特徴とする不揮発性半導体記憶装置であり、ＣＭＯＳプロセスで製造することができ、データのプログラム、消去が可能である。
【００２３】
請求項１２に記載の発明は、請求項８〜１１のいずれか１項に記載の不揮発性半導体記憶装置において、前記ビットセル内に第４のＭＯＳトランジスタを更に有し、前記第４のＭＯＳトランジスタのソースが前記第１のＭＯＳトランジスタのドレインに接続されていることを特徴とする不揮発性半導体記憶装置であって、選択トランジスタを有しており、非選択セルにおいて読み出し時のディスターブを回避することができ、不揮発性メモリの信頼性を向上することが可能である。
【００２４】
請求項１３に記載の発明は、請求項８〜１２のいずれか１項に記載の不揮発性半導体記憶装置において、列方向に配置された第１の制御線と、行方向に配置された第２の制御線とを入力とする論理ゲートが、前記第３のＭＯＳトランジスタのゲートに接続されていることを特徴とする不揮発性半導体記憶装置であって、任意の位置のビットセルを選択して消去することが可能である。
【００２５】
請求項１４に記載の発明は、請求項１３記載の不揮発性半導体記憶装置において、前記第２の制御線に印加されるバイアスが、前記第２のＭＯＳトランジスタのゲートに接続される行方向に配置された第３の制御線に印加されるバイアスよりも小さいことを特徴とする不揮発性半導体記憶装置であって、信頼性を保ちながら、ビットごとの選択消去が可能となる。
【００２６】
請求項１５に記載の発明は、請求項１２〜１４のいずれか１項に記載の不揮発性半導体記憶装置において、前記メモリユニット内に第５、第６のＭＯＳトランジスタを更に有し、前記第５のＭＯＳトランジスタが前記第２のキャパシタを構成するＭＯＳトランジスタのソース又はドレインと前記第２のＭＯＳトランジスタとの各々に接続されており、前記第６のＭＯＳトランジスタが前記第２のキャパシタを構成するＭＯＳトランジスタのソース又はドレインと前記第３のＭＯＳトランジスタとの各々に接続されていることを特徴とする不揮発性半導体記憶装置であって、ＭＯＳトランジスタをカスコード接続することでＭＯＳトランジスタのゲート・ドレイン間に印加される電圧を緩和し、信頼性を向上することができる。
【００２７】
請求項１６に記載の発明は、請求項１２〜１５のいずれか１項に記載の不揮発性半導体記憶装置において、前記第４のＭＯＳトランジスタのドレインが増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置であって、フローティングゲートの電荷の有無により、読み出しデバイスに電流を流し、ビット線の電位を増幅器で増幅することでメモリセルに記憶したデータを出力することが可能である。
【００２８】
請求項１７に記載の発明は、請求項１５記載の不揮発性半導体記憶装置において、前記第５のＭＯＳトランジスタがＰＭＯＳで、前記第６のＭＯＳトランジスタがＮＭＯＳであることを特徴とする不揮発性半導体記憶装置であって、各々ビットごとの選択消去に必要な消去デバイスへの高電圧（ＶＰＰ）の転送と放電を行うことが可能となる。
【００２９】
請求項１８に記載の発明は、請求項１２又は１５に記載の不揮発性半導体記憶装置を差動セル構成にし、第１のビットセルと第２のビットセルとの各々の前記第４のＭＯＳトランジスタのドレインが差動増幅器の入力に接続されていることを特徴とする不揮発性半導体記憶装置であって、データ保持信頼性の優れたビットごとの選択消去が可能な不揮発性メモリを実現することが可能となる。
【００３０】
請求項１９に記載の発明は、請求項１８記載の不揮発性半導体記憶装置において、前記第１のビットセルと前記第２のビットセルとの各々の前記第１のキャパシタを構成するＭＯＳトランジスタのウェルが共有されていることで、メモリコアサイズを省面積化できる。
【００３１】
請求項２０に記載の発明は、請求項１８又は１９に記載の不揮発性半導体記憶装置において、前記第１のビットセル及び前記第２のビットセルからデータを読み出す際に、前記差動増幅器には同一の電流負荷が接続されることを特徴とする不揮発性半導体記憶装置であって、差動ビットセルのデータを安定に読み出すことができる。
【００３２】
請求項２１記載の発明は、請求項８〜１８のいずれか１項に記載の不揮発性半導体記憶装置において、前記メモリユニットを構成するＭＯＳトランジスタのゲート酸化膜厚がＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しいことを特徴とする不揮発性半導体記憶装置であって、ＬＳＩの入出力回路を形成するＭＯＳトランジスタと同一のプロセス工程で製造するＭＯＳトランジスタで構成することによって、コストの安価な不揮発性半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態について図面を用いながら説明する。なお、以下の実施形態において、第１のイレーズ制御信号線（ＥＧＤＴ）と第２のイレーズ制御信号線（ＥＧＤＢ）はプログラム信号とデータ信号とから生成され、第１のイレーズ信号線（ＥＧＤＴＰ）と第２のイレーズ信号線（ＥＧＤＢＰ）はプログラム信号と消去信号とデータ信号とから生成される。
【００３４】
《第１の実施形態》
図１は、本発明の第１の実施形態による差動セル型不揮発性半導体記憶装置のメモリアレイ構成を示す。ここでは、２×２のメモリユニット（ユニットＡ、ユニットＢ、ユニットＣ、ユニットＤの４つ）６０ａ，６０ｂ，６０ｃ，６０ｄからなるアレイについて説明する。第１行に属するユニットＡ及びユニットＢは４本のワード線（ＣＧＷＬ０，ＲＧＷＬ０，ＥＧＷＬ０，ＥＧＷＬＰ０）を、第２行に属するユニットＣ及びユニットＤは他の４本のワード線（ＣＧＷＬ１，ＲＧＷＬ１，ＥＧＷＬ１，ＥＧＷＬＰ１）をそれぞれ共有する。また、第１列に属するユニットＡ及びユニットＣは１対のビット線（ＢＬ０，ＢＬＸ０）を、第２列に属するユニットＢ及びユニットＤは他の１対のビット線（ＢＬ１，ＢＬＸ１）をそれぞれ共有する。更に、ユニットＡ及びユニットＣは４本の信号線（ＥＧＤＴ０，ＥＧＤＴＰ０，ＥＧＤＢＰ０，ＥＧＤＢ０）を、ユニットＢ及びユニットＤは他の４本の信号線（ＥＧＤＴ１，ＥＧＤＴＰ１，ＥＧＤＢＰ１，ＥＧＤＢ１）をそれぞれ共有する。２６は第１の負荷トランジスタ（ＰＭＯＳ）、２７は第２の負荷トランジスタ（ＰＭＯＳ）、４６はセンスアンプ、ＶＤＤは電源電圧、／ＲＥＡＤはリード制御信号（負論理）である。
【００３５】
図２は、本発明の第１の実施形態によるメモリユニットの回路図である。図２に示したメモリユニット６０は、図１中の２×２のメモリユニット６０ａ，６０ｂ，６０ｃ，６０ｄの各々に対応するものであり、デコードデバイス６１と、各々ＭＯＳトランジスタで構成されたＴ（Ｔｒｕｅ）ビットセル６２及びＢ（Ｂａｒ）ビットセル６３とを備えている。ただし、図２では図１中の信号名末尾の“０”及び“１”は省略されている。
【００３６】
デコードデバイス６１は、選択消去信号をＴビットセル６２のイレーズゲート（ＥＧ）へ伝送するためのスイッチ用の第１のＭＯＳトランジスタ２８と、Ｔビットセル６２のＥＧノードを放電するためのスイッチ用の第２のＭＯＳトランジスタ３４と、Ｔビットセル６２のイレーズゲート（ＥＧ）とスイッチ用の第１のＭＯＳトランジスタ２８との間にあるゲート・ドレイン間の電圧緩和用の第３のＭＯＳトランジスタ３０と、Ｔビットセル６２のイレーズゲート（ＥＧ）とスイッチ用の第２のＭＯＳトランジスタ３４との間にあるゲート・ドレイン間の電圧緩和用の第４のＭＯＳトランジスタ３２と、選択消去信号をＢビットセル６３のイレーズゲート（ＥＧ）へ伝送するためのスイッチ用の第５のＭＯＳトランジスタ２９と、Ｂビットセル６３のＥＧノードを放電するためのスイッチ用の第６のＭＯＳトランジスタ３５と、Ｂビットセル６３のイレーズゲート（ＥＧ）とスイッチ用の第５のＭＯＳトランジスタ２９との間にあるゲート・ドレイン間の電圧緩和用の第７のＭＯＳトランジスタ３１と、Ｂビットセル６３のイレーズゲート（ＥＧ）とスイッチ用の第６のＭＯＳトランジスタ３５との間にあるゲート・ドレイン間の電圧緩和用の第８のＭＯＳトランジスタ３３とで構成されている。
【００３７】
Ｔビットセル６２は、コントロールゲート（ＣＧ）をなすＭＯＳトランジスタで構成された第１のキャパシタ４７と、イレーズゲート（ＥＧ）をなすＭＯＳトランジスタで構成された第２のキャパシタ４９と、ソースが共通ソース線（ＳＬ）と接続され、ゲートが第１のキャパシタ４７及び第２のキャパシタ４９と共有されてフローティングゲート（ＦＧＴ）を構成する第１のＮＭＯＳトランジスタ３８と、ソースが第１のＮＭＯＳトランジスタ３８のドレインと接続され、ドレインがビット線（ＢＬ）に接続された第２のＮＭＯＳトランジスタ４０とから構成されている。
【００３８】
Ｂビットセル６３は、コントロールゲート（ＣＧ）をなすＭＯＳトランジスタで構成された第３のキャパシタ４８と、イレーズゲート（ＥＧ）をなすＭＯＳトランジスタで構成された第４のキャパシタ５０と、ソースが共通ソース線（ＳＬ）と接続され、ゲートが第３のキャパシタ４８及び第４のキャパシタ５０と共有されてフローティングゲート（ＦＧＢ）を構成する第３のＮＭＯＳトランジスタ３９と、ソースが第３のＮＭＯＳトランジスタ３９のドレインと接続され、ドレインがビット相補線（ＢＬＸ）に接続された第４のＮＭＯＳトランジスタ４１とから構成されている。
【００３９】
Ｔビットセル６２のコントロールゲート（ＣＧ）及びＢビットセル６３のコントロールゲート（ＣＧ）は、コントロールゲート制御線（ＣＧＷＬ）に接続される。Ｔビットセル６２の第１のＮＭＯＳトランジスタ３８及びＢビットセル６３の第３のＮＭＯＳトランジスタ３９は、リードトランジスタの役目を果たす。Ｔビットセル６２の第２のＮＭＯＳトランジスタ４０及びＢビットセル６３の第４のＮＭＯＳトランジスタ４１は、選択トランジスタの役目を果たし、ゲートはリードゲート制御線（ＲＧＷＬ）に接続される。
【００４０】
スイッチ用の第１のＭＯＳトランジスタ２８は、ＰＭＯＳで、ゲートが第１のイレーズゲート制御線（ＥＧＷＬＰ）に接続され、ソース又はドレインの一方が第１のイレーズ信号線（ＥＧＤＴＰ）に接続されており、ソース又はドレインの他方が電圧緩和用の第３のＭＯＳトランジスタ３０に接続されている。
【００４１】
スイッチ用の第２のＭＯＳトランジスタ３４は、ＮＭＯＳで、ソースが接地電位に接続され、ドレインが電圧緩和用の第４のＭＯＳトランジスタ３２に接続され、ゲートは、第１のイレーズ制御信号線（ＥＧＤＴ）と第２のイレーズゲート制御線（ＥＧＷＬ）を入力とする論理ゲート３６に接続されており、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズゲート制御線（ＥＧＷＬ）によって放電スイッチ用の第２のＭＯＳトランジスタ３４がオン・オフする。ここでは、論理ゲートとしてＮＡＮＤゲート３６を用いた例を示している。
【００４２】
電圧緩和用の第３のＭＯＳトランジスタ３０は、ＰＭＯＳで、ソース又はドレインの一方がＴビットセル６２のイレーズゲート（ＥＧ）ノードに接続され、ソース又はドレインの他方がスイッチ用の第１のＭＯＳトランジスタ２８に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。なお、ＶＤＤ３はＶＤＤよりも高い電源電圧である。
【００４３】
電圧緩和用の第４のＭＯＳトランジスタ３２は、ＮＭＯＳで、ドレインがＴビットセル６２のイレーズゲート（ＥＧ）ノードに接続されており、ソースがスイッチ用の第２のＭＯＳトランジスタ３４に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。
【００４４】
スイッチ用の第５のＭＯＳトランジスタ２９は、ＰＭＯＳで、ゲートが第１のイレーズゲート制御線（ＥＧＷＬＰ）に接続され、ソース又はドレインの一方が第２のイレーズ信号線（ＥＧＤＢＰ）に接続されており、ソース又はドレインの他方が電圧緩和用の第７のＭＯＳトランジスタ３１に接続されている。
【００４５】
スイッチ用の第６のＭＯＳトランジスタ３５は、ＮＭＯＳで、ソースが接地電位に接続され、ドレインが電圧緩和用の第８のＭＯＳトランジスタ３３に接続され、ゲートは、第２のイレーズ制御信号線（ＥＧＤＢ）と第２のイレーズゲート制御線（ＥＧＷＬ）を入力とする論理ゲート３７に接続されており、第２のイレーズ制御信号線（ＥＧＤＢ）及び第２のイレーズゲート制御線（ＥＧＷＬ）によって放電スイッチ用の第６のＭＯＳトランジスタ３５がオン・オフする。ここでは、論理ゲートとしてＮＡＮＤゲート３７を用いた例を示している。
【００４６】
電圧緩和用の第７のＭＯＳトランジスタ３１は、ＰＭＯＳで、ソース又はドレインの一方がＢビットセル６３のイレーズゲート（ＥＧ）ノードに接続され、ソース又はドレインの他方がスイッチ用の第５のＭＯＳトランジスタ２９に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。
【００４７】
電圧緩和用の第８のＭＯＳトランジスタ３３は、ＮＭＯＳで、ドレインがＢビットセル６３のイレーズゲート（ＥＧ）ノードに接続されており、ソースがスイッチ用の第６のＭＯＳトランジスタ３５に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。
【００４８】
さて、図２のメモリユニット６０において、デコードデバイス６１を構成するＭＯＳトランジスタのドレインの下にウェル注入を行えば、高電圧が印加されるデコードデバイス６１の信頼性を向上させることができる。
【００４９】
図３は、図２のメモリユニット６０のデコードデバイス６１内のスイッチ用の第２のＭＯＳトランジスタ３４及び電圧緩和用の第４のＭＯＳトランジスタ３２の断面図の一例である。高電圧が印加される第４のＭＯＳトランジスタ３２のドレインの下にＮウェル注入を行うことで、ドレイン接合耐圧を向上させることができ、デコードデバイス６１の信頼性を向上させることができる。
【００５０】
トリプルウェルプロセスが使用可能であれば、図４に示されるように更にＰウェル注入を行えば、第４のＭＯＳトランジスタ３２のドレイン接合耐圧を更に向上させることができる。
【００５１】
以上のようなウェル注入は、スイッチ用の第１のＭＯＳトランジスタ２８及び電圧緩和用の第３のＭＯＳトランジスタ３０にも適用可能である。同様に、スイッチ用の第５のＭＯＳトランジスタ２９及び電圧緩和用の第７のＭＯＳトランジスタ３１や、スイッチ用の第６のＭＯＳトランジスタ３５及び電圧緩和用の第８のＭＯＳトランジスタ３３にも適用可能であり、メモリセルアレイ全てにおいて適用可能である。
【００５２】
また、図２でメモリユニット６０を構成するＭＯＳトランジスタのゲート酸化膜厚は、ＬＳＩの入出力回路を形成するＭＯＳトランジスタのゲート酸化膜厚と実質的に等しくすることができる。
【００５３】
図５に本発明の第１の実施形態における不揮発性メモリ素子の回路図を、図６にその断面図を示す。本発明の不揮発性メモリ素子は、コントロールゲートトランジスタ７１がＰＭＯＳ、リードトランジスタ７３がＮＭＯＳ、イレーズゲートトランジスタ７２がＮ型のデプレッションＭＯＳ（以下、ＤＭＯＳと略す）の３トランジスタで構成される。
【００５４】
図５において、７４はコントロールゲート（ＣＧ）、７５はイレーズゲート（ＥＧ）、７６はＮＭＯＳトランジスタのドレイン端子、７７はＮＭＯＳトランジスタのソース端子、７８はＰ型シリコン基板端子、７９はフローティングゲート（ＦＧ）である。図６において、８１及び８２はＮ型ウェル領域、８０はＰ型シリコン基板である。ＰＭＯＳ７１、ＮＭＯＳ７３、ＤＭＯＳ７２のポリシリコンゲートは電気的に接続されており、不揮発性メモリ素子のフローティングゲート（ＦＧ）７９を形成する。ＰＭＯＳ７１のＮ型ウェル領域８２はコントロールゲート（ＣＧ）７４、ＤＭＯＳ７２のＮ型ウェル領域８１はイレーズゲート（ＥＧ）７５をなす。ここで、ＤＭＯＳ７２は、ＣＭＯＳプロセスで追加のマスク無く製造することができる。
【００５５】
書き込みはリードトランジスタであるＮＭＯＳトランジスタ７３のチャネル全面における電子のＦＮトンネリング注入、消去はＤＭＯＳ７２のゲートであるフローティングゲート（ＦＧ）７９とソース・ドレイン（Ｓ／Ｄ）拡散層とのオーバーラップ領域で電子のＦＮトンネリング放出で行う。消去時にイレーズゲートトランジスタであるＤＭＯＳ７２を空乏状態で動作させ、フローティングゲート（ＦＧ）７９とＤＭＯＳ７２のＮ型ウェル領域８１との間の容量を（蓄積容量の２８％程度に）小さくすることで、フローティングゲート（ＦＧ）７９とＤＭＯＳ７２のＮ型ウェル領域８１との間に印加される電圧が大きくなり、従来よりも消去速度を高速化することができる。
【００５６】
図７は、本発明の第１の実施形態によるビットセル６２，６３に求められるバイアス条件の例を示す。初めに、スタンバイバイアス条件について説明する。スタンバイ状態では、ビットセル６２，６３のデータ書き換えを行わないので、選択状態、非選択状態に関わらず、リードゲート制御線（ＲＧＷＬ）、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧＴ）、Ｂビットイレーズゲート（ＥＧＢ）が０Ｖ、昇圧電圧（ＶＰＰ）端子がＶＤＤ３−Ｖｔ（ＶＤＤ３はＶＤＤよりも高い電源電圧であり例えば３．３Ｖ、ＶｔはＭＯＳトランジスタの閾値電圧）である。
【００５７】
リードバイアス条件について説明する。選択セルでは、コントロールゲート制御線（ＣＧＷＬ）、リードゲート制御線（ＲＧＷＬ）に電源電圧（ＶＤＤ）を印加し、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）に０Ｖを印加する。非選択セルでは、コントロールゲート制御線（ＣＧＷＬ）、リードゲート制御線（ＲＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）に０Ｖを印加する。
【００５８】
プログラムバイアス条件について説明する。選択セルでは、データプログラムを行うため、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）にＶＰＰを印加し、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。非選択セルでは、データプログラムを行わないため、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。
【００５９】
差動セルのうちＴビットセル６２のイレーズバイアス条件について説明する。選択セルでは、消去を行うＴビットイレーズゲート（ＥＧ）に昇圧電圧（ＶＰＰ）を印加し、コントロールゲート制御線（ＣＧＷＬ）、Ｂビットイレーズゲート（ＥＧ）、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。非選択セルでは、データイレーズを行わないため、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。
【００６０】
差動セルのうちＢビットセル６３のイレーズバイアス条件について説明する。選択セルでは、消去を行うＢビットイレーズゲート（ＥＧ）にＶＰＰを印加し、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。非選択セルでは、データイレーズを行わないため、コントロールゲート制御線（ＣＧＷＬ）、Ｔビットイレーズゲート（ＥＧ）、Ｂビットイレーズゲート（ＥＧ）、リードゲート制御線（ＲＧＷＬ）を０Ｖにする。
【００６１】
次に、図８〜図１２を用いて、差動型メモリユニット６０の全体の動作を説明する。
【００６２】
図８にスタンバイ状態のバイアス条件を示す。スタンバイ状態では、ビットセル６２，６３のデータ書き換えを行わないので、選択状態、非選択状態に関わらず、リードゲート制御線（ＲＧＷＬ）、コントロールゲート制御線（ＣＧＷＬ）、第１のイレーズ信号線（ＥＧＤＴＰ）、第２のイレーズ信号線（ＥＧＤＢＰ）、第２のイレーズ制御信号線（ＥＧＤＢ）、第２のイレーズゲート制御線（ＥＧＷＬ）をＶＳＳの電圧（＝０Ｖ）にする。
【００６３】
図９にリード時のバイアス条件を示す。まず、第１の負荷トランジスタ２６及び第２の負荷トランジスタ２７の各ゲートにローレベル（０Ｖ）のリード制御信号（／ＲＥＡＤ）を印加して、第１の負荷トランジスタ２６及び第２の負荷トランジスタ２７をオン状態とする。更に、ソース線（ＳＬ）の電位をローレベルとするとともに、選択されたコントロールゲート制御線（ＣＧＷＬ）及びリードゲート制御線（ＲＧＷＬ）にハイレベルの電圧（ＶＤＤ）を印加する。それ以外の第２のイレーズゲート制御線（ＥＧＷＬ）、第２のイレーズ制御信号線（ＥＧＤＢ）、第１のイレーズ信号線（ＥＧＤＴＰ）及び第２のイレーズ信号線（ＥＧＤＢＰ）にローレベルの電圧（ＶＳＳ）を印加し、第１のイレーズゲート制御線（ＥＧＷＬＰ）に（ＶＤＤ３−Ｖｔ）の電圧、第１のイレーズ制御信号線（ＥＧＤＴ）にハイレベルの電圧（ＶＤＤ３）を印加する。これにより、選択されたコントロールゲート制御線（ＣＧＷＬ）に接続されたビットセル６２，６３が通電する。ここで、例えば、Ｂビットセル６３のフローティングゲート（ＦＧＢ）に電荷が注入されているとすると、Ｂビットセル６３に接続されたビット相補線（ＢＬＸ）と、電荷が注入されていないＴビットセル６２に接続されたビット線（ＢＬ）との間に電位差が生じるため、この生じた電位差をセンスアンプ４６によりデータとして読み出すことができる。このとき、非選択であるコントロールゲート制御線（ＣＧＷＬ）と接続された他のビットセルは、コントロールゲート制御線（ＣＧＷＬ）及びリードゲート制御線（ＲＧＷＬ）にローレベルの電圧（ＶＳＳ）が印加されているため、各選択トランジスタがオフとなり、各ビット線対（ＢＬ、ＢＬＸ）と電気的に切断されているので、非選択のビットセルがビット線対（ＢＬ、ＢＬＸ）に影響を与えることはない。
【００６４】
図１０にプログラム状態のバイアス条件を示す。プログラム動作では、Ｔビットセル６２及びＢビットセル６３の両方をプログラムする。外部からコントロールゲート制御線（ＣＧＷＬ）、リードゲート制御線（ＲＧＷＬ）、第２のイレーズゲート制御線（ＥＧＷＬ）が選択されたものとし、選択された第２のイレーズゲート制御線（ＥＧＷＬ）にハイレベルの電圧（ＶＤＤ３）、コントロールゲート制御線（ＣＧＷＬ）にハイレベルの昇圧電圧（ＶＰＰ）、リードゲート制御線（ＲＧＷＬ）にローレベルの電圧（ＶＳＳ）、第１のイレーズゲート制御線（ＥＧＷＬＰ）にＶＰＰの中間電圧（ＶＭ）、第１のイレーズ信号線（ＥＧＤＴＰ）及び第２のイレーズ信号線（ＥＧＤＢＰ）にハイレベルの昇圧電圧（ＶＰＰ）、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）にハイレベルの電圧（ＶＤＤ３）を印加する。これにより、Ｔビットセル６２及びＢビットセル６３のコントロールゲート（ＣＧ）端子及びイレーズゲート（ＥＧ）端子にハイレベルの昇圧電圧（ＶＰＰ）が印加される。このとき、Ｔビットセル６２の第１のＮＭＯＳトランジスタ３８及びＢビットセル６３の第３のＮＭＯＳトランジスタ３９においてＦＮトンネリングにより電子がチャネルからフローティングゲートに注入されてデータが書き込まれる。これに対し、非選択状態にある他のコントロールゲート制御線（ＣＧＷＬ）等に接続された他のビットセルにおいては、コントロールゲート制御線（ＣＧＷＬ）にローレベルの電圧（ＶＳＳ）が印加されているので、非選択ビットセルの各フローティングゲートには電荷が注入されることはない。なお、ＶＰＰは７〜１０Ｖの昇圧電圧であるのに対して、ＶＭは例えば３．３〜５Ｖの中間電圧である。
【００６５】
次に、イレーズ動作について述べる。差動セルにおけるイレーズ動作は、ＴビットとＢビットの一方のビットをイレーズすることにより行い、相補セルでデータ“１”及びデータ“０”を記憶する。
【００６６】
図１１にＴビットをイレーズする場合のバイアス条件について示す。外部から第２のイレーズゲート制御線（ＥＧＷＬ）と第１のイレーズゲート制御線（ＥＧＷＬＰ）と第１のイレーズ制御信号線（ＥＧＤＴ）とが選択されたものとし、選択された第２のイレーズゲート制御線（ＥＧＷＬ）にハイレベルの電圧（ＶＤＤ３）、コントロールゲート制御線（ＣＧＷＬ）にローレベルの電圧（ＶＳＳ）、リードゲート制御線（ＲＧＷＬ）にローレベルの電圧（ＶＳＳ）、第１のイレーズゲート制御線（ＥＧＷＬＰ）にＶＰＰの中間電圧（ＶＭ）、第１のイレーズ信号線（ＥＧＤＴＰ）にハイレベルの昇圧電圧（ＶＰＰ）、第２のイレーズ信号線（ＥＧＤＢＰ）にローレベルの電圧（ＶＳＳ）、第１のイレーズ制御信号線（ＥＧＤＴ）にハイレベルの電圧（ＶＤＤ３）、第２のイレーズ制御信号線（ＥＧＤＢ）にローレベルの電圧（ＶＳＳ）を印加する。これにより、Ｔビットセル６２及びＢビットセル６３のコントロールゲート（ＣＧ）端子にローレベルの電圧（ＶＳＳ）、Ｔビットセル６２のイレーズゲート（ＥＧ）端子にハイレベルの昇圧電圧（ＶＰＰ）、Ｂビットセル６３のイレーズゲート（ＥＧ）端子にローレベルの電圧（ＶＳＳ）が印加される。このとき、Ｔビットセル６２のフローティングゲート（ＦＧＴ）から蓄積電荷がＴビットセル６２のイレーズゲート（ＥＧ）へ放出されてデータが消去される。Ｂビットセル６３では消去は起こらない。
【００６７】
図１２にＢビットをイレーズする場合のバイアス条件について示す。外部から第２のイレーズゲート制御線（ＥＧＷＬ）と第１のイレーズゲート制御線（ＥＧＷＬＰ）と第２のイレーズ制御信号線（ＥＧＤＢ）とが選択されたものとし、選択された第２のイレーズゲート制御線（ＥＧＷＬ）にハイレベルの電圧（ＶＤＤ３）、コントロールゲート制御線（ＣＧＷＬ）にローレベルの電圧（ＶＳＳ）、リードゲート制御線（ＲＧＷＬ）にローレベルの電圧（ＶＳＳ）、第１のイレーズゲート制御線（ＥＧＷＬＰ）にＶＰＰの中間電圧（ＶＭ）、第１のイレーズ信号線（ＥＧＤＴＰ）にローレベルの電圧（ＶＳＳ）、第２のイレーズ信号線（ＥＧＤＢＰ）にハイレベルの昇圧電圧（ＶＰＰ）、第１のイレーズ制御信号線（ＥＧＤＴ）にローレベルの電圧（ＶＳＳ）、第２のイレーズ制御信号線（ＥＧＤＢ）にハイレベルの電圧（ＶＤＤ３）を印加する。これにより、Ｔビットセル６２及びＢビットセル６３のコントロールゲート（ＣＧ）端子にローレベルの電圧（ＶＳＳ）、Ｔビットセル６２のイレーズゲート（ＥＧ）端子にローレベルの電圧（ＶＳＳ）、Ｂビットセル６３のイレーズゲート（ＥＧ）端子にハイレベルの昇圧電圧（ＶＰＰ）が印加される。このとき、Ｂビットセル６３のフローティングゲート（ＦＧＢ）から蓄積電荷がＢビットセル６３のイレーズゲート（ＥＧ）へ放出されてデータが消去される。Ｔビットセル６２では消去は起こらない。
【００６８】
さて、スタンバイ動作（図８）、リード動作（図９）において、第１のイレーズ制御信号線（ＥＧＤＴ）をＶＤＤ３としているのは一例であり、必ずしもＶＤＤ３である必要はない。スタンバイ動作（図８）及びリード動作（図９）では、Ｔビットセル６２のイレーズゲート（ＥＧ）及びＢビットセル６３のイレーズゲート（ＥＧ）を０Ｖにするために、第２のイレーズゲート制御線（ＥＧＷＬ）をＶＳＳにすればよい。したがって、スタンバイ動作及びリード動作では、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）の値はドント・ケアでよい。
【００６９】
図１３は、入力データ信号（ＤＩＮ）及びプログラム信号（ＰＲＯＧ）を入力として、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）を出力する回路例を示す。プログラム動作、イレーズ動作、リード動作、スタンバイ動作の各状態において、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）の値を図１４にまとめる。
【００７０】
プログラム動作では、入力データ信号（ＤＩＮ）はドント・ケア、プログラム信号（ＰＲＯＧ）はハイレベルの電圧（例えば、ＶＤＤ３）にして、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）に両方ハイレベルの電圧（ＶＤＤ３）を出力すればよい。
【００７１】
イレーズ動作では、入力データ信号（ＤＩＮ）がローレベルの電圧（ＶＳＳ）、プログラム信号（ＰＲＯＧ）がローレベルの電圧（ＶＳＳ）のとき、第１のイレーズ制御信号線（ＥＧＤＴ）はハイレベルの電圧（ＶＤＤ３）、第２のイレーズ制御信号線（ＥＧＤＢ）はローレベルの電圧（ＶＳＳ）を出力すればよい。また、入力データ信号（ＤＩＮ）がハイレベルの電圧（ＶＤＤ３）、プログラム信号（ＰＲＯＧ）がローレベルの電圧（ＶＳＳ）のとき、第１のイレーズ制御信号線（ＥＧＤＴ）はローレベルの電圧（ＶＳＳ）、第２のイレーズ制御信号線（ＥＧＤＢ）はハイレベルの電圧（ＶＤＤ３）を出力すればよい。このようなバイアス設定により、任意の列線を選択して、入力データに基づいてＴビットセル６２のイレーズゲート（ＥＧ）及びＢビットセル６３のイレーズゲート（ＥＧ）に電圧を転送することができ、ビットごとの選択消去動作が可能である。
【００７２】
リード動作、スタンバイ動作については、上述のとおり、入力データ信号（ＤＩＮ）はドント・ケア、プログラム信号（ＰＲＯＧ）をローレベルの電圧（ＶＳＳ）にして、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）をドント・ケアにすればよい。このとき、第２のイレーズゲート制御線（ＥＧＷＬ）をＶＳＳにすれば、Ｔビットセル６２のイレーズゲート（ＥＧ）及びＢビットセル６３のイレーズゲート（ＥＧ）をＶＳＳにすることができる。
【００７３】
図１５は、プリデコードされたアドレス信号（ＰＡ＜ｎ＞）及び入力データ信号（ＤＩＮ）及びプログラム信号（ＰＲＯＧ）を入力として、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）を出力する回路例を示す。また、プログラム動作、イレーズ動作、リード動作、スタンバイ動作の各状態において、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）の値を図１６にまとめる。
【００７４】
この例に示すように、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）をプリデコードされたアドレス信号（ＰＡ＜ｎ＞）及び入力データ信号（ＤＩＮ）及びプログラム信号（ＰＲＯＧ）から生成させることで、任意の列線を選択してビットごとの選択消去が可能である。
【００７５】
プログラム動作では、アドレス信号（ＰＡ＜ｎ＞）及び入力データ信号（ＤＩＮ）はドント・ケア、プログラム信号（ＰＲＯＧ）はハイレベルの電圧（例えば、ＶＤＤ３）にして、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）を両方ハイレベルの電圧（ＶＤＤ３）を出力するようにすればよい。あとは図１０の所で説明したように各制御線のバイアス電圧を設定すれば、Ｔビットセル６２及びＢビットセル６３の両方をプログラムすることができる。
【００７６】
イレーズ動作では、アドレス信号（ＰＡ＜ｎ＞）がハイレベルの電圧（ＶＤＤ３）、入力データ信号（ＤＩＮ）がローレベルの電圧（ＶＳＳ）、プログラム信号（ＰＲＯＧ）がローレベルの電圧（ＶＳＳ）のとき、第１のイレーズ制御信号線（ＥＧＤＴ）はハイレベルの電圧（ＶＤＤ３）、第２のイレーズ制御信号線（ＥＧＤＢ）はローレベルの電圧（ＶＳＳ）を出力すればよい。また、アドレス信号（ＰＡ＜ｎ＞）がハイレベルの電圧（ＶＤＤ３）、入力データ信号（ＤＩＮ）がハイレベルの電圧（ＶＤＤ３）、プログラム信号（ＰＲＯＧ）がローレベルの電圧（ＶＳＳ）のとき、第１のイレーズ制御信号線（ＥＧＤＴ）はローレベルの電圧（ＶＳＳ）、第２のイレーズ制御信号線（ＥＧＤＢ）はハイレベルの電圧（ＶＤＤ３）を出力すればよい。このようなバイアス電圧設定により、任意の列線を選択して、入力データに基づいてＴビットセル６２のイレーズゲート（ＥＧ）及びＢビットセル６３のイレーズゲート（ＥＧ）に電圧を転送することができ、ビットごとの選択消去動作が可能である。アドレス信号（ＰＡ＜ｎ＞）がローレベルの電圧（ＶＳＳ）のときは、入力データ信号（ＤＩＮ）及びプログラム信号（ＰＲＯＧ）によらず、第１のイレーズ制御信号線（ＥＧＤＴ）はローレベルの電圧（ＶＳＳ）、第２のイレーズ制御信号線（ＥＧＤＢ）はローレベルの電圧（ＶＳＳ）を出力すればよい。
【００７７】
リード動作、スタンバイ動作については、第１のイレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズ制御信号線（ＥＧＤＢ）をドント・ケアにすればよい。このとき、第２のイレーズゲート制御線（ＥＧＷＬ）をＶＳＳにすれば、Ｔビットセル６２のイレーズゲート（ＥＧ）及びＢビットセル６３のイレーズゲート（ＥＧ）をＶＳＳにすることができる。
【００７８】
次に、図１のメモリアレイ構成におけるプログラム動作時のバイアス条件と、選択消去時のバイアス条件とを説明する。
【００７９】
図１に示されるメモリアレイ構成では、ワード線単位でビットごとの選択消去を行うことができる。つまり、全ビット一括書き込みを行い、その後、ビットごとの選択消去を行うことで、“１”、“０”のデータを記憶させることが可能となる。ここでは、同一ワード線上に接続されるユニットＡ及びユニットＢを選択し、ユニットＡに“０”データ、ユニットＢに“１”データを記憶させるものとする。
【００８０】
図１７は、プログラム動作時のバイアス条件を示す。図１７に示すように、ＥＧＷＬ０、ＥＧＷＬ１にハイレベルの電圧（ＶＤＤ３）、ＥＧＷＬＰ０、ＥＧＷＬＰ１にＶＰＰの中間レベルの電圧（ＶＭ）、ＲＧＷＬ０、ＲＧＷＬ１にローレベルの電圧（ＶＳＳ）、ＣＧＷＬ０、ＣＧＷＬ１にハイレベルの電圧（ＶＰＰ）、ＥＧＤＴ０、ＥＧＤＢ０、ＥＧＤＴ１、ＥＧＤＢ１にハイレベルの電圧（ＶＤＤ３）、ＥＧＤＴＰ０、ＥＧＤＢＰ０、ＥＧＤＴＰ１、ＥＧＤＢＰ１にハイレベルの電圧（ＶＰＰ）を印加する。以上のバイアス条件により、ユニットＡ、ユニットＢ、ユニットＣ、ユニットＤの各差動ビットセルのＣＧ及びＥＧにＶＰＰの高電圧が印加されフローティングゲートへ電子の書き込みが行われる。これにより、全ビット一括書き込みが達成される。
【００８１】
図１８は、イレーズ動作時のバイアス条件を示す。まず、行方向については、図１８に示すように、ＥＧＷＬ０にハイレベルの電圧（ＶＤＤ３）、ＥＧＷＬＰ０にＶＰＰの中間レベルの電圧（ＶＭ）を印加してワード線を選択状態にする。また、ＣＧＷＬ０及びＲＧＷＬ０にローレベルの電圧（ＶＳＳ）を与えることでリード用のＭＯＳトランジスタをオフにしておく。非選択のワード線については、ＥＧＷＬ１にローレベルの電圧（ＶＳＳ）、ＥＧＷＬＰ１にハイレベルの電圧（ＶＰＰ）、ＣＧＷＬ１及びＲＧＷＬ１にローレベルの電圧（ＶＳＳ）を印加する。次に、列方向については、ユニットＡを選択し、“０”データを書き込むためには、ユニットＡの差動セルのうちＴビットを消去する必要がある。よって、図１８に示すように、ＥＧＤＴ０にハイレベルの電圧（ＶＤＤ３）、ＥＧＤＴＰ０にハイレベルの電圧（ＶＰＰ）を印加してＴビットの消去を行い、消去を行わないＢビットに対してはＥＧＤＢ０及びＥＧＤＢＰ０にローレベルの電圧（ＶＳＳ）を印加する。一方、ユニットＢを選択し、“１”データを書き込むためには、ユニットＢの差動セルのうちＢビットを消去する必要がある。よって、ＴビットとＢビットに印加するバイアス条件がユニットＡと逆である。ＥＧＤＴ１、ＥＧＤＴＰ１にローレベルの電圧（ＶＳＳ）を印加し、ＥＧＤＢ１にハイレベルの電圧（ＶＤＤ３）、ＥＧＤＢＰ１にハイレベルの電圧（ＶＰＰ）を印加する。
【００８２】
このとき、非選択状態にあるユニットＣに対しては、ＥＧＷＬＰ１にハイレベルの電圧（ＶＰＰ）を印加しているため、ＥＧＤＴＰ０のＶＰＰはユニットＣ内のＴビットセルに転送されない。更に、ＥＧＷＬ１にローレベルの電圧（ＶＳＳ）を印加しているので、Ｔビットセル及びＢビットセルの両ＥＧ端子はいずれもローレベルの電圧（ＶＳＳ）に放電され、消去動作モードには一切ならない。また、非選択状態にあるユニットＤに対しても、ＥＧＷＬＰ１にハイレベルの電圧（ＶＰＰ）を印加しているため、ＥＧＤＢＰ１のＶＰＰはユニットＤ内のＢビットセルに転送されない。更に、ＥＧＷＬ１にローレベルの電圧（ＶＳＳ）を印加しているので、Ｔビットセル及びＢビットセルの両ＥＧ端子はいずれもローレベルの電圧（ＶＳＳ）に放電され、消去動作モードには一切ならない。
【００８３】
以上のように、第１の実施形態によると、データ保持信頼性の優れた、ビットごとの選択消去が可能な不揮発性メモリをアレイ化することが可能となり、コア面積の大幅な縮小が可能となる。更に、キャパシタをＭＯＳトランジスタで構成することによりＣＭＯＳプロセスで製造することが可能になり、コストの安価な不揮発性半導体記憶装置を実現できる。
【００８４】
《第２の実施形態》
図１９は、本発明の第２の実施形態によるシングルセル型不揮発性半導体記憶装置のメモリアレイ構成を示す。ここでも、２×２のメモリユニット（ユニットＡ、ユニットＢ、ユニットＣ、ユニットＤの４つ）９０ａ，９０ｂ，９０ｃ，９０ｄからなるアレイについて説明する。第１行に属するユニットＡ及びユニットＢは４本のワード線（ＣＧＷＬ０，ＲＧＷＬ０，ＥＧＷＬ０，ＥＧＷＬＰ０）を、第２行に属するユニットＣ及びユニットＤは他の４本のワード線（ＣＧＷＬ１，ＲＧＷＬ１，ＥＧＷＬ１，ＥＧＷＬＰ１）をそれぞれ共有する。また、第１列に属するユニットＡ及びユニットＣは１本のビット線（ＢＬ０）を、第２列に属するユニットＢ及びユニットＤは他の１本のビット線（ＢＬ１）をそれぞれ共有する。更に、ユニットＡ及びユニットＣは２本の信号線（ＥＧＤＴ０，ＥＧＤＴＰ０）を、ユニットＢ及びユニットＤは他の２本の信号線（ＥＧＤＴ１，ＥＧＤＴＰ１）をそれぞれ共有する。２２は負荷トランジスタ（ＰＭＯＳ）、２３はセンスアンプである。
【００８５】
図２０は、本発明の第２の実施形態によるメモリユニットの回路図である。図２０に示したメモリユニット９０は、図１９中の２×２のメモリユニット９０ａ，９０ｂ，９０ｃ，９０ｄの各々に対応するものであり、デコードデバイス９１と、ＭＯＳトランジスタで構成されたビットセル９２とを備えている。ただし、図２０では図１９中の信号名末尾の“０”及び“１”は省略されている。
【００８６】
デコードデバイス９１は、選択消去信号をビットセル９２のイレーズゲート（ＥＧ）へ伝送するためのスイッチ用の第１のＭＯＳトランジスタ１３と、ビットセル９２のＥＧノードを放電するためのスイッチ用の第２のＭＯＳトランジスタ１６と、ビットセル９２のイレーズゲート（ＥＧ）とスイッチ用の第１のＭＯＳトランジスタ１３との間にあるゲート・ドレイン間の電圧緩和用の第３のＭＯＳトランジスタ１４と、ビットセル９２のイレーズゲート（ＥＧ）とスイッチ用の第２のＭＯＳトランジスタ１６との間にあるゲート・ドレイン間の電圧緩和用の第４のＭＯＳトランジスタ１５とで構成されている。
【００８７】
ビットセル９２は、コントロールゲート（ＣＧ）をなすＭＯＳトランジスタで構成された第１のキャパシタ２４と、イレーズゲート（ＥＧ）をなすＭＯＳトランジスタで構成された第２のキャパシタ２５と、ソースが共通ソース線（ＳＬ）と接続され、ゲートが第１のキャパシタ２４及び第２のキャパシタ２５と共有されてフローティングゲート（ＦＧ）を構成する第１のＮＭＯＳトランジスタ１９と、ソースが第１のＮＭＯＳトランジスタ１９のドレインと接続され、ドレインがビット線（ＢＬ）に接続された第２のＮＭＯＳトランジスタ１８とから構成されている。第１及び第２のキャパシタ２４，２５の各一端が第１のＮＭＯＳトランジスタ１９のゲートに接続されフローティングゲート（ＦＧ）をなす。
【００８８】
ビットセル９２のコントロールゲート（ＣＧ）はコントロールゲート制御線（ＣＧＷＬ）に接続される。ビットセル９２の第１のＮＭＯＳトランジスタ１９は、リードトランジスタの役目を果たす。ビットセル９２の第２のＮＭＯＳトランジスタ１８は、選択トランジスタの役目を果たし、ゲートはリードゲート制御線（ＲＧＷＬ）に接続される。
【００８９】
スイッチ用の第１のＭＯＳトランジスタ１３は、ＰＭＯＳで、ゲートが第１のイレーズゲート制御線（ＥＧＷＬＰ）に接続され、ソース又はドレインの一方がイレーズ信号線（ＥＧＤＴＰ）に接続されており、ソース又はドレインの他方が電圧緩和用の第３のＭＯＳトランジスタ１４に接続されている。
【００９０】
スイッチ用の第２のＭＯＳトランジスタ１６は、ＮＭＯＳで、ソースが接地電位に接続され、ドレインが電圧緩和用の第４のＭＯＳトランジスタ１５に接続され、ゲートは、イレーズ制御信号線（ＥＧＤＴ）と第２のイレーズゲート制御線（ＥＧＷＬ）を入力とする論理ゲート１７に接続されており、イレーズ制御信号線（ＥＧＤＴ）及び第２のイレーズゲート制御線（ＥＧＷＬ）によって放電スイッチ用の第２のＭＯＳトランジスタ１６がオン・オフする。ここでは、論理ゲートとしてＮＡＮＤゲート１７を用いた例を示している。
【００９１】
電圧緩和用の第３のＭＯＳトランジスタ１４は、ＰＭＯＳで、ソース又はドレインの一方がビットセル９２のイレーズゲート（ＥＧ）ノードに接続され、ソース又はドレインの他方がスイッチ用の第１のＭＯＳトランジスタ１３に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。なお、ＶＤＤ３はＶＤＤよりも高い電源電圧である。
【００９２】
電圧緩和用の第４のＭＯＳトランジスタ１５は、ＮＭＯＳで、ドレインがビットセル９２のイレーズゲート（ＥＧ）ノードに接続されており、ソースがスイッチ用の第２のＭＯＳトランジスタ１６に接続され、ゲートが電源電圧（ＶＤＤ３）に接続されている。
【００９３】
第２の実施形態の動作は第１の実施形態と同様であるので、詳細な説明は省略する。
【００９４】
以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、図２１に概念的に示すように、ＭＯＳトランジスタで構成された読み出しデバイスと、消去デバイスとが接続され、読み出しデバイスと消去デバイスとのゲートが共有され、行選択信号と列選択信号とで制御されるデコードデバイスの出力が消去デバイスに接続され、読み出しデバイスと消去デバイスとデコードデバイスとからなるメモリユニットがアレイ状に複数個配列されたことを特徴とするものである。
【００９５】
なお、本発明は、図５及び図６に示した不揮発性メモリ素子を採用する場合に限らず、図２２及び図２３に示した不揮発性メモリ素子を採用する場合にも適用可能である。また、コントロールゲートキャパシタ及びイレーズゲートキャパシタをＭＯＳトランジスタ構成としない場合にも、本発明は適用可能である。
【産業上の利用可能性】
【００９６】
本発明に係る不揮発性半導体記憶装置は、ＣＭＯＳプロセスで製造可能な不揮発性半導体記憶装置であり、回路トリミングやセキュアデータなどの情報実装用途として極めて有用である。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態による差動セル型不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。
【図２】本発明の第１の実施形態によるメモリユニットの回路図である。
【図３】本発明の第１の実施形態によるメモリユニットを構成するトランジスタのドレイン接合耐圧向上対策の例を示す断面図である。
【図４】本発明の第１の実施形態によるメモリユニットを構成するトランジスタのドレイン接合耐圧向上対策の他の例を示す断面図である。
【図５】本発明の第１の実施形態による不揮発性メモリ素子の回路図である。
【図６】本発明の第１の実施形態による不揮発性メモリ素子の断面図である。
【図７】本発明の第１の実施形態によるビットセルに求められるバイアス条件の例を示す図である。
【図８】本発明の第１の実施形態によるメモリユニットのスタンバイ動作を示す回路図である。
【図９】本発明の第１の実施形態によるメモリユニットのリード動作を示す回路図である。
【図１０】本発明の第１の実施形態によるメモリユニットのプログラム動作を示す回路図である。
【図１１】本発明の第１の実施形態によるメモリユニットのＴビットイレーズ動作を示す回路図である。
【図１２】本発明の第１の実施形態によるメモリユニットのＢビットイレーズ動作を示す回路図である。
【図１３】本発明の第１の実施形態によるメモリユニットのためのイレーズ制御信号生成回路の例を示す回路図である。
【図１４】図１３の回路の動作説明図である。
【図１５】本発明の第１の実施形態によるメモリユニットのためのイレーズ制御信号生成回路の他の例を示す回路図である。
【図１６】図１５の回路の動作説明図である。
【図１７】本発明の第１の実施形態によるメモリアレイ構成のプログラム動作時のバイアス条件を示す回路図である。
【図１８】本発明の第１の実施形態によるメモリアレイ構成のイレーズ動作時のバイアス条件を示す回路図である。
【図１９】本発明の第２の実施形態によるシングルセル型不揮発性半導体記憶装置のメモリアレイ構成を示す回路図である。
【図２０】本発明の第２の実施形態によるメモリユニットの回路図である。
【図２１】本発明に係る不揮発性半導体記憶装置の構成を概念的に示す回路図である。
【図２２】従来の不揮発性メモリ素子の回路図である。
【図２３】従来の不揮発性メモリ素子の断面図である。
【符号の説明】
【００９８】
１  コントロールゲートトランジスタ（ＰＭＯＳ）
２  イレーズゲートトランジスタ（ＰＭＯＳ）
３  リードトランジスタ（ＮＭＯＳ）
４  コントロールゲート（ＣＧ）
５  イレーズゲート（ＥＧ）
６  ＮＭＯＳトランジスタのドレイン端子
７  ＮＭＯＳトランジスタのソース端子
８  Ｐ型シリコン基板端子
９  フローティングゲート（ＦＧ）
１０  Ｐ型シリコン基板
１１，１２  Ｎ型ウェル領域
１３  消去信号転送トランジスタ（ＰＭＯＳ）
１４  電圧緩和トランジスタ（ＰＭＯＳ）
１５  電圧緩和トランジスタ（ＮＭＯＳ）
１６  ＥＧノード放電トランジスタ（ＮＭＯＳ）
１７  ＮＡＮＤゲート
１８  選択トランジスタ（ＮＭＯＳ）
１９  リードトランジスタ（ＮＭＯＳ）
２２  負荷トランジスタ（ＰＭＯＳ）
２３  センスアンプ
２４  コントロールゲートキャパシタ（容量カップリングデバイス）
２５  イレーズゲートキャパシタ（消去デバイス）
２６  第１の負荷トランジスタ（ＰＭＯＳ）
２７  第２の負荷トランジスタ（ＰＭＯＳ）
２８  第１の消去信号転送トランジスタ（ＰＭＯＳ）
２９  第２の消去信号転送トランジスタ（ＰＭＯＳ）
３０  第１の電圧緩和トランジスタ（ＰＭＯＳ）
３１  第２の電圧緩和トランジスタ（ＰＭＯＳ）
３２  第３の電圧緩和トランジスタ（ＮＭＯＳ）
３３  第４の電圧緩和トランジスタ（ＮＭＯＳ）
３４  第１のＥＧノード放電トランジスタ（ＮＭＯＳ）
３５  第２のＥＧノード放電トランジスタ（ＮＭＯＳ）
３６  第１のＮＡＮＤゲート
３７  第２のＮＡＮＤゲート
３８  第１のリードトランジスタ（ＮＭＯＳ）
３９  第２のリードトランジスタ（ＮＭＯＳ）
４０  第１の選択トランジスタ（ＮＭＯＳ）
４１  第２の選択トランジスタ（ＮＭＯＳ）
４６  センスアンプ
４７  第１のコントロールゲートキャパシタ（容量カップリングデバイス）
４８  第２のコントロールゲートキャパシタ（容量カップリングデバイス）
４９  第１のイレーズゲートキャパシタ（消去デバイス）
５０  第２のイレーズゲートキャパシタ（消去デバイス）
６０，６０ａ，６０ｂ，６０ｃ，６０ｄ  メモリユニット
６１  デコードデバイス
６２  Ｔビットセル
６３  Ｂビットセル
７１  コントロールゲートトランジスタ（ＰＭＯＳ）
７２  イレーズゲートトランジスタ（ＤＭＯＳ）
７３  リードトランジスタ（ＮＭＯＳ）
７４  コントロールゲート（ＣＧ）
７５  イレーズゲート（ＥＧ）
７６  ＮＭＯＳトランジスタのドレイン端子
７７  ＮＭＯＳトランジスタのソース端子
７８  Ｐ型シリコン基板端子
７９  フローティングゲート（ＦＧ）
８０  Ｐ型シリコン基板
８１，８２  Ｎ型ウェル領域
９０，９０ａ，９０ｂ，９０ｃ，９０ｄ  メモリユニット
９１  デコードデバイス
９２  ビットセル
ＢＬ  ビット線
ＢＬＸ  ビット相補線
ＣＧ  コントロールゲート
ＣＧＷＬ  コントロールゲート制御線
ＥＧ  イレーズゲート
ＥＧ（Ｂ）  ＢビットセルのＥＧ端子
ＥＧ（Ｔ）  ＴビットセルのＥＧ端子
ＥＧＤＢ  第２のイレーズ制御信号線
ＥＧＤＢＰ  第２のイレーズ信号線
ＥＧＤＴ  第１のイレーズ制御信号線
ＥＧＤＴＰ  第１のイレーズ信号線
ＥＧＷＬ  第２のイレーズゲート制御線
ＥＧＷＬＰ  第１のイレーズゲート制御線
ＦＧ  フローティングゲート
ＦＧＢ  Ｂビットセルのフローティングゲート
ＦＧＴ  Ｔビットセルのフローティングゲート
ＲＥＡＤ  リード制御信号
ＲＧ  リードゲート
ＲＧＷＬ  リードゲート制御線
ＳＬ  ソース線
ＶＤＤ  電源電圧
ＶＤＤ３  電源電圧（ＶＤＤ３＞ＶＤＤ）
ＶＭ  ＶＰＰの中間電圧（３．３〜５Ｖ）
ＶＰＰ  昇圧電圧（７〜１０Ｖ）
ＶＳＳ  接地電位
Ｖｔ  閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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