(57)【要約】【課題】選択的にネガティブワード線駆動方式を用いた半導体メモリ装置を提供してメモリ装置の安定性を確保し、かつ、パワー不足の現象などを解決することを課題とする。【解決手段】本発明の半導体メモリ装置は、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部とを備えて選択的にネガティブワード線を駆動することにより前記課題を解決する。【選択図】図２
2008165956.tif 000002
【特許請求の範囲】
【請求項１】
接地電圧より低い低電圧を供給する低電圧供給部と、
前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部と
を備えて選択的にネガティブワード線を駆動することを特徴とする半導体メモリ装置。
【請求項２】
前記電圧選択部が、
セルフリフレッシュ信号を受信して動作し、
セルフリフレッシュモードのときは、前記低電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧として供給し、
セルフリフレッシュモードではないときは、前記接地電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧として供給することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記電圧選択部が、
前記低電圧を前記電圧選択部の出力端へと供給し、前記セルフリフレッシュ信号が「ハイ」で入力されるとターンオンされるパスゲート１と、
前記接地電圧を前記電圧選択部の出力端へと供給し、前記セルフリフレッシュ信号が「ロー」で入力されると、ターンオンされるパスゲート２と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記パスゲート１が、
ゲートに前記セルフリフレッシュ信号を受信し、自体のドレイン・ソース伝送線路によって前記低電圧と前記電圧選択部の出力端とを接続するＮＭＯＳトランジスタと、
ゲートにて前記セルフリフレッシュ信号を反転させて受信し、自体のドレイン・ソース伝送線路によって前記低電圧と前記電圧選択部の出力端とを接続するＰＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
前記パスゲート２が、
ゲートにて前記セルフリフレッシュ信号を反転させて受信し、自体のドレイン・ソース伝送線路によって前記接地電圧と前記電圧選択部の出力端とを接続するＮＭＯＳトランジスタと、
ゲートにて前記セルフリフレッシュ信号を受信し、自体のドレイン・ソース伝送線路で前記接地電圧と前記電圧選択部の出力端とを接続するＰＭＯＳトランジスタと
を備えることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記電圧選択部が、
前記セルフリフレッシュ信号を受信するとき、論理「ロー」のレベルを前記低電圧のレベルに合せるためにローレベルシフターを経て受信することを特徴とする請求項２〜５のいずれか１項に記載の半導体メモリ装置。
【請求項７】
前記ワード線駆動回路が、
ブロック選択アドレスを生成するブロック選択アドレス生成部と、
ワード線のディセーブル制御信号を生成してメインワード線ドライバ及び補助ドライバを制御するローデコーダコントローラと、
前記ブロック選択アドレス信号のうちの一部をコードした信号及び前記ワード線のディセーブル信号をコードしてメインワード線を駆動する前記メインワード線ドライバと、
前記ブロック選択アドレス信号のうちの一部をコードした信号及び前記ワード線のディセーブル信号をコードして補助ドライバ出力信号を出力する前記補助ドライバと、
該補助ドライバの出力信号及びメインワード線ドライバの出力信号に応答してサブワード線を駆動するサブワード線ドライバと
を備え、
前記電圧選択部から供給された電圧が前記ローデコーダコントローラ、前記メインワード線ドライバ、前記補助ドライバ、及び前記サブワード線ドライバから出力される信号の論理「ロー」の電圧レベルになることを特徴とする請求項１〜５のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、更に詳しくは、ネガティブワード線を駆動する半導体メモリ装置に関する。
【背景技術】
【０００２】
ネガティブワード線駆動方式とは、ワード線駆動回路がワード線を駆動するにあたって、ワード線をイネーブルさせるときは、ワード線に高電圧ＶＰＰを供給し、ワード線をディセーブルさせるときは、ワード線に接地電圧ＶＳＳより低い電圧ＶＢＢＷを供給する方式をいう。すなわち、通常のワード線駆動方式においては、ワード線のディセーブルの際のワード線に接地電圧ＶＳＳを供給するが、ネガティブワード線駆動方式においては、ワード線のディセーブルの際のワード線に接地電圧ＶＳＳより低い電圧ＶＢＢＷを供給する。
【０００３】
このようなネガティブワード線駆動方式を用いることになれば、リフレッシュ特性が向上し、他のＡＣパラメーターが改善する効果がある。特に、ワード線がディセーブルされる電位として接地電圧ＶＳＳより低い電圧ＶＢＢＷのレベルを用いるようになって、セル（ｃｅｌｌ）の情報保有時間（ｒｅｔｅｎｔｉｏｎ  ｔｉｍｅ）を増やし、リフレッシュ周期を増加させ、ＴＷＲ（ｗｒｉｔｅ  ｒｅｃｏｖｅｒｙ  ｔｉｍｅ）を改善する長所があるため、ネガティブワード線駆動方式が採用される。
【０００４】
図１は、従来のネガティブワード線を駆動する半導体メモリ装置のブロック図である。
【０００５】
同図に示すように、従来の半導体メモリ装置は、ブロック選択アドレス生成部１０、ローデコーダコントローラ２０、補助ドライバ３０、メインワード線ドライバ４０、及びサブワード線ドライバ５０を備える。
【０００６】
概略的な動作を説明すると、アクティブ信号によってブロック情報を有するブロック選択アドレスＢＡＸがブロック選択アドレス生成部１０から生成される。ブロック選択アドレスＢＡＸ<３：８>によってメインワード線ドライバ４０が駆動されてメインワード線ＭＷＬＢ（Ｂは、反転信号を示す）が選択される一方、ブロック選択アドレスＢＡＸ<０：２>によって補助ドライバ３０が駆動され、補助ドライバ３０の出力ＦＸＢによってサブワード線ドライバが駆動され、サブワード線ＳＷＬが選択される。
【０００７】
ローデコーダコントローラ２０は、ワード線をディセーブルさせるワード線オフ信号ＷＬＯＦＦ（プリチャージ信号）を生成する。このワード線オフ信号ＷＬＯＦＦによって補助ドライバ３０及びメインワード線ドライバ４０がコントロールされる。すなわち、ワード線のイネーブルは、ブロック選択アドレスＢＡＸによって行われ、一方、ワード線のディセーブルは、ワード線オフ信号ＷＬＯＦＦによって行われる。
【０００８】
図１に示す各ブロック（２０〜５０）を指している矢印は、当該ブロックの動作電源のうち、論理「ロー」レベルの電源であって、接地電圧ＶＳＳより低い電圧ＶＢＢＷを用いてネガティブワード線駆動方式を用いることを意味する。すなわち、ワード線のディセーブルの際、ワード線には接地電圧ＶＳＳより低い電圧ＶＢＢＷが供給される。
【０００９】
半導体メモリ装置におけるリフレッシュ特性は、ワード線がどれほどセルのデータをよく保存しているかにかかっている。すなわち、セルのデータ保存時間が長いほどパフォーマンス及び安定性の側面で良い製品と言える。したがって、セルのデータ保存力を増やすために上述のように、ワード線オフ電源として接地電圧ＶＳＳより低い電圧ＶＢＢＷを用いたネガティブワード線駆動方式を用いる。
【００１０】
しかし、半導体メモリ装置において、アクティブ信号は、ｔＲＲＤ（アクティブ〜アクティブコマンドまでの時間）ごとに入ることもあり、クロックごとに休まずにバンクアクティブをさせながら書き込み（ｗｒｉｔｅ）や読み出し（ｒｅａｄ）動作を繰り返すこともあり得る。このとき、ネガティブワード線駆動方式を用いると、低電圧ＶＢＢＷを生成するための電流消費のため、パワーの不足という現象が生じる可能性がある。
【００１１】
また、信号のスウィング幅がＶＰＰからＶＢＢＷへと広がるため、ネガティブワード線駆動方式の本来の目的であるセルの保存時間を増加させることより、かえって、ノイズによるリフレッシュ及びノーマル動作において、深刻な誤動作を招き、メモリ装置の安定性に悪い影響を及ぼす問題がある。
【特許文献１】特開平１１−２６５５７７
【特許文献２】特開平１１−２５０６５５
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記の従来技術の問題を解決するためになされたものであって、その目的は、選択的にネガティブワード線駆動方式を用いた半導体メモリ装置を提供してメモリ装置の安定性を確保し、かつ、パワー不足の現象などを解決することにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するための本発明に係る選択的にネガティブワード線を駆動する半導体メモリ装置は、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路内で用いられる論理「ロー」レベルの電圧で供給する電圧選択部とを備える。
【００１４】
また、前記電圧選択部は、セルフリフレッシュ信号を受信して動作し、セルフリフレッシュモードの際は、前記低電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧で供給し、セルフリフレッシュモードでない際は、前記接地電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧で供給することを特徴とする。
【００１５】
すなわち、第一発明では、接地電圧より低い低電圧を供給する低電圧供給部と、前記低電圧又は前記接地電圧のうちの１つを選択してワード線駆動回路に供給する電圧選択部とを備えて選択的にネガティブワード線を駆動することを特徴とする半導体メモリ装置を提供する。
【００１６】
第二発明では、第一発明を基本とし、さらに、前記電圧選択部が、セルフリフレッシュ信号を受信して動作し、セルフリフレッシュモードのときは、前記低電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧として供給し、セルフリフレッシュモードではないときは、前記接地電圧を前記ワード線駆動回路内で用いられる論理「ロー」レベルの電圧として供給することを特徴とする半導体メモリ装置を提供する。
【００１７】
第三発明では、第二発明を基本とし、さらに、前記電圧選択部が、前記低電圧を前記電圧選択部の出力端へと供給し、前記セルフリフレッシュ信号が「ハイ」で入力されるとターンオンされるパスゲート１と、前記接地電圧を前記電圧選択部の出力端へと供給し、前記セルフリフレッシュ信号が「ロー」で入力されると、ターンオンされるパスゲート２とを備えることを特徴とする半導体メモリ装置を提供する。
【００１８】
第四発明では、第三発明を基本とし、さらに、前記パスゲート１が、ゲートに前記セルフリフレッシュ信号を受信し、自体のドレイン・ソース伝送線路によって前記低電圧と前記電圧選択部の出力端とを接続するＮＭＯＳトランジスタと、ゲートにて前記セルフリフレッシュ信号を反転させて受信し、自体のドレイン・ソース伝送線路によって前記低電圧と前記電圧選択部の出力端とを接続するＰＭＯＳトランジスタとを備えることを特徴とする半導体メモリ装置を提供する。
【００１９】
第五発明では、第三発明を基本とし、さらに、前記パスゲート２が、ゲートにて前記セルフリフレッシュ信号を反転させて受信し、自体のドレイン・ソース伝送線路によって前記接地電圧と前記電圧選択部の出力端とを接続するＮＭＯＳトランジスタと、ゲートにて前記セルフリフレッシュ信号を受信し、自体のドレイン・ソース伝送線路で前記接地電圧と前記電圧選択部の出力端とを接続するＰＭＯＳトランジスタとを備えることを特徴とする半導体メモリ装置を提供する。
【００２０】
第六発明では、第二発明から第五発明のうちのいずれか１つを基本とし、さらに、前記電圧選択部が、前記セルフリフレッシュ信号を受信するとき、論理「ロー」のレベルを前記低電圧のレベルに合せるためにローレベルシフターを経て受信することを特徴とする半導体メモリ装置を提供する。
【００２１】
第七発明では、第一発明から第五発明のうちのいずれか１つを基本とし、さらに、前記ワード線駆動回路が、ブロック選択アドレスを生成するブロック選択アドレス生成部と、ワード線のディセーブル制御信号を生成してメインワード線ドライバ及び補助ドライバを制御するローデコーダコントローラと、前記ブロック選択アドレス信号のうちの一部をコードした信号及び前記ワード線のディセーブル信号をコードしてメインワード線を駆動する前記メインワード線ドライバと、前記ブロック選択アドレス信号のうちの一部をコードした信号及び前記ワード線のディセーブル信号をコードして補助ドライバ出力信号を出力する前記補助ドライバと、該補助ドライバの出力信号及びメインワード線ドライバの出力信号に応答してサブワード線を駆動するサブワード線ドライバとを備え、前記電圧選択部から供給された電圧が前記ローデコーダコントローラ、前記メインワード線ドライバ、前記補助ドライバ、及び前記サブワード線ドライバから出力される信号の論理「ロー」の電圧レベルになることを特徴とする半導体メモリ装置を提供する。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。
【００２３】
図２は、本発明に係る選択的にネガティブワード線を駆動する半導体メモリ装置の一実施形態を示す構成図である。
【００２４】
同図に示すように、本発明に係る半導体メモリ装置は、接地電圧ＶＳＳより低い低電圧ＶＢＢＷを供給させる低電圧供給部７００及び前記低電圧ＶＢＢＷ又は前記接地電圧ＶＳＳのうちの１つを選択してワード線駆動回路に供給する電圧選択部６００を備えて選択的にネガティブワード線を駆動する。
【００２５】
電圧選択部６００は、セルフリフレッシュ信号ＳＲＥＦを受信して動作し、セルフリフレッシュモードの際は、低電圧ＶＢＢＷをワード線駆動回路内で用いられる論理「ロー」レベルの電圧として供給することでワード線駆動回路がネガティブワード線方式で駆動するようになり、セルフリフレッシュモードでない場合は、接地電圧ＶＳＳをワード線駆動回路内で用いる論理「ロー」レベルの電圧として供給することでワード線駆動回路がノーマルワード線方式で駆動するようになる。
【００２６】
図２に示すように、ワード線駆動回路は、ブロック選択アドレスＢＡＸを生成するブロック選択アドレス生成部１００、ワード線のディセーブル制御信号ＷＬＯＦＦを生成してメインワード線ドライバ４００及び補助ドライバ３００を制御するローデコーダコントローラ２００、ブロック選択アドレス信号のうちの一部（ＢＡＸ<３：８>）をコードした信号及びワード線のディセーブル制御信号ＷＬＯＦＦをコードしてメインワード線を駆動するメインワード線ドライバ４００、ブロック選択アドレス信号のうち、一部ＢＡＸ<０：２>をコードした信号及びワード線のディセーブル制御信号ＷＬＯＦＦをコードして補助ドライバ３００の出力信号ＦＸＢを出力する補助ドライバ３００、及び補助ドライバ３００の出力信号ＦＸＢ及びメインワード線ドライバの出力信号ＭＷＬＢに応答してサブワード線を駆動するサブワード線ドライバ５００を備えて構成し得る。
【００２７】
図２に示す各ブロックを指している矢印は、各ブロックが電圧選択部６００から論理「ロー」レベルの電圧の供給を受けることを意味し、上述のようにセルフリフレッシュモードであるか否かによって低電圧ＶＢＢＷ又は接地電圧ＶＳＳの供給を受ける。
【００２８】
図３は、図２の電圧選択部６００の一実施形態を示す構成図である。
【００２９】
電圧選択部６００は、セルフリフレッシュモードの場合は低電圧ＶＢＢＷを、セルフリフレッシュモードではない場合は接地電圧ＶＳＳをワード線駆動回路の各ブロックに論理「ロー」の電圧として供給する。
【００３０】
同図に示すように電圧選択部６００は、低電圧ＶＢＢＷを電圧選択部の出力端６３０に供給し、セルフリフレッシュ信号ＳＲＥＦが「ハイ」で入力されるとターンオンされるパスゲート１ＰＧ１、及び接地電圧ＶＳＳを電圧選択部の出力端６３０に供給し、セルフリフレッシュ信号ＳＲＥＦが「ロー」で入力されるとターンオンされるパスゲート２ＰＧ２を備えて構成されることができる。
【００３１】
パスゲート１ＰＧ１は、ゲートでセルフリフレッシュ信号ＳＲＥＦを受信し、かつ、自体のドレイン・ソース伝送線路によって低電圧ＶＢＢＷと電圧選択部の出力端６３０とを接続するＮＭＯＳトランジスタと、ゲートでセルフリフレッシュ信号を反転ＳＲＥＦｂさせて（インバータ６２０によって反転される。）受信し、自体のドレイン・ソース伝送線路によって低電圧ＶＢＢＷと電圧選択部の出力端６３０とを接続するＰＭＯＳトランジスタを備えて構成されることができる。
【００３２】
パスゲート２ＰＧ２は、ゲートでセルフリフレッシュ信号ＳＲＥＦを反転させて受信し、自体のドレイン・ソース伝送線路によって接地電圧ＶＳＳと電圧選択部の出力端６３０とを接続するＮＭＯＳトランジスタと、ゲートでセルフリフレッシュ信号ＳＲＥＦを受信し、自体のドレイン・ソース伝送線路によって接地電圧ＶＳＳと電圧選択部の出力端６３０とを接続するＰＭＯＳトランジスタとを備えて構成されることができる。
【００３３】
電圧選択部６００は、セルフリフレッシュ信号ＳＲＥＦを受信するにあたって、論理「ロー」のレベルを低電圧ＶＢＢＷのレベルに合せるため、図３に示すようにローレベルシフター６１０を経て受信することもできる。
【００３４】
低電圧供給部７００は、接地電圧より低い電圧の低電圧ＶＢＢＷを生成する部分であって、今まで広く用いられていた部分であるため、これに関する説明は省略する。
【００３５】
また、図２及び図３に示す実施形態では、セルフリフレッシュ信号をネガティブワード線駆動をするか否かを決定する信号として用いたが、本発明の最重要ポイントは、ネガティブワード線を駆動するか否かを選択することができることである。したがって、場合に応じて他の信号によってネガティブワード線の駆動可否を決定することもできる。例えば、オートリフレッシュ動作に関する信号を用いてネガティブワード線駆動可否を決定することもできる。
【００３６】
図４は、図２のローデコーダコントローラ２００の一実施形態を示す構成図である。
【００３７】
ローデコーダコントローラ２００は、ワード線のディセーブル制御信号ＷＬＯＦＦを生成し、メインワード線ドライバ４００及び補助ドライバ３００を制御する。
【００３８】
その動作を説明すると、プリチャージのタイミングを決定する信号（又はプリチャージのタイミング決定信号）Ｒ２ＡＣＢをインバータ２１０が反転させた反転信号とブロック選択イネーブル信号ＢＳとは、ＮＡＮＤゲート２２０によって結合される。ＮＡＮＤゲート２２０の出力信号（この信号がワード線のディセーブル制御信号ＷＬＯＦＦとなる。）は、ローレベルシフター２００Ａによって電圧レベルがシフトされた後、インバータ２３０、２４０を経てワード線のディセーブル制御信号ＷＬＯＦＦとして出力される。すなわち、ワード線のディセーブル制御信号ＷＬＯＦＦは、ブロック選択イネーブル信号ＢＳが「ハイ」であって、プリチャージのタイミングを決定する信号が「ロー」であると、「ロー」へと下がる。図４でローレベルシフター２００Ａを指している矢印は、ローレベルシフター２００Ａが電圧選択部６００から論理「ロー」レベルの電圧（すなわち、ＶＳＳ又はＶＢＢＷ）の供給を受けていることを示す。
【００３９】
図５は、図４のローレベルシフター２００Ａの一実施形態を示す構成図である。
【００４０】
入力信号ＩＮ（すなわち、ＮＡＮＤゲート２２０の出力信号）が「ハイ」レベルであると、インバータ２５０の出力によってＰＭＯＳトランジスタ２７０がターンオンされ、それによってＮＭＯＳトランジスタ２８０がターンオンされるため、電源電圧（ＶＤＤ）が出力信号ＯＵＴとして出力される一方、入力信号ＩＮが「ロー」レベルであると、ＰＭＯＳトランジスタ２６０がターンオンされ、それによってＮＭＯＳトランジスタ２９０がターンオンされてＮＭＯＳトランジスタの下端（すなわち、電圧選択部６００から供給された論理「ロー」レベルの電圧）の電圧レベルが出力信号ＯＵＴとして出力される。
【００４１】
すなわち、従来のネガティブワード線駆動回路では、ローレベルシフターが常に論理「ロー」レベルの電圧を低電圧ＶＢＢＷにシフトしたが、本発明の場合は、論理「ロー」レベルの電圧を電圧選択部６００から供給された電圧（ＶＢＢＷ又はＶＳＳ）にシフトして出力する。したがって、ローデコーダコントローラ２００から出力される信号の論理「ロー」レベルは、電圧選択部６００から供給された電圧のレベルとなる。
【００４２】
図５で示した矢印は、電圧選択部６００が矢印の指し示すノードに電圧を供給することを意味する。
【００４３】
図６は、図２のメインワード線ドライバ４００の一実施形態を示す構成図である。
【００４４】
メインワード線ドライバ４００は、ブロック選択アドレス信号うちの一部（ＢＡＸ<３：８>）をコードした信号、及びワード線のディセーブル制御信号ＷＬＯＦＦをコードしてメインワード線を駆動する役割を果す。
【００４５】
ローデコーダコントローラ２００からのワード線のディセーブル制御信号ＷＬＯＦＦが「ハイ」レベルであると、ＮＭＯＳトランジスタＱ１５、Ｑ１７、Ｑ１９、Ｑ２１、及びクロスカップルＰＭＯＳトランジスタ対Ｐ１〜Ｐ４の各ＰＭＯＳトランジスタＱ１、Ｑ４、Ｑ７、Ｑ１０がターンオンされる。したがって、ノードＮ５、Ｎ６、Ｎ７、Ｎ８が矢印の電圧（すなわち、ＶＳＳ又はＶＢＢＷ）レベルにディスチャージされるため、インバータＩ１、Ｉ２、Ｉ３、Ｉ４の各出力は、「ハイ」レベル（ＶＰＰレベル）となる。したがって、第１メインワード線〜第４メインワード線の反転ワード線ＭＷＬＢ<０>〜ＭＷＬＢ<３>が「ハイ」レベル（ＶＰＰレベル）となる。第１メインワード線〜第４メインワード線の反転ワード線ＭＷＬＢ<０>〜ＭＷＬＢ<３>が「ハイ」レベルとなると、それぞれのＮＭＯＳトランジスタＱ１６、Ｑ１８、Ｑ２０、Ｑ２２がターンオンされ、それぞれのノードＮ５、Ｎ６、Ｎ７、Ｎ８に印加されている矢印の電圧（すなわち、ＶＳＳ又はＶＢＢＷ）をラッチするようになる。結局、ＮＭＯＳトランジスタＱ１６、Ｑ１８、Ｑ２０、Ｑ２２は、ラッチとして動作するようになる。
【００４６】
ブロック選択アドレス（ＢＡＸ３４）をプリーデコードした信号ＢＡＸ３４<０：３>は、ＮＭＯＳトランジスタＱ３、Ｑ６、Ｑ９、Ｑ１２のゲートにそれぞれ印加される。ＮＭＯＳトランジスタＱ３、Ｑ６、Ｑ９、Ｑ１２のソースは、共通ノードＣＯＭに接続される。
【００４７】
また、ブロック選択アドレスＢＡＸ５６がＮＭＯＳトランジスタＱ１３に印加され、ブロック選択アドレスＢＡＸ７８がＮＭＯＳトランジスタＱ１４のゲートに印加され、これらのＮＭＯＳトランジスタＱ１３、Ｑ１４をターンオン又はターンオフさせるようになる。
【００４８】
ＮＭＯＳトランジスタＱ１３、Ｑ１４がターンオンされた状態で、プリーデコードした信号ＢＡＸ３４<０>によってＮＭＯＳトランジスタＱ３がターンオンされると、ノードＮ１の電位がＶＳＳレベルにディスチャージされ、ＰＭＯＳトランジスタＱ２がターンオンされる。したがって、ノードＮ５の電位は、矢印の電圧（ＶＢＢＷ又はＶＳＳ）レベルからＶＰＰレベルへと転移する。したがって、第１メインワード線の反転ワード線ＭＷＬＢ<０>は、矢印の電圧（ＶＢＢＷ又はＶＳＳ）レベルに転移する。残りの第２メインワード線〜第４メインワード線の反転ワード線ＭＷＬＢ<１>、ＭＷＬＢ<２>、ＭＷＬＢ<３>も同様に駆動される。
【００４９】
従来のネガティブワード線駆動方式におけるメインワード線ドライバは、図１の矢印が指している方向のノードに常に低電圧ＶＢＢＷが印加され、メインワード線ドライバから出力される論理「ロー」レベルの電位は、常に低電圧ＶＢＢＷであった。しかし、本発明のメインワード線ドライバ４００では、電圧選択部６００から矢印が指している方向のノードに低電圧ＶＢＢＷ又は接地電圧ＶＳＳが印加されるため、出力信号の論理「ロー」レベルの電位が可変的であり、ネガティブ駆動方式又はノーマル駆動方式の選択が可能である。
【００５０】
図７は、図２の補助ドライバ３００の一実施形態を示す構成図である。
【００５１】
補助ドライバ３００は、ブロック選択アドレス信号の一部（ＢＡＸ<０：２>）をコードした信号、及びワード線のディセーブル制御信号ＷＬＯＦＦをコードし、補助ドライバ３００の出力信号ＦＸＢを出力する。メインワード線ドライバ４００、およびその駆動方式は同じであり、ただし、他のブロック選択アドレスＢＡＸ<０：２>をコードして補助ドライバ３００の出力信号ＦＸＢを出力する点のみが相異する。
【００５２】
したがって、補助ドライバ３００も矢印が示している方向のノードに接地電圧ＶＳＳ又は低電圧ＶＢＢＷの選択的な供給を受け、供給された電圧によってネガティブ駆動方式又はノーマル駆動方式で動作する。
【００５３】
図８は、図２のサブワード線ドライバ５００の一実施形態を示す構成図である。
【００５４】
サブワード線ドライバ５００は、ブロック選択アドレスＢＡＸの結合に適するように選択した補助ドライバ３００の出力信号ＦＸＢとメインワード線ドライバの出力信号ＭＷＬＢとを受信し、サブワード線ＳＷＬを駆動する。
【００５５】
同図に示すように、サブワード線ドライバ５００は、補助ドライバ３００の出力信号ＦＸＢを反転させて反転信号ＦＸを出力するインバータＱ２３、Ｑ２４と、メインワード線ドライバの出力信号ＭＷＬＢ、及び補助ドライバ３００の出力信号ＦＸＢによって反転信号ＦＸの電圧レベル又は矢印が指す方向の電圧レベルをサブワード線ＳＷＬへと出力するトランジスタＱ２５、Ｑ２６、Ｑ２７とで構成されている。
【００５６】
サブワード線ドライバ５００も矢印が指している方向のノード（Ｑ２４、Ｑ２６、Ｑ２７のソース）に低電圧ＶＢＢＷ又は接地電圧ＶＳＳが選択的に印加され、ネガティブ駆動方式又はノーマル駆動方式で選択的に動作するようになる。
【００５７】
図９は、図２の半導体メモリ装置の一般的な動作を説明するタイミング図である。
【００５８】
ブロック選択イネーブル信号ＢＳが「ハイ」レベルであって、プリチャージのタイミングを決定する信号Ｒ２ＡＣＢが「ロー」レベルであると、ワード線のディセーブル制御信号ＷＬＯＦＦは、「ロー」レベル（ＶＢＢＷ又はＶＳＳ）となる。例えば、ブロック選択アドレスをコードした信号ＢＡＸ３４<０>、ブロック選択アドレスをコードした信号ＢＡＸ５６、ＢＡＸ７８が「ハイ」レベルであると、第１メインワード線の反転ワード線は、「ロー」レベル（ＶＢＢＷ又はＶＳＳ）となる。
【００５９】
一方、ブロック選択イネーブル信号ＢＳが「ロー」レベルであって、プリチャージのタイミングを決定する信号Ｒ２ＡＣＢが「ハイ」レベルであると、ワード線のディセーブル制御信号ＷＬＯＦＦは、「ハイ」レベルとなる。例えば、ブロック選択アドレスをコードした信号ＢＡＸ３４<０>、ブロック選択アドレスをコードした信号ＢＡＸ５６、ＢＡＸ７８が「ロー」レベルであると、第１メインワード線の反転ワード線は、「ハイ」レベル（ＶＰＰ）となる。
【００６０】
上述の本発明は、ワード線駆動回路内で用いられる論理「ロー」レベルの電圧を選択的に供給し、状況に応じてネガティブ駆動方式又はノーマル駆動方式でワード線を駆動することができる効果がある。
【００６１】
したがって、ネガティブ駆動方式の長所を取り入れながら、ネガティブ駆動方式の短所であるパワー不足の現象、ノイズなどによってチップの安定性が落ちる問題を防止することができる効果がある。
【００６２】
尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００６３】
本発明では、ワード線駆動回路内の各ブロックについても詳しく示して説明している。しかし、ワード線駆動回路内の各ブロックは、様々な変形が可能である。各ブロックで様々な変形が行われても、各ブロック内で用いられる論理「ロー」レベルの電圧を選択的に供給することによって、本発明の選択的にネガティブワード線を駆動する半導体メモリ装置の実現が可能である。
【図面の簡単な説明】
【００６４】
【図１】従来のネガティブワード線を駆動する半導体メモリ装置のブロック図である。
【図２】本発明に係る選択的にネガティブワード線を駆動する半導体メモリ装置の一実施形態を示す構成図である。
【図３】図２の電圧選択部６００の一実施形態を示す構成図である。
【図４】図２のローデコーダコントローラ２００の一実施形態を示す構成図である。
【図５】図４のローレベルシフター２００Ａの一実施形態を示す構成図である。
【図６】図２のメインワード線ドライバ４００の一実施形態を示す構成図である。
【図７】図２の補助ドライバ３００の一実施形態を示す構成図である。
【図８】図２のサブワード線ドライバ５００の一実施形態を示す構成図である。
【図９】図２の半導体メモリ装置の一般的な動作を説明するタイミング図である。
【符号の説明】
【００６５】
１００      ブロック選択アドレス生成部
２００      ローデコーダコントローラ
３００      補助ドライバ
４００      メインワード線ドライバ
５００      サブワード線ドライバ
６００      電圧選択部
７００      低電圧供給部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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