(57)【要約】【課題】発振を回避しながら低ノイズ化および小型化が可能なパワー半導体モジュールの設計方法を提供する。【解決手段】本発明の設計方法は、パワー半導体素子のデバイスシミュレーションを実行することによって、パワー半導体素子の負性抵抗領域を算出するステップ（Ｓ２）と、パワー半導体モジュールの等価回路を作成するステップ（Ｓ４）と、等価回路の共振周波数を算出するステップ（Ｓ５）と、共振周波数が前記負性抵抗領域の外にあるかどうかを判定するステップ（Ｓ６）とを備える。シミュレーション上で発振の有無を予測することにより発振を回避できるので、パワー半導体モジュールの低ノイズ化が可能となる。さらに、発振を回避するための高周波損失素子を基板上に設ける必要がなくなるため、パワー半導体モジュールの小型化が可能になる。【選択図】図８
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【特許請求の範囲】
【請求項１】
動作周波数範囲内に負性抵抗特性を有する単数または複数のパワー半導体素子を搭載したパワー半導体モジュールの設計方法であって、
前記単数または複数のパワー半導体素子のデバイスシミュレーションを実行することによって、前記負性抵抗領域を算出するステップと、
前記パワー半導体モジュールの等価回路を作成するステップと、
前記等価回路の共振周波数を算出するステップと、
前記共振周波数が前記負性抵抗領域の外側に存在するか否かを判定するステップとを備える、パワー半導体モジュールの設計方法。
【請求項２】
前記単数または複数のパワー半導体素子は、
少なくとも半導体スイッチ素子を含む、請求項１に記載のパワー半導体モジュールの設計方法。
【請求項３】
前記半導体スイッチ素子は、ＩＧＢＴ素子である、請求項１または２に記載のパワー半導体モジュールの設計方法。
【請求項４】
前記単数または複数のパワー半導体素子は、複数のパワー半導体素子であって、
ＩＧＢＴ素子と、
前記ＩＧＢＴ素子に対応して設けられる還流ダイオードとを含む、請求項１に記載のパワー半導体モジュールの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はパワー半導体モジュールの設計方法に関し、特に、モータなどの電気機器を駆動するための電力変換装置などに用いられるパワー半導体モジュールにおいて、ターンオフ時の電流振動（発振）を抑制することを可能にする設計方法に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのパワー半導体素子を用いたパワー半導体モジュールにおいては大容量化が進められている。大容量化にともない、パワー半導体モジュールの内部では複数のパワー半導体チップ（パワー半導体素子）が並列に接続される。このため、パワー半導体モジュールのパッケージ内部には、モジュール外部の回路と接続するための結線とパワー半導体チップの容量成分とによって形成される複数の共振ループが存在する。
【０００３】
また、パワー半導体モジュールには、使用用途に応じてさまざまな耐圧クラス（たとえば６００Ｖ〜６５００Ｖ）のパワー半導体チップが用いられるため、パワー半導体チップの容量成分の大きさもパワー半導体モジュールごとに異なり得る。このため、パワー半導体モジュールの共振周波数はより複雑に存在する。その共振周波数とＩＧＢＴチップ等のパワー半導体素子の特性とがマッチングすることによって発振が生じることが確認されている。このため、パワー半導体モジュールの大容量化を図ることが困難であったり、低ノイズ化を図ることが困難であったりする。
【０００４】
この発振は、ＩＧＢＴのターンオフ期間中にしばしば観測される。発振現象はＥＭＣ（Electro-Magnetic Compatibility）に関しては、より重要となっている。ＥＭＣに良くない影響を与えるため、この発振を回避する必要があることが報告されている。
【０００５】
発振を回避するためには共振ループの特定が必要である。しかし、複雑な三次元構造を有するパワー半導体モジュールにおいては、共振ループの特定（見積り）は困難である。このため、従来ではパワー半導体モジュールの試作品を評価し、その評価結果を設計にフィードバックすることによって発振を回避する方法に依存していた。このため、設計効率の向上およびコスト低減が困難であった。
【０００６】
また、仮に共振ループを特定できたとしても、その発振を抑制するための方法が別途必要になる。このための方法として共振ループ内に抵抗素子や高周波損失素子を挿入する方法が提案されている。たとえば特開平４−６５８６６号公報（特許文献１）は、抵抗素子を用いた技術を開示する。また、特開２００１−１８５６７９号公報（特許文献２）は、高周波損失素子としてフェライトコアを用いた技術を開示する。
【特許文献１】特開平４−６５８６６号公報
【特許文献２】特開２００１−１８５６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のように、パワー半導体モジュールの発振を回避するためには試作による評価が必要であるため、設計効率およびコストの点での課題がある。また、共振ループ内に高周波損失素子を挿入する方法を適用した場合には、部品点数の増加およびパワー半導体モジュールの損失の増加をもたらすので、低コスト化、低損失化および小型化の点での課題がある。
【０００８】
本発明は上述の課題を解決するためになされたものであり、その目的は、発振を回避し、かつ、低ノイズ化および小型化が可能なパワー半導体モジュールの設計方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明は要約すれば、動作周波数範囲内に負性抵抗特性を有する単数または複数のパワー半導体素子を搭載したパワー半導体モジュールの設計方法であって、単数または複数のパワー半導体素子のデバイスシミュレーションを実行することによって、負性抵抗領域を算出するステップと、パワー半導体モジュールの等価回路を作成するステップと、等価回路の共振周波数を算出するステップと、共振周波数が前記負性抵抗領域の外側に存在するか否かを判定するステップとを備える。
【発明の効果】
【００１０】
本発明によれば、パワー半導体モジュールに搭載されたパワー半導体素子の負性抵抗特性による発振現象を回避することができるので、半導体モジュールの低ノイズ化を図ることができる。また、本発明によれば部品点数を増やすことなく発振現象を回避できるため半導体モジュールの小型化を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、以下において図中の同一または相当部分には同一符号を付してその説明は繰返さないものとする。
【００１２】
最初に、パワー半導体モジュールの構成について図を参照しながら説明する。なお、本発明の実施の形態による効果を分かりやすく示すため、以下では共振ループ内に高周波損失素子を挿入した構成を有するパワー半導体モジュールを説明する。
【００１３】
図１は、共振ループ内に高周波損失素子が挿入されたパワー半導体モジュールの概略側面図である。図２は、図１に示すパワー半導体モジュールの一部における概略上面図である。
【００１４】
図１および図２を参照して、パワー半導体モジュール１００は、モータなどの電気機器を駆動する電力変換装置（インバータ等）などに用いられる。パワー半導体モジュール１００は、ベース板１と、絶縁メタライズ基板２と、ＩＧＢＴチップ３Ａと、還流ダイオードチップ３Ｂと、アルミワイヤ４，１２，１３と、主電極端子５とを備える。
【００１５】
ベース板１には、Ｃｕ，ＡｌＳｉＣ，Ｃｕ−Ｍｏなどの材料が使用される。ベース板１の表面にはＮｉめっきが施され、その表面側（絶縁メタライズ基板２が搭載される側）にはレジストが塗布される。絶縁メタライズ基板２は、セラミック基板およびその両面に装着されたＡｌ（またはＣｕ）パターンからなる。絶縁メタライズ基板２の枚数はモジュールの規模に応じて定められ、たとえば複数枚用意される。
【００１６】
ＩＧＢＴチップ３Ａおよび還流ダイオードチップ３Ｂは絶縁メタライズ基板２の上に接合（はんだ付け）され、絶縁メタライズ基板２はベース板１に接合される。アルミワイヤ４はＩＧＢＴチップ３Ａのエミッタと還流ダイオードチップ３Ｂのアノードとを接続する。アルミワイヤ１２は、ＩＧＢＴチップ３Ａのゲートに接続されるゲートワイヤである。アルミワイヤ１３は、ＩＧＢＴチップ３Ａのエミッタに接続されるエミッタセンスワイヤである。主電極端子５は、外部回路との間で主電流が流れる端子である。主電極端子５はその表面にＮｉめっきが施されたＣｕ薄板からなり、絶縁メタライズ基板２上のパターンと接合される。
【００１７】
パワー半導体モジュール１００は、さらに、制御回路基板６と、ケース７と、接続ピン８と、ゲート中継端子９と、ゲートバランス抵抗１０と、高周波損失素子１１，１５と、エミッタバランス抵抗１４とを備える。制御回路基板６は多層プリント基板により構成され、ＩＧＢＴチップ３Ａのゲート電圧を制御するためにＩＧＢＴチップ３Ａのゲート電極に接続されるゲート配線パターンと、ＩＧＢＴチップ３Ａのエミッタ電極およびコレクタ電極にそれぞれ接続されるエミッタ配線パターンおよびコレクタ配線パターンが形成される。各配線は接続ピン（端子）８、ゲート中継端子９、エミッタ中継端子を介して、絶縁メタライズ基板２の上のパターンと接合されるように構成される。ケース７（図２には示さず）は、ねじ、シリコンゴムによってベース板１に装着される。
【００１８】
ゲートバランス抵抗１０は各ＩＧＢＴチップ３Ａに対応して設けられる。高周波損失素子１１は、たとえばフェライトコアにより構成され、ＩＧＢＴチップ３Ａのゲートに挿入される。エミッタバランス抵抗１４は各ＩＧＢＴチップ３Ａに対応して設けられる。高周波損失素子１５は、たとえばフェライトコアにより構成され、ＩＧＢＴチップ３Ａのエミッタに挿入される。
【００１９】
パワー半導体モジュール１００が搭載されるインバータでは、制御回路の信号に従ってパワー半導体モジュール１００が動作する。よって、パワー半導体モジュール１００はその信号の指令に従い、誤動作することなく正常に動作することが求められる。しかしながら、ＩＧＢＴチップ３Ａのターンオフ時に電流振動が生じることがある。この問題を防ぐための方法としては、図２に示すように、たとえば並列に接続された複数のＩＧＢＴチップの各々のゲート配線にゲートバランス抵抗あるいは高周波損失素子を挿入する方法が用いられる。
【００２０】
ただし、この場合のゲートバランス抵抗の挿入はスイッチング速度の低下を招き、結果としてスイッチング損失の増大に繋がる。また、高周波電流がゲートバランス抵抗や高周波損失素子（フェライトコア）を経由する経路を流れなければ発振を抑制することはできない。さらに、従来の技術では、パワー半導体モジュールを試作する前にこの経路を予測することにより発振を回避することは困難である。
【００２１】
発明者は、このような発振現象に関し、（１）ゲート配線を電流が経由する場合に生じる発振、（２）主回路コレクタ−エミッタ配線を振動電流が流れる場合に生じる発振の２つの場合が存在することを確認した。（２）の場合、特開２００１−１８５６７９号公報にも開示されているが、モジュールタイプの半導体装置ではＩＧＢＴ素子のコレクタ側が絶縁基板上のパターンにはんだ付けされ、そのエミッタはワイヤボンドにより配線されているので、コレクタ−エミッタ配線間に高周波損失素子を挿入することは極めて困難となる。
【００２２】
ここで、パワー半導体モジュールがターンオフする際に生じる電磁波の発生メカニズムに関しては、"Plasma extraction transit time oscillations in bipolar power devices"（Bernd Gutsmann 他２名、Solid-State Electronics 46 (2002) p.133-138）に記載されている。以下、その概要について図３を用いて説明する。
【００２３】
図３に示すように、ＩＧＢＴチップ３Ａのターンオフ時には、コレクタに印加される電圧に依存した厚み（Ｗ）を有する空間電荷層（空乏層）２１がｎ-層２０に形成される。
【００２４】
ＩＧＢＴのゲート信号がオンになり、電流がコレクタからエミッタに流れるとｐ＋層２４からｎ-層２０に正孔（ホール）が注入される。ゲート信号がオフするとｐ＋層２４からｎ-層２０への正孔の注入はなくなるが、ｎ-層２０には正孔が残る。次にコレクタ−エミッタ間の電圧が上昇すると、ｎ-層２０に残っていたホールがエミッタ端子に出てくる。この現象は、コレクタ−エミッタ間の電圧の上昇に応じてコレクタ電流が再び流れ出すことに相当する。この電流がＩＧＢＴ素子のテイル電流である。
【００２５】
テイル電流が生じる期間であるテイル期間において、空間電荷層２１内を正孔２５が走行する。この際、ＩＧＢＴチップ３Ａは負性抵抗として動作する。負性抵抗として動作するときのＩＧＢＴチップ３Ａの動作周波数は、注入遅れ時間と、正孔２５のドリフト速度の逆数を空間電荷層２１の厚み（Ｗ）で積分して得られる正孔の走行時間とを加算し、その値の逆数を取ることで求められる。その算出した周波数とパワー半導体モジュール内の配線により形成される共振回路の並列共振周波数がマッチングしたときにパワー半導体モジュールが負性抵抗発振器として動作する。
【００２６】
発明者はこの現象に関してデバイスシミュレーションを適用することによって、負性抵抗が生じるときのＩＧＢＴ素子の動作周波数領域（以下、「負性抵抗領域」と呼ぶ）がチップ裏面側からの正孔の注入遅れ時間に依存することを確認した。さらに、発明者は、この領域は、正孔の注入遅れ時間が１／２波長遅れから遅れ時間なしの範囲であることを確認した。
【００２７】
図４は、ＩＧＢＴチップ３Ａにおいてコレクタ−エミッタ間電圧Ｖｃｅが１０００Ｖから２２５０Ｖでの負性抵抗の解析結果を示す図である。図４に示す結果から、負性抵抗の周波数範囲は、４０ＭＨｚから１２０ＭＨｚの範囲であると見積られる。
【００２８】
さらに、発明者は、負性抵抗領域の妥当性を確認するために、デバイスシミュレーションによって負性抵抗発振器の実証を行なった。テイル期間中におけるＩＧＢＴの動作はサイリスタの動作と等しい。計算負荷を考慮して、ＩＧＢＴをサイリスタに置き換えたモデルを使用した。また、並列共振周波数は、サイリスタの容量および回路のインダクタンスにより形成した。
【００２９】
図５は、ＩＧＢＴ素子が発振している条件下でＩＧＢＴ素子をシミュレータにより解析した結果を示す図である。なおデバイスシミュレータにはＭｅｄｉｃｉ（シノプシス社製ソフトウェア）を用いた。また、発振の条件として、コレクタ電圧を１５００Ｖとし、共振周波数を８０ＭＨｚとした。図５は、ＩＧＢＴ素子のターンオフ後に、コレクタ−エミッタ間電圧Ｖｃｅおよびコレクタ電流Ｉｃに発振が重畳されることを示している。
【００３０】
次に、図６に示すように、発明者は負性抵抗領域と共振周波数とには依存関係があり、負性抵抗領域の外側に並列共振周波数を設定することによりターンオフ時の発振を回避できることを確認した。図６において、記号「○」は発振が生じていることを示し、記号「×」は発振が生じていないことを示す。図６は、共振周波数が負性抵抗領域内（すなわち１／２波長遅れ〜遅れ時間なしの間）にある場合には発振が生じ、共振周波数が負性抵抗領域の外側にある場合には発振が生じていないことを示す。
【００３１】
以上説明した原理に基づけば、発振を回避するための方法として、（１）ＩＧＢＴチップの負性抵抗領域からパワー半導体モジュールの共振周波数を外す、（２）共振ループ内に抵抗素子や高周波損失素子を挿入する、という２つの方法が考えられる。ただし（２）についてはパワー半導体モジュールの構造が原因となって実現困難となることがありうる。よって本実施の形態では（１）を採用する。
【００３２】
［実施の形態１］
図７は、本発明の実施の形態に従うパワー半導体モジュールの設計方法を実行するコンピュータの構成例を示す図である。図７を参照して、コンピュータ１５０には、マウス１１４と、キーボード１１６と、ディスプレイ１１８とが接続される。
【００３３】
コンピュータ１５０は、それぞれバス１２０に接続された、ＣＰＵ（Central Processing Unit）１０２と、オペレーティングシステムに送られたプログラムなどを記憶したＲＯＭ（Read Only Memory）１０４と、実行されるプログラムをロードするための、およびプログラム実行中のデータを記憶するためのＲＡＭ（Random Access Memory）１０６と、ハードディスク（ＨＤＤ）１０８とを備える。ハードディスク（ＨＤＤ）１０８には、本設計方法を実行するためのソフトウェア（デバイスシミュレータ、電磁界解析ソフト等）が格納される。
【００３４】
図８は、本発明の実施の形態１のパワー半導体モジュールの設計方法を説明するフローチャートである。実施の形態１では、パワー半導体チップが１つ搭載されたパワー半導体モジュールの共振周波数を抽出するとともに、その共振周波数とパワー半導体チップの負性抵抗領域との関係を求めることにより発振を回避する。
【００３５】
図８を参照して、ステップＳ１〜Ｓ３の処理によりパワー半導体チップの負性抵抗領域および寄生容量成分が抽出される。ステップＳ１１〜Ｓ１３の処理によってパワー半導体チップを搭載したパッケージ（図８では「ＰＫＧ」と示す）の寄生インピーダンス（インダクタンス成分Ｌ、容量成分Ｃ、および抵抗成分Ｒ）が抽出される。
【００３６】
ステップＳ１において、パワー半導体素子のチップ構造が決定される。ステップＳ２では、デバイスシミュレーションを実行することにより、このパワー半導体チップの負性抵抗領域が算出される。
【００３７】
ステップＳ２は、ステップＳ２Ａ〜Ｓ２Ｃを含む。ステップＳ２Ａでは、コンピュータは、たとえば上述のＭｅｄｉｃｉ等のデバイスシミュレータを用いてパワー半導体チップのデバイスシミュレーションを実行する。ステップＳ２Ｂでは、シミュレーションによって正孔のドリフト速度の分布が抽出される。式（１）で示すようにパワー半導体素子の負性抵抗領域における周波数ｆは、パワー半導体チップのターンオフ期間中に正孔が空間電荷層内を走行する時間と注入遅れ時間とに依存する。
【００３８】
１／ｆ＝（注入遅れ時間）＋（正孔の走行時間）  …（１）
注入遅れ時間は、１／２波長〜遅れ時間なしと報告されている。パワー半導体チップはその領域内で負性抵抗となる。ステップＳ２Ｃでは、この関係に基づいてパワー半導体チップの負性抵抗領域が算出される。ただし負性抵抗はそれのみでは発振せず、信号を増幅する並列共振回路を必要とする（図６参照）。
【００３９】
並列共振回路の共振周波数が負性抵抗領域内に存在すれば、パワー半導体モジュールは発振する。このため、ステップＳ３においてシミュレーションの結果からパワー半導体素子の寄生容量成分が抽出される。
【００４０】
さらにステップＳ１１においてパワー半導体モジュールのパッケージの構造が決定される。「パッケージの構造」とは、具体的には、たとえばベース板、アルミワイヤや絶縁メタライズ基板の構成、パワー半導体チップを外部配線と結線するための主電極の構造などである。
【００４１】
ステップＳ１２では、ステップＳ１１で求めたパッケージ構造に対して電磁界解析ソフト（たとえばアンソフト社製Ｑ３Ｄ  Ｅｘｔｒａｃｔｏｒ）よる電磁界シミュレーションを実行する。ステップＳ１３では、ステップＳ１２でのシミュレーションによって、主電極端子、ワイヤ、および絶縁メタライズ基板を含むパワー半導体モジュールのインピーダンスを抽出する。ただし、抵抗成分やインダクタンス成分は周波数依存性を有するため、電磁界解析上でＬＣＲマトリクスを抽出する際には、負性抵抗領域に合わせて周波数を補正した上でそのマトリクスを抽出する。
【００４２】
ステップＳ４では、ステップＳ３において得られたパワー半導体チップの寄生容量成分、およびステップＳ１３において得られた寄生インピーダンス（ＬＣＲマトリクス）を用いて等価回路モデルが作成される。次にステップＳ５において、この等価回路モデルから並列共振周波数が算出される。続いてステップＳ６では、負性抵抗領域の外側に並列共振周波数が存在するか否かの判定が行なわれる。ステップＳ６において負性抵抗領域の外側に並列共振周波数が存在すると判定されたことは、パワー半導体モジュールの設計が適切（ＯＫ）であること、すなわちＩＧＢＴ素子のターンオフ時の電流振動を回避できることを意味する。
【００４３】
一方、ステップＳ６において、負性抵抗領域の内側に並列共振周波数が存在すると判定されたことは、パワー半導体モジュールの設計が適切でない（ＮＧ）こと、すなわちＩＧＢＴ素子のターンオフ時に電流振動が生じることを意味する。
【００４４】
ステップＳ６の処理が終了すると全体の処理が終了する。たとえば、設計者は、ステップＳ６での判定結果に基づいてパワー半導体モジュールの設計を終了したり、再設計を行なったりする。なお、ステップＳ６において負性抵抗領域の内側に並列共振周波数が存在する場合には、たとえば、コンピュータが自動的にパッケージ構造を検証（再設定）するなどして、等価回路モデルを変更し、ステップＳ５，Ｓ６の処理を再び実行してもよい。
【００４５】
実施の形態１によれば、シミュレーション上で発振の有無を予測することができるため試作を行なわなくてもよい。よって設計効率の向上を図ることができる。また、発振を回避できるのでパワー半導体モジュールの低ノイズ化が可能となる。
【００４６】
さらに、高周波損失素子を不要とすることができるので、高周波損失素子を基板に搭載するための基板上の領域を確保する必要がなくなる。これによって、パワー半導体モジュールの小型化および低コスト化が実現できる。
【００４７】
［実施の形態２］
実施の形態１ではパワー半導体チップの個数は単数であるとした。実施の形態２では複数のパワー半導体チップが搭載されたパワー半導体モジュールにおける共振周波数を抽出し、その共振周波数とパワー半導体チップの負性抵抗領域との関係を求めることによって発振を回避することを可能にする。
【００４８】
実施の形態２に係る設計方法を実行するためのコンピュータの構成は図７に示す構成と同様である。また、実施の形態２に係る設計方法を示すフローチャートは、図８のフローチャートと基本的に同様である。
【００４９】
複数のパワー半導体チップが搭載されたパワー半導体モジュールにおいては、搭載するチップを外部配線と結線するための主電極端子（図２に示す主電極端子５）、アルミワイヤ（図２に示すアルミワイヤ４，１２，１３）および絶縁基板（図２に示す絶縁メタライズ基板２）のインピーダンスが複雑に存在するため多数の共振周波数が存在する。そのため、単数のパワー半導体チップが搭載されたパワー半導体モジュールよりも発振が生じやすくなるため大容量化が容易ではない。さらに、複数のパワー半導体チップ間を経由する経路で発振が生じる場合、バランス抵抗（図２に示すゲートバランス抵抗１０およびエミッタバランス抵抗１４）が必要となるため、パワー半導体チップ１つ当たりの抵抗が増加する。これによって低損失化が困難になるという問題がある。
【００５０】
実施の形態２によれば等価回路モデルを適宜変更することによってその並列共振周波数をシミュレーション上で変更することが可能になる。よって、バランス抵抗を挿入しなくてもパワー半導体モジュールの発振を回避できる。これによって低損失化が可能となる。
【００５１】
また、実施の形態１と同様にバランス抵抗を基板に搭載するために必要な領域を確保する必要がなくなるのでパワー半導体モジュールの小型化および低コスト化を実現できる。さらに実施の形態２によれば、シミュレーションによって共振周波数を変更できるので、コレクタ主電極およびエミッタ主電極間に、高周波損失素子を挿入しなくてもよい。これによってパワー半導体モジュールの構造が複雑化しても発振を防止するための高周波損失素子を不要とすることができる。よってパワー半導体モジュールの小型化および低コスト化を実現することができる。
【００５２】
なお、本実施の形態においてはパワー半導体素子はＩＧＢＴ素子およびダイオードであるとした。ただし、ある動作周波数範囲において負性抵抗特性を有するパワー半導体素子を搭載したパワー半導体モジュールにおいて、そのパワー半導体素子の容量成分と、パッケージの寄生インピーダンスとからなる等価回路の並列共振周波数がパワー半導体素子の負性抵抗領域内にあれば発振が生じる可能性がある。本発明をこのようなパワー半導体モジュールの設計に適用することで発振を回避することができる。よって、パワー半導体素子はＩＧＢＴあるいはダイオードに限定されるものではなく、他の素子でもよい。たとえば他のパワー半導体素子としては半導体スイッチ素子の１種であるサイリスタを挙げることができる。
【００５３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５４】
【図１】共振ループ内に高周波損失素子が挿入されたパワー半導体モジュールの概略側面図である。
【図２】図１に示すパワー半導体モジュールの一部における概略上面図である。
【図３】ＩＧＢＴ素子のターンオフ時に生じる現象を説明する図である。
【図４】ＩＧＢＴチップ３Ａにおいてコレクタ−エミッタ間電圧Ｖｃｅが１０００Ｖから２２５０Ｖでの負性抵抗の解析結果を示す図である。
【図５】ＩＧＢＴ素子が発振している条件下でＩＧＢＴ素子をシミュレータにより解析した結果を示す図である。
【図６】負性抵抗領域と共振周波数との関係を示す図である。
【図７】本発明の実施の形態１に従うパワー半導体モジュールの設計方法を実行するコンピュータの構成例を示す図である。
【図８】本発明の実施の形態１のパワー半導体モジュールの設計方法を説明するフローチャートである。
【符号の説明】
【００５５】
１  ベース板、２  絶縁メタライズ基板、３Ａ  ＩＧＢＴチップ、３Ｂ  還流ダイオードチップ、４，１２，１３  アルミワイヤ、５  主電極端子、６  制御回路基板、７  ケース、８  接続ピン、９  ゲート中継端子、１０  ゲートバランス抵抗、１１，１５  高周波損失素子、１４  エミッタバランス抵抗、２０  ｎ-層、２１  空間電荷層、２４  ｐ＋層、２５  正孔、１００  パワー半導体モジュール、１０２  ＣＰＵ、１０４  ＲＯＭ、１０６  ＲＡＭ、１０８  ＨＤＤ、１１４  マウス、１１６  キーボード、１１８  ディスプレイ、１２０  バス、１５０  コンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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