(57)【要約】【課題】電子部品を回路基板にはんだ付けする工程において、はんだに過剰な負荷がかからないようにすると共に、はんだ付けを良好に実施できるようにする。【解決手段】ＢＧＡパッケージを実装する為のはんだ付け用のランドは、サブストレート本体２０に形成された、通常ランド１と特殊ランド２とから構成されるものである。この例で、サブストレート本体２０は凹部５を有し、通常ランド１は、サブストレート本体２０の凹部５以外の実装面Ｐの所定位置に導電部材３が形成されたものであり、特殊ランド２は、凹部５の底面に導電部材３が形成されたものである。【選択図】    図２
2008091553.tif 000002
【特許請求の範囲】
【請求項１】
基板本体と、
前記基板本体に形成され、電子部品を実装する為のはんだ付け用の導電部とを備え、
前記導電部は、
はんだ平場付け用の導電部と、
はんだ落とし込み付け用の導電部とから構成されることを特徴とする回路基板。
【請求項２】
前記基板本体は複数の凹部又は貫通孔を有し、
前記はんだ平場付け用の導電部は、
前記基板本体の凹部又は貫通孔以外の電子部品実装面の所定位置に導電部材が形成されたものであり、
前記はんだ落とし込み付け用の導電部は、
前記凹部又は貫通孔の所定位置に導電部材が形成されたものであることを特徴とする請求項１に記載の回路基板。
【請求項３】
前記はんだ付け用の導電部が格子形状に形成される場合であって、
前記はんだ落とし込み付け用の導電部は、
前記格子形状を成す前記はんだ平場付け用の導電部の周辺部位、
又は、前記格子形状を成すはんだ平場付け用の導電部に囲まれた中央部位に設けられることを特徴とする請求項１に記載の回路基板。
【請求項４】
一方で、はんだ付け用の導電部材を第１の基板上に形成し、かつ、前記第１の基板上の所定位置に複数の開口部を形成する工程と、
他方で、はんだ付け用の導電部材を第２の基板上に形成する工程と、
前記第１の基板の前記開口部の各々に前記第２の基板の導電部材を位置合わせするように、前記第１の基板と前記第２の基板とを積層して接合する工程と
を有することを特徴とする回路基板の製造方法。
【請求項５】
基板本体と、
前記基板本体に設けられた、はんだ落とし込み付け用の導電部及びはんだ平場付け用の導電部と、
前記はんだ落とし込み付け用の導電部及び前記はんだ平場付け用の導電部に、はんだによって引出し電極が接合された半導体チップとを備え、
前記はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、
はんだ付け工程時に、当該はんだの一部が前記はんだ落とし込み付け用の導電部に落ち込んだ形状を成していることを特徴とする半導体装置。
【請求項６】
一方で、はんだ付け用の導電部材を第１の基板上に形成し、かつ、前記第１の基板上の所定位置に複数の開口部を形成する工程と、
他方で、はんだ付け用の導電部材を第２の基板上に形成する工程と、
前記第１の基板の前記開口部の各々に前記第２の基板の導電部材を位置合わせするように、前記第１の基板と前記第２の基板とを積層して接合する工程と、
前記開口部に位置合わせされた導電部材及び他の導電部材に半導体チップをはんだ付けにより実装する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＧＡ（Ball Grid Array）パッケージＬＳＩ（Large Scale Integration）等の電子部品を実装するプリント回路基板などに適用可能なはんだ実装工程補償機能を有した回路基板及びその製造方法、並びに半導体装置及びその製造方法に関するものである。
【０００２】
詳しくは、電子部品を実装する為のはんだ付け用の導電部が、はんだ落とし込み付け用の導電部と、はんだ平場付け用の導電部とから構成されることにより、電子部品を回路基板にはんだ付けする工程において、電子部品の基板が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部に落とし込んではんだに過剰な負荷がかからないようにすると共に、近接はんだの接触を回避できるようにしたものである。
【背景技術】
【０００３】
近年、ＢＧＡパッケージＬＳＩ等の電子部品をプリント回路基板に実装する場合、リフロー処理によりはんだ付けされることが多い。図１０Ａは第１の従来例に係るＢＧＡパッケージ６及びサブストレート（プリント回路基板）５０の一部を上面から見た図である。図１０Ａに示すＢＧＡパッケージ６には、ベアチップ９及び当該ＢＧＡパッケージ６の電極上にはんだボール７が予め備えられている。このはんだボール７は、サブストレート５０の通常ランド１に当接されている。図１０Ｂは、図１０Ａに示したはんだボール７が当接された状態を側面から見た図である。
【０００４】
はんだボール７が通常ランド１に当接された状態でリフロー炉内で熱風などによりはんだボール７を加熱して溶融する。図１１Ａは、はんだボール７が溶融及び圧着されてサブストレート５０にＢＧＡパッケージ６が固定されたものである。例えば、図１１Ａに示す全てのはんだボール７は、溶融かつ圧縮されて均等に円盤型に変形されて通常ランド１に固定されている。このようにして、ＢＧＡパッケージ６をサブストレート５０に実装して半導体装置５１を製造する。
【０００５】
しかし、図１１Ｂに示すように、リフロー炉内で加熱した熱によりＢＧＡパッケージ６がドーム状に湾曲する場合がある。これは、ＢＧＡパッケージ６がシリコンチップ、有機インターポーザー（樹脂＋ガラスクロス）、封止樹脂などで構成されており、リフロー加熱の際に熱膨張差によってある程度の湾曲が発生するためである。この湾曲したＢＧＡパッケージ６により、特に周辺部位のはんだボール７が過剰に押し潰され、隣接するはんだボール同士（例えばはんだボール７ａとはんだボール７ｂ）が接触（ブリッジ）するという現象が生じる。
【０００６】
図１２Ａは、第２の従来例に係るＢＧＡパッケージ６’及びサブストレート５０の構成例の一部を側面から見た図である。図１２Ａに示すＢＧＡパッケージ６’の電極上に予め搭載された樹脂コアボール６０がサブストレート５０の通常ランド１に当接されている。図１２Ｃは樹脂コアボール６０の構成例を示す断面図である。図１２Ｃに示す樹脂コアボール６０は、はんだ６１、導電層６２及び樹脂コア６３を備える。樹脂コアボール６０は、球形の樹脂コア６３を中心として、この樹脂コア６３の周面が導電層６２により覆われており、更にこの導電層６２がはんだ６１に覆われて形成されている。樹脂コア６３には、樹脂や高融点金属などの不溶融性の強い材質が使用される。これにより、樹脂コアボール６０は、リフロー処理時にＢＧＡパッケージ６’に押し潰されて円盤型に変形しなくなる。
【０００７】
しかし、図１２Ｂに示すように、リフロー炉内で加熱した熱によりＢＧＡパッケージ６’が熱膨張差でドーム状に湾曲した場合に、このドーム状に湾曲したＢＧＡパッケージ６’により、通常ランド１に当接された中央部位の樹脂コアボール６０が反鉛直方向へ引っ張られて未接着エリアが残ってしまうという現象が生じる。
【０００８】
このような従来例に関連して特許文献１には、回路基板へパッケージのバンプを接続する方法が開示されている。この方法によれば、接続される回路基板上のバンプ接続パッド上にクリームはんだを印刷により形成し、これを一度乾燥させて当該クリームはんだを固化させ、固化させたクリームはんだの上に、更にクリームはんだを印刷してクリームはんだを積層し、最上部に印刷されたクリームはんだにパッケージをリフローによりバンプ接続する。これにより、回路基板やパッケージ自体が湾曲した場合に、過剰負荷がかかったバンプが、積層されたクリームはんだにもぐり込んで、すべてのバンプ接続を確実に行うことができる。
【０００９】
また、特許文献２には電気部品実装モジュール及びその製造方法が開示されている。この電気部品実装モジュールによれば、電気部品が実装される電気絶縁性基材の表面に、配線パターンが形成された凹部を設け、この凹部にはんだを介して電気部品の搭載面を電気絶縁性基材の基材表面に面着させた状態で、電気部品を電気絶縁性基材に搭載する。これにより、はんだが電気部品の実装面下に入り込むことにより起こるはんだの接続不良・短絡を無くすことができる。
【００１０】
【特許文献１】特開平６−２２４５５０号公報（第３頁、第１図）
【特許文献２】特開２００５−５１２０４号公報（第８頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、第１の従来例及び特許文献１に係るバンプを回路基板へ接続する方法によれば、固化させたクリームはんだの上に、更にクリームはんだを印刷してクリームはんだを積層してパッケージをリフローによりバンプ接続している。しかしながら、パッケージを回路基板にはんだ付けする工程において、パッケージが湾曲した場合、クリームはんだが積層されている為にパッケージが位置ずれしたまま回路基板に接続されるおそれがある。特に大型パッケージの場合、湾曲が顕著になると共にパッケージの大型化により重量が増加し、はんだの一部に更に過剰な負荷がかかり位置ずれを起こす場合が多くなる。
【００１２】
また、特許文献２に係る電気部品実装モジュールによれば、配線パターンが形成された凹部に、はんだを介して電気部品が電気絶縁性基材に面着された状態で搭載されている。しかしながら、電子部品を電気絶縁性基材にはんだ付けする工程において、電子部品の基板が湾曲した場合はんだに過剰な負荷がかかり、凹部に塗布されたはんだが溢れ出して近接はんだがブリッジするおそれがある。
【００１３】
また、第２の従来例に係る樹脂コアボール６０によれば、樹脂コアボール６０は、球形の樹脂コア６３を中心として、この樹脂コア６３の周面が導電層６２により覆われており、更にこの導電層６２がはんだ６１に覆われて形成されている。しかしながら、ＢＧＡパッケージ６’の周辺部位の樹脂コアボール６０に過剰な負荷がかかり、中央部位の樹脂コアボール６０がサブストレート５０の通常ランド１から離反する方向へ引っ張られて未接着エリアが残ってしまうおそれがある（オープン・てんぷら不良）。すなわち、接合部のはんだ量が少なくなることでセルフアライメント効果や、パッケージ及び回路基板の反りに追従する沈み込み挙動が小さくなるので、位置ずれ、上述のオープン・てんぷら不良が発生するおそれがある。
【００１４】
そこで、本発明はこのような従来例に係る課題を解決したものであって、電子部品を回路基板にはんだ付けする工程において、はんだに過剰な負荷がかからないようにすると共に、はんだ付けを良好に実施できるようにした回路基板及びその製造方法、並びに半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上述した課題を解決するために本発明に係る請求項１に記載の回路基板は、基板本体と、前記基板本体に形成され、電子部品を実装する為のはんだ付け用の導電部とを備え、前記導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成されることを特徴とするものである。
【００１６】
本発明に係る回路基板によれば、電子部品を実装する為のはんだ付け用の導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成される。例えば、基板本体は複数の凹部を有し、はんだ平場付け用の導電部は、基板本体の凹部以外の電子部品実装面の所定位置に導電部材が形成されたものであり、はんだ落とし込み付け用の導電部は、凹部の所定位置に導電部材が形成されたものである。これにより、電子部品を回路基板にはんだ付けする工程において、電子部品が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部の凹部に落とし込んで、はんだに過剰な負荷がかからないようにできる。
【００１７】
上述した課題を解決するために本発明に係る請求項４に記載の回路基板の製造方法は、一方で、はんだ付け用の導電部材を第１の基板上に形成し、かつ、前記第１の基板上の所定位置に複数の開口部を形成する工程と、他方で、はんだ付け用の導電部材を第２の基板上に形成する工程と、前記第１の基板の前記開口部の各々に前記第２の基板の導電部材を位置合わせするように、前記第１の基板と前記第２の基板とを積層して接合する工程とを有することを特徴とするものである。
【００１８】
上述した課題を解決するために本発明に係る請求項５に記載の半導体装置は、基板本体と、前記基板本体に設けられた、はんだ落とし込み付け用の導電部及びはんだ平場付け用の導電部と、前記はんだ落とし込み付け用の導電部及び前記はんだ平場付け用の導電部に、はんだによって引出し電極が接合された半導体チップとを備え、前記はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、はんだ付け工程時に、当該はんだの一部が前記はんだ落とし込み付け用の導電部に落ち込んだ形状を成していることを特徴とするものである。
【００１９】
上述した課題を解決するために本発明に係る請求項６に記載の半導体装置の製造方法は、一方で、はんだ付け用の導電部材を第１の基板上に形成し、かつ、前記第１の基板上の所定位置に複数の開口部を形成する工程と、他方で、はんだ付け用の導電部材を第２の基板上に形成する工程と、前記第１の基板の前記開口部の各々に前記第２の基板の導電部材を位置合わせするように、前記第１の基板と前記第２の基板とを積層して接合する工程と、前記開口部に位置合わせされた導電部材及び他の導電部材に半導体チップをはんだ付けにより実装する工程とを有することを特徴とするものである。
【発明の効果】
【００２０】
本発明に係る回路基板及びその製造方法によれば、電子部品を実装する為のはんだ付け用の導電部は、はんだ平場付け用の導電部と、はんだ落とし込み付け用の導電部とから構成されるものである。
【００２１】
この構成によって、電子部品を回路基板にはんだ付けする工程において、電子部品が湾曲した場合に、電子部品に実装されたはんだの一部を、はんだ落とし込み付け用の導電部に落とし込んで、はんだに過剰な負荷がかからないようにできる。従って、近接はんだの接触を回避できるようになる。これにより、品質の高い回路基板を提供できるようになる。
【００２２】
本発明に係る半導体装置及びその製造方法によれば、はんだ落とし込み付け用の導電部と半導体チップとを接続するはんだは、はんだ付け工程時に、当該はんだの一部がはんだ落とし込み付け用の導電部に落ち込んだ形状を成している。この構成によって、はんだに加わる過剰負荷を逃がして近接はんだの接触を回避した構造をとることができるようになる。これにより、品質の高い半導体装置を提供できるようになる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しながら、本発明に係る回路基板及びその製造方法、並びに半導体装置及びその製造方法の実施例について説明をする。
【実施例１】
【００２４】
図１は、第１の実施例としてのサブストレート１００の構成例を示す一部破砕の上面図である。図１に示すサブストレート１００は回路基板の一例を構成し、通常ランド１、特殊ランド２及びサブストレート本体２０を備える。
【００２５】
通常ランド１は、はんだ平場付け用の導電部の一例を構成し、サブストレート１００の平坦面上に設けられてはんだ付けがなされる。特殊ランド２は、はんだ落とし込み付け用の導電部の一例を構成し、サブストレート１００の所定位置に設けられた穴（孔）部内ではんだ付けがなされる。通常ランド１及び特殊ランド２は、サブストレート本体（基板本体）２０に格子配列（グリッド・アレイ）形状に形成される。この格子配列形状は、中央部位Ｒ１と周辺部位Ｒ２に区分けされている。中央部位Ｒ１は図中の一点鎖線で囲まれた範囲であり、格子形状の中央に位置する。周辺部位Ｒ２は一点鎖線と二点鎖線で囲まれた範囲であり、格子形状の周辺に位置する。
【００２６】
この例で、通常ランド１は中央部位Ｒ１に３６個形成され、特殊ランド２は周辺部位Ｒ２に６４個形成されている。通常ランド１及び特殊ランド２は円形であり、ＢＧＡパッケージＬＳＩ等の電子部品を実装する際にはんだ付けに使用される。通常ランド１及び特殊ランド２は、導電性の優れた銅などの金属素材で形成される。なお、これに限らず銀などを使用してもよい。このように、通常ランド１及び特殊ランド２はサブストレート本体２０に形成されている。
【００２７】
図２は、サブストレート１００の構成例を示す一部破砕の断面図である。図２に示すサブストレート１００は図１に示したＸ−Ｘ矢視の切断面である。サブストレート本体２０は凹部５を有する。通常ランド１は、サブストレート本体２０の電子部品の実装面Ｐに導電部材３が形成されたものである。特殊ランド２は、凹部５の底面に導電部材３が形成されたものである。この例で、凹部５の深さは３０μｍ〜６０μｍ程度である。導電部材３の厚さを１０μｍ程度とすると、凹部５の底面に形成された導電部材３と実装面Ｐとの距離Ｌは、２０μｍ〜５０μｍ程度である。この距離Ｌの範囲内ではんだが凹部５に落ち込む。
【００２８】
これにより、ＢＧＡパッケージＬＳＩ等をサブストレート１００にはんだ付けする工程において、当該パッケージがリフロー熱によりドーム状に湾曲した場合に、特殊ランド２に接合するパッケージのはんだの一部を距離Ｌの範囲内で凹部５に落とし込んで、はんだに過剰な負荷がかからないようにできる。従って、はんだが潰れないので近接はんだの接触（ブリッジ）を回避できるようになる。
【００２９】
図３Ａ〜Ｃはサブストレート１００の製造例を示す工程図であり、図３Ｃは図２に示したサブストレート１００の切断面と同一である。サブストレート１００の製造方法は、一方で導電部材３をサブストレート本体２０ａ上に形成し、他方で導電部材３をサブストレート本体２０ｂ上に形成する。例えば、図３Ａに示すサブストレート本体２０ａに導電部材３のパターンを形成してエッチング処理を行って導電部材３を形成し、サブストレート本体２０ｂに導電部材３のパターンを形成してエッチング処理を行って導電部材３を形成する。
【００３０】
導電部材３を形成後、サブストレート本体２０ａの所定位置に複数の開口部８を形成する。例えば、図３Ｂに示すサブストレート本体２０ａの周辺部位Ｒ２に６４個の開口部８を形成する。開口部８の形状は、円形の導電部材３よりも若干大きい円形である。
【００３１】
開口部８を形成後、サブストレート本体２０ａの開口部８の各々にサブストレート本体２０ｂの導電部材３を位置合わせするように、サブストレート本体２０ａとサブストレート本体２０ｂとを積層して接合する。例えば、サブストレート本体２０ｂの表面に接着剤を塗布し、接着剤が塗布されたサブストレート本体２０ｂの表面とサブストレート本体２０ａの裏面とを積層して加圧して接合する。接合後、開口部８とサブストレート本体２０ｂの接合面とで図３Ｃに示す凹部５が形成されると共に、この凹部５の底面に導電部材３が位置合わせされる。これにより、凹部５及び導電部材３を有した特殊ランド２並びに導電部材３を有した通常ランド１が得られる。
【００３２】
このように、本発明に係る第１の実施例のサブストレート１００及びその製造方法によれば、ＢＧＡパッケージ６を実装する為のはんだ付け用のランドは、サブストレート本体２０に形成された、通常ランド１と特殊ランド２とから構成されるものである。この例で、通常ランド１は、サブストレート本体２０の中央部位Ｒ１の実装面Ｐに導電部材３が形成されたものであり、特殊ランド２は、サブストレート本体２０の周辺部位Ｒ２に設けられた凹部５の底面に導電部材３が形成されたものである。
【００３３】
従って、ＢＧＡパッケージ６をサブストレート１００にはんだ付けする工程において、ＢＧＡパッケージ６がドーム状に湾曲した場合に、特殊ランド２に接合するはんだボール７の一部を特殊ランド２の凹部５に落とし込むことができる。これにより、はんだボール７に過剰な負荷がかからないようにできる。従って、近接はんだが潰れてブリッジすることを回避できるようになる。これにより、品質の高いサブストレート１００を製造できるようになる。
【００３４】
続いて、サブストレート１００にＢＧＡパッケージ（半導体チップ）を実装して半導体装置を製造する工程を説明する。図４Ａ〜Ｃはサブストレート１００にはんだペースト１０を印刷する例を示す工程図である。この例で、部品搭載・はんだ付けなど一連の工程を受け持つ多数の機械を直列に配列して構成された図示しない自動実装機を使用する。はんだペーストは、ステンシル印刷法やディスペンス法などを用いて充填される。はんだペーストは、例えば金属パウダーとフラックスが体積比で約１：１で構成される。
【００３５】
上述した自動実装機の使用やはんだペーストの充填方法などを、はんだペースト１０をサブストレート１００に印刷する際の条件として、はんだペースト１０を印刷する部分が開口されたスクリーン９０を、自動実装機により図４Ａに示すサブストレート１００に重ねて実装する。ここでスクリーン９０の印刷開口部は、通常ランド１及び特殊ランド２に該当する部分である。
【００３６】
スクリーン９０が実装されたサブストレート１００の上に、はんだペースト１０を流して図４Ｂに示すスキージ１１で擦る。これにより、はんだペースト１０がサブストレート１００に充填される。充填後、自動実装機はスクリーン９０をサブストレート１００から取り外す。これにより、図４Ｃに示す通常ランド１及び特殊ランド２に、はんだペースト１０が印刷される。この場合、特殊ランド２には、はんだペースト１０が凹部５に充填され、かつ、スクリーン９０の開口部にも充填されるので、特殊ランド２と通常ランド１のはんだペースト１０の印刷面の高さは一定となる。このようにして、はんだペースト１０をサブストレート１００に印刷する。
【００３７】
図５Ａ〜Ｃは、ＢＧＡパッケージ６をサブストレート１００に実装する例を示す工程図である。この例で、ＢＧＡパッケージ６には、予めグリッド・アレイ状にはんだボール７が形成（配置）されている。また、図４Ａ〜Ｃに示した方法ではんだペースト１０が印刷されたサブストレート１００を使用する。また、上述した自動実装機を使用する。
【００３８】
これらを実装条件として、自動実装機により、ＢＧＡパッケージ６をサブストレート１００に当接する。例えば、図５Ａに示すサブストレート１００のはんだペースト１０が印刷された通常ランド１及び特殊ランド２には、ＢＧＡパッケージ６のはんだボール７が当接されている。
【００３９】
サブストレート１００にＢＧＡパッケージ６を当接後、サブストレート１００及びＢＧＡパッケージ６が自動実装機のリフロー炉内に送り込まれる。送り込まれた後、リフロー炉内で熱風などによりはんだペースト１０及びはんだボール７が加熱され、はんだペースト１０に続いてはんだボール７が溶融される。例えば、リフロー処理時の温度は２００℃〜２２０℃程度に設定し、リフロー処理の時間は８分〜１２分程度に設定する。
【００４０】
このとき、図５Ｂに示すように、ＢＧＡパッケージ６がリフロー熱によりドーム状に湾曲した場合、はんだペースト１０を介して特殊ランド２に当接されたはんだボール７ａの一部は、特殊ランド２の凹部５に落ち込む。図５Ｃは、図５Ｂの一点鎖線で囲まれた部分を拡大したものである。図５Ｃに示すはんだボール７ａは、特殊ランド２の凹部５の３分の１程度まで落ち込んでいる。
【００４１】
これにより、ＢＧＡパッケージ６が湾曲した場合であっても、はんだボール７ａに過剰な負荷がかからないのではんだボール７ａが潰れないようになる。従って、はんだボール７ａ及び７ｂのブリッジを回避できるようになる。なお、はんだペースト１０は、溶融によってフラックスが気化して体積が約半分に減じるので、溢れたはんだペーストが、隣接はんだペーストとブリッジすることがない。
【００４２】
このようにして図５Ｂに示す半導体装置４０が製造される。この半導体装置４０は、通常ランド１及び特殊ランド２に、はんだ付けによって接合されたＢＧＡパッケージ６を備えたものである。特殊ランド２とＢＧＡパッケージ６とを接続するはんだは、はんだ付け工程時に、当該はんだの一部が特殊ランド２の凹部５へ落ち込んだ形状を成している。
【００４３】
本発明に係る半導体装置４０及びその製造方法によれば、サブストレート１００を応用しているので、はんだボールに加わる過剰負荷を逃がして近接はんだのブリッジを回避した構造をとることができると共に当該装置の品質を向上できるようになる。
【００４４】
なお、はんだが潰れないようにする為に、はんだボール７の替わりに図１２Ｃに示した樹脂コアボール６０を有したパッケージにおいても、特殊ランド２に接合するはんだボール７の一部を凹部５に落とし込むことができる。これにより、ＢＧＡパッケージ６がドーム状に湾曲した場合、通常ランド１に当接された樹脂コアボール６０が反鉛直方向へ引っ張られないので通常ランド１から離反せず、未接着エリアが発生しなくなる。
【００４５】
また、ＢＧＡパッケージ６が凹状に湾曲する傾向の場合、特殊ランド２を中央部位Ｒ１に形成し、通常ランド１を周辺部位Ｒ２に形成することにより、中央部位Ｒ１に位置するはんだボール７が特殊ランド２の凹部５に落ち込むようになる。これにより、はんだボール７に過剰な負荷がかからないようにできると共に、近接はんだのブリッジを回避できるようになる。
【実施例２】
【００４６】
図６は、第２の実施例としてのサブストレート２００の構成例を示す一部破砕の上面図である。図６に示すサブストレート２００は、通常ランド１、スルーホール４及びサブストレート本体２１を備える。スルーホール４は、はんだ落とし込み付け用の導電部の一例を構成する。
【００４７】
通常ランド１及びスルーホール４は、サブストレート本体２１に格子配列形状に形成される。この格子配列形状は、中央部位Ｒ１と周辺部位Ｒ２に区分けされている。中央部位Ｒ１は図中の一点鎖線で囲まれた範囲であり、格子形状の中央に位置する。周辺部位Ｒ２は一点鎖線と二点鎖線で囲まれた範囲であり、格子形状の周辺に位置する。
【００４８】
例えば、通常ランド１は中央部位Ｒ１に３６個形成され、スルーホール４は周辺部位Ｒ２に６４個形成される。通常ランド１及びスルーホール４は、ＢＧＡパッケージＬＳＩ等の電子部品を実装する際にはんだ付けに使用される。スルーホール４は、導電性の優れた銅などの金属素材が鍍金されて形成される。なお、これに限らず銀などを使用してもよい。このように、通常ランド１及びスルーホール４はサブストレート本体２１に形成されている。
【００４９】
図７は、サブストレート２００の構成例を示す一部破砕の断面図である。図７に示すサブストレート２００は図６に示したＹ−Ｙ矢視の切断面である。サブストレート本体２１は貫通孔１２を有し、スルーホール４はこの貫通孔１２の内周面に導電部材３が形成されたものである。これにより、ＢＧＡパッケージＬＳＩ等をサブストレート２００にはんだ付けする工程において、当該パッケージがリフロー熱によりドーム状に湾曲した場合に、スルーホール４にはんだ付けされるはんだの一部が、スルーホール４の貫通孔１２の所定位置まで落ち込む。
【００５０】
このように、本発明に係る第２の実施例のサブストレート２００によれば、ＢＧＡパッケージ６を実装する為のはんだ付け用のランドは、サブストレート本体２１に形成された、通常ランド１とスルーホール４とから構成されるものである。
【００５１】
従って、はんだ付けする工程において、はんだボール７の一部をスルーホール４に落とし込んで、はんだボール７に過剰な負荷がかからないようにできる。これにより、近接はんだが潰れてブリッジすることを回避できるようになる。
【００５２】
続いて、サブストレート２００にＢＧＡパッケージを実装して半導体装置を製造する工程を説明する。図８Ａ〜Ｃはサブストレート２００にはんだペースト１０を印刷する例を示す工程図である。この例で、実施例１と同様に、部品搭載・はんだ付けなど一連の工程を受け持つ多数の機械を直列に配列して構成された図示しない自動実装機を使用する。はんだペーストは、ステンシル印刷法やディスペンス法などを用いて充填される。はんだペーストは、例えば金属パウダーとフラックスが体積比で約１：１で構成される。図８Ａに示すサブストレート２００は、図７に示したサブストレート２００の切断面と同一である。
【００５３】
上述した自動実装機の使用やはんだペーストの充填方法などを、はんだペースト１０をサブストレート２００に印刷する条件として、はんだペースト１０を印刷する部分が開口されたスクリーン９０’を、自動実装機により図８Ａに示すサブストレート２００に重ねて実装する。ここでスクリーン９０’の印刷開口部は、通常ランド１及びスルーホール４に該当する部分である。
【００５４】
スクリーン９０’を実装後、サブストレート２００にはんだペースト１０を図８Ｂに示すスキージ１１により充填する。充填後、自動実装機はスクリーン９０’をサブストレート２００から取り外す。これにより、図８Ｃに示す通常ランド１及びスルーホール４に、はんだペースト１０が印刷される。この場合、スルーホール４には、はんだペースト１０が貫通孔１２の半分程度まで充填され、かつ、スクリーン９０’の開口部にも充填される。このとき、はんだペースト１０の粘度やスキージ１１の印圧・アタック角度・速度などを調整してスルーホール４への充填量を決定する。例えば、スルーホール４に多量のはんだペースト１０を充填したい場合、スキージ１１の印圧を高く設定し、アタック角度を小さく設定し、速度を遅く設定する。これにより、スルーホール４に多量のはんだペースト１０が充填されると共に、特殊ランド２と通常ランド１のはんだペースト１０の印刷面の高さは一定となる。このようにして、はんだペースト１０をサブストレート２００に印刷する。
【００５５】
図９Ａ〜Ｃは、ＢＧＡパッケージ６をサブストレート２００に実装する例を示す工程図である。この例で、ＢＧＡパッケージ６には、予めグリッド・アレイ状にはんだボール７が形成（配置）されている。また、図８Ａ〜Ｃに示した方法ではんだペースト１０が印刷されたサブストレート２００を使用する。また、上述した自動実装機を使用する。
【００５６】
これらを実装条件として、自動実装機により、ＢＧＡパッケージ６をサブストレート２００に当接する。例えば、図９Ａに示すサブストレート２００のはんだペースト１０が印刷された通常ランド１及びスルーホール４には、ＢＧＡパッケージ６のはんだボール７が当接されている。
【００５７】
サブストレート２００にＢＧＡパッケージ６を当接後、サブストレート２００及びＢＧＡパッケージ６が自動実装機のリフロー炉内に送り込まれる。送り込まれた後、リフロー炉内で熱風などによりサブストレート２００のはんだペースト１０及びはんだボール７が加熱されてはんだペースト１０に続いてはんだボール７が溶融される。
【００５８】
このとき、図９Ｂに示すように、ＢＧＡパッケージ６がリフロー熱によりドーム状に湾曲した場合、はんだペースト１０を介してスルーホール４当接されたはんだボール７ａの一部は、スルーホール４の貫通孔１２に落ち込む。図９Ｃは、図９Ｂの一点鎖線で囲まれた部分を拡大したものである。図９Ｃに示すはんだボール７ａは、スルーホール４の貫通孔１２の６分の１程度まで落ち込んでいる。これにより、ＢＧＡパッケージ６がリフロー熱により湾曲した場合であっても、はんだボール７ａに過剰な負荷がかからないのではんだボール７ａが潰れないようになる。従って、はんだボール７ａ及び７ｂのブリッジを回避できるようになる。このようにして図９Ｂに示す半導体装置４１が製造される。
【００５９】
このように、本発明に係る第２の実施例の半導体装置４１及びその製造方法によれば、サブストレート２００を応用しているので、はんだボールに加わる過剰負荷を逃がして近接はんだのブリッジを回避した構造をとることができると共に当該装置の品質を向上できるようになる。
【００６０】
なお、第２実施例のサブストレート２００は、第１実施例のサブストレート１００のように多層基板にする必要がないので製造工程数の低減化が図られ、製造を簡易化できるようになる。
【産業上の利用可能性】
【００６１】
この発明は、ＢＧＡパッケージＬＳＩ等の電子部品を実装するプリント回路基板などに適用して好適なものである。
【図面の簡単な説明】
【００６２】
【図１】第１の実施例としてのサブストレート１００の構成例を示す一部破砕の上面図である。
【図２】サブストレート１００の構成例を示す一部破砕の断面図である。
【図３】Ａ〜Ｃはサブストレート１００の製造例を示す工程図である。
【図４】Ａ〜Ｃはサブストレート１００にはんだペースト１０を印刷する例を示す工程図である。
【図５】Ａ〜ＣはＢＧＡパッケージ６をサブストレート１００に実装する例を示す工程図である。
【図６】第２の実施例としてのサブストレート２００の構成例を示す一部破砕の上面図である。
【図７】サブストレート２００の構成例を示す一部破砕の断面図である。
【図８】Ａ〜Ｃはサブストレート２００にはんだペースト１０を印刷する例を示す工程図である。
【図９】Ａ〜ＣはＢＧＡパッケージ６をサブストレート２００に実装する例を示す工程図である。
【図１０】Ａ及びＢは第１の従来例に係るサブストレート５０及びＢＧＡパッケージ６の構成例を示す説明図である。
【図１１】Ａ及びＢはリフロー処理後のサブストレート５０及びＢＧＡパッケージ６の構成例を示す説明図である。
【図１２】Ａ〜Ｃは第２の従来例に係るサブストレート５０及びＢＧＡパッケージ６’の構成例を示す説明図である。
【符号の説明】
【００６３】
１・・・通常ランド（はんだ平場付け用の導電部）、２・・・特殊ランド（はんだ落とし込み付け用の導電部）、３・・・導電部材、４・・・スルーホール、５・・・凹部、６・・・電子部品（ＢＧＡパッケージ）、１２・・・貫通孔、２０，２１・・・サブストレート本体（基板本体）、４０，４１・・・半導体装置、１００，２００・・・サブストレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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