(57)【要約】【課題】スーパージャンクション構造を備えた半導体基板にトレンチゲート構造の半導体素子を設けた半導体装置において、アバランシェ耐量を向上する。【解決手段】ｐｎコラムで構成されるスーパージャンクション構造の表層部にｐ型チャネル層４０が形成され、ｎコラム２０にトレンチゲート構造が形成された半導体装置において、トレンチゲート構造の間のｐ型チャネル層４０に、ｐ＋型領域６０に接するｐ型ボディ領域７０を設ける。そして、アバランシェ電流を、ｐ型ボディ領域７０からｎ＋型ソース領域５０を介さずに、ｐ＋型領域６０を介してソース電極に直接流す。これにより、アバランシェ耐量を向上できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型基板（１０）と、
第１導電型領域（２０）および第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション層と、
前記スーパージャンクション層の表層部に形成された第２導電型チャネル層（４０）と、
前記第２導電型チャネル層（４０）を貫通して前記第１導電型領域（２０）に達するトレンチ（８１）と、
前記トレンチ（８１）の側壁に形成されたゲート絶縁膜（８２）と、
前記ゲート絶縁膜（８２）上に形成され、前記トレンチ（８１）および前記ゲート絶縁膜（８２）と共にトレンチゲート構造を構成するゲート電極（８３）と、
前記第２導電型チャネル層（４０）の表層部であって、前記トレンチ（８１）の側部に形成された第１導電型ソース領域（５０）と、
前記第２導電型チャネル層（４０）の表層部であって、当該第２導電型チャネル層（４０）よりも不純物濃度が高く、前記第１導電型ソース領域（５０）の間に形成された第２導電型領域（６０）とを備え、
前記トレンチゲート構造の間の前記第２導電型チャネル層（４０）に、前記第２導電型領域（６０）に接する第２導電型ボディ領域（７０）が形成されていることを特徴とする半導体装置。
【請求項２】
１つの前記第１導電型領域（２０）と当該第１導電型領域（２０）に隣接する１つの前記第２導電型領域（３０）とを一組のコラム構造とし、当該コラム構造が複数組み合わされて前記スーパージャンクション層が構成されており、
前記トレンチゲート構造は複数のコラム構造ごとに設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記スーパージャンクション層において、前記トレンチゲート構造は、８以下のコラム構造ごとに設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第２導電型チャネル層（４０）に設けられた前記第２導電型ボディ領域（７０）は、前記スーパージャンクション層に達するように形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２導電型ボディ領域（７０）は、前記トレンチゲート構造を構成する前記トレンチ（８１）よりも深く形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
第１導電型基板（１０）と、
第１導電型領域（２０）および第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション層と、
前記スーパージャンクション層の表層部に形成された第２導電型チャネル層（４０）と、
前記第２導電型チャネル層（４０）を貫通して前記第１導電型領域（２０）に達するトレンチ（８１）と、
前記トレンチ（８１）の側壁に形成されたゲート絶縁膜（８２）と、
前記ゲート絶縁膜（８２）上に形成され、前記トレンチ（８１）および前記ゲート絶縁膜（８２）と共にトレンチゲート構造を構成するゲート電極（８３）と、
前記第２導電型チャネル層（４０）の表層部であって、前記トレンチ（８１）の側部に形成された第１導電型ソース領域（５０）と、
前記第２導電型チャネル層（４０）の表層部であって、当該第２導電型チャネル層（４０）よりも不純物濃度が高く、前記第１導電型ソース領域（５０）の間に形成された第２導電型領域（６０）とを備え、
１つの前記第１導電型領域（２０）と当該第１導電型領域（２０）に隣接する１つの前記第２導電型領域（３０）とを一組のコラム構造とし、当該コラム構造が複数組み合わされて前記スーパージャンクション層が構成され、
前記トレンチゲート構造は複数の前記一組のコラム構造ごとに設けられておらず、前記トレンチゲート構造が前記一組のコラム構造ごとに設けられている場合と複数の前記一組のコラム構造ごとに設けられている場合とが混在しており、
前記トレンチゲート構造の間に当該トレンチゲート構造が形成されていない前記一組のコラム構造が繰り返される領域における前記第２導電型チャネル層（４０）に、前記第２導電型領域（６０）に接する第２導電型ボディ領域（７０）が形成されていることを特徴とする半導体装置。
【請求項７】
前記スーパージャンクション層において、前記トレンチゲート構造は、８以下のコラム構造ごとに設けられていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２導電型チャネル層（４０）に設けられた前記第２導電型ボディ領域（７０）は、前記スーパージャンクション層に達するように形成されていることを特徴とする請求項６または７に記載の半導体装置。
【請求項９】
前記第２導電型ボディ領域（７０）は、前記トレンチゲート構造を構成する前記トレンチ（８１）よりも深く形成されていることを特徴とする請求項６ないし８のいずれか１つに記載の半導体装置。
【請求項１０】
前記トレンチ（８１）は、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが接する面の面方向と、前記トレンチ（８１）が延設される延設方向とが平行になるように設けられていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第２導電型ボディ領域（７０）は、前記トレンチ（８１）が形成された前記第１導電型領域（２０）および当該第１導電型領域（２０）の両隣の第２導電型領域（３０）に接しておらず、前記トレンチ（８１）が形成された前記第１導電型領域（２０）の両隣の前記第２導電型領域（３０）に挟まれた前記第１導電型領域（２０）および前記第２導電型領域（３０）のうち少なくとも前記第２導電型領域（３０）に接するように設けられていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
【請求項１２】
前記トレンチ（８１）が形成された前記第１導電型領域（２０）のキャリア数と当該第１導電型領域（２０）の両隣の第２導電型領域（３０）のキャリア数とが一致しており、
前記第２導電型ボディ領域（７０）に接する前記第１導電型領域（２０）のキャリア数は、当該第１導電型領域（２０）に挟まれ前記第２導電型ボディ領域（７０）に接する前記第２導電型領域（３０）のキャリア数よりも大きいことを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１３】
前記トレンチ（８１）が形成された前記第１導電型領域（２０）の幅に対して、前記第２導電型ボディ領域（７０）に接する前記第１導電型領域（２０）の幅が広くなっている、あるいは前記トレンチ（８１）が形成された前記第１導電型領域（２０）の両隣の第２導電型領域（３０）の幅に対して、前記第２導電型ボディ領域（７０）に接する第２導電型領域（３０）の幅が狭くなっていることを特徴とする請求項１ないし９、１２のいずれか１つに記載の半導体装置。
【請求項１４】
前記トレンチ（８１）が形成された前記第１導電型領域（２０）のキャリア数と当該第１導電型領域（２０）の両隣の第２導電型領域（３０）のキャリア数とが一致しており、
前記第２導電型ボディ領域（７０）に接する前記第２導電型領域（３０）のキャリア数は、当該第２導電型領域（３０）の両隣の前記第１導電型領域（２０）のキャリア数よりも大きいことを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
【請求項１５】
前記トレンチ（８１）が形成された前記第１導電型領域（２０）の両隣の第２導電型領域（３０）の幅に対して、前記第２導電型ボディ領域（７０）に接する第２導電型領域（３０）の幅が広くなっている、あるいは前記トレンチ（８１）が形成された前記第１導電型領域（２０）の幅に対して、前記第２導電型ボディ領域（７０）に接する前記第１導電型領域（２０）の幅が狭くなっていることを特徴とする請求項１ないし９、１４のいずれか１つに記載の半導体装置。
【請求項１６】
第１導電型基板（１０）と、
第１導電型領域（２０）および第２導電型領域（３０）が前記第１導電型基板（１０）上に形成されていると共に、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが前記第１導電型基板（１０）の面方向に繰り返し配置されたスーパージャンクション層と、
前記スーパージャンクション層の表層部に形成された第２導電型チャネル層（４０）と、
前記第２導電型チャネル層（４０）を貫通して前記第１導電型領域（２０）に達するトレンチ（８１）と、
前記トレンチ（８１）の側壁に形成されたゲート絶縁膜（８２）と、
前記ゲート絶縁膜（８２）上に形成され、前記トレンチ（８１）および前記ゲート絶縁膜（８２）と共にトレンチゲート構造を構成するゲート電極（８３）と、
前記第２導電型チャネル層（４０）の表層部であって、前記トレンチ（８１）の側部に形成された第１導電型ソース領域（５０）と、
前記第２導電型チャネル層（４０）の表層部であって、当該第２導電型チャネル層（４０）よりも不純物濃度が高く、前記第１導電型ソース領域（５０）の間に形成された第２導電型領域（６０）とを備え、
前記トレンチ（８１）は、前記第１導電型領域（２０）と前記第２導電型領域（３０）とが接する面の面方向と、前記トレンチ（８１）が延設される延設方向とが直交するように設けられており、
前記トレンチゲート構造の間の前記第２導電型チャネル層（４０）に、前記第２導電型領域（６０）に接する第２導電型ボディ領域（７０）が形成されていることを特徴とする半導体装置。
【請求項１７】
前記第２導電型チャネル層（４０）に設けられた前記第２導電型ボディ領域（７０）は、前記スーパージャンクション層に達するように形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２導電型ボディ領域（７０）は、前記トレンチゲート構造を構成する前記トレンチ（８１）よりも深く形成されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１９】
前記スーパージャンクション層において、１つの前記第１導電型領域（２０）と当該第１導電型領域（２０）に隣接する１つの前記第２導電型領域（３０）とを一組のコラム構造とすると、
前記トレンチゲート構造の間隔は、前記コラム構造の間隔の８倍以下で設けられていることを特徴とする請求項１６ないし１８のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクション構造を備えて構成される半導体基板にトレンチゲート構造の半導体素子を設けた半導体装置に関する。
【背景技術】
【０００２】
従来より、耐圧とオン抵抗とを改善するデバイスとして、スーパージャンクションＭＯＳトランジスタ（以下、ＳＪ−ＭＯＳという）が、例えば特許文献１で提案されている。具体的に、特許文献１では、ドリフト領域をｎ型分割ドリフト経路域と短冊状のｐ型仕切領域とが平面上で交互に繰り返し配列されたスーパージャンクション構造とすると共に、ｎ型分割ドリフト経路域にｐｎ接合分離するｐ型仕切領域を介在させた構造が提案されている。
【０００３】
この半導体装置では、オン状態の場合、複数の並列接続したｎ型分割ドリフト経路域を介してドリフト電流が流れる一方、オフ状態の場合、ｎ型分割ドリフト経路域とｐ型仕切領域とのｐｎ接合からそれぞれ空乏層がｎ型分割ドリフト経路内に広がり、ｎ型分割ドリフト経路域が空乏化される。このとき、ｐ型仕切領域の両側面から空乏端が側方へ広がるので空乏化が非常に早まり、ｐ型仕切領域も同時に空乏化される。このため、半導体装置は高耐圧となり、ｎ型分割ドリフト経路域の不純物濃度を高くすることでオン抵抗の低減を図ることができるようになっている。
【０００４】
また、上記のようなＳＪ−ＭＯＳにおいて、アバランシェ耐量を向上させた半導体装置が、特許文献２、３で提案されている。これら特許文献２、３では、並列ｐｎ構造のｎ型ドリフト領域とｐ型仕切領域との領域幅或いは不純物濃度を制御することで、並列ｐｎ構造部での電界分布を改善してアバランシェ破壊耐量を向上させる構造が提案されている。
【特許文献１】特開平９−２６６３１１号公報
【特許文献２】特開２００４−７２０６８号公報
【特許文献３】特開２００４−１３４７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１〜３に示されるＳＪ−ＭＯＳのゲート構造はプレーナゲート構造であるが、トレンチゲート構造のＳＪ−ＭＯＳでは、アバランシェ破壊はトレンチゲートの直下で起こってしまう。すなわち、トレンチゲート構造のＳＪ−ＭＯＳでは、従来のトレンチゲート構造のＭＯＳトランジスタと同様に、トレンチゲートの直下でアバランシェした電流が、トレンチ側面のチャネル層、ソース層を通過してソース電極に流れる寄生バイポーラトランジスタの動作を起こしてしまう。このため、トレンチゲート型のＳＪ−ＭＯＳでは、アバランシェ耐量が低下してしまうという問題があった。
【０００６】
本発明は、上記点に鑑み、スーパージャンクション構造を備えた半導体基板にトレンチゲート構造の半導体素子を設けた半導体装置において、アバランシェ耐量を向上することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の第１の特徴では、トレンチゲート構造の間の第２導電型チャネル層（４０）に、当該第２導電型チャネル層（４０）の表層部に設けられた第２導電型領域（６０）に接する第２導電型ボディ領域（７０）が形成されていることを特徴とする。
【０００８】
これにより、スーパージャンクション層に発生したアバランシェ電流を第２導電型ボディ領域（７０）を介して第２導電型領域（６０）に直接流すことができる。つまり、アバランシェ電流の経路が寄生バイポーラトランジスタを動作させる経路にならないようにすることができ、ひいては半導体装置のアバランシェ耐量を向上させることができる。
【０００９】
この場合、半導体装置の基板としてスーパージャンクション層を用いているため、電流が流れやすい通電経路を形成することができ、低抵抗化を図ることができる。また、スーパージャンクション層によって電界集中を回避することができ、ひいては高耐圧を得ることができる。したがって、低オン抵抗、高耐圧、およびアバランシェ耐圧すべてを向上させた半導体装置を提供することができる。
【００１０】
また、１つの第１導電型領域（２０）と当該第１導電型領域（２０）に隣接する第２導電型領域（３０）とを一組のコラム構造とし、当該コラム構造を複数組み合わせてスーパージャンクション層が構成することができ、トレンチゲート構造を複数のコラム構造ごとに設けることができる。
【００１１】
これにより、トレンチゲート構造の間に、当該トレンチゲート構造が設けられていない領域を広く確保することができ、当該領域の第２導電型チャネル層（４０）により大きなサイズの第２導電型ボディ領域（７０）を設けることができる。これにより、アバランシェ電流を第２導電型ボディ領域（７０）に流しやすくすることができ、ひいてはアバランシェ耐量を向上させることができる。
【００１２】
そして、スーパージャンクション層において、トレンチゲート構造を、８以下のコラム構造ごとに設けることができる。
【００１３】
これによると、半導体装置に流れる飽和電流を確保しつつ、パワーデバイスの指標であるオン抵抗×ゲート-ドレイン間の電荷（Ｒｏｎ×Ｑｇｄ）を小さくすることができ、半導体素子を高速動作させることが可能となる（図９参照）。
【００１４】
また、第２導電型チャネル層（４０）に設けられた第２導電型ボディ領域（７０）を、スーパージャンクション層に達するように形成することができる。
【００１５】
これにより、スーパージャンクション層に生じたアバランシェ電流を、第２導電型チャネル層（４０）を介さずに第２導電型ボディ領域（７０）に直接流すことができる。したがって、アバランシェ耐量を向上させることができる。
【００１６】
さらに、第２導電型ボディ領域（７０）を、トレンチゲート構造を構成するトレンチ（８１）よりも深く形成することができる。
【００１７】
これにより、アバランシェ電流を第２導電型ボディ領域（７０）に流しやすくすることができ、ひいてはアバランシェ耐圧を向上させることができる。
【００１８】
本発明の第２の特徴では、１つの前記第１導電型領域（２０）と当該第１導電型領域（２０）に隣接する第２導電型領域（３０）とを一組のコラム構造とし、当該一組のコラム構造が複数組み合わされてスーパージャンクション層が構成され、
トレンチゲート構造は複数の一組のコラム構造ごとに設けられておらず、トレンチゲート構造が一組のコラム構造ごとに設けられている場合と複数の一組のコラム構造ごとに設けられている場合とが混在しており、
トレンチゲート構造の間に当該トレンチゲート構造が形成されていない一組のコラム構造が繰り返される領域における第２導電型チャネル層（４０）に、当該第２導電型チャネル層（４０）の表層部に設けられた第２導電型領域（６０）に接する第２導電型ボディ領域（７０）が形成されていることを特徴とする。
【００１９】
これにより、スーパージャンクション層に発生したアバランシェ電流を第２導電型ボディ領域（７０）を介して第２導電型領域（６０）に直接流すことができる。さらに、トレンチゲート構造を粗密に配置することができるので、トレンチゲート構造を粗に配置した領域、すなわちトレンチゲート構造の間隔を広くした領域に第２導電型ボディ領域（７０）を深く設けることができ、アバランシェ耐量を向上させることができる一方、トレンチゲート構造を密に配置した領域に電流を集中して流すことができるのでオン抵抗を低減することができる。
【００２０】
この場合、スーパージャンクション層において、トレンチゲート構造を、一組のコラム構造を８以下で構成した繰り返し構造ごとに設けることができる。トレンチゲート構造をスーパージャンクション層に不規則に配置した場合には、平均して８以下のコラム構造ごとにトレンチゲート構造が配置されていれば良い。これにより、半導体装置に流れる飽和電流を確保しつつ、パワーデバイスの指標であるオン抵抗×ゲート-ドレイン間の電荷（Ｒｏｎ×Ｑｇｄ）を小さくすることができる。
【００２１】
また、第２導電型チャネル層（４０）に設けられた第２導電型ボディ領域（７０）を、スーパージャンクション層に達するように形成することができる。これにより、アバランシェ電流を第２導電型ボディ領域（７０）に流しやすくすることができる。
【００２２】
さらに、第２導電型ボディ領域（７０）を、トレンチゲート構造を構成するトレンチ（８１）よりも深く形成することができる。これによっても、アバランシェ電流を第２導電型ボディ領域（７０）に流しやすくすることができる。
【００２３】
トレンチ（８１）を、第１導電型領域（２０）と第２導電型領域（３０）とが接する面の面方向と、トレンチ（８１）が延設される延設方向とが平行になるように設けることもできる。
【００２４】
また、第２導電型ボディ領域（７０）が、トレンチ（８１）が形成された第１導電型領域（２０）および当該第１導電型領域（２０）の両隣の第２導電型領域（３０）に接しないようにし、トレンチ（８１）が形成された第１導電型領域（２０）の両隣の第２導電型領域（３０）に挟まれた第１導電型領域（２０）および第２導電型領域（３０）のうち少なくとも第２導電型領域（３０）に接するように設けることができる。
【００２５】
これにより、第２導電型ボディ領域（７０）を介して第２導電型領域（６０）に流れるアバランシェ電流の経路をトレンチゲート構造から遠ざけることができる。これにより、アバランシェ耐量を向上させることができる。
【００２６】
この場合、トレンチ（８１）が形成された第１導電型領域（２０）のキャリア数と当該第１導電型領域（２０）の両隣の第２導電型領域（３０）のキャリア数とを一致させ、第２導電型ボディ領域（７０）に接する第１導電型領域（２０）のキャリア数を、当該第１導電型領域（２０）に挟まれ第２導電型ボディ領域（７０）に接する第２導電型領域（３０）のキャリア数よりも大きくすることができる。
【００２７】
これにより、トレンチゲート構造が設けられた第１導電型領域（２０）および当該第１導電型領域（２０）の両隣の第２導電型領域（３０）における耐圧を向上させることができる。
【００２８】
また、トレンチゲート構造付近のスーパージャンクション層に対して第２導電型ボディ領域（７０）付近のスーパージャンクション層のチャージバランス（第２導電型領域（３０）と第１導電型領域（２０）のキャリアが一致すること）をずらすことで、第２導電型ボディ領域（７０）近傍のスーパージャンクション層の耐圧を低くすることができ、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）でブレークダウンさせることができる。これにより、第２導電型領域（３０）で生じたアバランシェ電流を当該第２導電型領域（３０）から第２導電型ボディ領域（７０）に直接流すことができ、高アバランシェ耐量を得ることができる。
【００２９】
トレンチ（８１）が形成された第１導電型領域（２０）の幅に対して、第２導電型ボディ領域（７０）に接する第１導電型領域（２０）の幅を広くし、あるいはトレンチ（８１）が形成された第１導電型領域（２０）の両隣の第２導電型領域（３０）の幅に対して、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）の幅を狭くすることができる。
【００３０】
このように、第２導電型ボディ領域（７０）に接する第１導電型領域（２０）および第２導電型領域（３０）の各幅を規定することによっても、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）でブレークダウンさせることができ、アバランシェ電流を第２導電型ボディ領域（７０）に直接流すことができる。
【００３１】
他方、トレンチ（８１）が形成された第１導電型領域（２０）のキャリア数と当該第１導電型領域（２０）の両隣の第２導電型領域（３０）のキャリア数とを一致させ、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）のキャリア数を、当該第２導電型領域（３０）の両隣の第１導電型領域（２０）のキャリア数よりも大きくすることができる。
【００３２】
この場合、上記と同様に、第２導電型領域（３０）のうち第２導電型ボディ領域（７０）の直下でブレークダウンさせることができる。これにより、トレンチゲート直下でのブレークダウンを抑制し、アバランシェ電流を第２導電型ボディ領域（７０）に直接流すことができ、高アバランシェ耐量を得ることができる。
【００３３】
この場合、トレンチ（８１）が形成された第１導電型領域（２０）の両隣の第２導電型領域（３０）の幅に対して、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）の幅を広くし、あるいはトレンチ（８１）が形成された第１導電型領域（２０）の幅に対して、第２導電型ボディ領域（７０）に接する第１導電型領域（２０）の幅を狭くすることができる。
【００３４】
このように、第２導電型ボディ領域（７０）に接する第１導電型領域（２０）および第２導電型領域（３０）の各幅を規定してチャージバランスをずらすことで、第２導電型ボディ領域（７０）に接する第２導電型領域（３０）でブレークダウンさせることもできる。
【００３５】
本発明の第３の特徴では、トレンチ（８１）を、第１導電型領域（２０）と第２導電型領域（３０）とが接する面の面方向と、トレンチ（８１）が延設される延設方向とが直交するように設け、トレンチゲート構造の間の第２導電型チャネル層（４０）に、第２導電型領域（６０）に接する第２導電型ボディ領域（７０）を形成することができるため、設計自由度が大きくなる。
【００３６】
これによると、トレンチゲート構造をスーパージャンクション層のコラム構造ごと、すなわち第１導電型領域（２０）の整数倍で設ける必要がないため、ゲート−ドレイン間の電荷Ｑｇｄや、パワーデバイスの指標であるオン抵抗Ｒｏｎとゲート−ドレイン間の電荷Ｑｇｄとの積（Ｒｏｎ×Ｑｇｄ）等の半導体素子の特性を示すパラメータを最適化することができる。
【００３７】
この場合、トレンチゲート構造の間隔は、コラム構造の間隔の８倍以下で設けられていることが好ましい。これにより、上述のように、半導体素子を高速動作させることができる。
【００３８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、また、以下の各実施形態で示されるｎ型、ｎ＋型は本発明の第１導電型に対応し、ｐ型、ｐ＋型は本発明の第２導電型に対応している。
【００４０】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下で示されるスーパージャンクション構造によって構成される半導体装置は、例えばインバータ回路を構成するスイッチング素子として適用される。
【００４１】
図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、ｎ＋型基板１０上には、コラム状のｎ型領域２０およびコラム状のｐ型領域３０が形成されていると共に、これらｎ型領域２０およびｐ型領域３０がｎ＋型基板１０の面方向に交互に配置されたスーパージャンクション構造になっている。なお、スーパージャンクション構造は本発明のスーパージャンクション層に相当する。
【００４２】
すなわち、図１に示される半導体装置では、ｐ型領域３０およびｎ型領域２０が交互に配置される方向にｐ型領域３０およびｎ型領域２０が繰り返し形成された繰り返し構造が設けられている。以下、ｎ型領域２０をｎコラムと呼び、ｐ型領域３０をｐコラムと呼ぶ。
【００４３】
ｎ＋型基板１０の不純物濃度は、１×１０１９〜１×１０２０ｃｍ−３である。また、ｎコラム２０およびｐコラム３０の各ｐｎコラムの不純物濃度はそれぞれ１×１０１６ｃｍ−３であり、ｎコラム２０の幅は１．７μｍ、ｐコラム３０の幅は１．０μｍになっている。ｐｎコラムはｐキャリア数、ｎキャリア数が一致、すなわちチャージバランス条件が一致している。
【００４４】
このように、半導体装置にスーパージャンクション構造を採用することで、ｎ＋型基板１０とｐｎコラムとが並ぶ方向に電流が流れやすい通電経路を形成することができ、低抵抗化を図ることができる。また、ｎコラム２０およびｐコラム３０が交互に繰り返し配置された構造になっていることから、空乏層がｎコラム２０とｐコラム３０との界面全体に広がり、電界が特定の場所に集中しない。これにより、半導体チップの表面電極と裏面電極との間の電界強度が一様になり、高耐圧を得ることができる。
【００４５】
このようなスーパージャンクション構造を構成するｎコラム２０およびｐコラム３０の表層部にｐ型チャネル層４０が形成されている。ｐ型チャネル層４０の不純物濃度は、例えば１×１０１６〜５×１０１６ｃｍ−３である。さらに、このｐ型チャネル層４０の表層部のうち、ｎコラム２０の反対側にｎ＋型ソース領域５０が形成され、ｐコラム３０の反対側にｐ＋型領域６０が形成されている。このｐ＋型領域６０の不純物濃度は、例えば１×１０１９〜１×１０２０ｃｍ−３である。
【００４６】
さらに、ｐ型チャネル層４０に、ｐ＋型領域６０に接するｐ型ボディ領域７０が設けられている。このｐ型ボディ領域７０は、スーパージャンクション構造に流れるアバランシェ電流をｐ＋型領域６０に流す経路の一部を構成するものである。ｐ型ボディ領域７０の不純物濃度は、１×１０１６〜１×１０１９ｃｍ−３である。
【００４７】
そして、ｎ＋型ソース領域５０およびｐ型チャネル層４０を貫通してｎコラム２０に達するトレンチ８１が形成され、このトレンチ８１の内壁表面にゲート絶縁膜８２とゲート電極８３とが順に形成され、これらトレンチ８１、ゲート絶縁膜８２、ゲート電極８３からなるトレンチゲート構造が構成されている。上記ｐ型ボディ領域７０は、当該トレンチゲート構造の間に配置されていると言える。
【００４８】
本実施形態では、トレンチ８１は、ｎ型領域２０とｐ型領域３０とが接する面の面方向と、トレンチ８１が延設される延設方向とが平行になるように設けられている。さらに、１つのｎコラム２０と当該ｎコラム２０に隣接する１つのｐコラム３０とを一組のコラム構造と定義すると、トレンチゲート構造は複数のコラム構造ごとに設けられている。
【００４９】
なお、ｎ＋型ソース領域５０の一部とトレンチゲート構造とが図示しない絶縁膜にて覆われている。そして、ｎ＋型ソース領域５０、ゲート電極８３に電気的に接続される図示しないソース電極がそれぞれ形成されている。また、ｎ＋型基板１０の裏面には、当該裏面と接するように図示しないドレイン電極が形成されている。以上が、本実施形態に係る半導体装置の全体構成である。
【００５０】
次に、上記半導体装置の製造方法について説明する。まず、ｎ＋型基板１０を用意し、当該ｎ＋型基板１０上にｐｎコラム２０を形成する。具体的には、ｎ＋型基板１０上にｎ型領域２０をエピタキシャル成長させ、ＲＩＥ等のドライエッチングによってｎ型領域２０にｎ＋型基板１０に達するトレンチを形成する。これにより、ｎ＋型基板１０上に離間したｎコラム２０を複数形成する。
【００５１】
この後、ｎコラム２０で構成されるトレンチにｐ型領域３０を埋め込みエピタキシャル成長させ、表面をＣＭＰ法によって研磨することで、ｎ＋型基板１０上にｎコラム２０とｐコラム３０とが交互に繰り返し配置されたスーパージャンクション構造を形成する。続いて、スーパージャンクション構造の表層部にエピタキシャル成長、あるいはｐ型不純物をイオン注入してｐ型チャネル層４０を形成する。
【００５２】
そして、トレンチゲート構造を形成する。まず、ｐ型チャネル層４０上にレジストを形成し、ｎコラム２０に対応する場所が開口するようにレジストをパターニングする。この後、ＲＩＥ等のドライエッチングによってｐ型チャネル層４０を貫通してｎコラム２０に達するトレンチ８１を形成する。
【００５３】
次に、トレンチゲート構造を形成する。すなわち、熱酸化法やＣＶＤ法等によってトレンチ８１の壁面にゲート絶縁膜８２を形成し、ＣＶＤ法等によって例えばポリシリコンをゲート絶縁膜８２上に形成することにより、ゲート電極８３を形成する。
【００５４】
続いて、トレンチゲート構造が形成されたｐ型チャネル層４０上にフォトレジストを形成してｐ型ボディ領域７０の形成予定場所が開口するようにパターニングし、ｐ型不純物をイオン注入する。同様にして、レジストをパターニングすることにより、ｐ型チャネル層４０の表層部のうちトレンチ８１の側部にｎ型不純物をイオン注入し、ｐ型チャネル層４０の表層部のうちｎ＋型ソース領域５０に挟まれる領域、言い換えるとｐ型ボディ領域７０上にｐ型不純物をイオン注入し、熱拡散することでｐ型ボディ領域７０、ｎ＋型ソース領域５０、ｐ＋型領域６０を形成する。こうして、図１に示される半導体装置が完成する。
【００５５】
次に、上記構成を有する半導体装置にアバランシェ電流が流れる場合について説明する。図１に示される半導体装置において、トレンチゲート構造が設けられたｎコラム２０でブレークダウンが起こり、当該ｎコラム２０にアバランシェ電流が流れた場合、アバランシェ電流は、ｎコラム２０に隣接するｐコラム３０、ｐコラム３０上のｐ型チャネル層４０、ｐ型チャネル層４０の表層部に設けられたｐ型ボディ領域７０を経由して、ｐ型ボディ領域７０上のｐ＋型領域６０に流れる。ｐ型チャネル層４０に流れたアバランシェ電流は、ｐ型チャネル層４０よりも抵抗が低いｐ型ボディ領域７０に流れる。
【００５６】
他方、トレンチゲート構造が設けられたｎコラム２０に隣接するｐコラム３０でブレークダウンが起こった場合、アバランシェ電流はｐコラム３０から、ｐ型チャネル層４０、ｐ型ボディ領域７０を経由して、ｐ＋型領域６０に流れる。
【００５７】
すなわち、アバランシェ電流は、ｎコラム２０から流れ始めたとしても、ｐ＋型領域６０に行き着き、ｎ＋型ソース領域５０に流れない。このため、アバランシェ電流の経路は、ｎｐｎの経路とならず、アバランシェ電流が流れたとしても、半導体装置で寄生バイポーラトランジスタの動作は起こらない。また、ｐコラム３０から流れ始めたアバランシェ電流は常にｐ型の領域を流れるため、上記と同様に、アバランシェ電流の経路が寄生バイポーラトランジスタを動作させることはない。
【００５８】
このように、半導体装置にブレークダウンが生じたとしても、アバランシェ電流をｐ型ボディ領域７０を介してｐ＋型領域６０に流すことで、アバランシェ耐量を向上することができる。
【００５９】
以上説明したように、本実施形態では、ｐ型チャネル層４０の表層部にｐ＋型領域６０に接するｐ型ボディ領域７０を設けたことが特徴となっている。これにより、半導体装置に発生したアバランシェ電流をｐ型ボディ領域７０を介してｐ＋型領域６０に直接流すことができる。したがって、ブレークダウン時に半導体装置に寄生バイポーラトランジスタを動作させないようにすることができ、ひいては半導体装置のアバランシェ耐量を向上させることができる。
【００６０】
この場合、半導体装置にスーパージャンクション構造を採用していることから、耐圧およびオン抵抗を低減しつつ、アバランシェ耐量を向上させることが可能である。
【００６１】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。１つのｎコラム２０と当該ｎコラム２０に隣接するｐコラム３０とを一組のコラム構造とすると、当該コラム構造が複数組み合わされてスーパージャンクション構造が構成されており、上記第１実施形態では、トレンチゲート構造は一組のコラム構造ごとに設けられていた。しかしながら、本実施形態では、トレンチゲート構造を複数のコラム構造ごとに設けることが特徴となっている。
【００６２】
図２は、本発明の第２実施形態に係る半導体装置の概略断面図である。この図に示されるように、トレンチゲート構造が設けられたｎコラム２０とトレンチゲート構造が設けられていないｎコラム２０とが交互に配置された状態になっている。言い換えると、２組のコラム構造ごとに１つのトレンチゲート構造が設けられている。この場合、ｐｎコラムの間隔を１とするとトレンチゲート構造の間隔は２であり、トレンチゲート構造とｐｎコラムの間隔が２：１の関係になっていると言える。
【００６３】
そして、図２に示されるように、上記のような２：１のピッチの関係において、トレンチゲート構造の間のｐ型チャネル層４０にｐ型ボディ領域７０が設けられている。本実施形態では、当該ｐ型ボディ領域７０はｐ型チャネル層４０を貫通し、ｐｎコラムに達する深さに形成されている。
【００６４】
この場合、ｐ型ボディ領域７０はトレンチゲート構造が設けられていないｎコラム２０に接していると共に、当該ｎコラム２０に隣接するｐコラム３０、すなわちトレンチゲート構造が設けられたｎコラム２０に隣接するｐコラム３０にも接している。また、ｐ型ボディ領域７０は、トレンチゲート構造を構成するトレンチ８１よりも深く形成されている。そして、ｐ型ボディ領域７０上にｐ＋型領域６０が形成されている。
【００６５】
このような構造を有する半導体装置において、トレンチゲート構造が設けられたｎコラム２０でブレークダウンが起こった場合、アバランシェ電流は当該ｎコラム２０、このｎコラム２０に隣接するｐコラム３０、ｐコラム３０に接するｐ型ボディ領域７０を経由して、ｐ＋型領域６０に流れる。
【００６６】
また、トレンチゲート構造が設けられたｎコラム２０に隣接するｐコラム３０でブレークダウンが起こった場合、アバランシェ電流は当該ｐコラム３０、このｐコラム３０に接するｐ型ボディ領域７０を経由して、ｐ＋型領域６０に流れる。
【００６７】
このように、ｐ型ボディ領域７０をｐコラム３０に接するように、そして深く形成することで、ｐ型チャネル層４０を介さずにアバランシェ電流をｐ型ボディ領域７０に流しやすくすることができる。
【００６８】
以上のように、トレンチゲート構造の間隔をｐｎコラムの間隔よりも大きくする、つまり複数のコラム構造ごとにトレンチゲート構造を設けることで、ｎコラム２０にトレンチゲート構造が設けられていない領域を確保でき、当該領域すなわちｐ型チャネル層４０に図１に示されるサイズよりも大きなｐ型ボディ領域７０を設けることができる。これにより、ｐ型ボディ領域７０を深く設けることができ、アバランシェ電流をｐ型ボディ領域７０に流しやすくすることができるので、アバランシェ耐量を向上させることができる。
【００６９】
（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分についてのみ説明する。第２実施形態では、ｐｎコラムに対するトレンチゲート構造の間隔を２としていたが、トレンチゲートの間隔をさらに大きくすることができる。
【００７０】
図３は、トレンチゲート構造とｐｎコラムとの間隔が２：１の場合と３：１の場合の各半導体装置の概略断面図を示したものである。図３（ａ）に示されるように、トレンチゲート構造とｐｎコラムとの間隔を２：１とすることで、上記第２実施形態に示されるように、ｐ型ボディ領域７０のサイズを大きくすることができる。
【００７１】
そして、図３（ｂ）に示されるように、トレンチゲート構造とｐｎコラムとの間隔を３：１とすることで、トレンチゲート構造の間にトレンチゲート構造が設けられないｎコラム２０が２つ配置されることになるため、ｐ型ボディ領域７０を形成できる領域をさらに拡大することができる。
【００７２】
すなわち、ｐ型ボディ領域７０を深く形成するためには、ｐ型ボディ領域７０を形成する領域を広く確保する必要がある。このため、図３（ｂ）に示されるように、トレンチゲート構造の間隔が広くなるようにピッチを調整することが好ましい。
【００７３】
このように、トレンチゲート構造の間隔をｐｎコラムの間隔よりも大きくすることで、ｐ型ボディ領域７０を形成できる領域を広く確保することができ、ｐ型ボディ領域７０の幅を広く、深く形成することができる。
【００７４】
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。例えば、上記第３実施形態で示されたように、トレンチゲート構造とｐｎコラムとの間隔を３：１とすると、トレンチゲート構造の間にｐ型ボディ領域７０を深く形成することができるが、ｐ型ボディ領域７０がトレンチゲート構造に近い配置となるため、アバランシェ電流の経路によっては半導体素子が破壊される可能性がある。そこで、本実施形態では、当該ｐ型ボディ領域７０をトレンチゲート構造から離して設けることが特徴となっている。
【００７５】
図４は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、トレンチゲート構造とｐｎコラムとの間隔が３：１になっており、ｐ型ボディ領域７０は図３（ｂ）に示されるものよりも幅が小さくなっている。
【００７６】
より具体的には、トレンチゲート構造に近接するｐｎコラム、すなわちトレンチゲート構造が設けられたｎコラム２０および当該ｎコラム２０の両隣のｐコラム３０にｐ型ボディ領域７０が接しておらず、トレンチゲート構造が設けられたｎコラム２０の両隣のｐコラム３０の間に配置されたｐｎコラムに接するようにｐ型ボディ領域７０が設けられている。
【００７７】
このような構造によると、ｐ型ボディ領域７０を介してｐ＋型領域６０に流れるアバランシェ電流の経路がトレンチゲート構造から遠ざかる。これにより、図３に示される半導体装置に比較して高アバランシェ耐量を得ることができる。
【００７８】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、スーパージャンクション構造を構成するｐコラム３０とｎコラム２０とのチャージバランス条件が一致していたが、このチャージバランス条件をずらすことでアバランシェ耐量を向上させることができる。
【００７９】
図５は、本実施形態に係る半導体装置の概略断面図である。図５に示される半導体装置の構成は、図４に示されるものとスーパージャンクション構造の構成を除いて同じになっている。
【００８０】
図５に示されるように、ｐ型ボディ領域７０と接するｐコラム３０の幅はトレンチゲート構造が設けられたｎコラム２０の両隣のｐコラム３０の幅に対して、狭くなっている。
【００８１】
具体的に、トレンチゲート構造が設けられたｎコラム２０の幅は１．７μｍ、このｎコラム２０の両隣のｐコラム３０の幅は、１．０μｍである。また、ｐ型ボディ領域７０に接するｎコラム２０の幅は０．８μｍ、このｐコラム３０の両隣のｎコラム２０の幅は１．７μｍである。このような構造において、トレンチゲート構造が設けられたｎコラム２０と当該ｎコラム２０の両隣のｐコラム３０のキャリア数は一致している。このようなキャリアの関係により、半導体装置の耐圧を高めることができる。
【００８２】
他方、ｐ型ボディ領域７０に接するｐコラム３０および当該ｐコラム３０の両隣のｎコラム２０のキャリア数は、ｐコラム３０よりもｎコラム２０のキャリア数が大きくなっている。このため、耐圧は低くなってブレークダウンするが、このブレークダウンをｐ型ボディ領域７０の直下、すなわちｐ型ボディ領域７０に接するｐコラム３０で起こすことができる。
【００８３】
このブレークダウンによって生じたアバランシェ電流は、ｐコラム３０からｐ型ボディ領域７０に直接流れるため、寄生バイポーラトランジスタを動作させることもなく、高アバランシェ耐量を得ることができる。
【００８４】
また図示していないが、ｐ型ボディ領域７０と接するｐコラム３０を挟むｎコラム２０の幅をトレンチゲート構造が設けられたｎコラム２０の幅に対して広くしても同様の効果が得られる。
【００８５】
以上のように、ｐ型ボディ領域７０と接するｐｎコラムの幅を変えることで、ｐ型ボディ領域７０と接するｐｎコラムのチャージバランスをずらすことができる。すなわち、ｐ型ボディ領域７０に接するｐコラム３０のｐ型ボディ領域７０の直下でアバランシェさせ、ｐコラム３０に接するｐ型ボディ領域７０にアバランシェ電流を流すことで、トレンチゲート構造が設けられたｎコラム２０に流れるアバランシェ電流を抑制し、高アバランシェ耐量を得ることが可能となる。
【００８６】
（第６実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。第５実施形態では、ｐ型ボディ領域７０に接するｐコラム３０の幅はトレンチゲート構造が設けられたｎコラム２０の両隣のｐコラム３０の幅に対して、狭くなっている。本実施形態では、ｐ型ボディ領域７０に接するｐコラム３０の幅とトレンチゲート構造が設けられたｎコラム２０の両隣のｐコラム３０の幅の大小関係を第５実施形態の場合と逆転させることが特徴となっている。
【００８７】
図６は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、ｐ型ボディ領域７０に接するｐｎコラムにおいて、ｎコラム２０に挟まれたｐコラム３０の幅は、トレンチゲート構造が設けられたｎコラム２０の両隣のｐコラム３０の幅よりも広くなっている。
【００８８】
具体的に、トレンチゲート構造が設けられたｎコラム２０の幅は１．７μｍ、このｎコラム２０の両隣のｐコラム３０の幅は、１．０μｍである。また、ｐ型ボディ領域７０に接するｐコラム３０の幅は１．２μｍ、このｐコラム３０の両隣のｎコラム２０の幅は１．７μｍである。このような構造において、トレンチゲート構造が設けられたｎコラム２０と当該ｎコラム２０の両隣のｐコラム３０のキャリア数は一致しており、ｐ型ボディ領域７０に接するｐコラム３０および当該ｐコラム３０の両隣のｎコラム２０のキャリア数は、ｎコラム２０よりもｐコラム３０のキャリア数が大きくなっている。このような構造によると、ｐ型ボディ領域７０に接するｐコラム３０の下部、すなわちｐコラム３０のｎ＋型基板１０側でアバランシェさせることができる。これにより、アバランシェ電流をｐコラム３０からｐ型ボディ領域７０に流すことができ、ひいては高アバランシェ耐量を得ることができる。
【００８９】
また図示していないが、ｐ型ボディ領域７０と接するｐコラム３０を挟むｎコラム２０の幅をトレンチゲート構造が設けられたｎコラム２０の幅に対して狭くしても同様の効果が得られる。
【００９０】
（第７実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、例えば図２に示されるように、スーパージャンクション構造上にトレンチゲート構造とｐ型ボディ領域７０とが交互に配置されていたが、本実施形態では、トレンチゲート構造とｐ型ボディ領域７０との配置関係を変更することが特徴となっている。
【００９１】
図７は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、トレンチゲート構造の配置を均一にせず、狭い部分と広い部分とを混在させている。具体的には、スーパージャンクション構造上には、ｐ型ボディ領域７０の間に２つのトレンチゲート構造が設けられている。
【００９２】
このように、トレンチゲート構造を粗密に配置し、トレンチゲート構造を粗に配置した領域、すなわちトレンチゲート構造の間隔を広くした部分にｐ型ボディ領域７０を配置することによって、例えば図２に示される構造に対して同等のｐ型ボディ領域７０の深さ、つまりアバランシェ耐量を確保することができる。また、トレンチゲート構造を密に配置することによって、半導体素子に流れる電流を分散させずに集中させることができるので、オン抵抗を低減することができる。
【００９３】
（第８実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、トレンチゲート構造はｐｎコラムの繰り返し方向に対して垂直方向にｎコラム２０に設けられていたが、本実施形態では、ｐｎコラムの繰り返し方向とトレンチゲート構造とが直交していることが特徴となっている。
【００９４】
図８は、本実施形態に係る半導体装置の概略断面図である。この図に示されるように、ｎ＋型基板１０上にｐｎコラムのスーパージャンクション構造が設けられており、ｐｎコラムの表層部にｐ型チャネル層４０が形成されている。
【００９５】
また、ｐ型チャネル層４０を貫通してｐｎコラムに達すると共に、ｐｎコラムの繰り返し方向に対して垂直方向にトレンチ８１が形成されている。すなわち、トレンチ８１は、ｎ型領域２０とｐ型領域３０とが接する面の面方向と、トレンチ８１が延設される延設方向とが直交するように設けられている
このトレンチ８１内にゲート絶縁膜８２、ゲート電極８３が形成されてトレンチゲート構造が構成されている。さらに、ｐ型チャネル層４０の表層部であってトレンチ８１の側部にｎ＋型ソース領域５０が形成され、ｎ＋型ソース領域５０の間にｐ＋型領域６０が形成されている。
【００９６】
そして、トレンチゲート構造の間であって、ｐ型チャネル層４０に当該ｐ型チャネル層４０を貫通するようにｐ型ボディ領域７０が形成されている。このｐ型ボディ領域７０の幅や深さは、上記各実施形態で示されたものと同じである。
【００９７】
上記各実施形態に示されるように、ｐｎコラムのｎコラム２０上にトレンチゲート構造を配置させる構造では、トレンチゲート構造の間隔はｎコラム２０の整数倍にする必要があった。しかしながら、本実施形態では、ｎコラム２０の配置に関わらずトレンチゲート構造の間隔を任意に設定できるため、ゲート−ドレイン間の電荷Ｑｇｄや、パワーデバイスの指標であるオン抵抗Ｒｏｎとゲート−ドレイン間の電荷Ｑｇｄとの積（Ｒｏｎ×Ｑｇｄ）を最適化することができる。これにより、さらにアバランシェ耐量を向上することができる。
【００９８】
（第９実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、トレンチゲート構造の間隔をｐｎコラムの間隔よりも大きくすることを特徴としていたが、本実施形態では、当該間隔の関係をより具体的な数値に設定することが特徴となっている。
【００９９】
発明者らは、例えば図８に示される半導体素子が形成されたチップを用意し、トレンチゲート構造の間隔とｐｎコラムの間隔の比をパラメータとして、当該チップにおけるオン抵抗（Ｒｏｎ）、ゲート−ドレイン間の電荷（Ｑｇｄ）、半導体素子に流れる飽和電流（ソース−ドレイン電流）を計測した。測定結果を図９に示す。
【０１００】
図９（ａ）はトレンチゲート構造とｐｎコラムとの各間隔の比とパワーデバイスの指標であるオン抵抗×ゲート-ドレイン間の電荷（Ｒｏｎ×Ｑｇｄ）との相関関係を示したものであり、図９（ｂ）はトレンチゲート構造とｐｎコラムとの各間隔の比と半導体素子に流れる飽和電流との相関関係を示したものである。
【０１０１】
パワーデバイスの指標であるオン抵抗×ゲート-ドレイン間の電荷（Ｒｏｎ×Ｑｇｄ）は、当該値が小さいほど素子が速く動作できるため、このパラメータは小さい値であることが好ましい。
【０１０２】
図９（ａ）に示されるように、パワーデバイスの指標Ｒｏｎ×Ｑｄｇは、トレンチゲート間隔とｐｎコラム間隔との比が８以上でほぼ飽和し、この比が８以上では半導体素子に流れる飽和電流が小さくなる。
【０１０３】
すなわち、間隔の比が８以上ではパワーデバイスの指標はほぼ変わらないものの、半導体素子に流れる飽和電流が小さくなってしまう。このため、チップ面積を大きくすることが必要であり、ｐｎコラムの間隔に対するトレンチゲートの間隔を８以下で設計することが望ましいと言える。したがって、上記各実施形態では、トレンチゲート構造は、８以下のコラム構造ごとに設けられていることが好ましい。
【０１０４】
上記の測定は、図８に示される半導体装置に基づいて得られたものであるが、図１〜図７に示される半導体装置についても同様の結果を得ることができる。
【０１０５】
また、図７に示されるように、トレンチゲート構造が密に配置される領域と粗に配置される領域とが混在する場合、複数のコラム構造ごととは言えないが、トレンチゲート構造をスーパージャンクション構造に平均して配置させた場合にも、同様の結果を得ることができる。
【０１０６】
ここで、「平均」とは、トレンチゲート構造が密に配置される領域と粗に配置される領域とが混在する場合では、隣り合うトレンチゲート構造の中心の間の距離を平均化することを指す。
【０１０７】
すなわち、トレンチゲート構造は、平均が８以下のコラム構造ごとに設けられることが好ましいと言うことができる。この場合にも、パワーデバイスの指標や飽和電流を損なうことのない半導体装置を提供することができる。
【０１０８】
（他の実施形態）
上記各実施形態で示された不純物濃度やサイズ等は一例を示すものであって、上記に限定されるものではない。
【０１０９】
第２実施形態では、ｐ型ボディ領域７０はトレンチゲート構造を構成するトレンチ８１よりも深く形成されているが、ｐ型ボディ領域７０がトレンチ８１よりも浅い場合もあり得る。もちろん、アバランシェ電流をｐ型ボディ領域７０に流しやすくするため、ｐ型ボディ領域７０を深く形成することが好ましい。
【０１１０】
各実施形態に示された半導体装置に限らず、必要に応じて各実施形態を組み合わせた半導体装置を構成することも可能である。例えば、第８実施形態に示される発明を、第１ないし第７実施形態に示される半導体装置に採用することもできる。すなわち、第１ないし第７実施形態で示された半導体装置のトレンチ８１を、ｎ型領域２０とｐ型領域３０とが接する面の面方向と、トレンチ８１が延設される延設方向とが直交するように設けることもできる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図２】本発明の第２実施形態に係る半導体装置の概略断面図である。
【図３】本発明の第３実施形態において、（ａ）はトレンチゲート構造とｐｎコラムとの間隔が２：１の場合、（ｂ）はトレンチゲート構造とｐｎコラムとの間隔が３：１の場合の各半導体装置の概略断面図である。
【図４】本発明の第４実施形態に係る半導体装置の概略断面図である。
【図５】本発明の第５実施形態に係る半導体装置の概略断面図である。
【図６】本発明の第６実施形態に係る半導体装置の概略断面図である。
【図７】本発明の第７実施形態に係る半導体装置の概略断面図である。
【図８】本発明の第８実施形態に係る半導体装置の概略断面図である。
【図９】（ａ）はトレンチゲート構造とｐｎコラムとの各間隔の比とパワーデバイスの指標であるオン抵抗×ゲート-ドレイン間の電荷（Ｒｏｎ×Ｑｇｄ）との相関関係を示した図であり、（ｂ）はトレンチゲート構造とｐｎコラムとの各間隔の比と半導体素子に流れる飽和電流との相関関係を示した図である。
【符号の説明】
【０１１２】
１０…ｎ＋型基板、２０…ｎコラム、３０…ｐコラム、４０…ｐ型チャネル層、５０…ｎ＋型ソース領域、６０…ｐ＋型領域、７０…ｐ型ボディ領域、８１…トレンチ、８２…ゲート絶縁膜、８３…ゲート電極。
【図１】
2008288367.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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