(57)【要約】【課題】キャパシタとトランジスタで構成される不揮発性記憶素子は、微細化や高速化が難しく、微細化や高速化に適した不揮発性記憶素子の素子構造が望まれる。【解決手段】下部電極２５上に形成された可変抵抗膜２３と、可変抵抗膜２３上に第１の配線２２と交差する方向に形成されて可変抵抗膜２３の側面を含む上面を覆い、かつ外側に拡大して形成されたストライプ形状の第２の配線２１とで記憶部が構成されている。下部電極２５上の可変抵抗膜２３の上面は、第２の配線２１を介して電気的に接続電極２７の上面に接続され下方に電極が引き出されている。このように可変抵抗膜２３と接続電極２７とが直接接しない構成に分離することにより、可変抵抗膜２３を記憶部の材料に用いた不揮発性記憶素子２０は素子分離を確実に行うことができる。【選択図】図２
2008091601.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成されたストライプ形状の第１の配線と、前記第１の配線上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜に形成された第１のコンタクトホール中に埋め込まれ、前記第１の配線と接続する下部電極と、前記下部電極および前記第２の層間絶縁膜上に形成された可変抵抗膜と、前記可変抵抗膜上に前記第１の配線と交差する方向に形成されて前記可変抵抗膜の少なくとも２つの側面と上面とを覆い、かつ前記可変抵抗膜の形成領域よりも外側に拡大して形成されたストライプ形状の第２の配線と、を有する記憶部と、
前記外側に拡大することで形成された拡大電極部に接し、前記拡大電極部の下の前記第２の層間絶縁膜および第１の層間絶縁膜に形成された第２のコンタクトホール中に埋め込まれた接続電極と、
前記記憶部を覆い、かつ前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、
を備え、
前記可変抵抗膜の底面は前記接続電極の上面と直接接せず、前記可変抵抗膜の上面は、前記第２の配線及び前記拡大電極部を介して電気的に前記接続電極の上面に接続され、前記下部電極上でかつ前記第２の配線との間に挟まれた領域の前記可変抵抗膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶要部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とするクロスポイント型の不揮発性記憶素子。
【請求項２】
基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成されたストライプ形状の第１の配線と、前記第１の配線上に形成された可変抵抗膜と、前記可変抵抗膜上に前記第１の配線と交差する方向に形成されて前記可変抵抗膜の上面を覆い、かつ前記可変抵抗膜の形成領域よりも外側に拡大して形成されたストライプ形状の第２の配線と、を有する記憶部と、
前記外側に拡大することで形成された拡大電極部に接し、前記拡大電極部の下に形成された接続電極と、
前記第１の配線と前記接続電極との側面に形成される第２の層間絶縁膜と、
前記可変抵抗膜、前記第２の配線および前記拡大電極部の側面に形成され、かつ前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、
前記記憶部を覆い、かつ前記第３の層間絶縁膜、前記第２の配線および前記拡大電極部の上に形成された第４の層間絶縁膜と、
を備え、
前記可変抵抗膜の底面は前記接続電極の上面と直接接せず前記可変抵抗膜の上面は、前記第２の配線及び前記拡大電極部を介して電気的に前記接続電極の上面に接続され、前記第１の配線上でかつ前記第２の配線との間に挟まれた領域の前記可変抵抗膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶要部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とするクロスポイント型の不揮発性記憶素子。
【請求項３】
前記記憶部は、前記可変抵抗膜と前記第１の配線とを接続するために前記第２の層間絶縁膜に形成された第１のコンタクトホール中に埋め込まれた下部電極をさらに備え、
前記接続電極は、前記拡大電極部の下の前記第２の層間絶縁膜および前記第１の層間絶縁膜に形成された第２のコンタクトホール中に埋め込まれていることを特徴とする請求項２に記載のクロスポイント型の不揮発性記憶素子。
【請求項４】
前記外側に拡大することで形成された前記拡大電極部は、少なくとも２つの領域の可変抵抗膜に挟まれた開口部に形成され、隣接する前記可変抵抗膜上の前記第２の配線と接続されており、
前記開口部は前記接続電極上に形成され、前記接続電極の形状よりも大きいことを特徴とする請求項２に記載のクロスポイント型の不揮発性記憶素子。
【請求項５】
前記第１の配線は、前記第１の層間絶縁膜を貫通する第１のプラグにより前記基板上に形成された第１の導電層に接続されたのち、前記第１の導電層に接続された前記第１、第２および第３の層間絶縁膜を貫通する第３のプラグにより前記第３の層間絶縁膜上の第３の配線に接続され、
前記第２の配線は、前記第１および第２の層間絶縁膜を貫通する接続電極で前記基板上に形成された第２の導電層に接続されたのち、前記第２の導電層に接続された前記第１、第２および第３の層間絶縁膜を貫通する第２のプラグにより、前記第３の層間絶縁膜上の第４の配線に接続されることを特徴とする請求項２に記載のクロスポイント型の不揮発性記憶素子。
【請求項６】
前記第１の配線は、前記第１の層間絶縁膜を貫通する第１のプラグにより前記基板上に形成された第１の導電層に接続されたのち、前記第１の導電層に接続された前記第１、第２、第３および第４の層間絶縁膜を貫通する第３のプラグにより前記第４の層間絶縁膜上の第３の配線に接続され、
前記第２の配線は、前記第１、第２および第３の層間絶縁膜を貫通する接続電極で前記基板上に形成された第２の導電層に接続されたのち、前記第２の導電層に接続された前記第１、第２、第３および第４の層間絶縁膜を貫通する第２のプラグにより、前記第４の層間絶縁膜上の第４の配線に接続されることを特徴とする請求項２に記載のクロスポイント型の不揮発性記憶素子。
【請求項７】
前記第２の配線から引き出される第２の導電層の方向が、前記第１の配線より引き出される前記第１の導電層の方向と直交することを特徴とする請求項５から請求項６のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項８】
前記第２の配線はストライプ形状の複数の列配線から構成され、隣接する前記列配線が互いにずらして配置されることを特徴とする請求項１から請求項７のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項９】
前記外側に拡大することで形成された前記拡大電極部が接続される前記接続電極は、クロスポイント型のメモリ領域を挟んで反対側に交互に配置されることを特徴とする請求項１から請求項８のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１０】
前記第１の配線はストライプ形状の複数の行配線から構成され、隣接する前記行配線が互いにずらして配置されることを特徴とする請求項１から請求項９のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１１】
前記第１の配線が接続される前記第１のプラグは、クロスポイント型のメモリ領域を挟んで反対側に交互に配置されることを特徴とする請求項１から請求項１０のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１２】
前記第１の配線が接続される前記第１のプラグは、クロスポイント型のメモリ領域の下部領域に配置されることを特徴とする請求項１から請求項１０のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１３】
前記第２の配線上のいずれかの層の上に形成されて、前記第２の配線の全面を覆う水素バリア膜をさらに備えたことを特徴とする請求項１から請求項１２のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１４】
前記第１の配線と前記第１の層間絶縁膜との間に水素バリア膜をさらに備えたことを特徴とする請求項１から請求項１３のいずれか１項に記載のクロスポイント型の不揮発性記憶素子。
【請求項１５】
基板上に第１の導電層および第２の導電層を形成する工程と、
前記第１の導電層および前記第２の導電層を含んだ前記基板上に第１の層間絶縁膜を形成する工程と、
前記第１の導電層上に第１のプラグを形成する工程と、
前記第１のプラグ上にストライプ形状の第１の配線を形成する工程と、
前記第１の配線を覆い、前記第１の層間絶縁膜上に前記第２の層間絶縁膜を形成する工程と、
前記第１の配線上に前記第２の層間絶縁膜を貫通する第１のコンタクトホールを形成したのち、前記第１のコンタクトホールを埋めて下部電極を形成する工程と、
前記第２の導電層上に前記第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、前記第２のコンタクトホールを埋めて接続電極を形成する工程と、
少なくとも前記下部電極上に可変抵抗膜を形成する工程と、
前記可変抵抗膜の少なくとも２つの側面と上面とを覆い、前記接続電極上を覆うように拡大された第２の配線を形成する工程と、
前記第２の配線を覆い、前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第１および第２の導電層上に前記第１、第２および第３の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、前記第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、
前記第３および第２のプラグと前記第３の層間絶縁膜上に、第３および第４の配線を形成する工程と、
を有するクロスポイント型の不揮発性記憶素子の製造方法。
【請求項１６】
基板上に第１の導電層および第２の導電層を形成する工程と、
前記第１の導電層および前記第２の導電層を含んだ前記基板上に第１の層間絶縁膜を形成する工程と、
前記第１の導電層上に第１のプラグを形成する工程と、
前記第１のプラグおよび前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第２の層間絶縁膜を貫通して前記第１のプラグを少なくとも覆う第１の配線を配置する第１の溝を形成したのち、前記第１の溝を埋めて前記第１のプラグと接続する第１の配線を形成する第１の配線形成工程と、
前記第２の導電層上に前記第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、前記第２のコンタクトホールを埋めて接続電極を形成する工程と、
少なくとも前記第１の配線上に可変抵抗膜を形成し、少なくとも前記接続電極上の前記可変抵抗膜を除去して開口部を形成する工程と、
前記開口部、前記可変抵抗膜および前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜を貫通して、前記可変抵抗膜上および前記接続電極上に第２の溝を形成したのち、前記第２の溝を埋めて前記第１の配線と交差する第２の配線および前記第２の配線を拡大して前記接続電極と接続する配線を形成する工程と、
前記第２の配線を覆い、前記第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程と、
前記第１および第２の導電層上に前記第１、第２、第３および第４の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、前記第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、
前記第３および第２のプラグと前記第４の層間絶縁膜上に、第３および第４の配線を形成する工程と、
を有するクロスポイント型の不揮発性記憶素子の製造方法。
【請求項１７】
基板上に第１の導電層および第２の導電層を形成する工程と、
前記第１の導電層および前記第２の導電層を含んだ前記基板上に第１の層間絶縁膜を形成する工程と、
前記第１の導電層上に第１のプラグを形成する工程と、
少なくとも前記第１のプラグの上に第１の配線を形成する第１の配線形成工程と、
前記第１の配線を覆い、かつ前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、
前記第１の配線上に前記第２の層間絶縁膜を貫通する第１のコンタクトホールを形成したのち、前記第１のコンタクトホールを埋めて下部電極を形成する工程と、
前記第２の導電層上に前記第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、前記第２のコンタクトホールを埋めて接続電極を形成する工程と、
少なくとも前記下部電極上に可変抵抗膜を形成し、少なくとも前記接続電極上の前記可変抵抗膜を除去して開口部を形成する工程と、
前記開口部、前記可変抵抗膜および前記第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜を貫通して、前記可変抵抗膜上および前記接続電極上に溝を形成したのち、前記溝を埋めて前記第１の配線と交差する第２の配線および前記第２の配線を拡大して前記接続電極と接続する配線を形成する工程と、
前記第２の配線を覆い、前記第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程と、
前記第１および第２の導電層上に前記第１、第２、第３および第４の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、前記第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、
前記第３および第２のプラグと前記第４の層間絶縁膜上に、第３および第４の配線を形成する工程と、
を有するクロスポイント型の不揮発性記憶素子の製造方法。
【請求項１８】
前記第２の配線上の少なくともいずれか１層の上に水素バリア膜を形成する工程をさらに備えることを特徴とする請求項１５から請求項１７のいずれか１項に記載のクロスポイント型の不揮発性記憶素子の製造方法。
【請求項１９】
前記第１の層間絶縁膜上に水素バリア膜を形成する工程をさらに備えることを特徴とする請求項１５から請求項１８のいずれか１項に記載のクロスポイント型の不揮発性記憶素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、微細化および高速化に適した不揮発性記憶素子およびその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶素子として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
【０００３】
ところで、不揮発性記憶素子は記憶部の記憶材料として強誘電体膜を使用することが多い。また、可変抵抗膜も記憶部の記憶材料として使用されることがある。これらの強誘電体膜および可変抵抗膜は、一般的に酸素原子を持つ層状の酸化膜である。このような酸化膜からなる強誘電体膜および可変抵抗膜を例えば、上部電極および下部電極で挟み、この上部電極にコンタクトを形成して配線層まで電極を引き出そうとすると、いくつかの製造工程が必要となる。この製造工程は、例えば、エッチングや蒸着を含む工程からなり、工程条件として水素雰囲気や還元性雰囲気を用いることが多い。このとき、酸化膜からなる強誘電体膜や可変抵抗膜は水素で還元されることがあるので、強誘電体膜の容量や可変抵抗膜の抵抗値が変化して、素子特性が劣化することがある。したがって、水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においては不揮発性記憶素子の製造条件が難しくなる。それゆえに、このような製造条件においても容易に安定して量産が可能な不揮発性記憶素子の素子構造が望まれている。
【０００４】
このような素子構造として、高誘電体材料からなるキャパシタ誘電体膜を上部電極と下部電極とで挟んだ記憶部の構成で、この記憶部をバリア層で保護している例がある（例えば、特許文献１参照）。上部電極は、導電性のバリア層で上部を覆われたバリア層の上部からスルーホールにより配線に接続され、白金を含む下部電極は、シリコンと白金族元素とが高温加熱処理時に相互拡散しないようにバリア層を介してプラグと電気的に接続されている。
【０００５】
また、強誘電体からなるキャパシタを成膜したのち、キャパシタの直上部の層構造にエッチング等でスルーホールを開けて水素等が入ることを防止するために、キャパシタの直上部を避けてスルーホール等の配線が形成されている例がある（例えば、特許文献２参照）。
【０００６】
図１０に従来例として、キャパシタ絶縁膜を構成する強誘電体膜の特性の劣化を防止して、記憶素子である強誘電体メモリの信頼性を向上させる素子構造の例を示す。
【０００７】
図１０（ａ）に示すように、高濃度不純物拡散層１を含むトランジスタ２が形成された半導体基板３上に第１の層間絶縁膜４を形成したのち、第１の層間絶縁膜４にトランジスタ２と接続する第１のプラグ５、および高濃度不純物拡散層１と接続する第２のプラグ６を形成している。その後、第１の層間絶縁膜４の上に第１のプラグ５と接続する下部電極７を形成したのち、下部電極７の上に強誘電体膜よりなるキャパシタ絶縁膜８およびキャパシタ絶縁膜８の外側まで延び、かつ第２のプラグ６と電気的に接続する上部電極９を順次形成している。
【０００８】
このとき、図１０（ａ）に示すように強誘電体膜からなるキャパシタ絶縁膜８は下部電極７および接続電極１３の上を覆って成膜されたのち、上部電極９と接続電極１３との接続のために開口部１７の部分がエッチングによりキャパシタ絶縁膜８が除去される。このことにより接続電極１３の一部が露出して、キャパシタ絶縁膜８の上部を覆う上部電極９がキャパシタ絶縁膜８の外側まで延びて接続電極１３を覆うことにより、上部電極９と接続電極１３とが接続される。この場合、開口部１７近傍のキャパシタ絶縁膜８は、その一部が、例えば、エッチングにより除去されたのち、キャパシタ絶縁膜８の底面は、接続電極１３の上面と少なくとも一部が隣接していることが望ましい。もし、隣接しておらず、下部電極７および接続電極１３を埋め込んでいる埋込絶縁膜１８の上面の一部が、接続電極１３に隣接して露出すると、埋込絶縁膜１８材料のＳｉＯ２がエッチングされて窪みが生じる。この状態で上部電極９を形成したときにキャパシタ絶縁膜９の側面の窪み近傍の上部電極９の厚さが他の部分より薄くなり、その後のプロセスなどにより断線を生じることがある。また、高集積化を実現するためにもキャパシタ絶縁膜９が接続電極１３から離れているよりも、接続電極１３の上面と隣接していることが望ましい。
【０００９】
その後、上部電極９を覆う第２の層間絶縁膜１０を形成したのち、第１の層間絶縁膜４および第２の層間絶縁膜１０に高濃度不純物拡散層１と第２の層間絶縁膜１０上にある配線１１とを接続する第３のプラグ１２を形成している。
【００１０】
このように形成することにより、上部電極９の形成前に上部電極９と高濃度不純物拡散層１とを接続する第２のプラグ６を第１の層間絶縁膜４に形成できる。これにより、第２のプラグ６、高濃度不純物拡散層１および第３のプラグ１２を介して上部電極９と配線１１とを電気的に接続することができる。すなわち、予め容量素子よりも下側に形成されている第２のプラグ６および高濃度不純物拡散層１を用いて、上部電極９と配線１１とを電気的に接続することができる。したがって、上部電極９の形成後に、上部電極９と配線１１とを直接接続するプラグを形成するためのコンタクトホールを形成する必要がないので、上部電極９が露出して水素雰囲気または還元性雰囲気にさらされる事態を回避できる。その結果、上部電極９として強い触媒作用を有する白金膜を用いる場合にも、キャパシタ絶縁膜８を構成する強誘電体膜の特性の劣化を防止して強誘電体メモリの信頼性を向上させることができる。
【００１１】
また、酸素バリア性を有する下部電極７が第１のプラグ５の上面を覆っていると共に、酸素バリア性を有する接続電極１３が第２のプラグ６の上面を覆っている。このため、キャパシタ絶縁膜８を構成する強誘電体膜を酸素雰囲気中で焼結するときに、第１のプラグ５および第２のプラグ６が酸化されることを防止できる。
【００１２】
なお、図１０（ａ）のＡ−Ａ線の断面を矢印方向に見た断面図を図１０（ｂ）に示す。図１０（ａ）で説明した積層構造と同じ構造からなり、配線１１から配線１４までの間にトランジスタ２、キャパシタ１５およびトランジスタ１６により、強誘電体メモリを構成していることが判る。
【００１３】
さらに、強誘電体メモリの信頼性を向上させるために、図１０の上部電極９およびキャパシタ絶縁膜８の側面と上部を水素バリア膜で覆って保護している強誘電体メモリの素子構造も提案されている（例えば、特許文献３参照）。
【００１４】
また、同様にメモリセルがマトリックス上に配列され、下部電極と下部電極が交差する方向に配列された上部電極とに挟まれた強誘電体層を含むメモリセルアレイを有する素子構造を持つ強誘電体メモリにおいて、メモリセルアレイの下部および上部に水素バリア膜を配置した素子構造が提案されている（例えば、特許文献４参照）。
【特許文献１】特開平１０−７９４８１号公報
【特許文献２】特開２００２−１９８４９４号公報
【特許文献３】特開２００５−３９２９９号公報
【特許文献４】特開２００２−１９８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、強誘電体メモリに比べてメモリセルが小さく、メモリセルの高温焼結が不要な、可変抵抗膜材料をメモリセルに用いるクロスポイント型の素子構造は、高集積かつ高信頼性の不揮発性記憶素子の構造として実現が期待されている。
【００１６】
しかしながら、上記従来の不揮発性記憶素子の構成を用いて、記憶部の記憶材料に強誘電体キャパシタに替えて可変抵抗膜を使用した場合、可変抵抗膜の底面と接続電極の上面が直接接していると、この部分による短絡パスが生じて、不揮発性記憶素子として機能しない。したがって、強誘電体膜に比べて微小な領域で機能する可変抵抗膜の特長を活用して不揮発性記憶素子を構成する場合は、可変抵抗膜の底面と接続電極の上面を直接接しないようにして分離する必要がある。このように分離すると、記憶部の記憶材料は安定して上部電極と可変抵抗膜の界面を含めて動作するので、情報の記憶または読み出しを行う記憶要部は接続電極から充分に分離することができる。さらに、強誘電体膜を用いてキャパシタにより、不揮発性記憶素子が構成される場合は、判別可能な容量値を得るために一定の大きさのキャパシタが必要である。さらに、トランジスタを付加したメモリ構造にすると、メモリセルの大きさが大きくなるので、微細化が難しいという課題を生じる。また、一定の大きさのキャパシタで構成されるので高速化についても改善が難しいという課題を生じる。
【００１７】
本発明は上記課題を解決するものであり、より一層の集積化と高速化を可能とし、しかも今後の一層微細化された半導体プロセスとの親和性に富み、かつ、記憶要部として使用する可変抵抗膜を安定に量産し動作させることができる不揮発性記憶素子とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明のクロスポイント型の不揮発性記憶素子は、基板上に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜上に形成されたストライプ形状の第１の配線と、前記第１の配線上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜に形成された第１のコンタクトホール中に埋め込まれ、前記第１の配線と接続する下部電極と、前記下部電極および前記第２の層間絶縁膜上に形成された可変抵抗膜と、前記可変抵抗膜上に前記第１の配線と交差する方向に形成されて前記可変抵抗膜の少なくとも２つの側面と上面とを覆い、かつ前記可変抵抗膜の形成領域よりも外側に拡大して形成されたストライプ形状の第２の配線と、を有する記憶部と、
前記外側に拡大することで形成された拡大電極部に接し、前記拡大電極部の下の前記第２の層間絶縁膜および第１の層間絶縁膜に形成された第２のコンタクトホール中に埋め込まれた接続電極と、
前記記憶部を覆い、かつ前記第２の層間絶縁膜上に形成された第３の層間絶縁膜と、
を備え、
前記可変抵抗膜の底面は前記接続電極の上面と直接接せず、前記可変抵抗膜の上面は、前記第２の配線及び前記拡大電極部を介して電気的に前記接続電極の上面に接続され、前記下部電極上でかつ前記第２の配線との間に挟まれた領域の前記可変抵抗膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶要部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行う構成からなる。
【００１９】
この構成により、記憶要部は上部電極である第２の配線と下部電極に挟まれた可変抵抗膜の一部分に限定されるので、この記憶要部を構成する記憶素子の基本の構成単位は、第２の配線や下部電極の製作プロセスのプロセスルールで決まる。したがって、可変抵抗膜は微小な領域で記憶素子として機能することができるので、記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで、さらに微細化することができる。その結果、高集積のクロスポイント型の不揮発性記憶素子が実現できる。
【００２０】
なお、可変抵抗膜の底面は接続電極の上面と直接接しない構成であるので、下部電極から可変抵抗膜の底面を介して接続電極に短絡するパスが存在しない。このことにより、記憶要部はさらに確実に素子分離ができるので、不揮発性記憶素子はディスターブもなく高速動作を実現することができる。
【００２１】
また、上記目的を達成するために、本発明のクロスポイント型の不揮発性記憶素子は、基板上に形成された第１の層間絶縁膜と、第１の層間絶縁膜上に形成されたストライプ形状の第１の配線と、第１の配線上に形成された可変抵抗膜と、可変抵抗膜上に第１の配線と交差する方向に形成されて可変抵抗膜の上面を覆い、かつ可変抵抗膜の形成領域よりも外側に拡大して形成されたストライプ形状の第２の配線と、を有する記憶部と、外側に拡大することで形成された拡大電極部に接し、拡大電極部の下に形成された接続電極と、第１の配線と接続電極との側面に形成される第２の層間絶縁膜と、可変抵抗膜、第２の配線および拡大電極部の側面に形成され、かつ第２の層間絶縁膜上に形成された第３の層間絶縁膜と、記憶部を覆い、かつ第３の層間絶縁膜、第２の配線および拡大電極部の上に形成された第４の層間絶縁膜と、を備え、可変抵抗膜の底面は接続電極の上面と直接接せず可変抵抗膜の上面は、第２の配線及び拡大電極部を介して電気的に接続電極の上面に接続され、第１の配線上でかつ第２の配線との間に挟まれた領域の可変抵抗膜が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶要部を構成し、抵抗値の変化により情報を記憶または読み出しを行う構成からなる。
【００２２】
この構成により、記憶要部は上部電極である第２の配線と下部電極に挟まれた可変抵抗膜の一部分に限定されるので、この記憶要部を構成する記憶素子の基本の構成単位は、第２の配線や下部電極の製作プロセスのプロセスルールで決まる。したがって、可変抵抗膜は微小な領域で記憶素子として機能することができるので、記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで、さらに微細化することができる。その結果、高集積のクロスポイント型の不揮発性記憶素子が実現できる。
【００２３】
また、記憶部は、可変抵抗膜と第１の配線とを接続するために第２の層間絶縁膜に形成された第１のコンタクトホール中に埋め込まれた下部電極をさらに備え、
接続電極は、拡大電極部の下の第２の層間絶縁膜および第１の層間絶縁膜に形成された第２のコンタクトホール中に埋め込まれている構成としてもよい。
【００２４】
この構成により、隣接する記憶要部間は下部電極により分離され、各記憶要部と下部電極は低誘電率の層間絶縁膜で取り囲まれるので、不揮発性記憶素子はディスターブもなくさらに高速動作が実現できる。なお、可変抵抗膜の底面は接続電極の上面と直接接しない構成であるので、下部電極から可変抵抗膜の底面を介して接続電極に短絡するパスが存在しない。
【００２５】
また、外側に拡大することで形成された拡大電極部は、少なくとも２つの領域の可変抵抗膜に挟まれた開口部に形成され、隣接する可変抵抗膜上の第２の配線と接続されており、開口部は接続電極上に形成され、接続電極の形状よりも大きい構成としてもよい。
【００２６】
この構成により、接続電極と第２の配線との接続をより確実にし、これらの接続部での接続形状をさらに再現性よく製作することができ、これらの接続部での抵抗値をさらに小さくすることができる。加えて、可変抵抗膜の底面と接続電極の上面を分離できるので、記憶要部は、さらに確実に素子間分離ができる。
【００２７】
また、第１の配線は、第１の層間絶縁膜を貫通する第１のプラグにより基板上に形成された第１の導電層に接続されたのち、第１の導電層に接続された第１、第２および第３の層間絶縁膜を貫通する第３のプラグにより第３の層間絶縁膜上の第３の配線に接続され、第２の配線は、第１および第２の層間絶縁膜を貫通する接続電極で基板上に形成された第２の導電層に接続されたのち、第２の導電層に接続された第１、第２および第３の層間絶縁膜を貫通する第２のプラグにより、第３の層間絶縁膜上の第４の配線に接続される構成としてもよい。
【００２８】
この構成により、可変抵抗膜は、記憶部を形成したのちのプロセスにより水素雰囲気または還元性雰囲気に晒されるなどの影響を受けることなく、第１の配線と第２の配線とが電気的に接続されたそれぞれの配線としてさらに効率よく引き出されることができる。
【００２９】
また、第１の配線は、第１の層間絶縁膜を貫通する第１のプラグにより基板上に形成された第１の導電層に接続されたのち、第１の導電層に接続された第１、第２、第３および第４の層間絶縁膜を貫通する第３のプラグにより第４の層間絶縁膜上の第３の配線に接続され、第２の配線は、第１、第２および第３の層間絶縁膜を貫通する接続電極で基板上に形成された第２の導電層に接続されたのち、第２の導電層に接続された第１、第２、第３および第４の層間絶縁膜を貫通する第２のプラグにより、第４の層間絶縁膜上の第４の配線に接続される構成としてもよい。
【００３０】
この構成により、可変抵抗膜は、記憶部を形成したのちのプロセスにより水素雰囲気または還元性雰囲気に晒されるなどの影響を受けることなく、第１の配線と第２の配線とが電気的に接続されたそれぞれの配線としてさらに効率よく引き出されることができる。
【００３１】
また、第２の配線から引き出される第２の導電層の方向が、第１の配線より引き出される第１の導電層の方向と直交する構成としてもよい。この構成により、記憶部を微小な領域に形成することが可能となり、不揮発性記憶素子をさらに高集積化することができる。
【００３２】
また、第２の配線はストライプ形状の複数の列配線から構成され、隣接する列配線が互いにずらして配置される構成としてもよい。
【００３３】
また、外側に拡大することで形成された前記拡大電極部が接続される前記接続電極は、クロスポイント型のメモリ領域を挟んで反対側に交互に配置される構成としてもよい。
【００３４】
これらの構成により、第２の配線から接続電極を取り出す位置はメモリ領域を挟んで交互にすることができ、記憶部近傍に別の素子を配置するセル面積の確保が容易になり、不揮発性記憶素子がさらに高集積化できる。すなわち、センスアンプなどを記憶部の近傍に配置する場合のセル面積の確保が容易となる。
【００３５】
また、第１の配線はストライプ形状の複数の行配線から構成され、隣接する行配線が互いにずらして配置される構成としてもよい。
【００３６】
また、第１の配線が接続される第１のプラグは、クロスポイント型のメモリ領域を挟んで反対側に交互に配置される構成としてもよい。
【００３７】
また、第１の配線が接続される第１のプラグは、クロスポイント型のメモリ領域の下部領域に配置される構成としてもよい。
【００３８】
これらの構成により、第１の配線から第１のプラグを接続する位置はメモリ領域を挟んで交互にすることができ、記憶部近傍に別の素子を配置するセル面積の確保が容易になり、不揮発性記憶素子がさらに高集積化できる。また、第１の配線から第１のプラグを接続する位置はメモリ領域の下部領域に配置することができ、記憶部近傍に別の素子を配置するセル面積の確保が容易になり、不揮発性記憶素子がさらに高集積化できる。すなわち、センスアンプなどを記憶部の近傍に配置する場合のセル面積の確保が容易となる。
【００３９】
また、第２の配線上のいずれかの層の上に形成されて、第２の配線の全面を覆う水素バリア膜をさらに備えた構成としてもよい。
【００４０】
また、第１の配線と第１の層間絶縁膜との間に水素バリア膜をさらに備えた構成としてもよい。
【００４１】
これらの構成により、可変抵抗膜はバリア層としての層間絶縁膜に完全に取り囲まれているだけでなく、さらに水素バリア膜で取り囲まれる。したがって、水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においても、本発明の不揮発性記憶素子はさらに容易に安定して量産ができる素子構造となっている。
【００４２】
また、上記目的を達成するために、本発明のクロスポイント型の不揮発性記憶素子の製造方法は、基板上に第１の導電層および第２の導電層を形成する工程と、第１の導電層および第２の導電層を含んだ基板上に第１の層間絶縁膜を形成する工程と、第１の導電層上に第１のプラグを形成する工程と、第１のプラグ上にストライプ形状の第１の配線を形成する工程と、第１の配線を覆い、第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第１の配線上に第２の層間絶縁膜を貫通する第１のコンタクトホールを形成したのち、第１のコンタクトホールを埋めて下部電極を形成する工程と、第２の導電層上に第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、第２のコンタクトホールを埋めて接続電極を形成する工程と、少なくとも下部電極上に可変抵抗膜を形成する工程と、可変抵抗膜の少なくとも２つの側面と上面とを覆い、接続電極上を覆うように拡大された第２の配線を形成する工程と、第２の配線を覆い、第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、第１および第２の導電層上に第１、第２および第３の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、第３および第２のプラグと第３の層間絶縁膜上に、第３および第４の配線を形成する工程と、を有する構成としてもよい。
【００４３】
この構成により、記憶要部は第２の配線と下部電極とに挟まれた可変抵抗膜の一部分に限定され、この可変抵抗膜を水素雰囲気や還元性雰囲気中に晒すことがないように第２の配線や下部電極および第１の配線から電極が引き出される。この電極として引き出される層間絶縁膜を貫通するプラグは可変抵抗膜の外側または下側に予め製作されて、半導体基板の導電層を介して別のプラグにより層間絶縁膜上部の第３および第４の配線に電気的に接続される。このことにより、隣接する記憶要部の間隔の微細化の限界は、上部電極と下部電極とを製作するプロセスルールの最小サイズにまでさらに微細化でき、不揮発性記憶素子の高集積化が実現できる。
【００４４】
なお、これらの層間絶縁膜を貫通するプラグ等により引き出される配線は、不揮発性記憶素子の記憶部以外の機能を担う部位と同じマスクプロセスで、例えば、通常の半導体のプレーナプロセスであるＣＭＯＳプロセス等が実施でき、不揮発性記憶素子がさらに容易に製作することができる。
【００４５】
また、上記目的を達成するために、本発明のクロスポイント型の不揮発性記憶素子の製造方法は、基板上に第１の導電層および第２の導電層を形成する工程と、第１の導電層および第２の導電層を含んだ基板上に第１の層間絶縁膜を形成する工程と、第１の導電層上に第１のプラグを形成する工程と、第１のプラグおよび第１の層間絶縁膜の上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、第２の層間絶縁膜を貫通して第１のプラグを少なくとも覆う第１の配線を配置する第１の溝を形成したのち、第１の溝を埋めて第１のプラグと接続する第１の配線を形成する第１の配線形成工程と、第２の導電層上に第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、第２のコンタクトホールを埋めて接続電極を形成する工程と、少なくとも第１の配線上に可変抵抗膜を形成し、少なくとも接続電極上の可変抵抗膜を除去して開口部を形成する工程と、開口部、可変抵抗膜および第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜を貫通して、可変抵抗膜上および接続電極上に第２の溝を形成したのち、第２の溝を埋めて第１の配線と交差する第２の配線および第２の配線を拡大して接続電極と接続する配線を形成する工程と、第２の配線を覆い、第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程と、第１および第２の導電層上に第１、第２、第３および第４の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、第３および第２のプラグと第４の層間絶縁膜上に、第３および第４の配線を形成する工程と、を有する構成としてもよい。
【００４６】
また、本発明のクロスポイント型の不揮発性記憶素子の製造方法は、基板上に第１の導電層および第２の導電層を形成する工程と、第１の導電層および第２の導電層を含んだ基板上に第１の層間絶縁膜を形成する工程と、第１の導電層上に第１のプラグを形成する工程と、少なくとも第１のプラグの上に第１の配線を形成する第１の配線形成工程と、第１の配線を覆い、かつ第１の層間絶縁膜上に第２の層間絶縁膜を形成する第２の層間絶縁膜形成工程と、第１の配線上に第２の層間絶縁膜を貫通する第１のコンタクトホールを形成したのち、第１のコンタクトホールを埋めて下部電極を形成する工程と、第２の導電層上に第１および第２の層間絶縁膜を貫通する第２のコンタクトホールを形成したのち、第２のコンタクトホールを埋めて接続電極を形成する工程と、少なくとも下部電極上に可変抵抗膜を形成し、少なくとも接続電極上の可変抵抗膜を除去して開口部を形成する工程と、開口部、可変抵抗膜および第２の層間絶縁膜上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜を貫通して、可変抵抗膜上および接続電極上に溝を形成したのち、溝を埋めて第１の配線と交差する第２の配線および第２の配線を拡大して接続電極と接続する配線を形成する工程と、第２の配線を覆い、第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程と、第１および第２の導電層上に第１、第２、第３および第４の層間絶縁膜を貫通する第３および第４のコンタクトホールを形成したのち、第３および第４のコンタクトホールを埋めて第３および第２のプラグを形成する工程と、第３および第２のプラグと第４の層間絶縁膜上に、第３および第４の配線を形成する工程と、を有する構成としてもよい。
【００４７】
これらの構成により、記憶要部は第２の配線と第１の配線または下部電極とに挟まれた可変抵抗膜の一部分に限定され、この可変抵抗膜を水素雰囲気や還元性雰囲気中に晒すことがないように第２の配線や下部電極および第１の配線から電極が引き出される。この電極として引き出される層間絶縁膜を貫通するプラグは可変抵抗膜の外側または下側に予め製作されて、半導体基板の導電層を介して別のプラグにより層間絶縁膜上部の第３および第４の配線に電気的に接続される。このことにより、隣接する記憶要部の間隔の微細化の限界は、上部電極である第２の配線と下部電極または第１の配線とを製作するプロセスルールの最小サイズにまでさらに微細化でき、不揮発性記憶素子の高集積化が実現できる。
【００４８】
なお、これらの層間絶縁膜を貫通するプラグ等により引き出される配線は、不揮発性記憶素子の記憶部以外の機能を担う部位と同じマスクプロセスで、例えば、通常の半導体のプレーナプロセスであるＣＭＯＳプロセス等が実施でき、不揮発性記憶素子がさらに容易に製作することができる。したがって、上記の製造方法は今後のさらなる微細化が期待される半導体プロセスとの親和性もよいので、さらに不揮発性記憶素子の微細化・高集積化が実現できる。
【００４９】
また、第２の配線上の少なくともいずれか１層の上に水素バリア膜を形成する工程をさらに備える構成としてもよい。
【００５０】
また、第１の層間絶縁膜上に水素バリア膜を形成する工程をさらに備える構成としてもよい。
【００５１】
これらの構成により、可変抵抗膜および第２の配線を形成する工程の前後に水素バリア膜を形成する工程を加えることにより、可変抵抗膜が水素雰囲気または還元性雰囲気に晒されるなどの影響を受けることをさらに防ぐことができる。
【発明の効果】
【００５２】
本発明の不揮発性記憶素子およびその製造方法は、可変抵抗膜の一部を第２の配線と下部電極とで挟み込んだクロスポイント型の微細な部分を記憶要部とし、この記憶要部を含む記憶部を水素雰囲気や還元性雰囲気中に晒すことがないように、記憶部からの電極引き出し線を記憶部の下部に引き出す構成となっている。また、記憶部は低誘電率の絶縁膜で取り囲まれており、配線から離れた位置で不要な信号からのディスターブを受けることがない。さらに配線の間には十分な厚さの層間絶縁膜が配置されているので配線間の寄生容量の影響を受けることが少ない。加えて、クロスポイント型のメモリ領域は少なくともその上下と、必要により側面も水素バリア膜で囲まれているので、記憶要部を形成する可変抵抗膜が水素雰囲気または還元性雰囲気に晒されるなどの影響を受けることをさらに防ぐことができる。
【００５３】
この構成により、本発明の不揮発性記憶素子を製造するプロセスは、記憶部をプロセスから保護すると共に、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程や配線形成工程等との親和性を図ることができる。このことにより、高集積化と高速化が可能な生産性の高い不揮発性記憶素子とその製造方法を実現するものである。なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・高速化が図れるという効果を奏する。
【発明を実施するための最良の形態】
【００５４】
以下、本発明の実施の形態にかかる不揮発性記憶素子とその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
【００５５】
（第１の実施の形態）
図１から図３は、本発明の第１の実施の形態を示す図である。図１にクロスポイント型の不揮発性記憶素子２０が形成された半導体チップ表面から見た要部の模式図を示す。ストライプ形状の上部電極である第２の配線２１とストライプ形状の第１の配線２２とが、図１では、例えばそれぞれ５本ずつ直交している。そして、その交差した部分にある可変抵抗膜２３の一部が記憶要部２４として動作する。なお、記憶要部２４と第１の配線２２は、可変抵抗膜２３の下部に形成された下部電極２５で接続されている。
【００５６】
さらに、ストライプ形状の第２の配線２１は、その外側に拡大された拡大電極部２６を介して接続電極２７に接続されたのち、半導体基板（図示せず）に形成された第２の導電層２８に接続される。そして、第２の導電層２８上に形成された第２のプラグ２９により半導体チップ表面の第４の配線４０に接続されている。一方、ストライプ形状の第１の配線２２は、第１の配線２１ｅの下部に形成された第１のプラグ３０により半導体基板（図示せず）に形成された第１の導電層３１に接続される。そして、第１の導電層３１上に形成された第３のプラグ３２により半導体チップ表面の第３の配線３３に接続されている。
【００５７】
このような図１に示す構成により、半導体チップ表面の微小な領域に高集積化されたクロスポイント型の不揮発性記憶素子２０が実現できる。
【００５８】
図２に本発明の第１の実施の形態における不揮発性記憶素子２０の断面図を示す。すなわち、図２（ａ）は図１の不揮発性記憶素子２０をＢ−Ｂの断面を矢印方向から見た断面図を示し、図２（ｂ）は図１の不揮発性記憶素子２０をＣ−Ｃの断面を矢印方向から見た断面図を示す。
【００５９】
図２（ａ）に示すように、本実施の形態のクロスポイント型の不揮発性記憶素子２０は、電極引き出し部、記憶部、およびこれらを結んで全体として動作させるための配線や層間絶縁膜から構成される。すなわち、記憶部は、記憶部から引き出された配線が電極引出し部を介して半導体チップ表面の配線に接続されることにより、半導体チップ表面の配線は電極引出し部を介して記憶部に電気的な信号を印加することにより、記憶部の情報を制御することができる。
【００６０】
したがって、まず電極引き出し部は、半導体基板３４上に形成された第１の導電層３１と、半導体基板３４上の他の領域に形成された第２の導電層２８と、第１の導電層３１および第２の導電層２８を含んだ半導体基板３４上に形成された第１の層間絶縁膜３５とから構成される。そして、第１の層間絶縁膜３５上に形成されたストライプ形状の第１の配線２２と、第１の配線２２上に形成された第２の層間絶縁膜３６と、第２の層間絶縁膜３６に形成された第１のコンタクトホール３７中に埋め込まれ、第１の配線２２と接続する下部電極２５が形成されている。この下部電極２５および第２の層間絶縁膜３６上に形成された可変抵抗膜２３と、可変抵抗膜２３上に第１の配線２２と交差する方向に形成されて可変抵抗膜２３の少なくとも２つの側面と上面とを覆い、かつ外側に拡大して形成されたストライプ形状の第２の配線２１とで記憶部が構成されている。なお、この第２の配線２１は第１の配線２２と交差する方向に形成され、可変抵抗膜２３を挟む配線間のクロスポイントの領域が記憶要部２４を形成することとなる。この記憶部の記憶要部２４に情報の書き込みを行い、必要に応じて情報の読み出しが行われる。
【００６１】
さらに、本実施の形態の不揮発性記憶素子２０には、第２の配線２１の外側に拡大された拡大電極部２６に接し、拡大電極部２６の下の第２の層間絶縁膜３６および第１の層間絶縁膜３５に形成された、第２のコンタクトホール３８中に埋め込まれて形成された接続電極２７と、電極引き出し部および記憶部を覆い、かつ第２の層間絶縁膜３６上に形成された第３の層間絶縁膜３９とが構成されている。
【００６２】
なお、可変抵抗膜２３は、図２（ａ）および（ｂ）に示すように第２の配線２１の上部と側面を覆う水素バリア膜４１および第２の層間絶縁膜３６の下部を覆う水素バリア膜４２で周囲を覆われて保護されている。このように、可変抵抗膜２３は水素雰囲気や還元性雰囲気中に晒されることがないように保護されている。
【００６３】
ところで、第１の配線２２は、第１の層間絶縁膜３５を貫通する第１のプラグ３０により第１の導電層３１に接続されたのち、第１の導電層３１に接続された第１、第２および第３の層間絶縁膜３５、３６、３９を貫通する第３のプラグ３２により第３の層間絶縁膜３９上の第３の配線３３に接続されている。
【００６４】
同様に、第２の配線２１は、第１および第２の層間絶縁膜３５、３６を貫通する接続電極２７で第２の導電層２８に接続されたのち、第２の導電層２８に接続された第１、第２および第３の層間絶縁膜３５、３６、３９を貫通する第２のプラグ２９により、第３の層間絶縁膜３９上の第４の配線４０に接続されている。
【００６５】
これらの構成からなる本実施の形態の不揮発性記憶素子２０は、可変抵抗膜２３の底面が接続電極２７の上面と直接接しない構成を特長としている。そして、下部電極２５上の可変抵抗膜２３の上面は、第２の配線２１を介して電気的に接続電極２７の上面に接続されている。このように可変抵抗膜２３と接続電極２７とが直接接しない構成に分離することにより、可変抵抗膜２３を記憶部の記憶材料に用いた不揮発性記憶素子２０は隣接する記憶要部２４の素子分離を確実に行うことができる。
【００６６】
この構成により、電気的パルスの印加を記憶部に行い、第２の配線２１と可変抵抗膜２３との界面抵抗値を安定して増加または減少することにより、不揮発性記憶素子２０は、抵抗値を増加または減少する特性を有する記憶要部２４を安定して形成することができることとなる。すなわち、下部電極２５と第２の配線２１との間に挟まれた領域の可変抵抗膜２３の一部が、電気的パルスの印加により抵抗値を増加または減少する特性を有する記憶要部２４を構成する。このことにより、記憶要部２４の記憶材料である可変抵抗膜２３の抵抗値の変化により情報を記憶または読み出しを行うことによって、本実施の形態の不揮発性記憶素子２０は動作することとなる。
【００６７】
ここで、可変抵抗膜２３の材料としては、例えば、遷移金属の酸化物からなる高抵抗膜（例えば、ＦｅＯＸ）などがよく用いられている。また、層間絶縁膜は、例えば、弗素ドープ酸化膜が、配線材料は、例えば、Ａｌ材料やＣｕ材料が用いられている。第１および第２の配線、下部電極および接続電極は、例えば、耐酸化性の強いＰｔ膜もしくはＰｔを含む合金膜が用いられる。なお、水素バリア膜は不揮発性記憶素子の動作に好ましくない影響を与えない材料であればよい。したがって、絶縁性水素バリア膜としては、例えば、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、ＴａＯなどの材料の膜が用いられる。また、導電性を有する水素バリア性を有する金属膜または合金膜を必要に応じて用いてもよい。さらに、プラグの材料としては、例えば、ＷやＷ／ＴｉＮなどが用いられる。
【００６８】
また、本実施の形態の不揮発性記憶素子２０は、下部電極２５と第２の配線２１との間に挟まれた領域の可変抵抗膜２３が他の電極から分離され、層間絶縁膜で周りを囲まれ、しかも、電気信号は周りを層間絶縁膜に囲まれたプラグにより、第３の配線３３および第４の配線４０から伝達されるので、配線遅延がほとんどなく、高速動作が可能となる。さらに、高抵抗の可変抵抗膜２３を使用すれば、微細化の限界は第１の層間絶縁膜３５中のプラグ間の間隔や下部電極２５および第２の配線２１の間隔で決まる。すなわち、可変抵抗膜２３の一部から構成される記憶要部２４の間隔は、製作プロセスのプロセスルールでの最小サイズにまで微細化でき、高集積化が可能となる。
【００６９】
次に、本実施の形態で示した不揮発性記憶素子２０の製造方法について図３に示す。図３（ａ）から図３（ｄ）までは不揮発性記憶素子２０のプロセスフローの一例を順に示している。
【００７０】
図３（ａ）に示すように半導体基板３４の表面に、例えば、イオン注入法とアニールにより第１の導電層３１および第２の導電層２８が形成される。さらに、蒸着法などにより、例えば厚さ３５０ｎｍの第１の層間絶縁膜３５が形成されたのちに、水素バリア膜４２が第１の層間絶縁膜３５上に形成される。そして、ドライエッチング法により、例えば直径０．３μｍの第５のコンタクトホール４３を水素バリア膜４２および第１の層間絶縁膜３５を貫通して半導体基板３４上の第１および第２の導電層３１、２８に到達するまで掘り進める。この第５のコンタクトホール４３を、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜３５および水素バリア膜４２の上まで堆積した後にＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜３５の上のＷとＴｉＮを除去するとともに表面を平坦化する。このようにして第１のプラグ３０が第５のコンタクトホール４３の位置に形成される。そして、この第１のプラグ３０上にストライプ形状の第１の配線２２が、例えば蒸着法とエッチング法によりＰｔ材料で１００ｎｍの厚さに形成される。
【００７１】
次に、図３（ｂ）に示すように第１の配線２２を覆い、かつ第１の層間絶縁膜３５および水素バリア膜４２の上に第２の層間絶縁膜３６を蒸着法などにより、例えば３００ｎｍの厚さに形成する。そして、ドライエッチング法により第１の配線２２上に、例えば直径０．３μｍの第１のコンタクトホール３７が第２の層間絶縁膜３６を貫通して第１の配線２２に到達するまで形成されたのち、この第１のコンタクトホール３７が、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込まれる。同様に、ドライエッチング法により第２の導電層２８上に、例えば直径０．３μｍの第２のコンタクトホール３８が第１の層間絶縁膜３５および第２の層間絶縁膜３６を貫通して第２の導電層２８上に到達するまで形成されたのち、この第２のコンタクトホール３８が、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込まれる。第１のコンタクトホール３７および第２のコンタクトホール３８がＷで埋め込まれたのちに、ＣＭＰ技術を用いて第２の層間絶縁膜３６の上のＷとＴｉＮを除去するとともに表面を平坦化して、下部電極２５および接続電極２７が形成される。
【００７２】
さらに、図３（ｃ）に示すように平坦化した下部電極２５および第２の層間絶縁膜３６の上に、例えばＦｅＯＸ等の遷移金属の酸化膜材料をスパッタ法やパルスレーザ堆積法により成膜し、可変抵抗膜２３が厚さ３０ｎｍに形成される。可変抵抗膜２３は少なくとも下部電極２５が形成された領域の上を含んで配置され、例えばクロスポイント型のメモリ領域となる領域のみを残して形成される。そして、可変抵抗膜２３の少なくとも２つの側面と上面とを覆い、かつ接続電極２７上を覆う拡大電極部２６を有する第２の配線２１が、例えば蒸着法とドライエッチング法により可変抵抗膜２３の側面および上面に形成される。なお、ストライプ形状の第２の配線２１はストライプ形状の第１の配線２２と直交するように形成される。
【００７３】
また、第２の配線２１上には、例えば蒸着法またはＣＶＤ法により水素バリア膜４１が形成され、例えばドライエッチング法により水素バリア膜４１は、第２の配線２１の側面を含んで第２の配線２１を覆うようにパターンニングされる。このように水素バリア膜４１で可変抵抗膜２３および第２の配線２１を覆うことで、この後に適用される工程で水素雰囲気や還元性雰囲気が製造条件として使用されても、可変抵抗膜２３の特性が劣化することがないように保護されている。そして、水素バリア膜４１および第２の層間絶縁膜３６の上に第３の層間絶縁膜３９が、例えば厚さ３７５ｎｍで形成される。
【００７４】
さらに、図３（ｄ）に示すようにドライエッチング法により、例えば直径０．３μｍの第４のコンタクトホール４４を半導体基板３４上の第２の導電層２８に到達するまで、第１、第２および第３の層間絶縁膜３５、３６、３９が掘り進められる。そして、この第４のコンタクトホール４４をＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第３の層間絶縁膜３９の上まで堆積した後、ＣＭＰ技術を用いて第３の層間絶縁膜３９の上のＷおよびＴｉＮを除去するとともに表面を平坦化して、第２のプラグ２９が形成される。この第２のプラグ２９上に第４の配線４０が形成され、他の回路や素子などとクロスポイント型のメモリ領域を接続している。なお、図示していないが、第１の導電層３１上に第１、第２および第３の層間絶縁膜３５、３６、３９を貫通して第３のプラグ３２が同様に形成されて、他の回路や素子などとクロスポイント型のメモリ領域とを接続している第３の配線３３に接続されている。
【００７５】
以上のプロセスフローにより不揮発性記憶素子２０が製造される。これらのプロセスフローにより、記憶要部２４は第２の配線２１と下部電極２５とに挟まれた可変抵抗膜２３の一部分に限定され、この可変抵抗膜２３を水素雰囲気や還元性雰囲気中に晒すことがないように第２の配線２１や下部電極２５のプラグは可変抵抗膜２３の外側または下側に予め製作されて、半導体基板３４の導電層を介して別のプラグにより配線に電気的に接続される。このことにより、隣接する記憶部の間隔の微細化の限界は、第２の配線２２と下部電極とを製作するプロセスルールの最小サイズにまでさらに微細化できる。
【００７６】
なお、本実施の形態の不揮発性記憶素子の記憶部を構成する可変抵抗膜は、第２の配線と拡大電極部で接続する接続電極と直接接しない分離した構造に構成されている。したがって、例えば高抵抗の可変抵抗膜を使用する場合に、記憶部に電気的パルスを印加すると可変抵抗膜を上下に挟む第２の配線と下部電極との間にのみ電気的パルスが印加されることになるので、記憶要部が第２の配線と下部電極との間に安定に形成される。この可変抵抗膜を接続電極と直接接しない分離した構造は、高温の熱処理が必要な強誘電体材料を記憶部の記憶材料に採用する場合は構成することが難しい。しかしながら、本実施の形態のように高温の熱処理が不要な可変抵抗膜材料を記憶部の記憶材料に採用する場合は、可変抵抗膜を接続電極と直接接しない分離した構造は比較的容易に構成できる。さらに、可変抵抗膜材料で不揮発性記憶素子を構成する場合は、可変抵抗素子だけで記憶素子が構成できるので、記憶素子を微細な領域として形成することができ微細化も容易である。したがって、上記のプロセスフローは今後のさらなる微細化が期待される半導体プロセスとの親和性もよいので、さらに不揮発性記憶素子の微細化・高集積化が実現できる。
【００７７】
（第２の実施の形態）
図４に本発明の第２の実施の形態における不揮発性記憶素子５０の断面図を示す。すなわち、図４（ａ）は不揮発性記憶素子５０の断面図を示し、図４（ｂ）は図４（ａ）の不揮発性記憶素子５０をＤ−Ｄの断面を矢印方向から見た断面図を示す。なお、本実施の形態のクロスポイント型の不揮発性記憶素子５０が形成された半導体チップ表面から見た要部の模式図は、第１の実施の形態で示した図１の構成と同じであるので図示していない。
【００７８】
図４（ａ）に示すように、本実施の形態のクロスポイント型の不揮発性記憶素子５０は、電極引き出し部、記憶部、およびこれらを結んで全体として動作させるための配線や層間絶縁膜から構成される。すなわち、記憶部は、記憶部から引き出された配線が電極引出し部を介して半導体チップ表面の配線に接続されることにより、半導体チップ表面の配線は電極引出し部を介して記憶部に電気的な信号を印加することにより、記憶部の情報を制御することができる。
【００７９】
したがって、まず電極引き出し部は、半導体基板５１上に形成された第１の導電層５２と、半導体基板５１上の他の領域に形成された第２の導電層５３と、第１の導電層５２および第２の導電層５３を含んだ半導体基板５１上に形成された第１の層間絶縁膜５４とから構成される。なお、第１の層間絶縁膜５４の上は水素バリア膜６１で覆われている。
【００８０】
さらに、第１の層間絶縁膜５４および水素バリア膜６１を貫通して第１の導電層５２上に第１のプラグ６９が、図４（ａ）に示すように５本形成されている。
【００８１】
次に記憶部の構成について説明する。第１のプラグ６９および水素バリア膜６１上に形成されたストライプ形状の第１の配線５５と、第１の配線５５上に形成された可変抵抗膜５６と、可変抵抗膜５６上に第１の配線５５と交差する方向にストライプ形状の第２の配線５７が形成されている。この第２の配線５７は可変抵抗膜５６の上面を覆い、かつ外側に拡大して形成されており、第１の配線５５と第２の配線５７とで挟まれた可変抵抗膜５６の領域が記憶要部５８として構成される。この記憶部の記憶要部５８に情報の書き込みを行い、必要に応じて情報の読み出しが行われる。
【００８２】
さらに、第２の配線５７の外側に拡大された拡大電極部５９に接し、拡大電極部５９の下に形成されて第２の導電層５３に接続される接続電極６０と、第１の配線５５と接続電極６０との側面を埋めて第２の層間絶縁膜６２が形成されている。そして、電極引き出し部および記憶部を覆い、可変抵抗膜５６、第２の配線５７および拡大電極部５９の側面を埋めて、かつ第２の層間絶縁膜６２上に第３の層間絶縁膜６３が形成された構成となっている。
【００８３】
この構成で拡大電極部５９は、少なくとも２つの領域の可変抵抗膜５６に挟まれた開口部６４に形成されて、可変抵抗膜５６上の第２の配線５７と接続電極６０とを接続している。開口部６４は接続電極６０を覆い、接続電極６０の形状よりも大きい形状としている。この構成により、接続電極６０と第２の配線５７との接続をより確実にし、これらの接続部での接続形状をさらに再現性よく製作することができ、これらの接続部での抵抗値をさらに小さくすることができる。加えて、可変抵抗膜５６の底面と接続電極６０の上面を分離できるので、記憶要部５８は、さらに確実に素子分離ができる。
【００８４】
また、図４（ａ）で第３の層間絶縁膜６３および第２の配線５７の上には順に水素バリア膜６５および第４の層間絶縁膜６６が形成されている。これらの構成により、可変抵抗膜５６はバリア層としての層間絶縁膜に完全に取り囲まれているだけでなく、さらに水素バリア膜６１、６５で取り囲まれる。したがって、水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においても、本発明の不揮発性記憶素子５０はさらに容易に安定して量産ができる素子構造となっている。
【００８５】
ところで、図４（ａ）に示すように第２の配線５７は、第１および第２の層間絶縁膜３５、３６を貫通する接続電極６０で第２の導電層５３に接続されたのち、第２の導電層５３に接続された第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６を貫通する第２のプラグ６７により、第４の層間絶縁膜６６上の第４の配線６８に接続されている。
【００８６】
同様に、図４（ｂ）に示すように第１の配線５５は、第１の層間絶縁膜５４を貫通する第１のプラグ６９により第１の導電層５２に接続されたのち、第１の導電層５２に接続された第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６を貫通する第３のプラグ７０により第４の層間絶縁膜６６上の第３の配線７１に接続されている。
【００８７】
本実施の形態においても、第１の実施の形態で説明した図２の不揮発性記憶素子２０で示した構成と同様に、図４（ａ）に示す可変抵抗膜５６の底面が接続電極６０の上面と直接接しない構成を特長としている。そして、可変抵抗膜５６の上面は第２の配線５７を介して拡大電極部５９により、電気的に接続電極６０の上面に接続されている。このように可変抵抗膜５６と接続電極６０とが直接接しない構成に分離することにより、可変抵抗膜５６を記憶要部５８の記憶材料に用いた不揮発性記憶素子５０は素子分離を確実に行うことができる。
【００８８】
上記で説明した図４（ａ）、（ｂ）に示す本実施の形態の不揮発性記憶素子５０にパルス幅の異なる２種類の電気的パルスを交互に印加したところ、第１の実施の形態と同様に第１の配線５５と第２の配線５７との間に挟まれた可変抵抗膜５６の一部が記憶要部５８として働き、その抵抗値が電気的パルスの印加に対応して変化し、不揮発性記憶素子５０が動作することを確認した。
【００８９】
また、本実施の形態の不揮発性記憶素子５０は、第１の配線５５と第２の配線５７との間に挟まれた領域の可変抵抗膜５６が他の電極から分離され、層間絶縁膜で周りを囲まれ、しかも、電気信号は周りを層間絶縁膜に囲まれたプラグにより、第３の配線７１および第４の配線６８から伝達されるので、配線遅延がほとんどなく、高速動作が可能となる。さらに、高抵抗の可変抵抗膜５６を使用すれば、微細化の限界は第１の層間絶縁膜５４中の隣接する第１のプラグ６９の間隔や第１の配線５５および第２の配線５７の間隔で決まる。すなわち、可変抵抗膜５６の一部から構成される記憶要部５８の間隔は、製作プロセスのプロセスルールでの最小サイズにまで微細化でき、高集積化が可能となる。
【００９０】
次に、本実施の形態で示した不揮発性記憶素子５０の製造方法について図５に示す。図５（ａ）から図５（ｆ）までは不揮発性記憶素子５０のプロセスフローの一例を順に示している。
【００９１】
図５（ａ）に示すように半導体基板５１の表面に、例えば、イオン注入法とアニールにより第１の導電層５２および第２の導電層５３が形成される。さらに、蒸着法などにより、例えば厚さ３５０ｎｍの第１の層間絶縁膜５４が形成されたのちに、水素バリア膜６１が第１の層間絶縁膜５４上に形成される。そして、ドライエッチング法により、例えば直径０．３μｍの第５のコンタクトホール７２を水素バリア膜６１および第１の層間絶縁膜５４を貫通して半導体基板５１上の第２の導電層５２に到達するまで掘り進める。この第５のコンタクトホール７２を、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜５４および水素バリア膜６１の上まで堆積した後にＣＭＰ技術を用いて第１の層間絶縁膜５４および水素バリア膜６１の上のＷとＴｉＮを除去するとともに表面を平坦化する。このようにして第１のプラグ６９が第５のコンタクトホール７２の位置に形成される。そして、この第１のプラグ６９上にストライプ形状の第１の配線５５が、例えば蒸着法とエッチング法によりＰｔ材料で１００ｎｍの厚さに形成される。
【００９２】
次に、図５（ｂ）に示すように第１の配線５５を覆い、かつ第１の層間絶縁膜５４および水素バリア膜６１の上に第２の層間絶縁膜６２を、例えば蒸着法などにより３００ｎｍの厚さに形成する。そして、ＣＭＰ技術により図５（ｃ）に示すように第２の配線５５の上面が露出するまで平坦化したのち、接続電極を形成するための第２のコンタクトホール７３を第２の層間絶縁膜６２、水素バリア膜６１および第１の層間絶縁膜５４を貫通して第２の導電層５３に到達するように形成する。この第２のコンタクトホール７３を、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜５４および水素バリア膜６１の上まで堆積した後にＣＭＰ技術を用いて第１の層間絶縁膜５４および水素バリア膜６１の上のＷとＴｉＮを除去するとともに表面を平坦化する。このようにして接続電極６０が第２のコンタクトホール７３の位置に埋め込まれて形成される。
【００９３】
さらに、図５（ｄ）に示すように平坦化した第２の層間絶縁膜６２、接続電極６０および第２の配線５５の上に、例えばＦｅＯＸ等の遷移金属の酸化膜材料をスパッタ法やパルスレーザ堆積法により成膜し、可変抵抗膜５６が厚さ３０ｎｍに形成される。図５（ｄ）に示すように、この可変抵抗膜５６は接続電極６０を挟んで左右の２つの領域に分離し、開口部６４は接続電極６０の形状よりも大きく形成されている。この可変抵抗膜５６を覆い、接続電極６０および第２の層間絶縁膜６２の上に、例えば蒸着法とＣＭＰ技術などにより１００ｎｍの厚さの第３の層間絶縁膜６３を形成する。
【００９４】
ここで、可変抵抗膜５６の上および接続電極６０を含む開口部６４の領域全体について深さ７０ｎｍの溝をエッチングにより形成したのち、接続電極６０の上の第２の層間絶縁膜６３のみを接続電極６０の形状だけ、さらに３０ｎｍの深さに接続電極６０上部が露出するまでエッチングする。この形成した溝にダマシンプロセスにより、例えばＣｕを埋め込み、図５（ｅ）に示すように第２の配線５７および第２の配線５７を延長した拡大電極部５９を形成する。この拡大電極部５９は接続電極６０と接続されて第２の導電層５３に接続されている。そして、第２の配線５７、拡大電極部５９および第３の層間絶縁膜６３の上に水素バリア膜６５を形成する。
【００９５】
さらに、図５（ｆ）に示すように水素バリア膜６５の上に第４の層間絶縁膜６６を形成したのち、ドライエッチング法により、例えば直径０．３μｍの第４のコンタクトホール７４を半導体基板５１上の第２の導電層５３に到達するまで、第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６が掘り進められる。そして、この第４のコンタクトホール７４をＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第４の層間絶縁膜６６の上まで堆積した後、ＣＭＰ技術を用いて第４の層間絶縁膜６６の上のＷおよびＴｉＮを除去するとともに表面を平坦化して、第２のプラグ６７が形成される。この第２のプラグ６７上に第４の配線６８が形成され、他の回路や素子などとクロスポイント型のメモリ領域を接続している。なお、図示していないが、第１の導電層５２上に第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６を貫通して第３のプラグ７０が同様に形成されて、他の回路や素子などとクロスポイント型のメモリ領域とを接続している第３の配線７１に接続されている。
【００９６】
以上のプロセスフローにより不揮発性記憶素子５０が製造される。これらのプロセスフローにより、記憶要部５８は第２の配線５７と第１の配線５５とに挟まれた可変抵抗膜５６の一部分に限定され、この可変抵抗膜５６を水素雰囲気や還元性雰囲気中に晒すことがないように第２の配線５７や第１の配線５５のプラグは可変抵抗膜５６の外側または下側に予め製作されて、半導体基板５１の導電層を介して別のプラグにより配線に電気的に接続される。このことにより、隣接する記憶要部５８の間隔の微細化の限界は、第２の配線５７と第１の配線５５とを製作するプロセスルールの最小サイズにまでさらに微細化できる。
【００９７】
なお、本実施の形態の不揮発性記憶素子の記憶部を構成する可変抵抗膜は、第２の配線と拡大電極部で接続する接続電極と直接接しない分離した構造に構成されている。したがって、例えば高抵抗の可変抵抗膜を使用する場合に、記憶部に電気的パルスを印加すると可変抵抗膜を上下に挟む第２の配線と第１の配線との間にのみ電気的パルスが印加されることになるので、記憶要部が第２の配線と第１の配線との間に安定に形成される。この可変抵抗膜を接続電極と直接接しない分離した構造は、高温の熱処理が必要な強誘電体材料を記憶部の記憶材料に採用する場合は構成することが難しい。しかしながら、本実施の形態のように高温の熱処理が不要な可変抵抗膜材料を記憶部の材料に採用する場合は、可変抵抗膜を接続電極と直接接しない分離した構造は容易に構成できる。さらに、可変抵抗材料で不揮発性記憶素子を構成する場合は、可変抵抗素子だけで記憶素子が構成できるので、記憶素子を微細な領域として形成することができ微細化も容易である。したがって、上記のプロセスフローは今後のさらなる微細化が期待される半導体プロセスとの親和性もよいので、さらに不揮発性記憶素子の微細化・高集積化が実現できる。
【００９８】
（第３の実施の形態）
図６に本発明の第３の実施の形態における不揮発性記憶素子８０の断面図を示す。すなわち、図６（ａ）は不揮発性記憶素子８０の断面図を示し、図６（ｂ）は図６（ａ）の不揮発性記憶素子８０をＥ−Ｅの断面から見た断面図を示す。なお、本実施の形態のクロスポイント型の不揮発性記憶素子８０が形成された半導体チップ表面から見た要部の模式図は、第１の実施の形態で示した図１の構成と同じであるので図示していない。また、第２の実施の形態と異なるところは、可変抵抗膜５６と第１の配線５５との間に下部電極８１を挿入し、不揮発性記憶素子８０の高速化・高性能化を図っているところである。
【００９９】
図６（ａ）に示すように、本実施の形態のクロスポイント型の不揮発性記憶素子８０は、電極引き出し部、記憶部、およびこれらを結んで全体として動作させるための配線や層間絶縁膜から構成される。すなわち、記憶部は、記憶部から引き出された配線が電極引出し部を介して半導体チップ表面の配線に接続されることにより、半導体チップ表面の配線は電極引出し部を介して記憶部に電気的な信号を印加することにより、記憶部の情報を制御することができる。
【０１００】
したがって、まず電極引き出し部は、半導体基板５１上に形成された第１の導電層５２と、半導体基板５１上の他の領域に形成された第２の導電層５３と、第１の導電層５２および第２の導電層５３を含んだ半導体基板５１上に形成された第１の層間絶縁膜５４とから構成される。なお、第１の層間絶縁膜５４の上は水素バリア膜６１で覆われている。
【０１０１】
さらに、第１の層間絶縁膜５４および水素バリア膜６１を貫通して第１の導電層５２上に第１のプラグ６９が、図６（ａ）に示すように５本形成されている。
【０１０２】
次に、記憶部の構成について説明する。第１のプラグ６９および水素バリア膜６１上に形成されたストライプ形状の第１の配線５５と、第１の配線５５上に形成された下部電極８１および可変抵抗膜５６と、可変抵抗膜５６上に第１の配線５５と交差する方向にストライプ形状の第２の配線５７が形成されている。この第２の配線５７は可変抵抗膜５６の上面を覆い、かつ外側に拡大して形成されており、第１の配線５５と第２の配線５７とで挟まれた可変抵抗膜５６の領域が記憶要部５８として構成される。この記憶部の記憶要部２４に情報の書き込みを行い、必要に応じて情報の読み出しが行われる。
【０１０３】
さらに、第２の配線５７の外側に拡大された拡大電極部５９に接し、拡大電極部５９の下に形成されて第２の導電層５３に接続される接続電極６０と、第１の配線５５、下部電極８１および接続電極６０の側面を埋めて第２の層間絶縁膜６２が形成されている。そして、電極引き出し部および記憶部を覆い、可変抵抗膜５６と拡大電極部５９との側面を埋めて、かつ第２の層間絶縁膜６２上に第３の層間絶縁膜６３が形成された構成となっている。
【０１０４】
この構成で拡大電極部５９は、少なくとも２つの領域の可変抵抗膜５６に挟まれた開口部６４に形成されて、可変抵抗膜５６上の第２の配線５７と接続電極６０とを接続している。開口部６４は接続電極６０を覆い、接続電極６０の形状よりも大きい形状としている。この構成により、接続電極６０と第２の配線５７との接続をより確実にし、これらの接続部での接続形状をさらに再現性よく製作することができ、これらの接続部での抵抗値をさらに小さくすることができる。加えて、可変抵抗膜５６の底面と接続電極６０の上面を分離できるので、記憶要部５８は、さらに確実に素子分離ができる。
【０１０５】
また、図６（ａ）で第３の層間絶縁膜６３の上には順に水素バリア膜６５および第４の層間絶縁膜６６が形成されている。これらの構成により、可変抵抗膜５６はバリア層としての層間絶縁膜に完全に取り囲まれているだけでなく、さらに水素バリア膜６１、６５で取り囲まれる。したがって、水素雰囲気や還元性雰囲気中で製造することが多い半導体メモリの製造工程においても、本発明の不揮発性記憶素子はさらに容易に安定して量産ができる素子構造となっている。
【０１０６】
ところで、図６（ａ）に示すように第２の配線５７は、第１および第２の層間絶縁膜３５、３６を貫通する接続電極６０で第２の導電層５３に接続されたのち、第２の導電層５３に接続された第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６を貫通する第２のプラグ６７により、第４の層間絶縁膜６６上の第４の配線６８に接続されている。
【０１０７】
同様に、図６（ｂ）に示すように第１の配線５５は、第１の層間絶縁膜５４を貫通する第１のプラグ６９により第１の導電層５２に接続されたのち、第１の導電層５２に接続された第１、第２、第３および第４の層間絶縁膜５４、６２、６３、６６を貫通する第３のプラグ７０により第４の層間絶縁膜６６上の第３の配線７１に接続されている。
【０１０８】
本実施の形態においても、第２の実施の形態で説明した図４の不揮発性記憶素子５０で示した構成と同様に、図６（ａ）に示す可変抵抗膜５６の底面が接続電極６０の上面と直接接しない構成を特長としている。そして、可変抵抗膜５６の上面は第２の配線５７を介して拡大電極部５９により、電気的に接続電極６０の上面に接続されている。このように可変抵抗膜５６と接続電極６０とが直接接しない構成に分離することにより、可変抵抗膜５６を記憶要部５８の記憶材料に用いた不揮発性記憶素子５０は素子分離を確実に行うことができる。
【０１０９】
上記で説明した図６（ａ）、（ｂ）に示す本実施の形態の不揮発性記憶素子８０にパルス幅の異なる２種類の電気的パルスを交互に印加したところ、第１の実施の形態と同様に第１の配線５５と第２の配線５７との間に挟まれた可変抵抗膜５６の一部が記憶要部５８として働き、その抵抗値が電気的パルスの印加に対応して変化し、不揮発性記憶素子５０が動作することを確認した。
【０１１０】
また、本実施の形態の不揮発性記憶素子８０は、第１の配線５５および下部電極８１と第２の配線５７との間に挟まれた領域の可変抵抗膜５６が下部電極８１により他の電極から分離されている。したがって、層間絶縁膜で周りを囲まれていて、しかも、電気信号は周りを層間絶縁膜に囲まれたプラグにより、第３の配線７１および第４の配線６８から伝達されるので、配線遅延やディスターブがほとんどなく、高速動作が可能となる。さらに、高抵抗の可変抵抗膜５６を使用すれば、微細化の限界は第１の層間絶縁膜５４中のプラグ間の間隔や第１の配線５５、下部電極８１および第２の配線５７の間隔で決まる。すなわち、可変抵抗膜５６の一部から構成される記憶要部５８の間隔は、製作プロセスのプロセスルールでの最小サイズにまで微細化でき、高集積化が可能となる。
【０１１１】
次に、本実施の形態で示した不揮発性記憶素子８０の製造方法について図７に示す。図７（ａ）から図７（ｅ）までは不揮発性記憶素子８０のプロセスフローの一例を順に示している。
【０１１２】
図７（ａ）に示すように半導体基板５１の表面に、例えば、イオン注入法とアニールにより第１の導電層５２および第２の導電層５３が形成される。さらに、蒸着法などにより、例えば厚さ３５０ｎｍの第１の層間絶縁膜５４が形成されたのちに、水素バリア膜６１が第１の層間絶縁膜５４上に形成される。そして、ドライエッチング法により、例えば直径０．３μｍの第５のコンタクトホール７２を水素バリア膜６１および第１の層間絶縁膜５４を貫通して半導体基板５１上の第２の導電層５２に到達するまで掘り進める。この第５のコンタクトホール７２を、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜５４および水素バリア膜６１の上まで堆積した後にＣＭＰ技術を用いて第１の層間絶縁膜５４および水素バリア膜６１の上のＷとＴｉＮを除去するとともに表面を平坦化する。このようにして第１のプラグ６９が第５のコンタクトホール７２の位置に形成される。そして、この第１のプラグ６９上にストライプ形状の第１の配線５５が、例えば蒸着法とエッチング法によりＰｔ材料で１００ｎｍの厚さに形成される。
【０１１３】
次に、図７（ｂ）に示すように第１の配線５５を覆い、かつ第１の層間絶縁膜５４および水素バリア膜６１の上に第２の層間絶縁膜６２を、例えば蒸着法などにより４００ｎｍの厚さに形成する。そして、例えばドライエッチング法により第２の層間絶縁膜６２、水素バリア膜６１および第１の層間絶縁膜５４を貫通して、第１および第２のコンタクトホール８２、７３がそれぞれ第１の配線５５および第２の導電層５３に到達するように形成される。これらの第１および第２のコンタクトホール８２、７３は、例えばＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込まれ第２の層間絶縁膜６２の上まで堆積したのち、ＣＭＰ技術を用いて第２の層間絶縁膜６２の上のＷとＴｉＮを除去するとともに第２の層間絶縁膜６２、接続電極６０および下部電極８１の表面が平坦化される。
【０１１４】
なお、図７（ｃ）から（ｅ）の製造工程については、図５（ｄ）から（ｆ）の製造工程と同様であるので説明を省略する。
【０１１５】
以上のプロセスフローにより不揮発性記憶素子８０が製造される。これらのプロセスフローにより、記憶要部５８は第２の配線５７と第１の配線５５とに挟まれた可変抵抗膜５６の一部分に限定され、この可変抵抗膜５６を水素雰囲気や還元性雰囲気中に晒すことがないように第２の配線５７や第１の配線５５のプラグは可変抵抗膜５６の外側または下側に予め製作されて、半導体基板５１の導電層を介して別のプラグにより配線に電気的に接続される。このことにより、隣接する記憶要部５８の間隔の微細化の限界は、第２の配線５７と第１の配線５５とを製作するプロセスルールの最小サイズにまでさらに微細化できる。
【０１１６】
なお、本実施の形態の不揮発性記憶素子の記憶部を構成する可変抵抗膜は、第２の配線と拡大電極部で接続する接続電極と直接接しない分離した構造に構成されている。したがって、例えば高抵抗の可変抵抗膜を使用する場合に、記憶部に電気的パルスを印加すると可変抵抗膜を上下に挟む第２の配線と下部電極との間にのみ電気的パルスが印加されることになるので、記憶部が第２の配線と下部電極との間に安定に形成される。この可変抵抗膜を接続電極と直接接しない分離した構造は、高温の熱処理が必要な強誘電体材料を記憶部の材料に採用する場合は構成することが難しい。しかしながら、本実施の形態のように高温の熱処理が不要な可変抵抗膜材料を記憶部の材料に採用する場合は、可変抵抗膜を接続電極と直接接しない分離した構造は容易に構成できる。さらに、可変抵抗材料で不揮発性記憶素子を構成する場合は、可変抵抗素子からなる記憶部を微細な領域として形成することができるので微細化も容易である。したがって、上記のプロセスフローは今後のさらなる微細化が期待される半導体プロセスとの親和性もよいので、さらに不揮発性記憶素子の微細化・高集積化が実現できる。
【０１１７】
なお、第２および第３の実施の形態において、可変抵抗膜２３の材料としては、例えば、遷移金属の酸化物からなる高抵抗膜（例えば、ＦｅＯＸ）などがよく用いられている。また、層間絶縁膜は、例えば、弗素ドープ酸化膜が、配線材料は、例えば、Ａｌ材料やＣｕ材料が用いられている。第１および第２の配線、下部電極および接続電極は、例えば、耐酸化性の強いＰｔ膜もしくはＰｔを含む合金膜が用いられる。なお、水素バリア膜は不揮発性記憶素子の動作に好ましくない影響を与えない材料であればよい。したがって、絶縁性水素バリア膜としては、例えば、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、ＴａＯなどの材料の膜が用いられる。また、導電性を有する水素バリア性を有する金属膜または合金膜を必要に応じて用いてもよい。さらに、プラグの材料としては、例えば、ＷやＷ／ＴｉＮなどが用いられる。
【０１１８】
（第４の実施の形態）
図８に本発明の第４の実施の形態を示す。図８はクロスポイント型の不揮発性記憶素子９０が形成された半導体チップ表面から見た要部の模式図を示している。
【０１１９】
図８に示すように可変抵抗膜９３の上部の電極であるストライプ形状の第２の配線９１と、下部の電極であるストライプ形状の第１の配線９２とが、例えばそれぞれ５本ずつ直交している。そして、その交差した部分にある可変抵抗膜９３の一部が記憶要部９４として動作する。なお、記憶要部９４と第１の配線９２は、可変抵抗膜９３の下部に形成された下部電極９５で接続されている。なお、第２の配線９１はストライプ形状の５本の列配線９１ａ、９１ｂ、９１ｃ、９１ｄ、９１ｅから構成され、これらの隣接する列配線が互いにずらして配置されている。
【０１２０】
さらに、ストライプ形状の第２の配線９１は、その外側に拡大された拡大電極部９６を介して接続電極９７に接続されたのち、半導体基板（図示せず）に形成された第２の導電層９８に接続される。そして、第２の導電層９８上に形成された第２のプラグ１００により半導体チップ表面の第４の配線１０１に接続されている。一方、ストライプ形状の第１の配線９２は、第１の配線９１ｅの下部に形成された第１のプラグ１０２により半導体基板（図示せず）に形成された第１の導電層９９に接続される。そして、第１の導電層９９上に形成された第３のプラグ１０３により半導体チップ表面の第３の配線１０４に接続されている。なお、第１の実施の形態と異なり、本実施の形態において第１の配線９２はストライプ形状の５本の行配線９２ａ、９２ｂ、９２ｃ、９２ｄ、９２ｅから構成され、これらの隣接する列配線が互いにずらして配置されている。
【０１２１】
これらの構成により、第２の配線９１から接続電極９７を取り出す位置はメモリ領域となる可変抵抗膜９３が配置された領域を挟んで交互にすることができ、記憶部近傍に別の素子を配置するセル面積の確保が容易になる。したがって、センスアンプなどを記憶部の近傍に配置する場合のセル面積の確保が容易となり、各構成要素をバランスよく配置する自由度を確保することができるので、不揮発性記憶素子９０はさらに高集積化できることとなる。
【０１２２】
同様に、可変抵抗膜９３の下側の第１の配線９２から第１のプラグ１０２を接続する位置も、メモリ領域となる可変抵抗膜９３が配置された領域を挟んで交互にすることができ、記憶部近傍に別の素子を配置するセル面積の確保が容易になる。したがって、同様にセンスアンプなどを記憶部の近傍に配置する場合のセル面積の確保が容易となり、不揮発性記憶素子９０はさらに高集積化できることとなる。
【０１２３】
このように図８に示す構成により、半導体チップ表面の微小な領域に高集積化されたクロスポイント型不揮発性記憶素子９０が実現できる。
【０１２４】
（第５の実施の形態）
図９に本発明の第５の実施の形態を示す。図９はクロスポイント型の不揮発性記憶素子１１０が形成された半導体チップ表面から見た要部の模式図を示している。
【０１２５】
図９に示すように可変抵抗膜１０３の上部の電極であるストライプ形状の第２の配線１１１と、下部の電極であるストライプ形状の第１の配線１１２とが、例えばそれぞれ５本ずつ直交している。そして、その交差した部分にある可変抵抗膜１１３の一部が記憶要部（図示せず）として動作する。
【０１２６】
さらに、ストライプ形状の第２の配線１１１は、その外側に拡大された拡大電極部１１６を介して接続電極１１７に接続されたのち、半導体基板（図示せず）に形成された第２の導電層１１８に接続される。そして、第２の導電層１１８上に形成された第２のプラグ１２０により半導体チップ表面の第４の配線１２１に接続されている。一方、ストライプ形状の第１の配線１１２は、第１の配線１１１ｅの下部に形成された第１のプラグ１２２により半導体基板（図示せず）に形成された第１の導電層１１９に接続される。そして、第１の導電層１１９上に形成された第３のプラグ１２３により半導体チップ表面の第３の配線１２４に接続されている。
【０１２７】
なお、第１の実施の形態と異なり、第１の配線１１１と第１の導電層１１９とを接続する第１のプラグ１２２は、クロスポイント型のメモリ領域となる可変抵抗膜１１３が配置された領域の下部領域の任意の位置に配置される構成となっている。さらに、第１のプラグ１２２はストライプ形状の５本の行配線から構成される第１の配線１１２の同じ１本の行配線の下部に配置されるのではなく、図９に示すように、例えば各行配線に斜めに配置してもよい。このようにすることにより、記憶部近傍に別の素子を配置するセル面積の確保が容易になり、各構成要素をバランスよく配置する自由度を確保することができることとなる。したがって、センスアンプなどを記憶部の近傍に配置する場合のセル面積の確保が容易となり、不揮発性記憶素子１１０はさらに高集積化できることとなる。
【０１２８】
なお、上記の第１の実施の形態から第５の実施の形態で用いた可変抵抗膜材料は、材料として、ＦｅＯＸを例に説明したが、Ｆｅの換わりに他の遷移金属であるＮｉ、Ｔｉ、Ｈｆ、Ｚｒ等を用いてもよい。
【０１２９】
また、配線材料としてＡｌやＣｕを用いたが、Ｓｉ半導体プロセスで用いられるＰｔやＷ等を用いてもよい。
【０１３０】
また、コンタクト電極としてＷを用いたが、他の電極材料であるＣｕ、Ｐｔ、Ａｌ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ等を用いてもよい。
【０１３１】
また、第４および第５の実施の形態において可変抵抗膜９３、１１３の上部や下部を水素バリア膜で覆う構成を説明していないが、第１から第３の実施の形態で説明したように可変抵抗膜９３、１１３の上部または下部の少なくともどちらか一方を水素バリア膜で覆う構成としてもよい。
【０１３２】
なお、水素バリア膜は不揮発性記憶素子の動作に好ましくない影響を与えない材料であればよい。したがって、絶縁性水素バリア膜としては、例えば、ＳｉＮ、ＳｉＯＮ、ＴｉＯ２、ＴａＯなどの材料の膜が用いられる。また、導電性水素バリア膜を併用してもよく、例えば、Ｔｉ、Ｔａ、ＴｉＯＮ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＡｌＯＮなどの材料の膜、または、これらを含む合金膜などを用いてもよい。
【産業上の利用可能性】
【０１３３】
本発明は、高速化と高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の高速化・小型化に有用である。
【図面の簡単な説明】
【０１３４】
【図１】本発明の第１の実施の形態における不揮発性記憶素子の半導体チップ表面から見た要部の模式図
【図２】本発明の第１の実施の形態における不揮発性記憶素子の断面図、（ａ）は図１のＢ−Ｂの断面を矢印方向から見た断面図、（ｂ）は図１のＣ−Ｃの断面を矢印方向から見た断面図
【図３】（ａ）から（ｄ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図４】本発明の第２の実施の形態における不揮発性記憶素子の断面図、（ａ）は不揮発性記憶素子の断面図、（ｂ）は（ａ）のＤ−Ｄの断面を矢印方向から見た断面図
【図５】（ａ）から（ｆ）は本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図６】本発明の第３の実施の形態における不揮発性記憶素子の断面図、（ａ）は不揮発性記憶素子の断面図、（ｂ）は（ａ）のＥ−Ｅの断面を矢印方向から見た断面図
【図７】（ａ）から（ｅ）は本発明の第３の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図
【図８】本発明の第４の実施の形態における不揮発性記憶素子の半導体チップ表面から見た要部の模式図
【図９】本発明の第５の実施の形態における不揮発性記憶素子の半導体チップ表面から見た要部の模式図
【図１０】従来の不揮発性記憶素子の要部断面図で、（ａ）は強誘電体キャパシタとトランジスタが形成された素子構造の断面図、（ｂ）は（ａ）のＡ−Ａの断面を矢印方向から見た断面図
【符号の説明】
【０１３５】
１    高濃度不純物拡散層
２，１６    トランジスタ
３，３４，５１    （半導体）基板
４，３５，５４    第１の層間絶縁膜
５，３０，６９，１０２，１２２    第１のプラグ
６，２９，６７，１００，１２０    第２のプラグ
７，２５，８１，９５    下部電極
８    キャパシタ絶縁膜
９    上部電極
１０，３６，６２    第２の層間絶縁膜
１１，１４    配線
１２，３２，７０，１０３，１２３    第３のプラグ
１３，２７，６０，９７，１１７    接続電極
１５    キャパシタ
１７，６４    開口部
１８    埋込絶縁膜
２０，５０，８０，９０，１１０    不揮発性記憶素子
２１，２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，５７，９１，９１ａ，９１ｂ，９１ｃ，９１ｄ，９１ｅ，１１１，１１１ａ，１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅ    第２の配線
２２，２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，５５，９２，９２ａ，９２ｂ，９２ｃ，９２ｄ，９２ｅ，１１２，１１２ａ，１１２ｂ，１１２ｃ，１１２ｄ，１１２ｅ    第１の配線
２３，５６，９３，１１３    可変抵抗膜
２４，５８，９４    記憶要部
２６，５９，９６，１１６    拡大電極部
２８，２８ａ，２８ｂ，２８ｃ，２８ｄ，２８ｅ，５３，９８，９８ａ，９８ｂ，９８ｃ，９８ｄ，９８ｅ，１１８，１１８ａ，１１８ｂ，１１８ｃ，１１８ｄ，１１８ｅ    第２の導電層
３１，３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，５２，９９，９９ａ，９９ｂ，９９ｃ，９９ｄ，９９ｅ，１１９，１１９ａ，１１９ｂ，１１９ｃ，１１９ｄ，１１９ｅ    第１の導電層
３３，７１，１０４，１２４    第３の配線
３７，８２    第１のコンタクトホール
３８，７３    第２のコンタクトホール
３９，６３    第３の層間絶縁膜
４０，６８，１０１，１２１    第４の配線
４１，４２，６１，６５    水素バリア膜
４３，７２    第５のコンタクトホール
４４，７４    第４のコンタクトホール
６６    第４の層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008091601.tif 000009
【図８】
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【図９】
2008091601.tif 000011
【図１０】
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