(57)【要約】【課題】ＲＦ  ＩＣで、基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器の出力信号の外部電源電圧の変動による変動を低減すること。【解決手段】基準周波数発振器３１４を制御するＡＦＣ制御用Ｄ／Ａ変換器３１５は、３個のボルテージフォロワＡＭＰ１、２、３を含む電圧ポテンショメータ型Ｄ／Ａ変換器で構成される。少なくとも後段のボルテージフォロワＡＭＰ３では、ＮＭＯＳ差動入力回路とＣＭＯＳ出力回路とバイアス回路とは外部電源電圧Ｖｄｄ＿ｅｘｔを供給する一方、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡは基準電圧発生器ＲＶＧから生成された内部安定化電源電圧Ｖｄｄ＿ｉｎｔを供給する。ＰＭＯＳ差動のＭＰ１、ＭＰ２のペア性のずれがあっても、外部電源電圧Ｖｄｄ＿ｅｘｔの増大によるＰＭＯＳ電流源のＭＰ３の電流の増大は抑制される。ＰＭＯＳ差動の入力オフセット電圧も増大せず、ＡＦＣ制御アナログ出力信号の変動を低減できる。【選択図】図１０
2008109243.tif 000002
【特許請求の範囲】
【請求項１】
少なくともベースバンドディジタル信号処理を行うＬＳＩとディジタルインターフェースにより双方向に信号転送を行うＲＦ通信用半導体集積回路は、ＲＦ受信信号アナログ信号処理サブユニットと、ＲＦ送信信号アナログ信号処理サブユニットとを含み、
前記ＲＦ受信信号アナログ信号処理サブユニットはＲＦ受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニットはアナログベースバンド送信信号のＲＦ送信信号への周波数アップコンバージョンを行い、
前記ＲＦ通信用半導体集積回路は、前記ＲＦ受信信号アナログ信号処理サブユニットでの前記周波数ダウンコンバージョンと前記ＲＦ送信信号アナログ信号処理サブユニットでの前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器と、前記ＬＳＩから供給されるＡＦＣ制御ディジタル入力信号をＡＦＣ制御アナログ出力信号に変換して前記基準周波数発振器から生成される前記基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器とを更に含み、
前記ＡＦＣ制御用Ｄ／Ａ変換器は、前記ＡＦＣ制御ディジタル入力信号の上位ビットに応答してアナログ粗選択電圧を生成する第１可変分圧器と、前記アナログ粗選択電圧の一方の電圧と他方の電圧とがそれぞれ供給される第１ボルテージフォロワと第２ボルテージフォロワと、前記第１ボルテージフォロワの出力電圧と前記第２ボルテージフォロワの出力電圧とが供給され前記ＡＦＣ制御ディジタル入力信号の下位ビットに応答してアナログ密選択電圧を生成する第２可変分圧器と、前記第２可変分圧器の出力電圧が供給される第３ボルテージフォロワとを含み、
前記ＡＦＣ制御用Ｄ／Ａ変換器の前記第１ボルテージフォロワと前記第２ボルテージフォロワと前記第３ボルテージフォロワの各ボルテージフォロワは、ＣＭＯＳレール・ツー・レール・アンプにより構成され、
前記ＣＭＯＳレール・ツー・レール・アンプは、ＮＭＯＳ差動入力回路と、ＰＭＯＳ差動入力回路と、ＣＭＯＳ出力回路と、バイアス回路とで構成され、
前記ＣＭＯＳレール・ツー・レール・アンプの非反転入力端子は前記ＮＭＯＳ差動入力回路の第１ＮＭＯＳのゲートと前記ＰＭＯＳ差動入力回路の第１ＰＭＯＳのゲートとに接続され、前記ＣＭＯＳレール・ツー・レール・アンプの反転入力端子は出力端子と前記ＮＭＯＳ差動入力回路の第２ＮＭＯＳのゲートと前記ＰＭＯＳ差動入力回路の第２ＰＭＯＳのゲートとに接続されている。前記ＮＭＯＳ差動入力回路の前記第１ＮＭＯＳのソースと前記第２ＮＭＯＳのソースとは第１電流源トランジスタとしての第３ＮＭＯＳのドレインに接続され、前記ＰＭＯＳ差動入力回路の前記第１ＰＭＯＳのソースと前記第２ＰＭＯＳのソースとは第２電流源トランジスタとしての第３ＰＭＯＳのドレインに接続され、前記ＮＭＯＳ差動入力回路の前記第１電流源トランジスタとしての前記第３ＮＭＯＳの電流と前記ＰＭＯＳ差動入力回路の前記第２電流源トランジスタとしての前記第３ＰＭＯＳの電流とは、前記バイアス回路によりそれぞれ設定され、
前記ＣＭＯＳ出力回路は前記ＮＭＯＳ差動入力回路の前記第１ＮＭＯＳと前記第２ＮＭＯＳの少なくとも一方からの第１出力信号に応答して前記出力端子の出力電圧をプルアップする出力ＰＭＯＳと、前記ＰＭＯＳ差動入力回路の前記第１ＰＭＯＳと前記第２ＰＭＯＳの少なくとも一方からの第２出力信号に応答して前記出力端子の前記出力電圧をプルダウンする出力ＮＭＯＳとを含み、
前記ＲＦ通信用半導体集積回路は、電源電圧から略安定に維持された内部安定化電源電圧を生成する基準電圧発生器を更に含み、
前記ＡＦＣ制御用Ｄ／Ａ変換器の前記第１ボルテージフォロワと前記第２ボルテージフォロワと前記第３ボルテージフォロワを構成する前記ＣＭＯＳレール・ツー・レール・アンプでは、前記ＮＭＯＳ差動入力回路と前記バイアス回路と前記ＣＭＯＳ出力回路とには前記電源電圧が供給され、
前記ＡＦＣ制御用Ｄ／Ａ変換器の少なくとも前記第３ボルテージフォロワを構成する前記ＣＭＯＳレール・ツー・レール・アンプでは、前記ＰＭＯＳ差動入力回路には前記基準電圧発生器から生成された前記内部安定化電源電圧が供給されるＲＦ通信用半導体集積回路。
【請求項２】
前記基準電圧発生器から生成された前記内部安定化電源電圧は前記ＡＦＣ制御用Ｄ／Ａ変換器の前記第１可変分圧器に基準電圧として供給される請求項１記載のＲＦ通信用半導体集積回路。
【請求項３】
前記基準周波数発振器から形成された前記基準周波数信号が一方の入力端子に供給される位相比較器と、前記位相比較器の出力に応答するチャージポンプ回路と、前記チャージポンプ回路の出力に応答するローパスフィルタと、前記ローパスフィルタの制御出力電圧に応答するＲＦ電圧制御発振器と、前記ＲＦ電圧制御発振器の出力端子と前記位相比較器の他方の入力端子との間に接続された分周器とを含むことにより周波数シンセサイザを構成するＰＬＬ回路と、前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器とを具備して、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記分周器の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路である請求項１記載のＲＦ通信用半導体集積回路。
【請求項４】
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより中間周波数信号を生成する中間周波数分周器を含み、
前記ＲＦ通信用半導体集積回路は、前記中間周波数分周器から生成される前記中間周波数信号と送信ベースバンド信号とから中間周波送信信号を形成する送信ミキサーと、送信系オフセットＰＬＬ回路と、前記ＲＦ電圧制御発振器から生成された前記ＲＦ発振出力信号を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器とを含み、
前記送信系オフセットＰＬＬ回路は、前記送信ミキサーから生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路と、前記位相比較回路の出力に応答する前記ＲＦ送信用電圧制御発振器と、前記ＲＦ送信用電圧制御発振器から生成される前記ＲＦ送信周波数信号が一方の入力端子に供給され前記ＲＦ分周器から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサーとを含み、前記位相制御帰還用周波数ダウンミキサーの出力信号は、前記位相比較回路の他方の入力端子に供給される請求項３記載のＲＦ通信用半導体集積回路。
【請求項５】
前記ＲＦ受信信号アナログ信号処理サブユニットは、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記周波数シンセサイザを構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号を分周することにより前記受信ミキサーへ供給するＲＦキャリア信号を形成する第１分周器と、前記第１分周器の出力信号を分周する第２分周器とを含み、
前記ＲＦ通信用半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記第１分周器から生成された分周出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記受信ミキサーから前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記ＲＦ通信用半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合には、前記ＲＦ電圧制御発振器から生成される前記発振周波数の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサーへ伝達されることにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号が生成され、
前記ＲＦ通信用半導体集積回路がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器と前記第２分周器とが動作することにより、前記第２分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換され、
前記ＲＦ通信用半導体集積回路がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合には、前記送信ミキサーにより前記中間周波数信号と送信ベースバンド信号とから前記中間周波送信信号が形成され、前記ＲＦ分周器として前記第１分周器が動作することにより、前記第１分周器の分周出力信号が前記送信系オフセットＰＬＬ回路の前記位相制御帰還用周波数ダウンミキサーの前記他方の入力端子に前記分周ＲＦ周波数信号として伝達され、前記送信系オフセットＰＬＬ回路にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号へ周波数変換される請求項４記載のＲＦ通信用半導体集積回路。
【請求項６】
前記ＲＦ通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラループ方式で構成され、
前記送信系オフセットＰＬＬ回路は前記ポーラループ方式の位相変調のための位相ループと前記ポーラループ方式の振幅ループとを含み、
前記送信系オフセットＰＬＬ回路の前記位相比較回路と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項７】
前記ＲＦ通信用半導体集積回路は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成され、
前記送信系オフセットＰＬＬ回路は前記ポーラモジュレータ方式の位相変調のための位相ループと前記ポーラモジュレータ方式の振幅ループとを含み、
前記送信系オフセットＰＬＬ回路の前記位相比較回路と前記ＲＦ送信用電圧制御発振器と前記位相制御帰還用周波数ダウンミキサーとは前記位相ループを構成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項８】
前記ＲＦ受信信号アナログ信号処理サブユニットは、ＲＦ受信信号を増幅するローノイズアンプと、前記ローノイズアンプによって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザによって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号を生成する受信ミキサーとを含み、
前記ＲＦ送信信号アナログ信号処理サブユニットは送信ベースバンド信号が供給される送信ミキサーを含み、前記ＲＦ送信信号アナログ信号処理サブユニットに前記周波数シンセサイザによって生成された送信キャリア信号とが供給されることによって、前記ＲＦ送信信号アナログ信号処理サブユニットは、ＲＦ送信信号を生成する請求項４から請求項５のいずれかに記載のＲＦ通信用半導体集積回路。
【請求項９】
前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器を含む請求項４から請求項８のいずれかに記載のＲＦ通信用半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦ受信信号アナログ信号処理サブユニットと、ＲＦ送信信号アナログ信号処理サブユニットとを含み、ベースバンドディジタル信号処理を行うＬＳＩとディジタルインターフェースで双方向に信号転送を行うＲＦ通信用半導体集積回路に関するものでる。本発明は、前記ＬＳＩから供給されるＡＦＣ制御ディジタル入力信号をＡＦＣ制御アナログ出力信号に変換して基準周波数発振器の発振周波数を制御するためのＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の外部電源電圧の変動による変動を低減するのに有益な技術に関する。
【背景技術】
【０００２】
分周比が整数のみの一般的なＰＬＬ（Phase Locked Loop）回路ではロックド・ループの周波数解像度は基準周波数ｆＲＥＦとなるので、精密な周波数解像度は小さな基準周波数ｆＲＥＦを必要とし、従って小さなループ周波数帯域となる。狭ループ周波数帯域は長いスイッチング時間となるので望ましくなく、ＰＬＬ回路の電圧制御発振器（ＶＣＯ）の位相雑音の抑圧が不十分でＰＬＬ回路外部からの雑音の影響を受けやすい。
【０００３】
下記の非特許文献１によれば、フラクショナルシンセサイザは基準周波数ｆＲＥＦよりも精密な周波数解像度を持つために開発され、フラクショナルＮ分周器では分周比は周期的にＮからＮ＋１に変更され、結果的に平均分周比はＮよりも（Ｎ＋１）分周のデューティー比分増加する。累積加算器（アキュムレータ）からのオーバーフローは、瞬時の分周比を変調するために使用される。
【０００４】
このようにフラクショナルＮ−ＰＬＬ回路は、ＰＬＬ回路の負帰還ループ中の分周器の分周比Ｎが整数だけでなく分数（小数）を含む有理数である。また、下記の非特許文献２には、希望するチャンネルを選択するとともに変調を捕捉するために十分な帯域幅と解像度とを持つフラクショナルＮ−ＰＬＬ回路をＧＳＭ方式の送受信装置に使用することが記載されている。このフラクショナルＮ−ＰＬＬ回路では、ディジタルデータが供給されるΣΔ変調器が分周器で分母を制御するので、電圧制御発振器の発振周波数は希望するチャンネルを中心に置きながら変調されるものである。
【０００５】
一方、下記の非特許文献３には、電圧ポンショメータ型Ｄ／Ａ変換器が記載されている。このＤ／Ａ変換器では直列接続された第１の複数の分圧抵抗に基準電圧が供給され、直列接続された第１の複数の分圧抵抗の間の複数の接続ノードから任意の２つの接続ノードが上位ビットにより制御される第１の複数のスイッチにより選択される。２つの選択電圧は、第１と第２のボルテージフォロワに供給される。２つのボルテージフォロワの出力間に直列接続された第２の複数の分圧抵抗の間の複数の接続ノードからの任意の１つの接続ノードが下位ビットにより制御される第２の複数のスイッチにより選択される。２つの選択電圧が第３のボルテージフォロワに供給され、第３のボルテージフォロワの出力よりＤ／Ａ変換出力が形成される。
【０００６】
また、下記の非特許文献４には、ＮＭＯＳ差動入力回路とＰＭＯＳ差動入力回路とＣＭＯＳ出力回路とで構成されたＣＭＯＳ構成のレール・ツー・レール・アンプ（Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ａｍｐ）が記載されている。当業者には、レール・ツー・レール・アンプとは、最大入力が電源電圧と略等しく、出力振幅も電源電圧と略等しいアンプと理解されている。下記非特許文献４には、レール・ツー・レール・アンプの利得帯域幅積を一定とするために１．３ボルト以上の外部電源電圧Ｖｅｘｔから略１．２ボルトの安定化された内部電源電圧Ｖｉｎｔを負帰還電圧発生回路から発生してＰＭＯＳ差動入力回路のＰＭＯＳ定電流トランジスタのソースに供給することが記載されている。尚、その理由は、ＮＭＯＳ差動入力回路とＰＭＯＳ差動入力回路のクロスポイント条件（差動ＮＭＯＳのゲート・ソース電圧Ｖｇｓｎ＋定電流ＮＭＯＳのドレイン・ソース電圧Ｖｄｓｎ＝電源電圧Ｖｄｄ−差動ＰＭＯＳのゲート・ソース電圧Ｖｇｓｐ−定電流ＰＭＯＳのドレイン・ソース電圧Ｖｄｓｐ）を満足するためと下記非特許文献４に記載されている。
【０００７】
【非特許文献１】Ｂｒｉａｎ  Ｍｉｌｌｅｒ  ａｎｄ  Ｒｏｂｅｒｔ  Ｊ．  Ｃｏｎｌｅｙ、  ”Ａ  Ｍｕｌｔｉｐｌｅ  Ｍｏｄｕｌａｔｏｒ  Ｆｒａｃｔｉｏｎａｌ  Ｄｉｖｉｄｅｒ”、  ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＩＮＳＴＲＵＭＥＮＴＡＴＩＯＮ  ＡＮＤ  ＭＥＡＳＵＲＥＭＥＮＴ、  ＶＯＬ．４０．ＮＯ．３．ＪＵＮＥ  １９９１．ＰＰ．５７８−５８３．
【非特許文献２】Ｅ．Ｈｅｇａｚｉ  ｅｔ  ａｌ，  “Ａ  １７ｍＷ  Ｔｒａｎｓｍｉｔｔｅｒ  ａｎｄ  Ｆｒｅｑｕｅｎｃｙ  Ｓｙｎｔｈｅａｉｚｅｒ  ｆｏｒ  ９００ＭＨｚ  ＧＳＭ  Ｆｕｌｌｙ  Ｉｎｔｅｇｒａｔｅｄ  ｉｎ  ０．３５−μｍ  ＣＭＯＳ”，  ２００２  Ｓｙｍｐｏｓｉｕｍ  Ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ．ＰＰ．２３４−２３７．
【非特許文献３】Ｐｅｔｅｒ  Ｈｏｌｌｏｗａｙ，  “Ａ  Ｔｉｍｅｌｅｓｓ  １６ｂ  Ｄｉｇｉｔａｌ  Ｐｏｔｅｎｔｉｏｍｅｔｅｒ”，１９８４  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  ＤＩＧＥＳＴ  ＯＦ  ＴＥＣＨＮＩＣＡＬ  ＰＡＰＥＲＳ、  ＰＰ．６６−６７，３２０−３２１．
【非特許文献４】Ｇｉｕｓｅｐｐｅ  Ｆｅｒｒｉ  ｅｔ  ａｌ、  “Ａ  Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ｃｏｎｓｔａｎｔ−ｇｍ  Ｌｏｗ−Ｖｏｌｔａｇｅ  ＣＭＯＳ  Ｏｐｅｒａｔｉｏｎａｌ  Ｔａｎｓｃｏｎｄｕｃｔａｎｃｅ  Ａｍｐｌｉｆｉｅｒ”，  ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ、  ＶＯＬ．３２，  ＮＯ．１０，  ＯＣＴＯＢＥＲ  １９９７．  ＰＰ．１５６３−１５６７．
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明者等は、本発明に先立って、ＧＳＭ方式の通信に対応するＲＦ  ＩＣの開発に従事した。
【０００９】
ＧＳＭ(Global System for Mobile Communication)方式は、ＴＤＭＡ方式のひとつとして、位相変調のみを使用するＧＭＳＫ(Gaussian minimum Shift Keying)変調を行う通信方式である。尚、ＴＤＭＡは、Time-Division Multiple Accessの略称である。このＴＤＭＡ方式では、携帯電話端末機器の複数のタイムスロットのそれぞれのタイムスロットを、アイドル状態と、基地局からの受信動作と、前記基地局への送信動作とのいずれかに設定可能である。このＧＳＭ方式と比較して、通信データ転送レートを改善する方式も知られている。この改善方式として、位相変調とともに振幅変調を使用するＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式も最近注目されている。尚、ＧＰＲＳは、Ｇｅｎｅｒａｌ  Ｐａｃｋｅｔ  Ｒａｄｉｏ  Ｓｅｒｖｉｃｅの略称である。
【００１０】
このＲＦ  ＩＣのフラクショナルＮ−ＰＬＬ回路では、水晶振動子とベースバンドＬＳＩからの自動周波数制御（ＡＦＣ）信号とにより安定で正確な基準信号を生成する基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦをベースにＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯと送受信装置の周波数シンセサイザのＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとを生成する。最近のＧＳＭ通信方式に対応するＲＦ  ＩＣは、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯に対応するように構成されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯとＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとは、この４つのマルチ周波数バンドに対応しなければならない。ＲＦ  ＩＣの基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦは数十ＭＨｚのオーダーの比較的低い周波数であるのに対して、複数のマルチ周波数バンドに対応するＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯとＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとは数ＧＨｚのオーダーの比較的高い周波数となる。このように、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦと比較すると、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振周波数ｆＴＸＶＣＯとＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとは遥かに高い周波数となる。このように、ＲＦ  ＩＣのフラクショナルＮ−ＰＬＬ回路は、基準周波数発振器ＶＣＸＯの数十ＭＨｚのオーダーの基準発振周波数ｆＲＥＦをフラクショナルＮ分周比の逆数である周波数逓倍比による周波数逓倍を行うことにより、数ＧＨｚのオーダーのＲＦ送信用電圧制御発振器ＴＸＶＣＯの基準発振周波数ｆＴＸＶＣＯとＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとを生成する。
【００１１】
一方、ＲＦ  ＩＣには標準値２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）の外部電源電圧が供給されるので、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦが外部電源電圧変動によって変動しないようにしなければならない。このため、変動する外部電源電圧をオンチップ電圧レギュレータに供給して、オンチップ電圧レギュレータから例えば略２．４５ボルトの安定な値に維持された内部安定化電源電圧を生成して、この略２．４５ボルトの内部安定化電源電圧を基準周波数発振器ＶＣＸＯに供給することになる。基準周波数発振器ＶＣＸＯに安定な値に維持された内部安定化電源電圧を供給すれば、基準周波数発振器ＶＣＸＯの基準発振周波数ｆＲＥＦは外部電源電圧変動によって変動せず、数十ＭＨｚのオーダーの安定な基準発振周波数ｆＲＥＦとなる。従って、ＲＦ  ＩＣのフラクショナルＮ−ＰＬＬ回路のＲＦ電圧制御発振器ＲＦＶＣＯとＲＦ送信用電圧制御発振器ＴＸＶＣＯとには、オンチップ電圧レギュレータからの内部安定化電源電圧を供給しなくても良い。それでも、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯと、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯとは、フラクショナルＮ分周比の逆数である周波数逓倍比でフラクショナルＮ−ＰＬＬ回路によって安定に維持されることができる。このように、ＲＦ  ＩＣの受信系信号処理サブユニットでのＲＦ受信信号からベースバンド受信信号への周波数ダウンコンバージョンとＲＦ  ＩＣの送信系信号処理サブユニットでのベースバンド送信信号から中間周波数送信信号もしくはＲＦ送信信号への周波数アップコンバージョンとに使用するＲＦキャリア信号を生成するためのＲＦ電圧制御発振器ＲＦＶＣＯを、フラクショナルＮ−ＰＬＬ回路が含むことになる。このフラクショナルＮ−ＰＬＬ回路のＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数がフラクショナル分周により設定されることにより、最終的にＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数が設定される。
【００１２】
一方、モバイル端末装置等の送受信装置は、一般に送受信信号の変復調や周波数アップコンバージョンや周波数ダウンコンバージョンを行うＲＦ  ＩＣと、送信信号を基本波と同相成分のＩディジタルベースバンド送信信号と直交成分のＱディジタルベースバンド送信信号とに変換するとともにＩディジタルベースバンド受信信号とＱディジタルベースバンド受信信号とから受信データを復元するベースバンドＬＳＩとを含んでいる。このように、ＲＦ  ＩＣの信号処理はアナログ信号処理が主体であり、ベースバンドＬＳＩの信号処理はディジタル信号処理が主体である。しかし、両者の間でアナログ信号からディジタル信号に変換するＡ／Ｄ変換器とディジタル信号からアナログ信号に変換するＤ／Ａ変換器とが必要であるが、従来はこれらのＡ／Ｄ変換器とＤ／Ａ変換器とはベースバンドＬＳＩに配置されていたので、両者間の信号転送はアナログ信号となっていた。
【００１３】
一方、ディジタル信号処理が主体のベースバンドＬＳＩはプロセス技術の進歩によりＲＦ  ＩＣより微細化されたトランジスタを集積するようになり、電源電圧は１．８ボルトもしくはそれ以下まで低下する傾向になっている。従って、２ボルトよりも高い動作電圧が必要なＡ／Ｄ変換器とＤ／Ａ変換器とをベースバンドＬＳＩに配置することが困難な状況となっている。このような状況で、両者の間のＡ／Ｄ変換器とＤ／Ａ変換器とをＲＦ  ＩＣに配置して、両者間の信号転送をディジタル信号としたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩの開発が進められた。
【００１４】
図１は、本発明に先立って本発明者等によって検討されたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩとを搭載したモバイル端末装置の全体構成を示す図である。また、図１は、同時に本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図でもある。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはＰＤＡ(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図１に示したモバイル端末装置では、Ａ／Ｄ変換器３０３、３０４と、Ｄ／Ａ変換器３０７、３０８、３１５とがＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されている。すなわち、Ａ／Ｄ変換器３０３、３０４は、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の出力のアナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド信号ＲｘＤＢＩ、ＲｘＤＢＱに変換してベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に供給する。また、Ｄ／Ａ変換器３０７、３０８は、ベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）の出力のディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換してＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）に供給する。更に、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）は、ベースバンド信号処理ＬＳＩ４００のＲＦディジタルインターフェース４０２のディジタル信号経路Ｌ３に得られるベースバンドプロセッサコア４０１の出力のＡＦＣ制御ディジタル信号をＡＦＣ制御アナログ信号に変換してシステム基準クロック発振器３１４（ＶＣＸＯ）に供給する。
【００１５】
図１に示したモバイル端末装置のその他の構成とその他の動作に関しては、発明を実施するための最良の形態のところで詳細に説明するので、ここでは説明を割愛する。
【００１６】
図２は、図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されたＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の構成を示す回路図である。
【００１７】
Ｄ／Ａ変換器としては色々な種類が知られているが、Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）として前記の非特許文献３に記載された電圧ポンショメータ型Ｄ／Ａ変換器が使用されている。これは、ＡＦＣ制御ディジタル信号が数１０ＫＨｚから数１００ＫＨｚの低速データであることと、電圧ポンショメータ型Ｄ／Ａ変換器により８〜１６ビットの高精度アナログ変換出力が低消費電力で得られるためである。
【００１８】
このＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）では、第１可変分圧器（ＶＤＩＶ１）の直列接続された第１の複数の分圧抵抗（Ｒ…Ｒ）の一端に略２．４５ボルトの基準電圧ＶＲＥＦが供給される。第１可変分圧器（ＶＤＩＶ１）の直列接続された第１の複数の分圧抵抗（Ｒ…Ｒ）の間の複数の接続ノード（Ｎ１５、Ｎ１４、Ｎ１３…Ｎ００）から任意の２つの接続ノードが上位４ビット（Ｄ１２…Ｄ０９）により制御される複数のスイッチ（ＳＷＨ１５、ＳＷＨ１４…ＳＷＨ００）により選択される。その結果、上位４ビット（Ｄ１２…Ｄ０９）によりアナログ電圧の粗選択が行われる。２つのアナログ粗選択電圧は、第１バッファ（Ｂｕｆｆ１）の第１と第２のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）に供給される。２つのボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）の出力間の第２可変分圧器（ＶＤＩＶ２）のに直列接続された第２の複数の分圧抵抗（ｒ／２、ｒ…ｒ、ｒ／２）の間の複数の接続ノード（Ｎ５１１、Ｎ５１０…Ｎ０００）から任意の１つの接続ノードが下位９ビット（Ｄ０８…Ｄ００）により制御される第２の複数のスイッチ（ＳＷＬ５１１、ＳＷＬ５１０…ＳＷＬ００）により選択される。その結果、下位９ビット（Ｄ０８…Ｄ００）によりアナログ電圧の密選択が行われる。１つのアナログ密選択電圧が第２バッファ（Ｂｕｆｆ２）の第３のボルテージフォロワ（ＡＭＰ３）に供給され、第３のボルテージフォロワ（ＡＭＰ３）の出力よりＤ／Ａ変換出力が形成される。第３のボルテージフォロワ（ＡＭＰ３）の出力は、抵抗Ｒ１と容量Ｃ１とで構成されたローパスフィルタ（ＬＰＦ）に供給されることにより、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数を制御するＡＦＣ制御アナログ信号（ＶＴＵＮＥ）が形成される。ローパスフィルタ（ＬＰＦ）からのＡＦＣ制御アナログ信号（ＶＴＵＮＥ）は、抵抗Ｒ２と容量Ｃ２とを介してシステム基準クロック発振器３１４（ＶＣＸＯ）の可変容量素子（ＶＣ）に供給される。可変容量素子（ＶＣ）の容量値の変化により、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数が制御される。尚、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）に供給される標準値２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）の外部電源電圧（Ｖｄｄ＿ｅｘｔ）は基準電圧発生器（ＲＶＧ）のバンドギャップリファレンス回路（ＢＧＲ）に供給されることにより、バンドギャップリファレンス回路（ＢＧＲ）から略１．２３ボルトのバンドギャップリファレンス電圧Ｖｒｅｆが形成される。この略１．２３ボルトのリファレンス電圧Ｖｒｅｆから略２．４５ボルトの安定な値に維持された内部安定化電源電圧（ＶＲＥＦ）が形成され、第１可変分圧器（ＶＤＩＶ１）の直列接続された第１の複数の分圧抵抗（Ｒ…Ｒ）の一端に供給される。尚、１３ビットの上位４ビット（Ｄ１２…Ｄ０９）と下位９ビット（Ｄ０８…Ｄ００）とは、４ビットデコーダ（４ｂｉｔ  Ｄｅｃ）と９ビットデコーダ（９ｂｉｔ  Ｄｅｃ）とにそれぞれ供給される。４ビットデコーダ（４ｂｉｔ  Ｄｅｃ）の１６ビット出力により複数のスイッチ（ＳＷＨ１６、ＳＷＨ１５…ＳＷＨ００）のオン・オフが制御され、９ビットデコーダ（９ｂｉｔ  Ｄｅｃ）の５１２ビット出力により第２の複数のスイッチ（ＳＷＬ５１１、ＳＷＬ５１０…ＳＷＬ００）のオン・オフが制御される。また、３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）には、外部電源電圧Ｖｄｄ＿ｅｘｔが供給される。
【００１９】
一方、図１に示したモバイル端末装置では、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数を中心周波数２６ＭＨｚから１１０ｐｐｍ（０．０１１％）の変化幅で変化させる必要がある。すなわち、２６ＭＨｚよりも５５ｐｐｍ低い２５．９９８５７ＭＨｚから２６ＭＨｚよりも５５ｐｐｍ高い２６．００１４３ＭＨｚまで、システム基準クロック信号ＳｙｓＣＬｋの発振周波数はカバーしなければならない。高い周波数２６．００１４３ＭＨｚを得るにはシステム基準クロック発振器３１４（ＶＣＸＯ）の可変容量素子（ＶＣ）に供給されるＡＦＣ制御アナログ信号（ＶＴＵＮＥ）を０．１ボルトにする一方、低い周波数２５．９９８５７ＭＨｚを得るにはシステム基準クロック発振器３１４（ＶＣＸＯ）の可変容量素子（ＶＣ）に供給されるＡＦＣ制御アナログ信号（ＶＴＵＮＥ）を２．４ボルトにする必要が有る。
【００２０】
従って、図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）からのＡＦＣ制御アナログ信号（ＶＴＵＮＥ）のレベルを、１３ビットのディジタル入力信号を変化させることにより、０．１ボルトから２．４ボルトまで変化させる必要がある。しかし、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）に供給される外部電源電圧（Ｖｄｄ＿ｅｘｔ）の最小値は２．６７ボルトである。このように外部電源電圧（Ｖｄｄ＿ｅｘｔ）の最小値２．６７ボルトとＡＦＣ制御アナログ信号（ＶＴＵＮＥ）の最大レベル２．４ボルトとが近接しているので、最大入力が電源電圧と略等しく、出力振幅も電源電圧と略等しい前記の非特許文献４に記載されたレール・ツー・レール・アンプにより３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）を構成する必要がある。前段の２個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）に供給されるアナログ粗選択電圧の最大値と最小値とはそれぞれ２．４５ボルトとゼロボルトであるので、前段の２個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）をレール・ツー・レール・アンプにより構成する必要がある。後段の１個のボルテージフォロワ（ＡＭＰ３）に供給されるアナログ密選択電圧の最大値と最小値とはそれぞれ略２．４５ボルトと略ゼロボルトであるので、後段の１個のボルテージフォロワ（ＡＭＰ３）もレール・ツー・レール・アンプにより構成する必要がある。
【００２１】
図３は、図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）を構成するＣＭＯＳレール・ツー・レール・アンプの構成を示す回路図である。図３に示したＣＭＯＳレール・ツー・レール・アンプは、前記の非特許文献４と略同様なＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）とＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）とで構成されるとともに、バイアス回路（ＢＩＡＳ＿ＣＫＴ）とで構成されている。ＣＭＯＳレール・ツー・レール・アンプには、標準値２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）の外部電源電圧（Ｖｄｄ＿ｅｘｔ）と接地電位（ＧＮＤ）とが供給される。ＣＭＯＳレール・ツー・レール・アンプの非反転入力端子（Ｖｉｎｐ）は、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ１のゲートとＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ１のゲートとに接続されている。ＣＭＯＳレール・ツー・レール・アンプの反転入力端子（Ｖｉｎｎ）は、出力端子（Ｖｏｕｔ）とＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ２のゲートとＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ２のゲートとに接続されている。ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ１、ＭＮ２のソースはＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３のドレインに接続され、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ１、ＭＰ２のソースはＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３のドレインに接続されている。ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３の定電流とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の定電流とは、バイアス回路（ＢＩＡＳ＿ＣＫＴ）のＮＭＯＳのＭＮ１０の電流とＰＭＯＳのＭＰ８の電流とによりそれぞれ設定されている。尚、これらの電流は、外部電源電圧（Ｖｄｄ＿ｅｘｔ）に接続された定電流源Ｉｂｉａｓの電流により設定されている。ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ１、ＭＮ２のドレインは負荷素子としてのＰＭＯＳのＭＰ４、ＭＰ５のドレインに接続され、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ１、ＭＰ２のドレインは負荷素子としてのＮＭＯＳのＭＮ４、ＭＮ５のドレインに接続されている。ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ１、ＭＮ２のドレイン出力信号はＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ６、ＭＰ７のゲートに供給され、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ１、ＭＰ２のドレイン出力信号はＮＭＯＳのＭＮ６、ＭＮ７を介してＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ６、ＭＰ７のゲートに供給される。ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ６、ＭＰ７のドレインには、能動負荷であるＮＭＯＳカレントミラーのＭＮ８、ＭＮ９のドレインに接続されている。尚、ＰＭＯＳのＭＰ７のドレインとゲートとの間には、位相補償用の負帰還抵抗Ｒｆと負帰還容量Ｃｆの直列接続が接続されている。
【００２２】
前記非特許文献４のクロスポイント条件に関する記載から、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の両入力の電圧レベルが差動ＮＭＯＳのＭＮ１、ＭＮ２のゲート・ソース電圧Ｖｇｓｎ＋定電流ＮＭＯＳのＭＮ３のドレイン・ソース電圧Ｖｄｓｎよりも低下すると、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）は動作不可能となることが理解できる。同様に、図３のＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の両入力の電圧レベルが外部電源電圧（Ｖｄｄ＿ｅｘｔ）−差動ＰＭＯＳのＭＰ１、ＭＮＰのゲート・ソース電圧Ｖｇｓｐ−定電流ＰＭＯＳのＭＰ３のドレイン・ソース電圧Ｖｄｓｐよりも上昇すると、図３のＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）は動作不可能となることが理解できる。
【００２３】
従って、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２は主として非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の中間レベル付近から高レベルの差動入力信号に応答してＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ７の高い導通度により出力端子（Ｖｏｕｔ）の電圧を外部電源電圧（Ｖｄｄ＿ｅｘｔ）の方向にプルアップする。例えば、反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）の電圧が低レベルであり、非反転入力端子（Ｖｉｎｐ）に比較的高レベルのアナログ入力電圧が供給されると、ＭＮ１とＭＮ２とはそれぞれオン状態とオフ状態となり、ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ７の高い導通度により出力端子（Ｖｏｕｔ）の電圧を外部電源電圧（Ｖｄｄ＿ｅｘｔ）の方向にプルアップすることができる。逆に、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２は主として非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の中間レベル付近から低レベルの差動入力信号に応答してＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＮＭＯＳのＭＮ９の高い導通度により出力端子（Ｖｏｕｔ）の電圧を接地電位（ＧＮＤ）の方向にプルダウンする。例えば、反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）の電圧が高レベルであり、非反転入力端子（Ｖｉｎｐ）に比較的低レベルのアナログ入力電圧が供給されると、ＭＰ１とＭＰ２とはそれぞれオン状態とオフ状態となり、ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＮＭＯＳのＭＮ９の高い導通度により出力端子（Ｖｏｕｔ）の電圧を接地電位（ＧＮＤ）の方向にプルダウンすることができる。尚、非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の両入力の電圧が中間レベル付近では、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）とは共同して反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）との電圧レベルを非反転入力端子（Ｖｉｎｐ）の電圧レベルに追従させるボルテージフォロワ動作を行うものである。
【００２４】
図３に示したボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）によるボルテージフォロワ動作において、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の電気的特性の１００％のペア性が取れ、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性の１００％のペア性が取れていると仮定する。この場合には、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）との差動入力オフセット電圧はゼロボルトとなる。しかし、ペア性が１００％からの誤差が増加すると、良く知られているように、差動入力オフセット電圧はゼロボルトから無視できない誤差に増加する。
【００２５】
図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のボルテージフォロワ動作でのそれぞれの差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）、Ｖｉｎｏｆｆｓｅｔ（Ｐ）は、下記のように計算することができる。尚、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のしきい値電圧とコンダクタンスとをＶｔｈｎ１、Ｖｔｈｎ２、βｎ１、βｎ２、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のしきい値電圧とコンダクタンスとをＶｔｈｐ１、Ｖｔｈｐ２、βｐ１、βｐ２としている。また、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のドレイン・ソース経路の電流は等しい電流Ｉｏでバランスしており、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のドレイン・ソース経路の電流は等しい電流Ｉｏでバランスしている状態で、差動入力オフセット電圧を計算している。また、良く知られているように、ＭＯＳトランジスタのチャンネルのコンダクタンスβは、Ｗ（チャンネル幅）／Ｌ（チャンネル長）に比例する定数である。
【００２６】
Ｖｉｎｏｆｆｓｅｔ（Ｎ）＝−Ｖｔｈｎ１＋Ｖｔｈｎ２
−（２Ｉｏ／βｎ１）１／２＋（２Ｉｏ／βｎ２）１／２  …（１）式
Ｖｉｎｏｆｆｓｅｔ（Ｐ）＝｜Ｖｔｈｐ１｜−｜Ｖｔｈｐ２｜
＋（２Ｉｏ／βｐ１）１／２−（２Ｉｏ／βｐ２）１／２  …（２）式
従って、上記２式から差動対ＭＯＳの電気的特性の１００％のペア性が取れている場合は、上記２式のいずれにおいても第１項と第２項とが相殺され第３項と第４項とが相殺され、差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）、Ｖｉｎｏｆｆｓｅｔ（Ｐ）はゼロボルトとなる。しかし、差動対ＭＯＳの電気的特性のペア性の１００％からの誤差が増加すると、差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）、Ｖｉｎｏｆｆｓｅｔ（Ｐ）はゼロボルトとはならず、差動対ＭＯＳのペア性の誤差とともに増加する。
【００２７】
また、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のボルテージフォロワ動作でのそれぞれの差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）、Ｖｉｎｏｆｆｓｅｔ（Ｐ）により、図３に示したボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）によるボルテージフォロワ動作での出力電圧Ｖｏｕｔと非反転入力端子の電圧Ｖｉｎｐとの関係は以下のようになる。尚、Ｖｏｕｔ（Ｎ）はＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）による効果を示し、尚、Ｖｏｕｔ（Ｐ）はＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）による効果を示している。
【００２８】
Ｖｏｕｔ（Ｎ）＝Ｖｉｎｐ＋Ｖｉｎｏｆｆｓｅｔ（Ｎ）    …（３）式
Ｖｏｕｔ（Ｐ）＝Ｖｉｎｐ＋Ｖｉｎｏｆｆｓｅｔ（Ｐ）    …（４）式
以上説明したように、図３に示したボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）では差動対ＭＯＳの電気的特性のペア性の１００％からの誤差が増加すると、差動入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）、Ｖｉｎｏｆｆｓｅｔ（Ｐ）はゼロボルトから無視できない定常誤差に増加する。その結果、最終的には図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の定常誤差が生じるものとなる。
【００２９】
また、本発明者等の検討により、差動対ＭＯＳの電気的特性のペア性の誤差は図２のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の定常誤差となるばかりではなく、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動の原因となることも明らかとされた。
【００３０】
図４は、差動対ＭＯＳの電気的特性の１００％のペア性が取れている場合の外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。外部電源電圧（Ｖｄｄ＿ｅｘｔ）が標準値２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）であることを考慮して、外部電源電圧（Ｖｄｄ＿ｅｘｔ）が２．８ボルト＋０．２ボルト＝３．０ボルトの特性と２．８ボルト−０．２ボルト＝２．６ボルトの特性とが図４に示されている。図４の横軸は図２のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）に供給される１３ビットのＡＦＣ制御ディジタル入力信号のディジタルコードで、ディジタルコードは“４０００”から“８０００”まで変化されている。尚、図２のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）では、ディジタルコード“００００” のＡＦＣ制御ディジタル入力信号が供給されるとゼロボルトのＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）が出力され、ディジタルコード“８１９２” のＡＦＣ制御ディジタル入力信号が供給されると２．４ボルトのＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）が出力されるものとなっている。図４の縦軸は、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示している。図４により、差動対ＭＯＳの電気的特性の１００％のペア性が取れている場合には、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは略−１ミリボルトから略＋１ミリボルトの極めて小さなレベルになることが理解できる。
【００３１】
図５は、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の電気的特性のペア性が１０％ずれた場合の外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。また、ディジタルコードは“００００”から“８０００”まで大きな範囲で変化されている。尚、ここでは図３のＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性の１００％のペア性が取れており、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のチャンネル幅のみが０．９：１．０と１０％ずれた場合となっている。図５より、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の電気的特性のペア性が１０％ずれた場合には、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは略−３．５ミリボルトから略＋３．５ミリボルトの大きなレベルになることが理解できる。
【００３２】
図６は、図３のＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性のペア性が１０％ずれた場合の外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。また、ディジタルコードは“００００”から“８０００”まで大きな範囲で変化されている。尚、ここでは図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の電気的特性の１００％のペア性が取れており、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のチャンネル幅のみが１．０：０．９と１０％ずれた場合となっている。図６より、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性のペア性が１０％ずれた場合には、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは略−３．５ミリボルトから略＋３．５ミリボルトの大きなレベルになることが理解できる。
【００３３】
図７は、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳの電気的特性のペア性が１０％ずれるとともにＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳの電気的特性のペア性が１０％ずれた場合の外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による図２に示したＡＦＣ制御用Ｄ／Ａ変換器３１５のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。また、ディジタルコードは“００００”から“８０００”まで大きな範囲で変化されている。尚、ここではＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のチャンネル幅が０．９：１．０と１０％ずれるとともにＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のチャンネル幅が１．０：０．９と１０％ずれた場合となっている。図７より、このような場合には、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは略−２．０ミリボルトから略＋２．０ミリボルトの大きなレベルになることが理解できる。
【００３４】
図８は、図３のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳの電気的特性のペア性が１０％ずれるとともにＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳの電気的特性のペア性が１０％ずれた場合の外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による図２に示したＡＦＣ制御用Ｄ／Ａ変換器３１５のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。また、ディジタルコードは“００００”から“８０００”まで大きな範囲で変化されている。尚、ここではＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のチャンネル幅が図７と同様に０．９：１．０と１０％ずれるとともにＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のチャンネル幅が図７と反対に０．９：１．０と１０％ずれた場合となっている。図８より、このような場合には、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは略−６．０ミリボルトから略＋６．０ミリボルトの極めて大きなレベルになることが理解できる。
【００３５】
図９は、図２に示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）を含む半導体チップを実際に試作してＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを測定した実験結果を示す図である。また、ディジタルコードは“００００”から“８０００”まで大きな範囲で変化されている。実際に、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の２．６ボルトから３．０ボルトまでの変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは、略−３．０ミリボルトから略＋３．０ミリボルトの極めて大きなレベルになることが理解できる。
【００３６】
また、図５から図９までから、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔのレベルはＤ／Ａ変換器３１５に供給されるＡＦＣ制御ディジタル入力信号のディジタルコードによっても変化することが理解できる。
【００３７】
このように、図３のボルテージフォロワのＮＭＯＳ差動入力回路ＮＭＯＳ＿ＤＡの差動対ＮＭＯＳまたはＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡの差動対ＰＭＯＳの電気的特性のペア性のずれによってＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔのレベルがＡＦＣ制御ディジタル入力信号のディジタルコードでも変化すると言う非定常的な誤差が現れることが本発明者等の検討により明らかとされた。
【００３８】
一方、上述したように図１に示したモバイル端末装置では、ＡＦＣ制御アナログ信号（ＶＴＵＮＥ）を０．１ボルトから２．４ボルトまで変化させることにより、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数を中心周波数２６ＭＨｚから１１０ｐｐｍ（０．０１１％）の変化幅で変化させる必要がある。従って、システム基準クロック発振器３１４（ＶＣＸＯ）のＡＦＣ制御アナログ信号（ＶＴＵＮＥ）の変化によるシステム基準クロック信号ＳｙｓＣＬｋの発振周波数の変化である制御感度Ｋｖは、以下のように計算されることができる。
【００３９】
Ｋｖ＝１１０ｐｐｍ／（２．４ボルト−０．１ボルト）
＝１１０ｐｐｍ／２．３ボルト≒０．０４８ｐｐｍ／ミリボルト
≒０．０５ｐｐｍ／ミリボルト
一方、ＧＳＭ(Global System for Mobile Communication)通信方式の規格では、送信信号に含まれる妨害信号のレベルを抑圧するために、携帯電話端末機器と基地局との間のシステム基準クロック信号の基準周波数の誤差は０．１ｐｐｍ以下に低減することが要求されている。このＧＳＭ規格からのシステム基準クロック信号の基準周波数の誤差が０．１ｐｐｍ以下と言う制限と、システム基準クロック発振器３１４の制御感度Ｋｖが略０．０５ｐｐｍ／ミリボルトと言う条件とから、ＡＦＣ制御用のＤ／Ａ変換器３１５のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動または誤差は２．０ミリボルト以下に抑圧しなければならないと言う設計制約が本発明者等の検討により明らかとされた。しかし、図５から図９までに示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔの特性はＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動のまたは誤差は２．０ミリボルト以下と言う設計制約を満足していないことも本発明者等の検討により明らかとされた。
【００４０】
この技術課題を解決する前に、本発明者等は図５から図９までに示したＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔが発生するメカニズムの解明を行った。外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動は、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２に対してまたはＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２に対してコモンモード信号となっている。一般的に、差動増幅回路はコモンモード信号に対して不感応となると言う高いコモンモード信号除去比（ＣＭＲＲ）を持っていると当業者に信じられている。
【００４１】
しかし、この一般論が図３に示したボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）では成立していないことになる。まず、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３の定電流とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の定電流とは、バイアス回路（ＢＩＡＳ＿ＣＫＴ）で外部電源電圧（Ｖｄｄ＿ｅｘｔ）に接続された定電流源Ｉｂｉａｓの定電流により設定されている。
【００４２】
しかし、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３のソースには外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動が直接供給されているので、ＭＰ３のソース・ドレイン電圧が変動する。従って、外部電源電圧（Ｖｄｄ＿ｅｘｔ）が増大すると、ＭＰ３のソース・ドレイン電圧が増大する。ＭＰ３が理想的な飽和特性を持っている場合は、ソース・ドレイン電圧が増大してもＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の定電流は増大することはない。しかし、実際はＭＰ３が理想的な飽和特性を持っていないので、ソース・ドレイン電圧が増大するとＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の電流は増大することになる。この時に、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性のペア性のずれがある場合には、ＰＭＯＳのＭＰ３の電流の増大により入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）を示す前記（２式）において第３項と第４項との差が増大する。入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大すると、前記（４式）に従って、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の増大によるＭＰ３の電流の増大によりＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）に変動ΔＶｏｕｔが現れることになる。
【００４３】
一方、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３のソースには接地電圧（ＧＮＤ）が接続されているので、ＭＮ３のソースの電圧は略安定化されている。ＭＮ３のドレインはＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２のソースに接続され、差動対ＮＭＯＳのＭＮ１、ＭＮ２のゲートの電圧はボルテージフォロワ動作によりアナログ入力信号のレベルに安定に維持されている。従って、外部電源電圧（Ｖｄｄ＿ｅｘｔ）が増大しても、ＭＮ３のソース・ドレイン電圧が増大することはない。従って、ＭＮ３が理想的な飽和特性を持っていなくても、ソース・ドレイン電圧が増大せずＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３の電流は増大することはない。この時に、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の電気的特性のペア性のずれがあったとしても、ＮＭＯＳのＭＮ３の電流の増大は無いので入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）を示す前記（１式）において第３項と第４項との差は略一定となる。入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｎ）が増大しないので、前記（３式）に従って、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の増大によりＭＮ３の電流は増大することはないのでＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）に変動ΔＶｏｕｔが現れることはない。
【００４４】
上記のような本発明者等によるメカニズムの解明の結果、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動に対して、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳ定電流源トランジスタのＮＭＯＳのＭＮ３の電流値の変動は少ないのに対してＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の電流値の変動は大きいことが明らかとされた。その結果、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の増大によりＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳ定電流源トランジスタのＰＭＯＳのＭＰ３の電流値の増大が発生する。この時に、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２の電気的特性のペア性のずれがある場合には、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大して、最終的にＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）に大きな変動ΔＶｏｕｔが現れることになる。
【００４５】
さらに、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の増大によりＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大することによってＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２のドレイン・ソース経路の電流は等しい電流Ｉｏでのバランスを維持している。しかし、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）の増大は出力電圧Ｖｏｕｔの変動となる。出力電圧Ｖｏｕｔの変動はＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２の差動入力電圧のアンバランスとなるが、差動対ＮＭＯＳのＭＮ１、ＭＮ２は差動入力電圧のアンバランスを解消してバランスを取ろうとする。従って、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２による動作とＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２による動作とは、互いに、矛盾する動作となる。その結果、図５から図９までに示すように外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動によるＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔのレベルはＤ／Ａ変換器３１５に供給されるＡＦＣ制御ディジタル入力信号のディジタルコードによっても変化すると言う複雑な動作を発生するものと推察される。
【００４６】
尚、前段の２個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）のＣＭＯＳデバイスの素子のレイアウトを工夫することで外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による前段の２個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２）の出力電圧の変動が全く同一となり、第１可変分圧器（ＶＤＩＶ１）の直列接続された複数の分圧抵抗（Ｒ…Ｒ）に流れる電流は変化せずに特に問題は生じない可能性がある。しかし、外部電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による後段の３個目のボルテージフォロワ（ＡＭＰ３）の出力電圧の変動はＣＭＯＳデバイスの素子のレイアウトの工夫では解決できないものである。
【００４７】
このように、本発明は本発明に先立って本発明者等により為された検討と不具合発生のメカニズムの困難な解明結果を基にしてなされたものである。従って本発明の対象とするところは、ＲＦ受信信号アナログ信号処理サブユニットと、ＲＦ送信信号アナログ信号処理サブユニットとを含み、ベースバンドディジタル信号処理を行うＬＳＩとディジタルインターフェースで双方向に信号転送を行うＲＦ通信用半導体集積回路である。前記ＲＦ受信信号アナログ信号処理サブユニットはＲＦ受信信号のアナログベースバンド受信信号への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニットはアナログベースバンド送信信号のＲＦ送信信号への周波数アップコンバージョンを行うものである。また、本発明の目的とするところは前記ＲＦ通信用半導体集積回路において、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の外部電源電圧の変動による変動を低減することにある。また、本発明の他の目的とするところは、前記基準周波数信号の発振周波数の外部電源電圧の変動による変動を低減することにある。
【００４８】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【００５０】
すなわち、本発明のひとつの形態によれば、少なくともベースバンドディジタル信号処理を行うＬＳＩ（４００）とディジタルインターフェースにより双方向に信号転送を行うＲＦ通信用半導体集積回路（３００）は、ＲＦ受信信号アナログ信号処理サブユニット（３０１）と、ＲＦ送信信号アナログ信号処理サブユニット（３０２）とを含む。
【００５１】
前記ＲＦ受信信号アナログ信号処理サブユニット（３０１）はＲＦ受信信号のアナログベースバンド受信信号（ＲｘＡＢＩ、ＲｘＡＢＱ）への周波数ダウンコンバージョンを行い、前記ＲＦ送信信号アナログ信号処理サブユニット（３０２）はアナログベースバンド送信信号（ＴｘＡＢＩ、ＴｘＡＢＱ）のＲＦ送信信号への周波数アップコンバージョンを行う。
【００５２】
前記ＲＦ通信用半導体集積回路（３００）は、前記ＲＦ受信信号アナログ信号処理サブユニット（３０１）での前記周波数ダウンコンバージョンと前記ＲＦ送信信号アナログ信号処理サブユニット（３０２）での前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器（３１４）を含む。前記ＲＦ通信用半導体集積回路（３００）は、前記ＬＳＩ（４００）から供給されるＡＦＣ制御ディジタル入力信号をＡＦＣ制御アナログ出力信号に変換して前記基準周波数発振器（３１４）から生成される前記基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器（３１５）を更に含む（図１参照）。
【００５３】
前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）は、前記ＡＦＣ制御ディジタル入力信号の上位ビット（Ｄ１２…Ｄ０９）に応答してアナログ粗選択電圧（Ｖｒ１、Ｖｒ２）を生成する第１可変分圧器（ＶＤＩＶ１）と、前記アナログ粗選択電圧（Ｖｒ１、Ｖｒ２）の一方の電圧と他方の電圧とがそれぞれ供給される第１ボルテージフォロワ（ＡＭＰ１）と第２ボルテージフォロワ（ＡＭＰ２）とを含む。前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）は、前記第１ボルテージフォロワ（ＡＭＰ１）の出力電圧と前記第２ボルテージフォロワ（ＡＭＰ２）の出力電圧とが供給され前記ＡＦＣ制御ディジタル入力信号の下位ビット（Ｄ０８…Ｄ００）に応答してアナログ密選択電圧を生成する第２可変分圧器（ＶＤＩＶ２）と、前記第２可変分圧器（ＶＤＩＶ２）の出力電圧が供給される第３ボルテージフォロワ（ＡＭＰ３）とを含む（図１１参照）。
【００５４】
前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の前記第１ボルテージフォロワ（ＡＭＰ１）と前記第２ボルテージフォロワ（ＡＭＰ２）と前記第３ボルテージフォロワ（ＡＭＰ３）の各ボルテージフォロワは、ＣＭＯＳレール・ツー・レール・アンプにより構成されている。
【００５５】
前記ＣＭＯＳレール・ツー・レール・アンプは、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）と、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）と、ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）と、バイアス回路（ＢＩＡＳ＿ＣＫＴ）とで構成されている。
【００５６】
前記ＣＭＯＳレール・ツー・レール・アンプの非反転入力端子（Ｖｉｎｐ）は、前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の第１ＮＭＯＳ（ＭＮ１）のゲートと前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の第１ＰＭＯＳ（ＭＰ１）のゲートとに接続されている。前記ＣＭＯＳレール・ツー・レール・アンプの反転入力端子（Ｖｉｎｎ）は、出力端子（Ｖｏｕｔ）と前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の第２ＮＭＯＳ（ＭＮ２）のゲートと前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の第２ＰＭＯＳ（ＭＰ２）のゲートとに接続されている。前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の前記第１ＮＭＯＳ（ＭＮ１）のソースと前記第２ＮＭＯＳ（ＭＮ２）のソースとは第１電流源トランジスタとしての第３ＮＭＯＳ（ＭＮ３）のドレインに接続され、前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の前記第１ＰＭＯＳ（ＭＰ１）のソースと前記第２ＰＭＯＳ（ＭＰ２）のソースとは第２電流源トランジスタとしての第３ＰＭＯＳ（ＭＰ３）のドレインに接続されている。前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の前記第１電流源トランジスタとしての前記第３ＮＭＯＳ（ＭＮ３）の電流と前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の前記第２電流源トランジスタとしての前記第３ＰＭＯＳ（ＭＰ３）の電流とは、前記バイアス回路（ＢＩＡＳ＿ＣＫＴ）によりそれぞれ設定されている。
【００５７】
前記ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）は、前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の前記第１ＮＭＯＳ（ＭＮ１）と前記第２ＮＭＯＳ（ＭＮ２）の少なくとも一方からの第１出力信号に応答して前記出力端子（Ｖｏｕｔ）の出力電圧をプルアップする出力ＰＭＯＳ（ＭＰ７）を含む。前記ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）は、前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の前記第１ＰＭＯＳ（ＭＰ１）と前記第２ＰＭＯＳ（ＭＰ２）の少なくとも一方からの第２出力信号に応答して前記出力端子（Ｖｏｕｔ）の前記出力電圧をプルダウンする出力ＮＭＯＳ（ＭＮ９）を含む。
【００５８】
前記ＲＦ通信用半導体集積回路（３００）は、電源電圧（Ｖｄｄ＿ｅｘｔ）から略安定に維持された内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）を生成する基準電圧発生器（ＲＶＧ）を更に含む。
【００５９】
前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の前記第１ボルテージフォロワ（ＡＭＰ１）と前記第２ボルテージフォロワ（ＡＭＰ２）と前記第３ボルテージフォロワ（ＡＭＰ３）を構成する前記ＣＭＯＳレール・ツー・レール・アンプでは、前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）と前記バイアス回路（ＢＩＡＳ＿ＣＫＴ）と前記ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）とには前記電源電圧（Ｖｄｄ＿ｅｘｔ）が供給される。
【００６０】
前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の少なくとも前記第３ボルテージフォロワ（ＡＭＰ３）を構成する前記ＣＭＯＳレール・ツー・レール・アンプでは、前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）には前記基準電圧発生器（ＲＶＧ）から生成された前記内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）が供給される（図１０参照）。
【００６１】
上記した手段によれば、前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の少なくとも前記第３ボルテージフォロワ（ＡＭＰ３）を構成する前記ＣＭＯＳレール・ツー・レール・アンプでは、前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）には前記基準電圧発生器（ＲＶＧ）から生成された略安定に維持された前記内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）が供給される。従って、電源電圧（Ｖｄｄ＿ｅｘｔ）が変動しても、前記内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）のレベルは極めて小さな変動に抑制される。その結果、電源電圧（Ｖｄｄ＿ｅｘｔ）の変動による前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の前記第２電流源トランジスタとしての前記第３ＰＭＯＳ（ＭＰ３）の電流値の増大も小さな増大に抑制される。この時に、前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の前記第１ＰＭＯＳ（ＭＰ１）、前記第２ＰＭＯＳ（ＭＰ２）の電気的特性のペア性のずれが多少あったとしても、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大することはなく、最終的にＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動を低減することができる。
【００６２】
尚、本発明の前記ひとつの形態における基本的な技術思想の第１の特徴は、ＲＦ通信用半導体集積回路（３００）の周波数ダウンコンバージョンと周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器（３１４）から生成される基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器（３１５）である。このＡＦＣ制御用Ｄ／Ａ変換器（３１５）の第１ボルテージフォロワ（ＡＭＰ１）、第２ボルテージフォロワ（ＡＭＰ２）、第３ボルテージフォロワ（ＡＭＰ３）のそれぞれはＣＭＯＳレール・ツー・レール・アンプで構成されている。しかし、前記非特許文献４にはＣＭＯＳレール・ツー・レール・アンプは記載されているが、ＲＦアナログ信号処理集積回路の周波数ダウンコンバージョンと周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器から生成される基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器は記載されていない。
【００６３】
また、本発明の前記ひとつの形態における基本的な技術思想の第２の特徴は、前記ボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）でＣＭＯＳレール・ツー・レール・アンプの反転入力端子（Ｖｉｎｎ）は出力端子（Ｖｏｕｔ）と前記ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の第２ＮＭＯＳ（ＭＮ２）のゲートと前記ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の第２ＰＭＯＳ（ＭＰ２）のゲートとに接続されていることである。しかし、前記非特許文献４にはＣＭＯＳレール・ツー・レール・アンプは記載されているが、ＣＭＯＳレール・ツー・レール・アンプを使用したボルテージフォロワは記載されていない。
【００６４】
また、本発明の前記ひとつの形態における基本的な技術思想の第３の特徴は、ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の少なくとも後段の第３ボルテージフォロワ（ＡＭＰ３）を構成するＣＭＯＳレール・ツー・レール・アンプでは、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）には基準電圧発生器（ＲＶＧ）から生成された略安定に維持された内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）が供給されることである。その結果、電源電圧（Ｖｄｄ＿ｅｘｔ）が変動しても、内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）のレベルは極めて小さな変動に抑制される。その結果、電源電圧（Ｖｄｄ＿ｅｘｔ）の変動によるＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の第２電流源トランジスタとしての第３ＰＭＯＳ（ＭＰ３）の電流値の増大も小さな増大に抑制される。この時に、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の第１と第２のＰＭＯＳ（ＭＰ１、ＭＰ２）の電気的特性のペア性のずれが多少あったとしても、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大することはなく、最終的にＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動を低減できると言う作用・効果を奏することができる。
【００６５】
前記非特許文献４には、レール・ツー・レール・アンプの利得帯域幅積を一定とするために、１．３ボルト以上の外部電源電圧Ｖｅｘｔから略１．２ボルトの安定化された内部電源電圧Ｖｉｎｔを負帰還電圧発生回路から発生してＰＭＯＳ差動入力回路のＰＭＯＳ定電流トランジスタのソースに供給することが記載されている。その結果、前記非特許文献４によれば、ＮＭＯＳ差動入力回路とＰＭＯＳ差動入力回路のクロスポイント条件を満足することができると言う作用・効果を奏することができる。しかし、外部電源電圧Ｖｅｘｔの増大によるＰＭＯＳ差動入力回路のＰＭＯＳ差動対の電気的特性のペア性のずれによるＰＭＯＳ差動入力回路の入力オフセット電圧の増大の低減と言う作用・効果は前記非特許文献４には記載されていない。
【００６６】
本発明の好適な形態によるＲＦ通信用半導体集積回路（３００）では、前記基準電圧発生器（ＲＶＧ）から生成された前記内部安定化電源電圧（Ｖｄｄ＿ｉｎｔ）は前記ＡＦＣ制御用Ｄ／Ａ変換器（３１５）の前記第１可変分圧器（ＶＤＩＶ１）に基準電圧（ＶＲＥＦ）として供給される（図１０参照）。
【００６７】
本発明の好適な形態によるＲＦ通信用半導体集積回路（３００）は、前記基準周波数発振器（３１４）から形成された前記基準周波数信号（ｆＲＥＦ）が一方の入力端子に供給される位相比較器（ＰＤＣ）と、前記位相比較器（ＰＤＣ）の出力に応答するチャージポンプ回路（ＣＰＣ）と、前記チャージポンプ回路（ＣＰＣ）の出力に応答するローパスフィルタ（ＬＦＣ）を含む。前記ＲＦ通信用半導体集積回路（３００）は、前記ローパスフィルタ（ＬＦＣ）の制御出力電圧（ＶＣＮＴ）に応答するＲＦ電圧制御発振器（ＲＦＶＣＯ）と、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）の出力端子と前記位相比較器（ＰＤＣ）の他方の入力端子との間に接続された分周器（ＤＩＶ）を更に含む。前記位相比較器（ＰＤＣ）、前記チャージポンプ回路（ＣＰＣ）、前記ローパスフィルタ（ＬＦＣ）、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）、前記分周器（ＤＩＶ）によるＰＬＬ回路は、周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する。前記ＰＬＬ回路の前記ＲＦ電圧制御発振器の前記出力端子のＲＦ発振出力信号（ｆＲＦＶＣＯ）を利用してＲＦ通信のＲＦ送信信号のためのＲＦ送信周波数信号を生成するＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）とを具備する。前記ＲＦ通信用半導体集積回路（３００）は、前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記分周器（ＤＩＶ）の分周比が変更されることにより平均分周比が整数と分数とを含むフラクショナルＰＬＬ回路である（図１４参照）。
【００６８】
上記した手段によれば、ＲＦ通信用半導体集積回路が基地局との送受信動作を行う際に精密な周波数解像度を得ることができる。また、ＧＳＭ方式の携帯電話端末機器のＲＦ送信信号の周波数スペクトラムでのＧＭＳＫの厳しい隣接妨害信号に関する厳しい規格を満足することもできる（図１８参照）。
【００６９】
本発明のより好適な形態によるＲＦ通信用半導体集積回路（３００）では、前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより中間周波数信号（ｆＩＦ ＤＩＶ）を生成する中間周波数分周器（ＩＦ  ＤＩＶ）を含む。前記ＲＦ通信用半導体集積回路（３００）は、前記中間周波数分周器（ＩＦ  ＤＩＶ）から生成される前記中間周波数信号（ｆＩＦ ＤＩＶ）と送信ベースバンド信号（ＴｘＡＢＩ、ＴＸＡＢＱ）とから中間周波送信信号を形成する送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）と、送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）とを含む。前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成された前記ＲＦ発振出力信号（ｆＲＦＶＣＯ）を分周することにより分周ＲＦ周波数信号を生成するＲＦ分周器（ＲＦ  ＤＩＶ）を含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）から生成される前記中間周波送信信号が一方の入力端子に供給される位相比較回路（ＰＣ）と、前記位相比較回路（ＰＣ）の出力に応答する前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）を含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は、前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）から生成される前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）が一方の入力端子に供給され前記ＲＦ分周器（ＲＦ  ＤＩＶ）から生成される前記分周ＲＦ周波数信号が他方の入力端子に供給される位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）を含む。前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の出力信号は、前記位相比較回路（ＰＣ）の他方の入力端子に供給される（図１５参照）。
【００７０】
本発明の更に好適な形態によるＲＦ通信用半導体集積回路（３００）では、前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）を含む。前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号が供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）を含む。前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）を構成する前記ＰＬＬ回路は、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号を分周することにより前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ供給するＲＦキャリア信号を形成する第１分周器（ＤＩＶ１）と、前記第１分周器（ＤＩＶ１）の出力信号を分周する第２分周器（ＤＩＶ４）とを含む。
【００７１】
前記ＲＦ通信用半導体集積回路（３００）がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合を想定する。この場合には、前記第１分周器（ＤＩＶ１）から生成された分周出力信号が、前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達される。それにより、前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）から前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００７２】
前記ＲＦ通信用半導体集積回路（３００）がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ受信信号を受信する場合を想定する。この場合には、前記ＲＦ電圧制御発振器（ＲＦＶＣＯ）から生成される前記発振周波数（ｆＲＦＶＣＯ）の前記ＲＦ発振出力信号が前記ＲＦキャリア信号として前記受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）へ伝達される。それにより、前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ受信信号から周波数変換された受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）が生成される。
【００７３】
前記ＲＦ通信用半導体集積回路（３００）がＧＳＭ８５０ＭＨｚの周波数帯域もしくはＧＳＭ９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ  ＤＩＶ）として前記第１分周器（ＤＩＶ１）と前記第２分周器（ＤＩＶ４）とが動作する。それにより、前記第２分周器（ＤＩＶ４）の分周出力信号が、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＧＳＭ８５０ＭＨｚの前記周波数帯域もしくは前記ＧＳＭ９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される。
【００７４】
前記ＲＦ通信用半導体集積回路（３００）がＤＣＳ１８００ＭＨｚの周波数帯域もしくはＰＣＳ１９００ＭＨｚの周波数帯域の前記ＲＦ送信周波数信号を形成する場合を想定する。この場合には、前記送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）により前記中間周波数信号と送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）とから前記中間周波送信信号が形成され、前記ＲＦ分周器（ＲＦ  ＤＩＶ）として前記第１分周器（ＤＩＶ１）が動作する。それにより、前記第１分周器（ＤＩＶ１）の分周出力信号が、前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）の前記他方の入力端子に前記分周ＲＦ周波数信号として伝達される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）にて前記中間周波送信信号が前記ＤＣＳ１８００ＭＨｚの前記周波数帯域もしくは前記ＰＣＳ１９００ＭＨｚの前記周波数帯域の前記ＲＦ送信周波数信号（ｆＴＸＶＣＯ）へ周波数変換される（図１５参照）。
【００７５】
本発明の前記更に好適な形態の手段によれば、ＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚの４つの周波数帯域の受信・送信が可能となる。
【００７６】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、ＥＤＧＥ（Enhanced Data for GSM Evolution; Enhanced Data for GPRS）方式に対応するためのポーラループ方式で構成される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラループ方式の位相変調のための位相ループ（ＰＭ  ＬＰ）と前記ポーラループ方式の振幅ループ（ＡＭ  ＬＰ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ  ＬＰ）を構成する（図１６参照）。
【００７７】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００７８】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、ＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成される。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）は前記ポーラモジュレータ方式の位相変調のための位相ループ（ＰＭ  ＬＰ）と前記ポーラモジュレータ方式の振幅ループ（ＡＭ  ＬＰ）とを含む。前記送信系オフセットＰＬＬ回路（ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ）の前記位相比較回路（ＰＣ）と前記ＲＦ送信用電圧制御発振器（ＴＸＶＣＯ）と前記位相制御帰還用周波数ダウンミキサー（ＤＷＮ＿ＭＩＸ＿ＰＭ）とは前記位相ループ（ＰＭ  ＬＰ）を構成する（図１７参照）。
【００７９】
本発明の前記より具体的な形態の手段によれば、位相変調ともに振幅変調を使用する高い通信データ転送レートのＥＤＧＥ方式に対応することができる。
【００８０】
本発明の他のひとつの形態によるＲＦ通信用半導体集積回路（３００）では、前記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、ＲＦ受信信号を増幅するローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）を含む。記ＲＦ受信信号アナログ信号処理サブユニット（ＲＸ  ＳＰＵ）は、前記ローノイズアンプ（ＬＮＡ１〜ＬＮＡ４）によって生成されたＲＦ増幅受信出力信号と前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された受信キャリア信号とが供給されることによって受信ベースバンド信号（ＲｘＡＢＩ、ＲｘＡＢＱ）を生成する受信ミキサー（ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑ）を含む。前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）は送信ベースバンド信号（ＴｘＡＢＩ、ＴｘＡＢＱ）が供給される送信ミキサー（ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑ）を含み、前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）に前記周波数シンセサイザ（Ｆｒｃｔ＿Ｓｙｎｔｈ）によって生成された送信キャリア信号とが供給される。それによって、前記ＲＦ送信信号アナログ信号処理サブユニット（ＴＸ  ＳＰＵ）は、ＲＦ送信信号（Ｔｘ＿ＧＳＭ８５０、Ｔｘ＿ＧＳＭ９００、Ｔｘ＿ＤＣＳ１８００、Ｔｘ＿ＰＣＳ１９００）を生成する（図１５参照）。
【００８１】
本発明のより具体的な形態によるＲＦ通信用半導体集積回路（３００）は、前記フラクショナルＰＬＬ回路は前記平均分周比の前記小数を計算するためのΣΔ変調器（ΣΔＭｏｄ）を含む（図１４参照）。
【発明の効果】
【００８２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００８３】
すなわち、本発明によれば、前記周波数ダウンコンバージョンと前記周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の外部電源電圧の変動による変動を低減することができる。また、本発明によれば、前記基準周波数信号の発振周波数の外部電源電圧の変動による変動を低減することができる。
【発明を実施するための最良の形態】
【００８４】
≪モバイル端末装置の全体構成≫
図１は、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。ここではモバイル端末装置は携帯電話端末装置であるが、ノート型パーソナルコンピュータもしくはＰＤＡ(Personal Digital Assist)機器のためのモバイル通信用デバイスであってもよい。図１に示したモバイル端末装置では、Ａ／Ｄ変換器３０３、３０４と、Ｄ／Ａ変換器３０７、３０８、３１５とがＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されている。すなわち、Ａ／Ｄ変換器３０３、３０４は、ＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の出力のアナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド信号ＲｘＤＢＩ、ＲｘＤＢＱに変換してベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に供給する。また、Ｄ／Ａ変換器３０７、３０８は、ベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）の出力のディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換してＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）に供給する。更に、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）は、ベースバンド信号処理ＬＳＩ４００のＲＦディジタルインターフェース４０２のディジタル信号経路Ｌ３に得られるベースバンドプロセッサコア４０１の出力のＡＦＣ制御ディジタル信号をＡＦＣ制御アナログ信号に変換してシステム基準クロック発振器３１４（ＶＣＸＯ）に供給する。
【００８５】
アンテナ１００（ＡＮＴ）は携帯電話端末装置が基地局からの受信動作と前記基地局への送信動作とを行うために、無線周波数（以下、ＲＦと称する）の基地局からの受信信号を受信する一方、基地局へのＲＦ送信信号を出力する。このアンテナ１００は、フロントエンドモジュール２００（ＦＥＭ）に接続されている。フロントエンドモジュール２００はアンテナスイッチ２０１（ＡＮＴ＿ＳＷ）を有する。このアンテナスイッチ２０１が上側に接続されている場合は、アンテナ１００で受信されたＲＦ受信信号は例えば表面弾性波デバイスによる受信フィルタ２０２（ＳＡＷ）(希望周波数信号を通過させ、妨害周波数信号を減衰)に供給される。一方、アンテナスイッチ２０１が下側に接続されている場合は、送信用ＲＦ電力増幅器２０３（ＲＦ＿ＰＡ）の出力にアンテナスイッチ２０１が接続される。従って、送信用ＲＦ電力増幅器２０３のＲＦパワー出力によってアンテナ１００から基地局へのＲＦ送信信号が出力される。このフロントエンドモジュール２００のアンテナスイッチ２０１はＴＤＭＡ方式（時分割マルチプルアクセス)の受信動作のタイムスロットでは上側に接続され、送信動作のタイムスロットでは下側に接続される。
【００８６】
フロントエンドモジュール２００の受信フィルタ２０２の出力のＲＦ受信信号は、ＲＦアナログ信号処理ユニットであるＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部のＲＦ受信信号アナログ信号処理サブユニット３０１（ＲＸ  ＳＰＵ）の入力に供給されている。一方、フロントエンドモジュール２００の送信用ＲＦ電力増幅器２０３のＲＦ入力は、ＲＦアナログ信号処理集積回路３００の内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）の出力に接続されている。
【００８７】
≪ＲＦアナログ信号処理集積回路の全体構成≫
次にベースバンドディジタルＬＳＩ４００とディジタルインターフェースにより双方向に信号転送を行うＲＦアナログ信号処理集積回路３００について、詳細に説明する。
【００８８】
ＲＦアナログ信号処理集積回路３００は、まずＲＦ受信信号アナログ信号処理サブユニット３０１と、ＲＦ送信信号アナログ信号処理サブユニット３０２とを含む。ＲＦ受信信号アナログ信号処理サブユニット３０１はＲＦ受信信号のアナログベースバンド受信信号ＲｘＡＢＩ、ＲｘＡＢＱへの周波数ダウンコンバージョンを行い、ＲＦ送信信号アナログ信号処理サブユニット３０２はアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱのＲＦ送信信号への周波数アップコンバージョンを行う。またＲＦアナログ信号処理集積回路３００は、ＲＦ受信信号アナログ信号処理サブユニット３０１での周波数ダウンコンバージョンとＲＦ送信信号アナログ信号処理サブユニット３０２での周波数アップコンバージョンとに使用される高周波信号を生成するための基準周波数信号を生成する基準周波数発振器３１４を含む。更に、ＲＦアナログ信号処理集積回路３００は、ベースバンドＬＳＩ４００から供給されるＡＦＣ制御ディジタル入力信号をＡＦＣ制御アナログ出力信号に変換して基準周波数発振器３１４から生成される基準周波数信号の周波数を制御するＡＦＣ制御用Ｄ／Ａ変換器３１５を更に含む。
【００８９】
ＲＦアナログ信号処理集積回路３００内部のＲＦ受信信号アナログ信号処理サブユニット３０１は、受信フィルタ２０２からのＲＦ受信信号からアナログベースバンド受信信号の直交成分ＲｘＡＢＩ、ＲｘＡＢＱを形成する。これらの直交成分ＲｘＡＢＩ、ＲｘＡＢＱは、アナログベースバンド受信信号Ｉ用のＡ／Ｄ変換器３０３（Ｉ＿ＡＤＣ）とアナログベースバンド受信信号Ｑ用のＡ／Ｄ変換器３０４（Ｑ＿ＡＤＣ）との入力に供給される。アナログベースバンド受信信号Ｉ、Ｑ用のＡ／Ｄ変換器３０３、３０４とは供給されたアナログベースバンド受信信号ＲｘＡＢＩ、ＲｘＡＢＱをディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱに変換する。これらのディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱは、マルチプレクサー３０５（ＭＰＸ）の二つの入力に供給される。マルチプレクサー３０５は、双方向ディジタル信号経路Ｌ５を介してベースバンドディジタル信号処理ユニットであるベースバンド信号処理ＬＳＩ４００（ＢＢ＿ＬＳＩ）に接続されている。双方向ディジタル信号経路Ｌ５は１本（１ビット）の信号線であるので、受信動作では二つのディジタルベースバンド受信信号ＲｘＤＢＩ、ＲｘＤＢＱは時分割でベースバンド信号処理ＬＳＩ  ４００に供給される。
【００９０】
また、送信動作では、マルチプレクサー３０５は１本（１ビット）の信号線である双方向ディジタル信号経路Ｌ５を介してベースバンド信号処理ＬＳＩ４００から印加されたディジタルベースバンド送信信号ＴｘＤＢをディジタルベースバンド変調器３０６（Ｄｉｇ＿ＭＯＤ）に出力する。ディジタルベースバンド変調器３０６は、マルチプレクサー３０５から供給されたディジタルベースバンド送信信号ＴｘＤＢからディジタルベースバンド送信信号の直交成分ＴｘＤＢＩ、ＴｘＤＢＱを形成する。これらの直交成分ＴｘＤＢＩ、ＴｘＤＢＱは、ディジタルベースバンド送信信号Ｉ用のＤ／Ａ変換器３０７（Ｉ＿ＤＡＣ）とディジタルベースバンド送信信号Ｑ用のＤ／Ａ変換器３０８（Ｑ＿ＤＡＣ）の入力にそれぞれ供給される。ディジタルベースバンド送信信号Ｉ、Ｑ用のＤ／Ａ変換器３０７、３０８は、供給されたディジタルベースバンド送信信号ＴｘＤＢＩ、ＴｘＤＢＱをアナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱに変換する。これらの信号ＴｘＡＢＩ、ＴｘＡＢＱは、ＲＦアナログ信号処理集積回路３００内部のＲＦ送信信号アナログ信号処理サブユニット３０２（ＴＸ  ＳＰＵ）の入力に供給される。ＲＦ送信信号アナログ信号処理サブユニット３０２は、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱからＲＦ送信信号を形成して、送信用ＲＦ電力増幅器２０３のＲＦパワー入力に供給する。送信用ＲＦ電力増幅器２０３は、ＲＦパワー入力を増幅することによりＲＦ増幅出力信号をＲＦパワー出力に生成する。ＲＦアナログ信号処理集積回路３００内部のランプ信号Ｄ／Ａ変換器３０９（Ｒａｍｐ  ＤＡＣ）の自動パワー制御電圧Ｖａｐｃによって、送信用ＲＦ電力増幅器２０３の増幅ゲインが設定される。ランプ信号Ｄ／Ａ変換器３０９の動作条件だけでなくＲＦ受信信号アナログ信号処理サブユニット３０１とＲＦ送信信号アナログ信号処理サブユニット３０２の動作条件も同様に、ＲＦアナログ信号処理集積回路３００の内部の送信受信制御サブユニット３１０（Ｒｘ／Ｔｘ＿ＣＴＲＬ）により制御される。この送信受信制御サブユニット３１０は、第１インターフェース３１１（ＩＮＴ＿１）と第２インターフェース３１２（ＩＮＴ＿２）とディジタル信号経路Ｌ１、Ｌ２、Ｌ３、Ｌ４を介してベースバンド信号処理ＬＳＩ４００に接続される。
【００９１】
≪ＲＦアナログ信号処理集積回路のディジタルインターフェース≫
ディジタル信号経路Ｌ１のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御データ（Ｃｔｒｌ  Ｄａｔａ）であり、この制御データは設定動作のための命令コードと命令実行のための制御情報とを含んでいる。ディジタル信号経路Ｌ２のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御クロック（Ｃｔｒｌ  ＣＬｋ）であり、この制御クロックは設定動作のための同期制御信号である。ディジタル信号経路Ｌ３のディジタル信号は、ベースバンド信号処理ＬＳＩ４００から供給される制御イネーブル信号（Ｃｔｒｌ  Ｅｎ）である。この制御イネーブル信号（Ｃｔｒｌ  Ｅｎ）は、ベースバンド信号処理ＬＳＩ４００がＲＦアナログ信号処理集積回路３００の内部回路の送受信動作とフロントエンドモジュール２００の送受信動作の動作条件の設定を行う際に、ベースバンド信号処理ＬＳＩ４００によってイネーブルを可能とするレベルに駆動される。一方、ディジタル信号経路Ｌ４のディジタル信号は、複数のタイムスロットをひとつの設定単位とする動作設定の特殊動作モードで使用されるストローブ信号（Ｓｔｒｂ）である。この特殊動作モードではこのストローブ信号（Ｓｔｒｂ）がディジタル信号経路Ｌ４に出力される以前に、複数のタイムスロットをひとつの設定単位とする動作設定の予約が行われる。この特殊動作モードでの動作設定の予約完了の後、ストローブ信号（Ｓｔｒｂ）がＲＦアナログ信号処理集積回路３００の第２インターフェース３１２（ＩＮＴ＿２）に供給される。動作設定の予約がされた命令コードと命令実行のための制御情報とが、送信受信制御サブユニット３１０からＲＦアナログ信号処理サブユニット３０１、３０２やフロントエンドモジュール２００へタイムスロットのどのタイミングで供給されるかを、このストローブ信号（Ｓｔｒｂ）が決定する。
【００９２】
≪ＲＦアナログ信号処理集積回路のシステム基準クロック発振器≫
ＲＦアナログ信号処理集積回路３００は、システム基準クロック発振器３１４（ＶＣＸＯ）を持っている。システム基準クロック発振器３１４の出力に基づくシステム基準クロック信号ＳｙｓＣＬｋの発振周波数は、集積回路３００外部の水晶振動子５０１（Ｘｔａｌ）と自動周波数制御（ＡＦＣ）のためのＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ信号とによって安定に維持されることができる。尚、ＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）へ供給されるＡＦＣ制御ディジタル信号は、第１インターフェース３１１（ＩＮＴ＿１）にディジタル信号経路Ｌ１を介してベースバンド信号処理ＬＳＩ４００のベースバンドプロセッサコア４０１から供給される制御データ（Ｃｔｒｌ  Ｄａｔａ）の一種である数１０ＫＨｚから数１００ＫＨｚの低速データである。ベースバンド信号処理ＬＳＩ４００のベースバンドプロセッサコア４０１はディジタルベースバンド信号のディジタル信号処理により、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数の目標値２６ＭＨｚからの誤差を補正するようなＡＦＣ制御ディジタル信号を生成する。このＡＦＣ制御ディジタル信号はＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）によりＡＦＣ制御アナログ信号に変換されるので、システム基準クロック発振器３１４（ＶＣＸＯ）の可変容量素子の容量がＡＦＣ制御アナログ信号により制御される。その結果、システム基準クロック発振器３１４（ＶＣＸＯ）のシステム基準クロック信号ＳｙｓＣＬｋの発振周波数は、目標値２６ＭＨｚに一致するようになる。
【００９３】
≪モバイル端末装置の送受信動作≫
次に、前記モバイル端末装置の送受信動作について、説明する。ベースバンド信号処理ＬＳＩ４００が、ＲＦアナログ信号処理集積回路３００とフロントエンドモジュール２００とを用いて、ＧＳＭ方式もしくはＥＤＧＥ方式の通信を確立する。その際は、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）がＲＦアナログ信号処理集積回路３００にシステム基準クロック信号イネーブルＳｙｓＣＬｋＥｎを供給する。すると、ＲＦアナログ信号処理集積回路３００のシステム基準クロック発振器３１４の出力に基づくシステム基準クロック信号ＳｙｓＣＬｋは、送信受信制御サブユニット３１０の波形整形回路３１０３を介して、ベースバンド信号処理ＬＳＩ４００内部のＧＳＭタイマー４０３（ＧＳＭ  Ｔｉｍｅｒ）に供給される。この情報は、ベースバンド信号処理ＬＳＩ４００内部ベースバンドプロセッサコア４０１（ＢＢ＿Ｐｒ＿Ｃｏｒｅ）にも供給される。するとベースバンドプロセッサコア４０１内部のＣＰＵは、ＲＦディジタルインターフェース４０２（Ｄｉｇ＿ＲＦ＿ＩＮＴ）とディジタル信号経路Ｌ１、Ｌ２、Ｌ３、Ｌ４を介して時分割マルチプルアクセス方式におけるタイムスロットの動作設定を開始する。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）は、ＲＦアナログ信号処理集積回路３００のＲＦ受信信号アナログ信号処理サブユニット３０１により処理された受信ベースバンド信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には、位相変調成分を生成することで位相復調を実行する。この位相復調結果により、ベースバンド信号処理ＬＳＩ４００外部のＤ／Ａ変換器５０２（ＤＡＣ）とスピーカー５０３（ＳＰ）により通信相手の会話のオーディオ信号が得られる。一方、図１のモバイル端末装置を使用するユーザーが発声したアナログ・オーディオ信号は、マイク５０４（ＭＩＣ）とＡ／Ｄ変換器５０５（ＡＤＣ）によりディジタル・オーディオ信号に変換される。ベースバンドプロセッサコア４０１内部のディジタルシグナルプロセッサ（ＤＳＰ）はこのディジタル・オーディオ信号に関する信号処理を実行する。この信号処理により、事前に確立された通信がＧＳＭ方式の場合には位相復調を実行する。その結果、ＲＦアナログ信号処理集積回路３００のＲＦ送信信号アナログ信号処理サブユニット３０２により処理されるべき送信ベースバンド信号に位相変調成分を含ませることが可能となる。事前に確立された通信がＥＤＧＥ方式の場合には、通信の送受信情報に位相変調成分だけでなく振幅変調成分も含まれるので、通信のデータ転送レートを改善することができる。尚、ベースバンド信号処理ＬＳＩ４００は、内蔵メモリとしてＳＲＡＭ４０４を持ち、ＧＳＭ方式やＥＤＧＥ方式の通信の際のワークメモリとして利用できる。
【００９４】
また、ベースバンド信号処理ＬＳＩ４００は図示されていない外部不揮発性メモリと図示されていないアプリケーションプロセッサとに接続されることができる。アプリケーションプロセッサは、図示されていない液晶表示装置と図示されていないキー入力装置とに接続され、汎用プログラムやゲームを含む種々のアプリケーションプログラムを実行することができる。携帯電話等のモバイル機器のブートプログラム（起動イニシャライズプログラム）、オペレーティングシステムプログラム（ＯＳ）、ベースバンド信号処理ＬＳＩ４００の内部のディジタルシグナルプロセッサ（ＤＳＰ）によるＧＳＭ方式の受信ベースバンド信号に関する位相復調と送信ベースバンド信号に関する位相変調のためのプログラム、種々のアプリケーションプログラムは、外部不揮発性メモリに格納されることができる。
【００９５】
≪ＣＭＯＳレール・ツー・レール・アンプ≫
図１０は、本発明の一つの実施形態である図１のモバイル端末装置のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）を構成するＣＭＯＳレール・ツー・レール・アンプの構成を示す回路図である。図１０のＣＭＯＳレール・ツー・レール・アンプが図３に示したＣＭＯＳレール・ツー・レール・アンプと相違するのは、まず標準値が２．８ボルトで変動幅が２．６７ボルト（最小値）〜３．０ボルト（最大値）の外部電源電圧Ｖｄｄ＿ｅｘｔから略２．４５ボルトに安定に維持された内部安定化電源電圧Ｖｄｄ＿ｉｎｔを生成する基準電圧発生器ＲＶＧを図１０のＣＭＯＳレール・ツー・レール・アンプが更に含むことである。外部電源電圧Ｖｄｄ＿ｅｘｔが基準電圧発生器ＲＶＧのバンドギャップリファレンス回路ＢＧＲに供給されることにより、バンドギャップリファレンス回路ＢＧＲから略１．２３ボルトのバンドギャップリファレンス電圧Ｖｒｅｆが形成される。このリファレンス電圧Ｖｒｅｆから、略２．４５ボルトの安定な値に維持された内部安定化電源電圧ＶＲＥＦと内部安定化電源電圧Ｖｄｄ＿ｉｎｔとが形成される。
【００９６】
本発明の一つの実施形態である図１のモバイル端末装置のＡＦＣ制御用Ｄ／Ａ変換器３１５の第１ボルテージフォロワＡＭＰ１と第２ボルテージフォロワＡＭＰ２と第３ボルテージフォロワＡＭＰ３を構成するＣＭＯＳレール・ツー・レール・アンプでは、図１０に示すようにＮＭＯＳ差動入力回路ＮＭＯＳ＿ＤＡとバイアス回路ＢＩＡＳ＿ＣＫＴとＣＭＯＳ出力回路ＯＵＴ＿ＣＫＴとには外部電源電圧Ｖｄｄ＿ｅｘｔが供給される。このＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）の少なくとも第３ボルテージフォロワＡＭＰ３を構成するＣＭＯＳレール・ツー・レール・アンプでは、図１０に示すようにＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡには基準電圧発生器ＲＶＧから生成された略２．４５ボルトの内部安定化電源電圧Ｖｄｄ＿ｉｎｔが供給される。また、このＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）の第１ボルテージフォロワＡＭＰ１と第２ボルテージフォロワＡＭＰ２とを構成するＣＭＯＳレール・ツー・レール・アンプでも、図１０に示すようにＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡには基準電圧発生器ＲＶＧから生成された略２．４５ボルトの内部安定化電源電圧Ｖｄｄ＿ｉｎｔを供給することが推奨される。
【００９７】
≪ＡＦＣ制御用Ｄ／Ａ変換器≫
図１１は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されたＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の構成を示す回路図である。図１０のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）が図２に示したＡＦＣ制御用Ｄ／Ａ変換器３１５と相違するのは、ＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）の３個のボルテージフォロワＡＭＰ１、ＡＭＰ２、ＡＭＰ３に外部電源電圧Ｖｄｄ＿ｅｘｔとともに略２．４５ボルトの安定な値に維持された内部安定化電源電圧Ｖｄｄ＿ｉｎｔが供給されていることである。その結果、３個のボルテージフォロワＡＭＰ１、ＡＭＰ２、ＡＭＰ３の内部では、図１０に示すようにＮＭＯＳ差動入力回路ＮＭＯＳ＿ＤＡとバイアス回路ＢＩＡＳ＿ＣＫＴとＣＭＯＳ出力回路ＯＵＴ＿ＣＫＴとには外部電源電圧Ｖｄｄ＿ｅｘｔが供給され、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡには基準電圧発生器ＲＶＧから生成された略２．４５ボルトの内部安定化電源電圧Ｖｄｄ＿ｉｎｔが供給されている。尚、準電圧発生器ＲＶＧから内部安定化電源電圧Ｖｄｄ＿ｉｎｔとともに生成された略２．４５ボルトの内部安定化電源電圧ＶＲＥＦは、ＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）の第１可変分圧器ＶＤＩＶ１の最上段の抵抗Ｒに基準電圧として供給されている。
【００９８】
このように、ＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）の少なくとも第３ボルテージフォロワＡＭＰ３を構成するＣＭＯＳレール・ツー・レール・アンプでは、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡには基準電圧発生器ＲＶＧから生成された略安定に維持された内部安定化電源電圧Ｖｄｄ＿ｉｎｔが供給される。従って、外部電源電圧Ｖｄｄ＿ｅｘｔが変動しても、内部安定化電源電圧Ｖｄｄ＿ｉｎｔのレベルは極めて小さな変動に抑制される。その結果、外部電源電圧Ｖｄｄ＿ｅｘｔの変動によるＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡの電流源トランジスタとしてのＭＰ３の電流値の増大も小さな増大に抑制される。この時に、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡのＭＰ１、ＭＰ２の電気的特性のペア性のずれが多少あったとしても、ＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡの入力オフセット電圧Ｖｉｎｏｆｆｓｅｔ（Ｐ）が増大することはなく、最終的にＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを低減することができる。
【００９９】
≪シュミュレーション結果≫
図１２は、図１０に示したＣＭＯＳレール・ツー・レール・アンプのＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡの電流源トランジスタとしてのＭＰ３のソースを内部安定化電源電圧Ｖｄｄ＿ｉｎｔではなく従来と同様に外部電源電圧Ｖｄｄ＿ｅｘｔに接続した場合の図１１に示したＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。この場合のＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは、略−５．０ミリボルトから＋５．０ミリボルトと図８と略同様に極めて大きなレベルとなっている。
【０１００】
図１３は、図１０に示したＣＭＯＳレール・ツー・レール・アンプのＰＭＯＳ差動入力回路ＰＭＯＳ＿ＤＡの電流源トランジスタとしてのＭＰ３のソースを外部電源電圧Ｖｄｄ＿ｅｘｔではなく本発明の実施形態に従って内部安定化電源電圧Ｖｄｄ＿ｉｎｔに接続した場合の図１１に示したＡＦＣ制御用Ｄ／Ａ変換器３１５のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔを示したシュミュレーション結果を示す図である。この本発明の実施形態の場合のＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは、略−２．０ミリボルトから＋１．０ミリボルトと、図５から図９までの特性と図１２の特性と比較して、略同様に極めて小さなレベルに低減されていることが理解できる。
【０１０１】
尚、この略−２．０ミリボルトから＋１．０ミリボルトの極めて小さなレベルのＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔは、図１０のＣＭＯＳレール・ツー・レール・アンプの基準電圧発生器ＲＶＧのバンドギャップリファレンス回路ＢＧＲから発生される略１．２３ボルトのバンドギャップリファレンス電圧Ｖｒｅｆが外部電源電圧Ｖｄｄ＿ｅｘｔの変動により若干ながら変動するためと推測される。
【０１０２】
≪フラクショナルＮ−ＰＬＬ≫
図１４は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路３００（ＲＦ＿ＩＣ）の内部に配置されたフラクショナルＮ−ＰＬＬのフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈの構成を示す図である。
【０１０３】
同図に示すように、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、水晶振動子ＸｔａｌとＡＦＣ制御用Ｄ／Ａ変換器３１５（ＡＦＣＤＡＣ）のＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）とによって安定でかつ正確な基準発振周波数ｆＲＥＦに設定された基準周波数発振器（ＶＣＸＯ）３１４を含む。この基準発振周波数ｆＲＥＦは、例えば２６ＭＨｚの周波数に設定されている。基準周波数発振器（ＶＣＸＯ）３１４からの基準発振周波数ｆＲＥＦの基準周波数信号は、フラクショナルＰＬＬ回路の位相比較器ＰＤＣの一方の入力端子に供給されている。位相比較器ＰＤＣの出力は、チャージポンプ回路ＣＰＣとローパスフィルターＬＦＣとを介してＲＦ電圧制御発振器ＲＦＶＣＯに供給される。このＲＦ電圧制御発振器ＲＦＶＣＯの出力は分周器ＤＩＶの入力に供給され、分周器ＤＩＶの分周出力信号は位相比較器ＰＤＣの他方の入力端子に供給される。分周器ＤＩＶの分周比を制御する制御入力端子には、分周比設定ロジックＤＲＳＬに接続され、分周比設定ロジックＤＲＳＬには図示しないベースバンドＬＳＩからのＲＦ通信のためのチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆが供給される。尚、分周器ＤＩＶはカウンタで構成され、例えばＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化をゼロからカウントアップして、分周比を制御する制御入力端子に設定された値から１を引いた値の頻度で、分周器ＤＩＶの分周出力信号をローレベルからハイレベルに変化させる。分周器ＤＩＶの分周出力信号がハイレベルとなったら、次のＲＦ電圧制御発振器ＲＦＶＣＯの出力のローレベルからハイレベルへの変化により、カウンタのカウント値をゼロとし、分周器ＤＩＶの分周出力信号をローレベルに戻して、次の分周動作を実行する。分周比設定ロジックＤＲＳＬは、分周比演算器ＤＲＡＬＵとΣΔ変調器ΣΔＭｏｄと加算器ＡＤＤとから構成されている。まず、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔと分数ユニットＦｒａとは、入力されたチャンネル選択情報Ｃｈａｎｎｅｌ＿ｉｎｆに基づいて整数値情報Ｉと分数値情報Ｆとを計算する。分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉは加算器ＡＤＤの一方の入力端子に供給され、分周比演算器ＤＲＡＬＵの分数ユニットＦｒａからの分数値情報ＦはΣΔ変調器ΣΔＭｏｄに供給され、ΣΔ変調器ΣΔＭｏｄには基準周波数発振器（ＶＣＸＯ）３１４からの基準周波数信号はｆＲＥＦが動作クロック信号として更に供給される。一方、ΣΔ変調器ΣΔＭｏｄは内部情報として分周比を設定する分母情報Ｇを保持している。一例として、分母情報Ｇは、１６２５に設定されている。ΣΔ変調器ΣΔＭｏｄは、分数値情報Ｆと分母情報Ｇとから、分数値情報Ｆ÷分母情報Ｇ、一例として４０３／１６２５の分数（フラクション）の情報を持つ出力信号Ｆ／Ｇを生成して、加算器ＡＤＤの他方の入力端子に供給する。加算器ＡＤＤは整数値情報Ｉ（一例として、Ｉ＝１３７）と出力信号Ｆ／ＧとからＩ＋Ｆ／Ｇ、一例として１３７＋（４０３／１６２５）＝１３７．２４８の出力情報を平均分周比Ｎとして分周器ＤＩＶに供給する。その結果、分周器ＤＩＶの平均分周比が１３７．２４８と整数と分数（小数）とを含む値に設定される。従って、フラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈは、基準周波数発振器（ＶＣＸＯ）３１４からの基準発振周波数ｆＲＥＦの２６ＭＨｚと平均分周比Ｎ（１３７．２４８）とを乗算した３５６８．４４８ＭＨｚの発振周波数ｆＲＦＶＣＯのＲＦ発振出力信号を生成する。また、平均分周比Ｎについて詳しく述べると、分周比演算器ＤＲＡＬＵの整数ユニットＩｎｔからの整数値情報Ｉ（Ｉ＝１３７）と、ΣΔ変調器ΣΔＭｏｄからの出力信号Ｆ／Ｇに応じた頻度（４０３／１６２５）で発生するオーバーフロー・１ビット出力とに応答して、分周器ＤＩＶの分周比ｎはｎ（＝Ｉ＝１３７）からｎ＋１（=Ｉ＋１＝１３８）に変更される。従って、分周器ＤＩＶの分周比がｎ（＝Ｉ＝１３７）となる頻度は１２２２／１６２５＝７５．２％で、分周器ＤＩＶの分周比がｎ＋１（=Ｉ＋１＝１３８）となる頻度は４０３／１６２５＝２４．８％である。従って、平均分周比Ｎは、１３７×０．７５２＋１３８×０．２４８＝１３７．２４８となる。
【０１０４】
また、基準周波数発振器（ＶＣＸＯ）３１４を含むフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを用いて通信用半導体集積回路ＲＦ  ＩＣの送信系信号処理サブユニットの周波数制御を行うものである。さらに、このフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈを構成するフラクショナルＮ−ＰＬＬ回路のクローズドループ帯域は、１００ＫＨｚよりも遥かに低い数十ＫＨｚのオーダーに設定されている。このクローズドループ帯域の具体的な一例は、３０ＫＨｚである。この送信系信号処理サブユニットは、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬを含んでいる。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力である発振周波数ｆＲＦＶＣＯ（３５６８．４４８ＭＨｚ）のＲＦ発振出力信号が分周比２６に設定された中間周波数分周器ＩＦ  ＤＩＶに供給されることにより、中間周波数分周器ＩＦ  ＤＩＶの出力から２倍中間周波数信号（１３７．２４８ＭＨｚ）が形成される。この２倍中間周波数信号（１３７．２４８ＭＨｚ）が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑにはベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる２つの中間周波数信号（６８．６２４ＭＨｚ）とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号（６８．６２４ＭＨｚ）が形成される。この中間周波送信信号（６８．６２４ＭＨｚ）は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることにより、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの周波数が略１７１５．６ＭＨｚに制御される。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号はバッファアンプＢＦを介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給され、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には分周比２に設定されたＲＦ分周器ＲＦ  ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）が供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭではＲＦ送信用電圧制御発振器ＴＸＶＣＯからの発振信号（略１７１５．６ＭＨｚ）とＲＦ分周器ＲＦ  ＤＩＶからのダウンミキサー用ＲＦ信号（１７８４．２２４ＭＨｚ）とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、差の周波数である１７８４．２２４ＭＨｚ−１７１５．６ＭＨｚ＝６８．６２４ＭＨｚの帰還信号が形成されて、位相比較器ＰＣの他方の入力端子に供給される。位相比較器ＰＣの二つの入力信号の位相と周波数とが一致するように送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬが負帰還制御を行い、その結果、ＲＦ送信用電圧制御発振器ＴＸＶＣＯからの正確な１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの信号が得られるようになる。また、位相比��器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦ（６８．６２４ＭＨｚ）が供給されている。更に、位相比較器ＰＣの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを分周比２により分周した分周ＲＦ発振周波数ｆＲＦＶＣＯ／２からＲＦ送信用電圧制御発振器ＴＸＶＣＯのＲＦ送信周波数信号の周波数ｆＴＸＶＣＯを減算した差周波数信号（ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ）が供給されている。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１０５】
ｆＩＦ＝ｆＲＦＶＣＯ／２−ｆＴＸＶＣＯ    …（５）式
上記の式を、変形すると下記の式が得られる。
【０１０６】
ｆＴＸＶＣＯ＝ｆＲＦＶＣＯ／２−ｆＩＦ    …（６）式
＝（３５６８．４４８ＭＨｚ／２）−６８．６２４ＭＨｚ
＝１７８４．２２４ＭＨｚ−６８．６２４ＭＨｚ
＝１７１５．６ＭＨｚ
従って、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯは、フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈ内部のＲＦ電圧制御発振器ＲＦＶＣＯから生成されるＲＦ発振出力信号の発振周波数ｆＲＦＶＣＯと送信ミキサーの出力に接続された加算器の出力の中間周波送信信号ｆＩＦとに応答して正確に設定される。また、この中間周波送信信号ｆＩＦも、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信周波数ｆＴＸＶＣＯにより正確に設定される。
【０１０７】
一方、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬ内部のＲＦ送信用電圧制御発振器ＴＸＶＣＯから生成されるＲＦ送信信号は、ＲＦ電力増幅器とアンテナスイッチとを介してアンテナから基地局へ送信される。
【０１０８】
更に、図１４に示したフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ−ＰＬＬ回路では、希望するチャンネルを選択するとともに変調を捕捉するために十分な周波数帯域と精密な周波数解像度を得るに際して極めて重要な基準周波数発振器の発振周波数を制御するためのＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の外部電源電圧の変動による変動を低減することができる。その結果、通信データレートの大きなＥＤＧＥ方式での送受信でのデータ精度を向上することができるとともに、送信時のＲＦ送信信号の正規の周波数スペクトラムの外の隣接妨害信号のレベルも低減することが可能である。
【０１０９】
ＲＦ送信信号の正規の周波数スペクトラムの外への隣接妨害信号は、最終的にはＲＦ  ＩＣの送信系信号処理サブユニットの出力に接続されたＲＦ電力増幅器によって電力増幅された後、携帯電話端末機器のアンテナから隣接妨害信号として送信されることなる。ＲＦ送信用電圧制御発振器ＴＸＶＣＯの出力信号である１７１５．６ＭＨｚのＲＦ送信周波数ｆＴＸＶＣＯの近傍±４００ＫＨｚの漏洩信号成分は、ＧＭＳＫ(Gaussian minimum Shift Keying)の規格によって所定値（−６０ｄＢｍ）以下に厳しく定められている。
【０１１０】
図１８は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示し、太い実線ＰＳＤがＧＭＳＫの規格によって規定されたレベルである。中心周波数（ＲＦ送信周波数）の近傍±２００ＫＨｚでの減衰量は−３０ｄＢｍ以下とされ、中心周波数（ＲＦ送信周波数）の近傍±４００ＫＨｚでの減衰量は−６０ｄＢｍ以下とされている。細い実線は、この規格を満足する例を示している。図１０に示したＡＦＣ制御アナログ出力信号（ＶＴＵＮＥ）の変動ΔＶｏｕｔの極めて小さいＡＦＣ制御用Ｄ／Ａ変換器（ＡＦＣＤＡＣ）３１５と図１４に示した十分な周波数帯域と精密な周波数解像度を持つフラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのフラクショナルＮ−ＰＬＬ回路とを組み合わせて使用することにより、ＧＭＳＫの厳しい規格を達成することが可能となる。
【０１１１】
≪本発明のより具体的な実施形態≫
図１５は、本発明のより具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。図１５に示したＲＦ  ＩＣは、基地局からの受信動作と基地局への送信動作の両方でＧＳＭ８５０ＭＨｚ、ＧＳＭ９００ＭＨｚ、ＤＣＳ１８００ＭＨｚ、ＰＣＳ１９００ＭＨｚのクワッドバンドの４つのバンドに対応するように構成されている。尚、ＤＣＳはＤｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍの略称、ＰＣＳはＰｅｒｓｏｎａｌ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ  Ｓｙｓｔｅｍの略称である。尚、図１５において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１４を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。
【０１１２】
尚、クワッドバンドのバンドに対応するこのＲＦ  ＩＣは、図１４で説明したフラクショナルシンサセイザＦｒｃｔ＿Ｓｙｎｔｈと、ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵと、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵとから構成されている。携帯電話端末機器のアンテナＡＮＴで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵに供給される。ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵは入力されたＲＦ受信信号を復調することによって受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱを生成して、受信ベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱをベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給する。ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵには、ベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）から送信ベースバンド信号ＴｘＡＢＩ、ＴｘＡＢＱが供給される。ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵは入力された送信ベースバンド信号を変調することによりＲＦ送信信号を形成して、ＲＦ電力増幅器ＲＦ＿ＰＡ１、ＲＤ＿ＰＡ２とアンテナスイッチＡＮＴＳＷとを介して携帯電話端末機器のアンテナＡＮＴに供給する。
【０１１３】
まず、ＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵの受信動作を、説明する。携帯電話端末機器のアンテナで受信されたＲＦ受信信号はアンテナスイッチＡＮＴＳＷと表面弾性波フィルターＳＡＷとを介して、４つのローノイズアンプに供給される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域は８６９ＭＨｚ〜８９４ＭＨｚで、第１ローノイズアンプＬＮＡ１によって増幅される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域は９２５ＭＨｚ〜９６０ＭＨｚで、第２ローノイズアンプＬＮＡ２によって増幅される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚで、第３ローノイズアンプＬＮＡ３によって増幅される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚで、第４ローノイズアンプＬＮＡ４によって増幅される。４つのローノイズアンプＬＮＡ１〜ＬＮＡ４のＲＦ増幅受信出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力端子に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力端子には、９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。ＧＳＭ８５０ＭＨｚまたはＧＳＭ９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が分周比２の１／２分周器ＤＩＶ１を介して９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に供給される。ＤＣＳ１８００ＭＨｚまたはＰＣＳ１９００ＭＨｚの受信モードでは、ＲＦ電圧制御発振器ＲＦＶＣＯの出力が直接に９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）へ供給される。混合回路ＲＸ−ＭＩＸ＿Ｉの出力と混合回路ＲＸ−ＭＩＸ＿Ｑの出力とから、それぞれ受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとが生成される。受信ベースバンド信号ＲｘＡＢＩと受信ベースバンド信号ＲｘＡＢＱとは、それぞれ可変利得増幅器ＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、フィルター回路ＦＣＩ１、ＦＣＩ２、ＦＣＩ３バッファ増幅器ＢＡＩと可変利得増幅器ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３、フィルター回路ＦＣＱ１、ＦＣＱ２、ＦＣＱ３バッファ増幅器ＢＡＱとを介してベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）へ供給される。
【０１１４】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の周波数帯域の８６９ＭＨｚ〜８９４ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３４７６ＭＨｚ〜３５７６ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、８６９ＭＨｚ〜８９４ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ８５０ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ８５０の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の周波数帯域の９２５ＭＨｚ〜９６０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３７００ＭＨｚ〜３８４０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された分周器ＤＩＶ１（１／２）と９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）とにより１／４分周されて、９２５ＭＨｚ〜９６０ＭＨｚに１／４分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＧＳＭ９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＧＳＭ９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の周波数帯域は１８０５ＭＨｚ〜１８８０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３６１０ＭＨｚ〜３７６０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１８０５ＭＨｚ〜１８８０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＤＣＳ１８００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＤＣＳ１８００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の周波数帯域は１９３０ＭＨｚ〜１９９０ＭＨｚの受信動作に対応するため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８６０ＭＨｚ〜３９８０ＭＨｚに設定される。このＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）により１／２分周されて、１９３０ＭＨｚ〜１９９０ＭＨｚに１／２分周されたＲＦ分周周波数信号が受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑに供給される。従って、二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの出力から、ＰＣＳ１９００ＭＨｚのバンドのＲＦ受信信号Ｒｘ_ＰＣＳ１９００の受信によるアナログベースバンド受信信号ＲｘＡＢＩ、ＲＸＡＢＱが形成される。
【０１１５】
次に、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの送信動作を、説明する。フラクショナルシンサセイザＦｒｃｔ＿ＳｙｎｔｈのＲＦ電圧制御発振器ＲＦＶＣＯの出力のＲＦ発振出力信号が所定の分周比に設定された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）に供給されることにより、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の出力から２倍中間周波数信号が形成される。この２倍中間周波数信号が９０°位相シフター９０ｄｅｇＳｈｉｆｔの入力に供給されることにより９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号が形成される。送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿ＱにはベースバンドＬＳＩ（ＢＢ＿ＬＳＩ）からのベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱと９０°位相の異なる６８．６２４ＭＨｚの２つの中間周波数信号とが供給されることにより、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された６８．６２４ＭＨｚの中間周波送信信号が形成される。この６８．６２４ＭＨｚの中間周波送信信号は、位相比較器ＰＣの一方の入力端子に供給される。位相比較器ＰＣの出力はローパスフィルターＬＰＦ１を介してＲＦ送信用電圧制御発振器ＴＸＶＣＯに供給されることによって、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数が略３４３１．２ＭＨｚに制御される。ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域は８２４ＭＨｚ〜８４９ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３２９６ＭＨｚ〜３３９６ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域は８８０ＭＨｚ〜９１５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３５２０ＭＨｚ〜３６６０ＭＨｚが分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して第１ＲＦ電力増幅器ＲＦ＿ＰＡ１の入力に供給される。ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域は１７１０ＭＨｚ〜１７８５ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３４２０ＭＨｚ〜３５７０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域は１８５０ＭＨｚ〜１９１０ＭＨｚで、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号３７００ＭＨｚ〜３８２０ＭＨｚが分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して第２ＲＦ電力増幅器ＲＦ＿ＰＡ２の入力に供給される。
【０１１６】
ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された２個の分周器ＤＩＶ５（１／２）、分周器ＤＩＶ３（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／４分周信号が２個の分周器ＤＩＶ１（１／２）、ＤＩＶ４（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは、発振周波数ｆＲＦＶＣＯの１／４分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／４分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／４）×ｆＲＦＶＣＯ−（１／４）ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力にはベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１１７】
ｆＲＦＶＣＯ／５２＝（１／４）×ｆＲＦＶＣＯ−（１／４）×ｆＴＸＶＣＯ
（１／４）×ｆＴＸＶＣＯ＝（１／４）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（１３−１）／５２）×ｆＲＦＶＣＯ
＝（１２／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝４．３３３３３×（１／４）×ｆＴＸＶＣＯ
従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４８ＭＨｚとＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯをＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／４分周信号（（１／４）×ｆＴＸＶＣＯ）の４．３３３３３倍に設定すれば良い。従って、ＧＳＭ８５０ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ８５０の周波数帯域の８２４ＭＨｚ〜８４９ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５７０．６６３９ＭＨｚ〜３６７８．９９７１ＭＨｚに設定すれば良い。ＧＳＭ９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＧＳＭ９００の周波数帯域の８８０ＭＨｚ〜９１５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８１３．３３０４ＭＨｚ〜３９７４．９９７ＭＨｚに設定すれば良い。
【０１１８】
ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは分周比２に設定された１個の分周器ＤＩＶ１（１／２）を介して送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。また、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの送信ミキサーを構成する二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑに接続された９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）に接続された中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦは２６に設定されている。従って、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号が分周比２に設定された１個の分周器ＤＩＶ５（１／２）を介して位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの一方の入力端子に供給される。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの他方の入力端子には、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯの１／２分周信号が１個の分周器ＤＩＶ１（１／２）を介して供給されている。位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭでは発振周波数ｆＲＦＶＣＯの１／２分周信号とＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの発振出力信号の１／２分周信号とのミキシングが行われる。従って、位相制御帰還用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの出力から、（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯの差の周波数の帰還信号が形成されて、送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの位相比較器ＰＣの他方の入力端子に供給される。また、位相比較器ＰＣの一方の入力端子には、送信ミキサーＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの出力に接続された加算器の出力でベクトル合成された中間周波送信信号ｆＩＦが供給されている。この中間周波送信信号ｆＩＦは、中間周波数分周器ＤＩＶ２（１／ＮＩＦ）の分周比ＮＩＦである２６と９０°位相シフター９０ｄｅｇＳｈｉｆｔでの１／２分周機能により、ｆＲＦＶＣＯ／５２となる。送信系オフセットＰＬＬ回路ＴＸ＿Ｏｆｆｓｅｔ＿ＰＬＬの負帰還制御によって、位相比較器ＰＣの一方の入力端子の基準周波数と位相比較器ＰＣの他方の入力端子の負帰還周波数とは一致するので、下記の関係が成立する。
【０１１９】
ｆＲＦＶＣＯ／５２＝（１／２）×ｆＲＦＶＣＯ−（１／２）×ｆＴＸＶＣＯ
（１／２）×ｆＴＸＶＣＯ＝（１／２）×ｆＲＦＶＣＯ−ｆＲＦＶＣＯ／５２
＝（（２６−１）／５２）×ｆＲＦＶＣＯ＝（２５／５２）×ｆＲＦＶＣＯ
∴ｆＲＦＶＣＯ＝２．０８×（１／２）×ｆＴＸＶＣＯ
従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚとＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚとの送信動作に対応する必要がある。そのため、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯを、ＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数ｆＴＸＶＣＯの１／２分周信号（（１／２）×ｆＴＸＶＣＯ）の２．０８倍に設定すれば良い。従って、ＤＣＳ１８００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＤＣＳ１８００の周波数帯域の１７１０ＭＨｚ〜１７８５ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３５５６．８ＭＨｚ〜３７１２．８ＭＨｚに設定すれば良い。ＰＣＳ１９００ＭＨｚのバンドのＲＦ送信信号Ｔｘ_ＰＣＳ１９００の周波数帯域の１８５０ＭＨｚ〜１９１０ＭＨｚに対応して、ＲＦ電圧制御発振器ＲＦＶＣＯの発振周波数ｆＲＦＶＣＯは３８４８ＭＨｚ〜３９７２．８ＭＨｚに設定すれば良い。
【０１２０】
図１６は、本発明の更に具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。
【０１２１】
このＲＦ  ＩＣは、基地局と通信端末機器との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するためのポーラループ方式の送信方式を採用している。
【０１２２】
ＲＦ  ＩＣのひとつの半導体チップは、３つのサブユニットＦｒｃｔ＿Ｓｙｎｔｈ、ＲＸ  ＳＰＵ、ＴＸ  ＳＰＵを含んでいる。図１６には、ＲＦ  ＩＣ以外にも、携帯電話端末機器の送受信用のアンテナＡＮＴと、フロントエンドモジュールＦＥＭも示されている。フロントエンドモジュールＦＥＭは、アンテナスイッチＡＮＴ＿ＳＷと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡからの送信電力を検出するためのパワーカップラーＣＰＬとを含んでいる。
【０１２３】
図１６において、Ｆｒｃｔ＿Ｓｙｎｔｈは、図１４を用いて説明したフラクショナルＰＬＬ回路もしくはフラクショナルシンサセイザで構成されたＲＦキャリア同期サブユニットである。ＲＦキャリア同期サブユニットＦｒｃｔ＿Ｓｙｎｔｈでは、集積回路ＲＦ  ＩＣの外部の水晶振動子Ｘｔａｌによって発振周波数周波数ｆＲＥＦが安定に維持されたシステム基準クロック発振器ＶＣＸＯからのシステム基準クロック信号が印加されたフラクショナル周波数シンセサイザは、ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯも安定に維持する。ＲＦ発振器ＲＦＶＣＯのＲＦ出力が分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）に供給されることにより、分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）の出力からＲＦ信号ΦＲＦが得られる。このＲＦ信号ΦＲＦは、通信用ＲＦアナログ信号処理集積回路ＲＦ  ＩＣ内部のＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵとＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵとに供給される。すなわち、ＲＦ送信信号アナログ信号処理サブユニット３０２ＴＸ  ＳＰＵが、ＥＤＧＥ方式に対応するためのポーラループ方式で構成されている。
【０１２４】
受信状態に設定されたタイムスロットでは、フロントエンドモジュールＦＥＭのアンテナスイッチＡＮＴ＿ＳＷは上側に接続される。従って、アンテナＡＮＴで受信されたＲＦ受信信号は、例えば表面弾性波デバイスにより構成された受信フィルタＳＡＷを介してＲＦ受信信号アナログ信号処理サブユニットＲＸ  ＳＰＵのローノイズアンプＬＮＡの入力に供給される。このローノイズアンプＬＮＡのＲＦ増幅出力信号は、受信ミキサーを構成する二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの一方の入力に供給される。二つの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿Ｑの他方の入力には、分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）からのＲＦ信号ΦＲＦに基づいて９０°位相シフター９０ｄｅｇＳｈｉｆｔ（１／２）で形成された９０°位相を有する２つのＲＦキャリア信号が供給される。その結果、受信ミキサーの混合回路ＲＸ−ＭＩＸ＿Ｉ、ＲＸ−ＭＩＸ＿ＱではＲＦ受信信号周波数からベースバンド信号周波数へのダイレクトダウン周波数コンバージョンが実行されて、出力から受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱが得られる。この受信アナログベースバンド信号ＲｘＡＢＩ、ＲｘＡＢＱは受信タイムスロット設定で利得が調整された可変利得アンプＰＧＡＩ１、ＰＧＡＩ２、ＰＧＡＩ３、ＰＧＡＱ１、ＰＧＡＱ２、ＰＧＡＱ３で増幅された後、ＲＦ  ＩＣのチップ内のＡ／Ｄ変換器によりディジタル信号に変換される。このディジタル受信信号は、図示されていないベースバンド信号処理ＬＳＩへ供給される。
【０１２５】
送信状態に設定されたタイムスロットでは、図示されていないベースバンド信号処理ＬＳＩからディジタル送信ベースバンド信号がＲＦ  ＩＣに供給される。その結果、ＲＦ  ＩＣ内部の図示されていないＤ／Ａ変換器の出力から、アナログベースバンド送信信号ＴｘＡＢＩ、ＴｘＡＢＱがＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの送信ミキサーの二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの一方の入力に供給される。ＲＦ発振器ＲＦＶＣＯのＲＦ発振周波数ｆＲＦＶＣＯが中間周波数分周器ＤＩＶ２（１／ＮＩＦ）で分周されることによって、中間周波数ｆＩＦの信号ΦＩＦが得られる。このＩＦ信号ΦＩＦに基づき９０°位相シフター９０ｄｅｇＳｈｉｆｔで形成された９０°位相を有する２つのＩＦ送信キャリア信号が二つの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑの他方の入力に供給される。その結果、送信ミキサーの混合回路ＴＸ−ＭＩＸ＿Ｉ、ＴＸ−ＭＩＸ＿Ｑでは、アナログベースバンド送信信号の周波数からＩＦ送信信号への周波数アップコンバージョンが実行されて、加算器からベクトル合成されたひとつのＩＦ送信変調信号が得られる。加算器からのＩＦ送信変調信号はＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵの位相変調成分の送信のためのＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの一方の入力に供給されている。ＰＭループ回路ＰＭ  ＬＰでは、位相比較器ＰＣの出力はチャージポンプＣＰとローパスフィルタＬＦ１を介して送信用発振器ＴＸＶＣＯの制御入力に伝達される。
【０１２６】
送信用発振器ＴＸＶＣＯの出力に入力が接続されたバッファアンプＢＦには、電圧レギュレータＶｒｅｇからの動作電圧が供給されている。送信用電圧制御発振器ＴＸＶＣＯの出力は分周器ＤＩＶ１（ＤＩＶ４）（１／２  ｏｒ  １／４）からＲＦ信号ΦＲＦが供給されたＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭの入力に供給されることによって、ＤＷＮ＿ＭＩＸ＿ＰＭの出力から第１ＩＦ送信帰還信号が得られる。送信タイムスロットがＧＳＭ方式の場合の位相変調情報は、この第１ＩＦ送信帰還信号がスイッチＳＷ＿１を介してＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの他方の入力に供給される。この結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力である送信信号はＧＳＭ方式の正確な位相変調情報を含むようになる。また、送信タイムスロットがＧＳＭ方式の場合の送信電力情報（送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲイン）は、ＲＦ  ＩＣ内部のランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ出力電圧Ｖｒａｍｐで指定される。このランプ出力電圧Ｖｒａｍｐが、スイッチＳＷ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。このフィルタからのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定される。尚、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣにベースバンドＬＳＩのようなベースバンド信号処理ユニットから供給されるディジタルランプ入力信号は、送信電力のレベルを示す送信電力レベル指示信号であり、基地局と通信端末機器との距離に比例して送信電力レベルを高く制御するものである。このランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣの出力から、アナログのランプ出力電圧Ｖｒａｍｐが生成される。
【０１２７】
一方、送信タイムスロットがＥＤＧＥ方式の場合は、加算器からのＩＦ送信変調信号は、位相変調情報だけではなく振幅変調情報も含むことになる。従って、加算器からＩＦ送信変調信号はＰＭループ回路ＰＭ  ＬＰを構成する位相比較器ＰＣの一方の入力に供給されるだけではなく、ＡＭループ回路ＡＭ  ＬＰを構成する振幅比較器ＡＣの一方の入力に供給される。この時には、位相比較器ＰＣの他方の入力には、送信用発振器ＴＸＶＣＯの出力がＰＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＰＭを介して供給されるのではない。むしろ、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）が、パワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して位相比較器ＰＣの他方の入力に供給されることとなる。また、ＡＭループ回路ＡＭ  ＬＰを構成する振幅比較器ＡＣの他方の入力にも、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されることとなる。ＡＭループ回路ＡＭ  ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰ、スイッチＷＳ２を介して１０ＭＨｚフィルタ（１０ＭＨｚＦｉｌｔｅｒ）に供給される。この結果、まずＰＭループ回路ＰＭ  ＬＰによって、送信用発振器ＴＸＶＣＯのＲＦ発振出力信号を増幅する送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な位相変調情報を含むようになる。さらに、ＡＭループ回路ＡＭ  ＬＰによって、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの出力の送信電力信号はＥＤＧＥ方式の正確な振幅変調情報を含むようになる。
【０１２８】
尚、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を検出するパワーカップラーＣＰＬとしては、ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力を電磁気的もしくは容量的に検出するカップラーを採用することができる。このパワーカップラーＣＰＬとしては、それ以外に、カレントセンス形カップラーも採用することができる。このカレントセンス形カップラーでは、ＲＦ電力増幅器ＲＦ＿ＰＡの最終段パワー増幅素子のＤＣ・ＡＣ動作電流に比例する小さな検出ＤＣ・ＡＣ動作電流を検出増幅素子に流すものである。
【０１２９】
図１６のＲＦ  ＩＣでは、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ電圧Ｖｒａｍｐに応答するＡＭループ回路ＡＭ  ＬＰの二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得は逆方向となるように、制御回路ＣＮＴＬが１０ビットのディジタルランプ信号に応答して８ビットの２つの制御信号を生成する。すなわち、ランプ電圧Ｖｒａｍｐに応答して可変利得回路ＭＶＧＡの利得が減少する時には、可変利得回路ＩＶＧＡの利得が増加することで、二つの可変利得回路ＭＶＧＡ、ＩＶＧＡの利得の和がほぼ一定となる。この結果、ＡＭループ回路ＡＭ  ＬＰのオープンループ周波数特性の位相余裕がランプ電圧Ｖｒａｍｐに応答して著しく小さくなることを軽減している。
【０１３０】
図１７は、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するため図１６に示したポーラループ方式の送信方式を採用したＲＦ  ＩＣとは、異なるＲＦ  ＩＣである。すなわち、図１７に示したＲＦ  ＩＣは、基地局との通信が位相変調ともに振幅変調を使用するＥＤＧＥ方式に対応するために、ポーラモジュレータ方式の送信方式を採用しており、ＲＦ送信信号アナログ信号処理サブユニットＴＸ  ＳＰＵがＥＤＧＥ方式に対応するためのポーラモジュレータ方式で構成されている。
【０１３１】
すなわち、送信用変調回路ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑにより形成された送信用中間周波数信号に基づいて送信用ＲＦ電力増幅器ＲＦ＿ＰＡからのＲＦ送信出力信号の振幅を制御する振幅変調ループ制御回路ＡＭ＿ＬＰは、下記のように構成されている。
【０１３２】
このＡＭループ回路ＡＭ  ＬＰでは、振幅比較器ＡＣの出力はローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介してバッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡに供給される。ＡＭループ回路ＡＭ  ＬＰの位相比較器ＡＣの一方の入力端子には、送信用変調回路（ＴＸ＿ＭＩＸ＿Ｉ、ＴＸ＿ＭＩＸ＿Ｑ）で形成された送信用中間周波数信号が供給されている。この位相比較器ＡＣの他方の入力端子には、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力に関係する情報（ＲＦ送信電力レベルＲＦＰＬＶ）がパワーカップラーＣＰＬ、可変利得回路ＭＶＧＡ、ＡＭループ用周波数ダウンミキサーＤＷＮ＿ＭＩＸ＿ＡＭを介して供給されている。その結果、振幅比較器ＡＣの一方の入力端子のＩＦ信号振幅に他方の入力端子のＩＦ信号振幅が一致するように、バッファアンプＢＦの出力と送信用電圧制御発振器ＴＸＶＣＯの入力との間に挿入された振幅変調用可変利得増幅器ＶＧＡの利得がローパスフィルタＬＦ２、可変利得回路ＩＶＧＡ、電圧・電流変換器Ｖ／Ｉ、チャージポンプＣＰを介して振幅比較器ＡＣの出力により制御される。その結果、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの送信電力は、ＥＤＧＥ方式の正確な振幅変調情報を含むことになる。
【０１３３】
尚、ＧＳＭ方式の場合もＥＤＧＥ方式の場合も、ランプ信号Ｄ／Ａ変換器Ｒａｍｐ  ＤＡＣのランプ出力電圧Ｖｒａｍｐと、送信用ＲＦ電力増幅器２０３の送信電力を検出するパワーカップラーＣＰＬと電力検出回路ＰＤＥＴとからの送信電力検出信号Ｖｄｅｔとが、誤差増幅器Ｅｒｒ＿Ａｍｐに供給される。誤差増幅器Ｅｒｒ＿Ａｍｐの出力からの自動パワー制御電圧Ｖａｐｃによる電源電圧制御もしくはバイアス電圧制御により、送信用ＲＦ電力増幅器ＲＦ＿ＰＡの増幅ゲインは基地局と携帯通信端末装置との距離に比例して設定され、ＡＰＣ制御が行われる。
【０１３４】
図１９は、本発明の一つの実施形態である図１のモバイル端末装置のＡＦＣ制御用のＤ／Ａ変換器３１５（ＡＦＣＤＡＣ）の３個のボルテージフォロワ（ＡＭＰ１、ＡＭＰ２、ＡＭＰ３）を構成するＣＭＯＳレール・ツー・レール・アンプの他の構成を示す回路図である。図１９のＣＭＯＳレール・ツー・レール・アンプが図１０に示したＣＭＯＳレール・ツー・レール・アンプと相違するのは、主としてＣＭＯＳ出力回路ＯＵＴ＿ＣＫＴの構成である。図１９のＣＭＯＳ出力回路ＯＵＴ＿ＣＫＴでは、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）のＮＭＯＳのＭＮ１、ＭＮ２の負荷素子としてのＰＭＯＳのＭＰ６、ＭＰ７は他のＰＭＯＳのＭＰ１０、ＭＰ１１と直列に接続されている。また、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）のＰＭＯＳのＭＰ１、ＭＰ２の負荷素子としてのＮＭＯＳのＭＮ８、ＭＮ９は他のＮＭＯＳのＭＮ１２、ＭＮ１３と直列に接続されている。ＮＭＯＳのＭＮ８、ＭＮ９のゲートには第１バイアス電圧Ｖｂ１が供給され、ＮＭＯＳのＭＮ１２、ＭＮ１３のゲートには第２バイアス電圧Ｖｂ２が供給され、ＰＭＯＳのＭＰ１０、ＭＰ１１のゲートには第３バイアス電圧Ｖｂ３が供給されている。
【０１３５】
従って、ＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）の差動対ＮＭＯＳのＭＮ１、ＭＮ２は主として非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の中間レベル付近から高レベルの差動入力信号に応答してＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ７の高い導通度により出力端子（Ｖｏｕｔ）の電圧を外部電源電圧（Ｖｄｄ＿ｅｘｔ）の方向にプルアップする。例えば、反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）の電圧が低レベルであり、非反転入力端子（Ｖｉｎｐ）に比較的高レベルのアナログ入力電圧が供給されると、ＭＮ１とＭＮ２とはそれぞれオン状態とオフ状態となり、ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＰＭＯＳのＭＰ７の高い導通度により出力端子（Ｖｏｕｔ）の電圧を外部電源電圧（Ｖｄｄ＿ｅｘｔ）の方向にプルアップすることができる。逆に、ＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）の差動対ＰＭＯＳのＭＰ１、ＭＰ２は主として非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の中間レベル付近から低レベルの差動入力信号に応答してＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＮＭＯＳのＭＮ９の高い導通度により出力端子（Ｖｏｕｔ）の電圧を接地電位（ＧＮＤ）の方向にプルダウンする。例えば、反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）の電圧が高レベルであり、非反転入力端子（Ｖｉｎｐ）に比較的低レベルのアナログ入力電圧が供給されると、ＭＰ１とＭＰ２とはそれぞれオン状態とオフ状態となり、ＣＭＯＳ出力回路（ＯＵＴ＿ＣＫＴ）のＮＭＯＳのＭＮ９の高い導通度により出力端子（Ｖｏｕｔ）の電圧を接地電位（ＧＮＤ）の方向にプルダウンすることができる。尚、非反転入力端子（Ｖｉｎｐ）と反転入力端子（Ｖｉｎｎ）の両入力の電圧が中間レベル付近では、図１９のＮＭＯＳ差動入力回路（ＮＭＯＳ＿ＤＡ）とＰＭＯＳ差動入力回路（ＰＭＯＳ＿ＤＡ）とは共同して反転入力端子（Ｖｉｎｎ）と出力端子（Ｖｏｕｔ）との電圧レベルを非反転入力端子（Ｖｉｎｐ）の電圧レベルに追従させるボルテージフォロワ動作を行うものである。
【０１３６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１３７】
また、上記の実施形態ではベースバンド信号処理ＬＳＩ４００とアプリケーションプロセッサとはそれぞれ別の半導体チップで構成されているが、別な実施形態ではアプリケーションプロセッサがベースバンド信号処理ＬＳＩ４００の半導体チップに統合された統合ワンチップとされることができる。
【図面の簡単な説明】
【０１３８】
【図１】図１は、本発明に先立って本発明者等によって検討されたディジタルインターフェースのＲＦ  ＩＣとベースバンドＬＳＩとを搭載したモバイル端末装置の全体構成を示す図であり、また、本発明の一つの実施形態によるモバイル端末装置の全体構成を示す図である。
【図２】図２は、図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路の内部に配置されたＡＦＣ制御用のＤ／Ａ変換器の構成を示す回路図である。
【図３】図３は、図２に示したＡＦＣ制御用のＤ／Ａ変換器の３個のボルテージフォロワを構成するＣＭＯＳレール・ツー・レール・アンプの構成を示す回路図である。
【図４】図４は、差動対ＭＯＳの電気的特性の１００％のペア性が取れている場合の外部電源電圧の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図５】図５は、図３のＮＭＯＳ差動入力回路の差動対ＮＭＯＳの電気的特性のペア性が１０％ずれた場合の外部電源電圧の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図６】図６は、図３のＰＭＯＳ差動入力回路の差動対ＰＭＯＳ２の電気的特性のペア性が１０％ずれた場合の外部電源電圧の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図７】図７は、図３のＮＭＯＳ差動入力回路の差動対ＮＭＯＳの電気的特性のペア性が１０％ずれるとともにＰＭＯＳ差動入力回路の差動対ＰＭＯＳの電気的特性のペア性が１０％ずれた場合の外部電源電圧の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図８】図８は、図３のＮＭＯＳ差動入力回路の差動対ＮＭＯＳの電気的特性のペア性が１０％ずれるとともにＰＭＯＳ差動入力回路の差動対ＰＭＯＳの電気的特性のペア性が１０％ずれた場合の外部電源電圧の変動による図２に示したＡＦＣ制御用のＤ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図９】図９は、図２に示したＡＦＣ制御用のＤ／Ａ変換器を含む半導体チップを実際に試作してＡＦＣ制御アナログ出力信号の変動を測定した実験結果を示す図である。
【図１０】図１０は、本発明の一つの実施形態である図１のモバイル端末装置のＡＦＣ制御用のＤ／Ａ変換器の３個のボルテージフォロワを構成するＣＭＯＳレール・ツー・レール・アンプの構成を示す回路図である。
【図１１】図１１は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路の内部に配置されたＡＦＣ制御用のＤ／Ａ変換器の構成を示す回路図である。
【図１２】図１２は、図１０に示したＣＭＯＳレール・ツー・レール・アンプのＰＭＯＳ差動入力回路の電流源トランジスタのソースを内部安定化電源電圧ではなく従来と同様に外部電源電圧に接続した場合の図１１に示したＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図１３】図１３は、図１０に示したＣＭＯＳレール・ツー・レール・アンプのＰＭＯＳ差動入力回路の電流源トランジスタのソースを外部電源電圧ではなく本発明の実施形態に従って内部安定化電源電圧に接続した場合の図１１に示したＡＦＣ制御用Ｄ／Ａ変換器のＡＦＣ制御アナログ出力信号の変動を示したシュミュレーション結果を示す図である。
【図１４】図１４は、本発明の一つの実施形態である図１に示したモバイル端末装置のＲＦアナログ信号処理集積回路の内部に配置されたフラクショナルＮ−ＰＬＬのフラクショナルシンサセイザの構成を示す図である。
【図１５】図１５は、本発明のより具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。
【図１６】図１６は、本発明の更に具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。
【図１７】図１６は、本発明の更に他の具体的な実施形態によるＲＦアナログ信号処理集積回路ＲＦ  ＩＣの構成を示す図である。
【図１８】図１８は、ＧＭＳＫの規格により規定された携帯電話端末機器のＲＦ送信信号の周波数スペクトラムを示す図である。
【図１９】図１９は、本発明の一つの実施形態である図１のモバイル端末装置のＡＦＣ制御用のＤ／Ａ変換器の３個のボルテージフォロワを構成するＣＭＯＳレール・ツー・レール・アンプの他の構成を示す回路図である。
【符号の説明】
【０１３９】
１００  アンテナ
２００  フロントエンドモジュール
３００  ＲＦアナログ信号処理集積回路
３１０  送信受信制御サブユニット
３０１  ＲＦ受信信号アナログ信号処理サブユニット
３０２  ＲＦ送信信号アナログ信号処理サブユニット
３１４  基準周波数発振器
３１５  ＡＦＣ制御用Ｄ／Ａ変換器
４００  ベースバンド信号処理ＬＳＩ４００
Ｖｄｄ＿ｅｘｔ  外部電源電圧
ＲＶＧ  基準電圧発生器
Ｖｄｄ＿ｉｎｔ  内部安定化電源電圧
ＶＤＩＶ１  第１可変分圧器
ＡＭＰ１  第１ボルテージフォロワ
ＡＭＰ２  第２ボルテージフォロワ
ＶＤＩＶ２  第２可変分圧器
ＡＭＰ３  第３ボルテージフォロワ
ＮＭＯＳ＿ＤＡ  ＮＭＯＳ差動入力回路
ＰＭＯＳ＿ＤＡ  ＰＭＯＳ差動入力回路
ＯＵＴ＿ＣＫＴ  ＣＭＯＳ出力回路
ＢＩＡＳ＿ＣＫＴ  バイアス回路
Ｖｉｎｐ  非反転入力端子
Ｖｉｎｎ  反転出力端子
Ｖｏｕｔ  出力端子
【図１】
2008109243.tif 000003
【図２】
2008109243.tif 000004
【図３】
2008109243.tif 000005
【図４】
2008109243.tif 000006
【図５】
2008109243.tif 000007
【図６】
2008109243.tif 000008
【図７】
2008109243.tif 000009
【図８】
2008109243.tif 000010
【図９】
2008109243.tif 000011
【図１０】
2008109243.tif 000012
【図１１】
2008109243.tif 000013
【図１２】
2008109243.tif 000014
【図１３】
2008109243.tif 000015
【図１４】
2008109243.tif 000016
【図１５】
2008109243.tif 000017
【図１６】
2008109243.tif 000018
【図１７】
2008109243.tif 000019
【図１８】
2008109243.tif 000020
【図１９】
2008109243.tif 000021