(57)【要約】【課題】  多ピン高速ＬＳＩと接続する配線基板において、伝送線路の断面構造を適切に制御することによって伝送損失を調整することができるようにする。【解決手段】  異なる二つの配線層に一本ずつ信号配線を配置し上下に重ならないよう水平方向に一定距離ずらしてなる一対の差動ペアが多数形成された多層配線基板において、二本の信号配線の水平方向のずらし量をｄ、二本の信号配線を隔てる絶縁層の厚みをｔ、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をｐとした時、Ｄ＝ｄ（ｔ／ｐ３）１／２で表される値Ｄが０．２＜Ｄ＜１．２の範囲内に収まっている部分があることを特徴とする。【選択図】      図３
2008109331.tif 000002
【特許請求の範囲】
【請求項１】
異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を上下に重ならないよう水平方向に一定距離ずらしてなる一対の差動ペアが複数形成された多層配線基板において、
前記二本の信号配線の水平方向のずらし量をｄ、前記二本の信号配線を隔てる絶縁層の厚みをｔ、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をｐとした時、Ｄ＝ｄ（ｔ／ｐ３）１／２で表される値Ｄが０．２＜Ｄ＜１．２の範囲内に収まっている部分があることを特徴とする伝送線路。
【請求項２】
前記二つの配線層のさらに上または下あるいは上下両方の配線層にグラウンドプレーンまたは電源プレーンが形成されていることを特徴とする請求項１に記載の伝送線路。
【請求項３】
前記隣接する信号配線との配線周期が位置によって異なっていることを特徴とする請求項１または２に記載の伝送線路。
【請求項４】
前記信号配線幅が位置によって異なっていることを特徴とする請求項１〜３のいずれかに記載の伝送線路。
【請求項５】
請求項１〜４のいずれかに記載の伝送線路を有する配線基板。
【請求項６】
請求項１〜４のいずれかに記載の伝送線路を有する配線基板に半導体素子または半導体パッケージを搭載し、前記伝送線路と前記半導体素子または半導体パッケージとを接続してなる半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、前記配線基板は配線長の長い差動ペアと配線長の短い差動ペアとを有し、それらの差動ペアは当該配線基板に搭載された前記半導体素子と接続されており、前記配線長の長い差動ペアのある地点における配線周期は、前記半導体素子から等しい距離における前記配線長の短い差動ペアの配線周期よりも広いことを特徴とする半導体装置。
【請求項８】
請求項６に記載の半導体装置であって、前記配線基板の中央に前記半導体素子が搭載され、前記差動ペアは前記半導体素子から離れるに従って隣接する差動ペアとの間隔が広がっていることを特徴とする半導体装置。
【請求項９】
請求項６に記載の半導体装置であって、前記配線基板の中央に前記半導体素子が搭載され、前記差動ペアは前記半導体素子から離れるに従って前記信号配線幅が太くなっていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の高速信号を入出力する半導体素子を実装するための配線基板に関するものである。
【背景技術】
【０００２】
近年のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）の高速化に伴い、ＬＳＩを実装する配線基板での伝送線路における信号の減衰が問題になってきている。ＧＨｚ級の速度の信号においては、表皮効果による信号減衰が増大し伝送波形の劣化が顕著になる。従って、低損失で良好な信号波形を保ちつつ高速信号を伝送できる伝送線路の実現が要求されている。
【０００３】
また、ＬＳＩの高速化と同時にＬＳＩの信号数の増大・基板接続パッドの微細化も進んでいる。すなわち、ＬＳＩの高機能化のためにＬＳＩから入出力される信号が増加しているが、ＬＳＩの高機能化・低コスト化のためには外形サイズを小さくする必要があるため、基板接続パッド径とパッド間隔の微細化が進行している。その結果、ＬＳＩと接続する配線基板において、高密度で多信号を引き回せる伝送線路の実現が求められている。
【０００４】
このように、ＬＳＩの高速化と多ピン化、微細化に対応するため、高速信号を低損失で伝送し、高密度で配線できる信号配線が要求されている。
【０００５】
この要求に応えるため、二本の信号配線で一つの信号を伝送する差動伝送線路が提案されている。差動伝送線路は二本の信号配線を伝播してきた信号の差を一つの信号とするため、コモンモードノイズがキャンセル可能であり、振幅を二倍にできる利点を持つ。
【０００６】
代表的な差動伝送線路構造としては、図２５（ａ）に示すようなコプレーナ構造、図２５（ｂ）に示すようなマイクロストリップ構造、図２５（ｃ）に示すようなストリップ構造、図２５（ｄ）に示すようなタンデム構造、図２５（ｅ）に示すようなダイアゴナル構造、等がある。
【０００７】
ダイアゴナル構造の差動伝送線路については、特許文献１においてＬＳＩ内の伝送線路に適用した例が示され、非特許文献１には配線基板に適用した例が示されている。ダイアゴナル構造は異なる配線層に信号配線を配置し、水平方向に一定距離ずらす、という構造をとる。この構造をとることにより、特に隣接配線とのクロストークを削減する効果が示されている。
【０００８】
一方、高速信号を低損失で伝送するために、伝送線路だけでなく、それら伝送線路と接続するＬＳＩを制御することも行われている。例えば、配線基板の信号線路で生じる伝送損失を補正するため、ＬＳＩの送信回路にプリエンファシスと呼ばれる波形補正回路を組み込むことが行われている。これは、一般のデジタル波形は矩形波をしており低周波から高周波までの広い周波数成分を含むが、伝送線路における損失量は高周波成分の方が大きいため、波形の立ち上がりが鈍くなって波形劣化が生じてしまう。この対策として、送信信号の高周波成分だけを増幅しておくことによって高周波成分の減衰量を予備補償しておき、伝送線路を伝播した後の信号の周波数スペクトルを理想的な分布に近づけて波形の立ち上がりを鋭くする手法がプリエンファシスである。一例として特許文献２には伝送線路の損失を実験やシミュレーションによって評価する手法が開示されており、送信信号にプリエンファシスを施した際の伝送波形を算出する例が示されている。また、その伝送線路における高周波成分の損失を予備補償する手法として、特許文献３には伝送損失に応答して送信側のドライバを適応的に制御する手法が開示されている。このように、伝送線路の伝播特性をあらかじめ評価した上でプリエンファシスの設定を決定することにより、最適な伝送波形を得ることができる。
【０００９】
【特許文献１】特開２００５−１０１５８７号公報
【特許文献２】特開２００６−０９０７８８号公報
【特許文献３】特表２００２−５２５９７７号公報
【非特許文献１】２００６年電子情報通信学会総合大会論文集  p３１６「シフテッド・ペアライン信号線におけるクロストーク測定」
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、特許文献１と非特許文献１においては、ダイアゴナル構造の差動伝送線路の損失を小さく抑えるための明確な設計指針がなかった。
【００１１】
一般に、伝送線路の伝播損失αは、単位長あたりの抵抗Ｒ、コンダクタンスＧ、特性インピーダンスＺ０を用いて、以下の数式（１）によって表される。
【００１２】
α＝（１／２）（Ｒ／Ｚ０）＋（１／２）ＧＺ０            （１）
数式（１）において、第一項が導体損失、第二項が誘電損失を表す。導体損失は伝送線路の導体の抵抗に起因する。特に高周波においては、電流は表皮効果によって導体の表面のみを流れるため電流の流れる断面積が小さくなり、導体損失が増加する。第二項の誘電損失は線路を構成する誘電体によるもので、誘電体の誘電正接ｔａｎδと周波数ｆに比例する。第二項のＧは線路のキャパシタンスＣ、周波数ｆ、絶縁体の誘電正接ｔａｎδを用いて以下の数式（２）によって表せる。
【００１３】
Ｇ＝２πｆＣｔａｎδ                                    （２）
一般に、信号線路の幅が広くなると、電流の通る断面積が広くなるため抵抗Ｒが減少して導体損失が減少するが、その一方でキャパシタンスＣが増加するためコンダクタンスＧが増加し、誘電損失が増加する。従って、信号線路の幅や間隔などの寸法と伝送損失との関係が明確ではなく、伝送損失を小さくするために一般的に当てはまる設計指針というものが存在しなかった。そして、実際の伝送線路の設計においては、伝送線路の終端抵抗と特性インピーダンスとが等しくなるように線路幅が決定され、伝送損失を小さくするために線路幅や線路間隔を変更する、ということは行われていなかった。
【００１４】
また、特許文献２、３に開示されたような伝送線路の伝播特性をあらかじめ評価した上でプリエンファシスの設定を決定する方法については以下のような課題がある。ＬＳＩに設定されるプリエンファシスは配線の損失に応じて調整されるが、ＬＳＩに接続される多数の配線の長さは一定ではないため、配線によって損失の大きさにばらつきがある。従って、全ての配線に対する波形補正を同じ設定にすると、全ての信号に対して最適な補正を行うことができない。しかし、信号配線ごとに波形補正を調整することは、多信号を有するＬＳＩにおいては多大のコストや工数を要してしまう。
【００１５】
上記の問題に鑑み、本発明の目的は、多ピン高速ＬＳＩと接続する配線基板において、伝送線路の断面構造を適切に設計することによって伝送損失を調整することのできる差動伝送線路を実現することである。
【００１６】
本発明はまた、上記の差動伝送線路を用いて、多信号を有するＬＳＩと接続する際には全ての信号に対して等しい設定の波形補正を実施し、最適な補正を得ることのできる伝送線路を有する配線基板を提供しようとするものである。
【課題を解決するための手段】
【００１７】
本発明によれば、異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を上下に重ならないよう水平方向に一定距離ずらしてなる一対の差動ペアが複数形成された多層配線基板において、前記二本の信号配線の水平方向のずらし量をｄ、前記二本の信号配線を隔てる絶縁層の厚みをｔ、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をｐとした時、Ｄ＝ｄ（ｔ／ｐ３）１／２で表される値Ｄが０．２＜Ｄ＜１．２の範囲内に収まっている部分があることを特徴とする伝送線路が提供される。
【００１８】
上記の伝送線路においては、前記二つの配線層のさらに上または下あるいは上下両方の配線層にグラウンドプレーンまたは電源プレーンが形成されていても良い。
【００１９】
上記の伝送線路においてはまた、前記隣接する信号配線との配線周期が位置によって異なっていることが望ましく、あるいはまた前記信号配線幅が位置によって異なっていても良い。
【００２０】
本発明による配線基板は、異なる二つの配線層に一本ずつ信号配線を配置しこれら二本の信号配線を上下に重ならないよう水平方向に一定距離ずらしてなる一対の差動ペアが複数形成された多層配線基板において、前記二本の信号配線の水平方向のずらし量をｄ、前記二本の信号配線を隔てる絶縁層の厚みをｔ、隣接する信号配線との配線周期、すなわち隣接差動配線との間隔と信号配線幅の和をｐとした時、Ｄ＝ｄ（ｔ／ｐ３）１／２で表される値Ｄが０．２＜Ｄ＜１．２の範囲内に収まっていることを特徴とする。以降、このＤを規格化ずらし量と呼ぶ。
【００２１】
また、前記差動ペアは前記配線基板上部に実装された半導体素子から離れるに従って隣接する差動ペアとの間隔を広げていることを特徴とする。この際、同時にずらし量を調整して特性インピーダンスを一定に保ちつつ、規格化ずらし量Ｄを０．２＜Ｄ＜１．２の範囲に保っていることを特徴とする。
【００２２】
さらに、前記差動ペアは半導体素子から離れるに従って配線幅が太くなっていることを特徴とする。
【００２３】
また、前記差動ペアを有する配線基板は、配線長の長い差動ペアと配線長の短い差動ペアとを有し、それらの差動ペアは配線基板上部に実装された半導体素子と接続されており、前記配線長の長い差動ペアのある地点における配線周期は、前記半導体素子から等しい距離における前記配線長の短い差動ペアの配線周期よりも広い部分があることを特徴とする。
【００２４】
本発明によればまた、上記の配線基板に半導体素子または半導体パッケージを搭載してなる半導体装置が提供される。
【００２５】
［発明の作用］
前記差動ペアは異なる二つの配線層に一本ずつ信号配線を配置し水平方向に一定距離ずらす構造をとる。この差動ペアの差動特性インピーダンスは、信号配線幅ｗ、絶縁層厚みｔ、ずらし量ｄ、配線周期ｐ、絶縁層の誘電率εｒによって一意に決まる。通常、絶縁層の誘電率と絶縁層厚みは基板の材質・種類によって決まり、配線周期は信号配線が接続される半導体素子のパッドピッチや基板のビアピッチ、基板の面積などの制約を受けてある程度決定される。残る二つの要素は信号配線幅ｗとずらし量ｄであるが、これら二つの要素にはある程度の自由度があり、この二つを変化させることによって差動特性インピーダンスを調整することができる。そして、ある値の差動特性インピーダンスは複数通りの信号配線幅・ずらし量の組み合わせによって実現することができる。すなわち、信号配線幅が広い場合にはずらし量も大きくし、信号配線幅が細い場合にはずらし量も小さくすることによって等しい差動特性インピーダンスを実現することができる。
【００２６】
差動特性インピーダンスを一定に保ちつつ信号配線幅とずらし量を変化させる場合、ずらし量を小さくして信号配線幅を細くすると信号配線の断面積が小さくなってしまうため導体損失が大きくなってしまう。逆に、信号配線幅を太くしてずらし量を配線周期・絶縁層厚みに対して大きくすると、差動ペアを構成する信号配線同士の電界結合よりも隣接する信号配線との結合が強くなる。その結果、電流が信号配線の端部に集中して電流が通る断面積が小さくなってしまい、導体損失が大きくなる。従って、信号配線幅とずらし量は小さくしすぎても大きくしすぎても導体損失が大きくなってしまう。そこで、前述した規格化ずらし量Ｄを０．２＜Ｄ＜１．２の範囲内に収めることによって電流の通る断面積を広くすることができ、導体損失の小さい差動伝送線路を実現することができる。
【００２７】
また、差動特性インピーダンスを一定に保ちつつ配線周期を広げると、ずらし量を小さくするか信号配線幅を広くするため、隣接配線との電磁界結合が小さくなって信号配線の側面よりも上下の面に電流が流れるようになり、導体損失を小さくすることができる。このように、配線周期を広げることによって伝送損失を小さくすることができる。
【発明の効果】
【００２８】
本発明による伝送線路は伝送損失を小さくできるという効果を有し、この伝送線路を有する配線基板は、多数の信号配線（信号パッド）が高密度に形成された半導体素子から配線を引き出す場合にも、差動特性インピーダンスを一定に保ちつつ伝送損失を小さく抑えることができる。
【００２９】
また、配線長の長い信号配線の単位長さ辺りの伝送損失を配線長の短い信号配線のそれよりも小さくすることにより、配線全体での伝送損失を同程度に揃えることができる。これにより、半導体素子に搭載された波形補正回路が同一の設定であったとしても、配線長が異なる複数の信号配線に対して最適な波形補正を行うことができ、回路規模の増大を抑制して低コストで半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
［第１の実施形態］
次に、本発明の第一の実施形態について図面を参照して説明する。
【００３１】
[構造]
まず、構造について説明する。
【００３２】
図１は本発明の第一の実施形態による半導体装置の斜視図であり、図２はその半導体装置の断面図である。この半導体装置においては、多層の配線基板１の上面に半導体集積回路素子２が搭載され、接続用導体３を介して他の回路と接続されている。
【００３３】
この配線基板１は、第一の絶縁層１ａ、第二の絶縁層１ｂ、第三の絶縁層１ｃ、第四の絶縁層１ｄを積層して構成される。第一の絶縁層１ａの上面には第一配線層５ａが、第二の絶縁層１ｂの上面には第二配線層５ｂが、第三の絶縁層１ｃの上面には第三配線層５ｃが、第四の絶縁層１ｄの上面に第四配線層５ｄ、下面に第五配線層５ｅがそれぞれ形成されている。第二配線層５ｂには信号配線４ａが、第三配線層５ｃには信号配線５ｂがそれぞれ形成されており、それぞれの信号配線は層間接続用ビアを介して第五配線層５ｅに設けられたＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）ランド６と接続されるほか、配線基板上部の半導体素子２と接続されている。また、第一配線層５ａにはグラウンド電極７が、第四配線層５ｄにはグラウンド電極８がそれぞれ設けられており、両者のグラウンド電極はいずれかの配線層において接続することで同電位としている。このグラウンド電極も信号配線と同様、層間接続ビアや接続用導体３を介して半導体素子２やＢＧＡランド６に接続されている。
【００３４】
図３は図２のＡ−Ａ’における配線基板１の断面図である。信号配線４ａ１と４ｂ１、信号配線４ａ２と４ｂ２、信号配線４ａ３と４ｂ３がそれぞれ一対の差動ペアを構成している。この差動線路は、二つの信号配線が上下に隣接する配線層に配置されており、かつ水平方向に距離ｄずらして配置している。すなわち、信号配線４ａ１と４ｂ１、信号配線４ａ２と４ｂ２、信号配線４ａ３と４ｂ３をそれぞれ距離ｄだけ水平方向にずらしている。そしてこれらの差動ペアを配線周期ｐの間隔で配置している。配線周期ｐというのは、同じ層における隣接差動配線との間隔であり、言い換えれば隣接差動配線との間隔と信号配線幅との和である。各配線の導体厚みはtｍ、絶縁層の厚みはtｄ、各信号配線４の幅はｗである。
【００３５】
ここで、配線周期ｐ、ずらし量ｄ、配線幅（線路幅）ｗ、絶縁層厚みtｄは、以下の数式（４）を満たす。
【００３６】
Ｄ＝ｄ（tｄ／ｐ３）１／２＝０．５                                  （４）
規格化ずらし量Ｄを０．２＜Ｄ＜１．２の範囲内に収めることによって、伝送損失の小さい伝送線路を提供することができる。この電気特性上の作用については、実施例を用いて後述する。
【００３７】
次に、このパッケージ用基板の製造方法について述べる。図１の基板１は一般的に用いられている回路基板を使用する。例えば、有機材料（エポキシ、ポリイミド、フッ素樹脂、ＰＰＥ樹脂、フェノール樹脂等）を使用した基板や、セラミック、ガラス、シリコン、コンポジット材などの絶縁材料を用いた基板を用いることができる。各層のパターニングの形成はエッチングや印刷等の技術を用いる。また層間接続ビアは、絶縁材料にレーザー照射やドリル加工によって穴を形成し、金属ペースト充填やめっき等によって導通させることによって形成する。
【００３８】
［実施例１］
第一の実施形態に示した配線基板１を、比誘電率εｒ＝３．１、誘電正接ｔａｎδ＝０．０２３で実現した。この数値は、プリント基板の材料として広く用いられているエポキシ系樹脂の物性値である。絶縁層厚みｔｄ＝１００μｍ、配線周期ｐ＝１００μｍの時に、配線幅ｗとずらし量ｄを変化させた時の差動特性インピーダンスＺｄｉｆｆを電磁界シミュレータで計算した。この結果を図４に示す。
【００３９】
図４の計算結果から分かるように、配線幅ｗを固定してずらし量ｄを増加させると差動特性インピーダンスは上昇し、ずらし量ｄを固定して配線幅ｗを増加させると差動特性インピーダンスＺｄｉｆｆは減少する。差動ペアの差動特性インピーダンスＺｄｉｆｆの目標値を１００Ωとする場合、配線幅ｗとずらし量ｄの組み合わせは表１に示すように複数の組み合わせで実現できる。
【００４０】
【表１】
2008109331.tif 000003
【００４１】
同様にして配線周期ｐが７５μｍ、１５０μｍの場合についても、差動特性インピーダンスＺｄｉｆｆが１００Ωになる配線幅ｗとずらし量ｄの組み合わせを電磁界シミュレーションによって求めた。そして、それらＺｄｉｆｆ＝１００Ωになる場合の周波数１０ＧＨｚにおける伝送損失αをシミュレーションによって求めた。このずらし量ｄと単位長さ辺りの伝送損失αとの関係を図５に示す。
【００４２】
図５より、ずらし量ｄの変化に対して伝送損失αが極小点を持ち、それよりもずらし量が小さい場合でも大きい場合でも伝送損失が大きくなることが分かる。この理由に関する考察を以下に示す。
【００４３】
図６はｐ＝１００μｍ、ｗ＝３３μｍ、ｄ＝０μｍの時の磁界分布、図７はｐ＝１００μｍ、ｗ＝４６μｍ、ｄ＝８２μｍの時の磁界分布、図８はｐ＝１００μｍ、ｗ＝５５μｍ、ｄ＝１６０μｍの時の磁界分布である。シミュレーション結果によると、図７の構造の時が最も伝送損失が小さい。
【００４４】
図６の構造の伝送線路はずらし量ｄ＝０μｍで、磁界が差動ペアを構成する２本の信号配線の間に集中しており、電流は信号配線が向かい合う辺に分布している。それに対し、図７の伝送線路は信号配線の側面にも電流が分布しており、かつ図６の伝送路よりも配線幅ｗが広いため、電流の通る断面積が大きくなっている。
【００４５】
図８の構造の伝送線路はさらに配線幅ｗとずらし量ｄを大きくしている。磁界は電流が通る信号配線と隣接する信号配線との間に集中しており、差動ペアの間には磁界結合がなく、またグラウンド電極との間の電磁界結合も弱い。このことは、電流が信号配線の横の辺に集中していることを示している。この結果、電流が通る経路の断面積が小さくなり、伝送損失が大きくなっている。
【００４６】
このように、配線幅とずらし量が小さい場合には、電流が差動ペアの向かい合う辺だけに集中し、かつ配線幅が小さいため、電流の通る断面積が小さくなってしまう。逆にずらし量が配線周期や絶縁層厚みに対して大きい場合には、磁界の結合は隣接信号配線との間に集中し、電流は横の辺だけに分布してしまい、やはり電流の通る断面積が小さくなってしまう。このことは、電流経路の断面積は、信号配線が隣接する信号配線と結合しない範囲内でずらし量ｄと配線幅ｗを広げる時に最大になることを示している。すなわち、配線幅ｗとずらし量ｄを適切な値に設定することにより、電流が信号配線の差動ペアの向かい合う辺と横の辺両方に分布し、かつ配線幅ｗをある程度大きくすることができるため、電流の通る断面積を大きくすることができる。電流経路の断面積が大きければ抵抗が小さくなり、伝送損失を小さくすることができる。
【００４７】
このずらし量ｄの適切な値は、図５から分かるように配線周期ｐによって変化する。これは、ずらし量ｄが一定でも配線周期ｐが大きければ隣接信号配線との結合量が小さくなり、差動ペアの信号線路同士の結合が大きくなって電流経路の断面積が大きくなるからである。また、適切なずらし量ｄは、絶縁層厚みｔｄと配線周期ｐの比ｐ／ｔｄによっても変化する。これは、配線周期ｐに対して絶縁層厚みｔｄが大きければ相対的な配線周期が小さくなり、相対的なずらし量が大きくなるからである。従って、最適なずらし量ｄは、配線周期ｐと、絶縁層厚みｔｄと配線周期ｐの比ｐ／ｔｄとに依存する。そこで、ずらし量ｄを配線周期ｐと（ｐ／ｔ）１／２で規格化した規格化ずらし量Ｄを、Ｄ＝ｄ（ｔ／ｐ３）１／２のように定義する。
【００４８】
図９は、図５に示した伝送損失を規格化ずらし量Ｄに対してプロットしたグラフである。０．２＜Ｄ＜１．２の時に伝送損失が小さくなることから、規格化ずらし量Ｄがこの範囲内に収まるように配線周期ｐ、絶縁層厚みｔｄ、ずらし量ｄを選択することにより、電流経路の断面積が大きく抵抗の小さい、伝送損失の小さい伝送線路を提供することができる。
【００４９】
配線周期ｐ、絶縁層厚みｔｄ、ずらし量ｄ、配線幅ｗの値の例としては、ｐ＝１００μｍ、ｔｄ＝１００μｍ、ｄ＝８２μｍ、w＝４６μｍとすることによってＤ＝０．８２となり、０．２＜Ｄ＜１．２の範囲に収めることができる。また、絶縁層厚みが異なる場合の例としては、ｐ＝７５μｍ、ｔｄ＝３０μｍ、ｄ＝５０μｍ、w＝２０μｍとすることによってＤ＝０．４２となり、上記の範囲に収めることができる。これらの値の時に、伝送損失が極小となっている。
【００５０】
［実施例２］
第一の実施形態に示した配線基板１を別の絶縁樹脂で実現した例として、比誘電率εｒ＝４．０、誘電正接tａnδ＝０．００６で実現した。この数値は、プリント基板の低損失材料として広く用いられているポリフェニレンエーテル(ＰＰＥ)の物性値である。
【００５１】
絶縁層厚みｔｄ＝１００μｍとし、配線周期ｐ＝７５μｍ、１００μｍ、１５０μｍ、２００μｍそれぞれの場合の差動特性インピーダンスＺｄｉｆｆ＝１００Ωとなる配線幅ｗとずらし量ｄの組み合わせを電磁界シミュレーションによって求め、その際の伝送損失を計算した。
【００５２】
規格化ずらし量Ｄに対する単位長さ辺りの伝送損失αを図１０に示す。この結果から、規格化ずらし量Ｄが０．２＜Ｄ＜１．２の範囲内にある時に伝送損失が小さくなっていることが分かる。このことは、絶縁材料の比誘電率が変わっても最適な規格化ずらし量は変わらない、ということを示している。配線周期ｐ、絶縁層厚みｔｄ、ずらし量ｄ、配線幅ｗの値の例としては、ｐ＝１５０μｍ、ｔｄ＝１００μｍ、ｄ＝１５２μｍ、Ｗ＝６５μｍとすることによってＤ＝０．８３となり、０．２＜Ｄ＜１．２の範囲に収めることができる。この時に、伝送損失の小さい伝送線路を実現することができる。
【００５３】
［実施例３］
第一の実施形態に示した配線基板１を別の絶縁樹脂で実現した例として、比誘電率εｒ＝２．０、誘電正接tａnδ＝０．０００５で実現した。この数値は、フッ素樹脂材料として知られるテトラフルオロエチレン・ヘキサフルオロプロピレン共重合体（ＦＥＰ）の物性値である。
【００５４】
絶縁層厚みを実施例１、実施例２とは異なるｔｄ＝３０μｍとし、配線周期ｐ＝５０μｍ、７５μｍ、１００μｍの時に、差動特性インピーダンスＺｄｉｆｆ＝１００Ωとなる配線幅ｗとずらし量ｄの組み合わせを電磁界シミュレーションによって求め、その際の伝送損失を計算した。
【００５５】
規格化ずらし量Ｄに対する単位長さ辺りの伝送損失αを図１１に示す。この結果から、規格化ずらし量が０．２＜Ｄ＜１．２の範囲内にある時に伝送損失αが小さくなっていることが分かる。配線周期ｐ、絶縁層厚みｔｄ、ずらし量ｄ、配線幅ｗの値の例としては、ｐ＝１００μｍ、ｔｄ＝３０μｍ、ｄ＝９０μｍ、ｗ＝４０μｍとすることによってＤ＝０．８３となり、０．２＜Ｄ＜１．２の範囲に収めることができる。この時、伝送損失の小さい伝送線路を実現することができる。
【００５６】
［第二の実施形態］
次に、本発明の第二の実施形態について図面を参照して説明する。
【００５７】
図１２は図１に示す半導体装置の上面図であり、図２に示した各配線層の導体のうち信号配線４だけを示している。半導体素子２と接続された信号配線群４は半導体素子２を中心に放射状に広がっており、半導体素子２に近い領域では配線が密に配置されているが、半導体素子２から離れるに従って信号線路間の間隔が広がっていることが本実施形態の特徴である。
【００５８】
図１３(ａ)、図１３(ｂ)は、それぞれ図１２におけるＢ−Ｂ’、Ｃ−Ｃ’での配線基板１の断面図である。信号配線４ａ１と４ｂ１、信号配線４ａ２と４ｂ２、信号配線４ａ３と４ｂ３がそれぞれ一対の差動線路を構成している。この差動線路は、二つの信号配線が上下に隣接する配線層に配置されており、かつ水平方向にずらして配置している。各配線の導体厚みはｔｍ、絶縁層の厚みはｔｄ、信号配線４の幅はｗで一定である。
【００５９】
断面Ｂ−Ｂ’においては、差動線路間をｐａの周期で配置し、差動線路を構成する二つの信号配線は水平方向にｄａの距離ずらして配置している。すなわち、信号配線４ａ１と４ｂ１、信号配線４ａ２と４ｂ２、信号配線４ａ３と４ｂ３をそれぞれ距離ｄａだけ水平方向にずらしている。これに対し断面Ｃ−Ｃ’においては、差動線路間をｐｂの周期で配置し、差動線路を構成する二つの信号配線を水平方向に距離ｄｂだけずらしている。ここで、ｄａ＞ｄｂ、ｐａ＜ｐｂである。
【００６０】
一般に線路の特性インピーダンスＺは、信号線路のインダクタンスＬと線路が周囲の導体との間に有するキャパシタンスをＣとすると、以下の数式（５）によって表現される。
【００６１】
Ｚ＝（Ｌ／Ｃ）１／２                                            （５）
ここで、インダクタンスＬとキャパシタンスＣは、配線幅ｗ、差動内線路間隔ｄ、絶縁層厚みｔｄ、導体厚みｔｍ、絶縁層の誘電率、周辺の導体との距離によって変化する。この実施形態は半導体素子２から離れるに従って差動線路の周期ｐが大きくなることが特徴であるが、周期ｐが増加するに従って線路のずらし量ｄを減少させることにより差動特性インピーダンスを一定に保っている。
【００６２】
このように、差動特性インピーダンスを一定に保ちつつ配線周期を変化させることによって、半導体素子に近い領域では高密度に配線を行い、半導体素子から遠い領域では伝送損失の小さい差動伝送線路を提供することができる。そして、差動特性インピーダンスを一定に保っているので、不要な反射のない伝送線路を提供できる。配線周期が大きいと伝送損失が小さくなる理由については、実施例４で説明する。
【００６３】
［実施例４］
第二の実施形態に示した配線基板１を比誘電率εｒ＝３．１、誘電正接tａnδ＝０．０２３の樹脂基板で実現した。これは実施例１の基板と同一の物性値である。絶縁層厚みｔｄを１００μｍとし、配線周期ｐを７５μｍ、１００μｍ、１５０μｍとして、差動特性インピーダンスが１００Ωとなる配線幅ｗとずらし量ｄを電磁界シミュレーションによって求めた。それらの場合の伝送損失αを配線幅ｗに対してプロットした結果を図１４に示す。配線幅ｗが一定でも配線周期ｐを大きくすることにより伝送損失αが減少することが分かる。
【００６４】
今、配線幅ｗを３５μｍで一定とし、図１３(ａ)の半導体素子に近い領域の配線周期ｐａを７５μｍ、ずらし量ｄａを３７μｍとし、図１３(ｂ)の半導体素子から遠い領域の配線周期ｐｂを２５μｍ、ずらし量ｄｂを２５μｍとする伝送路を構成した。電磁界シミュレーションによって求めた（ｐ，ｄ）＝(７５μｍ，３７μｍ)の時の伝送損失αは０．７４１ｄＢ、(p，ｄ)＝(１５０μｍ，２５μｍ)の時の伝送損失αは０．７０７ｄＢであり、配線周期の大きい(p，ｄ)＝(１５０μｍ，２５μｍ)の時の方が伝送損失は小さかった。
【００６５】
それぞれの断面における磁界分布と伝送損失を電磁界シミュレーションによって求めた。図１５はｐａ＝７５μｍの断面の磁界分布、図１６はｐａ＝１５０μｍの断面の磁界分布である。配線周期ｐが大きい場合(図１６)には磁界が差動ペアの間に集中して分布し、隣接配線との間には磁界結合が見られない。一方、配線周期ｐが小さい場合(図１５)には隣接配線との間にも磁界結合がみられる。このように、配線周期ｐを大きくすることによって、隣接配線との間の磁界結合を弱くすることができ、それによって伝送損失の小さい差動伝送線路を提供することができる。
【００６６】
［第三の実施形態］
次に、第三の実施形態について図面を参照して説明する。
【００６７】
図１７(ａ)、図１７(ｂ)は、それぞれ図１２におけるＢ−Ｂ’、Ｃ−Ｃ’での配線基板１の断面図である。第二の実施形態と同様、信号配線９ａ１と９ｂ１、信号配線９ａ２と９ｂ２、信号配線９ａ３と９ｂ３がそれぞれ一対の差動線路を構成している。断面Ｂ−Ｂ’における差動線路のずらし量をｄａ２、配線幅をｗａ２、差動線路間周期をｐａ２とし、断面Ｃ−Ｃ’における差動線路のずらし量をｄｂ２、配線幅をｗｂ２、差動線路間周期をｐｂ２とする。ここで、ｄａ２＞ｄｂ２、ｐａ２＜ｐｂ２、ｗａ２＜ｗｂ２である。第二の実施形態と異なる点は、半導体素子２から離れるに従って配線幅が広くなっている点である。尚、ここではｄａ２＞ｄｂ２としているが、ｄａ２とｄｂ２の関係は配線周期ｐ、配線幅ｗによって変化するので、ｄａ２＜ｄｂ２となる場合もある。
【００６８】
図１４から分かるように、配線周期ｐと配線幅ｗを適切に広げれば伝送損失αを小さくすることができる。伝送損失αは配線幅ｗの変化に対して極小点を持つので、規格化ずらし量Ｄが０．２＜Ｄ＜１．２になる範囲で配線幅ｗを広げることが望ましい。
【００６９】
図１８は信号配線９ａ１、９ａ２、９ａ３を上から見た図であり、半導体素子２から離れるに従って連続的に配線幅を広げている。また図１９に示すように、各信号配線の配線幅を段階的に広げてもよい。
【００７０】
このように、半導体素子から離れるに従って複数の信号配線の配線周期と配線幅を広げることによって、半導体素子に近い領域では高密度に配線を行い、半導体素子から遠い領域では伝送損失の小さい差動伝送線路を提供することができる。そして、差動特性インピーダンスを一定に保っているので、不要な反射のない伝送線路を提供できる。
【００７１】
［実施例５］
第三の実施形態に示した配線基板１を比誘電率εｒ＝３．１、誘電正接ｔａｎδ＝０．０２３の樹脂基板で実現した。これは実施例１の基板と同一の物性値である。絶縁層厚みｔｄ＝３０μｍとし、図１７(ａ)の半導体素子に近い領域では（ｐ，ｗ，ｄ)＝(５０，２０，６０)、図１７(ｂ)の半導体素子から遠い領域では(ｐ，ｗ，ｄ)＝(７５，２５，８０)とした。電磁界シミュレーションによって求めた(ｐ，ｗ，ｄ)=(５０，２０，６０)の時の伝送損失αは０．９４ｄＢ、(ｐ，ｗ，ｄ)＝(７５，２５，８０)の時の伝送損失αは０．８７ｄＢであり、配線幅と配線周期の広い場合の方が伝送損失は小さくなった。
【００７２】
［第四の実施形態］
次に、本発明の第四の実施形態について説明する。図２０は本実施形態の半導体装置の上面図である。多層の配線基板１１の上部中央に半導体素子１０が実装されており、配線基板１１に設けられた信号配線が半導体素子１０から放射状に広がっている。配線基板１１は正方形であり、一部の信号配線１２はその正方形の各辺の中央部に向かって引き回され、別の信号配線１３は正方形の角に向かって引き回されている。従って、信号配線１３の方が信号配線１２よりも配線長が長い。伝送線路の構造が同一の場合、信号配線の配線長が長くなると伝送損失が大きくなるが、本実施形態の配線基板は下記の構造をとることによって信号配線１２と信号配線１３の伝送損失をほぼ等しい値にしている。
【００７３】
図２１は図２０の曲線Ｄ−Ｄ’における断面図である。図２１(ａ)は信号配線１２付近の断面図であり、図２１(ｂ)は信号配線１３付近の断面図である。なお、曲線Ｄ−Ｄ’上の各点は半導体素子１０からの配線長が等しい。図２１において、信号配線１２の配線幅、差動配線間周期、ずらし量をそれぞれｗＤ１、ｐＤ１、ｄＤ１とし、また信号配線１３の配線幅、差動配線間周期、ずらし量をそれぞれｗＤ２、ｐＤ２、ｄＤ２とする。
【００７４】
曲線Ｄ−Ｄ’上の点は半導体素子１０からの配線長が等しいが、ここでは信号配線１２と１３の配線幅、差動配線間周期を同一とはせず、ｐＤ１＜ｐＤ２、ｗＤ１＜ｗＤ２とし、差動特性インピーダンスを１００Ωにするためにずらし量を調整し、ｄＤ１＜ｄＤ２としている。
【００７５】
このように、基板内に配線長の長い信号配線と短い信号配線が存在する場合、配線長の長い信号配線の差動配線間周期と配線幅を広くすることにより、配線長の長い信号配線の単位長さ辺りの伝送損失を小さくすることができる。従って、長い信号配線の配線全体の伝送損失を、配線長の短い信号配線の全体の伝送損失とほぼ等しくすることができる。
【００７６】
［第五の実施形態］
次に、本発明の第五の実施形態について説明する。図２２は本実施形態の半導体装置の断面図である。多層の配線基板１４の上面中央に半導体素子１０が、上面端部には半導体モジュール１７がそれぞれ実装されている。配線基板１４は上から順に第一〜第五の配線層１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅからなり、第二配線層１４ｂに信号配線１５が、第三配線層１４ｃに信号配線１６がそれぞれ形成され、半導体素子１０と半導体モジュール１７とを接続している。信号配線１５と１６が一組でダイアゴナル配線を形成している。
【００７７】
図２３は本実施形態の半導体装置の上面図である。配線基板１４の上面中央に半導体素子１０が実装され、その周囲に複数の半導体モジュール１７（例えば１７ａ、１７ｂ）が配置されている。半導体素子１０から信号配線が放射状に広がっており、半導体モジュール１７との間で高速信号を伝送している。配線基板１４は正方形に近い形状をしており、正方形の角に近い位置に実装された半導体モジュール１７ｂと半導体素子１０との距離は比較的長く、正方形の各辺の中央に近い位置に実装された半導体モジュール１７ａと半導体素子１０との距離は比較的短い。そして、半導体モジュール１７ａと接続される信号配線の配線周期は、半導体モジュール１７ｂと接続される信号配線の配線周期よりも狭くなっている。
【００７８】
図２４は図２３の曲線Ｅ−Ｅ’における配線基板の断面図である。曲線Ｅ−Ｅ’上の各点は、半導体素子１０からの配線長が等しい。図２４(ａ)は半導体モジュール１７ａと接続される信号配線１５ａ、１６ａの断面図であり、図２５(ｂ)は半導体モジュール１７ｂと接続される信号配線１５ｂ、１６ｂの断面図である。信号配線１５ａ、１６ａの配線幅、ずらし量、配線周期をそれぞれｗＥａ、ｄＥａ、ｐＥａとし、信号配線１５ｂ、１６ｂの配線幅、ずらし量、配線周期をそれぞれｗＥｂ、ｄＥｂ、ｐＥｂとする。ここで、差動ペア(ａ１５ａ、１６ａ)と(ａ１５ｂ、１６ｂ)の配線幅、差動配線周期を同一とはせず、ｐＥａ＜ｐＥｂ、ｗＥａ＜ｗＥｂとし、差動特性インピーダンスを１００Ωにするためにずらし量を調整し、ｄＥａ＜ｄＥｂとしている。この結果、差動ペア(ａ１５ａ、１６ａ)は差動ペア(ａ１５ｂ、１６ｂ)と比較して、配線長が短く、単位長さ辺りの伝送損失が大きい。
【００７９】
このように、配線基板１４上に半導体素子１０と複数の半導体モジュール１７を実装し、それぞれの半導体モジュールから半導体素子１０までの距離が異なる場合、半導体素子１０から遠い半導体モジュールと接続する信号配線の差動配線間周期と配線幅を広くして単位長さ辺りの伝送損失を小さくすることにより、配線長が長いことによる伝送損失の増大を相殺することができ、信号配線全体の伝送損失を等しくすることができる。その結果、信号配線の伝送損失を予備補償するプリエンファシスのような波形補正機能が半導体素子１０に搭載されている場合、全ての信号配線に対するプリエンファシスの設定を単一にしても、全ての信号配線に対して最適な波形補正を施すことができる。
【００８０】
半導体モジュール１７の例としては、ＬＳＩなどの半導体素子、半導体素子を基板に実装した半導体パッケージ、光電気変換素子を基板上に実装した光モジュールなどが挙げられる。
【図面の簡単な説明】
【００８１】
【図１】図１は、本発明の第一の実施形態による半導体装置の斜視図である。
【図２】図２は、図１の半導体装置の断面図である。
【図３】図３は、図２の配線基板のＡ−Ａ’による断面図である。
【図４】図４は、第一の実施形態において実施例１の配線基板の材料を用いたダイアゴナル線路のずらし量と差動特性インピーダンスの関係を示すグラフ図である。
【図５】図５は、実施例１の配線基板の材料を用いたダイアゴナル線路の差動特性インピーダンス１００Ωにおけるずらし量と伝送損失との関係を示すグラフ図である。
【図６】図６は、実施例１の配線基板の材料を用いたダイアゴナル線路のｐ＝１００μｍ、ｗ＝３３μｍ、ｄ＝０μｍの時の磁界分布を示した図である。
【図７】図７は、実施例１の配線基板の材料を用いたダイアゴナル線路のｐ＝１００μｍ、ｗ＝４６μｍ、ｄ＝８２μｍの時の磁界分布を示した図である。
【図８】図８は、実施例１の配線基板の材料を用いたダイアゴナル線路のｐ＝１００μｍ、ｗ＝５５μｍ、ｄ＝１６０μｍの時の磁界分布を示した図である。
【図９】図９は、実施例１の配線基板の材料を用いたダイアゴナル線路の差動特性インピーダンス１００Ωにおける規格化ずらし量と伝送損失との関係を示すグラフ図である。
【図１０】図１０は、実施例２の配線基板の材料を用いたダイアゴナル線路の差動特性インピーダンス１００Ωにおける規格化ずらし量と伝送損失との関係を示すグラフ図である。
【図１１】図１１は、実施例３の配線基板の材料を用いたダイアゴナル線路の差動特性インピーダンス１００Ωにおける規格化ずらし量と伝送損失との関係を示すグラフ図である。
【図１２】図１２は、第二の実施形態による半導体装置の上面図である。
【図１３】図１３（ａ）、（ｂ）は、第二の実施形態における図１２の配線基板のＢ−Ｂ’、Ｃ−Ｃ’における断面図である。
【図１４】図１４は、実施例４の配線基板を用いたダイアゴナル線路の配線幅と伝送損失との関係を示すグラフ図である。
【図１５】図１５は、図１３(ａ)の断面における磁界分布を示した図である。
【図１６】図１６は、図１３(ｂ)の断面における磁界分布を示した図である。
【図１７】図１７（ａ）、（ｂ）は、第三の実施形態の図１２におけるＢ−Ｂ’、Ｃ−Ｃ’での配線基板の断面図である。
【図１８】図１８は、第三の実施形態による配線基板の伝送線路の一例を部分的に示す上面図である。
【図１９】図１９は、第三の実施形態による配線基板の伝送線路の別の例を部分的に示す上面図である。
【図２０】図２０は、第四の実施形態による半導体装置の上面図である。
【図２１】図２１（ａ）、（ｂ）は、図２０の配線基板のＤ−Ｄ’における断面図である。
【図２２】図２２は、第五の実施形態による半導体装置の断面図である。
【図２３】図２３は、第五の実施形態による半導体装置の上面図である。
【図２４】図２４（ａ）、（ｂ）は、図２３の配線基板のＥ−Ｅ’における断面図である。
【図２５】従来の代表的な差動伝送線路構造の断面図である。
【符号の説明】
【００８２】
１、１１、１４:配線基板
１ａ:第一の絶縁層
１ｂ:第二の絶縁層
１ｃ:第三の絶縁層
１ｄ:第四の絶縁層
２、１０:半導体素子
３:接続用導体
４ａ１、４ａ２、４ａ３、９ａ１、９ａ２、９ａ３：第二配線層の信号配線
４ｂ１、４ｂ２、４ｂ３、９ｂ１、９ｂ２、９ｂ３：第三配線層の信号配線
５ａ、１４ａ:第一配線層
５ｂ、１４ｂ:第二配線層
５ｃ、１４ｃ:第三配線層
５ｄ、１４ｄ:第四配線層
５ｅ、１４ｅ:第五配線層
６：ＢＧＡランド
７、８:グラウンド電極
１２：配線長の短い信号配線
１３：配線長の長い信号配線
１５：第二配線層の信号配線
１６：第三配線層の信号配線
１７：半導体モジュール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図６】
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【図７】
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【図８】
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【図１５】
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【図１６】
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