(57)【要約】【課題】ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置及びその設計方法を提供すること。【解決手段】半導体装置は、ビットライン２２が容量素子３１より下方にあるスタック型の構成を有するＤＲＡＭとＳＲＡＭとが混載されてなる。そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＤＲＡＭとＳＲＡＭとが混載される半導体装置であって、
前記ＳＲＡＭのノード間接続は、前記ＤＲＡＭの容量素子の下部電極形成以前の工程で形成され、且つ前記ＤＲＡＭのビット線形成以降の工程で形成される、配線又はプラグコンタクトからなることを特徴とする半導体装置。
【請求項２】
前記ＳＲＡＭの前記ノード間接続は、前記ＤＲＡＭのビット線と同工程で形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＳＲＡＭの前記ノード間接続は、前記ＤＲＡＭの容量素子の下部電極に接続するプラグコンタクトと同工程で形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＳＲＡＭの前記ノード間接続は、前記ＤＲＡＭの容量素子の下部電極と同工程で形成される
ことを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ＳＲＡＭの前記ノード間接続は、前記ＤＲＡＭの容量素子の上部電極より上方で使用される金属配線より抵抗が高い
ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【請求項６】
前記ＤＲＡＭは、ビット線が容量素子より下方に形成されるスタック型の構成を有する
ことを特徴とする請求項１乃至４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ、ＳＲＡＭ、及びロジック回路が混載した半導体装置に関する。
【背景技術】
【０００２】
従来、ＳＲＡＭの機能配線には３層の配線層が使用される（例えば特許文献１参照）。特許文献１に記載の半導体装置は、図７に示すように、所望の機能を有する製品集積回路の他、プロセス不良解析に利用される第１ＳＲＡＭ回路１１２及び第２ＳＲＡＭ回路１１３を有する。第１ＳＲＡＭ回路１１２は、Ｃ−ＭＯＳ構造のＳＲＡＭセルを備え、その上の第１の配線層Ｍ１〜第３の配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０によって構成される配線により、ＳＲＡＭ機能が実現される。なお、第１ＳＲＡＭ回路１１２の第４配線層Ｍ４〜第６配線層Ｍ６には、ＳＲＡＭ機能に直接には関係がない配線が配線される。ここで、第１の配線層Ｍ１にはＳＲＡＭセルのトランジスタ間を接続する配線（ノード間接続）が形成され、第２の配線層Ｍ２にはワードラインが形成され、第３の配線層Ｍ３にはデジット（ビット）線が形成される。
【０００３】
また、第２ＳＲＡＭ回路１１３は、第１ＳＲＡＭ回路１１２と同様に、Ｃ−ＭＯＳ構造のＳＲＡＭセルを備え、その上の第４配線層Ｍ４〜第６配線層Ｍ６、及びビア（３Ｖｉａ〜５Ｖｉａ）によって構成される配線によりＳＲＡＭ機能が実現されている。第２ＳＲＡＭ回路１１３の第１の配線層Ｍ１〜第３の配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０には、直上ビア及びドット状配線が形成され、この直上ビア及びドット状配線は、第１ＳＲＡＭ回路１１２では第１の配線層Ｍ１〜第３の配線層Ｍ３、ビア（１Ｖｉａ、２Ｖｉａ）、及び、コンタクトＣ０によって構成されるＳＲＡＭ機能の配線を、第４配線層Ｍ４〜第６配線層Ｍ６、及び、ビア（３Ｖｉａ〜５Ｖｉａ）に持ち上げる。第２ＳＲＡＭ回路１１３では、例えば、第４配線層Ｍ４にはＳＲＡＭセルのトランジスタ間を接続する配線（ノード間接続）が形成され、第５配線層Ｍ５にはワードラインが形成され、第６配線層Ｍ６にデジット線が形成される。
【０００４】
半導体チップ１１０の不良解析では、第１ＳＲＡＭ回路１１２及び第２ＳＲＡＭ回路１１３に対して、メモリ製品の不良解析に適用されるビットマップ解析が適用される。一般に、ＳＲＡＭ回路は３層の配線層を有するため、ビットマップ解析をＳＲＡＭ回路に適用することで、ＳＲＡＭ機能を構成する３層の配線層のうち、何れの配線層が不良であるかを特定することができる。
【０００５】
このように、ＳＲＡＭ回路は、通常３層の配線層を有する。よって、ＤＲＡＭ混載ロジックプロセスは、ＤＲＡＭ部にビット線や容量などを形成する工程を通常のロジックプロセスのコンタクトと第１の配線層（Ｍ１）形成工程の間に追加し、ＤＲＡＭ領域以外ではロジックのコンタクト上に容量コンタクト、スタックコンタクトを重ねる三段積み構造にして第１の配線層Ｍ１と接続している（例えば非特許文献１参照）。なお、ＤＲＡＭは、キャパシタの構成からスタック型とトレンチ型（例えば非特許文献２参照）の２通りに分類されるが、ここではスタック型のＤＲＡＭについて説明する。
【０００６】
図８乃至図１１は、従来のＤＲＡＭ混載半導体装置を示す図であって、図８は模式的断面図、図９はＳＲＡＭ領域の平面図、図１０（ａ）は図９に記載のＸ１１〜Ｘ１４を示す断面図、図１０（ｂ）は等価回路、図１１（ａ）は図９に記載の第１の配線層以下の層の平面図、図１１（ｂ）は第１の配線層より上の層の平面図である。
【０００７】
半導体基板は、ＤＲＡＭ領域Ａ１１、ロジック領域Ａ１２、ＳＲＡＭ領域Ａ１３を有する。ロジック領域Ａ１２は、例えばメモリ以外のセンスアンプ等が形成される領域である。そして、基板と基板上に形成された第１〜第４の層間絶縁層２１０、２２０、２３０、２４０とを使用してトランジスタや容量素子が形成されており、その上層に３層の配線層Ｍ１〜Ｍ３が形成されている。第１層間絶縁層２１０の下層表面に、図１０（ａ）に示すようにソース・ドレインとなる拡散層２１４や、素子分離酸化膜２１３が形成されている。そして、拡散層２１４等の上層には、ゲート電極２１２が形成されている。拡散層２１４と第１の配線層Ｍ１とを接続するコンタクト２１１、２２３、２３５（コンタクトＣ１１、図１０（ａ）参照）が図８に示すように、第１乃至第４層間絶縁層２１０、２２０、２３０、２４０を貫いて形成されている。
【０００８】
なお、ＤＲＡＭ領域Ａ１１においては、下部電極２３２、誘電体膜２３３、上部電極２３４からなる容量素子２３１を形成するため第３、第４層間絶縁層２３０、２４０としているが、ＳＲＡＭ領域では、これらを貫く一のスタックコンタクト２３５を有している。このように、ＳＲＡＭ領域Ａ１３においては、各拡散層やゲートに接続するコンタクトは、３段重ねの構成になっている。
【０００９】
そして、第１の配線層Ｍ１は、図１０（ａ）、図１０（ｂ）に示すように、トランジスタＤ１、Ｌ１を接続する第１の配線層Ｍ１に形成された配線２５１（Ｍ１）、コンタクトＣ１１とビアＶ１を接続する第１の配線層Ｍ１に形成された接続配線（中継パッド）２５２を有する。これら第１の配線層Ｍ１上には、ビアＶ１を介して第２の配線層Ｍ２が形成されている。第２の配線層Ｍ２は、図１０（ａ）、図１０（ｂ）に示すようにワードラインＷＬ（Ｍ２）やビアＶ１とビアＶ２を接続する中継パッド２６１（Ｍ２）を有する。これら第２の配線層Ｍ２上には、ビアＶ２を介して第３の配線層Ｍ３が形成されている。第３の配線層Ｍ３は、ビットラインＢＬ（Ｍ３）や、電源ラインＶＤＤ（Ｍ３）を有する。
【００１０】
なお、図１２、図１３に示すように、配線層Ｍ１〜Ｍ３のレイアウトによっては、第２の配線層のワードラインＷＬは直線状に形成することも可能である。
【特許文献１】特開２００５−５６９９３号公報
【非特許文献１】S.Arai et al.,A0.13μm Full Metal Embedded DRAM Technology Targeting on 1.2V, 450MHz Operation, IEEE, 2001
【非特許文献２】H. Yoshimura et al., A CMOS Technology Platform for 0.13μm Generation SOC (System on a Chip) IEEE, 2000 Symposium on VLSI Technology Digest Papers p.144-145
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のＳＲＡＭは、第１の配線層Ｍ１を使用してノード間接続を形成し、コンタクトを３段重ねの構造（Ｃ１）にして拡散層とノード間接続に用いる第１の配線層Ｍ１とを接続する。そして、その上層にワードライン等の配線層を設ける構成であるためＳＲＡＭセル形成に第３の配線層Ｍ３まで必要となってしまう。さらに、ＳＲＡＭセルを形成するために、第３の配線層Ｍ３まで必要なため、ＳＲＡＭセルの領域にマクロ間接続用の配線Ｍ３を通すことができない。したがって、マクロ間接続を第３の配線層Ｍ３で行なう場合、ＳＲＡＭセル領域を迂回して配線しなければならないため、配線遅延が起こったり、チップサイズが大きくなったりするという問題点がある。
【課題を解決するための手段】
【００１２】
本発明にかかる半導体装置は、ＤＲＡＭとＳＲＡＭとが混載される半導体装置であって、
前記ＳＲＡＭのノード間接続は、前記ＤＲＡＭの容量素子の下部電極形成以前の工程で形成され、且つ前記ＤＲＡＭのビット線形成以降の工程で形成される、配線又はプラグコンタクトからなるものである。
【００１３】
本発明においては、ＳＲＡＭのノード間接続が、ＤＲＡＭのビット線層乃至容量素子の下部電極層のいずれかの層に形成されているため、ノード間接続を、容量素子の上方に形成される配線層で形成する必要がなくなる。
【発明の効果】
【００１４】
本発明によれば、ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ＤＲＡＭとＳＲＡＭを混載した半導体装置に適用したものである。
【００１６】
図１は、本実施の形態にかかる半導体装置を模式的に示す断面図である。図１に示すように、本実施の形態にかかる半導体装置１は、ＤＲＡＭ領域Ａ０１、ロジック領域Ａ０２、及びＳＲＡＭ領域Ａ０３を有する。ＤＲＡＭ領域Ａ０１にはメモリ用トランジスタや容量素子が形成され、ＳＲＡＭ領域Ａ０３にはメモリ用トランジスタが形成される。ＤＲＡＭ領域Ａ０１とＳＲＡＭ領域Ａ０３との間には、メモリ以外の例えばセンスアンプ等のロジック回路が形成されるロジック領域Ａ０２が設けられている。
【００１７】
ＤＲＡＭは、キャパシタの構成からスタック型とトレンチ型の２通りに分類されるが、本実施の形態にかかるＤＲＡＭはスタック型であって、さらに、ビット線よりキャパシタが上に形成されるＣＯＢ（Capacitor over Bitline）構造となっている。すなわち、第1の層間絶縁層１０に形成されたコンタクト１１に接続されたビット線２２と、第２の層間絶縁層２０に形成された容量コンタクト２３に接続する容量素子３１とを有している。容量素子３１は、下部電極３２、誘電体膜３３、上部電極３４を有し、第３の層間絶縁層３０に形成されている。容量素子３１は、スタックコンタクト４１を介して第１の配線層Ｍ１に接続されている。
【００１８】
ロジック領域Ａ０２、ＳＲＡＭ領域Ａ０３においては、第１の層間絶縁層１０にゲート電極１２等が形成され、又はその下層に拡散層が形成され、これらのゲート電極や拡散層と、第１の配線層Ｍ１とがコンタクトＣ１を介して接続されている。コンタクトＣ１は、第１層間絶縁層１０に形成されたコンタクト１１、第２層間絶縁層に形成されたコンタクト２３、第３、第４層間絶縁層に形成されたコンタクト３５からなる３段重ね構成となっている。
【００１９】
ここで、本実施の形態においては、第２層間絶縁層において、コンタクト１１間を接続するＳＲＡＭのノード間接続（ＬＩＣ：Local Inter Connect）２４が形成されている。このノード間接続２４は、上述した図６や図７に示す従来の半導体装置においては、第１の配線層Ｍ１に形成されていたものである。
【００２０】
本実施の形態においては、ノード間接続２４をＤＲＡＭの容量コンタクト２３と同じレイヤで形成しているため、従来第２の配線層Ｍ２に形成されていたワードラインＷＬを第１の配線層Ｍ１に形成することができる。さらに、ビアＶ１を介して、従来第３の配線層に形成されていたビットライン、接地ライン、電源ラインを、第２の配線層Ｍ２に形成することができる。なお、ノード間接続２４の抵抗は、容量素子３１より上層に形成されるワードラインなどの第１の配線層Ｍ１や、ビットライン、電源ライン、接地ラインなどの第２の配線層Ｍ２より高抵抗であってもよい。
【００２１】
そして、この第２の配線層Ｍ２上にビアＶ２を介して形成される配線層Ｍ３は、従来と異なり、自由に使用できる配線層である。すなわち、従来は、ＳＲＡＭノード間を接続するために配線層が１層必要であったが、本実施の形態においては、これを第１の配線層Ｍ１の下層に形成することで、配線層Ｍ３を自由に使用できる配線層とすることができる。
【００２２】
このように本実施の形態にかかる半導体装置のＳＲＡＭにおいては、ＣＯＢ構成のＤＲＡＭの容量素子３１に接続する容量コンタクト２３と同一の層により、ノード間接続２４が形成されている。これにより、このノード配線を容量素子３１より上層の配線層で形成する必要がなくなるため、配線層Ｍ３が自由に使用できる。
【００２３】
図２はＳＲＡＭのレイアウトを示す平面図、図３（ａ）は、図２のＸ１〜Ｘ４を示す断面図、図３（ｂ）はＳＲＡＭの等価回路図である。また、図４（ａ）は、配線層より下層を示すレイアウト図であって、拡散層、ゲート、コンタクト、容量コンタクト、スタックコンタクトを示す。また、図４（ｂ）は、配線層を示すレイアウト図であって、第１の配線層Ｍ１、第２の配線層Ｍ２、その間を接続するビアＶ１を示す。
【００２４】
図３（ｂ）に示すように、ＳＲＡＭは、一般的には、６つのトランジスタから構成される。すなわち、電源ＶＤＤと接地ＧＮＤとの間に接続された負荷トランジスタＬ１及び駆動トランジスタＤ１と、負荷トランジスタＬ２及び駆動トランジスタＤ２とを有している。これらはそれぞれＣＭＯＳインバータを構成し、トランジスタＬ２、Ｄ２からなるインバータの入力及びトランジスタＬ１、Ｄ１からなるインバータの出力と、ビットラインＢＬ（Ｍ３）との間に接続されたトランスファトランジスタ（アクセストランジスタ）Ａ１を有する。また、トランジスタＬ１、Ｄ１からなるインバータの入力及びトランジスタＬ２、Ｄ２からなるインバータの出力と、ビットラインＢＬ（Ｍ３）との間に接続されたトランスファトランジスタ（アクセストランジスタ）Ａ２とを有する。トランジスタＡ１、Ａ２のゲートはワードラインＷＬに接続され、これらのトランジスタＡ１、Ａ２を通じてビットライン対ＢＬ間で、読み出し、書き込みのデータ転送を行なう。
【００２５】
ここで、上述したように、本実施の形態においては、トランジスタＬ１、Ｄ１の拡散層同士を接続するノード間接続（ＬＩＣ）、トランジスタＬ２、Ｄ２の拡散層同士を接続するノード間接続を、容量素子３１に接続する容量コンタクト２３と同工程で形成している。このことにより、従来、容量素子３１より上層に必要であった配線層を不要とする。したがって、例えばＳＲＡＭ間を接続する配線の迂回等がなくなり、第３の配線層を、マクロ間を接続する配線に使用する等レイアウトの自由度が向上し、又はチップ面積が縮小化し、さらには製造工数を削減することができる。
【００２６】
すなわち、図３（ａ）に示すように、トランジスタＡ１、トランジスタＤ１の共通拡散層１３に接続するコンタクト１１と、トランジスタＬ１の拡散層１３に接続するコンタクト１１とを接続するノード間接続２４が、第２層間絶縁層２０に形成されている（図４（ａ）参照）。なお、トランジスタＡ１の拡散層に接続するコンタクト１１、ノード間接続２４と同層のコンタクト（容量コンタクト）２３、第１の配線層Ｍ１に接続するスタックコンタクト３５から、第１の配線層Ｍ１の中継パッド５１（Ｍ１）に接続する３段重ねのコンタクトＣ１が形成されている。コンタクトＣ１は、配線５１（Ｍ１）、ビアＶ１を介してビットラインＢＬ（Ｍ２）に接続される。ノード間接続２４を容量コンタクト層に形成することができるので、第１の配線層Ｍ１にワードラインＷＬを形成することができる（図４（ｂ）参照）。
【００２７】
以上説明したように、本実施の形態においては、ＤＲＡＭ混載ロジックプロセス製品にＳＲＡＭを搭載する場合に、ＤＲＡＭ混載のために通常のロジックプロセスに追加して形成する配線、コンタクト工程をＳＲＡＭセルのノード間接続に使用してＳＲＡＭを製造する。
【００２８】
通常のＳＲＡＭでは、第１の配線層Ｍ１をノード間接続と上部配線への中継パッドの形成に使用し、ビアＶ１を中継パッドから第２の配線層Ｍ２への接続に使用している。一方、ＤＲＡＭ混載ロジックプロセスでは、ＤＲＡＭ部にビット線や容量素子などを形成する工程を通常のロジックプロセスのコンタクトと第１の配線層Ｍ１形成工程の間に追加し、ＤＲＡＭ領域以外では、ロジックコンタクトの上に容量コンタクト、スタックコンタクトを重ねる三段積み構造にして第１の配線層Ｍ１と接続している。
【００２９】
したがって、これらのＤＲＡＭ形成工程を使用して、ＳＲＡＭセルのノード間接続２４、中継パッドを介した上層配線との接続部分（２３）を形成することで、従来第１の配線層Ｍ１、第１ビアＶ１で形成していたものを、第１の配線層Ｍ１の下層においてＤＲＡＭ形成工程だけで形成することができる。
【００３０】
このようにＤＲＡＭ形成工程でノード間接続２４を形成することで、従来第２の配線層Ｍ２、第２ビアＶ２、第３の配線層Ｍ３で形成していたワードラインＷＬやビットラインＢＬ等を、本実施の形態においては、第１の配線層Ｍ１、第１ビアＶ１、第２の配線層Ｍ２で形成することができ、ＳＲＡＭ形成に必要な配線層を一層削減することができる。そして、ＳＲＡＭセルに必要な配線層を削減することができるので、図６（ｂ）に示すように、従来ＳＲＡＭセル領域を迂回していたマクロ間接続などの配線を、図６（ａ）に示すようにＳＲＡＭ上に通すことができ、配線遅延等を削減することができ、又は装置の小型化、製造工数の削減等を実現することができる。
【００３１】
この場合、ノード間接続２４は上述のように、容量コンタクト２３で形成する方法の他、容量素子３１の下部電極３２で形成する方法、ビット線２２で形成する方法もある。また、中継パッド２３を介した上層配線への接続部は、従来同様３段積みコンタクトで形成することができる。
【００３２】
すなわち、ＳＲＡＭのノード間接続が、ＤＲＡＭの容量素子以下の層であって、ビット線以上の層に形成されていれば上述の同様の効果を奏する。図５は、その他の一例を示す図であって、ビット線層でノード間接続６４を形成した場合を示す図である。容量素子３１より下層にノード間接続６４を形成することができるので、ＳＲＡＭの機能配線層を第１の配線層Ｍ１、第２の配線層Ｍ２の２層とすることができ、上述と同様、ＤＲＡＭ混載半導体装置のレイアウトの自由度が増し、装置を小型化等することができる。
【００３３】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施の形態にかかる半導体装置を模式的に示す断面図である。
【図２】本発明の実施の形態にかかる半導体装置のＳＲＡＭ領域のレイアウトを示す平面図である。
【図３】（ａ）は、図２のＸ１〜Ｘ４を示す断面図、（ｂ）はＳＲＡＭの等価回路図である。
【図４】（ａ）は、図２における配線層より下層を示すレイアウト図であり、（ｂ）は図２における配線層を示すレイアウト図である。
【図５】本発明の実施の形態にかかる他の半導体装置を模式的に示す断面図である。
【図６】本発明の実施の形態にかかる半導体装置の効果を説明する図である。
【図７】特許文献１に記載の半導体装置を示す図である。
【図８】従来のＤＲＡＭ混載半導体装置を示す模式的断面図である。
【図９】従来のＤＲＡＭ混載半導体装置におけるＳＲＡＭ領域を示す平面図である。
【図１０】（ａ）は、図８に記載のＸ１１〜Ｘ１４を示す断面図、（ｂ）は等価回路図である。
【図１１】従来のＳＲＡＭ領域を示す図であって、（ａ）は図８における第１の配線層以下の層の平面図、（ｂ）は図８における第１の配線層より上の層の平面図である。
【図１２】従来の他のＳＲＡＭ領域を示す平面図である。
【図１３】従来の他のＳＲＡＭ領域を示す図であって、（ａ）は図１１における第１の配線層以下の層の平面図、（ｂ）は図１１における第１の配線層より上の層の平面図である。
【符号の説明】
【００３５】
１１  コンタクト
１２  ゲート電極
１３  拡散層
２１  ビットコンタクト
２２  ビット線
２３、３１、３５、４１  コンタクト
２４  ノード間接続
３１  容量素子
３２  下部電極
３３  誘電体膜
３４  上部電極
５１  配線層
Ｍ１  第１の配線層
Ｍ２  第２の配線層
Ｍ３  第３の配線層
ＷＬ  ワードライン
ＢＬ  ビットライン
ＶＤＤ  電源ライン
ＧＮＤ  接地ライン
【図１】
2008117864.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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