(57)【要約】【課題】ドライブトランジスタの移動度補正期間のばらつきを抑制し、画面のユニフォーミティを高める。【解決手段】走査線ＷＳに制御信号ＷＳを印加してサンプリングトランジスタＴｒ１をオンし信号電位のサンプリングを開始した後、制御信号ＤＳが走査線ＤＳに印加されてスイッチングトランジスタＴｒ４がオンする第１タイミングから、制御信号ＷＳが解除されてサンプリングトランジスタＴｒ１がオフする第２タイミングまでの補正期間ｔに、ドライブトランジスタＴｒｄの移動度μに対する補正を画素容量Ｃｓに保持された信号電位に加える。制御信号ＷＳ，ＤＳを供給するスキャナ４，５の出力バッファは、補正期間ｔを律する立下り波形を形成する側になるトランジスタサイズが、立上り波形を形成する側になるトランジスタサイズより大きく設定されている。【選択図】図２
2008046377.tif 000002
【特許請求の範囲】
【請求項１】
画素アレイ部とこれを駆動する駆動部とからなり、
前記画素アレイ部は、行状の第１走査線及び第２走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備え、
前記駆動部は、各第１走査線に順次第１の制御信号を供給して画素を行単位で線順次走査する第１スキャナと、該線順次走査に合わせて各第２走査線に順次第２の制御信号を供給する第２スキャナと、該線順次走査に合わせて列状の信号線に映像信号を供給する信号セレクタとを備え、
前記画素は、発光素子と、サンプリングトランジスタと、ドライブトランジスタと、スイッチングトランジスタと、画素容量とを含み、
前記サンプリングトランジスタは、そのゲートが該第１走査線に接続し、そのソースが該信号線に接続し、そのドレインが該ドライブトランジスタのゲートに接続し、
前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成し、
前記スイッチングトランジスタは該電流路に挿入されるとともに、そのゲートが該第２走査線に接続し、
前記画素容量は、該ドライブトランジスタのソースとゲートの間に接続している表示装置であって、
前記サンプリングトランジスタは、該第１走査線から供給された第１の制御信号に応じてオンし、該信号線から供給された映像信号の信号電位をサンプリングして該画素容量に保持し、
前記スイッチングトランジスタは、該第２走査線から供給された第２の制御信号に応じオンして該電流路を導通状態にし、
前記ドライブトランジスタは、該画素容量に保持された信号電位に応じて駆動電流を該導通状態に置かれた電流路を通って該発光素子に流し、
前記駆動部は、該第１走査線に該第１の制御信号を印加して該サンプリングトランジスタをオンし信号電位のサンプリングを開始した後、該第２の制御信号が該第２走査線に印加されて該スイッチングトランジスタがオンする第１タイミングから、該第１走査線に印加された該第１の制御信号が解除されて該サンプリングトランジスタがオフする第２タイミングまでの補正期間に、該ドライブトランジスタの移動度に対する補正を該画素容量に保持された該信号電位に加え、
前記第１スキャナ及び第２スキャナの少なくとも片方は、該第１又は第２の制御信号を出力するための出力バッファを有しており、
前記出力バッファは、該制御信号の立上り波形を主として形成する一つのスイッチング素子と、該制御信号の立下り波形を主として形成するもう一つのスイッチング素子とを有し、
各スイッチング素子は夫々トランジスタで構成されており、
該制御信号は、立上り波形と立下り波形の一方が該補正期間の第１タイミング又は第２タイミングを決定する決定波形となり、立上り波形と立下り波形の他方が該補正期間の第１タイミング及び第２タイミングに関係しない非決定波形であり、
前記出力バッファは、該決定波形を形成する側になる優勢スイッチング素子のトランジスタサイズが、該非決定波形を形成する側になる劣勢スイッチング素子のトランジスタサイズより大きく設定されていることを特徴とする表示装置。
【請求項２】
前記出力バッファは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータであり、制御信号の立下り波形が決定波形になる場合、主としてこれを形成するＮＭＯＳトランジスタが優勢スイッチング素子になり、制御信号の立上り波形が決定波形になる場合、主としてこれを形成するＰＭＯＳトランジスタが優勢スイッチング素子になり、優勢スイッチング素子のトランジスタサイズを劣勢スイッチング素子のトランジスタサイズより大きく設定することを特徴とする請求項１記載の表示装置。
【請求項３】
該第１タイミング及び第２タイミングの決定波形がいずれも立下り波形であり、
前記第１スキャナ及び第２スキャナの出力バッファはいずれもＮＭＯＳトランジスタがＰＭＯＳトランジスタよりサイズが大きいことことを特徴とする請求項２記載の表示装置。
【請求項４】
前記出力バッファは、優勢スイッチング素子がＣＭＯＳトランジスタからなり、劣勢スイッチング素子がＮＭＯＳトランジスタ又はＰＭＯＳトランジスタからなり、ＣＭＯＳトランジスタのサイズが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのサイズより大きいことを特徴とする請求項１記載の表示装置。
【請求項５】
前記出力バッファは、該優勢スイッチング素子がオンして劣勢スイッチング素子がオフしたとき、外部から供給されたパルスの波形を取り出し、該制御信号の決定波形として出力することを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素毎に配した発光素子を電流駆動して画像を表示する表示装置に関する。詳しくは、各画素回路内に設けた絶縁ゲート型電界効果トランジスタによって有機ＥＬなどの発光素子に通電する電流量を制御する、いわゆるアクティブマトリクス型の表示装置に関する。
【背景技術】
【０００２】
表示装置、例えば液晶ディスプレイなどでは、多数の液晶画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に入射光の透過強度又は反射強度を制御することによって画像を表示する。これは、有機ＥＬ素子を画素に用いた有機ＥＬディスプレイなどにおいても同様であるが、液晶画素と異なり有機ＥＬ素子は自発光素子である。その為、有機ＥＬディスプレイは液晶ディスプレイに比べて画像の視認性が高く、バックライトが不要であり、応答速度が高いなどの利点を有する。又、各発光素子の輝度レベル（階調）はそれに流れる電流値によって制御可能であり、いわゆる電流制御型であるという点で液晶ディスプレイなどの電圧制御型とは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とがある。前者は構造が単純であるものの、大型且つ高精細のディスプレイの実現が難しいなどの問題がある為、現在はアクティブマトリクス方式の開発が盛んに行なわれている。この方式は、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子（一般には薄膜トランジスタ、ＴＦＴ）によって制御するものであり、以下の特許文献に記載がある。
【特許文献１】特開２００３−２５５８５６
【特許文献２】特開２００３−２７１０９５
【特許文献３】特開２００４−１３３２４０
【特許文献４】特開２００４−０２９７９１
【特許文献５】特開２００４−０９３６８２
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の画素回路は、制御信号を供給する行状の走査線と映像信号を供給する列状の信号線とが交差する部分に配され、少なくともサンプリングトランジスタと画素容量とドライブトランジスタと発光素子とを含む。サンプリングトランジスタは、走査線から供給される制御信号に応じ導通して信号線から供給された映像信号をサンプリングする。画素容量は、サンプリングされた映像信号の信号電位に応じた入力電圧を保持する。ドライブトランジスタは、画素容量に保持された入力電圧に応じて所定の発光期間に出力電流を駆動電流として供給する。尚一般に、出力電流はドライブトランジスタのチャネル領域のキャリア移動度及び閾電圧に対して依存性を有する。発光素子は、ドライブトランジスタから供給された出力電流により映像信号に応じた輝度で発光する。
【０００５】
ドライブトランジスタは、画素容量に保持された入力電圧をゲートに受けてソース／ドレイン間に出力電流を流し、発光素子に通電する。一般に発光素子の発光輝度は通電量に比例している。更にドライブトランジスタの出力電流供給量はゲート電圧すなわち画素容量に書き込まれた入力電圧によって制御される。従来の画素回路は、ドライブトランジスタのゲートに印加される入力電圧を入力映像信号に応じて変化させることで、発光素子に供給する電流量を制御している。
【０００６】
ここでドライブトランジスタの動作特性は以下の式１で表わされる。
Ｉｄｓ＝（１／２）μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）２・・・式１
このトランジスタ特性式１において、Ｉｄｓはソース／ドレイン間に流れるドレイン電流を表わしており、画素回路では発光素子に供給される出力電流である。Ｖｇｓはソースを基準としてゲートに印加されるゲート電圧を表わしており、画素回路では上述した入力電圧である。Ｖｔｈはトランジスタの閾電圧である。又μはトランジスタのチャネルを構成する半導体薄膜の移動度を表わしている。その他Ｗはチャネル幅を表わし、Ｌはチャネル長を表わし、Ｃｏｘはゲート容量を表わしている。このトランジスタ特性式１から明らかな様に、薄膜トランジスタは飽和領域で動作する時、ゲート電圧Ｖｇｓが閾電圧Ｖｔｈを超えて大きくなると、オン状態となってドレイン電流Ｉｄｓが流れる。原理的に見ると上記のトランジスタ特性式１が示す様に、ゲート電圧Ｖｇｓが一定であれば常に同じ量のドレイン電流Ｉｄｓが発光素子に供給される。従って、画面を構成する各画素に全て同一のレベルの映像信号を供給すれば、全画素が同一輝度で発光し、画面の一様性（ユニフォーミティ）が得られるはずである。
【０００７】
しかしながら実際には、ポリシリコンなどの半導体薄膜で構成された薄膜トランジスタ（ＴＦＴ）は、個々のデバイス特性にばらつきがある。特に、閾電圧Ｖｔｈは一定ではなく、各画素毎にばらつきがある。前述のトランジスタ特性式１から明らかな様に、各ドライブトランジスタの閾電圧Ｖｔｈがばらつくと、ゲート電圧Ｖｇｓが一定であっても、ドレイン電流Ｉｄｓにばらつきが生じ、画素毎に輝度がばらついてしまう為、画面のユニフォーミティを損なう。従来からドライブトランジスタの閾電圧のばらつきをキャンセルする機能を組み込んだ画素回路が開発されており、例えば前記の特許文献３に開示がある。
【０００８】
しかしながら、発光素子に対する出力電流のばらつき要因は、ドライブトランジスタの閾電圧Ｖｔｈだけではない。上記のトランジスタ特性式１から明らかなように、ドライブトランジスタの移動度μがばらついた場合にも、出力電流Ｉｄｓが変動する。この結果、画面のユニフォーミティが損なわれる。移動度のばらつきを補正することも、解決すべき課題となっている。
【課題を解決するための手段】
【０００９】
上述した従来の技術の課題に鑑み、本発明は個々の画素内にドライブトランジスタの移動度補正機能を組み込んだ表示装置を提供することを目的とする。特に、移動度補正期間のばらつきを抑制し、以って表示装置の画面のユニフォーミティを一層高めることを目的とする。かかる目的を達成するために以下の手段を講じた。即ち本発明にかかる表示装置は、基本的に画素アレイ部とこれを駆動する駆動部とからなる。前記画素アレイ部は、行状の第１走査線及び第２走査線と、列状の信号線と、これらが交差する部分に配された行列状の画素と、各画素に給電する電源ライン及び接地ラインとを備えている。前記駆動部は、各第１走査線に順次第１の制御信号を供給して画素を行単位で線順次走査する第１スキャナと、該線順次走査に合わせて各第２走査線に順次第２の制御信号を供給する第２スキャナと、該線順次走査に合わせて列状の信号線に映像信号を供給する信号セレクタとを備えている。前記画素は、発光素子と、サンプリングトランジスタと、ドライブトランジスタと、スイッチングトランジスタと、画素容量とを含む。前記サンプリングトランジスタは、そのゲートが該第１走査線に接続し、そのソースが該信号線に接続し、そのドレインが該ドライブトランジスタのゲートに接続している。前記ドライブトランジスタ及び前記発光素子は該電源ラインと接地ラインとの間で直列に接続して電流路を形成している。前記スイッチングトランジスタは該電流路に挿入されるとともに、そのゲートが該第２走査線に接続している。前記画素容量は、該ドライブトランジスタのソースとゲートの間に接続している。ここで、前記サンプリングトランジスタは、該第１走査線から供給された第１の制御信号に応じてオンし、該信号線から供給された映像信号の信号電位をサンプリングして該画素容量に保持する。前記スイッチングトランジスタは、該第２走査線から供給された第２の制御信号に応じオンして該電流路を導通状態にする。前記ドライブトランジスタは、該画素容量に保持された信号電位に応じて駆動電流を該導通状態に置かれた電流路を通って該発光素子に流す。前記駆動部は、該第１走査線に該第１の制御信号を印加して該サンプリングトランジスタをオンし信号電位のサンプリングを開始した後、該第２の制御信号が該第２走査線に印加されて該スイッチングトランジスタがオンする第１タイミングから、該第１走査線に印加された該第１の制御信号が解除されて該サンプリングトランジスタがオフする第２タイミングまでの補正期間に、該ドライブトランジスタの移動度に対する補正を該画素容量に保持された該信号電位に加える。前記第１スキャナ及び第２スキャナの少なくとも片方は、該第１又は第２の制御信号を出力するための出力バッファを有している。前記出力バッファは、該制御信号の立上り波形を主として形成する一つのスイッチング素子と、該制御信号の立下り波形を主として形成するもう一つのスイッチング素子とを有する。各スイッチング素子は夫々トランジスタで構成されており、該制御信号は、立上り波形と立下り波形の一方が該補正期間の第１タイミング又は第２タイミングを決定する決定波形となり、立上り波形と立下り波形の他方が該補正期間の第１タイミング及び第２タイミングに関係しない非決定波形である。前記出力バッファは、該決定波形を形成する側になる優勢スイッチング素子のトランジスタサイズが、非決定波形を形成する側になる劣勢スイッチング素子のトランジスタサイズより大きく設定されていることを特徴とする。
【００１０】
一態様では、前記出力バッファは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタからなるインバータであり、制御信号の立下り波形が決定波形になる場合、主としてこれを形成するＮＭＯＳトランジスタが優勢スイッチング素子になり、制御信号の立上り波形が決定波形になる場合、主としてこれを形成するＰＭＯＳトランジスタが優勢スイッチング素子になり、優勢スイッチング素子のトランジスタサイズを劣勢スイッチング素子のトランジスタサイズより大きく設定する。このましくは、該第１タイミング及び第２タイミングの決定波形がいずれも立下り波形であり、前記第１スキャナ及び第２スキャナの出力バッファはいずれもＮＭＯＳトランジスタがＰＭＯＳトランジスタよりサイズが大きい。他の態様では、前記出力バッファは、優勢スイッチング素子がＣＭＯＳトランジスタからなり、劣勢スイッチング素子がＮＭＯＳトランジスタ又はＰＭＯＳトランジスタからなり、ＣＭＯＳトランジスタのサイズが、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのサイズより大きい。別の態様では、前記出力バッファは、優勢スイッチング素子がオンして劣勢スイッチング素子がオフしたとき、外部から供給されたパルスの波形を取り出し、制御信号の決定波形として出力する。
【発明の効果】
【００１１】
本発明によれば、サンプリングトランジスタをオンして信号電位のサンプリングを開始した後、スイッチングトランジスタがオンする第１タイミングからサンプリングトランジスタがオフする第２タイミングまでの補正期間に、ドライブトランジスタの移動度に対する補正（移動度補正動作）を行っている。具体的には信号電位に応じてドライブトランジスタに流れる駆動電流を、補正期間中に画素容量に負帰還して、保持されている信号電位を調整する。ドライブトランジスタの移動度が大きいと負帰還量がその分大きくなり、信号電位の減少分が増え、結果として駆動電流を抑制することが出来る。一方ドライブトランジスタの移動度が小さい時は画素容量に対する負帰還量が小さくなるので、保持された信号電位の減少幅は少ない。したがって駆動電流はあまり減少しない。この様に個々の画素のドライブトランジスタの移動度の大小に応じこれをキャンセルする方向に信号電位を調整している。よって個々の画素のドライブトランジスタの移動度がばらつくにもかかわらず、同一の信号電位に対して個々の画素はほぼ同レベルの発光輝度を呈する。以って画面のユニフォーミティを改善することが出来る。
【００１２】
ところで画素容量に対する負帰還量は補正期間によって決まる。全ての画素で補正期間が一定であれば、負帰還量にばらつきは無く、移動度の相違をきれいに補正することが可能である。しかしながら、実際には各スキャナからサンプリングトランジスタやスイッチングトランジスタに供給される制御信号のパルスは配線容量や配線抵抗の影響を受けて鈍る。パルス波形の鈍りにより、スイッチングトランジスタがオンする第１タイミングやサンプリングトランジスタがオフする第２タイミングにずれが生じ、補正期間の時間幅がばらついてしまう。そこで本発明は、第１スキャナや第２スキャナの出力バッファを工夫して、スイッチングトランジスタのオンタイミングやサンプリングトランジスタのオフタイミングを決定する制御信号の波形を急峻にしている。具体的には、各スキャナの出力バッファは、制御信号パルスの立上り波形と立下り波形のうち、移動度補正期間の始期や終期を決める決定波形を形成する側になる優勢スイッチング素子のトランジスタサイズが、非決定波形を形成する側になる劣勢スイッチング素子のトランジスタサイズより大きく設定されている。この様に優勢スイッチング素子のトランジスタサイズを大きくすることで、その電流駆動能力を増大し、決定波形の急峻性を高めている。決定波形を急峻にすることで、サンプリングトランジスタやスイッチングトランジスタの閾電圧がばらついても、これらトランジスタのオンタイミングやオフタイミングがばらつくことは無い。よって本発明は、トランジスタの閾電圧がばらついても移動度補正期間を各画素で一定に維持することが出来、輝度ムラのない画面のユニフォーミティに優れた表示装置を提供することが可能である。なお、本明細書でいうトランジスタサイズは、サイズファクタＷ／Ｌを示している。Ｗはトランジスタのチャネル幅であり、Ｌはトランジスタのチャネル長である。チャネル長Ｌを基準にしてチャネル幅Ｗが大きいほど（即ちサイズファクタが大きいほど）トランジスタの電流駆動能力が高くなる。なお、チャネル長Ｌが同じ場合、チャネル幅Ｗの大きい方が当然サイズファクタが大きくなる。この場合には単純にサイズが大きいと表現する場合がある。チャネル長Ｌが等しい場合、チャネル幅Ｗが大きいということは、トランジスタサイズが大きいということを意味している。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る表示装置の全体構成を示す模式的なブロック図である。図示する様に、本画像表示装置は基本的に画素アレイ部１と、スキャナ部及び信号部を含む駆動部とで構成されている。画素アレイ部１は、行状に配された走査線ＷＳ、走査線ＡＺ１、走査線ＡＺ２及び走査線ＤＳと、列状に配された信号線ＳＬと、これらの走査線ＷＳ，ＡＺ１，ＡＺ２，ＤＳ及び信号線ＳＬに接続した行列状の画素回路２と、各画素回路２の動作に必要な第１電位Ｖｓｓ１，第２電位Ｖｓｓ２及び第３電位ＶＤＤを供給する複数の電源線とからなる。信号部は水平セレクタ３からなり、信号線ＳＬに映像信号を供給する。スキャナ部は、ライトスキャナ４、ドライブスキャナ５、第一補正用スキャナ７１及び第二補正用スキャナ７２からなり、それぞれ走査線ＷＳ、走査線ＤＳ、走査線ＡＺ１及び走査線ＡＺ２に制御信号を供給して順次行毎に画素回路を走査する。
【００１４】
ここで、ライトスキャナ４はシフトレジスタで構成されており、外部から供給されるクロック信号ＷＳＣＫに応じて動作し、同じく外部から供給されるスタート信号ＷＳＳＴを順次転走して各走査線ＷＳに制御信号ＷＳを出力している。ドライブスキャナ５もシフトレジスタからなり、外部から供給されるクロック信号ＤＳＣＫに応じて動作し、同じく外部から供給されるスタート信号ＤＳＳＴを順次転送することで、制御信号ＤＳを各走査線ＤＳに順次出力している。
【００１５】
図２は、図１に示した画像表示装置に組み込まれる画素の構成を示す回路図である。図示する様に画素回路２は、サンプリングトランジスタＴｒ１と、ドライブトランジスタＴｒｄと、第１スイッチングトランジスタＴｒ２と、第２スイッチングトランジスタＴｒ３と、第３スイッチングトランジスタＴｒ４と、画素容量Ｃｓと、発光素子ＥＬとを含む。サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号に応じ導通して信号線ＳＬから供給された映像信号の信号電位を画素容量Ｃｓにサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号の信号電位に応じてドライブトランジスタＴｒｄのゲートＧに入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒｄは、入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。発光素子ＥＬは、所定の発光期間中ドライブトランジスタＴｒｄから供給される出力電流Ｉｄｓにより映像信号の信号電位に応じた輝度で発光する。
【００１６】
第１スイッチングトランジスタＴｒ２は、サンプリング期間に先立ち走査線ＡＺ１から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのゲートＧを第１電位Ｖｓｓ１に設定する。第２スイッチングトランジスタＴｒ３は、サンプリング期間に先立ち走査線ＡＺ２から供給される制御信号に応じ導通してドライブトランジスタＴｒｄのソースＳを第２電位Ｖｓｓ２に設定する。第３スイッチングトランジスタＴｒ４は、サンプリング期間に先立ち走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位ＶＤＤに接続し、以ってドライブトランジスタＴｒｄの閾電圧Ｖｔｈに相当する電圧を画素容量Ｃｓに保持させて閾電圧Ｖｔｈの影響を補正する。さらにこの第３スイッチングトランジスタＴｒ４は、発光期間に再び走査線ＤＳから供給される制御信号に応じ導通してドライブトランジスタＴｒｄを第３電位ＶＤＤに接続して出力電流Ｉｄｓを発光素子ＥＬに流す。
【００１７】
以上の説明から明らかな様に、本画素回路２は、５個のトランジスタＴｒ１ないしＴｒ４及びＴｒｄと１個の画素容量Ｃｓと１個の発光素子ＥＬとで構成されている。トランジスタＴｒ１〜Ｔｒ３とＴｒｄはＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ４のみＰチャネル型のポリシリコンＴＦＴである。但し本発明はこれに限られるものではなく、Ｎチャネル型とＰチャネル型のＴＦＴを適宜混在させることが出来る。発光素子ＥＬは例えばアノード及びカソードを備えたダイオード型の有機ＥＬデバイスである。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
【００１８】
本発明の特徴事項として、表示装置の駆動部は、第１走査線ＷＳに第１制御信号ＷＳを印加してサンプリングトランジスタＴｒ１をオンし信号電位のサンプリングを開始した後、第２制御信号ＤＳが第２走査線ＤＳに印加されてスイッチングトランジスタＴｒ４がオンする第１タイミングから、第１走査線ＷＳに印加された第１制御信号ＷＳが解除されてサンプリングトランジスタＴｒ１がオフする第２タイミングまでの補正期間ｔに、ドライブトランジスタＴｒｄの移動度μに対する補正を画素容量Ｃｓに保持された信号電位に加え、もって移動度補正を行う。
【００１９】
図３は、図２に示した画像表示装置から画素回路２の部分のみを取り出した模式図である。理解を容易にするため、サンプリングトランジスタＴｒ１によってサンプリングされる映像信号の信号電位Ｖｓｉｇや、ドライブトランジスタＴｒｄの入力電圧Ｖｇｓ及び出力電流Ｉｄｓ、さらには発光素子ＥＬが有する容量成分Ｃｏｌｅｄなどを書き加えてある。以下図３に基づいて、本発明にかかる画素回路２の動作を説明する。
【００２０】
図４は、図３に示した画素回路のタイミングチャートである。図４を参照して、図３に示した画素回路の動作を具体的に説明する。図４は、時間軸Ｔに沿って各走査線ＷＳ，ＡＺ１，ＡＺ２及びＤＳに印加される制御信号の波形を表してある。表記を簡略化する為、制御信号も対応する走査線の符号と同じ符号で表してある。トランジスタＴｒ１，Ｔｒ２，Ｔｒ３はＮチャネル型なので、走査線ＷＳ，ＡＺ１，ＡＺ２がそれぞれハイレベルの時オンし、ローレベルの時オフする。一方トランジスタＴｒ４はＰチャネル型なので、走査線ＤＳがハイレベルの時オフし、ローレベルの時オンする。なおこのタイミングチャートは、各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形と共に、ドライブトランジスタＴｒｄのゲートＧの電位変化及びソースＳの電位変化も表してある。
【００２１】
図４のタイミングチャートではタイミングＴ１〜Ｔ８までを１フィールド（１ｆ）としてある。１フィールドの間に画素アレイの各行が一回順次走査される。タイミングチャートは、１行分の画素に印加される各制御信号ＷＳ，ＡＺ１，ＡＺ２，ＤＳの波形を表してある。
【００２２】
当該フィールドが始まる前のタイミングＴ０で、全ての制御線号ＷＳ，ＡＺ１，ＡＺ２，ＤＳがローレベルにある。したがってＮチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３はオフ状態にある一方、Ｐチャネル型のトランジスタＴｒ４のみオン状態である。したがってドライブトランジスタＴｒｄはオン状態のトランジスタＴｒ４を介して電源ＶＤＤに接続しているので、所定の入力電圧Ｖｇｓに応じて出力電流Ｉｄｓを発光素子ＥＬに供給している。したがってタイミングＴ０で発光素子ＥＬは発光している。この時ドライブトランジスタＴｒｄに印加される入力電圧Ｖｇｓは、ゲート電位（Ｇ）とソース電位（Ｓ）の差で表される。
【００２３】
当該フィールドが始まるタイミングＴ１で、制御信号ＤＳがローレベルからハイレベルに切り替わる。これによりスイッチングトランジスタＴｒ４がオフし、ドライブトランジスタＴｒｄは電源ＶＤＤから切り離されるので、発光が停止し非発光期間に入る。したがってタイミングＴ１に入ると、全てのトランジスタＴｒ１〜Ｔｒ４がオフ状態になる。
【００２４】
続いてタイミングＴ２に進むと、制御信号ＡＺ１及びＡＺ２がハイレベルになるので、スイッチングトランジスタＴｒ２及びＴｒ３がオンする。この結果、ドライブトランジスタＴｒｄのゲートＧが基準電位Ｖｓｓ１に接続し、ソースＳが基準電位Ｖｓｓ２に接続される。ここでＶｓｓ１−Ｖｓｓ２＞Ｖｔｈを満たしており、Ｖｓｓ１−Ｖｓｓ２＝Ｖｇｓ＞Ｖｔｈとする事で、その後タイミングＴ３で行われるＶｔｈ補正の準備を行う。換言すると期間Ｔ２‐Ｔ３は、ドライブトランジスタＴｒｄのリセット期間に相当する。また、発光素子ＥＬの閾電圧をＶｔｈＥＬとすると、ＶｔｈＥＬ＞Ｖｓｓ２に設定されている。これにより、発光素子ＥＬにはマイナスバイアスが印加され、いわゆる逆バイアス状態となる。この逆バイアス状態は、後で行うＶｔｈ補正動作及び移動度補正動作を正常に行うために必要である。
【００２５】
タイミングＴ３では制御信号ＡＺ２をローレベルにし且つ直後制御信号ＤＳもローレベルにしている。これによりトランジスタＴｒ３がオフする一方トランジスタＴｒ４がオンする。この結果ドレイン電流Ｉｄｓが画素容量Ｃｓに流れ込み、Ｖｔｈ補正動作を開始する。この時ドライブトランジスタＴｒｄのゲートＧはＶｓｓ１に保持されており、ドライブトランジスタＴｒｄがカットオフするまで電流Ｉｄｓが流れる。カットオフするとドライブトランジスタＴｒｄのソース電位（Ｓ）はＶｓｓ１−Ｖｔｈとなる。ドレイン電流がカットオフした後のタイミングＴ４で制御信号ＤＳを再びハイレベルに戻し、スイッチングトランジスタＴｒ４をオフする。さらに制御信号ＡＺ１もローレベルに戻し、スイッチングトランジスタＴｒ２もオフする。この結果、画素容量ＣｓにＶｔｈが保持固定される。この様にタイミングＴ３‐Ｔ４はドライブトランジスタＴｒｄの閾電圧Ｖｔｈを検出する期間である。ここでは、この検出期間Ｔ３‐Ｔ４をＶｔｈ補正期間と呼んでいる。
【００２６】
この様にＶｔｈ補正を行った後タイミングＴ５で制御信号ＷＳをハイレベルに切り替え、サンプリングトランジスタＴｒ１をオンして映像信号Ｖｓｉｇを画素容量Ｃｓに書き込む。発光素子ＥＬの等価容量Ｃｏｌｅｄに比べて画素容量Ｃｓは充分に小さい。この結果、映像信号Ｖｓｉｇのほとんど大部分が画素容量Ｃｓに書き込まれる。正確には、Ｖｓｓ１に対するＶｓｉｇの差分Ｖｓｉｇ−Ｖｓｓ１が画素容量Ｃｓに書き込まれる。したがってドライブトランジスタＴｒｄのゲートＧとソースＳ間の電圧Ｖｇｓは、先に検出保持されたＶｔｈと今回サンプリングされたＶｓｉｇ−Ｖｓｓ１を加えたレベル（Ｖｓｉｇ−Ｖｓｓ１＋Ｖｔｈ）となる。以降説明簡易化の為Ｖｓｓ１＝０Ｖとすると、ゲート／ソース間電圧Ｖｇｓは図４のタイミングチャートに示すようにＶｓｉｇ＋Ｖｔｈとなる。かかる映像信号Ｖｓｉｇのサンプリングは制御信号ＷＳがローレベルに戻るタイミングＴ７まで行われる。すなわちタイミングＴ５‐Ｔ７がサンプリング期間に相当する。
【００２７】
サンプリング期間の終了するタイミングＴ７より前のタイミングＴ６で制御信号ＤＳがローレベルとなりスイッチングトランジスタＴｒ４がオンする。これによりドライブトランジスタＴｒｄが電源ＶＤＤに接続されるので、画素回路は非発光期間から発光期間に進む。この様にサンプリングトランジスタＴｒ１がまだオン状態で且つスイッチングトランジスタＴｒ４がオン状態に入った期間Ｔ６‐Ｔ７で、ドライブトランジスタＴｒｄの移動度補正を行う。即ち本発明では、サンプリング期間の後部分と発光期間の先頭部分とが重なる期間Ｔ６‐Ｔ７で移動度補正を行っている。なお、この移動度補正を行う発光期間の先頭では、発光素子ＥＬは実際には逆バイアス状態にあるので発光する事はない。この移動度補正期間Ｔ６‐Ｔ７では、ドライブトランジスタＴｒｄのゲートＧが映像信号Ｖｓｉｇのレベルに固定された状態で、ドライブトランジスタＴｒｄにドレイン電流Ｉｄｓが流れる。ここでＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれる為、ダイオード特性ではなく単純な容量特性を示すようになる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄの両者を結合した容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに書き込まれていく。これによりドライブトランジスタＴｒｄのソース電位（Ｓ）は上昇していく。図４のタイミングチャートではこの上昇分をΔＶで表してある。この上昇分ΔＶは結局画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓから差し引かれる事になるので、負帰還をかけた事になる。この様にドライブトランジスタＴｒｄの出力電流Ｉｄｓを同じくドライブトランジスタＴｒｄの入力電圧Ｖｇｓに負帰還する事で、移動度μを補正する事が可能である。なお負帰還量ΔＶは移動度補正期間Ｔ６‐Ｔ７の時間幅ｔを調整する事で最適化可能である。
【００２８】
タイミングＴ７では制御信号ＷＳがローレベルとなりサンプリングトランジスタＴｒ１がオフする。この結果ドライブトランジスタＴｒｄのゲートＧは信号線ＳＬから切り離される。映像信号Ｖｓｉｇの印加が解除されるので、ドライブトランジスタＴｒｄのゲート電位（Ｇ）は上昇可能となり、ソース電位（Ｓ）と共に上昇していく。その間画素容量Ｃｓに保持されたゲート／ソース間電圧Ｖｇｓは（Ｖｓｉｇ−ΔＶ＋Ｖｔｈ）の値を維持する。ソース電位（Ｓ）の上昇に伴い、発光素子ＥＬの逆バイアス状態は解消されるので、出力電流Ｉｄｓの流入により発光素子ＥＬは実際に発光を開始する。この時のドレイン電流Ｉｄｓ対ゲート電圧Ｖｇｓの関係は、先のトランジスタ特性式１のＶｇｓにＶｓｉｇ−ΔＶ＋Ｖｔｈを代入する事で、以下の式２のように与えられる。
Ｉｄｓ＝ｋμ（Ｖｇｓ−Ｖｔｈ）２＝ｋμ（Ｖｓｉｇ−ΔＶ）２・・・式２
上記式２において、ｋ＝（１／２）（Ｗ／Ｌ）Ｃｏｘである。この特性式２からＶｔｈの項がキャンセルされており、発光素子ＥＬに供給される出力電流ＩｄｓはドライブトランジスタＴｒｄの閾電圧Ｖｔｈに依存しない事が分かる。基本的にドレイン電流Ｉｄｓは映像信号の信号電圧Ｖｓｉｇによって決まる。換言すると、発光素子ＥＬは映像信号Ｖｓｉｇに応じた輝度で発光する事になる。その際Ｖｓｉｇは負帰還量ΔＶで補正されている。この補正量ΔＶは丁度特性式２の係数部に位置する移動度μの効果を打ち消すように働く。したがって、ドレイン電流Ｉｄｓは実質的に映像信号Ｖｓｉｇのみに依存する事になる。
【００２９】
最後にタイミングＴ８に至ると制御信号ＤＳがハイレベルとなってスイッチングトランジスタＴｒ４がオフし、発光が終了すると共に当該フィールドが終わる。この後次のフィールドに移って再びＶｔｈ補正動作、移動度補正動作及び発光動作が繰り返される事になる。
【００３０】
図５は、移動度補正期間Ｔ６‐Ｔ７における画素回路２の状態を示す回路図である。図示するように、移動度補正期間Ｔ６‐Ｔ７では、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンしている一方、残りのスイッチングトランジスタＴｒ２及びＴｒ３がオフしている。この状態でドライブトランジスタＴｒ４のソース電位（Ｓ）はＶｓｓ１−Ｖｔｈである。このソース電位（Ｓ）は発光素子ＥＬのアノード電位でもある。前述したようにＶｓｓ１−Ｖｔｈ＜ＶｔｈＥＬと設定しておく事で、発光素子ＥＬは逆バイアス状態におかれ、ダイオード特性ではなく単純な容量特性を示す事になる。よってドライブトランジスタＴｒｄに流れる電流Ｉｄｓは画素容量Ｃｓと発光素子ＥＬの等価容量Ｃｏｌｅｄとの合成容量Ｃ＝Ｃｓ＋Ｃｏｌｅｄに流れ込む事になる。換言すると、ドレイン電流Ｉｄｓの一部が画素容量Ｃｓに負帰還され、移動度の補正が行われる。
【００３１】
図６は上述したトランジスタ特性式２をグラフ化したものであり、縦軸にＩｄｓを取り横軸にＶｓｉｇを取ってある。このグラフの下方に特性式２も合わせて示してある。図６のグラフは、画素１と画素２を比較した状態で特性カーブを描いてある。画素１のドライブトランジスタの移動度μは相対的に大きい。逆に画素２に含まれるドライブトランジスタの移動度μは相対的に小さい。この様にドライブトランジスタをポリシリコン薄膜トランジスタなどで構成した場合、画素間で移動度μがばらつく事は避けられない。例えば両画素１，２に同レベルの映像信号の信号電位Ｖｓｉｇを書き込んだ場合、何ら移動度の補正を行わないと、移動度μの大きい画素１に流れる出力電流Ｉｄｓ１´は、移動度μの小さい画素２に流れる出力電流Ｉｄｓ２´に比べて大きな差が生じてしまう。この様に移動度μのばらつきに起因して出力電流Ｉｄｓの間に大きな差が生じるので、スジムラが発生し画面のユニフォーミティを損なう事になる。
【００３２】
そこで本発明では出力電流を入力電圧側に負帰還させる事で移動度のばらつきをキャンセルしている。先のトランジスタ特性式１から明らかなように、移動度が大きいとドレイン電流Ｉｄｓが大きくなる。したがって負帰還量ΔＶは移動度が大きいほど大きくなる。図６のグラフに示すように、移動度μの大きな画素１の負帰還量ΔＶ１は移動度の小さな画素２の負帰還量ΔＶ２に比べて大きい。したがって、移動度μが大きいほど負帰還が大きくかかる事となって、ばらつきを抑制する事が可能である。図示するように、移動度μの大きな画素１でΔＶ１の補正をかけると、出力電流はＩｄｓ１´からＩｄｓ１まで大きく下降する。一方移動度μの小さな画素２の補正量ΔＶ２は小さいので、出力電流Ｉｄｓ２´はＩｄｓ２までそれ程大きく下降しない。結果的に、Ｉｄｓ１とＩｄｓ２は略等しくなり、移動度のばらつきがキャンセルされる。この移動度のばらつきのキャンセルは黒レベルから白レベルまでＶｓｉｇの全範囲で行われるので、画面のユニフォーミティは極めて高くなる。以上をまとめると、移動度の異なる画素１と２があった場合、移動度の大きい画素１の補正量ΔＶ１は移動度の小さい画素２の補正量ΔＶ２に対して小さくなる。つまり移動度が大きいほどΔＶが大きくＩｄｓの減少値は大きくなる。これにより移動度の異なる画素電流値は均一化され、移動度のばらつきを補正する事ができる。
【００３３】
以下参考の為、上述した移動度補正の数値解析を行う。図５に示したように、トランジスタＴｒ１及びＴｒ４がオンした状態で、ドライブトランジスタＴｒｄのソース電位を変数Ｖに取って解析を行う。ドライブトランジスタＴｒｄのソース電位（Ｓ）をＶとすると、ドライブトランジスタＴｒｄを流れるドレイン電流Ｉｄｓは以下の式３に示す通りである。
【数１】
2008046377.tif 000003
【００３４】
またドレイン電流Ｉｄｓと容量Ｃ（＝Ｃｓ＋Ｃｏｌｅｄ）の関係により、以下の式４に示す様にＩｄｓ＝ｄＱ／ｄｔ＝ＣｄＶ／ｄｔが成り立つ。
【数２】
2008046377.tif 000004
【００３５】
式４に式３を代入して両辺積分する。ここで、ソース電圧Ｖ初期状態は−Ｖｔｈであり、移動度ばらつき補正時間（Ｔ６‐Ｔ７）をｔとする。この微分方程式を解くと、移動度補正時間ｔに対する画素電流が以下の数式５のように与えられる。
【数３】
2008046377.tif 000005
【００３６】
上述したように各画素の発光素子に流れる出力電流は式５で示すようになっている。この式５中で、移動度補正時間ｔは実用的なレベルで数μｓに設定されている。前述したように、この移動度補正時間はスイッチングトランジスタＴｒ４のオンタイミング（立下りタイミング）とサンプリングトランジスタＴｒ１のオフタイミング（立下りタイミング）との間隔で決定される。図７は、スイッチングトランジスタＴｒ４のゲートに印加される制御信号ＤＳの立下り波形と、サンプリングトランジスタＴｒ１のゲートに印加される制御信号ＷＳの立下り波形を時間軸を合せて表している。これらの制御信号ＤＳ，ＷＳが伝播する走査線は金属モリブデンなどの比較的高抵抗なパルス配線からなる。さらに他の層の配線との間のオーバーラップ寄生容量が大きいため、これらのパルス配線の時定数は大きく、制御信号ＤＳやＷＳの立下り波形が鈍ってしまう。即ち各制御信号ＤＳ，ＷＳは、電源電位Ｖｃｃから接地電位Ｖｓｓまで一瞬で立ち上がるのではなく、配線抵抗や配線容量で決まる時定数の影響で立下り波形に鈍りが生じる。この立下り波形はスイッチングトランジスタＴｒ４やサンプリングトランジスタＴｒ１のゲートに印加される。
【００３７】
一方サンプリングトランジスタＴｒ１のソースには信号電位Ｖｓｉｇが供給されている。したがってサンプリングトランジスタＴｒ１はゲート電位がＶｓｉｇ＋Ｖｔｎを下回ったところでオフする。なおＶｔｎはＮチャネル型のサンプリングトランジスタＴｒ１の閾電圧である。一般に製造プロセスなどの影響を受けてサンプリングトランジスタＴｒ１の閾電圧Ｖｔｎは画素毎にばらつく。したがって制御信号ＷＳの立下り波形に鈍りがあると、閾電圧Ｖｔｎのばらつきの影響を受けて、サンプリングトランジスタＴｒ１のオフタイミングにずれが生じる。この為、移動度補正時間ｔの終期に画素ごとで差が現れる。
【００３８】
同様にスイッチングトランジスタＴｒ４のソースは画素の電源電位ＶＤＤに接続されている。したがってスイッチングトランジスタＴｒ４のゲート電位がＶＤＤ−｜Ｖｔｐ｜まで低下した時、スイッチングトランジスタＴｒ４がオンする。ここでＶｔｐはＰチャネル型のスイッチングトランジスタＴｒ４の閾電圧を示している。製造プロセスの影響を受けてこの閾電圧Ｖｔｐもばらつきがある。したがって制御信号ＤＳの立下りに鈍りがあると、閾電圧Ｖｔｐのばらつきの影響を受けて、スイッチングトランジスタＴｒ４のオンタイミングにずれが生じる。即ち移動度補正期間ｔの始期にずれが生じる。図７は、閾電圧Ｖｔｎ，Ｖｔｐが平均レベルにあるときの標準動作点を点線で表し、Ｖｔｎ及びＶｔｐのばらつきが最悪になる動作点を一点差線で表してある。標準的な移動度補正時間ｔに対し、ワーストケースでは移動度補正時間が短くなっている。逆に平均的な移動度補正時間ｔに対してワーストケースの移動度補正時間が長くなることもある。
【００３９】
図８は、移動度補正時間と画素に流れる駆動電流（画素電流）との関係を示すグラフである。このグラフは横軸に移動度補正時間を取り、縦軸に画素電流を取ってある。グラフから明らかなように移動度補正時間がばらつくと、画素電流が画素毎に変動してしまう。これにより画面のユニフォーミティが損なわれる。前述したように、移動度補正時間のばらつきは、主としてサンプリングトランジスタＴｒ１やスイッチングトランジスタＴｒ４の閾電圧のばらつきに起因する。
【００４０】
図９は薄膜トランジスタの閾電圧のばらつき原因を説明するための模式図である。図示する様に、表示装置は１枚の絶縁性基板で形成されており、フラットなパネル０である。このパネル０の上には画素アレイ部１に加えて周辺のライトスキャナ４、ドライブスキャナ５、水平セレクタ３なども集積形成されている。これらの周辺駆動部は中央の画素アレイ部１と同じく、薄膜トランジスタで集積形成されている。一般に薄膜トランジスタは多結晶シリコン膜を素子領域とする。この多結晶シリコン膜は、例えば絶縁性の基板上に非晶質のシリコン薄膜を成膜した後、レーザ光を照射することで結晶化し、多結晶シリコン薄膜に転換している。このレーザ光の照射は、例えばライン状のレーザビームを、パネル０の上から下に向かって順次重ねながら照射することで、非晶質シリコン膜を多結晶シリコン膜に転換している。このレーザ光の照射過程でレーザ出力に局部的な変動が生じると、パネル０の上下方向で多結晶シリコン膜の結晶性に差が生じ、これが結果的に薄膜トランジスタの閾電圧のばらつきとなって現れる。よって通常閾電圧のばらつきは、レーザ光のラインに沿って、パネル０の水平方向に現れる。図示の例では、一部のラインで閾電圧の変動により補正時間が変動している。図８に示したように補正時間の変動は画素電流の変動につながるので、ラインに沿ってスジ状に輝度ムラが現れてしまう。平均に比べて補正時間が短くなると信号電位に対する負帰還量が少なくなる為、周囲より明るいスジが発生してしまう。逆に補正時間が標準より長くなると、信号電位に対する負帰還量が増えるため信号電位が低下しその分周囲より暗いスジが生じてしまう。
【００４１】
現在のフラットパネルの市場では、画面輝度の高い製品が求められている。その為には信号電位を低減化する方向に作用する移動度補正期間を短縮する必要がある。移動度補正時間を短縮化すると、その時間幅がわずかにずれた場合でも輝度ムラによるスジが顕著になってしまう。この補正時間のばらつきは主としてスイッチングトランジスタやサンプリングトランジスタの閾電圧のばらつきに起因している。そこで本発明は、これらのトランジスタの閾電圧がばらついても、補正期間自体は変動しないように、これらのトランジスタのゲートに印加される制御信号パルスの遷移波形を急峻化することを基本的な概念とする。図１０は本発明の基本概念に基づいて作られた第１実施形態を示す模式的な回路図である。図１０は、ライトスキャナ４の出力部三段分と、これに接続される画素アレイ部１の三行分（三ライン分）を模式的に表している。
【００４２】
ライトスキャナ４はシフトレジスタＳ／Ｒで構成されており、外部から入力されるクロック信号ＷＳＣＫに応じて動作し、同じく外部から入力されるスタート信号ＷＳＳＴを順次転走することで、各段毎に順次信号を出力している。シフトレジスタＳ／Ｒの各段にはＮＡＮＤ素子が接続されており、隣り合う段のＳ／Ｒから出力された順次信号をＮＡＮＤ処理して、制御信号ＷＳの元になる矩形波形を生成している。この矩形波形はインバータを介して出力バッファに入力される。この出力バッファはシフトレジスタ側から供給される入力信号に応じて動作し、最終的な制御信号ＷＳを対応する画素アレイ部１の走査線ＷＳに供給している。
【００４３】
出力バッファは電源電位Ｖｃｃと接地電位Ｖｓｓとの間に直列接続された一対のスイッチング素子からなる。本実施形態はこの出力バッファがインバータ構成となっており、一方のスイッチング素子がＰチャネル型トランジスタＰｃｈ（典型的にはＰＭＯＳトランジスタ）で、他方がＮチャネル型トランジスタＮｃｈ（典型的にはＮＭＯＳトランジスタ）からなる。なお各出力バッファに接続される画素アレイ部１側の各ラインは、等価回路的に抵抗成分と容量成分で表してある。
【００４４】
インバータ構成の出力バッファは、ＰチャネルトランジスタＰｃｈとＮチャネルトランジスタＮｃｈが交互にオンすることで制御信号ＷＳの矩形パルスを出力している。ＰチャネルトランジスタＰｃｈがオンしたとき、インバータの出力ノードは電源電位Ｖｃｃ側に急激に持ち上げられる。即ちＰチャネルトランジスタＰｃｈは制御信号ＷＳの立上り波形を主として形成している。一方インバータのＮチャネルトランジスタＮｃｈがオンすると、インバータの出力ノードは急激に接地ラインＶｓｓ側に引き下げられる。換言するとインバータのＮチャネルトランジスタＮｃｈは、主として制御信号ＷＳの立下り波形を形成している。
【００４５】
ところで図７に示した波形図では、制御信号ＷＳの立下り波形が移動度補正時間ｔの終期を決めており、本実施形態はＷＳの立下り波形が決定波形となり、立上り波形は何ら移動度補正時間の決定に関与しないので、非決定波形である。一方出力バッファは、ＰチャネルトランジスタＰｃｈが立上りを形成し、ＮチャネルトランジスタＮｃｈが主として立下りを形成している。よって図１０の実施形態は、Ｎチャネルトランジスタが制御信号ＷＳの決定波形を形成する優勢スイッチング素子となり、Ｐチャネルトランジスタが制御信号ＷＳの非決定波形を形成する劣勢スイッチング素子となっている。なお優勢スイッチング素子及び劣勢スイッチング素子の呼称は、単に決定波形と非決定波形との対応で便宜上に付けたものであり、両者の間に質的な差があるわけではない。本実施形態は、移動度補正時間のばらつきを抑えるため、決定波形を形成するＮチャネルトランジスタのサイズをＰチャネルトランジスタに比べて大きく設定することで、決定波形の急峻性を高めている。これにより画素アレイ部１側のサンプリングトランジスタＴｒ１の閾電圧Ｖｔｎにばらつきがあっても、移動度補正時間の終期にばらつきは現れなくなる。
【００４６】
図１１は、図１０に示した出力バッファのゲートパタンを示す模式的な平面図である。図示のようにこの出力バッファはインバータ構成となっており、電源電位Ｖｃｃと接地電位Ｖｓｓとの間にＰチャネルトランジスタＰｃｈとＮチャネルトランジスタＮｃｈが直列に配されている。一対のＰチャネルトランジスタ及びＮチャネルトランジスタのゲート側に入力信号が印加され、ドレイン側から出力信号が取り出される。前述したように、この出力バッファは、優勢スイッチング素子となるＮチャネルトランジスタのチャネル幅Ｗｎが劣勢スイッチング素子側のＰチャネルトランジスタのチャネル幅Ｗｐよりも大きく設定されている。なおＮチャネルトランジスタ及びＰチャネルトランジスタのチャネル長Ｌは互いに等しく設定されている。
【００４７】
図１２は、図１１に示した出力バッファから出力される制御信号ＷＳの立下り波形（決定波形）を示す波形図である。なお時間軸を合わせて、制御信号ＤＳの立下り波形（決定波形）も合わせて表記してある。理解を容易にするため図１２の波形図は、図７に示した波形図と同じスケールで表してある。図７と図１２を比較すれば明らかなように、制御信号ＷＳの立下り波形が急峻になっている。同様に制御信号ＤＳの立下り波形も対応する出力バッファを工夫することで急峻化されている。この様に各制御信号ＷＳ，ＤＳの決定波形を急峻化することで、サンプリングトランジスタＴｒ１の閾電圧ＶｔｎやスイッチングトランジスタＴｒ４の閾電圧Ｖｔｐが変動しても、移動度補正時間ｔに大きなばらつきは無くなる。図７と図１２の波形図を比較すれば明らかなように、移動度補正時間の平均的なケースとワーストケースの差は、図１２の方が小さくなっている。
【００４８】
図１３は、本発明にかかる表示装置の第２実施形態を示す模式図である。（Ａ）は画素構成を示し、（Ｂ）は制御信号ＷＳ及びＤＳの波形を表し、（Ｃ）はライトスキャナの出力バッファのゲートパタンを表している。（Ａ）に示すように、本実施形態をはサンプリングトランジスタＴｒ１にＰチャネル型のトランジスタを用いている。この為（Ｂ）に示すように、サンプリングトランジスタＴｒ１に印加される制御信号ＷＳの決定波形は、図１２に示した立下り波形ではなく、立上り波形となっている。よって（Ｃ）に示すように制御信号ＷＳを供給するライトスキャナの出力バッファは、立上り波形を主として形成するＰチャネルトランジスタが優勢スイッチング素子となり、Ｎチャネルトランジスタが逆に劣勢スイッチング素子となる。よって本実施形態は決定波形を急峻化するため、優勢スイッチング素子側のＰチャネルトランジスタのチャネル幅を、劣勢スイッチング素子側のＮチャネルトランジスタのチャネル幅より長くしている。
【００４９】
図１４は、本発明にかかる表示装置の第３実施携帯を示す模式図である。（Ａ）に示すように、本実施形態はスイッチングトランジスタＴｒ４としてＮチャネル型トランジスタを用いている。この為（Ｂ）に示すように制御信号ＤＳの立上り波形が移動度補正時間の始期を決める決定波形となっている。（Ｃ）に示すように、制御信号ＤＳを供給するドライブスキャナ５の出力バッファは、決定波形を形成する優勢スイッチング素子側のＰチャネルトランジスタが、劣勢スイッチング素子側のＮチャネルトランジスタに比べてチャネル幅が大きくなっている。これにより、制御信号ＤＳの立上り波形を立下り波形に比べて急峻化することが出来る。
【００５０】
図１５は、本発明にかかる表示装置の第４実施形態を示す模式的な回路図である。この回路図の左側はライトスキャナ４またはドライブスキャナ５の出力段を表しており、右側は対応する画素アレイ部１のラインを表している。本実施形態は、出力バッファが電源ラインに供給される電源パルスを抜き取って制御信号の決定波形を作る構成となっている。図示する様にこの出力バッファもインバータ構成で、電源ラインと接地電位Ｖｓｓとの間にＰチャネルトランジスタＰｃｈとＮチャネルトランジスタＮｃｈが直列に接続されている。シフトレジスタＳ／Ｒ側からの入力信号に応じて出力バッファのＰチャネルトランジスタＰｃｈがオンしたとき、電源ラインに供給されていた電源パルスの立下り波形を取り出し、これを制御信号ＷＳの決定波形として、画素アレイ部１側に供給している。この様に出力バッファとは別に決定波形を含むパルスを作り、これを出力バッファの電源ラインに供給することで、所望の決定波形の制御信号ＷＳを作り出すことが可能である。この場合も、出力バッファは、優勢スイッチング素子側となるＰチャネルトランジスタＰｃｈがオンして劣勢スイッチング素子側となるＮチャネルトランジスタＮｃｈがオフした時、外部から供給された電源パルスの立下り波形を取り出し、制御信号ＷＳまたはＤＳの決定波形として出力している。
【００５１】
図１６は、図１５に示した出力バッファのゲートパタンを示す模式図である。図示する様にインバータを構成する一対のＰチャネルトランジスタＰｃｈとＮチャネルトランジスタＮｃｈは、電源パルスを生成する外部電源と接地ラインＶｓｓとの間に直列接続されている。本実施形態はＰチャネルトランジスタが優勢スイッチング素子となりＮチャネルトランジスタが劣勢スイッチング素子となるので、Ｐチャネルトランジスタのチャネル幅がＮチャネルトランジスタのチャネル幅より大きく設定されている。この様にＰチャネルトランジスタの電流駆動能力が高いため、Ｐチャネルトランジスタは外部電源から供給された電源パルスの決定波形をほとんど歪ませること無くそのまま取り出して制御信号の決定波形とすることが出来る。
【００５２】
図１７は、本発明にかかる表示装置の第５実施形態を示す模式的な回路図である。図１５に示した第４実施形態と対応する部分には対応する参照番号を付して理解を容易にしている。第４実施形態と異なる点は、この第５実施形態が電源パルスの立上り波形を取り出して、制御信号の決定波形としていることである。この為本実施形態は、電源パルスを接地ラインＶｓｓ側から出力バッファに入れて、ＮチャネルトランジスタＮｃｈがオンしたとき電源パルスの立上り波形を取り出して、画素アレイ部の走査線側に出力している。したがって本実施形態は出力バッファのＮチャネルトランジスタＮｃｈが優勢スイッチング素子となり、ＰチャネルトランジスタＰｃｈが劣勢スイッチング素子となっている。
【００５３】
図１８は、図１７に示した出力バッファのゲートパタンを示す模式図である。図示する様に、優勢スイッチング素子側のＮチャネルトランジスタＮｃｈのチャネル幅（ゲート幅）が劣勢スイッチング素子側のＰチャネルトランジスタＰｃｈのチャネル幅よりも大きくなっている。
【００５４】
図１９は、本発明にかかる表示装置の第６実施形態を示す模式的な回路図である。理解を容易にするため、図１５に示した第４実施形態と対応する部分には対応する参照番号を付してある。第４実施形態と異なる点は、この第６実施形態が優勢スイッチング素子としてＰチャネルトランジスタ（典型的にはＰＭＯＳトランジスタ）に代えて、ＣＭＯＳトランジスタからなるトランスミッションゲート素子（ＴＧ）を用いていることである。この様なＣＭＯＳスイッチはＮＭＯＳスイッチもしくはＰＭＯＳスイッチに比べて電流駆動能力が高いため、電源ラインに供給される電源パルスの立下り波形を実質的に劣化することなく抜き取り、そのまま画素アレイ部の走査線側に出力できる。
【００５５】
図２０は、図１９に示した出力バッファのゲートパタン図である。図示する様に、この出力バッファは外部電源側と接地ラインＶｓｓとの間にＣＭＯＳスイッチとＮＭＯＳスイッチを直列に接続している。ＣＭＯＳスイッチは一対のＰチャネルトランジスタＰｃｈとＮチャネルトランジスタＮｃｈからなる。ＮＭＯＳスイッチは単独のＮチャネルトランジスタＮｃｈからなる。図示する様に、優勢スイッチング素子側となるＮチャネルトランジスタ及びＰチャネルトランジスタのゲート幅が、劣勢スイッチング素子側となるＮチャネルトランジスタのゲート幅よりも長く設定されている。
【００５６】
図２１は、本発明にかかる表示装置の第７実施形態を示す模式的な回路図である。理解を容易にするため、図１９に示した第６実施形態と対応する部分には対応する参照番号を付してある。異なる点は、この第７実施形態が電源パルスを接地ラインＶｓｓ側から入れて、ＣＭＯＳトランジスタからなるトランスミッションゲート素子ＴＧで電源パルスの立下り波形を抜き取り、画素アレイ部の走査線側に出力していることである。
【００５７】
図２２は、図２１に示した出力バッファのゲートパタン図である。図示する様に、優勢スイッチング素子側となるＮチャネルトランジスタ及びＰチャネルトランジスタのゲート幅が、劣勢スイッチング素子側となるＰチャネルトランジスタのゲート幅よりも長く設定されている。
【図面の簡単な説明】
【００５８】
【図１】本発明にかかる表示装置の全体構成を示すブロック図である。
【図２】本発明にかかる表示装置の画素構成を示す回路図である。
【図３】本発明にかかる表示装置の動作説明に供する回路図である。
【図４】同じく動作説明に供するタイミングチャートである。
【図５】同じく動作説明に供する回路図である。
【図６】同じく動作説明に供するグラフである。
【図７】同じく動作説明に供する波形図である。
【図８】同じく動作説明に供するグラフである。
【図９】同じく動作説明に供する模式図である。
【図１０】本発明にかかる表示装置の第１実施形態を示す回路図である。
【図１１】同じく第１実施形態を示すゲートパタン図である。
【図１２】同じく第１実施形態を示す波形図である。
【図１３】本発明にかかる表示装置の第２実施形態を示す模式図である。
【図１４】本発明にかかる表示装置の第３実施形態を示す模式図である。
【図１５】本発明にかかる表示装置の第４実施形態を示す回路図である。
【図１６】同じく第４実施形態を示すゲートパタン図である。
【図１７】本発明にかかる表示装置の第５実施形態を示す模式図である。
【図１８】同じく第５実施形態を示すゲートパタン図である。
【図１９】本発明にかかる表示装置の第６実施形態を示す回路図である。
【図２０】同じく第６実施形態を示すゲートパタン図である。
【図２１】本発明にかかる表示装置の第７実施形態を示す回路である。
【図２２】同じく第７実施形態を示すゲートパタン図である。
【符号の説明】
【００５９】
０・・・パネル、１・・・画素アレイ部、２・・・画素回路、３・・・水平セレクタ、４・・・ライトスキャナ、５・・・ドライブスキャナ、７１・・・第一補正用スキャナ、７２・・・第二補正用スキャナ、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・第１スイッチングトランジスタ、Ｔｒ３・・・第２スイッチングトランジスタ、Ｔｒ４・・・第３スイッチングトランジスタ、Ｔｒｄ・・・ドライブトランジスタ、Ｃｓ・・・画素容量、ＥＬ・・・発光素子、Ｖｓｓ１・・・第１電源電位、Ｖｓｓ２・・・第２電源電位、ＶＤＤ・・・第３電源電位、ＷＳ・・・第１走査線、ＤＳ・・・第２走査線、ＡＺ１・・・第３走査線、ＡＺ２・・・第４走査線
【図１】
2008046377.tif 000006
【図２】
2008046377.tif 000007
【図３】
2008046377.tif 000008
【図４】
2008046377.tif 000009
【図５】
2008046377.tif 000010
【図６】
2008046377.tif 000011
【図７】
2008046377.tif 000012
【図８】
2008046377.tif 000013
【図９】
2008046377.tif 000014
【図１０】
2008046377.tif 000015
【図１１】
2008046377.tif 000016
【図１２】
2008046377.tif 000017
【図１３】
2008046377.tif 000018
【図１４】
2008046377.tif 000019
【図１５】
2008046377.tif 000020
【図１６】
2008046377.tif 000021
【図１７】
2008046377.tif 000022
【図１８】
2008046377.tif 000023
【図１９】
2008046377.tif 000024
【図２０】
2008046377.tif 000025
【図２１】
2008046377.tif 000026
【図２２】
2008046377.tif 000027