(57)【要約】【目的】より簡単な工程で製造コストを削減し、単一メモリーセルに２ビットデータを蓄積してデバイスの集積度を向上させるとともに、不都合な第２ビット効果やパンチスルーを抑止する不揮発性メモリーとその製造方法および操作方法を提供する。【解決手段】基板上に形成したメモリーセルを有する不揮発性メモリーの製造を提供する。基板中にトレンチが形成される。メモリーセルが第１ゲートと第２ゲートと電荷蓄積層と第１ソース／ドレイン領域と第２ソース／ドレイン領域とを有する。第１ゲートが基板のトレンチ中に配置される。第２ゲートが基板上のトレンチ一側に配置される。電荷蓄積層が第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。第１ソース／ドレイン領域が基板中のトレンチボトムに配置される。第２ソース／ドレイン領域が基板中の第２ゲート一側に配置される。【選択図】図１Ｂ
2008091900.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリーであって、
その中にトレンチを有する基板と、
前記基板上に配置される第１メモリーセルであり、そのうち、前記第１メモリーセルが、
前記トレンチ中に配置される第１ゲートと、
前記トレンチの一側で前記基板上に配置される第２ゲートと、
前記第１ゲートおよび前記基板ならびに前記第２ゲートおよび前記基板間に延伸して配置される電荷蓄積層と、
前記トレンチのボトムにおいて前記基板中に配置される第１ソース／ドレイン領域と、
前記第２ゲートの一側において前記基板中に配置される第２ソース／ドレイン領域と
を備える第１メモリーセルと
を具備する不揮発性メモリー。
【請求項２】
前記第１ゲートが、前記トレンチを充填する請求項１に記載の不揮発性メモリー。
【請求項３】
さらに、前記第１ゲート上に配置される絶縁層を備え、そのうち、前記第１ゲートが前記絶縁層により前記第２ゲートから絶縁されるものである請求項２に記載の不揮発性メモリー。
【請求項４】
前記第２ゲートが、絶縁層のサイドウォールに配置される導電スペーサーである請求項２に記載の不揮発性メモリー。
【請求項５】
さらに、前記電荷蓄積層中に配置されるとともに前記電荷蓄積層を第１部分および第２部分に分割する誘電層を備え、そのうち、前記第１部分が前記第１ゲートおよび前記基板間に位置するとともに、前記第２部分が前記第２ゲートおよび前記基板間に位置するものである請求項２に記載の不揮発性メモリー。
【請求項６】
さらに、前記第１メモリーセルと同じ構造の第２メモリーセルを備え、そのうち、前記第１メモリーセルおよび前記第２メモリーセルが鏡面対称を構成するものである請求項１に記載の不揮発性メモリー。
【請求項７】
不揮発性メモリーであって、
基板上に配置され、行／列アレイを形成するように配列される複数のメモリーセルであり、前記メモリーセルがそれぞれ、
前記基板中に配置される第１ソース／ドレイン領域および第２ソース／ドレイン領域と、
前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域間に直列に配置される第１ゲートおよび第２ゲートであり、そのうち、前記第１ゲートおよび前記第２ゲートが電気的に絶縁されている第１ゲートおよび第２ゲートと、
前記第１ゲートおよび前記基板ならびに前記第２ゲートおよび前記基板間に延伸して配置される電荷蓄積層であり、そのうち、列方向において２つの隣接するメモリーセルが鏡面対称を構成するとともに、前記第１ソース／ドレイン領域または前記第２ソース／ドレイン領域を共用し、かつ列方向において前記第１ソース／ドレイン領域を共用する２つの隣接するメモリーセルの前記第１ゲートが電気接続される電荷蓄積層と
を備えるメモリーセルと、
行方向に沿って平行に配列されるとともに、同一行の前記メモリーセルの前記第１ソース／ドレイン領域に接続される複数の第１ビット線と、
行方向に沿って平行に配列されるとともに、同一行の前記メモリーセルの前記第２ソース／ドレイン領域に接続される複数の第２ビット線と、
列方向に沿って平行に配列されるとともに、同一列のメモリーセルの前記第２ゲートに接続される複数のコントロールゲート線と、
を備え、
そのうち、前記基板がその中に複数のトレンチを備え、かつ前記トレンチが行方向に平行に配列されるとともに延伸的に配列され、前記第１ゲートが前記トレンチ中にそれぞれ配置され、前記第１ソース／ドレイン領域が前記トレンチのボトムにおいて前記基板中にそれぞれ配置され、前記第１ビット線が前記トレンチのボトムにそれぞれ配置され、ワード線が前記トレンチをそれぞれ充填するものである不揮発性メモリー。
【請求項８】
前記第１ゲートおよび前記基板間ならびに前記第２ゲートおよび前記基板間の前記電荷蓄積層がそれぞれ１ビットのデータを蓄積できるものである請求項７に記載の不揮発性メモリー。
【請求項９】
さらに、前記ワード線上にそれぞれ配置される複数の絶縁層を備え、そのうち、前記第１ゲートが前記絶縁層により前記第２ゲートから絶縁されるものである請求項７に記載の不揮発性メモリー。
【請求項１０】
前記第２ゲートが前記絶縁層のサイドウォールに配置される導電スペーサーである請求項９に記載の不揮発性メモリー。
【請求項１１】
さらに、前記電荷蓄積層中に配置されるとともに、前記電荷蓄積層を第１部分と第２部分とに分割するトップ誘電層を備え、そのうち、前記第１部分が前記第１ゲートおよび前記基板間に位置し、前記第２部分が前記第２ゲートおよび前記基板間に位置するものである請求項７に記載の不揮発性メモリー。
【請求項１２】
さらに、前記コントロールゲート線間の前記基板中に位置される複数の分離ドープド領域を備えて、同一行の２つの隣接するメモリーセルを分離するものである請求項７に記載の不揮発性メモリー。
【請求項１３】
不揮発性メモリーを製造する方法であって、
基板を提供することと、
前記基板中に複数のトレンチを形成し、そのうち、前記トレンチが第１方向に延伸的に配置されることと、
前記トレンチのボトムにおいて前記基板中に複数の第１ソース／ドレイン領域を形成することと、
前記基板上に電荷蓄積層を形成することと、
前記トレンチ中にそれぞれ第１ゲートを形成することと、
前記第１ゲート上にそれぞれ絶縁層を形成することと、
前記絶縁層のサイドウォール上に複数の導電スペーサーを形成することと、
前記導電スペーサー間の前記基板中に複数の第２ソース／ドレイン領域を形成することと、
前記第２ソース／ドレイン領域上に層間絶縁層を形成することと、
前記基板上に導電層を形成し、そのうち、前記導電スペーサーが電気的に接続されることと、
前記導電層および前記導電スペーサーをパターン化して複数の導電線およびその下にある第２ゲートを形成し、そのうち、前記導電線が第２方向に延伸的に配置され、かつ前記第１方向および前記第２方向が交差することと
を備える不揮発性メモリーを製造する方法。
【請求項１４】
前記トレンチ中にそれぞれ前記第１ゲートを形成するステップが、
前記基板上に第１導電層を形成し、そのうち、前記第１導電層が前記トレンチを完全に充填することと、
前記トレンチ外側の前記第１導電層の部分を除去することと
を備える請求項１３に記載の方法。
【請求項１５】
前記トレンチ外側の第１導電層の部分を除去するステップが、
エッチバックプロセスまたは化学機械研磨プロセスの実施を含む請求項１３に記載の方法。
【請求項１６】
前記第１ゲート上に前記絶縁層をそれぞれ形成するステップが、
前記基板上面に絶縁材料層を形成することと、
前記絶縁材料層をパターン化することと
を含む請求項１３に記載の方法。
【請求項１７】
前記絶縁層の前記サイドウォール上に前記導電層を形成するステップが、
前記基板上面に第２導電層を形成することと、
異方性エッチングプロセスを実施して前記第２導電層の一部分を除去することと
を含む請求項１３に記載の方法。
【請求項１８】
さらに、異方性エッチングプロセスを実施して第２導電層の一部分を除去する期間に、前記電荷蓄積層の一部分を除去して前記基板を露出することを含む請求項１３に記載の方法。
【請求項１９】
さらに、２つの隣接する導電線間の前記基板中に複数の分離ドープド領域を形成することを含む請求項１３に記載の方法。
【請求項２０】
前記第１ゲートおよび前記第２ゲートの材料がドープドポリシリコンを含むものである請求項１３に記載の方法。
【請求項２１】
不揮発性メモリーを製造する方法であって、
基板を提供することと、
前記基板中に複数のトレンチを形成することと、
前記トレンチのボトムに第１ソース／ドレイン領域を形成することと、
前記基板上に電荷蓄積層を形成することと、
前記トレンチ中に第１ゲートを形成することと、
前記基板上に第２ゲートを形成し、そのうち、前記第２ゲートが前記第１ゲートに隣接し、かつ前記第２ゲートが前記第１ゲートに電気的に絶縁することと、
前記第２ゲート一側の前記基板中に第２ソース／ドレイン領域を形成することと
を具備する不揮発性メモリーを製造する方法。
【請求項２２】
前記トレンチ中に前記第１ゲートを形成するステップが、
前記基板上面に第１導電層を形成し、そのうち、前記第１導電層が前記トレンチを完全に充填することと、
前記トレンチ外側の前記第１導電層の一部分を除去することと
を含む請求項２１に記載の方法。
【請求項２３】
前記トレンチ外側の前記第１導電層の一部分を除去するステップが、エッチバックプロセスまたは化学機械研磨プロセスを実施することを備える請求項２２に記載の方法。
【請求項２４】
さらに、前記第１ゲートおよび前記第２ゲート間に絶縁層を形成するステップを備える請求項２１に記載の方法。
【請求項２５】
メモリーセルアレイに適した不揮発性メモリーを操作する方法であって、
複数のメモリーセルであり、前記した各メモリーセルが基板中に配置された第１ソース／ドレイン領域および第２ソース／ドレイン領域と、前記第１ソース／ドレイン領域および前記第２ソース／ドレイン領域間に直列配置された第１ゲートおよび第２ゲートと、前記第１ゲートおよび前記基板間ならびに前記第２ゲートおよび前記基板間に配置される電荷蓄積層とを備え、そのうち、前記基板がその中に複数のトレンチを備えるとともに、前記トレンチが平行に配列され、かつ行方向に延伸的に配置され、前記第１ゲートがそれぞれ前記トレンチ中に配置され、前記第１ソース／ドレイン領域がそれぞれ前記トレンチのボトムにおいて前記基板中に配置され、前記第１ゲートおよび前記第２ゲートが電気的に分離され、前記第１ゲートおよび前記基板間の前記電荷蓄積層が第１ビットであり、前記第２ゲートおよび前記基板間の前記電荷蓄積層が第２ビットであり、列方向で２つの隣接するメモリーセルが鏡面対称を構成するとともに、前記第１ソース／ドレイン領域および第２ソース／ドレイン領域を共用し、前記第１ソース／ドレイン領域を共用する２つの隣接するメモリーセルの前記第１ゲートが電気的に接続され、複数の第１ビット線が前記行方向に沿って平行に配列され、かつ同一行の前記メモリーセルの前記第１ソース／ドレイン領域に接続され、複数の第２ビット線が前記行方向に沿って平行に配列され、かつ同一行の前記メモリーセルの前記第２ソース／ドレイン領域に接続され、複数のワード線が前記行方向に沿って平行に配列され、かつ同一行の前記メモリーセルの前記第１ゲートに接続され、複数のコントロールゲート線が前記行方向に沿って平行に配列され、かつ同一行の前記メモリーセルの前記第２ゲートに接続されるものであり、前記方法が、
プログラミング操作が実施されている間、第１電圧を選択されたメモリーセルに接続された選択されたワード線に供給すること、第２電圧を選択された前記メモリーセルに接続された選択されたコントロールゲート線に供給すること、第３電圧を選択された前記メモリーセルに接続された選択された第１ビット線に供給すること、第４電圧を選択された前記メモリーセルに接続された選択された第２ビット線に供給すること、第５電圧を前記基板に供給すること、第６電圧を他の選択されていない第１ビット線および選択された前記メモリーセルの前記第１ビット線側に位置する選択された第２ビット線に供給すること、他の選択されていない第１ビット線および選択された前記メモリーセルの前記第２ビット線側に配置された第２ビット線をフローティングすることを含むものであり、そのうち、前記第１電圧および前記第２電圧が前記第５電圧より高く、かつ前記第３電圧が前記第４電圧より高くてチャネルホットエレクトロン注入効果により選択された前記メモリーセルの前記第１ビットをプログラムするとともに、前記第６電圧が前記メモリーセルの前記第１ビット線側に配置された選択されていないメモリーセルがプログラムされることを抑制するものである、不揮発性メモリーを操作する方法。
【請求項２６】
さらに、プログラミング操作が実施されている間、第７電圧を選択された前記メモリーセルに接続された選択されたワード線に供給すること、第８電圧を選択された前記メモリーセルに接続された選択された前記コントロールゲート線に供給すること、第９電圧を選択された前記メモリーセルに接続された選択された前記第２ビット線に供給すること、第１０電圧を前記メモリーセルに接続された選択された前記第１ビット線に供給すること、第１１電圧を前記基板に供給すること、第１２電圧を選択された前記メモリーセルの前記第２ビット線側に位置する他の選択されていない第１ビット線および第２ビット線に供給すること、選択された前記メモリーセルの前記第１ビット線側に配置された他の選択されていない第１ビット線および第２ビット線をフローティングことを含むものであり、そのうち、前記第７電圧および前記第８電圧が前記第１１電圧よりも高く、かつ第９電圧が第１０電圧よりも高くてチャネルホットエレクトロン注入効果により選択された前記メモリーセルの前記第２ビットをプログラムするとともに、前記第１２電圧が選択された前記メモリーセルの前記第２ビット線側に配置された選択されていないメモリーセルがプログラムされることを抑制するものである請求項２５に記載の方法。
【請求項２７】
さらに、消去操作が実施されている間、第１３電圧を選択された前記メモリーセルに接続された選択されたワード線に供給すること、第１４電圧を選択された前記メモリーセルに接続された選択されたコントロールゲート線に供給すること、第１５電圧を選択された前記メモリーセルに接続された選択された前記第１ビット線に供給すること、前記メモリーセルに接続された選択された第２ビット線をフローティングすること、第１６電圧を前記基板に供給すること、他の選択されていない前記第１ビット線および第２ビット線をフローティングすることを含み、そのうち、前記第１５電圧および前記第１３電圧がバンド間ホットエレクトロン注入効果を誘発することができて選択された前記メモリーセルの前記第１ビットを消去するものである請求項２５に記載の方法。
【請求項２８】
さらに、消去操作が実施されている間、第１７電圧を選択された前記メモリーセルに接続された前記コントロールゲート線に供給すること、第１８電圧を選択された前記メモリーセルに接続された選択されたワード線に供給すること、第１９電圧を選択された前記メモリーセルに接続された前記第２ビット線に供給すること、前記メモリーセルに接続された選択された第１ビット線をフローティングすること、第２０電圧を前記基板に供給すること、他の選択されていない前記第１ビット線および第２ビット線をフローティングすることを含むものであり、そのうち、前記第１９電圧および前記第１７電圧がバンド間ホットエレクトロン注入効果を誘発することができて選択された前記メモリーセルの前記第２ビットを消去するものである請求項２５に記載の方法。
【請求項２９】
さらに、読み出し操作が実施されている間、第２１電圧を選択された前記メモリーセルに接続された選択された前記ワード線に供給すること、第２２電圧を選択された前記メモリーセルに接続された選択された前記コントロールゲート線に供給すること、第２３電圧を選択された前記メモリーセルに接続された選択された前記第１ビット線に供給すること、第２４電圧を選択された前記メモリーセルに接続された選択された前記第２ビット線に供給すること、第２５電圧を前記基板に供給すること、第２６電圧を選択された前記メモリーセルの前記第２ビット側に配置された他の選択されていない前記第１ビット線および第２ビット線に供給すること、第２７電圧を選択された前記メモリーセルの前記第１ビット側に配置された他の選択されていない前記第１ビット線および第２ビット線に供給して前記第１ビットを読み出すことを含むものであり、そのうち、前記第２１電圧がトラップされた如何なる電子も有さない前記メモリーセルのしきい値電圧よりも高く、かつ電子を有する前記メモリーセルのしきい値電圧よりも低く、前記第２２電圧が前記第２ゲート下方のチャネル領域をオンとするのに充分であり、前記第２４電圧が前記第２３電圧よりも高く、前記第２６電圧が前記第２４電圧に等しく、前記第２７電圧が前記第２３電圧に等しいものである請求項２５に記載の方法。
【請求項３０】
さらに、読み出し操作が実施されている間、第２８電圧を選択された前記メモリーセルに接続された選択された前記コントロールゲート線に供給すること、第２９電圧を選択された前記メモリーセルに接続された選択された前記ワード線に供給すること、第３０電圧を選択された前記メモリーセルに接続された選択された前記第２ビット線に供給すること、第３１電圧を選択された前記メモリーセルに接続された選択された前記第１ビット線に供給すること、第３２電圧を前記基板に供給すること、第３３電圧を選択された前記メモリーセルの前記第１ビット側に配置された他の選択されていない前記第１ビット線および第２ビット線に供給すること、第３４電圧を選択された前記メモリーセルの前記第２ビット側に配置された他の選択されていない前記第１ビット線および第２ビット線に供給して前記第１ビットを読み出すことを含むものであり、そのうち、前記第２８電圧がトラップされた如何なる電子も有さない前記メモリーセルのしきい値電圧よりも高く、かつ電子を有する前記メモリーセルのしきい値電圧よりも低く、前記第２９電圧が前記第２ゲート下方のチャネル領域をオンとするのに充分であり、前記第３１電圧が前記第３０電圧よりも高く、前記第３４電圧が前記第３０電圧に等しく、前記第３３電圧が前記第３１電圧に等しいものである請求項２５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体デバイスに関し、特に、不揮発性メモリーとその製造方法および操作方法に関する。
【背景技術】
【０００２】
多種類のメモリー製品のうち、不揮発性メモリーは、多数回のメモリー書き込み、読み出し及び消去のできるタイプである。蓄積されたデータは、デバイスへの電力がオフとなった後でも保持される。これらの利点により、不揮発性メモリーは、パーソナルコンピューターおよび電子設備に最も広く採用されているメモリーデバイスの１つとなっている。
【０００３】
典型的なＥＥＰＲＯＭのうち、ドープドポリシリコン(polysilicon)がフローティングゲート(floating gate)およびコントロールゲート(control gate)として使用されている。しかしながら、ドープドポリシリコンフローティングゲート下方のトンネル酸化層に欠陥がある時、漏電流がデバイス中に発生するとともに、デバイスの信頼性に影響を与えるものとなる。
【０００４】
従って、従来技術において、時に、ポリシリコンフローティングゲートが電荷トラップ層(charge trapping layer)によって置き換えられ、その材料としては、例えば、窒化シリコンである。窒化シリコン電荷トラップ層は、通常、そのトップ表面およびボトム表面にそれぞれ酸化シリコン層を有しているので、酸化シリコン／窒化シリコン／酸化シリコン(oxide-nitride-oxide = ONO)複合層を形成する。このデバイスは、通常、シリコン／酸化シリコン／窒化シリコン／酸化シリコン／シリコン(silicon/oxide-nitride-oxide/ silicon = SONOS)デバイスと呼ばれている。窒化シリコンは、電子トラップ特性を有しているため、電荷トラップ層へ注入された電子は、電荷トラップ層の局部に集中する。従って、ＳＯＮＯＳデバイスは、トンネル酸化層の欠陥のそれほど敏感ではなく、デバイス中の漏電流が余り発生しない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＮＯＳメモリーセルは、ソースサイドおよびドレインサイドにおいてＯＮＯ層の窒化シリコン層中にそれぞれ１ビット(bit)蓄積できる。しかし、もしも１ビットがドレインサイドにおいて蓄積されていれば、第２ビット効果が逆方向読み出し(reverse reading)プロセス中に生成される。即ち、元もと蓄積されていたビットが順方向読み出しに影響を与えるとともにバリヤー(barrier)を強化して、順方向読み出しのしきい値(threshold voltage = Vt)を増大させる。これまでは、前記した問題を解決するためにドレイン電流(Vd)を増大させてドレイン誘導バリヤー低下(drain-induced barrier lowing = DIBL)を強化するものである。しかしながら、デバイス寸法が縮小しているので、過大なドレイン電圧は、操作上の困難という結果となる。
【０００６】
（発明の目的）
そこで、この発明の目的は、不揮発性メモリーとその製造方法および操作方法を提供ことにある。そのような不揮発性メモリーは、単一メモリーセル中に２ビットデータを蓄積できるので、デバイスの集積度を向上させる。
【０００７】
この発明は、不揮発性メモリーとその製造方法および操作方法を提供する。そのような方法は、単純であり、かつプロセス余裕度(process window)を増大させる。
【０００８】
この発明は、不揮発性メモリーとその製造方法および操作方法を提供する。そのような方法は、第２ビット効果を回避できるとともに、操作電圧を減少させる。
【課題を解決するための手段】
【０００９】
この発明は、基板上に配置された第１メモリーセルを含む不揮発性メモリーを提供する。トレンチが基板中にある。第１メモリーセルは、第１ゲートと第２ゲートと電荷蓄積層と第１ソース／ドレイン領域と第２ソース／ドレイン領域とからなる。第１ゲートがトレンチ中に配置される。第２ゲートがトレンチ一側の基板上に配置される。電荷蓄積層が第１ゲートおよび基板間ならびに第２ゲートおよび基板間にそれぞれ配置される。第１ソース／ドレイン領域がトレンチのボトムにおいて基板中に配置される。第２ソース／ドレイン領域が第２ゲート一側の基板中に配置される。
【００１０】
この発明の実施形態中、メモリーが更にトップ誘電層を含む。トップ誘電層は、第１ゲートおよび電荷蓄積層間ならびに第２ゲートおよび電荷蓄積層間に配置される。トップ誘電層の材料が酸化シリコンを含む。
【００１１】
この発明の実施形態中、メモリーが更にボトム誘電層を含む。ボトム誘電層は、第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。ボトム誘電層の材料が酸化シリコンを含むものである。
【００１２】
この発明の実施形態中、前記した電荷蓄積層の材料が窒化シリコンを含むものである。
【００１３】
この発明の実施形態中、前記した第１ゲートおよび第２ゲートの材料がドープドポリシリコンを含むものである。
【００１４】
この発明の実施形態中、前記した第１ゲートがトレンチを充填する。
【００１５】
この発明の実施形態中、メモリーが更に絶縁層を含む。絶縁層は、第１ゲート上に配置され、かつ第１ゲートを第２ゲートから分離する。
【００１６】
この発明の実施形態中、前記した第２ゲートが絶縁層のサイドウォールに配置される導電スペーサーである。
【００１７】
この発明の実施形態中、メモリーが更に誘電層を含む。誘電層は、電荷蓄積層中に配置され、電荷蓄積層を第１部分と第２部分とに分ける。第１部分は、第１ゲートおよび基板間に配置され、第２部分は、第２ゲートおよび基板間に配置される。
【００１８】
この発明の実施形態中、メモリーが更に第２メモリーセルを含む。第２メモリーセルの構造は、第１メモリーセルの１つと同じであり、そのうち、第２メモリーセルと第１メモリーセルとは、鏡面対称的に構成される。
【００１９】
この発明の実施形態中、前記した第１メモリーセルおよび第２メモリーセルが第１ソース／ドレイン領域または第２ソース／ドレイン領域を共用する。
【００２０】
この発明の実施形態中、第１メモリーセルおよび第２メモリーセルの第２ゲートが電気的に接続される。
【００２１】
この発明の実施形態中、前記した第１メモリーセルおよび第２メモリーセルが第１ソース／ドレイン領域を共用し、第１メモリーセルおよび第２メモリーセルの第１ゲートが電気接続される。
【００２２】
この発明の実施形態中、第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層がそれぞれ１ビットのデータを蓄積できる。
【００２３】
この発明は、複数のメモリーセルと、第１ビット線と、第２ビット線と、ワード線と、コントロールゲート線とからなる不揮発性メモリーに関する。複数のメモリーセルは、基板上に配置されるとともに、行／列アレイを形成するよう配列される。各メモリーセルは、第１ソース／ドレイン領域と、第２ソース／ドレイン領域と、第１ゲートと、第２ゲートと、電荷蓄積層とからなる。第１ソース／ドレイン領域および第２ソース／ドレイン領域は、基板中に配置される。第１ゲートおよび第２ゲートは、第１ソース／ドレイン領域および第２ソース／ドレイン領域間に直列に配置されるとともに、第１ゲートと第２ゲートとは、電気的に絶縁される。電荷蓄積層は、第１ゲートおよび基板間ならびに第２ゲートおよび基板間に延伸的に配置される。列方向の２つの隣接するメモリーセルは、鏡面対称的に配置されるとともに、第１ソース／ドレイン領域または第２ソース／ドレイン領域を共用する。列方向に第１ソース／ドレイン領域を共用する２つの隣接するメモリーセルは、電気的に接続される。複数の第１ビット線は、列方向に平行に配列されるとともに、各第１ビット線は、同一行のメモリーセルの第１ソース／ドレイン領域に接続される。複数の第２ビット線は、列方向に平行に配列されるとともに、各第２ビット線は、同一行のメモリーセルの第２ソース／ドレイン領域に接続される。複数のワード線は、列方向に沿って平行に配列されるとともに、各ワード線は、同一列のメモリーセルの第１ゲートに電気接続される。複数のコントロールゲート線は、行方向に沿って平行に配列されるとともに、各コントロールゲート線は、同一行のメモリーセルの第２ゲートに電気接続される。メモリーは、更に基板中に平行に配列される複数のトレンチを含む。トレンチは、列方向に延伸的に配列される。前記した第１ゲートは、トレンチ中にそれぞれ配置される。前記した第１ソース／ドレイン領域は、それぞれトレンチのボトムにおいて基板中に配置される。前記した第１ビット線は、それぞれトレンチのボトムに配置される。
【００２４】
この発明の実施形態中、第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層は、それぞれ１ビットのデータを蓄積できる。
【００２５】
この発明の実施形態中、メモリーが更にトップ誘電層を含む。トップ誘電層が第１ゲートおよび電荷蓄積層ならびに第２ゲートおよび電荷蓄積層に配置される。トップ誘電層の材料が酸化シリコンを含むものである。
【００２６】
この発明の実施形態中、メモリーが更にボトム誘電層を含む。ボトム誘電層は、第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。ボトム誘電層の材料が酸化シリコンを含むものである。
【００２７】
この発明の実施形態中、前記した電荷蓄積層の材料が窒化シリコンを含むものである。
【００２８】
この発明の実施形態中、前記した第１ゲートおよび第２ゲートの材料がドープドポリシリコンを含むものである。
【００２９】
この発明の実施形態中、メモリーが更に複数の絶縁層を含む。絶縁層がそれぞれワード線上に配置される。各絶縁層が第１ゲートを第２ゲートから分離する。
【００３０】
この発明の実施形態中、各第２ゲートは、各絶縁層のサイドウォールに配置された導電スペーサーである。
【００３１】
この発明の実施形態中、メモリーが更に誘電層を含む。誘電層が電荷蓄積層中に配置されて、電荷蓄積層を第１部分と第２部分とに分ける。第１部分が第１ゲートおよび基板間に配置され、第２部分が第２ゲートおよび基板間に配置される。
【００３２】
この発明の実施形態中、メモリーが更に複数の分離ドープド領域を含む。分離ドープド領域は、コントロールゲート線間の基板中に配置されて、同一列の２つの隣接するメモリーセルを分離する。
【００３３】
この発明の不揮発性メモリーにおいて、第１ゲートおよび第２ゲートが各メモリーセルに配置される。第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層がそれぞれ１ビットのデータを蓄積できる。言い換えれば、この発明の不揮発性メモリー中の単一なメモリーセルが２ビットのデータを蓄積できる。
【００３４】
さらに、第１ゲートおよび第２ゲートが各メモリーセルに配置される。従って、メモリーセルを操作する時、異なる電圧が第１ゲートおよび第２ゲートに加えられて第２ビット効果を回避する。また、第１ビットを第２ビットから分離するために誘電層が電荷蓄積層中に配置でき、第１ビットおよび第２ビット間の妨害(disturbance)を回避する。
【００３５】
この発明中、電荷蓄積層の一部分および第１ゲートが基板内のトレンチ中に形成されて、メモリーセルの寸法を減少できるとともに、デバイスの集積度を増大させることができる。
【００３６】
この発明は、以下のステップを含む不揮発性メモリーを製造する方法を提供する。基板が提供され、複数のトレンチが基板中に形成される。トレンチが第１方向に延伸的に配置される。複数の第１ソース／ドレイン領域がトレンチのボトムに形成される。電荷蓄積層が基板上に形成されて、第１ゲートがそれぞれトレンチ中に形成される。絶縁層がそれぞれ第１ゲート上に掲載されて、複数の導電スペーサーが絶縁層のサイドウォールに形成される。複数の第２ソース／ドレイン領域が導電スペーサー間の基板中に形成され、層間絶縁層が第２ソース／ドレイン領域上に形成される。導電層が基板上に形成されて導電スペーサーと電気的に接続される。導電層と導電スペーサーとがパターン化されて、その下方に複数の導電線および第２ゲートを形成する。導電線が第２方向に延伸的に配置され、第１方向と第２方向とが交差する。
【００３７】
この発明の実施形態中、トレンチ中のそれぞれ第１ゲートを形成するステップは、以下である。第１導電層が基板上に形成されてトレンチを充填する。次に、トレンチ外側の第１導電層の一部分を除去する。
【００３８】
この発明の実施形態中、トレンチ外側の第１導電層の一部分を除去するステップがエッチバックプロセスまたは化学機械研磨プロセスを含む。
【００３９】
この発明の実施形態中、第１ゲート中にそれぞれ絶縁層を形成するステップは、以下である。絶縁材料層が基板上に形成され、絶縁材料層がパターン化される。
【００４０】
この発明の実施形態中、絶縁層のサイドウォールに導電スペーサーを形成するステップは、以下である。第２導電層が基板上面に形成される。次に、異方性エッチングが実施されて第２導電層の一部分を除去する。
【００４１】
この発明の実施形態中、異方性エッチングを実施して第２導電層の一部分を除去する時、ステップが更に電荷蓄積層の一部分を除去して基板を露出することを含む。
【００４２】
この発明の実施形態中、複数の分離ドープド領域が２つの隣接する導電線間の基板中に形成されるものである。
【００４３】
この発明の実施形態中、電荷蓄積層が基板上に形成される前に、ボトム誘電層が基板上に形成される。ボトム誘電層の材料が酸化シリコンを含む。
【００４４】
この発明の実施形態中、電荷蓄積層が基板上に形成された後で、トップ誘電層が電荷蓄積層上に形成される。トップ誘電層の材料が酸化シリコンを含む。
【００４５】
この発明の実施形態中、電荷蓄積層の材料が窒化シリコンを含む。
【００４６】
この発明の実施形態中、第１ゲートおよび第２ゲートの材料がドープドポリシリコンを含む。
【００４７】
不揮発性メモリーを製造する方法を提供するこの発明は、以下のステップを含む。先ず、基板が提供され、トレンチが基板中に形成される。次に、第１ソース／ドレイン領域がトレンチのボトムに形成される。電荷蓄積層が基板上に形成された後、第１ゲートがトレンチ中に形成される。そして、第２ゲートが基板上面に形成される。第２ゲートが第１ゲートに隣接し、第２ゲートが第１ゲートに対して電気的に絶縁される。その後、第２ソース／ドレイン領域が第２ゲートの一側上の基板中に形成される。
【００４８】
この発明の実施形態中、第１ゲートをトレンチ中に形成するステップは、以下である。第１導電層が基板上に形成されてトレンチを充填する。次に、トレンチ外側の第１導電層の一部分が除去される。
【００４９】
この発明の実施形態中、トレンチ外側の第１導電層の一部分を除去するステップがエッチバックプロセスまたは化学機械研磨プロセスを含む。
【００５０】
この発明の実施形態中、絶縁層が第１ゲートおよび第２ゲート間に形成される。
【００５１】
この発明の実施形態中、電荷蓄積層が基板上に形成される前に、ボトム誘電層が基板上に形成される。ボトム誘電層の材料が酸化シリコンを含む。
【００５２】
この発明の実施形態中、電荷蓄積層が基板上に形成された後、トップ誘電層が更に電荷蓄積層上に形成される。トップ誘電層の材料が酸化シリコンを含む。
【００５３】
この発明の実施形態中、電荷蓄積層の材料が窒化シリコンを含む。
【００５４】
この発明の実施形態中、第１ゲートおよび第２ゲートの材料がドープドポリシリコンを含む。
【００５５】
不揮発性メモリーを製造する方法にかかるこの発明中、第１ビット線と第２ビット線とワード線とがセルフアラインメントプロセスにより形成され、追加的なフォトリソグラフィープロセスを必要としないので、この発明の製造方法は、より簡単であり、かつコストを削減する。
【００５６】
また、電荷蓄積層の一部分と第１ゲートとが基板内のトレンチ中に形成されるため、メモリーセルの寸法を低減できるとともに、デバイスの集積度を増大することができる。さらに、メモリーセルのチャネル長さがトレンチの深さを制御することにより調整できるので、メモリーセル中の異常な電気的なパンチスルーを回避することができる。また、この発明の不揮発性メモリーを製造する方法は、比較するとより簡単であり、メモリーセルアレイの集積レベルを増大させることができる。
【００５７】
この発明は、メモリーセルアレイ構造に適した不揮発性メモリーの操作方法を提供する。メモリーセルアレイは、複数のメモリーセルと、複数の第１ビット線と、複数の第２ビット線と、複数のワード線と、複数のコントロールゲート線とを含む。各メモリーセルは、基板上に配置された第１ソース／ドレイン領域および第２ソース／ドレイン領域と、第１ソース／ドレイン領域および第２ソース間に延伸的に配置された第１ゲートおよび第２ゲートと、第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置された電荷蓄積層とを含む。メモリーが更に基板中に平行に配列された複数のトレンチを含む。トレンチは、行方向に延伸的に配置される。前記した第１ゲートは、トレンチ中にそれぞれ配置される。前記した第１ソース／ドレイン領域は、トレンチのボトムにおいてそれぞれ基板中に配置される。第１ゲートは、第２ゲートに対して電気的に絶縁される。第１ゲートおよび基板間の電荷蓄積層は、第１ビットであり、第２ゲートおよび基板間の電荷蓄積層は、第２ビットである。列方向に隣接する２つのメモリーセルが鏡面対称的に配置されるとともに、第１ソース／ドレイン領域または第２ソース／ドレイン領域を共用する。行方向に第１ソース／ドレイン領域を共用する２つの隣接するメモリーセルが電気的に接続される。複数の第１ビット線は、行方向に沿って平行に配列されるとともに、各第１ビット線が同一行のメモリーセルの第１ソース／ドレイン領域に接続される。複数の第２ビット線は、行方向に沿って平行に配列されるとともに、各第２ビット線が同一行のメモリーセルの第２ソース／ドレイン領域に接続される。複数のワード線が行方向に沿って平行に配列され、かつ各ワード線が同一行のメモリーセルの第１ゲートに接続される。複数のコントロールゲート線が列方向に沿って平行に配列され、かつ各コントロールゲート線が同一列のメモリーセルの第２ゲートに接続される。選択されたメモリーセルの第１ビットをプログラミングする時、供給されるバイアスは、以下の通りである。第１電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第２電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第３電圧が選択されたメモリーセルに接続された選択された第１ビット線に供給される。第４電圧が選択されたメモリーセルに接続された選択された第２ビット線に供給される。第５電圧が基板に供給される。第６電圧が選択されたメモリーセルの第１ビット側に位置する他の選択されていない第１ビット線および第２ビット線に供給される。選択されたメモリーセルの第２ビット側に位置する他の選択されていない第１ビット線および第２ビット線は、フローティングである。第１電圧および第２電圧は、ともに第５電圧よりも高く、かつ第３電圧が第４電圧よりも高い。前記したバイアスのもと、選択されたメモリーセルの第１ビットがチャネルホットエレクトロン注入効果によりプログラムされる。第６電圧は、選択されたメモリーセルの第１ビット側に位置する選択されていないメモリーセルがプログラムされることを抑制する。
【００５８】
この発明の好適な実施形態中の不揮発性メモリーの操作方法に従い、前記した第１電圧は、８〜１２Ｖの間である。前記した第２電圧は、８〜１２Ｖの間である。前記した第３電圧は、約５Ｖである。前記した第４電圧は、約０Ｖである。前記した第５電圧は、約０Ｖである。前記した第６電圧は、約５Ｖである。
【００５９】
この発明の好適な実施形態中の操作方法に従い、選択されたメモリーセルの第２ビットをプログラミングする時、供給されるバイアスは、以下の通りである。第７電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第８電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第９電圧が選択されたメモリーセルに接続された選択された第２ビット線に供給される。第１０電圧が選択されたメモリーセルに接続された選択された第１ビット線に供給される。第１１電圧が基板に供給される。第１２電圧が選択されたメモリーセルの第２ビット側に位置する他の選択されていない第１ビット線および第２ビット線に供給される。選択されたメモリーセルの第１ビット側に位置する他の選択されていない第１ビット線および第２ビット線は、フローティングである。第７電圧および第８電圧は、ともに第１１電圧よりも高く、かつ第９電圧が第１０電圧よりも高い。前記したバイアスのもと、選択されたメモリーセルの第２ビットがチャネルホットエレクトロン注入効果によりプログラムされる。第１２電圧は、選択されたメモリーセルの第２ビット側に位置する選択されていないメモリーセルがプログラムされることを抑制する。
【００６０】
この発明の好適な実施形態中の操作方法に従い、前記した第７電圧は、８〜１２Ｖの間である。前記した第８電圧は、８〜１２Ｖの間である。前記した第９電圧は、約５Ｖである。前記した第１０電圧は、約０Ｖである。前記した第１１電圧は、約０Ｖである。前記した第１２電圧は、約０Ｖである。前記した第１２電圧は、約５Ｖである。
【００６１】
この発明の好適な実施形態中の操作方法に従い、選択されたメモリーセルの第１ビットを消去する時、供給されるバイアスは、以下の通りである。第１３電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第１４電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第１５電圧が選択されたメモリーセルに接続された選択された第１ビット線に供給される。選択されたメモリーセルに接続された選択された第２ビットは、フローティングである。第１６電圧が基板に供給される。他の選択されていない第１ビット線および第２ビット線は、フローティングである。第１５電圧および第１３電圧がバンド間ホットエレクトロン注入を誘発するために使用されて、選択されたメモリーセルの第１ビットを消去する。
【００６２】
この発明の好適な実施形態中の操作方法に従い、前記した第１３電圧は、約−５Ｖである。前記した第１４電圧は、約０Ｖである。前記した第１５電圧は、約８Ｖである。前記した第１６電圧は、約０Ｖである。
【００６３】
この発明の好適な実施形態中の操作方法に従い、選択されたメモリーセルの第２ビットを消去する時、供給されるバイアスは、以下の通りである。第１７電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第１８電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第１９電圧が選択されたメモリーセルに接続された選択された第２ビット線に供給される。選択されたメモリーセルに接続された選択された第１ビット線は、フローティングである。第２０電圧が基板に供給される。他の選択されていない第１ビット線および第２ビット線は、フローティングである。第１９電圧および第１７電圧がバンド間ホットエレクトロン注入を誘発するために使用されて、選択されたメモリーセルの第２ビットを消去する。
【００６４】
この発明の好適な実施形態中の操作方法に従い、前記した第１７電圧は、約−５Ｖである。前記した第１８電圧は、約０Ｖである。前記した第１９電圧は、約８Ｖである。前記した第２０電圧は、約０Ｖである。
【００６５】
この発明の好適な実施形態中の操作方法に従い、選択されたメモリーセルの第１ビットを読み出す時、第２１電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第２２電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第２３電圧が選択されたメモリーセルに接続された選択された第１ビット線に供給される。第２４電圧が選択されたメモリーセルに接続された選択された第２ビット線に供給される。第２５電圧が基板に供給される。第２６電圧が選択されたメモリーセルの第２ビット側に位置する選択されていない第１ビット線および第２ビット線に供給される。第２７電圧が選択されたメモリーセルの第１ビット側に位置する選択されていない第１ビット線および第２ビット線に供給される。第２１電圧が如何なるトラップされた電荷も有さないメモリーセルのしきい値電圧よりも高いが、電荷を有するメモリーセルのしきい値電圧より低い。第２２電圧の電荷は、第２ゲート下方のチャネル領域をオンにするのに充分である。第２６電圧は、第２４電圧に等しい。第２７電圧は第２３電圧に等しい。
【００６６】
この発明の好適な実施形態中の操作方法に従い、前記した第２１電圧は、約２．５Ｖである。前記した第２２電圧は、約６Ｖである。前記した第２３電圧および第２７電圧は、約０Ｖである。前記した第２４電圧および第２６電圧は、約１Ｖである。前記した第２５電圧は、約０Ｖである。
【００６７】
この発明の好適な実施形態中の操作方法に従い、選択されたメモリーセルの第２ビットを読み出す時、供給されるバイアスは、以下の通りである。第２８電圧が選択されたメモリーセルに接続された選択されたコントロールゲート線に供給される。第２９電圧が選択されたメモリーセルに接続された選択されたワード線に供給される。第３０電圧が選択されたメモリーセルに接続された選択された第２ビット線に供給される。第３１電圧が選択されたメモリーセルに接続された選択された第１ビット線に供給される。第３２電圧が基板に供給される。第３３電圧が選択されたメモリーセルの第１ビット側に位置する選択されていない第１ビット線および第２ビット線に供給される。第３４電圧が選択されたメモリーセルの第２ビット側に位置する選択されていない第１ビット線および第２ビット線に供給される。第２８電圧は、如何なるトラップされた電荷も有さないメモリーセルのしきい値電圧よりも高いが、電荷を有するメモリーセルのしきい値電圧よりも低い。第２９電圧の電荷は、第２ゲート下方のチャネル領域をオンにするに充分である。第３４電圧は、第３０電圧に等しい。第３３電圧は、第３１電圧に等しい。
【００６８】
この発明の好適な実施形態中の操作方法に従い、前記した第２８電圧は、約２．５Ｖである。前記した第２９電圧は、約６Ｖである。前記した第３０電圧および第３４電圧は、約０Ｖである。前記した第３３電圧および第３１電圧は、約１Ｖである。前記した第３２電圧は、約０Ｖである。
【００６９】
（作用）
この発明の不揮発性メモリーの操作方法において、チャネルホットエレクトロン注入効果がメモリーセルのプログラミングに使用され、そのうち、単一なメモリーセルの単一セルが１ユニットとして提供される。そして、バンド間ホットエレクトロン注入がメモリーの消去に使用される。また、この発明の不揮発性メモリーは、電気的に分離された第１ゲートおよび第２ゲートからなるので、メモリーセルの第１ビット（または第２ビット）を読み出す時、電圧が第２ゲート（または第１ゲート）に供給されて、第２ゲート（または第１ゲート）下方のチャネル領域を完全にオンとすることができ、従って、第２ビット効果を抑制することができる。
【発明の効果】
【００７０】
この発明の不揮発性メモリー中、第１ゲートおよび第２ゲートが各メモリーセルに配置されている。第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層は、それぞれ１ビットのデータを蓄積できる。言い換えれば、この発明の不揮発性メモリー中の単一なメモリーセルは、２ビットのデータを蓄積できる。
【００７１】
さらに、第１ゲートおよび第２ゲートが各メモリーセルに配置されている。メモリーセルの操作において、異なる電圧が第１ゲートおよび第２ゲートに供給されることができて、第２ビット効果（second bit effect）を回避することができる。また、誘電層が電荷蓄積層中に配置されて、第１ビットと第２ビットとを分離することができ、第１ビットおよび第２ビット間の妨害を回避することができる。
【００７２】
この発明中、電荷蓄積層および第１ゲートが基板内のトレンチ中に配置されている。従って、メモリーセルの寸法を削減することができるとともに、デバイスの集積度が増大する。
【００７３】
不揮発性メモリーの製造方法中、第１ビット線と第２ビット線とワード線とがセルフアラインメントプロセスにより形成されるので、追加的なフォトリソグラフィープロセスが必要でなく、この発明の製造方法は、より簡単であり、コストを削減する。
【００７４】
電荷蓄積層の一部分および第１ゲートが基板内のトレンチ中に形成されるため、メモリーセルのサイズが削減でき、かつデバイスの集積度が増大する。さらに、メモリーセルのチャネル長さがトレンチの深さを制御することによって調整できるので、メモリーセル中の異常な電気的なパンチスルーを回避することができる。また、この発明の不揮発性メモリーの製造方法が比較的簡単であり、メモリーセルアレイの集積度が増大する。
【００７５】
この発明の操作方法中、チャネルホットエレクトロン注入効果がメモリーセルのプログラミングに使用され、そのうち、単一なメモリーセルの単一ビットが１ユニットとして蓄積される。そして、バンド間ホットエレクトロン注入がメモリーセルの消去に使用される。また、この発明の不揮発性メモリーが電気的に分離された第１ゲートと第２ゲートとからなるので、メモリーセルの第１ビット（または第２ビット）を読み出す時、電圧を第２ゲート（または第１ゲート）に供給できるため、第２ゲート（または第１ゲート）下方のチャネル領域を完全にオンとするから、第２ビット効果を抑制することができる。
【発明を実施するための最良の形態】
【００７６】
以下、この発明を実施するための最良の形態を図面に基づいて説明する。
図１Ａは、本実施形態の不揮発性メモリーを示す平面図である。図１Ｂは、図１ＡのＡ−Ａ'線に沿って示した要部断面図である。図１Ｃは、図１ＡのＢ−Ｂ'線に沿って示した要部断面図である。
【００７７】
図１Ａと図１Ｂと図１Ｃとにおいて、本実施形態の不揮発性メモリーは、基板１００と、複数のメモリーセルＭ１１〜Ｍ２６と、複数のワード線ＷＬ１〜ＷＬ３と、複数のコントロールゲート線ＣＧ１〜ＣＧ２と、複数の第１ビット線ＢＬ１１〜ＢＬ１３と、複数の第２ビット線ＢＬ２１〜ＢＬ２４とを含む。
【００７８】
基板１００は、例えば、シリコン基板である。基板１００中に深いＮ型ウェル１０２と深いＰ型ウェル１０４とが例えば配置されている。深いＰ型ウェル１０４は、例えば、深いＮ型ウェル１０２上に配置されている。更に、基板１００が複数のトレンチ１０６ａ〜１０６ｃを有している。これらのトレンチ１０６ａ〜１０６ｃは、互いに平行に配列されるとともに、Ｙ方向に延伸的に配置されている。
【００７９】
メモリーセルＭ１１〜Ｍ２６は、基板１００上に配置されるとともに、列／行アレイに整列されている。メモリーセルＭ１１〜Ｍ２６は、構造的に類似しているため、メモリーセルＭ１１についてだけ説明する。メモリーセルＭ１１は、第１ゲート１０８ａと、第２ゲート１１０ａと、電荷蓄積層１１４と、絶縁層１１８ａと、第１ソース／ドレイン領域１２０ａと、第２ソース／ドレイン領域１２２ａとからなる。
【００８０】
第１ゲート１０８ａは、例えば、トレンチ１０６ａ中に配置されるとともに、トレンチ１０６ａを充填している。第１ゲート１０８ａの材料は、例えば、ドープドポリシリコンである。第２ゲート１１０ａは、例えば、トレンチ１０６ａ一側の基板上に配置されている。第２ゲート１１０ａの材料は、例えば、ドープドポリシリコンである。第２ゲート１１０ａは、第１ゲート１０８ａに対して電気的に絶縁されている。本実施形態の不揮発性メモリー中、各メモリーセルがそれぞれ２つのゲートからなる。トレンチ中に配置され、かつ第１ソース／ドレイン領域１２０ａ〜１２０ｃと接続しているゲートは、一般的に第１ゲート１０８ａ〜１０８ｆと呼ばれている。基板上面に配置され、かつ第２ソース／ドレイン領域１２２ａ〜１２２ｆに接続しているゲートは、一般的に第２ゲート１１０ａ〜１１０ｆと呼ばれている。
【００８１】
電荷蓄積層１１４は、第１ゲート１０８ａおよび基板１００間、ならびに第２ゲート１１ａおよび基板１００間に延伸的に配置されている。電荷蓄積層１１４の材料は、電荷トラッピング材料（例えば、窒化シリコン）または電荷を蓄積できる他の材料を含む。
【００８２】
各メモリーセルＭ１１〜Ｍ２６中、第１ゲートおよび基板間ならびに第２ゲート１１ａおよび基板間に位置する電荷蓄積層は、それぞれ１ビットのデータを蓄積できる。Ｍ１１を例に挙げると、第１ゲート１０８ａおよび基板１００間に位置する電荷蓄積層１１４（第１ビット１２６ａ）が１ビットのデータを蓄積できる。同様に、第２ゲート１１０ａおよび基板１００間に位置する電荷蓄積層１１４（第２ビット１２６ｂ）が１ビットのデータを蓄積できる。従って、本実施形態の不揮発性メモリーの各メモリーセルが２ビットのデータを蓄積できる。
【００８３】
ボトム誘電層１１２および／またはトップ誘電層１１６を電荷蓄積層１１４の下方および／または上方に配置することができる。ボトム誘電層１１２は、例えば、電荷蓄積層１１４および基板１００間に配置される。ボトム誘電層１１２の材料は、例えば、酸化シリコンである。トップ誘電層１１６は、例えば、第１ゲート１０８ａおよび電荷蓄積層１１４間ならびに第２ゲート１１０ａおよび電荷蓄積層１１４間に配置される。トップ誘電層１１６の材料は、例えば、酸化シリコンである。
【００８４】
第１ソース／ドレイン領域１２０ａは、例えば、基板１００中のトレンチ１０６ａボトムに配置される。第２ソース／ドレイン領域１２２ａは、例えば、第２ゲート１１０ａ一側の基板１００中に配置される。第１ソース／ドレイン領域１２０ａおよび第２ソース／ドレイン領域１２２ａは、例えば、Ｎドープド領域である。
【００８５】
絶縁層１１８ａは、第１ゲート１０８ａ上に配置される。絶縁層１１８ａは、第１ゲート１０８ａと第２ゲート１１０ａとを分離する。絶縁層１１８ａの材料は、例えば、酸化シリコンまたは窒化シリコンである。図１Ｂに示すように、第２ゲート１１０ａが絶縁層１１８ａのサイドウォールの導電スペーサー上に配置される。
【００８６】
２つの隣接するメモリーセルＭ１１〜Ｍ１６がＸ方向（行方向）に鏡面対称的に構成される。また、２つの隣接するメモリーセルＭ１１〜Ｍ１６が第１ソース／ドレイン領域１２０ａ〜１２０ｃまたは第２ソース／ドレイン領域１２２ａ〜１２２ｄを共用する。第１ソース／ドレイン領域１２０ａ〜１２０ｃを共用している２つの隣接するメモリーセルＭ１１〜Ｍ１６の第１ゲート１０８ａ〜１０８ｆは、ワード線ＷＬ１〜ＷＬ３によって電気的に相互接続されている。例えば、メモリーセルＭ１１，Ｍ１２が第１ソース／ドレイン領域１２０ａを共用し、かつメモリーセルＭ１１の第１ゲート１０８ａがメモリーセルＭ１２の第１ゲート１０８ｂに電気接続される。メモリーセルＭ１２，Ｍ１３が第２ソース／ドレイン領域１２２ｂを共用する。メモリーセルＭ１３，Ｍ１４が第１ソース／ドレイン領域１２０ｂを共用し、かつメモリーセルＭ１３の第１ゲート１０８ｃがメモリーセルＭ１４の第１ゲート１０８ｄに電気接続される。メモリーセルＭ１４，Ｍ１５が第２ソース／ドレイン領域１２２ｃを共用する。メモリーセルＭ１５，Ｍ１６が第１ソース／ドレイン領域１２０ｃを共用し、かつメモリーセルＭ１５の第１ゲート１０８ｅがメモリーセルＭ１６の第１ゲート１０８ｆに電気接続される。
【００８７】
複数のワード線ＷＬ１〜ＷＬ３がＹ方向（列方向）に沿って平行に配列されるとともに、各ワード線が同一列のメモリーセルの第１ゲートに接続される。例えば、ワード線ＷＬ１がメモリーセルＭ１１，Ｍ１２，Ｍ２１，Ｍ２２の第１ゲートに接続される。ワード線ＷＬ２がメモリーセルＭ１３，Ｍ１４，Ｍ２３，Ｍ２４の第１ゲートに接続される。ワード線ＷＬ３がメモリーセルＭ１５，Ｍ１６，Ｍ２５，Ｍ２６の第１ゲートに接続される。
【００８８】
複数のコントロールゲート線ＣＧ１〜ＣＧ２がＸ方向（行方向）に平行に配列されるとともに、各コントロールゲート線が同一行のメモリーセルの第２ゲートに接続される。例えば、コントロールゲート線ＣＧ１がメモリーセルＭ１１〜Ｍ１６の第２ゲート１１０ａ〜１１０ｆに接続される。また、複数の分離ドープド領域１２４が基板１００中のコントロールゲート線ＣＧ１〜ＣＧ２間に配置されて、同一列中の２つの隣接するメモリーセルを分離する。
【００８９】
複数の第１ビット線ＢＬ１１〜ＢＬ１３がＹ方向（列方向）に沿って平行に配列されるとともに、同一列のメモリーセルの第１ソース／ドレイン領域に接続される。また、第１ソース／ドレイン領域を共用しているメモリーセルの２つの隣接する列が同一な第１ビット線を共用する。例えば、第１ビット線ＢＬ１１がメモリーセルＭ１１，Ｍ１２，Ｍ２１，Ｍ２２の第１ソース／ドレイン領域に接続される。第１ビット線ＢＬ１２がメモリーセルＭ１３，Ｍ１４，Ｍ２３，Ｍ２４の第１ソース／ドレイン領域に接続される。第１ビット線ＢＬ３がメモリーセルＭ１５，Ｍ１６，Ｍ２５，Ｍ２６の第１ソース／ドレイン領域に接続される。
【００９０】
複数の第２ビット線ＢＬ２１〜ＢＬ２４がＹ方向（列方向）に沿って平行に配列されるとともに、同一列のメモリーセルの第２ソース／ドレイン領域に接続される。また、第２ソース／ドレイン領域を共用しているメモリーセルの２つの隣接する列が同一な第２ビット線を共用する。例えば、第２ビット線ＢＬ２１がメモリーセルＭ１１，Ｍ２１の第２ソース／ドレイン領域に接続される。第２ビット線ＢＬ２２がメモリーセルＭ１２，Ｍ１３，Ｍ２２，Ｍ２３の第２ソース／ドレイン領域に接続される。第２ビット線ＢＬ３がメモリーセルＭ１４，Ｍ１５，Ｍ２４，Ｍ２５の第２ソース／ドレイン領域に接続される。第２ビット線ＢＬ４がメモリーセルＭ１６，Ｍ２６の第２ソース／ドレイン領域に接続される。
【００９１】
絶縁層１２８が例えば第２ビット線ＢＬ２１〜ＢＬ２４（第２ソース／ドレイン領域１２２ａ〜１２２ｄ）およびコントロールゲート線ＣＧ１〜ＣＧ２間に配置されて、第２ビット線ＢＬ２１〜ＢＬ２４とコントロールゲート線ＣＧ１〜ＣＧ２とを分離している。
【００９２】
図２は、この発明の他の実施形態にかかる不揮発性メモリーを示す要部断面図である。図２は、図１ＡのＡ−Ａ'線に沿って示した要部断面図である。図２において、図１Ａ〜図１Ｃ中と同一な部分を示すものは同一の符号を使用するとともに、詳しい説明を省略する。以下の開示は、図２と図１Ａ〜図１Ｃとの相違点について行う。
【００９３】
図２において、誘電層１３０は、各メモリーセルＭ１１〜Ｍ１６の電荷蓄積層１１４中に配置される。誘電層１３０が電荷蓄積層１１４を第１部分１３２ａと第２部分１３２ｂとに分ける。第１部分１３２ａは、第１ゲート１０８ａおよび基板１００間に位置する。第２部分１３２ｂは、第２ゲート１１０ａおよび基板１００間に位置する。誘電層１３０は、第１ビットと第２ビットを分離するように配置されて第１ビットおよび第２ビット間の妨害を回避することができる。
【００９４】
前記した不揮発性メモリーの各メモリーセルＭ１１〜Ｍ２６において、第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層は、それぞれ１ビットのデータを蓄積できる。言い換えれば、本実施形態の単一なメモリーセルは、２ビットのデータを蓄積できる。また、メモリーセルのチャネル長さがトレンチの深さを制御することによって調整することができ、メモリーセル中の異常な電気的パンチスルーを回避することができる。
【００９５】
第１ゲートおよび第２ゲートは、各メモリーセルＭ１１〜Ｍ２６中に配置される。これらのメモリーセルを操作する実施において、異なる電圧が第１ゲートおよび第２ゲートに供給されて第２ビット効果を回避する。また、誘電層を電荷蓄積層中に配置して第１ビットと第２ビットを分離することができ、第１ビットおよび第２ビット間の妨害を回避することができる。
【００９６】
前記した実施形態中、６つのメモリーセルＭ１１〜Ｍ１６は、直列に接続される。もちろん、直列に接続するメモリーセルの数量は、実際の必要に従って適当に変化する。例えば、３２〜６４のメモリーセルが同一ワード線に直列に接続される。
【００９７】
図３は、この発明の実施形態にかかるメモリーセルアレイを示す簡略化された回路図である。ここで、１２のメモリーセルを含むメモリーセルアレイが本実施形態のメモリーセルアレイの操作モードを説明するために例として使用される。図４Ａは、この発明にかかる不揮発性メモリーのプログラミング操作の実施形態を説明するための説明図である。図４Ｂは、この発明にかかる不揮発性メモリーのプログラミング操作の実施形態を説明するための説明図である。図４Ｃは、この発明にかかる不揮発性メモリーの読み出し操作の実施形態を説明するための説明図である。図４Ｄは、この発明にかかる不揮発性メモリーの読み出し操作の別な実施形態を説明するための説明図である。図４Ｅは、この発明の消去操作の実施形態を説明するための説明図である。図４Ｆは、この発明の消去操作の別な実施形態を説明するための説明図である。
【００９８】
図３において、メモリーセルアレイは、メモリーセルＭ１１〜Ｍ２６と、ワード線ＷＬ１〜ＷＬ３と、コントロールゲート線ＣＧ１〜ＣＧ２と、第１ビット線ＢＬ１１〜ＢＬ１３と、第２ビット線ＢＬ２１〜ＢＬ２４とを含む。
【００９９】
各メモリーセルＭ１１〜Ｍ２６は、第１ソース／ドレイン領域および第２ソース／ドレイン領域と、第１ソース／ドレイン領域および第２ソース／ドレイン領域間に直列に配置された第１ゲートおよび第２ゲートと、第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置された電荷蓄積層とを含む。第１ゲートは、第２ゲートに対して電気的に絶縁されている。第１ゲートおよび基板間の電荷蓄積層は、第１ビットＢ１である。第２ゲートおよび基板間の電荷蓄積層は、第２ビットである。行方向に隣接する２つのメモリーセルは、鏡面対称を構成するとともに、第１ソース／ドレイン領域または第２ソース／ドレイン領域を共用する。行方向に第１ソース／ドレイン領域を共用している２つの隣接するメモリーセルの第１ゲートは、電気的に接続されている。
【０１００】
第１ビット線ＢＬ１１〜ＢＬ１３は、列方向に沿って平行に配列されるとともに、各第１ビット線が同一列のメモリーセルの第１ソース／ドレイン領域に接続されている。第１ビット線ＢＬ１１は、メモリーセルＭ１１，Ｍ１２，Ｍ２１，Ｍ２２の第１ソース／ドレイン領域に接続されている。ビット線ＢＬ１２は、メモリーセルＭ１３，Ｍ１４，Ｍ２３，Ｍ２４の第１ソース／ドレイン領域に接続されている。ビット線ＢＬ１３は、メモリーセルＭ１５，Ｍ１６，Ｍ２５，Ｍ２６の第１ソース／ドレイン領域に接続されている。
【０１０１】
第２ビット線ＢＬ２１〜ＢＬ２４は、列方向に沿って平行に配列されるとともに、各第２ビット線が同一列のメモリーセルの第２ソース／ドレイン領域に接続されている。第２ビット線ＢＬ２１は、メモリーセルＭ１１，Ｍ２１の第２ソース／ドレイン領域に接続されている。第２ビット線ＢＬ２２は、メモリーセルＭ１２，Ｍ１３，Ｍ２２，Ｍ２３の第２ソース／ドレイン領域に接続されている。第２ビット線ＢＬ２３は、メモリーセルＭ１４，Ｍ１５，Ｍ２４，Ｍ２５の第２ソース／ドレイン領域に接続されている。第２ビット線ＢＬ２４は、メモリーセルＭ１６，Ｍ２６の第２ソース／ドレイン領域に接続されている。
【０１０２】
ワード線は、列方向に沿って平行に配列されるとともに、各ワード線が同一列のメモリーセルの第１ゲートに接続されている。例えば、ワード線ＷＬ１は、メモリーセルＭ１１，Ｍ１２，Ｍ２１，Ｍ２２の第１ゲートに接続されている。ワード線ＷＬ２は、メモリーセルＭ１３，Ｍ１４，Ｍ２３，Ｍ２４の第１ゲートに接続されている。ワード線ＷＬ３は、メモリーセルＭ１５，Ｍ１６，Ｍ２５，Ｍ２６の第１ゲートに接続されている。
【０１０３】
コントロールゲート線ＣＧ１〜ＣＧ２は、行方向に沿って平行に配列されるとともに、各コントロールゲート線が同一行のメモリーセルの第２ゲートに接続されている。コントロールゲート線ＣＧ１は、メモリーセルＭ１１〜Ｍ１６の第２ゲートに接続されている。コントロールゲート線ＣＧ２は、メモリーセルＭ２１〜Ｍ２６の第２ゲートに接続されている。
【０１０４】
この発明のここに記載する不揮発性メモリーの操作は、好適な実施形態にすぎない。しかしながら、不揮発性メモリーの操作方法は、それに限定されるものではない。以下の記載は、メモリーセルＭ１４を一例として使用する。
【０１０５】
図３と図４Ａとにおいて、プログラミング操作中、メモリーセルＭ１４の第１ビットを例に挙げると、電子（ｅ−）が第１ビットＢ１に蓄積される。電圧Ｖｐ１が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給される。電圧Ｖｐ１は、例えば、８〜１２Ｖの間である。電圧Ｖｐ２が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｐ２は、例えば、８〜１２Ｖの間である。電圧Ｖｐ３が選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２に供給される。電圧Ｖｐ３は、例えば、約５Ｖである。電圧Ｖｐ４が選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３に供給される。電圧Ｖｐ４は、例えば、約０Ｖである。電圧Ｖｐ５が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｐ５は、約０Ｖである。電圧Ｖｐ６が選択されたメモリーセルＭ１４の第１ビットＢ１側に位置する他の選択されていない第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２に供給される。従って、前記した方法は、選択されたメモリーセルＭ１４の第１ビットＢ１側に位置するメモリーセルＭ１１〜Ｍ１３がプログラムされることを停止することができる。電圧Ｖｐ６は、約５Ｖである。選択されたメモリーセルＭ１４の第２ビットＢ２側に位置する選択されていない第１ビット線ＢＬ１３および第２ビット線ＢＬ２４は、フローティングである。この操作中、電圧Ｖｐ１および電圧Ｖｐ２は、ともにＶｐ５より高い。電圧Ｖｐ３は、電圧Ｖｐ４より高い。前記したバイアスのもと、選択されたメモリーセルの第１ビットＢ１がチャネルホットエレクトロン注入効果によってプログラムされる。
【０１０６】
前記した操作中、電圧Ｖｐ６が第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２に供給されるため、メモリーセルＭ１４と同一のコントロールゲート線ＣＧ１を共用しているメモリーセルＭ１１〜Ｍ１３は、プログラムされることができない。第１ビット線ＢＬ３および第２ビット線ＢＬ２４がフローティングなので、メモリーセルＭ１４と同一のコントロールゲート線ＣＧ１を共用しているメモリーセルＭ１５，Ｍ１６は、プログラムされることができない。コントロールゲート線ＣＧ２とメモリーセルＭ２１〜Ｍ２６とには電圧が供給されないため、メモリーセルＭ１４と同一のワード線ＷＬ２を共用するメモリーセルＭ２３は、プログラムされることができない。
【０１０７】
図３と図４Ｂとにおいて、プログラミング操作中、メモリーセルＭ１４の第２ビットＢ２が例として挙げると、電子（ｅ−）が第２ビットＢ２に蓄積される。電圧Ｖｐ７が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給されるが、電圧Ｖｐ７は、例えば、８〜１２Ｖの間である。電圧Ｖｐ８が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｐ８は、例えば、８〜１２Ｖの間である。電圧Ｖｐ９が選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３に供給される。電圧Ｖｐ９は、例えば、約５Ｖである。電圧Ｖｐ１０が選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２に供給される。電圧Ｖｐ１０は、例えば、約０Ｖである。電圧Ｖｐ１１が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｐ１１は、例えば、約０Ｖである。電圧Ｖｐ１２が選択されたメモリーセルＭ１４の第２ビット側に位置する他の選択されていない第１ビット線ＢＬ１３および第２ビット線ＢＬ２４に供給される。従って、前記した方法は、選択されたメモリーセルＭ１４の第２ビット側に位置する選択されていないメモリーセルＭ１５，Ｍ１６がプログラムされることを停止することができる。電圧Ｖｐ１２は、約５Ｖである。選択されたメモリーセルＭ１４の第１ビット側に位置する選択されていない第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２は、フローティングである。この操作中、電圧Ｖｐ７および電圧Ｖｐ８は、ともに電圧Ｖｐ１１より高い。電圧Ｖｐ９は、電圧Ｖｐ１０より高い。前記したバイアスのもと、選択されたメモリーセルＭ１４の第２ビットＢ２は、チャネルホットエレクトロン注入効果によってプログラムされる。
【０１０８】
前記した操作中、電圧Ｖｐ１２が第１ビット線ＢＬ１３および第２ビット線ＢＬ２４に供給されるので、メモリーセルＭ１４と同一のコントロールゲート線ＣＧ１を共用しているメモリーセルＭ１５，Ｍ１６は、プログラムされることができない。第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２がフローティングなので、メモリーセルＭ１４と同一のコントロールゲート線ＣＧ１を共用しているメモリーセルＭ１１〜Ｍ１３は、プログラムされることができない。コントロールゲート線ＣＧ２に電圧が供給されないため、メモリーセルＭ２１〜Ｍ２６（そのうち、メモリーセルＭ２３〜Ｍ２４は、メモリーセルＭ１４と同一のワード線ＷＬ２を共用する）は、プログラムされることができない。
【０１０９】
図３と図４Ｃとにおいて、消去操作中、メモリーセルＭ１４の第１ビットを例として挙げるものであり、そのうち、第１ビットが消去操作を実施される。電圧Ｖｅ１が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給される。電圧Ｖｅ１は、例えば、約−５Ｖである。電圧Ｖｅ２が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｅ２は、例えば、約０Ｖである。電圧Ｖｅ３が選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２に供給される。電圧Ｖｅ３は、例えば、約８Ｖである。選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３は、フローティングである。電圧Ｖｅ４が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｅ４は、約０Ｖである。他の選択されない第１ビット線ＢＬ１１，ＢＬ１３および第２ビット線ＢＬ２１，ＢＬ２２，ＢＬ２４がフローティングである。Ｖｅ３，Ｖｅ１は、バンド間ホットエレクトロン注入効果を誘導することができる。正孔（ｈ＋）が電荷蓄積層に注入されて選択されたメモリーセルＭ１４の第１ビットを消去する。
【０１１０】
前記した操作中、メモリーセルＭ１４と同一のワード線ＷＬ２および第１ビット線ＢＬ１２を共用するメモリーセルＭ１３，Ｍ２３，Ｍ２４は、同時に消去される。従って、電圧Ｖｅ１を全てのワード線ＷＬ１〜ＷＬ３および電圧Ｖｅ３を全ての第１ビット線ＢＬ１１〜ＢＬ１３に供給することによって、バンド間ホットエレクトロン注入効果をメモリーセルＭ１１〜Ｍ２６の第１ビットの消去に使用することができる。
【０１１１】
図３と図４Ｄとにおいて、消去操作中、メモリーセルＭ１４の第２ビットを例として挙げるものであり、そのうち、第２ビットが消去ステップを実施される。電圧Ｖｅ５が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｅ５は、例えば、約−５Ｖである。電圧Ｖｅ６が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給される。電圧Ｖｅ６は、例えば、約０Ｖである。電圧Ｖｅ７が選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３に供給される。電圧Ｖｅ７は、例えば、約８Ｖである。選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２は、フローティングである。電圧Ｖｅ８が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｅ８は、約０Ｖである。他の選択されていない第１ビット線ＢＬ１１，ＢＬ３および第２ビット線ＢＬ２１，ＢＬ２２，ＢＬ２４は、フローティングである。電圧Ｖｅ７および電圧Ｖｅ５がバンド間ホットエレクトロン注入効果を誘導することに使用されて、選択されたメモリーセルＭ１４の第２ビットを消去する。
【０１１２】
前記した操作中、メモリーセルＭ１４と同一のコントロールゲート線ＣＧ１および第２ビット線ＢＬ２３を共用するメモリーセルＭ１５の第２ビットは、同時に消去される。従って、電圧Ｖｅ５を全てのコントロールゲート線ＣＧ１〜ＣＧ２および電圧Ｖｅ４を全ての第２ビット線ＢＬ２１〜ＢＬ２４に供給することによって、バンド間ホットエレクトロン注入効果がメモリーセルＭ１１〜Ｍ２６の第２ビットを消去するために使用することができる。
【０１１３】
消去操作中、メモリーセルの第１ビットが先ず消去されることができ、次に、メモリーセルの第２ビットが消去される。またはメモリーセルの第２ビットが先に消去され、次に、メモリーセルの第１ビットが消去される。
【０１１４】
図３と図４Ｅとにおいて、読み出し操作中、メモリーセルＭ１４の第１ビットＢ１を例に挙げるものであり、そのうち、第１ビットＢ１が読み出しステップを実施される。電圧Ｖｒ１が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給される。電圧Ｖｒ１は、例えば、約２．５Ｖである。電圧Ｖｒ２が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｒ２は、例えば、約６Ｖである。電圧Ｖｒ３が選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２に供給される。電圧Ｖｒ３は、例えば、約０Ｖである。電圧Ｖｒ４が選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３に供給される。電圧Ｖｒ４は、例えば、約１Ｖである。電圧Ｖｒ５が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｒ５は、約０Ｖである。電圧Ｖｒ６がメモリーセルＭ１４の第２ビット側に位置する選択されていない第１ビット線ＢＬ１３および第２ビット線ＢＬ２４に供給される。電圧Ｖｒ６は、例えば、約１Ｖである。電圧Ｖｒ７がメモリーセルＭ１４の第１ビット側に位置する選択されていない第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２に供給される。電圧Ｖｒ７は、例えば、約０Ｖである。
【０１１５】
図３と図４Ｆとにおいて、読み出し操作中、メモリーセルＭ１４の第２ビットＢ２を例として挙げるものであり、第２ビットＢ２が読み出しステップを実施される。電圧Ｖｒ８が選択されたメモリーセルＭ１４に接続された選択されたコントロールゲート線ＣＧ１に供給される。電圧Ｖｒ８は、例えば、約２．５Ｖである。電圧Ｖｒ９が選択されたメモリーセルＭ１４に接続された選択されたワード線ＷＬ２に供給される。電圧Ｖｒ９は、例えば、約６Ｖである。電圧Ｖｒ１０が選択されたメモリーセルＭ１４に接続された選択された第２ビット線ＢＬ２３に供給される。電圧Ｖｒ１０は、例えば、約０Ｖである。電圧Ｖｒ１１が選択されたメモリーセルＭ１４に接続された選択された第１ビット線ＢＬ１２に供給される。電圧Ｖｒ１１は、例えば、約１Ｖである。電圧Ｖｒ１２が基板（Ｐ型ウェル、即ちＰＷ）に供給される。電圧Ｖｒ１２は、約０Ｖである。電圧Ｖｒ１３が選択されたメモリーセルＭ１４の第１ビットＢ１側に位置する選択されていない第１ビット線ＢＬ１１および第２ビット線ＢＬ２１，ＢＬ２２に供給される。電圧Ｖｒ１３は、例えば、約１Ｖである。電圧Ｖｒ１４が選択されたメモリーセルＭ１４の第２ビットＢ２側に位置する選択されていない第１ビット線ＢＬ１３および第２ビット線ＢＬ２４に供給される。電圧Ｖｒ１４は、例えば、約０Ｖである。
【０１１６】
前記した読み出し操作中、メモリーセルが電荷蓄積層において運ぶ電荷の量がネガティブである時、閉じられたチャネル中の電流は弱く、メモリーセルが電荷蓄積層において運ぶ電荷の量が少しポジティブである時、開かれたチャンネル中の電流は強い。従って、チャネル中の電流の強さ及びチャネルのターンオン／ターンオフの状態からメモリーセル中に蓄積されたデジタル信号が「１」または「０」であるかどうかを決定することができる。
【０１１７】
前記した操作中、メモリーセルＭ１４の第１ビットＢ１が読み出しステップを実施される。
【０１１８】
電圧Ｖｒ２（電圧が約６Ｖ）が選択されたコントロールゲート線ＣＧ１に供給されるので、メモリーセルＭ１４の第２ゲート下方のチャネルが完全にターンオンとなる。従って、たとえメモリーセルＭ１４の第２ビットＢ２が電子を蓄積していたとしても、第１ビットＢ１の読み出しプロセスは、影響を受けない。同様に、メモリーセルＭ１４の第２ビットＢ２を読み出す時、電圧Ｖｒ９（電圧が約６Ｖ）が選択されたワード線ＷＬ２に供給されるので、メモリーセルＭ１４の第１ゲート下方のチャネルが完全にターンオンとなる。従って、たとえメモリーセルＭ１４の第１ビットＢ１が電子を蓄積していたとしても、第２ビットＢ１の読み出しプロセスは、影響を受けない。即ち、本実施形態の不揮発性メモリーにおいて、第１ゲートと第２ゲートとが電気的に分離されているため、第２ビット効果を抑制することができる。
【０１１９】
本実施形態の不揮発性メモリーのための操作方法において、単一メモリーセルの単一ビットが１ユニットであるチャネルホットエレクトロン注入効果がメモリーセルのプログラミングの実施に使用される。そして、バンド間ホットエレクトロン注入がメモリーセルの消去の実施に使用される。更に、本実施形態の不揮発性メモリーセルが電気的に分離された第１ゲートおよび第２ゲートからなるので、メモリーセルの第１ビット（または第２ビット）を読み出す時、電圧を第２ゲート（または第１ゲート）に供給することができて、第２ゲート（または第１ゲート）下方のチャネル領域を完全にターンオンとする、従って、第２ビット効果を抑制することができる。
【０１２０】
次に、不揮発性メモリーの製造ステップを以下に記載する。図５Ａから図５Ｅは、この発明の好適な実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。図５Ａから図５Ｅは、図１ＡのＡ−Ａ'線に沿った要部断面図である。
【０１２１】
図５Ａにおいて、基板２００が提供されるが、基板２００は、例えば、シリコン基板である。そして、深いＮ型ウェル２０２およびＰ型ウェル２０４が基板２００中に形成される。深いＮ型ウェル２０２およびＰ型ウェル２０４は、例えば、イオン注入により形成される。次に、パターン化されたマスク層２０６が基板２００上面に形成される。そして、基板２００の一部分がパターン化されたマスク層２０６をマスクとして使用することにより除去されて基板２００中に複数のトレンチ２０８を形成する。トレンチ２０８は、第１方向（図１Ａ中のＹ方向）に延伸的に形成される。パターン化されたマスク層２０６を形成する方法は、例えば、フォトリソグラフィープロセスおよびエッチングプロセスを含む。基板２００の一部分を除去する方法は、反応性イオンエッチング操作のようなドライエッチング操作を含む。そして、ドーパント注入２１０がパターン化されたマスク層２０６をマスクとして使用することにより実施されて、基板２００中のトレンチ２０８ボトムで第１ソース／ドレイン領域２１２（第１ビット線）を形成する。基板２００中にドーパントを注入する方法は、イオン注入を含む。
【０１２２】
図５Ｂにおいて、パターン化されたマスク層２０６が除去される。パターン化されたマスク層２０６を除去する方法は、例えば、ウェットエッチングプロセスを含む。次に、ボトム誘電層２１４と、電荷蓄積層２１６と、トップ誘電層２１８が基板２００上に順次形成される。ボトム誘電層２１４の材料は、例えば、酸化シリコンである。ボトム誘電層２１４は、例えば、熱酸化または化学気相堆積プロセスによって形成される。電荷蓄積層２１６の材料は、電荷トラップ材料（例えば、窒化シリコン）または他の電荷を蓄積できる材料である。電荷蓄積層２１６は、例えば、化学気相堆積（chemical vapor deposition = CVD）プロセスによって形成される。トップ誘電層２１８の材料は、例えば、酸化シリコンである。トップ誘電層２１８は、ＣＶＤプロセスの実施により形成される。そして、導電層２２０が基板２００上面に形成される。導電層２２０の材料は、例えば、ドープドポリシリコンである。導電層２２０は、例えば、化学気相堆積中の非ドープドポリシリコンの堆積およびその後のイオン注入プロセスにより形成される。導電層２２０は、インサイチュウ（in-situ）ドーパント注入および化学気相堆積プロセスを使用することによってドープドポリシリコンを直接形成することができる。
【０１２３】
図５Ｃにおいて、トレンチ２０８外側の導電層２２０が除去されて、トレンチ２０８を充填する導電層２２０ａが形成される。導電層２２０ａは、例えば、本実施形態においてメモリーセルの第１ゲートとして提供される。導電層２２０ａは、また、ワード線として使用される。トレンチ２０８外側の導電層２２０を除去する方法は、例えば、エッチバックプロセスまたは化学機械研磨プロセスの実施を含む。そして、絶縁層２２２が導電層２２０ａ（第１ゲート）上に形成される。絶縁層２２２は、少なくとも導電層２２０ａ（第１ゲート）をカバーする。絶縁層２２２の材料は、例えば、酸化シリコンである。絶縁層２２２を形成するステップは、次の通りである。先ず、絶縁材料層（酸化シリコン層）が化学気相堆積プロセスにより形成される。そして、絶縁材料層（酸化シリコン層）がフォトリソグラフィープロセスによりパターン化される。
【０１２４】
図５Ｄにおいて、導電スペーサー２２４が絶縁層２２２のサイドウォールに形成される。導電スペーサー２２４の作製方法は、例えば、先ず基板２００上面に別な導電層を形成してから、異方性エッチングプロセスを実施して導電層の一部分を除去し、後に絶縁層２２２のサイドウォールに位置する。導電スペーサー２２４だけを残すものである。導電スペーサー２２４の材料は、例えば、ドープドポリシリコンである。導電スペーサー２２４が形成された後、導電スペーサー２２４間に位置するトップ誘電層２１８・電荷蓄積層２１６・ボトム誘電層２１４の一部分が除去されて、基板２００の表面が露出される。そして、ドーパント注入プロセスが導電スペーサー２２４をマスクとして使用することによって実施され、導電スペーサー２２４間の基板２００中に第２ソース／ドレイン領域２２８（第２ビット線）が形成される。基板２００中にドーパントを注入する方法は、イオン注入を含む。絶縁層２２２が導電層２２０ａ（第１ゲート）および導電スペーサー２２４を電気的に絶縁する。
【０１２５】
次に、図５Ｅにおいて、層間絶縁層２３０が基板２００上に形成される。層間絶縁層２３０が導電スペーサー２２４間の隙間を充填する。そして、層間絶縁層２３０および絶縁層２２２ならびに導電スペーサー２２４の一部分が除去されて、導電スペーサー２２４を露出する。層間絶縁層２３０および絶縁層２２２の一部分は、化学機械研磨プロセスの実施により除去される。そして、導電層（図示せず）が基板２００上面に形成される。導電層が導電スペーサー２２４を電気的に接続する。導電層の材料は、例えば、化学気相堆積プロセス中に非ドープドポリシリコンを堆積するとともに、その後のイオン注入プロセスにより形成される。導電層は、インサイチュウ（in-situ）ドーパント注入および化学気相堆積プロセスを使用することによってドープドポリシリコンを直接形成することができる。導電層および導電スペーサー２２４は、パターン化されて導電線２３２（コントロールゲート線）とその下の導電スペーサー２２４ａを形成する。導電スペーサー２２４ａは、例えば、本実施形態においてメモリーセルの第２ゲートとして使用される。導電線２３２は、第２方向（図１Ａ中のＸ方向）に延伸的に形成される。第２方向と第１方向とは、交差する。そして、ドーパント注入プロセスが実施されて導電線２３２間の基板２００中に分離ドープド領域（図１Ａ中の分離ドープド領域１２４）を形成する。メモリーセルアレイの後続するプロセスは、当業者によく知られているので、ここでは説明しない。
【０１２６】
前記した実施形態中、第１ソース／ドレイン領域２１２（第１ビット線）と、第２ソース／ドレイン領域２２８（第２ビット線）と、導電層２２０ａ（ワード線）は、セルフアラインドなので、追加的なフォトリソグラフィープロセスが必要ない。従って、本実施形態の不揮発性メモリーの製造方法は、より簡単であり、製造コストを削減する。
【０１２７】
電荷蓄積層および導電層２２０ａ（第１ゲート）の一部分が基板内のトレンチ中に形成されるので、メモリーセルの寸法を削減できるとともに、デバイスの集積度を向上させることができる。第１ゲートおよび基板間ならびに第２ゲートおよび基板間の電荷蓄積層がそれぞれ１ビットのデータを蓄積できる。言い換えれば、本実施形態の不揮発性メモリーにおいて単一メモリーセルが２ビットのデータを蓄積できる。更に、メモリーセルのチャネル長さがトレンチの深さを制御することにより調整することができ、メモリーセル中の異常なパンチスルーを回避することができる。また、本実施形態の不揮発性メモリーの製造方法は、比較するとより簡単であり、メモリーセルアレイの集積レベルを増大させることができる。
【０１２８】
前記した実施形態中、６つのメモリーセル構造が例に挙げられている。もちろん、如何なる数量のメモリーセルも本実施形態の不揮発性メモリーの製造方法により製造できる。例えば、３２〜６４のメモリーセル構造が単一なワード線に直列接続できる。
【０１２９】
以上のごとく、この発明を最良の実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【図面の簡単な説明】
【０１３０】
【図１Ａ】本実施形態にかかる不揮発性メモリーを示す平面図である。
【図１Ｂ】図１ＡのＡ−Ａ'線に沿って示した要部断面図である。
【図１Ｃ】図１ＡのＢ−Ｂ'線に沿って示した要部断面図である。
【図２】この発明の他の好適な実施形態にかかる不揮発性メモリーを示す要部断面図である。
【図３】この発明の実施形態にかかるメモリーセルアレイを説明する概略的な回路図である。
【図４Ａ】この発明の実施形態にかかるプログラム操作を説明する要部断面図である。
【図４Ｂ】この発明の他の実施形態にかかるプログラム操作を説明する要部断面図である。
【図４Ｃ】この発明の実施形態にかかる消去操作を説明する要部断面図である。
【図４Ｄ】この発明の他の実施形態にかかる消去操作を説明する要部断面図である。
【図４Ｅ】この発明の実施形態にかかる読み出し操作を説明する要部断面図である。
【図４Ｆ】この発明の他の実施形態にかかる読み出し操作を説明する要部断面図である。
【図５Ａ】この発明の実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。
【図５Ｂ】この発明の実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。
【図５Ｃ】この発明の実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。
【図５Ｄ】この発明の実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。
【図５Ｅ】この発明の実施形態にかかる不揮発性メモリーの製造プロセスを示す要部断面図である。
【符号の説明】
【０１３１】
１００，２００  基板
１０６ａ〜１０６ｃ，２０８  トレンチ
１０８ａ〜１０８ｆ  第１ゲート
１１０ａ〜１１０ｆ  第２ゲート
１１２，２１４  ボトム誘電層
１１４，２１６  電荷蓄積層
１１６，２１８  トップ誘電層
１１８ａ〜１１８ｃ，２２２  絶縁層
１２０ａ〜１２０ｃ，２１２  第１ソース／ドレイン領域
１２２ａ〜１２２ｄ，２２８  第２ソース／ドレイン領域
１２６ａ，Ｂ１  第１ビット
１２６ｂ，Ｂ２  第２ビット
２２０，２２０ａ  導電層
２２４，２２４ａ  導電スペーサー
ＢＬ１１〜ＢＬ１３  第１ビット線
ＢＬ２１〜ＢＬ２４  第２ビット線
ＣＧ１〜ＣＧ２  コントロールゲート線
Ｍ１１〜Ｍ２６  メモリーセル
ＷＬ１〜ＷＬ３  ワード線
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【外国語明細書】
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