(57)【要約】  【目的】高電圧電源端子に過大な負電圧やＥＳＤサージが印加された場合でも破壊や誤  動作を起こさないレベルシフト回路と半導体装置を提供すること。  【解決手段】レベルシフト抵抗７１と、このレベルシフト抵抗７１と接続する電流制限  抵抗７３と、この電流制限抵抗７３とドレインが接続するｎチャネルＭＯＳＦＥＴ４１  とで構成され、レベルシフト抵抗７１と電流制限抵抗７３の間をレベルアップ回路の出  力部１０１とする。この電流制限抵抗７３を設けることで過大な負電圧やＥＳＤサージ  で流れる電流を制限してレベルシフト回路の破壊や誤動作を防止する。  【選択図】        図１
2008301160.tif 000002
【特許請求の範囲】
【請求項１】
高電圧電源の高電位側に主端子の一方が接続され、負荷に主端子の他方が  接続されたパワーデバイスのゲートを駆動するための駆動回路のレベルシフト回路であ  って、
前記高電圧電源の低電位側を基準とする低電圧電源により電流を供給される低電位側  低耐圧回路領域の信号を前記パワーデバイスの主端子の他方を基準とする低電圧電源に  より電流を供給される高電位側低耐圧回路領域への信号に変換するレベルシフト回路で  あって、
前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と前記高電圧  電源の低電位側との間に、
ソース領域とチャネル領域とを短絡したＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴと直列接続され、該ＭＯＳＦＥＴのドレイン領域と接続されるレベ  ルシフト抵抗と、
前記レベルシフト抵抗に並列に前記低電圧電源の高電位側をカソードとして接続され  る保護ダイオードと、からなる第一回路を備え、
前記高電圧電源の低電位側を基準とする低電圧電源の高電位側と前記第一回路との間  に直列に前記ＭＯＳＦＥＴのボディダイオードの電流を制限する電流制限抵抗を接続さ  れたことを特徴とするレベルシフト回路。
【請求項２】
ＥＳＤ保護ダイオードとツェナーダイオードを逆直列接続し、前記ＥＳＤ  保護ダイードのアノード側が前記高電圧電源の低電位側となるように前記電流制限抵抗  に並列に接続されたことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
請求項１または２に記載の前記レベルシフト回路と、前記低電位側低耐圧  回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置で  あって、
前記ＭＯＳＦＥＴが、
ｐ型半導体基板内に形成され前記電流制限抵抗の一端と接続されるｎ型半導体領域内    
に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ベース領域と、該ベース領域  の表面層に選択的に形成されたｎ型ソース領域と、前記ベース領域の表面層に選択的に  前記ソース領域と隣接して形成されたｐ型コンタクト領域と、前記ベース領域と間隔を  有して前記ｎ型半導体領域の表面層に選択的に形成されたｎ型ドレイン領域とを備え、  
前記ソース領域およびコンタクト領域と前記高電圧電源の低電位側が接続され、
前記ドレイン領域と前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の    
他端と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と前記低電圧電源の    
高電位側が接続されることを特徴とする半導体装置。
【請求項４】
請求項１または２に記載の前記レベルシフト回路と、前記低電位側低耐圧  回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置で  あって、
前記ＭＯＳＦＥＴが、
ｐ型半導体基板内に形成され前記電流制限抵抗の一端と接続されるｎ型半導体領域内    
に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ソース領域と、該ソース領域  と隣接して形成されたｎ型コンタクト領域と、前記ソース領域と間隔を有して前記ｎ型  半導体領域の表面層に選択的に形成されたｐ型ドレイン領域とを備え、
前記ソース領域およびコンタクト領域と前記電流制限抵抗の一端とが接続され、
前記ドレイン領域と前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の    
他端と前記高電圧電源の低電位側と接続され、前記電流制限抵抗の他端と前記低電圧電    
源の高電位側が接続されることを特徴とする半導体装置。
【請求項５】
前記高電位側低耐圧回路領域が前記ｎ型半導体領域内に形成されることを  特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記ｎ型半導体領域は絶縁領域で囲まれた絶縁分離領域であることを特徴  とする請求項３〜５のいずれか一項に記載の半導体装置。
【請求項７】
高電圧電源の高電位側に主端子の一方が接続され、負荷に主端子の他方が  接続されたパワーデバイスのゲートを駆動するための駆動回路のレベルシフト回路であ  って、
前記高電圧電源の低電位側を基準とする低電圧電源により電流を供給される低電位側  低耐圧回路領域の信号を前記パワーデバイスの主端子の他方を基準とする低電圧電源に  より電流を供給される高電位側低耐圧回路領域への信号に変換するレベルシフト回路で  あって、
前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と前記高電圧  電源の低電位側との間に、
ソース領域とチャネル領域とを短絡したＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴと直列接続され、該ＭＯＳＦＥＴのドレイン領域側に配置されるレ  ベルシフト抵抗と、
前記レベルシフト抵抗に並列に前記低電圧電源の高電位側をカソードとして接続され  る保護ダイオードと、からなる第一回路を備え、
前記ＭＯＳＦＥＴと前記レベルシフト抵抗との間に直列に前記ＭＯＳＦＥＴのボディダ  イオードの電流を制限する電流制限抵抗を接続されたことを特徴とするレベルシフト回  路。
【請求項８】
ＥＳＤ保護ダイオードとツェナーダイオードを逆直列接続し、前記ＥＳＤ  保護ダイードのアノード側が前記高電圧電源の低電位側となるように前記電流制限抵抗  に並列に接続されたことを特徴とする請求項７に記載のレベルシフト回路。
【請求項９】
請求項７または８に記載の前記レベルシフト回路と、前記低電位側低耐圧  回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置で  あって、
ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低電圧  電源の高電位側と接続するｎ型半導体絶縁分離領域内に前記高電位側低耐圧回路領域が  形成され、
前記ＭＯＳＦＥＴが、
前記ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低    
電圧電源の高電位と接続されるｎ型半導体領域内に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ベース領域と、該ベース領域  の表面層に選択的に形成されたｎ型ソース領域と、前記ベース領域の表面層に選択的に  前記ソース領域と隣接して形成されたｐ型コンタクト領域と、前記ベース領域と間隔を  有して前記ｎ型半導体領域の表面層に選択的に形成されたｎ型ドレイン領域とを備え、  
前記ソース領域およびコンタクト領域と前記高電圧電源の低電位側が接続され、
前記ドレイン領域と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と前    
記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の他端と前記パワーデバイ  スの主端子の他方を基準とする低電圧電源の高電位側が接続されることを特徴とする半  導体装置。
【請求項１０】
前記ｎ型半導体領域が絶縁領域に囲まれた絶縁分離領域であることを特  徴とする請求項９に記載の半導体装置。
【請求項１１】
請求項７または８に記載の前記レベルシフト回路と、前記低電位側低耐  圧回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置  であって、
ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低電圧  電源の高電位側と接続される第１のｎ型半導体絶縁分離領域内に前記高電位側低耐圧回  路領域が形成され、
前記ＭＯＳＦＥＴが、
前記ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低    
電圧電源の高電位と接続される第２のｎ型半導体絶縁分離領域内に、
前記第２のｎ型半導体領域の表面層に選択的に形成されたｐ型ソース領域と、該ソー  ス領域と隣接して形成されたｎ型コンタクト領域と、前記ソース領域と間隔を有して前  記第２のｎ型半導体絶縁分離領域の表面層に選択的に形成されたｐ型ドレイン領域とを  備え、
前記ソース領域およびコンタクト領域と前記パワーデバイスの主端子の他方を基準と    
する低電圧電源の高電位側が接続され、
前記ドレイン領域と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と前    
記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の他端と前記高電圧電源の  低電位側と接続されることを特徴とする半導体装置。
【請求項１２】
前記第１のｎ型半導体絶縁分離領域と前記第２のｎ型半導体絶縁分離領  域とが同一の領域であることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、回路内に過電流が流れることで破壊や誤動作が起こるのことを防止したレベルシフト回路および半導体装置に関する。
【背景技術】
【０００２】
図１７は、インバータなどの電力変換装置のパワー半導体スイッチング素子とそれを駆動する従来の半導体装置（ＨＶＩＣ：高耐圧半導体集積回路）の接続例を示す図である。  
【０００３】
図１７には、２つのパワー半導体スイッチング素子（ここではＩＧＢＴ１１４、１１５）が直列に接続された半ブリッジの例が示されており、この上アームのＩＧＢＴ１１５と下アームのＩＧＢＴ１１４を交互にオンさせることで出力端子であるＶｓ端子から高電位あるいは低電位を交互に出力して、Ｌ負荷１１８に交流電力を供給している（交流電流を流している）。
【０００４】
つまり、高電位を出力する場合には、上アームのＩＧＢＴ１１５がオンし、下アームのＩＧＢＴ１１４がオフし、逆に低電位を出力する場合には上アームのＩＧＢＴ１１５がオフし下アームのＩＧＢＴ１１４がオンするようにＩＧＢＴ１１４とＩＧＢＴ１１５を動作させる。尚、ＩＧＢＴ１１４、１１５に逆並列に接続されたダイオードはＦＷＤ１１６、１１７（Ｆｒｅｅ  Ｗｈｅｅｌ  Ｄｉｏｄｅ）である。この間、駆動素子の半導体装置１１１（ＨＶＩＣ）では下アームのＩＧＢＴ１１４へのゲート信号はＧＮＤ基準にて信号を出力し、上アームのＩＧＢＴ１１５へのゲート信号はＶｓ端子基準にて信号を出力することになる。このため半導体装置１１１（ＨＶＩＣ）はレベルシフト機能を備えている必要がある。
【０００５】
尚、図中の符号で、Ｖｓｓは高電圧電源の高電位側、ＧＮＤはグランド（接地）、Ｖｓは中間電位、Ｈ−ＶＤＤはＶｓ端子を基準とする低電圧電源の高電位側、Ｌ−ＶＤＤはＧＮＤを基準とする低電圧電源の高電位側、Ｈ−ＩＮはレベルアップ回路と接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子、Ｌ−ＩＮは下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣ−ＭＯＳ回路のゲートに入力される入力信号および入力端子、Ｈ−ＯＵＴは上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣ−ＭＯＳ回路の出力信号および出力端子、Ｌ−ＯＵＴは下アームのＩＧＢＴ１１４のゲートへ出力する出力信号および出力端子、ＡＬＭ−ＩＮは上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号の入力信号および入力端子、ＡＬＭ−ＯＵＴはレベルダウンされた検出信号の出力信号および出力端子をそれぞれ示す。
【０００６】
図１８および図１９は、レベルシフト回路とその周辺回路を示す回路図であり、図１８はレベルアップ回路を含む回路図、図１９はレベルダウン回路を含む回路図である。
【０００７】
尚、以下の説明でｐはｐ型、ｎはｎ型を示す。
【０００８】
ここでは、周辺回路として、レベルシフト回路の入力信号を伝達するローサイド側のＣ−ＭＯＳ回路と、レベルシフト回路の出力信号を上アームのＩＧＢＴ１１５に伝達するハイサイド側のＣ−ＭＯＳ回路を示した。
【０００９】
図１８において、ローサイド回路の入力信号（Ｈ−ＩＮ）が入力されると、その信号はローサイド回路のＣ−ＭＯＳ回路を経由してレベルアップ回路のｎチャネルＭＯＳＦＥＴ４１のゲートに入力される。この信号でｎチャネルＭＯＳＦＥＴ４１はオン・オフし、レベルアップ回路の出力信号が出力部１０１から出力され、その信号によりハイサイド回路のＣ−ＭＯＳ回路がオン・オフして出力信号（Ｈ−ＯＵＴ）が出力される。この出力信号はＶｓを基準とした信号に変換される。この出力信号が上アームのＩＧＢＴ１１５のゲートに入力されて、上アームのＩＧＢＴ１１５をオン・オフさせる。図１８のレベルアップ回路は上アームのＩＧＢＴ１１５がｎチャネル型の場合に必要となる。
【００１０】
図１９において、レベルダウン回路はｐチャネルＭＯＳＦＥＴ４３とレベルシフト抵抗７２で構成され、レベルシフト抵抗にはダイオード７６が並列接続している。ＡＬＭ−ＩＮの信号がハイサイド回路のＣ−ＭＯＳ回路のゲートに入力され、Ｃ−ＭＯＳ回路の出力信号がレベルダウン回路のｐチャネルＭＯＳＦＥＴ４３のゲートに入力される。ｐチャネルＭＯＳＦＥＴ４３をオン・オフすることで、レベルダウン回路の出力部１０２からローサイド側の信号が出力され、ローサイド回路のＣ−ＭＯＳ回路の出力からレベルダウンした信号がＡＬＭ−ＯＵＴから検出信号としてローサイド側に出力される。
【００１１】
図２０は、従来の半導体装置（ＨＶＩＣ）のレベルシフト回路図の詳細図であり、同図（ａ）レベルアップ回路図、同図（ｂ）はレベルダウン回路図である。
【００１２】
同図（ａ）に示すレベルアップ回路は、レベルシフト抵抗７１と，このレベルシフト抵抗７１とドレインが接続するｎチャネルＭＯＳＦＥＴ４１とで構成され、レベルシフト抵抗７１とｎチャネルＭＯＳＦＥＴ４１との接続部をレベルアップ回路の出力部１０１とする構成となっている。Ｈ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときに（過大な負電圧が印加されたとき）、レベルシフト抵抗７１が破壊するのを防止するために、レベルシフト抵抗７１にダイオード７５を並列に接続している。また、Ｈ−ＶＤＤに過電圧が印加された場合、ダイオード７５はハイサイド回路のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過大な電圧が印加されるのを防止する役割がある。このダイオードは、通常はツェナーダイオードが多用される。また、ｎチャネルＭＯＳＦＥＴ４１は逆並列にボディーダイオード４２が内蔵されている。
【００１３】
一方、同図（ｂ）に示すレベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３のドレインと、このドレインと接続するレベルシフト抵抗７２とで構成され、レベルシフト抵抗７２とｐチャネルＭＯＳＦＥＴ４３との接続部をレベルダウン回路の出力部１０２とする構成となっている。Ｈ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときに、レベルシフト抵抗７２が破壊するのを防止するためにレベルシフト抵抗７２にはダイオード７６を並列に接続している。また、ＭＯＳＦＥＴ４３がオン動作時にＨ−ＶＤＤに過電圧が印加さｔれた場合、ダイオード７６はローサイド回路のＣ−ＭＯＳ回路のＭＯＳＦＥＴのゲートに過電圧が印加されるのを防止する役割がある。また、ｎチャネルＭＯＳＦＥＴ４３は逆並列にボディーダイオード４４が接続されている。
【００１４】
図２１および図２２は、レベルアップ回路を含む半導体装置の構成図であり、図２１は接合分離型半導体装置の要部断面図、図２２は絶縁分離型半導体装置の要部断面図である。図２１において、ＧＮＤ電位に接続されたｐ基板１(ｐ型半導体基板)の表面にｎウェル領域２及びｎウェル領域３が形成され、ｎウェル領域２内には、例えば、ローサイド回路のＣ−ＭＯＳ回路などが形成され、ｎウェル領域３には、例えば、レベルシフト回路やハイサイド回路のＣ−ＭＯＳ回路などが形成される。レベルシフト用ｎチャネルＭＯＳＦＥＴ４１はｎウェル領域３内にｐ領域５１を形成し、その表面層にｎソース領域５３とｐコンタクト領域５４、さらにｎウェル領域３の表面層にｎドレイン領域５２を形成し、ｎソース領域５３とｎドレイン領域５２に挟まれたｐ領域５１上にはゲート酸化膜を介してゲート電極５５を形成することにて形成されている。
【００１５】
このｎチャネルＭＯＳＦＥＴ４１のドレイン領域５２は表面金属配線によってレベルシフト抵抗７１を介してＨ−ＶＤＤに接続され、ドレイン領域５２とレベルシフト抵抗７１との接続部をレベルアップ回路の出力部１０２としている。出力部１０２は、このレベルアップ用のｎチャネルＭＯＳＦＥＴ４１をオンすると低電位を出力し、オフすると高電位を出力するため、異なる基準電位間の信号伝達であるレベルシフト動作を行うことができる。
【００１６】
図２２において、ＳＯＩ基板を用いた場合の半導体装置（ＨＶＩＣ）の要部断面図を示している。図２１の構造と異なるのは、ＧＮＤ基準のｎウェル領域２およびＶｓ基準のｎウェル領域３がｎ基板５の表面に絶縁膜８、９で囲まれたｎ領域６およびｎ領域７となっている点である。これにより寄生動作が抑制されより安定した動作を行うことができる。
【００１７】
また、特許文献１によれば、高電圧集積回路チップに関し、より詳しくは、半ブリッジ構成のパワートランジスタを駆動する高電圧集積回路を保護するための回路であって、出力ノードでの過大な負のスイングを見込んだ回路を対象とし、負電圧スパイク中の電流を制限する抵抗器を基板と接地の間に有する高電圧集積回路チップが開示されている。
【００１８】
また、特許文献２によれば、レベルシフタに属するスイッチング素子のドレイン電極と増幅器（Ｃ−ＭＯＳ回路）に属するＭＯＳトランジスタのゲート電極との間にダイオードを挿入することで逆バイアスの影響を減殺する駆動装置が開示されている。
【００１９】
また、特許文献３によれば、主回路の上アームのｐチャネルＭＯＳＦＥＴを駆動するレベルアップ回路でレベルシフト抵抗とｎチャネルＭＯＳＦＥＴのドレインの間に抵抗を接続することが開示されている。
【特許文献１】特許第３３４６７６３号公報
【特許文献２】特開２００１−２５２３５号公報
【特許文献３】特公平７−９５６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図１７に示す接続において、Ｖｓｓが１２００Ｖ程度であり、Ｈ−ＶＤＤがＶｓに対して２０Ｖ程度高い電位である場合、上アームのＩＧＢＴ１１５が動作し、下アームのＩＧＢＴ１１４がオフ動作をしている際は、上アームＩＧＢＴ１１５からＬ負荷１１８に対して電流が流れる。この状態から上アームのＩＧＢＴ１１５がオフ動作するとＬ負荷１１８が電流を維持しようとするため、下アームのＦＷＤ１１６を介してＧＮＤより電流が流れＶｓ端子がＧＮＤ電位よりも低く−１００Ｖ程度にもなる。Ｖｓ端子の電位が−１００Ｖ程度となった場合、Ｈ−ＶＤＤ端子の電位が−８０Ｖ程度になる。
【００２１】
図２１の構造では、ｐ基板１がＧＮＤ電位にあるため、ｎウェル領域３がＧＮＤ電位より低くなるまでＶｓ端子の電位が低下した場合、ｐ基板１とｎウェル領域３からなる寄生ダイオード４５が順方向バイアスになり大きな電流が流れる。この電流はＩＧＢＴ１１５のゲート・ソース間の容量を介して流れ、このパスに電流を制限する抵抗成分がないので極めて大きなパルス電流となる。このパルス電流によって半導体装置（ＨＶＩＣ）が破壊したり、誤動作を起こしたりする。
【００２２】
また、図２２の様な誘電体分離技術を適用した場合では、図２１に示すようなｐ基板１とｎウェル領域３からなる寄生ダイオード４５は存在してはいないが、レベルシフト用ＭＯＳＦＥＴ４１のｐ領域５１とｎ領域７からなるＭＯＳＦＥＴのボディーダイオード４２を介して大きな電流が流れるため半導体装置（ＨＶＩＣ）が破壊または誤動作に至る。
【００２３】
また、特許文献１では、電流を制限する抵抗器はグランド（接地）と接続しており、それ以外の箇所での接続に関しては触れられていない。
【００２４】
また、特許文献２では、逆バイアスの影響を減殺すのにダイオードを接続しており、電流制限抵抗の接続に関しては触れられていない。
【００２５】
また、特許文献３では、レベルシフト抵抗とｎチャネルＭＯＳＦＥＴのドレインの間に接続している抵抗は、分圧抵抗であり、レベルシフト抵抗との分圧比でハイサイド側のｐチャネルＭＯＳＦＥＴのゲートに入力するゲート電圧を調整する働きをさせている。例えば、１２００ＶクラスのＨＶＩＣでは、レベルシフト抵抗は消費電力を小さく抑えるために数１０ｋΩ程度のものが使用され、その場合の分圧抵抗も数１０ｋΩ程度のものが使用される。そのため、ゲート入力信号の立ち上がり時間と立ち下り時間が遅くなる。
【００２６】
つまり、この分圧抵抗の値は、高電圧電源端子に過大な負電圧が入力された場合にｎチャネルＭＯＳＦＥＴのボディーダイオードが破壊しないように電流を制限できる値に決定されるのではなく、所望のゲート電圧が得られるように決定される。
【００２７】
この発明の目的は、前記の課題を解決して、Ｈ−ＶＤＤ端子またはＶｓ端子に負電圧が印加された場合やＥＳＤ（Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）サージが印加された場合でも破壊や誤動作することがないレベルシフト回路および半導体装置（ＨＶＩＣ）を提供することにある。
【課題を解決するための手段】
【００２８】
前記の目的を達成するために、（１）高電圧電源の高電位側に主端子の一方が接続され、負荷に主端子の他方が接続されたパワーデバイスのゲートを駆動するための駆動回路のレベルシフト回路であって、
前記高電圧電源の低電位側を基準とする低電圧電源により電流を供給される低電位側低耐圧回路領域の信号を前記パワーデバイスの主端子の他方を基準とする低電圧電源により電流を供給される高電位側低耐圧回路領域への信号に変換するレベルシフト回路であって、
前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と前記高電圧電源の低電位側との間に、
ソース領域とチャネル領域とを短絡したＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴと直列接続され、該ＭＯＳＦＥＴのドレイン領域と接続されるレベルシフト抵抗と、
前記レベルシフト抵抗に並列に前記低電圧電源の高電位側をカソードとして接続される保護ダイオードと、からなる第一回路を備え、
前記高電圧電源の低電位側を基準とする低電圧電源の高電位側と前記第一回路との間に直列に前記ＭＯＳＦＥＴのボディダイオードの電流を制限する電流制限抵抗を接続されたレベルシフト回路とする。
（２）（１）に記載のレベルシフト回路において、ＥＳＤ保護ダイオードとツェナーダイオードを逆直列接続し、前記ＥＳＤ保護ダイードのアノード側が前記高電圧電源の低電位側となるように前記電流制限抵抗に並列に接続されるとよい。
（３）（１）または（２）に記載のレベルシフト回路と、前記低電位側低耐圧回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置であって、
前記ＭＯＳＦＥＴが、
ｐ型半導体基板内に形成され前記電流制限抵抗の一端と接続されるｎ型半導体領域内    
に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ベース領域と、該ベース領域の表面層に選択的に形成されたｎ型ソース領域と、前記ベース領域の表面層に選択的に前記ソース領域と隣接して形成されたｐ型コンタクト領域と、前記ベース領域と間隔を有
して前記ｎ型半導体領域の表面層に選択的に形成されたｎ型ドレイン領域とを備え、
前記ソース領域およびコンタクト領域と前記高電圧電源の低電位側が接続され、
前記ドレイン領域と前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の
他端と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と前記低電圧電源の
高電位側が接続される構成の半導体装置とする。
（４）（１）または（２）に記載のレベルシフト回路と、前記低電位側低耐圧回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置であって、
前記ＭＯＳＦＥＴが、
ｐ型半導体基板内に形成され前記電流制限抵抗の一端と接続されるｎ型半導体領域内    
に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ソース領域と、該ソース領域と隣接して形成されたｎ型コンタクト領域と、前記ソース領域と間隔を有して前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ドレイン領域とを備え、
前記ソース領域およびコンタクト領域と前記電流制限抵抗の一端とが接続され、
前記ドレイン領域と前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の他  端と前記高電圧電源の低電位側と接続され、前記電流制限抵抗の他端と前記低電圧電源  の高電位側が接続される構成の半導体装置とする。
（５）前記高電位側低耐圧回路領域が前記ｎ型半導体領域内に形成されるとよい。
（６）前記ｎ型半導体領域は絶縁領域で囲まれた絶縁分離領域であるとよい。
（７）高電圧電源の高電位側に主端子の一方が接続され、負荷に主端子の他方が接続されたパワーデバイスのゲートを駆動するための駆動回路のレベルシフト回路であって、
前記高電圧電源の低電位側を基準とする低電圧電源により電流を供給される低電位側低耐圧回路領域の信号を前記パワーデバイスの主端子の他方を基準とする低電圧電源により電流を供給される高電位側低耐圧回路領域への信号に変換するレベルシフト回路であって、
前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と前記高電圧電源の低電位側との間に、
ソース領域とチャネル領域とを短絡したＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴと直列接続され、該ＭＯＳＦＥＴのドレイン領域側に配置されるレベルシフト抵抗と、
前記レベルシフト抵抗に並列に前記低電圧電源の高電位側をカソードとして接続される保護ダイオードと、からなる第一回路を備え、
前記ＭＯＳＦＥＴと前記レベルシフト抵抗との間に直列に前記ＭＯＳＦＥＴのボディダイオードの電流を制限する電流制限抵抗を接続されたレベルシフト回路とする。
（８）（７）に記載のレベルシフト回路において、ＥＳＤ保護ダイオードとツェナーダイオードを逆直列接続し、前記ＥＳＤ保護ダイードのアノード側が前記高電圧電源の低電位側となるように前記電流制限抵抗に並列に接続されるとよい。
（９）（７）または（８）に記載のレベルシフト回路と、前記低電位側低耐圧回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置であって、
ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と接続するｎ型半導体絶縁分離領域内に前記高電位側低耐圧回路領域が形成され、
前記ＭＯＳＦＥＴが、
前記ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とす
る低電圧電源の高電位と接続されるｎ型半導体領域内に、
前記ｎ型半導体領域の表面層に選択的に形成されたｐ型ベース領域と、該ベース領域の表面層に選択的に形成されたｎ型ソース領域と、前記ベース領域の表面層に選択的に前記ソース領域と隣接して形成されたｐ型コンタクト領域と、前記ベース領域と間隔を有して前記ｎ型半導体領域の表面層に選択的に形成されたｎ型ドレイン領域とを備え、
前記ソース領域およびコンタクト領域と前記高電圧電源の低電位側が接続され、
前記ドレイン領域と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と
前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の他端と前記パワーデ
バイスの主端子の他方を基準とする低電圧電源の高電位側が接続される構成の半導体
装置とする。
（１０）前記ｎ型半導体領域が絶縁領域に囲まれた絶縁分離領域であるとよい。
（１１）（７）または（８）に記載のレベルシフト回路と、前記低電位側低耐圧回路領域と、前記高電位側低耐圧回路領域と、を同一基板上に形成された半導体装置であって、
ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位側と接続される第１のｎ型半導体絶縁分離領域内に前記高電位側低耐圧回路領域が形成され、
前記ＭＯＳＦＥＴが、
前記ｐ型半導体基板内に形成され前記パワーデバイスの主端子の他方を基準とする低電圧電源の高電位と接続される第２のｎ型半導体絶縁分離領域内に、
前記第２のｎ型半導体領域の表面層に選択的に形成されたｐ型ソース領域と、該ソース領域と隣接して形成されたｎ型コンタクト領域と、前記ソース領域と間隔を有して前記第２のｎ型半導体絶縁分離領域の表面層に選択的に形成されたｐ型ドレイン領域とを備え、
前記ソース領域およびコンタクト領域と前記パワーデバイスの主端子の他方を基準
とする低電圧電源の高電位側が接続され、
前記ドレイン領域と前記電流制限抵抗の一端が接続され、該電流制限抵抗の他端と
前記レベルシフト抵抗の一端が接続され、該レベルシフト抵抗の他端と前記高電圧電
源の低電位側と接続される構成の半導体装置とする。
（１２）前記第１のｎ型半導体絶縁分離領域と前記第２のｎ型半導体絶縁分離領域とが同一の領域であるとよい。
【発明の効果】
【００２９】
この発明によれば、レベルシフト回路のＶｓ基準の低電圧電源の高電位側（Ｈ−ＶＤＤ）と低電位側（グランド）の間の経路に電流制限抵抗を接続することで、Ｌ負荷によりＨ−ＶＤＤが負電位になった場合でもボディーダイオードや寄生ダイオードに流れる順方向電流が電流制限抵抗により制限されてレベルシフト回路の破壊や誤動作が防止されてレベルシフト回路は安定した動作が可能になる。
【００３０】
また、電流制限抵抗の両端に、ＥＳＤ保護ダイオードとツェナーダイオードを逆直列した回路を並列接続することによって、Ｈ−ＶＤＤ端子にＥＳＤサージが印加された場合でも、電流制限抵抗を保護できる。また、この電流制限抵抗を基板上に絶縁膜を介して形成した場合や拡散抵抗で形成した場合、絶縁膜の絶縁破壊やｐｎ接合の接合破壊を防止できる。
【００３１】
また、接合分離型素子の場合、この電流制限抵抗をＨ−ＶＤＤ端子と直結させ、レベルシフト回路やその周辺回路の高電位側を電流制限抵抗と接続し、この電流制限抵抗の両端に前記のＥＳＤ保護ダイオードとツェナーダイオードを逆直列した回路を並列接続することによって、Ｈ−ＶＤＤにＥＳＤサージが印加された場合でも、電流制限抵抗を保護できる。
【発明を実施するための最良の形態】
【００３２】
実施の形態を以下の実施例で説明する。尚、図中の符号で、Ｖｓｓは高電圧電源の高電位側、ＧＮＤはグランド（接地）、Ｖｓは中間電位、Ｈ−ＶＤＤはＶｓ端子を基準とする低電圧電源の高電位側、Ｌ−ＶＤＤはＧＮＤを基準とする低電圧電源の高電位側、Ｈ−ＩＮはレベルアップ回路と接続するローサイド側のＣ−ＭＯＳ回路（低電位側低耐圧回路領域）のゲートに入力される入力信号および入力端子、Ｌ−ＩＮは下アームのＩＧＢＴ１１４のゲートと接続するローサイド側のＣ−ＭＯＳ回路（低電位側低耐圧回路領域）のゲートに入力される入力信号および入力端子、Ｈ−ＯＵＴは上アームのＩＧＢＴ１１５のゲートへ出力するハイサイド側のＣ−ＭＯＳ回路の出力信号および出力端子、Ｌ−ＯＵＴは下アームのＩＧＢＴ１１４のゲートへ出力する出力信号および出力端子、ＡＬＭ−ＩＮは上アームのＩＧＢＴ１１５の温度や過電流を検出したときの検出信号の入力信号および入力端子、ＡＬＭ−ＯＵＴはレベルダウンされた検出信号の出力信号および出力端子をそれぞれ示す。ｎおよびｐは導電型を表し、ｎはｎ型、ｐはｐ型を表す。
【００３３】
また、Ｖｓｓは１２００Ｖ程度、Ｈ−ＶＤＤはＶｓに対して２０Ｖ程度高い電位である。また、基板はグランドと接続されているものとする。
【実施例１】
【００３４】
図１は、この発明の第１実施例のレベルシフト回路図であり、同図（ａ）はレベルアップ回路図、同図（ｂ）はレベルダウン回路図である。レベルアップ回路は、レベルシフト抵抗７１と、このレベルシフト抵抗７１と接続する電流制限抵抗７３と、この電流制限抵抗７３とドレインが接続するｎチャネルＭＯＳＦＥＴ４１とで構成され、レベルシフト抵抗７１と電流制限抵抗７３の間をレベルアップ回路の出力部１０１とする構成となっている。Ｈ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときに、レベルシフト抵抗７１が破壊するのを防止するために、レベルシフト抵抗７１にダイオード７５が並列に接続している。また、ｎチャネルＭＯＳＦＥＴ４１は逆並列にボディーダイオード４２が内蔵されている。
【００３５】
一方、レベルダウン回路は、ｐチャネルＭＯＳＦＥＴ４３のドレインと、このドレインと接続する電流制限抵抗７４と、この電流制限抵抗７４と直列接続するレベルシフト抵抗７２とで構成され、レベルシフト抵抗７２と電流制限抵抗７４間をレベルダウン回路の出力部１０２とする構成となっている。Ｈ−ＶＤＤがＧＮＤ電位より大幅に低電位になったときにレベルシフト抵抗７２が破壊するのを防止するためにレベルシフト抵抗７２にはダイオード７６が並列に接続している。また、ｎチャネルＭＯＳＦＥＴ４３は逆並列にボディーダイオード４４が内蔵されている。
【００３６】
電流制限抵抗７３、７４を設けることで、Ｈ−ＶＤＤがＧＮＤ電位に対して−１００Ｖという過大なマイナス電位が印加された場合でもｎチャネルＭＯＳＦＥＴ４１のボディーダイオード４２またはｐチャネルＭＯＳＦＥＴのボディーダイオード７６に過大な電流が流れて破壊するのを防止することができる。
【００３７】
尚、電流制限抵抗７３、７４の抵抗値はレベルシフト抵抗７１、７２の抵抗値の約１／１０〜１／１００とし、  ボディーダイオード４２、４４に流れる電流を抑制し、ボディーダイオード４２、４４が破壊しない電流値となる抵抗値とする。例えば、レベルシフト抵抗７１、７２の抵抗値を１０ｋΩとすると、電流制限抵抗７３、７４の抵抗値は１００Ω程度とする。この抵抗値でボディーダイオード４２、４４が破壊しない場合はさらに小さな値とする。この抵抗値では、電流制限抵抗７３、７４を接続することによるハイサイド回路のＣ−ＭＯＳ回路への入力信号の立ち上がり時間および立ち下り時間に与える影響は小さい。
【００３８】
尚、前記電流制限抵抗７３、７４を挿入する位置をＡの箇所としても構わない。
【実施例２】
【００３９】
図２および図３は、この発明の第２実施例の半導体装置の構成図であり、図２はレベルアップ回路を構成する半導体装置の要部断面図、図３はレベルダウン回路を構成する半導体装置の要部断面図である。図２および図３ではレベルアップ回路およびレベルダウン回路と接続するローサイド回路およびハイサイド回路も示した。
【００４０】
図２および図３において、ｎ基板５（ｐ基板でも構わない）表面に絶縁膜８を介してｎ領域が形成されたＳＯＩ基板を用いる。
【００４１】
図２において、ＳＯＩ基板のｎ領域は、絶縁膜９によってＧＮＤ基準となるｎ領域６とＶｓ基準となるｎ領域７とレベルアップ用ＭＯＳＦＥＴ４１のｎ領域１０に３分割される。このときｎチャネルＭＯＳＦＥＴ４１がｎ領域１０内に形成され、ｎチャネルＭＯＳＦＥＴのドレイン領域５２からＨ−ＶＤＤに金属配線により電流制限抵抗７３及びレベルシフト抵抗７１を介して接続、さらに２つの抵抗７３と７１との接続部がレベルアップ回路の出力部１０１となる。
【００４２】
ｎチャネルＭＯＳＦＥＴ４１は、ｎ領域１０の表面層にｐ領域５１を形成し、ｐ領域の表面層にｎソース領域５３とｐコンタクト領域５４を形成し、ｎソース領域５３とｎ領域１０に挟まれたｐ領域５１上に図示しない絶縁膜を介してゲート電極５５を形成し、ｎ領域１０の表面層にｐ領域５１と離してｎドレイン領域５２を形成して製作される。ｎソース領域５３上とｐコンタクト領域上５４にはソース電極ｅが形成され、ｎドレイン領域５２上にはドレイン電極ｆが形成される。このドレイン電極ｆと接続する電流制限抵抗７３は、図７（ａ）で示すようにポリシリコン膜８１や図７（ｂ）で示すように拡散抵抗９２で形成される。レベルシフト抵抗７１およびダイオード７５は通常ポリシリコン膜で形成されることが多い。
【００４３】
また、ローサイドのｎ領域６には、ローサイドのＣＭＯＳが形成される。このＣＭＯＳのｎチャネルＭＯＳＦＥＴは、ｎ領域６の表面層にｐ領域２１を形成し、ｐ領域２１の表面層にｎソース領域２７、ｐコンタクト領域２８およびｎドレイン領域２６を形成し、ｎソース領域２７とｎドレイン領域２６に挟まれたｐ領域２１上に図示しない絶縁膜を介してゲート電極２９を形成し、ｎソース領域２７上とｐコンタクト領域２８上にソース電極ｄを形成し、ｎドレイン領域２６上にドレイン電極ｃを形成して製作される。またＣＭＯＳのｐチャネルＭＯＳＦＥＴは、ｎ領域６の表面層にｐ領域２１と離して、ｐドレイン領域２４、ｐソース領域２３およびｎコンタクト領域２２を形成し、ｐドレイン領域上にドレイン電極ｂを形成し、ｐソース領域２３上とｎコンタクト領域２２上にソース電極ａを形成して製作される。
【００４４】
一方、図３において、ＳＯＩ基板のｎ領域は、絶縁膜９によってＧＮＤ基準となるｎ領域６とＶｓ基準となるｎ領域７とレベルダウン用ＭＯＳＦＥＴのｎ領域１０に３分割される。ｐチャネルＭＯＳＦＥＴのドレインからＧＮＤに金属配線により電流制限抵抗７４及びレベルシフト抵抗７２を介して接続、さらに２つの抵抗７４、７２間がレベルダウン回路の出力部１０２となる。このドレイン電極ｆと接続する電流制限抵抗７４は、図７（ａ）で示すようにポリシリコン膜８１や図７（ｂ）で示すように拡散抵抗９２で形成される。図２および図３のレベルシフト抵抗７１、７２およびダイオード７５、７６は通常ポリシリコン膜で形成されることが多い。
【００４５】
前記のレベルシフト回路を形成した半導体装置（ＨＶＩＣ）では、通常動作時レベルアップ回路及びレベルダウン回路の両方向の信号伝達が可能であり、かつＶｓ端子の電位がＧＮＤ電位よりも低電位になった場合でもレベルシフト用ＭＯＳＦＥＴのボディーダイオード４２、４４の順方向電流を電流制限抵抗７３、７４で制限することにより、半導体装置の破壊又は誤動作を防ぐことが可能である。
【００４６】
尚、前記のローサイドの低電圧回路領域、ハイサイドの低電圧回路領域およびレベルシフト回路を個別チップで製作して、それらを配線で接続しても構わない。この場合も前記の第１実施例と同様の箇所に電流制限抵抗を挿入するとよい。
【実施例３】
【００４７】
図４は、この発明の第３実施例の半導体装置の要部断面図である。この図はレベルアップ回路を構成する半導体装置の要部断面図である。図２と異なるのはＧＮＤ基準の回路のＣＭＯＳ回路がｐ基板１の表面層に形成したｎウェル領域２の表面層に形成され、ｎ領域７およびｎ領域１０がｐ基板１上に絶縁膜８、９を介して形成されている点である。また、この実施例ではレベルアップ回路のみ示すが、レベルダウン回路も同様に図３のグランド基準のＣＭＯＳ回路をｐ基板１の表面層に形成したｎウェル領域の表面層に形成することができる。
【００４８】
この様に形成された半導体装置においても図２と同様にＶｓ端子の電位がＧＮＤ電位よりも低電位になった場合でもレベルシフト用ＭＯＳＦＥＴのボディーダイオード４２の順方向電流を制限することにより半導体装置の破壊又は誤動作を防ぐことが可能である。
【実施例４】
【００４９】
図５は、この発明の第４実施例の半導体装置の要部断面図である。図２と異なるのはＧＮＤ基準の回路のＣＭＯＳ回路が、ｐ基板１の表面層のｎウェル領域２に形成され、レベルアップ用のｎチャネルＭＯＳＦＥＴ４１がｎウェル領域１１内に形成され、ｎ領域７はｐ基板上に絶縁膜８、９を介して形成されている点である。
【００５０】
この様に形成された半導体装置において、図２と同様にＶｓ端子の電位がＧＮＤ電位よりも低電位になった場合でもレベルシフト用ＭＯＳＦＥＴのボディーダイオード４２の順方向電流を制限することと同時に寄生ダイオード４８の順方向電流を制限することにより半導体装置の破壊又は誤動作を防ぐことが可能である。
【実施例５】
【００５１】
図６は、この発明の第５実施例の半導体装置の要部断面図である。図２と異なるのはレベルアップ用のｎチャネルＭＯＳＦＥＴ４１がｎ領域７内に形成されている点である。また、ここではレベルアップ回路のみ示しているが、レベルダウン回路も同様に図３のｎチャネルＭＯＳＦＥＴ４１のｎ領域７内に形成することができる。
【００５２】
図６の場合、ｎウェル領域７はＨ−ＶＤＤの電位であるためレベルアップ用のｎチャネルＭＯＳＦＥＴ４１と回路部（Ｃ−ＭＯＳ部）との距離大きくし、この間のｎウェル領域７の横方向抵抗が電流制限抵抗７３とレベルシフト抵抗７１の和よりも大きくなる様に設計する必要ある。
【００５３】
この様に形成された半導体装置においても図２と同様にＶｓ端子の電位がＧＮＤ電位よりも低電位になった場合でもレベルシフト用ＭＯＳＦＥＴのボディーダイオード４２の順方向電流を制限することにより半導体装置の破壊又は誤動作を防ぐことが可能である。
【００５４】
前記の実施例１から５で説明した電流制限抵抗の形成方法をつぎに説明する。
【００５５】
図７は、電流制限抵抗を形成した箇所の要部断面図であり、同図（ａ）はポリシリコン膜で形成した図、同図（ｂ）は基板の表面層に拡散で形成した図である。
【００５６】
ＥＳＤサージがＨ−ＶＤＤ端子もしくはＶｓ端子に印加された場合に過大な電流が電流制限抵抗７３、７４に流れ、電流制限抵抗７３、７４に過大な電圧が発生する。この電流制限抵抗７３、７４を図７（ａ）で示すようにポリシリコン膜８１で形成した場合には、図８に示すように、このポリシリコン膜８１下の絶縁膜８２が絶縁破壊を起こして、電流制限抵抗７３、７４とｎ領域７に形成される回路とが電気的に接続して半導体装置が破壊したり、誤動作を起こしたりする。また、図７（ｂ）で示すように拡散抵抗９２で形成した場合には拡散抵抗９２が焼損したり、図９に示すように拡散抵抗９２となる領域とｎ領域７とのｐｎ接合が絶縁破壊（接合破壊）を起こしたりして、同様の異常が起こる。
【００５７】
つぎに、電流制限抵抗７３、７４がＥＳＤサージがＨ−ＶＤＤ端子やＶｓ端子に入力された場合に半導体装置が破壊しないようにする方法について以下の実施例で説明する。
【実施例６】
【００５８】
図１０は、この発明の第６実施例のレベルシフトの回路図であり、同図（ａ）はレベルアップ回路図、同図（ｂ）はレベルダウン回路図である。図１（ａ）および図１（ｂ）と異なるのは、電流制限抵抗７３、７４と並列接続するＥＳＤ保護ダイオード７７、７９とツェナーダイオード７８、８０を逆直列した回路とを接続した点である。こうすることで、プラスおよびマイナスのＥＳＤサージがＨ−ＶＤＤに印加されたときにＥＳＤ保護ダイオード７７、７９とツェナーダイオード７８、８０を通してＥＳＤ電流を放電して電流制限抵抗７３、７４に過大な電圧が印加されて破壊するのを防止している。
【００５９】
また、ツェナーダイオード７８、８０の働きは、Ｌ負荷での通常動作時においてＨ−ＶＤＤに例えば、−１００Ｖ程度の電圧が印加されたときにＥＳＤ保護ダイオード７７、７９が順バイアスされて電流制限抵抗７３、７４で電圧を負担しなくなり、ボディーダイオードに過大な電流が流れて破壊するのを防止するためである。
【００６０】
また、電流制限抵抗７３、７４をポリシリコン膜８１で形成した場合、ＥＳＤ保護ダイオード７７、７９とツェナーダイオード７８、８０は、ＥＳＤサージが印加されたときに電流制限抵抗７３、７４の両端に過大な電圧が印加されるのを抑えて、ポリシリコン膜８１下の図７（ａ）で示す絶縁膜８２の絶縁破壊を防止する働きがある。
【００６１】
また、電流制限抵抗７３、７４が拡散抵抗９２の場合、図７（ｂ）で示す拡散抵抗９２が焼損するのを防止できる。また、拡散抵抗９２を形成する領域（ｐ領域）とｎ領域７とのｐｎ接合が接合破壊を起こすのを防止できる。
【００６２】
尚、前記したように、電流制限抵抗７３、７４の抵抗値はレベルシフト抵抗７１、７２の抵抗値の約１／１０〜１／１００とし、  ボディーダイオード４２、４４を破壊しない電流値となる抵抗値とする。例えば、レベルシフト抵抗７１、７２の抵抗値を消費電力を小さくするために１０ｋΩ程度とした場合、電流制限抵抗７３、７４の抵抗値は約１００Ω程度とする。この抵抗値でボディーダイオード４２、４４に過大な電流が流れて破壊する場合は抵抗値をさらに大きくするとよい。但し、大き過ぎると、レベルシフトの出力部１０１、１０２の電圧が高くなり過ぎて、ハイサイド回路のＣ−ＭＯＳ回路もしくはローサイド回路のＣ−ＭＯＳ回路が不安定になるので前記の範囲に留めておくのがよい。
【００６３】
また、ツェーダイオード７８、８０のツェナー電圧は、Ｌ負荷での通常動作で、Ｖｓ端子がマイナスに１００Ｖ程度引かれるので１００Ｖ程度とするとよい。
【００６４】
尚、前記電流制限抵抗７３、７４とＥＳＤ保護ダイオード７７、７９およびツェナダイオード７８、８０で構成される回路をＡの箇所に接続しても同様の効果がある。
【実施例７】
【００６５】
図１１および図１２は、この発明の第７実施例の半導体装置の構成図であり、図１１はレベルアップ回路を構成する半導体装置の要部断面図、図１２はレベルダウン回路を構成する半導体装置の要部断面図である。
【００６６】
図２および図３と異なるのは、電流制限抵抗７３、７４と並列接続するＥＳＤ保護ダイオード７７、７９とツェナーダイオード７８、８０を逆直列したそれぞれの回路をｎ領域７に形成した点である。
【００６７】
このＥＳＤダイオード７７、７９とツェナーダイオード７８、８０は、図１３に示すように絶縁膜８２上にｐ型、ｎ型、ｐ型のポリシリコン膜９１、９２、９３を接して形成することで作られる。
【００６８】
図１１、１２において、ｎ領域は、図６のようにん領域７と同一領域としてもよい。さらに、ｎ領域６は絶縁分離領域ではなく接合分離領域としてもよい。また、図１１において、ｎ領域１０は図５のｎウエル領域１１のように接合分離領域としてよい。
【００６９】
前記の第２実施例から第７実施例で示した絶縁分離型素子では、電流制限抵抗７３、７４をＭＯＳＦＥＴ４１、４３のドレインと接続する場合、少なくともハイサイド領域（ｎ領域７）は絶縁領域に囲まれ絶縁分離領域とする必要がある。
【００７０】
尚、前記の第３実施例から第７実施例で示した絶縁分離型素子の場合には、前記の電流制限抵抗７３、７４または電流制限抵抗７３、７４とＥＳＤ保護ダイオード７７、７９およびツェナダイオード７８、８０で構成される回路を前記の実施例に示した箇所に限らず、グランド端子とＨ−ＶＤＤ端子を結ぶ経路のいずれの箇所（図１および図１０のＡ、Ｂの箇所）に設けても構わない。
【００７１】
前記の第１実施例から第７実施例までは絶縁分離型素子の場合について説明したが、以下の実施例では接合分離型素子について説明する。
【実施例８】
【００７２】
図１４は、この発明の第８実施例のレベルシフト回路図であり、同図（ａ）はレベルアップ回路図、同図（ｂ）はレベルダウン回路図である。図１および図１０と異なるのはＤの箇所に電流制限抵抗７３、７４を接続せず、高電圧端子１２０もしくはグランド端子に接続した点である。この高耐圧電源端子１２０にはレベルシフト回路およびハイサイドのＣＭＯＳ回路が電流制限抵抗７３、７４を介して接続する。こうすることにより、ＥＳＤサージが入力されたとき、寄生ダイオード４５、４６を通して流れる過大な電流を抑制できて半導体装置の破壊および誤動作を防止することができる。
【実施例９】
【００７３】
図１５および図１６は、この発明の第９実施例の半導体装置の構成図であり、図１５はレベルアップ回路を含んだ要部断面図、図１６はレベルダウン回路を含んだ要部断面図である。この半導体装置は接合分離型素子であり、図１１および図１２と異なるのは、この接合分離型素子に含まれるレベルシフト回路およびローサイドのＣＭＯＳ回路とハイサイドのＣＭＯＳ回路はｎウェル領域３、２に形成され、これらの回路が電流制限抵抗７３、７４を介して高電圧電源端子１２０に接続した点である。この高電圧電源端子は半導体チップ（図１７の半導体装置１１１を形成する半導体チップ）の外周部に形成されるパッド電極端子のことである。
【００７４】
ＭＯＳＦＥＴ４１、４３はｎ領域３内に形成されているが、ｎ領域３とは別のｎ領域内に形成されてもよい。
【図面の簡単な説明】
【００７５】
【図１】この発明の第１実施例のレベルシフト回路図であり、（ａ）はレベルアップ回路図、  （ｂ）はレベルダウン回路図
【図２】この発明の第２実施例の半導体装置の構成図であり、レベルアップ回路を構成する半  導体装置の要部断面図
【図３】この発明の第２実施例の半導体装置の構成図であり、レベルダウン回路を構成する半  導体装置の要部断面図
【図４】この発明の第３実施例の半導体装置の構成図であり、レベルアップ回路を構成する要  部断面図
【図５】この発明の第４実施例の半導体装置の構成図であり、レベルアップ回路を構成する要  部断面図
【図６】この発明の第５実施例の半導体装置の構成図であり、レベルアップ回路を構成する要  部断面図
【図７】電流制限抵抗を形成した箇所の要部断面図であり、（ａ）はポリシリコン膜で形成し  た図、（ｂ）は基板の表面層に拡散で形成した図
【図８】ポリシリコン膜下の絶縁膜が絶縁破壊した図
【図９】拡散抵抗下のｐｎ接合が接合破壊した図
【図１０】この発明の第６実施例のレベルシフトの回路図であり、（ａ）はレベルアップ回路図  、（ｂ）はレベルダウン回路図
【図１１】この発明の第７実施例の半導体装置の構成図であり、レベルアップ回路を構成する半  導体装置の要部断面図
【図１２】この発明の第７実施例の半導体装置の構成図であり、レベルダウン回路を構成する半  導体装置の要部断面図
【図１３】ポリシリコン膜で形成したＥＳＤ保護ダイオードとツェナダイオードの要部断面図
【図１４】この発明の第８実施例のレベルシフト回路図であり、（ａ）はレベルアップ回路図、  （ｂ）はレベルダウン回路図
【図１５】この発明の第９実施例の半導体装置の構成図であり、レベルアップ回路を含んだ要部  断面図
【図１６】この発明の第９実施例の半導体装置の構成図であり、図１６はレベルダウン回路を含  んだ要部断面図
【図１７】インバータなどの電力変換装置のパワー半導体スイッチング素子とそれを駆動する半  導体装置の接続例を示す図
【図１８】従来のレベルシフト回路とその周辺回路（ローサイドのＣ−ＭＯＳ回路とハイサイド  回路のＣ−ＭＯＳ回路）を示す回路図であり、レベルアップ回路を含む回路図、
【図１９】レベルシフト回路とその周辺回路（ローサイドのＣ−ＭＯＳ回路とハイサイド回路の  Ｃ−ＭＯＳ回路）を示す回路図であり、レベルダウン回路を含む回路図
【図２０】従来の半導体装置（ＨＶＩＣ）のレベルシフト回路図の詳細図であり、（ａ）レベル  アップ回路図、（ｂ）はレベルダウン回路図
【図２１】レベルアップ回路を含む半導体装置の構成図であり、接合分離型半導体装置の要部断面図
【図２２】レベルアップ回路を含む半導体装置の構成図であり、絶縁分離型半導体装置の要部断面図
【符号の説明】
【００７６】
１    ｐ基板（ｐ型半導体基板）
２    ｎウェル領域（ＧＮＤ基準）
３    ｎウェル領域（Ｖｓ基準）
５    ｎ基板（ｎ型半導体基板）
６    ｎ領域（ＧＮＤ基準）
７    ｎ領域（Ｖｓ基準）
８、９  絶縁膜
１０    ｎ領域（レベルシフトＭＯＳＦＥＴ）
１１    ｎウェル領域（レベルシフトＭＯＳＦＥＴ）
２１、３１、５１  ｐ領域
２２、３２、６１  ｎコンタクト領域
２３、６２  ｐソース領域
２４    ｐドレイン領域
２５、２９、３５、５５  ゲート電極
２６、５２  ｎドレイン領域
２７、５３  ｎソース領域
２８、５４  ｐコンタクト領域
３３    ｐソース領域
３４、６４  ｐドレイン領域
４１    ｎチャネルＭＯＳＦＥＴ
４２、４４  ボディーダイオード
４３    ｐチャネルＭＯＳＦＥＴ
６３    ｐオフセット領域
７１、７２  レベルシフト抵抗
７３、７４  電流制限抵抗
７５、７６  ダイオード
７７、７９  ＥＳＤ保護ダイオード
７８、８０  ツェナーダイオード
１０１、１０２  出力部
１２０    高電圧電源端子
Ｈ−ＶＤＤ    高電圧電源
Ｌ−ＶＤＤ    低電圧電源
ＧＮＤ    グランド（接地）
Ｖｓ    中間電位
【図１】
2008301160.tif 000003
【図２】
2008301160.tif 000004
【図３】
2008301160.tif 000005
【図４】
2008301160.tif 000006
【図５】
2008301160.tif 000007
【図６】
2008301160.tif 000008
【図７】
2008301160.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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