(57)【要約】【課題】短い時間で精度良くデータを記録する。【解決手段】図１の遅延信号生成装置は、光ディスク記録装置に設けられる。検出部１０５は、第２遅延信号と第１遅延信号の遅延量の差が検出用パルス信号のパルス幅となるときの第２遅延セレクト信号を求め、その第２遅延セレクト信号に対応する出力位置と第１遅延セレクト信号に対応する出力位置との間にあるバッファの数を、検出結果として出力する。遅延量制御部１０６は、上記検出結果に基づいて、制御入力信号を求める。記録用ディレイライン１０１は、上記制御入力信号に応じた遅延量だけ記録用クロックを遅延させる。制御入力信号を求める遅延キャリブレーション動作は、記録中に行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力信号を目標遅延量だけ遅延させる遅延信号生成装置であって、
第１の制御入力信号に応じた遅延量だけ上記入力信号を遅延させる第１のディレイラインと、
第２の制御入力信号に応じた遅延量だけキャリブレーション用入力信号を遅延させる第２のディレイラインと、
上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号を求める検出部と、
上記検出部による検出結果に基づいて、上記第１のディレイラインの遅延量を制御する遅延量制御部と、
を備えていることを特徴とする遅延信号生成装置。
【請求項２】
請求項１の遅延信号生成装置であって、
複数のディレイラインと、
上記複数のディレイラインからいずれかのディレイラインを選択する第１の選択回路と、
上記複数のディレイラインのうち、上記第１の選択回路によって選択されたディレイラインとは異なるディレイラインを選択する第２の選択回路と、
を備え、
上記第１の選択回路によって選択されたディレイラインが上記第１のディレイラインとして動作し、
上記第２の選択回路によって選択されたディレイラインが上記第２のディレイラインとして動作するように構成されていることを特徴とする遅延信号生成装置。
【請求項３】
請求項１の遅延信号生成装置であって、
上記検出部は、上記第２のディレイラインに上記キャリブレーション用入力信号として上記所定の遅延量と等しいパルス幅のパルス信号が入力された場合に、上記パルス信号の最後のエッジが生じるタイミングと、上記第２の制御入力信号に応じて遅延した遅延パルス信号の最初のエッジが生じるタイミングとが一致する場合の第２の制御入力信号を、上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号として求めるように構成されていることを特徴とする遅延信号生成装置。
【請求項４】
請求項１の遅延信号生成装置であって、
上記遅延量制御部は、
上記検出部による検出結果と、各検出結果における上記第１のディレイラインの遅延量が目標遅延量となる第１の制御入力信号との対応関係を示す情報を記憶し、当該情報と上記検出部による検出結果とに基づいて、上記第１のディレイラインの遅延量を制御するように構成されていることを特徴とする遅延信号生成装置。
【請求項５】
請求項１の遅延信号生成装置であって、
上記第１のディレイラインは、直列に接続された複数の遅延素子を備えて構成され、上記複数の遅延素子の出力のいずれかを上記第１の制御入力信号に応じて選択的に出力し、
上記第２のディレイラインは、直列に接続された複数の遅延素子を備えて構成され、上記複数の遅延素子の出力のいずれかを上記第２の制御入力信号に応じて選択的に出力するように構成されていることを特徴とする遅延信号生成装置。
【請求項６】
請求項５の遅延信号生成装置であって、
上記遅延量制御部は、
上記検出部による検出結果に基づいて、上記第１のディレイラインの遅延素子１つあたりの遅延量を求める遅延量決定部を備え、上記遅延量決定部で求められた遅延量に基づいて、上記第１のディレイラインの遅延量を制御するように構成されていることを特徴とする遅延信号生成装置。
【請求項７】
請求項６の遅延信号生成装置であって、
上記遅延量決定部は、
上記検出部による検出結果と上記第１のディレイラインの遅延素子１つあたりの遅延量との対応関係を示す情報を記憶し、当該情報と上記検出部による検出結果とに基づいて、上記第１のディレイラインの遅延素子１つあたりの遅延量を求めるように構成されていることを特徴とする遅延信号生成装置。
【請求項８】
請求項１の遅延信号生成装置であって、
記録用クロックに基づいて動作する光ディスク記録装置に設けられ、
上記第１のディレイラインの上記入力信号は上記記録用クロックであり、
さらに、上記記録用クロックに基づいて、上記記録用クロックよりもパルス幅の広い検出用パルス信号を生成する検出用パルス信号生成部を備え、
上記検出部は、上記第２のディレイラインに上記キャリブレーション用入力信号として上記所定の遅延量と等しいパルス幅のパルス信号が入力された場合に、上記パルス信号の最後のエッジが生じるタイミングと、上記第２の制御入力信号に応じて遅延した遅延パルス信号の最初のエッジが生じるタイミングとが一致する場合の第２の制御入力信号を、上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号として求めるように構成されていることを特徴とする遅延信号生成装置。
【請求項９】
第１の制御入力信号に応じて遅延量が制御される第１のディレイラインと、
第２の制御入力信号に応じて遅延量が制御される第２のディレイラインとを備えた遅延信号生成装置における上記第１のディレイラインの遅延量を制御する遅延量制御方法であって、
上記第１のディレイラインが入力信号を遅延させて遅延信号を出力させている間に、上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号を求める検出ステップと、
上記検出ステップにおける検出結果に基づいて、上記第１のディレイラインの遅延量を制御する遅延量制御ステップと、
を備えていることを特徴とする遅延量制御方法。
【請求項１０】
それぞれ、複数の遅延素子が直列に接続されて構成された複数本のディレイラインと、
それぞれ、複数の入力信号のうちのいずれかを選択して各ディレイラインに入力する複数のセレクタと、
それぞれ、上記複数本のディレイラインの複数の遅延素子の出力から、いずれかの遅延素子の出力を選択して出力する複数のセレクタと、
を備えた遅延信号生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＶＤ−ＲやＣＤ−Ｒ等の記録媒体（記録メディア）に情報を記録する記録装置等に設けられる遅延信号生成装置に関し、より詳細には、遅延信号生成装置において生成される遅延信号の遅延量を制御する技術に関する。
【背景技術】
【０００２】
光ディスク等に対して光変調方式で記録を行う記録装置では、記録すべきデータに応じたパワーのレーザ光が光ディスクの記録面に照射される。これにより、光ディスクにマークが形成される。このような記録装置では、１Ｔ（記録データの１チャネルビット周期）よりも短い精度の信号、例えば、約１／４０の精度の信号が、高い精度でマークを形成するために用いられる。
【０００３】
特許文献１には、１Ｔよりも短い精度の信号を生成するために、１周期が１チャネルビットのクロックを、バッファやインバータ等で構成された遅延部（ディレイライン）によって遅延させる技術が記載されている。
【０００４】
以下、同文献の図５に示されるフォーマットエンコーダ／デコーダ１０７について説明する。
【０００５】
クロック遅延部５０２は、１周期が１チャネルビットのクロック５１０を遅延させ、７種類の遅延クロック５１１ｂ〜５１６ｂを出力する。クロック遅延部５０２は、図６に示されるように、複数のインバータ素子６０１と複数の選択部６０２とで構成され、選択信号５１９に応じた遅延量で、クロック５１０を遅延させる。
【０００６】
パルス合成部５０６は、上記７種類の遅延クロック５１１ｂ〜５１６ｂを用いて生成された信号５１７〜５２０を合成し、記録パルス２０６ａ〜２０６ｃを出力する。
【０００７】
遅延量測定部１１３は、遅延クロック５１１ｂと遅延クロック５１２ｂとの遅延差を測定し、遅延量測定結果を出力する。
【０００８】
記録パルス位置補正部１１２は、遅延量測定部１１３によって出力された遅延量測定結果に基づいて定まる選択信号５１９を、クロック遅延部５０２に出力する。
【０００９】
このように、フォーマットエンコーダ／デコーダ１０７では、クロック遅延部５０２の遅延量が、遅延量測定部１１３によって出力された遅延量測定結果に基づいて制御されるので、電源電圧や温度等の変化によってクロック遅延部５０２の各インバータ素子６０１の遅延量が変化する場合でも、記録パルス２０６ａ〜２０６ｃが精度良く生成される。
【特許文献１】特開２０００−２７６７３６号公報
【特許文献２】特開２００６−１４７１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１に記載された従来のフォーマットエンコーダ／デコーダ１０７では、遅延量測定部による遅延差の測定のためにクロック５１０と異なる遅延量測定用の信号がクロック遅延部５０２への入力信号として用いられる場合等には、記録中に遅延量測定部１１３が遅延差を測定することはできない。したがって、電源電圧や装置の温度等が記録中に変化する場合、記録パルス２０６ａ〜２０６ｃを精度良く生成するためには、記録中に記録を一時中断させる必要があった。このため、データを記録するのに要する時間が長くなっていた。
【００１１】
本発明は、上記の点に鑑み、温度の変化や電圧の変化に関係なく短い時間で精度良くデータを記録することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するため、請求項１の発明は、
入力信号を目標遅延量だけ遅延させる遅延信号生成装置であって、
第１の制御入力信号に応じた遅延量だけ上記入力信号を遅延させる第１のディレイラインと、
第２の制御入力信号に応じた遅延量だけキャリブレーション用入力信号を遅延させる第２のディレイラインと、
上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号を求める検出部と、
上記検出部による検出結果に基づいて、上記第１のディレイラインの遅延量を制御する遅延量制御部と、
を備えていることを特徴とする。
【００１３】
請求項１の発明によると、第１のディレイラインが上記入力信号を遅延させるのに並行して、第２のディレイラインがキャリブレーション用入力信号を遅延させることができる。したがって、遅延信号生成装置は、中断なく、入力信号を精度良く遅延させることができる。
【００１４】
請求項２の発明は、
請求項１の遅延信号生成装置であって、
複数のディレイラインと、
上記複数のディレイラインからいずれかのディレイラインを選択する第１の選択回路と、
上記複数のディレイラインのうち、上記第１の選択回路によって選択されたディレイラインとは異なるディレイラインを選択する第２の選択回路と、
を備え、
上記第１の選択回路によって選択されたディレイラインが上記第１のディレイラインとして動作し、
上記第２の選択回路によって選択されたディレイラインが上記第２のディレイラインとして動作するように構成されていることを特徴とする。
【００１５】
請求項２の発明によると、１本のディレイラインを、第１のディレイラインと第２のディレイラインの両方として兼用することができる。
【００１６】
請求項３の発明は、
請求項１の遅延信号生成装置であって、
上記検出部は、上記第２のディレイラインに上記キャリブレーション用入力信号として上記所定の遅延量と等しいパルス幅のパルス信号が入力された場合に、上記パルス信号の最後のエッジが生じるタイミングと、上記第２の制御入力信号に応じて遅延した遅延パルス信号の最初のエッジが生じるタイミングとが一致する場合の第２の制御入力信号を、上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号として求めるように構成されていることを特徴とする。
【００１７】
請求項４の発明は、
請求項１の遅延信号生成装置であって、
上記遅延量制御部は、
上記検出部による検出結果と、各検出結果における上記第１のディレイラインの遅延量が目標遅延量となる第１の制御入力信号との対応関係を示す情報を記憶し、当該情報と上記検出部による検出結果とに基づいて、上記第１のディレイラインの遅延量を制御するように構成されていることを特徴とする。
【００１８】
請求項４の発明によると、上記遅延量制御部は、第１のディレイラインの遅延量が目標遅延量となる第１の制御入力信号を容易に求めることができる。
【００１９】
請求項５の発明は、
請求項１の遅延信号生成装置であって、
上記第１のディレイラインは、直列に接続された複数の遅延素子を備えて構成され、上記複数の遅延素子の出力のいずれかを上記第１の制御入力信号に応じて選択的に出力し、
上記第２のディレイラインは、直列に接続された複数の遅延素子を備えて構成され、上記複数の遅延素子の出力のいずれかを上記第２の制御入力信号に応じて選択的に出力するように構成されていることを特徴とする。
【００２０】
請求項６の発明は、
請求項５の遅延信号生成装置であって、
上記遅延量制御部は、
上記検出部による検出結果に基づいて、上記第１のディレイラインの遅延素子１つあたりの遅延量を求める遅延量決定部を備え、上記遅延量決定部で求められた遅延量に基づいて、上記第１のディレイラインの遅延量を制御するように構成されていることを特徴とする。
【００２１】
請求項７の発明は、
請求項６の遅延信号生成装置であって、
上記遅延量決定部は、
上記検出部による検出結果と上記第１のディレイラインの遅延素子１つあたりの遅延量との対応関係を示す情報を記憶し、当該情報と上記検出部による検出結果とに基づいて、上記第１のディレイラインの遅延素子１つあたりの遅延量を求めるように構成されていることを特徴とする。
【００２２】
請求項７の発明によると、遅延量決定部は、第１のディレイラインの遅延素子１つあたりの遅延量を容易に求めることができる。
【００２３】
請求項８の発明は、
請求項１の遅延信号生成装置であって、
記録用クロックに基づいて動作する光ディスク記録装置に設けられ、
上記第１のディレイラインの上記入力信号は上記記録用クロックであり、
さらに、上記記録用クロックに基づいて、上記記録用クロックよりもパルス幅の広い検出用パルス信号を生成する検出用パルス信号生成部を備え、
上記検出部は、上記第２のディレイラインに上記キャリブレーション用入力信号として上記所定の遅延量と等しいパルス幅のパルス信号が入力された場合に、上記パルス信号の最後のエッジが生じるタイミングと、上記第２の制御入力信号に応じて遅延した遅延パルス信号の最初のエッジが生じるタイミングとが一致する場合の第２の制御入力信号を、上記第２のディレイラインの遅延量が所定の遅延量となる第２の制御入力信号として求めるように構成されていることを特徴とする。
【００２４】
請求項８の発明によると、光ディスク記録装置において、記録中であっても、第２のディレイラインがキャリブレーション用入力信号を遅延させることができる。したがって、記録を中断せずに、第１のディレイラインの遅延量を制御することができる。
【発明の効果】
【００２５】
本発明によれば、温度の変化や電圧の変化に関係なく短い時間で精度良くデータを記録することができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施形態について、図面を参照して説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
【００２７】
以下に説明する実施形態１および実施形態２の遅延信号生成装置は、記録用クロックに基づいて動作する光ディスク記録装置に設けられ、記録用クロックを目標遅延量だけ遅延させ、記録用遅延クロックを出力するようになっている。また、目標遅延量は、複数種類の目標遅延量から、遅延信号生成装置の外部から入力される遅延量情報に応じて選択されるようになっている。
【００２８】
《発明の実施形態１》
実施形態１に係る遅延信号生成装置は、図１に示すように、記録用ディレイライン１０１（第１のディレイライン）、検出用パルス信号生成部１０２、遅延キャリブレーション用ディレイライン１０３、検出期間信号生成部１０４、検出部１０５、および遅延量制御部１０６を備えている。
【００２９】
記録用ディレイライン１０１は、制御入力信号（第１の制御入力信号）に応じた遅延量だけ記録用クロックを遅延させ、記録用遅延クロックを出力するようになっている。具体的には、図２に示すように、直列に接続された複数のバッファ１０１ａと、セレクタ１０１ｂとを備えている。セレクタ１０１ｂは、複数のバッファ１０１ａの出力のいずれかを制御入力信号に応じて選択して出力するようになっている。
【００３０】
検出用パルス信号生成部１０２は、遅延キャリブレーション用クロックの１周期分のパルス幅の検出用パルス信号を生成するようになっている。より詳しくは、検出用パルス信号は、例えば、遅延キャリブレーション用クロックがその２倍の周期の分周クロックに分周され、この分周クロックが１周期おきに出力されることにより生成される。ここでは、遅延キャリブレーション用クロックとして、記録用クロックを２逓倍したクロックが用いられる。
【００３１】
遅延キャリブレーション用ディレイライン１０３は、検出用パルス信号を第１遅延セレクト信号に応じた遅延量だけ遅延させた第１遅延信号（キャリブレーション用入力信号）と、検出用パルス信号を第２遅延セレクト信号（第２の制御入力信号）に応じた遅延量だけ遅延させた第２遅延信号（第２のディレイラインの出力）とを出力するようになっている。具体的には、遅延キャリブレーション用ディレイライン１０３は、図２に示す記録用ディレイライン１０１と同様に、直列に接続された複数のバッファを備えている。また、複数のバッファの出力のいずれかを第１遅延セレクト信号に応じて選択し、第１遅延信号として出力するセレクタと、複数のバッファの出力のいずれかを第２遅延セレクト信号に応じて選択し、第２遅延信号として出力するセレクタとを備えている。なお、第１遅延セレクト信号は固定の信号であり、第２遅延セレクト信号は、図示しない制御部によって出力される。また、第１遅延セレクト信号と第２遅延セレクト信号は、それぞれ、いずれのバッファの出力を選択するかを示す信号であればよい。本実施形態では、説明を簡単にするため、第１遅延セレクト信号の値は、検出用パルス信号が入力される入力位置と第１遅延信号の出力位置との間にあるバッファの数（タップ段数）であり、同様に、第２遅延セレクト信号の値は、上記入力位置と第２遅延信号の出力位置との間にあるバッファの数であるとする。
【００３２】
検出期間信号生成部１０４は、遅延キャリブレーション用クロックに基づいて、後に詳述する検出期間信号を生成するようになっている。
【００３３】
検出部１０５は、第１遅延信号が立ち下がるタイミングと第２遅延信号が立ち上がるタイミングとが一致する場合の第２遅延セレクト信号の値と第１遅延セレクト信号の値との差（タップ差）を求めるようになっている。言い換えると、第１遅延信号と第２遅延信号の遅延量の差が、検出用パルス信号のパルス幅、すなわち、遅延キャリブレーション用クロックの１周期分になる場合の第２遅延セレクト信号の値と第１遅延セレクト信号の値との差を求めるようになっている。具体的な方法としては、検出用パルス信号のパルスがＭ回（Ｍは２以上の整数）立ち上がる間に、第１遅延信号と第２遅延信号の論理積が１度もハイ（Ｈｉｇｈ）レベルとならない第２遅延セレクト信号のうちの最小の第２遅延セレクト信号を求める。そして、求めた第２遅延セレクト信号の値と、固定された第１遅延セレクト信号の値との差を求める。具体的な構成としては、検出部１０５は、図３に示すように、ＡＮＤ回路１０５ａ、Ｄフリップフロップ１０５ｂ、１０５ｃ、ウィンドウカウント回路１０５ｄ、およびカウント値判定部１０５ｅを備えている。ここで、Ｄフリップフロップ１０５ｂに入力される検出期間信号は、第１遅延信号と第２遅延信号との論理積がハイレベルになっているかどうかが検出される期間を示す信号である。
【００３４】
Ｄフリップフロップ１０５ｂの出力であるウィンドウ１は、ＡＮＤ回路１０５ａの出力がハイレベルの時にハイレベルにセットされ、検出期間信号がロー（Ｌｏｗ）レベルになると、ローレベルにリセットされる。Ｄフリップフロップ１０５ｃの出力であるウィンドウ２は、ウィンドウ１を遅延キャリブレーション用クロックでラッチした信号である。また、自己診断ＯＮ信号は、図示しない制御部によって、遅延キャリブレーション動作の開始時にハイレベルにされ、カウント値判定部が検出結果を出力した後、ローレベルにされる。
【００３５】
ウィンドウカウント回路１０５ｄは、ウィンドウ２がハイレベルである期間、遅延キャリブレーションクロックの立ち上がりをカウントするようになっている。また、カウント値判定部１０５ｅによってリセット信号が出力されると、カウント値が０にリセットされるようになっている。
【００３６】
カウント値判定部１０５ｅおよび図示しない制御部の機能は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって実現される。以下、遅延キャリブレーション動作時におけるカウント値判定部１０５ｅと図示しない制御部の動作を示す図４のフローチャートについて説明する。
【００３７】
（Ｓ１００１）図示しない制御部が、自己診断ＯＮ信号をハイレベルにする。
【００３８】
（Ｓ１００２）図示しない制御部が、第２遅延セレクト信号を初期値に設定する。
【００３９】
（Ｓ１００３）（Ｓ１００４）カウント値判定部１０５ｅが、第２遅延セレクト信号が初期値に設定されるか、または更新されてから、遅延キャリブレーションクロックの４×Ｍ周期分の期間が経過すると、ウィンドウカウント回路１０５ｄのカウント値が０であるかを判定する。
【００４０】
（Ｓ１００５）カウント値判定部１０５ｅが、その時の第２遅延セレクト信号の値と第１遅延セレクト信号の値との差を検出結果として出力する。
【００４１】
（Ｓ１００６）図示しない制御部が、自己診断ＯＮ信号をローレベルにする。
【００４２】
（Ｓ１００７）カウント値判定部１０５ｅがリセット信号を出力し、ウィンドウカウント回路１０５ｄのカウント値が０にリセットされる。
【００４３】
（Ｓ１００８）カウント値判定部１０５ｅが第２遅延セレクト信号更新信号を出力し、図示しない制御部が第２遅延セレクト信号の値をより大きい値に更新する。つまり、第２遅延信号の遅延量が大きくなるように、第２遅延セレクト信号の値を更新する。
【００４４】
ここで、４種類の第２遅延セレクト信号が、図示しない制御部から遅延キャリブレーション用ディレイライン１０３に入力される場合の検出部１０５の動作について、図５のタイミングチャートを参照して説明する。４種類の第２遅延セレクト信号は、検出用パルス信号が通過するバッファの数が徐々に増えるような順で入力される。４種類の第２遅延セレクト信号の値をＳＥＬ１〜ＳＥＬ４とする。
【００４５】
まず、第２遅延セレクト信号の値がＳＥＬ１に設定された後、遅延キャリブレーション用ディレイライン１０３は、検出用パルス信号を受信すると、図５で第２遅延信号（Ａ）として示される信号を出力する。これにより、ＡＮＤ回路１０５ａの出力は、図５の第１遅延信号＆第２遅延信号（Ａ）のようになる。ウィンドウ１は、図５のウィンドウ１（Ａ）のようになり、ウィンドウ２は、図５のウィンドウ２（Ａ）のようになる。カウント値判定部１０５ｅは、第２遅延セレクト信号がＳＥＬ１になってから遅延キャリブレーション用クロックの４×Ｍ周期分の期間が経過すると、ウィンドウカウント回路１０５ｄのカウント値が０であるかどうかを判定する。このとき、カウント値は０でないので、カウント値判定部１０５ｅはリセット信号を出力し、ウィンドウカウント回路１０５ｄのカウント値は０にリセットされる。また、カウント値判定部１０５ｅは、第２遅延セレクト信号更新信号を出力する。これにより、図示しない制御部は、第２遅延セレクト信号の値をＳＥＬ２に更新する。
【００４６】
第２遅延セレクト信号の値がＳＥＬ２に更新された後、遅延キャリブレーション用ディレイライン１０３は、検出用パルス信号を受信すると、図５で第２遅延信号（Ｂ）として示される信号を出力する。これにより、ＡＮＤ回路１０５ａの出力は、図５の第１遅延信号＆第２遅延信号（Ｂ）のようになる。ウィンドウ１は、図５のウィンドウ１（Ｂ）のようになり、ウィンドウ２は、図５のウィンドウ２（Ｂ）のようになる。カウント値判定部１０５ｅは、第２遅延セレクト信号がＳＥＬ２になってから遅延キャリブレーション用クロックの４×Ｍ周期分の期間が経過すると、ウィンドウカウント回路１０５ｄのカウント値が０であるかどうかを判定する。このときも、カウント値は０でないので、カウント値判定部１０５ｅはリセット信号を出力し、ウィンドウカウント回路１０５ｄのカウント値は０にリセットされる。また、カウント値判定部１０５ｅは、第２遅延セレクト信号更新信号を出力する。これにより、図示しない制御部は、第２遅延セレクト信号の値をＳＥＬ３に更新する。
【００４７】
第２遅延セレクト信号の値がＳＥＬ３に更新された後、遅延キャリブレーション用ディレイライン１０３は、検出用パルス信号を受信すると、図５で第２遅延信号（Ｃ）として示される信号を出力する。これにより、ＡＮＤ回路１０５ａの出力は、図５の第１遅延信号＆第２遅延信号（Ｃ）のようになる。ウィンドウ１は、図５のウィンドウ１（Ｃ）のようになり、ウィンドウ２は、図５のウィンドウ２（Ｃ）のようになる。カウント値判定部１０５ｅは、第２遅延セレクト信号がＳＥＬ３になってから遅延キャリブレーション用クロックの４×Ｍ周期分の期間が経過すると、ウィンドウカウント回路１０５ｄのカウント値が０であるかどうかを判定する。このときも、カウント値は０でないので、カウント値判定部１０５ｅはリセット信号を出力し、ウィンドウカウント回路１０５ｄのカウント値は０にリセットされる。また、カウント値判定部１０５ｅは、第２遅延セレクト信号更新信号を出力する。これにより、図示しない制御部は、第２遅延セレクト信号の値をＳＥＬ４に更新する。
【００４８】
第２遅延セレクト信号の値がＳＥＬ４に更新された後、遅延キャリブレーション用ディレイライン１０３は、検出用パルス信号を受信すると、図５で第２遅延信号（Ｄ）として示される信号を出力する。このとき、第１遅延信号と第２遅延信号との遅延量の差が、検出用パルス信号のパルス幅、すなわち、遅延キャリブレーション用クロックの１周期分を超えているので、ＡＮＤ回路１０５ａの出力は、図５の第１遅延信号＆第２遅延信号（Ｄ）に示すように、ローレベルに固定される。したがって、ウィンドウ１も、図５のウィンドウ１（Ｄ）に示すようにローレベルに固定され、ウィンドウ２も、図５のウィンドウ２（Ｄ）に示すようにローレベルに固定される。カウント値判定部１０５ｅは、第２遅延セレクト信号がＳＥＬ４になってから遅延キャリブレーション用クロックの４×Ｍ周期分の期間が経過すると、ウィンドウカウント回路１０５ｄのカウント値が０であるかどうかを判定する。このとき、カウント値は０なので、カウント値判定部１０５ｅは、ＳＥＬ４と固定された第１遅延セレクト信号の値との差を検出結果として出力する。そして、図示しない制御部が、自己診断ＯＮ信号をローレベルにし、遅延キャリブレーション動作が終了する。
【００４９】
第２遅延セレクト信号の値と第１遅延セレクト信号の値との差（タップ差）と、ウィンドウカウント回路１０５ｄから出力されるカウント値との関係は、図６に示すようになる。カウント値判定部１０５ｅは、遅延キャリブレーション動作が開始されてから最初にカウント値が０になる時のタップ差Ｎを、第１遅延信号と第２遅延信号の遅延量の差が遅延キャリブレーション用クロックの１周期分になる場合のタップ差として出力する。
【００５０】
遅延量制御部１０６は、遅延量決定部１０７と制御入力信号出力部１０８とを備え、検出部１０５による検出結果に基づいて、記録用ディレイライン１０１の遅延量を制御するようになっている。
【００５１】
遅延量決定部１０７は、検出部１０５から出力される検出結果、すなわち、タップ差Ｎと、記録用ディレイライン１０１のバッファ１つあたりの遅延量（１タップ遅延量）との対応を示す情報（テーブル）をあらかじめ記憶している。より具体的には、図７に示すテーブルの最上段のデータ、すなわち検出結果と、最下段のデータ、すなわち記録用ディレイライン１タップ遅延量とを記憶している。このようなデータは、温度、電源電圧、またはその他の条件が互いに異なる複数種類の状態で各ディレイラインの遅延量を計測すること等によって得られる。そして、この記憶された情報を参照して、検出部１０５から出力される検出結果に対応する記録用ディレイライン１０１のバッファ１つあたりの遅延量を求めるようになっている。
【００５２】
制御入力信号出力部１０８は、複数種類の目標遅延量のうちのいずれが選択されるかを示す遅延量情報と遅延量決定部１０７によって求められた記録用ディレイライン１０１のバッファ１つあたりの遅延量とに基づいて、記録用ディレイラインの遅延量が目標遅延量となる制御入力信号を求めるようになっている。具体的には、制御入力信号は、遅延量情報によって示される目標遅延量をバッファ１つあたりの遅延量で割ることによってバッファの数が算出されて求められる。
【００５３】
制御入力信号を求めるための遅延キャリブレーション動作は、記録中、所定時間毎に行われるようになっている。
【００５４】
上記のように構成された遅延信号生成装置においては、温度や電源電圧が変動すること等により、記録用ディレイライン１０１および遅延キャリブレーション用ディレイライン１０３のバッファ１つあたりの遅延量が変化すると、その変化に応じて検出部１０５で求められる検出結果、すなわちタップ差が変化する。これにより、遅延量決定部１０７によって求められる１タップ遅延量が更新され、最適な制御入力信号が得られる。
【００５５】
また、記録用ディレイライン１０１とは別に、遅延キャリブレーション用ディレイライン１０３が設けられているので、記録中でも遅延キャリブレーションを行うことができる。したがって、頻繁に遅延キャリブレーションを行う場合でも、遅延キャリブレーションを行うために記録を中断させる必要がないので、短い時間で精度良くデータを記録できる。
【００５６】
《発明の実施形態２》
実施形態２に係る遅延信号生成装置は、図８に示すように、実施形態１の遅延信号生成装置と比べると、記録用ディレイライン１０１および遅延キャリブレーション用ディレイライン１０３に代えて、記録用キャリブレーション用ディレイライン２０１を備えている点で異なっている。また、遅延量決定部１０７に代えて、遅延量決定部２０７を備えている点でも異なっている。
【００５７】
記録用キャリブレーション用ディレイライン２０１は、図９に示すように、それぞれが複数のバッファ２０１ａを備えて構成される４本のディレイライン、複数のセレクタ２０１ｂ（第１の選択回路）、記録用セレクタ２０１ｃ、複数のセレクタ２０１ｄ（第２の選択回路）、遅延キャリブレーション用セレクタ２０１ｅ、および４つのセレクタ２０１ｆ（第１の選択回路、第２の選択回路）を備えている。
【００５８】
同図に示すように、４本のディレイラインは、それぞれ、直列に接続された複数のバッファ２０１ａを備えて構成される。また、それぞれ、他のディレイラインを構成するバッファ２０１ａと遅延量が異なるバッファ２０１ａで構成される。そして、４本のうちのいずれか１本が、記録速度に応じて選択され、記録用遅延クロックを出力する記録用ディレイラインとして使用される。また、記録用ディレイラインとは異なる１本が、第１遅延信号と第２遅延信号とを出力する遅延キャリブレーション用ディレイラインとして使用される。４本のディレイラインのうちのいずれを記録用ディレイラインとして使用するかを示す記録用ディレイラインセレクト信号と、４本のディレイラインのうちのいずれを遅延キャリブレーション用ディレイラインとして使用するかを示す遅延キャリブレーション用ディレイラインセレクト信号は、図示しない制御部から出力されるようになっている。
【００５９】
複数のセレクタ２０１ｂには、それぞれ、記録用ディレイラインセレクト信号が入力されるようになっている。
【００６０】
記録用セレクタ２０１ｃは、複数のセレクタ２０１ｂの出力のいずれかを制御入力信号に応じて選択し、記録用遅延クロックとして出力するようになっている。
【００６１】
複数のセレクタ２０１ｄには、それぞれ、遅延キャリブレーション用ディレイラインセレクト信号が入力されるようになっている。
【００６２】
遅延キャリブレーション用セレクタ２０１ｅは、複数のセレクタ２０１ｄの出力のいずれかを第１遅延セレクト信号に応じて選択し、第１遅延信号として出力するとともに、複数のセレクタ２０１ｄの出力のいずれかを第２遅延セレクト信号に応じて選択し、第２遅延信号として出力するようになっている。
【００６３】
４つのセレクタ２０１ｆは、記録用クロックおよび検出用パルス信号のいずれかを選択して各ディレイラインに入力するようになっている。具体的には、４つのセレクタ２０１ｆのセレクト信号は、遅延キャリブレーション用ディレイラインとして使用されるディレイラインに接続されたセレクタ２０１ｆが検出用パルス信号を選択し、それ以外のセレクタ２０１ｆが記録用クロックを選択するように、図示しないセレクト信号生成部によって生成されるようになっている。
【００６４】
図示しない制御部は、実施形態１で説明した機能を備えるとともに、記録用ディレイラインセレクト信号と遅延キャリブレーション用ディレイラインセレクト信号を、通常の再生速度の何倍速で記録が行われているかに応じて決定し、出力するようになっている。４本のディレイラインをディレイライン１〜４とすると、各倍速において、記録用ディレイラインと遅延キャリブレーション用ディレイラインとが、例えば、図１０に示すように選択されるように、記録用ディレイラインセレクト信号と遅延キャリブレーション用ディレイラインセレクト信号を決定する。
【００６５】
遅延量決定部２０７は、検出部１０５から出力される検出結果、すなわち、タップ差Ｎと何倍速のモードで記録が行われているかを示す倍速情報とに基づいて、記録用ディレイライン１０１のバッファ１つあたりの遅延量を求めるようになっている。より詳しくは、図１１に示すような、検出結果と倍速情報とバッファ１つあたりの遅延量との関係を示す情報を記憶し、この情報を参照して、検出部１０５から出力される検出結果に対応する記録用ディレイライン１０１のバッファ１つあたりの遅延量を求めるようになっている。図１１において、Ｙａ〜Ｙｌは、記録用ディレイライン１０１のバッファ１つあたりの遅延量を示すデータである。
【００６６】
上記のように構成された本実施形態の遅延信号生成装置では、記録のために使用されているディレイラインとは異なるディレイラインが遅延キャリブレーションに使用されるので、記録中でも遅延キャリブレーションを行うことができる。したがって、頻繁に遅延キャリブレーションを行う場合でも、遅延キャリブレーションを行うために記録を中断させる必要がないので、短い時間でデータを精度良く記録できる。
【００６７】
また、本実施形態の遅延信号生成装置では、各記録速度に対応して記録用に設けられるディレイラインが、他の記録速度での記録時に、遅延キャリブレーション用ディレイラインとして用いられるようになっている。したがって、遅延キャリブレーション用ディレイラインを、記録用に設けられるディレイラインとは別に設ける場合よりも、回路面積が小さくなる。
【００６８】
《その他の実施形態》
実施形態１では、記録用ディレイライン１０１に代えて、図１２に示すような記録用ディレイライン３０１が用いられ、何倍速で記憶が行われているかに応じて決定される記録用ディレイライン選択信号によって、記録用遅延クロックを出力するディレイラインが選択されるようにしてもよい。そして、遅延量決定部１０７の代わりに、倍速情報と検出結果に応じて１タップ遅延量を求める遅延量決定部２０７が用いられるようにしてもよい。
【００６９】
上記各実施形態では、遅延キャリブレーション動作が、記録中、所定時間毎に行われるようになっている。しかし、光ディスク記録装置に、記録したデータを再生することによってエラー率を計測する機能を設け、エラー率が所定以上となった場合に記録キャリブレーション動作が行われるようにしてもよい。また、光ディスク記録装置に、温度センサを設け、温度が所定以上変化した場合に記録キャリブレーション動作が行われるようにしてもよい。また、電圧測定部を設け、電源電圧が所定以上変化した場合に記録キャリブレーション動作が行われるようにしてもよい。
【００７０】
上記各実施形態では、カウント値判定部１０５ｅおよび図示しない制御部の機能が、ＣＰＵによって実現されている。しかし、これらの機能の一部または全部が、論理回路によって実現されるようにしてもよい。
【００７１】
上記各実施形態では、遅延量制御部１０６において、検出結果に基づいて１タップ遅延量が求められてから、その１タップ遅延量に基づいて制御入力信号が求められるようになっている。しかし、１タップ遅延量を求めることなく制御入力信号が求められるようにしてもよい。例えば、遅延量制御部１０６が、検出結果および遅延量情報と、記録用遅延クロックの遅延量が目標遅延量となる制御入力信号の値との対応関係を示す情報を記憶し、この情報を参照することによって、検出部１０５から出力された検出結果と入力される遅延量情報とに対応する制御入力信号の値を求めるように構成されてもよい。
【００７２】
上記各実施形態では、遅延量決定部１０７、２０７において、記録用ディレイライン１０１のバッファ１つあたりの遅延量が、図７または図１１に示すような情報を参照することによって求められている。しかし、必ずしも、このような情報を参照することによって求められなくてもよい。例えば、検出用パルス信号の１パルス幅分の時間をタップ差Ｎで割ることにより、遅延キャリブレーション用ディレイラインの１タップ遅延量を求め、その１タップ遅延量を所定倍することによって記録用ディレイライン１０１の１タップ遅延量を求めるように構成されてもよい。
【００７３】
上記各実施形態では、検出用パルス信号として、記録用クロックと同じパルス幅のクロックが用いられている。しかし、バッファ１つあたりの遅延量との大小関係や、計測における他の事情に応じて、記録用クロックとは異なるパルス幅の信号が、検出用パルス信号として用いられるようにしてもよい。例えば、遅延量記録用クロックよりもパルス幅の広いパルス信号が、検出用パルス信号生成部１０２により生成され、検出用パルス信号として用いられるようにしてもよい。この場合、記録クロックが遅延キャリブレーション用ディレイラインに入力されるようにした場合よりも、検出結果であるタップ差Ｎの値が大きくなり、多くのバッファの遅延量に基づく検出結果が得られる。
【００７４】
上記各実施形態では、各ディレイラインにバッファが用いられている。しかし、バッファに代えて、インバータ等の他の遅延素子を用いてもよい。また、各ディレイラインは、直列に接続された複数の遅延素子の出力を選択的に出力する構成に限らず、制御入力信号に応じた遅延量だけ入力信号を遅延させるものであればよい。
【００７５】
上記各実施形態では、検出用パルス信号はハイレベルのパルス信号であり、検出部１０５において、ＡＮＤ回路１０５ａが第１遅延信号と第２遅延信号との論理積を出力するようになっていた。しかし、検出用パルス信号としてローレベルのパルス信号を用い、検出部１０５に、ＡＮＤ回路１０５ａに代えて、第１遅延信号と第２遅延信号との論理和を出力するＯＲ回路を設けてもよい。
【００７６】
上記各実施形態では、ばらつきを考慮して、第１遅延信号と第２遅延信号の論理積がハイレベルとなる期間が生じるかどうかが、第２遅延セレクト信号の値が更新される毎にＭ回ずつ判定されるようになっていた。しかし、第１遅延信号と第２遅延信号の論理積がハイレベルとなる期間が生じるかどうかが、第２遅延セレクト信号の値が更新される毎に、１回ずつ判定されるようにしてもよい。そして、第１遅延信号と第２遅延信号との論理積がハイレベルとなる期間が生じるタップ数のうちで最大のタップ数、もしくは上記論理積がハイレベルとなる期間が生じないタップ数のうちで最小のタップ数が、検出結果として出力されるようにしてもよい。
【００７７】
上記各実施形態では、検出部１０５が、ウィンドウカウント回路１０５ｄのカウント値が０になったときのタップ差を検出結果として出力するようになっている。しかし、ばらつきの特性等に応じて、カウント値が２Ｍから減り始めるときのタップ差や、減っている途中のタップ差を検出結果として出力するようにしてもよい。つまり、カウント値が、２Ｍとなるうちで最大のタップ差以上でかつ、０となるうちで最小のタップ差以下のタップ差であれば、どのタップ差を検出結果として出力するようにしてもよい。
【００７８】
上記各実施形態では、検出部１０５が、検出用パルス信号を遅延させた第１遅延信号と第２遅延信号に基づいて、タップ差を検出結果として出力するようになっている。しかし、検出用パルス信号、すなわち、遅延キャリブレーション用ディレイラインの入力信号と第２遅延信号とに基づいて、入力信号の入力位置と第２遅延信号の出力位置との間のバッファ数を検出結果として出力するようにしてもよい。
【産業上の利用可能性】
【００７９】
本発明に係る遅延信号生成装置は、温度の変化や電圧の変化に関係なく短い時間で精度良くデータを記録することができるという効果を有し、例えば、ＤＶＤ−ＲやＣＤ−Ｒ等の記録媒体（記録メディア）に情報を記録する記録装置等に設けられる遅延信号生成装置等として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施形態１に係る遅延信号生成装置の構成を示すブロック図である。
【図２】同、記録用ディレイライン１０１の構成を示すブロック図である。
【図３】同、検出部１０５の構成を示すブロック図である。
【図４】同、遅延キャリブレーション動作時におけるカウント値判定部１０５ｅと図示しない制御部の動作を示すフローチャートである。
【図５】同、検出部１０５の動作を示すタイミングチャートである。
【図６】同、第２遅延セレクト信号の値と第１遅延セレクト信号の値との差（タップ差）と、ウィンドウカウント回路１０５ｄから出力されるカウント値との関係を示すグラフである。
【図７】同、検出結果、遅延キャリブレーション用ディレイライン１タップ遅延量、および記録用ディレイライン１タップ遅延量の対応関係を示す説明図である。
【図８】本発明の実施形態２に係る遅延信号生成装置の構成を示すブロック図である。
【図９】同、記録用キャリブレーション用ディレイライン２０１の構成を示すブロック図である。
【図１０】同、各倍速において選択される記録用ディレイラインと遅延キャリブレーション用ディレイラインを示す説明図である。
【図１１】同、検出結果と倍速情報とバッファ１つあたりの遅延量との関係を示すデータを示す説明図である。
【図１２】本発明のその他の実施形態に係る記録用ディレイライン３０１の構成を示すブロック図である。
【符号の説明】
【００８１】
１０１      記録用ディレイライン
１０１ａ    バッファ
１０１ｂ    セレクタ
１０２      検出用パルス信号生成部
１０３      遅延キャリブレーション用ディレイライン
１０４      検出期間信号生成部
１０５      検出部
１０５ａ    ＡＮＤ回路
１０５ｂ    Ｄフリップフロップ
１０５ｃ    Ｄフリップフロップ
１０５ｄ    ウィンドウカウント回路
１０５ｅ    カウント値判定部
１０６      遅延量制御部
１０７      遅延量決定部
１０８      制御入力信号出力部
２０１      記録用キャリブレーション用ディレイライン
２０１ａ    バッファ
２０１ｂ    セレクタ
２０１ｃ    記録用セレクタ
２０１ｄ    セレクタ
２０１ｅ    遅延キャリブレーション用セレクタ
２０１ｆ    セレクタ
２０７      遅延量決定部
３０１      記録用ディレイライン
３０１ａ    バッファ
３０１ｂ    セレクタ
【図１】
2008109577.tif 000003
【図２】
2008109577.tif 000004
【図３】
2008109577.tif 000005
【図４】
2008109577.tif 000006
【図５】
2008109577.tif 000007
【図６】
2008109577.tif 000008
【図７】
2008109577.tif 000009
【図８】
2008109577.tif 000010
【図９】
2008109577.tif 000011
【図１０】
2008109577.tif 000012
【図１１】
2008109577.tif 000013
【図１２】
2008109577.tif 000014