(57)【要約】【課題】スキャンベースの遷移試験パターンの量を減らすためにレジスタ転送レベルＲＴＬで試験点を識別し、挿入する新しい方法を提供すること。【解決手段】方法は、回路の第１時間フレームパターンに対する回路の第２時間フレームパターンの依存性を減らすことによって回路の遷移故障試験に必要な指定されるビットの個数を減らすために回路に試験点を挿入することを含む。好ましくは、試験点を挿入するステップは、遷移故障を検出するために指定されるビットの個数を減らすために、複数のスキャンフリップフロップが第１時間フレームで指定されることを必要とする回路のスキャンフリップフロップを第２時間フレームに直接に制御することを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
回路の第１時間フレームパターンに対する前記回路の第２時間フレームパターンの依存性を減らすことによって前記回路の遷移故障試験に必要な指定されるビットの個数を減らすために前記回路に試験点を挿入すること
を含む方法。
【請求項２】
試験点を挿入する前記ステップは、遷移故障を検出するために指定されるビットの前記個数を減らすために前記第１時間フレームで指定されるスキャンフリップフロップに依存する前記回路のスキャンフリップフロップを前記第２時間フレームに直接に制御することを含む、請求項１に記載の方法。
【請求項３】
前記スキャンフリップフロップは、マルチプレクサを使用して前記第２時間フレーム用の値が直接に付与される、請求項２に記載の方法。
【請求項４】
前記試験点は、前記第２時間フレーム用の前記値を格納するフリップフロップである、請求項３に記載の方法。
【請求項５】
試験点を挿入する前記ステップは、設計のタイミングおよび面積に一切影響せずにスキャンベースの遷移試験パターンの量を減らすために前記設計のレジスタ転送レベル（ＲＴＬレベル）で試験点を識別し、挿入することを含む、請求項１に記載の方法。
【請求項６】
遷移試験での前記回路の第２時間フレームパターンの依存性は、特定の故障を検出するために指定される必要がある入力およびフリップフロップの個数を減らす試験点を使用して減らされる、請求項１に記載の方法。
【請求項７】
制御が難しいスキャンフリップフロップは、レジスタレベル構成の機能に基づく充足可能性ＳＡＴエンジンを使用して識別される、請求項１に記載の方法。
【請求項８】
試験点を挿入する前記ステップは、２つの時間フレームの後の前記回路を、各回路要素が変数によって表される論理積標準形に変換することを含む、請求項１に記載の方法。
【請求項９】
試験点を挿入する前記ステップは、試験生成のために、前記回路のレジスタ転送レベルで可視の信号線のうちの１つでの遷移故障を選択することを含む、請求項８に記載の方法。
【請求項１０】
試験点を挿入する前記ステップは、前記遷移故障の励起条件を前記論理積標準形に追加することを含む、請求項９に記載の方法。
【請求項１１】
試験点を挿入する前記ステップは、新しい論理積標準形を作成するために、可能な伝搬経路を前記論理積標準形に追加することを含む、請求項１０に記載の方法。
【請求項１２】
試験点を挿入する前記ステップは、前記新しい論理積標準形に充足可能性プロセスを適用することを含む、請求項１１に記載の方法。
【請求項１３】
試験点を挿入する前記ステップは、前記充足可能性プロセスに応答してフリップフロップスコアを更新することを含む、請求項１２に記載の方法。
【請求項１４】
試験点を挿入する前記ステップは、前記充足可能性プロセスからの最高のスコアを有するフリップフロップに試験点を挿入することを含む、請求項１３に記載の方法。
【請求項１５】
試験点を挿入する前記ステップは、遷移故障を検出するために指定されるビットの前記個数を減らし、これによって試験データ圧縮を改善するために、前記第１時間フレームで指定されるスキャンフリップフロップに依存する前記回路のスキャンフリップフロップを前記第２時間フレームに直接に制御することを含む、請求項１に記載の方法。
【請求項１６】
i）回路を、変数によって各回路要素を表す論理積標準形に変換することと、
ii）前記回路のレジスタ転送レベルで信号線変数のうちの１つでの遷移故障を選択することと、
iii）前記遷移故障の励起条件を前記論理積標準形に追加することと、
iv）新しい論理積標準形を作成するために、伝搬経路を前記論理積標準形に追加することと、
v）前記新しい論理積標準形に充足可能性プロセスを適用することと、
vi）前記充足可能性プロセスに応答して前記回路の状態要素に試験点を挿入することと
によって前記回路の遷移故障試験に必要な指定されるビットの個数を減らすために回路に試験点を挿入すること
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、その内容が参照によって本明細書に組み込まれている、２００６年１０月１２日出願の米国仮出願第６０／８２９１７１号、名称「RTL TEST POINT INSERTION TO REDUCE DELAY TEST VOLUME」の利益を主張するものである。
【０００２】
本願は、両方が参照によって本明細書に組み込まれている、２００７年９月６日出願の米国特許出願第１１／８５１１３７号、名称「PARTIAL ENHANCED SCAN TECHNIQUE FOR TRANSITION DELAY TEST PATTERNS」および米国仮出願第６０／８２９１８３号、名称「LOW OVERHEAD PARTIAL ENHANCED SCAN TECHNIQUE FOR COMPACT AND HIGH FAULT COVERAGE TRANSITION DELAY TEST PATTERNS」にも関する。
【０００３】
本発明は、全般的には故障に関連するチップの性能試験に関し、より具体的には、遅延試験量（delay test volume）を減らすためのレジスタ転送レベル（ＲＴＬ：Register Transfer Level）での試験点の挿入方法に関する。
【背景技術】
【０００４】
他者による次の研究は、本願で言及され、それに関連する符号によって参照される。
【０００５】
非特許文献１：S.BoubezariおよびE.Cerny他、「Testability Analysis and Test-Point Insertion in RTL VHDL Specifications for Scan-Based BIST」、IEEE Transactions on CAD、vol.18、no.9、1327~1340頁、1999年9月。
【０００６】
特許文献１：S.Roy、「Insertion of Test points in RTL Designs」、米国特許第6301688号。
【０００７】
非特許文献２：S.Roy、G.Guner、およびK.-T.Cheng、「Efficient Test Mode Selection and Insertion for RTL-BIST」、Proc.of International Test Conference、2000年、263~272頁。
【０００８】
非特許文献３：J.CarlettaおよびC.Papachristou、「Testability Analysis and Insertion for RTL Circuits Based on Pseudorandom BIST」、Proc.IEEE International Conference on Computer Design、1995年、162~167頁。
【０００９】
非特許文献４：Chih-Chang Lin、Marek-Sadowska,M.、Kwang-Ting Cheng、Lee,M.T.-C.、「Test-point insertion:scan paths through functional logic」、IEEE Transactions on CAD、Volume 17、No.9、1998年9月、838~851頁。
【００１０】
非特許文献５：S.WangおよびS.T.Chakradhar、「A Scalable Scan Path Test Point Insertion Technique to Enhance Delay Fault Coverage for Standard Scan Designs」、IEEE Transactions on CAD、vol.25、no.8、1555~1564頁、2006年8月。
【００１１】
現在の世代の複雑な集積チップの製造試験は、設計プロセスの重要な部分である。サブミクロンテクノロジのノードについて、新しい故障モデルが、製造プロセス中に発生する欠陥を説明し、良い試験品質を維持するために必要であり、多数の故障モデルについての試験を生成することが必要である。
【００１２】
スキャンベースの遅延試験（特に遷移故障（Transition Fault）試験）は、テスト容易化設計（ＤＦＴ：Design-for-Test）フローに一体化された部分になってきた。しかし、遅延試験に必要な試験データ量は、通常、伝統的な縮退故障試験に必要な試験データ量よりはるかに多い。さらに、外部自動試験装置に存在する、試験データを格納するメモリは、試験データ量の急増に足並みを揃えてはこなかった。
【００１３】
スキャンベースの遷移故障試験は、現在の世代の回路で良い試験品質を達成するために普及してきた。遷移遅延故障の検出は、２つの試験パターン、すなわち、ターゲットとする回路線内の所望の値を初期化する第１試験パターンと、その回路線での遷移を開始し、その遷移を１つまたは複数の主出力またはスキャンフリップフロップに伝搬させる第２パターンとの適用を必要とする。
【００１４】
フルスキャン環境で遷移試験を適用する２つの一般的な手法があり、これらの手法は、第２パターンが第１パターンから導出される形において異なる。
【００１５】
第１パターンは、両方の手法で、スタックアットパターン試験（stuck-at pattern testing）に似たスキャンチェーンを介してシフトインされる。ラウンチオンシフト（launch-on-shift、LOS）手法またはスキュードロード（skewed load）手法では、第２パターンは、第１パターンをもう１クロックサイクルだけシフトすることによって入手される。
【００１６】
ラウンチオンキャプチャ（launch-on-capture、LOC）手法またはブロードサイド（broadside）手法では、第２パターンは、第１パターンに対する回路応答である。したがって、上記の手法の両方で、第２パターンの依存性のゆえに、回路に適用できる２つのパターンの可能な組合せは制限される。したがって、遷移故障検出率は、縮退故障検出率よりかなり低い。
【００１７】
依存性を除去する１つの形は、第１時間フレームおよび第２時間フレームの値を格納するのにスキャンセル内で２つの別々のフリップフロップを使用することである。しかし、この「機能強化されたスキャン」手法は、通常のスキャンと比較して非常に大きなハードウェアの経費が必要となる。
【００１８】
ＬＯＳ手法は、スキャンイネーブル信号をシステムクロックでシフトする（第２パターンを得るために）ことを必要とし、これが、より大きな設計費およびハードウェアの経費を伴うというもう１つの不利益を有する。本研究では、我々は、ＬＯＣベースの手法が、遷移遅延試験パターンを回路に適用するのに使用されると仮定する。
【００１９】
試験点挿入は、その構造に起因して非常に低い故障検出率を有する設計の故障検出率を改善するのに伝統的に使用されてきた技法である。ターゲット故障の入力（出力）経路に試験点を挿入することによって、可制御性（可観測性）が改善され、故障に関する試験を生成することが、より容易となる。
【００２０】
ゲートレベルのネットリストのうちで、制御または観察が難しい部分すなわち試験点を挿入する必要がある部分は、構造的情報または試験生成ベースの技法のいずれか、あるいは、この２つの組合せを使用して識別することができる。試験点を追加することの不利益は、これらの試験点が、設計の機能経路を変更し、面積ならびにタイミング／遅延の増加をもたらすことである。しかし、試験点を、設計抽象化のレジスタ転送レベルで識別でき、挿入できるならば、面積および遅延の増加を、ゲートレベルへの論理合成中に吸収することができる。
【００２１】
ＲＴレベルでの試験点の識別は、構造的情報がないので困難である。合成制約に依存して、同一のＲＴレベル設計が、複数のゲートレベル構造にマッピングされ得る。ＲＴＬ試験点挿入に関する以前の研究は、ビルトインセルフテスト（ＢＩＳＴ）中の縮退故障検出率の改善に焦点を合わせたものである（非特許文献１、２、４参照）。
【００２２】
これらの技法のすべてにおいて、試験点は、テスト容易性分析を実行した後に機能経路に挿入される。試験点を、設計のスキャン経路内で、スキャンチェーン内の２つのスキャンフリップフロップの間に挿入することもできる。このタイプの試験点は、遷移故障試験において非常に効果的であり、非特許文献５で提案されている。この両方の技法が、ＬＯＳ手法に基づく遷移試験での隣接フリップフロップ間のシフト依存性を解決するのに、ゲートレベルでの試験点挿入を使用する。
【非特許文献１】[1]S.BoubezariおよびE.Cerny他、「Testability Analysis and Test-Point Insertion in RTL VHDL Specifications for Scan-Based BIST」、IEEE Transactions on CAD、vol.18、no.9、1327~1340頁、1999年9月。
【特許文献１】[2]S.Roy、「Insertion of Test points in RTL Designs」、米国特許第6301688号。
【非特許文献２】[3]S.Roy、G.Guner、およびK.-T.Cheng、「Efficient Test Mode Selection and Insertion for RTL-BIST」、Proc.of International Test Conference、2000年、263~272頁。
【非特許文献３】[4]J.CarlettaおよびC.Papachristou、「Testability Analysis and Insertion for RTL Circuits Based on Pseudorandom BIST」、Proc.IEEE International Conference on Computer Design、1995年、162~167頁。
【非特許文献４】[5]Chih-Chang Lin、Marek-Sadowska,M.、Kwang-Ting Cheng、Lee,M.T.-C.、「Test-point insertion:scan paths through functional logic」、IEEE Transactions on CAD、Volume 17、No.9、1998年9月、838~851頁。
【非特許文献５】[6]S.WangおよびS.T.Chakradhar、「A Scalable Scan Path Test Point Insertion Technique to Enhance Delay Fault Coverage for Standard Scan Designs」、IEEE Transactions on CAD、vol.25、no.8、1555~1564頁、2006年8月。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
したがって、スキャンベースの遷移試験パターンの量を減らすためにレジスタ転送レベルＲＴＬで試験点を識別し、挿入する新しい方法の必要がある。
【課題を解決するための手段】
【００２４】
本発明による方法は、回路の第１の時間フレームパターンに対する回路の第２の時間フレームパターンの依存性を減らすことによって、回路の遷移故障試験に必要な、指定されるビットの個数を減らすために回路に試験点を挿入することを含む。好ましくは、試験点を挿入するステップは、遷移故障を検出するために指定されるビットの個数を減らすために、複数のスキャンフリップフロップが第１時間フレームで指定されることを必要とする回路のスキャンフリップフロップを第２時間フレームに直接に制御することを含む。
【００２５】
本発明のもう１つの態様での方法は、
i）回路を、変数によって各回路要素を表す論理積標準形に変換することと、
ii）回路のレジスタ転送レベルで信号線変数のうちの１つでの遷移故障を選択することと、
iii）遷移故障の励起条件を論理積標準形に追加することと、
iv）新しい論理積標準形を作成するために、伝搬経路を論理積標準形に追加することと、
v）新しい論理積標準形に充足可能性プロセスを適用することと、
vi）充足可能性スコアに応答してフリップフロップに試験点を挿入することとによって回路の遷移故障試験に必要な指定されるビットの個数を減らすために回路に試験点を挿入することを含む。
【００２６】
本発明の上記および他の利益は、次の詳細な説明および添付図面を参照することによって当業者に明白になるであろう。
【発明を実施するための最良の形態】
【００２７】
本発明は、スキャンベースの遷移試験パターンの量を減らすために、レジスタ転送レベルＲＴＬで試験点を識別し、挿入する新しい方法である。本方法は、入力装置、出力装置、記憶装置、制御装置などからなる一般的なコンピュータシステムで実現される。
【００２８】
試験点は、スキャン経路に挿入され、回路の機能性を変更しない。遷移試験の第２パターンの依存性は、特定の故障を検出するために指定される必要がある入力（およびフリップフロップ）の個数を大幅に減らす、提案される試験点を使用することによって減らされる。故障ごとに指定されるビットを減らすことによって、より大きい試験パターン短縮ならびにより高い試験圧縮がもたらされる。この発明定期方法は、制御が難しいスキャンフリップフロップを識別するのに、レジスタ転送ＲＴレベル構成要素の機能に依存する規則と共に超高速な充足可能性（Satisfiability：ＳＡＴ）ベースのプロセスを使用する。本発明を使用して識別された試験点を挿入することによって、遷移試験パターンのデータ量を大幅に減らすことができると同時に、面積および遅延に対する影響は無視できる。
【００２９】
ＬＯＣ（ブロードサイド）手法を使用する遷移故障の試験生成は、２時間フレーム順次試験生成に多少似ている。これを、２つの時間フレームに展開されている図１の例の回路を使用して下で説明する。
【００３０】
一般性を全く失わずに、主入力および主出力もスキャンされると仮定する。第１時間フレームでは、パターンは、不良ゲートでの遷移を初期化するように生成される。
【００３１】
slow-to-rise（slow-to-fall）遷移故障について、これは、不良信号線を０（１）に揃えることを意味する。第２時間フレームでは、stuck-at-1（stuck-at-0）試験パターンが、遷移を誘発し、回路出力への経路を敏感にするために必要である。第２時間フレームに必要なスキャンフリップフロップの値は、回路応答から取り込まれるので、遷移故障を検出するために、より多くの入力およびスキャンフリップフロップを第１時間フレームで指定する必要がある。これは、試験パターン短縮のわずかな可能性をもたらし、したがって、より多い試験パターン量につながる。
【００３２】
これを、図１のダイアグラム１０に示す。図１に示されたslow-to-rise故障の遷移試験パターンを生成するために、信号線は、第１時間フレームで０に揃えられなければならず、stuck-at-1試験が、第２時間フレームで必要である。これらのステップのそれぞれについて、複数のスキャンフリップフロップを指定する必要がある。図１では、スキャンフリップフロップ２、４、および５が、第１時間フレームで不良ノードを０に初期化するために必要である。
【００３３】
第２時間フレームでは、スキャンフリップフロップ２、５、および７が、不良ノードに１をセットし、その故障を出力に伝搬するために必要である。第２時間フレームでのスキャンフリップフロップ２の必要な値を取り込むために、スキャンフリップフロップ１および２は、第１時間フレームでセットされる必要がある。
【００３４】
同様に、スキャンフリップフロップ５および７の必要な値を取り込むために、スキャンフリップフロップ７ならびにスキャンフリップフロップ６、８、および９は、それぞれ第１時間フレームで指定される必要がある。したがって、所与の故障を検出するために、合計８個のスキャンフリップフロップを指定する必要がある。
【００３５】
ブール充足可能性（Boolean Satisfiability）は、あるブール関数を満足する変数割当、またはそのような変数割当が存在しないことの証明を判定する問題を指し、後者の場合に、この関数は充足不能（ＵＮＳＡＴ）である。ＳＡＴ問題は、入力として、論理積標準形（ＣＮＦ：Conjunctive Normal Form）で表される命題論理式をとる。ＣＮＦは、複数の節の論理積であり、各節は、リテラルの論理和である。リテラルは、正極性または負極性の変数である。
【００３６】
一般に、ブール関数を表すすべての回路は、命題論理式に変換することができる。たとえば、入力ａおよびｂと出力ｏとを有する２入力ＡＮＤゲートは、
【００３７】
【数１】
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【００３８】
と表すことができる。すべての回路要素を、類似する形で変換することができる。ある回路の試験生成も、ブール命題論理式に変換することができる。各回路要素は、入力／出力伝搬規則を使用することによって１つまたは複数の節で表される。故障に関する揃え事象および伝搬事象は、ブール含意（Boolean implication）として追加される。次に、ＳＡＴソルバを使用して、命題論理式に関する満足する変数割当（試験が存在する場合に）を見つけるか、あるいは式が充足不能である場合に故障が試験不能であることを証明するのいずれかを行うことができる。
【００３９】
ＳＡＴにおける最近の進歩は、ＳＡＴインスタンスが充足不能である場合に充足不能セグメントを識別することを可能にする。ＵＮＳＡＴセグメントから、節の最小限の組（ＵＮＳＡＴコアと呼ばれる）を抽出することができる。これを、さらに詳細に説明し、その説明において、ＵＮＳＡＴコアの抽出に基づく非スキャンＤＦＴの方式を提案する。ＵＮＳＡＴコアは、解くのが難しい回路の領域を識別するのに有用である。回路に関する他の情報は、試験生成中にＳＡＴインスタンスを解く間にＳＡＴエンジンによって生成される学習された（learned）節から入手することができる。本研究では、我々は、ＵＮＳＡＴコアと学習された節との両方を使用して、回路の特定の特性を識別する。
【００４０】
本発明の主要な特徴は、遷移故障試験に必要な指定されるビットの個数が減るように、試験点を挿入することである。これは、第１時間フレームパターンに対する第２時間フレームパターンの依存性を減らすことによって行われる。第１時間フレームで指定される多数のスキャンフリップフロップを必要とする第２時間フレームのスキャンフリップフロップは、直接に制御され、これによって、遷移故障を検出するために指定されるビットの個数を減らす。
【００４１】
これは、より大きい静的短縮および動的短縮だけではなく、より大きい試験圧縮をももたらす。というのは、ほとんどの圧縮方式の有効性が、試験パターンで指定されるビットの個数に直接に関係するからである。本発明の下では、試験点は、これらのフリップフロップがマルチプレクサを使用して第２時間フレーム値を直接にロードされるように挿入される。試験点は、必要な第２時間フレーム値を格納する余分のフリップフロップである。
【００４２】
図１のダイアグラム１０をもう一度検討されたい。図２のダイアグラム２０に、スキャンフリップフロップ７に必要な第２時間フレーム値が第１時間フレームにスキャンフリップフロップ１０に直接に格納される、発明的試験点挿入の例を示す。
【００４３】
スキャンフリップフロップ１０（図２では完全に黒くされている）は、挿入される試験点である。故障を検出するためにより以前に指定される必要があるフリップフロップ６、８、および９は、この試験点を追加した後には指定される必要がない。したがって、同一の故障を検出するために必要な指定されるビットの個数が、６に減る。
【００４４】
本発明による試験点挿入の代替の形を、図３のダイアグラム３０に示すが、図３では、ＦＦ７について必要な第２時間フレーム値は、第１時間フレームにＦＦ１０に直接に格納される。ＦＦ１０（黒くされたＦＦ）は、挿入される試験点ＦＦである。この発明性のある方法を用いると、同一の故障を検出するのに必要な指定されるビットの個数が、６に減る。
【００４５】
上で述べたように、提案される試験点は、必要な第２時間フレーム値を記憶するためにスキャンチェーンに追加される追加フリップフロップである。図２からわかるように、組合せ回路出力と試験点との間で選択する追加マルチプレクサが、必要である。このマルチプレクサの選択入力は、２つの時間フレームで反対の値を有するように生成される必要がある。
【００４６】
図２の試験点について、選択入力は、第１時間フレームには１、第２時間フレームには０でなければならない。複数の試験点が設計に挿入される場合には、挿入される試験点のすべてに関してマルチプレクサの選択入力を共有することができる。
【００４７】
図４の論理回路４０は、追加のスキャンフリップフロップを使用することによって選択信号を生成する単純な形を示すものである。図３では、ＦＦiおよびＦＦjは、それぞれＦＦTP1およびＦＦTP2である試験点と共に挿入されるように選択される。追加のフリップフロップＦＦsは、選択信号を生成するのに使用される。したがって、ｋ個の試験点をこの設計に挿入するためには、ｋ＋１個のフリップフロップおよびｋ個のマルチプレクサが必要である。ＲＴＬで挿入を行うことの利益は、マルチプレクサに必要な余分の面積を、論理合成中に吸収することができることである。
【００４８】
本発明の技法の下では、試験点は、ＲＴＬ要素の機能情報に基づいて識別される。behavioral  ＲＴＬが与えられる場合に、我々は、設計を分析し、回路トポロジの基本的な意味を与える一時的構造ＲＴＬ（temporary structural  ＲＴＬ）ネットリストに仕上げる。
【００４９】
次に、この一時的構造ＲＴＬネットリストに対して高速検索を行って、
（i）遷移故障の試験パターンで最も多く指定され、
（ii）第２時間フレームで制御するのが難しいフリップフロップを識別する。
【００５０】
適当な構造情報は使用可能ではないので、伝統的な可制御性／可観察性分析技法は、すべての情報を取り込むことはできない。関数的手法が必要であり、加算器、マルチプレクサなどのＲＴＬプリミティブは簡単にＣＮＦ式に変換できるので、発見的なＳＡＴが使用される。
【００５１】
提案される方式では、遷移故障に関する高速（および近似）試験生成が、一時的なＲＴレベルネットリストに対してＳＡＴを使用することによって行われ、ＵＮＳＡＴ節およびＬＥＡＲＮＥＤ節が、試験点を挿入できる潜在的なフリップフロップを識別するのに利用される。
【００５２】
遷移故障のサブセットが、計算オーバーヘッドを減らすために、試験生成について標本化される。設計に含まれるフリップフロップごとに、そのフリップフロップが試験生成に使用された回数を示すスコアが、維持される。
【００５３】
一時的ＲＴレベルネットリスト内の遷移故障の標本について、試験パターンのＳＡＴインスタンスが、生成され、ＳＡＴソルバに送られる。そのインスタンスが充足可能である場合には、ＬＥＡＲＮＥＤ節に現れるフリップフロップのスコアを増やす。ＳＡＴインスタンスが充足不能である場合には、ＵＮＳＡＴ節に現れるフリップフロップのスコアを増やす。標本化の後に最高のスコアを有するスキャンフリップフロップが、試験点挿入のために識別される。
【００５４】
ＵＮＳＡＴとＬＥＡＲＮＥＤ節との間で区別するために重み付きスコアを使用することができ、この重みを、回路のタイプ、試験生成のたやすさなどに依存して調整できることに留意されたい。各試験点挿入の後に、選択されたフリップフロップに対する制約を表すのに使用された節を、回路のＣＮＦ表現内で変更する必要がある。
【００５５】
本発明の試験点挿入方法の例示的なフローチャート５０を、図５に示す。
【００５６】
回路の高水準記述（ＶＨＤＬまたはVerilog）を読み取り（５０１）、一時的ＲＴＬネットリストに仕上げる。ＬＯＣ遷移故障試験について、回路を２つの時間フレームについて展開し、ＣＮＦ式Ｆcに変換する（５０２、５０３）。ここで、各回路要素は、１つの変数によって表される。
【００５７】
ＲＴＬでの信号線変数の１つの遷移故障、すなわちｆを試験生成のために選択する（５０４）。その励起条件に対応する節を、ＣＮＦに追加する（５０５）。故障影響の伝搬経路、すなわちｐfを発見的に選択し、制約を元のＣＮＦに追加して、ｆに関する試験生成に対応する新しいＣＮＦすなわちＦtfを入手する（５０６）。
【００５８】
故障標本化および伝搬経路選択に使用される発見的な選択については、下で説明する。
【００５９】
２相標本化が、故障の選択に使用される。まず、故障をランダムに選択する。第２相では、故障は、最低のスコアを有する信号線上で選択される。信号線がＵＮＳＡＴコアおよびＬＥＡＲＮＥＤ節に現れた回数を表すスコアＳgが、信号線（変数）ｇごとに維持される。本願では、このスコアはＳg＝Ｕg×ｗ＋Ｌgと定義され、ここで、Ｕgは、信号線ｇがＵＮＳＡＴコアに現れた回数を表し、Ｌgは、ＬＥＡＲＮＥＤ節での対応する回数を表す。重みｗは、回路の試験生成の複雑さに依存する。提案される方式では、標本化される故障の、ありそうな伝搬経路は、貪欲なヒューリスティックを使用して選択される。経路が主出力または擬似主出力に達するまで、経路内の次のノードが、最小のＳgを有するノードとして選択される。
【００６０】
Ｆtfが、実際に、故障ｆを検出する可能なシナリオを表すことに留意されたい。Ｆtfが充足可能である場合に（５０７、５１２）、ｆは試験可能である。反対は真ではない。というのは、他の敏感にすることができる伝搬経路が存在する可能性があるからである。主要な発想は、Ｆtfが充足可能であるかどうかを検査することに関するのではなく、回路のうちで試験生成を妨げる適当な部分を突き止めることである。
【００６１】
Ｆtfが充足不能である場合には、ＵＮＳＡＴコアを抽出する（５１６）。その一方で、Ｆtfが充足可能である場合には、衝突ＬＥＡＲＮＥＤ節の組が得られる（５１１）。ＵＮＳＡＴコアと衝突ＬＥＡＲＮＥＤ節との両方が、パターン生成の難しさを表し、各信号線のスコアが、それ相応に更新される（５１０）。十分な故障が標本化された後に（５０９）、最高のスコアを有する状態要素を、試験点挿入の候補として選択する（５１５）。
【００６２】
試験点の挿入は、回路のテスタビリティを変更するので、複数の試験点が挿入される場合には十分な試験点があるかを確認し（５１４）、反復して試験点を追加する必要がある。各反復では、１つのフリップフロップだけが、試験点を追加するために選択される。回路ＦcのＣＮＦを、新しい反復のこの試験点について更新する（５０８）。十分な試験点Ｔｓに達した場合には（５１４）、試験点を挿入された出力回路が得られる（５１３）。
【００６３】
要約すると、ＲＴＬレベル試験点を用いるこの発明的挿入方法論は、遅延試験データ削減をもたらす。高水準設計を考慮に入れるときに、フリップフロップのサブセットが、充足可能性を使用して、ＲＴＬレベルで試験点として識別される。余分なフリップフロップが、これらの試験点に挿入されて、回路のテスタビリティを改善する。元の設計が、これらの試験点と共に、一緒にゲートレベルネットリストに合成される。複数のベンチマーク設計および産業設計に対する実験は、非常に大きい遅延試験データ量削減が、タイミング制約に違反せずに、それでも最小限の面積オーバーヘッドを維持しながら達成可能であることを実証する。
【００６４】
本発明を、最も実用的であり好ましい実施形態と考えられるもので図示し、説明した。しかし、それからの逸脱を作ることができることと、当業者が明らかな修正形態を実施するであろうことが予想される。当業者が、本明細書で明示的に図示されずまたは説明されてはいないが、本発明の原理を実施し、本発明の趣旨および範囲に含まれる多数の配置および変形形態を考案できるであろうことを了解されたい。
【図面の簡単な説明】
【００６５】
【図１】ラウンチオンキャプチャＬＯＣ（ブロードサイド）手法を使用する遷移故障の試験生成を説明する、遷移故障を検出するために指定されるスキャンフリップフロップを示す図である。
【図２】図１の例に関する本発明による例示的試験点挿入を示す図である。
【図３】図１の例に関する本発明による代替の試験点挿入を示す図である。
【図４】本発明による、追加スキャンフリップフロップを使用することによって選択信号を生成する回路を示す図である。
【図５】本発明による試験点挿入方法を示す流れ図である。
【符号の説明】
【００６６】
１０  ダイアグラム
２０  ダイアグラム
３０  ダイアグラム
４０  論理回路
５０  例示的フローチャート
５０１  回路（ＶＨＤＬまたはVerilog）
５０２  回路をＣＮＦに変換するステップ
５０３  ＣＮＦ式
５０４  遷移故障を選択するステップ
５０５  励起条件をＣＮＦに追加するステップ
５０６  可能な伝搬経路を選択し、ＣＮＦに追加するステップ
５０７  ＳＡＴソルバ
５０８  挿入された試験点の節を変更するステップ
５０９  十分な故障を標本化したかどうかを判定するステップ
５１０  ＦＦスコアを更新するステップ
５１１  ＬＥＡＲＮＥＤ節
５１２  ＳＡＴかどうかを判定するステップ
５１３  試験点を挿入された出力回路
５１４  十分な試験点があるかどうかを判定するステップ
５１５  最高のスコアを有するＦＦに試験点を挿入するステップ
５１６  ＵＮＳＡＴコア
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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