(57)【要約】【課題】インターポレーション回路における複数の抵抗の直列接続するとき、接続配線に生じる寄生容量のばらつきを低減すること。【解決手段】それぞれ位相の異なる正相信号及びその逆相信号を生成して出力する複数のフォールディングアンプと、フォールディングアンプの出力から複数の同相及び逆相の補間信号を生成するインターポレーション回路と、このインターポレーション回路によって生成される補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路６とを備え、インターポレーション回路は、複数の抵抗を所定数毎に分けて、所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎にそれぞれ接続し、各抵抗列の他端部の抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して複数の抵抗を環状に接続した。【選択図】図３
2008035440.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数のフォールディングアンプと、複数の抵抗を有し、前記フォールディングアンプの出力から複数の同相及び逆相の補間信号を生成するインターポレーション回路と、このインターポレーション回路によって生成される補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えたＡ／Ｄ変換回路において、
前記インターポレーション回路は、
前記複数の抵抗を所定数毎に分けて、この所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎にそれぞれ接続し、各抵抗列の他端部の抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の抵抗を環状に接続したことを特徴とするＡ／Ｄ変換回路。
【請求項２】
前記複数のコンパレータは、当該Ａ／Ｄ変換回路への入力信号であって、低位基準電圧から高位基準電圧までの入力信号にそれぞれ対応しており、前記低位基準電圧の入力信号に対応するコンパレータから前記低位基準電圧と前記高位基準電圧との中間の入力信号に対応するコンパレータにかけて順に前記抵抗列に沿って所定方向に並べ、前記中間の入力信号に対応するコンパレータから前記高位基準電圧の入力信号に対応するコンパレータにかけて順に前記所定方向と逆方向に並べて配列したことを特徴とする請求項１に記載のＡ／Ｄ変換回路。
【請求項３】
前記複数のフォールディングアンプは、それぞれ低位基準電圧から高位基準電圧までの間の所定電圧間隔毎の基準電圧と前記アナログ入力信号とにより正相のフォールディング信号を生成し、前記所定電圧間隔毎の基準電圧の逆相電圧と前記アナログ入力信号の逆相信号とにより逆相のフォールディング信号を生成するものであり、前記複数のフォールディングアンプを、前記所定電圧間隔の開始位置を前記低位基準電圧とする第１番目のフォールディングアンプと、この第１番目のフォールディングアンプから順に前記開始位置を高位側にずらした第２番目から第Ｎ番目までのフォールディングアンプとにより構成し、前記第１番目のフォールディングアンプからＮ／２番目のフォールディングアンプにかけて順に前記抵抗列に沿って所定方向に並べ、Ｎ／２＋１番目のフォールディングアンプから前記第Ｎ番目のフォールディングアンプにかけて順に前記所定方向と逆方向に並べて配列したことを特徴とする請求項１又は請求項２に記載のＡ／Ｄ変換回路。
【請求項４】
それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数の第１フォールディングアンプと、複数の第１抵抗を有し、前記第１フォールディングアンプの出力から複数の同相及び逆相の第１補間信号を生成する複数の第１インターポレーション回路と、前記複数の第１補間信号からそれぞれ異なる正相及び逆相の第２フォールディング信号を生成して出力する複数の第２フォールディングアンプと、複数の第２抵抗を有し、前記第２フォールディングアンプの出力から複数の同相及び逆相の第２補間信号を生成する複数の第２インターポレーション回路と、前記第２補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えたＡ／Ｄ変換回路において、
前記第１インターポレーション回路は、
前記複数の第１抵抗を所定数毎に分けて、この所定数の第１抵抗が直線上に直列接続される第１抵抗列を複数並設し、各第１抵抗列の一端部の第１抵抗同士を２つの列毎にそれぞれ接続し、各第１抵抗列の他端部の第１抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の第１抵抗を蛇行状に直列接続し、
前記第２インターポレーション回路は、
前記複数の第２抵抗を所定数毎に分けて、この所定数の第２抵抗が直線上に直列接続される第２抵抗列を複数並設し、各第２抵抗列の一端部の第２抵抗同士を２つの列毎にそれぞれ接続し、各第２抵抗列の他端部の第２抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の第２抵抗を環状に接続した
ことを特徴とする記載のＡ／Ｄ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換回路に関し、更に詳細には並列型のＡ／Ｄ変換回路に関する。
【背景技術】
【０００２】
従来から、フォールディングアンプ及びインターポレーション(interpolation；補間)回路を用いた並列型のＡ／Ｄ変換回路（以下、「フォールディングＡＤＣ」と呼ぶ。）が知られている（例えば、非特許文献１参照）。
【０００３】
このフォールディングＡＤＣは、レベルの異なる複数の基準電圧及びその反転電圧を生成する基準電圧生成部と、これらの基準電圧及びその反転電圧とアナログ入力信号とからそれぞれ正相信号及びその逆相信号からなる差動信号（以下、「フォールディング信号」という。）を生成する複数のフォールディングアンプと、これらのフォールディングアンプから出力されるフォールディング信号をインターポレーション（補間）するインターポレーション回路と、このインターポレーション回路によって生成される複数の補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とから構成される。
【０００４】
フォールディングＡＤＣは、このように複数のコンパレータを並列に多数配置し、これらを同時に動作させることにより、高速なアナログ−デジタル変換動作を実現することができる。
【０００５】
ところで、フォールディングＡＤＣのインターポレーション回路は、フォールディングアンプから出力される複数のフォールディング信号から複数の補間信号を生成する複数の抵抗からなる。すなわち、複数の抵抗により補間を行うのである（以下、このような補間を「抵抗インターポレーション」と呼ぶ。）。
【０００６】
抵抗インターポレーションは、ある２つの信号の正相信号及び逆相信号を組み合わせて補間信号を生成するものである。すなわち、非特許文献１に記載されているように、２つのフォールディングアンプから出力されるフォールディング信号である正相信号及び逆相信号を組み合わせて補間信号を生成するのである。
【０００７】
図１３に示すように、２つのフォールディング信号（ここでは、理想信号波形である正弦波としている）の正相信号Ｑ，Ｉと、その逆相信号ＸＱ，ＸＩとを用いることにより、点線で示した区間の補間信号を得るものであり、さらに正相信号Ｑ，Ｉ及びその逆相のＸＱ，ＸＩを用いて、２つのフォールディング信号から４倍の補間信号を得るものである。
【０００８】
図１３に示した補間信号は、図１４に示すようなインターポレーション回路１０１により得ることできる。
【０００９】
すなわち、インターポレーション回路１０１は、正相信号Ｑと逆相信号ＸＩとの間に直列に接続された抵抗Ｒ１０１〜Ｒ１０４と，逆相信号ＸＱと正相信号Ｉとの間に直列に接続された抵抗Ｒ１１１〜Ｒ１１４と，正相信号Ｑと正相信号Ｉとの間に直列に接続された抵抗Ｒ１２１〜Ｒ１２４と，逆信号ＸＱと逆相信号ＸＩとの間に直列に接続された抵抗Ｒ１３１〜Ｒ１３４とから構成される。そして、各抵抗間の電圧（Ｖ１〜Ｖ６，ＸＶ１〜ＸＶ６）及び正相信号Ｑ，Ｉと逆相信号ＸＱ，ＸＩが補間信号としてインターポレーション回路１０１から出力される。
【００１０】
このように、インターポレーション回路１０１では、２つのフォールディング信号の正相信号Ｑ，Ｉ及びその逆相信号ＸＱ，ＸＩとから４倍の補間信号を得ることができる。
【００１１】
ところが、図１４に示すインターポレーション回路１０１では、抵抗Ｒ１０４と逆相信号ＸＩとの接続線と、抵抗Ｒ１１４と逆相信号ＸＩとの接続線とが、他の接続線に比べて長くなってしまう。
【００１２】
そのため、正相信号Ｉ及びその逆相信号ＸＩに対する寄生成分（抵抗成分Ｒｐ１,容量成分Ｃｐ１）は、正相信号Ｑ，その逆相信号ＸＱ及び補間信号Ｖ１〜Ｖ６，ＸＶ１〜ＸＶ６に対する寄生成分（抵抗成分Ｒｐ２、容量成分Ｃｐ２）と比べて極端に大きくなってしまう。
【００１３】
この寄生成分（抵抗成分Ｒｐ１,容量成分Ｃｐ１）の大きさは、図１５に示すように、フォルダーブロック１００におけるフォールディングアンプ１１０−１〜１１０−Ｎａｍｐの個数Ｎａｍｐと、フォールディングアンプ出力間の抵抗ブロック１１１〜１１４内の抵抗数Ｎｉｎｔ（ここでは、４個）とに依存する。すなわち、フォールディングアンプの個数Ｎａｍｐに抵抗ブロック内の抵抗数Ｎｉｎｔを乗じた数（Ｎａｍｐ×Ｎｉｎｔ）に比例して大きくなってしまう。
【００１４】
このように、大きな寄生成分（抵抗成分Ｒｐ１,容量成分Ｃｐ１）が生じると、インターポレーション回路１０１から出力される信号の歪が大きくなってしまい、結果的に、フォールディングＡＤＣの精度が悪化してしまうことになる。
【００１５】
また、非特許文献２や非特許文献３に記載されているように、フォルダーブロック及びインターポレーション回路からなるフォルダー・インターポレーションブロックを２段に縦続することによって高速化及び高精度化しようとするものがあるが、このようなフォールディングＡＤＣについても上記と同様に大きな寄生成分（抵抗成分Ｒｐ１,容量成分Ｃｐ１）が生じてしまい、フォールディングＡＤＣの精度が更に悪化してしまうことになる。
【００１６】
そこで、図１６に示すように、インターポレーション回路における抵抗間の配線（以下、「抵抗配線」とする。）に付随する抵抗成分を考慮して、抵抗及び抵抗配線を配置したＡ／Ｄ変換回路が提案されている（特許文献１参照。）。
【００１７】
また、この特許文献１に記載のＡ／Ｄ変換回路においては、抵抗配線による寄生成分のうち、抵抗成分のみならず容量成分をも同等になるように抵抗配線を配置している。
【００１８】
このように、特許文献１のインターポレーション回路を用いたＡ／Ｄ変換回路においては、抵抗配線による寄生成分を同等になるように配置することにより、Ａ／Ｄ変換回路の精度を向上させるようにしている。
【非特許文献１】A.A.Abidi外，“A 10-b, 75-MHz Two-Stage Pipelined Bipolar AD Converter”，IEEEJOURNAL OF SOLID-STATE CIRCUITS，VOL. 28,NO.12，DECEMBER 1993，pp1187-1197
【非特許文献２】Pieter VorenKamp外，”A 12-b, 60-MSample/s Cascaded Folding and Interpolating ADC”IEEE Journal of Solid-State Circuits, 1997
【非特許文献３】Klaas Bult外，”An Embedded 240-mW 10-b 50-MS/s CMOS ADC in 1-mm2”，IEEE Journal of Solid-State Circuits, 1997
【特許文献１】特開２００１−７７０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、特許文献１に記載のＡ／Ｄ変換回路では、次のような課題が生じる。
【００２０】
まず第１に、図１６に示すように、特許文献１に記載のＡ／Ｄ変換回路では、インターポレーション回路内の抵抗間を複数回折り曲げた抵抗配線により接続していることから、配線長が長くなってしまう。
【００２１】
しかも、図１７に示すように、特許文献１に記載のＡ／Ｄ変換回路では、異なる抵抗配線間が近接する部分が多数存在することから、多数のカップリング容量が発生してしまう。従って、フォールディングＡＤＣの精度の向上を十分に達成することができない。
【００２２】
第２に、特許文献１に記載のＡ／Ｄ変換回路では、図１６に示すように、図面視で左右が略対称の配線構造となることから、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造するときには、ばらつきが大きくなってしまう。これは、ＣＭＯＳプロセスにおいて、ソース・ドレイン領域への不純物導入を斜めイオン注入に行うために生じるものである。
【課題を解決するための手段】
【００２３】
本発明の解決しようとする課題は以上の如くであり、かかる課題を解決するために、請求項１に記載の発明は、それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数のフォールディングアンプと、複数の抵抗を有し、前記フォールディングアンプの出力から複数の同相及び逆相の補間信号を生成するインターポレーション回路と、このインターポレーション回路によって生成される補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えたＡ／Ｄ変換回路において、前記インターポレーション回路は、前記複数の抵抗を所定数毎に分けて、この所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎にそれぞれ接続し、各抵抗列の他端部の抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の抵抗を環状に接続したことを特徴とする。
【００２４】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記複数のコンパレータは、当該Ａ／Ｄ変換回路への入力信号であって、低位基準電圧から高位基準電圧までの入力信号にそれぞれ対応しており、前記低位基準電圧の入力信号に対応するコンパレータから前記低位基準電圧と前記高位基準電圧との中間の入力信号に対応するコンパレータにかけて順に前記抵抗列に沿って所定方向に並べ、前記中間の入力信号に対応するコンパレータから前記高位基準電圧の入力信号に対応するコンパレータにかけて順に前記所定方向と逆方向に並べて配列したことを特徴とする。
【００２５】
また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記複数のフォールディングアンプは、それぞれ低位基準電圧から高位基準電圧までの間の所定電圧間隔毎の基準電圧と前記アナログ入力信号とにより正相のフォールディング信号を生成し、前記所定電圧間隔毎の基準電圧の逆相電圧と前記アナログ入力信号の逆相信号とにより逆相のフォールディング信号を生成するものであり、前記複数のフォールディングアンプを、前記所定電圧間隔の開始位置を前記低位基準電圧とする第１番目のフォールディングアンプと、この第１番目のフォールディングアンプから順に前記開始位置を高位側にずらした第２番目から第Ｎ番目までのフォールディングアンプとにより構成し、前記第１番目のフォールディングアンプからＮ／２番目のフォールディングアンプにかけて順に前記抵抗列に沿って所定方向に並べ、Ｎ／２＋１番目のフォールディングアンプから前記第Ｎ番目のフォールディングアンプにかけて順に前記所定方向と逆方向に並べて配列したことを特徴とする。
【００２６】
また、請求項４に記載の発明は、それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数の第１フォールディングアンプと、複数の第１抵抗を有し、前記第１フォールディングアンプの出力から複数の同相及び逆相の第１補間信号を生成する複数の第１インターポレーション回路と、前記複数の第１補間信号からそれぞれ異なる正相及び逆相の第２フォールディング信号を生成して出力する複数の第２フォールディングアンプと、複数の第２抵抗を有し、前記第２フォールディングアンプの出力から複数の同相及び逆相の第２補間信号を生成する複数の第２インターポレーション回路と、前記第２補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えたＡ／Ｄ変換回路において、前記第１インターポレーション回路は、前記複数の第１抵抗を所定数毎に分けて、この所定数の第１抵抗が直線上に直列接続される第１抵抗列を複数並設し、各第１抵抗列の一端部の第１抵抗同士を２つの列毎にそれぞれ接続し、各第１抵抗列の他端部の第１抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の第１抵抗を蛇行状に直列接続し、前記第２インターポレーション回路は、前記複数の第２抵抗を所定数毎に分けて、この所定数の第２抵抗が直線上に直列接続される第２抵抗列を複数並設し、各第２抵抗列の一端部の第２抵抗同士を２つの列毎にそれぞれ接続し、各第２抵抗列の他端部の第２抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して前記複数の第２抵抗を環状に接続したことを特徴とする。
【発明の効果】
【００２７】
請求項１に記載の発明によれば、インターポレーション回路において、複数の抵抗を所定数毎に分けて、この所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎にそれぞれ接続し、各抵抗列の他端部の抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にでそれぞれ接続して複数の抵抗を環状に接続したので、インターポレーション回路内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。
【００２８】
また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【００２９】
また、請求項２に記載の発明によれば、低位基準電圧（ＶＲＢ）の入力信号に対応するコンパレータから低位基準電圧（ＶＲＢ）と高位基準電圧（ＶＲＴ）との中間の入力信号に対応するコンパレータにかけて順にインターポレーション回路の抵抗列に沿って所定方向に並べ、中間入力信号に対応するコンパレータから高位基準電圧（ＶＲＴ）の入力信号に対応するコンパレータにかけて順に所定方向と逆方向に並べて配列したので、インターポレーション回路から複数のコンパレータへの接続を折り曲げることなく行うことが可能となる。
【００３０】
また、請求項３に記載の発明によれば、それぞれ低位基準電圧から高位基準電圧までの間の所定電圧間隔毎の基準電圧とアナログ入力信号とにより正相のフォールディング信号を生成し、所定電圧間隔毎の基準電圧の逆相電圧と前記アナログ入力信号の逆相信号とにより逆相のフォールディング信号を生成するものであり、複数のフォールディングアンプを、所定電圧間隔の開始位置を低位基準電圧とする第１番目のフォールディングアンプと、この第１番目のフォールディングアンプから順に開始位置を高位側にずらした第２番目から第Ｎ番目までのフォールディングアンプとにより構成し、第１番目のフォールディングアンプからＮ／２番目のフォールディングアンプにかけて順に前記抵抗列に沿って所定方向に並べ、Ｎ／２＋１番目のフォールディングアンプから第Ｎ番目のフォールディングアンプにかけて順に前記所定方向と逆方向に並べて配列したので、インターポレーション回路から複数のコンパレータへの接続を折り曲げることなく行うことが可能となる。
【００３１】
また、請求項４に記載の発明によれば、第１インターポレーション回路において、複数の第１抵抗を所定数毎に分けて、この所定数の第１抵抗が直線上に直列接続される第１抵抗列を複数並設し、各第１抵抗列の一端部の第１抵抗同士を２つの列毎にそれぞれ接続し、各第１抵抗列の他端部の第１抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して複数の第１抵抗を蛇行状に直列接続したので、複数の第１フォールディングアンプから後段の第２フォールディングアンプへの接続を折り曲げることなく行うことが可能となり、後段の第２フォールディングアンプへの接続が極めて短くとなることから寄生容量を小さくすることができる。また、第２インターポレーション回路において、複数の第２抵抗を所定数毎に分けて、この所定数の第２抵抗が直線上に直列接続される第２抵抗列を複数並設し、各第２抵抗列の一端部の第２抵抗同士を２つの列毎にそれぞれ接続し、各第２抵抗列の他端部の第２抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して複数の第２抵抗を環状に接続したので、第２インターポレーション回路内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【発明を実施するための最良の形態】
【００３２】
本発明の実施形態におけるＡ／Ｄ変換回路は、それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数のフォールディングアンプと、複数の抵抗を有し、フォールディングアンプの出力から複数の同相及び逆相の補間信号を生成するインターポレーション回路と、このインターポレーション回路によって生成される補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えている。
【００３３】
しかも、インターポレーション回路は、複数の抵抗を所定数毎に分けて、この所定数の抵抗が直線上に直列接続される抵抗列を複数設け、各抵抗列の一端部の抵抗同士を２つの列毎（第１の列の組み合わせ毎）にそれぞれ接続し、各抵抗列の他端部の抵抗同士を第１の列の組み合わせとは異なる組み合わせの２つの列毎（第２の列の組み合わせ毎）にそれぞれ接続して複数の抵抗を環状に直列接続している。
【００３４】
したがって、インターポレーション回路内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。
【００３５】
また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【００３６】
また、複数のコンパレータは、当該Ａ／Ｄ変換回路への入力信号であって、低位基準電圧から高位基準電圧までの入力信号にそれぞれ対応しており、低位基準電圧の入力信号に対応するコンパレータから低位基準電圧と高位基準電圧との中間の入力信号に対応するコンパレータにかけて順に抵抗列に沿って所定方向に並べ、中間の入力信号に対応するコンパレータから高位基準電圧の入力信号に対応するコンパレータにかけて順に所定方向と逆方向に並べて配列している。
【００３７】
その結果、インターポレーション回路から複数のコンパレータへの接続を折り曲げることなく行うことが可能となる。
【００３８】
また複数のフォールディングアンプは、それぞれ低位基準電圧から高位基準電圧までの間の所定電圧間隔毎の基準電圧とアナログ入力信号とにより正相のフォールディング信号を生成し、所定電圧間隔毎の基準電圧の逆相電圧とアナログ入力信号の逆相信号とにより逆相のフォールディング信号を生成するものであり、複数のフォールディングアンプを、所定電圧間隔の開始位置を低位基準電圧とする第１番目のフォールディングアンプと、この第１番目のフォールディングアンプから順に開始位置を高位側にずらした第２番目から第Ｎ番目までのフォールディングアンプとにより構成し、第１番目のフォールディングアンプからＮ／２番目のフォールディングアンプにかけて順に抵抗列に沿って所定方向に並べ、Ｎ／２＋１番目のフォールディングアンプから第Ｎ番目のフォールディングアンプにかけて順に所定方向と逆方向に並べて配列している。
【００３９】
その結果、複数のフォールディングアンプからインターポレーション回路への接続を折り曲げることなく行うことが可能となる。
【００４０】
また、本発明の実施形態における別のＡ／Ｄ変換回路は、それぞれ異なる基準電圧とアナログ入力信号とにより正相及び逆相のフォールディング信号を生成して出力する複数の第１フォールディングアンプと、複数の第１抵抗を有し、第１フォールディングアンプの出力から複数の同相及び逆相の第１補間信号を生成する複数の第１インターポレーション回路と、複数の第１補間信号からそれぞれ異なる正相及び逆相の第２フォールディング信号を生成して出力する複数の第２フォールディングアンプと、複数の第２抵抗を有し、第２フォールディングアンプの出力から複数の同相及び逆相の第２補間信号を生成する複数の第２インターポレーション回路と、第２補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路とを備えている。
【００４１】
そして、第１インターポレーション回路は、複数の第１抵抗を所定数毎に分けて、この所定数の第１抵抗が直線上に直列接続される第１抵抗列を複数並設し、各第１抵抗列の一端部の第１抵抗同士を２つの列毎（第３の列の組み合わせ毎）にそれぞれ接続し、各第１抵抗列の他端部の第１抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎（第４の列の組み合わせ毎）にそれぞれ接続して前記複数の第１抵抗を蛇行状に直列接続している。
【００４２】
その結果、複数の第１フォールディングアンプから後段の第２フォールディングアンプへの接続を折り曲げることなく行うことが可能となり、後段の第２フォールディングアンプへの接続が極めて短くとなることから寄生容量を小さくすることができる。
【００４３】
また、第２インターポレーション回路は、複数の第２抵抗を所定数毎に分けて、この所定数の第２抵抗が直線上に直列接続される第２抵抗列を複数並設し、各第２抵抗列の一端部の第２抵抗同士を２つの列毎（第５の列の組み合わせ毎）にそれぞれ接続し、各第２抵抗列の他端部の第２抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎（第６の列の組み合わせ毎）にそれぞれ接続して前記複数の第２抵抗を環状に接続している。
【００４４】
したがって、第２インターポレーション回路内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【００４５】
（第１実施形態）
以下において図面に基づいて本発明の第１実施形態を詳説する。図１は本発明の第１実施形態に係るＡ／Ｄ変換回路１の概略を示すブロック図である。なお、本第１実施形態においては、上位３ビット、下位４ビットのフォールディングＡＤＣを一例に挙げて説明する。
【００４６】
図１に示すように、Ａ／Ｄ変換回路１は、正相の基準電圧Ｖｒ１〜Ｖｒ６４及びその逆相の基準電圧ＸＶｒ１〜ＸＶｒ６４を生成する基準電圧生成部２と、上位３ビットに対応する信号を出力するための上位ビット変換部３と、上位ビット変換部３から出力される信号をエンコードするエンコーダ回路４と、下位４ビットに対応する信号を出力するための下位ビット変換部５と、下位ビット変換部５から出力される信号をエンコードするエンコーダ回路６とを備えている。
【００４７】
また、下位ビット変換部５には、複数のフォールディングアンプを有するフォルダーブロック１０と、複数の抵抗を有するインターポレーション回路１１と、複数のコンパレータ（比較器）１３ａ〜１３ｐとを備えている。
【００４８】
ここで、上位３ビットについては、公知の変換部及びエンコーダ回路であり、本発明の特徴部分ではないため詳細な説明を省略し、下位４ビットに関する部分について以下詳細に説明する。
【００４９】
下位４ビットの変換は、フォルダーブロック１０とインターポレーション回路１１によって行われる。４ビットの変換を行うためには１５個のゼロクロス信号が必要となる。１５個のゼロクロス信号を生成するために必要なフォールディングアンプ数Ｎａｍｐとインターポレーション数Ｎｉｎｔを図２に示す。
【００５０】
図２に示すように、下位４ビットの変換において、フォールディングアンプ数Ｎａｍｐとインターポレーション数Ｎｉｎｔの組み合わせは複数あるが、本第１実施形態においては、フォールディングアンプ数Ｎａｍｐが８個で、インターポレーション数Ｎｉｎｔが２個である組み合わせとして、図３を参照してその構成を具体的に説明する。
【００５１】
図３に示すように、フォルダーブロック１０は、それぞれ異なる基準電圧と正相及び逆相のアナログ入力信号とをそれぞれ入力し、それぞれ位相の異なる正相信号及びその逆相信号からなるフォールディング信号を生成して出力する複数のフォールディングアンプ１４ａ〜１４ｈとを備えている。
【００５２】
基準電圧生成部２は、図４（ａ）に示すように、低位基準電圧（ＶＲＢ）と高位基準電圧（ＶＲＴ）との間に、６３個の抵抗Ｒ１０が直列に接続されており、各抵抗Ｒ１０間から引き出したタップ電圧と低位基準電圧（ＶＲＢ）と高位基準電圧（ＶＲＴ）とにより正相の基準電圧Ｖｒ１〜Ｖｒ６４を生成している。このように構成しているため、正相の基準電圧Ｖｒ１〜Ｖｒ６４は、低位基準電圧（ＶＲＢ）であるＶｒ１から順に高位基準電圧（ＶＲＴ）であるＶｒ６４にかけて均等間隔で電圧が高くなる電圧となる。
【００５３】
また、基準電圧生成部２は、図４（ｂ）に示すように、低位基準電圧（ＶＲＢ）と高位基準電圧（ＶＲＴ）との間に、６３個の抵抗Ｒ１０が直列に接続されており、各抵抗Ｒ１０間から引き出したタップ電圧と低位基準電圧（ＶＲＢ）と高位基準電圧（ＶＲＴ）とにより逆相の基準電圧ＸＶｒ６４〜ＸＶｒ１を生成している。このように構成しているため、逆相の基準電圧ＸＶｒ１〜ＸＶｒ６４は、高位基準電圧（ＶＲＴ）であるＸＶｒ１から順に低位基準電圧（ＶＲＢ）であるＸＶｒ６４にかけて均等間隔で電圧が低くなる電圧となる。
【００５４】
このように、基準電圧生成部２は、低位基準電圧（ＶＲＢ）から高位基準電圧（ＶＲＴ）にかけて均等間隔で電圧が高くなる正相の基準電圧Ｖｒ１〜Ｖｒ６４と、これら基準電圧Ｖｒ１〜Ｖｒ６４の逆相である基準電圧ＸＶｒ１〜ＸＶｒ６４とを生成して複数のフォールディングアンプ１４ａ〜１４ｈに出力する。
【００５５】
複数のフォールディングアンプ１４ａ〜１４ｈは、それぞれ基準電圧Ｖｒ（８Ｎ＋１）／ＸＶｒ（８Ｎ＋１），Ｖｒ（８Ｎ＋２）／ＸＶｒ（８Ｎ＋２），Ｖｒ（８Ｎ＋３）／ＸＶｒ（８Ｎ＋３），Ｖｒ（８Ｎ＋４）／ＸＶｒ（８Ｎ＋４），Ｖｒ（８Ｎ＋５）／ＸＶｒ（８Ｎ＋５），Ｖｒ（８Ｎ＋６）／ＸＶｒ（８Ｎ＋６），Ｖｒ（８Ｎ＋７）／ＸＶｒ（８Ｎ＋７），Ｖｒ（８Ｎ＋８）／ＸＶｒ（８Ｎ＋８）を入力する。ここで、Ｎは、０〜７までの整数である。そして、各フォールディングアンプ１４ａ〜１４ｈは、Ｎ＝０，２，４，６の基準電圧と入力電圧Ｖｉｐ（Ｖｉｎ）とを比較した結果を加算し、Ｎ＝１，３，５，７の基準電圧と入力電圧Ｖｉｐ（Ｖｉｎ）とを比較した結果を減算することによって、フォールディング信号ＶＦＡ１／ＸＶＦＡ１〜ＶＦＡ８／ＸＶＦＡ８（図５参照）を生成して出力する。
【００５６】
このように、各フォールディングアンプ１４ａ〜１４ｈは、それぞれ低位基準電圧ＶＲＢから高位基準電圧ＶＲＴまでの間の第１所定電圧間隔毎（ここでは、高位基準電圧ＶＲＴと低位基準電圧ＶＲＢとの電位差を８で割った数）の基準電圧とアナログ入力信号Ｖｉｐにより正相のフォールディング信号ＦＡ１〜ＶＦＡ８を生成し、第１所定電圧間隔の基準電圧の逆相電圧と逆相のアナログ入力信号Ｖｉｎにより逆相のフォールディング信号ＸＶＦＡ１〜ＸＶＦＡ８を生成するものであり、複数のフォールディングアンプ１４ａ〜１４ｈを、所定電圧間隔の開始位置を低位基準電圧ＶＲＢとする第１番目のフォールディングアンプと、この第１番目のフォールディングアンプ１４aから順に前記開始位置を高位側に一基準電圧ずらした第２番目から第８番目までのフォールディングアンプ１４ｂ〜１４ｈとにより構成している。
【００５７】
また、インターポレーション回路１１は、複数の抵抗Ｒ１〜Ｒ１６，Ｒ１’〜Ｒ１６’を備えている。
【００５８】
このインターポレーション回路１１は、複数の抵抗Ｒ１〜Ｒ１６，Ｒ１’〜Ｒ１６’を所定数（フォールディングアンプ数Ｎａｍｐにインターポレーション数Ｎｉｎｔを乗じた数を２で割った数。Ｎａｍｐ×Ｎｉｎｔ／２）毎に分けて、この所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎（第１の列の組み合わせ毎）にそれぞれ接続し、各抵抗列の他端部の抵抗同士を第１の列の組み合わせとは異なる組み合わせの２つの列毎（第２の列の組み合わせ毎）にそれぞれ接続して前記複数の抵抗をとぐろ型の環状に直列接続している。
【００５９】
すなわち、直列接続された複数の抵抗Ｒ１〜Ｒ１６，Ｒ１’〜Ｒ１６’の計３２個の抵抗を８個ずつに分けて複数列を形成し、８個目と９個目を折り返すように両端を接続し、さらに１６個目と１７個目を折り返すように両端を接続すると共に、２４個目と２５個目を折り返すようにその両端を接続する。ここでの抵抗列は、Ｒ１〜Ｒ８,Ｒ９〜Ｒ１６,Ｒ１’〜Ｒ８’,Ｒ９’〜Ｒ１６‘の計４列となる。
【００６０】
このように、Ｎａｍｐ個のフォルダーブロック１０の出力間をＮｉｎｔ倍に補間する場合に（Ｎａｍｐ×Ｎｉｎｔ×２）個の抵抗を直列接続することになるが、これらの直列抵抗を(Ｎａｍｐ×Ｎｉｎｔ／２）毎に折り返すことにより、インターポレーション回路１１内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。
【００６１】
また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【００６２】
また、複数のコンパレータ１３ａ〜１３ｐは、低位基準電圧ＶＲＢから高位基準電圧ＶＲＴまでのＡ／Ｄ変換回路１の入力信号にそれぞれ対応しており、低位基準電圧ＶＲＢの入力信号に対応するコンパレータ１３ａから低位基準電圧ＶＲＢと高位基準電圧ＶＲＴとの中間の入力信号に対応するコンパレータ１３ｈにかけて順に抵抗列に沿って所定方向に並べ、中間の入力信号に対応するコンパレータ１３ｉから高位基準電圧ＶＲＴの入力信号に対応するコンパレータ１３ｐにかけて順に所定方向と逆方向に並べて配列している。
その結果、インターポレーション回路１１から複数のコンパレータ１３ａ〜ｐへの接続を折り曲げることなく行うことが可能となる。
【００６３】
なお、図３において、コンパレータ１３ｐは他の信号線と同様に負荷を同等にするために接続しているものであるが、デジタル変換に使用しなければエンコーダ回路６に接続する必要はない。
【００６４】
また、複数のフォールディングアンプ１４ａ〜１４ｈは、それぞれ低位基準電圧ＶＲＢから高位基準電圧ＶＲＴまでの間の所定電圧間隔毎の基準電圧と正相のアナログ入力信号Ｖｉｐとにより正相のフォールディング信号を生成し、所定電圧間隔毎の基準電圧の逆相電圧と逆相のアナログ入力信号Ｖｉｐの逆相信号Ｖｉｎとにより逆相のフォールディング信号を生成するものであり、複数のフォールディングアンプ１４ａ〜１４ｈを、所定電圧間隔の開始位置を低位基準電圧とする第１番目のフォールディングアンプ１４ａと、この第１番目のフォールディングアンプ１４ａから順に開始位置を高位側にずらした第２番目から第８番目までのフォールディングアンプ１４ｂ〜１４ｈとにより構成し、第１番目のフォールディングアンプから４番目のフォールディングアンプにかけて順に抵抗列に沿って所定方向に並べ、５番目のフォールディングアンプから第８番目のフォールディングアンプにかけて順に所定方向と逆方向に並べて配列している。
【００６５】
その結果、複数のフォールディングアンプ１４ａ〜１４ｈからインターポレーション回路１１への接続を折り曲げることなく行うことが可能となる。
【００６６】
（第２実施形態）
以下において図面に基づいて本発明の第２実施形態を詳説する。第１実施形態では、１段のフォルダー・インターポレーション構成について説明したが、第２実施形態においては、２段のフォルダー・インターポレーション構成について説明する。図６は本発明の第２実施形態に係るＡ／Ｄ変換回路２０の概略を示すブロック図、図７は第２実施形態のＡ／Ｄ変換回路２０の一部分を示すブロック図である。なお、本第２実施形態においては、上位３ビット、下位４ビットのフォールディングＡＤＣを一例に挙げて説明する。
【００６７】
図６に示すように、Ａ／Ｄ変換回路２０は、基準電圧Ｖｒ１〜Ｖｒ９を生成する基準電圧生成部３０と、上位３ビットに対応する信号を出力するための上位ビット変換部３１と、上位ビット変換部３から出力される信号をエンコードするエンコーダ回路３３と、下位４ビットに対応する信号を出力するための下位ビット変換部３２と、下位ビット変換部３２から出力される信号をエンコードするエンコーダ３４とを備えている。
【００６８】
また、下位ビット変換部３２には、複数の第１フォールディングアンプを有する第１フォルダーブロック４２と、複数の第１抵抗を有する第１インターポレーション回路４３とからなる第１フォルダー・インターポレーション回路４０を備えている。更に、複数の第２フォールディングアンプを有する第２フォルダーブロック４４と複数の第２抵抗を有する第２インターポレーション回路４５とからなる第２フォルダー・インターポレーション回路４１と、複数のコンパレータ（比較器）５２ａ〜５２ｐとを備えている。
【００６９】
ここで、上位３ビットであることから、フォールディング信号は８回折り返す必要がある。フォールディング信号の折り返し信号を２段のフォルダー・インターポレーションで行う場合、図７に示すように前段に３組の第１フォールディングアンプ５０ａ〜５０ｃを有する第１フォルダー・インターポレーション回路４０を、後段に４組の第２フォールディングアンプ５１ａ〜５１ｄを有する第２フォルダー・インターポレーション回路４１を設け、これらを２段縦続にすることにより、図１０に示すような８回折り返したフォールディング信号を得ることができる。
【００７０】
基準電圧生成部３０では、入力正相信号Ｖｉｐおよびその逆相信号Ｖｉｎをデジタル変換可能な電圧範囲であるＶＲＢ〜ＶＲＴ間を等間隔にＶＲＢ側から分けて、正相の基準電圧Ｖｒ１〜Ｖｒ９及びその逆相の基準電圧ＸＶｒ１〜ＸＶｒ９を出力する。
【００７１】
そして、初段の第１フォルダー・インターポレーション回路４０では、それぞれ基準電圧が（Ｖｒ１／ＸＶｒ１，Ｖｒ４／ＸＶｒ４，Ｖｒ７／ＸＶｒ７），（Ｖｒ２／ＸＶｒ２，Ｖｒ５／ＸＶｒ５，Ｖｒ８／ＸＶｒ８），（Ｖｒ３／ＸＶｒ３，Ｖｒ６／ＸＶｒ６，Ｖｒ９／ＸＶｒ９）である３組の第１フォールディングアンプ５０ａ〜５０ｃの出力（ＶＯ１／ＸＶＯ１，ＶＯ５／ＸＶＯ５，ＶＯ９／ＸＶＯ９）を４倍の抵抗インターポレーションにより３回フォールディングで４個のゼロクロス信号を得る。
【００７２】
次に、後段の第２フォルダー・インターポレーション回路４１では、８回のフォールディング信号を得るために、初段の第１フォルダー・インターポレーション回路４０から出力されるフォールディング信号（３×４＝１２個の信号。ＶＯ１／ＸＶＯ１〜ＶＯ１２／ＸＶＯ１２）をＶＲＢ側から（ＶＯ１／ＸＶＯ１，ＶＯ５／ＸＶＯ５，ＶＯ９／ＸＶＯ９）,（ＶＯ２／ＸＶＯ２，ＶＯ６／ＸＶＯ６，ＶＯ１０／ＸＶＯ１０），（ＶＯ３／ＸＶＯ３，ＶＯ７／ＸＶＯ７，ＶＯ１１／ＸＶＯ１１），（ＶＯ４／ＸＶＯ４，ＶＯ８／ＸＶＯ８，ＶＯ１２／ＸＶＯ１２）の組み合わせの４組のフォールディングアンプを用いている。さらに４組のフォールディングアンプから出力される４つのフォールディング信号（ＶＡ１／ＸＶＡ１〜ＶＡ４／ＸＶＡ４）を４倍の抵抗インターポレーションにより１６個のゼロクロス信号になり、コンパレータ５２ａ〜５２ｐを用いて判定することり下位４ビットのＡ／Ｄ変換ができる。
【００７３】
以上のように構成されるＡ／Ｄ変換回路２０について、更に具体的な構成を図７を参照して説明する。
【００７４】
図７に示すように、基準電圧生成部３０は、入力される低位基準電圧ＶＲＢと高位基準電圧ＶＲＴとから低位基準電圧ＶＲＢから高位基準電圧ＶＲＴにかけて等分した正相の基準電圧Ｖｒ１〜Ｖｒ９とその逆相の基準電圧ＸＶｒ１〜ＸＶｒ９を生成して第１フォルダーブロック４２に出力する。なお、Ａ／Ｄ変換回路２０は、上述のように電圧ＶＲＢ〜ＶＲＴの範囲の入力信号をデジタル信号に変換するものである。
【００７５】
第１フォルダーブロック４２は、複数の第１フォールディングアンプ５０ａ〜５０ｃから構成されている。
【００７６】
第１フォールディングアンプ５０ａは、正相の入力信号Ｖｉｐ（図８（ｄ）参照）と基準電圧Ｖｒ１とを比較するアンプ６１ａと、正相の入力信号Ｖｉｐと基準電圧Ｖｒ４とを比較するアンプ６１ｂと，正相の入力信号Ｖｉｐと基準電圧Ｖｒ７とを比較するアンプ６１ｃとを備えており、アンプ６１ａとアンプ６１ｃの出力を加算し、アンプ６１ｂの出力を減算して正相信号ＶＯ１を出力する。このように出力される正相信号ＶＯ１は、図８（ｃ）に示すように、基準電圧Ｖｒ１，Ｖｒ４，Ｖｒ７にゼロクロス点がある。
【００７７】
また、第１フォールディングアンプ５０ａは、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ１とを比較するアンプ６１ａと、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ４とを比較するアンプ６１ｂと，逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ７とを比較するアンプ６１ｃとを備えており、アンプ６１ａとアンプ６１ｃの出力を加算し、アンプ６１ｂの出力を減算して正相信号ＶＯ１の逆相となる逆相信号ＸＶＯ１を出力する。
【００７８】
第１フォールディングアンプ５０ｂは、正相の入力信号Ｖｉｐと基準電圧Ｖｒ２とを比較するアンプ６２ａと、正相の入力信号Ｖｉｐと基準電圧Ｖｒ５とを比較するアンプ６２ｂと，正相の入力信号Ｖｉｐと基準電圧Ｖｒ８とを比較するアンプ６２ｃとを備えており、アンプ６２ａとアンプ６２ｃの出力を加算し、アンプ６２ｂの出力を減算して正相信号ＶＯ５を出力する。このように出力される正相信号ＶＯ５は、図８（ｂ）に示すように、基準電圧Ｖｒ２，Ｖｒ５，Ｖｒ８にゼロクロス点がある。
【００７９】
また、第１フォールディングアンプ５０ｂは、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ２とを比較するアンプ６２ａと、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ５とを比較するアンプ６２ｂと，逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ８とを比較するアンプ６２ｃとを備えており、アンプ６２ａとアンプ６２ｃの出力を加算し、アンプ６２ｂの出力を減算して正相信号ＶＯ５の逆相となる逆相信号ＸＶＯ５を出力する。
【００８０】
第１フォールディングアンプ５０ｃは、正相の入力信号Ｖｉｐと基準電圧Ｖｒ３とを比較するアンプ６３ａと、正相の入力信号Ｖｉｐと基準電圧Ｖｒ６とを比較するアンプ６３ｂと，正相の入力信号Ｖｉｐと基準電圧Ｖｒ９とを比較するアンプ６３ｃとを備えており、アンプ６３ａとアンプ６３ｃの出力を加算し、アンプ６３ｂの出力を減算して正相信号ＶＯ９を出力する。このように出力される正相信号ＶＯ９は、図８（ａ）に示すように、基準電圧Ｖｒ３，Ｖｒ６，Ｖｒ９にゼロクロス点がある。
【００８１】
また、第１フォールディングアンプ５０ｃは、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ３とを比較するアンプ６３ａと、逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ６とを比較するアンプ６３ｂと，逆相の入力信号Ｖｉｎと基準電圧ＸＶｒ９とを比較するアンプ６３ｃとを備えており、アンプ６３ａとアンプ６３ｃの出力を加算し、アンプ６３ｂの出力を減算して正相信号ＶＯ９の逆相となる逆相信号ＸＶＯ９を出力する。
【００８２】
第１インターポレーション回路４３は、第１抵抗Ｒａ１〜Ｒａ１２，Ｒｂ１〜Ｒｂ１２から構成されており、これらの第１抵抗によって補間信号ＶＯ１〜ＶＯ１２が生成され、図９に示すように、１２個のフォールディング波形を取得することができる。
【００８３】
この第１インターポレーション回路４３は、複数の第１抵抗Ｒａ１〜Ｒａ１２，Ｒｂ１〜Ｒｂ１２を所定数毎に分けて、この所定数の第１抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の第１抵抗同士を２つの列毎（第３の列の組み合わせ毎）にそれぞれ接続し、各抵抗列の他端部の第１抵抗同士を第３の列の組み合わせとは異なる組み合わせの２つの列毎（第４の列の組み合わせ毎）にそれぞれ接続して複数の第１抵抗Ｒａ１〜Ｒａ１２，Ｒｂ１〜Ｒｂ１２を蛇行状に直列接続している。
【００８４】
ここで、第１インターポレーション回路４３におけるフォールディングアンプ数をＮａｍｐ２、インターポレーション数をＮｉｎｔ２とし、後段の第２フォルダー・インターポレーション回路４１がＮｆ１２倍のフォールディング信号を必要とすると、ここでの所定数とは、（Ｎａｍｐ２×Ｎｉｎｔ２）／（Ｎｆ１２×Ｎｉｎｔ２／２）となる。
【００８５】
ここで、Ｎａｍｐ２＝４、Ｎｉｎｔ２＝４、Ｎｆ１２＝４となることから、所定数は２となる。従って、図７に示すように、直列接続された複数の第１抵抗Ｒａ１〜Ｒａ１２，Ｒｂ１〜Ｒｂ１２の計２４個の第１抵抗を２個ずつに分けて複数列を形成し、２個目と３個目、４個目と５個目、６個目と７個目、８個目と９個目、１０個目と１１個目、１２個目と１３個目、１４個目と１５個目、１６個目と１７個目、１８個目と１９個目、２０個目と２１個目、２２個目と２３個目をそれぞれ折り返すように両端を接続すると共に、１個目と２４個目とを接続する。
【００８６】
このように、Ｎａｍｐ個の第１フォールディングアンプ５０ａ〜５０ｃの出力間をＮｉｎｔ倍に補間する場合にＮａｍｐ×Ｎｉｎｔ×２個の抵抗を直列接続することになるが、これらの直列抵抗を｛（Ｎａｍｐ２×Ｎｉｎｔ２）／（Ｎｆ１２×Ｎｉｎｔ２／２）｝毎に折り返すことにより、複数の第１フォールディングアンプ５０ａ〜５０ｃから後段の第２フォルダーブロック４４への接続を折り曲げることなく行うことが可能となり、後段の第２フォルダーブロック４４への接続が極めて短くとなることから寄生容量を小さくすることができる。
【００８７】
すなわち、従来であれば、基準電圧が（Ｖｒ１／ＸＶｒ１，Ｖｒ４／ＸＶｒ４，Ｖｒ７／ＸＶｒ７），（Ｖｒ２／ＸＶｒ２，Ｖｒ５／ＸＶｒ５，Ｖｒ８／ＸＶｒ８），（Ｖｒ３／ＸＶｒ３，Ｖｒ６／ＸＶｒ６，Ｖｒ９／ＸＶｒ９）である３組のフォールディングアンプ５０ａ'，５０ｃ'，５０ｂ'を順に配置し、図１１に示すような第２インターポレーション回路の構成としていたが、これでは、後段の第２フォルダーブロック４４への接続が交差して多数のカップリングが発生してしまい、寄生容量が増加してしまう。その結果、フォールディングＡＤＣの精度が悪化してしまっていた。
【００８８】
そこで、本第２実施形態のＡ／Ｄ変換回路２０では、上述のように第１フォールディングアンプ５０ａ〜５０ｃ及び第１インターポレーション回路４３の第１抵抗を配列したので（図１２参照）、後段の第２フォルダーブロック４４への接続が極めて短くなり寄生容量を小さくすることができる。
【００８９】
第２フォルダーブロック４４は、複数の第２フォールディングアンプ５１ａ〜５１ｄから構成されており、これらは、前段の第１フォルダー・インターポレーション回路４０から出力される正相信号ＶＯ１〜ＶＯ１２とその逆相信号ＸＶＯ１〜ＸＶＯ１２とからなるフォールディング信号を入力して、位相の異なる正相信号ＶＡ１〜ＶＡ４及びその逆相信号ＸＶＡ１〜ＸＶＡ４からなるフォールディング信号を生成して出力するものである。
【００９０】
第２フォールディングアンプ５１ａは、正相信号ＶＯ１と所定電圧とを比較するアンプ６４ａと、正相信号ＶＯ５と所定電圧とを比較するアンプ６４ｂと，正相信号ＶＯ９と所定電圧とを比較するアンプ６４ｃとを備えており、アンプ６４ａとアンプ６４ｃの出力を加算し、アンプ６４ｂの出力を減算して正相信号ＶＡ１を出力する。このように出力される正相信号ＶＡ１は、図１０（ｄ）に示すように、８回折り返したフォールディング信号（以下、「８回フォールディング信号」と呼ぶこともある。）である。
【００９１】
また、第２フォールディングアンプ５１ａは、逆相信号ＸＶＯ１と所定電圧とを比較するアンプ６４ａと、逆相信号ＸＶＯ５と所定電圧とを比較するアンプ６４ｂと，逆相信号ＸＶＯ９と所定電圧とを比較するアンプ６４ｃとを備えており、アンプ６４ａとアンプ６４ｃの出力を加算し、アンプ６４ｂの出力を減算して逆相信号ＸＶＡ１を出力する。
【００９２】
第２フォールディングアンプ５１ｂは、正相信号ＶＯ２と所定電圧とを比較するアンプ６５ａと、正相信号ＶＯ６と所定電圧とを比較するアンプ６５ｂと，正相信号ＶＯ１０と所定電圧とを比較するアンプ６５ｃとを備えており、アンプ６５ａとアンプ６５ｃの出力を加算し、アンプ６５ｂの出力を減算して正相信号ＶＡ２を出力する。このように出力される正相信号ＶＡ２を、図１０（ｃ）に示す。
【００９３】
また、第２フォールディングアンプ５１ｂは、逆相信号ＸＶＯ２と所定電圧とを比較するアンプ６５ａと、逆相信号ＸＶＯ６と所定電圧とを比較するアンプ６５ｂと，逆相信号ＸＶＯ１０と所定電圧とを比較するアンプ６６ｃとを備えており、アンプ６５ａとアンプ６６ｃの出力を加算し、アンプ６６ｂの出力を減算して逆相信号ＸＶＡ２を出力する。
【００９４】
第２フォールディングアンプ５１ｃは、正相信号ＶＯ３と所定電圧とを比較するアンプ６６ａと、正相信号ＶＯ７と所定電圧とを比較するアンプ６６ｂと，正相信号ＶＯ１１と所定電圧とを比較するアンプ６６ｃとを備えており、アンプ６６ａとアンプ６６ｃの出力を加算し、アンプ６６ｂの出力を減算して正相信号ＶＡ３を出力する。このように出力される正相信号ＶＡ３を、図１０（ｂ）に示す。
【００９５】
また、第２フォールディングアンプ５１ｃは、逆相信号ＸＶＯ３と所定電圧とを比較するアンプ６６ａと、逆相信号ＸＶＯ７と所定電圧とを比較するアンプ６６ｂと，逆相信号ＸＶＯ１１と所定電圧とを比較するアンプ６６ｃとを備えており、アンプ６６ａとアンプ６６ｃの出力を加算し、アンプ６６ｂの出力を減算して逆相信号ＸＶＡ３を出力する。
【００９６】
第２フォールディングアンプ５１ｄは、正相信号ＶＯ４と所定電圧とを比較するアンプ６７ａと、正相信号ＶＯ８と所定電圧とを比較するアンプ６７ｂと，正相信号ＶＯ１２と所定電圧とを比較するアンプ６７ｃとを備えており、アンプ６７ａとアンプ６７ｃの出力を加算し、アンプ６７ｂの出力を減算して正相信号ＶＡ４を出力する。このように出力される正相信号ＶＡ４を、図１０（ａ）に示す。
【００９７】
また、第２フォールディングアンプ５１ｄは、逆相信号ＸＶＯ４と所定電圧とを比較するアンプ６７ａと、逆相信号ＸＶＯ８と所定電圧とを比較するアンプ６７ｂと，逆相信号ＸＶＯ１２と所定電圧とを比較するアンプ６７ｃとを備えており、アンプ６７ａとアンプ６７ｃの出力を加算し、アンプ６７ｂの出力を減算して逆相信号ＸＶＡ４を出力する。
【００９８】
また、第２インターポレーション回路４５は、複数の第２抵抗Ｒｃ１〜Ｒｃ１６，Ｒｄ１〜Ｒｄ１６を備えている。
【００９９】
この第２インターポレーション回路４５は、第１実施形態の場合と同様に、複数の第２抵抗Ｒｃ１〜Ｒｃ１６，Ｒｄ１〜Ｒｄ１６を所定数（Ｎａｍｐ×Ｎｉｎｔ／２）毎に分けて、この所定数の第２抵抗が直線上に直列接続される抵抗列を複数設け、各抵抗列の一端部の第２抵抗同士を２つの列毎（第５の列の組み合わせ毎）にそれぞれ接続し、各抵抗列の他端部の第２抵抗同士を第１の列の組み合わせとは異なる組み合わせの２つの列毎（第６の列の組み合わせ毎）にそれぞれ接続して複数の第２抵抗を環状に直列接続している。
【０１００】
すなわち、直列接続された複数の第２抵抗Ｒｃ１〜Ｒｃ１６，Ｒｄ１〜Ｒｄ１６の計３２個の抵抗を８個ずつに分けて複数列を形成し、８個目と９個目を折り返すように両端を接続し、さらに１６個目と１７個目を折り返すように両端を接続すると共に、２４個目と２５個目を折り返すようにその両端を接続する。ここでの抵抗列は、Ｒ１６とＲｃ１〜Ｒｃ７，Ｒｃ８〜Ｒｃ１５，Ｒｃ１６とＲｄ１〜Ｒｄ７，Ｒｄ８〜Ｒｄ１５の計４列となる。
【０１０１】
このように、４個の第２フォルダーブロック４４の出力間を４倍に補間する場合に４（Ｎａｍｐ）×４（Ｎｉｎｔ）×２個の抵抗を直列接続することになるが、これらの直列抵抗を(Ｎａｍｐ×Ｎｉｎｔ／２）毎に折り返すことにより、インターポレーション回路内の抵抗間の折り曲げ接続をほぼ最小限に抑えることができ、抵抗間の配線長を短くすることができる。しかも、カップリング容量は両隣の配線間のみに発生するのみであり、寄生容量も大きくならずに済む。
【０１０２】
また、ミラー配線にならないため、Ａ／Ｄ変換回路をＣＭＯＳプロセスで製造する場合であっても、その製造ばらつきが大きくならない。すなわち、ソース・ドレイン領域への不純物導入を斜めイオン注入としたＣＭＯＳプロセスにおいて、ミラー配線とすれば、製造ばらつきが大きくなってしまうが、上記構成ではミラー配線とならない。
【０１０３】
また、複数のコンパレータ５２ａ〜５２ｐは、低位基準電圧ＶＲＢから高位基準電圧ＶＲＴまでのこのＡ／Ｄ変換回路１への入力信号Ｖｉｐ（Ｖｉｎ）にそれぞれ対応しており、抵抗列に沿って、低位基準電圧ＶＲＢの入力信号に対応するコンパレータ５２ａから低位基準電圧ＶＲＢと高位基準電圧ＶＲＴとの中間の入力信号に対応するコンパレータ５２ｈにかけて順に所定方向に並べ、低位基準電圧ＶＲＢと高位基準電圧ＶＲＴとの中間５２ｉの入力信号に対応するコンパレータから高位基準電圧ＶＲＴの入力信号に対応するコンパレータ５２ｐにかけて順に所定方向と逆方向に並べて配列している。
【０１０４】
その結果、第２インターポレーション回路４５から複数のコンパレータ５２ａ〜５２ｐへの接続を折り曲げることなく行うことが可能となる。
【０１０５】
ここで、複数の第１フォールディングアンプ５０ａ〜５０ｃは、それぞれ低位基準電圧ＶＲＢから高位基準電圧ＶＲＴまでの間の第１所定電圧間隔毎の基準電圧とアナログ入力信号Ｖｉｐとにより正相のフォールディング信号ＶＯ１，ＶＯ４，ＶＯ８，ＶＯ１２を生成すると共に、第１所定電圧間隔毎の基準電圧の逆相電圧とアナログ入力信号Ｖｉｐの逆相信号Ｖｉｎとにより逆相のフォールディング信号ＸＶＯ１，ＸＶＯ４，ＸＶＯ８，ＸＶＯ１２を生成し、第１所定電圧間隔の開始位置を低位基準電圧とする第１番目のフォールディングアンプ５０ａと、この第１番目の第１フォールディングアンプ５０ｂから順に開始位置を高位側にずらした第２番目から第３番目までのフォールディングアンプ５０ｂ，５０ｃとにより構成している。第１フォールディングアンプ５０ａ〜５０ｃにより生成した正相及び逆相のフォールディング信号ＶＯ１／ＸＶＯ１，ＶＯ４／ＸＶＯ４，ＶＯ８／ＸＶＯ８，ＶＯ１２／ＸＶＯ１２に基づいて、第１インターポレーション回路４３によって正相の補間信号ＶＯ１〜ＶＯ１２と逆相の補間信号ＸＶＯ１〜ＸＶＯ１２が生成される。
【０１０６】
複数の第２フォールディングアンプ５１ａ〜５１ｄは、ＶＯ１／ＸＶＯ１からＶＯ１２／ＸＶＯ１２までの補間信号を所定間隔毎の補間信号群に分け、第１の補間信号群（ＶＯ１／ＸＶＯ１，ＶＯ５／ＸＶＯ５，ＶＯ９／ＸＶＯ９）を入力してフォールディング信号ＶＡ１／ＸＶＡ１を出力する第１番目の第２フォールディングアンプ５１ａと、第２の補間信号群（ＶＯ２／ＸＶＯ２，ＶＯ６／ＸＶＯ６，ＶＯ１０／ＸＶＯ１０）を入力してフォールディング信号ＶＡ２／ＸＶＡ２を出力する第２番目の第２フォールディングアンプ５１ｂと、第３の補間信号群（ＶＯ３／ＸＶＯ３，ＶＯ７／ＸＶＯ７，ＶＯ１１／ＸＶＯ１１）を入力してフォールディング信号ＶＡ３／ＸＶＡ３を出力する第３番目の第２フォールディングアンプ５１ｃと、第２の補間信号群（ＶＯ４／ＸＶＯ４，ＶＯ８／ＸＶＯ８，ＶＯ１２／ＸＶＯ１２）を入力してフォールディング信号ＶＡ４／ＸＶＡ４を出力する第４番目の第２フォールディングアンプ５１ｄとからなる。
【０１０７】
そして、第１番目の第２フォールディングアンプ５１ａから２番目の第２フォールディングアンプ５１ｂにかけて順に抵抗列に沿って所定方向に並べ、３番目の第２フォールディングアンプ５１ｃから第４番目の第２フォールディングアンプ５１ｄにかけて順に所定方向と逆方向に並べて配列している。
【０１０８】
その結果、複数の第２フォールディングアンプ５１ａ〜５１ｄから第２インターポレーション回路４５への接続を折り曲げることなく行うことが可能となる。
【０１０９】
以上のように、第１実施形態において、１段のフォルダー・インターポレーション構成について説明し、第２実施形態においては、２段のフォルダー・インターポレーション構成について説明したが、フォールディングアンプ数Ｎａｍｐ，Ｎａｍｐ２の値や、インターポレーション数Ｎｉｎｔ，Ｎｉｎｔ２の値は上述の実施形態に挙げた例に限られるものではない。
【図面の簡単な説明】
【０１１０】
【図１】第１実施形態のＡ／Ｄ変換回路の概略を示すブロック図である。
【図２】フォールディングアンプ数とインターポレーション数との組み合わせ例を示す図である。
【図３】第１実施形態のＡ／Ｄ変換回路の一部分を示すブロック図である。
【図４】第１実施形態の基準電圧生成部の構成図である。
【図５】第１実施形態の各フォールディングアンプから出力されるフォールディング信号の特性を示す図である。
【図６】第２実施形態のＡ／Ｄ変換回路の概略を示すブロック図である。
【図７】第２実施形態のＡ／Ｄ変換回路の一部分を示すブロック図である。
【図８】第２実施形態における第１フォールディングアンプの出力信号の例を示す図である。
【図９】第２実施形態における第１インターポレーション回路の出力信号の例を示す図である。
【図１０】第２実施形態における第２インターポレーション回路の出力信号の例を示す図である。
【図１１】第２実施形態における第１インターポレーション回路の優位性を説明するための図である。
【図１２】第２実施形態における第１インターポレーション回路の優位性を説明するための図である。
【図１３】２つのフォールディング信号から４つ補間信号を生成することを説明するための図である。
【図１４】抵抗で構成されるインターポレーション回路の従来例を示す図である。
【図１５】フォールディングアンプとインターポレーション回路との関係を示す図である。
【図１６】従来のインターポレーション回路の構成の一例を示す図である。
【図１７】従来のインターポレーション回路の構成の一例を示す図である
【符号の説明】
【０１１１】
１，２０  Ａ／Ｄ変換回路
２，３０  基準電圧生成部
３，３１  上位ビット変換部
４，３３  エンコーダ
５，３２  下位ビット変換部
６，３４  エンコーダ
１０，４４  フォルダーブロック
１１，４５  インターポレーション回路
１３ａ〜１３ｐ，５２ａ〜５２ｐ  コンパレータ（比較器）
１４ａ〜１４ｈ  フォールディングアンプ
４０  第２フォルダー・インターポレーション回路
４１  フォルダー・インターポレーション回路
４２  第２フォルダーブロック
４３  第２インターポレーション回路
４６  コンパレータブロック
５０ａ〜５０ｃ  第１フォールディングアンプ
５１ａ〜５１ｄ  第２フォールディングアンプ
Ｒ１〜Ｒ１６，Ｒ１'〜Ｒ１６'  抵抗
Ｒａ１〜Ｒａ１２，Ｒｂ１〜Ｒｂ１２  第１抵抗
Ｒｃ１〜Ｒｃ１６，Ｒｄ１〜Ｒｄ１６  第２抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図６】
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