(57)【要約】【課題】ＣＭＯＳトランジスタ等において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで、徒に実行困難な製造プロセスを伴うことなくゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させる。【解決手段】ｎＭＯＳ領域及びｐＭＯＳ領域の双方でＮｉ２を用いてアニール処理により各多結晶シリコン膜１と反応させ、多結晶シリコン膜１をニッケルリッチ状態にシリサイド化する。その後、ｐＭＯＳ領域のみにマスク層４を形成して、ｎＭＯＳ領域のみにシリコンをイオン注入し、アニール処理することにより、ｎＭＯＳ領域にはシリコンリッチ状態のゲート電極５を、ｐＭＯＳ領域にはＮｉリッチ状態のゲート電極６を形成する。【選択図】図１
2008091426.tif 000002
【特許請求の範囲】
【請求項１】
第１のゲート電極を有するｎチャネル型トランジスタ及び第２のゲート電極を有するｐチャネル型トランジスタを備えた相補型の半導体装置であって、
前記ｎチャネル型トランジスタ側及び前記ｐチャネル型トランジスタ側の一方のみに、  少なくとも前記第１のゲート電極又は少なくとも前記第２のゲート電極を覆うマスク層が形成されており、
前記第１のゲート電極の少なくとも一部及び前記第２のゲート電極の少なくとも一部が金属珪化物とされ、前記第２のゲート電極の前記金属珪化物は、前記第１のゲート電極の前記金属珪化物よりも、珪素に対する金属の組成比が大きいことを特徴とする半導体装置。
【請求項２】
前記金属珪化物の金属は、ニッケル、コバルト及びチタンから選ばれた少なくとも１種であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極及び前記第２のゲート電極の前記金属珪化物における金属の組成比をｘ、珪素の組成比をｙとして、
前記第１のゲート電極では、ｘ／ｙ≦０．５３８であり、
前記第２のゲート電極では、ｘ／ｙ≧３であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、
少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、
第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、
前記第１の熱処理において未反応の前記金属を除去する工程と、
前記ｐチャネル型トランジスタ側のみに、少なくとも前記第２の電極層を覆うマスク層を形成する工程と、
前記マスク層が形成された状態で、前記ｎチャネル型トランジスタ側の少なくとも前記第１の電極層内に珪素を導入する工程と、
第２の熱処理により、前記第１の電極層内に導入された珪素と前記第１の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、
少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、
第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、
未反応の前記金属を除去する工程と、
前記ｎチャネル型トランジスタ側のみに、少なくとも前記第１の電極層を覆うマスク層を形成する工程と、
前記マスク層が形成された状態で、前記ｐチャネル型トランジスタ側の少なくとも前記第２の電極層内に前記金属を導入する工程と、
第２の熱処理により、前記第２の電極層内に導入された前記金属と前記第２の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１のゲート電極を有するｎチャネル型トランジスタ及び第２のゲート電極を有するｐチャネル型トランジスタを有する相補型の半導体装置、例えばＣＭＯＳトランジスタを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年では、トランジスタの更なる微細化・高集積化の要請が益々高まっている。トランジスタの微細化を進めるとゲート絶縁膜も薄膜化することが必要となる。ところが、ゲート絶縁膜の薄膜化によりトンネルリークが増大するという問題がある。このトンネルリークの増大を抑えるには、同じゲート絶縁膜厚でも、ゲート電極下部の半導体領域内に広がる空乏層領域（原因は反転層キャリア）を最小限に減少させることを要する。
【０００３】
従来より、ＣＭＯＳトランジスタでは、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで仕事関数の差異を設けることを要する。そのため、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの各ゲート電極を多結晶シリコンで形成し、各々の導電型に調節して仕事関数を制御すべく、各ゲート電極内に不純物（ｎ型不純物及びｐ型不純物）を導入する。この構造では、上記したように空乏層領域が多結晶シリコン下部に広がり易い。トランジスタの駆動に必要な特性は、ゲート絶縁膜を含む絶縁物の電気容量である。空乏層領域の存在により、これに相当する電気容量がゲート絶縁膜を含む絶縁物の電気容量に直列で付加され、全体の電気容量が必然的に低下する。
【０００４】
そこで、例えば特許文献１に開示されているように、ゲート電極の全体をシリサイド化するフルシリサイドゲートの技術が提案されている。これにより、上記した電気容量の低下を抑え、トランジスタの駆動特性を向上させることができる。
【０００５】
【特許文献１】特開２００６−１９６６４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＣＭＯＳトランジスタにおいて、上述のフルシリサイドゲート技術を適用した場合、以下のような問題がある。
ＣＭＯＳトランジスタを機能させるためには、ゲート電極の仕事関数差を確保することが必要である。ところが、完全にゲート電極をシリサイド化するフルシリサイド技術では、が困難となる。これは以下を理由とする。多結晶シリコンをゲート電極材料とした場合には、縮退半導体という形態を採るため、真性フェルミレベルが不純物の種類（ｎ型不純物又はｐ型不純物）により変化させることができる。しかしながら、シリサイドはシリコンメタルとの組成が固定されると単一のフェルミレベルを持つのみである。このフェルミレベルを変えるには、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとでゲート電極のシリサイド組成を変えることが必要である。
【０００７】
上記したゲート電極のシリサイド組成を変える手法として、シリサイド化を行う際に、各ゲート電極上に堆積する金属膜の厚みを、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとで変えることが提唱されている。しかしながらこの場合、当然のことではあるが製造プロセスの複雑化を招く。具体的には、スパッタ法により全面に金属膜を形成した後、一方のトランジスタ形成領域における金属膜をエッチングすることになる。この精緻な工程を正確に実行して所期の結果を得ることは決して容易ではなく、プロセスインテグレーションする上で大きな困難を伴うという問題がある。
【０００８】
本発明は、上記の課題に鑑みてなされたものであり、ＣＭＯＳトランジスタ等の相補型の半導体装置において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで、徒に実行困難な製造プロセスを伴うことなくゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させた信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、第１のゲート電極を有するｎチャネル型トランジスタ及び第２のゲート電極を有するｐチャネル型トランジスタを備えた相補型の半導体装置であって、前記ｎチャネル型トランジスタ側及び前記ｐチャネル型トランジスタ側の一方のみに、  少なくとも前記第１のゲート電極又は少なくとも前記第２のゲート電極を覆うマスク層が形成されており、前記第１のゲート電極の少なくとも一部及び前記第２のゲート電極の少なくとも一部が金属珪化物とされ、前記第２のゲート電極の前記金属珪化物は、前記第１のゲート電極の前記金属珪化物よりも、珪素に対する金属の組成比が大きい。
【００１０】
本発明の半導体装置の製造方法は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、前記第１の熱処理において未反応の前記金属を除去する工程と、前記ｐチャネル型トランジスタ側のみに、少なくとも前記第２の電極層を覆うマスク層を形成する工程と、前記マスク層が形成された状態で、前記ｎチャネル型トランジスタ側の少なくとも前記第１の電極層内に珪素を導入する工程と、第２の熱処理により、前記第１の電極層内に導入された珪素と前記第１の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程とを含む。
【００１１】
本発明の半導体装置の製造方法の他態様は、ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、未反応の前記金属を除去する工程と、前記ｎチャネル型トランジスタ側のみに、少なくとも前記第１の電極層を覆うマスク層を形成する工程と、前記マスク層が形成された状態で、前記ｐチャネル型トランジスタ側の少なくとも前記第２の電極層内に前記金属を導入する工程と、第２の熱処理により、前記第２の電極層内に導入された前記金属と前記第２の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程とを含む。
【発明の効果】
【００１２】
本発明によれば、ＣＭＯＳトランジスタ等の相補型の半導体装置において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで、徒に実行困難な製造プロセスを伴うことなくゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１３】
−本発明の基本骨子−
本発明者は、シリサイドゲートを有する相補型の半導体装置において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで仕事関数差を確保すべく、各ゲート電極において珪素（シリコン）と金属（ニッケル（Ｎｉ），コバルト（Ｃｏ），チタン（Ｔｉ）等）との組成比を自在に制御することができる手法について鋭意検討した。その結果、先ず、ｎチャネル型トランジスタの第１のゲート電極及びｐチャネル型トランジスタの第２のゲート電極について、上記の組成比を、第１のゲート電極ではシリコンリッチに、第２のゲート電極では金属リッチとなるように、一方のゲート電極のみにシリコン或いは金属をイオン注入等で導入することに想到した。
以下、本発明の主旨について、シリコンを導入する場合（発明態様１）と、金属を導入する場合（発明態様２）とに分けて説明する。
【００１４】
（１）発明態様１
図１は、本発明の発明態様１による主要工程について、各ゲート電極のみを示す一部概略断面図である。
先ず、図１（ａ）に示すように、ｎＭＯＳトランジスタの形成領域及びｐＭＯＳトランジスタの形成領域（以下、単にｎＭＯＳ領域及びｐＭＯＳ領域と記す）に、それぞれ多結晶シリコン膜１が電極形状にパターニングされた状態で、両領域を含む全面に、スパッタ法等によりシリサイドを形成し得る金属膜（Ｎｉ，Ｃｏ，Ｔｉ等）２を堆積する。
【００１５】
続いて、図１（ｂ）に示すように、３００℃〜４００℃程度の低温アニールを行って多結晶シリコン膜１と金属膜２とをシリサイド化して、金属リッチ状態（ＭxＳｉy，ｘ＞ｙ  Ｍ：金属）のシリサイド層３を形成する。ここで、各多結晶シリコン膜１は完全にはシリサイド化されず、下部に若干の多結晶シリコン膜１が残存する。
【００１６】
続いて、図１（ｃ）に示すように、未反応の金属膜２を所定の薬液を用いてウェットエッチングにより除去した後、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に絶縁膜（シリコン窒化膜又はシリコン酸化膜等）、ここではシリコン窒化膜（不図示）を形成する。このシリコン窒化膜は、シリサイド層３におけるシリサイド反応が進行しない程度（シリサイド反応を抑制する程度）の温度、例えば３００℃以下（ここでは３００℃）で堆積する必要があることから、例えばプラズマＣＶＤ法又はＡＬＤ法により堆積する。
【００１７】
次に、シリコン窒化膜をリソグラフィー及びドライエッチングにより加工し、ｎＭＯＳ領域を覆う部分のシリコン窒化膜を除去し、ｐＭＯＳ領域のみにシリコン窒化膜を残す。これにより、ｐＭＯＳ領域のみを覆うマスク層４が形成される。なお、残存するレジストは、シリサイド層３へのダメージを可及的に抑制する観点から、例えばオゾン（Ｏ3）水を用いたウェットエッチングで除去することが望ましい。
【００１８】
続いて、図１（ｄ）に示すように、露出するｎＭＯＳ領域にシリコンを導入する。シリコンの導入法としては、シリコンイオン（Ｓｉ+）又はシリコンのクラスターイオン（ＳｉＦ4、Ｓｉ2Ｈ6、Ｓｉ3Ｈ8等をクラスター状態（質量分析にてＳｉＦ3+，Ｓｉ2Ｈ5+，Ｓｉ3Ｈ7+）としたもの）をイオン注入する方法や、Ｓｉを含有する雰囲気（例えば、ＳｉＨ4の雰囲気）内でプラズマ処理する方法等がある。
【００１９】
ここで、ｐＭＯＳ領域にはこれを覆うマスク層４が形成されているため、ｐＭＯＳ領域ではシリコンはマスク層４でブロックされてシリサイド層３内への浸入が抑止される。一方、ｎＭＯＳ領域にはマスク層４は存しないため、ｎＭＯＳ領域のシリサイド層３内へシリコンが導入される。シリコンの導入量としては、例えば１０17atoms／ｃｍ3以上であり、導入されたシリコンの濃度分布の最大点がシリサイド層３の厚みの半分となるように制御する。これにより、ｐＭＯＳ領域のシリサイド層３は金属リッチの状態を保つのに対して、ｎＭＯＳ領域のシリサイド層３はシリコンの導入によりシリコンリッチ状態とされる。
【００２０】
そして、図１（ｅ）に示すように、３００℃〜４００℃程度の低温アニールを行って、多結晶シリコン膜１内におけるシリサイド化を進行させ、各多結晶シリコン膜１を略完全にシリサイド化（フルシリサイドゲート化）する。このとき、ｎＭＯＳ領域にはシリコンリッチ状態の第１のゲート電極５が、ｐＭＯＳ領域には金属リッチ状態の第２のゲート電極６がそれぞれ形成される。
【００２１】
ここで、金属リッチ状態及びシリコンリッチ状態の好適な具体例として、ゲート電極５，６のシリサイドにおける金属の組成比をｘ、シリコンの組成比をｙとして、第１のゲート電極５では、ｘ／ｙ≦０．５３８とし、第２のゲート電極６では、ｘ／ｙ≧３とすることが望ましい。第１のゲート電極５については、ｎＭＯＳトランジスタのソース／ドレイン領域（不図示）に常温で収縮歪をもたらすべく、熱膨張係数を比較的大きくする観点から、例えば熱膨張係数を１２．０６×１０-6／Ｋ以上とすることを考慮して、ｘ／ｙ≦１．０４／１．９３≒０．５３８を採用する。ここで、完全にダイ・シリサイド相（ＮｉＳｉ2）とすると、結晶化構造が形成されるために寧ろ熱膨張率は低下するが、体積は最大となることが知られている。一方、第２のゲート電極６については、ｐＭＯＳトランジスタのソース／ドレイン領域（不図示）に常温で圧縮歪をもたらすべく、熱膨張係数を比較的小さくする観点から、例えば熱膨張係数を９．０×１０-6／Ｋ以下とすることを考慮して、ｘ／ｙ≧３を採用する。
【００２２】
また、各々ゲート電極５，６となる各多結晶シリコン膜１は、製造プロセスの簡略化を重視して同一の高さに形成しても良い。即ちこの場合、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に多結晶シリコン膜１を堆積し、各々の形成領域で電極形状に加工する。この場合、図１（ｅ）のアニール処理により、各多結晶シリコン膜１を確実にフルシリサイドゲート化すべく、多結晶シリコン膜１の膜厚（各多結晶シリコン膜１の高さ）を４０ｎｍ以下とすることが好適である。更に同様の目的で、金属膜２の形成時において、各多結晶シリコン膜１の高さと略同一の膜厚となるように、金属膜２を形成することが好適である。
【００２３】
一方、各々ゲート電極５，６となる各多結晶シリコン膜１は、最終的に所期のシリコンリッチ状態及び金属リッチ状態のゲート電極５，６を確実に形成することを重視して、ゲート電極５，６を、第１のゲート電極５の高さをｈ1、第２のゲート電極６の高さをｈ2として、
１．５ｈ2≦ｈ1≦２．０ｈ2
を満たすように形成しても良い。この場合、図１（ｅ）のアニール処理により、各多結晶シリコン膜１を確実にフルシリサイドゲート化すべく、ｐＭＯＳ領域の多結晶シリコン膜１の膜厚（多結晶シリコン膜１の高さ）を４０ｎｍ以下とすることが好適である。更に同様の目的で、ｐＭＯＳ領域の多結晶シリコン膜１の高さと金属膜２の膜厚とを略同一にしても良い。
【００２４】
（２）発明態様２
図２は、本発明の発明態様２による主要工程について、各ゲート電極のみを示す一部概略断面図である。
先ず、図２（ａ）に示すように、ｎＭＯＳトランジスタの形成領域及びｐＭＯＳトランジスタの形成領域（以下、単にｎＭＯＳ領域及びｐＭＯＳ領域と記す）に、それぞれ多結晶シリコン膜１が電極形状にパターニングされた状態で、両領域を含む全面に、スパッタ法等によりシリサイドを形成し得る金属膜（Ｎｉ，Ｃｏ，Ｔｉ等）７を堆積する。
【００２５】
続いて、図２（ｂ）に示すように、２５０℃〜３００℃程度の低温アニールを行って多結晶シリコン膜１と金属膜７とを一気にシリサイド化して、シリコンリッチ状態（ＭxＳｉy，ｘ＜ｙ  Ｍ：金属）のシリサイド層８を形成する。ここで、各多結晶シリコン膜１は完全にはシリサイド化されず、下部に若干の多結晶シリコン膜１が残存する。
【００２６】
続いて、図２（ｃ）に示すように、未反応の金属膜７を所定の薬液を用いてウェットエッチングにより除去した後、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に絶縁膜（シリコン窒化膜又はシリコン酸化膜等）、ここではシリコン窒化膜（不図示）を形成する。このシリコン窒化膜は、シリサイド層８におけるシリサイド反応が進行しない程度（シリサイド反応を抑制する程度）の温度、例えば３００℃以下（ここでは３００℃）で堆積する必要がある。ここでは、例えばスパッタ法、プラズマＣＶＤ法又はＡＬＤ法（好ましくはスパッタ法）により堆積する。
【００２７】
次に、シリコン窒化膜をリソグラフィー及びドライエッチングにより加工し、ｐＭＯＳ領域を覆う部分のシリコン窒化膜を除去し、ｎＭＯＳ領域のみにシリコン窒化膜を残す。これにより、ｎＭＯＳ領域のみを覆うマスク層２０が形成される。なお、残存するレジストは、シリサイド層８へのダメージを可及的に抑制する観点から、例えばオゾン（Ｏ3）水を用いたウェットエッチングで除去することが望ましい。
【００２８】
続いて、図２（ｄ）に示すように、露出するｐＭＯＳ領域に金属を導入する。金属の導入法としては、金属イオン（Ｍ+等）又は金属のクラスターイオン（ＭＦx+）をイオン注入する方法等がある。
【００２９】
ここで、ｎＭＯＳ領域にはこれを覆うマスク層２０が形成されているため、ｎＭＯＳ領域ではシリコンはマスク層２０でブロックされてシリサイド層８内への浸入が抑止される。一方、ｐＭＯＳ領域にはマスク層２０は存しないため、ｐＭＯＳ領域のシリサイド層８内へシリコンが導入される。金属の導入量としては、例えば１０18atoms／ｃｍ3以上であり、導入された金属の濃度分布の最大点がシリサイド層８の厚みの半分となるように制御する。これにより、ｎＭＯＳ領域のシリサイド層８はシリコンリッチの状態を保つのに対して、ｐＭＯＳ領域のシリサイド層８は金属の導入により金属リッチ状態とされる。
【００３０】
そして、図２（ｅ）に示すように、２５０℃〜３００℃程度、例えば３００℃の低温アニールを行って多結晶シリコン膜１内におけるシリサイド化を進行させ、各多結晶シリコン膜１を略完全にシリサイド化（フルシリサイドゲート化）する。このとき、ｎＭＯＳ領域にはシリコンリッチ状態の第１のゲート電極９が、ｐＭＯＳ領域には金属リッチ状態の第２のゲート電極１０がそれぞれ形成される。
【００３１】
ここで、金属リッチ状態及びシリコンリッチ状態の好適な具体例として、ゲート電極９，１０のシリサイドにおける金属の組成比をｘ、シリコンの組成比をｙとして、第１のゲート電極９では、ｘ／ｙ≦０．５３８とし、第２のゲート電極１０では、ｘ／ｙ≧３とすることが望ましい。第１のゲート電極９については、ｎＭＯＳトランジスタのソース／ドレイン領域（不図示）に常温で収縮歪をもたらすべく、熱膨張係数を比較的大きくする観点から、例えば熱膨張係数を１２．０６×１０-6／Ｋ以上とすることを考慮して、ｘ／ｙ≦１．０４／１．９３≒０．５３８を採用する。ここで、完全にダイ・シリサイド相（ＮｉＳｉ2）とすると、結晶化構造が形成されるために寧ろ熱膨張率は低下するが、体積は最大となることが知られている。一方、第２のゲート電極１０については、ｐＭＯＳトランジスタのソース／ドレイン領域（不図示）に常温で圧縮歪をもたらすべく、熱膨張係数を比較的小さくする観点から、例えば熱膨張係数を９．０×１０-6／Ｋ以下とすることを考慮して、ｘ／ｙ≧３を採用する。
【００３２】
また、各々ゲート電極５，６となる各多結晶シリコン膜１は、製造プロセスの簡略化を重視して同一の高さに形成しても良い。即ちこの場合、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に多結晶シリコン膜１を堆積し、各々の形成領域で電極形状に加工する。この場合、図１（ｅ）のアニール処理により、各多結晶シリコン膜１を確実にフルシリサイドゲート化すべく、多結晶シリコン膜１の膜厚（各多結晶シリコン膜１の高さ）を４０ｎｍ以下とすることが好適である。更に同様の目的で、金属膜２の形成時において、各多結晶シリコン膜１の高さと略同一の膜厚となるように、金属膜２を形成することが好適である。
【００３３】
−本発明を適用した好適な実施形態−
以下、上述した本発明の基本骨子を踏まえ、本発明を適用した好適な諸実施形態について、図面を参照しながら詳細に説明する。
【００３４】
（第１の実施形態）
図３〜図５は、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【００３５】
先ず、図３（ａ）に示すように、ｎＭＯＳ領域には、ｐウェル３５、ゲート絶縁膜１２を介した多結晶シリコン膜１３を、ｐＭＯＳ領域には、ｎウェル３６、ゲート絶縁膜１２を介した多結晶シリコン膜１３をそれぞれ形成する。
【００３６】
詳細には、先ずシリコン半導体基板１１を用意し、シリコン半導体基板１１の素子分離領域に素子分離構造（不図示）、例えば素子分離領域に形成した溝内を絶縁物で埋設してなるＳＴＩ（Shallow Trench Isolation）法等により素子分離構造を形成し、シリコン半導体基板１１上で活性領域を画定する。ここで、当該活性領域として、ｎＭＯＳトランジスタの形成領域（ｎＭＯＳ領域）と、ｐＭＯＳトランジスタの形成領域（ｐＭＯＳ領域）とが画定される。
【００３７】
次に、ｎＭＯＳ領域とｐＭＯＳ領域とで不純物を打ち分ける。
ｎＭＯＳ領域には、ｐ型不純物、例えばホウ素（Ｂ+）を、加速エネルギー１５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
一方、ｐＭＯＳ領域には、ｎ型不純物、例えばリン（Ｐ+）を、加速エネルギー３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2の条件でイオン注入する。
その後、アニール処理を行い、イオン注入された各不純物を活性化し、ｎＭＯＳ領域にはｐウェル３５を、ｐＭＯＳ領域にはｎウェル３６をそれぞれ形成する。
【００３８】
次に、ｎＭＯＳ領域とｐＭＯＳ領域の各表面を覆う薄い（膜厚１０ｎｍ程度）酸化膜（不図示）を除去した後、例えば熱酸化法によりｎＭＯＳ領域とｐＭＯＳ領域の各表面にゲート絶縁膜１２を膜厚１．５ｎｍ程度に形成する。
【００３９】
次に、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に、例えばＣＶＤ法により多結晶シリコン膜１３を膜厚７０ｎｍ程度に堆積する。
そして、多結晶シリコン膜１３のｎＭＯＳ領域の部分には、ｎ型不純物、例えばリン（Ｐ+）を、ドーズ量８×１０15／ｃｍ2だけイオン注入する。
一方、多結晶シリコン膜１３のｐＭＯＳ領域の部分には、ｐ型不純物、例えばホウ素（Ｂ+）を、ドーズ量６×１０15／ｃｍ2だけイオン注入する。
その後、この多結晶シリコン膜１３及びゲート絶縁膜１２を、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれで電極形状にパターニングする。
【００４０】
続いて、図３（ｂ）に示すように、ｎＭＯＳ領域には一対の第１のエクステンション領域１４となるイオン注入を、ｐＭＯＳ領域には一対の第２のエクステンション領域１５となるイオン注入をそれぞれ実行する。なお図３（ｂ）では、図示の便宜上、エクステンション領域１４，１５を示す。
詳細には、ｎＭＯＳ領域には、多結晶シリコン膜１３をマスクとして、ｎ型不純物、例えば砒素（Ａｓ+）を、加速エネルギー３ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。
一方、ｐＭＯＳ領域には、多結晶シリコン膜１３をマスクとして、ｐ型不純物、例えばホウ素（Ｂ+）を、加速エネルギー０．５ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。
【００４１】
続いて、図３（ｃ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域の双方に、５００℃〜６００℃程度以下の温度でサイドウォール絶縁膜１６を形成する。
詳細には、先ずシリコン酸化膜（不図示）をＣＶＤ法により例えば３ｎｍ程度の膜厚に堆積し、次にシリコン窒化膜（不図示）をＣＶＤ法により例えば１０ｎｍ程度の膜厚に堆積し、次にシリコン酸化膜（不図示）をＣＶＤ法により例えば５ｎｍ程度の膜厚に堆積し、更にシリコン窒化膜（不図示）をＣＶＤ法により例えば２０ｎｍ程度の膜厚に堆積する。
そして、ドライエッチングにより、最上層のシリコン窒化膜を側壁形に加工した後、下層のシリコン酸化膜をドライエッチングし、次にその下層のシリコン窒化膜を同様にドライエッチングし、更に最下層のシリコン酸化膜をエッチング除去して、シリコン半導体基板１１の表面を露出させる。以上により、ｎＭＯＳ領域及びｐＭＯＳ領域の双方に、多結晶シリコン膜１の両側面にサイドウォール絶縁膜１６が形成される。
【００４２】
続いて、図３（ｄ）に示すように、ｎＭＯＳ領域には一対の第１のソース／ドレイン領域１７となるイオン注入を、ｐＭＯＳ領域には一対の第２のソース／ドレイン領域１８となるイオン注入をそれぞれ実行する。
詳細には、ｎＭＯＳ領域には、多結晶シリコン膜１３及びサイドウォール絶縁膜１６をマスクとして、ｎ型不純物、例えばリン（Ｐ+）を、加速エネルギー６ｋｅＶ、ドーズ量１×１０16／ｃｍ2の条件でイオン注入する。
一方、ｐＭＯＳ領域には、多結晶シリコン膜１３及びサイドウォール絶縁膜１６をマスクとして、ｐ型不純物、例えばホウ素（Ｂ+）を、加速エネルギー３ｋｅＶ、ドーズ量１×１０15／ｃｍ2の条件でイオン注入する。
【００４３】
そして、例えば急速アニール処理（ＲＴＡ）をＮ2雰囲気で１０００℃、１０秒間の条件で実行し、イオン注入された各種不純物を活性化する。これにより、ｎＭＯＳ領域には、多結晶シリコン膜１３の両側で一対の第１のエクステンション領域１４及びこれと一部重畳された状態とされた一対の第１のソース／ドレイン領域１７が、ｐＭＯＳ領域には、多結晶シリコン膜１３の両側で一対の第２のエクステンション領域１５及びこれと一部重畳された状態とされた一対の第２のソース／ドレイン領域１８がそれぞれ形成される。
【００４４】
続いて、図４（ａ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に、シリサイドを形成し得る金属膜、ここではＮｉ膜１９をスパッタ法により膜厚４０ｎｍ程度に形成する。
【００４５】
続いて、図４（ｂ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域の双方にシリサイド層２１，２２を形成して両領域をサリサイド構造とする。
詳細には、例えば３５０℃以下、ここでは３００℃の低温アニールを行って多結晶シリコン膜１３とＮｉ膜１９とをシリサイド化するとともに、ソース／ドレイン領域１７，１８とＮｉ膜１９とをシリサイド化して、各多結晶シリコン膜１３にはニッケルリッチ状態のシリサイド層２１を、ソース／ドレイン領域１７，１８の表層にはシリサイド層２２をそれぞれ形成する。ここで、各多結晶シリコン膜１３はこれまでの加工プロセスを経て、Ｎｉ膜１９の膜厚と略同一の高さ（〜４０ｎｍ程度）に変化している。各多結晶シリコン膜１３の高さとＮｉ膜１９の膜厚とが略同一とされているため、Ｎｉ膜１９が各多結晶シリコン膜１３と十分に反応する。これにより、シリサイド層２１は、ｎＭＯＳ領域及びｐＭＯＳ領域共に、組成比でＮｉxＳｉy（ｘ＞３, ｙ〜１）のニッケルリッチ状態になる。ここで、各多結晶シリコン膜１３は完全にはシリサイド化されず、下部に若干の多結晶シリコン膜１３が残存する。
【００４６】
一方、シリサイド層２２は、下部に厚いシリコン半導体基板１１が存するため、組成比でＮｉxＳｉy（ｘ／ｙ〜１．０）の状態になる。ソース／ドレイン領域１７，１８では、ｘ／ｙ〜１．０の組成比の状態とすることにより、所望の低抵抗状態を実現できる。
そして、サイドウォール絶縁膜１６上の未反応Ｎｉを、例えばＳＰＭ（１１０℃、１０分間）を用いて除去し、図４（ｂ）の構成に到る。
【００４７】
続いて、図４（ｃ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に絶縁膜（シリコン窒化膜又はシリコン酸化膜等）、ここではシリコン窒化膜（不図示）を例えば膜厚２０ｎｍ程度に形成する。このシリコン窒化膜は、シリサイド層２１，２２におけるシリサイド反応が進行しない程度（シリサイド反応を抑制する程度）の温度、例えば３００℃以下、ここでは２５０℃で堆積する必要がある。ここでは、例えばスパッタ法、プラズマＣＶＤ法又はＡＬＤ法（好ましくはスパッタ法）により堆積する。
【００４８】
次に、シリコン窒化膜をリソグラフィー及びドライエッチングにより加工し、ｎＭＯＳ領域を覆う部分のシリコン窒化膜を除去し、ｐＭＯＳ領域のみにシリコン窒化膜を残す。これにより、ｐＭＯＳ領域のみを覆うマスク層２３が形成される。なお、残存するレジストは、シリサイド層２１，２２へのダメージを可及的に抑制する観点から、例えばオゾン（Ｏ3）水を用いたウェットエッチングで除去することが望ましい。
【００４９】
続いて、図５（ａ）に示すように、露出するｎＭＯＳ領域にシリコンを導入する。シリコンの導入法として、シリコンのクラスターイオン、ここではＳｉＦ4をクラスター状態（質量分析にてＳｉＦ3+）としたものをイオン注入する。注入条件としては、当該イオン注入による金属スパッタリングを防止することを考慮して、加速エネルギーを３ｋｅＶ以下、例えば３０ｋｅＶ、ドーズ量を１×１０18／ｃｍ2以上、例えば２×１０18／ｃｍ2とする。
【００５０】
ここで、ｐＭＯＳ領域にはこれを覆うマスク層２３が形成されているため、ｐＭＯＳ領域ではシリコンはマスク層２３でブロックされてシリサイド層２１，２２内への浸入が抑止される。一方、ｎＭＯＳ領域にはマスク層２３は存しないため、ｎＭＯＳ領域のシリサイド層２１，２２内へシリコンが導入される。これにより、ｐＭＯＳ領域のシリサイド層２１，２２はＮｉリッチ状態を保つのに対して、ｎＭＯＳ領域のシリサイド層２１はシリコンの導入によりシリコンリッチ状態とされる。
【００５１】
一方、ｎＭＯＳ領域のシリサイド層２２は、下部のシリコン半導体基板１１内にシリコンが吸収され、殆どＮｉxＳｉyの組成比に影響を及ぼすことなく、組成比でＮｉxＳｉy（ｘ／ｙ〜１．０）の状態を保つ。
【００５２】
そして、図５（ｂ）に示すように、３００℃〜４００℃程度、ここでは３５０℃で３０秒間程度の低温アニールを行って、多結晶シリコン膜１３内におけるシリサイド化を進行させ、各多結晶シリコン膜１３を略完全にシリサイド化（フルシリサイドゲート化）する。このとき、各多結晶シリコン膜１３のニッケル合金中及びソース／ドレイン領域１７，１８上のニッケル合金中のシリコン量に応じて、Ｎｉとシリコンとの反応が促進する。ｎＭＯＳ領域では、シリコン量が多く通常以下温度・処理時間の熱処理により、多結晶シリコン膜１３はニッケル−シリサイド（nickel-silicide）相になり、ｐＭＯＳ領域では、多結晶シリコン膜１３はダイ・ニッケル−シリサイド（di-nickel-silicide）相となる。即ち、ｎＭＯＳ領域にはシリコンリッチ状態の第１のゲート電極２４が、ｐＭＯＳ領域にはＮｉリッチ状態の第２のゲート電極２５がそれぞれ形成される。
【００５３】
具体的には、ゲート電極２４，２５のシリサイドにおけるＮｉの組成比をｘ、シリコンの組成比をｙとして、第１のゲート電極２４では、ｘ／ｙ≦０．５３８、ここではｘ／ｙ≒０．５となり、第２のゲート電極２５では、ｘ／ｙ≧３、ここではｘ／ｙ≒３．５となる。
【００５４】
しかる後、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面を覆う層間絶縁膜の形成、コンタクト孔及びこれを埋め込む配線層の形成等の工程を経て、ＣＭＯＳトランジスタを完成させる。
【００５５】
本実施形態のＣＭＯＳトランジスタでは、ｎＭＯＳ領域では第１のゲート電極２４がシリコンリッチ状態に、ｐＭＯＳ領域では第２のゲート電極２５がＮｉリッチ状態となる。このとき、仕事関数は、第１のゲート電極２４では４．５ｅＶ、第２のゲート電極２５では４．８ｅＶとなり、ＣＭＯＳトランジスタとして十分に使用できる仕事関数差が生じる。
【００５６】
以上説明したように、本実施形態によれば、ｎＭＯＳ領域及びｐＭＯＳ領域のゲート電極の高さを変えることなく、従って複雑な作り分けプロセスによらずに、ｎチャネル型トランジスタとｐチャネル型トランジスタとでゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させた信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００５７】
（第２の実施形態）
図６及び図７は、第２の実施形態によるＣＭＯＳトランジスタの製造方法の主要工程を工程順に示す概略断面図である。
【００５８】
本実施形態では、第１の実施形態と同様に、先ず図３（ａ）〜図３（ｄ）の各工程を経る。但し、図３（ａ）において、多結晶シリコン膜を通常の膜厚、例えば８０ｎｍ程度に堆積し、多結晶シリコン膜３１を形成する。
【００５９】
続いて、図６（ａ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に、シリサイドを形成し得る金属膜、ここではＮｉ膜１９をスパッタ法により膜厚４０ｎｍ程度に形成する。
【００６０】
続いて、図６（ｂ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域の双方にシリサイド層２１，２２を形成して両領域をサリサイド構造とする。
詳細には、例えば２５０℃〜３５０℃程度の低温アニールを行って多結晶シリコン膜３１とＮｉ膜１９とを一気にシリサイド化するとともに、ソース／ドレイン領域１７，１８とＮｉ膜１９とをシリサイド化して、各多結晶シリコン膜３１にはシリコンリッチ状態のシリサイド層３２を、ソース／ドレイン領域１７，１８の表層にはシリサイド層２２をそれぞれ形成する。ここで、各多結晶シリコン膜３１は完全にはシリサイド化されず、下部に若干の多結晶シリコン膜３１が残存する。
【００６１】
一方、シリサイド層２２は、下部に厚いシリコン半導体基板１１が存するため、組成比でＮｉxＳｉy（ｘ／ｙ〜１．０）の状態になる。ソース／ドレイン領域１７，１８では、ｘ／ｙ〜１．０の組成比の状態とすることにより、所望の低抵抗状態を実現できる。
そして、サイドウォール絶縁膜１６上の未反応Ｎｉを、例えばＳＰＭ（１１０℃、１０分間）を用いて除去し、図６（ｂ）の構成に到る。
【００６２】
続いて、図６（ｃ）に示すように、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面に絶縁膜（シリコン窒化膜又はシリコン酸化膜等）、ここではシリコン窒化膜（不図示）を例えば膜厚２０ｎｍ程度に形成する。このシリコン窒化膜は、シリサイド層３２，２２におけるシリサイド反応が進行しない程度（シリサイド反応を抑制する程度）の温度、例えば３００℃以下、ここでは２５０℃で堆積する必要がある。ここでは、例えばスパッタ法、プラズマＣＶＤ法又はＡＬＤ法（好ましくはスパッタ法）により堆積する。
【００６３】
次に、シリコン窒化膜をリソグラフィー及びドライエッチングにより加工し、ｐＭＯＳ領域を覆う部分のシリコン窒化膜を除去し、ｎＭＯＳ領域のみにシリコン窒化膜を残す。これにより、ｎＭＯＳ領域のみを覆うマスク層２６が形成される。なお、残存するレジストは、シリサイド層３２，２２へのダメージを可及的に抑制する観点から、例えばオゾン（Ｏ3）水を用いたウェットエッチングで除去することが望ましい。
【００６４】
続いて、図７（ａ）に示すように、露出するｐＭＯＳ領域にＮｉを導入する。シリコンの導入法として、ニッケルイオン（Ｎ+）をイオン注入する。注入条件としては、例えば、加速エネルギーを１０ｋｅＶ、ドーズ量を１×１０18／ｃｍ2とする。
【００６５】
ここで、ｎＭＯＳ領域にはこれを覆うマスク層２６が形成されているため、ｎＭＯＳ領域ではシリコンはマスク層２６でブロックされてシリサイド層３２，２２内への浸入が抑止される。一方、ｐＭＯＳ領域にはマスク層２６は存しないため、ｐＭＯＳ領域のシリサイド層３２，２２内へシリコンが導入される。これにより、ｎＭＯＳ領域のシリサイド層３２，２２はシリコンリッチ状態を保つのに対して、ｐＭＯＳ領域のシリサイド層３２はＮｉの導入によりＮｉリッチ状態とされる。
【００６６】
一方、ｐＭＯＳ領域のシリサイド層２２は、下部のシリコン半導体基板１１内にＮｉが吸収され、殆どＮｉxＳｉyの組成比に影響を及ぼすことなく、組成比でＮｉxＳｉy（ｘ／ｙ〜１．０）の状態を保つ。
【００６７】
そして、図７（ｂ）に示すように、２５０℃〜３００℃程度、例えば３００℃で３０秒間程度の低温アニールを行って、多結晶シリコン膜３１内におけるシリサイド化を進行させ、各多結晶シリコン膜３１を略完全にシリサイド化（フルシリサイドゲート化）する。このとき、各多結晶シリコン膜３１のニッケル合金中及びソース／ドレイン領域１７，１８上のニッケル合金中のシリコン量に応じて、Ｎｉとシリコンとの反応が促進する。ｎＭＯＳ領域では、シリコン量が多く通常以下温度・処理時間の熱処理により、多結晶シリコン膜３１はニッケル−シリサイド（nickel-silicide）相になり、ｐＭＯＳ領域では、多結晶シリコン膜３１はダイ・ニッケル−シリサイド（di-nickel-silicide）相となる。即ち、ｎＭＯＳ領域にはシリコンリッチ状態の第１のゲート電極３３が、ｐＭＯＳ領域にはＮｉリッチ状態の第２のゲート電極３４がそれぞれ形成される。
【００６８】
具体的には、ゲート電極３３，３４のシリサイドにおけるＮｉの組成比をｘ、シリコンの組成比をｙとして、第１のゲート電極３３では、ｘ／ｙ≦０．５３８、ここではｘ／ｙ≒０．４５となり、第２のゲート電極３４では、ｘ／ｙ≧３、ここではｘ／ｙ≒３．４となる。
【００６９】
しかる後、ｎＭＯＳ領域及びｐＭＯＳ領域を含む全面を覆う層間絶縁膜の形成、コンタクト孔及びこれを埋め込む配線層の形成等の工程を経て、ＣＭＯＳトランジスタを完成させる。
【００７０】
本実施形態のＣＭＯＳトランジスタでは、ｎＭＯＳ領域では第１のゲート電極３３がシリコンリッチ状態に、ｐＭＯＳ領域では第２のゲート電極３４がＮｉリッチ状態となる。このとき、仕事関数は、第１のゲート電極３３では４．５ｅＶ、第２のゲート電極３４では４．８ｅＶとなり、ＣＭＯＳトランジスタとして十分に使用できる仕事関数差が生じる。
【００７１】
以上説明したように、本実施形態によれば、ｎＭＯＳ領域及びｐＭＯＳ領域のゲート電極の高さを変えることなく、従って複雑な作り分けプロセスによらずに、ｎチャネル型トランジスタとｐチャネル型トランジスタとでゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させた信頼性の高いＣＭＯＳトランジスタを実現することができる。
【００７２】
以下、本発明の諸態様を付記としてまとめて記載する。
【００７３】
（付記１）第１のゲート電極を有するｎチャネル型トランジスタ及び第２のゲート電極を有するｐチャネル型トランジスタを備えた相補型の半導体装置であって、
前記ｎチャネル型トランジスタ側及び前記ｐチャネル型トランジスタ側の一方のみに、  少なくとも前記第１のゲート電極又は少なくとも前記第２のゲート電極を覆うマスク層が形成されており、
前記第１のゲート電極の少なくとも一部及び前記第２のゲート電極の少なくとも一部が金属珪化物とされ、前記第２のゲート電極の前記金属珪化物は、前記第１のゲート電極の前記金属珪化物よりも、珪素に対する金属の組成比が大きいことを特徴とする半導体装置。
【００７４】
（付記２）前記第１のゲート電極及び前記第２のゲート電極は、全て前記金属珪化物で形成されていることを特徴とする付記１に記載の半導体装置。
【００７５】
（付記３）前記マスク層は絶縁膜であることを特徴とする付記１又は２に記載の半導体装置。
【００７６】
（付記４）前記金属珪化物の金属は、ニッケル、コバルト及びチタンから選ばれた少なくとも１種であることを特徴とする付記１〜３のいずれか１項に記載の半導体装置。
【００７７】
（付記５）前記第１のゲート電極及び前記第２のゲート電極の前記金属珪化物における金属の組成比をｘ、珪素の組成比をｙとして、
前記第１のゲート電極では、ｘ／ｙ≦０．５３８であり、
前記第２のゲート電極では、ｘ／ｙ≧３であることを特徴とする付記１〜４のいずれか１項に記載の半導体装置。
【００７８】
（付記６）前記第１のゲート電極の高さをｈ1、前記第２のゲート電極の高さをｈ2として、
１．５ｈ2≦ｈ1≦２．０ｈ2
を満たすことを特徴とする付記１〜５のいずれか１項に記載の半導体装置。
【００７９】
（付記７）前記ｎチャネル型トランジスタ及び前記ｐチャネル型トランジスタの各ソース／ドレイン領域の少なくとも一部が金属珪化物とされ、
前記ソース／ドレイン領域の前記金属珪化物における金属の組成比と珪素の組成比とが等しいことを特徴とする付記１〜６のいずれか１項に記載の半導体装置。
【００８０】
（付記８）ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、
少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、
第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、
前記第１の熱処理において未反応の前記金属を除去する工程と、
前記ｐチャネル型トランジスタ側のみに、少なくとも前記第２の電極層を覆うマスク層を形成する工程と、
前記マスク層が形成された状態で、前記ｎチャネル型トランジスタ側の少なくとも前記第１の電極層内に珪素を導入する工程と、
第２の熱処理により、前記第１の電極層内に導入された珪素と前記第１の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８１】
（付記９）前記第１の電極層内に珪素を導入する工程において、イオン注入により珪素を導入することを特徴とする付記８に記載の半導体装置の製造方法。
【００８２】
（付記１０）前記第１の電極層内に珪素をイオン注入により導入するに際して、珪素イオン又は珪素のクラスターイオンを導入することを特徴とする付記９に記載の半導体装置の製造方法。
【００８３】
（付記１１）前記第１の電極層内に珪素を導入する工程において、前記第１の電極層を、珪素を含有する雰囲気内でプラズマに晒すことを特徴とする付記８に記載の半導体装置の製造方法。
【００８４】
（付記１２）前記第１の熱処理及び前記第２の熱処理を、それぞれ３００℃〜４００℃の範囲内で行うことを特徴とする付記８〜１１のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記１３）前記第１の電極層内に珪素を導入する工程において、導入する珪素について、その単位面積当たりの導入量が、
導入量≧ １０17atoms／ｃｍ3
を満たし、且つ導入された珪素の濃度分布の最大点が前記金属珪化物の厚みの半分となるように制御することを特徴とする付記８〜１２のいずれか１項に記載の半導体装置の製造方法。
【００８６】
（付記１４）前記第１のゲート電極及び前記第２のゲート電極を、前記第１のゲート電極の高さをｈ1、前記第２のゲート電極の高さをｈ2として、
１．５ｈ2≦ｈ1≦２．０ｈ2
を満たすように形成することを特徴とする付記８〜１３のいずれか１項に記載の半導体装置の製造方法。
【００８７】
（付記１５）前記第２のゲート電極を４０ｎｍ以下の高さに形成し、
前記金属の膜厚を前記第２のゲート電極の高さと同一に形成することを特徴とする付記８〜１４のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記１６）前記マスク層を形成する工程において、前記マスク層を加工する際に用いるレジストを除去する際に、オゾン水を用いることを特徴とする付記８〜１５のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記１７）ｎチャネル型トランジスタ及びｐチャネル型トランジスタを備えた相補型の半導体装置の製造方法であって、
前記ｎチャネル型トランジスタ側に第１の電極層を、前記ｐチャネル型トランジスタ側に第２の電極層を、少なくとも珪素を含有する材料を用いて夫々形成する工程と、
少なくとも前記第１の電極層及び前記第２の電極層を覆うように、金属珪化物を形成し得る金属を堆積する工程と、
第１の熱処理により、前記第１の電極層及び前記第２の電極層における前記珪素と前記金属とを反応させ、金属珪化物を形成する工程と、
未反応の前記金属を除去する工程と、
前記ｎチャネル型トランジスタ側のみに、少なくとも前記第１の電極層を覆うマスク層を形成する工程と、
前記マスク層が形成された状態で、前記ｐチャネル型トランジスタ側の少なくとも前記第２の電極層内に前記金属を導入する工程と、
第２の熱処理により、前記第２の電極層内に導入された前記金属と前記第２の電極層内の前記金属珪化物との反応を促進させ、前記ｎチャネル型トランジスタ側に第１のゲート電極を、前記ｐチャネル型トランジスタ側に第２のゲート電極をそれぞれ形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【００９０】
（付記１８）前記第２の電極層内に前記金属を導入する工程において、イオン注入により前記金属を導入することを特徴とする付記１７に記載の半導体装置の製造方法。
【００９１】
（付記１９）前記第２の電極層内に前記金属をイオン注入により導入するに際して、前記金属のイオン又は前記金属のクラスターイオンを導入することを特徴とする付記１８に記載の半導体装置の製造方法。
【００９２】
（付記２０）前記第１の熱処理を２５０℃〜３５０℃の範囲内で行うとともに、前記第２の熱処理を２５０℃〜３００℃の範囲内で行うことを特徴とする付記１７〜１９のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９３】
【図１】本発明の発明態様１による主要工程について、各ゲート電極のみを示す一部概略断面図である。
【図２】本発明の発明態様２による主要工程について、各ゲート電極のみを示す一部概略断面図である。
【図３】第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図４】図３に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】第２の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態によるＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【符号の説明】
【００９４】
１，１３，３１  多結晶シリコン膜
２  金属膜
３，２１，２２，３２  シリサイド層
４，２０，２３，２６  マスク層
５，２４，３３  第１のゲート電極
６，２５，３４  第２のゲート電極
１１  シリコン半導体基板
１２  ゲート絶縁膜
１４  第１のエクステンション領域
１５  第２のエクステンション領域
１６  サイドウォール絶縁膜
１７  第１のソース／ドレイン領域
１８  第２のソース／ドレイン領域
【図１】
2008091426.tif 000003
【図２】
2008091426.tif 000004
【図３】
2008091426.tif 000005
【図４】
2008091426.tif 000006
【図５】
2008091426.tif 000007
【図６】
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【図７】
2008091426.tif 000009