(57)【要約】【課題】ディープスタンバイモードとスタンバイモードを設定した擬似ＳＲＡＭを用いた装置において、ディープスタンバイモードからスタンバイモードへ復帰する時間を短縮する。【解決手段】ディープスタンバイモードからスタンバイモードに切り替わるとタイマー１２及び１４が起動され、それぞれセルフリフレッシュに必要な一定周期のタイマー出力ＴＮ及びセルフリフレッシュ周期よりも短い周期のタイミング信号ＴＲを出力する。カウンタ１５は、ディープスタンバイモードからスタンバイモードに切り替わった直後からタイマー１４の出力ＴＲをカウントし、設定値と一致したとき切り替え信号Ｃを出力する。マルチプレクサ１７はカウンタ１５の出力で切換制御され、カウンタ１５のカウント値が設定値と一致するまではＴＲを選択し、以降のスタンバイモードではＴＮを選択して出力する。【選択図】図１
2008117525.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードと、前記メモリセルのリフレッシュに必要な回路に対する電源供給も停止して前記メモリセルに記憶されたデータの保持を保証しないディープスタンバイモードとが設定された複数のメモリセルを有する半導体記憶装置において、
前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、
前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第１のタイマーと、前記ディープスタンバイモードから前記スタンバイモードへの切り替え時に動作して、前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定することにより前記所定の内部電圧に短時間で復帰させるための第２のタイマーを有していることを特徴とする半導体記憶装置。
【請求項２】
前記タイミング周期発生回路は、前記ディープスタンバイモードと前記スタンバイモードとを切り替えるモード信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記モード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第１のタイマーと、前記モード信号とワンショットパルス発生回路の出力が入力され、前記モード信号が前記ディープスタンバイモードから前記スタンバイモードに切り替わるときに一方のレベルの信号を出力し、前記ワンショットパルス発生回路の出力が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第２のタイマーと、前記論理回路の出力が前記一方のレベルに立ち上がる信号でリセットされ、前記第２のタイマーから出力されるタイマー信号をカウントし、カウント値があらかじめ設定された値となったときタイマー出力切り替え信号を出力するカウンタと、該カウンタからの前記タイマー出力切り替え信号を受けて前記第１及び第２のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサと、前記カウンタからの前記タイマー出力切り替え信号を受けてワンショットパルスを前記論理回路へ出力する前記ワンショットパルス発生回路とによって構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記タイミング周期発生回路は、前記ディープスタンバイモードと前記スタンバイモードとを切り替えるモード信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記スタンバイモード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第１のタイマーと、前記モード信号と前記チップセレクト信号が入力され、前記モード信号が前記ディープスタンバイモードから前記スタンバイモードに切り替わるときに一方のレベルの信号を出力し、前記チップセレクト信号が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第２のタイマーと、前記論理回路の出力レベルに応じて前記第１及び第２のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサとによって構成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードが設定された複数のメモリセルを有する半導体記憶装置において、
前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、
前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第１のタイマーと、前記電源がオフ状態からオン状態に切り替えられた時に動作して、前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定することにより前記所定の内部電圧に短時間で復帰させるための第２のタイマーを有していることを特徴とする半導体記憶装置。
【請求項５】
前記タイミング周期発生回路は、前記電源オン信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記スタンバイモード信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第１のタイマーと、前記電源オン信号とワンショットパルス発生回路の出力が入力される論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第２のタイマーと、前記論理回路の出力が前記一方のレベルに立ち上がる信号でリセットされ、前記第２のタイマーから出力されるタイマー信号をカウントし、カウント値があらかじめ設定された値となったときタイマー出力切り替え信号を出力するカウンタと、該カウンタからの前記タイマー出力切り替え信号を受けて前記第１及び第２のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサと、前記カウンタからの前記タイマー出力切り替え信号を受けてワンショットパルスを前記論理回路へ出力する前記ワンショットパルス発生回路とによって構成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記タイミング周期発生回路は、前記電源オン信号とチップセレクト信号が入力されるオアゲートと、該オアゲートに前記電源オン信号または前記チップセレクト信号が入力されたときに動作して前記リフレッシュ周期に同期したタイマー信号を出力する前記第１のタイマーと、前記電源オン信号が入力されたときに一方のレベルの信号を出力し、前記チップセレクト信号が入力されたときに他方のレベルの信号を出力する論理回路と、該論理回路の出力が前記一方のレベルのときに動作して前記リフレッシュ周期よりも短い周期のタイマー信号を出力する前記第２のタイマーと、前記論理回路の出力レベルに応じて前記第１及び第２のタイマーのいずれか一方の信号を選択してタイマー信号を出力するマルチプレクサとによって構成されていることを特徴とする請求項４に記載の半導体記憶装置。
【請求項７】
前記内部電圧発生手段は、前記メモリセルのワード線へ印加するブースト電圧を発生するブースト電圧発生回路であることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記内部電圧発生手段は、外部電源電圧を降圧して内部回路に供給する内部降圧回路であることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記内部電圧発生手段は、半導体基板に対してグランドレベルより低いバックバイアス電圧を供給する基板バックバイアス発生回路であることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項１０】
前記半導体記憶装置は擬似ＳＲＡＭ装置であることを特徴とする請求項請求項１〜９のいずれか１項に記載の半導体記憶装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体記憶装置を備えていることを特徴とする携帯型電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば複数の動作モードを有する半導体記憶装置の動作制御回路に関する。
【背景技術】
【０００２】
ランダムアクセス可能な半導体記憶装置の代表的なものとしてＳＲＡＭおよびＤＲＡＭがある。ＳＲＡＭはＤＲＡＭと比較して読み出し・書き込み動作が高速であり、またＤＲＡＭのようにリフレッシュ動作が不要であることから、その取り扱いが容易であるとともにスタンバイ状態におけるデータ保持電流が小さいという長所がある反面、ＳＲＡＭを構成するには１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭよりもチップサイズが大きくなり価格も高くなるという問題がある。
【０００３】
これに対して、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量のメモリを構成することができ、また、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。しかしながら、ＤＲＡＭは、アドレスとして行アドレスおよび列アドレスを分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）信号およびＣＡＳ（列アドレスストローブ）信号を必要とすること、定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑になり、また消費電流が大きくなってしまうという問題がある。
【０００４】
ところで、携帯電話機などに代表される携帯型電子機器に採用されている半導体記憶装置は現状ではＳＲＡＭが主流である。これは、ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間をできるだけ延ばしたい携帯電話機に向いており、またこれまでの携帯電話機には簡単な機能しか搭載されていなかったためにそれほど大容量の半導体記憶装置を必要としなかったこと、タイミング制御などの点でＳＲＡＭは扱いが容易であることなどがその理由である。
【０００５】
一方、最近の携帯電話機は、電子メールの送受信機能や、インターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されており、将来的には現在のパソコン等と同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。このような機能を実現するためには、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となり、公衆網などから受信した大量のデータを携帯電話機内に一時的に蓄えておくために大容量の半導体記憶装置を備える必要性が生じてくる。
【０００６】
他方で、携帯型電子機器は小型、軽量、かつ低消費電力という要請があるため、半導体記憶装置を大容量化しても機器そのものの大型化、重量化および消費電力の増加は避けねばならない。従って、携帯型電子機器に搭載される半導体記憶装置としては、扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量の観点からはＤＲＡＭが好ましいことになる。つまり、これからの携帯型電子機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であるといえる。
【０００７】
このような半導体記憶装置として、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが特許文献１〜５等で提案されている。
【０００８】
しかしながらこの疑似ＳＲＡＭは、メモリセルそのものはＤＲＡＭと同じであるから、メモリセルに記憶されているデータを保持するためには常にリフレッシュ動作を行う必要がある。このため、ＳＲＡＭと同様に動作するといっても、従来のＳＲＡＭに採用されているようなスタンバイモードは特に設けられていない。疑似ＳＲＡＭを従来のＳＲＡＭと同様の仕様で動作させる以上は、使い勝手の面からしても汎用ＳＲＡＭのスタンバイモードと同等の低消費電力モードを用意しておくことが望ましい。
【０００９】
このような観点から、出願人は、疑似ＳＲＡＭを用いた半導体装置に対して、汎用ＳＲＡＭのスタンバイモードと同等のスタンバイモードや既存の半導体記憶装置には見られない独特の低消費電力モードを持った半導体記憶装置の発明を、特願２０００−３６３６６４号において提案している。この発明では、通常のＤＲＡＭと同等の電源供給モードであってメモリセルのリフレッシュに必要な回路に対しては電源を供給することによりメモリセルのデータ保持を保証するスタンバイモードと、メモリセルのリフレッシュに必要な回路に対しても電源供給を停止し、メモリセルのデータ保持を保証しないディープスタンバイモードを設定している。
【００１０】
このディープスタンバイモードではメモリセルのデータを保持しておくことはできないが、リフレッシュ動作が不要となり、スタンバイモードに比べて消費電流を低減させることができる。このディープスタンバイモードは、スタンバイ状態からアクティブ状態に移行する間にメモリセルアレイ全体に対して書き込みを行える状態になっていればよいことを前提としており、半導体記憶装置をバッファとして使用する場合などに適したモードである。
【００１１】
図１０は、従来の疑似ＳＲＡＭの要部構成の一例を示すブロック図である。図１０において、電圧レベル制御回路１は、メモリセルアレイ２のワード線へ印加するブースト電圧Ｖｂｔのレベルを制御する内部電圧レベル制御信号Ａを基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２に基づいて発生し、リングオシレータ３へ出力する。リングオシレータ３は、電圧レベル制御回路１から出力された内部電圧レベル制御信号Ａが“Ｈ”（ハイレベル）のとき活性化されて発振し、発振出力Ｂを昇圧回路４へ出力する。
【００１２】
昇圧回路４は、内部電圧としてブースト電圧Ｖｂｔを発生するチャージポンプ回路で構成されており、リングオシレータ３の発振出力Ｂを利用して電源電圧ＶＤＤを段階的に昇圧し、ワード線を駆動するブースト電圧Ｖｂｔを発生してワードデコーダ５へ出力する。ブースト電圧Ｖｂｔは電源電圧ＶＤＤよりも高い電圧、例えばＶＤＤ＋１．５ＶあるいはＶＤＤ＋２Ｖ程度に設定される。ワードデコーダ５は、ローデコーダ６からの出力によって選択されたワード線にブースト電圧Ｖｂｔを供給する。メモリセルアレイ２は、ＤＲＡＭのメモリセルアレイと同様の構成を有している。
【００１３】
リフレッシュタイミング発生回路７は、一定時間間隔でメモリセルアレイ２中のメモリセルをリフレッシュするためのリフレッシュ信号およびリフレッシュすべきメモリセルのアドレスを指定するリフレッシュアドレスを発生する。リフレッシュ信号はローイネーブル発生回路８へ出力され、リフレッシュアドレスはローデコーダ６へ出力される。ローイネーブル発生回路８はリフレッシュタイミング発生回路７がリフレッシュ信号を発生するタイミングでローイネーブル信号ＬＴを発生する。
【００１４】
また、ローイネーブル発生回路８は、ライトイネーブル信号ＷＥ、チップセレクト信号ＣＳおよびメモリセルアレイ２の読出／書込アドレスＡｄｄの入力を受け、アドレスＡｄｄが変化する毎にローイネーブル信号ＬＴを出力する。ローイネーブル信号ＬＴは電圧レベル制御回路１およびローデコーダ６に入力される。
【００１５】
図１１は、図１０に示した回路におけるスタンバイモードの動作を説明するためのタイミングチャートである。以下、図１０〜図１１を参照してメモリセルリフレッシュ用のブースト電圧発生動作を説明する。
【００１６】
この疑似ＳＲＡＭ装置がスタンバイ状態に設定されている時には、リフレッシュタイミング発生回路７から一定の周期（例えば１６μｓｅｃ）でリフレッシュ信号がローイネーブル発生回路８に出力される。ローイネーブル発生回路８はこのリフレッシュ信号を受けてローイネーブル信号ＬＴを発生し、電圧レベル制御回路１に出力する。このローイネーブル信号ＬＴにより電圧レベル制御回路１が活性化され、電圧レベル制御回路１はブースト電圧Ｖｂｔと基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２との比較動作を行う。ブースト電圧Ｖｂｔが基準電圧Ｖｒｅｆ１より低い場合は、内部電圧レベル制御信号Ａが“Ｈ”となり、リングオシレータ３が発振を開始し、発振出力Ｂを昇圧回路４へ出力する。
【００１７】
昇圧回路４はこの発振出力Ｂを使用してブースト電圧Ｖｂｔを昇圧する。ブースト電圧Ｖｂｔが上昇し、基準電圧Ｖｒｅｆ２に達すると、電圧レベル制御回路１は内部電圧レベル制御信号Ａを“Ｌ”（ローレベル）にする。これによりリングオシレータの発振が停止し、昇圧回路４の昇圧動作が停止する。そしてこの周期の間にメモリセルアレイ２においてメモリセルのリフレッシュ動作が実行される。
【００１８】
このようにスタンバイモードでは、デバイス内部で、データ保持が保証される範囲で規則的なリフレッシュタイミングを自動的に発生して電圧レベル制御回路１をパワーオンし、ワードレベルを基準電圧Ｖｒｅｆ１以上に保持するとともに、リフレッシュタイミング以外の時間は電圧レベル制御回路１をパワーオフすることにより、データ保持の保証と消費電流の削減を図っている。
【００１９】
また、この擬似ＳＲＡＭがスタンバイ状態からアクティブ状態に移行してチップセレクト信号ＣＳが立ち上がり、ついでアドレス信号Ａｄｄが変化すると、ローイネーブル発生回路８がこの変化を検出し、信号ＬＴを出力して電圧レベル制御回路１を活性化する。従って、アクティブ状態においては、メモリがアクセスされるごとにブースト電圧Ｖｂｔの昇圧動作が実行される。
【００２０】
図１２は、リフレッシュタイミング発生回路７におけるタイミング周期発生回路の従来例を示すブロック図であり、ディープスタンバイモードとスタンバイモードを切り替えるモード信号ＭＯＤＥとチップセレクト信号ＣＳが入力されるオアゲート１１と、オアゲート１１が“Ｈ”のときに動作してリフレッシュに必要な一定周期のタイマー信号ＴＮを出力するタイマー１２とからなる。
【００２１】
このタイマー信号ＴＮにより、スタンバイモードにおけるメモリのセルフリフレッシュ周期が設定される。図１３は、図１０に示す疑似ＳＲＡＭに対して図１２に示すタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。
【特許文献１】特開昭６１−５４９５号公報
【特許文献２】特開昭６２−１８８０９６号公報
【特許文献３】特開昭６３−２０６９９４号公報
【特許文献４】特開平４−２４３０８７号公報
【特許文献５】特開平６−３６５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
図１３に示すように、ディープスタンバイモードの時には、図１０の疑似ＳＲＡＭに対する電源供給は停止され、セルフリフレッシュに必要な回路に対しても電源供給を停止しているので、昇圧回路４のブースト電圧Ｖｂｔもほぼ接地電位まで低下している。このディープスタンバイモードからスタンバイモードに切り替わると、図１０の疑似ＳＲＡＭに対する電源供給が再開され、セルフリフレッシュに必要な回路に対しても電源が供給されるので、リフレッシュタイミング発生回路７から一定の周期でリフレッシュ信号が出力されて昇圧回路４のブースト電圧Ｖｂｔも上昇して行く。
【００２３】
そして、ブースト電圧Ｖｂｔが基準電圧Ｖｒｅｆ１まで上昇した時点でスタンバイ状態への移行が完了し、メモリアクセス等のアクティブ動作が可能となる。しかしながら図１３に示すように、ブースト電圧Ｖｂｔがほぼ接地電位まで低下しているディープスタンバイ状態からスタンバイ状態の基準電圧Ｖｒｅｆ１まで上昇するには時間がかかる。
【００２４】
そのため通常、この擬似ＳＲＡＭを立ち上げてメモリアクセス可能な状態とするまでのスタンバイ時間として、電圧立ち上げのために２００μｓｅｃ程度の時間が設定されており、その間はアクティブ動作を実行することができないという問題がある。また、将来的にはメモリ容量がさらに大きくなることが考えられるが、その場合ブースト回路の負荷がさらに大きくなるためにスタンバイ状態への立ち上げにも一層時間がかかり、２００μｓｅｃの電圧立ち上げ時間ではスタンバイ状態まで立ち上げることが困難となることも予想される。
【００２５】
本発明は、上記問題点に鑑み、所定の回路に対する電源供給が停止されている動作モードと前記所定の回路に対して電源が供給されている動作モードとが設定された半導体記憶装置において、電源供給が停止されている動作モードから電源が供給された動作モードへの復帰時間を短縮する手段を提供することにある。
【課題を解決するための手段】
【００２６】
本発明の半導体記憶装置は、複数の動作モードを有する半導体記憶装置において、所定の周期のタイミングパルスを発生する第１の周期発生手段と、前記所定の周期よりも短い周期のタイミングパルスを発生する第２の周期発生手段と、前記第１または第２の周期発生手段からのタイミングパルスが入力されたとき動作して所定の内部電圧を発生する内部電圧発生手段と、前記半導体記憶装置の動作モードがある１つのモードから他のモードに切り替わったときに、前記第２の周期発生手段からのタイミングパルスを選択して前記内部電圧発生手段に出力するタイミングパルス切り替え手段と、を有していることを特徴とする。
【００２７】
本発明における前記ある一つのモードは、所定の回路に対する電源供給を停止する動作モードであり、前記他方のモードは、前記所定の回路に対して電源を供給する動作モード、あるいは、前記ある一つのモードは、メモリセルに記憶されたデータの保持を保証しない動作モードであり、前記他方のモードは、メモリセルに記憶されたデータの保持を保証する動作モードである。
【００２８】
より具体的には、本発明の半導体記憶装置は、メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードと、前記メモリセルのリフレッシュに必要な回路に対する電源供給も停止して前記メモリセルに記憶されたデータの保持を保証しないディープスタンバイモードとが設定された複数のメモリセルを有する半導体記憶装置において、前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第１のタイマーと、前記ディープスタンバイモードから前記スタンバイモードへの切り替え時に動作して、前記内部電圧を所定値に高速に復帰させるために前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定する第２のタイマーを有していることを特徴とする。
【００２９】
また、本発明の半導体記憶装置は、メモリセルのリフレッシュに必要な回路に対して電源を供給することにより前記メモリセルに記憶されたデータの保持を保証するスタンバイモードが設定された複数のメモリセルを有する半導体記憶装置において、前記リフレッシュ周期に同期したタイミングで動作することにより所定の内部電圧を発生する内部電圧発生手段と、前記内部電圧発生手段の動作周期を制御するタイミング周期発生回路とを備え、前記タイミング周期発生回路は、前記スタンバイモード時に前記内部電圧発生手段の動作周期を前記リフレッシュ周期に同期したタイミングに設定する第１のタイマーと、前記電源がオフ状態からオン状態に切り替えられた時に動作して、前記内部電圧発生手段の動作周期を前記リフレッシュ周期よりも短い周期に設定することにより前記所定の内部電圧に短時間で復帰させるための第２のタイマーを有していることを特徴とする。
【００３０】
本発明における前記内部電圧発生手段としては、前記メモリセルのワード線へ印加するブースト電圧を発生するブースト電圧発生回路、外部電源電圧を降圧してメモリ等の内部回路に供給する内部降圧回路、あるいは半導体基板に対してグランドレベルより低いバックバイアス電圧を供給する基板バックバイアス発生回路等である。
【発明の効果】
【００３１】
本発明によれば、電源オン時点あるいはディープスタンバイモードからスタンバイモードへの切り替え時に、スタンバイモード時に動作してメモリへ周期的なリフレッシュ電圧を供給するために用いられるタイマー周期よりも短いタイマー周期を用いてリフレッシュ可能な電圧まで高速に復帰させることができるので、電源オン時点あるいはディープスタンバイモードからスタンバイモードへの切り替え時間を短縮することができる。
【００３２】
また、メモリセルのデータ保持を保証するスタンバイモードと、メモリセルのデータ保持を保証しないディープスタンバイモードを有し、ディープスタンバイモードあるいは電源オン時点からスタンバイモードへの切り替え時間が予め設定されている装置において、該装置のメモリ容量を、より大容量化して機能拡大する必要がある場合にも、上記設定された時間内でのスタンバイモードへの立ち上げに対応することが可能となる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の第１の実施形態を示すタイミング周期発生回路のブロック図である。
【００３４】
本実施形態のタイミング周期発生回路は、ディープスタンバイモードとスタンバイモードとを切り替えるモード信号ＭＯＤＥとチップセレクト信号ＣＳが入力されるオアゲート１１と、オアゲート１１が“Ｈ”のときに動作して第１の周期（１６μｓｅｃ）のタイマー信号ＴＮを出力するタイマー１２と、モード信号ＭＯＤＥとワンショットパルス発生回路１６の出力が入力される論理回路１３と、論理回路１３の出力Ｇが“Ｈ”のときに動作して第１の周期よりも短い第２の周期のタイマー信号ＴＲを出力するタイマー１４と、論理回路１３の出力Ｇが“Ｈ”に立ち上がる信号でリセットされ、タイマー１４から出力されるタイマー信号ＴＲをカウントし、カウント値があらかじめ設定された値となったとき“Ｈ”となってタイマー出力切り替え信号Ｃを出力するカウンタ１５と、カウンタ１５からの切り替え信号Ｃを受けてタイマー１２とタイマー１４のいずれか一方の信号を選択してタイマー出力ＴＯを出力するマルチプレクサ（ＭＵＸ）１７と、カウンタ１５からの切り替え信号Ｃを受けてワンショットパルスＤを論理回路１３へ出力するワンショットパルス発生回路１６とによって構成される。
【００３５】
図２は、図１０に示す疑似ＳＲＡＭに対して本実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。以下、図１〜図２及び図１０を参照して、本実施形態の動作について説明する。
【００３６】
ディープスタンバイモードにおいては、必要最小限の回路にのみ電源が供給され、タイミング周期発生回路を動作させる電源も断となっており、ブースト電圧Ｖｂｔは接地電位まで低下している。この状態からスタンバイモードに切り替わると、タイミング周期発生回路に電源が供給され、モード信号ＭＯＤＥは“Ｈ”、論理回路１３の出力Ｇは“Ｈ”となってタイマー１２及び１４が起動され、それぞれタイマー出力ＴＮ及びＴＲが出力される。
【００３７】
一方、カウンタ１５はモード信号ＭＯＤＥが“Ｈ”になった時点ではその出力Ｃは“Ｌ”であり、論理回路１３の出力Ｇが“Ｈ”に切り替わる信号によって現在のカウント値をリセットされた後タイマー１４から出力されるタイマー信号ＴＲをカウントする。そしてカウンタ１５のカウント値が予め設定した値と一致するとカウンタ出力Ｃが“Ｈ”に切り替わる。カウンタ１５の出力Ｃはタイマー切換制御信号としてマルチプレクサ１７に入力される。
【００３８】
マルチプレクサ１７は、カウンタ１５の出力Ｃが“Ｌ”の時にはタイマー１４のタイマー出力ＴＲを選択して出力し、カウンタ１５の出力Ｃが“Ｈ”の時にはタイマー１２のタイマー出力ＴＮを選択して出力する。従って、ディープスタンバイモードからスタンバイモードに切り替わった直後はセルフリフレッシュ周期よりも短い周期のタイミング信号を出力するタイマー１４のタイマー出力ＴＲが選択されて出力され、図１０の昇圧回路４ではこのタイマー出力ＴＲによってリフレッシュ周期よりは短い周期で昇圧動作が実行されるので、昇圧回路４の出力電圧Ｖｂｔはメモリセルのリフレッシュに必要な電圧に高速に復帰する。
【００３９】
その後、カウンタ１５のカウント値が予め設定した値となってカウンタ出力Ｃが“Ｈ”に切り替わると、マルチプレクサ１７は、タイマー１２のタイマー出力ＴＮを選択して出力する。従って、以降のスタンバイモードにおいてはセルフリフレッシュに必要な一定周期（１６μｓｅｃ）のタイマー出力ＴＮにより昇圧回路４の出力電圧が所定の電圧に維持されてメモリセルのリフレッシュ動作が実行され、スタンバイモードにおけるメモリのデータ保持が保証される。
【００４０】
また、カウンタ１５の出力Ｃはワンショットパルス発生回路１６にも入力され、ワンショットパルス発生回路１６はカウンタ１５の出力Ｃが“Ｈ”に切り替わる時点でワンショットパルスＤを出力する。このワンショットパルスＤは論理回路１３に入力され、論理回路１３の出力Ｇを“Ｌ”に切り替える。論理回路１３の出力Ｇを“Ｌ”に切り替えることでタイマー１４への動作電流の供給を停止し、不必要な電流消費を抑える。
【００４１】
なお、実施例では、ディープスタンバイモードからスタンバイモードに切り替わる際の動作について説明したが、例えば、この擬似ＳＲＡＭを備える装置に対する電源をオンしたときのブースト電圧の立ち上げ時にも本発明のタイミング周期発生回路を適用することができる。その場合には、モード切り替え信号ＭＯＤＥの代わりに電源オン信号が用いられる。
【００４２】
このように、本実施形態では、ディープスタンバイモードからスタンバイモードへの切り替え時あるいは電源オン時点に、スタンバイモード時に動作してメモリへ周期的なリフレッシュ電圧を供給するために用いられるタイマー周期よりも短いタイマー周期を用いてリフレッシュ可能な電圧まで高速に復帰させているので、ディープスタンバイモードあるいは電源オン時点からスタンバイモードへの切り替え時間を短縮することができる。
【００４３】
なお、ディープスタンバイモードからスタンバイモードへの切り替え時あるいは電源オン時点に動作するタイマー１４を省略し、スタンバイモード時に動作してメモリへ周期的なリフレッシュ電圧を供給するために用いられるタイマー１２のタイミング周期を制御することによりタイマー１２のみでメモリリフレッシュ周期及びメモリリフレッシュ周期よりも短い周期のタイミング信号を発生させることも不可能ではないが、一般にタイマー発生部はアナログ回路により構成されており周期が変化するまでに時間がかかるので、より迅速なタイミング周期の切り替えを行うためには、本実施形態のようにそれぞれ独立の周期発生手段を用いた方がより効果的である。
【００４４】
また、メモリセルのデータ保持を保証するスタンバイモードと、メモリセルのデータ保持を保証しないディープスタンバイモードを有し、ディープスタンバイモードあるいは電源オン時点からスタンバイモードへの切り替え時間が予め設定されている装置において、該装置のメモリ容量を、より大容量化して機能拡大する必要がある場合にも、上記設定された時間内でのスタンバイモードへの立ち上げに対応することが可能となる。
【００４５】
図３は、本発明の第２実施形態を示すタイミング周期発生回路のブロック図である。
【００４６】
本実施形態のタイミング周期発生回路は、ディープスタンバイモードとスタンバイモードとを切り替えるモード信号ＭＯＤＥとチップセレクト信号ＣＳが入力されるオアゲート１１と、オアゲート１１が“Ｈ”のときに動作して第１の周期（１６μｓｅｃ）のタイマー信号ＴＮを出力するタイマー１２と、モード信号ＭＯＤＥとチップセレクト信号ＣＳが入力される論理回路１８と、論理回路１８の出力Ｇが“Ｈ”のときに動作して第１の周期よりも短い第２の周期のタイマー信号ＴＲを出力するタイマー１４と、論理回路１８の出力Ｇによりタイマー１２とタイマー１４のいずれか一方の信号を選択してタイマー出力ＴＯを出力するマルチプレクサ（ＭＵＸ）１７とによって構成される。
【００４７】
図４は、図１０に示す疑似ＳＲＡＭに対して本実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。以下、図３〜図４および図１０を参照して、本実施形態の動作について説明する。
【００４８】
ディープスタンバイモードにおいては、必要最小限の回路にのみ電源が供給され、タイミング周期発生回路を動作させる電源も断となっており、ブースト電圧Ｖｂｔは接地電位まで低下している。この状態からスタンバイモードに切り替わると、タイミング周期発生回路に電源が供給され、モード信号ＭＯＤＥは“Ｈ”となり、オア回路１１の出力および論理回路１３の出力Ｇは“Ｈ”となってタイマー１２及び１４が起動され、それぞれタイマー出力ＴＮ及びＴＲが出力される。
【００４９】
また、論理回路１８の出力Ｇはタイマー切換制御信号としてマルチプレクサ１７に入力され、マルチプレクサ（ＭＵＸ）１７は、論理回路１８の出力Ｇが“Ｈ”のときにはタイマー１４のタイマー出力ＴＲを選択して出力し、論理回路１８の出力Ｇが“Ｌ”の時にはタイマー１２のタイマー出力ＴＮを選択して出力する。
【００５０】
従って、ディープスタンバイモードからスタンバイモードに切り替わった直後からセルフリフレッシュ周期よりも短い周期のタイミング信号を出力するタイマー１４のタイマー出力ＴＲが選択されて出力され、図１０の昇圧回路４ではこのタイマー出力ＴＲにより、リフレッシュ周期よりも短い周期で昇圧動作が実行されるので、昇圧回路４の出力電圧Ｖｂｔはメモリセルのリフレッシュに必要な電圧に高速に復帰する。
【００５１】
その後、チップセレクト信号ＣＳが“Ｈ”に切り替わり、アクティブモードになると、マルチプレクサ１７は、タイマー１２のタイマー出力ＴＮを選択して出力する。論理回路１８は、モード信号ＭＯＤＥが“Ｌ”から“Ｈ”に変化するときのみ“Ｌ”から“Ｈ”に切り替わる構成となっているので、その後、チップセレクト信号ＣＳが“Ｌ”となってアクティブモードからスタンバイモードに切り替わっても論理回路１８の出力Ｇは“Ｌ”のままであり、タイマー１４は起動されない。
【００５２】
従って、それ以降スタンバイモードとアクティブモード間でのモード切り替えがあってもマルチプレクサ１７ではタイマー１２のタイマー出力ＴＮが選択されてセルフリフレッシュに必要な一定周期（１６μｓｅｃ）のタイマー出力ＴＮにより昇圧回路４の昇圧動作が実行され、昇圧回路４の出力電圧が所定の電圧に維持されているので、以降のスタンバイモードにおけるセルフリフレッシュ動作は正常に実行され、メモリのデータ保持が保証される。
【００５３】
なお、実施例では、ディープスタンバイモードからスタンバイモードに切り替わる際の動作について説明したが、この擬似ＳＲＡＭを備える装置に対する電源をオンしたときのブースト電圧の立ち上げ時にも本発明のタイミング周期発生回路を適用することができる。その場合には、モード切り替え信号ＭＯＤＥの代わりに電源オン信号が用いられる。
【００５４】
本実施形態では、ディープスタンバイモードあるいは電源オン時点からスタンバイモードに切り替わった後、最初のチップセレクト信号ＣＳが入力されるまではタイマー１４が動作状態を継続し、その間動作電流が供給されているので第１の実施形態よりは電流消費が多少増加するが、本実施形態においても、ディープスタンバイモードあるいは電源オン時点からスタンバイモードへの切り替え時間を短縮することができる。
【００５５】
また、メモリセルのデータ保持を保証するスタンバイモードと、メモリセルのデータ保持を保証しないディープスタンバイモードを有し、ディープスタンバイモードあるいは電源オン時点からスタンバイモードへの切り替え時間が予め設定されている装置において、該装置のメモリ容量を、より大容量化して機能拡大する必要がある場合にも、上記設定された時間内でのスタンバイモードへの立ち上げに対応することが可能となる。
【００５６】
図５は、ＤＲＡＭ、擬似ＳＲＡＭ等の内部回路へ、外部電源電圧を降圧した降圧電圧ＶＩＮＴを給する内部降圧回路に対して本発明のタイミング周期発生回路を適用した実施形態を示す回路図である。
【００５７】
内部降圧回路は、反転入力端に基準電圧ＶＲＥＦが、非反転入力端に内部電圧ＶＩＮＴが入力される差動増幅器２２と、ソース電極が外部電源電圧ＶＤＤに接続され、ゲート電極に差動増幅器２２の出力が入力されてドレイン電極から外部電源電圧ＶＤＤを降圧した内部電圧ＶＩＮＴを出力するＰチャンネルＭＯＳ電界効果トランジスタ（以下、ＰＭＯＳトランジスタ）２３とによって構成されている。この内部降圧回路の出力ライン上には、ＤＲＡＭ、擬似ＳＲＡＭ等の内部回路２１が接続され、これらの内部回路２１に降圧された内部電圧ＶＩＮＴが供給される。
【００５８】
差動増幅器２２は、ゲート電極に基準電圧ＶＲＥＦが入力されるＮチャンネルＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタ）２５と、ゲート電極に内部電圧ＶＩＮＴが入力されるＮＭＯＳトランジスタ２６と、ＮＭＯＳトランジスタ２５，２６の共通ソース電極と接地電位間に接続された電流源用ＮＭＯＳトランジスタ２４と、外部電源電圧ＶＤＤとＮＭＯＳトランジスタ２５，２６の各ドレイン電極との間に接続されたカレントミラー構成のＰＭＯＳトランジスタ２７，２８によって構成され、ＮＭＯＳトランジスタ２５のドレイン電極が降圧用ＰＭＯＳトランジスタ２３のゲート電極に接続されている。
【００５９】
この差動増幅器２２では、出力ライン上の内部電圧ＶＩＮＴと基準電圧ＶＲＥＦとが比較され、例えば内部電源電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも低下すると、差動増幅器２２の出力電圧（ＮＭＯＳトランジスタ２５のドレイン電圧）が低下するため、ＰＭＯＳトランジスタ２３がオン方向に遷移して外部電源電圧ＶＤＤからの電流が増加し、内部電圧ＶＩＮＴを上昇させる。
【００６０】
一方、内部電圧ＶＩＮＴが基準電圧ＶＲＥＦよりも上昇すると、差動増幅器２２の出力電圧が上昇するため、ＰＭＯＳトランジスタ２３がオフ方向に遷移して外部電源電圧ＶＤＤからの電流が減少し、内部電圧ＶＩＮＴを低下させる。この負帰還作用により、内部電圧ＶＩＮＴが基準電圧ＶＲＥＦと等しくなるように制御される。
【００６１】
ＤＲＡＭ、擬似ＳＲＡＭ等の内部回路２１は、リフレッシュあるいはアクセス等が行われていない不活性状態の時にはデバイスリーク電流程度の微小な電流が消費されているにすぎないが、一方、内部回路２１にアクティブ信号パルスが入力されて、内部回路２１が活性状態となると内部回路２１の内部電流が増大して内部電圧ＶＩＮＴが低下する。それに伴って内部降圧回路の負帰還作用によりＰＭＯＳトランジスタ２３がオン方向に遷移して外部電源電圧ＶＤＤからの電流が増加し、内部電圧ＶＩＮＴは基準電圧ＶＲＥＦまで上昇する。
【００６２】
タイミング周期発生回路２０は、図１あるいは図３に示す構成を有しており、そのタイマー出力ＴＯは、差動増幅器２２における電流源用ＮＭＯＳトランジスタ２４のゲート電極に入力される。従って、差動増幅器２２はタイミング周期発生回路２０から出力されるタイマー出力ＴＯによりその動作、不動作が周期的に制御される。
【００６３】
図６は、図５に示す内部降圧回路に対して本実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。以下、図５〜図６を参照して本実施形態の動作について説明する。なお、図６では、タイミング周期発生回路２０として図３に示す第２実施形態の回路を用いた場合の動作を示しているが、図１に示す第１実施形態のタイミング周期発生回路を用いた場合でも同様の動作が可能である。また、タイミング周期発生回路２０内の動作は、図２あるいは図４に示す動作と同様であるのでその詳細説明は省略する。
【００６４】
ディープスタンバイモードにおいては、必要最小限の回路にのみ電源が供給され、タイミング周期発生回路２０および差動増幅器２２を動作させる電源も断となっている。従って、内部電圧ＶＩＮＴはほぼ接地電位となっており、内部回路２１内のメモリセルにはデータは保持されていない。
【００６５】
この状態からスタンバイモードに切り替わると、タイミング周期発生回路２０および差動増幅器２２に電源が供給され、モード信号ＭＯＤＥは“Ｈ”となり、ディープスタンバイモードからスタンバイモードに切り替わった直後から、差動増幅器２２の電流源用ＮＭＯＳトランジスタ２４のゲート電極に対してセルフリフレッシュ周期よりも短い周期のタイマー出力ＴＲが選択されて出力される。差動増幅器２２では、この短い周期のタイマー出力ＴＲが入力される毎に内部電圧ＶＩＮＴと基準電圧ＶＲＥＦの比較動作が実行されるので、内部電圧ＶＩＮＴは基準電圧ＶＲＥＦに高速に復帰する。
【００６６】
その後、チップセレクト信号ＣＳが“Ｈ”に切り替わり、アクティブモードになると、タイミング周期発生回路２０からは、セルフリフレッシュに必要な一定周期のタイマー出力ＴＮが出力され、差動増幅器２２では、このタイマー出力ＴＮが入力される毎に内部電圧ＶＩＮＴと基準電圧ＶＲＥＦの比較動作を実行し、内部電圧ＶＩＮＴを基準電圧ＶＲＥＦに維持する。以降のスタンバイモードおよびアクティブモード間の切り替えがあっても、タイミング周期発生回路２０からは、セルフリフレッシュに必要な一定周期のタイマー出力ＴＮが出力され、内部電圧ＶＩＮＴは基準電圧ＶＲＥＦに維持される。
【００６７】
また、スタンバイモードで内部回路２１が不活性時においては内部回路２１で消費される電流はリーク電流程度の微少な値であり、内部電圧ＶＩＮＴの低下は小さい。そこで、差動増幅器２２における電圧比較動作に対して本発明のタイミング周期発生回路２０を適用することにより、リフレッシュに同期したタイマー１２が発生するパルスのインターバル時間では差動増幅器２２は不動作状態とする。従ってその間は外部電源ＶＤＤとの接続がカットされて電流消費が低減される。かつディープスタンバイモードからスタンバイモードへの切り替え時には、内部電圧立ち上げの高速化、スタンバイモードへの復帰の高速化が可能となる。
【００６８】
なお、実施例では、ディープスタンバイモードからスタンバイモードに切り替わる際の動作について説明したが、例えば、ＤＲＡＭ、擬似ＳＲＡＭ等の内部回路２１を備える装置に対する電源をオンしたときの内部電圧の立ち上げ時にも本発明のタイミング周期発生回路を適用することができる。その場合には、モード切り替え信号ＭＯＤＥの代わりに電源オン信号が用いられる。
【００６９】
図７は、本発明のタイミング周期発生回路を、半導体基板に対してグランドレベルより低いバックバイアス電圧を供給する基板バックバイアス発生回路に適用した実施形態を示すブロック図である。
【００７０】
基板バックバイアス発生回路３０は、外部電源電圧ＶＤＤとグランドレベル（ＧＮＤ）を用い、タイミング周期発生回路２０からのタイマー出力ＴＯによって動作してＧＮＤよりも低い（例えば−１Ｖ）バックバイアス電圧ＶＢＢＧを内部基準電圧として発生する回路である。バックバイアス発生回路３０の出力は、バックバイアス電圧ＶＢＢＧを印加したい領域、例えば半導体基板に接続され、半導体基板をグランドレベルより低いバックバイアス電圧ＶＢＢＧにする。
【００７１】
図８は、バックバイアス発生回路３０の一例を示す回路図であり、ＰＭＯＳトランジスタからなるトランスファトランジスタ３１およびプリチャージトランジスタ３２、３３と、制御論理ブロック３６と、制御論理ブロック３６により制御され、その出力端子Ｐ１に外部電源電圧ＶＤＤとグランドレベル（ＧＮＤ）を出力する第１の出力駆動回路３４と、制御論理ブロック３６により制御され、その出力端子Ｐ２に外部電源電圧ＶＤＤよりも低い電圧ＶＢＢとグランドレベル（ＧＮＤ）を出力する第２の出力駆動回路３５と、第１の出力駆動回路３４の出力端Ｐ１とトランスファトランジスタ３１のゲート電極及びプリチャージトランジスタ３２のドレイン電極の接続点Ｎ１との間に接続された第１の容量Ｃ１と、第２の出力駆動回路３５の出力端Ｐ２とトランスファトランジスタ３１のソース電極及びプリチャージトランジスタ３３のドレイン電極の接続点Ｎ２との間に接続された第２の容量Ｃ２とから構成される。
【００７２】
容量Ｃ３はバックバイアス電圧ＶＢＢＧが供給される半導体基板の容量である。また、制御論理ブロック３６は、タイミング周期発生回路２０のタイマー出力ＴＯを入力して、プリチャージトランジスタ３２、３３および第１、第２の出力駆動回路３４、３５を制御する。
【００７３】
図９は、図８に示すバックバイアス発生回路３０の動作の概要を示すタイムチャートである。以下、図８〜図９を参照してその動作を説明する。なお、図９では、タイミング周期発生回路２０として図３に示す第２実施形態の回路を用いた場合の動作を示しているが、図１に示す第１実施形態のタイミング周期発生回路を用いた場合でも同様の動作が可能である。また、タイミング周期発生回路２０内の動作は、図２あるいは図４に示す動作と同様であるのでその詳細説明は省略する。
【００７４】
ディープスタンバイモードにおいては、必要最小限の回路にのみ電源が供給され、タイミング周期発生回路２０およびバックバイアス発生回路３０を動作させる電源も断となっている。従って、バックバイアス電圧ＶＢＢＧはほぼ接地電位となっている。
【００７５】
この状態からスタンバイモードに切り替わると、タイミング周期発生回路２０およびバックバイアス発生回路３０に電源が供給され、モード信号ＭＯＤＥは“Ｈ”となり、ディープスタンバイモードからスタンバイモードに切り替わった直後から、バックバイアス発生回路３０の制御論理ブロック３６に対してセルフリフレッシュ周期よりも短い周期のタイマー出力ＴＲが選択されて出力される。制御論理ブロック３６では、この短い周期のタイマー出力ＴＲが入力される毎にトランスファトランジスタ３１とプリチャージトランジスタ３２、３３および第１、第２の出力駆動回路３４、３５に対して以下の制御を実行する。
【００７６】
まず、第１，第２の出力駆動回路３４，３５の出力端Ｐ１，Ｐ２の出力電圧をそれぞれＶＤＤ，ＶＢＢ（ＶＤＤ＞ＶＢＢ）とするとともにプリチャージトランジスタ３２，３３をオンにして、第１，第２の容量Ｃ１，Ｃ２にそれぞれＶＤＤ，ＶＢＢの電圧を充電する。次に，第１，第２の出力駆動回路３４，３５の出力端Ｐ１，Ｐ２の出力電圧をそれぞれ接地電位とするとともにプリチャージトランジスタ３２，３３をオフにする。従って、容量Ｃ１，Ｃ２にそれぞれ充電された電圧ＶＤＤ，ＶＢＢにより、接続点Ｎ１の電圧は−ＶＤＤ、接続点Ｎ２の電圧は−ＶＢＢに駆動される。
【００７７】
一方、このとき−ＶＤＤ＜−ＶＢＢであるからトランスファトランジスタ３１がオンし、容量Ｃ２に充電された−ＶＢＢの電圧は、トランスファトランジスタ３１を介して基板容量Ｃ３に転送される。その結果、基板容量Ｃ３がマイナス電位に充電され、バックバイアス電圧ＶＢＢＧをマイナスの電位に引き下げる。以上の動作をタイミング周期発生回路２０からのタイミングパルスＴＲが入力される毎に繰り返すことにより、図９に示すように、バックバイアス電圧ＶＢＢＧをほぼ−ＶＢＢの一定電圧まで高速に復帰させる。
【００７８】
その後、チップセレクト信号ＣＳが“Ｈ”に切り替わり、アクティブモードになると、タイミング周期発生回路２０からは、セルフリフレッシュに必要な一定周期のタイマー出力ＴＮが出力され、バックバイアス発生回路３０では、このタイマー出力ＴＮが入力される毎に、容量Ｃ２に充電された−ＶＢＢの電圧がトランスファトランジスタ３１を介して基板容量Ｃ３に転送され、バックバイアス電圧ＶＢＢＧをほぼ−ＶＢＢの一定電圧に維持する。
【００７９】
以降のスタンバイモードおよびアクティブモード間の切り替えがあっても、タイミング周期発生回路２０からは、セルフリフレッシュに必要な一定周期のタイマー出力ＴＮが出力され、半導体基板のバックバイアス電圧ＶＢＢＧはほぼ−ＶＢＢの一定電圧に維持される。
【００８０】
本実施形態によれば、スタンバイモードにおいては、タイミング周期発生回路２０内のリフレッシュに同期したタイマーが発生するパルスのインターバル時間毎に基板容量Ｃ３を−ＶＢＢに充電する動作を実行させているので消費電流の低減化を図ることができ、かつディープスタンバイモードからスタンバイモードへの切り替え時には、バックバイアス電圧立ち上げの高速化、スタンバイモードへの復帰の高速化が可能となる。
【００８１】
なお、実施例では、ディープスタンバイモードからスタンバイモードに切り替わる際の動作について説明したが、例えば、電源をオンしたときのバックバイアス電圧の立ち上げ時にも本発明のタイミング周期発生回路を適用することができる。その場合には、モード切り替え信号ＭＯＤＥの代わりに電源オン信号が用いられる。
【００８２】
また、上記各実施形態では、半導体記憶装置の動作モードとしてディープスタンバイモードとスタンバイモードが設定されている場合について説明したが、メモリセルのデータ保持を保証しないディープスタンバイモードを更に細分し、例えばリフレッシュに必要なリフレッシュ制御回路に対する電源供給のみを停止する動作モードと、リフレッシュ制御回路、ブースト電圧発生回路、基板電圧発生回路への電源供給を全て停止させる動作モードを設定し、それらのモードを切り替えた時の内部電圧立ち上げの際にも本発明を適用することができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態を示すタイミング周期発生回路のブロック図である。
【図２】疑似ＳＲＡＭに対して第１の実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。
【図３】本発明の第２の実施形態を示すタイミング周期発生回路のブロック図である。
【図４】疑似ＳＲＡＭに対して第２の実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。
【図５】内部降圧回路に対して本発明のタイミング周期発生回路を適用した実施形態を示す回路図である。
【図６】内部降圧回路に対して本実施形態のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。
【図７】基板バックバイアス発生回路に本発明のタイミング周期発生回路を適用した実施形態を示すブロック図である。
【図８】本発明のタイミング周期発生回路が適用されるバックバイアス発生回路の一例を示す回路図である。
【図９】本発明のタイミング周期発生回路が適用されたバックバイアス発生回路の動作の概要を示すタイムチャートである。
【図１０】従来の疑似ＳＲＡＭの要部構成の一例を示すブロック図である。
【図１１】疑似ＳＲＡＭの動作を説明するためのタイミングチャートである。
【図１２】タイミング周期発生回路の従来例を示すブロック図である。
【図１３】疑似ＳＲＡＭに対して従来のタイミング周期発生回路を用いた場合の動作を説明するためのタイミングチャートである。
【符号の説明】
【００８４】
１  電圧レベル制御回路
２  メモリセルアレイ
３  リングオシレータ
４  昇圧回路
５  ワードデコーダ
６  ローデコーダ
７  リフレッシュタイミング発生回路
８  ローイネーブル発生回路
１１  オア回路
１２，１４  タイマー
１３，１８  論理回路
１５  カウンタ
１６  ワンショットパルス発生回路
１７  マルチプレクサ
２０  タイミング周期発生回路
２１  内部回路
２２  差動増幅器
２３，２７，２８，３１〜３３  ＰＭＯＳトランジスタ
２４〜２６  ＮＭＯＳトランジスタ
３０  バックバイアス発生回路
３４，３５  出力駆動回路
３６  制御論理ブロック
【図１】
2008117525.tif 000003
【図２】
2008117525.tif 000004
【図３】
2008117525.tif 000005
【図４】
2008117525.tif 000006
【図５】
2008117525.tif 000007
【図６】
2008117525.tif 000008
【図７】
2008117525.tif 000009
【図８】
2008117525.tif 000010
【図９】
2008117525.tif 000011
【図１０】
2008117525.tif 000012
【図１１】
2008117525.tif 000013
【図１２】
2008117525.tif 000014
【図１３】
2008117525.tif 000015