(57)【要約】【課題】電荷転送効率の低下を抑制し、各トランジスタの特性劣化を改善した上で、昇圧回路のセットアップ時間を短縮し、かつレイアウト面積を削減する。【解決手段】複数段の昇圧セル１０１，１０２，１０３により構成される昇圧回路において、各昇圧セルに備えられている電荷転送トランジスタ９３３を当該昇圧セルより１段以上前段の昇圧セルの入力端子１０４，１０５の電圧によって制御することで、電荷転送トランジスタ９３３の端子間電圧を緩和する。【選択図】図１Ａ
2008301631.tif 000002
【特許請求の範囲】
【請求項１】
各々入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続された第１のスイッチ手段及び第１の容量素子とを有する昇圧セルを複数段備えた昇圧回路であって、
前記複数段の昇圧セルのうち少なくとも１つの昇圧セルの前記第１のスイッチ手段は、当該昇圧セルより１つ以上前段の昇圧セルの前記入力端子の電圧に応じて制御されることを特徴とする昇圧回路。
【請求項２】
請求項１記載の昇圧回路において、
前記昇圧セルのうち、少なくとも１つ以上の昇圧セルの前記第１のスイッチ手段と前記第１の容量素子とは、当該昇圧セルの前記入力端子と前記出力端子との間に直列に接続されていることを特徴とする昇圧回路。
【請求項３】
請求項１又は２に記載の昇圧回路において、
前記昇圧セルのうち少なくとも１つ以上の昇圧セルは、
当該昇圧セルの前記出力端子と第１の端子との間に接続された第２のスイッチ手段と、
当該昇圧セルの前記第１のスイッチ手段と前記第１の容量素子との接続点である第１の中間端子と第２の端子との間に接続された第３のスイッチ手段とを更に有することを特徴とする昇圧回路。
【請求項４】
請求項３記載の昇圧回路において、
前記第１の端子が第１の電圧に接続されていることを特徴とする昇圧回路。
【請求項５】
請求項３記載の昇圧回路において、
前記第２の端子が第２の電圧に接続されていることを特徴とする昇圧回路。
【請求項６】
請求項３記載の昇圧回路において、
前記第１の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記出力端子に接続されていることを特徴とする昇圧回路。
【請求項７】
請求項３記載の昇圧回路において、
前記第２の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記第１の中間端子に接続されていることを特徴とする昇圧回路。
【請求項８】
請求項３記載の昇圧回路において、
請求項４又は６のいずれかの構成と請求項５又は７のいずれかの構成とを更に組合わせて構成されたことを特徴とする昇圧回路。
【請求項９】
請求項３〜８のいずれか１項に記載の昇圧回路において、
前記複数段の昇圧セルのうち少なくとも１つの昇圧セルは、
当該昇圧セルの前記出力端子と前記第１の電圧との間に接続された第４のスイッチ手段と、当該昇圧セルの前記第１の中間端子と前記第２の電圧との間に接続された第５のスイッチ手段とのうち少なくとも一方を更に有することを特徴とする昇圧回路。
【請求項１０】
各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた前記複数の昇圧セルのうちいずれかの昇圧セルの前記出力端子の電圧に応じて制御されることを特徴とする昇圧回路。
【請求項１１】
各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた初段の昇圧セルの前記出力端子の電圧に応じて制御されることを特徴とする昇圧回路。
【請求項１２】
各々請求項３〜９のいずれか１項に記載の昇圧回路の構成を有する第１及び第２の並列昇圧回路と、
前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記出力端子の電圧と、他方の並列昇圧回路に備えられた昇圧セルの前記第１の中間端子の電圧とに応じて、当該一方の並列昇圧回路に備えられた１つ以上の昇圧セルの前記第２のスイッチ手段を制御するためのブースト回路とを備えたことを特徴とする昇圧回路。
【請求項１３】
請求項３〜１２のいずれか１項に記載の昇圧回路において、
前記第１の電圧は外部より供給される電源電圧であり、前記第２の電圧は外部より供給される接地電圧であることを特徴とする昇圧回路。
【請求項１４】
請求項３〜１２のいずれか１項に記載の昇圧回路において、
前記第１の電圧は任意の正電圧であり、前記第２の電圧は任意の基準電圧であることを特徴とする昇圧回路。
【請求項１５】
請求項３〜１４のいずれか１項に記載の昇圧回路において、
前記第１のスイッチ手段が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なることを特徴とする昇圧回路。
【請求項１６】
請求項３〜１４のいずれか１項に記載の昇圧回路において、
前記第１の容量が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なることを特徴とする昇圧回路。
【請求項１７】
昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルの出力端子と当該昇圧回路の出力端子との間に介在した逆流防止回路であって、
第１の期間に、
前記逆流防止回路の入力端子の電荷を第２の中間端子に転送する第１の転送手段と、
前記第２の中間端子に電荷を蓄積する電荷蓄積手段とを有し、
第２の期間に、
前記第２の中間端子の電圧を印加して前記第１の転送手段を非導通状態とする第１の制御手段と、
前記第２の中間端子に蓄積された前記電荷を前記昇圧回路の出力端子に転送する第２の転送手段とを有することを特徴とする逆流防止回路。
【請求項１８】
請求項１７記載の逆流防止回路において、
容量素子に接続された前記第２の中間端子と異なる他方の端子に制御信号を印加することを特徴とする逆流防止回路。
【請求項１９】
昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルと当該昇圧回路の出力端子との間に介在した逆流防止回路であって、
入力端子、中間端子及び出力端子と、
前記入力端子と前記中間端子との間に接続された第１のスイッチ手段と、
前記中間端子と前記出力端子との間に接続された第２のスイッチ手段と、
前記中間端子と前記第１のスイッチ手段との間に接続された第３のスイッチ手段と、
前記中間端子に接続された第１の容量素子とを備えたことを特徴とする逆流防止回路。
【請求項２０】
請求項１９記載の逆流防止回路において、
前記容量素子は、クロック信号に応じて昇圧されることを特徴とする逆流防止回路。
【請求項２１】
各々請求項１９記載の逆流防止回路の構成を有する第１及び第２の並列逆流防止回路を備え、
前記第１及び第２の並列逆流防止回路の各々は、当該一方の並列逆流防止回路に入力される制御信号に応じて制御される第２の容量素子と、他方の並列逆流防止回路の前記中間端子の電圧により制御される第３のスイッチ手段とから構成された状態制御回路を更に有し、
前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第１のスイッチ手段は、当該並列逆流防止回路の前記状態制御回路により制御され、かつ、
前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第２のスイッチ手段は、他方の並列逆流防止回路の前記中間端子の電圧により制御されることを特徴とする逆流防止回路。
【請求項２２】
請求項１８又は２１に記載の逆流防止回路において、
前記制御信号はクロック信号であることを特徴とする逆流防止回路。
【請求項２３】
請求項３〜１６のいずれか１項に記載の昇圧回路において、
請求項１７〜２２のいずれか１項に記載の逆流防止回路を更に備えたことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、各トランジスタの端子間電位差を緩和し、かつ電荷転送効率を落とさずにセットアップ時間を早くすることができる昇圧回路に関するものである。
【背景技術】
【０００２】
近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧あるいは低い電源電圧でのデータの読出し、データの書換えが要求されており、各動作を実施する際にオンチップで正の昇圧電圧、あるいは負の昇圧電圧を供給する昇圧回路が必要とされている。また、ＣＭＯＳ不揮発電源ＩＣにおいても昇圧回路で発生された電圧が電源電圧として用いられている。
【０００３】
図１０Ａは第１の従来例に係る昇圧回路の回路図であり、図１０Ｂは図１０Ａの昇圧回路におけるクロック波形図である（非特許文献１参照）。
【０００４】
まず、図１０Ａの構成について述べる。９００は２つの異なる位相であるクロック信号ＣＬＫ１及びＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。９０１、９０２、９０３、９０４は、４段１並列の構成例であり、２Ｎ＋１段目（Ｎ≧０）にＣＬＫ１が入力され、２Ｎ＋２段目（Ｎ≧０）にはＣＬＫ２が入力される昇圧セル、９０５は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、９０６は電荷転送トランジスタ、９０７はクロック信号ＣＬＫ１あるいはＣＬＫ２に同期してポンピングされる容量素子、９０８は逆流防止トランジスタ、９０９、９１０、９１１、９１２、９１３は昇圧セル９０１〜９０４の入出力端子である。
【０００５】
以上のように構成された昇圧回路９００について、図１０Ａ及び図１０Ｂを用いて回路動作を簡単に説明する。
【０００６】
まず、時刻Ｔ１のとき、ＣＬＫ１が“Ｈ”となり、入出力端子９１０，９１２の電位が昇圧される。同時に、昇圧セル９０２及び９０４の電荷転送トランジスタ９０６を介して、入出力端子９１０から９１１、及び入出力端子９１２から９１３へ電荷が転送され、入出力端子９１１及び９１３の電位が上昇する。時刻Ｔ２の状態になると、ＣＬＫ２が“Ｈ”となり、入出力端子９１１，９１３の電位が昇圧される。同時に、昇圧セル９０３の電荷転送トランジスタ９０６を介して、入出力端子９１１から９１２へ電荷が転送される。同時に、逆流防止回路９０５を介して、入出力端子９１３から昇圧回路９００の出力端子へ電荷が転送され、出力電圧Ｖｐｕｍｐの電位が上昇する。時刻Ｔ３の状態になることで時刻Ｔ１と同様の動作となる。この従来例では昇圧セル９０１〜９０４の昇圧動作直後、電荷を転送することで、電荷転送時間の割合を長く確保することが可能となるとともに、昇圧セル９０１〜９０４の電荷転送トランジスタ９０６の各端子間電圧を２Ｖｄｄ以下に設定できるメリットがある。
【０００７】
図１０Ｃは、図１０Ａ中の各容量素子９０７の端子電圧を示す図である。第１の従来例は、図１０Ｃに示すように、ＣＬＫ１又はＣＬＫ２と昇圧セルの入出力端子との間に接続されて昇圧される容量素子９０７の端子間電圧が後段になるほど大きく、高耐圧系のトランジスタによる構成が必要となり、面積が増大する。
【０００８】
図１１（ａ）〜図１１（ｄ）は、図１０Ａのような容量並列型昇圧回路のセットアップ過程を示す図である。ここでは、各端子がＶｄｄ以下の電圧とならないよう設定したものと仮定している。
【０００９】
容量並列型昇圧回路では、図１１（ａ）〜図１１（ｄ）に示すとおり、昇圧回路の出力電圧Ｖｐｕｍｐをセットアップする際、初段の昇圧セルから順次、次段の昇圧セルに電荷を転送する構成であるため、セットアップ時間が昇圧セルの段数に依存し、高い電圧を出力する際にはセットアップ時間が長くなる。
【００１０】
図１２Ａは第２の従来例に係る昇圧回路の回路図であり、図１２Ｂは図１２Ａの昇圧回路におけるクロック波形図である（特許文献１及び２参照）。
【００１１】
まず、図１２Ａの構成について述べる。９２０はＣＬＫ１、ＣＬＫ２、ＣＬＫ３を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。９２１、９２２、９２３は３段１並列の昇圧セルの構成例であり、９２４は昇圧電圧Ｖｐｕｍｐの逆流を防止する逆流防止回路、９２５、９２６、９２７、９２８は昇圧セル９２１〜９２３の入出力端子、９２９は容量素子、９３０は容量素子９２９の端子、９３１は容量素子９２９の１端子である昇圧セルの入出力端子９２６〜９２８を第１の電圧である電源電圧Ｖｄｄに設定するスイッチ手段として用いられる第１の電圧供給トランジスタ、９３２は容量素子９２９の端子９３０を第２の電位である接地電圧Ｖｓｓに設定するスイッチ手段として用いられる第２の電圧供給トランジスタ、９３３は前段の昇圧セルの容量素子９２９から後段の昇圧セルの容量素子９２９へ電荷を転送するスイッチ手段として用いられる電荷転送トランジスタ、９３４は逆流防止トランジスタである。
【００１２】
なお、ＣＬＫ１は電圧Ｖｂｔ（Ｖｄｄ＋α：αは任意）とＶｓｓとの間で振幅するクロック信号、ＣＬＫ２はＶｄｄとＶｓｓとの間で振幅するクロック信号、ＣＬＫ３はＶｄｄとＶｓｓとの間で振幅するクロック信号である。
【００１３】
以上のように構成された昇圧回路９２０について、図１２Ａ及び図１２Ｂを用いて回路動作を簡単に説明する。
【００１４】
まず、時刻Ｔ１では、ＣＬＫ１とＣＬＫ２が“Ｈ”となり、昇圧セル９２１〜９２３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となる。これにより、昇圧セル９２１〜９２３の容量素子９２９には、
電荷Ｑｐ＝Ｃｍ・（Ｖｄｄ−Ｖｓｓ）
が蓄積される。ここに、Ｃｍは容量素子９２９の容量である。
【００１５】
時刻Ｔ２の状態になり、ＣＬＫ１、ＣＬＫ２が“Ｌ”、ＣＬＫ３も“Ｌ”となることで、昇圧セル９２１〜９２３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となり、かつ電荷転送トランジスタ９３３が導通状態となる。これにより、昇圧セル９２１〜９２３の容量素子９２９が電荷転送トランジスタ９３３を介して直列接続されることで、入出力端子９２８には３・Ｖｄｄ＋Ｖｄｄ（理想的には昇圧セルの段数分と初段の入力電圧）の電圧が発生する。したがって、昇圧回路９２０の出力端子には逆流防止トランジスタ９３４での閾値分Ｖｔを差し引いたＶｐｕｍｐ＝（Ｎ＋１）Ｖｄｄ−Ｖｔ（Ｎ：昇圧セルの段数）の電圧が発生する。
【００１６】
第２の従来例によれば、図１２ＢのＰｈａｓｅ１の期間で、各昇圧セルの容量素子９２９を並列にして電荷を蓄積し、Ｐｈａｓｅ２の期間で各昇圧セルの容量素子９２９を直列にして電圧を発生するため、昇圧セル段数が増加することによるセットアップ時間の増大がなく、セットアップの高速化が可能である。
【００１７】
図１３Ａは、図１２Ａ中の各容量素子９２９の端子電圧を示す図である。第２の従来例では、図１３Ａに示すように、容量素子９２９の端子間電位差をＶｄｄ以下に設定できるため、低耐圧系の容量素子を使用することが可能であり、レイアウト面積を削減することができる。
【００１８】
図１３Ｂは、図１２Ａ中の各電荷転送トランジスタ９３３の端子電圧を示す図である。第２の従来例は、図１３Ｂに示すように、各昇圧セルに備えられた電荷転送トランジスタ９３３が導通状態（Ｐｈａｓｅ２）のとき、ゲート・チャネル間の電位差が大きく、電荷転送トランジスタ９３３の特性が劣化する課題があった。
【００１９】
図１３Ｃは図１２Ａ中の各第１の電圧供給トランジスタ９３１の端子電圧を示す図であり、図１３Ｄは図１２Ａ中の各第２の電圧供給トランジスタ９３２の端子電圧を示す図である。第２の従来例は、図１３Ｃ及び図１３Ｄに示すように、各昇圧セルに備えられた容量素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１及びＶｓｓに設定する第２の電圧供給トランジスタ９３２が非導通状態（Ｐｈａｓｅ２）から導通状態（Ｐｈａｓｅ１）に遷移する際、ソース・ドレイン間の電位差が大きく、サステイン耐圧マージンに関する懸念があった。更に、昇圧素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１を導通状態にするために、Ｖｄｄより高い電圧（Ｖｂｔ）を発生しなければならず、レイアウト面積を増大させていた。
【００２０】
図１４Ａは第３の従来例に係る昇圧回路の回路図であり、図１４Ｂは図１４Ａの昇圧回路におけるクロック波形図である（非特許文献２参照）。
【００２１】
図１４Ａにおいて、９２２ａ、９２２ｂは第２の従来例の９２２と同じであり、９２３ａ、９２３ｂは第２の従来例の９２３と同じである。また、第１及び第２の従来例と同一記号のものは、同じ構成を示す。
【００２２】
第３の従来例の変更点と改善点を、第２の従来例を元にして示すと、第３の従来例は、第２の従来例に対して、逆相のクロックで動作する昇圧セルを追加し、２並列の昇圧セルを１セットとし、相対する同じ段数の昇圧セルの出力側の入出力端子を当該昇圧セルの第１の電圧供給トランジスタ９３１のゲートに入力することで、Ｖｄｄ以上の電圧とＶｓｓとの間で振幅するＣＬＫ１を不要としている。更に、逆流防止回路９４４も逆相のクロックで動作する逆流防止セル９５０ａ，９５０ｂを１セットとし、サブ逆流防止トランジスタ９５２を介して逆流防止トランジスタ９５１のゲートを昇圧回路９４０の出力電圧Ｖｐｕｍｐに充電した後、サブ容量素子９５４の入力クロックを“Ｈ”から“Ｌ”へ遷移させることで逆流防止トランジスタ９５１を導通状態にする。これにより、昇圧回路９４０の出力電圧Ｖｐｕｍｐが逆流防止回路９４４の閾値電圧Ｖｔによって低下することを抑制することができる。
【特許文献１】特開平１０−７５５６８号公報
【特許文献２】特開平７−１９４０９８号公報
【非特許文献１】J. F. Dickson, "On-Chip High-Voltage Generation in MNOS Integrated Circuits Using an Improved Voltage Multiplier Technique," IEEE Journal of Solid State Circuits, Vol.SC-11, No.3, pp.374-378, June 1976.
【非特許文献２】K.-P. Kang et al., "Charge Pump Circuits with Low Area and High Power Efficiency for Memory Applications," Journal of Semiconductor Technology and Science, Vol.6, No.4, pp.257-263, December 2006.
【発明の開示】
【発明が解決しようとする課題】
【００２３】
第３の従来例は、第２の従来例と同じく、電荷転送トランジスタの特性劣化、及び昇圧容量をＶｄｄ、あるいはＶｓｓに設定するトランジスタのサステイン耐圧マージンに関する懸念があった。更に、逆流防止回路にも課題があった。
【００２４】
図１４Ｃは、図１４Ａ中の各昇圧セル及び逆流防止回路９５０ａ，９５０ｂにおける端子電圧の遷移を示す図である。第３の従来例は、図１４Ｃに示すように、時刻Ｔ１で昇圧動作を開始する場合（昇圧側）、逆流防止回路９４４（９５０ａ，９５０ｂ）において、昇圧動作開始とほぼ同時に当該逆流防止回路９４４の制御も行われるため、時刻Ｔａに見られるように、最終段の昇圧セルの入出力端子９４８ａ，９４８ｂが十分に昇圧されていないにもかかわらず、逆流防止トランジスタ９５１が導通状態となる可能性がある。これによって、昇圧回路９４０の出力端子から最終段の昇圧セル９４３に電荷が逆流した後、時刻Ｔｂにて再び最終段の昇圧セル９４３が昇圧されることで昇圧回路９４０の出力端子に電荷が転送される動作となり、出力電圧Ｖｐｕｍｐのリップルが大きくなる懸念があった。
【課題を解決するための手段】
【００２５】
上記目的を達成するため、請求項１の発明によれば、各々入力端子と、出力端子と、前記入力端子と前記出力端子との間に接続された第１のスイッチ手段及び第１の容量素子とを有する昇圧セルを複数段備えた昇圧回路において、前記複数段の昇圧セルのうち少なくとも１つの昇圧セルの前記第１のスイッチ手段は、当該昇圧セルより１つ以上前段の昇圧セルの前記入力端子の電圧に応じて制御されることとする。
【００２６】
請求項２の発明によれば、請求項１の昇圧回路において、前記昇圧セルのうち、少なくとも１つ以上の昇圧セルの前記第１のスイッチ手段と前記第１の容量素子とは、当該昇圧セルの前記入力端子と前記出力端子との間に直列に接続される。
【００２７】
請求項３の発明によれば、請求項１又は２の昇圧回路において、前記昇圧セルのうち少なくとも１つ以上の昇圧セルは、当該昇圧セルの前記出力端子と第１の端子との間に接続された第２のスイッチ手段と、当該昇圧セルの前記第１のスイッチ手段と前記第１の容量素子との接続点である第１の中間端子と第２の端子との間に接続された第３のスイッチ手段とを更に有する。
【００２８】
請求項４の発明によれば、請求項３の昇圧回路において、前記第１の端子が第１の電圧に接続される。
【００２９】
請求項５の発明によれば、求項３の昇圧回路において、前記第２の端子が第２の電圧に接続される。
【００３０】
請求項６の発明によれば、前記第１の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記出力端子に接続される。
【００３１】
請求項７の発明によれば、請求項３の昇圧回路において、前記第２の端子が当該昇圧セルより１つ以上前段の昇圧セルの前記第１の中間端子に接続される。
【００３２】
請求項８の発明によれば、請求項３の昇圧回路において、請求項４又は６のいずれかの構成と請求項５又は７のいずれかの構成とを更に組合わせて構成される。
【００３３】
請求項９の発明によれば、請求項３〜８のいずれか１項の昇圧回路において、前記複数段の昇圧セルのうち少なくとも１つの昇圧セルは、当該昇圧セルの前記出力端子と前記第１の電圧との間に接続された第４のスイッチ手段と、当該昇圧セルの前記第１の中間端子と前記第２の電圧との間に接続された第５のスイッチ手段とのうち少なくとも一方を更に有する。
【００３４】
請求項１０の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた前記複数の昇圧セルのうちいずれかの昇圧セルの前記出力端子の電圧に応じて制御される。
【００３５】
請求項１１の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路を備え、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記第２のスイッチ手段は、他方の並列昇圧回路に備えられた初段の昇圧セルの前記出力端子の電圧に応じて制御される。
【００３６】
請求項１２の発明によれば、各々請求項３〜９のいずれか１項の昇圧回路の構成を有する第１及び第２の並列昇圧回路と、前記第１及び第２の並列昇圧回路のうち一方の並列昇圧回路に備えられた昇圧セルの前記出力端子の電圧と、他方の並列昇圧回路に備えられた昇圧セルの前記第１の中間端子の電圧とに応じて、当該一方の並列昇圧回路に備えられた１つ以上の昇圧セルの前記第２のスイッチ手段を制御するためのブースト回路とを備えた昇圧回路の構成を採用する。
【００３７】
請求項１３の発明によれば、請求項３〜１２のいずれか１項の昇圧回路において、前記第１の電圧は外部より供給される電源電圧であり、前記第２の電圧は外部より供給される接地電圧であることを特徴とする。
【００３８】
請求項１４の発明によれば、請求項３〜１２のいずれか１項の昇圧回路において、前記第１の電圧は任意の正電圧であり、前記第２の電圧は任意の基準電圧であることを特徴とする。
【００３９】
請求項１５の発明によれば、請求項３〜１４のいずれか１項の昇圧回路において、前記第１のスイッチ手段が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なる。
【００４０】
請求項１６の発明によれば、請求項３〜１４のいずれか１項の昇圧回路において、前記第１の容量が前記第２あるいは第３のスイッチ手段と耐圧仕様が異なる。
【００４１】
請求項１７の発明によれば、昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルの出力端子と当該昇圧回路の出力端子との間に介在した逆流防止回路にて、第１の期間に、前記逆流防止回路の入力端子の電荷を第２の中間端子に転送する第１の転送手段と、前記第２の中間端子に電荷を蓄積する電荷蓄積手段とを有し、第２の期間に、前記第２の中間端子の電圧を印加して前記第１の転送手段を非導通状態とする第１の制御手段と、前記第２の中間端子に蓄積された前記電荷を前記昇圧回路の出力端子に転送する第２の転送手段とを有する構成を採用する。
【００４２】
請求項１８の発明によれば、請求項１７の逆流防止回路において、容量素子に接続された前記第２の中間端子と異なる他方の端子に制御信号を印加する。
【００４３】
請求項１９の発明によれば、昇圧回路において複数段の昇圧セルのうち最終段の昇圧セルと当該昇圧回路の出力端子との間に介在した逆流防止回路にて、入力端子、中間端子及び出力端子と、前記入力端子と前記中間端子との間に接続された第１のスイッチ手段と、前記中間端子と前記出力端子との間に接続された第２のスイッチ手段と、前記中間端子と前記第１のスイッチ手段との間に接続された第３のスイッチ手段と、前記中間端子に接続された第１の容量素子とを備えた構成を採用する。
【００４４】
請求項２０の発明によれば、請求項１９の逆流防止回路において、前記容量素子は、クロック信号に応じて昇圧される。
【００４５】
請求項２１の発明によれば、各々請求項１９の逆流防止回路の構成を有する第１及び第２の並列逆流防止回路を備え、前記第１及び第２の並列逆流防止回路の各々は、当該一方の並列逆流防止回路に入力される制御信号に応じて制御される第２の容量素子と、他方の並列逆流防止回路の前記中間端子の電圧により制御される第３のスイッチ手段とから構成された状態制御回路を更に有し、前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第１のスイッチ手段は、当該並列逆流防止回路の前記状態制御回路により制御され、かつ、前記第１及び第２の並列逆流防止回路のうち一方の並列逆流防止回路の前記第２のスイッチ手段は、他方の並列逆流防止回路の前記中間端子の電圧により制御される。
【００４６】
請求項２２の発明によれば、請求項１８又は２１の逆流防止回路において、前記制御信号はクロック信号であることを特徴とする。
【００４７】
請求項２３の発明によれば、請求項３〜１６のいずれか１項の昇圧回路において、請求項１７〜２２のいずれか１項に記載の逆流防止回路を更に備えた構成を採用する。
【発明の効果】
【００４８】
請求項１の発明によれば、第１のスイッチ手段（電荷転送トランジスタ）の耐圧緩和可能な昇圧回路が実現する。つまり、電荷転送トランジスタのゲート、ドレイン、ソース間の耐圧緩和を任意に設定することにより、その特性劣化マージンを削減できる。また、低耐圧系素子を使用でき、昇圧回路面積を削減できる。また、拡散容量の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。
【００４９】
請求項２の発明によれば、容量素子の耐圧緩和可能な昇圧回路が実現する。つまり、容量素子の耐圧緩和により、その特性劣化マージンを削減できる。また、低耐圧系素子を使用でき、昇圧回路面積を削減できる。それにより、容量素子起因の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。
【００５０】
請求項３の発明によれば、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）により容量素子に電荷を供給した後に昇圧することで、昇圧回路のセットアップを高速化することができる。
【００５１】
総じて、請求項１〜３の発明によれば、２段目以降の昇圧セルに備えられた電荷転送トランジスタを当該昇圧セルより１段以上前段の昇圧セルの入力端子に接続することにより、導通時、非導通時において全昇圧セルの電荷転送トランジスタのゲート、ドレイン、ソース間の電位差をＶｄｄ以下等任意に設定でき、トランジスタの特性劣化を緩和することができ、昇圧動作周波数のマージン、昇圧電流能力マージンを削減することが可能である。
【００５２】
また、容量素子の耐圧緩和により容量素子の特性劣化マージンを削減できる。低耐圧系素子を使用でき、昇圧回路面積を削減できる。それにより、容量素子起因の寄生容量の削減が可能となり、昇圧効率の向上が期待できる。
【００５３】
また、容量素子を第１、第２の電圧で電荷を供給した後に昇圧することで、昇圧回路のセットアップを高速化することができる。
【００５４】
また、請求項４〜８の発明によれば、２段目以降の昇圧セルに備えられた第１の電圧（Ｖｄｄ）を設定するトランジスタを当該昇圧セルより１段以上前段の昇圧セルの出力端子に接続することにより、非導通状態から導通状態への遷移において第１の電圧（Ｖｄｄ）を設定するトランジスタのドレイン・ソース間の電位差をＶｄｄ以下にも設定でき、トランジスタのサステイン耐圧のマージンを確保でき、昇圧回路を安定動作させることができる。
【００５５】
また、２段目以降の昇圧セルに備えられた第２の電圧（Ｖｓｓ）に設定するトランジスタを当該昇圧セルより１段以上前段の昇圧セルの容量素子の一端子に接続することにより、非導通状態から導通状態への遷移においてトランジスタのドレイン・ソース間の電位差をＶｄｄ以下にも設定でき、トランジスタのサステイン耐圧のマージンを確保でき、昇圧回路を安定動作させることができる。
【００５６】
請求項９の発明によれば、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のサステイン耐圧緩和と、引き抜き時間増大の抑制を実現できる。
【００５７】
つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタが導通状態になった後に、導通状態になり第１の電圧に設定する第４のスイッチ手段（サブトランジスタ）を備えたことで、昇圧段数が増加に伴って増加する第１の電圧に設定するトランジスタのオン抵抗による容量素子の充電速度の低下と充電電圧不足を補うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。
【００５８】
また、２段目以降の昇圧セルに備えられた第２の電圧に設定するトランジスタが導通状態になった後に、導通状態になり第２の電圧に設定する第５のスイッチ手段（サブトランジスタ）を備えたことで、昇圧段数が増加に伴って増加する第２の電圧に設定するトランジスタのオン抵抗による容量素子の充電速度の低下と充電電圧不足を補うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。
【００５９】
請求項１０の発明によれば、電源電圧Ｖｄｄ以上の電圧（例：ブースト回路）振幅のクロック不要による面積削減と、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のオン抵抗制御とが可能になる。
【００６０】
つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタを当該昇圧セルと同一段以降であり、かつ逆相にて動作する他の昇圧セルの出力端子によって制御することで、トランジスタのサステイン耐圧マージンを確保しつつ、オン抵抗増大による充電速度の低下と充電電圧不足を行うことができ、面積増大を抑えて昇圧効率の劣化を抑制することが可能である。
【００６１】
請求項１１の発明によれば、ブースト回路不要による面積削減と、電源電圧Ｖｄｄ以上の電圧（例：ブースト回路）振幅のクロック不要による面積削減と、第２及び第３のスイッチ手段（第１及び第２の電圧供給トランジスタ）のオン抵抗制御とが可能になる。
【００６２】
つまり、２段目以降の昇圧セルに備えられた第１の電圧に設定するトランジスタを任意の昇圧セルであり、かつ逆相にて動作する他の昇圧セルのうち、いずれかの出力端子によって制御させることで、各第１の電圧供給トランジスタのオン抵抗と酸化膜耐圧を考慮することができ、かつ、ブースト回路を削除して、昇圧セルに備えられた容量素子に電荷の充電が可能である（第１の電圧供給トランジスタのサステイン耐圧マージンを確保することも可能）。
【００６３】
請求項１２の発明によれば、低耐圧系素子により構成可能なブースト回路による面積削減が実現する。
【００６４】
つまり、任意の段数の昇圧セルの中間端子、出力端子の電圧を利用したブースト回路を用いることで、各段昇圧セルの容量素子の寄生容量をほぼ等価できるため、設計容易性が上がるとともに、ブースト容量、トランジスタの全てを電源電圧Ｖｄｄ以下等任意の耐圧で駆動可能であり、設計容易性が向上し、更に、初段の昇圧セルを利用した場合には、低耐圧系トランジスタで構成可能であり、レイアウト面積の増加を抑制して実現することができる。
【００６５】
請求項１３の発明によれば、正昇圧時の電圧関係を実現できる。
【００６６】
請求項１４の発明によれば、ワイドレンジの電源電圧に対応（各素子の耐圧マージン確保）できる。
【００６７】
つまり、初段の昇圧セルの入力電圧と各昇圧セルの第１の電圧とを任意に設定することによって、電源電圧の設定範囲が広い場合においても各トランジスタに印加される電圧幅を制御でき、特性劣化を緩和できるとともに、出力電圧のリップルを抑制することが可能である。
【００６８】
請求項１９の発明によれば、昇圧回路の出力端子のリップル変動を抑制することができる。
【００６９】
請求項２０の発明によれば、昇圧効率の低下を抑制し、かつ昇圧回路の出力端子のリップル変動を抑制することができる。
【００７０】
請求項２１の発明によれば、昇圧効率の低下を抑制し、かつ昇圧回路の出力端子のリップル変動を抑制することができる。
【００７１】
総じて、請求項１７〜２２の発明によれば、逆流防止回路として、逆相で動作する２つ以上のスイッチ手段を直列接続し、これらのスイッチ手段間に第１の容量素子（任意の容量）を持たせることで、逆流防止回路制御用のクロックを設けることなく、昇圧回路からの電荷の逆流を抑制でき、昇圧効率の低下を抑制できる。
【００７２】
また、逆流防止回路のスイッチ手段間に設けられた第２の容量素子（サブ容量素子）を昇圧セル動作用に備えられたクロック信号によって昇圧動作させることで、更に電圧を昇圧させることが可能となり、昇圧段数を削減できるため、レイアウト面積増加を抑制できる。
【発明を実施するための最良の形態】
【００７３】
《第１の実施形態》
図１Ａは本発明の第１の実施形態に係る昇圧回路の回路図であり、図１Ｂは図１Ａの昇圧回路におけるクロック波形図である。第１〜第３の従来例と同じ記号は、これらの従来例と同じ構成を示す。
【００７４】
図１Ａにおいて、１００はクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。１０１、１０２、１０３は、３段１並列の昇圧セルの構成例であり、初段の昇圧セル１０１の電荷転送トランジスタ９３３はクロック信号ＣＬＫ３によって制御され、２段目の昇圧セル１０２の電荷転送トランジスタ９３３は前段の昇圧セル１０１の入力端子１０４によって制御され、３段目の昇圧セル１０３の電荷転送トランジスタ９３３は前段の昇圧セル１０２の入力端子１０５によって制御される。１０４、１０５、１０６は昇圧セル１０１〜１０３の入力端子、１０７は逆流防止回路９２４の入力端子（１０５〜１０７は昇圧セル１０１〜１０３の出力端子でもある）である。
【００７５】
ＣＬＫ１はＶｄｄより高い電圧（Ｖｂｔ）とＶｓｓとの間で振幅するクロック信号、ＣＬＫ２はＣＬＫ１と同相かつＶｄｄとＶｓｓとの間で振幅するクロック信号、ＣＬＫ３はＣＬＫ１と同相かつＶｄｄとＶｓｓとの間で振幅するクロック信号である。図１Ｂに示すように、好ましくは、ＣＬＫ１が“Ｈ”から“Ｌ”になった後、ＣＬＫ３が“Ｈ”から“Ｌ”になり、ＣＬＫ３が“Ｌ”から“Ｈ”になった後、ＣＬＫ１が“Ｌ”から“Ｈ”になる。ただし、昇圧回路の動作条件としてＣＬＫ１、ＣＬＫ２、ＣＬＫ３のタイミング条件は上記のみではなく、基本的には互いに同一周期かつ同相のクロック信号であればよい。
【００７６】
ＣＬＫ２は第２の従来例の文献に記載されたブースト回路でも実現可能であり、また、一般的である外部電源回路、内部生成電圧を利用した構成等において同様のクロック信号を生成することができる。ＣＬＫ３のタイミング生成は一般的な遅延手段を用いたクロック生成回路や基本クロックを分周回路により分周し、その後、複数のクロックを生成するクロック生成回路などにおいて生成することができる。
【００７７】
なお、本昇圧回路１００は直列接続数を３段としているが、本構成は昇圧回路構成の一例であり、段数に依存しない。
【００７８】
図１Ｃは図１Ａ中の各電荷転送トランジスタ９３３のＰｈａｓｅ１及びＰｈａｓｅ２の定常状態における端子電圧を示す図であり、図１Ｄは図１Ａ中の各昇圧セル出力端子１０５，１０６，１０７のＰｈａｓｅ１及びＰｈａｓｅ２の開始時点からの時間遷移における電圧を示す図である。
【００７９】
まず、時刻Ｔ１から開始するＰｈａｓｅ１では、ＣＬＫ１とＣＬＫ２が“Ｈ”となり、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となる。昇圧セル１０１〜１０３の容量素子９２９は第１の電圧Ｖｄｄと第２の電圧Ｖｓｓ間に並列に設置されており、これによって、昇圧セル１０１〜１０３の容量素子９２９には、
電荷Ｑｐ＝Ｃｍ・（Ｖｄｄ−Ｖｓｓ）
が蓄積される。ここに、Ｃｍは容量素子９２９の容量である。
【００８０】
このとき、図１Ｃに示すとおり、昇圧セル１０１〜１０３の電荷転送トランジスタ９３３のゲートはＶｄｄ、ソースはＶｄｄ、ドレインはＶｓｓとなり各端子間電位差はＶｄｄ以下となる。
【００８１】
時刻Ｔ２になりＰｈａｓｅ２では、ＣＬＫ１、ＣＬＫ２が“Ｌ”となることで、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となる。更にＣＬＫ３が“Ｌ”になることで、図１Ｄに示すように以下のとおり初段の昇圧セル１０１より順次昇圧される。まず、昇圧セル１０１の電荷転送トランジスタ９３３が導通状態となり、昇圧セル１０２の入力端子１０５が昇圧される。入力端子１０５の電圧が、昇圧セル１０２の電荷転送トランジスタ９３３のゲート電圧（昇圧セル１０１の入力端子１０４の電圧）より高くなる（Ｖｄｄ＋Ｖｔ以上）ことで昇圧セル１０３の入力端子１０６が昇圧される。更に入力端子１０６の電圧が、昇圧セル１０３の電荷転送トランジスタ９３３のゲート電圧（昇圧セル１０２の入力端子１０５の電圧）より高くなることで逆流防止回路９２４の入力端子１０７が昇圧される。
【００８２】
これにより、昇圧セル１０１〜１０３の容量素子９２９が並列接続から、電荷転送トランジスタ９３３を介して直列接続されることで、逆流防止回路９２４の入力端子１０７には３・Ｖｄｄ＋Ｖｄｄ（理想的には昇圧セルの３段分（３Ｖｄｄ）と初段の入力電圧（Ｖｄｄ））の電圧が発生する。したがって、昇圧回路１００の出力端子には逆流防止トランジスタ９３４での閾値分Ｖｔを差し引いたＶｐｕｍｐ＝（Ｎ＋１）Ｖｄｄ−Ｖｔ（Ｎ：昇圧セルの段数）の電圧が発生する。
【００８３】
このとき、図１Ｃに示すとおり、昇圧セル１０１の電荷転送トランジスタ９３３のゲートはＶｓｓ、ソースはＶｄｄ、ドレインはＶｄｄ、昇圧セル１０２の電荷転送トランジスタ９３３のゲートはＶｄｄ、ソースは２Ｖｄｄ、ドレインは２Ｖｄｄ、昇圧セル１０３の電荷転送トランジスタ９３３のゲートは２Ｖｄｄ、ソースは３Ｖｄｄ、ドレインは３Ｖｄｄとなり、各端子間電位差はＶｄｄ以下となる。
【００８４】
以上のとおり、第１の実施形態によれば、２段目以降の昇圧セルに備えられた電荷転送トランジスタ９３３を当該昇圧セルより前段の昇圧セルの入力端子に接続することにより、導通時、非導通時において全昇圧セルの電荷転送トランジスタ９３３のゲート、ドレイン、ソース間の電位差をＶｄｄ以下に設定でき、トランジスタの特性劣化を緩和することができ、昇圧動作周波数のマージンの削減、昇圧電流能力の向上が可能である。
【００８５】
また、昇圧セル１０１〜１０３の電荷転送トランジスタ９３３は第１、第２の電圧供給トランジスタ９３１，９３２に対して、酸化膜厚の薄いトランジスタを利用することも可能であり、同様に容量素子９２９も第１、第２の電圧供給トランジスタ９３１，９３２に対して酸化膜厚の薄い素子を利用することが可能であり、面積を削減することができる。
【００８６】
また、第２及び第３の従来例と同様に昇圧セルの段数の増加に伴うセットアップ時間の増大がなく、セットアップの高速化が可能である。更に、容量素子９２９の端子間電位差をＶｄｄ以下に設定できるため、低耐圧系の容量素子を使用することによる面積縮小が可能である。
【００８７】
なお、昇圧セルの電荷転送トランジスタ９３３のゲートは、当該昇圧セルより１段以上前段の昇圧セルの入力端子であればよく、素子耐圧仕様に応じて、任意の昇圧セルの入力端子に接続することが可能である。この接続は、後段の昇圧セルの電荷転送トランジスタにおいて、基板電圧効果により電荷転送トランジスタの電流能力が低下する場合に、電荷転送トランジスタのサイズを増加させずに電荷転送トランジスタの電流能力を増加させ、昇圧効率の低下抑制、昇圧回路の昇圧電流能力の低下抑制の手段として有効である。
【００８８】
また、昇圧セルの電荷転送トランジスタ９３３のゲートは、当該昇圧セルより１段以上前段の昇圧セルの入力端子であればよく、同一昇圧回路（Ｎ段１並列構成）とは限る必要は無く、同様の効果が示される端子電圧を利用することが可能である。
【００８９】
また、第１の電圧供給トランジスタ９３１は、ダイオード手段に置き換えることも可能である。
【００９０】
また、当然のことながら、図１Ｃ及び図１Ｄに記載の電圧は理想電圧であり、実設計においては寄生容量等に伴う昇圧効率の低下による係数を加味する必要がある。
【００９１】
また、図示はしないが、ＶｄｄをＶｓｓ、ＶｓｓをＶｄｄ、ＰチャネルトランジスタをＮチャネルトランジスタ、ＮチャネルトランジスタをＰチャネルトランジスタ、ＣＬＫ１とＣＬＫ２とＣＬＫ３の“Ｈ”（“Ｌ”）を“Ｌ”（“Ｈ”）に置き換えることで、負の昇圧回路となることは言うまでもない。このとき、ＣＬＫ１に関しては、“Ｈ”がＶｄｄ、“Ｌ”が負電圧（Ｖｓｓ−Ｖｔ以下）となるが、負電圧に関してもブースト回路や他の負昇圧回路等による内部発生回路によって生成可能である。
【００９２】
また、図示はしないが、昇圧回路１００において、逆流防止回路９２４を備えない場合には、ブースト回路としても使用可能である。
【００９３】
また、第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とに対して、電荷転送トランジスタ９３３、容量素子９２９の両方あるいは一方は、耐圧仕様として低電圧素子を使用することが可能となり、例えば酸化膜厚が薄い素子を用いることで、電荷転送トランジスタ９３３の場合には、電流能力が向上し、かつ寄生容量が削減されて、レイアウト面積や昇圧効率の向上が可能となり、容量素子９２９の場合には、容量値が大きくなるため、レイアウト面積を大幅に削減することができる。これは、以降の実施形態における昇圧セルでも同様である。
【００９４】
《第２の実施形態》
図２Ａは、本発明の第２の実施形態に係る昇圧回路の回路図である。クロック波形図は図１Ｂのとおりである。
【００９５】
図２Ａにおいて、２００は、図１Ｂに示すタイミングと同様に、昇圧セル２０１，２０２，２０３の容量素子９２９をＰｈａｓｅ１の時にＶｄｄ−Ｖｓｓにて充電し、Ｐｈａｓｅ２の時に、昇圧セル２０１，２０２，２０３の容量素子９２９を直列接続して昇圧電圧Ｖｐｕｍｐを発生する昇圧回路であり、第１の実施形態からの変更点として、２段目の昇圧セル２０２の第１の電圧供給トランジスタ９３１のソース端子（Ｖｄ）を前段の昇圧セル２０１の出力端子（前段の昇圧セル２０１の第１の電圧供給トランジスタ９３１のドレイン端子（ＯＴ））に接続している。同様に、３段目の昇圧セル２０３の第１の電圧供給トランジスタ９３１のソース端子（Ｖｄ）を前段の昇圧セル２０２の第１の電圧供給トランジスタ９３１のドレイン端子（ＯＴ）に接続している。また、２段目の昇圧セル２０２の第２の電圧供給トランジスタ９３２のソース端子（Ｖｓｉ）を前段の昇圧セル２０１の端子９３０（前段の昇圧セル２０１の第２の電圧供給トランジスタ９３２のドレイン端子（Ｖｓｏ））に接続している。同様に、３段目の昇圧セル２０３の第２の電圧供給トランジスタ９３２のソース端子（Ｖｓｉ）を前段の昇圧セル２０２の第２の電圧供給トランジスタ９３２のドレイン端子（Ｖｓｏ）に接続している。
【００９６】
図２Ｂは図２Ａ中の各昇圧セル出力端子１０５，１０６，１０７の電圧遷移を示す図であり、図２Ｃは図２Ａ中の各第１の電圧供給トランジスタ９３１の端子電圧を示す図であり、図２Ｄは図２Ａ中の各第２の電圧供給トランジスタ９３２の端子電圧を示す図である。
【００９７】
まず、時刻Ｔ１直後において、それまで昇圧回路２００が昇圧状態であったため、各昇圧セル出力端子１０５〜１０７の電圧は、図２Ｂに示すとおり、理想電圧として入力端子１０４の電圧はＶｄｄ、入力端子１０５の電圧は２Ｖｄｄ、入力端子１０６の電圧は３Ｖｄｄ、入力端子１０７の電圧は４Ｖｄｄとなっている。
【００９８】
また、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１の端子電圧は、図２Ｃに示すとおり、ドレイン・ソース間電圧ＶｄｓがＶｄｄ以下に設定されており、また、昇圧セル２０１〜２０３の第２の電圧供給トランジスタ９３２の端子電圧は、図２Ｄに示すとおり、ＶｄｓがＶｄｄ以下に設定されている。
【００９９】
Ｐｈａｓｅ１において、ＣＬＫ１とＣＬＫ２が“Ｈ”となることで、昇圧セル２０１の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが導通状態となり、ＣＬＫ３が“Ｈ”となることで昇圧セル２０１の電荷転送トランジスタ９３３が非導通状態となる。これにより、昇圧セル２０１の容量素子９２９の一端子である昇圧セル２０１の出力端子１０５は、昇圧セル２０１の第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０１の容量素子９２９の一端子である昇圧セル２０１の端子９３０は、昇圧セル２０１の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。入力端子１０５が２ＶｄｄからＶｄｄに降圧される過程において、入力端子１０６、入力端子１０７の電圧も降圧される。
【０１００】
更に、入力端子１０５がＶｂｔ−Ｖｔ分低下し、昇圧セル２０２の第１の電圧供給トランジスタ９３１が導通状態となり、昇圧セル２０１の端子９３０がＶｄｄ−Ｖｔ分低下し、昇圧セル２０２の第２の電圧供給トランジスタ９３２が導通状態となると、昇圧セル２０２の容量素子９２９の一端子である入力端子１０６は、昇圧セル２０１，２０２のそれぞれの第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０２の容量素子９２９の一端子である昇圧セル２０２の端子９３０は、昇圧セル２０１，２０２の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。上記過程において、入力端子１０５の電圧がＶｄｄ＋Ｖｔ以下となることで昇圧セル２０２の電荷転送トランジスタ９３３が非導通状態となる。また、入力端子１０６がＶｄｄに降圧される過程において、入力端子１０７の電圧も降圧される。
【０１０１】
更に、入力端子１０６がＶｂｔ−Ｖｔ分低下し、昇圧セル２０３の第１の電圧供給トランジスタ９３１が導通状態となり、昇圧セル２０２の端子９３０がＶｄｄ−Ｖｔ分低下し、昇圧セル２０３の第２の電圧供給トランジスタ９３２が導通状態になると、昇圧セル２０３の容量素子９２９の一端子である入力端子１０７は、昇圧セル２０１，２０２，２０３のそれぞれの第１の電圧供給トランジスタ９３１を介してＶｄｄに設定される。また、昇圧セル２０３の容量素子９２９の一端子である昇圧セル２０３の端子９３０は、昇圧セル２０１，２０２，２０３の第２の電圧供給トランジスタ９３２を介してＶｓｓに設定される。上記過程において、入力端子１０６の電圧がＶｄｄ＋Ｖｔ以下となることで昇圧セル２０３の電荷転送トランジスタ９３３が非導通状態となる。
【０１０２】
これらにより、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１、第２の電圧供給トランジスタ９３２のＶｄｓをＶｄｄ以下にし、サステイン耐圧マージンを確保しつつ、容量素子９２９の両端子をＶｄｄとＶｓｓに設定することができる。
【０１０３】
Ｐｈａｓｅ２では、ＣＬＫ１、ＣＬＫ２が“Ｌ”となることで、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２とが非導通状態となり、ＣＬＫ３が“Ｌ”になることで、第１の実施形態と同様に、昇圧電圧をＶｐｕｍｐに発生する。
【０１０４】
このとき、理想的な電圧として、入力端子１０４の電圧はＶｄｄ、入力端子１０５の電圧は２Ｖｄｄ、入力端子１０６の電圧は３Ｖｄｄ、入力端子１０７の電圧は４Ｖｄｄとなっており、昇圧セル２０１〜２０３の第１の電圧供給トランジスタ９３１と第２の電圧供給トランジスタ９３２のドレイン・ソース間電圧Ｖｄｓは、図２Ｃ及び図２Ｄに示すとおり、Ｖｄｄ以下の電圧となる。
【０１０５】
第２の実施形態によれば、２段目以降の昇圧セルに備えられた容量素子９２９の一端子をＶｄｄに設定するトランジスタ９３１を当該昇圧セルより１段以上前段の昇圧セルの出力端子に接続することにより、非導通状態から導通状態への遷移においてドレイン・ソース間の電位差を任意に（Ｖｄｄ以下に）設定でき、トランジスタのサステイン耐圧のマージンを任意に設定して確保でき、昇圧回路を安定動作させることができる。
【０１０６】
また、２段目以降の昇圧セルに備えられた容量素子９２９の一端子をＶｓｓに設定するトランジスタ９３２を当該昇圧セルより１段以上前段の昇圧セルのＶｓｓに設定するトランジスタに接続することにより、非導通状態から導通状態への遷移においてドレイン・ソース間の電位差を任意に（Ｖｄｄ以下に）設定でき、トランジスタのサステイン耐圧のマージンを任意に設定して確保でき、昇圧回路を安定動作させることができる。
【０１０７】
なお、第１の実施形態の電荷転送トランジスタ９３３における接続やクロック制御など、同様の構成と効果を期待できることは明らかである。
【０１０８】
また、各昇圧セルの電荷転送トランジスタ９３３のゲートをＣＬＫ３に接続してもＶｄｄ、Ｖｓｓに設定するトランジスタ９３１，９３２のサステイン耐圧マージンを確保することは可能であることは明らかである。
【０１０９】
また、当然ながら、第１の電圧供給トランジスタ９３１あるいは第２の電圧供給トランジスタ９３２の一方は第１の実施形態の接続を保持した形でも可能であることは言うまでもない。これは、以降の実施形態の昇圧セルにおいても同様である。
【０１１０】
《第３の実施形態》
図３Ａは本発明の第３の実施形態に係る昇圧回路の回路図であり、図３Ｂは図３Ａの昇圧回路におけるクロック波形図である。図３Ｂでは、図１Ｂに対して、ＣＬＫ４とＣＬＫ５とを追加している。
【０１１１】
図３Ａにおいて、３００は、昇圧セル２０１，３０１，３０２の容量素子９２９をＶｄｄ−Ｖｓｓに対して並列接続して充電した後、直列接続にすることで、昇圧電圧Ｖｐｕｍｐを発生する昇圧回路である。第２の実施形態からの変更点として、昇圧セル２０２を昇圧セル３０１に、昇圧セル２０３を昇圧セル３０２にそれぞれ置換えている。昇圧セル３０１，３０２は、昇圧セル３０１，３０２の容量素子９２９をＶｄｄに設定する第１の電圧供給トランジスタ９３１に加えて、ＣＬＫ４に応じて昇圧セル３０１，３０２の容量素子９２９をＶｄｄに設定するサブトランジスタ３０３を追加し、また、昇圧セル３０１，３０２の容量素子９２９をＶｓｓに設定する第２の電圧供給トランジスタ９３２に加えて、ＣＬＫ５に応じて昇圧セル３０１，３０２の容量素子９２９をＶｓｓに設定するサブトランジスタ３０４を追加している。
【０１１２】
ここで、ＣＬＫ４は、“Ｈ”時の電圧がＶｂｔ１≧Ｖｄｄ＋Ｖｔであり、“Ｌ”から“Ｈ”への遷移時にＣＬＫ１に対して遅延して遷移するクロックである。Ｖｂｔ１はＣＬＫ１の“Ｈ”時の出力電圧Ｖｂｔと同等でも、異なっていてもよい。また、ＣＬＫ５は、“Ｈ”時の電圧がＶｄｄであり、“Ｌ”から“Ｈ”への遷移時にＣＬＫ２に対して遅延して遷移するクロックである。
【０１１３】
なお、ＣＬＫ４は、ＣＬＫ１からの遅延手段による生成、あるいは基本クロックからの分周手段による生成などとブースト回路あるいは外部電圧を使用したＶｂｔ１生成などを組み合わせた一般的なクロック生成手段により生成できる。
【０１１４】
ＣＬＫ５は、ＣＬＫ２からの遅延手段による生成、あるいは基本クロックからの分周手段による生成などを利用した一般的なクロック生成手段により生成できる。
【０１１５】
図３Ａの昇圧回路３００の動作について、第２の実施形態からの追加分について説明する。
【０１１６】
まず、Ｐｈａｓｅ１の初期段階（昇圧状態から非昇圧状態への遷移）において、昇圧セル２０１，３０１，３０２の第１及び第２の電圧供給トランジスタ９３１，９３２は導通状態となり、電荷転送トランジスタ９３３は非導通状態となり、定常状態となった後、ＣＬＫ４が“Ｌ”から“Ｈ”に遷移することで、昇圧セル３０１，３０２のトランジスタサブ３０３が導通状態となり、入力端子１０５〜１０７を１段構成のトランジスタによってＶｄｄに設定することができ、Ｖｄｄ設定速度の低下を抑制できる。
【０１１７】
また、ＣＬＫ５が“Ｌ”から“Ｈ”に遷移することで、昇圧セル３０１，３０２のサブトランジスタ３０４が導通状態となり、昇圧セル３０１，３０２の端子９３０を１段構成のトランジスタによってＶｓｓに設定することができ、Ｖｓｓ設定速度の低下を抑制できる。
【０１１８】
なお、ＣＬＫ４は、入力端子１０５〜１０７が一定電圧以下（例えば、サステイン耐圧マージンにを考慮して２Ｖｄｄ以下と設定すれば、第１の電圧供給トランジスタ９３１のＶｄｓはＶｄｄ以下に設定できる）になった後に遷移するように制御することで、サステイン耐圧マージンとＶｄｄ設定速度を最適化することができる。
【０１１９】
また、ＣＬＫ５は、昇圧セル３０１，３０２の端子９３０が一定電圧以下（例えば、サステイン耐圧マージンを考慮してＶｄｄ以下とすれば、第２の電圧供給トランジスタ９３２のＶｄｓはＶｄｄ以下に設定できる）になった後に繊維するように制御することで、サステイン耐圧マージンとＶｓｓ設定速度を最適化することができる。
【０１２０】
これらによって、Ｖｄｄを設定するトランジスタ９３１とサブトランジスタ３０３のサステイン耐圧マージンを確保しつつ、容量素子への充電速度の低下を抑制できる。
【０１２１】
また、Ｖｓｓに設定するトランジスタ９３２とサブトランジスタ３０４のサステイン耐圧マージンを確保しつつ、容量素子への放電速度の低下を抑制できる。
【０１２２】
《第４の実施形態》
図４Ａは本発明の第４の実施形態に係る昇圧回路のブロック図であり、図４Ｂは図４Ａの昇圧回路におけるクロック波形図である。
【０１２３】
図４Ａにおいて、４００は、第２の実施形態の３段１並列構成を第１の並列昇圧回路４０１と第２の並列昇圧回路４０２とにそれぞれ用いて、３段２並列構成にしたものである。２０１ａ、２０１ｂは第２の実施形態の昇圧セル２０１に相当し、２０２ａ、２０２ｂは第２の実施形態の昇圧セル２０２に相当し、２０３ａ、２０３ｂは第２の実施形態の昇圧セル２０３に相当し、１０５ａ、１０５ｂは第２の実施形態の入力端子１０５に相当し、１０６ａ、１０６ｂは第２の実施形態の入力端子１０６に相当し、１０７ａ、１０７ｂは第２の実施形態の入力端子１０７に相当し、９２４ａ、９２４ｂは第２の実施形態の逆流防止回路９２４に相当している。
【０１２４】
図４Ｂにおいて、ＣＬＫ２ａは第２の実施形態のＣＬＫ２に相当し、ＣＬＫ２ｂはＣＬＫ２ａに対し逆相のクロックであり、ＣＬＫ３ａは第２の実施形態のＣＬＫ３に相当し、ＣＬＫ３ｂはＣＬＫ３ａに対し逆相のクロックであり、例えば一方の並列昇圧回路４０１が昇圧状態にあるとき、他方の並列昇圧回路４０２は非昇圧状態にある。
【０１２５】
第２の実施形態からの変更点は、図２ＡにてＣＬＫ１によって制御されていた昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートを、昇圧セル２０１ｂ〜２０３ｂの入力端子１０５ｂ〜１０７ｂに接続し、ＣＬＫ１によって制御されていた昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートを、昇圧セル２０１ａ〜２０３ａの入力端子１０５ａ〜１０７ａに接続し、制御している点である。
【０１２６】
これによって、昇圧回路４００に対する入力波形を表す図４Ｂは、図２Ｂに対して、ＣＬＫ１を削除したものとなる。
【０１２７】
図４Ｃは、図４Ａ中の一方の並列昇圧回路４０２における各第１の電圧供給トランジスタ９３１の端子電圧を示す図である。
【０１２８】
Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。
【０１２９】
上記動作により、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂ〜１０７ｂの電圧２Ｖｄｄから４Ｖｄｄが入力されて導通状態となる。
【０１３０】
一方、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａ〜１０７ａの電圧Ｖｄｄが入力されて非導通状態となる。
【０１３１】
Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。
【０１３２】
これにより、Ｖｂｔを供給するＣＬＫ１を削除して昇圧回路４００を駆動することができる。また、図４ＣのＰｈａｓｅ１にあるように、後段の昇圧セルになるほど第１の電圧供給トランジスタ９３１のゲート電圧を高くすることができ、直列接続される第１の電圧供給トランジスタ９３１の構成においては、オン抵抗を低くすることが可能となる。
【０１３３】
なお、第３の実施形態の昇圧セル構成においても同様の効果が期待され、他の構成においても効果が同じものであれば、この構成に限らなくてよい。
【０１３４】
《第５の実施形態》
図５Ａは、本発明の第５の実施形態に係る昇圧回路のブロック図である。クロック波形図は図４Ｂのとおりである。
【０１３５】
図５Ａにおいて、５００は、第４の実施形態の第１及び第２の並列昇圧回路４０１，４０２で構成した３段２並列構成を変形したものである。第４の実施形態からの変更点は、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートを入力端子１０５ｂに接続し、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートを入力端子１０５ａに接続し、制御している点である。
【０１３６】
図５Ｂは、図５Ａ中の一方の並列昇圧回路４０２における各第１の電圧供給トランジスタ９３１の端子電圧を示す図である。
【０１３７】
Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。
【０１３８】
一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。
【０１３９】
上記動作により、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂの電圧２Ｖｄｄが入力されて導通状態となる。
【０１４０】
一方、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａの電圧Ｖｄｄが入力されて非導通状態となる。
【０１４１】
Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。
【０１４２】
これらによって、各昇圧セルの第１の電圧供給トランジスタ９３１のオン抵抗と酸化膜に印加される電圧を任意に設定することが可能となり、第１の電圧供給トランジスタ９３１のスイッチング速度低下による昇圧電流能力の低下を抑制し、かつ昇圧回路を安定して動作させることができる。
【０１４３】
なお、各昇圧セルの第１の電圧供給トランジスタ９３１のオン抵抗と酸化膜に印加される電圧を考慮する方法として、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ｂ〜１０７ｂのいずれでもよく、同様に、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートには、入力端子１０５ａ〜１０７ａのいずれでもよい。
【０１４４】
あるいは、第１の並列昇圧回路４０１の昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートをグルーピングして、入力端子１０５ｂ〜１０７ｂのうち２つ以上を選択してもよく、同様に、第２の並列昇圧回路４０２の昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートをグルーピングして、入力端子１０５ａ〜１０７ａのうち２つ以上を選択してもよい。
【０１４５】
また、第４の実施形態の変形例として説明したが、第１又は第３の実施形態の昇圧セルを用いても同様の効果があり、効果が同じものであれば、この構成に限らなくてよい。
【０１４６】
《第６の実施形態》
図６Ａは本発明の第６の実施形態に係る昇圧回路のブロック図であり、図６Ｂは図６Ａ中のブースト回路の詳細回路図である。
【０１４７】
図６Ａにおいて、６００は、第４の実施形態の第１及び第２の並列昇圧回路４０１，４０２で構成した３段２並列構成を変形したものである。第４の実施形態からの変更点は、昇圧セル２０１ａと昇圧セル２０１ｂとの電圧によって駆動されるブースト回路６０１を追加し、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１のゲートをブースト回路６０１の出力端子６０２に接続して制御し、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１のゲートをブースト回路６０１の出力端子６０３に接続して制御している点である。
【０１４８】
ブースト回路６０１は、当該ブースト回路６０１の出力端子６０２，６０３をＶｄｄに設定する電圧供給トランジスタ６０６，６０７と、ブースト回路６０１の出力端子６０２，６０３を昇圧セル２０１ａ，２０１ｂのＶｓｏの電位に応じてブーストする容量素子６０４，６０５とから構成される。
【０１４９】
図６Ｃは、図６Ａの昇圧回路６００における各部電圧波形図である。
【０１５０】
Ｐｈａｓｅ１において、第１の並列昇圧回路４０１は非昇圧状態であり、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。
【０１５１】
一方、第２の並列昇圧回路４０２は昇圧状態であり、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。
【０１５２】
上記動作に伴って、昇圧セル２０１ｂのＶｓｏ（端子９３０）がＶｓｓからＶｄｄとなることで、ブースト回路６０１の容量素子６０４がブーストされて、ブースト回路６０１の出力端子６０２がＶｄｄから２Ｖｄｄとなり、昇圧セル２０１ａ〜２０３ａの第１の電圧供給トランジスタ９３１が導通状態になる。
【０１５３】
また、入力端子１０５ｂがＶｄｄから２Ｖｄｄとなることで、ブースト回路６０１のトランジスタ６０７が導通状態となり、ブースト回路６０１の出力端子６０３にＶｄｄが出力され、昇圧セル２０１ｂ〜２０３ｂの第１の電圧供給トランジスタ９３１が非導通状態になる。
【０１５４】
Ｐｈａｓｅ２は、Ｐｈａｓｅ１における第１及び第２の並列昇圧回路４０１，４０２の動作が逆になったものである。
【０１５５】
これらによって、各昇圧セルの容量素子９２９を使用せずに、各昇圧セルの第１の電圧供給トランジスタ９３１を制御できるため、各昇圧セルの寄生容量をほぼ等価でき、設計容易性が上がるとともに、ブースト容量、トランジスタの全てをＶｄｄ以下の耐圧で駆動可能であるため、低耐圧系トランジスタで構成可能であり、レイアウト面積の増加を抑制したブースト回路を実現することができる。
【０１５６】
なお、上記一例におけるブースト回路６０１は、昇圧セル２０１ａ，２０１ｂの出力電圧を利用する構成であったが、各昇圧セルの第１の電圧供給トランジスタ９３１の耐圧マージンが確保可能であれば、２段目以降の昇圧セル２０２ａと２０２ｂの出力電圧、あるいは昇圧セル２０３ａと２０３ｂの出力電圧を使用することも可能である。
【０１５７】
また、当然ながら、昇圧セルとして、これまで述べてきた全ての昇圧セルを利用可能であり、いずれかの効果を共有するものであれば構成は、これに限らない。
【０１５８】
《第７の実施形態》
図７Ａは、本発明の第７の実施形態に係る昇圧回路の回路図である。図７Ａにおいて、７００は、第１の実施形態の昇圧回路と同様の３段１並列構成であり、第１の実施形態からの変更点は、初段の入力電圧を電源電圧Ｖｄｄから任意の電圧Ｖ１へ設定を変更したことと、昇圧セル１０１〜１０３の第１の電圧供給トランジスタ９３１のソースへの供給電圧を電源電圧Ｖｄｄから任意の電圧Ｖ２へ設定を変更したことである。上記設定電圧Ｖ１とＶ２の関係は、Ｖ１≧Ｖ２であればよい。
【０１５９】
図７Ｂは、図７Ａ中の各昇圧セルの出力端子１０５，１０６，１０７の電圧を示す図である。
【０１６０】
Ｐｈａｓｅ１（非昇圧状態）の時には、出力端子１０５，１０６，１０７は昇圧セル１０１，１０２，１０３の第１の電圧供給トランジスタ９３１を介してＶ２に設定され、Ｐｈａｓｅ２（昇圧状態）の時には、出力端子１０５の電圧はＶ２＋Ｖ１、出力端子１０６の電圧は２Ｖ２＋Ｖ１、出力端子１０７の電圧は３Ｖ２＋Ｖ１となる。
【０１６１】
したがって、Ｖ２とＶ１を制御することによって、電源電圧Ｖｄｄに依存せずに各素子に印加される電圧範囲を制御でき、電源電圧の仕様範囲、あるいは変動範囲が大きい場合においても各素子の耐圧マージンを確保し、安定した昇圧動作が可能となる。
【０１６２】
なお、Ｖ１，Ｖ２の電圧は、一般的であるが、レギュレータ回路による生成や他の内部回路による生成、チップ外部からの供給等によって可能である。
【０１６３】
また、第７の実施形態では第１の実施形態によって例示したが、第２〜第６の実施形態においても同様の効果を得ることができる。
【０１６４】
《第８の実施形態》
図８Ａは本発明の第８の実施形態に係る昇圧回路のブロック図である。クロック波形図は図４Ｂのとおりである。
【０１６５】
図８Ａにおいて、８００は、第５の実施形態の昇圧回路と同様の３段２並列構成を持つ昇圧回路であり、第１及び第２の並列昇圧回路４０１，４０２により構成される。第５の実施形態からの変更は、第１及び第２の逆流防止回路９２４ａ，９２４ｂの構成を図８Ａに示した第１及び第２の逆流防止回路８０１，８０２に変更した点である。
【０１６６】
第１及び第２の逆流防止回路８０１，８０２は互いに同様の構成であるので、第１の逆流防止回路８０１について述べる。
【０１６７】
第１の逆流防止回路８０１は、第１の並列昇圧回路４０１の出力端子１０７ａと昇圧回路８００の出力端子Ｖｐｕｍｐとの間にスイッチ手段であるスイッチ８０３とスイッチ８０４とを備え、スイッチ８０３と８０４との間にはＣＬＫ２ａに応じて昇圧される容量素子８０８を備えている。
【０１６８】
スイッチ８０３は、第２の逆流防止回路８０２の中間端子８１０の電位がＶｐｕｍｐ−Ｖｔ以下のとき導通状態となるスイッチ８０５を介して第１の逆流防止回路８０１の中間端子８０９の電位が供給されて非導通状態となり、ＣＬＫ２ａが“Ｈ”から“Ｌ”に遷移して容量素子８０７が降圧されることによって導通状態となる。
【０１６９】
スイッチ８０４は、第２の逆流防止回路８０２の中間端子８１０の電位に応じて制御され、スイッチ８０３とスイッチ８０４は一方が導通状態の時、他方は非導通状態となる。
【０１７０】
図８Ｂは、図８Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。
【０１７１】
時刻Ｔ１の直後、第１の並列昇圧回路４０１は昇圧状態であり、入力端子１０５ａは２Ｖｄｄ、入力端子１０６ａは３Ｖｄｄ、入力端子１０７ａは４Ｖｄｄである。
【０１７２】
一方、第２の並列昇圧回路４０２は非昇圧状態であり、入力端子１０５ｂ，１０６ｂ，１０７ｂはＶｄｄである。
【０１７３】
また、ＣＬＫ２ａが“Ｌ”、ＣＬＫ２ｂが“Ｈ”であるため、第１の逆流防止回路８０１は、スイッチ８０５、スイッチ８０４が非導通状態、スイッチ８０３が導通状態となっており、第１の並列昇圧回路４０１により入力端子１０７ａに発生された昇圧電圧がスイッチ８０３を介して容量素子８０８に転送されている。
【０１７４】
一方、第２の逆流防止回路８０２は、スイッチ８０５が導通状態となっており、中間端子８１０の電圧が印加されることでスイッチ８０３が非導通状態となる。また、ＣＬＫ２ｂにより昇圧されて容量素子８０８に蓄積された電荷が、スイッチ８０４を介して昇圧回路８００の出力端子に転送される。
【０１７５】
Ｐｈａｓｅ１となり、第１の並列昇圧回路４０１は昇圧状態（Ｐｈａｓｅ２）から非昇圧状態（Ｐｈａｓｅ１）に遷移し、入力端子１０５ａ，１０６ａ，１０７ａはＶｄｄとなる。
【０１７６】
一方、第２の並列昇圧回路４０２は非昇圧状態（Ｐｈａｓｅ２）から昇圧状態（Ｐｈａｓｅ１）に遷移し、入力端子１０５ｂは２Ｖｄｄ、入力端子１０６ｂは３Ｖｄｄ、入力端子１０７ｂは４Ｖｄｄとなる。
【０１７７】
このとき、ＣＬＫ２ａが“Ｌ”から“Ｈ”、ＣＬＫ２ｂが“Ｈ”から“Ｌ”と遷移するため、第１の逆流防止回路８０１は、スイッチ８０５が導通状態となり、中間端子８０９の電圧が印加されることでスイッチ８０３が非導通状態となる。また、ＣＬＫ２ｂが“Ｌ”から“Ｈ”に遷移することにより昇圧されて容量素子８０８に蓄積された電荷が、スイッチ８０４を介して昇圧回路８００の出力端子に転送される。
【０１７８】
一方、第２の逆流防止回路８０２は、中間端子８０９の電圧が昇圧されることでスイッチ８０５、スイッチ８０４が非導通状態となり、容量素子８０７により降圧されてスイッチ８０３が導通状態となる。
【０１７９】
このとき、第２の並列昇圧回路４０２の入力端子１０７ｂの電圧が昇圧される前に、ＣＬＫ２ｂによってスイッチ８０３が導通状態となった時、容量素子８０８の電荷が一度入力端子１０７ｂに逆流するが、スイッチ８０４が非導通状態となっているため、昇圧回路８００の出力電位Ｖｐｕｍｐの変動はなく、第２の並列昇圧回路４０２により入力端子１０７ｂが昇圧されることによって、スイッチ８０３を介して容量素子８０８に再度転送される。
【０１８０】
これにより、図８Ｂの昇圧側に示すように、非昇圧状態から昇圧状態への遷移において、電荷の逆流は発生するが、昇圧回路８００の出力電位Ｖｐｕｍｐの電圧変動（リップル）には無関係にすることができる。
【０１８１】
つまり、第１の並列昇圧回路４０１（あるいは第２の並列昇圧回路４０２）と昇圧回路８００の出力端子との間に、相補的に動作する複数段のスイッチ（例えばスイッチ８０３，８０４）を設け、これらのスイッチ間に容量素子を備えたことで、逆流防止回路用にクロック信号を生成せずとも、昇圧回路８００の出力電位の変動（リップル電圧）を抑制できる。
【０１８２】
更に、逆流防止回路の複数段のスイッチ間の容量を昇圧することで、昇圧機能を備えることが可能であり、無駄な面積をなくし、更に昇圧電流能力を向上させることが可能となる。
【０１８３】
なお、第８の実施形態においては、逆流防止回路を２並列にして説明したが、上記機能の実現は１並列でも可能であり、第８の実施形態と効果が同じであれば、構成はこれに限らない。
【０１８４】
図９は、図８Ａの第１及び第２の逆流防止回路８０１，８０２に使用されているスイッチをトランジスタとして記述したものであり、効果は同様であり、説明は割愛する。
【産業上の利用可能性】
【０１８５】
以上説明してきたとおり、本発明に係る昇圧回路は、当該昇圧回路の各素子の耐圧マージンを改善し、かつ電荷転送効率の低下を抑制しつつ、セットアップ時間を短縮できる特徴を有し、不揮発性半導体記憶装置として有用である。またＤＲＡＭ等の揮発性半導体装置や、液晶装置、携帯機器の電源回路等の用途にも応用できる。
【図面の簡単な説明】
【０１８６】
【図１Ａ】本発明の第１の実施形態に係る昇圧回路の回路図である。
【図１Ｂ】図１Ａの昇圧回路におけるクロック波形図である。
【図１Ｃ】図１Ａ中の各電荷転送トランジスタの端子電圧を示す図である。
【図１Ｄ】図１Ａ中の各昇圧セル出力端子の電圧遷移を示す図である。
【図２Ａ】本発明の第２の実施形態に係る昇圧回路の回路図である。
【図２Ｂ】図２Ａ中の各昇圧セル出力端子の電圧遷移を示す図である。
【図２Ｃ】図２Ａ中の各第１の電圧供給トランジスタの端子電圧を示す図である。
【図２Ｄ】図２Ａ中の各第２の電圧供給トランジスタの端子電圧を示す図である。
【図３Ａ】本発明の第３の実施形態に係る昇圧回路の回路図である。
【図３Ｂ】図３Ａの昇圧回路におけるクロック波形図である。
【図４Ａ】本発明の第４の実施形態に係る昇圧回路のブロック図である。
【図４Ｂ】図４Ａの昇圧回路におけるクロック波形図である。
【図４Ｃ】図４Ａ中の一方の並列昇圧回路における各第１の電圧供給トランジスタの端子電圧を示す図である。
【図５Ａ】本発明の第５の実施形態に係る昇圧回路のブロック図である。
【図５Ｂ】図５Ａ中の一方の並列昇圧回路における各第１の電圧供給トランジスタの端子電圧を示す図である。
【図６Ａ】本発明の第６の実施形態に係る昇圧回路のブロック図である。
【図６Ｂ】図６Ａ中のブースト回路の詳細回路図である。
【図６Ｃ】図６Ａの昇圧回路における各部電圧波形図である。
【図７Ａ】本発明の第７の実施形態に係る昇圧回路の回路図である。
【図７Ｂ】図７Ａ中の各昇圧セルの出力端子電圧を示す図である。
【図８Ａ】本発明の第８の実施形態に係る昇圧回路のブロック図である。
【図８Ｂ】図８Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。
【図９】図８Ａの昇圧回路の詳細構成例を示すブロック図である。
【図１０Ａ】第１の従来例に係る昇圧回路の回路図である。
【図１０Ｂ】図１０Ａの昇圧回路におけるクロック波形図である。
【図１０Ｃ】図１０Ａ中の各容量素子の端子電圧を示す図である。
【図１１】（ａ）〜（ｄ）は、図１０Ａのような容量並列型昇圧回路のセットアップ過程を示す図である。
【図１２Ａ】第２の従来例に係る昇圧回路の回路図である。
【図１２Ｂ】図１２Ａの昇圧回路におけるクロック波形図である。
【図１３Ａ】図１２Ａ中の各容量素子の端子電圧を示す図である。
【図１３Ｂ】図１２Ａ中の各電荷転送トランジスタの端子電圧を示す図である。
【図１３Ｃ】図１２Ａ中の各第１の電圧供給トランジスタの端子電圧を示す図である。
【図１３Ｄ】図１２Ａ中の各第２の電圧供給トランジスタの端子電圧を示す図である。
【図１４Ａ】第３の従来例に係る昇圧回路の回路図である。
【図１４Ｂ】図１４Ａの昇圧回路におけるクロック波形図である。
【図１４Ｃ】図１４Ａ中の各昇圧セル及び逆流防止回路における端子電圧の遷移を示す図である。
【符号の説明】
【０１８７】
１００，２００，３００  昇圧回路
１０１〜１０３  昇圧セル
２０１〜２０３  昇圧セル
２０１ａ〜２０３ａ  昇圧セル
２０１ｂ〜２０３ｂ  昇圧セル
３０１，３０２  昇圧セル
３０３，３０４  サブトランジスタ
４００，５００，６００，７００  昇圧回路
４０１，４０２  並列昇圧回路
６０１  ブースト回路
８００  昇圧回路
８０１，８０２  並列逆流防止回路
８０３〜８０５  スイッチ
８０７，８０８  容量素子
９２４  逆流防止回路
９２４ａ，９２４ｂ  逆流防止回路
９２９  容量素子
９３１  第１の電圧供給トランジスタ
９３２  第２の電圧供給トランジスタ
９３３  電荷転送トランジスタ
【図１Ａ】
2008301631.tif 000003
【図１Ｂ】
2008301631.tif 000004
【図１Ｃ】
2008301631.tif 000005
【図１Ｄ】
2008301631.tif 000006
【図２Ａ】
2008301631.tif 000007
【図２Ｂ】
2008301631.tif 000008
【図２Ｃ】
2008301631.tif 000009
【図２Ｄ】
2008301631.tif 000010
【図３Ａ】
2008301631.tif 000011
【図３Ｂ】
2008301631.tif 000012
【図４Ａ】
2008301631.tif 000013
【図４Ｂ】
2008301631.tif 000014
【図４Ｃ】
2008301631.tif 000015
【図５Ａ】
2008301631.tif 000016
【図５Ｂ】
2008301631.tif 000017
【図６Ａ】
2008301631.tif 000018
【図６Ｂ】
2008301631.tif 000019
【図６Ｃ】
2008301631.tif 000020
【図７Ａ】
2008301631.tif 000021
【図７Ｂ】
2008301631.tif 000022
【図８Ａ】
2008301631.tif 000023
【図８Ｂ】
2008301631.tif 000024
【図９】
2008301631.tif 000025
【図１０Ａ】
2008301631.tif 000026
【図１０Ｂ】
2008301631.tif 000027
【図１０Ｃ】
2008301631.tif 000028
【図１１】
2008301631.tif 000029
【図１２Ａ】
2008301631.tif 000030
【図１２Ｂ】
2008301631.tif 000031
【図１３Ａ】
2008301631.tif 000032
【図１３Ｂ】
2008301631.tif 000033
【図１３Ｃ】
2008301631.tif 000034
【図１３Ｄ】
2008301631.tif 000035
【図１４Ａ】
2008301631.tif 000036
【図１４Ｂ】
2008301631.tif 000037
【図１４Ｃ】
2008301631.tif 000038