(57)【要約】【課題】  複数の同期式記憶素子間の経路の内の所望の経路の実速度テストを行うことのできるテストシステムを提供すること。【解決手段】  テストシステムでは、複数の同期式記憶素子間を接続する複数の経路が部分的に重なっている。テストシステムは、複数の経路に含まれる第１の経路の遅延値を、複数の経路に含まれる第１の経路以外の経路の各遅延値を用いて算出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数の同期式記憶素子間を接続する複数の経路が部分的に重なったテストシステムであって、
前記複数の経路に含まれる第１の経路の遅延値を、前記複数の経路に含まれる前記第１の経路以外の経路の各遅延値を用いて算出することを特徴とするテストシステム。
【請求項２】
請求項１に記載のテストシステムであって、
前記第１の経路は実動作回路のフリップフロップとメモリとを接続することを特徴とするテストシステム。
【請求項３】
複数の同期式記憶素子間を接続する複数の経路及び外部端子と第１の同期式記憶素子間を接続する第１の経路が部分的に重なったテストシステムであって、
前記第１の経路の遅延値を、前記複数の経路の各遅延値を用いて算出することを特徴とするテストシステム。
【請求項４】
請求項３に記載のテストシステムであって、
前記第１の同期式記憶素子は、実動作回路のフリップフロップであることを特徴とするテストシステム。
【請求項５】
請求項１に記載のテストシステムがスキャン設定されたことを特徴とするテストシステム。
【請求項６】
請求項１に記載のテストシステムであって、
前記複数の同期式記憶素子の１つがＢＩＳＴ回路であることを特徴とするテストシステム。
【請求項７】
請求項３に記載のテストシステムがバウンダリスキャン回路を利用することを特徴とするテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に対して実動作周波数でのテスト（実速度テスト）を行うテストシステムに関する。
【背景技術】
【０００２】
ＳＲＡＭやＤＲＡＭ等のメモリのテストの一方法では、ＢＩＳＴ（Built-In Self Test）回路が用いられる。ＢＩＳＴ回路を用いることでメモリの実速度テストを簡単に行うことができる。
【０００３】
図７は、特開２００４−０９３４２１号公報の図１に示された、ＢＩＳＴ回路を用いてＳＤＲＡＭをテストするシステムを示す図である。図７に示すシステムでは、ＢＩＳＴ回路４０中のパターン生成回路６０から出力されたアドレスやデータがＳＤＲＡＭ２０に入力され、ＳＤＲＡＭ２０から出力されたデータがＢＩＳＴ回路４０中のデータ比較器７０に入力される。当該システムによれば、ＢＩＳＴ回路４０とＳＤＲＡＭ２０間の経路及びＳＤＲＡＭ２０内の経路を対象とした実速度テストが可能である。
【０００４】
【特許文献１】特開２００４−０９３４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図７に示したシステムでは、ＢＩＳＴ回路４０とＳＤＲＡＭ２０間の経路及びＳＤＲＡＭ２０内の経路を対象として実速度テストを行うことはできるが、ＣＰＵやチップセット等の実動作回路とメモリ間の経路の実速度テストを行うことができない。また、別のシステムで実動作回路とメモリ間の経路の実速度テストを行うことが仮にできるとしても、実動作のテストパタンの作成が困難な場合があるため、実動作回路とメモリ間の経路が実際に正しく動作しているかの確認は困難である。
【０００６】
本発明の目的は、複数の同期式記憶素子間の経路の内の所望の経路の実速度テストを行うことのできるテストシステムを提供することである。
【課題を解決するための手段】
【０００７】
本発明は、複数の同期式記憶素子間を接続する複数の経路が部分的に重なったテストシステムであって、前記複数の経路に含まれる第１の経路の遅延値を、前記複数の経路に含まれる前記第１の経路以外の経路の各遅延値を用いて算出するテストシステムを提供する
【０００８】
上記テストシステムでは、前記第１の経路は実動作回路のフリップフロップとメモリとを接続する。
【０００９】
本発明は、複数の同期式記憶素子間を接続する複数の経路及び外部端子と第１の同期式記憶素子間を接続する第１の経路が部分的に重なったテストシステムであって、前記第１の経路の遅延値を、前記複数の経路の各遅延値を用いて算出するテストシステムを提供する。
【００１０】
上記テストシステムでは、前記第１の同期式記憶素子は、実動作回路のフリップフロップである。
【００１１】
上記テストシステムはスキャン設定されても良い。
【００１２】
上記テストシステムでは、前記複数の同期式記憶素子の１つがＢＩＳＴ回路であっても良い。
【００１３】
上記テストシステムはバウンダリスキャン回路を利用しても良い。
【発明の効果】
【００１４】
本発明に係るテストシステムによれば、複数の同期式記憶素子間の経路の内の所望の経路の実速度テストを行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態について、図面を参照して説明する。
【００１６】
図１は、一実施形態のテストシステムを示すブロック図である。図１に示すように、本実施形態のテストシステムは、実動作回路のフリップフロップ１０（始点Ａ）と、ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）と、組合せ回路１２と、セレクタ回路１３（中間点Ｃ）と、メモリ１４（終点Ｅ）と、テストポイント１５（終点Ｆ）とを備える。なお、本実施形態では、実動作回路のフリップフロップ１０、ＢＩＳＴ回路のフリップフロップ１１、メモリ１４及びテストポイント１５は、同期式記憶素子として扱われる。
【００１７】
実動作回路のフリップフロップ１０（始点Ａ）とセレクタ回路１３（中間点Ｃ）は、組合せ回路１２を介した経路３０によって接続されている。ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）とセレクタ回路１３（中間点Ｃ）は、経路３１によって接続されている。セレクタ回路１３（中間点Ｃ）とメモリ１４（終点Ｅ）は、中間点Ｄを介して経路３２及び経路３３によって接続されている。セレクタ回路１３（中間点Ｃ）とテストポイント１５（終点Ｆ）は、中間点Ｄを介して経路３２及び経路３４によって接続されている。
【００１８】
実速度テストが行われる経路が実動作回路のフリップフロップ１０（始点Ａ）からメモリ１４（終点Ｅ）までの場合、当該経路の遅延値ＤＡＥは、経路３０の遅延値Ｄ３０と、経路３２の遅延値Ｄ３２と、経路３３の遅延値Ｄ３３の合計である。しかし、上述したように、経路３０，３２，３３を対象とした実速度テストが困難な場合がある。このため、本実施形態のテストシステムは、他の複数の経路の遅延値を用いて経路３０，３２，３３の遅延値ＤＡＥを算出する。すなわち、経路３０，３２，３３の遅延値ＤＡＥは、実動作回路のフリップフロップ１０（始点Ａ）からテストポイント（終点Ｆ）までの経路の遅延値ＤＡＦと、ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）からメモリ（終点Ｅ）までの経路の遅延値ＤＢＥと、ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）からテストポイント（終点Ｆ）までの経路の遅延値ＤＢＦとから算出される。
【００１９】
実動作回路のフリップフロップ１０（始点Ａ）からテストポイント（終点Ｆ）までの経路の遅延値ＤＡＦは、経路３０の遅延値Ｄ３０と、経路３２の遅延値Ｄ３２と、経路３４の遅延値Ｄ３４の合計である。ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）からメモリ（終点Ｅ）までの経路の遅延値ＤＢＥは、経路３１の遅延値Ｄ３１と、経路３２の遅延値Ｄ３２と、経路３３の遅延値Ｄ３３の合計である。ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）からテストポイント（終点Ｆ）までの経路の遅延値ＤＢＦは、経路３１の遅延値Ｄ３１と、経路３２の遅延値Ｄ３２と、経路３４の遅延値Ｄ３４の合計である。
【００２０】
このため、以下の式が成り立つ。
ＤＡＥ ＝Ｄ３０＋Ｄ３２＋Ｄ３３
＝ＤＡＦ＋ＤＢＥ−ＤＢＦ
＝（Ｄ３０＋Ｄ３２＋Ｄ３４）＋（Ｄ３１＋Ｄ３２＋Ｄ３３）−（Ｄ３１＋Ｄ３２＋Ｄ３４）
【００２１】
図２は、本実施形態のテストシステムにスキャン設計を用いたシステムを示す図である。図２に示すシステムには、スキャンイン（ＳＩ）端子５１、スキャンアウト（ＳＯ）端子５２及びスキャンイネーブル（ＳＥ）端子５３が設けられている。
【００２２】
図３（ａ）〜（ｆ）は、図２に示したシステムの動作波形を示す図である。図３（ａ）はクロック（ＣＬＫ）信号の波形６０を示し、図３（ｂ）はスキャンイン端子５１に入力される信号の波形６１を示し、図３（ｃ）はスキャンイネーブル端子５３から出力される信号の波形６２を示し、図３（ｄ）は始点Ａの波形６３を示し、図３（ｅ）は終点Ｆの波形６４を示し、図３（ｆ）はスキャンアウト端子５２から出力される信号の波形６５を示す。
【００２３】
図２に示した例では、実動作回路のフリップフロップ１０（始点Ａ）からテストポイント１５（終点Ｆ）までの経路の遅延値ＤＡＦを求めるために、スキャン回路を使用している。スキャンイン端子５１から波形６１で示される信号が入力され、波形６０で示されるクロック信号が入力されると、実動作回路のフリップフロップ（始点Ａ）の値が確定する。この時、スキャンイネーブル端子５３に入力する信号をＬレベルにするとキャプチャと呼ばれる動作が起こり、始点Ａの波形６３のように必ず遷移が起こるような値を入力する必要がある。このキャプチャ動作により、始点Ａの波形６３の遷移が終点Ｆの波形６４のようにテストポイント１５（終点Ｆ）へ伝播する。そしてスキャンイネーブル端子５３に入力する信号をＨレベルにすることで、スキャンアウト端子５２から波形６５のように信号が出力され、期待値と比較することで実速度テストを行う。このテストのキャプチャ時の周期を短くしていくことで、この経路の遅延値の限界点を求めることが可能である。
【００２４】
以上説明したように、本実施形態のテストシステムによれば、実動作回路のフリップフロップ１０からメモリ１４までの経路の遅延値を他の複数の経路の遅延値から算出することができるため、実動作回路のフリップフロップ１０からメモリ１４までの経路の実速度テストを容易に行うことができる。なお、図４に示すように、メモリ１４の代わりに外部端子２０が設けられても良い。
【００２５】
また、図５に示すように、ＢＩＳＴ回路のフリップフロップ１１（始点Ｂ）の代わりに、当該フリップフロップ１１を含むＢＩＳＴ回路７０を用いても良い。図５に示すシステムのセレクタ回路１３にはＢＩＳＴモード信号７１が供給され、ＢＩＳＴモード信号７１が「１」のとき、ＢＩＳＴ回路７０からメモリ１４（終点Ｅ）までの経路が選択される。このとき、ＢＩＳＴ回路７０のフリップフロップ１１（始点Ｂ）からメモリ１４（終点Ｅ）までの経路の実速度テストを行うことができる。なお、メモリ１４からＢＩＳＴ回路７０のフリップフロップ１１までの経路に対しても同様に実速度テストを行うができる。
【００２６】
図６は、図４に示したシステムにバウンダリスキャン回路を用いた例を示す図である。図６に示すシステムは、バウンダリスキャンセル８０、ＴＤＩ端子８１及びＴＤＯ端子８２を備える。ＴＤＩ端子８１からバウンダリスキャンセル８０にデータを入力することで遷移を起こして、外部端子２０（終点Ｅ）の出力を期待値と比較することで、バウンダリスキャンセル８０から外部端子２０（終点Ｅ）までの経路の実速度テストを行うことができる。なお、外部端子２０からバウンダリスキャンセル８０までの経路に対しても同様に実速度テストを行うことができる。
【産業上の利用可能性】
【００２７】
本発明に係るテストシステムは、実動作回路とメモリ間の経路の実速度テストや実動作回路と外部端子間のＡＣタイミングテスト等を行う方法として有用である。
【図面の簡単な説明】
【００２８】
【図１】一実施形態のテストシステムを示すブロック図
【図２】図１に示したテストシステムにスキャン設計を用いたシステムを示す図
【図３】図２に示したシステムの動作波形を示す図
【図４】他のテストシステムを示すブロック図
【図５】他のテストシステムを示すブロック図
【図６】図４に示したシステムにバウンダリスキャン回路を用いた例を示す図
【図７】特開２００４−０９３４２１号公報の図１に示された、ＢＩＳＴ回路を用いてＳＤＲＡＭをテストするシステムを示す図
【符号の説明】
【００２９】
１０  実動作回路のフリップフロップ
１１  ＢＩＳＴ回路のフリップフロップ
１２  組合せ回路
１３  セレクタ回路
１４  メモリ
１５  テストポイント
２０  外部端子
７０  ＢＩＳＴ回路
８０  バウンダリスキャンセル
８１  ＴＤＩ端子
８２  ＴＤＯ端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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