(57)【要約】【課題】スイッチング素子をパルス制御する場合に、パルス幅低減の要請を緩和できる半導体回路を提供する。【解決手段】インバータ装置を駆動する半導体回路であって、インバータ装置の高圧側スイッチング素子を制御する入力信号を受けてパルス信号を発生するパルス発生回路３１と、高圧側スイッチング素子を駆動する駆動回路３８と、パルス発生回路３１で発生したパルス信号を駆動回路３８へ伝達する伝達回路２３と、を含み、この伝達回路２３においてワイドギャップ半導体を使用した。【選択図】図１
2008288802.tif 000002
【特許請求の範囲】
【請求項１】
高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動する半導体回路であって、
前記インバータ装置の高圧側スイッチング素子をオン、またはオフとする入力信号を受けて、オンとなるタイミングまたはオフとなるタイミングでそれぞれパルス信号を発生するパルス発生回路と、
前記高圧側スイッチング素子を駆動する駆動回路と、
前記パルス発生回路で発生したパルス信号を、前記駆動回路へ伝達する伝達回路と、
を含み、
前記伝達回路において、パルス信号の伝達のためにワイドギャップ半導体を使用したことを特徴とする半導体回路。
【請求項２】
請求項１記載の半導体回路であって、
前記伝達回路におけるワイドギャップ半導体は、
ＳｉＣ、
ＧａＮ、
またはダイヤモンド
を用いてなることを特徴とする半導体回路。
【請求項３】
請求項１または２に記載の半導体回路であって、
前記伝達回路におけるワイドギャップ半導体は、
ＭＯＳＦＥＴ、
接合型ＦＥＴ、
またはＩＧＢＴ
であることを特徴とする半導体回路。
【請求項４】
請求項１から３のいずれか一項に記載の半導体回路であって、
金属タブと、
前記金属タブ上に設けられ、前記駆動回路を形成したシリコンチップと、
を含み、
当該駆動回路を形成したシリコンチップを設けた前記金属タブ上に、前記ワイドギャップ半導体を形成し、ワイヤーボンディングにより前記駆動回路に接続されていることを特徴とする半導体回路。
【請求項５】
請求項４記載の半導体回路であって、
前記シリコンチップと、前記ワイドギャップ半導体とは、前記金属タブに対して高融点半田を用いて接続されていることを特徴とする半導体回路。
【請求項６】
請求項４または５記載の半導体回路であって、
前記ワイドギャップ半導体が複数形成され、各ワイドギャップ半導体から前記駆動回路までの距離及び、ワイヤーボンディングの長さが実質的に同じであることを特徴とする半導体回路。
【請求項７】
請求項１から３のいずれか一項に記載の半導体回路であって、
シリコンチップと、
前記シリコンチップ上に前記駆動回路を配置するとともに、当該シリコンチップの一部に選択的にＧａＮを形成することで前記ワイドギャップ半導体を形成することを特徴とする半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータなど、スイッチング素子を駆動する半導体回路に関する。
【背景技術】
【０００２】
インバータ装置は、例えば低圧側アーム（以下、これを下アームという）のスイッチング素子と、高圧側アーム（以下、これを上アームという）のスイッチング素子とを含んで構成される。インバータ装置では、これらスイッチング素子が主電源端子間にトーテムポール接続（直列接続）されている。
【０００３】
ここで上アームのスイッチング素子は、主電源からトランスによって絶縁され、基準となる電位に対して、電気的に浮動した電源で駆動される。ところが、こうした浮動した電源で上アームのスイッチング素子を駆動する場合において、下アームのスイッチング素子を駆動するための信号を、上アームのスイッチング素子の駆動回路へ伝達するときには、昇圧レベルシフト回路を用いる必要がある。また、上アームのスイッチング素子を駆動する信号を、下アームのスイッチング素子の駆動回路へ伝達するために、降圧レベルシフト回路を用いているものもある。
【０００４】
近年では、こうしたスイッチング素子を駆動するための駆動回路や、昇圧または降圧レベルシフト回路等は、集積回路（ゲートドライバＩＣ）として構成されており、広く用いられている（例えば特許文献１）。
【０００５】
こうした半導体回路は、図１０にその概要を示すように、下アーム駆動回路２１と、上アーム駆動回路２２とを備える。ここで下アーム駆動回路２１は、パルス発生器３１と、高耐圧シリコン（Ｓｉ）−ｎＭＯＳＦＥＴ１３，１４と、駆動回路３２と、を含んで構成される。
【０００６】
また、上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８とを含んで構成されている。またこれらのほかにレベルシフト回路は、受動部品や電源などを含むが、詳しい回路とその動作については広く知られているので、ここでは能動部品の動作について主として述べる。
【０００７】
下アーム駆動回路２１のパルス発生器３１は、上アーム用の入力信号の入力を受けて、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４にパルス信号を出力し、また、時間をおいてＳｉ−ｎＭＯＳＦＥＴ１３にパルス信号を出力する。
【０００８】
高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４は、パルス発生器３１が出力するパルス信号をゲートに受けると、ドレイン・ソース間を導通させる。パルス発生器３１が高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４に対してパルス信号（セットパルス）を出力すると、図１１に示すように、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４においてドレイン・ソース間が導通する。そしてＲＳフリップフロップ３７のセット端子（Ｓ）の信号がＬとなる。これによってＲＳフリップフロップ３７が出力端子Ｑの電位をＨとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＨとする。そしてスイッチング素子５２のエミッタ電位が上昇し、Ｈレベルとなる。
【０００９】
その後、パルス発生器３１は、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３に対してパルス信号（リセットパルス）を出力する。すると、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３においてドレイン・ソース間が導通する。これによりＲＳフリップフロップ３７のリセット端子（Ｒ）の信号がＬとなり、ＲＳフリップフロップ３７が出力端子Ｑの電位をＬとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＬとする。そしてスイッチング素子５２のエミッタ電位が下降し、Ｌレベルとなる。
【００１０】
この例の回路では、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４をパルス駆動することで、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４の発熱量を低減している。
【００１１】
すなわち、パルス発生器３１により高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４のゲートが駆動されている間、高圧側回路より、抵抗Ｒ１と高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３との抵抗の和、または抵抗Ｒ２と高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１４との抵抗の和、並びに電源電圧で決定される電流がそれぞれの高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４に流れることとなる。そして当該期間、高耐圧Ｓｉ−ｎＭＯＳＦＥＴ１３，１４は発熱するため、パルス幅は、短い方が望ましい。
【００１２】
一方、例えばセット信号の駆動電圧信号により、スイッチング素子５２がターンオンしたとき、スイッチング素子５２（ここではＩＧＢＴ）のエミッタ電位には急激な変化が生じる。この変化の速度dv/dtによる過渡期間が長くなると、ＲＳフリップフロップ３７のセット信号やリセット信号にノイズを発生し、スイッチング素子５２が意図せずオンとなったりオフとなったりする。そこで、例えば特許文献１に開示の方法では、dv/dt妨害除去能力向上させて、こうした不具合を防止するべく、パルスフィルタを用いる方式が提案されている。
【特許文献１】特許３０９２８６２号
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記従来のパルスフィルタを用いる回路では、dv/dtが低い場合には、このパルスフィルタの時定数を長くする必要がある。しかし、パルスフィルタの時定数を長くする場合は、セットパルスやリセットパルスのパルス幅を増大する必要があって、パルス幅を短縮するべき要望を満足できなくなる。
【００１４】
本発明は上記実情に鑑みて為されたもので、スイッチング素子をパルス制御する場合に、上記相反する課題を解決できる半導体回路を提供することを、その目的の一つとする。
【課題を解決するための手段】
【００１５】
上記従来例の問題点を解決するための本発明は、高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動する半導体回路であって、前記インバータ装置の高圧側スイッチング素子をオン、またはオフとする入力信号を受けて、オンとなるタイミングまたはオフとなるタイミングでそれぞれパルス信号を発生するパルス発生回路と、前記高圧側スイッチング素子を駆動する駆動回路と、前記パルス発生回路で発生したパルス信号を、前記駆動回路へ伝達する伝達回路と、を含み、前記伝達回路において、パルス信号の伝達のためにワイドギャップ半導体を使用したことを特徴としている。
【００１６】
ここで前記伝達回路におけるワイドギャップ半導体は、ＳｉＣ、ＧａＮ、またはダイヤモンドを用いてなってもよい。
【００１７】
さらに、前記伝達回路におけるワイドギャップ半導体は、ＭＯＳＦＥＴ、接合型ＦＥＴ、またはＩＧＢＴであってもよい。
【００１８】
さらに、この半導体回路は、金属タブと、前記金属タブ上に設けられ、前記駆動回路を形成したシリコンチップと、を含み、当該駆動回路を形成したシリコンチップを設けた前記金属タブ上に、前記ワイドギャップ半導体を形成し、ワイヤーボンディングにより前記駆動回路に接続されていてもよい。
【００１９】
このとき、前記シリコンチップと、前記ワイドギャップ半導体とは、前記金属タブに対して高融点半田を用いて接続されていてもよい。
【００２０】
ここで前記ワイドギャップ半導体が複数形成され、各ワイドギャップ半導体から前記駆動回路までの距離及び、ワイヤーボンディングの長さが実質的に同じとなっていてもよい。
【００２１】
さらに、この半導体回路は、シリコンチップと、前記シリコンチップ上に前記駆動回路を配置するとともに、当該シリコンチップの一部に選択的にＧａＮを形成することで前記ワイドギャップ半導体を形成していてもよい。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態について図面を参照しながら説明する。本実施の形態の半導体回路は、高圧側スイッチング素子と低圧側スイッチング素子との中点電位に負荷を接続したインバータ装置を駆動するものであり、駆動のための信号を駆動回路へ伝達する回路において、ワイドギャップ半導体を使用するものである。
【００２３】
本発明の実施の形態に係る半導体回路の一つの例は、図１に示すハーフブリッジＩＧＢＴモジュールである。この回路は、下アーム駆動回路２１′と、上アーム駆動回路２２′と、ＳｉＣ（シリコン−炭素）−ＭＯＳＦＥＴを含む信号伝達回路２３と、電源４１，４２とを含んで構成され、各駆動回路２１′、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
【００２４】
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
【００２５】
ここで、下アーム駆動回路２１′は、パルス発生回路３１と、駆動回路３２とを含んで構成されている。また上アーム駆動回路２２′は、上アーム側レベルシフト回路３９と、駆動回路３８とを含んで構成されている。
【００２６】
パルス発生回路３１は、上アーム用の入力信号を受けたタイミングでパルス信号を出力する。このパルス信号は、信号伝達回路２３を構成するＳｉＣ−ＭＯＳＦＥＴのゲート端子に出力される。これにより、信号伝達回路２３のＳｉＣ−ＭＯＳＦＥＴがオンとなって上アーム側レベルシフト回路３９に信号が伝達される。上アーム側レベルシフト回路３９は、駆動回路３８を制御して、上アームのスイッチング素子５２を駆動させる。
【００２７】
また、下アーム用の入力信号が入力されると、駆動回路３２が下アームのスイッチング素子５１を駆動させる。
【００２８】
本実施の形態において特徴的なことの一つは、信号伝達回路２３にワイドギャップ半導体のひとつであるＳｉＣ−ＭＯＳＦＥＴを採用していることである。このＳｉＣ−ＭＯＳＦＥＴを採用したことで、信号伝達回路２３のオン抵抗を約１／１０に低減でき、発生する損失も小さくできる。またこれによりデバイスの発熱が低減されるうえ、Ｓｉデバイスに比して熱伝導率が高く、高温での動作も可能となっている。
【００２９】
図２は、本発明の実施の形態の半導体回路の別の例であり、図１０に示したパワー半導体素子の駆動回路に対応する例である。この例による半導体回路は、下アーム駆動回路２４と、上アーム駆動回路２２と、信号伝達回路２３とを備える。ここで下アーム駆動回路２４は、パルス発生器３１と、駆動回路３２と、を含んで構成される。また上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８とを含んで構成されている。またこの半導体回路は、これらのほかに抵抗器ＲとツェナーダイオードＤとを並列に接続したレベルシフト回路や、電源回路などを含む。さらに、ここでは図１０に示した例と同様の動作を行う部分については同じ符号を付して詳細な説明を省略する。
【００３０】
これら下アーム駆動回路２４と、上アーム駆動回路２２との出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
【００３１】
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
【００３２】
また信号伝達回路２３は、ワイドギャップ半導体の一種であるＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を含む。
【００３３】
下アーム駆動回路２４のパルス発生器３１は、上アーム用の入力信号の入力を受けて、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１２にパルス信号を出力し、また、時間をおいてＳｉＣ−ｎＭＯＳＦＥＴ１１にパルス信号を出力する。
【００３４】
信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２は、パルス発生器３１が出力するパルス信号をゲートに受けると、ドレイン・ソース間を導通させる。パルス発生器３１がＳｉＣ−ｎＭＯＳＦＥＴ１２に対してパルス信号（セットパルス）を出力すると、図３に示すように、高耐圧ＳｉＣ−ｎＭＯＳＦＥＴ１２においてドレイン・ソース間が導通する。そしてＲＳフリップフロップ３７のセット端子（Ｓ）の信号がＬとなる。これによってＲＳフリップフロップ３７が出力端子Ｑの電位をＨとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＨとする。そしてスイッチング素子５２のエミッタ電位が上昇し、Ｈレベルとなる。
【００３５】
その後、パルス発生器３１が、ＳｉＣ−ｎＭＯＳＦＥＴ１１に対してパルス信号（リセットパルス）を出力する。すると、ＳｉＣ−ｎＭＯＳＦＥＴ１１においてドレイン・ソース間が導通する。これによりＲＳフリップフロップ３７のリセット端子（Ｒ）の信号がＬとなり、ＲＳフリップフロップ３７が出力端子Ｑの電位をＬとする。駆動回路３８はＲＳフリップフロップ３７の出力を受けて、上アームのスイッチング素子５２（ここではＩＧＢＴ）のゲート電位をＬとする。そしてスイッチング素子５２のエミッタ電位が下降し、Ｌレベルとなる。
【００３６】
本実施の形態の回路によると、信号伝達回路２３において、一般的なＳｉデバイスに比べ、オン抵抗が１／１０であり、発生する損失も小さく、発熱が低減されているワイドギャップ半導体（ＳｉＣデバイス）を用いている。このため、フリップフロップ３７に対するセット信号やリセット信号のパルス幅Ｗを大きくしたとしても、信号伝達回路２３における発熱が少ない。またワイドギャップ半導体であるＳｉＣデバイスは熱伝導率が高く、高温でも動作可能であるために、高温となっても誤作動が少なくなっている。すなわち、図３に例示するように、駆動のためのパルス幅を十分大きくでき、スイッチング素子であるＩＧＢＴを誤ってオンとしたりオフとしたりする現象の発生を抑制できる。
【００３７】
なお、ここでは信号伝達回路２３に、ＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を用いているが、ＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
【００３８】
また、本実施の形態の半導体回路は、集積回路として実現されてもよい。この場合は、図４に例示するように、アロイや銅など金属で形成したタブ７１上に、下アーム駆動回路２４を含むＳｉチップ７２と、上アーム駆動回路２１を含むＳｉチップ７３とを形成する。また、これらとは別に、タブ７１上に、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２をそれぞれ含むチップ７４，７５を実装する。また、タブ７１上には、ボンディングパッド８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃを配置し、これらボンディングパッドと、各チップの端子とをワイヤーボンディングにて接続する。さらに、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２と、Ｓｉチップ７２，７３とをワイヤーボンディングにて接続する。このとき、Ｓｉチップ７２，７３と、ワイドギャップ半導体である信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２とは、タブ７１に対して高融点半田を用いて接続されていてもよい。
【００３９】
また、ワイドギャップ半導体ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２のそれぞれについて、各駆動回路を形成したＳｉチップ７２，７３までの距離と、ワイヤーボンディングの長さとが実質的に同じとなるようにしておいてもよい。
【００４０】
このように本実施の形態の半導体回路では、ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２を含むチップ７４、７５は、Ｓｉチップと別々に配置される。このように発熱しやすいＳｉＣ部分を、Ｓｉチップ部分から離隔して配置したことで、従来のＳｉチップのみの回路に比べ、動作可能温度を向上できる。
【００４１】
またここででは、ＳｉＣ−ｎＭＯＳＦＥＴを含むチップ７４及び７５を用いているが、これに代えて、ＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やＩＧＢＴを含むチップを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
【００４２】
さらに、上アーム側の回路において異常を検出したときに、下アーム側の回路へパルス信号を伝達することがある。この場合に上アーム側から下アーム側へ伝達されるパルス信号のパルス幅は、下アーム側のレベルシフト回路に過大な電流を供給しないよう、数μ秒以下と、短く設定されることとなっていた。そこで、この上アーム側から下アーム側へ信号を伝達する回路においても、ワイドギャップ半導体を用いることが考えられる。
【００４３】
すなわち、図５にハーフブリッジＩＧＢＴモジュールの構成を例として示すように、この例の半導体回路は、下アーム駆動回路２１″と、上アーム駆動回路２２′と、ＳｉＣ−ＭＯＳＦＥＴを含む信号伝達回路２３，３６と、電源４１，４２とを含んで構成され、各駆動回路２１″、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
【００４４】
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
【００４５】
ここで、下アーム駆動回路２１″は、パルス発生回路３１と、駆動回路３２と、下アーム側レベルシフト回路３３とを含んで構成される。また上アーム駆動回路２２′は、上アーム側レベルシフト回路３９と、駆動回路３８とを含んで構成されている。なお、図１に示した回路と同様の構成については、同じ符号を付して詳しい説明を省略する。
【００４６】
この回路では、下アーム駆動回路２１″から上アーム駆動回路２２′への信号の伝達を行う信号伝達回路２３に、ワイドギャップ半導体の一例であるＳｉＣ−ｎＭＯＳＦＥＴを使用しているのに加えて、上アーム駆動回路２２′から下アーム駆動回路２１″への信号の伝達を行う信号伝達回路３６においてワイドギャップ半導体の一例であるＳｉＣ−ｐＭＯＳＦＥＴを用いている。このように、上アーム駆動回路２２′から下アーム駆動回路２１″への信号の伝達を行う信号伝達回路３６において、Ｓｉデバイスと比べて熱伝導率が高く、高温にて動作可能なワイドギャップ半導体（ここではＳｉＣデバイス）を採用したので、異常発生時に安定した信号伝達が可能となる。
【００４７】
次に本実施の形態の半導体回路の別の例として、上アーム側から下アーム側へ信号を伝達する回路を設けたパワー半導体素子の駆動回路の例を図６を参照して説明する。この図６に示す半導体回路は、図２に示した回路において上アーム側から下アーム側へ信号を伝達する回路を設けたものであり、下アーム駆動回路２４と、上アーム駆動回路２２と、信号伝達回路２３，２７を備える。ここで下アーム駆動回路２４は、パルス発生器３１と、駆動回路３２′と、を含んで構成される。また上アーム駆動回路２２は、ＲＳ（Reset-Set）フリップフロップ３７と、駆動回路３８′とを含んで構成されている。またこの半導体回路は、これらのほかに抵抗器ＲとツェナーダイオードＤとを並列に接続したレベルシフト回路や、電源回路などを含む。さらに、ここでは図２に示した例と同様の動作を行う部分については同じ符号を付して詳細な説明を省略する。
【００４８】
これら下アーム駆動回路２４と、上アーム駆動回路２２との出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている。
【００４９】
なお、ここで制御の対象となっている各ＩＧＢＴ５１，５２は直列に、トーテムポール接続され、電源５５に接続されている。そしてこれらＩＧＢＴ５１，５２の中点電位に負荷５６が接続される。また各ＩＧＢＴ５１，５２のエミッタ・コレクタ端子間にはそれぞれ、ＩＧＢＴ５１，５２を保護するためのフリーホイールダイオード５３，５４が並列に接続されている。
【００５０】
また信号伝達回路２３は、ワイドギャップ半導体の一種であるＳｉＣ−ｎＭＯＳＦＥＴ１１及びＳｉＣ−ｎＭＯＳＦＥＴ１２を含む。
【００５１】
本実施の形態では、上アーム駆動回路２２の駆動回路３８′が異常を検出すると、異常検出を表すパルス信号を信号伝達回路２７に出力する。信号伝達回路２７は、ＳｉＣ−ｐＭＯＳＦＥＴ１５を含んで構成されており、駆動回路３８′の出力するパルス信号は、このＳｉＣ−ｐＭＯＳＦＥＴ１５のゲート端子に入力される。信号伝達回路２７のＳｉＣ−ｐＭＯＳＦＥＴ１５は、駆動回路３８′のパルス信号を受けてオンとなり、ソース−ドレイン間を導通させる。これにより、下アーム駆動回路２４のレベルシフト回路（抵抗器Ｒ３及びツェナーダイオードＤ３で構成される回路）で定められる電位の信号を、駆動回路３２′へ供給することとなる。そして駆動回路３２′が、ＩＧＢＴ５１の駆動動作を停止する。
【００５２】
このように、上アーム駆動回路２２から下アーム駆動回路２４へ信号の伝達を行う信号伝達回路２７に、ワイドギャップ半導体の一例であるＳｉＣ−ｐＭＯＳＦＥＴ１５を用いることで、Ｓｉデバイスを用いる場合に比較して、そのオン抵抗及び発熱を低減でき、デバイスの発熱を低減できる。また、ＳｉＣデバイスは、Ｓｉデバイスと比較して熱伝導率が高く、高温でも動作可能なデバイスである。そのため、異常信号を安定的に伝達できる。
【００５３】
なお、この信号伝達回路２７には、ＳｉＣ−ｐＭＯＳＦＥＴ１５を用いているが、これに代えてＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やｐ型ゲートのＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
【００５４】
さらに、この信号伝達回路２７を含む半導体回路を集積回路として実装する場合の例を図７に示す。図４に示したものと同様の構成をとる部分については同じ符号を付して詳細な説明を省略する。本実施の形態では、図４に示した例に加え、タブ７１上に、ボンディングパッド８１ａ、８１ｂ、８１ｃ、８２ａ、８２ｂ、８２ｃ、８３ａ、８３ｂ、８３ｃやＳｉチップ７２，７３、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２とは別に、ＳｉＣ−ｐＭＯＳＦＥＴ１５を含むチップ７６を実装して、上アーム駆動回路２２や下アーム駆動回路２４を含んだＳｉチップ７２，７３とこのチップ７６とをワイヤーボンディングにて接続する。このようにタブ上に、ＳｉＣチップを個別に形成したことで、動作可能温度を向上できる。なお、このとき、Ｓｉチップ７２，７３と、ワイドギャップ半導体である信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１，１２及びＳｉＣ−ｐＭＯＳＦＥＴ１５とは、タブ７１に対して高融点半田を用いて接続されていてもよい。
【００５５】
また、ワイドギャップ半導体ＳｉＣ−ｎＭＯＳＦＥＴ１１，１２及びＳｉＣ−ｐＭＯＳＦＥＴ１５のそれぞれについて、各駆動回路を形成したＳｉチップ７２，７３までの距離と、ワイヤーボンディングの長さとが実質的に同じとなるようにしておいてもよい。
【００５６】
次に、図８を参照して、かかる半導体回路を例えばＳｉ基板上に形成する方法について述べる。図８は、Ｓｉ基板上に本実施の形態の半導体回路を形成した場合の回路の断面を表す説明図である。
【００５７】
すなわち、本実施の形態の半導体回路を形成するために、まずＳｉ基板上９１に下アーム駆動回路９２や上アーム駆動回路９３を、通常のＳｉ半導体の拡散工程によって形成する。次に、窒化ガリウムＧａＮのエピタキシャル層９４を成長させる。さらにこのエピタキシャル層９４に対して拡散工程を施して、信号伝達回路としてのＦＥＴ９５（９５，９５ａ，９５ｂ）であるＧａＮの層を形成する。このＧａＮによるＦＥＴは、ＭＯＳＦＥＴや接合ＦＥＴなどである。
【００５８】
さらに、信号伝達回路としてＳｉＣデバイスを用いる本実施の形態の半導体回路によると、ＳｉＣデバイスがＳｉデバイスと比較して、オン抵抗が約１／１０となっており、発生する損失も小さく、デバイスの発熱を低減できることに鑑みて、この信号伝達回路をパルス駆動しなくても構わない。図９に示す例は、図１に対応する本発明の実施の形態の半導体回路の例であり、下アーム駆動回路２８と、上アーム駆動回路２２′と、ＳｉＣ−ＭＯＳＦＥＴを含む信号伝達回路２３と、電源４１，４２とを含んで構成され、各駆動回路２８、２２′の出力は、対応する電圧駆動型スイッチング素子（ここではＩＧＢＴ）５１，５２のゲート端子に接続されている点で共通するが、下アーム駆動回路２８が、パルス発生回路を備えていない点で、図１の回路と異なっている。
【００５９】
この例の半導体回路では、信号伝達回路２３のＳｉＣ−ｎＭＯＳＦＥＴ１１に対して上アーム用の入力信号が直接入力される。すなわち、このＳｉＣ−ｎＭＯＳＦＥＴ１１は、パルス駆動ではなく、入力信号によって直接駆動される。なお、この場合も、ＳｉＣ−ｎＭＯＳＦＥＴに代えてＳｉＣの接合ＦＥＴ（ＪＦＥＴ）やｎ型ゲートのＩＧＢＴを用いても構わない。ＳｉＣ−接合ＦＥＴを用いることとすれば、ＳｉＣ−ＭＯＳＦＥＴよりも更に低損失化が可能であり、さらに信頼性を向上できる。
【００６０】
さらに、ここまでの説明のワイドギャップ半導体は、ＳｉＣやＧａＮによるものしたが、ダイヤモンドを用いたデバイスであっても構わない。
【００６１】
このように本実施の形態によると、セットパルスやリセットパルスのパルス幅を増大する必要があるときに対応でき、パルス幅低減の要請を緩和して相反する要求を解消できる。さらに、限られた部分にのみワイドギャップ半導体を利用することで、回路全体のコスト増を抑制できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態に係る半導体回路の一例を表す概略回路図である。
【図２】本発明の実施の形態に係る半導体回路としてのインバータ駆動回路の例を表す概略回路図である。
【図３】本発明の実施の形態に係る半導体回路としてのインバータ駆動回路の例における信号例を表すタイミングチャート図である。
【図４】本発明の実施の形態に係る半導体回路の実装例を表す説明図である。
【図５】本発明の実施の形態に係る半導体回路の別の例を表す概略回路図である。
【図６】本発明の実施の形態に係る半導体回路としての、別のインバータ駆動回路の例を表す概略回路図である。
【図７】本発明の実施の形態に係る半導体回路の別の実装例を表す説明図である。
【図８】本発明の実施の形態に係る半導体回路をＳｉ基板上に形成した場合の回路の断面を表す説明図である。
【図９】本発明の実施の形態に係る半導体回路としての、さらに別のインバータ駆動回路の例を表す概略回路図である。
【図１０】一般的なインバータ駆動回路の例を表す説明図である。
【図１１】一般的なインバータ駆動回路における信号例を表すタイミングチャート図である。
【符号の説明】
【００６３】
１１，１２  ＳｉＣ−ｎＭＯＳＦＥＴ、１３，１４  高耐圧Ｓｉ−ｎＭＯＳＦＥＴ、１５  ＳｉＣ−ｐＭＯＳＦＥＴ、２１，２１′，２１″，２４  下アーム駆動回路、２２，２２′  上アーム駆動回路、２３，３６，２７  信号伝達回路、３１  パルス発生回路、３２，３８，３８′  駆動回路、３７  フリップフロップ回路、３９  レベルシフト回路、４１，４２，５５  電源、５１，５２  電圧駆動型スイッチング素子、５３，５４  フリーホイールダイオード、５６  負荷、７１  タブ、７２、７３  Ｓｉチップ、７４，７５，７６  チップ、８１，８２，８３  ボンディングパッド、９１  Ｓｉ基板上、９２  下アーム駆動回路、９３  上アーム駆動回路、９４  エピタキシャル層、９５  ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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