(57)【要約】【課題】  従来のクロック供給アーキテクチャは、単一のメモリー制御装置チャンネルの全てのデスキューを制御するために、比較的多数のロジック構成要素を実装する。【解決手段】  ある実施例によると、メモリー制御装置が開示される。メモリー制御装置は、示差基準クロックを生成する位相ロック・ループ（ＰＬＬ）、及び前記ＰＬＬと結合された第１のクロック供給構成要素を有する。第１のクロック供給構成要素は、前記基準クロックを受信し送信及び受信遅延デスキュー・クロック信号を生成する第１の遅延ロック・ループ（ＤＬＬ）、データ送信デスキューを提供する第１の位相補間器セット、及びデータ受信デスキューを提供する第１のスレーブ遅延線セット、を有する。【選択図】  図５
2008165790.tif 000002
【特許請求の範囲】
【請求項１】
メモリー制御装置であって、
示差基準クロックを生成する位相ロック・ループ（ＰＬＬ）、及び
前記ＰＬＬと結合された第１のクロック供給構成要素、を有し、前記第１のクロック供給構成要素は、
前記基準クロックを受信し、及び送信及び受信遅延デスキュー・クロック信号を生成する第１の遅延ロック・ループ（ＤＬＬ）、
データ送信デスキューを提供する第１の位相補間器セット、及び
データ受信デスキューを提供する第１のスレーブ遅延線セット、を有する、メモリー制御装置。
【請求項２】
メモリー制御装置であって、
前記ＰＬＬと結合された第２のクロック供給構成要素を更に有し、前記第２のクロック供給構成要素は、
前記基準クロックを受信し、及び送信及び受信遅延デスキュー・クロック信号を生成する第２の遅延ロック・ループ（ＤＬＬ）、
データ送信デスキューを提供する第２の位相補間器セット、及び
データ受信デスキューを提供する第２のスレーブ遅延線セット、を有する、請求項１記載のメモリー制御装置。
【請求項３】
前記第１及び第２のクロック供給構成要素と結合された高速入力／出力回路、を更に有する請求項１記載のメモリー制御装置。
【請求項４】
前記ＤＬＬは、
前記基準クロックを受信し、前記基準クロックを遅延させる遅延要素セット、及び
遅延された基準クロックを受信し、バイアス電圧を生成する位相推定器、を有する、請求項１記載のメモリー制御装置。
【請求項５】
前記バイアス電圧は、前記第１のスレーブ遅延線セットへ供給される、請求項４記載のメモリー制御装置。
【請求項６】
前記遅延要素セットとＰＩとの間に結合されたマルチプレクサー、を更に有する請求項４記載のメモリー制御装置。
【請求項７】
前記第１のスレーブ遅延線セットは、ストローブ・クロックを受信し前記ストローブ・クロックを遅延する第２の遅延要素セットを有する、請求項５記載のメモリー制御装置。
【請求項８】
前記ＰＬＬは低ジッター基準クロックを提供する、請求項１記載のメモリー制御装置。
【請求項９】
方法であって、
遅延ロック・ループ（ＤＬＬ）が位相ロック・ループ（ＰＬＬ）から示差基準クロックを受信する段階、
前記ＤＬＬが送信及び受信遅延デスキュー・クロック信号を生成する段階、
移相補間器セットが送信デスキューを提供するデータを送信する段階、及び
スレーブ遅延線セットがデータ受信デスキューを提供する段階、を有する方法。
【請求項１０】
前記ＤＬＬが遅延デスキュー・クロック信号を生成する段階は、
前記ＤＬＬ内の遅延要素セットで前記基準クロックを受信する段階、
前記基準クロックを遅延する段階、を有する請求項９記載の方法。
【請求項１１】
遅延された基準クロックを位相推定器で受信する段階、を更に有する請求項１０記載の方法。
【請求項１２】
前記移相推定器がバイアス電圧を生成する段階、を更に有する請求項１１記載の方法。
【請求項１３】
前記バイアス電圧を前記スレーブ遅延線セットで受信する段階、を更に有する請求項１２記載の方法。
【請求項１４】
コンピューター・システムであって、
ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）、及び
前記ＤＲＡＭと結合されたメモリー制御装置、を有し、前記メモリー制御装置は、
示差基準クロックを生成する位相ロック・ループ（ＰＬＬ）、及び
前記ＰＬＬと結合された第１のクロック供給構成要素、を有し、前記第１のクロック供給構成要素は、
前記基準クロックを受信し、送信及び受信遅延デスキュー・クロック信号を生成する第１の遅延ロック・ループ（ＤＬＬ）、
データ送信デスキューを提供する第１の位相補間器セット、及び
データ受信デスキューを提供する第１のスレーブ遅延線セット、を有する、コンピューター・システム。
【請求項１５】
前記メモリー制御装置は前記ＰＬＬと結合された第２のクロック供給構成要素を更に有し、前記第２のクロック供給構成要素は、
前記基準クロックを受信し、及び送信及び受信遅延デスキュー・クロック信号を生成する第２の遅延ロック・ループ（ＤＬＬ）、
データ送信デスキューを提供する第２の位相補間器セット、及び
データ受信デスキューを提供する第２のスレーブ遅延線セット、を有する、請求項１４記載のコンピューター・システム。
【請求項１６】
前記メモリー制御装置は前記第１及び第２のクロック供給構成要素と結合された高速入力／出力回路を更に有する、請求項１４記載のコンピューター・システム。
【請求項１７】
前記第１のＤＬＬは、
前記基準クロックを受信し、前記基準クロックを遅延させる遅延要素セット、及び
遅延された基準クロックを受信し、バイアス電圧を生成する位相推定器、を有する、請求項１４記載のコンピューター・システム。
【請求項１８】
前記バイアス電圧は、前記第１のスレーブ遅延線セットへ供給される、請求項１７記載のコンピューター・システム。
【請求項１９】
前記メモリー制御装置は前記遅延要素セットとＰＩとの間に結合されたマルチプレクサーを更に有する、請求項１７記載のコンピューター・システム。
【請求項２０】
前記第１のスレーブ遅延線セットは、ストローブ・クロックを受信し前記ストローブ・クロックを遅延する第２の遅延要素セットを有する、請求項１８記載のコンピューター・システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はコンピューター・システムに関する。より詳細には、本発明はメモリー素子とのインターフェースをとることに関する。
【背景技術】
【０００２】
メモリー制御装置は、主記憶装置への及び主記憶装置からのデータのフローを管理する、コンピューター・システム内のマザーボード又はプロセッサーのダイに位置付けられた集積回路である。特に、メモリー制御装置は、ダイナミックＲＡＭ（ＤＲＡＭ）からのデータの読み出し及び書き込みに必要なロジックを有する。ロジックの構成要素は、ＤＲＡＭを用いトランザクションを実行するクロック供給アーキテクチャを有する。
【０００３】
クロック供給アーキテクチャは、標準的に、デスキューを送信し及びデスキューを受信するために用いられる専用の遅延ロック・ループ（ＤＬＬ）を有する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のクロック供給アーキテクチャは、単一のメモリー制御装置チャンネルの全てのデスキューを制御するために、比較的多数のロジック構成要素を実装する。
【発明を実施するための最良の形態】
【０００５】
本発明は、添付の図面に例として図示されるが、これらに限定されない。また、複数の図面で、類似の参照符号を用い同様の要素を参照する。
【０００６】
モジュラー・メモリー制御装置のクロック供給アーキテクチャが記載される。以下の本発明の詳細な説明では、説明を目的として、本発明の完全な理解を提供するために、多くの詳細事項が説明される。しかしながら、当業者は、本発明がそのような特定の詳細にかかわらず実施されて良いことを理解するだろう。他の例では、本発明を曖昧にすることを避けるため、良く知られた構造及び装置は詳細にではなくブロック図の形式で示される。
【０００７】
本願明細書において「ある実施例」又は「実施例」のような記載は、実施例と関連して記載された特定の機能、構造、又は特徴が本発明の少なくとも１つの実施例に含まれることを意味する。本願明細書において「ある実施例では」のような記載が種々の場所に現れるが、これらは必ずしも同一の実施例を参照しない。
【０００８】
図１は、コンピューター・システム１００のある実施例のブロック図である。コンピューター・システム１００は、相互接続１０５と結合される中央演算処理装置（ＣＰＵ）１０２を有する。ある実施例では、ＣＰＵ１０２はカリフォルニア州サンタクララのＩｎｔｅｌ社から入手可能なＰｅｎｔｉｕｍ（登録商標）プロセッサー・ファミリーのプロセッサーである。或いは、他のＣＰＵが用いられても良い。例えば、ＣＰＵ１０２は、マルチプロセッサー、又はマルチプロセッサー・コアとして実施されて良い。
【０００９】
更なる実施例では、チップセット１０７も相互接続１０５と結合される。チップセット１０７は、メモリー制御ハブ（ＭＣＨ）１１０を有して良い。ＭＣＨ１１０は、主システム記憶装置１１５と結合されたメモリー制御装置１１２を有して良い。主システム記憶装置１１５は、データ、及びＣＰＵ１０２又はシステム１００に含まれる如何なる他の装置により実行される命令シーケンスを格納する。
【００１０】
ある実施例では、主システム記憶装置１１５は、ダイナミック・ランダム・アクセス・メモリー（ＤＲＡＭ）素子を内蔵する１又は複数のＤＩＭＭを有する。しかしながら、主システム記憶装置１１５は、他のメモリーの種類を用いて実施されても良い。マルチＣＰＵ及び／又はマルチ・システム記憶装置のような追加装置はまた、相互接続１０５と結合されて良い。
【００１１】
ＭＣＨ１１０は、ハブ・インターフェースを介し入力／出力制御ハブ（ＩＣＨ）と結合されて良い。ＩＣＨ１４０は、コンピューター・システム１００内の入力／出力（Ｉ／Ｏ）装置にインターフェースを提供する。ＩＣＨ１４０は、周辺機器相互接続（Peripheral  Component  Interconnect、ＰＣＩ）、グラフィック専用高速バス（Accelerated  Graphics  Port、ＡＧＰ）、ユニバーサル・シリアル・インターコネクト（Universal  Serial  Interconnect、ＵＳＢ）、ロー・ピン・カウント（Low  Pin  Cout、ＬＰＣ）相互接続のような標準Ｉ／Ｏ動作、又は如何なる他の種類のＩ／Ｏ相互接続（示されない）に対応して良い。ある実施例では、ＩＣＨ１４０は無線通信機１６０と結合される。
【００１２】
図７は、コンピューター・システム１００の別の実施例を示す。この実施例では、メモリー制御装置１１２はＣＰＵ１０２内に含まれる。結果として、メモリー１１５はＣＰＵ１０２と結合される。チップセット１０７は制御ハブ７４０を有する。
それにも拘わらずこの実施例では、メモリー制御装置は、コンピューター・システム１００と記憶装置１１５との間でデータを転送することにより、主記憶装置１１５とメモリー・トランザクションを実行する。メモリー・トランザクションを実行するため、メモリー制御装置１１２は、デスキューを送信し及びデスキューを受信するために用いられる遅延ロック・ループ（ＤＬＬ）を有するクロック供給機構を含む。図２Ａは、従来の送信側遅延ロック・ループのアーキテクチャを示す。
【００１３】
図２Ａに示された送信側では、当該機構は、位相ロック・ループ（ＰＬＬ）及びいくつかのスレーブ遅延線と結合されたＤＬＬを有する。遅延ロック・ループは、ＰＶＴを介し遅延を追跡し続ける構成要素として機能する。各スレーブ遅延線は、位相補間器（ＰＩ）及びＣＭＯＳコンバーターと結合される。ＣＭＯＳコンバーターは送信機と更に結合される。
【００１４】
ＤＬＬは、ＤＬＬ内の多数の遅延要素のそれぞれに必要な遅延を設定する。この遅延は、処理、電圧、及び温度（ＰＶＴ）の変動を追跡し、アナログ電圧（バイアス）に変換され、そしてスレーブ遅延線と結合される。各スレーブ遅延線と結合されたＰＩは、遅延の更に詳細な段階を生成し、そしてスタブ・シリーズ・ターミネーション・ロジック（Stub  Series  Termination  Logic、ＳＳＴＬ）ドライバのような高速送信機１０のそれぞれに結果として生じたクロックを分配する。
【００１５】
従来のクロック供給機構を実施するメモリー制御装置には、標準的に独立にスキューされる送信機の１１個のグループがある。従って、１１個のスレーブ遅延線と対応する送信方向のクロック・バッファーがある。これらのクロック供給回路は、図２Ｂに示されるよう集中位置に位置付けられる。従って、従来のクロック供給機構は、高速ドライバの物理的位置が元の設計のクロック供給回路から遠く離れている（例えば、約３０００ｕｍ離れている）ことを特徴とする。
【００１６】
図３は、従来の受信側遅延ロック・ループのアーキテクチャを示す。受信側には、チャンネル・ストローブ又はＤＲＡＭからのクロックを受信するスレーブ遅延線がある。スレーブ遅延線は、内部ストローブ又はクロックが受信データに対し中央ストローブになるよう固有遅延に予め設定される。別のＤＬＬ及びスレーブ遅延線は、８ビット（又はバイト）の受信データ毎に必要な遅延を生成するために用いられる。標準的な１チャンネル・メモリー制御装置では、８バイトの受信データがある。結果として、８個のスレーブ遅延線セットがある。
【００１７】
従来のメモリー制御装置のクロック供給機構が有する問題は、メモリー制御装置が９個のＤＬＬ及び１９本のスレーブ遅延線の全てを用い、１チャンネル・メモリー制御装置の全てのデスキューを制御することである。更に、送信側デスキュー遅延は１カ所で生成され、そして生成場所から遠く離れた個々のＩ／Ｏ送信機へ送信される。これは結果として、領域及び電力の非効率をもたらし、及びデータ・レートが増大した時にデスキュー設定の正確さを欠く。
【００１８】
ある実施例によると、メモリー制御装置１１２は、送信側及び受信側の両方のクロック回路のクロック供給アーキテクチャを有する。当該クロック供給アーキテクチャは、遅延ロック・ループの数及びスレーブ遅延線の数を低減し、シリコン面積及び電力の低減をもたらすと同時に、従来の機構に対するより良い解決法を提供する。
【００１９】
図４Ａは、広域のクロック供給機構４００のある実施例を示す。クロック供給機構４００は、ＰＬＬ４１０及びデータ／コマンド・モジュール４２０を有する。各モジュール４２０はマスターＤＬＬ（ＭＤＬＬ）を有する。ある実施例によると、ＰＬＬ４１０は、低いジッターの基準クロックを提供するＭＤＬＬへ正確な示差基準クロックを供給する。クロック供給機構４００はまた、メモリー１１２とのデータ転送を実現する高速入力／出力（ＨＳＩＯ）インターフェースを有する。
【００２０】
図４Ｂは、広域クロック供給機構４００の別の実施例を示す。当該実施例では、各モジュール４２０内のＭＤＬＬの位置は、送信回路と受信回路との間の共有を可能にする位置である。この特徴は、正確さ、クロック供給構成要素の数、及び電力を改善する。
【００２１】
図５は、ＰＬＬ４１０と結合されたモジュール４２０のある実施例を示す。図５に示されるように、モジュール４２０は送信及び受信側の両方のクロック供給回路を有する。送信側は図５の上半分に示され、受信側は下半分の構成要素として示される。モジュール４２０は、ＭＤＬＬ５１０、スレーブ遅延線５２０、及び追加構成要素（例えば、ＰＩ、コンバーター、等）を有する。
【００２２】
モジュール４２０の送信側で、ＭＤＬＬ５１０はＰＩのセットと一緒にデスキュー・クロックを生成し、及び必要な遅延を維持する。ＰＩは送信ビット・デスキューに用いられる。従って、ある実施例では、従来の送信側クロック供給構成要素で利用された１１本のスレーブ遅延線とは対照的に、１１個のＰＩが実施される。各ＰＩの大きさが各スレーブ遅延線より小さいので、モジュール４２０を製造するために必要なシリコン面積が削減される。
【００２３】
ある実施例では、ＭＤＬＬ５１０により生成された遅延は、図５に示されるようにアナログ・バイアス電圧に変換される。バイアス電圧は、データ受信デスキューのためにスレーブ遅延線５２０と接続される。このような実施例は、受信方向の如何なる追加ＤＬＬも必要なく、必要なシリコン面積を更に削減する。
【００２４】
図６は、ある実施例のモジュール４２０の詳細図を示す。図６の下部の送信側構成要素は、位相推定器（ＰＤ）６００及びＭＤＬＬ５１０の遅延要素を示す。各遅延要素は、最後の要素を除き、次の遅延要素及びマルチプレクサーと結合された出力を有する。最後の遅延要素は、マルチプレクサー及びＰＤ６００と結合された出力を有する。従って、ＰＩはマルチプレクサーを介し、全ての遅延要素の完全な遅延設定、又はより詳細な遅延設定を受信可能である。
【００２５】
バイアス電圧は次に、送信側構成要素から受信側構成要素のスレーブ遅延線５２０へ送信される。スレーブ遅延線はまた、マルチプレクサーを介しＰＩと結合された遅延構成要素を有する。スレーブ遅延線は、チャンネル受信／クロック・ストローブを受信する。以上に示されたように、モジュール・クロック供給機構は、ＤＬＬの数を９個から４個へ、及びスレーブ遅延線の数を１９本から８本へ削減させる。デスキュー能力は、追加ＰＩにより提供される。従って、モジュール・クロック供給機構は、回路構成要素の最適且つ効率的使用により、従来のアーキテクチャよりデータ・レート・スケーリングに対し優れた能力を有する。
【００２６】
本発明の多くの代替及び変更は、以上の記載を読んだ当業者には明らかである。以上の記載では如何なる特定の実施例も説明として示され及び記載されたが、これらは限定的であると見なされるべきではない。従って、種々の実施例の詳細を参照することは、本発明に欠かせないと考えられる特徴のみを記載した請求項の範囲を制限するものではない。
【図面の簡単な説明】
【００２７】
【図１】コンピューター・システムのある実施例のブロック図である。
【図２Ａ】従来の送信側遅延ロック・ループのアーキテクチャを示す。
【図２Ｂ】従来の送信側遅延ロック・ループのアーキテクチャを示す。
【図３】従来の受信側遅延ロック・ループのアーキテクチャを示す。
【図４Ａ】広範囲のクロック供給アーキテクチャのある実施例を示す。
【図４Ｂ】広範囲のクロック供給アーキテクチャのある実施例を示す。
【図５】モジュラー・クロック供給アーキテクチャのある実施例を示す。
【図６】モジュラー・クロック供給アーキテクチャの別の実施例を示す。
【図７】コンピューター・システムの別の実施例のブロック図である。
【符号の説明】
【００２８】
１００  コンピューター・システム
１０２  ＣＰＵ
１０５  相互接続
１０７  チップセット
１１０  メモリー制御ハブ（ＭＣＨ）
１１２  モリー制御装置
１１５  主システム記憶装置
１４０  入力／出力制御ハブ（ＩＣＨ）
１６０  無線通信機
４００  クロック供給機構
４１０  位相ロック・ループ（ＰＬＬ）
４２０  データ／コマンド・モジュール
４５０  高速ドライバ
５１０  マスター遅延ロック・ループ（ＭＤＬＬ）
５２０  スレーブ遅延線
６００  位相推定器（ＰＤ）
ＰＩ  位相補間器
【図１】
2008165790.tif 000003
【図２Ａ】
2008165790.tif 000004
【図２Ｂ】
2008165790.tif 000005
【図３】
2008165790.tif 000006
【図４Ａ】
2008165790.tif 000007
【図４Ｂ】
2008165790.tif 000008
【図５】
2008165790.tif 000009
【図６】
2008165790.tif 000010
【図７】
2008165790.tif 000011