(57)【要約】【課題】Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンス向上を図る。【解決手段】Ａ／Ｄ変換器において、データレジスタ（２２１）と、Ａ／Ｄ変換値加算モード選択レジスタ（２０２）と、Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換をＡ／Ｄ変換部（２０８）に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納するＡ／Ｄ変換制御回路（２２２）とを設ける。このようなＡ／Ｄ変換器を備えたデータ処理装置においては、Ａ／Ｄ変換器におけるデータレジスタの出力データを取り込んだ後に、Ａ／Ｄ変換結果の加算平均処理などを行う必要が無いため、パフォーマンス向上を図ることができる。【選択図】図２
2008022387.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、
Ａ／Ｄ変換値を出力するためのデータレジスタと、
Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、
上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納するためのＡ／Ｄ変換制御回路と、を含むことを特徴とするＡ／Ｄ変換器。
【請求項２】
入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、
Ａ／Ｄ変換値を出力するためのデータレジスタと、
Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、
上記Ａ／Ｄ変換値加算モードにおけるＡ／Ｄ変換値加算回数を設定可能な加算回数選択レジスタと、
上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を、上記加算回数選択レジスタに設定された回数だけ上記Ａ／Ｄ変換部に連続して実行させ、その変換値の合計を、上記アナログ信号のＡ／Ｄ変換結果として上記データレジスタに格納するためのＡ／Ｄ変換制御回路と、を含むことを特徴とするＡ／Ｄ変換器。
【請求項３】
複数のアナログチャネルを有し、
上記Ａ／Ｄ変換値加算モード選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算処理を行うか否かの識別情報の設定を可能とする請求項１又は２記載のＡ／Ｄ変換器。
【請求項４】
上記加算回数選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算回数の指定を可能とする請求項３記載のＡ／Ｄ変換器。
【請求項５】
入力されたアナログ信号をディジタル信号に変換可能なＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器の出力信号を処理可能なＣＰＵと、
上記Ａ／Ｄ変換器と上記ＣＰＵとを結合可能なバスと、を含むデータ処理装置であって、
上記Ａ／Ｄ変換器は、入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、
Ａ／Ｄ変換値を上記バスに出力するためのデータレジスタと、
Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、
上記モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納するためのＡ／Ｄ変換制御回路と、を含んで成ることを特徴とするデータ処理装置。
【請求項６】
入力されたアナログ信号をディジタル信号に変換可能なＡ／Ｄ変換器と、
上記Ａ／Ｄ変換器の出力信号を処理可能なＣＰＵと、
上記Ａ／Ｄ変換器と上記ＣＰＵとを結合可能なバスと、を含むデータ処理装置であって、
上記Ａ／Ｄ変換器は、上記Ａ／Ｄ変換器は、入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、
Ａ／Ｄ変換値を上記バスに出力するためのデータレジスタと、
Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、
上記Ａ／Ｄ変換値加算モードにおけるＡ／Ｄ変換値加算回数を設定可能な加算回数選択レジスタと、
上記モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を、上記加算回数選択レジスタに設定された回数だけ連続して上記Ａ／Ｄ変換部に実行させ、その変換値の合計を、上記アナログ信号のＡ／Ｄ変換結果として上記データレジスタに格納するためのＡ／Ｄ変換制御回路と、を含んで成ることを特徴とするデータ処理装置。
【請求項７】
上記Ａ／Ｄ変換器は、複数のアナログチャネルを有し、
上記Ａ／Ｄ変換値加算モード選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算処理を行うか否かの識別情報の設定を可能とし、上記加算回数選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算回数の指定を可能とする請求項５又は６記載のデータ処理装置。
【請求項８】
上記Ａ／Ｄ変換器は、Ａ／Ｄ変換終了フラグの設定を可能とするＡ／Ｄ変換ステータスレジスタを含み、
上記Ａ／Ｄ変換制御回路は、Ａ／Ｄ変換終了後に上記Ａ／Ｄ変換終了フラグをアサートする請求項５又は６記載のデータ処理装置。
【請求項９】
上記データ処理装置は、上記バスに結合されたメモリと、
上記Ａ／Ｄ変換終了フラグがアサートされた状態で、上記メモリに上記Ａ／Ｄ変換結果を転送可能なＤＭＡＣと、を含み、
上記ＤＭＡＣは、上記Ａ／Ｄ変換器でのＡ／Ｄ変換結果を転送前に浮動小数点フォーマットに逐次変換するための浮動小数点フォーマット変換部を含んで成る請求項８記載のデータ処理装置。
【請求項１０】
上記Ａ／Ｄ変換制御回路は、上記データレジスタへのデータ書き込みを上位ビット側に詰めて行い、
上記浮動小数点フォーマット変換部は、上記Ａ／Ｄ変換値加算が行われたか否かにかかわらず、上記データレジスタの上位側複数ビットを取り込み、それについて浮動小数点フォーマット変換を行う請求項９記載のデータ処理装置。
【請求項１１】
マイクロコンピュータとして一つの半導体基板に形成された請求項５又は６記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理技術に関し、例えば一つの半導体基板に形成されたマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
入力されたアナログ信号をディジタル信号に変換するためにＡ／Ｄ（アナログ・ディジタル）変換器が使用される。
【０００３】
Ａ／Ｄ変換結果の精度を上げるための技術としては、二つのＡ／Ｄ変換器をインタリーブ動作させた場合に、上記二つのＡ／Ｄ変換器それぞれの誤差（オフセット）によって変換結果がずれるため、二つのＡ／Ｄ変換器の出力を平均化することにより精度を上げることが知られている（例えば特許文献１参照）。
【０００４】
また、複数個のＡ／Ｄ変換器を同時に動作させ、その結果を足し合わせることによってノイズ耐性を向上できることが知られている（例えば特許文献２参照）。
【０００５】
さらに、インタリーブ動作させると、ＯＤＤ側とＥＶＥＮ側で変換結果がＡ／Ｄ変換器のオフセットでずれるため、ＯＤＤ側とＥＶＥＮ側とでＡ／Ｄ変換器の差分を求め、それに基づいて補正を行う技術が知られている（例えば特許文献３参照）。
【０００６】
【特許文献１】特開２０００−１０６５２８号公報
【特許文献２】特開２００４−１２０４５７号公報
【特許文献３】特開平１０−０２８０５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来技術によれば、アナログチャネル毎に１回づつＡ／Ｄ変換し、その結果をレジスタなどの記憶装置に記憶し、その後、上記記憶装置内のデータをダイレクトメモリアクセスコントローラでＲＡＭなどに全てのチャネル分のＡ／Ｄ変換結果を待避し、必要に応じてＣＰＵ（中央処理装置）により加算平均処理を行うようにしている。
【０００８】
しかしながら、上記のようにＣＰＵによりＡ／Ｄ変換結果の加算平均処理を行う場合には、Ａ／Ｄ変換処理によるＣＰＵの占有時間が増大し、Ａ／Ｄ変換器を備えたデータ処理装置全体のパフォーマンスが低下することが見いだされた。
【０００９】
本発明の目的は、Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンス向上を図るための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
〔１〕入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、Ａ／Ｄ変換値を出力するためのデータレジスタと、Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納するためのＡ／Ｄ変換制御回路とを含んでＡ／Ｄ変換器を構成する。
【００１３】
上記の手段によれば、上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、Ａ／Ｄ変換制御回路は、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納する。これにより、上記Ａ／Ｄ変換器を搭載する備えたデータ処理装置においては、上記Ａ／Ｄ変換器における上記データレジスタの出力データを取り込んだ後に、Ａ／Ｄ変換結果の加算平均処理などを行う必要が無い。このことが、Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンス向上を達成する。
【００１４】
〔２〕入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、Ａ／Ｄ変換値を出力するためのデータレジスタと、Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、上記Ａ／Ｄ変換値加算モードにおけるＡ／Ｄ変換値加算回数を設定可能な加算回数選択レジスタと、上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を、上記加算回数選択レジスタに設定された回数だけ上記Ａ／Ｄ変換部に連続して実行させ、その変換値の合計を、上記アナログ信号のＡ／Ｄ変換結果として上記データレジスタに格納するためのＡ／Ｄ変換制御回路とを含んでＡ／Ｄ変換器を構成する。
【００１５】
上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、Ａ／Ｄ変換制御回路は、同一アナログ信号についてのＡ／Ｄ変換を、上記加算回数選択レジスタに設定された回数だけ上記Ａ／Ｄ変換部に連続して実行させ、その変換値の合計を、上記アナログ信号のＡ／Ｄ変換結果として上記データレジスタに格納する。これにより、上記Ａ／Ｄ変換器を搭載する備えたデータ処理装置においては、上記Ａ／Ｄ変換器における上記データレジスタを取り込んだ後に、Ａ／Ｄ変換結果の加算平均処理などを行う必要が無い。このことが、Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンス向上を達成する。また、上記Ａ／Ｄ変換制御回路によって参照される加算回数選択レジスタを備えることにより、上記加算回数を任意に設定することができる。
【００１６】
〔３〕上記〔１〕又は〔２〕において、複数のアナログチャネルを有するとき、上記Ａ／Ｄ変換値加算モード選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算処理を行うか否かの識別情報の設定を行うことができる。
【００１７】
〔４〕上記〔３〕において、上記加算回数選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算回数の指定を行うことができる。
【００１８】
〔５〕入力されたアナログ信号をディジタル信号に変換可能なＡ／Ｄ変換器と、上記Ａ／Ｄ変換器の出力信号を処理可能なＣＰＵと、上記Ａ／Ｄ変換器と上記ＣＰＵとを結合可能なバスとを含んでデータ処理装置が構成されるとき、上記Ａ／Ｄ変換器は、入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、Ａ／Ｄ変換値を上記バスに出力するためのデータレジスタと、Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、上記モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納するためのＡ／Ｄ変換制御回路とを含んで成る。
【００１９】
上記の手段によれば、上記Ａ／Ｄ変換値加算モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、Ａ／Ｄ変換制御回路は、同一アナログ信号についてのＡ／Ｄ変換を上記Ａ／Ｄ変換部に複数回連続して実行させ、その変換値の合計を上記データレジスタに格納する。これにより、データ処理装置においては、上記Ａ／Ｄ変換器における上記データレジスタを取り込んだ後に、Ａ／Ｄ変換結果の加算平均処理などを行う必要が無い。このことが、Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンス向上を達成する。
【００２０】
〔６〕入力されたアナログ信号をディジタル信号に変換可能なＡ／Ｄ変換器と、上記Ａ／Ｄ変換器の出力信号を処理可能なＣＰＵと、上記Ａ／Ｄ変換器と上記ＣＰＵとを結合可能なバスとを含んでデータ処理装置が構成されるとき、上記Ａ／Ｄ変換器は、上記Ａ／Ｄ変換器は、入力されたアナログ信号をＡ／Ｄ変換するためのＡ／Ｄ変換部と、Ａ／Ｄ変換値を上記バスに出力するためのデータレジスタと、Ａ／Ｄ変換値加算モードを設定可能なＡ／Ｄ変換値加算モード選択レジスタと、上記Ａ／Ｄ変換値加算モードにおけるＡ／Ｄ変換値加算回数を設定可能な加算回数選択レジスタと、上記モード選択レジスタに上記Ａ／Ｄ変換値加算モードが設定された場合、同一アナログ信号についてのＡ／Ｄ変換を、上記加算回数選択レジスタに設定された回数だけ連続して上記Ａ／Ｄ変換部に実行させ、その変換値の合計を、上記アナログ信号のＡ／Ｄ変換結果として上記データレジスタに格納するためのＡ／Ｄ変換制御回路とを含んで構成することができる。
【００２１】
〔７〕上記〔５〕又は〔６〕において、上記Ａ／Ｄ変換器は、複数のアナログチャネルを有し、上記Ａ／Ｄ変換値加算モード選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算処理を行うか否かの識別情報を設定することができ、上記加算回数選択レジスタは、上記アナログチャネル毎にＡ／Ｄ変換値の加算回数の指定を行うことができる。
【００２２】
〔８〕上記〔５〕又は〔６〕において、上記Ａ／Ｄ変換器は、Ａ／Ｄ変換終了フラグの設定を可能とするＡ／Ｄ変換ステータスレジスタを含み、上記Ａ／Ｄ変換制御回路は、Ａ／Ｄ変換終了後に上記Ａ／Ｄ変換終了フラグをアサートするように構成することができる。
【００２３】
〔９〕上記データ処理装置は、上記バスに結合されたメモリと、上記Ａ／Ｄ変換終了フラグがアサートされた状態で、上記メモリに上記Ａ／Ｄ変換結果を転送可能なＤＭＡＣとを含み、上記ＤＭＡＣは、上記Ａ／Ｄ変換器でのＡ／Ｄ変換結果を転送前に浮動小数点フォーマットに逐次変換するための浮動小数点フォーマット変換部を含んで構成することができる。
【００２４】
〔１０〕上記〔９〕において、上記Ａ／Ｄ変換制御回路は、上記データレジスタへのデータ書き込みを上位ビット側に詰めて行い、上記浮動小数点フォーマット変換部は、上記Ａ／Ｄ変換値加算が行われたか否かにかかわらず、上記データレジスタの上位側複数ビットを取り込み、それについて浮動小数点フォーマット変換を行うように構成することができる。
【００２５】
〔１１〕上記〔５〕又は〔６〕のデータ処理装置は、マイクロコンピュータとして一つの半導体基板に形成することができる。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
すなわち、Ａ／Ｄ変換器を備えたデータ処理装置のパフォーマンスを向上させることができる。
【発明を実施するための最良の形態】
【００２８】
図１には、本発明にかかるデータ処理装置の一例であるマイクロコンピュータが示される。
【００２９】
図１に示されるマイクロコンピュータ１は、特に制限されないが、ＣＰＵ（中央処理装置）２０、ＲＡＭ（ランダム・アクセス・メモリ）３０、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）４０、Ａ／Ｄ変換器１０がバス５０によって相互に信号のやり取り可能に結合され、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００３０】
Ａ／Ｄ変換器１０は、ＡＮ０〜ＡＮ７で示される複数のアナログチャネル（単に「チャネル」ともいう）を有し、このチャネル毎に入力されたアナログ信号を逐次ディジタル信号に変換する。特に制限されないが、Ａ／Ｄ変換器１０の分解能は１２ビットとされる。ＣＰＵ２０は、予め設定されたプログラムに従って演算処理を実行する。ＲＡＭ３０は、ＣＰＵ２０やＤＭＡＣ４０によりランダムアクセス可能とされ、上記ＣＰＵ２０での演算処理の作業領域や各種データの一時的な記憶領域に利用される。ＤＭＡＣ４０は、バス５０の使用権を獲得してメモリアクセス制御を行うことができる。例えば変換器１０によるＡ／Ｄ変換結果をＲＡＭ３０に転送制御することができる。ＲＡＭ３０に転送されたＡ／Ｄ変換結果は、必要に応じてＣＰＵ２０での演算処理に使用される。
【００３１】
図２には、上記Ａ／Ｄ変換器１０の構成例が示される。
【００３２】
上記Ａ／Ｄ変換器１０は、特に制限されないが、チャネル選択回路２０６、サンプリング回路２０７、Ａ／Ｄ変換部２０８、Ａ／Ｄ変換制御回路２２２、アナログチャネル選択レジスタ２０１、Ａ／Ｄ変換値加算モードレジスタ２０２、Ａ／Ｄ変換値加算回数選択レジスタ２０３、Ａ／Ｄコントロールレジスタ２０４、Ａ／Ｄ変換ステータスレジスタ２０５、及びデータレジスタ２２１を含む。
【００３３】
上記チャネル選択回路２０６は、チャネルＡＮ０〜ＡＮ７に対応する複数のスイッチを含み、Ａ／Ｄ変換制御回路２２２からのチャネル制御信号（ＣＨ制御７〜０）に従って、アナログ信号を取り込むためのチャネル選択を行う。
【００３４】
上記サンプリング回路２０７は、上記チャネル選択回路２０６を介して伝達されたアナログ信号のサンプリングを行う。このサンプリング回路２０７でのサンプリング結果は、後段のＡ／Ｄ変換部２０８に伝達される。
【００３５】
上記Ａ／Ｄ変換部２０８は、サンプリング回路２０７を介して取り込まれたアナログ信号を１２ビットディジタル値に変換する。
【００３６】
上記Ａ／Ｄ変換制御回路２２２は、上記アナログチャネル選択レジスタ２０１、上記Ａ／Ｄ変換値加算モードレジスタ２０２、上記Ａ／Ｄ変換値加算回数選択レジスタ２０３、及び上記Ａ／Ｄコントロールレジスタ２０４の各設定情報に基づいてアナログ信号のＡ／Ｄ変換処理を制御する。例えば上記Ａ／Ｄ変換制御回路２２２は、上記Ａ／Ｄ変換値加算モード選択レジスタ２０２にＡ／Ｄ変換値加算モードが設定された場合に、同一アナログ信号についてのＡ／Ｄ変換を、上記Ａ／Ｄ変換部２０８に複数回連続して実行させ、その変換値の合計を上記データレジスタ２２１に格納する。
【００３７】
上記各レジスタ２０１〜２０５について説明する。
【００３８】
上記アナログチャネル選択レジスタ２０１は、上記チャネルＡＮ０〜ＡＮ７に対応する記憶ビットＡＮＳ０〜ＡＮＳ７を有する。この記憶ビットが論理値‘１’とされることにより、それに対応するチャネルからのアナログ信号の取り込みが指示される。上記Ａ／Ｄ変換値加算モード選択レジスタ２０２は、上記チャネルＡＮ０〜ＡＮ７に対応する記憶ビットＡＤＳ０〜ＡＤＳ７を有する。この記憶ビットが論理値‘１’とされるとき、それに対応するチャネルでのＡ／Ｄ変換値の加算処理が指示される。上記Ａ／Ｄ変換値加算回数選択レジスタ２０３は、上記Ａ／Ｄ変換値加算処理における加算回数の設定を可能とする記憶ビットＡＤＣ１，ＡＤＣ２を有する。上記Ａ／Ｄコントロールレジスタ２０４は、Ａ／Ｄ変換開始ビットＡＤＳＴを有する。このＡ／Ｄ変換開始ビットＡＤＳＴが論理値‘０’とされることによってＡ／Ｄ変換の停止が指示され、Ａ／Ｄ変換開始ビットＡＤＳＴが論理値‘１’とされることによってＡ／Ｄ変換の開始が指示される。上記Ａ／Ｄ変換ステータスレジスタ２０５は、Ａ／Ｄ変換終了フラグＡＤＦを有する。このＡ／Ｄ変換終了フラグＡＤＦが論理値‘０’の場合、Ａ／Ｄ変換が未実施、又はＡ／Ｄ変換中であることを示している。Ａ／Ｄ変換終了フラグＡＤＦが論理値‘１’の場合、Ａ／Ｄ変換が終了したことを示している。上記データレジスタ２２１は、Ａ／Ｄ変換結果（Ａ／Ｄ変換値）をバス５０へ出力するために一時的に格納するための記憶エリアＡＤＲ０〜ＡＤＲ７を有する。この記憶エリアＡＤＲ０〜ＡＤＲ７は、アナログチャネルＡＮ０〜ＡＮ７に対応している。上記各レジスタ２０１〜２０５のリードライトは、バス５０を介してＣＰＵ２０によって行うことができる。
【００３９】
上記Ａ／Ｄ変換制御回路２２２は、加算器２０９、加算キャッシュ２１０、メイン制御部２１１、チャネル制御部２１２、アンドゲート２１３，２１５、オアゲート２１９、加算カウンタ２１６、制御論理２１４，２１７，２１８，２２０を含んで成る。
【００４０】
上記チャネル制御部２１２は、チャネル制御信号（ＣＨ制御７−０）、ラストチャネル制御信号（ＬＡＳＴ＿ＣＨ）、上記チャネル制御信号（ＣＨ制御７−０）を若干遅延してチャネル制御信号（ＣＨ制御Ｂ７〜０）を形成する。チャネル制御信号（ＣＨ制御７−０）により上記チャネル選択回路２０６の動作を制御する。どのチャネルが選択されるかは、アナログチャネル選択レジスタ２０１の出力に基づいて決定される。
【００４１】
上記メイン制御部２１１は、このＡ／Ｄ変換器１０における主要動作の制御を行う。例えば上記メイン制御部２１１は、上記サンプリング回路２０７、Ａ／Ｄ変換部２０８、及びチャネル制御部２１２の動作制御を行う。この動作制御のため、上記メイン制御部２１１は、各Ａ／Ｄ変換において、Ａ／Ｄ変換部２０８の出力値（１２ビットディジタル値）が確定するタイミングでメイン制御部２１１から出力されるワンショットパルスＡＤＤ＿ＬＡＴ、上記ＡＤＤ＿ＬＡＴの次のタイミングで出力されるワンショットパルスＡＤＣ＿ＥＮＤ、このワンショットパルスＡＤＣ＿ＥＮＤと同じタイミングで出力されるワンショットパルスＣＮＴ＿ＵＰ、各Ａ／Ｄ変換の直前に出力されるワンショットパルスＡＤＤ＿ＣＬＲを形成する。各チャネルのＡ／Ｄ変換において、Ａ／Ｄ変換部２０８の出力値（１２ビットディジタル値）が確定するタイミングでメイン制御部２１１から出力されるワンショットパルスＡＤＤ＿ＬＡＴが形成され、それに同期して加算器２０９の出力データが加算キャッシュ２１０に取り込まれる。
【００４２】
上記加算キャッシュ２１０は、データ入力端子Ｉｎ、データ出力端子Ｏｕｔ、制御端子Ｌａｔ、及びクリア端子Ｃｌｒを有する。加算器２０９の出力信号は、上記加算キャッシュ２１０のデータ入力端子Ｉｎに伝達される。加算器２０９の一方の入力端子には、上記Ａ／Ｄ変換部２０８の出力端子からの出力信号が伝達され、加算器２０９の他方の入力端子には上記加算キャッシュ２１０のデータ出力端子Ｏｕｔからの出力信号が伝達される。加算キャッシュ２１０の制御端子Ｌａｔには、各Ａ／Ｄ変換において、Ａ／Ｄ変換部２０８の出力値（１２ビットディジタル値）が確定するタイミングでメイン制御部２１１から出力されるワンショットパルスＡＤＤ＿ＬＡＴが伝達され、このワンショットパルスＡＤＤ＿ＬＡＴに同期して、上記加算器２０９の出力データが加算キャッシュ２１０に取り込まれる。
【００４３】
上記加算カウンタ２１６は、カウントアップ端子Ｃｎｔ＿Ｕｐ、カウント出力端子Ｃｎｔ＿Ｏｕｔ、クリア端子Ｃｌｒを含み、上記メイン制御部２１１からのワンショットパルスＣＮＴ＿ＵＰをカウントする。ワンショットパルスＣＮＴ＿ＵＰは、各チャネルのＡ／Ｄ変換においてディジタル値が確定するタイミングに同期するパルス信号であり、それがカウントアップ端子Ｃｎｔ＿Ｕｐを介して取り込まれることで、カウントされる。このカウント結果は、カウント出力端子Ｃｎｔ＿Ｏｕｔを介して制御論理２１４，２１８に伝達される。上記制御論理２１４は、上記加算カウンタ２１６の出力が「０」の場合、換言すればチャネル毎の第１回目のＡ／Ｄ変換の場合に、論理値‘１’を出力し、それ以外の場合に論理値‘０’を出力する。この制御論理２１４の出力は後段のアンドゲート２１３に伝達される。アンドゲート２１３は、上記制御論理２１４の出力信号と、上記メイン制御部２１１からのワンショットパルスＡＤＤ＿ＣＬＲとのアンド論理を得る。このアンドゲート２１３の出力信号は、上記加算キャッシュ２１０のクリア端子Ｃｌｒに伝達される。上記制御論理２１４の出力信号は、チャネル毎の第１回目のＡ／Ｄ変換の場合に論理値‘１’となり、上記メイン制御部２１１からのワンショットパルスＡＤＤ＿ＣＬＲは、各Ａ／Ｄ変換の直前に出力されるパルス信号であるから、アンドゲート２１３の出力信号によれば、加算キャッシュ２１０は、チャネル毎の第１回目のＡ／Ｄ変換が行われる直前に初期化される。上記制御論理２１８は、上記Ａ／Ｄ変換値加算回数選択レジスタ２０３の出力値と、上記加算カウンタ２１６でのカウント結果とを比較する機能を有し、両者が一致した場合に論理値‘１’を出力し、両者が不一致の場合に論理値‘０’を出力する。制御論理２１７は、上記チャネル制御部２１２からのチャネル制御信号（ＣＨ制御Ｂ７〜０）と、上記Ａ／Ｄ変換値加算モード選択レジスタ２０２の出力とに基づいて、上記加算カウンタ２１６をクリアするための加算オフ信号ＡＤＤ＿ＯＦＦを形成する。この加算オフ信号ＡＤＤ＿ＯＦＦは、オアゲート２２４を介して加算カウンタ２１６のクリア端子Ｃｌｒに伝達される。加算オフ信号ＡＤＤ＿ＯＦＦは、Ａ／Ｄ変換実施中のチャネルがＡ／Ｄ変換値加算モードに設定されている場合に論理値‘０’とされ、そうでない場合に論理値‘１’とされる。加算オフ信号ＡＤＤ＿ＯＦＦが論理値‘１’とされることで、上記加算カウンタ２１６がクリアされる。また、上記加算カウンタ２１６を最終値でクリアするため、上記メイン制御部２１１からのワンショットパルスＣＮＴ＿ＵＰと制御論理２１８の出力信号とのアンド論理がアンドゲート２２５によって得られ、このアンドゲート２２５の出力が上記オアゲート２２４を介して加算カウンタ２１６のクリア端子Ｃｌｒに伝達されるようになっている。アンドゲート２２５の出力が論理値‘１’とされた場合にも上記加算カウンタ２１６がクリアされる。上記制御論理２１７は、２入力アンドゲート２１７−０〜２１７−７と、この２入力アンドゲート２１７−０〜２１７−７の出力信号のノア論理を得るノアゲート２１７１とが組み合わされて成る。これにより、上記加算カウンタ２１６でのカウント動作は、加算オフ信号ＡＤＤ＿ＯＦＦが論理値‘０’とされる場合、すなわち、Ａ／Ｄ変換実施中のチャネルがＡ／Ｄ変換値加算モードに設定されている場合にのみ行われる。そして、この制御論理２１７の出力信号と、上記制御論理２１８の出力信号とのオア論理がオアゲート２１９により得られることで、出力制御信号ＬＡＳＴ＿ＣＮＶが形成される。この出力制御信号ＬＡＳＴ＿ＣＮＶは制御論理２２０に供給される。制御論理２２０は、アナログチャネルに対応する複数の３入力アンドゲート２２０−０〜２２０−７を含み、上記メイン制御部２１２からのワンショットパルスＡＤＣ＿ＥＮＤ及び上記出力制御信号ＬＡＳＴ＿ＣＮＶの双方が論理値‘１’の場合に、データレジスタ２２１を各チャネル毎に書き込み状態に制御する。これにより、上記加算キャッシュ２１０の出力（Ａ／Ｄ変換値の加算出力）が、上記データレジスタ２２１におけるチャネル対応エリアＡＤＲ０〜ＡＤＲ７に書き込まれる。上記アンドゲート２１５は、上記オアゲート２１９からの出力制御信号ＬＡＳＴ＿ＣＮＶ、上記メイン制御部２１１からのワンショットパルスＡＤＣ＿ＥＮＤ、及び上記チャネル制御部２１２からのラストチャネル制御信号ＬＡＳＴ＿ＣＨのアンド論理を得る。ワンショットパルスＡＤＣ＿ＥＮＤは、Ａ／Ｄ変換部２０８の出力値（１２ビットディジタル値）が確定するタイミングに同期しており、上記アンドゲート２１５のアンド論理は、Ａ／Ｄ変換終了フラグとしてＡ／Ｄ変換ステータスレジスタ２０５に書き込まれる。
【００４４】
図４には、上記ＤＭＡＣ４０の構成例が示される。
【００４５】
上記ＤＭＡＣ４０は、制御回路４０１、及びデータパス回路４０２を含む。上記制御回路４０１は、ステート制御のためのステート制御部４０１１、ＤＭＡ転送要求の検出を行うためのＤＭＡ転送要求検出部４０１２、複数のＤＭＡチャネルの優先順位を制御するためのチャネル優先順位制御部４０１３、ＤＭＡ転送応答を生成するためのＤＭＡ転送応答生成部４０１４を含む。上記データパス回路４０２は、各種レジスタ４０２１、転送回数をカウントするためのカウンタ部４０２２、データをバス５０に出力するためのデータバッファ４０２３、及び上記Ａ／Ｄ変換器１０でのＡ／Ｄ変換結果をＲＡＭ３０に転送する前に浮動小数点フォーマットに逐次変換するための浮動小数点フォーマット（ｉｎｔ−ｆｌｏａｔ）変換部４０２４を含む。
【００４６】
図５には、上記Ａ／Ｄ変換器１０、上記ＤＭＡＣ４０、及び上記ＲＡＭ３０との関係が示される。
【００４７】
上記Ａ／Ｄ変換器１０、上記ＤＭＡＣ４０、及び上記ＲＡＭ３０は、バス５０を介して結合され、上記Ａ／Ｄ変換器１０でのＡ／Ｄ変換結果は、ＤＭＡＣ４０により、ＲＡＭ３０にＤＭＡ転送される。このＤＭＡ転送を可能とするため、ＤＭＡＣ４０においては、Ａ／Ｄ変換器１０からのＤＭＡ転送要求があった場合、Ａ／Ｄ変換結果のＲＡＭ３０へのＤＭＡ転送が開始される。ＤＭＡＣ４０は、設定されたソースアドレス（ＡＤＲ０）を読み出し、データバッファ４０２３に格納する。このとき、浮動小数点フォーマット変換の設定がなされていれば、浮動小数点フォーマット変換部４０２４で浮動小数点フォーマット変換が実施され、その変換結果がデータバッファ４０２３に戻される。そして、データバッファ４０２３のデータはデスティネートアドレス（ＲＡＭ３０）に書き込まれる。その後、上記ソースアドレスとデスティネートアドレスとがインクリメントされる。以上の動作が、設定された転送回数だけ繰り返され、それが終了されると、ＤＭＡ転送応答生成部４０１４によりＤＭＡ転送応答が発行されてＤＭＡ転送が終了される。
【００４８】
ここで、上記Ａ／Ｄ変換器１０でのＡ／Ｄ変換値の加算が行われるか否かは、Ａ／Ｄ変換値加算モード選択レジスタ２０２の設定による。従って、実際のＡ／Ｄ変換においては、Ａ／Ｄ変換値加算モード選択レジスタ２０２の設定によってＡ／Ｄ変換値加算が行われる場合と、それが行われない場合とが混在する場合がある。その場合において、Ａ／Ｄ変換器１０におけるデータレジスタ２２１への書き込みを上位ビット側に詰めることで、変換の容易化を図ることができる。例えば図８に示されるように、Ａ／Ｄ変換器１０におけるデータレジスタ２２１への書き込みを上位ビット側（本例では左側）に詰めるようにする。このような制御はＡ／Ｄ変換制御回路２２２によって行われる。上記Ａ／Ｄ変換器１０でのＡ／Ｄ変換値の加算が行われる場合と、それが行われない場合との桁数を揃えるため、下位側ビットを論理値‘０’に固定する。そして、ＤＭＡＣ４０における浮動小数点フォーマットにおいては、データレジスタ２２１の上位側複数ビットをＤＭＡＣ４０に取り込んで浮動小数点フォーマット変換を行うようにすれば、上記Ａ／Ｄ変換器１０においてＡ／Ｄ変換値加算が行われた場合と、それが行われない場合とを区別して処理する必要がなくなるので、浮動小数点フォーマット変換部４０２４の簡略化を図ることができる。図９には、上記浮動小数点フォーマット変換前のデータ（データレジスタ２２１の出力データ）と、上記浮動小数点フォーマット変換後のデータの一例が示される。
【００４９】
上記のように構成されたマイクロコンピュータ１におけるＡ／Ｄ変換処理の流れについて、図３のフローチャートに基づいて説明する。
【００５０】
先ず、ＣＰＵ２０により、Ａ／Ｄチャネル選択レジスタ２０１、Ａ／Ｄ変換値加算モードレジスタ２０２、及びＡ／Ｄ変換値加算回数選択レジスタ２０３への設定が行われる（３０１）。さらにＣＰＵ２０により、Ａ／Ｄコントロールレジスタ２０４におけるＡ／Ｄ変換開始ビットＡＤＳＴが論理値‘１’に設定され、それによりＡ／Ｄ変換が開始される（３０２）。そして、Ａ／Ｄ変換チャネル選択レジスタ２０１により設定されたチャネル（ＣＨ）選択権がチャネル制御部２１２に設定される（３０３）。そしてチャネル選択権のあるチャネルのうち、最も若いチャネルについてのＡ／Ｄ変換が開始される（３０４）。このＡ／Ｄ変換（３０５）において、加算カウンタ２１６の出力が論理値‘０’であれば、制御論理２１４の出力信号に基づいて加算キャッシュ２１０がクリアされる。しかし、加算カウンタ２１６の出力が論理値‘０’でなければ、Ａ／Ｄ変換部２０８での第１回目のＡ／Ｄ変換が終了される（３０８）。そして、制御論理２１７−７において、Ａ／Ｄ変換値加算モード選択レジスタ２０２の出力に基づいて、現在のＡ／Ｄ変換対象が加算モード対応チャネルであるか否かの判別が行われる（３０９）。この判別において、加算モード対応チャネルであると判断された場合には、制御論理２１８において、指定回数の変換が終了したか否かの判別が行われる（３１０）。この判別において指定回数の変換が終了したと判断された場合には、加算カウンタ２１６がクリアされ（３１１）、制御論理２２０により、データレジスタ２２１における対応チャネル記憶領域にＡ／Ｄ変換値が書き込まれる。そして、チャネル制御部２１２において、全チャネルについてのＡ／Ｄ変換が終了したか否かの判別が行われる（３１３）。この判別において、全チャネルについてのＡ／Ｄ変換が終了したと判断された場合には、Ａ／Ｄ変換ステータスレジスタ２０５におけるＡ／Ｄ変換終了フラグＡＤＦがセットされてから（３１４）、上記ステップ３０３の処理に遷移される。また、上記ステップ３１３の判別において、全チャネルについてのＡ／Ｄ変換が終了していないと判された場合には、該当チャネルのチャネル選択権がクリアされてから（３１６）、上記ステップ３０４の処理に遷移される。また、上記ステップ３１０の判別において指定回数の変換が終了していないと判断された場合には、加算カウンタ２１６が＋１されてから（３１５）、上記ステップ３０４の処理に遷移される。このようにして、選択された全てのチャネルについてのＡ／Ｄ変換処理が行われる。
【００５１】
次に、図６に示されるフローチャートに従って、上記ＤＭＡＣ４０の動作について説明する。
【００５２】
ＣＰＵ２０によりＤＭＡＣ４０の設定が行われる。例えばＡ／Ｄ変換器１０のＡ／Ｄ変換結果をＲＡＭ３０に転送する場合には、Ａ／Ｄ変換器１０におけるデータレジスタ２２１のＡＤＲ０がソースアドレスの初期値として設定され、ＲＡＭ３０のアドレスがディスティネートアドレスの初期値として設定される。また、ＤＭＡ転送回数が設定される。さらに、ＣＰＵ１０により、Ａ／Ｄ変換器１０における１２ビットＡ／Ｄ変換の転送要求が許可され、ｉｎｔ−ｆｌｏａｔ部４０２４に対して浮動小数点フォーマット変換が「有効」とされるものとする。
【００５３】
ＤＭＡ転送要求検出部部４０１２において、ＤＭＡ転送要求があるか否かの判別が行われる（６０２）。この判別において、ＤＭＡ転送要求があると判断された場合には、ソースアドレスによって示されるアドレス（ＡＤＲ０）のデータ（１６ビット）が読み出され、それが、データバッファ４０２３に貯められる（６０４）。そして、浮動小数点フォーマット（ｉｎｔ−ｆｌｏａｔ）変換部４０２４において、上記データバッファ４０２３内のデータの上位１４ビットの整数フォーマットが３２ビットの浮動小数点フォーマットに変換され（６０５）、その変換結果がデータバッファ４０２３に書き込まれる（６０６）。そして、デスティネートアドレスアドレスによって示されるアドレス（ＲＡＭ３０）に３２ビットで書き込まれる（６０７）。その後、ソースアドレスが＋２され、デスティネートアドレスが＋４され、転送回数カウンタインクリメントされ（６０８）、指定回数分転送したか否かの判別が行われる（６０９）。この判別において、指定回数分転送したと判断された場合には、ＤＭＡ転送応答生成部４０１４において転送応答生成部４０１４により転送応答が発行され（６１０）、ＤＭＡ転送終了フラグが設定される（６１１）。上記ＤＭＡ転送応答によって、Ａ／Ｄ変換器１０内のＡ／Ｄ変換ステータスレジスタ２０５のＡ／Ｄ変換終了フラグＡＤＦをクリアすることができる。そして、ＣＰＵ２０によって上記ＤＭＡ転送フラグがクリアされたか否かの判別が行われる（６１２）。上記ＤＭＡ転送フラグがクリアされた場合には、上記ステップ６０２の判別に遷移される。また、上記ステップ６０９の判別において、指定回数分転送していないと判断された場合には、上記ステップ６０３に遷移される。このようにしてＡ／Ｄ変換器１０内のデータレジスタ２２１内のデータがＲＡＭ３０に転送される。このＤＭＡ転送において、浮動小数点フォーマット（ｉｎｔ−ｆｌｏａｔ）変換部４０２４において、上記データバッファ４０２３内のデータの上位１４ビットの整数フォーマットが３２ビットの浮動小数点フォーマットに変換されることから、ＣＰＵ２０によってＲＡＭ２０内のＡ／Ｄ変換値が使用される場合において、ＣＰＵ２０は浮動小数点フォーマット変換を行う必要が無くなり、その分、ＣＰＵ２０の負担軽減が図られる。
【００５４】
上記の例によれば、以下の作用効果を得ることができる。
【００５５】
（１）Ａ／Ｄ変換器１０では、複数のアナログチャネルがタイムシェアにより順番にＡ／Ｄ変換される。このとき、Ａ／Ｄ変換精度を向上させたいアナログチャネルを予めＡ／Ｄ変換値加算モードレジスタ２０２に設定することで、当該アナログチャネルにおける同一の入力アナログ信号について複数回連続してＡ／Ｄ変換され、その合計値が、そのアナログチャネルのＡ／Ｄ変換値として出力される。それにより、当該アナログチャネルは、ランダムノイズが除去されるとともに、見かけ上のＡ／Ｄ変換精度が向上される。例えばＡ／Ｄ変換部２０８の分解能が１２ビットの場合、加算器２０９により４回加算されることで、見かけ上１４ビットの分解能と見なすことができる。このようにＡ／Ｄ変換器１０において、Ａ／Ｄ変換値加算処理が行われるので、ＣＰＵ２０においては、Ａ／Ｄ変換値加算処理を行う必要がなるなるから、その分、ＣＰＵ２０の負担軽減を図ることができる。
【００５６】
（２）Ａ／Ｄ変換精度がそれほど要求されないアナログチャネルについては、１回のみのＡ／Ｄ変換とすることでトータルのＡ／Ｄ変換時間を短縮することができる。Ａ／Ｄ変換値加算処理を行うか否かは、Ａ／Ｄ変換値加算モード選択レジスタ２０２の設定により、任意に選択することができる。
【００５７】
（３）Ａ／Ｄ変換値加算処理の回数は、Ａ／Ｄ変換値加算回数選択レジスタ２０３への書き込みによって容易に指定することができる。
【００５８】
（４）Ａ／Ｄ変換すべきアナログチャネルが全て終了すると、ＤＭＡＣ４０に対して転送要求を出し、ＤＭＡＣ４０にて内臓ＲＡＭ等に全Ａ／Ｄ変換値を順番に転送していく。このとき、予め浮動小数点変換（Int-Float変換）モードに設定することでＤＭＡＣにてＡ／Ｄ変換値すなわち整数（２バイト）を単精度浮動小数点フォーマット（４バイト）に逐次変換し、ＲＡＭに転送することができる。また、Ａ／Ｄ変換値加算モード対象のアナログチャネルと非対象のアナログチャネルが混在していても、ＤＭＡＣ４０側でそれを意識する必要がないように、Ａ／Ｄ変換器１０側でＡ／Ｄ変換値の格納フォーマットを２バイトにおける左詰めに設定することができる。これにより、１回変換の最上位ビットと４回変換の最上位ビットが同じビット位置、すなわち同じ重み付けとなり、総じて１４ビットのＡ／Ｄ変換値として取り扱うことができる。これにより、ＣＰＵ２０は、ＲＡＭ３０内のＡ／Ｄ変換値を使う限りにおいて、Ａ／Ｄ変換値の浮動小数点フォーマット変換を行うことなく浮動小数点の信号処理を行うことができるので、ＣＰＵ２０の負担軽減を図ることができる。
【００５９】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６０】
例えば、アナログチャネル毎にＡ／Ｄ変換値加算回数を設定可能に構成しても良い。例えば図７に示されるように、それぞれ８ビット構成のＡ／Ｄ変換値加算回数選択レジスタ２０３−１，２０３−２を設け、このＡ／Ｄ変換値加算回数選択レジスタ２０３−１，２０３−２の出力を選択的に制御論理２１８に供給するためのセレクタ７０１を設ける。特に制限されないが、ＡＤＣ０＿１とＡＤＣ０＿０によってチャネルＡＮ０に対応するＡ／Ｄ変換値加算回数が示され、ＡＤＣ１＿１とＡＤＣ１＿０によってチャネルＡＮ１に対応するＡ／Ｄ変換値加算回数が示される。また、ＡＤＣ２＿１とＡＤＣ２＿０によってチャネルＡＮ２に対応するＡ／Ｄ変換値加算回数が示され、ＡＤＣ３＿１とＡＤＣ３＿０によってチャネルＡＮ３に対応するＡ／Ｄ変換値加算回数が示される。さらに、ＡＤＣ４＿１とＡＤＣ４＿０によってチャネルＡＮ４に対応するＡ／Ｄ変換値加算回数が示され、ＡＤＣ５＿１とＡＤＣ５＿０によってチャネルＡＮ５に対応するＡ／Ｄ変換値加算回数が示される。そして、ＡＤＣ６＿１とＡＤＣ６＿０によってチャネルＡＮ６に対応するＡ／Ｄ変換値加算回数が示され、ＡＤＣ７＿１とＡＤＣ７＿０によってチャネルＡＮ７に対応するＡ／Ｄ変換値加算回数が示される。上記セレクタ７０１は、チャネル制御部２１２からのチャネル制御信号（ＣＨ制御Ｂ７〜０）によって動作制御される。つまり、チャネル制御部２１２によって現在選択されているチャネルに対応するＡ／Ｄ変換値加算回数がセレクタ７０１を介して制御論理２１８に伝達されるようになっている。
【００６１】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、それに限定されるものではなく、データ処理装置に広く適用することができる。
【００６２】
本発明は、少なくともＡ／Ｄ変換を行うことを条件に適用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明にかかるデータ処理装置の一例とされるマイクロコンピュータの全体的な構成例ブロック図である。
【図２】上記マイクロコンピュータに含まれるＡ／Ｄ変換器の構成例回路図である。
【図３】上記Ａ／Ｄ変換器における主要動作のフローチャートである。
【図４】上記マイクロコンピュータに含まれるＤＭＡＣの構成例ブロック図である。
【図５】上記マイクロコンピュータにおける主要部の構成例ブロック図である。
【図６】上記ＤＭＡＣによるデータ転送処理のフローチャートである。
【図７】上記マイクロコンピュータに含まれるＡ／Ｄ変換器の別の構成例回路図である。
【図８】上記ＤＭＡＣ内で行われる浮動小数点フォーマット変換の説明図である。
【図９】上記浮動小数点フォーマット変換結果の説明図である。
【符号の説明】
【００６４】
１  マイクロコンピュータ
１０  Ａ／Ｄ変換器
２０  ＣＰＵ
３０  ＲＡＭ
４０  ＤＭＡＣ
５０  バス
２０１  Ａ／Ｄ変換チャネル選択選択レジスタ
２０２  Ａ／Ｄ変換値加算モード選択レジスタ
２０３，２０３−１，２０３−２  Ａ／Ｄ変換値加算回数選択レジスタ
２０４  Ａ／Ｄコントロールレジスタ
２０５  Ａ／Ｄ変換ステータスレジスタ
２０６  チャネル選択回路
２０７  サンプリング回路
２０８  Ａ／Ｄ変換部
２２２  Ａ／Ｄ変換制御部
７０１  セレクタ
４０１  制御回路
４０２  データパス回路
４０１１  ステート制御部
４０１２ＤＭＡ転送要求検出部
４０１３  チャネル優先順位制御部
４０１４  ＤＭＡ転送応答生成部
４０２１  各種レジスタ
４０２２  カウンタ部
４０２３  データバッファ
４０２４  浮動小数点フォーマット変換部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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