(57)【要約】【課題】コンタクトプラグの低抵抗化を図る。【解決手段】シリコン基板１のソース／ドレイン領域７に接続するコンタクトプラグ１４を、下層プラグ１５としてタングステン層を用い、上層プラグ１６として銅層を用いる構成である。下層プラグ１５の高さをコンタクトホール１３の１／３以下で、５０ｎｍ程度とすることで、抵抗値を低下させつつも上層プラグ１６の銅がシリコン基板１側に拡散するのを防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
表層に不純物拡散領域が形成された半導体基板と、
前記不純物拡散領域上に形成された絶縁膜と、
前記絶縁膜を除去して前記不純物拡散領域に達するコンタクトホール内に埋め込まれたコンタクトプラグとを備え、
前記コンタクトプラグは、前記不純物拡散領域と接する底部から所定の高さまで形成された第１の導体層と、この第１の導体層の上部に形成された銅（Ｃｕ）もしくは銅合金からなる第２の導体層から構成され、
前記第１の導体層は、前記第２の導体層の銅が前記半導体基板側に拡散するのを抑制することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記コンタクトプラグを構成する第１の導体層と前記不純物拡散領域もしくは多結晶シリコン層との間にバリアメタル層を介在させた構成としていることを特徴とする半導体装置。
【請求項３】
半導体基板の表層に不純物拡散領域を形成する工程と、
前記不純物拡散領域上に絶縁膜を形成する工程と、
前記絶縁膜を除去して前記不純物拡散領域に達するコンタクトホールを形成する工程と、
前記コンタクトホール内の所定の深さまで銅拡散抑制用の第１の導体層を埋め込む工程と、
前記コンタクトホール内の前記第１の導体層の上に銅もしくは銅合金からなる第２の導体層を埋め込む工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記コンタクトホール内に前記第１の導体層を埋め込む工程では、前記コンタクトホール全体を前記第１の導体膜で埋め込んだ後に、エッチバック法により前記第１の導体層をコンタクトホール内の所定の深さまで除去して形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項３に記載の半導体装置の製造方法において、
前記コンタクトホール内に前記第１の導体層を埋め込む工程では、前記第１の導体膜を前記コンタクトホール内に選択的に成長させて形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンタクトプラグの低抵抗化を可能とした半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
メモリーデバイスやロジックデバイスなどの半導体装置のコンタクトプラグは、トランジスタのソース／ドレイン／ゲートと１層目配線であるタングステン（Ｗ）、アルミニウム（Ａｌ）や銅（Ｃｕ）配線との間を電気的に接続するために用いられ、ソース／ドレイン／ゲートを形成するシリコン基板やシリサイド層、あるいは多結晶シリコン層上に形成される。
【０００３】
コンタクトプラグは、バリアメタルとしてのチタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層と、この上部に形成されるタングステン（Ｗ）層とから構成されている。チタン（Ｔｉ）層は、シリコン基板やシリサイド層、あるいは多結晶シリコン層上に存在する自然酸化膜を還元し、シリコンと反応してオーミックコンタクトを形成する。ＴｉＮ層は、Ｔｉ層とＷ層との密着層かつ６フッ化タングステン（ＷＦ６）のフッ素（Ｆ）に対するバリアとなる。Ｗ層は、Ｔｉ／ＴｉＮ 密着層上にＣＶＤ（chemical vapor deposition）−Ｗにより成膜され、コンタクトホール以外の上部部分をＣＭＰ（chemical mechanical polishing）で研磨したＷプラグから形成される。
【０００４】
最近では、素子の微細化や高速化に伴い、コンタクトプラグ自身の抵抗成分が無視できない程度になりつつあり、デバイスの動作スピードに影響を与え始めている。例えば、ＣＶＤ−Ｗは比抵抗が１５μΩ−ｃｍであり、Ｔｉ／ＴｉＮ密着層はさらに一桁以上比抵抗が高い。コンタクトホールのサイズが微細化してもＴｉ／ＴｉＮ密着層はバリア膜として機能させるため一定の膜厚が必要であり、しかも、比較的低抵抗であるＷプラグの部分の断面積が縮小されることから、コンタクトプラグの抵抗が上昇してしまうことになる。
【０００５】
そこでコンタクトプラグの抵抗を下げるため、ＣＶＤ−Ｗに比べ比抵抗が一桁低い低抵抗材料であるアルミニウム（Ａｌ）（バルク材料での比抵抗＝２．７μΩｃｍ）や銅（Ｃｕ）（バルク材料での比抵抗＝１．７μΩｃｍ）を用いたコンタクトプラグが検討されている。しかし、ＡｌやＣｕはコンタクトホールの底面にあるシリコン基板やシリサイドとの反応性が高く、拡散速度も速いため、バリアメタルを突き抜けてシリコン基板やシリサイドと反応したり、不純物として絶縁膜界面で界面準位を形成したりして、Ｖｔｈシフト、ジャンクションリーク、スパイクと言った問題を引き起こす。一方、ＡｌやＣｕの拡散を防止するためにバリアメタルを厚くすると、コンタクトプラグにおけるバリアメタルが占める割合が増え、低抵抗であるＡｌやＣｕの割合が減り、プラグ抵抗が上昇し、本来の目的である、コンタクトプラグ抵抗の低減が達成できないことになる。
【０００６】
関連する技術として、例えば特許文献１には、Ｖｉａに埋め込む導体プラグの低抵抗化を図るものが示されている。しかし、コンタクトプラグのようなシリコン基板やシリサイドあるいは多結晶シリコンとオーミックコンタクトを形成するものにはそのまま適用することができない。
【特許文献１】米国特許第６５３４８６６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、コンタクトプラグの低抵抗化を図ることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、表層に不純物拡散領域が形成された半導体基板と、前記不純物拡散領域上に形成された絶縁膜と、前記絶縁膜を除去して前記不純物拡散領域に達するコンタクトホール内に埋め込まれたコンタクトプラグとを備え、前記コンタクトプラグは、前記不純物拡散領域と接する底部から所定の高さまで形成された第１の導体層と、この第１の導体層の上部に形成された銅（Ｃｕ）もしくは銅合金からなる第２の導体層から構成され、前記第１の導体層は、前記第２の導体層の銅が前記半導体基板側に拡散するのを抑制することを特徴とする半導体装置が提供される。
【０００９】
また、本願発明の一態様によれば、半導体基板の表層に不純物拡散領域を形成する工程と、前記不純物拡散領域上に絶縁膜を形成する工程と、前記絶縁膜を除去して前記不純物拡散領域に達するコンタクトホールを形成する工程と、前記コンタクトホール内の所定の深さまで銅拡散抑制用の第１の導体層を埋め込む工程と、前記コンタクトホール内の前記第１の導体層の上に銅もしくは銅合金からなる第２の導体層を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、コンタクトプラグの低抵抗化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１２】
図１は第１の実施形態に係わる半導体装置のコンタクト部分の断面図である。この図１において、シリコン基板１の活性領域３上に形成されたゲート電極ＳＧは、トンネル絶縁膜４を介して多結晶シリコン膜５およびコバルトシリサイド膜６を積層形成した構成である。ゲート電極ＳＧの両側のシリコン基板１の表層部分は不純物をイオン注入などにより導入して形成した不純物拡散領域としてのソース／ドレイン領域７であり、この表面部分にはコバルトシリサイド膜８が形成されている。
【００１３】
ゲート電極ＳＧの側壁には、シリコン基板１の表面から所定高さまでＲＴＰ（rapid thermal processor）法などの処理によるシリコン酸化膜９が形成されている。ゲート電極ＳＧの表面およびソース／ドレイン領域７の表面には、エッチングストッパーとなるシリコン窒化膜１０が形成され、さらにその上にＢＰＳＧ（boro phospho silicate glass）膜などのシリコン酸化膜１１およびＴＥＯＳ（tetraethyl orthosilicate）膜などのシリコン酸化膜１２が形成されている。
【００１４】
ソース／ドレイン領域７のコバルトシリサイド層８表面のシリコン窒化膜１０、シリコン酸化膜１１にはコンタクトホール１３ａが形成されている。このコンタクトホール１３ａの上方のシリコン酸化膜１２中には、層間配線用溝１３ｂがコンタクトホール１３ａに連結して形成されている。コンタクトホール１３ａの内部にはコバルトシリサイド層８と電気的に接続されるコンタクトプラグ１４が、溝１３ｂの内部には層間配線２８が形成されている。
【００１５】
コンタクトプラグ１４は上下方向に２層構造となっており、第１の導体層としての下層プラグ１５と第２の導体層としての上層プラグ１６とから構成される。下層プラグ１５および上層プラグ１６は、それぞれバリアメタル１５ａ、１６ａが介在された状態でコンタクトホール１３ａ内に形成されている。下層プラグ１５は、コンタクトホール１３ａ内の底面から全体の１／３程度の高さ例えば５０ｎｍ程度までタングステン（Ｗ）を充填した状態に形成されている。この下層プラグ１５はその上面の高さが隣接するゲート電極ＳＧの多結晶シリコン膜５の上面の高さより低くなるよう形成されている。バリアメタル層１５ａは、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層（Ｔｉ／ＴｉＮ層）を、コバルトシリサイド層８の上面およびコンタクトホール１３ａの内周壁面と接する部分を覆うように形成されている。上層プラグ１６は、下層プラグ１５の上部にコンタクトホール１３ａ内を充填するように銅（Ｃｕ）が埋め込み形成されている。バリアメタル層１６ａは、タンタル（Ｔａ）層もしくは窒化タンタル（ＴａＮ）層（Ｔａ（Ｎ）層）を下層プラグ１５の上面およびコンタクトホール１３ａの内周壁面を覆うように形成されている。
【００１６】
また、層間配線２８は上層プラグ１６と一体的に、溝１３ｂの内周壁面に形成されたタンタル（Ｔａ）層もしくは窒化タンタル（ＴａＮ）層（Ｔａ（Ｎ）層）からなるバリアメタル層２８ａを介して、溝１３ｂを充填するように銅（Ｃｕ）が埋め込まれて形成されている。
【００１７】
上記構成において、コンタクトプラグ１４の構成として、上層プラグ１６を銅として低抵抗化を図り、下層プラグ１５にタングステンを使用することで、銅がシリコン基板１側に拡散するのを防止してトランジスタの電気的特性を良好な状態に保持することができる。
【００１８】
より具体的には、半導体装置のデザインルールが６５ｎｍ世代から４５ｎｍ世代に微細化が進むと、タングステン膜のみで作られたコンタクトプラグの抵抗値は２倍程度に上昇する。この抵抗値の上昇分を抑えるにはコンタクトプラグの材料の抵抗を半減しなければならず、そのためにはタングステン膜の高さはコンタクトホールの１／３以下程度にする必要がある。ただし、タングステン膜の膜厚を５０ｎｍ程度以上に確保することで、上層プラグ１６の銅がシリコン基板１側に拡散するのを防止することができる。さらに、製造上においては、コンタクトホール１３内に銅を埋め込む際に、先に下層プラグ１５が形成されていることで、アスペクト比を低減でき、ボイドを発生させることなく容易にコンタクトプラグ１４を形成することができる。
【００１９】
また、上記構成によればコンタクトホール１３内の大部分を銅（Ｃｕ）材料（バルク材料での比抵抗＝１．７μΩｃｍ）からなる上層プラグ１６で構成したので、従来のタングステン（Ｗ）材料のみで形成された場合のコンタクトプラグ抵抗の１／２〜１／４まで低抵抗化が可能となった。
上層プラグ１６と下層プラグ１５との間にバリアメタル層１６ａを設けているので、上層プラグ１６の銅（Ｃｕ）と下層プラグ１５のタングステン（Ｗ）とが合金を形成するのを防止することができる。
【００２０】
次に、上記構成の製造工程について図２ないし図６を参照して説明する。
図２はコンタクトホール１３ａおよび溝１３ｂを形成する前までの工程を経た状態を示している。この状態に至るまでの工程を簡単に述べる。シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、ゲート電極ＳＧを構成する多結晶シリコン膜５を成膜する。
【００２１】
次に、ＲＴＰ等で酸化処理を行いゲート電極ＳＧの側壁部にシリコン酸化膜９を形成する。続いて、イオン注入処理によりソース／ドレイン領域７を形成し、さらにゲート電極ＳＧの多結晶シリコン膜５の上部とソース／ドレイン領域７の表面の一部を露出させる加工をしてコバルト膜を成膜し、熱処理を行ってコバルトシリサイド（ＣｏＳｉ２）層６、８を形成する。この後、コンタクトホール１３ａを形成する際のエッチングストッパーとしてのシリコン窒化膜１０をゲート電極ＳＧおよびシリコン基板１の表面部分を覆うように形成する。さらにシリコン酸化膜１１としてＢＰＳＧ膜を成膜し、平坦化処理などを経た後、ＴＥＯＳ膜などのシリコン酸化膜１２を形成して図２に示す状態に至る。
【００２２】
次に、フォトリソグラフィ処理により、図３に示すように、シリコン酸化膜１２中に溝１３ｂを形成すると共にシリコン酸化膜１１中にコンタクトホール１３ａを形成する。コンタクトホール１３ａは、ＲＩＥ（reactive ion etching）法によりシリコン酸化膜１１をエッチングする条件で選択比を高くしシリコン窒化膜１０をエッチングストッパーとしてエッチングする。シリコン窒化膜１０が露出したら、エッチング条件を変えてシリコン窒化膜１０の選択比を高くしてエッチングし、コバルトシリサイド層８を露出させる。
【００２３】
次に、図４に示すように、後に成膜される下層プラグ１５と密着性を高めると共に、タングステンとシリコン基板１との反応を防止するためのバリアメタル層１５ａを、コンタクトホール１３ａおよび溝１３ｂの内周壁面を覆うように形成する。バリアメタル層１５ａは、例えばＩＭＰ（ionized metal plasma）−チタン（Ｔｉ）／ＭＯＣＶＤ（metal organic chemical vapor deposition）−窒化チタン（ＴｉＮ）膜を形成し、５５０℃のフォーミングガス（窒素（Ｎ２）／水素（Ｈ２）混合ガス）を用いてアニールを行うことで形成する。
【００２４】
次いで、図５に示すように、ＣＶＤ−タングステン（Ｗ）膜１５ｂを、コンタクトホール１３ａと溝１３ｂを埋め込むように全面に成膜する。この後、図６に示すように、ＲＩＥ法を用いた全面エッチングにより、タングステン膜１５ｂおよびバリアメタル層１５ａをコンタクトホール内の１／３程度の高さになるまでエッチングする。
【００２５】
次に、露出しているコンタクトホール１３ａの内周壁面および溝１３ｂの内周壁面を覆うように、上層プラグ１６のバリアメタル層１６ａおよび層間配線２８のバリアメタル層２８ａとしてタンタル（Ｔａ）層もしくは窒化タンタル（ＴａＮ）層（Ｔａ（Ｎ）層）とＣｕシードをＰＶＤ（physical vapor deposition）法により成膜する。この後、めっき法によりＣｕ層をコンタクトホール１３ａ内、溝１３ｂ内を含むシリコン基板１全面に堆積させる。熱処理を行った後、ＣＭＰ法により溝１３ｂの外、シリコン酸化膜１２の上部に堆積されているＣｕ層、Ｔａ（Ｎ）層１６ａを研磨して、図１に示す溝１３ｂおよびコンタクトホール１３ａ内部の半分以上をＣｕ層で充填した低抵抗のコンタクトプラグ１４および層間配線２８が完成する。
【００２６】
上記したような製造工程を採用しているので、上層プラグ１６の形成工程においては、既にコンタクトホール１３ａ内に下層プラグ１５が埋め込み形成された状態であるから、コンタクトホール１３ａのアスペクト比を小さくすることができ、埋め込みに対する難易度が下がり、ボイドの発生も抑制して埋め込みをすることができる。
【００２７】
（第２の実施形態）
図７は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、コンタクトプラグ１４に代えてコンタクトプラグ１７を設ける構成としたところである。コンタクトプラグ１７は、構造的にはコンタクトプラグ１４と同じであり、用いている材料が異なる。
【００２８】
コンタクトプラグ１７の下層プラグ１５は、第１の実施形態と同じタングステン（Ｗ）層を用いており、上層プラグ１８は、低抵抗材料である銅合金としてアルミニウム−銅合金（ＡｌＣｕ）層を用いている。バリアメタル層１８ａとして、チタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／チタン（Ｔｉ）層の３層構造の膜をＰＶＤ法で形成し、次いで、ＭＯＣＶＤ−アルミニウム（Ａｌ）をライナーとして形成した後に、約４００℃で基板を加熱しながらＰＶＤ法でＡｌＣｕ合金を成膜して埋め込んでいる。この後、ＣＭＰ法でデュアルダマシン構造を実現している。
【００２９】
（第３の実施形態）
図８および図９は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、ゲート電極ＳＧのコバルトシリサイド層６側にもコンタクトホール１９ａを形成してコンタクトプラグ２０を設ける構成としたところである。図８に示す構成では、図示の関係上ソース／ドレイン領域７のコンタクトプラグ１４とゲート電極ＳＧのコンタクトプラグ２０とが隣接する位置で示しているが、両コンタクトプラグ１４、２０が離れた位置に形成される構成の場合でも良く、両者が同じプロセスで形成されるところが特徴である。
【００３０】
ゲート電極ＳＧの上部のコバルトシリサイド層６に電気的に接続するコンタクトプラグ２０は、コンタクトプラグ１４の上層プラグ１６と同じ構成で、バリアメタル層２１ａとしてタンタル（Ｔａ）層もしくは窒化タンタル（ＴａＮ）層（Ｔａ（Ｎ）層）をコンタクトホール１９の底面および側壁部を覆い、その内部に導体層として銅（Ｃｕ）が埋め込み形成されている。
【００３１】
次に、上記構成の製造工程について説明する。第１の実施形態で説明した工程と略同じであるが、図５のようにコンタクトホール１３ａおよび溝１３ｂを形成する際に、図９に示すように、同時にゲート電極ＳＧのコンタクトホール１９ａおよび層間配線用の溝１３ｂも形成する。この後、前述同様にしてコンタクトホール１３ａ、溝１３ｂ、コンタクトホール１９ａおよび溝１３ｂの内周壁面にバリアメタル層１５ａ、２１ａを形成する。バリアメタル層１５ａ、２１ａは、ＩＭＰ−Ｔｉ／ＭＯＣＶＤ−ＴｉＮ膜を形成し、５５０℃のフォーミングガス（Ｎ２／Ｈ２）混合ガス）を用いてアニールを行うことで形成する。この後、前述同様にタングステン膜１５ｂをコンタクトホール１３ａ、溝１３ｂ、コンタクトホール１９ａおよび溝１３ｂ内に形成する。
【００３２】
次に、図１１に示すように、ＲＩＥ法を用いた全面エッチングにより、タングステン膜１５ｂを、シリコン基板１の表面より高くかつゲート電極ＳＧの上面の高さより低い、コンタクトホール内の１／３程度の高さになるまでエッチングする。このとき、ゲート電極ＳＧ側のコンタクトホール１９ａの深さはコンタクトホール１３よりも浅いので、エッチングが進行してタングステン膜１５ｂが薄くなるとコンタクトホール１９内のタングステン膜１５ｂは全てエッチングにより剥離される。以下、同様の工程を経ることにより、図８の構成を得ることができる。
【００３３】
上記したような製造工程を採用しているので、上層プラグ１６の形成工程においては、既にコンタクトホール１３ａ内に下層プラグ１５が埋め込み形成された状態であるから、コンタクトホール１３ａのアスペクト比を小さくすることができ、埋め込みに対する難易度が下がり、ボイドの発生も抑制して埋め込みをすることができる。
【００３４】
（第４の実施形態）
図１０ないし図１３は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところはコンタクトプラグ１４に代えてコンタクトプラグ２２を設ける構成としたところである。図１０に示すように、構成上ではコンタクトプラグ２２の下層プラグ１５ｃは、第１の実施形態と同じタングステン（Ｗ）膜から形成されているが、バリアメタル層を設けずに直接ソース／ドレイン領域７に直接接触するように設けられている。電気的には略同じ特性を得ることができるが、この実施形態で示すコンタクトプラグ２２は第１の実施形態とは異なる製造工程で形成されている。
【００３５】
上記構成の製造工程は、第１の実施形態と同様の製造工程を経て図１１に示す状態から、コンタクトホール１３ａおよび溝１３ｂを形成して図１２に示す状態とする。
図１２の状態においては、コンタクトホール１３ａの底部のみにシリコン基板１のソース／ドレイン領域７が露出していて他の部分がシリコン酸化膜１１、１２などの絶縁膜で覆われている。この状態においては、導電層部のみに選択的にタングステン膜を成長させる技術（選択ＣＶＤ−Ｗ法）を適用することができるので、この選択ＣＶＤ−Ｗ法を用いて、図１２に示すように、コンタクトホール１３ａの底部のみに選択的にＷ膜を所定の膜厚だけ成長させる。膜厚は例えばコンタクトホール１３ａの深さの１／３以下程度で且つ５０ｎｍ程度としている。この選択ＣＶＤ−Ｗ法を用いることで、バリアメタル層の形成工程や、アニール工程あるいはタングステン膜をエッチングすることによりコンタクトホール１３ａの底部にのみ残す工程を省略することができ、コスト削減できる。
【００３６】
次いで、図１０に示すように、上層プラグ１６に使用する銅（Ｃｕ）のバリアメタル１６ａとしてＡＬＤ（atomic layer deposition）−ルテニウム（Ｒｕ）層（ＡＬＤ−Ｒｕ層）と、次いでシードを用いないダイレクトめっき法により銅をルテニウム層上に直接成膜させ、コンタクトホール１３ａおよび溝１３ｂ内を含むウエハ全面に堆積させる。その後熱処理を行い、ＣＭＰ法により溝１３ｂ外に堆積されている銅層、ルテニウム層を研磨して溝１３ｂおよびコンタクトホール１３ａの半分以上を銅で充填された上層プラグ１６を形成し、低抵抗コンタクト・配線を得る。
【００３７】
この実施形態では、銅のバリアメタル層１６ａとして、ＡＬＤ法による薄膜ルテニウム層を用いるとともに銅シードの必要のないダイレクトめっき法を用いたのでより微細化に対応させることができる。これによりＰＶＤ法を用いたバリアメタル層、銅シード形成を行う方法よりも銅めっき前のコンタクトホール１３ａの開口径を広くとれるため、微細なコンタクトホールに適用する場合にも銅の埋め込みが可能になる。
【００３８】
（第５の実施形態）
図１４は本発明の第５の実施形態を示すもので、第４の実施形態と異なるところは、コンタクトプラグ２３と層間配線２５を別々に構成したところである。第４の実施形態では、コンタクトホール１３ａと溝１３ｂに同時に銅層を形成し、コンタクトプラグ２２および層間配線を形成するいわゆるデュアルダマシン法を用いた製造方法であったのに対して、第５の実施形態では、コンタクトホール１３ａ部分に下層プラグ１５、上層プラグ２４を形成する工程と、溝１３ｂ内に層間配線２５を形成する工程を用いている。
【００３９】
図１４において、下層プラグ１５は、バリアメタル層を設けずに、タングステン膜を選択的に形成している。上層プラグ２４は、バリアメタル層２４ａとしてチタン（Ｔｉ）層／窒化チタン（ＴｉＮ）層／チタン（Ｔｉ）層の３層構造の膜を用い、その内側にアルミニウム膜あるいはアルミニウム−銅合金膜により形成されたものである。溝１３ｂ部に形成する層間配線プラグ２５は、バリアメタル層２５ａとしてＴａ（Ｎ）層を用い、その内側に銅（Ｃｕ）を埋め込んで形成したものである。
【００４０】
上記構成の製造工程においては、シングルダマシン法を２回に分けて実施し、コンタクトプラグ２３および層間配線２５を形成する。１回目のシングルダマシン工程では、まず、シリコン酸化膜１１を形成した後にコンタクトホール１３ａおよび溝１３ｂを形成し、この状態で第４の実施形態と同様にしてタングステン膜を選択成長法により形成し、この後バリアメタル層２４ａを形成してからアルミニウムあるいはアルミニウム−銅合金膜を埋め込み、ＣＭＰ法によりコンタクトホール１３ａ内に上層プラグ２４を形成する。２回目のシングルダマシン工程では、シリコン酸化膜１２を形成し、これに層間配線用の溝１３ｂを形成し、バリアメタル層２５ａ、銅層を成膜してＣＭＰ法により溝１３ｂ内に層間配線２５を形成する。
【００４１】
この実施形態では、シングルダマシン工程を２回に分けて実施するので、デュアルダマシン法に比べ、埋め込み時のアスペクト比が小さくなるため微細な構造にもボイド無く埋め込み可能となる。なお、本実施形態ではコンタクトホール１３ａに埋め込む部材としてタングステンとアルミニウムまたはアルミニウム−銅合金を用いているが、これらに代えて銅を埋め込んでもよい。また、層間配線２５用の材料としてアルミニウムまたはアルミニウム−銅合金の埋め込み配線を用いることもできるし、ＲＩＥ法を用いた従来のＡｌ−ＲＩＥ配線で形成することもできる。
【００４２】
（第６の実施形態）
図１５および図１６は本発明の第６の実施形態を示すもので、この実施形態は、第４の実施形態に第３の実施形態の構成を適用したものである。すなわち、図１５に示すように、コンタクトプラグ２０と同じ構成のコンタクトプラグ２６をゲート電極ＳＧに対応して設けた構成である。ゲート電極ＳＧのコンタクトプラグ２６は、第４の実施形態の場合と異なり、タングステン層から構成される下層プラグ２７とバリアメタル層２１ａおよび銅層からなる上層プラグ１９を備えている。
【００４３】
上記構成の製造工程においては、図１６に示すように、コンタクトホール１３ａ、１９ａおよび溝１３ｂ、１９ｂを形成した後に、選択ＣＶＤ−Ｗ法を用いて、コンタクトホール１３ａ、１９ａ内のみに選択的にＷ膜を所定の膜厚だけ成長させる。これにより、各コンタクトホール１３ａ、１９ａ内に下層プラグ１５ｃ、２７が形成される。この後、バリアメタル層１６ａ、２１ａを形成し、銅層を形成した後、ＣＭＰ法によりコンタクトホール１３ａ、１９ａ内および溝１３ｂ、１９ｂに上層プラグ１６、１９および層間配線２１、２８を形成する。
【００４４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
第１の実施形態では、ゲート電極ＳＧの上部およびソース／ドレイン領域７に形成するシリサイド層として、コバルトシリサイド層６、８の場合で説明したが、これ以外に、ニッケルシリサイド（ＮｉＳｉ）層などを用いることも可能である。
【００４５】
また、ゲート電極ＳＧの上部およびソース／ドレイン領域７の双方に同時にコバルトシリサイド層６、８を形成するいわゆるサリサイド（saliside）としているが、サリサイドは必須構成ではなく、一方のみにシリサイド層を形成する構成に適用することもできるし、自己整合的に形成するシリサイド以外の場合にも適用することが可能である。
【００４６】
ＣＶＤ−タングステン（Ｗ）膜１５ｂを、ＲＩＥ法で全面エッチングする工程では、エッチングを行う前にＣＭＰ法により層間配線層上まで研磨してから、ＲＩＥ法によるエッチングを行っても良い。また下層プラグ１５のタングステン（Ｗ）の密着層となるバリアメタル層１５ａのＴｉ／ＴｉＮ層は下層プラグ１５とともにエッチングしても、溝１３ｂ内やコンタクトホール１３ａの側壁に残してもどちらでもよい。
【００４７】
下層プラグ１５のタングステン（Ｗ）層の膜厚は、上記実施形態では５０ｎｍとしたが、この膜厚が下限値を示すものではなく、上層プラグ１６の銅がシリコン基板１に拡散をするのを防止できる膜厚であればさらに薄くすることもできる。
【００４８】
本発明は、ＮＡＮＤ型フラッシュメモリ装置、ＮＯＲ型フラッシュメモリ装置を含めた不揮発性半導体記憶装置や、ロジック系の半導体装置あるいはコンタクトプラグを有する半導体装置全般に適用することができる。
【００４９】
第２の実施形態では、ＡｌＣｕ層の埋め込みに、ＭＯＣＶＤ−ＡｌとＰＶＤ−Ａｌの２ｓｔｅｐ埋め込みを行ったが、ＭＯＣＶＤ−Ａｌの代わりに、ＬＴＳ（Long throw sputtering）の様なＤｉｒｅｃｔｉｏｎａｌ ＰＶＤ法を用いた２ステップＰＶＤ法で埋め込む方法や、ＭＯＣＶＤ−Ａｌのみですべて埋め込む方法を用いても良い。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態を示す半導体装置の断面図
【図２】製造工程の一段階における模式的な縦断面図（その１）
【図３】製造工程の一段階における模式的な縦断面図（その２）
【図４】製造工程の一段階における模式的な縦断面図（その３）
【図５】製造工程の一段階における模式的な縦断面図（その４）
【図６】製造工程の一段階における模式的な縦断面図（その５）
【図７】製造工程の一段階における模式的な縦断面図（その６）
【図８】本発明の第２の実施形態を示す半導体装置の断面図
【図９】製造工程の一段階における模式的な縦断面図
【図１０】本発明の第３の実施形態を示す半導体装置の断面図
【図１１】製造工程の一段階における模式的な縦断面図（その１）
【図１２】製造工程の一段階における模式的な縦断面図（その２）
【図１３】製造工程の一段階における模式的な縦断面図（その３）
【図１４】本発明の第４の実施形態を示す半導体装置の断面図
【図１５】本発明の第５の実施形態を示す半導体装置の断面図
【図１６】製造工程の一段階における模式的な縦断面図
【符号の説明】
【００５１】
図面中、１はシリコン基板（半導体基板）、７はソース／ドレイン領域（不純物拡散領域）、１１、１２はシリコン酸化膜（絶縁膜）、１３ａはコンタクトホール、１３ｂは溝、１４、１７、２０、２６はコンタクトプラグ、１５は下層プラグ（第１の導体層）、１６、１８、２４は上層プラグ（第２の導体層）、１５ａ、１６ａ、１８ａはバリアメタル層である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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