(57)【要約】【課題】半導体素子の一面側の素子電極にヒートシンクブロックをはんだ接合してなる半導体装置において、素子電極に発生するクラックにより、半導体基板がダメージを受けるのを極力防止する。【解決手段】半導体基板１１の一面上に形成された素子電極１２と、その上に形成された保護膜１３と、保護膜１３の開口部１３ａから臨む素子電極１２の表面上に形成されたはんだ付け用電極１４とを有する半導体素子１を備え、半導体基板１１の一面側にヒートシンクブロック６を配置し、このブロック６とはんだ付け用電極１４とを、はんだ５を介して接合する。そして、半導体基板１１の一面側において開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、当該境界部で発生する素子電極１２のクラックの半導体基板１１側への進行を阻害するクラック防止膜１５を、素子電極１２と半導体基板１１との間に介在させている。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板（１１）と、前記半導体基板（１１）の一面上に形成された素子電極（１２）と、前記素子電極（１２）の上に形成された保護膜（１３）と、前記保護膜（１３）に形成された開口部（１３ａ）と、前記開口部（１３ａ）から臨む前記素子電極（１２）の表面上に形成されたはんだ付け用電極（１４）とを有する半導体素子（１、２）を備え、
前記半導体基板（１１）の一面側には取付部材（６）が配置されており、
前記半導体基板（１１）の一面側にて、前記取付部材（６）と前記はんだ付け用電極（１４）とを、はんだ（５）を介して接合してなる半導体装置において、
前記半導体基板（１１）の一面側において前記開口部（１３ａ）側に位置する前記保護膜（１３）の端部と前記はんだ付け用電極（１４）との境界部の下部では、当該境界部で発生する前記素子電極（１２）のクラックの前記半導体基板（１１）側への進行を阻害するクラック防止膜（１５）が、前記素子電極（１２）と前記半導体基板（１１）との間に介在されていることを特徴とする半導体装置。
【請求項２】
前記半導体素子（１、２）は、前記半導体基板（１１）における前記一面とは反対側に位置する他面側において、相手部材（３）にはんだ付けされていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体素子（１、２）にはガードリング（１６）が形成されており、前記クラック防止膜（１５）は、前記ガードリング（１６）を構成する酸化膜（１６ａ）と同じ材質により構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記はんだ（５）を介した前記半導体素子（１、２）と前記取付部材（６）との接合部、および、前記半導体素子（１、２）は、モールド樹脂（７）により封止されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一面にはんだ付け用の電極を有する半導体素子の当該一面側に取付部材をはんだ接合してなる半導体装置に関する。
【背景技術】
【０００２】
従来より、この種の半導体装置としては、半導体基板よりなる半導体素子の両面を放熱部材で挟み、半導体素子の各面と放熱部材との間をはんだ接合してなる両面放熱型の半導体装置が提案されている（たとえば、特許文献１参照）。
【０００３】
図８は、このような半導体装置における一般的なはんだ接合部の概略断面図である。半導体素子１は、ＩＧＢＴやＦＷＤなどであり、本体を構成する半導体基板１１を備えたものである。この半導体基板１１の一面上にはＡｌ（アルミニウム）などよりなる素子電極１２が形成されている。
【０００４】
そして、この素子電極１２の上にはポリイミドなどよりなる保護膜１３が形成されており、この保護膜１３には開口部１３ａが形成されている。さらに、この開口部１３ａから臨む素子電極１３の表面上には、Ｎｉ（ニッケル）メッキなどよりなるはんだ付け用電極１４が形成されている。
【０００５】
このような半導体素子１の一面すなわち半導体基板１１の一面側には、図示しない取付部材が配置されている。この取付部材は、たとえば上記特許文献１に記載されているような放熱部材としてのヒートシンクブロックなどである。そして、半導体基板１１の一面側にて、当該取付部材とはんだ付け用電極１４とは、はんだ５を介して接合されている。
【特許文献１】特開２００５−１１６９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、本発明者の検討によれば、上記図８に示したような半導体装置においては、パワーサイクルや冷熱サイクル等の応力により、半導体基板１１の一面側における開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部において、素子電極１２にクラックＫが発生しやすいことがわかった。
【０００７】
そして、このクラックＫが半導体基板１１側へ進行し、半導体基板１１まで到達すると、クラックＫによって半導体基板１１にダメージが与えられることにより、リーク不良などの不具合を生じる可能性がある。
【０００８】
本発明は、上記問題に鑑みてなされたものであり、半導体基板の一面に素子電極を有し、該素子電極上に開口部を有する保護膜を形成するとともに該開口部内にはんだ付け用の電極を設けてなる半導体素子を備え、この半導体素子の一面側に取付部材をはんだ接合してなる半導体装置において、保護膜の端部とはんだ付け用電極との境界部にて素子電極に発生するクラックにより、半導体基板がダメージを受けるのを極力防止することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、取付部材（６）とはんだ（５）を介して接合される半導体基板（１１）の一面側において、保護膜（１３）の開口部（１３ａ）側に位置する保護膜（１３）の端部とはんだ付け用電極（１４）との境界部の下部では、当該境界部で発生する素子電極（１２）のクラックの半導体基板（１１）側への進行を阻害するクラック防止膜（１５）を、素子電極（１２）と半導体基板（１１）との間に介在させたことを特徴とする。
【００１０】
それによれば、保護膜（１３）の端部とはんだ付け用電極（１４）との境界部にて素子電極（１２）に発生するクラックが半導体基板（１１）に進行するのを、クラック防止膜（１５）によって抑制できるため、当該クラックにより半導体基板（１１）がダメージを受けるのを極力防止することができる。
【００１１】
ここで、半導体素子（１、２）は、半導体基板（１１）における一面とは反対側に位置する他面側において、相手部材（３）にはんだ付けされていてもよい。このように、半導体素子（１、２）の両面にそれぞれ取付部材（６）および相手部材（３）が接続された両面はんだ付け構成の半導体装置において、本発明は有効である。
【００１２】
また、半導体素子（１、２）にガードリング（１６）が形成されている場合、クラック防止膜（１５）は、ガードリング（１６）を構成する酸化膜（１６ａ）と同じ材質により構成されているものにできる。
【００１３】
それによれば、半導体素子（１、２）にガードリング（１６）を形成するときに、その酸化膜（１６ａ）の形成工程を利用してクラック防止膜（１５）を形成することが可能になる。
【００１４】
また、上記各構成においては、はんだ（５）を介した半導体素子（１、２）と取付部材（６）との接合部、および、半導体素子（１、２）は、モールド樹脂（７）により封止されていてもよい。
【００１５】
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
【００１７】
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置１００の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は（ａ）の上方から見た概略平面図、（ｃ）は（ａ）の下方から見た概略平面図である。また、図１において、（ａ）は、（ｂ）中のＡ−Ａ線に沿った概略断面図であるとともに（ｃ）中のＢ−Ｂ線に沿った概略断面図である。
【００１８】
また、図２は、この図１中に示される半導体装置１００におけるモールド樹脂７内の各部の平面配置構成を示す図である。この半導体装置１００は、たとえば自動車などの車両に搭載され、車両用電子装置を駆動するための装置として適用されるものである。
【００１９】
図１、図２に示されるように、本半導体装置１００は、平面的に配置された２個の半導体素子１、２を備える。
【００２０】
本例では、第１の半導体素子１はＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）１であり、第２の半導体素子２は、ＦＷＤ（フライホイールダイオード）２である。なお、図１（ａ）においては、第１の半導体素子１に沿った断面が示されているが、第２の半導体素子２に沿った本半導体装置１００の断面形状も実質的に同様である。
【００２１】
そして、これら両半導体素子１、２の両面は、当該半導体素子１、２の電極および放熱部材として機能する一対の金属板３、４にて挟まれている。これら金属板３、４は、銅合金もしくはアルミ合金等の熱伝導性および電気伝導性に優れた金属板によって構成されている。
【００２２】
ここで、一対の金属板３、４は、半導体素子１、２を挟むように対向して配置されているが、図１（ａ）において、一対の金属板３、４のうち下側に位置する金属板３を、第１の金属板３とし、上側に位置する金属板４を、第２の金属板４とする。
【００２３】
そして、両半導体素子１、２の下面と第１の金属板３の内面との間は、はんだ５によって電気的・熱的に接続されている。また、両半導体素子１、２の上面と第２の金属板４の内面との間には、両金属板３、４と同様の材質からなるヒートシンクブロック６が介在している。なお、本実施形態において、半導体素子１、２の上面、下面とは、図１（ａ）における上下関係に基づいたものとする。
【００２４】
ここで、ヒートシンクブロック６は半導体装置１００における取付部材として構成されている。そして、各半導体素子１、２の上面とヒートシンクブロック６との間、および、ヒートシンクブロック６と第２の金属板４の内面との間は、はんだ５によって電気的・熱的に接続されている。
【００２５】
ここで、はんだ５としては、特に限定されるものではないが、鉛フリーはんだなどが用いられる。たとえば、鉛フリーはんだとしては、Ｓｎ−Ａｇ−Ｃｕ系はんだやＳｎ−Ｎｉ−Ｃｕ系はんだ等を採用することができる。
【００２６】
そして、図１、図２に示されるように、本実施形態の半導体装置１００においては、半導体素子１、２を挟み込んだ一対の金属板３、４が、モールド樹脂７にて封止されている。このモールド樹脂７はエポキシ系樹脂などからなり、型成形によって形成されたものである。こうして、はんだ５を介した半導体素子１、２とヒートシンクブロック６との接合部、および、両半導体素子１、２は、モールド樹脂７により封止されている。
【００２７】
また、図１に示されるように、一対の金属板３、４のそれぞれにおいて、半導体素子１、２と対向する内面とは反対側の外面３ａ、４ａが、モールド樹脂７から露出している。これにより、本半導体装置１００は、第１および第２の半導体素子１、２の両面のそれぞれにて、第１の金属板３、第２の金属板４を介した放熱が行われる両面放熱型の構成となっている。
【００２８】
図示しないが、このモールド樹脂７から露出する放熱面３ａ、４ａには、それぞれ冷却部材を密着して放熱を促進できるようになっている。このような冷却部材としては、通常、内部に冷却水が流通可能なアルミや銅などの部材が使用される。
【００２９】
また、一対の金属板３、４は、導電性接合部材５やヒートシンクブロック６を介して、両半導体素子１、２の各面における電極に電気的に接続されている。ここで、図３は、両半導体素子１、２の上面の電極構成を示す図である。
【００３０】
すなわち図３（ａ）はＩＧＢＴ１、図３（ｂ）はＦＷＤ２におけるそれぞれヒートシンクブロック６と接合される上面の電極構成を示している。なお、図３では、便宜上ハッチングを施してあるが、これらハッチングは、各半導体素子１、２の一面における電極や当該電極の下部に位置する構成要素の識別の容易化を図るためのものであり、断面を示すものではない。
【００３１】
まず、ＩＧＢＴ１の上面については、図３（ａ）に示されるように、温度センスカソード電極１ａ、温度センスアノード電極１ｂ、ＩＧＢＴ１のゲート電極１ｃ、ＩＧＢＴ１の複数個のエミッタ電極１０、電流センス電極１ｄ、ケルビンエミッタ電極１ｅが設けられている。
【００３２】
これら各電極１ａ〜１ｅはＡｌ（アルミニウム）などにより構成されている。また、複数個のエミッタ電極１０は、後述する図４に示されるように、素子電極１２とその上のはんだ付け用電極１４との積層構成よりなり、図３（ａ）では、エミッタ電極１０における表層側のはんだ付け用電極１４の外形が示されている。
【００３３】
温度センスカソード電極１ａ、温度センスアノード電極１ｂは、それぞれＩＧＢＴ１上に設けられている図示しない温度センスダイオードのカソード電極およびアノード１ｂとなるもので、ＩＧＢＴ１の温度検出を行うためのものである。また、電流センス電極１ｄは、ＩＧＢＴ１に流れる電流の異常を検出するもので、ケルビンエミッタ１ｅは、ＩＧＢＴ１のエミッタ側の検査用電極である。
【００３４】
また、ＦＷＤ２の上面については、図３（ｂ）に示されるように、ＦＷＤ２のアノード電極２０が設けられている。このアノード電極２０の断面構成はＩＧＢＴ１のエミッタ電極１０と同様の構成である。図３（ｂ）では、アノード電極２０における表層側のはんだ付け用電極１４の外形が示されている。
【００３５】
これら図３に示される各半導体素子１、２の上面の電極１ａ〜１ｅ、１０、２０のうちＩＧＢＴ１のエミッタ電極１０およびＦＷＤ２のアノード電極２０は、それぞれヒートシンクブロック６とはんだ５を介して接合されるものであり、それ以外の電極１ａ〜１ｅは、後述する制御端子８ａ〜８ｅとワイヤボンディングにより接続される。
【００３６】
また、ＩＧＢＴ１における図３（ａ）の面とは反対側の面、すなわちＩＧＢＴ１の下面には、図示しないが、コレクタ電極が当該面の略全面に形成されており、このコレクタ電極と第１の金属板３とが、はんだ５を介して接合されている（図１（ａ）参照）。このコレクタ電極は、たとえば、Ａｌの上にＴｉ層、Ｎｉ層、Ａｕ層がスパッタにより積層形成されたＴｉ／Ｎｉ／Ａｕ膜とすることができる。
【００３７】
一方、ＦＷＤ２における図３（ｂ）の面とは反対側の面には、図示しないが、ＦＷＤ２のカソード電極が当該面の略全面に形成されており、このカソード電極と第１の金属板３とが、はんだ５を介して接合されている。このＦＷＤ２のカソード電極は、たとえば、Ｔｉ／Ｎｉ／Ａｕ膜とすることができる。
【００３８】
ここで、図１、図２に示されるように、半導体装置１００においては、半導体素子１、２と電気的に接続された複数の端子３ｂ、３ｃ、４ｂ、８ａ〜８ｅが設けられており、これら各端子は、その一部がモールド樹脂７から露出するように、モールド樹脂７に封止されている。
【００３９】
本例では、一対の金属板３、４において第１の金属板３、第２の金属板４は、それぞれ、ＩＧＢＴ１の上記コレクタ電極の取り出し電極およびＦＷＤ２の上記カソード電極の取り出し電極、ＩＧＢＴ１のエミッタ電極１０およびＦＷＤ２のアノード電極２０（図３参照）の取り出し電極となるものである。
【００４０】
そして、上記各端子のうちコレクタリード３ｂおよびコレクタセンス３ｃは、第１の金属板３と一体に成形されたものであり、第１の金属板３の端面からモールド樹脂７の外側に突出して露出している。コレクタリード３ｂは、ＩＧＢＴ１の上記コレクタ電極と外部とを接続するための端子であり、コレクタセンス３ｃは、ＩＧＢＴ１の上記コレクタ電極の検査用端子である。
【００４１】
また、エミッタリード４ｂは、第２の金属板４と一体に成形されたものであり、第２の金属板４の端面からモールド樹脂７の外側に突出して露出している。このエミッタリード４ｂは、ＩＧＢＴ１のエミッタ電極１０（上記図３（ａ）参照）と外部とを接続するための端子である。
【００４２】
また、図１、図２に示されるように、上記各端子のうち金属板３、４とは別体の導体部材としてのリードフレーム８からなる端子８ａ〜８ｅは、モールド樹脂７の内部にて、ＩＧＢＴ１の周囲に設けられている制御端子８ａ〜８ｅである。このリードフレーム８は、銅や４２アロイなどの通常のリードフレーム材料からなる。
【００４３】
これら制御端子８ａ〜８ｅは、モールド樹脂７からの突出先端部が図示しない回路基板に接続されるようになっている。そして、ＩＧＢＴ１は、図２に示されるように、ヒートシンクブロック６側の面にてボンディングワイヤ９を介して、制御端子８ａ〜８ｅと電気的に接続されている。
【００４４】
具体的に、本例では、制御端子８ａ〜８ｅは、上記温度センスカソード電極１ａと接続された温度センスカソード端子８ａ、上記温度センスアノード電極１ｂと接続された温度センスアノード端子８ｂ、上記ＩＧＢＴ１のゲート電極１ｃと接続されたゲート端子８ｃ、上記電流センス電極１ｄと接続された電流センス端子８ｄ、上記ケルビンエミッタ電極１ｅと接続されたケルビンエミッタ端子８ｅからなる。
【００４５】
このように、本実施形態の各端子は、金属板３、４とは別体のリードフレーム８からなる制御端子８ａ〜８ｅと、金属板３、４と一体に設けられた端子３ｂ、３ｃ、４ｂとを備えている。
【００４６】
また、上記取付部材としてのヒートシンクブロック６は、このＩＧＢＴ１と制御端子８ａ〜８ｅとの間のワイヤボンディングを行うにあたって、ボンディングワイヤ９の高さを維持するために、ＩＧＢＴ１のワイヤボンディング面と第２の金属板４との間の高さを確保している。
【００４７】
このように、本実施形態の半導体装置１００は、半導体素子１、２の両面にそれぞれ取付部材としてのヒートシンクブロック６および相手部材としての第１の金属板３が接続された両面はんだ付けの構成となっている。そして、本半導体装置１００においては、半導体素子１、２におけるヒートシンクブロック６との接合面における電極構成に工夫を施している。
【００４８】
図４は、本半導体装置１００において、ＩＧＢＴ１における上面すなわちヒートシンクブロック６との接合面側の部分断面図であり、図３（ａ）中のＣ−Ｃ一点鎖線に沿った部分におけるエミッタ電極１０の断面図である。なお、ＦＷＤ２におけるヒートシンクブロック６との接合面側の電極構成、すなわち、上記図３（ｂ）中のＤ−Ｄ一点鎖線に沿ったアノード電極２０の部分断面構成も、この図４と実質的に同様である。
【００４９】
ＩＧＢＴ１は、シリコン半導体などよりなる半導体基板１１を本体としており、上記図１〜図３に示されるように矩形板状のものである。ＩＧＢＴ１における上記接合面側となる半導体基板１１の一面には、この素子電極１２が形成されている。
【００５０】
この素子電極１２は、半導体基板１１に形成された図示しない素子部と電気的に接続されている。この素子電極１２は、蒸着やスパッタ等の物理的気相成長法（ＰＶＤ）により形成されたＡｌ（アルミニウム）よりなる膜であり、例えば、膜厚は５μｍ程度とすることができる。
【００５１】
この素子電極１２の上には、電気絶縁性材料からなる保護膜１３が形成されている。この保護膜１３は、厚さ１０μｍ程度のものであり、例えばポリイミド系樹脂等の電気絶縁性材料よりなる。このような保護膜１３は、たとえばスピンコート法により成膜することができる。
【００５２】
また、この保護膜１３には、素子電極１２の表面を開口させる開口部１３ａが形成されている。この開口部１３ａは、例えばフォトリソグラフ技術を用いたエッチングを行うことにより形成することができる。
【００５３】
そして、開口部１３ａから臨む素子電極１２の表面上には、はんだ付け用電極１４が形成されている。このはんだ付け用電極１４は、厚さ５μｍ〜１０μｍ程度のメッキにより形成された膜であり、例えば、Ｎｉメッキ膜やＮｉ−Ｐのメッキ膜等を採用することができる。
【００５４】
なお、これらＩＧＢＴ１の上面およびＦＷＤ２の上面における保護膜１３、保護膜１３の開口部１３ａ、およびはんだ付け用電極１４の平面形状は、上記図３に示される。図３では、はんだ付け用電極１４の表面に点ハッチングを施してある。保護膜１３の開口部１３ａ内に、はんだ付け用電極１４が形成されており、実質的に、開口部１３ａとはんだ付け用電極１４との平面形状は同一である。
【００５５】
このように、本実施形態では、ＩＧＢＴ１における複数個のエミッタ電極１０およびＦＷＤ２におけるアノード電極２０は、素子電極１２とその上のはんだ付け用電極１４との積層膜として構成されている。そして、各半導体素子１、２は、はんだ付け用電極１４においてはんだ５を介して、取付部材としてのヒートシンクブロック６に電気的・機械的に接合されている。
【００５６】
ここで、図３、図４に示されるように、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側においては、保護膜１３の開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられている。
【００５７】
このクラック防止膜１５は、当該境界部で発生する素子電極１２のクラックの半導体基板１１側への進行を阻害する機能を有するものであり、素子電極１２とは異なる材質より構成されたものである。そして、クラック防止膜１５は、素子電極１２と半導体基板１１との間に介在されている。
【００５８】
本実施形態では、図３、図４に示されるように、半導体素子１、２の外周端部において保護膜１３の下には、ガードリング１６が形成されている。このガードリング１６は一般的なものであり、半導体素子１、２の耐圧を確保するためのものである。
【００５９】
そして、本実施形態では、クラック防止膜１５は、このガードリング１６を構成する酸化膜１６ａと同じ材質により構成されており、この場合の厚さはたとえば１．５μｍ程度である。具体的には、クラック防止膜１５は、熱酸化膜を下地としてその上にＰＳＧやＢＰＳＧが積層された酸化膜よりなる。
【００６０】
また、本実施形態のクラック防止膜１５およびガードリング１６の平面形状は、それぞれＩＧＢＴ１、ＦＷＤ２について、上記図３（ａ）、（ｂ）に示してある。図３では、クラック防止膜１５およびガードリング１６は、ともに透過して示すとともに斜線ハッチングを施してある。
【００６１】
この図３に示されるように、クラック防止膜１５は、はんだ付け用電極１４の外形線に沿って、保護膜１３の開口部１３ａ側に位置する保護膜１３の端部とはんだ付け用電極１４との境界部の下部に位置している。
【００６２】
また、クラック防止膜１５は、図４に示されるように、上記境界部を挟んではんだ付け用電極１４側と保護膜１３側との両方に広がる幅１５ａを有する。この幅１５ａは、あまり広いと、半導体基板１１と素子電極１２との十分な導通を阻害する恐れがあるため、たとえば１０μｍ程度以下が望ましい。
【００６３】
このクラック防止膜１５は、ガードリング１６を形成する時の酸化膜１６ａのフォト・エッチング工程において、当該酸化膜１６ａの一部を残すことで形成できる。そのため、本実施形態では、クラック防止膜１５を形成するために工程数が増えるという懸念は無くなる。
【００６４】
この図４に示されるような半導体素子１、２の電極構成、すなわち、ＩＧＢＴ１におけるエミッタ電極１０およびＦＷＤ２におけるアノード電極２０の形成方法について、述べる。
【００６５】
各素子部やガードリング１６などが形成された半導体基板１１に対して、当該電極１０、２０が形成される一面に、ガードリング１６の酸化膜１６ａを、熱酸化やスパッタなどにより形成する。
【００６６】
そして、この酸化膜１６ａをドライエッチングなどによりパターニングするが、このとき、ガードリング１６を構成する酸化膜１６ａと、クラック防止膜１５を構成する酸化膜とを残すようにする。これにより、ガードリング１６およびクラック防止膜１５が、半導体基板１１の一面に形成される。
【００６７】
次に、その上に、ＰＶＤなどにより素子電極１２を形成する。そして、この素子電極１２の上に保護膜１３をスピンコート法等を用いて形成し、フォトエッチング等により保護膜１３に開口部１３ａを形成する。
【００６８】
その後、この開口部１３ａから臨む素子電極１２の表面に、無電解メッキなどによりはんだ付け用電極１４を形成する。こうして、素子電極１２およびはんだ付け用電極１４より構成されるＩＧＢＴ１のエミッタ電極１０、および、ＦＷＤ２のアノード電極２０ができあがる。
【００６９】
その後、本実施形態では、このように各電極が形成された半導体素子１、２を、上記図１に示されるように、各金属板３、４およびヒートシンクブロック６に対して、はんだ５を介して接合するとともに、上記制御端子８ａ〜８ｅのワイヤボンディングを行い、これらをモールド樹脂７で封止する。これにより、本実施形態の半導体装置１００ができあがる。
【００７０】
このようにして製造された本実施形態の半導体装置１００においては、半導体素子１、２は、半導体基板１１と、半導体基板１１の一面上に形成された素子電極１２と、素子電極１２の上に形成された保護膜１３と、保護膜１３に形成された開口部１３ａと、開口部１３ａから臨む素子電極１２の表面上に形成されたはんだ付け用電極１４とを有するものとなっている。そして、このような半導体素子１、２における半導体基板１１の一面側に、取付部材としてのヒートシンクブロック６を、はんだ接合したものとなっている。
【００７１】
ところで、本実施形態によれば、ＩＧＢＴ１およびＦＷＤ２におけるヒートシンクブロック６とのはんだ接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５を設けている。
【００７２】
そして、このクラック防止膜１５は、素子電極１２と半導体基板１１との間に介在されているため、上記境界部にて素子電極１２に発生するクラックが半導体基板１１に向かって進行してきても、その進行は、クラック防止膜１５が障壁となることによって阻害される。
【００７３】
そのため、上記クラックは、半導体基板１１に到達しにくくなり、本実施形態によれば、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより半導体基板１１がダメージを受けるのを、極力防止することができる。
【００７４】
また、本実施形態では、各半導体素子１、２は、それぞれを構成する半導体基板１１における一面にて取付部材としてのヒートシンクブロック６にはんだ接合され、それとは反対側に位置する他面側において、はんだ５を介して相手部材としての第１の金属板３に接合されている。
【００７５】
本発明者の検討によれば、このように、半導体素子１、２の両面にてはんだ接合が行われている両面はんだ付けの構成の半導体装置において、特に上記図８に示したようなクラックの問題が発生しやすいことを確認している。そのため、本実施形態の半導体装置１００では、上記クラック防止膜１５を設けた構成は特に有効である。
【００７６】
（第２実施形態）
図５は、本発明の第２実施形態に係る半導体装置の要部を示す概略断面図であり、本実施形態の半導体装置におけるＩＧＢＴ１のヒートシンクブロック６との接合面側の部分断面図である。
【００７７】
なお、本実施形態においても、ＦＷＤ２におけるヒートシンクブロック６との接合面側の電極構成は、この図５と実質的に同様である。そして、本実施形態の半導体装置は、この図５に示される部分以外は、上記第１実施形態と同様のものにできる。ここでは、上記第１実施形態との相違点を中心に述べる。
【００７８】
本実施形態では、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられており、このクラック防止膜１５は、ガードリング１６を構成する酸化膜１６ａと同じ材質により構成されている。
【００７９】
ここで、本実施形態では、クラック防止膜１５をガードリング１６とは離れた位置に設けるのではなく、ガードリング１６を構成する酸化膜１６ａの端部を、そのままクラック防止膜１５として構成している。つまり、本実施形態では、ガードリング１６を構成する酸化膜１６ａとクラック防止膜１５とが一体に連続している構成となる。
【００８０】
この場合、ガードリング１６の端部を、保護膜１３の端部とはんだ付け用電極１４との境界部まで広げた構成とするか、もしくは、当該境界部がガードリング１６の端部に位置するように、上記ＩＧＢＴ１のエミッタ電極１０やＦＷＤ２のアノード電極２０のパターンを設計してやればよい。
【００８１】
そして、本実施形態においても、上記第１実施形態と同様に、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより、半導体基板１１がダメージを受けるのを極力防止することができる。また、ガードリング１６の形成において酸化膜１６ａを形成することにより、クラック防止膜１５も形成できるため、工程数が増えることはない。
【００８２】
（第３実施形態）
図６は、本発明の第３実施形態に係る半導体装置の要部を示す概略断面図であり、本実施形態の半導体装置におけるＩＧＢＴ１のヒートシンクブロック６との接合面側の部分断面図である。本実施形態において、ＦＷＤ２側の電極構成は、この図６と実質的に同様であり、図６に示される部分以外は、上記第１実施形態と同様のものにできる。
【００８３】
図６に示されるように、本実施形態においても、ＩＧＢＴ１におけるヒートシンクブロック６との接合面側、および、ＦＷＤ２におけるヒートシンクブロック６との接合面側において、保護膜１３の端部とはんだ付け用電極１４との境界部の下部に、クラック防止膜１５が設けられている。
【００８４】
ここで、本実施形態においては、上記第１実施形態のように、クラック防止膜１５がガードリング１６を構成する酸化膜１６ａと同じ材質により構成されたものではなく、当該酸化膜１６ａ以外の膜にて構成されたものとしている。
【００８５】
上述したように、クラック防止膜１５は、当該境界部で発生する素子電極１２のクラックの半導体基板１１側への進行を阻害する機能を有するものであり、素子電極１２とは異なる材質より構成されたものであればよい。
【００８６】
そこで、本実施形態では、クラック防止膜１５は、たとえば、ＴｉＮ（ニッケルナイトライド）などのバリアメタルやその他の金属（たとえば銅、金など）、あるいはポリイミドなどの樹脂、ＳｉＯ２などのセラミックなどよりなる膜により構成される。これらの膜の形成は、スパッタ、蒸着などの公知の成膜法により可能である。
【００８７】
なお、本実施形態のクラック防止膜１５の厚さや幅などの形状については、上記第１実施形態と同様のものにできる。そして、本実施形態においても、保護膜１３の端部とはんだ付け用電極１４との境界部にて素子電極１２に発生するクラックにより、半導体基板１１がダメージを受けるのを極力防止することができる。
【００８８】
（他の実施形態）
なお、上記各実施形態では、金属板３、４は、半導体素子１、２を挟むように対向して配置された一対のものからなり、一対の金属板３、４のそれぞれにおける半導体素子１、２の側とは反対側の面が、放熱面３ａ、４ａとしてモールド樹脂７の表面から露出している両面放熱型の半導体装置の例を示した。
【００８９】
そして、このような両面放熱型の半導体装置においては、一対の金属板３、４に挟まれる半導体素子としては、両面に配置される一対の金属板３、４を電極として用いることが可能なものであれば、上記したＩＧＢＴ１やＦＷＤ２でなくてもよい。また、半導体素子は１個でもよいし、３個以上でもよい。
【００９０】
また、上述したように、取付部材としてのヒートシンクブロック６は、ＩＧＢＴ１と第２の金属板４との間に介在し、これら両部材１、４との間の高さを確保する役割を有するものであるが、可能であるならば、上記各実施形態において、ヒートシンクブロック６は存在しないものであってもよい。
【００９１】
この場合、たとえば、上記図１（ａ）において、ヒートシンクブロックなしで、半導体素子１、２の上面側に第２の金属板４を直接はんだ付けしてもよい。この場合、直接はんだ付けされた第２の金属板４が、取付部材となる。
【００９２】
また、上記各実施形態では、両面放熱型の半導体素子１、２の一面側に、素子電極１２、開口部１３ａを有する保護膜１３、はんだ付け用電極１４が形成され、当該一面側にて取付部材６とのはんだ付けがなされていたが、半導体素子における当該一面とは反対の他面側の電極構成も同様に、素子電極、開口部を有する保護膜、はんだ付け用電極が形成されてなるものとし、当該他面側にて取付部材とのはんだ付けを行ってもよい。
【００９３】
そして、この場合には、半導体素子の他面側においても、上記図４と同様に、クラック防止膜を設ければよい。つまり、この場合には、半導体基板の両面のそれぞれの面側において、開口部側に位置する保護膜の端部とはんだ付け用電極との境界部の下部では、クラック防止膜が、素子電極と半導体基板との間に介在された構成となる。
【００９４】
さらに、本発明は、半導体素子における半導体基板の一面側に、上記した素子電極１２、開口部１３ａを有する保護膜１３、はんだ付け用電極１４が形成され、当該一面側にて取付部材６とのはんだ付けがなされるものであるならば、上記実施形態に示したような両面はんだ付け構成の半導体装置でなくてもよく、片面のみのはんだ付け構成であっても適用可能である。
【００９５】
図７は、この片面はんだ付け構成の半導体装置の例を示す概略断面図である。半導体素子１の片面に取付部材６が、はんだ５を介して電気的・熱的に接続され、さらにリードフレームなどからなる端子８がボンディングワイヤ９により半導体素子１に接続され、これらがモールド樹脂７により封止されている。
【００９６】
この場合、半導体素子１における取付部材６との接合面側の部分に、上記図４に示されるような素子電極１２、保護膜１３、はんだ付け用電極１４が形成されるとともに、クラック防止膜１５が形成された構成となる。
【００９７】
また、半導体素子の電極の配置パターンは、上記図３に示されるようなものに限定されることはなく、種々のパターンが可能であることは、もちろんである。また、上記した素子電極、保護膜、はんだ付け用電極の材質や寸法は、あくまでも一具体例であり、上記実施形態に限定されるものではない。
【００９８】
また、取付部材としても、上記したヒートシンクブロック６や、従来の放熱部材などに限定されるものではなく、半導体素子とはんだ付け可能なものであればよい。さらに、相手部材としても上記した金属板３に限定されるものではなく、はんだ付けできるものであればよい。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す図であり、（ａ）は概略断面図、（ｂ）は（ａ）の上方から見た概略平面図、（ｃ）は（ａ）の下方から見た概略平面図である。
【図２】図１中に示される半導体装置におけるモールド樹脂内の各部の平面配置構成を示す図である。
【図３】（ａ）はＩＧＢＴ、（ｂ）はＦＷＤにおけるそれぞれヒートシンクブロックと接合される一面の電極構成を示す概略平面図である。
【図４】第１実施形態の半導体装置におけるＩＧＢＴにおけるヒートシンクブロック６との接合面側の部分断面図である。
【図５】本発明の第２実施形態に係る半導体装置の要部を示す概略断面図である。
【図６】本発明の第３実施形態に係る半導体装置の要部を示す概略断面図である。
【図７】他の実施形態としての半導体装置を示す概略断面図である。
【図８】従来の半導体装置における一般的なはんだ接合部の概略断面図である。
【符号の説明】
【０１００】
１…半導体素子としてのＩＧＢＴ、２…半導体素子としてのＦＷＤ、
３…相手部材としての第１の金属板、６…取付部材としてのヒートシンクブロック、
７…モールド樹脂、１１…半導体基板、１２…素子電極、
１３…保護膜、１３ａ…保護膜の開口部、１４…はんだ付け用電極、
１５…クラック防止膜、１６…ガードリング。
【図１】
2008091618.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008091618.tif 000007
【図６】
2008091618.tif 000008
【図７】
2008091618.tif 000009
【図８】
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