(57)【要約】【課題】  ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供する。【解決手段】  活性領域であるフィン部を形成した後、フィン部を覆う第１ゲート絶縁膜２２及びシリコン窒化膜２３のチャネル部となる部分に対応する位置に開口を形成する。開口内に露出するシリコン基板２１の表面を酸化し酸化膜２８を形成し、その酸化膜２８を除去する。これにより、フィン部のチャネル部となる部分のみの幅を選択的に狭くする。【選択図】    図１３
2008117838.tif 000002
【特許請求の範囲】
【請求項１】
フィン形状の活性領域を有する半導体装置において、
前記活性領域のチャネル部となる部分の幅が、ソース・ドレインとなる部分の幅よりも狭いことを特徴とする半導体装置。
【請求項２】
請求項１に記載された半導体装置において、
前記チャネル部が完全空乏化されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載された半導体装置において、
一つの前記活性領域に二つのチャネル部が形成されていることを特徴とする半導体装置。
【請求項４】
請求項１，２または３に記載された半導体装置において、
前記活性領域を複数有し、当該複数の活性領域が配列形成されていることを特徴とする半導体装置。
【請求項５】
請求項４に記載された半導体装置において、
前記活性領域がＤＲＡＭのセルトランジスタに用いられていることを特徴とする半導体装置。
【請求項６】
請求項５に記載された半導体装置において、
前記セルトランジスタが、６Ｆ２レイアウト構造で配列形成されていることを特徴とする半導体装置。
【請求項７】
フィン形状の活性領域を有する半導体装置の製造方法において、
前記活性領域となる一定幅のフィン部を形成するフィン部形成工程と、
前記フィン部のうちチャネル部となる部分の幅を部分的に縮小する縮小工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７に記載された半導体装置の製造方法において、
前記縮小工程が、
前記フィン部を覆う酸化膜及び窒化膜の前記チャネル部に対応する部分に選択的に開口を形成する工程と、
前記開口内に露出した前記フィン部の表面を選択的に酸化させて酸化膜を形成する工程と、
当該酸化膜を除去することにより、前記フィン部の幅を部分的に縮小する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７に記載された半導体装置の製造方法において、
前記縮小工程が、
前記フィン部を覆う酸化膜及び窒化膜の、前記チャネル部に対応する部分に選択的に開口を形成する工程と、
前記開口内に露出した前記フィン部の表面を選択的にエッチングすることにより、前記フィン部の幅を部分的に縮小する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のＦｉｎＦＥＴ構造を有する半導体装置では、基板の表面側から見たときの活性領域の形状が矩形となっている。即ち、従来のＦｉｎＦＥＴ構造を有する半導体装置では、活性領域のソース・ドレインとなる部分と、その間に位置するチャネル部となる部分とを区別することなく、同一幅に形成している（例えば、特許文献１参照。）。これは、製造の容易性、リソグラフィの限界等の理由によるものであり、また、これらの幅を異ならせる必要性もなかったからである。
【０００３】
【特許文献１】特開２００５−２２９１０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
最近、半導体装置のさらなる高集積化、低消費電力化を実現するための技術として、完全空乏化ＳＯＩ技術が注目されている。この技術をＦｉｎＦＥＴ構造に適用するには、チャネル領域の幅を３０ｎｍ程度にまで薄くする必要がある（上記特許文献１では、フィン活性領域の幅は１００ｎｍ以下、例えば８０ｎｍである。）。
【０００５】
従来のＦｉｎＦＥＴ構造を有する半導体装置では、活性領域のチャネル部となる部分とソース・ドレインとなる部分とが同一幅に形成されている。そのため、チャネル部の幅を狭くしようとすると、ソース・ドレインの幅も狭くなってしまう。
【０００６】
ソース・ドレインの上には、配線との電気的接続を取るためのコンタクトプラグが形成される。ソース・ドレイン領域の幅が狭くなると、このコンタクトプラグとの接触面積が減少し、ソース・ドレイン−コンタクトプラグ間のコンタクト抵抗が高くなる。その結果、ＦｉｎＦＥＴに流れるオン電流Ｉｏｎが制限される。
【０００７】
このように、従来のＦｉｎＦＥＴ構造を有する半導体装置には、完全空乏化ＳＯＩ技術を適用した場合に、トランジスタに流れるオン電流が制限されるという問題点がある。
【０００８】
そこで本発明は、ＦｉｎＦＥＴ構造を有する半導体装置に完全空乏化ＳＯＩ技術を適用した場合でも、トランジスタに十分なオン電流を流すことができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の要旨によれば、フィン形状の活性領域を有する半導体装置において、前記活性領域のチャネル部となる部分の幅が、ソース・ドレインとなる部分の幅よりも狭いことを特徴とする半導体装置が得られる。
【００１０】
また、本発明の第２の要旨によれば、第１の要旨に係る半導体装置において、前記前記チャネル部が完全空乏化されていることを特徴とする半導体装置が得られる。
【００１１】
また、本発明の第３の要旨によれば、第１または第２の要旨に係る半導体装置において、一つの前記活性領域に二つのチャネル部が形成されていることを特徴とする半導体装置が得られる。
【００１２】
また、本発明の第４の要旨によれば、第１、第２または第３の要旨に係る半導体装置において、前記活性領域を複数有し、当該複数の活性領域が配列形成されていることを特徴とする半導体装置が得られる。
【００１３】
また、本発明の第５の要旨によれば、第４の要旨に係る半導体装置において、前記活性領域がＤＲＡＭのセルトランジスタに用いられていることを特徴とする半導体装置が得られる。
【００１４】
また、本発明の第６の要旨によれば、第５の要旨に係る半導体装置において、前記セルトランジスタが、６Ｆ２レイアウト構造で配列形成されていることを特徴とする半導体装置が得られる。
【００１５】
さらに、本発明の第７の要旨によれば、フィン形状の活性領域を有する半導体装置の製造方法において、前記活性領域となる一定幅のフィン部を形成するフィン部形成工程と、前記フィン部のうちチャネル部となる部分の幅を部分的に縮小する縮小工程と、を含むことを特徴とする半導体装置の製造方法が得られる。
【００１６】
また、本発明の第８の要旨によれば、第７の要旨に係る半導体装置の製造方法において、前記縮小工程が、前記フィン部を覆う酸化膜及び窒化膜の前記チャネル部に対応する部分に選択的に開口を形成する工程と、前記開口内に露出した前記フィン部の表面を選択的に酸化させて酸化膜を形成する工程と、当該酸化膜を除去することにより、前記フィン部の幅を部分的に縮小する工程と、を含むことを特徴とする半導体装置の製造方法が得られる。
【００１７】
また、本発明の第９の要旨によれば、第７の要旨に係る半導体装置の製造方法において、前記縮小工程が、前記フィン部を覆う酸化膜及び窒化膜の、前記チャネル部に対応する部分に選択的に開口を形成する工程と、前記開口内に露出した前記フィン部の表面を選択的にエッチングすることにより、前記フィン部の幅を部分的に縮小する工程と、を含むことを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【００１８】
本発明によれば、活性領域のチャネル部となる部分の幅を選択的に縮小したことで、ソース・ドレインにおけるコンタクト抵抗を上昇させることなく、チャネル部の完全空乏化を実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００２０】
まず、図１乃至図２４を参照して、本発明の第１の実施の形態に係る半導体装置（ＤＲＡＭ）の製造方法について説明する。
【００２１】
図１は、本実施の形態に係るＤＲＡＭの１セル（ツインセル）に相当する領域のレイアウト構造を示す平面図である。実際のＤＲＡＭでは、多数のセルが規則的（周期的）に配列される。
【００２２】
図１において、複数のゲート電極領域１１，１２は、所定の間隔で互いに平行に、かつ図の上下方向に伸びるように画定され、活性領域１３は、これらゲート電極領域１１，１２に対して所定の角度を持って画定されている。活性領域１３と交差する２本のゲート電極領域１１には、活性領域１３に形成されるセルトランジスタ（ここでは、ＦｉｎＦＥＴ）に用いられるゲート電極（ワード線）が形成される。活性領域１３と交差しないゲート電極領域１２には、ダミーゲート電極が形成される。
【００２３】
活性領域１３のゲート電極領域１１と交差する部分は、それぞれＦＥＴのチャネル部（パスゲート）となる。また、活性領域１３のチャネル部よりも長手方向端部側の部分（図の左右方向端部側）は、ストレージノードコンタクト部（ソース）となる。さらに、活性領域１３の２つのチャネル部の間に位置する部分は、ビット線用コンタクト部（ドレイン）となる。図示しないビット線は、例えば、図の左右方向に伸び、ゲート電極と直交するように形成される。
【００２４】
図２乃至図１３及び図１６乃至図２４の各々において、（ａ）は各工程における図１のＡ−Ａ’線断面を示す図、（ｂ）は各工程におけるＢ−Ｂ’線断面を示す図、及び（ｃ）は各工程におけるＣ−Ｃ’線断面を示す図である。即ち、図２乃至図１３及び図１６乃至図２４の各々において、（ａ）は活性領域１３の長手方向縦断面図、（ｂ）は活性領域のビット線用コンタクト部分の幅方向縦断面図、及び（ｃ）は活性領域のチャネル部の幅方向縦断面図である。なお、以下の説明において、「幅」は、活性領域１３に関する限り、平面図において（基板の表面側から見て、あるいは積層方向上方から見て）、長手方向に直交する方向の長さを意味する。
【００２５】
以下、図２乃至図２４を参照して、本実施の形態に係るＤＲＡＭの製造方法について説明する。
【００２６】
まず、シリコン基板（図２の２１）を用意し、その表面に第１のゲート絶縁膜（図２の２２）（例えば、厚み１３ｎｍ）を堆積させ、あるいは熱酸化により形成する。続いて、第１のゲート絶縁膜２２の上にシリコン窒化膜（図２の２３）（例えば、厚み１２０ｎｍ）を形成する。さらに、シリコン窒化膜２３の上であって、活性領域（図１の１３）に対応する位置に、公知のリソグラフィ技術を用いてレジストパターンを形成する。それから、レジストパターンをマスクとしてドライエッチングを行い、シリコン窒化膜２３をエッチングし、その後、レジストパターンを除去する。このときの状態を図２（ａ），（ｂ）及び（ｃ）に示す。
【００２７】
次に、図３（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜２３をマスクとして第１ゲート酸化膜２２及びシリコン基板２１を（例えば３００ｎｍ）エッチングする。これにより、活性領域となる同一幅を持つフィン部が形成される。
【００２８】
次に、図４（ａ），（ｂ）及び（ｃ）に示すように、シリコン酸化膜２４を（例えば３５０ｎｍ）堆積させ、その表面をシリコン窒化膜２３の上面が露出するまでＣＭＰ（Chemical Mechanical Polish）法により研磨する。さらに、図５（ａ），（ｂ）及び（ｃ）に示すように、シリコン酸化膜２４の一部（例えば、２００ｎｍ厚）を異方性エッチング（エッチバック）する。
【００２９】
次に、例えば燐酸を用いて、図６（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜２３を除去する。
【００３０】
次に、図７（ａ），（ｂ）及び（ｃ）に示すように、シリコン基板２１の露出面を酸化させてシリコン酸化膜２５（例えば、１３ｎｍ厚）を形成する。この後、ウェル（Ｗｅｌｌ）を形成するための不純物導入をイオン注入法により行なう。
【００３１】
次に、図８（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜２６（例えば、３０ｎｍ厚）を全面に堆積させる。
【００３２】
次に、図９（ａ），（ｂ）及び（ｃ）に示すように、公知のリソグラフィ技術により、ＦｉｎＦＥＴのゲート電極形成領域及びダミーゲート形成領域が開口するように、レジストパターン２７を形成する。レジストパターン２７間のスペース（即ち、レジストパターン間の間隔）は、例えば４５ｎｍとする。
【００３３】
続いて、図１０（ａ），（ｂ）及び（ｃ）に示すように、レジストパターン２７をエッチングマスクとして、シリコン窒化膜２６をエッチングする。それから、ホトレジスト２７を除去し、シリコン窒化膜２６をマスクとして第１ゲート絶縁膜２２と酸化膜２５をエッチングし、図１１（ａ），（ｂ）及び（ｃ）に示す状態とする。こうして、フィン部の表面を覆う第１ゲート絶縁膜２２、酸化膜２５及び窒化膜２６のチャネル部に対応する部分に、選択的に開口が形成される。
【００３４】
次に、熱酸化により、図１２（ａ），（ｂ）及び（ｃ）に示すように、酸化膜２２、２５及び窒化膜２６に形成された開口内に露出する基板２１の表面にのみ選択的に熱酸化膜２８（例えば、１０ｎｍ厚）を形成する。この結果、図１２（ｂ）に示すように、ＦｉｎＦＥＴのチャネル部となる部分では、上面及び側面が熱酸化膜２８で覆われる。一方、ビット線用コンタクト部（及びストレージノードコンタクト）となる領域は、図１２（ｃ）に示すようにシリコン窒化膜２６で覆われているため、熱酸化膜２８は形成されない。
【００３５】
次に、ケミカルドライエッチもしくは希釈したＨＦ溶液により、図１３（ａ），（ｂ）及び（ｃ）に示すように、熱酸化膜２８を除去する。上述したように、活性領域のチャネル部となる部分には熱酸化膜２８が形成されているが、ビット線用コンタクト部分及びストレージノードコンタクト部分には、熱酸化膜２８は形成されていない。したがって、この熱酸化膜２８の除去により、活性領域の幅が、チャネル部においてのみ選択的に縮小され、ビット線用コンタクト部分及びストレージノードコンタクト部分の幅よりも狭い構造となる。
【００３６】
図１４は、熱酸化膜２８を除去した後のフィン部の状態を示す平面図（活性領域が６個配列形成されている）である。図示のように、各活性領域１３において、ストレージノードコンタクト部となる部分１３−１の幅１３−６及びビット線用コンタクト部となる部分１３−３の幅１３−５が、ＦｉｎＦＥＴのチャネル部となる部分１３−２の幅１３−４よりも広い。なお、ゲート電極は、後に図１５に示すように形成される。
【００３７】
熱酸化膜２８を除去した後、図１６（ａ），（ｂ）及び（ｃ）に示すように、イオン注入によりシリコン窒化膜２６で覆われていない領域（チャネル部）にのみに不純物２９を注入する。この不純物は、例えば、Ｂ（ボロン）であって、その濃度は、１Ｅ１２ｃｍ−３とする。
【００３８】
次に、、図１７（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜２６をケミカルドライエッチもしくは希釈したＨＦ溶液により除去する。
【００３９】
次に、図１８（ａ），（ｂ）及び（ｃ）に示すように、基板２１の露出面を酸化することによりゲート酸化膜３０（例えば、６ｎｍ厚）を形成する。さらに、ゲート酸化膜３０に対して、プラズマによる窒化処理を行なってその表面を酸窒化膜（例えば、厚み３ｎｍ）とする。なお、ゲート酸化膜３０及び酸窒化膜に代えて、ＨＴＯ（High Temperature Oxide）や高誘電率膜を用いてもよい。
【００４０】
次に、図１９（ａ），（ｂ）及び（ｃ）に示すように、ゲート電極用のポリシリコン３１を形成し、その表面を平坦化する（例えば、第１ゲート絶縁膜２２上で厚み６０ｎｍ）。続いて、タングステンシリサイド（ＷＳｉ）（例えば、５ｎｍ厚）、タングステン窒化膜（例えば、１０ｎｍ厚）及びタングステン（例えば、１００ｎｍ厚）からなる積層膜３２と、シリコン窒化膜３３（例えば、１００ｎｍ厚）とを順次堆積させる。
【００４１】
次に、公知のリソグラフィ技術を用い、図２０（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜３３の表面であって、ゲート電極領域及びダミーゲート領域に対応する部分にレジストパターン３４を形成する。このときレジストパターン３４間のスペースは、例えば５５ｎｍとする。
【００４２】
次に、レジストパターン３４をマスクとして、図２１（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜３３をエッチングし、その後、レジストパターン３４を除去する。
【００４３】
次に、図２２（ａ），（ｂ）及び（ｃ）に示すように、残ったシリコン窒化膜３３をマスクとして、タングステン、タングステン窒化膜及びタングステンシリサイドからなる積層膜３２をエッチングする。
【００４４】
次に、シリコン窒化膜（例えば、１５ｎｍ厚）を堆積させ、ドライエッチングによりエッチバックし、図２３（ａ），（ｂ）及び（ｃ）に示すように、サイドウォール３５を形成する。
【００４５】
次に、図２４（ａ），（ｂ）及び（ｃ）に示すように、シリコン窒化膜３３及びサイドウォール３５をマスクとして、ポリシリコン３１をエッチングする。
【００４６】
この後、公知のＤＲＡＭプロセスにより、キャパシタの形成や配線の形成を行なってＤＲＡＭが完成する。
【００４７】
以上のようにして、本実施の形態によれば、活性領域において、チャネル部の幅よりもストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅が広いＦｉｎＦＥＴを含む半導体装置（ＤＲＡＭ）を製造することができる。これにより、チャネル部を完全空乏化するために必要な幅（例えば３０ｎｍ）にまで縮小しても、ストレージノードコンタクト部分及びビット線用コンタクト部分においては十分な幅（例えば、５０ｎｍ）を確保することができ、コンタクト抵抗の上昇を抑えることができる。即ち、本実施の形態により、チャネル部を完全空乏化した上で、十分なオン電流が得られるＦｉｎＦＥＴを含む半導体装置（ツインセル構造のＤＲＡＭ）が得られる。
【００４８】
また、本実施の形態によれば、従来に比べて増加する工程がわずかであるので、製造コストをほとんど上昇させることなく、上記構造のＤＲＡＭを製造することができる。
【００４９】
次に、図２５乃至図３９を参照して、本発明の第２の実施の形態について説明する。
【００５０】
まず、第１の実施の形態と同様の工程（図２乃至図８）を行い、図８に示す状態とする。
【００５１】
この後、図２５（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５１（例えば、１００ｎｍ厚）を全面に堆積させ、ＣＭＰ法により例えば２０ｎｍ研磨して表面を平滑化する。
【００５２】
次に、公知のリソグラフィ技術により、図２６（ａ）、（ｂ）及び（ｃ）に示すように、ＦｉｎＦＥＴのゲート電極領域及びダミーゲート領域上が開口するレジストパターン５２を形成する。このときレジストパターン５２間のスペースは、例えば４５ｎｍとする。
【００５３】
次に、図２７（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン５２をマスクとしてシリコン酸化膜５１をエッチングする。その後、図２８（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン５２を除去する。
【００５４】
次に、図２９（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５１をエッチングマスクとして、シリコン窒化膜２６を異方性エッチングする。
【００５５】
次に、図３０（ａ）、（ｂ）及び（ｃ）に示すように、シリコン窒化膜５３（例えば、１０ｎｍ厚）を堆積させる。それから、シリコン窒化膜５３を異方性エッチングし、図３１（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５１の側壁にシリコン窒化膜５３からなるサイドウォール５４を形成する。このとき、第１ゲート絶縁膜２２の一部、シリコン酸化膜２５もエッチングされる。こうして、フィン部に形成された、第１ゲート絶縁膜２２、シリコン酸化膜２５及びシリコン窒化膜５３に開口が形成される。
【００５６】
次に、熱酸化により、開口に露出するシリコン基板２１の露出面を選択的に酸化し、図３２（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５５（例えば、１０ｎｍ厚）を形成する。
【００５７】
次に、ケミカルドライエッチもしくは希釈したＨＦ溶液により、図３３（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５５を除去する。これにより、第１の実施の形態と同様、活性領域のチャネル部の幅を、選択的に、ストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅よりも狭くすることができる。
【００５８】
次に、図３４（ａ）、（ｂ）及び（ｃ）に示すように、シリコン基板２１の露出面を酸化してゲート酸化膜５６（例えば、６ｎｍ厚）を形成する。それから、プラズマを用いた窒化処理により、ゲート酸化膜５６の表面を窒化処理し、酸窒化膜（例えば、３ｎｍ厚）を形成する。なお、ゲート酸化膜５６及び酸窒化膜に代えて、ＨＴＯや高誘電率膜を用いてもよい。
【００５９】
次に、図３５（ａ）、（ｂ）及び（ｃ）に示すように、ゲート電極用のポリシリコン５７を、例えば４０ｎｍ以上（一例として１００ｎｍ）の厚さとなるよう堆積させる。なお、ポリシリコン５７は、ボロンが、例えば、濃度２Ｅ２０ｃｍ−３以上（in-situ）となるようにドープされているものが望ましい。
【００６０】
次に、図３６（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５１が露出するまでＣＭＰ法によりゲート酸化膜用ポリシリコン５７を研磨する。
【００６１】
次に、図３７（ａ）、（ｂ）及び（ｃ）に示すように、タングステンシリサイド（例えば、５ｎｍ厚）、タングステン窒化膜（例えば、１０ｎｍ厚）及びタングステン（例えば、５５ｎｍ厚）からなる積層膜５８を形成する。また、積層膜５８の上にシリコン窒化膜５９（例えば、１００ｎｍ厚）を堆積させる。さらに、公知のリソグラフィ技術により、シリコン窒化膜５９の上であって、ゲート電極領域及びダミーゲート領域に対応する部分に、レジストパターン６０を形成する。
【００６２】
次に、図３８（ａ）、（ｂ）及び（ｃ）に示すように、ホトレジスト６０をエッチングマスクとしてシリコン窒化膜５９をエッチングし、その後、ホトレジスト６０を除去する。
【００６３】
次に、図３９（ａ）、（ｂ）及び（ｃ）に示すように、シリコン窒化膜５９をマスクとして、タングステン、タングステン窒化膜及びタングステンシリサイドからなる積層膜５８をドライエッチングする。
【００６４】
この後、公知のＤＲＡＭプロセスにより、キャパシタの形成や配線の形成を行なってＤＲＡＭが完成する。
【００６５】
以上のようにし、本実施の形態においても第１の実施の形態と同様に、活性領域において、チャネル部の幅よりもストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅が広いＦｉｎＦＥＴを含む半導体装置（ＤＲＡＭ）を製造することができる。これにより、チャネル部の幅を縮小し完全空乏化した上で、十分なオン電流が得られるＦｉｎＦＥＴを含む半導体装置が得られる。また、製造コストの上昇もほとんどない。
【００６６】
次に図４０乃至図５７を参照して、本発明の第３の実施の形態について説明する。
【００６７】
まず、第１の実施の形態と同様の工程（図２乃至図８）を行い、図８に示す状態とする。
【００６８】
この後、図４０（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜７１（例えば、膜厚２００）を形成し、ＣＭＰ法により表面を研磨（例えば、厚さ２０ｎｍ）して平滑化する。
【００６９】
次に、図４１（ａ）、（ｂ）及び（ｃ）に示すように、公知のリソグラフィ技術により、ＦｉｎＦＥＴのゲート電極領域及びダミーゲート領域が開口するようにレジストパターン７２を形成する。このときのレジストパターン７２間のスペースは、例えば、４５ｎｍとする。
【００７０】
次に、図４２（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン７２をマスクとしてシリコン酸化膜７１をエッチングする。その後、図４３（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン７２を除去する。
【００７１】
次に、図４４（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜７１をエッチングマスクとしてシリコン窒化膜２６を異方性エッチングする。
【００７２】
次に、図４５（ａ）、（ｂ）及び（ｃ）に示すように、全面にシリコン窒化膜７３（例えば、１０ｎｍ厚）を堆積させる。それから、シリコン窒化膜７３を異方性エッチングし、図４６（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜７１の側壁にシリコン窒化膜７３からなるサイドウォール７４を形成する。このとき、第１ゲート絶縁膜２２の一部及びシリコン酸化膜２５も除去される。こうして、フィン部の表面を覆う第１ゲート絶縁膜２２、酸化膜２５及び窒化膜７３のチャネル部に対応する部分に、選択的に開口が形成される。
【００７３】
次に、熱酸化により、図４７（ａ）、（ｂ）及び（ｃ）に示すように、シリコン基板２１の露出面に熱酸化膜７５（例えば、１０ｎｍ厚）を形成する。
【００７４】
次に、ケミカルドライエッチもしくは希釈したＨＦ溶液により、図４８（ａ）、（ｂ）及び（ｃ）に示すように、熱酸化膜７５を除去する。これにより、活性領域のチャネル部の幅を、選択的に、ストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅よりも狭くすることができる。
【００７５】
次に、図４９（ａ）、（ｂ）及び（ｃ）に示すように、開口内に露出したシリコン基板２１の露出面を酸化することによりゲート酸化膜７６（例えば、６ｎｍ厚）を形成し、その表面をプラズマによる窒素処理により酸窒化膜（例えば、３ｎｍ厚）とする。なお、ゲート酸化膜７６及び酸窒化膜に代えて、ＨＴＯや高誘電率膜を用いてもよい。
【００７６】
次に、図５０（ａ）、（ｂ）及び（ｃ）に示すように、ゲート電極用のポリシリコン７７（例えば、１００ｎｍ厚）を堆積させる。ここで、ポリシリコン７７としては、例えば、ボロン（Ｂ）が、濃度２Ｅ２０ｃｍ−３以上（in-situ）となるようにドープされているものが望ましい。
【００７７】
次に、ゲート電極形成領域上のポリシリコン７７が所定の厚さ、例えば５０ｎｍ、となるようにドライエッチバックする。それから、図５１（ａ）、（ｂ）及び（ｃ）に示すように、タングステンシリサイド（例えば、５ｎｍ厚）、タングステン窒化膜（例えば、１０ｎｍ厚）及びタングステン（例えば、５５ｎｍ厚）からなる積層膜７８を形成する。
【００７８】
次に、図５２（ａ）、（ｂ）及び（ｃ）に示すように、ゲート電極形成領域において厚さが、例えば６０ｎｍとなるように、積層膜７８をドライエッチバックする。
【００７９】
次に、図５３（ａ）、（ｂ）及び（ｃ）に示すように、シリコン窒化膜７９（例えば、１００ｎｍ厚）を堆積させる。それから、図５４（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜７１が露出するまで、ＣＭＰ法によりシリコン窒化膜７９を研磨する。
【００８０】
次に、公知のリソグラフィ技術により、図５５（ａ）、（ｂ）及び（ｃ）に示すように基板コンタクトに対応する部分（即ち、ストレージノードコンタクト部分及びビット線用コンタクト部分、図６９参照。）が開口するように、レジストパターン８０を形成する。
【００８１】
次に、図５６（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン８０をマスクとしてシリコン酸化膜７１を異方性ドライエッチングする。このとき、シリコン酸化膜７１をエッチングする際のシリコン窒化膜に対する選択比は１５以上が望ましい。レジストパターン８０の開口内のシリコン酸化膜７１を除去した後、異方性ドライエッチングを引き続き行うことにより、シリコン窒化膜２６及び第１ゲート絶縁膜２２を除去してシリコン基板２１の表面を露出させる。
【００８２】
次に、ホトレジスト８０を除去した後、図５７（ａ）、（ｂ）及び（ｃ）に示すように、ポリシリコン８１を例えば２００ｎｍ堆積させ、エッチバックしてシリコン窒化膜７９を露出させる。なお、ポリシリコン８１は、例えばリン（Ｐ）を１Ｅ２０ｃｍ−３の濃度（in-situ）でドープしたものである。
【００８３】
この後、公知のＤＲＡＭプロセスにより、キャパシタの形成や配線の形成を行なってＤＲＡＭが完成する。
【００８４】
以上のようにし、本実施の形態においても第１、第２の実施の形態と同様に、活性領域において、チャネル部の幅よりもストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅が広いＦｉｎＦＥＴを含む半導体装置（ＤＲＡＭ）を製造することができる。これにより、チャネル部の幅を縮小し完全空乏化した上で、十分なオン電流が得られるＦｉｎＦＥＴを含む半導体装置が得られる。また、製造コストの上昇もほとんどない。
【００８５】
次に、図５８乃至図６８を参照して、本発明の第４の実施の形態について説明する。
【００８６】
まず、第２の実施の形態と同様の工程（図２乃至図８、図２５及び図２６）を行い、図２６示す状態とする。
【００８７】
この後、ＲＥＬＡＣＳ（Resist Enhancement Lithography Assisted by Chemical Shrink）法により、図５８（ａ）、（ｂ）及び（ｃ）に示すに示すように、レジストパターン５２の側壁にサイドウォール９１（例えば、１０ｎｍ厚）を形成する。なお、サイドウォール９１は、後に形成されるチャネルの長さ（図５８（ａ）の左右方向長さ）を短くするためのものである。このサイドウォール９１の形成に代えて、レジストパターン５２をマスクとしてシリコン酸化膜５１をエッチングし、ホトレジスト５２を除去した後、シリコン酸化膜５１の側壁に酸化膜やシリコン窒化膜によるサイドウォールを形成しても同様の効果が得られる。
【００８８】
次に、ホトレジスト５２及びサイドウォール９１をマスクとして、図５９（ａ）、（ｂ）及び（ｃ）に示すに示すように、シリコン酸化膜５１を異方性エッチングする。それから、図６０（ａ）、（ｂ）及び（ｃ）に示すに示すように、ホトレジスト５２及びサイドウォール９１を除去する。
【００８９】
次に、熱燐酸等を用い、図６１（ａ）、（ｂ）及び（ｃ）に示すように、シリコン窒化膜２６を、例えば３０ｎｍ以上、等方性エッチングする。それから、図６２（ａ）、（ｂ）及び（ｃ）に示すように、開口内の第１ゲート酸化膜２２およびシリコン酸化膜２５を除去する。こうして、フィン部の表面を覆う第１ゲート絶縁膜２２、酸化膜２５及び窒化膜２６のチャネル部に対応する部分に、選択的に開口が形成される。さらに、開口内に露出した基板シリコン２１を、例えば１０ｎｍ、等方性エッチングする。これにより活性領域におけるチャネル部の幅がストレージノードコンタクト部分及びビット専用コンタクト部分の幅よりも狭い構造となる。
【００９０】
次に、図６３（ａ）、（ｂ）及び（ｃ）に示すように、シリコン基板２１の露出面に、熱酸化によりゲート酸化膜９２（例えば、６ｎｍ厚）を形成する。この後、ゲート酸化膜９２に対してプラズマによる窒素処理を行って酸窒化膜（例えば、３ｎｍ厚）を形成する。なお、ゲート酸化膜９２及び酸窒化膜に代えて、ＨＴＯや高誘電率膜を用いてもよい。
【００９１】
次に、図６４（ａ）、（ｂ）及び（ｃ）に示すように、ゲート電極用のポリシリコン９３（例えば、１００ｎｍ厚）堆積させる。ポリシリコン９３としては、例えば、ボロン（Ｂ）が濃度２Ｅ２０ｃｍ−３以上（in-situ）でドープされているものが望ましい。
【００９２】
次に、ＣＭＰ法により、図６５（ａ）、（ｂ）及び（ｃ）に示すように、シリコン酸化膜５１が露出するまで、ポリシリコン９３を研磨する。
【００９３】
次に、図６６（ａ）、（ｂ）及び（ｃ）に示すように、タングステンシリサイド（例えば、５ｎｍ厚）、タングステン窒化膜（例えば、１０ｎｍ厚）及びタングステン（例えば、５５ｎｍ）からなる積層膜９４と、シリコン窒化膜９５（例えば、１００ｎｍ厚）とを堆積させる。さらに、シリコン窒化膜９５上であって、ゲート電極領域及びダミーゲート領域に対応する部分に、公知のリソグラフィ技術により、レジストパターン９６を形成する。
【００９４】
次に、図６７（ａ）、（ｂ）及び（ｃ）に示すように、レジストパターン９６をマスクとしてシリコン窒化膜９５をエッチングし、その後、ホトレジスト９６を除去する。
【００９５】
次に、図６８（ａ）、（ｂ）及び（ｃ）に示すように、シリコン窒化膜９５をマスクとして、タングステン、タングステン窒化膜およびタングステンシリサイドからなる積層膜９４をエッチングする。
【００９６】
この後、公知のＤＲＡＭプロセスにより、キャパシタの形成や配線の形成を行なってＤＲＡＭが完成する。
【００９７】
以上のようにし、本実施の形態においても第１乃至第３の実施の形態と同様に、活性領域において、チャネル部の幅よりもストレージノードコンタクト部分の幅及びビット線用コンタクト部分の幅が広いＦｉｎＦＥＴを含む半導体装置（ＤＲＡＭ）を製造することができる。これにより、チャネル部の幅を縮小し完全空乏化した上で、十分なオン電流が得られるＦｉｎＦＥＴを含む半導体装置が得られる。また、製造コストの上昇もほとんどない。
【００９８】
上述した第１乃至第４の実施の形態に係る半導体装置の製造方法は、全て、６Ｆ２メモリセル構造のＤＲＡＭに適用することができる。６Ｆ２メモリセル構造の平面レイアウトを図６９に示す。
【００９９】
図６９において、トランスファーゲート１０１は、所定の周期（ピッチ＝２Ｆ、Ｆ：Feature size）で互いに平行かつ上下方向に伸びるように配置されている。トラスファーゲート１０１の両側壁にはＬＤＤサイドウォール１０２が形成されている。活性領域１０３は、互いに隣り合う２本のトランスファーゲート１０１が横切るように配列形成される。また、活性領域１０３は、トランスファーゲートと直交する方向に関しては、一本のダミーゲートを挟んで隣り合うように配列形成されている。活性領域１０３の上方（図の表面側）には、ストレージノードコンタクト部及びビット線用コンタクト部に接続される基板コンタクト１０４が形成されている。ビット線１０５は、概ね、トランスファーゲート１０１と直交する方向に沿って、所定の間隔（ピッチ＝２Ｆ）で形成されている。具体的には、ビット線１０５は、ビット線用コンタクト部の上を通過し、ストレージノードコンタクト部の上を避けるように形成されている。トランスファーゲート１０１、活性領域１０３及びビット線１０５の配置は、図に破線で示す２Ｆ×３Ｆ＝６Ｆ２の基本領域の構造パターンを繰り返すパターンとなるようになされている。
【０１００】
以上、本発明についていくつかの実施の形態に即して説明したが、本発明はこれら実施の形態に限定されるものではなく、本願発明の主旨から逸脱することなく種々の変形が可能である。例えば、ＤＲＡＭのみならず、他の半導体装置にも適用できる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１の実施の形態に係るＤＲＡＭの１セルに相当する領域のレイアウト構造を示す平面図である。
【図２】本発明の第１の実施の形態に係るＤＲＡＭの製造工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３】図２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４】図３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５】図４の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６】図５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図７】図６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図８】図７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図９】図８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１０】図９の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１１】図１０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１２】図１１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１３】図１２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１４】図１３の工程後の配列形成された６個のフィン部の状態を示す平面図である。
【図１５】図１４の６個のフィン部とゲート電極との位置関係を示す平面図である。
【図１６】図１３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１７】図１６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１８】図１７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図１９】図１８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２０】図１９の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２１】図２０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２２】図２１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２３】図２２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２４】図２３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２５】本発明の第２の実施の形態に係るＤＲＡＭの製造工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２６】図２５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２７】図２６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２８】図２７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図２９】図２８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３０】図２９の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３１】図３０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３２】図３１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３３】図３２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３４】図３３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３５】図３４の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３６】図３５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３７】図３６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３８】図３７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図３９】図３８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４０】本発明の第３の実施の形態に係るＤＲＡＭの製造工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４１】図４０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４２】図４１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４３】図４２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４４】図４３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４５】図４４の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４６】図４５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４７】図４６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４８】図４７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図４９】図４８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５０】図４９の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５１】図５０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５２】図５１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５３】図５２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５４】図５３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５５】図５４の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５６】図５５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５７】図５６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５８】本発明の第４の実施の形態に係るＤＲＡＭの製造工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図５９】図５８の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６０】図５９の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６１】図６０の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６２】図６１の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６３】図６２の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６４】図６３の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６５】図６４の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６６】図６５の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６７】図６６の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６８】図６７の工程に続く工程を説明するための図であって、（ａ）は図１におけるＡ−Ａ’線断面図に相当する図、（ｂ）は図１におけるＢ−Ｂ’線断面図に相当する図、及び（ｃ）は図１におけるＣ−Ｃ’線断面図に相当する図である。
【図６９】６Ｆ２メモリセル構造を説明するための平面レイアウト図である。
【符号の説明】
【０１０２】
１１，１２    ゲート電極領域
１３    活性領域
１３−１    ストレージノードコンタクト部となる部分
１３−２    ＦｉｎＦＥＴのチャネル部となる部分
１３−３    ビット線用コンタクト部となる部分
１３−４    ＦｉｎＦＥＴのチャネル部となる部分の幅
１３−５    ビット線用コンタクト部となる部分の幅
１３−６    ストレージノードコンタクト部となる部分の幅
２１    シリコン基板
２２    第１のゲート絶縁膜
２３    シリコン窒化膜
２４    シリコン酸化膜
２５    シリコン酸化膜
２６    シリコン窒化膜
２７    レジストパターン
２８    熱酸化膜
２９    不純物
３０    ゲート酸化膜
３１    ポリシリコン
３２    積層膜
３３    シリコン窒化膜
３４    レジストパターン
３５    サイドウォール
５１    シリコン酸化膜
５２    レジストパターン
５３    シリコン窒化膜
５４    サイドウォール
５５    シリコン酸化膜
５６    ゲート酸化膜
５７    ポリシリコン
５８    積層膜
５９    シリコン窒化膜
６０    レジストパターン
７１    シリコン酸化膜
７２    レジストパターン
７３    シリコン窒化膜
７４    サイドウォール
７５    熱酸化膜
７６    ゲート酸化膜
７７    ポリシリコン
７８    積層膜
７９    シリコン窒化膜
８０    レジストパターン
８１    ポリシリコン
９１    サイドウォール
９２    ゲート酸化膜
９３    ポリシリコン
９４    積層膜
９５    シリコン窒化膜
９６    レジストパターン
１０１    トランスファーゲート
１０２    ＬＤＤサイドウォール
１０３    活性領域
１０４    基板コンタクト
１０５    ビット線
【図１】
2008117838.tif 000003
【図２】
2008117838.tif 000004
【図３】
2008117838.tif 000005
【図４】
2008117838.tif 000006
【図５】
2008117838.tif 000007
【図６】
2008117838.tif 000008
【図７】
2008117838.tif 000009
【図８】
2008117838.tif 000010
【図９】
2008117838.tif 000011
【図１０】
2008117838.tif 000012
【図１１】
2008117838.tif 000013
【図１２】
2008117838.tif 000014
【図１３】
2008117838.tif 000015
【図１４】
2008117838.tif 000016
【図１５】
2008117838.tif 000017
【図１６】
2008117838.tif 000018
【図１７】
2008117838.tif 000019
【図１８】
2008117838.tif 000020
【図１９】
2008117838.tif 000021
【図２０】
2008117838.tif 000022
【図２１】
2008117838.tif 000023
【図２２】
2008117838.tif 000024
【図２３】
2008117838.tif 000025
【図２４】
2008117838.tif 000026
【図２５】
2008117838.tif 000027
【図２６】
2008117838.tif 000028
【図２７】
2008117838.tif 000029
【図２８】
2008117838.tif 000030
【図２９】
2008117838.tif 000031
【図３０】
2008117838.tif 000032
【図３１】
2008117838.tif 000033
【図３２】
2008117838.tif 000034
【図３３】
2008117838.tif 000035
【図３４】
2008117838.tif 000036
【図３５】
2008117838.tif 000037
【図３６】
2008117838.tif 000038
【図３７】
2008117838.tif 000039
【図３８】
2008117838.tif 000040
【図３９】
2008117838.tif 000041
【図４０】
2008117838.tif 000042
【図４１】
2008117838.tif 000043
【図４２】
2008117838.tif 000044
【図４３】
2008117838.tif 000045
【図４４】
2008117838.tif 000046
【図４５】
2008117838.tif 000047
【図４６】
2008117838.tif 000048
【図４７】
2008117838.tif 000049
【図４８】
2008117838.tif 000050
【図４９】
2008117838.tif 000051
【図５０】
2008117838.tif 000052
【図５１】
2008117838.tif 000053
【図５２】
2008117838.tif 000054
【図５３】
2008117838.tif 000055
【図５４】
2008117838.tif 000056
【図５５】
2008117838.tif 000057
【図５６】
2008117838.tif 000058
【図５７】
2008117838.tif 000059
【図５８】
2008117838.tif 000060
【図５９】
2008117838.tif 000061
【図６０】
2008117838.tif 000062
【図６１】
2008117838.tif 000063
【図６２】
2008117838.tif 000064
【図６３】
2008117838.tif 000065
【図６４】
2008117838.tif 000066
【図６５】
2008117838.tif 000067
【図６６】
2008117838.tif 000068
【図６７】
2008117838.tif 000069
【図６８】
2008117838.tif 000070
【図６９】
2008117838.tif 000071