(57)【要約】【課題】大容量リダンダンシを実装した場合であっても面積の増大を防止することができる半導体記憶装置およびそのリダンダンシ方法を提供する。【解決手段】半導体記憶装置は、第１アドレスと第１入力データとが入力され第１出力データを出力する第１メモリ11と、サーチアドレスとして前記第１アドレスが入力され前記第１アドレスと不良アドレスとが一致するか否かを検索し一致する場合に第２アドレスおよび制御信号を出力する連想メモリ13と、前記第２アドレスが入力された場合に前記第２アドレスに該当する冗長データを出力する第２メモリ12と、前記制御信号が入力された場合に前記第１出力データから前記冗長データに切り替えて入出力端子に出力するマルチプレクサ14とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１アドレスと第１入力データとが入力され、第１出力データを出力する第１メモリと、
サーチアドレスとして前記第１アドレスが入力され、前記第１アドレスと不良アドレスとが一致するか否かを検索し、一致する場合に第２アドレスおよび制御信号を出力する連想メモリと、
前記第２アドレスが入力された場合に、前記第２アドレスに該当する冗長データを出力する第２メモリと、
前記制御信号が入力された場合に、前記第１出力データから前記冗長データに切り替えて入出力端子に出力するマルチプレクサとを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記第１メモリおよび前記第２メモリは、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のＳＲＡＭセルを備えたＳＲＡＭであり、
前記連想メモリは、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のＣＡＭメモリセルを備えたＣＡＭであること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＣＡＭメモリセルは、前記不良アドレスを保持するデータ保持部と、サーチ線から入力された前記サーチアドレスが前記データ保持部に保持する不良アドレスと一致するか否かを比較する比較部とを備えること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ＣＡＭメモリセルは、前記ＣＡＭメモリセルに格納される不良アドレスを記憶し、電源投入後に、前記不良アドレスを前記ＣＡＭメモリセルに格納するプログラム部を更に備えること
を特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
第１アドレスと第１入力データとが入力され第１出力データを出力する第１メモリと、不良アドレスを格納する連想メモリと、冗長データを格納する第２メモリと、入力される前記第１出力データまたは前記冗長データを切り替えて入出力端子に出力するマルチプレクサとを具備し、
前記第１アドレスをサーチアドレスとして前記連想メモリに入力し、
前記連想メモリが、入力されたサーチアドレスと不良ワードアドレスが一致するか否かを検索し、
一致する場合に、前記連想メモリは、前記第２メモリにエンコードアドレスとして第２アドレスを出力し、制御信号を前記マルチプレクサに出力し、
前記第２メモリは、入力された前記第２アドレスに該当する冗長データを前記マルチプレクサに出力し、
前記マルチプレクサは、前記制御信号を受信すると、前記第１出力データから前記冗長データに切り替えて前記入出力端子に出力すること
を特徴とする半導体記憶装置のリダンダンシ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびそのリダンダンシ方法に関し、例えば、システムＬＳＩに混載されるメモリのリダンダンシ方式等に適用されるものである。
【背景技術】
【０００２】
従来、例えば、システムＬＳＩに混載されるＳＲＡＭ（Static Random Access Memory）等の半導体記憶装置の容量は、ますます増大する傾向にある。その一方で、ＳＲＡＭ等は、メモリセルアレイ中の不良セルと冗長メモリセルとを置換するリダンダンシを行う必要がある。従来のリダンダンシを行うための構成として、例えば、救済するＳＲＡＭのメモリセルアレイ中に冗長メモリセルを有するスペアロー（Spare Row）等を備えているものがある。
【０００３】
このスペアローの冗長メモリセルには、救済対象であるＳＲＡＭ（マクロ）の不良アドレスおよびその置換データが格納されている。ＳＲＡＭの不良アドレスおよびその置換データは、例えば、出荷時の機能テストの際に、あらかじめテスタにより調べられるものである。
【０００４】
そして、ＳＲＡＭに入力された外部入力アドレス（Add.）のうちのローアドレスと、予めプログラムされた不良ローアドレスとをＳＲＡＭに実装されたアドレス比較回路により比較する。続いて、上記ローアドレスと不良ローアドレスとが一致すると、当該不良アドレスに対応する該当不良ワード線（ＷＬ）のいずれかが割り当てられたスペアロー中のスペアワード線（ＳＷＬ）のうちのいずれかによって置換される。
【０００５】
しかし、上記従来の構成では、大容量リダンダンシを実装しようとすると面積が増大するという問題がある。
【０００６】
これは、救済するセルアレイの不良ワード線（ＷＬ）に対し、スペアワード線（ＳＷＬ）単位で置換するため、メモリセル単位でなく、ワード線単位（ロー単位）で置換しているからである。この構成だと、置換される不良ワード線（ＷＬ）中の全てが不良セルではないため、本来置換される必要のないセルまで置換される。そのため、ワード線（ＷＬ）に接続された全てのセルが置換され、語単位（セル単位）で置換することができないからである。
【０００７】
例えば、512ローのメモリセルアレイに対して、追加の64スペアローを備えたＳＲＡＭの場合、スペアローのメモリセルアレイに対する面積は、12.5%となる。さらに、ＳＲＡＭ（マクロ）面積全体に対する場合でも、10%を超える面積ペナルティとなり、面積効率の悪さは顕著である。その結果、大容量リダンダンシの実装が必要とされる場合に、非常に面積効率が悪い。
【０００８】
加えて、リダンダンシを構成する上記スペアローおよびアドレス比較回路等は、ＳＲＡＭ（マクロ）内にハードＩＰ（Intellectual property）としてレイアウトレベルで実装されている。そのため、いったんＳＲＡＭを設計してしまうと、例えば、工場での製造レベル向上によってスペアローの本数を減らし面積を縮小したマクロが必要になった場合等に、スペアローを再設計するための時間が増大するといる問題もある。
【０００９】
上記のように、従来の半導体記憶装置およびそのリダンダンシ方法は、大容量リダンダンシを実装しようとすると面積が増大するという問題があった。
【００１０】
この出願の発明に関連する文献公知発明としては、例えば、次のような非特許文献１、２がある。
【非特許文献１】K. Pagiamtzis et al., “Content-Addressable Memory(CAM) Circuits and Architectures: A Tutorial and Survey”, IEEE J. of Solid-State Circuits., vol.41, no.3, pp.712-727, Mar. 2006.
【非特許文献２】H. Ito et al., “Pure CMOS One-time Programmable Memory using Gate-Ox Anti-fuse”, in CICC Tech. Dig., 2004, pp.469-472
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、大容量リダンダンシを実装した場合であっても面積の増大を防止できる半導体記憶装置およびそのリダンダンシ方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の一態様によれば、第１アドレスと第１入力データとが入力され、第１出力データを出力する第１メモリと、サーチアドレスとして前記第１アドレスが入力され、前記第１アドレスと不良アドレスとが一致するか否かを検索し、一致する場合に第２アドレスおよび制御信号を出力する連想メモリと、前記第２アドレスが入力された場合に、前記第２アドレスに該当する冗長データを出力する第２メモリと、前記制御信号が入力された場合に、前記第１出力データから前記冗長データに切り替えて入出力端子に出力するマルチプレクサとを具備する半導体記憶装置を提供できる。
【００１３】
この発明の一態様によれば、第１アドレスと第１入力データとが入力され第１出力データを出力する第１メモリと、不良アドレスを格納する連想メモリと、冗長データを格納する第２メモリと、入力される前記第１出力データまたは前記冗長データを入出力端子に切り替えて出力するマルチプレクサとを具備し、前記第１アドレスをサーチアドレスとして前記連想メモリに入力し、前記連想メモリが、入力されたサーチアドレスと不良ワードアドレスが一致するか否かを検索し、一致する場合に、前記連想メモリは、前記第２メモリにエンコードアドレスとして第２アドレスを出力し、制御信号を前記マルチプレクサに出力し、前記第２メモリは、入力された前記第２アドレスに該当する冗長データを前記マルチプレクサに出力し、前記マルチプレクサは、前記制御信号を受信すると、前記第１出力データから前記冗長データに切り替えて前記入出力端子に出力する半導体記憶装置のリダンダンシ方法を提供できる。
【発明の効果】
【００１４】
この発明によれば、大容量リダンダンシを実装した場合であっても面積の増大を防止できる半導体記憶装置およびそのリダンダンシ方法が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１６】
[第１の実施形態]
＜１．全体構成＞  
まず、図１を用いて、この発明の第１の実施形態に係る半導体記憶装置の全体構成を説明する。図１は、第１の実施形態に係る半導体記憶装置を示すブロック図である。
【００１７】
図示するように、この実施形態に係る半導体記憶装置は、ＳＲＡＭ（第１メモリ）１１、ＳＲＡＭ（第２メモリ）１２、ＣＡＭ（Content-Addressable Memory：連想メモリ）１３、およびマルチプレクサ１４により構成されている。
【００１８】
ＳＲＡＭ（第１メモリ）１１は、リダンダンシ動作の際に救済対象となるメモリマクロである。ＳＲＡＭ１１は、14ビット（bit）からなるアドレス（Add.）および入力データ（図示せず）が入力され、マルチプレクサ１４を介して32bitからなる出力データＭ＿Ｉ／Ｏを出力する。
【００１９】
ＳＲＡＭ（第２メモリ）１２は、ＳＲＡＭ１１の冗長データを冗長メモリセルに格納している。そして、ＣＡＭ（連想メモリ）１３から出力された6bitからなる置換アドレス（Encoded Add.）を受けると、置換アドレス（Encoded Add.）に該当する上記冗長データＲＤ＿Ｉ／Ｏをマルチプレクサ１４に出力する。
【００２０】
ＣＡＭ（連想メモリ）１３は、各エントリ（ＣＡＭメモリセル）に不良アドレスを格納している。そして、サーチアドレス（Ｓ＿Add.）として14bitからなる上記アドレス（Add.）が入力され、入力されたサーチアドレスＳ＿Add.と各エントリに格納された不良アドレスとが一致するか否かを検索する。続いて、検索した結果、入力されたサーチアドレスＳ＿Add.と不良アドレスとが一致する場合に、一致したエントリの番号をエンコードした置換アドレスを置換アドレス（Encoded Add.）にＳＲＡＭ１２を送信すると共に、制御信号ＨＩＴをマルチプレクサ１４に送信する。
【００２１】
マルチプレクサ１４は、出力データＭ＿Ｉ／Ｏまたは置換データＲＤ＿Ｉ／Ｏのいずれかを制御信号ＨＩＴにより切り替え、32bitからなる外部出力データＩ／Ｏとして出力する。
【００２２】
＜２．各構成例＞  
次に、上記ＳＲＡＭ（第１メモリ）１１、ＳＲＡＭ（第２メモリ）１２、ＣＡＭ（連想メモリ）１３、の各構成例について、図２乃至図６を用いて説明する。
【００２３】
＜２−１．第１メモリ（ＳＲＡＭ）の構成例＞  
図２に示すように、第１メモリ（ＳＲＡＭ）１１は、メモリセルアレイ２１−１、２１−２、ロウデコーダ２２、およびマルチプレクサ２４−１、２４−２により構成され、スペアローを備えていない。本例のＳＲＡＭ１１の容量は512Kbであり、語構成は16Kワード×32ビットである。
【００２４】
メモリセルアレイ２１−１，２１−２の構成は、512ロー(row)×1024カラム(col)である。即ち、メモリセルアレイ２１−１，２１−２は、ワード線ＷＬ０〜ＷＬ５１１とビット線対ＢＬ０，／ＢＬ０〜ＢＬ５１１，／ＢＬ０５１１との交差位置にマトリクス状に配置された複数のＳＲＡＭセル２５を備えている。
【００２５】
ロウデコーダ（Row Dec.）２２は、入力された14bitからなるアドレス（Add．）をデコードする。
【００２６】
1024本のカラム（ビット線対ＢＬ，／ＢＬ）は、32:1マルチプレクサ２４−１、２４−２を介して、32bitからなる出力データＭ＿Ｉ／Ｏのやり取りを行う。
【００２７】
＜ＳＲＡＭセルの構成例＞  
次に、上記ＳＲＡＭセル２５の構成例について、図３を用いて説明する。  
図示するように、ＳＲＡＭセル２５は、ＭＯＳトランジスタＰ１〜Ｎ６により構成されている。ＳＲＡＭセル２５は、転送トランジスタ（Transfer Tr）Ｎ５、Ｎ６、およびデータ記憶を行うようにフリップフロップ接続されたインバータ回路３２−１、３２−２により構成されている。
【００２８】
転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路３２−１のノードＮＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路３２−２のノード／ＮＤに接続され、ゲートはワード線ＷＬに接続されている。
【００２９】
インバータ回路３２−１は、負荷トランジスタ（Load Trまたはpull-up Tr）Ｐ１、駆動トランジスタ（Driver Trまたはpull-down Tr）Ｎ３を備えている。駆動トランジスタＮ３の電流経路の一端は接地電源ＧＮＤに接続され、他端はノードＮＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびインバータ回路３２−２のノード／ＮＤに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源ＶＤＤに接続されている。
【００３０】
インバータ回路３２−２は、負荷トランジスタＰ２、駆動トランジスタＮ４を備えている。駆動トランジスタＮ４の電流経路の一端は接地電源ＧＮＤに接続され、他端はノード／ＮＤにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路３２−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源ＶＤＤに接続されている。
【００３１】
＜２−２．第２メモリ（ＳＲＡＭ）の構成例＞  
次に、図４を用いて、第２メモリ（ＳＲＡＭ）１２の構成例について説明する。  
図示するように、ＳＲＡＭ１２は、上記ＳＲＡＭ（第１メモリ）１１と同様に、メモリセルアレイ３１−１、３１−２、ロウデコーダ３２、およびマルチプレクサ３４−１、３４−２により構成されている。第２メモリ（ＳＲＡＭ）１２の容量は、第１メモリ（ＳＲＡＭ）１１の容量より小さく、本例の場合、2Kbである。
【００３２】
メモリセルアレイ３１−１，３１−２は、64ロー(row)×32カラム(col)構成、即ち、ワード線ＷＬ０〜ＷＬ６３とビット線対ＢＬ０，／ＢＬ０〜ＢＬ１５，／ＢＬ１５をそれぞれ備えている。メモリセルアレイ３１−１，３１−２は、ワード線とビット線対との交際位置に冗長メモリセル３５をそれぞれ備えている。
【００３３】
冗長メモリセル３５には、ロウデコーダ３２に入力される6bitからなるエンコーデットアドレス（Encoded Add.）に該当する冗長データが格納されている。本例の場合、冗長メモリセル３５の構成は、上記図３に示したＳＲＡＭセル２５と同様である。
【００３４】
マルチプレクサ３４−１、３４−２は、16bitからなる冗長データＲＤ＿Ｉ／Ｏを、マルチプレクサ１４へ出力する。
【００３５】
＜２−３．連想メモリ（ＣＡＭ）の構成例＞
次に、図５を用いて、連想メモリ（ＣＡＭ）１３の構成例について説明する。  
図示するように、ＣＡＭ１３は、メモリセルアレイ４１、サーチデータレジスタ（Search data register）４３、およびマルチプレクサ４４から構成されている。
【００３６】
メモリセルアレイ４１は、ワード線とビット線対との交際位置に、不良アドレスを格納した複数のＣＡＭメモリセル（エントリ）を備えている（図示せず）。本例の場合、メモリセルアレイ４１は、64エントリ×15bit構成で、第１メモリ（ＳＲＡＭ）１１の不良ワードのアドレス（14bit）とエントリ有効フラグ（1bit）の計15bitを最大64セット格納し、容量は960 bitである。また、マッチ線ＭＬは各行のＣＡＭメモリセルで共有され、サーチ線対ＳＬ，／ＳＬは各列のＣＡＭメモリセルで共有されている。
【００３７】
ＣＡＭメモリセルＣＭＣに格納された不良アドレスは、サーチデータレジスタ４３を介してサーチ線対ＳＬ，／ＳＬに入力された14bitのサーチアドレス（Ｓ＿Add.）が一致する場合に、ストアワード（Stored word 0 〜 Stored word 63）ごとにマッチ線ＭＬによりマルチプレクサ４４を介して外部に出力される。本例の場合、上記ストアワード（Stored word 0 〜 Stored word 63）ごとに、32bitからなる不良アドレスがストアされている。
【００３８】
＜ＣＡＭメモリセル（エントリ）ＣＭＣの構成例＞  
次に、図６を用いて、本例に係るＮＯＲ型のＣＡＭメモリセル（エントリ）ＣＭＣの構成例について説明する。
【００３９】
図示するように、ＣＡＭメモリセルＣＭＣは、ランダム・アクセスポートとして働くワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差位置に設けられ、データ保持部５１と比較部５２により構成されている。各ＣＡＭメモリセルＣＭＣは、サーチ線対ＳＬ，／ＳＬのデータと格納されたデータとが一致した場合に、マッチ線ＭＬに、例えば、“１”を出力し、一致しない場合に“０”を出力する。
【００４０】
データ保持部５１は、ワード線ＷＬとビット線対ＢＬ，／ＢＬとの交差位置に設けられ、不良アドレスを保持するように構成されている。データ保持部５１は、上記ＳＲＡＭセルと同様のＭＯＳトランジスタＰ１〜Ｎ６により構成されている。
【００４１】
即ち、転送トランジスタＮ５の電流経路の一端はビット線ＢＬに接続され、他端はインバータ回路のノードＤに接続され、ゲートはワード線ＷＬに接続されている。転送トランジスタＮ６の電流経路の一端はビット線／ＢＬに接続され、他端はインバータ回路のノード／Ｄに接続され、ゲートはワード線ＷＬに接続されている。駆動トランジスタＮ３の電流経路の一端は接地電源ＧＮＤに接続され、他端はノードＤにおいて負荷トランジスタＰ１の電流経路の一端に接続され、ゲートは負荷トランジスタＰ１のゲート、およびノード／Ｄに接続されている。負荷トランジスタＰ１の電流経路の他端は内部電源ＶＤＤに接続されている。
【００４２】
駆動トランジスタＮ４の電流経路の一端は接地電源ＧＮＤに接続され、他端はノード／Ｄにおいて負荷トランジスタＰ２の電流経路の一端に接続され、ゲートは負荷トランジスタＰ２のゲート、およびインバータ回路３２−１のノードＮＤに接続されている。負荷トランジスタＰ２の電流経路の他端は内部電源ＶＤＤに接続されている。
【００４３】
比較部５２は、サーチ線対ＳＬ，／ＳＬから入力されたサーチアドレス（サーチワードアドレス）が、データ保持部５１に保持する不良アドレスと一致するか否かを比較するように構成されている。
【００４４】
比較部５２は、ＮＭＯＳトランジスタＮＭＯＳ４−１〜ＮＭＯＳ４−４により構成されている。ＮＭＯＳトランジスタＮＭＯＳ４−１のゲートはノードＤに接続され、電流経路の一端はマッチ線ＭＬに接続され、電流経路の他端はＮＭＯＳトランジスタＮＭＯＳ４−２の電流経路の一端に接続されている。ＮＭＯＳトランジスタＮＭＯＳ４−２のゲートはサーチ線／ＳＬに接続され、電流経路の他端は接地電源ＧＮＤに接続されている。ＮＭＯＳトランジスタＮＭＯＳ４−３のゲートはノード／Ｄに接続され、電流経路の一端はマッチ線ＭＬに接続され、電流経路の他端はＮＭＯＳトランジスタＮＭＯＳ４−４の電流経路の一端に接続されている。ＮＭＯＳトランジスタＮＭＯＳ４−４のゲートはサーチ線ＳＬに接続され、電流経路の他端は接地電源ＧＮＤに接続されている。
【００４５】
＜連想メモリ（ＣＡＭ）の検索動作＞  
次に、上記連想メモリ（ＣＡＭ）１３の検索動作について説明する。  
まず、メモリセルアレイ４１の各行（Stored word 0 〜 Stored word 63）ごとに最大64エントリの不良ワード・アドレスを書き込む。この不良ワード・アドレスは、ランダム・アクセスポートとして働くワード線ＷＬおよびビット線対ＢＬ，／ＢＬを介して、チップの電源投入直後に、外部メモリに予めプログラムされたデータがＣＡＭメモリセルＣＭＣに書き込まれるものである。外部メモリとは、例えば、メタル・フューズや電気的フューズ等である。
【００４６】
また、上記不良ワード・アドレスが書き込まれた行は、同時に各行のエントリ有効フラグ（図示せず）に、例えば、活性化状態を示す“１”が書き込まれ、検索動作の対象になる。
【００４７】
続いて、検索動作を行う。まず、ＣＡＭメモリセルＣＭＣ外から入力された、例えば、14ビットのサーチアドレスＳ＿Add.（search word address）と、ＣＡＭメモリセルＣＭＣに格納された不良アドレスが一致するかを判定する。
【００４８】
例えば、ＣＡＭメモリセルＣＭＣに、“１”データが格納されていたとする。この場合、図６中のノードＤは“１”（Ｄ＝“１”）であり、ノード／Ｄは“０”（／Ｄ＝“０”）である。ここで、このＣＡＭメモリセルＣＭＣを含む列において、“０”データが検索される場合、サーチ線ＳＬは“０”（ＳＬ＝“０”）、サーチ線／ＳＬは“１”（／ＳＬ＝“１”）となるようにそれぞれバイアスされる。
【００４９】
続いて、マッチ線ＭＬを、“１”にプリチャージされた初期状態から、トランジスタＮＭＯＳ４−１〜４−４を介して“０”に引き落とす。
【００５０】
一方、“１”データが検索される場合には、サーチ線ＳＬは“１”（ＳＬ＝“１”）、サーチ線／ＳＬは“０”（／ＳＬ＝“０”）となるようにそれぞれバイアスされるが、マッチ線ＭＬは、トランジスタＮＭＯＳ４−１〜４−４を介して“０”に引き落とす電流パスは存在しない。そのため、マッチ線ＭＬは、プリチャージ状態“１”を維持する。
【００５１】
このように、各ＣＡＭメモリセルＣＭＣは、サーチ線対ＳＬ，／ＳＬのデータと、格納されたデータとが一致された場合にマッチ線ＭＬに“１”を出力し、一致しない場合に“０”を出力する。さらにマッチ線ＭＬは、各行のメモリセルで共有されている。そのため、各行で、14bitの格納されたアドレス・ビットがすべてサーチ線ＳＬ，／ＳＬのデータと一致した場合のみマッチ線ＭＬは“１”となり、それ以外の場合は“０”となる。
【００５２】
データが一致したＣＡＭメモリセル（エントリ）が存在すると、“１”データのヒット信号ＨＩＴが出力され、同時に、ヒットしたエントリの番号がエンコードされて、エンコードアドレス（encoded Add.）として第２メモリ１２に出力される。例えば、図５中のストアワード１（Stored word 1）がヒットした場合には、エンコードアドレス（encoded Add.）“000001”が、第２メモリ１２に出力される。
【００５３】
＜３．リダンダンシ動作（Read時）＞  
次に、本例に係る半導体記憶装置のリダンダンシ動作について、図７に則して説明する。この説明では、第１メモリ（ＳＲＡＭ）１１の読み出し時（Read時）におけるリダンダンシ動作を例に説明する。
【００５４】
（ステップＳＴ１）  
まず、図１に示すように、第１メモリ（ＳＲＡＭ）１１の入力アドレス（Add.）を、連想メモリ（ＣＡＭ）１３にもサーチアドレスとして入力する。この入力アドレス（Add.）は、本例の場合、14bitである。
【００５５】
（ステップＳＴ２（不良アドレス検索））  
続いて、連想メモリ１３は、入力されたアドレス（Add.）と不良アドレスが一致するか否かの上記不良アドレス検索を行う。即ち、連想メモリ１３は、入力されたサーチアドレス（Add.）と、連想メモリ１３の各エントリ（ＣＡＭメモリセルＣＭＣ）に格納された不良ワード・アドレスと一致するか否かを検索する。
【００５６】
続いて、一致しない場合は、この入力アドレスにおけるリダンダンシ動作を終了する。
【００５７】
一方、一致する場合は、次のステップＳＴ３に進む。
【００５８】
（ステップＳＴ３）  
続いて、連想メモリ１３は、一致したエントリの番号をエンコードして、第２メモリ（ＳＲＡＭ）１２に入力アドレス（Encoded Add.）として供給すると共に、マルチプレクサ１４に制御信号ＨＩＴを送信する。
【００５９】
（ステップＳＴ４）  
続いて、第２メモリ（ＳＲＡＭ）１２は、入力アドレスに該当するエントリ（ＣＡＭメモリセルＣＭＣ）に格納された冗長データＲＤ＿Ｉ／Ｏをマルチプレクサ１４に出力する。
【００６０】
（ステップＳＴ５）  
続いて、マルチプレクサ１４は、制御信号ＨＩＴを受信すると、第１メモリ（ＳＲＡＭ）１１からの出力データＭ＿Ｉ／Ｏから切り替えて、第２メモリ（ＳＲＡＭ）１２の冗長データＲＤ＿Ｉ／Ｏをシステム入出力端子Ｉ／Ｏに出力する。
【００６１】
以上のように、入力アドレスと不良アドレスが一致する場合には、第１メモリ（512Kb SRAM）１１の出力データＭ＿Ｉ／Ｏを置換して、第２メモリ（2Kb SRAM）１２から冗長データＲＤ＿Ｉ／Ｏを出力することにより、リダンダンシ動作を行う。
【００６２】
尚、本例のリダンダンシ動作では、第１メモリ１１の読み出し時（Read時）を例にとって説明した。しかし、第１メモリ１１の書き込み時（Write時）のリダンダンシ動作も同様に行うことが可能である。即ち、書き込み時（Write時）において、連想メモリ１３に入力されたサーチアドレスと不良アドレスが一致する場合には、第２メモリ（2Kb SRAM）１２に格納された冗長ワードデータが、第１メモリ（512Kb SRAMマクロ）１１に書き込まれる。
【００６３】
＜５．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置およびそのリダンダンシ方法によれば、少なくとも下記（１）および（２）の効果が得られる。  
（１）大容量リダンダンシを実装した場合であっても、面積の増大を防止することができる。  
上記（１）の効果を得るために、本例では、第１アドレスAdd.と第１入力データとが入力され第１出力データＭ＿Ｉ／Ｏを出力する第１メモリ１１と、サーチアドレスとして前記第１アドレスAdd.が入力され、前記第１アドレスと不良アドレスとが一致するか否かを検索し一致する場合に第２アドレス（Encoded Add.）および制御信号ＨＩＴを出力する連想メモリ１２と、前記第２アドレスが入力された場合に前記第２アドレスに該当する冗長データＲＤ＿Ｉ／Ｏを出力する第２メモリ１３と、前記制御信号ＨＩＴが入力された場合に前記第１出力データから前記冗長データに切り替えて入出力端子に出力するマルチプレクサ１４とを具備する半導体記憶装置を提案する。
【００６４】
上記構成によれば、救済する第１メモリ１１の不良データに対し、語単位で不良データを置換することができる。そのため、例えば、不良ワード線単位で置換する比較例の場合等のように、本来置換される必要のないセルまで置換する必要がない。その結果、大容量リダンダンシを実装した場合であっても、面積の増大を防止することができる。
【００６５】
例えば、この実施例では、第１メモリ１１として512Kb SRAMマクロ、連想メモリ１３として960b CAMマクロ、第２メモリ１２として2Kb SRAMマクロを一例として説明した。この場合、それぞれのマクロ面積比は約100:4:2である。そのため、連想メモリ１３としての960b CAMマクロおよび第２メモリ１２としての2Kb SRAMマクロが占める面積ペナリティは約6%である。さらに、この他マルチプレクサ１４の面積を考慮しても回路全体の面積ペナルティは10%以下とすることができる。
【００６６】
一方、後述する比較例では、512ローのメモリセルアレイに対して、冗長用として64スペアローを備えている。この場合、スペアローのメモリセルアレイに対する面積は、12.5%となる。さらに、ＳＲＡＭ（マクロ）面積全体に対する場合でも、10%を超える面積ペナルティとなる。このように、語単位での不良救済を想定した場合、例えば、64bitの不良セルを救済するために64本のスペアロー（64x1024=64Kb）を用いているため、面積効率の悪さが顕著である。
【００６７】
これに対し、本例では、語単位で不良救済をすることができ、512Kb マクロのセルアレイのロー単位ではなくマクロの語単位（語単位）でスペアメモリセルを追加しているため、追加メモリセル数を低減することができ、面積増大を防止できる。
【００６８】
より具体的には、本例の場合、第２メモリセル１２に、64ワードx32=2Kbのスペアメモリセルを追加することに相当する。これは見方を変えると、ワード線にまるまる接続される64Kbスペアメモリセルをすべて追加するのでなく、選択ワード線のうち、マルチプレクサ（32:1 MUX）１４で選択される実際に不良セルを含んだ32カラム分の64x32=2Kbのスペアメモリ（冗長メモリ）だけを第２メモリ（2Kb SRAMマクロ）１２として実装することに相当する。このように、語単位で不良データの救済をすることができ、少ない面積ペナルティでリダンダンシを構成できる点で有利である。
【００６９】
（２）  設計変更が生じた場合であっても、設計時間を低減することができる。
【００７０】
本例の構成では、スペアメモリ（冗長メモリ）を格納した第２メモリ１２、および不良アドレスを格納した連想メモリ１３を別個独立に実装している。換言すれば、スペアメモリ（冗長メモリ）および不良アドレスは、比較例に係るスペアローのように、救済するＳＲＡＭ（マクロ）内に下位設計のハードＩＰ（Intellectual property）としてレイアウトレベルで実装されていない。そのため、いったん救済する第１メモリ（ＳＲＡＭ）１１を設計した後に、例えば、工場での製造レベル向上等によって、スペアメモリ（冗長メモリ）を再設計する必要が生じた場合であっても、第２メモリ１２および連想メモリ１３のみを再設計すれば良い。そのため、設計変更が生じた場合であっても、設計時間を低減することができる。
【００７１】
このように、本例に係る第２メモリ１２や連想メモリ１３は、任意の容量・語構成のものをソフトウェアで自動合成するコンパイラブルマクロを用いることができるため、図１のシステム全体を上位設計であるＲＴＬレベルのソフトＩＰとして供給することが可能である。
【００７２】
これにより、工場の製造レベルがあがりリダンダンシの容量を減らしたシステム、例えば救済セットを64エントリから32エントリに低減したシステム等を短期間で設計できる点で有利である。
【００７３】
［第２の実施形態（ＣＡＭメモリセルがプログラム部を更に備えた例）］
次に、第２の実施形態に係る半導体記憶装置について、図８を用いて説明する。この実施形態は、ＣＡＭメモリセルがプログラム部を更に備えた構成例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７４】
図示するように、本例に係る半導体記憶装置は、ＣＡＭメモリセルＣＭＣが、プログラム部５５を更に実装している点で上記第１の実施形態と相違している。
【００７５】
プログラム部５５は、電気的フューズ（ＰＭＯＳ５−１）、トランジスタＮＭＯＳ５−１（保護トランジスタ），ＮＭＯＳ５−２，ＮＭＯＳ５−３により構成されている。
【００７６】
本例の場合、電気的フューズは、ＰＭＯＳゲート絶縁膜破壊型電気的フューズ（ＰＭＯＳ５−１）を適用している。ＰＭＯＳ５−１のゲートはトランジスタＮＭＯＳ５−１の電流経路の一端に接続され、電流経路の一端及び他端はプログラム用配線ＶＢＰに接続されている。
【００７７】
トランジスタＮＭＯＳ５−１（保護トランジスタ）のゲートはプログラム用ノードＶＢＴに接続され、電流経路の他端はトランジスタＮＭＯＳ５−２，ＮＭＯＳ５−３の電流経路の一端に接続されている。この保護トランジスタＮＭＯＳ５−１は、電気的フューズをプログラムする際に発生する高電圧のプログラム電源電圧から、他のトランジスタトランジスタＮＭＯＳ５−２，ＮＭＯＳ５−３を保護するためのトランジスタである。
【００７８】
トランジスタＮＭＯＳ５−２のゲートはプログラム用配線ＤＣｐに接続され、電流経路の他端は接地電源ＧＮＤに接続されている。
【００７９】
トランジスタＮＭＯＳ５−３のゲートはプログラム用配線ＰＲＧｐに接続され、電流経路の他端は接地電源ＧＮＤに接続されている。
【００８０】
＜プログラム動作＞  
次に、プログラム部５５へのプログラム動作について説明する。
【００８１】
まず、電気的フューズ（ＰＭＯＳ５−１）に“０”データを書き込みたい場合のプログラム動作について説明する。この場合は、電気的フューズ（ＰＭＯＳ５−１）のゲート絶縁膜を破壊し、トランジスタＰＭＯＳ５−１の電流経路を導通状態とすることにより行う。
【００８２】
まず、データ保持部５１の内部電源ＶＤＤの電圧をＶＳＳレベルに固定した状態で、プログラム用配線ＰＲＧｐを“１”にバイアスし、プログラム用配線ＶＢＰをプログラム電源電圧にバイアスする。上記プログラム電源電圧は、例えば、90nmプロセスでフューズ素子ＰＭＯＳ５−１のゲート酸化膜が1.8nm程度の場合、約7.0Ｖ程度である。
【００８３】
この際、トランジスタＮＭＯＳ５−１（保護トランジスタ）のゲート電圧をプログラム用ノードＶＢＴに印加される約2.4Ｖ程度に、プログラム用配線ＤＣｐを“０”にバイアスする。すると、トランジスタＮＭＯＳ５−１，ＮＭＯＳ５−３を介して、電気的フューズ（ＰＭＯＳ５−１）のゲートが０Ｖ程度にバイアスされる。その結果、ＰＭＯＳ５−１のゲート絶縁膜にプログラム用電源電圧を印加してゲート絶縁膜を破壊し、トランジスタＰＭＯＳ５−１の電流経路を導通状態とすることにより、電気的フューズ（ＰＭＯＳ５−１）に“０”データを書き込む。
【００８４】
続いて、電気的フューズ（ＰＭＯＳ５−１）に“１”データを書き込みたい場合のプログラム動作について説明する。
【００８５】
この場合は、電気的フューズ（ＰＭＯＳ５−１）のゲート絶縁膜を破壊せず、トランジスタＰＭＯＳ５−１の電流経路を非導通状態とすることにより行う。
【００８６】
まず、プログラム用配線ＰＲＧｐを“０”にバイアスする。これにより、電気的フューズ（ＰＭＯＳ５−１）のゲートの電圧状態はフローティング状態となり、ゲート絶縁膜が破壊されることを防止し、電気的フューズ（ＰＭＯＳ５−１）に“１”データを書き込む。
【００８７】
尚、プログラム用配線ＶＢＰは、連想メモリ１３のメモリセルアレイ４１において、同一行のＣＡＭメモリセルＣＭＣで共有されている。プログラム用配線ＰＲＧｐ，ＤＣｐは、連想メモリ１３のメモリセルアレイ４１において、同一列のＣＡＭメモリセルＣＭＣで共有されている。そのため、書き込みたい行のプログラム用配線ＶＢＰを“Ｈ”、それ以外の行は“Ｌ”にし、書き込みたいデータに対応して各列のプログラム用配線ＰＲＧｐを“Ｈ”または“Ｌ”にバイアスして書き込みを行う。これを各行ごとに繰り返すことにより、メモリセルアレイ４１中の全てのＣＡＭメモリセルＣＭＣのプログラム部５５のプログラム動作を行うことができる。
【００８８】
＜ラッチ動作＞  
次に、電気的フューズ（ＰＭＯＳ５−１）に書き込まれたデータを、ＣＡＭメモリセルＣＭＣのデータ保持部５１に保持させるラッチ動作について説明する。
【００８９】
まず、内部電源ＶＤＤの電圧レベルをＶＳＳレベルにする。続いて、全てのプログラム用配線ＶＢＰ，ＤＣｐを“Ｈ”レベルに、プログラム用配線ＰＲＧｐを“Ｌ”レベルにバイアスする。
【００９０】
（ケース（ａ）：ノードＤに“Ｈ”レベルをラッチする場合）  
上記バイアス関係において、電気的フューズ（ＰＭＯＳ５−１）のゲート絶縁膜が破壊されて導通状態になっている場合（“０”データが書き込まれている場合）には、ノードＤの電圧は、プログラム配線ＶＢＰの電圧とＶＳＳレベルとの間のトランジスタＰＭＯＳ５−１，ＮＭＯＳ５−１，ＮＭＯＳ５−２の抵抗分割で決定される。その結果、ノードＤに印加される電圧は、ＶＳＳレベルよりも高い電圧とすることができる。より実際的には、この際、ノードＤに印加する電圧が、データ保持部のトランジスタＮ４のしきい値電圧（Ｖth）よりも高くなるように、各トランジスタサイズを設計しておくことが望ましい。
【００９１】
この状態で内部電源ＶＤＤを“Ｈ”レベル（ＶＤＤレベル）に立ち上げると、本ケース（ａ）の場合、ノードＤには“Ｈ”レベルがラッチされる。この後、プログラム配線ＶＢＰ，ＤＣｐを“Ｌ”レベルにバイアスする。
【００９２】
（ケース（ｂ）：ノードＤに“Ｌ”レベルをラッチする場合）  
一方、上記バイアス関係において、電気的フューズ（ＰＭＯＳ５−１）のゲート絶縁膜が破壊されておらず非導通状態になっている場合（“１”データが書き込まれている場合）には、ノードＤの電位はＶＳＳレベルとなる。
【００９３】
この状態で内部電源ＶＤＤを“Ｈ”レベル（ＶＤＤレベル）に立ち上げると、本ケース（ｂ）の場合、ノードＤには“Ｌ”レベルがラッチされる。この後、プログラム配線ＶＢＰ、ＤＣｐを“Ｌ”レベルにバイアスする。
【００９４】
以上のラッチ動作を行う。以後、データ保持部５１に保持されたデータ（不良アドレス）により、上記第１の実施形態と同様のリダンダンシ動作を行う。
【００９５】
上記のように、この実施形態に係る半導体記憶装置によれば、少なくとも上記（１）および（２）と同様の効果が得られる。
【００９６】
さらに、本例によれば、下記（３）の効果が得られる。  
（３）不良アドレスの転送が不要であるため、高速動作に対して有利である。
【００９７】
図示するように、本例に係る半導体記憶装置は、ＣＡＭメモリセルＣＭＣが、プログラム部を更に実装している点で上記第１の実施形態と相違している。
【００９８】
そのため、ＣＡＭメモリセルＣＭＣに、直接不良アドレスをプログラムすることができる。さらに、第１の実施形態で必要であった電源投入直後のＣＡＭ１３の外メタルフューズ／電気的フューズから連想メモリ１３への不良アドレス転送動作が不要である。そのため、高速動作に対して有利である。
【００９９】
［比較例（スペアローを備える一例）］
次に、上記第１、第２の実施形態に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図９および図１０を用いて説明する。本比較例は、救済するメモリがスペアローを備える一例である。
【０１００】
図９は、比較例に係る半導体記憶装置であって、ＳＲＡＭ１００を示すブロック図である。図９に示すように、この比較例に係るＳＲＡＭ１００は、64本（64 row）のスペアロー１１０−１，１１０−２を有し、メモリセルアレイ１２１−１，１２１−２に512 rowの容量を備えている。
【０１０１】
アレイ構成は512ローx1024カラムであり、語構成は16Kワードx32ビットである。1024本のカラムは32:1マルチプレクサを介して32ビットのI/O端子とデータをやり取りする。このマクロは、14ビットの外部入力アドレス中、9ビット（512ロー=2^9）のローアドレスが予めプログラムされた最大６４セットの不良ローのアドレスとマクロ内に実装されたアドレス比較回路（図示せず）によって比較され、両者が一致すると該当不良ワード線（WL0〜WL511のいずれか）が割り当てられたスペアワード線（SWL0〜SWL63）のうちのいずれかによって置換される。
【０１０２】
そのため、この構成では、512ローに対して64スペアローを追加するため、アレイ面積だけでも12.5%の面積増となる。さらに、メモリマクロ面積全体でも10%を超える面積ペナルティとなる。
【０１０３】
上記のように、比較例に係る構成では、大容量リダンダンシを実装した場合には、面積が増大する。例えば、単ビット不良の救済を想定した場合、64bitの不良セルを救済するために64本のスペアロー（64x1024=64Kb）を用いているため、面積効率の悪さが顕著である。
【０１０４】
これは、救済するセルアレイの不良ワード線（WL0〜WL511のいずれか）に対し、スペアワード線（SWL0〜SWL63）単位で置換するため、メモリセル単位でなく、ワード線単位（ロー単位）で置換しているからである。そのため、置換される不良ワード線（WL0〜WL511のいずれか）の全てが不良セルではないため、本来置換される必要のないセルまで置換される。
【０１０５】
例えば、図１０に示すように、スペアロー１１０−１に配置された置換メモリセル１５５のうちの全てにおいて不良データが格納されているわけではない。そのため、不良ワード線（WL0〜WL511のいずれか）に接続された全てのセルが置換され、語単位（セル単位）で置換することができないからである。
【０１０６】
加えて、スペアロー１１０−１，１１０−２や、アドレス比較回路（図示せず）がＳＲＡＭマクロ１００内にハードＩＰとしてレイアウトレベルで実装されている。このため、いったん、ＳＲＡＭマクロ１００を設計してしまうと、工場での製造レベル向上によってスペアローの本数を減らし面積を縮小したマクロが必要になった場合等に、これを再設計するのにかかる期間が長い。
【０１０７】
以上、第１，第２の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０８】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示すブロック図。
【図２】第１の実施形態に係る第１メモリ（ＳＲＡＭ）を示すブロック図。
【図３】第１の実施形態に係るＳＲＡＭセルを示す回路図。
【図４】第１の実施形態に係る第２メモリ（ＳＲＡＭ）を示すブロック図。
【図５】第１の実施形態に係る連想メモリ（ＣＡＭ）を示すブロック図。
【図６】第１の実施形態に係るＣＡＭメモリセル示す回路図。
【図７】第１の実施形態に係る半導体記憶装置のリダンダンシ動作を示すフロー図。
【図８】この発明の第２の実施形態に係るＣＡＭメモリセルを示す回路図。
【図９】この発明の比較例に係る半導体記憶装置を示すブロック図。
【図１０】比較例に係るスペアローを示すブロック図。
【符号の説明】
【０１０９】
１１…第１メモリ、１２…第２メモリ、１３…連想メモリ、１４…マルチプレクサ、Add.…入力アドレス、Encoded Add.…エンコーデットアドレス、Ｍ＿Ｉ／Ｏ…第１出力データ、ＲＤ＿Ｉ／Ｏ…冗長データ、ＨＩＴ…制御信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008234806.tif 000010
【図９】
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【図１０】
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