(57)【要約】【課題】回路面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、基板１上に形成された第１導電型の半導体層３１及び第２導電型の半導体層３２と、半導体層３１のドレイン領域３１１と半導体層３２のドレイン領域３２２とを接続する導電性の接続パターン４と、半導体層３１、３２、及び接続パターン４を覆うように形成されたゲート絶縁膜５と、ゲート絶縁膜５を介してチャネル領域３１３、３２３の対面に配置されるゲート電極６１、６２と、ゲート電極６１、６２を覆うように形成された層間絶縁膜７と、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ａを介して接続パターン４と接続する信号配線９ａと、を備えるものである。【選択図】  図２
2008288269.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、第１薄膜トランジスタと第２薄膜トランジスタとを備える薄膜トランジスタアレイ基板であって、
前記第１薄膜トランジスタに設けられ、第１導電型のソース／ドレイン領域を有する第１半導体層と、
前記第２薄膜トランジスタに設けられ、第２導電型のソース／ドレイン領域を有する第２半導体層と、
前記第１半導体層のドレイン領域と前記第２半導体層のドレイン領域とを接続する導電性の接続パターンと、
前記第１半導体層、前記第２半導体層、及び前記接続パターンを覆うように形成されたゲート絶縁膜と、
前記第１半導体層と前記第２半導体層に対しそれぞれ設けられ、前記ゲート絶縁膜を介してチャネル領域の対面に配置されるゲート電極と、
前記ゲート電極及び前記ゲート絶縁膜を覆うように形成された層間絶縁膜と、
前記層間絶縁膜及び前記ゲート絶縁膜を貫通する第１コンタクトホールを介して前記接続パターンと接続する第１配線と、を備える薄膜トランジスタアレイ基板。
【請求項２】
前記第１半導体層は、前記第２半導体層と離間して配置され、
前記第１コンタクトホールは、前記第１半導体層のドレイン領域と前記第２半導体層のドレイン領域との間において前記接続パターン上に形成される請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記第１半導体層及び前記第２半導体層は、連続した島状のパターンとして形成され、
前記第１半導体層のドレイン領域と前記第２半導体層のドレイン領域とが接している請求項１に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記第１半導体層のドレイン領域は、前記第２半導体層のドレイン領域と接する側の少なくとも一部において第２導電型の不純物をさらに含み、
前記第２半導体層のドレイン領域は、前記第１半導体層のドレイン領域と接する側の少なくとも一部において第１導電型の不純物をさらに含む請求項３に記載の薄膜トランジスタアレイ基板。
【請求項５】
前記接続パターンは、金属膜であり、前記第１半導体層のドレイン領域上から前記第２半導体層のドレイン領域上まで延在して形成される請求項１乃至４のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項６】
前記層間絶縁膜及び前記ゲート絶縁膜を貫通する第２コンタクトホールを介して前記第１半導体層及び前記第２半導体層のソース領域と接続する第２配線と、前記層間絶縁膜を貫通する第３コンタクトホールを介して前記第１半導体層及び前記第２半導体層上の前記ゲート電極と接続する第３配線とをさらに備える請求項１乃至５のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項７】
前記第１半導体層及び前記第２半導体層は、多結晶シリコン薄膜である請求項１乃至６のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項８】
請求項１乃至７のいずれかに記載の薄膜トランジスタアレイ基板を有する表示装置。
【請求項９】
第１薄膜トランジスタと第２薄膜トランジスタとを備える薄膜トランジスタアレイ基板の製造方法であって、
基板上に、前記第１薄膜トランジスタの第１半導体層と、前記第２薄膜トランジスタの第２半導体層とを形成する工程と、
前記第１半導体層のドレイン領域が形成される領域と、前記第２半導体層のドレイン領域が形成される領域とを接続する接続パターンを形成する工程と、
前記第１半導体層及び前記第２半導体層を覆うようにゲート絶縁膜を形成する工程と、
前記第１半導体層上に前記ゲート絶縁膜を介して配置されるゲート電極を形成した後、前記第１半導体層のソース／ドレイン領域に第１導電型の不純物を導入する工程と、
前記第２半導体層上に前記ゲート絶縁膜を介して配置されるゲート電極を形成した後、前記第２半導体層のソース／ドレイン領域に第２導電型の不純物を導入する工程と、
前記ゲート電極を覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記ゲート絶縁膜を除去してコンタクトホールを形成する工程と、
前記コンタクトホールを形成する工程で設けられた前記接続パターン上の第１コンタクトホールを介して前記接続パターンと接続する第１配線を形成するように、前記層間絶縁層上に導電性パターンを形成する工程と、を備える薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記第１半導体層と前記第２半導体層とを形成する工程では、前記第１半導体層と前記第２半導体層とが互いに離間して配置されるように形成し、
前記コンタクトホールを形成する工程では、前記第１半導体層のドレイン領域と前記第２半導体層のドレイン領域との間において前記接続パターン上に前記第１コンタクトホールを形成する請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記第１半導体層と前記第２半導体層とを形成する工程では、前記第１半導体層と前記第２半導体層とが連続した島状のパターンとして形成され、前記第１半導体層のドレイン領域が形成される領域と、前記第２半導体層のドレイン領域が形成される領域とが接している請求項９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記第１導電型の不純物を導入する工程では、前記第２半導体層のドレイン領域の少なくとも一部に前記第１導電型の不純物を導入し、
前記第２導電型不純物を導入する工程では、前記第１半導体層のドレイン領域の少なくとも一部に前記第２導電型の不純物を導入する請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記接続パターンを形成する工程では、前記第１半導体層のドレイン領域が形成される領域上から前記第２半導体層のドレイン領域が形成される領域上まで延在する金属膜パターンを形成する請求項９乃至１２のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記コンタクトホールを形成する工程では、前記第１半導体層及び前記第２半導体層のソース領域上に第２コンタクトホールと、前記第１半導体層及び前記第２半導体層上の前記ゲート電極上に第３コンタクトホールと、をさらに形成し、
前記導電性パターンを形成する工程では、前記第２コンタクトホールを介して前記第１半導体層及び前記第２半導体層のソース領域と接続する第２配線と、前記第３コンタクトホールを介して前記第１半導体層及び前記第２半導体層上の前記ゲート電極と接続する第３配線と、をさらに形成する請求項９乃至１３のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記第１半導体層及び前記第２半導体層は、多結晶シリコン薄膜である請求項９乃至１４のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関し、特に詳しくは相補型トランジスタ回路を用いた薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、フラットパネルディスプレイの一つとして従来から一般的に知られており、低消費電力や小型軽量といったメリットを活かしてパーソナルコンピュータや携帯情報端末機器のモニタなどに広く用いられている。近年は、ＴＶ用途としても液晶表示装置が広く用いられるようになり、従来のブラウン管ディスプレイにかわりその位置を占めようとしている。
【０００３】
このような液晶表示装置には、近年、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）を画素スイッチング素子として使用したアクティブマトリクス型が多く採用されている。ＴＦＴには半導体膜を用いたＭＯＳ構造が多く用いられる。ＴＦＴの構造は逆スタガ型やトップゲート型、半導体膜は非結晶シリコン薄膜や多結晶シリコン薄膜が主として知られているが、これらは液晶表示装置の用途や性能により適宜選択される。小型の液晶表示装置には、多結晶シリコン薄膜を用いたＴＦＴ（ポリシリコンＴＦＴ）を使用することが多い。ポリシリコンＴＦＴは移動度が高く、画素スイッチング素子を小型化することができるため、液晶表示装置の高精細化が可能となる。さらに、画素スイッチング素子を駆動するための周辺回路部にもポリシリコンＴＦＴを適用することが可能となる。
【０００４】
また、フラットパネルディスプレイの一つとして、有機ＥＬ（Electro Luminescence：電界発光）表示装置が知られている。有機ＥＬ表示装置は、液晶表示装置とは異なり、ＥＬ層を介して対向する電極間に電流を流すことによってＥＬ層が発光する自発光型の表示装置である。そのため、コントラスト、視野角、応答速度等において、有機ＥＬ表示装置は液晶表示装置より優れており、高性能表示装置として適用が拡大されている。
【０００５】
このような有機ＥＬ表示装置では、近年、ＥＬ層に流す電流を制御するための信号処理回路を画素内に内蔵したアクティブマトリクス型が開発されている。ポリシリコンＴＦＴは移動度が高く、長時間電流を流した際に発生するトランジスタの閾電圧シフトが小さいため、有機ＥＬ表示装置の画素信号処理回路に広く適用されている。このとき、画素信号処理回路を制御する周辺回路部にもポリシリコンＴＦＴを適用することができる。
【０００６】
周辺回路及び画素信号処理回路を構成する素子には、ＣＭＯＳインバータ回路やＣＭＯＳアナログスイッチ回路等が用いられている。これらの回路は、一般的に相補型トランジスタ回路（ＣＭＯＳ回路）で構成され、高速動作のために高移動度が求められるためポリシリコンＴＦＴが使用される。
【０００７】
ポリシリコンＴＦＴを用いたＣＭＯＳ回路の一般的な構成について図７を用いて説明する。図７（ａ）は、従来のＣＭＯＳ回路の一般的な構成を示す平面図である。図７（ｂ）は図７（ａ）のＩ−Ｉ断面図、図７（ｃ）は図７（ａ）のＪ−Ｊ断面図である。ＣＭＯＳ回路は、２つのタイプのＴＦＴ、すなわちｎ型ＴＦＴとｐ型ＴＦＴにより構成されている（例えば、特許文献１）。図７では、左側にｎ型ＴＦＴが形成されるＮＭＯＳ領域１０１を示し、右側にｐ型ＴＦＴが形成されるＰＭＯＳ領域１０２を示す。
【０００８】
図７において、基板１上に、シリコン窒化膜２１及びシリコン酸化膜２２が下地膜２として設けられている。下地膜２の上には、ｎ型ＴＦＴの半導体層３１とｐ型ＴＦＴの半導体層３２が各々島状に形成されている。半導体層３１は、ｎ型不純物の導入されたソース領域３１１とドレイン領域３１２、及びこれらの間に配置されたチャネル領域３１３によって構成される。半導体層３２は、ｐ型不純物の導入されたソース領域３２１とドレイン領域３２２、及びこれらの間に配置されたチャネル領域３２３によって構成される。半導体層３１、３２を覆うようにゲート絶縁膜５が形成され、ゲート絶縁膜５を介してチャネル領域３１３、３２３の対面にゲート電極６１、６２が形成されている。ゲート電極６１、６２を覆うように、層間絶縁膜７が形成される。
【０００９】
層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８がソース領域３１１、３２１、及びドレイン領域３１２、３２２上に設けられている。また、層間絶縁膜７を貫通するコンタクトホール８がゲート電極６１、６２上に設けられている。回路を構成する信号配線９は、これらのコンタクトホール８を介してソース領域３１１、３２１、ドレイン領域３１２、３２２、及びゲート電極６１、６２と電気的に接続される。
【００１０】
ＮＭＯＳ領域１０１のゲート電極６１と接続された信号配線９は、ＰＭＯＳ領域１０２のゲート電極６２と接続された信号配線９と合流し、ここから一本の信号配線９が引き出されている。また、ＮＭＯＳ領域１０１のドレイン領域３１２と接続された信号配線９は、ＰＭＯＳ領域１０２のドレイン領域３２２と接続された信号配線９と合流し、ここから一本の信号配線９が引き出されている。
【００１１】
通常、周辺回路を内蔵した表示装置では、画素表示部、ゲート駆動回路、及びデータ駆動回路にＴＦＴを使用する。データ駆動回路のＴＦＴは、動作周波数が数メガヘルツ（ＭＨｚ）から数十ＭＨｚの範囲において、５０〜２００ｃｍ２／Ｖｓの移動度、及び適切な閾値電圧Ｖｔｈを有することが好ましい。一方、ゲート駆動回路と画素表示部ではＴＦＴの移動度に対する要求はそれほど厳しくなく、移動度は２０〜３０ｃｍ２／Ｖｓ程度でよい。最近の技術動向により、周辺回路部にデータ処理回路、タイミングコントローラ、ＣＰＵを盛り込む高集積化や表示装置の高精細化への要求が高まっている。そのため、極めて高い回路密度、すなわち、より小さな面積の回路が必要となってきている。
【００１２】
これに対し、例えば特許文献２、３のような技術が開示されている。
【特許文献１】特開平１０−１２３５６９号公報
【特許文献２】特開２００２−２９９６３１号公報
【特許文献３】特開２００４−２４１７００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献２では、ＮＭＯＳ領域１０１の半導体層３１とＰＭＯＳ領域１０２の半導体層３２とを、１つの連続した島状の半導体層として形成している（従来技術１）。すなわち、ＮＭＯＳ領域１０１のドレイン領域３１２が、ＰＭＯＳ領域１０２のドレイン領域３２２と接するように設けられる。ドレイン領域３１２、３２２は互いに離間して設けられない。また、特許文献２、３では、従来技術１の両ドレイン領域３１２、３２２間境界線上に、共通した１つのコンタクトホールを形成している（従来技術２）。
【００１４】
しかしながら、従来技術１のＣＭＯＳ回路では、各ドレイン領域３１２、３２２上に１つ以上のコンタクトホール８を個々に形成する必要がある。すなわち、ドレイン領域３１２、３２２はコンタクトホール８形成に必要な大きさが必要となる。さらに、コンタクトホール８周辺には位置余裕を確保する必要がある。また、従来技術２のＣＭＯＳ回路では、両ドレイン領域３１２、３２２から安定した接触抵抗を得るために、コンタクトホールの寸法を大きくする必要がある。このため、ＣＭＯＳ回路の面積を十分に小さくすることができず、表示装置の高精細化や高集積化を妨げる１つの要因となっている。
【００１５】
本発明は、このような問題点を解決するためになされたものであり、回路面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明にかかる薄膜トランジスタアレイ基板は、基板上に、第１薄膜トランジスタと第２薄膜トランジスタとを備える薄膜トランジスタアレイ基板であって、前記第１薄膜トランジスタに設けられ、第１導電型のソース／ドレイン領域を有する第１半導体層と、前記第２薄膜トランジスタに設けられ、第２導電型のソース／ドレイン領域を有する第２半導体層と、前記第１半導体層のドレイン領域と前記第２半導体層のドレイン領域とを接続する導電性の接続パターンと、前記第１半導体層、前記第２半導体層、及び前記接続パターンを覆うように形成されたゲート絶縁膜と、前記第１半導体層と前記第２半導体層に対しそれぞれ設けられ、前記ゲート絶縁膜を介してチャネル領域の対面に配置されるゲート電極と、前記ゲート電極及び前記ゲート絶縁膜を覆うように形成された層間絶縁膜と、前記層間絶縁膜及び前記ゲート絶縁膜を貫通する第１コンタクトホールを介して前記接続パターンと接続する第１配線と、を備えるものである。
【発明の効果】
【００１７】
本発明によれば、回路面積を小さくすることが可能な薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１８】
実施の形態１．
始めに、図１を用いて、本実施の形態に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本実施の形態に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。この液晶表示装置の全体構成については、以下に述べる第１〜第３の実施形態で共通である。
【００１９】
本実施の形態に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。
【００２０】
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。走査信号駆動回路４５の近傍には、外部配線４８が接続されている。また、表示信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００２１】
外部配線４８、４９を介して走査信号駆動回路４５、及び表示信号駆動回路４６に外部からの各種信号が供給される。走査信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。表示信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００２２】
画素４７内には、少なくとも１つのＴＦＴ５０が形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。
【００２３】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２４】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２５】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２６】
続いて、本実施の形態に係るＣＭＯＳ回路の構成について、図２を用いて説明する。図２（ａ）は、実施の形態１に係るＣＭＯＳ回路の構成を示す平面図である。図２（ｂ）は図２（ａ）のＡ−Ａ断面図、図２（ｃ）は図２（ａ）のＢ−Ｂ断面図である。本実施の形態に係るＣＭＯＳ回路は、図１に示した走査信号駆動回路４５、表示信号駆動回路４６等、額縁領域４２の周辺回路に用いられる回路である。ＣＭＯＳ回路は、ｎ型ＴＦＴとｐ型ＴＦＴにより構成されている。図２では、左側にｎ型ＴＦＴが形成されるＮＭＯＳ領域１０１を示し、右側にｐ型ＴＦＴが形成されるＰＭＯＳ領域１０２を示す。
【００２７】
図２において、基板１上に、シリコン窒化膜２１及びシリコン酸化膜２２が下地膜２として設けられている。下地膜２の上には、ｎ型ＴＦＴの半導体層３１とｐ型ＴＦＴの半導体層３２が各々島状に形成されている。
【００２８】
ＮＭＯＳ領域１０１の半導体層３１は、ソース領域３１１、ドレイン領域３１２、及び、チャネル領域３１３を含み、例えば膜厚５０〜７０ｎｍの多結晶シリコン（ポリシリコン）薄膜により形成される。ソース領域３１１及びドレイン領域３１２にはｎ型不純物が導入されており、不純物の導入されていないチャネル領域３１３がソース領域３１１とドレイン領域３１２との間に配置されている。なお、Ｖｔｈ（閾値）を制御するために、チャネル領域３１３には微量の不純物が含まれる場合がある。図２では、チャネル領域３１３に対して、ソース領域３１１が左側、ドレイン領域３１２が右側に配置されている。なお、ソース領域３１１及びドレイン領域３１２のｎ型不純物濃度は、１×１０１９ｉｏｎｓ／ｃｍ３以上である。
【００２９】
ＰＭＯＳ領域１０２の半導体層３２は、ソース領域３２１、ドレイン領域３２２、及び、チャネル領域３２３を含み、半導体層３１と同じ多結晶シリコン薄膜により形成される。ソース領域３２１及びドレイン領域３２２にはｐ型不純物が導入されており、不純物の導入されていないチャネル領域３２３がソース領域３２１とドレイン領域３２２との間に配置されている。なお、Ｖｔｈ（閾値）を制御するために、チャネル領域３２３には微量の不純物が含まれる場合がある。図２では、チャネル領域３２３に対して、ソース領域３２１が右側、ドレイン領域３２２が左側に配置されている。なお、ソース領域３２１及びドレイン領域３２２のｐ型不純物濃度は、１×１０１９ｉｏｎｓ／ｃｍ３以上である。
【００３０】
半導体層３１及び半導体層３２は別々のパターンに分離して形成され、半導体層３１と半導体層３２との間には所定の間隔が設けられている。そして、この間隔を介して、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とが、対向するように配置されている。
【００３１】
本実施の形態では、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とを接続する接続パターン４が、第１の金属膜によって形成されている。接続パターン４は、ドレイン領域３１２、３２２上の少なくとも一部の領域から両ドレイン領域３１２、３２２間の下地膜２上まで延在された、一続きのパターンとして形成される。接続パターン４は、ドレイン領域３１２、３２２上からチャネル領域３１３、３２３上にはみ出て形成されない。
【００３２】
これらの半導体層３１、３２、及び接続パターン４を覆うようにゲート絶縁膜５が設けられている。そして、ゲート絶縁膜５を介してチャネル領域３１３、３２３の対面にゲート電極６１、６２が形成される。ゲート電極６１とゲート電極６２は離間して設けられる。ゲート電極６１、６２は接続パターン４とはオーバーラップして配置されない。ゲート電極６１、６２を覆うように、層間絶縁膜７が形成されている。
【００３３】
層間絶縁膜７を貫通するコンタクトホール８ｃがゲート電極６１、６２上にそれぞれ設けられている。また、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ｂがソース領域３１１、３２１上にそれぞれ設けられている。本実施の形態では、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ａが接続パターン４上に設けられる。接続パターン４上のコンタクトホール８ａは、両ドレイン領域３１２、３２２間の半導体層３１、３２が形成されない領域に設けられることが好ましい。
【００３４】
回路を構成する信号配線９ｃが、コンタクトホール８ｃを介してゲート電極６１、６２とそれぞれ接続している。ＮＭＯＳ領域１０１のゲート電極６１と接続された信号配線９ｃは、ＰＭＯＳ領域１０２のゲート電極６２と接続された信号配線９ｃと合流し、ここから一本の信号配線９ｃが引き出される。信号配線９ｂは、コンタクトホール８ｂを介してソース領域３１１、３２１とそれぞれ接続している。ソース領域３１１、３２１と接続された信号配線９ｂは、それぞれ個々に一本の信号配線９ｂが引き出される。信号配線９ａは、コンタクトホール８ｃを介して接続パターン４と接続している。信号配線９ａからは、一本の信号配線９ａが引き出される。このように、本実施の形態では、信号配線９ａは接続パターン４上に形成された１つのコンタクトホール８ａを介してドレイン領域３１２、３２２と電気的に接続している。
【００３５】
次に、本実施の形態に係るＣＭＯＳ回路の製造方法について、図３を用いて説明する。図３は、実施の形態１に係るＣＭＯＳ回路の製造工程の流れを示したフローチャートである。まず初めに、基板１上に、下地膜２を形成する（ＳＴ３０１）。基板１には、ガラス基板や石英基板などの透過性を有する絶縁性基板を用いる。下地膜２として、シリコン窒化膜２１やシリコン酸化膜２２、あるいはこれらの積層膜が形成される。なお、この下地膜２は形成されない場合がある。
【００３６】
次に、下地膜２上に、膜厚５０〜７０ｎｍのアモルファスシリコン薄膜をプラズマＣＶＤ法により基板１全面に成膜する（ＳＴ３０２）。トランジスタの閾値電圧を調整するため、アモルファスシリコン薄膜成膜時または成膜後に、アモルファスシリコン薄膜にｐ型不純物あるいはｎ型不純物を導入してもよい。この不純物は、例えば半導体層３１、３２のチャネル領域３１３、３２３となる領域に導入される。この不純物導入は、アモルファスシリコン薄膜成膜時または成膜後に限らず、後述する多結晶シリコン薄膜形成後、もしくはゲート絶縁膜５形成後に行ってもよい。
【００３７】
アモルファスシリコン薄膜成膜後、エキシマレーザアニールあるいはＹＡＧレーザアニール等により、アモルファスシリコン薄膜を溶融、冷却、固化して、多結晶シリコン化する（ＳＴ３０３）。これにより、多結晶シリコン薄膜が得られる。そして、多結晶シリコン薄膜上の、ＮＭＯＳ領域１０１の半導体層３１及びＰＭＯＳ領域１０２の半導体層３２形成領域に、それぞれ島状のレジストパターンをフォトリソグラフィーにより形成する。このレジストパターンをマスクとしてドライエッチングを行い、多結晶シリコン薄膜を島状にパターニングする（ＳＴ３０４）。これにより、半導体層３１、３２が形成される。ここで、表示領域４１の画素４７内では、ＴＦＴ５０を構成する半導体層が形成される。
【００３８】
レジストパターンを除去した後、半導体層３１、３２を覆うように、第１の金属膜を成膜する（ＳＴ３０５）。第１の金属膜には、Ｍｏ、Ｃｒ、Ｗ、Ｔｉ等が用いられる。写真製版、エッチング、レジスト除去の工程を経て、第１の金属膜をパターニングして（ＳＴ３０６）、接続パターン４を形成する。このとき、半導体層３１のドレイン領域３１２の形成される領域の半導体層３１、及びドレイン領域３２２が形成される領域の半導体層３２を接続するように、一続きのパターンとして接続パターン４をパターニングする。
【００３９】
半導体層３１、３２および接続パターン４を覆うように、ゲート絶縁膜５をプラズマＣＶＤ法により基板１全面に成膜する（ＳＴ３０７）。さらに、ＤＣマグネトロンを用いたスパッタリング法により、第２の金属膜をゲート絶縁膜５の上の全面に成膜する（ＳＴ３０８）。第２の金属膜には、Ｍｏ、Ｃｒ、Ｗ、Ａｌ、Ｔａや、これらを主成分とする合金膜を用いる。
【００４０】
次に、写真製版、エッチング、レジスト除去の工程を経て、第２の金属膜をパターニングして、ＮＭＯＳ領域１０１の多結晶シリコン薄膜上にゲート電極６１、ＰＭＯＳ領域１０２の多結晶シリコン薄膜上にゲート電極６２をそれぞれ形成する。そして、イオン注入法またはイオンドーピング法により不純物の導入を行う。ＮＭＯＳ領域１０１に導入するｎ型の不純物元素として、燐（Ｐ）や砒素（Ａｓ）を用いる。また、ＰＭＯＳ領域１０２に導入するｐ型の不純物元素として、ホウ素（Ｂ）を用いる。ゲート電極６１、６２をマスクとして不純物を導入すると、ＮＭＯＳ領域１０１のソース領域３１１、ドレイン領域３１２、ＰＭＯＳ領域１０２のソース領域３２１、ドレイン領域３２２がセルフアラインによって形成される。なお、トランジスタの信頼性向上のため、ＬＤＤ（Lightly Doped Drain）構造としてもよい。
【００４１】
このとき、ゲート電極６１、６２のパターニングを２回に分割して行うことにより、ｎ型ＴＦＴとｐ型ＴＦＴとを同一基板１上に形成することができる。例えば、第２の金属膜を成膜した後、ＮＭＯＳ領域１０１のゲート電極６１が形成される領域、及びＰＭＯＳ領域１０２の半導体層３２上に、フォトリソグラフィーによりレジストパターンを形成する。そして、このレジストパターンを介して第２の金属膜をエッチングして、１回目のパターニングを行う（ＳＴ３０９）。これにより、ゲート電極６１が形成される。その後、１回目の不純物導入を行う（ＳＴ３１０）。ここでは、ｎ型不純物を導入する。これにより、ＮＭＯＳ領域１０１のソース領域３１１、ドレイン領域３１２にｎ型不純物が導入される。ＮＭＯＳ領域１０１のチャネル領域３１３、及びＰＭＯＳ領域１０２の半導体層３２はレジスト及び第２の金属膜に覆われているので、ｎ型不純物が導入されない。
【００４２】
このｎ型不純物導入の際に用いたレジストパターンを除去する。すなわち、全面のレジストパターンを剥離する。そして、ＰＭＯＳ領域１０２のゲート電極６２が形成される領域、及びＮＭＯＳ領域１０１の半導体層３１上に、別のレジストパターンをフォトリソグラフィーにより形成する。そして、このレジストパターンを介して第２の金属膜をさらにエッチングして、２回目のパターニングを行う（ＳＴ３１１）。これにより、ゲート電極６２が形成される。その後、２回目の不純物導入を行う（ＳＴ３１２）。ここでは、ｐ型不純物を導入する。これにより、ＰＭＯＳ領域１０２のソース領域３２１、ドレイン領域３２２にｐ型不純物が導入される。ＰＭＯＳ領域１０２のチャネル領域３２３、及びＮＭＯＳ領域１０１の半導体層３１はレジストに覆われているので、ｐ型不純物は導入されない。
【００４３】
ここで、ゲート電極６１、６２は、接続パターン４上に形成されないように接続パターン４端辺から離間して配置される。すなわち、ゲート電極６１、６２は接続パターン４と重複しない。これにより、接続パターン４下に、ＮＭＯＳ領域１０１のドレイン領域３１２、及びＰＭＯＳ領域１０２のドレイン領域３２２が形成される。ｎ型不純物濃度が１×１０１９ｉｏｎｓ／ｃｍ３以上、また、ｐ型不純物濃度が１×１０１９ｉｏｎｓ／ｃｍ３以上となるよう不純物を導入する。なお、不純物導入はレジスト除去後に行うことも可能である。ｎ型不純物とｐ型不純物の導入順序は逆でもよい。また、上記の工程において、表示領域４１の画素４７内では、ゲート配線４３とＴＦＴ５０を構成するゲート電極とがゲート絶縁膜５上に形成される。そして、このゲート電極を介してソース／ドレイン領域に不純物が導入される。表示領域４１内のゲート配線４３、ゲート電極、及びソース／ドレイン領域の形成は、ＳＴ３０９〜ＳＴ３１０、又はＳＴ３１１〜ＳＴ３１２のいずれかの工程で行ってもよい。
【００４４】
不純物導入後、レジストパターンを除去し、層間絶縁膜７を形成する（ＳＴ３１３）。層間絶縁膜７として、シリコン酸化膜あるいはシリコン窒化膜等をプラズマＣＶＤ法等により基板１全面に成膜する。そして、導入した不純物を活性化させるため、４００℃以上の熱処理を加える。これにより、ゲート電極６１、６２が層間絶縁膜７に覆われる。
【００４５】
次に、写真製版、エッチング、レジスト除去の工程を経て、各ソース領域３１１、３２１、ドレイン領域３１２、３２２、ゲート電極６１、６２と導通をとるためのコンタクトホール８ａ、８ｂ、８ｃを形成する（ＳＴ３１４）。ここでは、ドライエッチングを行う。このとき、層間絶縁膜７をエッチングにより除去してゲート電極６１、６２表面を一部露出させる。これにより、ゲート電極６１、６２と導通をとるためのコンタクトホール８ｃがそれぞれ形成される。また、層間絶縁膜７及びゲート絶縁膜５をエッチングにより除去してソース領域３１１、３２１表面を一部露出させる。これにより、ソース領域３１１、３２１と導通をとるためのコンタクトホール８ｂがそれぞれ形成される。さらに、本実施の形態では、層間絶縁膜７及びゲート絶縁膜５をエッチングにより除去して接続パターン４表面を一部露出させる。これにより、ドレイン領域３１２、３２２と導通をとるためのコンタクトホール８ａが形成される。接続パターン４上のうち、ドレイン領域３１２、３２２間の半導体層３１、３２が形成されていない領域にコンタクトホール８ａが設けられることが好ましい。ここで、表示領域４１の画素４７内では、ＴＦＴ５０を構成するソース／ドレイン領域と導通をとるためのコンタクトホールが形成されている。
【００４６】
層間絶縁膜７上に、ＤＣマグネトロンを用いたスパッタリング法により、第３の金属膜を基板１全面に成膜する（ＳＴ３１５）。第３の金属膜として、Ａｌ、Ｍｏ、Ｃｒ、Ｔａやこれらを主成分とする合金膜、あるいはこれらの積層膜が用いられる。その後、写真製版、エッチング、レジスト除去の工程を経て、第３の金属膜をパターニングし（ＳＴ３１６）、信号配線９ａ、９ｂ、９ｃを形成する。信号配線９ａは、コンタクトホール８ａを介して接続パターン４と接続される。信号配線９ｂは、コンタクトホール８ｂを介してソース領域３１１、３２１とそれぞれ接続される。信号配線９ｃは、コンタクトホール８ｃを介してゲート電極６１、６２とそれぞれ接続される。第３の金属膜のエッチングは、ウェットエッチング、ドライエッチングのいずれを用いてもよい。ここで、表示領域４１の画素４７内では、ソース配線４４、及びソース／ドレイン電極が形成される。以上の工程を経て、本実施の形態に係るＣＭＯＳ回路を有するＴＦＴアレイ基板が完成する。
【００４７】
この後、表示装置となる場合には、必要に応じて以下のように保護膜や画素電極が形成される。信号配線９ａ、９ｂ、９ｃ、ソース配線４４、及びソース／ドレイン電極を覆うように保護膜（不図示）を基板１全面に成膜する。保護膜には、シリコン窒化膜等を用いることができる。そして、保護膜をドライエッチングにより除去してスルーホールを形成すると、表示領域４１内のドレイン領域と接続するドレイン電極の表面が一部露出する。
【００４８】
次に、保護膜の上に画素電極（不図示）を形成する。画素電極として、透明導電膜あるいは第４の金属膜を、ＤＣマグネトロンを用いたスパッタリング法により基板１全面に成膜する。透明導電膜には、酸化インジウムを主成分とするＩＴＯ膜や、ＩＺＯ膜が一般的に用いられる。第４の金属膜には、Ｍｏ、Ｃｒ、Ｗ、Ｔａやこれらを主成分とする合金膜が用いられる。透明導電膜や第４の金属膜は表示装置の用途に応じて適宜選択することができ、また必要に応じてこれらの積層構造とする場合がある。これにより、ドレイン電極と接続する画素電極が形成される。
【００４９】
なお、スルーホールをコンタクトホールとは別の工程で形成する場合について例示的に説明をしたが、コンタクトホールとスルーホールとを一括で形成してもよい。具体的には、層間絶縁膜７を形成（ＳＴ３１３）した後、ＳＴ３１４のコンタクトホールを形成せずに、第３の金属膜を成膜する（ＳＴ３１５）。次に、第３の金属膜をパターニング（ＳＴ３１６）して、パターニングされた第３の金属膜を覆うように保護膜を成膜する。保護膜、層間絶縁膜７、及びゲート絶縁膜５をエッチングして、接続パターン４、ソース領域３１１、３２１、及びゲート電極６１、６２上にコンタクトホールを、配線電極９ａ、９ｂ、９ｃ上にスルーホールをそれぞれ形成する。そして、画素電極形成工程において、接続パターン４と配線電極９ａとを接続させるパターンを形成する。また、ソース領域３１１、３２１と配線電極９ｂとを接続させるパターン、ゲート電極６１、６２と配線電極９ｃとを接続させるパターンも同時に形成する。これにより、マスク枚数を削減することができ、コスト削減が可能になる。
【００５０】
このように、本実施の形態では、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とを接続する接続パターン４を、ゲート絶縁膜５の下に形成する。そして、接続パターン４上の層間絶縁膜及びゲート絶縁膜５を貫通するコンタクトホール８ａを介して、信号配線９ａを接続パターン４と接続させる。これにより、信号配線９ａは接続パターン４を介してドレイン領域３１２、３２２と電気的に接続される。すなわち、ＮＭＯＳ領域１０１のドレイン領域３１２及びＰＭＯＳ領域１０２のドレイン領域３２２からの出力を、接続パターン４上に形成された１つのコンタクトホール８ａを介して取り出すことができる。従って、ドレイン領域３１２、３２２上にそれぞれコンタクトホール８を形成する必要がなく、ＣＭＯＳ回路面積を小さくすることができる。このようなＣＭＯＳ回路を用いた表示装置は、高精細化や高集積化が可能になる。
【００５１】
なお、本実施の形態では、接続パターン４は、ドレイン領域３１２、３２２上に形成される場合について説明したが、ドレイン領域３１２、３２２の下に形成してもよい。この場合、下地膜２上に形成した接続パターン４上にドレイン領域３１２、３２２が離間して配置されるよう、半導体層３１、３２を形成する。
【００５２】
さらに、接続パターン４は、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とを接続するものとして例示的に説明をしたが、これ以外の組み合わせにも適用することが可能である。例えば、接続パターン４は、ＮＭＯＳ領域１０１のソース領域３１１とＰＭＯＳ領域１０２のドレイン領域３２２とを接続してもよいし、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のソース領域３２１とを接続してもよい。さらに、ＮＭＯＳ領域１０１のソース領域３１１とＰＭＯＳ領域１０２のソース領域３２１とを接続する接続パターン４であってもよい。
【００５３】
また、図４に示すように、接続パターン４が形成される第１の金属膜によって、ソース領域３１１、３２１上に導電パターン４ａを形成してもよい。この場合、導電パターン４ａ上に形成されたコンタクトホール８ｂを介して、信号配線９ｂがソース領域３１１、３２１と電気的に接続する。このような導電パターン４ａは、図３に示すＳＴ３０６において、接続パターン４と同時に形成する。具体的には、半導体層３１、３２を覆うように第１の金属膜を成膜した後、写真製版、エッチング、レジスト除去の工程を経て、第１の金属膜をパターニングする。これにより、接続パターン４が形成されるとともに、ドレイン領域３１２となる部分の半導体層３１上に導電パターン４ａが形成される。また、ドレイン領域３２３となる部分の半導体層３２上に、別の導電パターン４ａが形成される。
【００５４】
なお、本実施の形態に係るＣＭＯＳ回路は、図２に示すように、ＮＭＯＳ領域１０１とＰＭＯＳ領域１０２とがチャネル方向にならべて配置された構成として例示的に説明をしたが、これに限られるものではない。ＮＭＯＳ領域１０１とＰＭＯＳ領域１０２とが、チャネル方向と垂直な方向にならべて配置される構成のＣＭＯＳ回路とすることも可能である。例えば、図２（ａ）の平面図において、ＮＭＯＳ領域１０１の半導体層３１とＰＭＯＳ領域１０２の半導体層３２とを、チャネル方向と垂直な方向に離間して配置してもよい。この場合もまた、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とが、対向するように配置される。
【００５５】
実施の形態２．
次に、本実施の形態に係るＣＭＯＳ回路の構成について、図５を用いて説明する。図５（ａ）は、実施の形態２に係るＣＭＯＳ回路の構成を示す平面図である。図５（ｂ）は図５（ａ）のＥ−Ｅ断面図、図５（ｃ）は図５（ａ）のＦ−Ｆ断面図である。本実施の形態では、半導体層の形状が実施の形態１と異なっていて、それ以外の構成については実施の形態１と同じであるため説明を省略する。図５では、図２と同様に、左側にｎ型ＴＦＴが形成されるＮＭＯＳ領域１０１を示し、右側にｐ型ＴＦＴが形成されるＰＭＯＳ領域１０２を示す。図５において、図１及び図２と同じ構成部分については同一の符号を付し、差異について説明する。
【００５６】
図５に示すように、本実施の形態では、ＮＭＯＳ領域１０１の半導体層３１と、ＰＭＯＳ領域１０２の半導体層３２とが１つの連続した島状の半導体層３として形成されている。同一層によって形成された半導体層３１のパターンと半導体層３２のパターンとが一体となっている。半導体層３では、ＮＭＯＳ領域１０１のドレイン領域３１２が、ＰＭＯＳ領域１０２のドレイン領域３２２と接するように設けられている。具体的には、ＮＭＯＳ領域１０１のドレイン領域３１２は、チャネル領域３１３が設けられる側とは反対側において、ＰＭＯＳ領域１０２のドレイン領域３２２と接している。また、ＰＭＯＳ領域１０２のドレイン領域３２２は、チャネル領域３２３が設けられる側とは反対側において、ＮＭＯＳ領域１０１のドレイン領域３１２と接している。すなわち、本実施の形態は実施の形態１と異なり、ドレイン領域３１２、３２２は互いに離間して設けられない。
【００５７】
さらに、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とを接続する接続パターン４が、半導体層３の上に第１の金属膜によって形成される。本実施の形態では、接続パターン４は、ドレイン領域３１２上の少なくとも一部の領域からドレイン領域３２２上の少なくとも一部の領域まで延在された、一続きのパターンとして形成されている。接続パターン４は、ドレイン領域３１２、３２２上からチャネル領域３１３、３２３上にはみ出て形成されない。
【００５８】
そして、接続パターン４上には、実施の形態１と同じ様に、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ａが設けられる。信号配線９ａは接続パターン４上に形成された１つのコンタクトホール８ａを介してドレイン領域３１２、３２２と電気的に接続する。すなわち、接続パターン４は２つのＴＦＴに共通して設けられたドレイン電極となる。
【００５９】
次に、本実施の形態に係るＣＭＯＳ回路の製造方法について説明する。本実施の形態では、ＳＴ３０４においてパターニングされる多結晶シリコン薄膜の形状が、実施の形態１と異なっている。それ以外の工程については実施の形態１と同様であるため、説明を省略する。
【００６０】
実施の形態１と同様に、基板１上に下地膜２を形成する（ＳＴ３０１）。アモルファスシリコン薄膜を成膜し（ＳＴ３０２）、このアモルファスシリコン薄膜を多結晶シリコン化する（ＳＴ３０３）。その後、本実施の形態では、多結晶シリコン薄膜上の半導体層３形成領域に、島状のレジストパターンをフォトリソグラフィーにより形成する。このとき、実施の形態１とは異なるパターンを有するフォトマスクを用いる。このレジストパターンをマスクとしてドライエッチングを行い、多結晶シリコン薄膜を島状にパターニングする（ＳＴ３０４）。これにより、半導体層３１、３２が一続きとなる島状の半導体層３が形成される。
【００６１】
レジストパターンを除去した後、ＳＴ３０５において半導体層３を覆うように第１の金属膜を成膜する。そして、ＳＴ３０６において、ドレイン領域３１２、３２２が形成される領域の半導体層３上に、一続きの接続パターン４をパターニングすればよい。以降の工程については実施の形態１と同様であるため、説明を省略する。
【００６２】
なお、本実施の形態では、複数階調露光技術を用いることにより、多結晶シリコン薄膜のパターニング（ＳＴ３０４）及び第１の金属膜のパターニング（ＳＴ３０６）を１回の写真製版工程で行うことが可能である。この場合、アモルファスシリコン薄膜を多結晶シリコン化した（ＳＴ３０３）後、多結晶シリコン薄膜上全面に第１の金属膜を成膜する（ＳＴ３０５）。そして、ハーフトーンやグレートーン等の複数階調露光技術を用いて、第１の金属膜上に膜厚差を有するレジストパターンを形成する。この膜厚差を有するレジストパターンを介して多結晶シリコン薄膜と第１の金属膜とをエッチングする。続いて、膜厚差を有するレジストをアッシングして、レジストパターンの薄膜部を除去する。そして、アッシングされたレジストパターンを介して、再度、第１の金属膜をエッチングする。これにより、島状の半導体層３と、接続パターン４とが形成される。
【００６３】
以上のように、本実施の形態では、ＮＭＯＳ領域１０１のドレイン領域３１２とＰＭＯＳ領域１０２のドレイン領域３２２とが接するように、半導体層３１、３２を１つの連続した島状の半導体層３として形成する。そして、半導体層３のドレイン領域３１２、３２２上に、一続きの接続パターン４を形成する。さらに、接続パターン４上の層間絶縁膜及びゲート絶縁膜５を貫通するコンタクトホール８ａを介して、信号配線９ａを接続パターン４と接続させる。これにより、ＮＭＯＳ領域１０１のドレイン領域３１２及びＰＭＯＳ領域１０２のドレイン領域３２２からの出力を、接続パターン４上に形成された１つのコンタクトホール８ａを介して取り出すことができる。よって、ドレイン領域３１２、３２２上にそれぞれコンタクトホール８を形成する必要がなく、また、ドレイン領域３１２、３２２間に間隔を設ける必要がない。さらに、接続パターン４により接続抵抗が安定するため、大きな寸法のコンタクトホール８ａを形成する必要が無くなる。すなわち、ＣＭＯＳ回路面積をさらに小さくすることができる。このようなＣＭＯＳ回路を用いた表示装置は、高精細化や高集積化が可能になる。
【００６４】
実施の形態３．
本実施の形態に係るＣＭＯＳ回路の構成について、図６を用いて説明する。図６（ａ）は、実施の形態３に係るＣＭＯＳ回路の構成を示す平面図である。図６（ｂ）は図６（ａ）のＧ−Ｇ断面図、図６（ｃ）は図６（ａ）のＨ−Ｈ断面図である。本実施の形態では、半導体層の形状が実施の形態１、２と異なっていて、それ以外の構成については実施の形態１、２と同じであるため説明を省略する。図６では、図２及び図５と同様に、左側にｎ型ＴＦＴが形成されるＮＭＯＳ領域１０１を示し、右側にｐ型ＴＦＴが形成されるＰＭＯＳ領域１０２を示す。図６において、図２及び図５と同じ構成部分については同一の符号を付し、差異について説明する。
【００６５】
図６では、図５に示した実施の形態２と同様に、ＮＭＯＳ領域１０１の半導体層３１と、ＰＭＯＳ領域１０２の半導体層３２とが１つの連続した島状の半導体層３として形成されている。本実施の形態では、ＮＭＯＳ領域１０１のチャネル領域３１３と、ＰＭＯＳ領域１０２のチャネル領域３２３との間に、ＮＭＯＳ領域１０１及びＰＭＯＳ領域１０２に共通の共通ドレイン領域３３２が設けられている。そして、ＮＭＯＳ領域１０１において、チャネル領域３１３と共通ドレイン領域３３２との間に、ドレイン領域３１２が配置されている。ＰＭＯＳ領域１０２では、チャネル領域３２３と共通ドレイン領域３３２との間に、ドレイン領域３２２が配置される。
【００６６】
共通ドレイン領域３３２には、ｎ型不純物及びｐ型不純物が導入されている。具体的には、ＮＭＯＳ領域１０１のソース領域３１１と同じｎ型不純物が、略同じ濃度で共通ドレイン領域３３２に含まれている。また、ＰＭＯＳ領域１０２のソース領域３２１と同じｐ型不純物が、略同じ濃度で共通ドレイン領域３３２に含まれる。すなわち、本実施の形態では、図５に示す実施の形態２のドレイン領域３１２は、ドレイン領域３２２との境界面付近においてｐ型不純物をさらに含むような構成となっている。そして、ドレイン領域３２２は、ドレイン領域３１２との境界面付近においてｎ型不純物をさらに含むような構成となっている。そのため、共通ドレイン領域３３２は、ＮＭＯＳ領域１０１のドレイン領域３１２として機能すると同時に、ＰＭＯＳ領域１０２のドレイン領域３２２として機能する。
【００６７】
従って、図５及び図６に示すように、本実施の形態のドレイン領域３１２、３２２、及び共通ドレイン領域３３２の合計寸法が、実施の形態２のドレイン領域３１２、３２２より小さくなっている。具体的には、本実施の形態のドレイン領域３１２と共通ドレイン領域３３２とを合わせた部分は、実施の形態２のドレイン領域３１２と略同じ寸法を有している。また、本実施の形態のドレイン領域３２２と共通ドレイン領域３３２とを合わせた部分は、実施の形態２のドレイン領域３２２と略同じ寸法を有している。すなわち、本実施の形態に係るＣＭＯＳ回路は、チャネル領域３１３、３２３間の距離が実施の形態２より短くなる。
【００６８】
さらに、ドレイン領域３１２、３２２、及び共通ドレイン領域３３２上には、接続パターンが第１の金属膜によって形成される。本実施の形態では、接続パターン４は、共通ドレイン領域３３２上からドレイン領域３１２、３２２まではみ出すように形成されている。接続パターン４は、ドレイン領域３１２、３２２上からチャネル領域３１３、３２３上にはみ出て形成されない。
【００６９】
そして、接続パターン４上には、実施の形態１、２と同じ様に、層間絶縁膜７及びゲート絶縁膜５を貫通するコンタクトホール８ａが設けられる。信号配線９ａは接続パターン４上に形成された１つのコンタクトホール８ａを介してドレイン領域３１２、３２２、及び共通ドレイン領域３３２と電気的に接続する。
【００７０】
なお、チャネル領域３１３、３２２と共通ドレイン領域３３２との間には、ドレイン領域３１２、３２２が設けられていなくてもよい。その場合、共通ドレイン領域３３２上の少なくとも一部に接続パターン４が形成される。接続パターン４は、共通ドレイン領域３３２上からチャネル領域３１３、３２３上にはみ出て形成されない。
【００７１】
次に、本実施の形態に係るＣＭＯＳ回路の製造方法について説明する。本実施の形態では、第２の金属膜の１回目のパターニング（ＳＴ３０９）までの工程は、実施の形態２と同じである。すなわち、実施の形態２と同様に、半導体層３１、３２が一続きとなる島状の半導体層３を形成する。そして、共通ドレイン領域３３２が形成される領域の半導体層３上に、接続パターン４を形成する。本実施の形態では、不純物導入に関係する工程（ＳＴ３０９〜ＳＴ３１２）が実施の形態１、２と異なっている。それ以外の工程については実施の形態１、２と同様であるため、説明を省略する。
【００７２】
ゲート絶縁膜５の上に第２の金属膜を成膜した（ＳＴ３０８）後、ＮＭＯＳ領域１０１のゲート電極６１が形成される領域上にフォトリソグラフィーによりレジストパターンを形成する。このとき、ＰＭＯＳ領域１０２の少なくともソース領域３２１及びチャネル領域３２３が形成される領域上にも同時にレジストパターンを形成しておく。そして、このレジストパターンを介して、第２の金属膜の１回目のパターニングを行い（ＳＴ３０９）、ゲート電極６１を形成する。その後、１回目の不純物導入を行い（ＳＴ３１０）、ＮＭＯＳ領域１０１のソース領域３１１、及び共通ドレイン領域３３２にｎ型不純物を導入する。ＮＭＯＳ領域１０１のチャネル領域３１３、及びＰＭＯＳ領域１０２のソース領域３２１及びチャネル領域３２３はレジスト及び第２の金属膜に覆われているので、ｎ型不純物が導入されない。
【００７３】
このレジストパターンを除去した後、ＰＭＯＳ領域１０２のゲート電極６２が形成される領域に別のレジストパターンをフォトリソグラフィーにより形成する。このとき、ＮＭＯＳ領域１０１の少なくともソース領域３１１及びチャネル領域３１３が形成される領域上にも同時にレジストパターンを形成しておく。そして、このレジストパターンを介して、第２の金属膜の２回目のパターニングを行い（ＳＴ３１１）、ゲート電極６２を形成する。その後、２回目の不純物導入を行い（ＳＴ３１２）、ＰＭＯＳ領域１０２のソース領域３２１、及び共通ドレイン領域３３２にｐ型不純物を導入する。ＰＭＯＳ領域１０２のチャネル領域３２３、及びＮＭＯＳ領域１０１のソース領域３１１及びチャネル領域３１３はレジスト及び第２の金属膜に覆われているので、ｎ型不純物が導入されない。
【００７４】
不純物導入後、レジストパターンを除去する。これにより、共通ドレイン領域３３２には、ｎ型不純物とｐ型不純物とが導入される。以降の工程については、実施の形態１、２と同様であるため、説明を省略する。
【００７５】
以上のように、本実施の形態では、ＮＭＯＳ領域１０１のチャネル領域３１３と、ＰＭＯＳ領域１０２のチャネル領域３２３との間に、ＮＭＯＳ領域１０１及びＰＭＯＳ領域１０２に共通の共通ドレイン領域３３２を形成する。そして、半導体層３の共通ドレイン領域３３２上に、接続パターン４を形成する。さらに、接続パターン４上の層間絶縁膜及びゲート絶縁膜５を貫通するコンタクトホール８ａを介して、信号配線９ａを接続パターン４と接続させる。これにより、ＮＭＯＳ領域１０１及びＰＭＯＳ領域１０２の共通ドレイン領域３３２からの出力を、接続パターン４上に形成された１つのコンタクトホール８ａを介して取り出すことができる。よって、共通ドレイン領域３３２上にコンタクトホール８ａを複数形成する必要がない。また、共通ドレイン領域３３２はＮＭＯＳ領域１０１及びＰＭＯＳ領域１０２のドレイン領域として機能するため、その寸法を小さくできる。すなわち、ＣＭＯＳ回路面積をさらに小さくすることができる。このようなＣＭＯＳ回路を用いた表示装置は、高精細化や高集積化が可能になる。
【００７６】
なお、実施の形態１〜３では、ＴＦＴアレイ基板を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。
【００７７】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００７８】
【図１】実施の形態１に係るＴＦＴアレイ基板の構成を示す正面図である。
【図２】実施の形態１に係るＣＭＯＳ回路の構成を示す平面図及び断面図である。
【図３】実施の形態１に係るＣＭＯＳ回路の製造工程の流れを示したフローチャートである。
【図４】実施の形態１に係るＣＭＯＳ回路の別の構成を示す平面図及び断面図である。
【図５】実施の形態２に係るＣＭＯＳ回路の構成を示す平面図及び断面図である。
【図６】実施の形態３に係るＣＭＯＳ回路の構成を示す平面図及び断面図である。
【図７】従来のＣＭＯＳ回路の一般的な構成を示す平面図及び断面図である。
【符号の説明】
【００７９】
１  基板、２  下地膜、３  半導体層、
４  接続パターン、４ａ  導電パターン、５  ゲート絶縁膜、
７  層間絶縁膜、８、８ａ、８ｂ、８ｃ  コンタクトホール、
９、９ａ、９ｂ、９ｃ  信号配線、２１  シリコン窒化膜、
２２  シリコン酸化膜、３１、３２  半導体層、
４１  表示領域、４２  額縁領域、４３  ゲート配線、
４４  ソース配線、４５  走査信号駆動回路、４６  表示信号駆動回路、
４７  画素、４８、４９  外部配線、５０  ＴＦＴ、
６１、６２  ゲート電極、１０１  ＮＭＯＳ領域、１０２  ＰＭＯＳ領域、
３１１  ソース領域、３１２  ドレイン領域、３１３  チャネル領域、
３２１  ソース領域、３２２  ドレイン領域、３２３  チャネル領域、
３３３  共通ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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