(57)【要約】【課題】生成した出力電圧（制御電圧）にリンギングやオーバーシュートが発生するのを防止して安定化することが可能な電源回路を低コストに提供する。【解決手段】オペアンプ１２から成るボルテージフォロアは、外部電源回路７４の降圧電圧Ｖａから出力電圧Ｖｃを生成する。ボルテージフォロアのスルーレートを適宜調整して十分に小さくすることにより、降圧電圧Ｖａの立ち上がり速度に対して出力電圧Ｖｃの立ち上がり速度を十分に遅く設定しておく。基準電圧生成回路８３は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃから基準電圧INPを生成する。非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
外部から供給された電源電圧の立ち上がり速度を低く抑える抑制手段と、
その抑制手段によって立ち上がり速度が抑制された前記電源電圧から前記出力電圧を生成する電圧生成手段と
を備えたことを特徴とする電源回路。
【請求項２】
請求項１に記載の電源回路において、
前記抑制手段はボルテージフォロアから成ることを特徴とする電源回路。
【請求項３】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧が設定電圧未満の場合には前記電圧生成手段による前記出力電圧の生成動作を中止させて前記出力電圧を出力させず、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段から前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項４】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段の動作が不安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項５】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧が設定電圧未満の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項６】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記電圧生成手段が生成した前記出力電圧を規定電圧以下に保持させ、前記経過時間が設定時間以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項７】
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段は、前記電圧生成手段の出力端子と電源回路のアースとの間に順方向接続されたダイオードを備え、
そのダイオードの順方向電圧が前記規定電圧になることを特徴とする電源回路。
【請求項８】
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段は、前記電圧生成手段の出力端子と電源回路のアースとの間に逆方向接続されたツェナーダイオードを備え、
そのツェナーダイオードのツェナー電圧が前記規定電圧になることを特徴とする電源回路。
【請求項９】
請求項７に記載の電源回路において、
前記電圧生成手段および前記制御手段は１個の半導体チップ上に集積化され、
前記ダイオードは、前記半導体チップ上にて絶縁体分離された構造であることを特徴とする電源回路。
【請求項１０】
請求項８に記載の電源回路において、
前記電圧生成手段および前記制御手段は１個の半導体チップ上に集積化され、
前記ツェナーダイオードは、前記半導体チップ上にて絶縁体分離された構造であることを特徴とする電源回路。
【請求項１１】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段の動作が不安定な状態の場合には前記電圧生成手段から出力される出力電流を絞って少なくさせ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段の前記出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項１２】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記電源電圧が設定電圧未満の場合には前記出力トランジスタの入力電圧の立ち上がり速度を低く抑え、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタの前記入力電圧の立ち上がり速度を高くさせる制御手段と
を備えたことを特徴とする電源回路。
【請求項１３】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記出力トランジスタの入力電圧の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には前記出力トランジスタの前記入力電圧の立ち上がり速度を高くさせる制御手段と
を備えたことを特徴とする電源回路。
【請求項１４】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、
前記出力トランジスタの入力電圧の立ち上がり速度を低く抑える制御手段と
を備えたことを特徴とする電源回路。
【請求項１５】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた第１出力トランジスタおよび第２出力トランジスタと、
前記電源電圧が設定電圧未満の場合には前記第１出力トランジスタのみを動作させ、前記電源電圧が前記設定電圧以上の場合には前記第１出力トランジスタに加えて前記第２出力トランジスタを動作させる制御手段と
を備えたことを特徴とする電源回路。
【請求項１６】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた第１出力トランジスタおよび第２出力トランジスタと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には前記第１出力トランジスタのみを動作させ、前記経過時間が設定時間以上の場合には前記第１出力トランジスタに加えて前記第２出力トランジスタを動作させる制御手段と
を備えたことを特徴とする電源回路。
【請求項１７】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧が設定電圧未満の場合には前記出力トランジスタの基板電位を前記電源電圧未満に制御して前記出力トランジスタの出力電流を絞って少なくさせ、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタの基板電位を前記電源電圧と同じに制御して前記出力トランジスタの出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。
【請求項１８】
外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段と、
前記電圧生成手段に設けられた出力トランジスタと、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧の外部からの供給が開始された時点からの経過時間が設定時間未満の場合には、前記出力トランジスタの基板電位を前記電源電圧未満に制御して前記出力トランジスタの出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、前記出力トランジスタの基板電位を前記電源電圧と同じに制御して前記出力トランジスタの出力電流を絞らずに出力させる制御手段と
を備えたことを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源回路に係り、詳しくは、外部から供給された電源電圧を所定電圧まで降圧し、その降圧した電圧を出力電圧として出力する電源回路に関するものである。
【背景技術】
【０００２】
自動車の電子制御装置（ＥＣＵ：Electrical Control Unit）に搭載されているマイクロコンピュータには、車載バッテリから電源が供給されるが、車載バッテリのバッテリ電圧は１２〜１６Ｖであり、マイクロコンピュータの制御電圧は１．５〜５Ｖであるため、バッテリ電圧を制御電圧まで降圧する必要がある。
【０００３】
ここで、バッテリ電圧をマイクロコンピュータに直接供給し、マイクロコンピュータに内蔵された内部電源回路でバッテリ電圧を制御電圧まで降圧することは、内部電源回路を形成する半導体デバイスの耐圧から困難である。
そのため、従来より、マイクロコンピュータの外部に設けた外部電源回路でバッテリ電圧を適宜な電圧まで降圧し、その適宜な電圧をマイクロコンピュータに供給し、マイクロコンピュータの内部電源回路で当該適宜な電圧を制御電圧まで降圧するようにしている。
【０００４】
また、近年のマイクロコンピュータに対する高速化の要求を満たすため、半導体デバイスの微細化ならびに制御電圧の低電圧化がすすめられている。
そのため、外部電源回路の動作速度に対するマイクロコンピュータの内部電源回路の制御安定時間が小さくなり、外部電源回路の電源投入時や外部電源回路の電圧変動時などの過渡状態において、内部電源回路の応答遅れによって制御電圧にリンギングやオーバーシュートが生じることが問題になっている。
すなわち、制御電圧にリンギングが生じると、そのリンギングが電源ノイズとなってマイクロコンピュータが誤動作を起こすおそれがある。また、制御電圧にオーバーシュートが生じると、マイクロコンピュータを形成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。
【０００５】
ところで、特許文献１に開示されるように、半導体装置に内蔵され、半導体装置内の主回路に低電圧を与える低電圧電源回路であって、外部から与えられる電源電圧が所定レベルを超えているか否かを判別する電圧判別手段と、与えられる電圧をその電圧よりも低い電圧に変換する電圧変換手段と、前記電圧判別手段にて前記外部から与えられる電源電圧が前記所定レベルを超えていると判別された場合は、前記電圧変換手段に前記外部から与えられる電源電圧を供給するとともに前記電圧変換手段から出力される電圧を前記主回路に供給し、前記電圧判別手段にて前記外部から与えられる電源電圧が前記所定レベルを超えていないと判別された場合は、前記外部から与えられる電源電圧を前記主回路に供給する電圧制御手段とを備えた低電圧電源回路が提案されている。
そして、特許文献１には、外部から与えられる電源電圧が高い場合でも、主回路には動作に適した低い電圧が供給されると記載されている。
【特許文献１】特開平６−１８０６１５号公報（第２〜４頁、図１〜図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１の技術では、前記各手段（電圧判別手段、電圧変換手段、電圧制御手段）が複雑な回路構成であるため、前記各手段の動作に要する時間が長くなり、外部電源の電源投入時には、前記各手段の応答遅れによって主回路に供給される電圧にリンギングやオーバーシュートが生じるおそれがある。
また、特許文献１の前記各手段は複雑な回路構成であるため、製造コストが大きくなるという欠点もある。
【０００７】
図４２は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された従来の内部電源回路７１の概略構成を示すブロック回路図である。
マイクロコンピュータ７０には、内部電源回路７１および低電圧系回路７２が内蔵され、各端子VDD，VCLOUT，VCLが設けられている。
低電圧系回路７２は、デジタル回路やメモリなどから構成されている。
マイクロコンピュータ７０の外部には、車載バッテリ７３、外部電源回路７４、イグニッションスイッチIG、電源平滑用コンデンサCLが設けられている。
【０００８】
各端子VCL，VCLOUTはマイクロコンピュータ７０の外部で接続されている。
電源平滑用コンデンサCLの一方の電極は各端子VCLOUT，VCLに接続され、電源平滑用コンデンサCLの他方の電極はアースを介して車載バッテリ７３のマイナス側端子に接続されている。
また、マイクロコンピュータ７０の内部アースは、アース端子（図示略）を介して車載バッテリ７３のマイナス側端子に接続されている。
【０００９】
外部電源回路７４は、イグニッションスイッチIGを介して車載バッテリ７３のプラス側端子に接続され、車載バッテリ７３のバッテリ電圧（この例では１２〜１６Ｖ）を適宜な電圧Ｖａ（この例では５Ｖ）まで降圧して出力する。
外部電源回路７４が生成した電圧（以下、「降圧電圧」と呼ぶ）Ｖａは、端子VDDを介して内部電源回路７１に供給される。
【００１０】
内部電源回路７１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を、低電圧系回路７２の駆動に要する制御電圧Ｖｂ（この例では１．５Ｖ）まで降圧して出力する。
尚、基準電圧生成回路８３およびオペアンプ８４を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。
【００１１】
出力トランジスタ８１は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは端子VCLOUTに接続され、そのゲートはオペアンプ８４の出力端子に接続されている。
そして、出力トランジスタ８１のドレイン電圧は、内部電源回路７１が生成した制御電圧Ｖｂとして端子VCLOUTから出力される。
【００１２】
抵抗分圧回路８２は、直列接続された各抵抗Ｒａ，Ｒｂによって構成され、各抵抗Ｒａ，Ｒｂ間のノードαはオペアンプ８４の反転入力端子に接続され、抵抗Ｒｂのノードαとは反対側はアースに接続され、抵抗Ｒａのノードαとは反対側は端子VCLに接続されると共に低電圧系回路７２に接続されている。
【００１３】
基準電圧生成回路８３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）から一定電圧である基準電圧INP（この例では約１．３５Ｖ）を生成して出力する。
尚、基準電圧生成回路８３は、どのような回路構成によって具体化してもよいが、例えば、半導体素子のｐｎ接合によるバンドギャップ電圧に基づいて一定電圧である基準電圧を生成するバンドギャップ定電圧回路（バンドギャップレギュレータ、バンドギャップリファレンス回路）によって構成すればよい。
【００１４】
オペアンプ８４は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを電源電圧として単電源動作を行い、その非反転入力端子には基準電圧生成回路８３の基準電圧INPが入力されている。
【００１５】
このように、出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４は、出力トランジスタ８１を電力制御段とする非反転増幅回路８５を構成している。
そのため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、基準電圧INPおよび各抵抗Ｒａ，Ｒｂの抵抗値Ｒａ，Ｒｂを用いて数式１により表される。
従って、基準電圧INPおよび各抵抗値Ｒａ，Ｒｂを適宜設定することにより、任意の制御電圧Ｖｂが得られる。
【００１６】
Ｖｂ＝（１＋Ｒａ／Ｒｂ）×INP  ………（数式１）
【００１７】
そして、内部電源回路７１が生成した制御電圧Ｖｂは、各端子VCL，VCLOUTに接続された電源平滑用コンデンサCLによって平滑され、端子VCLに接続された低電圧系回路７２に供給される。
尚、内部電源回路７１は端子VDDから供給された外部電源回路７４の降圧電圧Ｖａによって動作し、降圧電圧Ｖａ（＝５Ｖ）は制御電圧Ｖｂ（＝１．５Ｖ）よりも高電圧であるため、制御電圧Ｖｂによって動作する低電圧系回路７２に対して、内部電源回路７１を「高電圧系回路」と呼ぶことができる。また、低電圧系回路７２を「１．５Ｖ系回路」と呼び、内部電源回路７１を「５Ｖ系回路」と呼ぶこともできる。
【００１８】
ここで、端子VCLに加えて端子VCLOUTを設け、各端子VCL，VCLOUTをマイクロコンピュータ７０の外部で接続しているのは、非反転増幅回路８５の負帰還ライン（端子VCL→抵抗Ｒａ→オペアンプ８４の反転入力端子）に生じた電源ノイズを電源平滑用コンデンサCLによって効率的に吸収するためである。
そのため、端子VCOUTLを省くと共に、マイクロコンピュータ７０の内部で出力トランジスタ８１のドレインを端子VCLに接続した場合でも、内部電源回路７１の動作に支障はないが、その場合には電源平滑用コンデンサCLによる前記電源ノイズの吸収効率が若干低下することになる。
【００１９】
図４３は、図４２に示す従来技術のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、降圧電圧Ｖａは端子VDDの電圧であり、制御電圧Ｖｂは各端子VCLOUT，VCLの電圧である。
【００２０】
イグニッションスイッチIGがオンされると同時に、そのイグニッションスイッチIGを介して車載バッテリ７３のバッテリ電圧が外部電源回路７４に印加されて電源投入され、外部電源回路７４が動作して降圧電圧Ｖａを生成する。
このとき、外部電源回路７４の起動特性により、降圧電圧Ｖａは外部電源回路７４の電源投入時からの時間経過に従って略直線的に増大し、外部電源回路７４の動作が安定した時点で、降圧電圧Ｖａは定常電圧（＝５Ｖ）に達して定常状態になる。
【００２１】
そして、基準電圧生成回路８３は、外部電源回路７４の降圧電圧Ｖａから基準電圧INPを生成する。
そのため、基準電圧INPは降圧電圧Ｖａに追従して増大するが、基準電圧生成回路８３の起動特性により、基準電圧INPの立ち上がり速度は降圧電圧Ｖａの立ち上がり速度よりも遅くなり、外部電源回路７４および基準電圧生成回路８３の両方の動作が安定した時点で、基準電圧INPは定常電圧（＝約１．３５Ｖ）に達して定常状態になる。
【００２２】
また、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
そのため、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大するが、非反転増幅回路８５の起動特性により、制御電圧Ｖｂの立ち上がり速度は基準電圧INPの立ち上がり速度よりも遅くなり、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧（＝１．５Ｖ）に達して定常状態になる。
【００２３】
ところで、低電圧系回路７２の制御電圧Ｖｂが高い場合（例えば３．３Ｖ）で、且つ、降圧電圧Ｖａの立ち上がり速度が遅い場合には、内部電源回路７１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間（動作安定時間）が十分に確保できるため、基準電圧INPおよび制御電圧Ｖｂを安定に生成可能であり、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれは無かった。
【００２４】
しかし、近年のマイクロコンピュータに対する高速化の要求を満たすため、半導体デバイスの微細化ならびに制御電圧Ｖｂの低電圧化がすすめられ、制御電圧Ｖｂが例えば３．３Ｖから１．５Ｖに低電圧化されている。
また、近年、外部電源回路７４の動作速度の高速化に伴い、降圧電圧Ｖａの立ち上がり速度も速くなっている。
【００２５】
そのため、外部電源回路７４の電源投入時における内部電源回路７１の制御安定時間が小さくなり、内部電源回路７１の応答遅れによって、図４３の点線囲み部分に示すように、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じることが問題になっている。
ちなみに、外部電源回路７４の電源投入時だけでなく、車載バッテリ７３のバッテリ電圧の変動などに起因する外部電源回路７４の降圧電圧Ｖａの変動時などの過渡状態でも、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれがある。
【００２６】
そして、制御電圧Ｖｂにリンギングが生じると、そのリンギングが電源ノイズとなって低電圧系回路７２が誤動作を起こすおそれがある。また、制御電圧Ｖｂにオーバーシュートが生じると、低電圧系回路７２を構成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。
【００２７】
この問題を解決するには、内部電源回路７１を安定化すればよく、その具体的な方法には、（イ）電源平滑用コンデンサCLの容量を増大させることにより制御電圧Ｖｂに生じたリンギングやオーバーシュートを吸収させる方法、（ロ）内部電源回路７１の起動特性を高速化して応答遅れを改善する方法、などがあげられる。
【００２８】
しかし、電源平滑用コンデンサCLの容量を増大させる方法には、電源平滑用コンデンサCLの外形寸法が大きくなり、電源平滑用コンデンサCLが搭載される電子制御装置の外形寸法も大きくなることに加え、大容量の電源平滑用コンデンサCLは高価であるため電子制御装置の製造コストが増大するという欠点がある。
【００２９】
また、内部電源回路７１の起動特性を高速化して応答遅れを改善する方法には、制御電圧Ｖｂが１．５Ｖと低電圧化されてトランジスタのしきい値電圧に近づいている状態では起動特性の高速化も限界に近づくため、現在以上の高速化は困難であるという欠点がある。
【００３０】
本発明は上記問題を解決するためになされたものであって、その目的は、生成した出力電圧（制御電圧）にリンギングやオーバーシュートが発生するのを防止して安定化することが可能な電源回路を低コストに提供することにある。
【課題を解決するための手段】
【００３１】
請求項１に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１１）であって、
外部から供給された電源電圧の立ち上がり速度を低く抑える抑制手段（１２）と、
その抑制手段によって立ち上がり速度が抑制された前記電源電圧から前記出力電圧を生成する電圧生成手段（８１〜８５）とを備えたことを技術的特徴とする。
【００３２】
請求項２に記載の発明は、請求項１に記載の電源回路において、前記抑制手段はボルテージフォロアから成ることを技術的特徴とする。
【００３３】
請求項３に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２１）であって、
前記電源電圧から前記出力電圧を生成する電圧生成手段（８１〜８５）と、
前記電源電圧が設定電圧（Ｖ１）未満の場合には前記電圧生成手段による前記出力電圧の生成動作を中止させて前記出力電圧を出力させず、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段から前記出力電圧を出力させる制御手段（２２，２３）とを備えたことを技術的特徴とする。
【００３４】
請求項４に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１０１，１１１，１２１，１３１，１４１，１５１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段（８１〜８５）の動作が不安定な状態の場合には前記電圧生成手段が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段（３２〜３４，１０２，１１２，１２２，１３２，１０７，１１３，１１４）とを備えたことを技術的特徴とする。
【００３５】
請求項５に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１０１，１１１，１４１，１５１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ２，Ｖ３，Ｖ４）未満の場合には前記電圧生成手段（８１〜８５）が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記電源電圧が前記設定電圧以上の場合には前記電圧生成手段が生成した前記出力電圧を出力させる制御手段（３２〜３４，１０２，１１２，１０７，１１３，１１４）とを備えたことを技術的特徴とする。
【００３６】
請求項６に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（３１，１２１，１３１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ２，ｔ６）未満の場合には前記電圧生成手段（８１〜８５）が生成した前記出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記経過時間が設定時間以上の場合には前記電圧生成手段が生成した前記出力電圧（Ｖｂ）を出力させる制御手段（３２〜３４，１２２，１３２）とを備えたことを技術的特徴とする。
【００３７】
請求項７に記載の発明は、
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段（３２〜３４，１１２，１３２，１１３，１１４）は、前記電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に順方向接続されたダイオード（３４，１１３，１１４）を備え、そのダイオードの順方向電圧（VF，２×Ｖｆ）が前記規定電圧になることを技術的特徴とする。
【００３８】
請求項８に記載の発明は、
請求項４〜６のいずれか１項に記載の電源回路において、
前記制御手段（１０２，１２２，１０７）は、前記電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に逆方向接続されたツェナーダイオード（１０７）を備え、そのツェナーダイオードのツェナー電圧（Ｖｚ）が前記規定電圧になることを技術的特徴とする。
【００３９】
請求項９に記載の発明は、
請求項７に記載の電源回路において、
前記電圧生成手段（８１〜８５）および前記制御手段（１１２，１３２，１１３，１１４）は１個の半導体チップ上に集積化され、
前記ダイオード（１１３，１１４）は、前記半導体チップ上にて絶縁体分離された構造であることを技術的特徴とする。
【００４０】
請求項１０に記載の発明は、
請求項８に記載の電源回路において、
前記電圧生成手段（８１〜８５）および前記制御手段（１０２，１２２，１０７）は１個の半導体チップ上に集積化され、
前記ツェナーダイオード（１０７）は、前記半導体チップ上にて絶縁体分離された構造であることを技術的特徴とする。
【００４１】
請求項１１に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１，１７１，１８１，１９１，２０１，２１１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５，１８３，１８５，２０５）と、
前記電圧生成手段（８１〜８５，１８３，１８５，２０５）の動作が不安定な状態の場合には前記電圧生成手段から出力される出力電流を絞って少なくさせ、前記電圧生成手段の動作が安定な状態の場合には前記電圧生成手段の前記出力電流を絞らずに出力させる制御手段（１６２，１６３，１８２，１９２，２０２，２１２）とを備えたことを技術的特徴とする。
【００４２】
請求項１２に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ３）未満の場合には前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタ（８１）の前記入力電圧（ＶG4）の立ち上がり速度を高くさせる制御手段（１６２）とを備えたことを技術的特徴とする。
【００４３】
請求項１３に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ４）未満の場合には前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には前記出力トランジスタ（８１）の前記入力電圧（ＶG4）の立ち上がり速度を高くさせる制御手段とを備えたことを技術的特徴とする。
【００４４】
請求項１４に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１６１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８１〜８５）と、
前記電圧生成手段に設けられた出力トランジスタ（８１）と、
前記出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑える制御手段（１６３）とを備えたことを技術的特徴とする。
【００４５】
請求項１５に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１８１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，１８３，１８５）と、
前記電圧生成手段に設けられた第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）と、
前記電源電圧（Ｖａ）が設定電圧（Ｖ５）未満の場合には前記第１出力トランジスタ（１８５）のみを動作させ、前記電源電圧が前記設定電圧以上の場合には前記第１出力トランジスタ（１８５）に加えて前記第２出力トランジスタ（１８３）を動作させる制御手段（１８２）とを備えたことを技術的特徴とする。
【００４６】
請求項１６に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（１９１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，１８３，１８５）と、
前記電圧生成手段に設けられた第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）と、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ８）未満の場合には前記第１出力トランジスタ（１８５）のみを動作させ、前記経過時間が設定時間以上の場合には前記第１出力トランジスタ（１８５）に加えて前記第２出力トランジスタ（１８３）を動作させる制御手段（１９２）とを備えたことを技術的特徴とする。
【００４７】
請求項１７に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２０１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，２０５）と、
前記電圧生成手段に設けられた出力トランジスタ（２０５）と、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧（Ｖａ）が設定電圧（Ｖ６）未満の場合には前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）未満に制御して前記出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記電源電圧が前記設定電圧以上の場合には前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）と同じに制御して前記出力トランジスタ（２０５）の出力電流を絞らずに出力させる制御手段（２０２）とを備えたことを技術的特徴とする。
【００４８】
請求項１８に記載の発明は、
外部から供給された電源電圧（Ｖａ）を所定電圧まで降圧し、その降圧した電圧を出力電圧（Ｖｂ）として出力する電源回路（２１１）であって、
前記電源電圧（Ｖａ）から前記出力電圧（Ｖｂ）を生成する電圧生成手段（８２〜８５，２０５）と、
前記電圧生成手段に設けられた出力トランジスタ（２０５）と、その出力トランジスタはゲートが絶縁された絶縁ゲート型トランジスタであることと、
前記電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ９）未満の場合には、前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）未満に制御して前記出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、前記出力トランジスタ（２０５）の基板電位を前記電源電圧（Ｖａ）と同じに制御して前記出力トランジスタ（２０５）の出力電流を絞らずに出力させる制御手段（２１２）とを備えたことを技術的特徴とする。
【発明の効果】
【００４９】
＜請求項１：第１実施形態に該当（図１，図２参照）＞
抑制手段（オペアンプ１２から成るボルテージフォロア）は、外部から供給された電源電圧（Ｖａ）の立ち上がり速度が速い場合でも、その立ち上がり速度を低く抑えて電圧生成手段（８１〜８５）に供給する。
そして、電圧生成手段は、抑制手段によって立ち上がり速度が抑制された電源電圧（Ｖａ）から出力電圧（Ｖｂ）を生成するため、外部から供給された電源電圧の立ち上がり速度に依存せず、抑制手段にて抑制された電源電圧の立ち上がり速度に依存して動作する。
【００５０】
そのため、請求項１の発明によれば、出力電圧（Ｖｂ）が例えば１．５Ｖと低い場合にも、電圧生成手段の制御安定時間（動作安定時間）を十分に確保できるため、出力電圧を安定に生成可能であり、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できる。
そして、請求項１の発明によれば、外部から供給された電源電圧の電源投入時だけでなく、電源電圧の変動時などの過渡状態でも、出力電圧にリンギングやオーバーシュートが生じるおそれは無い。
【００５１】
尚、抑制手段が電源電圧の立ち上がり速度を具体的にどのくらい低く抑えるかについては、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００５２】
また、請求項１の発明のように抑制手段を電源回路の内部に設けた場合、電源回路を１個の半導体チップ上に集積化したとしても当該半導体チップの外形寸法はほとんど変わらず、電源回路の製造コストもほとんど増大しない。
従って、請求項１の発明によれば、出力電圧にリンギングやオーバーシュートが発生するのを防止して安定化することが可能な電源回路（１１）を低コストに提供できる。
【００５３】
＜請求項２：第１実施形態に該当＞
請求項２の発明では、抑制手段を簡単な構成のボルテージフォロアによって具体化するため、請求項１の発明を容易に実施できる。
【００５４】
＜請求項３：第２実施形態に該当（図３，図４参照）＞
請求項３の制御手段（２２，２３）は、電源電圧（Ｖａ）が設定電圧（Ｖ１）未満の場合には電圧生成手段（８１〜８５）による出力電圧（Ｖａ）の生成動作を中止させて出力電圧を出力させず、電源電圧が設定電圧以上の場合には電圧生成手段が生成した出力電圧を出力させる。
【００５５】
従って、請求項３の発明によれば、請求項１の発明と同様の効果が得られる。
尚、設定電圧（Ｖ１）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００５６】
＜請求項４：第３〜第１０実施形態に該当（図５〜図１８参照）＞
請求項４の制御手段（３２〜３４，１０２，１１２，１２２，１３２，１０７，１１３，１１４）は、電圧生成手段（８１〜８５）の動作が不安定な状態の場合には電圧生成手段が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、電圧生成手段の動作が安定な状態の場合には電圧生成手段が生成した出力電圧を出力させる。
従って、請求項４の発明によれば、請求項１の発明と同様の効果が得られる。
【００５７】
＜請求項５：第３，第５，第６，第９，第１０実施形態に該当（図５〜図１１，図１５〜図１８参照）＞
請求項５の制御手段（３２〜３４，１０２，１１２，１０７，１１３，１１４）は、電源電圧（Ｖａ）が設定電圧（Ｖ２，Ｖ３，Ｖ４）未満の場合には電圧生成手段（８１〜８５）が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、電源電圧が設定電圧以上の場合には電圧生成手段が生成した出力電圧を出力させる。
【００５８】
従って、請求項５の発明によれば、請求項４の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ２，Ｖ３，Ｖ４）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００５９】
＜請求項６：第４，第７，第８実施形態に該当（図５，図６，図１２〜図１４参照）＞
請求項５の制御手段（３２〜３４，１２２，１３２）は、外部からの電源電圧（Ｖａ）の供給が開始された時点からの経過時間が設定時間（ｔ２，ｔ６）未満の場合には電圧生成手段（８１〜８５）が生成した出力電圧（Ｖｂ）を規定電圧（VF，Ｖｚ，２×Ｖｆ）以下に保持させ、前記経過時間が設定時間以上の場合には電圧生成手段が生成した出力電圧を出力させる
【００６０】
従って、請求項６の発明によれば、請求項５の発明と同様の効果が得られる。
尚、設定時間（ｔ２，ｔ６）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００６１】
＜請求項７：第３，第４，第６，第８，第１０実施形態に該当（図５，図１１，図１４，図１８参照）＞
請求項７の制御手段（３２〜３４，１１２，１３２，１１３，１１４）は、電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に順方向接続されたダイオード（３４，１１３，１１４）を備える。
そして、ダイオード（３４，１１３，１１４）の順方向電圧が規定電圧（VF，２×Ｖｆ）になる。
従って、請求項７の発明によれば、規定電圧をダイオードによって簡単に生成可能であるため、請求項４〜６の発明を容易に実施できる。
【００６２】
＜請求項８：第５，第７，第９実施形態に該当（図７，図１２，図１５参照）＞
請求項８の制御手段（１０２，１２２，１０７）は、電圧生成手段（８１〜８５）の出力端子（VCLOUT）と電源回路のアースとの間に逆方向接続されたツェナーダイオード（１０７）を備える。
そして、ツェナーダイオードのツェナー電圧（Ｖｚ）が規定電圧になる。
従って、請求項８の発明によれば、規定電圧をツェナーダイオードによって簡単に生成可能であるため、請求項４〜６の発明を容易に実施できる。
【００６３】
＜請求項９：第６，第８，第１０実施形態に該当（図５，図１１，図１４，図１８参照）＞
請求項９の電圧生成手段（８１〜８５）および制御手段（１１２，１３２，１１３，１１４）は１個の半導体チップ上に集積化され、ダイオード（１１３，１１４）は半導体チップ上にて絶縁体分離された構造である。
【００６４】
従って、請求項９の発明によれば、電圧生成手段および制御手段を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成可能であるため、電源回路を小型化できると共に低コストに提供できる。
そして、請求項９の発明によれば、ダイオードのリーク電流を抑制できるため、順方向電圧（２×Ｖｆ）の設定精度を向上させることが可能になり、請求項７の発明の作用・効果が更に確実に得られる。
尚、ダイオードを絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。
【００６５】
＜請求項１０：第５，第７，第９実施形態に該当（図７，図１２，図１５参照）＞
請求項１０の電圧生成手段（８１〜８５）および制御手段（１０２，１２２，１０７）は１個の半導体チップ上に集積化され、ツェナーダイオード（１０７）は半導体チップ上にて絶縁体分離された構造である。
【００６６】
従って、請求項１０の発明によれば、電圧生成手段および制御手段を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成可能であるため、電源回路を小型化できると共に低コストに提供できる。
そして、請求項１０の発明によれば、ツェナーダイオードのリーク電流を抑制できるため、ツェナー電圧（Ｖｚ）の設定精度を向上させることが可能になり、請求項８の発明の作用・効果が更に確実に得られる。
尚、ツェナーダイオードを絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。
【００６７】
＜請求項１１：第１１〜第１６実施形態に該当（図１９〜図２８参照）＞
請求項１１の制御手段（１６２，１６３，１８２，１９２，２０２，２１２）は、電圧生成手段（８１〜８５，１８３，１８５，２０５）の動作が不安定な状態の場合には電圧生成手段から出力される出力電流を絞って少なくさせ、電圧生成手段の動作が安定な状態の場合には電圧生成手段の出力電流を絞らずに出力させる。
従って、請求項１１の発明によれば、請求項１の発明と同様の効果が得られる。
【００６８】
＜請求項１２：第１１実施形態に該当（図１９，図２０参照）＞
請求項１２の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１２の制御手段（１６２）は、電源電圧（Ｖａ）が設定電圧（Ｖ３）未満の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、電源電圧が設定電圧以上の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせる。
【００６９】
従って、請求項１２の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ３）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、請求項１２の発明では、電源電圧が設定電圧以上になると、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせるため、電圧生成手段（８１〜８５）の動作に応答遅れが生じることはない。
【００７０】
＜請求項１３：別の実施形態の［９］に該当（図１９，図２０参照）＞
請求項１３の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１３の制御手段は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ４）未満の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑え、前記経過時間が設定時間以上の場合には出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせる。
【００７１】
従って、請求項１３の発明によれば、請求項１２の発明と同様の効果が得られる。
尚、設定時間（ｔ４）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、請求項１３の発明では、前記経過時間が設定時間以上になると、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を高くさせるため、電圧生成手段（８１〜８５）の動作に応答遅れが生じることはない。
【００７２】
＜請求項１４：第１２実施形態に該当（図２１，図２２参照）＞
請求項１４の電圧生成手段（８１〜８５）には、出力トランジスタ（８１）が設けられている。
請求項１４の制御手段（１６３）は、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度を低く抑える。
【００７３】
従って、請求項１４の発明によれば、請求項１２の発明と同様の効果が得られる。
ところで、請求項１４の発明では、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度が常に低く抑えられるため、出力電圧（Ｖｂ）が定常電圧に達して定常状態になった後に電源電圧（Ｖａ）が変動すると、電圧生成手段（８１〜８５）の動作に応答遅れが生じるおそれがある。
しかし、電源電圧（Ｖａ）がほとんど変動しない場合には、出力トランジスタ（８１）の入力電圧（ＶG4）の立ち上がり速度が常に低く抑えられたとしても、電圧生成手段（８１〜８５）の動作に応答遅れが生じるおそれが無いため、請求項１４の発明でも実用上十分な性能が得られる。
【００７４】
＜請求項１５：第１３実施形態に該当（図２３，図２４参照）＞
請求項１５の電圧生成手段（８２〜８５，１８３，１８５）には、第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）が設けられている。
請求項１５の制御手段（１８２）は、電源電圧（Ｖａ）が設定電圧（Ｖ５）未満の場合には第１出力トランジスタ（１８５）のみを動作させ、電源電圧が設定電圧以上の場合には第１出力トランジスタ（１８５）に加えて第２出力トランジスタ（１８３）を動作させる。
【００７５】
従って、請求項１５の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ５）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００７６】
＜請求項１６：第１４実施形態に該当（図２４，図２５参照）＞
請求項１５の電圧生成手段（８２〜８５，１８３，１８５）には、第１出力トランジスタ（１８５）および第２出力トランジスタ（１８３）が設けられている。
請求項１５の制御手段（１９２）は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ８）未満の場合には第１出力トランジスタ（１８５）のみを動作させ、前記経過時間が設定時間以上の場合には第１出力トランジスタ（１８５）に加えて第２出力トランジスタ（１８３）を動作させる。
【００７７】
従って、請求項１６の発明によれば、請求項１５の発明と同様の効果が得られる。
尚、設定時間（ｔ８）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００７８】
＜請求項１７：第１５実施形態に該当（図２６，図２７参照）＞
請求項１７の電圧生成手段（８２〜８５，２０５）には、ゲートが絶縁された絶縁ゲート型トランジスタである出力トランジスタ（２０５）が設けられている。
請求項１７の制御手段（２０２）は、電源電圧（Ｖａ）が設定電圧（Ｖ６）未満の場合には出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）未満に制御して出力トランジスタ（２０５）の出力電流を絞って少なくさせ、電源電圧が設定電圧以上の場合には出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）と同じに制御して出力トランジスタ（２０５）の出力電流を絞らずに出力させる。
【００７９】
従って、請求項１７の発明によれば、請求項１１の発明と同様の作用・効果が得られる。
尚、設定電圧（Ｖ６）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００８０】
＜請求項１８：第１５実施形態に該当（図２７，図２８参照）＞
請求項１８の電圧生成手段（８２〜８５，２０５）には、ゲートが絶縁された絶縁ゲート型トランジスタである出力トランジスタ（２０５）が設けられている。
請求項１８の制御手段（２１２）は、電源電圧（Ｖａ）の外部からの供給が開始された時点からの経過時間が設定時間（ｔ９）未満の場合には、出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）未満に制御して出力トランジスタ（２０５）の出力電流を絞って少なくさせ、前記経過時間が設定時間以上の場合には、出力トランジスタ（２０５）の基板電位を電源電圧（Ｖａ）と同じに制御して出力トランジスタ（２０５）の出力電流を絞らずに出力させる。
【００８１】
従って、請求項１８の発明によれば、請求項１７の発明と同様の効果が得られる。
尚、設定時間（ｔ９）の具体値は、出力電圧にリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００８２】
＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の符号等は、上述した［背景技術］と後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
「電源回路」は、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１に該当する。
「電源電圧」は、降圧電圧Ｖａに該当する。
「出力電圧」は、制御電圧Ｖｂに該当する。
「抑制手段」は、オペアンプ１２から成るボルテージフォロアに該当する。
「電圧生成手段」は、出力トランジスタ８１，１８３，１８５，２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、非反転増幅回路８５に該当する。
請求項３の「制御手段」は、パワーオンリセット回路２２およびトランジスタ２３に該当する。
請求項４の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１０２，１１２，１２２，１３２、ツェナーダイオード１０７、ダイオード１１３，１１４に該当する。
請求項５の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１０２，１１２、ツェナーダイオード１０７、ダイオード１１３，１１４に該当する。
請求項６の「制御手段」は、スイッチ制御回路３２、スイッチ３３、ダイオード３４、クランプ回路１２２，１３２に該当する。
請求項１１の「制御手段」は、電圧制御回路１６２、ローパスフィルタ１６３、電流制御回路１８２，１９２，２０２，２１２に該当する。
請求項１２の「制御手段」は、電圧制御回路１６２に該当する。
請求項１４の「制御手段」は、ローパスフィルタ１６３に該当する。
請求項１５の「制御手段」は、電流制御回路１８２に該当する。
請求項１６の「制御手段」は、電流制御回路１９２に該当する。
請求項１７の「制御手段」は、電流制御回路２０２に該当する。
請求項１８の「制御手段」は、電流制御回路２１２に該当する。
「電源電圧の外部からの供給が開始された時点」は、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）に該当する。
「規定電圧」は、ダイオード３４の順方向電圧VF、ツェナーダイオード１０７のツェナー電圧Ｖｚ、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆに該当する。
【発明を実施するための最良の形態】
【００８３】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図４２に示した従来技術と同一の構成部材および構成要素については符号を等しくして説明を省略してある。また、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００８４】
＜第１実施形態＞
図１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１実施形態の内部電源回路１１の概略構成を示すブロック回路図である。
【００８５】
マイクロコンピュータ７０には、内部電源回路１１および低電圧系回路７２が内蔵され、各端子VDD，VCLOUT，VCLが設けられている。
マイクロコンピュータ７０の外部には、車載バッテリ７３、外部電源回路７４、イグニッションスイッチIG、電源平滑用コンデンサCLが設けられている。
【００８６】
内部電源回路１１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４，１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を、低電圧系回路７２の駆動に要する制御電圧Ｖｂ（＝１．５Ｖ）まで降圧して出力する。
【００８７】
第１実施形態の内部電源回路１１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。
【００８８】
［１−１］ボルテージフォロア（スルーレート調整用増幅器）を構成するオペアンプ１２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａ（＝５Ｖ）を電源電圧として単電源動作を行い、その非反転入力端子には外部電源回路７４の降圧電圧Ｖａが入力され、その反転入力端子は出力端子に接続され、その出力端子からは出力電圧Ｖｃ（＝５Ｖ）が出力される。
尚、オペアンプ１２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。
【００８９】
［１−２］基準電圧生成回路８３は、オペアンプ１２から成るボルテージフォロアから供給された出力電圧Ｖｃから一定電圧である基準電圧INP（＝約１．３５Ｖ）を生成して出力する。
［１−３］オペアンプ８４は、オペアンプ１２から成るボルテージフォロアから供給された出力電圧Ｖｃを電源電圧として単電源動作を行う。
【００９０】
図２は、図１に示す第１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【００９１】
従来技術と同様に、イグニッションスイッチIGがオンされると同時に、そのイグニッションスイッチIGを介して車載バッテリ７３のバッテリ電圧が外部電源回路７４に印加されて電源投入され、外部電源回路７４が動作して降圧電圧Ｖａを生成する。
このとき、外部電源回路７４の起動特性により、降圧電圧Ｖａは外部電源回路７４の電源投入時からの時間経過に従って略直線的に増大し、外部電源回路７４の動作が安定した時点で、降圧電圧Ｖａは定常電圧（＝５Ｖ）に達して定常状態になる。
【００９２】
そして、オペアンプ１２から成るボルテージフォロアは、外部電源回路７４の降圧電圧Ｖａから出力電圧Ｖｃを生成する。
ここで、ボルテージフォロアのスルーレート（出力電圧Ｖｃの時間当たりの電圧変化量）を適宜調整して十分に小さくすることにより、降圧電圧Ｖａの立ち上がり速度に対して出力電圧Ｖｃの立ち上がり速度が低く抑えられて十分に遅くなるように設定しておく。
【００９３】
また、基準電圧生成回路８３は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃから基準電圧INPを生成する。
そのため、基準電圧INPは出力電圧Ｖｃに追従して増大するが、基準電圧生成回路８３の起動特性により、基準電圧INPの立ち上がり速度は出力電圧Ｖｃの立ち上がり速度よりも遅くなり、外部電源回路７４および基準電圧生成回路８３の両方の動作が完全に安定した後で基準電圧INPが増大し、出力電圧Ｖｃが十分に高くなった時点で、基準電圧INPは定常電圧（＝約１．３５Ｖ）に達して定常状態になる。
【００９４】
また、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
そのため、制御電圧Ｖｂは各電圧Ｖｃ，INPに追従して増大するが、非反転増幅回路８５の起動特性により、制御電圧Ｖｂの立ち上がり速度は基準電圧INPの立ち上がり速度よりも低く抑えられて遅くなり、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が完全に安定した後で制御電圧Ｖｂが増大し、出力電圧Ｖｃが十分に高くなった時点で、制御電圧Ｖｂは定常電圧（＝１．５Ｖ）に達して定常状態になる。
【００９５】
このように、第１実施形態では、外部電源回路７４の降圧電圧Ｖａの立ち上がり速度が速い場合でも、オペアンプ１２から成るボルテージフォロアの出力電圧Ｖｃの立ち上がり速度が低く抑えられて十分に遅くなるように設定されている。
そして、内部電源回路１１を構成する基準電圧生成回路８３および非反転増幅回路８５は、従来技術のように降圧電圧Ｖａを電源電圧とするのではなく、出力電圧Ｖｃを電源電圧として動作する。言い換えれば、内部電源回路７１は、降圧電圧Ｖａの立ち上がり速度に依存せず、出力電圧Ｖｃの立ち上がり速度に依存して動作する。
【００９６】
そのため、第１実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１１の制御安定時間（動作安定時間）を十分に確保できるため、基準電圧INPおよび制御電圧Ｖｂを安定に生成可能であり、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できる。
そして、第１実施形態によれば、外部電源回路７４の電源投入時だけでなく、車載バッテリ７３のバッテリ電圧の変動などに起因する外部電源回路７４の降圧電圧Ｖａの変動時などの過渡状態でも、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるおそれは無い。
【００９７】
ちなみに、制御電圧Ｖｂにリンギングが生じると、そのリンギングが電源ノイズとなって低電圧系回路７２が誤動作を起こすおそれがある。また、制御電圧Ｖｂにオーバーシュートが生じると、低電圧系回路７２を構成する半導体デバイスに過電圧が印加されて破壊されるおそれがある。
【００９８】
尚、オペアンプ１２から成るボルテージフォロアのスルーレートの具体値は、基準電圧INPや制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【００９９】
また、マイクロコンピュータ７０を１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣ（Integrated Circuit）によって構成した場合には、第１実施形態のようにオペアンプ１２から成るボルテージフォロアをマイクロコンピュータ７０の内部に設けたとしても、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０１００】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１実施形態のようにオペアンプ１２から成るボルテージフォロアを内部電源回路１１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１１の製造コストもほとんど増大しない。
また、内部電源回路１１をモノリシックＩＣによって構成すれば、内部電源回路１１を小型化できると共に低コストに提供できる。
【０１０１】
従って、第１実施形態によれば、制御電圧Ｖｂにリンギングやオーバーシュートが発生するのを防止して安定化することが可能な内部電源回路１１を低コストに提供できる。
そして、オペアンプ１２から成るボルテージフォロアは簡単な構成であるため、第１実施形態は容易に実施できる。
【０１０２】
＜第２実施形態＞
図３は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第２実施形態の内部電源回路２１の概略構成を示すブロック回路図である。
【０１０３】
内部電源回路２１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、パワーオンリセット回路２２、トランジスタ２３から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０１０４】
第２実施形態の内部電源回路２１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。
【０１０５】
［２−１］パワーオンリセット回路２２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に対応した電圧レベルの制御信号Ｉcutを生成して出力する。
尚、パワーオンリセット回路２２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。
【０１０６】
［２−２］トランジスタ２３は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは出力トランジスタ８１のゲートおよびオペアンプ８４の出力端子に接続され、そのゲートにはパワーオンリセット回路２２の制御信号Ｉcutが入力されている。
【０１０７】
図４は、図３に示す第２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，制御信号Ｉcutについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０１０８】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０１０９】
パワーオンリセット回路２２は、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満の場合はロー（Ｌ）レベルの制御信号Ｉcutを生成し、降圧電圧Ｖａが設定電圧Ｖ１以上の場合はハイ（Ｈ）レベルの制御信号Ｉcutを生成する。
【０１１０】
そして、制御信号Ｉcutがローレベルの場合には、トランジスタ２３がオンし、そのオンしたトランジスタ２３によって出力トランジスタ８１のゲート電圧は端子VDDの電圧である降圧電圧Ｖａ側にプルアップされるため、オペアンプ８４の出力電圧に関係なく、出力トランジスタ８１がオフされ、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂはゼロになる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満のときには、制御電圧Ｖｂはゼロに保持されている。
【０１１１】
また、制御信号Ｉcutがハイレベルの場合には、トランジスタ２３がオフし、内部電源回路２１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、オペアンプ８４の出力電圧が出力トランジスタ８１のゲートに入力され、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１以上になった時点ｔ１から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０１１２】
このように、第２実施形態では、パワーオンリセット回路２２およびトランジスタ２３を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ１未満のときには出力トランジスタ８１を強制的にオフさせて制御電圧Ｖｂをゼロに保持させ、降圧電圧Ｖａが設定電圧Ｖ１以上になった時点ｔ１から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０１１３】
そのため、第２実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路２１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０１１４】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第２実施形態のようにパワーオンリセット回路２２およびトランジスタ２３をマイクロコンピュータ７０の内部に設けたとしても、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０１１５】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路２１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第２実施形態のようにパワーオンリセット回路２２およびトランジスタ２３を内部電源回路２１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路２１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路２１の製造コストもほとんど増大しない。
【０１１６】
従って、第２実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ１の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０１１７】
＜第３実施形態＞
図５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第３実施形態の内部電源回路３１の概略構成を示すブロック回路図である。
【０１１８】
内部電源回路３１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、スイッチ制御回路３２、スイッチ３３、ＰＮ接合ダイオード３４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０１１９】
第３実施形態の内部電源回路３１において、従来技術の内部電源回路７１と異なるのは、以下の点だけである。
【０１２０】
［３−１］第３実施形態のスイッチ制御回路３２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に対応した電圧レベルの制御信号CPを生成して出力する。
尚、スイッチ制御回路３２を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって形成されている。
【０１２１】
［３−２］スイッチ３３は、ＭＯＳトランジスタから成り、スイッチ制御回路３２の制御信号CPの電圧レベルに従ってオンオフ動作が切り替えられる。
［３−３］スイッチ３３の一端は出力トランジスタ８１のドレインに接続され、スイッチ３３の他端はダイオード３４のアノードに接続されている。ダイオード３４のカソードはアースに接続されている。
【０１２２】
図６は、図５に示す第３実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPおよびスイッチ３３のオンオフ動作について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０１２３】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０１２４】
第３実施形態のスイッチ制御回路３２は、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満の場合はスイッチ３３をオン動作させる電圧レベルの制御信号CPを生成し、降圧電圧Ｖａが設定電圧Ｖ２以上の場合はスイッチ３３をオフ動作させる電圧レベルの制御信号CPを生成する。
【０１２５】
そして、スイッチ３３がオン動作している場合には、そのオンしたスイッチ３３を介して出力トランジスタ８１のドレインはダイオード３４のアノードに接続され、ダイオード３４のカソードはアースに接続されているため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ダイオード３４の順方向電圧VF（この例では約０．６Ｖ）以下になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のときには、制御電圧Ｖｂはダイオード３４の順方向電圧VF以下（Ｖｂ≦VF）に保持されている。
【０１２６】
また、スイッチ３３がオフ動作している場合には、内部電源回路３１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２以上になった時点ｔ２から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０１２７】
このように、第３実施形態では、スイッチ制御回路３２，スイッチ３３，ダイオード３４を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のときには制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ２以上になった時点ｔ２から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０１２８】
そのため、第３実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路３１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０１２９】
すなわち、第３実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ２未満のとき）には制御電圧Ｖｂをダイオード３４の順方向電圧VF以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ２以上のとき）には制御電圧Ｖｂを出力させるようにしている。
【０１３０】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第３実施形態のようにスイッチ制御回路３２，スイッチ３３，ダイオード３４をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０１３１】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路３１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第３実施形態のようにスイッチ制御回路３２，スイッチ３３，ダイオード３４を内部電源回路３１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路３１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路３１の製造コストもほとんど増大しない。
【０１３２】
従って、第３実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ２の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０１３３】
＜第４実施形態＞
第４実施形態の回路構成は第３実施形態と同じである。そして、第４実施形態の特性図も第３実施形態と同じである。
第４実施形態において、第３実施形態と異なるのは、スイッチ制御回路３２の動作だけである。
【０１３４】
第４実施形態のスイッチ制御回路３２は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応した電圧レベルの制御信号CPを生成して出力する。
すなわち、第４実施形態のスイッチ制御回路３２は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満の場合は、スイッチ３３をオン動作させる電圧レベルの制御信号CPを生成する。
また、第４実施形態のスイッチ制御回路３２は、前記経過時間が設定時間ｔ２以上の場合は、スイッチ３３をオフ動作させる電圧レベルの制御信号CPを生成する。
【０１３５】
よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のときには、制御電圧Ｖｂはダイオード３４の順方向電圧VF以下に保持されている。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２以上になると、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０１３６】
このように、第４実施形態では、スイッチ制御回路３２，スイッチ３３，ダイオード３４を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のときには制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させ、前記経過時間が設定時間ｔ２以上になった時点ｔ２から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０１３７】
すなわち、第４実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ２未満のとき）には制御電圧Ｖｂをダイオード３４の順方向電圧VF以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ２以上のとき）には制御電圧Ｖｂを出力させるようにしている。
【０１３８】
従って、第４実施形態によれば、第３実施形態と同様の効果が得られる。
尚、設定時間ｔ２の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０１３９】
＜第５実施形態＞
図７は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第５実施形態の内部電源回路１０１の概略構成を示すブロック回路図である。
【０１４０】
内部電源回路１０１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１０２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０１４１】
第５実施形態の内部電源回路１０１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１０２が設けられている点だけである。
クランプ回路１０２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ツェナーダイオード１０７から構成されている。
【０１４２】
各トランジスタ１０３，１０４は、ＮチャネルＭＯＳトランジスタから成り、そのソースはアースに接続されている。尚、各トランジスタ１０３，１０４のしきい値電圧Ｖｔは同じである。
トランジスタ１０３のゲートはトランジスタ１０４のドレインに接続され、トランジスタ１０４のドレインは抵抗１０５を介して端子VDDに接続されている。
【０１４３】
抵抗分圧回路１０６は、直列接続された各抵抗Ｒｃ，Ｒｄによって構成され、各抵抗Ｒｃ，Ｒｄ間のノードβはトランジスタ１０４のゲートに接続され、抵抗Ｒｄのノードβとは反対側はアースに接続され、抵抗Ｒｃのノードβとは反対側は端子VDDに接続されている。
【０１４４】
ツェナーダイオード１０７のアノードはトランジスタ１０３のドレインに接続され、ツェナーダイオード１０７のカソードは出力トランジスタ８１のドレインに接続されている。
【０１４５】
図８は、ツェナーダイオード１０７のツェナー電圧（降伏電圧）Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０１４６】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０１４７】
第５実施形態のクランプ回路１０２において、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）には、各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2が共にゼロであるため、各トランジスタ１０３，１０４は共にオフしている。
そして、トランジスタ１０３のゲートには、抵抗１０５を介して端子VDDから外部電源回路７４の降圧電圧Ｖａが印加されている。そのため、トランジスタ１０４がオフしているとき、トランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなる。
【０１４８】
その後、外部電源回路７４の降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３で、トランジスタ１０３のゲート電圧ＶG1もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
ここで、トランジスタ１０３のオン電圧（トランジスタ１０３のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。
【０１４９】
すると、オンしたトランジスタ１０３を介してツェナーダイオード１０７のアノードはアースに接続され、出力トランジスタ８１のドレインは逆方向接続されたツェナーダイオード１０７とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下になる。
【０１５０】
ところで、トランジスタ１０４のゲートは、抵抗分圧回路１０６のノードβに接続されている。そのため、トランジスタ１０４のゲート電圧ＶG2は、外部電源回路７４の降圧電圧Ｖａを抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄによって抵抗分圧した電圧値になる。
【０１５１】
よって、外部電源回路７４の降圧電圧Ｖａが増大し、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔを超えた時点ｔ４で、トランジスタ１０４のゲート電圧ＶG2もしきい値電圧Ｖｔを超え、トランジスタ１０４がオンする。
尚、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になったとき、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔになるものとする。
【０１５２】
ここで、トランジスタ１０４のオン電圧（トランジスタ１０４のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。
そのため、トランジスタ１０４がオンした時点ｔ４で、トランジスタ１０３のゲート電圧ＶG1はトランジスタ１０４のオン電圧であるゼロになり、トランジスタ１０３がオフする。
【０１５３】
トランジスタ１０３がオンしているときには、制御電圧Ｖｂはツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）に保持されている。
尚、図８に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。
【０１５４】
トランジスタ１０３がオフしている場合には、内部電源回路１０１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０１５５】
このように、第５実施形態では、クランプ回路１０２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０１５６】
そのため、第５実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１０１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０１５７】
すなわち、第５実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には制御電圧Ｖｂを出力させるようにしている。
【０１５８】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第５実施形態のようにクランプ回路１０２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０１５９】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第５実施形態のようにクランプ回路１０２を内部電源回路１０１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１０１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１０１の製造コストもほとんど増大しない。
【０１６０】
従って、第５実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ３の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定電圧Ｖ３は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。
【０１６１】
ところで、第３実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ２未満のとき、制御電圧Ｖｂを強制的にダイオード３４の順方向電圧VF以下に保持させている。
それに対して、第５実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のとき、制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させている。
【０１６２】
ここで、ダイオード３４の順方向電圧VFは約０．６Ｖであり、ツェナーダイオード１０７のツェナー電圧Ｖｚは約１．３５Ｖであり、制御電圧Ｖｂの定常電圧は１．５Ｖである。
そのため、制御電圧Ｖｂが定常電圧に達するまでに要する時間は、制御電圧Ｖｂを約０．６Ｖから１．５Ｖに増大させる第３実施形態に比べて、制御電圧Ｖｂを約１．３５Ｖから１．５Ｖに増大させる第５実施形態の方が短くなる。
【０１６３】
従って、第５実施形態によれば、第３実施形態に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、内部電源回路１０１およびマイクロコンピュータ７０の起動特性を向上させることができる。
【０１６４】
図９は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０１６５】
尚、図９に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが約１．６５Ｖに設定されている。
そのため、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
従って、図９に示す例においても、図８に示す例と同様の作用・効果が得られる。
【０１６６】
図１０は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図７に示す第５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０１６７】
図１０に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂがツェナーダイオード１０７のツェナー電圧Ｖｚになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１０に示す例では、図８や図９に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を更に向上させることができる。
【０１６８】
ところで、マイクロコンピュータ７０や内部電源回路１０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、ツェナーダイオード１０７をモノリシックＩＣに形成された他の素子に対して絶縁体分離された構造にすることにより、ツェナーダイオード１０７のリーク電流を抑制できるため、ツェナー電圧Ｖｚの設定精度を向上させることが可能になり、第５実施形態の作用・効果が更に確実に得られる。
尚、ツェナーダイオード１０７を絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ（Semiconductor On Insulator）分離構造、ＬＯＣＯＳ（Local Oxidation of Silicon）分離構造などを用いればよい。
【０１６９】
＜第６実施形態＞
図１１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第６実施形態の内部電源回路１１１の概略構成を示すブロック回路図である。
【０１７０】
内部電源回路１１１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０１７１】
第６実施形態の内部電源回路１１１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１１２が設けられている点だけである。
クランプ回路１１２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ＰＮ接合ダイオード１１３，１１４から構成されている。
【０１７２】
第６実施形態のクランプ回路１１２において、第５実施形態のクランプ回路１０２と異なるのは、逆方向接続されたツェナーダイオード１０７が、順方向接続された各ダイオード１１３，１１４に置き換えられている点だけである。
すなわち、各ダイオード１１３，１１４は直列接続され、ダイオード１１４のカソードはトランジスタ１０３のドレインに接続され、ダイオード１１３のアノードは出力トランジスタ８１のドレインに接続されている。
ここで、各ダイオード１１３，１１４の順方向電圧Ｖｆは同じである。
【０１７３】
図８は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０１７４】
第６実施形態のクランプ回路１１２においても、第５実施形態のクランプ回路１０２と同じく、外部電源回路７４の電源投入時には各トランジスタ１０３，１０４が共にオフしており、トランジスタ１０４がオフしているときトランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなっており、降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３でトランジスタ１０３がオンする。
【０１７５】
すると、オンしたトランジスタ１０３を介してダイオード１１４のカソードはアースに接続され、出力トランジスタ８１のドレインは順方向接続された各ダイオード１１３，１１４とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下になる。
【０１７６】
よって、トランジスタ１０３がオンしているときには、制御電圧Ｖｂは各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）に保持されている。
尚、図８に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが約１．３５Ｖに設定されている。
【０１７７】
第６実施形態のクランプ回路１１２においても、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になり、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４からは、第５実施形態のクランプ回路１０２と同じ動作を行う。
【０１７８】
このように、第６実施形態では、クランプ回路１１２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）を図４２に示した従来技術と同様に動作させるようにしている。
【０１７９】
すなわち、第６実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第６実施形態によれば、第５実施形態と同様の効果が得られる。
【０１８０】
図９は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０１８１】
図１０は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１１に示す第６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１１２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０１８２】
ところで、マイクロコンピュータ７０や内部電源回路１１１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、各ダイオード１１３，１１４をモノリシックＩＣに形成された他の素子に対して絶縁体分離された構造にすることにより、各ダイオード１１３，１１４のリーク電流を抑制できるため、順方向電圧Ｖｆの合計電圧２×Ｖｆの設定精度を向上させることが可能になり、第６実施形態の作用・効果が更に確実に得られる。
尚、各ダイオード１１３，１１４を絶縁体分離された構造にするには、例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造などを用いればよい。
【０１８３】
＜第７実施形態＞
図１２は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第７実施形態の内部電源回路１２１の概略構成を示すブロック回路図である。
【０１８４】
内部電源回路１２１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１２２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０１８５】
第７実施形態の内部電源回路１２１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１２２が設けられている点だけである。
クランプ回路１２２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ツェナーダイオード１０７、時定数回路１２３、トランスミッションゲート１２４から構成されている。
【０１８６】
時定数回路１２３は、トランジスタ１０３のゲートとアースと間に並列接続されているコンデンサ１２５および抵抗１２６から構成されている。
トランスミッションゲート１２４は、ＮチャネルＭＯＳトランジスタ１２７、ＰチャネルＭＯＳトランジスタ１２８、インバータ１２９から構成されている。
各トランジスタ１２７，１２８のドレインは端子VDDに接続され、各トランジスタ１２７，１２８のソースはトランジスタ１０３のゲートに接続されている。
トランジスタ１０４のドレインは、トランジスタ１２７のゲートに接続されると共に、インバータ１２９を介してトランジスタ１２８のゲートに接続されている。
尚、各トランジスタ１０３，１０４，１２７のしきい値電圧Ｖｔは同じである。
【０１８７】
図１３は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１２に示す第７実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０１８８】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
また、トランジスタ１２７のゲート電圧ＶG1の時間変位特性は、第５実施形態のクランプ回路１０２のトランジスタ１０３のゲート電圧ＶG1の時間変位特性と同じである。
【０１８９】
第７実施形態のクランプ回路１２２において、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）には、各トランジスタ１０４，１０３のゲート電圧ＶG2，ＶG3が共にゼロであり、時定数回路１２３のコンデンサ１２５には電荷が蓄積されていないため、各トランジスタ１０３，１０４は共にオフしている。
そして、トランジスタ１２７のゲートには、抵抗１０５を介して端子VDDから外部電源回路７４の降圧電圧Ｖａが印加されている。そのため、トランジスタ１０４がオフしているとき、トランジスタ１２７のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなる。
【０１９０】
その後、外部電源回路７４の降圧電圧Ｖａが増大してトランジスタ１２７のしきい値電圧Ｖｔを超えた時点ｔ３で、トランジスタ１２７のゲート電圧ＶG1もしきい値電圧Ｖｔを超え、トランジスタ１２７がオンする。
また、トランジスタ１２８のゲートには、インバータ１２９を介してトランジスタ１２７のゲート電圧ＶG1が印加されるため、トランジスタ１２７がオンするとほぼ同時にトランジスタ１２８もオンする。
【０１９１】
すなわち、外部電源回路７４の降圧電圧Ｖａが増大してしきい値電圧Ｖｔを超えた時点ｔ３で、トランスミッションゲート１２４がオンする。
ここで、トランスミッションゲート１２４のオン電圧である各トランジスタ１２７，１２８のオン電圧（トランジスタ１２７，１２８のオン状態におけるソース・ドレイン間電圧）は、ほぼゼロである。
【０１９２】
すると、外部電源回路７４の降圧電圧Ｖａがオンしたトランスミッションゲート１２４を介し、トランジスタ１０３のゲートに印加されると共に、時定数回路１２３に印加される。
そのため、時定数回路１２３のコンデンサ１２５に外部電源回路７４の降圧電圧Ｖａが印加され、降圧電圧Ｖａによってコンデンサ１２５に電荷が蓄積されて充電される。
【０１９３】
また、トランジスタ１０３のゲート電圧ＶG3もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
そのため、オンしたトランジスタ１０３を介してツェナーダイオード１０７のアノードはアースに接続され、出力トランジスタ８１のドレインは逆方向接続されたツェナーダイオード１０７とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下になる。
【０１９４】
その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になった時点ｔ４で、抵抗分圧回路１０６のノードβの電圧値がトランジスタ１０４のしきい値電圧Ｖｔを超えるため、トランジスタ１０４のゲート電圧ＶG2もしきい値電圧Ｖｔを超え、トランジスタ１０４がオンする。
【０１９５】
トランジスタ１０４がオンした時点ｔ４で、トランジスタ１２７のゲート電圧ＶG1はトランジスタ１０４のオン電圧であるゼロになり、トランジスタ１２７がオフする。
また、トランジスタ１２８のゲートには、インバータ１２９を介してトランジスタ１２７のゲート電圧ＶG1が印加されるため、トランジスタ１２７がオフするとほぼ同時にトランジスタ１２８もオフする。
すなわち、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ３を超えた時点ｔ４で、トランスミッションゲート１２４がオフする。
【０１９６】
トランスミッションゲート１２４がオフすると、コンデンサ１２５に蓄積された電荷が抵抗１２６を介してアースに放電され、コンデンサ１２５の静電容量値と抵抗１２６の抵抗値とによって設定される時定数に基づいて、時定数回路１２３の電圧値であるトランジスタ１０３のゲート電圧ＶG3が徐々に減少する。
そして、トランジスタ１０３のゲート電圧ＶG3がしきい値電圧Ｖｔｔを下回った時点ｔ６で、トランジスタ１０３がオフする。
【０１９７】
トランジスタ１０３がオンしているときには、制御電圧Ｖｂはツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）に保持されている。
尚、図１３に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。
【０１９８】
トランジスタ１０３がオフしている場合には、内部電源回路１２１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０３がオフした時点ｔ６から、制御電圧Ｖｂは増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０１９９】
このように、第７実施形態では、クランプ回路１２２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、前記経過時間が設定時間ｔ６以上になった時点ｔ６から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２００】
そのため、第７実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１２１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０２０１】
すなわち、第７実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ６以上のとき）には制御電圧Ｖｂを出力させるようにしている。
【０２０２】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第７実施形態のようにクランプ回路１２２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０２０３】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１２１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第７実施形態のようにクランプ回路１２２を内部電源回路１２１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１２１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１２１の製造コストもほとんど増大しない。
【０２０４】
従って、第７実施形態によれば、第１実施形態と同様の効果が得られる。
尚、設定時間ｔ６の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定時間ｔ６は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値と、時定数回路１２３の時定数とを変更することにより、所望の時間に設定できる。
【０２０５】
ところで、第７実施形態においても、第５実施形態の図９に示す例と同様に、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定してもよい。
また、第７実施形態においても、第５実施形態の図１０に示す例と同様に、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定してもよい。
【０２０６】
＜第８実施形態＞
図１４は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第８実施形態の内部電源回路１３１の概略構成を示すブロック回路図である。
【０２０７】
内部電源回路１３１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、クランプ回路１３２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２０８】
第８実施形態の内部電源回路１３１において、従来技術の内部電源回路７１と異なるのは、クランプ回路１３２が設けられている点だけである。
クランプ回路１３２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ダイオード１１３，１１４、時定数回路１２３、トランスミッションゲート１２４から構成されている。
【０２０９】
第８実施形態のクランプ回路１３２において、第７実施形態のクランプ回路１２２と異なるのは、逆方向接続されたツェナーダイオード１０７が、順方向接続された各ダイオード１１３，１１４に置き換えられている点だけである。
すなわち、各ダイオード１１３，１１４は直列接続され、ダイオード１１４のカソードはトランジスタ１０３のドレインに接続され、ダイオード１１３のアノードは出力トランジスタ８１のドレインに接続されている。
【０２１０】
図１３は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合において、図１４に示す第８実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０２１１】
第８実施形態のクランプ回路１３２においても、外部電源回路７４の降圧電圧Ｖａが増大し、トランジスタ１２７のゲート電圧ＶG1がしきい値電圧Ｖｔを超えてトランスミッションゲート１２４がオンする時点ｔ３までは、第７実施形態のクランプ回路１２２と同じ動作を行う。
【０２１２】
そして、外部電源回路７４の降圧電圧Ｖａがオンしたトランスミッションゲート１２４を介し、トランジスタ１０３のゲートに印加されると共に、時定数回路１２３に印加される。
そのため、時定数回路１２３のコンデンサ１２５に外部電源回路７４の降圧電圧Ｖａが印加され、降圧電圧Ｖａによってコンデンサ１２５に電荷が蓄積されて充電される。
【０２１３】
また、トランジスタ１０３のゲート電圧ＶG3もしきい値電圧Ｖｔを超え、トランジスタ１０３がオンする。
そのため、オンしたトランジスタ１０３を介してダイオード１１４のカソードはアースに接続され、出力トランジスタ８１のドレインは順方向接続された各ダイオード１１３，１１４とトランジスタ１０３を介してアースに接続されるため、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下になる。
【０２１４】
その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になった時点ｔ４で、トランジスタ１０４がオンし、トランスミッションゲート１２４がオフすると、時定数回路１２３の時定数に基づいて、トランジスタ１０３のゲート電圧ＶG3が徐々に減少する。
そして、トランジスタ１０３のゲート電圧ＶG3がしきい値電圧Ｖｔｔを下回った時点ｔ６で、トランジスタ１０３がオフする。
【０２１５】
トランジスタ１０３がオンしているときには、制御電圧Ｖｂは各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）に保持されている。
尚、図１３に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが制御電圧Ｖｂの定常電圧（＝１．５Ｖ）未満に設定されており、具体的にはツェナー電圧Ｖｚが約１．３５Ｖに設定されている。
【０２１６】
第８実施形態のクランプ回路１３２においても、トランジスタ１０３がオフした時点ｔ６からは、第５実施形態のクランプ回路１０２と同じ動作を行う。
【０２１７】
このように、第８実施形態では、クランプ回路１３２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、前記経過時間が設定時間ｔ６以上になった時点ｔ６から、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）を図４２に示した従来技術と同様に動作させるようにしている。
【０２１８】
すなわち、第８実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ６未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ６以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第８実施形態によれば、第７実施形態と同様の効果が得られる。
【０２１９】
ところで、第８実施形態においても、第５実施形態の図９に示す例と同様に、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定してもよい。
また、第８実施形態においても、第５実施形態の図１０に示す例と同様に、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定してもよい。
【０２２０】
＜第９実施形態＞
図１５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第９実施形態の内部電源回路１４１の概略構成を示すブロック回路図である。
【０２２１】
内部電源回路１４１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ツェナーダイオード１０７から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２２２】
第９実施形態の内部電源回路１４１において、従来技術の内部電源回路７１と異なるのは、ツェナーダイオード１０７が設けられている点だけである。
第９実施形態において、第５実施形態のクランプ回路１０２と異なるのは、ツェナーダイオード１０７だけが設けられ、ツェナーダイオード１０７のアノードがアースに接続されている点だけである。
【０２２３】
図１６は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１５に示す第９実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、図１６に示す例では、ツェナーダイオード１０７のツェナー電圧Ｖｚが約１．６５Ｖに設定されている。
【０２２４】
出力トランジスタ８１のドレインは、逆方向接続されたツェナーダイオード１０７を介してアースに接続されている。
そのため、外部電源回路７４の降圧電圧Ｖａが増大し、基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）が動作可能な最低電圧Ｖ４に降圧電圧Ｖａが達する時点ｔ７まで、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、ツェナーダイオード１０７のツェナー電圧Ｖｚ以下（Ｖｂ≦Ｖｚ）になる。
【０２２５】
そして、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４を超えた時点ｔ７から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
ここで、ツェナーダイオード１０７のツェナー電圧Ｖｚは制御電圧Ｖｂの定常電圧より高く設定されているため、基準電圧生成回路８３および非反転増幅回路８５の動作が可能になった後に、制御電圧Ｖｂがツェナー電圧Ｖｚを下回ると、ツェナーダイオード１０７には電流が流れなくなる。
【０２２６】
このように、第９実施形態では、ツェナーダイオード１０７を設けることにより、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４未満のときには制御電圧Ｖｂを強制的にツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、降圧電圧Ｖａが最低電圧Ｖ４以上になった時点ｔ７から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２２７】
すなわち、第９実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４未満のとき）には制御電圧Ｖｂをツェナーダイオード１０７のツェナー電圧Ｖｚ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第９実施形態によれば、第１実施形態と同様の効果が得られる。
【０２２８】
図１７は、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１５に示す第９実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０２２９】
図１７に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂがツェナーダイオード１０７のツェナー電圧Ｖｚになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１７に示す例では、図１６に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を向上させることができる。
【０２３０】
ところで、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定した場合には、制御電圧Ｖｂが定常電圧になった後にもツェナーダイオード１０７に電流が流れ、マイクロコンピュータ７０が動作中はツェナーダイオード１０７に常に電流が流れることになるため、マイクロコンピュータ７０の消費電力が増大することになる。
よって、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧未満に設定することはできない。
【０２３１】
また、ツェナーダイオード１０７のツェナー電圧Ｖｚを制御電圧Ｖｂの定常電圧より高く設定した場合に、ツェナー電圧Ｖｚを高く設定し過ぎると、外部電源回路７４の電源投入から制御電圧Ｖｂが定常電圧に達するまでに要する時間が長くなってしまう。
【０２３２】
従って、ツェナーダイオード１０７のツェナー電圧Ｖｚの具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できると共に、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能なように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０２３３】
＜第１０実施形態＞
図１８は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１０実施形態の内部電源回路１５１の概略構成を示すブロック回路図である。
【０２３４】
内部電源回路１５１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ダイオード１１３，１１４から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２３５】
第１０実施形態の内部電源回路１５１において、従来技術の内部電源回路７１と異なるのは、直列接続された各ダイオード１１３，１１４が設けられている点だけである。
第１０実施形態において、第６実施形態のクランプ回路１１２と異なるのは、直列接続された各ダイオード１１３，１１４だけが設けられ、ダイオード１１４のカソードがアースに接続されている点だけである。
【０２３６】
図１６は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合において、図１８に示す第１０実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
尚、図１６に示す例では、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆが約１．６５Ｖに設定されている。
【０２３７】
出力トランジスタ８１のドレインは、順方向接続された各ダイオード１１３，１１４を介してアースに接続されている。
そのため、外部電源回路７４の降圧電圧Ｖａが増大し、基準電圧生成回路８３および非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）が動作可能な最低電圧Ｖ４に降圧電圧Ｖａが達する時点ｔ７まで、出力トランジスタ８１のドレイン電圧である制御電圧Ｖｂは、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下（Ｖｂ≦２×Ｖｆ）になる。
【０２３８】
そして、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４を超えた時点ｔ７から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して減少し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
ここで、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆは制御電圧Ｖｂの定常電圧より高く設定されているため、基準電圧生成回路８３および非反転増幅回路８５の動作が可能になった後に、制御電圧Ｖｂが合計電圧２×Ｖｆを下回ると、各ダイオード１１３，１１４には電流が流れなくなる。
【０２３９】
このように、第１０実施形態では、各ダイオード１１３，１１４を設けることにより、外部電源回路７４の降圧電圧Ｖａが最低電圧Ｖ４未満のときには制御電圧Ｖｂを強制的に各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、降圧電圧Ｖａが最低電圧Ｖ４以上になった時点ｔ７から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２４０】
すなわち、第１０実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４未満のとき）には制御電圧Ｖｂを各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ以下に保持させ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが最低電圧Ｖ４以上のとき）には制御電圧Ｖｂを出力させるようにしている。
従って、第１０実施形態によれば、第１実施形態と同様の効果が得られる。
【０２４１】
図１７は、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１８に示す第１０実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図である。
【０２４２】
図１７に示す例では、外部電源回路７４の降圧電圧Ｖａと共に制御電圧Ｖｂが増大し、制御電圧Ｖｂが各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆになった時点ｔ５で、制御電圧Ｖｂが定常電圧に達する。
従って、図１７に示す例では、図１６に示す例に比べて、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能になるため、マイクロコンピュータ７０の起動特性を向上させることができる。
【０２４３】
ところで、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定した場合には、制御電圧Ｖｂが定常電圧になった後にも各ダイオード１１３，１１４に電流が流れ、マイクロコンピュータ７０が動作中は各ダイオード１１３，１１４に常に電流が流れることになるため、マイクロコンピュータ７０の消費電力が増大することになる。
よって、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧未満に設定することはできない。
【０２４４】
また、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆを制御電圧Ｖｂの定常電圧より高く設定した場合に、合計電圧２×Ｖｆを高く設定し過ぎると、外部電源回路７４の電源投入から制御電圧Ｖｂが定常電圧に達するまでに要する時間が長くなってしまう。
【０２４５】
従って、各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆの具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できると共に、外部電源回路７４の電源投入から短時間に制御電圧Ｖｂを定常電圧にすることが可能なように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０２４６】
＜第１１実施形態＞
図１９は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１１実施形態の内部電源回路１６１の概略構成を示すブロック回路図である。
【０２４７】
内部電源回路１６１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電圧制御回路１６２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２４８】
第１１実施形態の内部電源回路１６１において、従来技術の内部電源回路７１と異なるのは、電圧制御回路１６２が設けられている点だけである。
電圧制御回路１６２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、ローパスフィルタ１６３から構成されている。
【０２４９】
パッシブ型の一次ローパスフィルタ１６３は、コンデンサ１６４および抵抗１６５から構成されている。
コンデンサ１６４は、トランジスタ１０３のドレインと出力トランジスタ８１のゲートとの間に接続されている。
抵抗１６５は、オペアンプ８４の出力端子と出力トランジスタ８１のゲートとの間に接続されている。
【０２５０】
図２０は、図１９に示す第１１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2、出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０２５１】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
また、電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2の時間変位特性は、第５実施形態のクランプ回路１０２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2の時間変位特性と同じである。
【０２５２】
第１１実施形態の電圧制御回路１６２においても、第５実施形態のクランプ回路１０２と同じく、外部電源回路７４の電源投入時には各トランジスタ１０３，１０４が共にオフしており、トランジスタ１０４がオフしているときトランジスタ１０３のゲート電圧ＶG1は外部電源回路７４の降圧電圧Ｖａと等しくなっており、降圧電圧Ｖａが増大してトランジスタ１０３のしきい値電圧Ｖｔを超えた時点ｔ３でトランジスタ１０３がオンする。
【０２５３】
すると、オンしたトランジスタ１０３を介してコンデンサ１６４がアースに接続され、出力トランジスタ８１のゲートにはローパスフィルタ１６３が接続されるため、コンデンサ１６４の静電容量値と抵抗１６５の抵抗値とによって設定される時定数に基づいて、出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度が低く抑えられて遅くなる。
【０２５４】
その後、外部電源回路７４の降圧電圧Ｖａが増大し、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３になり、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４で、コンデンサ１６４がアースから切り離される。
そのため、トランジスタ１０３がオフした時点ｔ４からは、オペアンプ８４の出力信号が抵抗１６５を介して出力トランジスタ８１のゲートに印加され、ローパスフィルタ１６３の機能が無くなる。
【０２５５】
トランジスタ１０３がオフしている場合には、内部電源回路１６１が従来技術の内部電源回路７１と機能的に同じ回路構成になるため、非反転増幅回路８５（出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
よって、トランジスタ１０４がオンすると共にトランジスタ１０３がオフした時点ｔ４から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０２５６】
このように、第１１実施形態では、電圧制御回路１６２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２５７】
そのため、第１１実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１６１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
そして、第１１実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４からはローパスフィルタ１６３の機能が無くなるため、制御電圧Ｖｂが定常電圧に達して定常状態になった後に、外部電源回路７４の降圧電圧Ｖａが変動したとしても、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じることはない。
【０２５８】
すなわち、第１１実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３未満のとき）には出力トランジスタ８１のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には出力トランジスタ８１のドレイン電流を絞らずに出力させる。
【０２５９】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１１実施形態のように電圧制御回路１６２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０２６０】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１６１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１１実施形態のように電圧制御回路１６２を内部電源回路１６１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１６１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１６１の製造コストもほとんど増大しない。
従って、第１１実施形態によれば、第１実施形態と同様の効果が得られる。
【０２６１】
＜第１２実施形態＞
図２１は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１２実施形態の内部電源回路１７１の概略構成を示すブロック回路図である。
【０２６２】
内部電源回路１７１は、出力トランジスタ８１、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、ローパスフィルタ１６３から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２６３】
第１２実施形態の内部電源回路１７１において、従来技術の内部電源回路７１と異なるのは、ローパスフィルタ１６３が設けられている点だけである。
第１２実施形態において、第１１実施形態の電圧制御回路１６２と異なるのは、ローパスフィルタ１６３だけが設けられ、コンデンサ１６４がアースに接続されている点だけである。
【０２６４】
図２２は、図２１に示す第１２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０２６５】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０２６６】
出力トランジスタ８１のゲートにはローパスフィルタ１６３が接続されているため、コンデンサ１６４の静電容量値と抵抗１６５の抵抗値とによって設定される時定数に基づいて、出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度が低く抑えられて遅くなる。
【０２６７】
そのため、第１２実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１７１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０２６８】
すなわち、第１２実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合には出力トランジスタ８１のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合には出力トランジスタ８１のドレイン電流を絞らずに出力させる。
従って、第１２実施形態によれば、第１実施形態と同様の効果が得られる。
【０２６９】
ところで、第１２実施形態では、ローパスフィルタ１６３が出力トランジスタ８１のゲートに常時接続されているため、制御電圧Ｖｂが定常電圧に達して定常状態になった後に、外部電源回路７４の降圧電圧Ｖａが変動すると、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じるおそれがある。
しかし、外部電源回路７４の降圧電圧Ｖａがほとんど変動しない場合には、ローパスフィルタ１６３が出力トランジスタ８１のゲートに常時接続されていたとしても、非反転増幅回路８５の動作にローパスフィルタ１６３の影響による応答遅れが生じるおそれが無いため、第１２実施形態でも実用上十分な性能が得られる。
【０２７０】
＜第１３実施形態＞
図２３は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１３実施形態の内部電源回路１８１の概略構成を示すブロック回路図である。
【０２７１】
内部電源回路１８１は、第１出力トランジスタ１８５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路１８２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２７２】
第１３実施形態の内部電源回路１８１において、従来技術の内部電源回路７１と異なるのは、電流制御回路１８２が設けられている点と、出力トランジスタ８１が出力トランジスタ１８５に置き換えられている点だけである。
電流制御回路１８２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、第２出力トランジスタ１８３、スイッチ１８４から構成されている。
【０２７３】
出力トランジスタ１８３は、ＰチャネルＭＯＳトランジスタから成り、そのソースは端子VDDに接続され、そのドレインは端子VCLOUTに接続され、そのゲートはスイッチ１８４に接続されている。
すなわち、各出力トランジスタ１８３，１８５はソース・ドレインが共通接続されている。
【０２７４】
ここで、各出力トランジスタ１８３，１８５のトランジスタサイズおよび特性は同じに設定されている。
また、第１３実施形態の各出力トランジスタ１８３，１８５のトランジスタサイズはそれぞれ、従来技術の出力トランジスタ８１のトランジスタサイズの半分に設定されている。
【０２７５】
スイッチ１８４は、ＭＯＳトランジスタから成り、端子VDDに接続された接点γと、出力トランジスタ１８５のゲートに接続された接点δとを備え、トランジスタ１０３のドレインに接続されて各接点γ，δの接続が切り替えられる。
【０２７６】
スイッチ１８４が接点γ側に接続されると、出力トランジスタ１８３のゲートは端子VDDに接続される。
また、スイッチ１８４が接点δ側に接続されると、出力トランジスタ１８３のゲートは出力トランジスタ１８５のゲートに接続され、各出力トランジスタ１８３，１８５はソース・ドレイン・ゲートが全て共通接続されるため、各出力トランジスタ１８３，１８５は並列接続される。
【０２７７】
図２４は、図２３に示す第１３実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０２７８】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０２７９】
外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満の場合には、スイッチ１８４が接点γ側に接続され、出力トランジスタ１８３のゲートは端子VDDに接続されるため、出力トランジスタ１８３のゲート電圧は降圧電圧Ｖａと等しくなり、出力トランジスタ１８３がオフする。
【０２８０】
出力トランジスタ１８３がオフしている場合には、非反転増幅回路８５は出力トランジスタ１８５と抵抗分圧回路８２とオペアンプ８４から構成され、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
【０２８１】
ここで、第１３実施形態の出力トランジスタ１８５のトランジスタサイズは、従来技術の出力トランジスタ８１のトランジスタサイズの半分に設定されている。
そのため、出力トランジスタ１８５のドレイン電流は、出力トランジスタ８１のドレイン電流の半分以下になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満の場合には、第１３実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度の半分以下になる。
【０２８２】
その後、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ５を超えた時点ｔ８から、スイッチ１８４が接点δ側に接続され、出力トランジスタ１８３のゲートは出力トランジスタ１８５のゲートに接続されるため、各出力トランジスタ１８３，１８５のゲート電圧が等しくなり、各出力トランジスタ１８３，１８５は並列接続される。
【０２８３】
ここで、各出力トランジスタ１８３，１８５のトランジスタサイズは同じに設定されているため、並列接続された各出力トランジスタ１８３，１８５のドレイン電流も同じになる。
そのため、各出力トランジスタ１８３，１８５のドレイン電流の合計電流は、従来技術の出力トランジスタ８１のドレイン電流と同じになる。
【０２８４】
すると、内部電源回路１８１が従来技術の内部電源回路７１と機能的に同じ回路構成になり、非反転増幅回路８５は各出力トランジスタ１８３，１８５と抵抗分圧回路８２とオペアンプ８４から構成され、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成する。
【０２８５】
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５以上の場合には、第１３実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。
そして、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ５を超えた時点ｔ８から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０２８６】
このように、第１３実施形態では、電流制御回路１８２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ５未満のときには、出力トランジスタ１８３をオフさせると共に出力トランジスタ１８５だけを動作させ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ５以上になった時点ｔ８から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２８７】
そのため、第１３実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路１８１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０２８８】
すなわち、第１３実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ５未満のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ３以上のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流を絞らずに出力させる。
【０２８９】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１３実施形態のように電流制御回路１８２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０２９０】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路１８１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１３実施形態のように電流制御回路１８２を内部電源回路１８１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路１８１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路１８１の製造コストもほとんど増大しない。
【０２９１】
従って、第１３実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ５の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
そして、設定電圧Ｖ５は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。
【０２９２】
＜第１４実施形態＞
図２５は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１４実施形態の内部電源回路１９１の概略構成を示すブロック回路図である。
【０２９３】
内部電源回路１９１は、出力トランジスタ１８５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路１９２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０２９４】
第１４実施形態の内部電源回路１９１において、従来技術の内部電源回路７１と異なるのは、電流制御回路１９２が設けられている点と、出力トランジスタ８１が出力トランジスタ１８５に置き換えられている点だけである。
電流制御回路１９２は、出力トランジスタ１８３、スイッチ１８４、スイッチ制御回路１９３から構成されている。
尚、スイッチ制御回路１９３を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって構成されている。
【０２９５】
第１４実施形態の特性図は、図２４に示した第１３実施形態の特性図と同じである。
【０２９６】
スイッチ制御回路１９３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応してスイッチ１８４の各接点γ，δの接続を切り替える。
すなわち、スイッチ制御回路１９３は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満の場合は、スイッチ１８４を接点γ側に接続させる。
また、スイッチ制御回路１９３は、前記経過時間が設定時間ｔ８以上の場合は、スイッチ１８４を接点δ側に接続させる。
【０２９７】
よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満の場合には、第１４実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度の半分以下になる。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８以上になると、第１４実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。
【０２９８】
このように、第１４実施形態では、電流制御回路１９２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満のときには、出力トランジスタ１８３をオフさせると共に出力トランジスタ１８５だけを動作させ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ８以上になった時点ｔ８から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０２９９】
すなわち、第１４実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ８未満のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ８以上のとき）には各出力トランジスタ１８３，１８５のドレイン電流の合計電流を絞らずに出力させる。
【０３００】
従って、第１４実施形態によれば、第１３実施形態と同様の効果が得られる。
尚、設定時間ｔ８の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０３０１】
＜第１５実施形態＞
図２６は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１５実施形態の内部電源回路２０１の概略構成を示すブロック回路図である。
【０３０２】
内部電源回路２０１は、出力トランジスタ２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路２０２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０３０３】
第１５実施形態の内部電源回路２０１において、従来技術の内部電源回路７１と異なるのは、電流制御回路２０２が設けられている点と、出力トランジスタ８１が出力トランジスタ２０５に置き換えられている点だけである。
【０３０４】
各出力トランジスタ２０５，８１のトランジスタサイズおよび特性は同じに設定されている。
出力トランジスタ２０５は、出力トランジスタ２０５が形成されている半導体チップ（半導体基板）の電位（基板電位）とソース電位とを独立に制御可能な構造になっている。
【０３０５】
そして、出力トランジスタ２０５が形成されている半導体基板は、マイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子がされている基板に対して、適宜な素子分離構造（例えば、トレンチ分離構造、ＳＯＩ分離構造、ＬＯＣＯＳ分離構造など）を用いて素子分離されている。
そのため、出力トランジスタ２０５の基板電位の変化が、マイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子に影響を与えることはなく、出力トランジスタ２０５とマイクロコンピュータ７０（内部電源回路２０１）を構成する他の素子とをワンチップ化して複合ＩＣにすることができる。
【０３０６】
電流制御回路２０２は、トランジスタ１０３，１０４、抵抗１０５、抵抗分圧回路１０６、スイッチ２０３、抵抗分圧回路２０４から構成されている。
抵抗分圧回路２０４は、直列接続された各抵抗Ｒｅ，Ｒｆによって構成され、各抵抗Ｒｅ，Ｒｆ間のノードρはスイッチ２０３に接続され、抵抗Ｒｆのノードρとは反対側はアースに接続され、抵抗Ｒｅのノードρとは反対側は端子VDDに接続されている。
【０３０７】
スイッチ２０３は、ＭＯＳトランジスタから成り、端子VDDに接続された接点ηと、抵抗分圧回路２０４のノードρに接続された接点εとを備え、トランジスタ１０３のドレインに接続されて各接点η，εの接続が切り替えられる。
【０３０８】
スイッチ２０３が接点η側に接続されると、出力トランジスタ２０５が形成されている半導体基板は端子VDDに接続され、出力トランジスタ２０５の基板電位は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａと等しくなる。
ここで、出力トランジスタ２０５のソースは端子VDDに接続されているため、出力トランジスタ２０５が形成されている半導体基板が端子VDDに接続されると、出力トランジスタ２０５は従来技術の出力トランジスタ８１と同じ構成になる。
【０３０９】
また、スイッチ２０３が接点ε側に接続されると、出力トランジスタ２０５が形成されている半導体基板は抵抗分圧回路２０４のノードρに接続され、出力トランジスタ２０５の基板電位はノードρの電圧値と等しくなる。
ここで、ノードρの電圧値は、外部電源回路７４の降圧電圧Ｖａを抵抗分圧回路２０４の各抵抗Ｒｅ，Ｒｆによって抵抗分圧した電圧値である。
【０３１０】
図２７は、図２６に示す第１５実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図である。
【０３１１】
外部電源回路７４の降圧電圧Ｖａの立ち上がり特性は、図４３に示した従来技術と同じである。
また、基準電圧生成回路８３の基準電圧INPの立ち上がり特性も、図４３に示した従来技術と同じである。
【０３１２】
非反転増幅回路８５（出力トランジスタ２０５，抵抗分圧回路８２，オペアンプ８４）は、外部電源回路７４の降圧電圧Ｖａを電源電圧とし、基準電圧生成回路８３の基準電圧INPから制御電圧Ｖｂを生成するため、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大する。
【０３１３】
外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満の場合には、スイッチ２０３が接点ε側に接続され、出力トランジスタ２０５の基板電位はノードρの電圧値と等しくなる。
このとき、外部電源回路７４の降圧電圧Ｖａよりもノードρの電圧値を低く設定しておけば、出力トランジスタ２０５の基板電位は、従来技術の出力トランジスタ８１の基板電位よりも低くなるため、出力トランジスタ２０５のドレイン電流は、出力トランジスタ８１のドレイン電流よりも少なくなる。
【０３１４】
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満の場合には、第１５実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度よりも低く抑えられて遅くなる。
【０３１５】
その後、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ６を超えた時点ｔ９から、スイッチ２０３が接点η側に接続され、出力トランジスタ２０５が形成されている半導体基板が端子VDDに接続されるため、出力トランジスタ２０５は従来技術の出力トランジスタ８１と同じ構成になる。
よって、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６以上の場合には、第１５実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。
【０３１６】
そして、外部電源回路７４の降圧電圧Ｖａが増大して設定電圧Ｖ６を超えた時点ｔ９から、制御電圧Ｖｂは各電圧Ｖａ，INPに追従して増大し、外部電源回路７４と基準電圧生成回路８３および非反転増幅回路８５の全ての動作が安定した時点で、制御電圧Ｖｂは定常電圧に達して定常状態になる。
【０３１７】
このように、第１５実施形態では、電流制御回路２０２を設けることにより、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ６未満のときには、出力トランジスタ２０５の基板電位を低く設定してドレイン電流を少なくさせ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ６以上になった時点ｔ９から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０３１８】
そのため、第１５実施形態によれば、低電圧系回路７２の制御電圧Ｖｂが１．５Ｖと低い場合にも、内部電源回路２０１を構成する基準電圧生成回路８３および非反転増幅回路８５の制御安定時間を十分に確保できる。
【０３１９】
すなわち、第１５実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ６未満のとき）には出力トランジスタ２０５のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（降圧電圧Ｖａが設定電圧Ｖ６以上のとき）には出力トランジスタ２０５のドレイン電流を絞らずに出力させる。
【０３２０】
また、マイクロコンピュータ７０を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１５実施形態のように電流制御回路２０２をマイクロコンピュータ７０の内部に設けた場合でも、図４２に示した従来技術に比べて、マイクロコンピュータ７０を構成する半導体チップの外形寸法はほとんど変わらず、マイクロコンピュータ７０の製造コストもほとんど増大しない。
【０３２１】
そして、マイクロコンピュータ７０を複数個のモノリシックＩＣによって構成し、内部電源回路２０１を１個の半導体チップ上に集積化されたモノリシックＩＣによって構成した場合には、第１５実施形態のように電流制御回路２０２を内部電源回路２０１の内部に設けたとしても、図４２に示した従来技術に比べて、内部電源回路２０１を構成する半導体チップの外形寸法はほとんど変わらず、内部電源回路２０１の製造コストもほとんど増大しない。
【０３２２】
従って、第１５実施形態によれば、第１実施形態と同様の効果が得られる。
尚、降圧電圧Ｖａの設定電圧Ｖ６および抵抗分圧回路２０４のノードρの電圧の具体値はそれぞれ、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０３２３】
そして、設定電圧Ｖ６は、抵抗分圧回路１０６の各抵抗Ｒｃ，Ｒｄの抵抗値を変更することにより、所望の電圧値に設定できる。
また、ノードρの電圧は、抵抗分圧回路２０４の各抵抗Ｒｅ，Ｒｆの抵抗値を変更することにより、所望の電圧値に設定できる。
【０３２４】
＜第１６実施形態＞
図２８は、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１６実施形態の内部電源回路２１１の概略構成を示すブロック回路図である。
【０３２５】
内部電源回路２１１は、出力トランジスタ２０５、抵抗分圧回路８２、基準電圧生成回路８３、オペアンプ８４、電流制御回路２１２から構成され、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａを、低電圧系回路７２の駆動に要する制御電圧Ｖｂまで降圧して出力する。
【０３２６】
第１６実施形態の内部電源回路２１１において、従来技術の内部電源回路７１と異なるのは、電流制御回路２１２が設けられている点と、出力トランジスタ８１が出力トランジスタ２０５に置き換えられている点だけである。
電流制御回路２１２は、スイッチ２０３、抵抗分圧回路２０４、スイッチ制御回路２１３から構成されている。
尚、スイッチ制御回路２１３を構成するトランジスタ（図示略）は、ＭＯＳトランジスタによって構成されている。
【０３２７】
第１６実施形態の特性図は、図２７に示した第１５実施形態の特性図と同じである。
【０３２８】
スイッチ制御回路２１３は、端子VDDから供給された外部電源回路７４の降圧電圧Ｖａの電圧値に基づいて、外部電源回路７４が電源投入された時点からの経過時間に対応してスイッチ２０３の各接点η，εの接続を切り替える。
すなわち、スイッチ制御回路２１３は、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満の場合は、スイッチ２０３を接点ε側に接続させる。
また、スイッチ制御回路２１３は、前記経過時間が設定時間ｔ９以上の場合は、スイッチ２０３を接点η側に接続させる。
【０３２９】
よって、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満の場合には、第１６実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度よりも低く抑えられて遅くなる。
そして、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９以上になると、第１６実施形態における制御電圧Ｖｂの立ち上がり速度は、従来技術における制御電圧Ｖｂの立ち上がり速度と同じになる。
【０３３０】
このように、第１６実施形態では、電流制御回路２１２を設けることにより、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満のときには、出力トランジスタ２０５の基板電位を低く設定してドレイン電流を少なくさせ、制御電圧Ｖｂの立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ９以上になった時点ｔ９から、非反転増幅回路８５を図４２に示した従来技術と同様に動作させるようにしている。
【０３３１】
すなわち、第１６実施形態では、基準電圧生成回路８３および非反転増幅回路８５の動作が不安定な状態の場合（外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ９未満のとき）には出力トランジスタ２０５のドレイン電流（出力電流）を絞って少なくさせ、各回路８３，８５の動作が安定な状態の場合（前記経過時間が設定時間ｔ９以上のとき）には出力トランジスタ２０５のドレイン電流を絞らずに出力させる。
【０３３２】
従って、第１６実施形態によれば、第１５実施形態と同様の効果が得られる。
尚、設定時間ｔ９の具体値は、制御電圧Ｖｂにリンギングやオーバーシュートが生じるのを確実に防止できるように、カット・アンド・トライにより実験的に最適値を見つけて設定すればよい。
【０３３３】
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【０３３４】
［１］上記各実施形態では、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１（出力トランジスタ８１、基準電圧生成回路８３、オペアンプ８４，１２、パワーオンリセット回路２２、トランジスタ２３、スイッチ制御回路３２、スイッチ３３、クランプ回路１０２、１１２，１２２，１３２、電圧制御回路１６２，電流制御回路１８２，１９２）を構成するトランジスタがＭＯＳトランジスタによって形成されている。
しかし、内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１を構成するトランジスタは、バイポーラトランジスタによって形成してもよい。
【０３３５】
図２９は、第１実施形態の内部電源回路１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。
【０３３６】
図３０は、第２実施形態の内部電源回路２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ２３がＰＮＰトランジスタに置き換えられている。
【０３３７】
図３１は、第３，第４実施形態の内部電源回路３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。
【０３３８】
図３２は、第５実施形態の内部電源回路１０１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。
【０３３９】
図３３は、第６実施形態の内部電源回路１１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。
【０３４０】
図３４は、第７実施形態の内部電源回路１２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ１２８がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４，１２７がＮＰＮトランジスタに置き換えられている。
【０３４１】
図３５は、第８実施形態の内部電源回路１３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１およびトランジスタ１２８がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４，１２７がＮＰＮトランジスタに置き換えられている。
【０３４２】
図３６は、第９実施形態の内部電源回路１４１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。
【０３４３】
図３７は、第１０実施形態の内部電源回路１５１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。
【０３４４】
図３８は、第１１実施形態の内部電源回路１６１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。
【０３４５】
図３９は、第１２実施形態の内部電源回路１７１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ８１がＰＮＰトランジスタに置き換えられている。
【０３４６】
図４０は、第１３実施形態の内部電源回路１８１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ１８３，１８５がＰＮＰトランジスタに置き換えられ、各トランジスタ１０３，１０４がＮＰＮトランジスタに置き換えられている。
【０３４７】
図４１は、第１４実施形態の内部電源回路１９１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図であり、出力トランジスタ１８３，１８５がＰＮＰトランジスタに置き換えられている。
【０３４８】
尚、トランジスタ８１，２３，１８３，１８５にはＮＰＮトランジスタを用いてもよい。
【０３４９】
［２］上記各実施形態では、トランジスタ８１，２３，１８３，１８５にＰチャネルＭＯＳトランジスタを用いているが、ＮチャネルＭＯＳトランジスタを用いてもよい。
【０３５０】
［３］第１実施形態では、オペアンプ１２から成るボルテージフォロアを用いているが、降圧電圧Ｖａの立ち上がり速度を抑制して出力電圧Ｖｃを生成可能な回路であれば、どのような回路を用いてもよい。
【０３５１】
［４］第３，第４実施形態では、１個のダイオード３４を用いているが、複数個のダイオードを直列接続させてもよく、その場合にはダイオードの個数に順方向電圧VFを乗算した電圧値（規定電圧）以下に制御電圧Ｖｂが保持される。
また、ダイオード３４ではなく、所望の規定電圧を生成可能な適宜な回路を用いてもよく、例えば、バンドギャップ定電圧回路を用いてもよい。
【０３５２】
［５］第３，第４実施形態では、出力トランジスタ８１のドレイン（端子VCLOUT）とダイオード３４のアノードとの間にスイッチ３３が接続されている。
しかし、ダイオード３４のカソードとアースとの間にスイッチ３３を接続してもよい。
【０３５３】
［６］第３，第４，第６，第８，第１０実施形態では、ＰＮ接合ダイオード３４，１１３，１１４を用いているが、ショットキーダイオードに置き換えてもよい。
ショットキーダイオードはスイッチング速度が速いため、ショットキーダイオードを用いれば、内部電源回路３１，１１１，１３１，１５１およびマイクロコンピュータ７０の起動特性を向上させることができる。
【０３５４】
［７］第７，第８実施形態では、トランスミッションゲート１２４を用いている。
しかし、トランスミッションゲート１２４からトランジスタ１２８およびインバータ１２９を省き、トランジスタ１２７だけを用いてもよい。
トランスミッションゲート１２４がオンからオフに切り替わる速度は、トランジスタ１２７だけを用いた場合にトランジスタ１２７がオンからオフに切り替わる速度に比べて速い。そのため、トランスミッションゲート１２４を用いた場合には、トランジスタ１２７だけを用いた場合に比べて、クランプ回路１２２，１３２の動作をより正確に行わせることが可能であるが、トランジスタ１２７だけを用いても実用上十分な性能が得られる。
【０３５５】
［８］第１１，第１２実施形態では、パッシブ型の一次ローパスフィルタ１６３を用いているが、パッシブ型で二次以上の高次ローパスフィルタを用いてもよく、アクティブ型のローパスフィルタを用いてもよい。
【０３５６】
［９］第１１実施形態では、外部電源回路７４の降圧電圧Ｖａが設定電圧Ｖ３未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、降圧電圧Ｖａが設定電圧Ｖ３以上になった時点ｔ４から、トランジスタ１０３をオフさせてローパスフィルタ１６３の機能を無くすようにしている。
【０３５７】
しかし、第１１実施形態において、外部電源回路７４が電源投入された時点からの経過時間が設定時間ｔ４未満のときには、ローパスフィルタ１６３によって出力トランジスタ８１のゲート電圧ＶG4の立ち上がり速度を低く抑えて遅くし、前記経過時間が設定時間ｔ４以上になった時点ｔ４から、トランジスタ１０３をオフさせてローパスフィルタ１６３の機能を無くすようにしてもよい。
【０３５８】
［１０］第１５，第１６実施形態では、出力トランジスタ２０５としてＭＯＳトランジスタを用いている。
しかし、出力トランジスタ２０５は、ＭＯＳトランジスタに限らず、絶縁ゲートによってチャネルを形成して駆動する絶縁ゲート型トランジスタであれば、どのようなタイプのトランジスタに適用してもよい。
【０３５９】
尚、絶縁ゲート型トランジスタには、ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびＩＧＦＥＴ（Insulated Gate Field Effect Transistor）がある。本発明をＩＧＢＴに適用した場合には、第１５，第１６実施形態のＭＯＳトランジスタ２０５のソースがＩＧＢＴのエミッタに該当し、ＭＯＳトランジスタ２０５のドレインがＩＧＢＴのコレクタに該当する。
【０３６０】
また、ＩＧＦＥＴのゲート構造は、ＭＯＳ（Metal Oxide Semiconductor）構造を含む広義のＭＩＳ（Metal Insulated Semiconductor）構造であれば、どのような構造でもよい。
そして、ＩＧＦＥＴのソース・ドレイン領域の構造は、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散）やＶＤＭＯＳ（Vertically Diffused MOS：垂直方向拡散）など、どのような構造でもよい。
【０３６１】
［１１］上記各実施形態では、出力トランジスタ８１，抵抗分圧回路８２，オペアンプ８４によって非反転増幅回路８５を構成すると共に、１個の出力トランジスタ８１，２０５または並列接続された２個のトランジスタ１８３，１８５によって電力制御段を構成しているが、電力制御段はどのような回路構成にしてもよく、例えば、ＳＥＰＰ（Single Ended Push Pull）回路などを用いてもよい。
【０３６２】
［１２］上記各実施形態の内部電源回路１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１では、出力トランジスタ８１，１８３，１８５，２０５と抵抗分圧回路８２とオペアンプ８４とによって構成された非反転増幅回路８５を用いているが、反転増幅回路を用いてもよく、その非反転増幅回路および反転増幅回路はどのような回路構成にしてもよい。
【０３６３】
［１３］上記各実施形態は自動車の電子制御装置に搭載されているマイクロコンピュータの内部電源回路に適用したものであるが、これに限らず、本発明はどのような電源回路に適用してもよい。
【図面の簡単な説明】
【０３６４】
【図１】本発明を具体化した第１実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１１の概略構成を示すブロック回路図。
【図２】図１に示す第１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図３】本発明を具体化した第２実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２１の概略構成を示すブロック回路図。
【図４】図３に示す第２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，制御信号Ｉcutについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図５】本発明を具体化した第３，第４実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路３１の概略構成を示すブロック回路図。
【図６】図５に示す第３，第４実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPおよびスイッチ３３のオンオフ動作について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図７】本発明を具体化した第５実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１０１の概略構成を示すブロック回路図。
【図８】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧未満に設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図９】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧より高く設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図。
【図１０】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧と同じに設定した場合において、図７に示す第５実施形態（図１１に示す第６実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１０２（１１２）の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2について、外部電源回路７４の電源投入時からの時間変位を示す特性図。
【図１１】本発明を具体化した第６実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１１１の概略構成を示すブロック回路図。
【図１２】本発明を具体化した第７実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１２１の概略構成を示すブロック回路図。
【図１３】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧未満に設定した場合において、図１２に示す第７実施形態（図１４に示す第８実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，クランプ回路１２２（１３２）の各トランジスタ１２７，１０４，１０３のゲート電圧ＶG1，ＶG2，ＶG3について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図１４】本発明を具体化した第８実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１３１の概略構成を示すブロック回路図。
【図１５】本発明を具体化した第９実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１４１の概略構成を示すブロック回路図。
【図１６】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧より高く設定した場合において、図１５に示す第９実施形態（図１８に示す第１０実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図１７】ツェナーダイオード１０７のツェナー電圧Ｖｚ（各ダイオード１１３，１１４の順方向電圧Ｖｆの合計電圧２×Ｖｆ）を制御電圧Ｖｂの定常電圧と同じに設定した場合において、図１５に示す第９実施形態（図１８に示す第１０実施形態）のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時からの時間変位を示す特性図。
【図１８】本発明を具体化した第１０実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１５１の概略構成を示すブロック回路図。
【図１９】本発明を具体化した第１１実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１６１の概略構成を示すブロック回路図。
【図２０】図１９に示す第１１実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，電圧制御回路１６２の各トランジスタ１０３，１０４のゲート電圧ＶG1，ＶG2、出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図２１】本発明を具体化した第１２実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された第１２実施形態の内部電源回路１７１の概略構成を示すブロック回路図。
【図２２】図２１に示す第１２実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INP，出力トランジスタ８１のゲート電圧ＶG4について、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図２３】本発明を具体化した第１３実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１８１の概略構成を示すブロック回路図。
【図２４】図２３，図２５に示す第１３，第１４実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図２５】本発明を具体化した第１４実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路１９１の概略構成を示すブロック回路図。
【図２６】本発明を具体化した第１５実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２０１の概略構成を示すブロック回路図。
【図２７】図２６，図２８に示す第１５，第１６実施形態のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【図２８】本発明を具体化した第１６実施形態を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された内部電源回路２１１の概略構成を示すブロック回路図。
【図２９】第１実施形態の内部電源回路１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３０】第２実施形態の内部電源回路２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３１】第３，第４実施形態の内部電源回路３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３２】第５実施形態の内部電源回路１０１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３３】第６実施形態の内部電源回路１１１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３４】第７実施形態の内部電源回路１２１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３５】第８実施形態の内部電源回路１３１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３６】第９実施形態の内部電源回路１４１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３７】第１０実施形態の内部電源回路１５１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３８】第１１実施形態の内部電源回路１６１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図３９】第１２実施形態の内部電源回路１７１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図４０】第１３実施形態の内部電源回路１８１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図４１】第１４実施形態の内部電源回路１９１を構成するトランジスタがバイポーラトランジスタによって形成された場合を示すブロック回路図。
【図４２】従来技術を説明するためのブロック回路図であり、自動車の電子制御装置に搭載されているマイクロコンピュータ７０に内蔵された従来の内部電源回路７１の概略構成を示すブロック回路図。
【図４３】図４２に示す従来技術のマイクロコンピュータ７０の降圧電圧Ｖａ，制御電圧Ｖｂ，基準電圧INPについて、外部電源回路７４の電源投入時（イグニッションスイッチIGのオン時）からの時間変位を示す特性図。
【符号の説明】
【０３６５】
１１，２１，３１，１０１，１１１，１２１，１３１，１４１，１５１，１６１，１７１，１８１，１９１，２０１，２１１…内部電源回路
１２，８４…オペアンプ
２２…パワーオンリセット回路
２３…トランジスタ
３２，１９３，２１３…スイッチ制御回路
３３，１８４，２０３…スイッチ
３４，１１３，１１４…ダイオード
７０…マイクロコンピュータ
７１…内部電源回路
７２…低電圧系回路
７３…車載バッテリ
７４…外部電源回路
８１，１８３，１８５，２０５…出力トランジスタ
８２…抵抗分圧回路
８３…基準電圧生成回路
８５…非反転増幅回路
１０７…ツェナーダイオード
１０２，１１２，１２２，１３２…クランプ回路
１２３…時定数回路
１６２…電圧制御回路
１６３…ロ−パスフィルタ
１８２，１９２，２０２，２１２…電流制御回路
IG…イグニッションスイッチ
CL…電源平滑用コンデンサ
Ｖａ…降圧電圧
Ｖｂ…制御電圧
VF…順方向電圧（規定電圧）
【図１】
2008165757.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008165757.tif 000007
【図６】
2008165757.tif 000008
【図７】
2008165757.tif 000009
【図８】
2008165757.tif 000010
【図９】
2008165757.tif 000011
【図１０】
2008165757.tif 000012
【図１１】
2008165757.tif 000013
【図１２】
2008165757.tif 000014
【図１３】
2008165757.tif 000015
【図１４】
2008165757.tif 000016
【図１５】
2008165757.tif 000017
【図１６】
2008165757.tif 000018
【図１７】
2008165757.tif 000019
【図１８】
2008165757.tif 000020
【図１９】
2008165757.tif 000021
【図２０】
2008165757.tif 000022
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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