(57)【要約】【課題】全体をコンパクトにでき、電流遮断時のスイッチ両端に発生する電圧の跳ね上がりを抑制することができ、各半導体素子の電圧の跳ね上がりのアンバランスを抑えることができる半導体スイッチ装置を得る。【解決手段】半導体積層構造ＰＳに対して略平行に配置し、スナバコンデンサＣ１、Ｃ３、Ｃ５、Ｃ２、Ｃ４、Ｃ６をＰＳの軸方向と直交する方向であって、Ｃ２、Ｃ４、Ｃ６を上側に配置し、この下側にＣ１、Ｃ３、Ｃ５を配置し、かつＰＳにおけるＣの配置されていない側であってＰＳに対して平行で、ＰＳに接続されている正側母線Ｐ又は負側母線Ｎ以外のＮ又はＰを近接配置し、各Ｃの入側端子及び出側端子と各半導体素子Ｅのコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続する入側接続導体ＩＣ及び出側接続導体ＯＣは、互いに略平行にしたもの。【選択図】      図１
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【特許請求の範囲】
【請求項１】
少なくとも２個の平型半導体素子を電気的に直列に接続し、前記各半導体素子の両端にそれぞれ電気的に接続したスナバコンデンサと、このスナバコンデンサ付の平型半導体を、複数個直列接続となるように圧接した半導体積層構造を、直流電源の正側母線又は負側母線と負荷の端子の一方の間に接続し、前記直流電源と前記負荷の間に流れる電流を遮断する半導体スイッチ装置において、
前記半導体積層構造を設置面における任意の位置に対して略平行に配置し、前記各スナバコンデンサを前記半導体積層構造の軸方向と直交する方向であって、前記スナバコンデンサの少なくとも１個を前記設置面に対して垂直方向であって上方位置及び下方位置に配置し、かつ前記半導体積層構造における前記スナバコンデンサの配置されていない側であって前記半導体積層構造に対して平行で、前記半導体積層構造に接続されている前記正側母線又は前記負側母線以外の前記負側母線又は前記正側母線を近接配置し、
前記各スナバコンデンサの入側端子及び出側端子と前記各半導体素子のアノード又はコレクタ及びカソード又はエミッタとをそれぞれ接続する入側接続導体及び出側接続導体は、互いに略平行であって、前記入側接続導体及び前記出側接続導体にそれぞれ生じる磁束を打消すようにしたことを特徴とする半導体スイッチ装置。
【請求項２】
前記各半導体素子と前記各スナバコンデンサを接続する各接続導体の形状は全て同一形状としたことを特徴とする請求項１記載の半導体スイッチ装置。
【請求項３】
前記各スナバコンデンサの入側接続導体及び前記出側接続導体間に絶縁物を設けたことを特徴とする請求項１記載の半導体スイッチ装置。
【請求項４】
前記スナバコンデンサの配置されていない側であって前記半導体積層構造に対して平行に配置され、前記半導体積層構造に接続されている前記正側母線又は前記負側母線以外の前記負側母線側又は前記正側母線側に、前記各半導体素子をターンオフ及びターンオンさせるゲート駆動回路を設けたことを特徴とする請求項１記載の半導体スイッチ装置。
【請求項５】
前記各スナバコンデンサに対してそれぞれ直列に抵抗を接続したことを特徴とする請求項１記載の半導体スイッチ装置。
【請求項６】
前記各スナバコンデンサに対してそれぞれ直列に抵抗とダイオードの並列回路を接続し、前記各ダイオードのアノード側を前記各平型半導体素子に接続し、前記各ダイオードのカソード側を前記各スナバコンデンサに接続したことを特徴とする請求項１記載の半導体スイッチ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば高周波増幅管（クライストロン）に適用され、高電圧例えば１０ＫＶクラスの電圧が印加され、大電流例えば２０００Ａ程度の電流を遮断する半導体スイッチ装置に関する。
【背景技術】
【０００２】
従来、例えばエキシマレーザ装置に適用され、高電圧・大電流で高速のスイッチング動作に適したものであって、多直列に接続された半導体素子のインダクタンスを低減する半導体スイッチ装置として、次のように構成したものが特許文献１に記載されている。すなわち、複数の半導体スイッチ素子と放熱フィンを交互に積層した直列回路と、その周囲に円筒状に配置した複数の導体を一端において直列接続した第１スイッチモジュールと、第１スイッチモジュールとはその極性を逆極性とした半導体スイッチ素子と放熱フィンを交互に積層した直列回路の第２スイッチモジュールと、前記各スイッチモジュールの円筒状に配置した導体端部間を接続したものである。具体的には、リターン側の導体を同軸構造とし、磁束を打ち消しあうことにより、低インダクタンス化を図ると共に、スイッチ全長の１／２の点で折り返し絶縁耐性を低減している。
【０００３】
このように、特許文献１の発明は、第１スイッチモジュールと第２スイッチモジュールの素子極性を逆極性にして接続したので、高電圧で高速のスイッチング動作に適したコンパクトな半導体スイッチ装置を提供できる。
【特許文献１】特開平８-２４２１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した特許文献１の発明を発展させて実用化する上では、いくつかの技術的課題があり、その一つとして電源と負荷の間における回路電流を遮断する際に、回路に存在するトータルのインダクタンスのエネルギーを吸収するスナバコンデンサを各半導体素子毎に接続した半導体スイッチ装置であっても、全体をコンパクトにでき、かつ一巡インダクタンスを低減できると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑える必要がある。
【０００５】
さらに、特許文献１の発明は、各半導体素子としてサイリスタを使用しているため、各サイリスタをターンオフするためのゲート駆動回路は必要ないが、半導体素子として自己消弧型素子を使用する場合には、各半導体素子毎にスナバ回路やゲート駆動回路を設ける必要があり、これらを一体に組み込んだ半導体スイッチ装置とする場合には全体をコンパクト化することが難しい。
【０００６】
本発明は、全体をコンパクトにでき、トータルのインダクタンスを低減することにより、電流遮断時のスイッチ両端に発生する電圧の跳ね上がりを抑制することができると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑えることができる半導体スイッチ装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記目的を達成するため、請求項１に対応する発明は、少なくとも２個の平型半導体素子を電気的に直列に接続し、前記各半導体素子の両端にそれぞれ電気的に接続したスナバコンデンサと、このスナバコンデンサ付の平型半導体を、複数個直列接続となるように圧接した半導体積層構造を、直流電源の正側母線又は負側母線と負荷の端子の一方の間に接続し、前記直流電源と前記負荷の間に流れる電流を遮断する半導体スイッチ装置において、
前記半導体積層構造を設置面における任意の位置に対して略平行に配置し、前記各スナバコンデンサを前記半導体積層構造の軸方向と直交する方向であって、前記スナバコンデンサの少なくとも１個を前記設置面に対して垂直方向であって上方位置及び下方位置に配置し、かつ前記半導体積層構造における前記スナバコンデンサの配置されていない側であって前記半導体積層構造に対して平行で、前記半導体積層構造に接続されている前記正側母線又は前記負側母線以外の前記負側母線又は前記正側母線を近接配置し、
前記各スナバコンデンサの入側端子及び出側端子と前記各半導体素子のアノード又はコレクタ及びカソード又はエミッタとをそれぞれ接続する入側接続導体及び出側接続導体は、互いに略平行であって、前記入側接続導体及び前記出側接続導体にそれぞれ生じる磁束を打消すようにした半導体スイッチ装置である。
【発明の効果】
【０００８】
本発明によれば、全体をコンパクトにでき、トータルのインダクタンスを低減することにより、電流遮断時のスイッチ両端に発生する電圧の跳ね上がりを抑制すると共に、各半導体素子の電圧の跳ね上がりのアンバランスを抑えることができる半導体スイッチ装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。図１は本発明の半導体スイッチ装置に係る第１の実施形態の主回路を示すもので、これは少なくとも２個（ここでは６個）の自己消弧型であって平型半導体素子Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６（総称してＥ）を電気的に直列に接続し、かつ各半導体素子Ｅ１〜Ｅ６の間及び端部には冷媒式例えば水冷式の例えば銅製の放熱フィンＦ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７、各半導体素子Ｅ１〜Ｅ６の間に圧接力を与えるためのばね（図示しない）をそれぞれ設けた状態でこれらを連結棒で一体にした半導体積層構造（圧接型半導体スタック）ＰＳと、各半導体素子Ｅ１〜Ｅ６のコレクタ及びエミッタにそれぞれ電気的に並列接続した少なくとも２個（ここでは６個）のスナバコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６（総称してＣ）と、半導体積層構造ＰＳ（例えば正側母線Ｐを兼ねている）の一方の端子である入力端子ＰＩと、負側母線Ｎの一方の端子である入力端子ＮＩに例えば直流電源Ｓを接続し、半導体積層構造ＰＳの他方の端子である出力端子ＰＯと、負側母線Ｎの他方の端子である出力端子ＮＯに負荷Ｌ例えば高周波増幅管を接続したものである。
【００１０】
また、出力端子ＰＯと出力端子ＮＯとの間には、出力端子ＰＯ及びＮＯと負荷Ｌまでのインダクタンスに流れる電流をスイッチ遮断時に還流させ、スイッチ両端に発生する電圧を抑制するための還流回路Ｋを設けている。
【００１１】
なお、直流電源Ｓは、コンデンサと、このコンデンサを充電する充電器から構成されている。
【００１２】
次に、本発明の特徴的構成について、図２〜図５を参照して説明する。据付面に配設した設置板Ｂに碍子を設け、この碍子の上に設置板Ｂに対して、略平行に半導体積層構造ＰＳを配置し、半導体積層構造ＰＳの一方の側方に、後述する少なくとも２個（ここでは６個）のスナバコンデンサＣを支持するためのラックＲを配置し、ラックＲを設置板Ｂに碍子Ｇを介して固定している。
【００１３】
ラックＲには、垂直方向に配設する連結板ｒ３と、連結板ｒ３の上側端部及び下側端部には、それぞれ水平方向に連結した上側コンデンサ据付板ｒ２及び下側コンデンサ据付板ｒ１を備え、上側コンデンサ据付板ｒ２にはスナバコンデンサＣ２、Ｃ４、Ｃ６（図２の実線で示すもの）を互いに間隔を存して配置固定し、また下側コンデンサ据付板ｒ１にはスナバコンデンサＣ１、Ｃ３、Ｃ５（図２の２点鎖線で示すもの）を互いに間隔を存して配置固定してある。なお、図２に示すように、上方側のスナバコンデンサＣ２、Ｃ４、Ｃ６と、下方側のスナバコンデンサＣ１、Ｃ３、Ｃ５は、垂直方向（図２の紙面方向）に重ねた場合、各スナバコンデンサＣは図２の短手方向の幅寸法は約１／３ずつずれている。
【００１４】
そして、各スナバコンデンサＣ２、Ｃ４、Ｃ６、Ｃ１、Ｃ３、Ｃ５（これらの総称をＣとする）にそれぞれ有する入側端子及び出側端子と、各半導体素子Ｅ１〜Ｅ６のコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続するＬ入側接続導体ＩＣ及び出側接続導体ＯＣは、互いに略平行であって、入側接続導体ＩＣ及び出側接続導体ＯＣに生じるインダクタンスが相殺されるように構成してある。この場合、各入側接続導体ＩＣ及び各出側接続導体ＯＣの一方の端部（半導体積層構造ＰＳ側の端部）は、それぞれＬ形に折り曲げられ、半導体積層構造ＰＳの一方の側面であって半導体素子Ｅ１〜Ｅ６の両側にある放熱フィンＦ１〜Ｆ７にそれぞれ例えばねじにより接続している。この結果、スナバコンデンサＣ１〜Ｃ６と、半導体素子Ｅ１〜Ｅ６の電気的接続は、銅製の放熱フィンＦ１〜Ｆ７を介してそれぞれなされ、図１のような主回路となる。
【００１５】
さらに、半導体積層構造ＰＳにおけるスナバコンデンサＣの配置されていない側方であって半導体積層構造ＰＳに対して平行で、半導体積層構造ＰＳに接続されている正側母線Ｐ又は負側母線Ｎ以外の負側母線Ｎ又は正側母線Ｐを近接配置し、正側母線Ｐ及び負側母線Ｎの両端部には、例えば図５に示すように入力端子ＰＩ、ＮＩを垂直方向に配設し、出力端子ＰＯ、ＮＯ（図５では示しておらず、スナバコンデンサＣ２、Ｃ４、Ｃ６及び上側コンデンサ据付板ｒ２によって隠れた位置にある）を、入力端子ＰＩ、ＮＩと同様に垂直方向に配設してある。なお、入力端子ＰＩ、ＮＩに直流電源Ｓを接続し、また出力端子ＰＯ、ＮＯに負荷Ｌと還流回路Ｋを接続することは前述した通りである。
【００１６】
そして、各半導体素子Ｅをターンオフ及びターンオンさせるゲート駆動回路を含んだゲート（又はベース）電源パネルＧＰを、以下に述べる位置に配置する。すなわち、図２及び図４に示すようにスナバコンデンサＣの配置されていない側であって半導体積層構造ＰＳに対して平行に配置され、半導体積層構造ＰＳに接続されている正側母線Ｐ又は負側母線Ｎ以外の負側母線Ｎ側又は正側母線Ｐ側に、ゲート駆動回路を設けたものである。具体的には、ゲート電源パネルＧＰは図４に示すように設置板Ｂの上であってスナバコンデンサＣのラックＲの設置位置とは反対側（半導体積層構造ＰＳを挟んで反対側）に設けたもので、各半導体素子Ｅのゲート（又はベース）駆動回路の構成部品を搭載したゲート（又はベース）電源パネルＧＰである。
【００１７】
なお、図４及び図５においてＩは絶縁板、ＷＰは冷却水パイプである。図５は分かり易くするため半導体積層構造ＰＳの端部にある円板状の端板を省略してある。
【００１８】
このように構成した半導体スイッチ装置によれば、全体をコンパクトにでき、一巡インダクタンスを低減でき、電流遮断時の各半導体素子の電圧の跳ね上がりを抑制することができる。具体的には、設置板Ｂに設置された半導体積層構造ＰＳに対して近接しかつ略平行であって、少なくとも１個のスナバコンデンサＣを上下に配置し、さらに半導体積層構造ＰＳにおけるスナバコンデンサＣの配置されていない側であって半導体積層構造ＰＳに対して略平行で、半導体積層構造ＰＳに接続されている正側母線Ｐ又は負側母線Ｎ以外の負側母線Ｎ又は正側母線Ｐを近接配置したので、全体をコンパクトつまり半導体積層構造ＰＳ、スナバコンデンサＣ、正側母線Ｐ又は負側母線Ｎの収納空間を有効に利用でき、この結果全体をコンパクトにできる。
【００１９】
これは、図２に示すように、全個数のスナバコンデンサＣのうちの半分をそれぞれ上方の位置及び下方の位置に配置した場合と、仮に全個数のスナバコンデンサＣを上下に配置せず、半導体積層構造ＰＳの側面に対向するように一列に配置した場合に比べて場合であり、スナバコンデンサＣを一列に並べると、スナバコンデンサの配列長さは、半導体積層構造ＰＳの有効長の２倍くらいになることから、機器配置空間の有効利用が図れないからである。
【００２０】
なお、本発明の実施形態では、半導体積層構造ＰＳを使用しているのは、軸方向長さ（素子積層方向）が短いというメリットがあるので、このメリットを生かすためである。
【００２１】
また、各スナバコンデンサＣの入側端子及び出側端子と半導体積層構造ＰＳの各半導体素子Ｅのコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続する入側接続導体ＩＣ及び出側接続導体ＯＣは、互いに略平行であって、入側接続導体ＩＣ及び出側接続導体ＯＣに生じる磁束を互いに打ち消しあうように構成したので、自己インダクタンスと相互インダクタンスのトータルのインダクタンス（一巡インダクタンス）を低減することができる。
【００２２】
更に、前述の実施形態では、各スナバコンデンサＣの入側端子及び出側端子と半導体積層構造ＰＳの各半導体素子Ｅのコレクタ又はアノード及びエミッタ又はカソードとをそれぞれ接続する各入側接続導体ＩＣ及び各出側接続導体ＯＣは、同一形状とすることで、各半導体素子Ｅにおけるインダクタンスのばらつきを少なくでき、この結果電圧の跳ね上がりのアンバランスを抑えることができる。
【００２３】
図６は本発明の半導体スイッチ装置に係る第２の実施形態の主回路を示すもので、前述の図１の実施形態における各スナバコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６に対してそれぞれ直列に抵抗ＲＳ１、ＲＳ２、ＲＳ３、ＲＳ４、ＲＳ５、ＲＳ６を接続した点を除けば、主回路は図１と同一であり、それ以外の各半導体素子Ｅ１〜Ｅ６のコレクタ又はアノード及びエミッタ又はカソードと接続される入側接続導体ＩＣ及び出側接続導体ＯＣは、それぞれに生じるインダクタンスが相殺されるように構成する点も第１の実施形態と同じで、またこれ以外の前述の特徴的構成も前述した第１の実施形態とほぼ同様である。
【００２４】
このように構成した第２の実施形態によれば、次のような作用効果が得られる。すなわち、例えば図において、半導体素子Ｅ１〜Ｅ６がターンオンした際のスナバコンデンサＣ１〜Ｃ６からのターンオンサージ電流により半導体素子Ｅ１〜Ｅ６が破損する恐れが考えられる。これに対して、図６の実施形態ではスナバコンデンサＣ１〜Ｃ６と直列に抵抗ＲＳ１〜ＲＳ６を接続したので、前述のターンオンサージ電流を抑制できる。
【００２５】
図７は本発明の半導体スイッチ装置に係る第３の実施形態の主回路を示すもので、前述の図１の実施形態における各スナバコンデンサＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６に、抵抗ＲＳ１、ＲＳ２、ＲＳ３、ＲＳ４、ＲＳ５、ＲＳ６と、ダイオードＤＳ１、ＤＳ２、ＤＳ３、ＤＳ４、ＤＳ５、ＤＳ６を追加したものである。具体的には、スナバコンデンサＣ１に対して直列に抵抗ＲＳ１とダイオードＤＳ１の並列回路を接続し、ダイオードＤＳ１のアノード側を平型半導体素子Ｅ１に接続し、ダイオードＤＳ１のカソード側をスナバコンデンサＣ１に接続し、これら以外のスナバ回路を構成する部品ＲＳ２、ＲＳ３、ＲＳ４、ＲＳ５、ＲＳ６、ダイオードＤＳ２、ＤＳ３、ＤＳ４、ＤＳ５、ＤＳ６も同様に接続したものである。以上述べた点を除けば、主回路は図１と同一であり、それ以外の各半導体素子Ｅ１〜Ｅ６のコレクタ又はアノード及びエミッタ又はカソードと接続される入側接続導体ＩＣ及び出側接続導体ＯＣは、それぞれに生じるインダクタンスが相殺されるように構成する点も第１の実施形態と同じで、またこれ以外の前述の特徴的構成も前述した第１の実施形態とほぼ同様である。
【００２６】
このように構成した第３の実施形態によれば、次のような作用効果が得られる。すなわち、半導体素子Ｅ１〜Ｅ６のターンオフ時はダイオードＤＳ１〜ＤＳ６に、ターンオフ電流が流れるため、抵抗ＲＳ１〜ＲＳ６の両端に電圧が発生せず、半導体素子Ｅ１〜Ｅ６のターンオフ時の過電圧は抑制される。また、半導体素子Ｅ１〜Ｅ６のターンオン時は抵抗ＲＳ１〜ＲＳ６を介してスナバコンデンサＣ１〜Ｃ６の放電電流が流れるため、サージ電流が抑制される。
【００２７】
本発明は以上述べた実施形態に限定されず、種々変形して実施できる。すなわち、前述の実施形態では、入側接続導体ＩＣ及び出側接続導体ＯＣ間には、絶縁物例えば絶縁板を設けない例をあげて説明したが、図５のように入側接続導体ＩＣ及び出側接続導体ＯＣ間には、絶縁板ＩＰを配設することで、磁束の漏れが少なくなり、一巡インダクタンスを大幅に低減することが可能となる。
【００２８】
前述の実施形態では、半導体積層構造ＰＳとして平型半導体素子Ｅと冷媒式例えば水冷式の放熱フィンＦを交互に組み合わせたものを例に挙げたが、冷媒式の放熱フィンＦの代わりに例えば銅製の導電板片を設けるようにしてもよい。また、前述の実施形態の半導体素子Ｅとしては、例えばＩＥＧＴ（Injection Enhanced Gate Transistor）を使用したが、これに限らず他の自己消弧型半導体素子であってもよい。
【図面の簡単な説明】
【００２９】
【図１】本発明の半導体スイッチ装置に係る第１の実施形態の主回路を説明するための図。
【図２】本発明の半導体スイッチ装置に係る第１の実施形態を説明するための概略平面図。
【図３】本発明の半導体スイッチ装置に係る第１の実施形態を説明するための要部のみを示す斜視図。
【図４】本発明の半導体スイッチ装置に係る第１の実施形態を説明するための概略平面図。
【図５】本発明の半導体スイッチ装置に係る第１の実施形態を説明するための要部のみを示す斜視図。
【図６】本発明の半導体スイッチ装置に係る第２の実施形態の主回路を説明するための図。
【図７】本発明の半導体スイッチ装置に係る第３の実施形態の主回路を説明するための図。
【符号の説明】
【００３０】
ＰＳ…半導体積層構造、Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６…半導体素子、Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６…スナバコンデンサ、Ｆ１、Ｆ２、Ｆ３、Ｆ４、Ｆ５、Ｆ６、Ｆ７…放熱フィン、Ｓ…電源、Ｐ…正側母線、Ｎ…負側母線、Ｌ…負荷、Ｂ…設置板、ＩＣ…入側接続導体、ＯＣ…出側接続導体、ｒ１…下側コンデンサ据付板、ｒ２…上側コンデンサ据付板、ｒ３…連結板、Ｇ…碍子、Ｒ…ラック、ＩＰ…絶縁板、ＧＰ…ゲート電源パネル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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