(57)【要約】【課題】ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現すること。【解決手段】トレンチ１６を、ストライプ状に配置されるストライプ部１６ａとストライプ部１６ａの延設方向に対して直交する方向に突出される複数の突起部１６ｂから構成する。また、各突起部１６ｂは、隣のトレンチ１６に接触しないように隣のトレンチ１６に対して狭間隙部ａをあけて形成する。そして、１つのセル２３を、隣り合うトレンチ１６のストライプ部１６ａと突起部１６ｂで挟むように構成し、各セル２３のチャネルコンタクト領域１５を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、前記第１の半導体層の表面部に形成される第２導電型の第２の半導体層と、前記第２の半導体層の表面部の一部に形成される第１導電型の第３の半導体層と、前記第３の半導体層の表面部から前記第１の半導体層にまで延びる深さで形成される複数のトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、を備える複数のセルが配置されたトレンチゲート電極型の半導体装置において、
前記複数のトレンチは、互いに平行なストライプ状に配置されるストライプ部と、前記ストライプ部より突出し前記ストライプ部の延設方向に対し直交する方向に延びる複数の突起部と、から構成されており、
隣り合うトレンチ間には、前記ストライプ部の延設方向に沿って複数のセルが１列に配置されており、
各セルは、それぞれ、２つの前記ストライプ部に挟まれ、かつ該２つのストライプ部のうち少なくとも何れか一方のストライプ部より突出する前記突起部で区切られた矩形状の領域に、前記第３の半導体層から露出する前記第２の半導体層により形成されたチャネルコンタクト領域を有しており、
各トレンチの各突起部と該突起部に隣り合うトレンチとの間には、前記第２の半導体層を備える狭間隙部が設けられており、前記ストライプ部の延設方向に隣り合う複数のセルの前記チャネルコンタクト領域同士を、前記狭間隙部を介して接続したことを特徴とする半導体装置。
【請求項２】
前記各トレンチは、前記複数の突起部の突出方向が前記ストライプ部の延設方向において交互に異なるように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と前記隣り合う２つのトレンチの各ストライプ部に連設される各１つの突起部とで囲まれて形成され、
前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各トレンチの各突起部は、前記ストライプ部を交差し、当該ストライプ部の両側に突出するように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と前記隣り合う２つのトレンチの各ストライプ部に連設される各２つの突起部とで囲まれて形成され、
前記狭間隙部は、隣り合う２つのトレンチの各突起部との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記各トレンチは、前記複数の突起部の突出方向が同一方向となるように形成されているとともに、
各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と１つのトレンチのストライプ部に連設される２つの突起部とで囲まれて形成され、
前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ構造を有する半導体装置に関する。
【背景技術】
【０００２】
トレンチ構造を採用したＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの半導体装置が知られている（例えば、特許文献１参照）。そして、特許文献１の半導体装置では、基板表面に形成されるトレンチを、隣接するトレンチで挟まれる基板表面に幅広部と幅狭部ができるように曲折させて形成し、その幅広部にチャネルコンタクト領域を形成している。この構成により特許文献１では、トレンチを格子状に形成した際にチャネルコンタクト領域のコンタクト不良によってリーク電流が発生する問題と、トレンチをストライプ状に形成した際にオン抵抗の低減を図れない問題を解決している。
【特許文献１】特開２００２−５０７６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、特許文献１のトレンチ構造では、トレンチを曲折しているためにトレンチの長さ、つまりゲート電極の入力端子からゲート電極端部までの長さがストライプ状のトレンチを形成したときよりも長くなり、ゲート電極の入力端子から遠い部分についてはゲート抵抗が増加する。このことから、オン時間に遅延が生じてしまう。また、特許文献１のトレンチ構造では、隣接するチャネルコンタクト領域間の距離が１つのセルの大きさよりも長くなっており、このチャネルコンタクト領域間の電気抵抗が大きくなることから、チャネル電位が不安定になってしまう。
【０００４】
この発明は、このような従来の技術に存在する問題点に着目してなされたものであり、その目的は、ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現し得る半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記問題点を解決するために、請求項１に記載の発明は、第１導電型の第１の半導体層と、前記第１の半導体層の表面部に形成される第２導電型の第２の半導体層と、前記第２の半導体層の表面部の一部に形成される第１導電型の第３の半導体層と、前記第３の半導体層の表面部から前記第１の半導体層にまで延びる深さで形成される複数のトレンチと、前記トレンチの内部にゲート絶縁膜を介して形成されるゲート電極と、を備える複数のセルが配置されたトレンチゲート電極型の半導体装置において、前記複数のトレンチは、互いに平行なストライプ状に配置されるストライプ部と、前記ストライプ部より突出し前記ストライプ部の延設方向に対し直交する方向に延びる複数の突起部と、から構成されており、隣り合うトレンチ間には、前記ストライプ部の延設方向に沿って複数のセルが１列に配置されており、各セルは、それぞれ、２つの前記ストライプ部に挟まれ、かつ該２つのストライプ部のうち少なくとも何れか一方のストライプ部より突出する前記突起部で区切られた矩形状の領域に、前記第３の半導体層から露出する前記第２の半導体層により形成されたチャネルコンタクト領域を有しており、各トレンチの各突起部と該突起部に隣り合うトレンチとの間には、前記第２の半導体層を備える狭間隙部が設けられており、前記ストライプ部の延設方向に隣り合う複数のセルの前記チャネルコンタクト領域同士を、前記狭間隙部を介して接続したことを要旨とする。
【０００６】
請求項１に記載の発明によれば、ストライプ部と、そのストライプ部から複数の突起部を突出させて複数のセルの領域を構成するトレンチを形成しているため、ゲート電極の長さ、つまりゲート電極の入力端子からゲート電極端部までの長さが、トレンチを屈曲させて形成した従来の構成のようにストライプ状のトレンチにゲート電極を形成した場合に比して大幅に長くなることを回避し得る。そして、ストライプ部に連設された突起部を形成することにより、ストライプ状のトレンチのみを形成した半導体素子よりも、素子全体のアクティブ面積を増加させることができる。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。また、隣り合うセルの間に第２の半導体層を備える狭間隙部を設けたことで、隣り合うセルのチャネルコンタクト領域同士は、狭間隙部の第２の半導体層を介して接続されることになる。そして、狭間隙部のストライプ部の延設方向に沿う長さについては、細く形成されるトレンチの幅と等しいため、隣り合うチャネルコンタクト領域間の距離が長くなることも回避され、電気抵抗の増加を抑制し、チャネル電位の安定化を実現し得る。
【０００７】
請求項２に記載の発明は、請求項１に記載の半導体装置において、前記各トレンチは、前記複数の突起部の突出方向が前記ストライプ部の延設方向において交互に異なるように形成されているとともに、各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と前記隣り合う２つのトレンチの各ストライプ部に連設される各１つの突起部とで囲まれて形成され、前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを要旨とする。
【０００８】
請求項３に記載の発明は、請求項１に記載の半導体装置において、前記各トレンチの各突起部は、前記ストライプ部を交差し、当該ストライプ部の両側に突出するように形成されているとともに、各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と前記隣り合う２つのトレンチの各ストライプ部に連設される各２つの突起部とで囲まれて形成され、前記狭間隙部は、隣り合う２つのトレンチの各突起部との間に形成されていることを要旨とする。
【０００９】
請求項２及び請求項３に記載の発明によれば、１つのセルは２つのトレンチに同じ領域だけ囲まれて構成されることになる。したがって、一方のトレンチに形成されたゲート電極が断線した場合であっても、もう一方のトレンチに形成されたゲート電極によってセルを駆動させることが可能である。すなわち、１つのトレンチに形成されたゲート電極により、広い範囲に亘って配置されたセルを駆動させることが可能となる。
【００１０】
請求項４に記載の発明は、請求項１に記載の半導体装置において、前記各トレンチは、前記複数の突起部の突出方向が同一方向となるように形成されているとともに、各セルの前記矩形状の領域は、隣り合う２つのトレンチの各ストライプ部と１つのトレンチのストライプ部に連設される２つの突起部とで囲まれて形成され、前記狭間隙部は、各突起部と該突起部の突出方向に隣り合うトレンチのストライプ部との間に形成されていることを要旨とする。
【００１１】
請求項４に記載の発明によれば、請求項１に記載の発明と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。
【発明の効果】
【００１２】
本発明によれば、ゲート抵抗を増加させることなく、オン抵抗の低減とチャネル電位の安定化を実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明をＮチャネル型のＭＯＳＦＥＴを備えたトレンチゲート電極型の半導体装置に具体化した一実施形態を図１及び図２にしたがって説明する。なお、図１は本実施形態の半導体装置１０の一部分を示す平面図であり、図１では層間絶縁層及びソース電極を図示していない。また、図２（ａ）は図１のＡ−Ａ線断面図であり、図２（ｂ）は図１のＢ−Ｂ線断面図である。また、各図において、トレンチ（ゲート電極）にはハッチング（斜線）を付すとともに、チャネルコンタクト領域にはドットを付している。
【００１４】
半導体装置１０は、図２（ａ），（ｂ）に示すように、第１導電型（本実施形態ではＮ＋型）のシリコンからなる半導体基板１１を備え、半導体基板１１の片面には第１導電型（本実施形態ではＮ型）のドレイン領域（第１の半導体層）１２が設けられている。ドレイン領域１２の半導体基板１１と反対側の面には、第２導電型（本実施形態ではＰ型）のチャネル領域（第２の半導体層）１３が設けられている。チャネル領域１３の表面部には、第１導電型（本実施形態ではＮ＋型）のソース領域（第３の半導体層）１４と第２導電型（本実施形態ではＰ＋型）のチャネルコンタクト領域（第４の半導体層）１５が設けられている。ソース領域１４は、チャネル領域１３の表面部に選択的に形成されており、チャネルコンタクト領域１５を除く領域に形成されている。そして、チャネルコンタクト領域１５は、ソース領域１４に囲まれた領域に形成されているとともに平面視正方形に形成され、ソース領域１４から露出されている。また、本実施形態の半導体装置１０はトレンチ構造を有しており、ソース領域１４に隣接し、かつチャネル領域１３を貫通しドレイン領域１２まで達するように複数のトレンチ１６が設けられている。トレンチ１６は、ドレイン領域１２まで延びる深さに形成されている。
【００１５】
トレンチ１６の内壁面にはゲート酸化膜１７が形成されており、ゲート酸化膜１７の上からトレンチ１６を埋めるようにゲート電極１８が設けられている。すなわち、ゲート電極１８は、トレンチ１６内にゲート酸化膜１７を介して埋設されている。また、トレンチ１６の開口端部とソース領域１４の一部には、これらを覆うように層間絶縁層１９が形成されている。また、ソース領域１４、チャネルコンタクト領域１５、及び層間絶縁層１９の表面には、ソース電極２０が形成されている。そして、ソース電極２０は、コンタクト領域２１を介してソース領域１４とチャネルコンタクト領域１５に接続されている。また、半導体基板１１の裏面（ドレイン領域１２と反対側の面）には、ドレイン電極２２が形成されている。
【００１６】
次に、本実施形態の半導体装置１０が有するトレンチ構造についてさらに詳しく説明する。
図１に示すように、半導体装置１０には、複数のトレンチ１６が形成されている。各トレンチ１６は、直線状のストライプ部１６ａとストライプ部１６ａの延設方向に対し直交する方向に突出し、ストライプ部１６ａに連設される複数の突起部１６ｂとから構成されている。各トレンチ１６のストライプ部１６ａと突起部１６ｂは、同一幅で、かつ同一深さで形成されている。そして、各トレンチ１６のストライプ部１６ａは、同一方向に延設されており、ストライプ状に配置されている。すなわち、各トレンチ１６のストライプ部１６ａは、図１に示すように、平面視したときに互いのストライプ部１６ａが平行となるように配置されている。
【００１７】
各トレンチ１６のストライプ部１６ａには、複数の突起部１６ｂが形成されている。各ストライプ部１６ａの各突起部１６ｂは、ストライプ部１６ａの延設方向に等間隔をあけて形成されているとともに、突出方向が交互に異なるように形成されている。すなわち、１つの突起部１６ｂはストライプ部１６ａの片側から１方向に突出されており、ストライプ部１６ａの両側に１方向へ突出する突起部１６ｂが交互に異なる方向を向くように形成されている。また、各突起部１６ｂは、隣のトレンチ１６のストライプ部１６ａとの間に狭間隙部ａが設けられるような長さで形成されている。すなわち、トレンチ１６の各突起部１６ｂは、その先端が隣のトレンチ１６に接触しないように形成されている。そして、各トレンチ１６は、同一形状となるようにストライプ部１６ａと突起部１６ｂが形成されている。このため、各トレンチ１６の突起部１６ｂは、隣り合うトレンチ１６同士で同一方向へ突出するように形成されている。
【００１８】
そして、本実施形態の半導体装置１０においてＭＯＳＦＥＴの１つのセル２３は、隣り合うトレンチ１６のストライプ部１６ａと、隣り合うトレンチ１６において相反する方向に突出する突起部１６ｂとで挟まれて構成される。これにより、半導体装置１０に設けられる複数のセル２３は、縦方向及び横方向にそれぞれ整列した状態（マトリックス状）で配置される。言い換えると、各セル２３は、隣り合う２つのストライプ部１６ａとその２つのストライプ部１６ａそれぞれにより突出する突起部１６ｂとで囲まれる矩形状の領域を有するように構成されている。また、隣り合うトレンチ１６間には、ストライプ部１６ａの延設方向（前記縦方向に相当する）に沿って複数のセル２３が１列に配置される。なお、本実施形態においてセル２３は、破線で囲む部分である。そして、トレンチ１６の延設方向で隣り合うセル２３は、各突起部１６ｂと隣り合うトレンチ１６のストライプ部１６ａとの間に設けられた狭間隙部ａを介して接続されている。また、チャネル領域１３とソース領域１４は、トレンチ１６の延設方向に配置される複数のセル２３及び狭間隙部ａとの間で連続している。すなわち、狭間隙部ａはチャネル領域１３を有し、隣り合うセル２３のチャネルコンタクト領域１５同士は第２導電型のチャネル領域１３で接続されている（本実施形態ではＰ型の半導体層により接続されている）。
【００１９】
次に、本実施形態の半導体装置１０の作用を説明する。
半導体装置１０に形成したトレンチ１６は、直線状のストライプ部１６ａから突起部１６ｂを直交方向へ突出させている。このため、トレンチ１６内に形成されるゲート電極１８の長さ、つまりゲート電極１８の入力端子部からゲート電極１８端部までの長さは、ストライプ状のトレンチ構造を同じ条件のもとで製造した時のゲート電極の長さと同程度になる。そして、突起部１６ｂを形成することにより、素子（ＭＯＳＦＥＴ）をオンした時のアクティブ面積が、ストライプ状のトレンチを形成した半導体素子よりも増加する。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。
【００２０】
また、トレンチ１６の延設方向で隣り合うセル２３同士を接続する狭間隙部ａの距離は、トレンチ１６のストライプ部１６ａの幅と同じになる。ストライプ部１６ａの幅は、約０．６μｍと短いため、隣り合うチャネルコンタクト領域１５間の電気抵抗が高くなることを抑えることができる。すなわち、隣り合うセル２３のチャネルコンタクト領域１５間のチャネル電位の安定化を実現し得る。
【００２１】
また、本実施形態のトレンチ構造では、各トレンチ１６の突起部１６ｂを突出方向が交互に異なるように形成している。このため、１つのセル２３は、隣り合う２つのトレンチ１６によって、同じ領域だけ囲まれることになる。したがって、１つのトレンチ１６のゲート電極１８が断線した場合であっても、もう一方のトレンチ１６に形成されたゲート電極１８によってセル２３を駆動させることができる。
【００２２】
したがって、本実施形態によれば、以下に示す効果を得ることができる。
（１）トレンチ１６を、ストライプ部１６ａとストライプ部１６ａから突出する複数の突起部１６ｂとにより構成した。このため、ゲート電極１８の長さ、つまりゲート電極１８の入力端子からゲート電極１８の端部までの長さがストライプ状のトレンチに形成したゲート電極の長さよりも大幅に長くなることを回避し得る。そして、ストライプ部１６ａに連設された突起部１６ｂを形成することにより、ストライプ状のトレンチのみを形成した半導体素子よりも、素子全体のアクティブ面積を増加させることができる。このため、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得る。また、隣り合うセル２３のチャネルコンタクト領域１５間の距離が長くなることも回避されるので、隣り合うセル２３のチャネルコンタクト領域１５間の電気抵抗の増加を抑制し、チャネル電位を安定化させることができる。
【００２３】
（２）また、トレンチ１６の各突起部１６ｂを突出方向が交互に異なるように形成した。このため、１つのセル２３は、２つのトレンチ１６に同じ領域だけ囲まれて構成されることになる。したがって、１つのトレンチ１６のゲート電極１８が断線した場合であっても、もう一方のトレンチ１６に形成されたゲート電極１８によってセルを駆動させることができる。すなわち、１つのトレンチ１６に形成されたゲート電極１８により、広い範囲に亘って複数のセル２３を駆動させることが可能となる。
【００２４】
（３）各セル２３を、格子状のトレンチ構造を形成する場合と同様に、縦方向及び横方向に整列させて配置している。このため、セル２３を配置する際の終端構造の均一化を図ることができ、セル２３を配置する面積効率を向上させることができる。
【００２５】
なお、上記実施形態は以下のように変更してもよい。
○  実施形態においてトレンチの形状を図３に示すように変更しても良い。図３のトレンチ構造において各トレンチ２４は、実施形態と同一構成のストライプ部２４ａと、ストライプ部２４ａの延設方向に対し直交する方向に突出する複数の突起部２４ｂから構成されている。図３のトレンチ構造において各突起部２４ｂは、ストライプ部２４ａを交差し、かつストライプ部２４ａの両側へ突出するように形成されている。すなわち、１つの突起部２４ｂは、相反する２方向に突出されている。そして、各トレンチ２４の突起部２４ｂは、隣のトレンチ２４の突起部２４ｂとの間に狭間隙部ａをあける長さで形成されており、各突起部２４ｂの先端が隣のトレンチ２４に接触しないように形成されている。これにより、図３のトレンチ構造において各セル２３は、隣り合う２つのトレンチ２４の間において、ストライプ部２４ａと突起部２４ｂとで囲まれる矩形状の領域を有している。なお、図３のトレンチ構造においてセル２３は、２つのストライプ部２４ａと４つの突起部２４ｂにより囲まれており、４つの突起部２４ｂは各トレンチ２４のストライプ部２４ａに連設された各２つの突起部２４ｂである。図３のトレンチ構造では、実施形態のトレンチ構造と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。また、図３のトレンチ構造では、実施形態のトレンチ構造と同様に、突起部２４ｂが異なる方向に突出されている。このため、１つのトレンチ２４のゲート電極１８が断線した場合であっても、もう一方のトレンチ１６に形成されたゲート電極１８によってセル２３を駆動させることができる。
【００２６】
○  実施形態においてトレンチの形状を図４に示すように変更しても良い。図４のトレンチ構造において各トレンチ２５は、実施形態と同一構成のストライプ部２５ａと、ストライプ部２５ａの延設方向に対し直交する方向に突出する複数の突起部２５ｂから構成されている。図４のトレンチ構造において各突起部２５ｂは、同一方向に突出するように形成されている。すなわち、各突起部２５ｂは、ストライプ部２５ａの片側のみから突出するように形成されている。そして、各トレンチ２５の突起部２５ｂは、隣のトレンチ２５のストライプ部２５ａとの間に狭間隙部ａをあける長さで形成されており、各突起部２５ｂの先端が隣のトレンチ２５に接触しないように形成されている。これにより、図４のトレンチ構造において各セル２３は、隣り合う２つのトレンチ２５の間において、ストライプ部２５ａと突起部２５ｂとで囲まれる矩形状の領域を有している。なお、図４のトレンチ構造においてセル２３は、２つのストライプ部２５ａと２つの突起部２５ｂにより囲まれており、２つの突起部２５ｂは１つのトレンチ２５のストライプ部２５ａに連設された２つの突起部２５ｂである。図４のトレンチ構造では、実施形態のトレンチ構造と同様に、ゲート抵抗を増加させることなく、オン抵抗の低減を図り得るとともに、チャネル電位の安定化を実現し得る。
【００２７】
○  実施形態は、Ｎチャネル型の半導体装置１０に代えて、Ｐチャネル型の半導体装置に具体化しても良い。
○  実施形態は、トレンチ構造を有するＭＯＳＦＥＴに限らず、トレンチ構造を有するＩＧＢＴに具体化しても良い。この場合は、実施形態の半導体装置１０においてＮ＋型の半導体基板１１に代えて、Ｐ＋型の基板上にＮ＋型の領域を設けたものとし、ソース電極２０と示した電極がエミッタ電極となり、ドレイン電極２２と示した電極がコレクタ電極となる。また、ソース領域１４はエミッタ領域となり、Ｐ＋型の基板領域はコレクタ領域となる。
【図面の簡単な説明】
【００２８】
【図１】本実施形態の半導体装置を示す平面図。
【図２】（ａ）は図１のＡ−Ａ線断面図、（ｂ）は図１のＢ−Ｂ線断面図。
【図３】別例における半導体装置を説明する平面図。
【図４】他の別例における半導体装置を説明する平面図。
【符号の説明】
【００２９】
１０…半導体装置、１２…ドレイン領域、１３…チャネル領域、１４…ソース領域、１５…チャネルコンタクト領域、１６，２４，２５…トレンチ、１６ａ，２４ａ，２５ａ…ストライプ部、１６ｂ，２４ｂ，２５ｂ…突起部、１８…ゲート電極、２３…セル、ａ…狭間隙部。
【図１】
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【図２】
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【図３】
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【図４】
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