(57)【要約】      （修正有）【課題】ブロック単位からなる消去動作において非選択のブロックのローカルワードラインに印加された消去防止電圧が漏洩電流により低くなり消去動作が進行されることを防止する。【解決手段】グローバルワードラインに所定の正電圧を印加して非選択のブロックが消去されることを防止すると共に、消去動作回数の増加によりパストプログラムまたはスローイレース現象が発生することを防止し、消去対象ブロックの消去動作が正常になされなければ、ローカルワードラインとバルクとの間の電圧差が増加するようにグローバルワードラインに印加される正電圧や消去対象ブロックのバルクに印加される電圧を調節して消去動作を再実施することにより、消去動作に対する信頼性を向上させ、消去不良により使用不可能なブロックが発生することを最小化することができる。【選択図】    図５
2008117504.tif 000002
【特許請求の範囲】
【請求項１】
多数のメモリセルが連結されたローカルワードライン、ローカルドレインセレクトライン及びローカルソースセレクトラインをそれぞれ含む第1及び第2メモリセルブロックと、
ブロック選択信号により上記ローカルワードラインをグローバルワードラインとそれぞれ連結させるためのブロック選択部と、
消去動作のうち、第1の消去動作の間に第1の消去電圧を上記グローバルワードラインに印加し、上記第1の消去動作が非正常に完了すれば、新たな第2の消去動作の間に上記第1の消去電圧と異なるレベルの第2の消去電圧を上記グローバルワードラインに印加するための第1のバイアス電圧発生器と、
消去動作の間に上記メモリセルのバルクにバルク電圧を印加するためのバルク電圧発生器を含むフラッシュメモリ装置。
【請求項２】
上記グローバルワードラインに印加される消去電圧は、新たな消去動作ごとに低くなり、上記消去動作は所定の回数だけ実施されれば終了する請求項1に記載のフラッシュメモリ装置。
【請求項３】
上記第1のバイアス電圧発生器は、上記第1の消去動作時に上記ローカルワードラインと上記バルクとの間の電圧差が15Vになるように上記消去電圧を発生させる請求項1に記載のフラッシュメモリ装置。
【請求項４】
上記グローバルワードラインに印加される消去電圧は、新たな消去動作が実施されるごとに0.1V〜0.5Vの範囲内で1次関数、2次関数または指数関数的に減少する請求項3に記載のフラッシュメモリ装置。
【請求項５】
上記メモリセルに格納されたデータを読み出すための頁バッファと、
上記頁バッファに格納されたデータをデータ入出力バッファと上記第1のバイアス電圧発生器に出力するためのY-デコーダをさらに含む請求項1に記載のフラッシュメモリ装置。
【請求項６】
上記第1のバイアス電圧発生器は、上記Y-デコーダから出力されたデータにより上記第1の消去電圧を上記第2の消去電圧に変更する請求項５に記載のフラッシュメモリ装置。
【請求項７】
ローカルドレインセレクトライン、ローカルソースセレクトライン、及び多数のメモリセルが連結されたローカルワードラインをそれぞれ含むメモリセルブロックと、
ブロック選択信号により上記ローカルワードラインをグローバルワードラインとそれぞれ連結するためのブロック選択部と、
消去動作の間に上記グローバルワードラインに正電位の消去電圧を印加するための第1のバイアス電圧発生器と、
消去動作のうち、第1の消去動作の間に第1バルク電圧を上記メモリセルのバルクに印加し、上記第1の消去動作が非正常に完了すれば新たな第2の消去動作の間に上記第1バルク電圧と異なるレベルの第2バルク電圧を上記バルクに印加するためのバルク電圧発生器を含むフラッシュメモリ装置。
【請求項８】
上記第1の消去動作は、消去動作のために選択されたメモリセルが上記第1の消去動作により全て消去されなければ、非正常に完了したものと判断される請求項7に記載のフラッシュメモリ装置。
【請求項９】
上記バルク電圧発生器は、最初の消去動作時に上記ローカルワードラインと上記バルクとの間の電圧差が15Vになるように上記第1バルク電圧を発生させる請求項7に記載のフラッシュメモリ装置。
【請求項１０】
上記バルク電圧発生器は、新たな消去動作が実施されるごとに上記第1バルク電圧を0.5V〜1Vの範囲内で1次関数、2次関数または指数関数的に増加させる請求項9に記載のフラッシュメモリ装置。
【請求項１１】
上記メモリセルに格納されたデータを読み出すための頁バッファと、
上記頁バッファに格納されたデータをデータ入出力バッファと上記バルク電圧発生器に出力するためのY-デコーダをさらに含む請求項7に記載のフラッシュメモリ装置。
【請求項１２】
上記バルク電圧発生器は、上記Y-デコーダから出力されたデータにより上記第2の消去動作を実施するために上記第2バルク電圧を生成する請求項11に記載のフラッシュメモリ装置。
【請求項１３】
ローカルドレインセレクトライン、ローカルソースセレクトライン、及び多数のメモリセルが連結されたローカルワードラインをそれぞれ含むメモリセルブロックと、
ブロック選択信号により上記ローカルワードラインをグローバルワードラインとそれぞれ連結するためのブロック選択部と、
消去動作時に上記グローバルワードラインに正電位の消去電圧を印加し、消去されないメモリセルが存在すれば、消去動作の再実施のために上記消去電圧のレベルを下げて上記グローバルワードラインに印加するための第1のバイアス電圧発生器と、
消去動作時に上記メモリセルのバルクにバルク電圧を印加し、消去されないメモリセルが存在すれば、消去動作の再実施のために上記バルク電圧のレベルを高めて上記バルクに印加するためのバルク電圧発生器を含むフラッシュメモリ装置。
【請求項１４】
上記第1のバイアス電圧発生器と上記バルク電圧発生器は最初の消去動作時に上記ローカルワードラインと上記バルクとの間の電圧差が15Vになるように、上記消去電圧及び上記バルク電圧をそれぞれ発生させ、上記消去動作を再実施する時は、上記ローカルワードラインと上記バルクとの間の電圧差が15Vより高くなるように上記消去電圧のレベルを減少させながら上記バルク電圧を増加させる請求項13に記載のフラッシュメモリ装置。
【請求項１５】
上記第1のバイアス電圧発生器は、上記消去電圧を0.1V〜0.5Vの単位で1次関数的に減少させ、または2次関数的に減少させ、または指数関数的に減少させ、上記バルク電圧発生器は、上記バルク電圧を0.5V〜1Vの単位で1次関数的に増加させ、または2次関数的に増加させ、または指数関数的に増加させる請求項13に記載のフラッシュメモリ装置。
【請求項１６】
上記メモリセルに格納されたデータを読み出すための頁バッファと、
上記頁バッファに格納されたデータをデータ入出力バッファ、上記バルク電圧発生器及び上記第1のバイアス電圧発生器に出力するためのY-デコーダをさらに含む請求項13に記載のフラッシュメモリ装置。
【請求項１７】
上記第1のバイアス電圧発生器及び上記バルク電圧発生器は、上記Y-デコーダから出力されたデータのうち、消去されない状態を示すデータが検出されれば上記消去動作を再実施するために、それぞれ上記消去電圧のレベルを下げて上記バルク電圧のレベルを高める請求項16に記載のフラッシュメモリ装置。
【請求項１８】
ロウアドレス信号をデコーディングして上記ブロック選択信号を上記高電圧発生部に出力するX-デコーダをさらに含む請求項1、7及び13のいずれか一項に記載のフラッシュメモリ装置。
【請求項１９】
上記ローカルドレインセレクトライン及び上記ローカルソースセレクトラインにプログラム、リード及び消去動作のいずれか一つの動作により所定の動作電圧を印加するための第2のバイアス電圧発生器をさらに含む請求項1、7及び13のいずれか一項に記載のフラッシュメモリ装置。
【請求項２０】
上記第1のバイアス電圧発生器は、
リード命令に応答してリード動作に必要なリード電圧を発生する第1のポンプ回路と、
プログラム命令に応答してプログラム動作に必要なプログラム電圧を発生する第2のポンプ回路と、
上記消去命令に応答して上記消去電圧を発生し、上記Y-デコーダから出力されたデータのうち、消去されない状態を示すデータが検出されれば、上記消去電圧のレベルを下げて出力する第3のポンプ回路と、
動作命令信号に応答して上記リード電圧または上記プログラム電圧または上記消去電圧を選択し、その選択された電圧を上記グローバルワードラインにそれぞれ出力するバイアス電圧選択部を含む請求項6または17のいずれか一項に記載のフラッシュメモリ装置。
【請求項２１】
上記バイアス電圧選択部は、
上記動作命令信号に基づいて選択信号を発生する選択信号発生器と、
上記グローバルワードラインにそれぞれ連結され、上記選択信号に応答して上記リード電圧、上記プログラム電圧、及び上記消去電圧のうちの一つを対応するグローバルワードラインにそれぞれ出力する選択回路を含む請求項20に記載のフラッシュメモリ装置。
【請求項２２】
ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、
消去命令により正電位の消去電圧を上記グローバルワードラインに印加してメモリセルのバルクに上記消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、
上記消去動作が正常になされたかを判断する検証段階と、
上記消去動作が正常になされない場合、上記ローカルワードラインと上記バルクの電圧差がさらに大きくなるように上記消去電圧のレベルを下げて消去動作を再実施する段階を含むフラッシュメモリ装置の消去動作制御方法。
【請求項２３】
上記検証段階及び上記消去動作の再実施の段階は、上記消去電圧を所定のレベルだけ下げながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理する請求項22に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項２４】
ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、
消去命令により正電位の消去電圧を上記グローバルワードラインに印加し、メモリセルのバルクに上記消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、
上記消去動作が正常になされたかを判断する検証段階と、
上記消去動作が正常になされない場合、上記ローカルワードラインと上記バルクの電圧差がさらに大きくなるように上記バルク電圧のレベルを高めて消去動作を再実施する段階を含むフラッシュメモリ装置の消去動作制御方法。
【請求項２５】
上記検証段階及び上記消去動作の再実施の段階は、上記バルク電圧を所定のレベルだけ高めながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理する請求項24に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項２６】
ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、
消去命令により正電位の消去電圧を上記グローバルワードラインに印加し、メモリセルのバルクに上記消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、
上記消去動作が正常になされたかを判断する検証段階と、
上記消去動作が正常になされない場合、上記ローカルワードラインと上記バルクの電圧差がさらに大きくなるように上記消去電圧及び上記バルク電圧のレベルを同時に調節して消去動作を再実施する段階を含むフラッシュメモリ装置の消去動作制御方法。
【請求項２７】
上記検証段階及び上記消去動作の再実施の段階は、上記消去電圧のレベルを所定のレベルだけ低くして上記バルク電圧を所定のレベルだけ高めながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理する請求項26に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項２８】
上記ローカルワードライン及び上記バルクとの間の電圧差が最小限15V以上になるように上記消去電圧及び上記バルク電圧のレベルを設定する請求項22〜27のいずれか一項に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項２９】
上記消去電圧は、上記ローカルワードライン及び上記バルクとの間の電圧差が最小限15V以上になる範囲で上記電圧差が増加するように0.1V〜0.5Vの単位で低くなる請求項22、23、26及び27のいずれか一項に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項３０】
上記消去電圧は、上記ローカルワードライン及び上記バルクとの間の電圧差が最小限15V以上になる範囲で上記電圧差が増加するように指数関数的に低くなる請求項22、23、26及び27のいずれか一項に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項３１】
上記バルク電圧は、上記ローカルワードライン及び上記バルクとの間の電圧差が最小限15V以上になる範囲で上記電圧差が増加するように0.5V〜1Vの単位で高くなる請求項24〜27のいずれか一項に記載のフラッシュメモリ装置の消去動作制御方法。
【請求項３２】
上記バルク電圧は、上記ローカルワードライン及び上記バルクとの間の電圧差が最小限15V以上になる範囲で上記電圧差が増加するように指数関数的に高くなる請求項24〜27のいずれか一項に記載のフラッシュメモリ装置の消去動作制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ装置及びその消去動作制御方法に関するものであり、特にブロック単位の消去動作において漏洩電流により消去動作の信頼性が低下することを防止するためのフラッシュメモリ装置及びその消去動作制御方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ装置は少量の情報を高速に格納するのに主に用いられるノア(NOR)タイプと大量の情報を格納するのに主に用いられるナンド(NAND)タイプに区分される。フラッシュメモリ装置はリード(read)動作、プログラム動作及び消去(erase)動作を行う。プログラム動作及び消去動作は、フローティングゲートに電子が注入されるか、またはフローティングゲートから電子が放出されることにより一つまたはそれ以上のセルにデータを格納する動作と関連する。例えば、プログラム動作では、メモリセルブロックに含まれる複数のメモリセルから選択されたセルのみがプログラムされる。フラッシュメモリ装置の消去動作は上記FNトンネリングによりメモリセルのフローティングゲートに存在する電子がP-ウェルに放出されることにより実行される。上記消去動作では、メモリセルブロックに含まれる全体メモリセルに格納されたデータが同時に消去される。即ち、上記消去動作はメモリセルブロック単位で実行される。
【０００３】
図1は、従来のフラッシュメモリ装置の消去動作を説明するためのメモリセルとパス(pass)ゲートの回路図である。消去動作時に、グローバルワードライン(GWL)には0Vのバイアス電圧(Vb)が印加され、メモリセル(CA1-CAn,CB1-CBn)(nは整数)のP-ウェルには20Vのバルク電圧(VBK1)が印加される。上記メモリセル(CA1-CAn, CB1-CBn)のソースとドレインはフローティング(floating)状態となる。また、選択された(即ち、消去される)メモリセルブロック(A)のローカル(local)ワードライン(WL1)と上記グローバルワードライン(GWL)との間に連結されたNMOSトランジスタ(NM1)のゲートには電圧(Vcc)レベルのブロック選択信号(BKSEL1)が入力される。また、上記NMOSトランジスタ(NM1)の基板(substrate)(図示せず)には0Vのバルク電圧(VBK2)が印加される。上記NMOSトランジスタ(NM1)は上記ブロック選択信号(BKSEL1)に応答してターンオンされ、上記ローカルワードライン(WL1)を上記グローバルワードライン(GWL)に連結する。結局、上記ローカルワードライン(WL1)の電圧が0Vとなり、上記ローカルワードライン(WL1)に連結された上記メモリセル(CA1-CAn)のコントロールゲート(図示せず)と上記メモリセル(CA1-CAn)のP-ウェルとの間にはそれぞれ20Vの電圧差が発生する。従って、上記メモリセル(CA1-CAn)のフローティングゲートの電子が上記P-ウェルに放出され、上記メモリセルブロック(A)の消去動作がなされる。
【０００４】
一方、選択されていない(即ち、消去されない)メモリセルブロック(B)のローカルワードライン(WL2)と上記グローバルワードライン(GWL)との間に連結されたNMOSトランジスタ(NM2)のゲートには0Vのブロック選択信号(BKSEL2)が入力される。また、上記NMOSトランジスタ(NM2)の基板には0Vのバルク電圧(VBK2)が印加される。上記NMOSトランジスタ(NM2)は上記ブロック選択信号(BKSEL2)に応答してターンオフされ、上記ローカルワードライン(WL2)を上記グローバルワードライン(GWL)から分離させる。その結果、上記ローカルワードライン(WL2)がフローティング状態となる。この後、容量性カップリング(capacitivecoupling)現象により、上記ローカルワードライン(WL2)には上記メモリセル(CB1-CBn)のP-ウェルに印加された20Vの上記バルク電圧(VBK1)が誘起され、上記ローカルワードライン(WL2)の電圧レベルが19V程度までブースティング(boosting)される。従って、上記ローカルワードライン(WL2)と上記メモリセル(CB1-CBn)のP-ウェルとの間には1V程度の微細な電圧差が発生し、上記メモリセル(CB1-CBn)のフローティングゲートから電子が放出されない。結局、上記メモリセルブロック(A)の消去動作がなされる間、上記メモリセルブロック(B)の消去動作は実行されない。しかし、上記NMOSトランジスタ(NM2)がオフされても、上記NMOSトランジスタ(NM2)から漏洩電流(leakagecurrent)が発生することがある。従って、上記バルク電圧(VBK1)に近い電圧レベルでブースティングされた上記ローカルワードライン(WL2)の電圧レベルが次第に減少され得る。その結果、上記メモリセル(CB1-CBn)のコントロールゲートとP-ウェルとの間の電圧差が増加し、消去されてはならない上記メモリセル(CB1-CBn)のフローティングゲートから少量の電子が放出される現象(即ち、シャローイレース(shallowerase))が発生する問題がある。このようなシャローイレースのような消去ディスターバンス(disturbance)は、フラッシュメモリ装置に含まれるメモリセルブロックの数が増加する時、さらに深刻化する。例えば、メモリセルブロックが一つずつ消去動作を行うごとに消去されてはならないメモリセルブロックのメモリセルには、上記シャローイレース現象が反復的に発生する。結局、該当メモリセルのしきい値(threshold)電圧が次第に減少し、リード(read)動作時にフェイル(fail)が発生する問題がある。
【０００５】
また、消去動作回数が増加するほどプログラム動作時にしきい値電圧が目標電圧以上に高くなるパストプログラム(past program)現象や、消去動作時にしきい値電圧が目標電圧まで十分に低くならないスローイレース(slow erase)現象が発生する。図2を参照し、より詳しく説明すれば、次の通りである。
【０００６】
図2は、従来技術において消去動作回数によるスローイレース特性及びパストプログラム特性を示す特性グラフである。
【０００７】
図2を参照すれば、同一の条件でプログラムまたは消去動作を実施しても、累積した消去回数が増加するほどプログラム動作や消去動作を実施した後のしきい値電圧が目標電圧より次第に高くなる。これは、プログラム動作が速く進行されるか、または消去動作がゆっくり進行されることを意味し、このような現象は、消去動作時にワードラインとバルクとの間の高い電圧差により発生する。即ち、消去動作時にワードラインとバルクとの間の電圧差が大きいほどパストプログラムとスローイレース現象はより甚だしく発生する。
【０００８】
図3は、従来技術において消去電圧のレベルにスローイレース特性及びパストプログラム特性を示す特性グラフである。
【０００９】
図3を参照すれば、ワードラインとバルクとの間の電圧差が高い状態で消去動作を実施する場合(highpotential erase)、パストプログラム現象とスローイレース現象が甚だしく発生することが分かる。しかし、ワードラインとバルクとの間の電圧差が相対的に低い状態で消去動作を実施する場合(low potential erase)、パストプログラム現象とスローイレース現象が相対的にあまり発生しないことが分かる。
【００１０】
このように、パストプログラム現象とスローイレース現象が発生することを抑制するためには、ワードラインとバルクとの間の電圧差を低くした状態で消去動作を実施しなければならない。しかし、この場合、消去動作時間が長くなり、消去動作が正常になされないこともある。消去動作を実施した後には消去検証を実施するが、消去動作が正常になされない場合には、該当ブロックをインバリッドブロック(invalid block)で処理して用いない。そうすれば、使用可能なブロックの数が減少することになり、その結果としてデータ格納容量が減少する問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
これに対し、本発明が提示するフラッシュメモリ装置及びその消去動作制御方法は、ブロック単位からなる消去動作において非選択のブロックのローカルワードラインに印加された消去防止電圧が漏洩電流により低くなり消去動作が進行されることを防止するために、グローバルワードラインに所定の正電圧を印加して非選択のブロックが消去されることを防止すると共に、消去動作回数の増加によりパストプログラムまたはスローイレース現象が発生することを防止し、消去対象ブロックの消去動作が正常になされなければ、ローカルワードラインとバルクとの間の電圧差が増加するようにグローバルワードラインに印加される正電圧や消去対象ブロックのバルクに印加される電圧を調節して消去動作を再実施することにより、消去動作に対する信頼性を向上させ、消去不良により使用不可能なブロックが発生することを最小化することができる。
【課題を解決するための手段】
【００１２】
本発明の第1実施例によるフラッシュメモリ装置は、多数のメモリセルが連結されたローカルワードライン、ローカルドレインセレクトライン及びローカルソースセレクトラインをそれぞれ含む第1及び第2メモリセルブロックと、ブロック選択信号によりローカルワードラインをグローバルワードラインとそれぞれ連結させるためのブロック選択部と、消去動作のうち、第1の消去動作の間に第1の消去電圧をグローバルワードラインに印加し、第1の消去動作が非正常に完了すれば、新たな第2の消去動作の間に第1の消去電圧と異なるレベルの第2の消去電圧をグローバルワードラインに印加するための第1のバイアス電圧発生器、及び消去動作の間にメモリセルのバルクにバルク電圧を印加するためのバルク電圧発生器を含む。
【００１３】
上記において、グローバルワードラインに印加される消去電圧は、新たな消去動作ごとに低くなり、消去動作は所定の回数だけ実施されれば終了する。第1のバイアス電圧発生器は、第1の消去動作時にローカルワードラインとバルクとの間の電圧差が15Vになるように消去電圧を発生させる。グローバルワードラインに印加される消去電圧は、新たな消去動作が実施されるごとに0.1V〜0.5Vの範囲内で1次関数、2次関数または指数関数的に減少する。
【００１４】
一方、メモリセルに格納されたデータを読み出すための頁バッファ、及び頁バッファに格納されたデータをデータ入出力バッファと第1のバイアス電圧発生器に出力するためのY-デコーダをさらに含む。第1のバイアス電圧発生器はY-デコーダから出力されたデータにより第1の消去電圧を第2の消去電圧に変更する。
【００１５】
本発明の第2実施例によるフラッシュメモリ装置は、ローカルドレインセレクトライン、ローカルソースセレクトライン、及び多数のメモリセルが連結されたローカルワードラインをそれぞれ含むメモリセルブロックと、ブロック選択信号によりローカルワードラインをグローバルワードラインとそれぞれ連結するためのブロック選択部と、消去動作の間にグローバルワードラインに正電位の消去電圧を印加するための第1のバイアス電圧発生器、及び消去動作のうち、第1の消去動作の間に第1バルク電圧をメモリセルのバルクに印加し、第1の消去動作が非正常に完了すれば、新たな第2の消去動作の間に第1バルク電圧と異なるレベルの第2バルク電圧をバルクに印加するためのバルク電圧発生器を含む。
【００１６】
上記において、第1の消去動作は消去動作のために選択されたメモリセルが第1の消去動作により全て消去されなければ、非正常に完了したものと判断される。バルク電圧発生器は、最初の消去動作時にローカルワードラインとバルクとの間の電圧差が15Vとなるように第1バルク電圧を発生させ、新たな消去動作が実施されるごとに第1バルク電圧を0.5V〜1Vの範囲内で1次関数、2次関数または指数関数的に増加させる。
【００１７】
一方、メモリセルに格納されたデータを読み出すための頁バッファ、及び頁バッファに格納されたデータをデータ入出力バッファとバルク電圧発生器に出力するためのY-デコーダをさらに含む。バルク電圧発生器はY-デコーダから出力されたデータにより第2の消去動作を実施するために第2バルク電圧を生成する。
【００１８】
本発明の第3実施例によるフラッシュメモリ装置は、ローカルドレインセレクトライン、ローカルソースセレクトライン、及び多数のメモリセルが連結されたローカルワードラインをそれぞれ含むメモリセルブロックと、ブロック選択信号によりローカルワードラインをグローバルワードラインとそれぞれ連結するためのブロック選択部と、消去動作時にグローバルワードラインに正電位の消去電圧を印加し、消去されないメモリセルが存在すれば、消去動作の再実施のために消去電圧のレベルを下げてグローバルワードラインに印加するための第1のバイアス電圧発生器、及び消去動作時にメモリセルのバルクにバルク電圧を印加し、消去されないメモリセルが存在すれば、消去動作の再実施のためにバルク電圧のレベルを高めてバルクに印加するためのバルク電圧発生器を含む。
【００１９】
上記において、第1のバイアス電圧発生器とバルク電圧発生器は、最初の消去動作時にローカルワードラインとバルクとの間の電圧差が15Vとなるように消去電圧及びバルク電圧をそれぞれ発生させ、消去動作を再実施する時はローカルワードラインとバルクとの間の電圧差が15Vより高くなるように消去電圧のレベルを減少させながらバルク電圧を増加させる。第1のバイアス電圧発生器は、消去電圧を0.1V〜0.5Vの単位で1次関数的に減少させるか、または2次関数的に減少させるか、または指数関数的に減少させ、バルク電圧発生器はバルク電圧を0.5V〜1Vの単位で1次関数的に増加させたり2次関数的に増加させるか、または指数関数的に増加させる。
【００２０】
一方、メモリセルに格納されたデータを読み出すための頁バッファ、及び頁バッファに格納されたデータをデータ入出力バッファ、バルク電圧発生器及び第1のバイアス電圧発生器に出力するためのY-デコーダをさらに含む。第1のバイアス電圧発生器及びバルク電圧発生器は、Y-デコーダから出力されたデータのうち、消去されない状態を示すデータが検出されれば、消去動作を再実施するために、それぞれ消去電圧のレベルを下げ、バルク電圧のレベルを高める。
【００２１】
ロウアドレス信号をデコーディングしてブロック選択信号を高電圧発生部に出力するX-デコーダをさらに含むことができる。また、ローカルドレインセレクトライン及びローカルソースセレクトラインに、プログラム、リード及び消去動作のいずれか一つの動作により所定の動作電圧を印加するための第2のバイアス電圧発生器をさらに含むことができる。
【００２２】
第1のバイアス電圧発生器は、リード命令に応答してリード動作に必要なリード電圧を発生する第1のポンプ回路と、プログラム命令に応答してプログラム動作に必要なプログラム電圧を発生する第2のポンプ回路と、消去命令に応答して消去電圧を発生し、Y-デコーダから出力されたデータのうち、消去されない状態を示すデータが検出されれば、消去電圧のレベルを下げて出力する第3のポンプ回路、及び動作命令信号に応答してリード電圧またはプログラム電圧または消去電圧を選択し、その選択された電圧をグローバルワードラインにそれぞれ出力するバイアス電圧選択部を含む。バイアス電圧選択部は、動作命令信号に基づいて選択信号を発生する選択信号発生器、及びグローバルワードラインにそれぞれ連結され、選択信号に応答してリード電圧、プログラム電圧、及び消去電圧のうちの一つを対応するグローバルワードラインにそれぞれ出力する選択回路を含む。
【００２３】
本発明の第1実施例によるフラッシュメモリ装置の消去動作制御方法は、ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、消去命令により正電位の消去電圧をグローバルワードラインに印加してメモリセルのバルクに消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、消去動作が正常になされたかを判断する検証段階、及び消去動作が正常になされない場合、ローカルワードラインとバルクの電圧差がさらに大きくなるように消去電圧のレベルを下げて消去動作を再実施する段階を含む。
【００２４】
上記において、検証段階及び消去動作の再実施の段階は、消去電圧を所定のレベルだけ下げながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理することができる。
【００２５】
本発明の第2実施例によるフラッシュメモリ装置の消去動作制御方法は、ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、消去命令により正電位の消去電圧をグローバルワードラインに印加し、メモリセルのバルクに消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、消去動作が正常になされたかを判断する検証段階、及び消去動作が正常になされない場合、ローカルワードラインとバルクの電圧差がさらに大きくなるようにバルク電圧のレベルを高めて消去動作を再実施する段階を含む。
【００２６】
上記において、検証段階及び消去動作の再実施の段階は、バルク電圧を所定のレベルだけ高くしながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理することができる。
【００２７】
本発明の第3実施例によるフラッシュメモリ装置の消去動作制御方法は、ブロック選択信号により選択されたブロックのローカルワードラインとグローバルワードラインをそれぞれ電気的に連結する段階と、消去命令により正電位の消去電圧をグローバルワードラインに印加してメモリセルのバルクに消去電圧より高いバルク電圧を印加して消去動作を実施する段階と、消去動作が正常になされたかを判断する検証段階、及び消去動作が正常になされない場合、ローカルワードラインとバルクの電圧差がさらに大きくなるように消去電圧及びバルク電圧のレベルを同時に調節して消去動作を再実施する段階を含む。
【００２８】
上記において、検証段階及び消去動作の再実施の段階は、消去電圧のレベルを所定のレベルだけ低くしてバルク電圧を所定のレベルだけ高くしながら所定の回数だけ繰り返し、所定の回数まで消去動作が正常になされなければ、該当ブロックをインバリッドブロックで処理することができる。
【００２９】
また、ローカルワードライン及びバルクとの間の電圧差が最小限15V以上になるように消去電圧及びバルク電圧のレベルを設定することが望ましい。
【００３０】
消去電圧は、ローカルワードライン及びバルクとの間の電圧差が最小限15V以上になる範囲で電圧差が増加するように0.1V〜0.5Vの単位で低くなることができ、指数関数的に低くなることもできる。
【００３１】
バルク電圧は、ローカルワードライン及びバルクとの間の電圧差が最小限15V以上になる範囲で電圧差が増加するように0.5V〜1Vの単位で高くなることができ、指数関数的に高くなることもできる。
【発明の効果】
【００３２】
上述した本発明は、次のような効果を得ることができる。
【００３３】
第１に、消去動作時にグローバルワードラインに0Vでなく0Vより高い電圧が印加されるため、グローバルワードラインとローカルワードラインの間に接続されたスイッチング素子で漏洩電流が発生することを防止することができる。従って、消去動作がなされない非選択ブロックのワードラインに誘起された電圧が低くなることを防止し、非選択ブロックでシャローイレース現象が発生することを防止することができる。
【００３４】
第２に、従来は消去動作を実施した後、消去動作が正常になされたかを検証する動作で消去動作が正常になされないメモリセルが存在する場合、該当ブロックをインバリッドブロック(invalid block)で処理して使用しなかった。これにより、データ格納容量が減少した。しかし、本発明では正常になされないメモリセルが存在する場合、ワードラインとバルクとの間の電圧差を増加させて消去動作を再実施するため、インバリッドブロックの発生を最小化してデータ格納能力が減少することを最小化することができる。
【００３５】
第３に、初めからワードラインとバルクとの間の電圧差が高い状態で消去動作を実施すれば、トンネル酸化膜に電子がトラップされ、またはストレスが加えられてメモリセルの電気的特性が低下することがある。しかし、本発明は消去動作のための最小限の電圧差のみで消去動作を実施し、消去動作が失敗する場合、電圧差を増加させて消去動作を再実施するため、トンネル酸化膜に電子がトラップされ、またはストレスが加えられる量を最小化してメモリセルの寿命を増加させることができる。
【００３６】
第４に、本発明は最初の消去動作時に最小限の電圧差で消去動作を実施し、不良が発生する場合、電圧差を増加させて消去動作を再実施することにより、リード／消去動作回数が数十万回以上累積してもパストプログラムやスローイレース現象が発生することを最大限に抑制することができる。
【００３７】
上記の動作を通じて、消去動作の信頼性を向上させ、不良の発生を最小化して素子の寿命を増加させることができる。
【発明を実施するための最良の形態】
【００３８】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示された実施例に限定されるものでなく、互いに異なる多様な形態で具現することができ、本発明の範囲が以下に詳述する実施例により限定されるものではない。単に、本実施例は本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００３９】
図4は、本発明の実施例によるフラッシュメモリ装置のブロック図である。
【００４０】
図4を参考にすれば、フラッシュメモリ装置(100)は、メモリセルアレイ(110)、入力バッファ(120)、制御ロジック回路(130)、高電圧発生器(140)、X-デコーダ(150)、ブロック選択部(160)、頁バッファ(170)、Y-デコーダ(180)、及びデータ入出力バッファ(190)を含む。上記メモリセルアレイ(110)は、それぞれ複数のメモリセル(図示せず)を含むメモリセルブロック(MB1-MBK)(Kは整数)を含む。上記入力バッファ(120)は、コマンド信号(CMD)またはアドレス信号(ADD)を受信して上記制御ロジック回路(130)に出力する。上記制御ロジック回路(130)は、外部制御信号(/WE,/RE,ALE, CLE)に応答して上記コマンド信号(CMD)または上記アドレス信号(ADD)を受信する。上記制御ロジック回路(130)は、上記コマンド信号(CMD)に応答してリード命令(READ)、プログラム命令(PGM)、及び消去命令(ERS)のうちの一つを発生する。また、上記制御ロジック回路(130)は、上記アドレス信号(ADD)に基づいて、ロウアドレス信号(RADD)とカラムアドレス信号(CADD)を発生する。
【００４１】
上記高電圧発生器(140)は、バルク電圧発生器(40)、第2のバイアス電圧発生器(50)、及び第1のバイアス電圧発生器(60)を含む。上記バルク電圧発生器(40)は、上記リード命令(READ)、上記プログラム命令(PGM)及び上記消去命令(ERS)のうちの一つに応答してバルク電圧(VCB)を発生し、上記バルク電圧(VCB)を上記メモリセルのP-ウェルに供給する。さらに詳しくは、上記リード命令(READ)または上記プログラム命令(PGM)に応答して、上記バルク電圧発生器(40)が上記バルク電圧(VCB)を低電圧(例えば、0V)レベルで発生する。また、上記消去命令(ERS)に応答して上記バルク電圧発生器(40)が上記バルク電圧(VCB)を高電圧(例えば、16V〜20V)レベルで発生する。一方、消去動作後は、Y-デコーダ(180)から出力されるデータにより消去動作が正常になされないセルが存在する場合、バルク電圧(VCB)のレベルを調節する。例えば、消去動作が正常になされない場合、バルク電圧(VCB)のレベルを0.5Vまたは1Vの単位で上昇させ、上昇幅は設計により変更され得る。
【００４２】
上記第2のバイアス電圧発生器(50)は、上記リード命令(READ)、上記プログラム命令(PGM)、及び上記消去命令(ERS)のうちの一つに応答してドレインバイアス電圧(VGD)とソースバイアス電圧(VGS)を発生し、上記ドレインバイアス電圧(VGD)をグローバルドレイン選択ライン(GDSL)に供給し、上記ソースバイアス電圧(VGS)をグローバルソース選択ライン(GSSL)に供給する。さらに詳しくは、上記リード命令(READ)に応答して、上記第2のバイアス電圧発生器(50)が上記ドレインバイアス電圧(VGD)と上記ソースバイアス電圧(VGS)を高電圧(例えば、4.5V)レベルで発生する。また、上記プログラム命令(PGM)に応答して、上記第2のバイアス電圧発生器(50)が上記ドレインバイアス電圧(VGD)を内部電圧(VCC,図示せず)レベルで発生し、上記ソースバイアス電圧(VGS)を上記低電圧レベルで発生する。また、上記消去命令(ERS)に応答して、上記第2のバイアス電圧発生器(50)が上記ドレインバイアス電圧(VGD)と上記ソースバイアス電圧(VGS)を上記低電圧レベルで発生する。
【００４３】
上記第1のバイアス電圧発生器(60)は、上記リード命令(READ)、上記プログラム命令(PGM)、及び上記消去命令(ERS)のうちの一つとデコーディング信号(DEC)に応答してワードラインバイアス電圧(VWF1-VWFJ)(Jは整数)またはワードラインバイアス電圧(VWS1-VWSJ)(Jは整数)またはワードラインバイアス電圧(VWT1-VWTJ)(Jは整数)を発生し、グローバルワードライン(GWL1-GWLJ)(Jは整数)に供給する。さらに詳しくは、上記リード命令(READ)に応答して、上記第1のバイアス電圧発生器(60)がワードラインバイアス電圧(VWF1-VWFJ)を発生する。また、上記プログラム命令(PGM)に応答して上記第1のバイアス電圧発生器(60)が上記ワードラインバイアス電圧(VWS1-VWSJ)を発生する。また、上記消去命令(ERS)に応答して上記第1のバイアス電圧発生器(60)が上記ワードラインバイアス電圧(VWT1-VWTJ)を発生する。ここで、第1のバイアス電圧発生器(60)は、消去命令(ERS)入力時に0Vより高い正電圧を発生させ、消去動作後はY-デコーダ(180)から出力されるデータにより消去動作が正常になされないセルが存在する場合、ワードラインバイアス電圧(VWT1-VWTJ)のレベルを調節する。例えば、消去動作が正常になされない場合、ワードラインバイアス電圧(VWT1-VWTJ)のレベルを0.1V〜0.5Vの単位で下げて出力し、下降幅は設計により変更され得る。
【００４４】
上記において、消去動作が正常になされなければ、バルク電圧発生器(40)と第1のバイアス電圧発生器(60)が出力電圧のレベルを調節するが、これは、ワードラインとバルクとの間の電圧差を増加させて消去動作を再実施するためである。ここで、ワードラインとバルクとの間の電圧差が増加するようにバルク電圧発生器(40)と第1のバイアス電圧発生器(60)のいずれか一つのみが出力電圧のレベルを調節することができ、二つが同時に出力電圧のレベルを調節することもできる。より詳しいことは後述する。
【００４５】
上記X-デコーダ(150)は、上記ロウアドレス信号(RADD)をデコーディングして、上記デコーディング信号(DEC)を出力する。上記ブロック選択部(160)は、上記デコーディング信号(DEC)に応答して、上記メモリセルブロック(MB1-MBK)のうちの一つまたは一部を選択し、その選択されたメモリセルブロック(またはメモリセルブロック)のローカルワードライン(WL11-WL1J、図5を参考)を上記グローバルワードライン(GWL1-GWLJ)にそれぞれ連結させる。また、上記ブロック選択部(160)は、上記選択されたメモリセルブロックのドレイン選択ライン(DSL1-DSLKのうちの一つ、図5を参考)を上記グローバルドレイン選択ライン(GDSL)に連結し、上記選択されたメモリセルブロックのソース選択ライン(SSL1-SSLKのうちの一つ、図5を参考)を上記グローバルソース選択ライン(GSSL)に連結する。上記頁バッファ(170)、上記Y-デコーダ(180)、及び上記データ入出力バッファ(190)の構成及び具体的な動作は、本発明の技術分野において通常の知識を有する者であれば理解することができるため、これに対する詳細な説明を省略する。
【００４６】
図5は、図4に示されたメモリセルアレイ、ブロック選択部、第1のバイアス電圧発生器、バルク電圧発生器及びX-デコーダを詳しく示す図面である。
【００４７】
図5を参考にすれば、メモリセルアレイ(110)のメモリセルブロック(MB1)は、メモリセル(M111-M1JT)(J,Tは整数)、ドレイン選択トランジスタ(DST1)、及びソース選択トランジスタ(SST1)を含む。上記メモリセル(M111-M1JT)はビットライン(BL1-BLT)(Tは整数)、ローカルワードライン(WL11-WL1J)(Jは整数)、及び共通ソースライン(CSL1)を共有する。即ち、上記メモリセル(M111-M11T)は、上記ドレイン選択トランジスタ(DST1)を通じて上記ビットライン(BL1-BLT)にそれぞれ連結され、上記メモリセル(M1J1-M1JT)は、上記ソース選択トランジスタ(SST1)を通じて上記共通ソースライン(CSL1)に連結される。また、上記メモリセル(M111-M1JT)のゲートは、上記ローカルワードライン(WL11-WL1J)に連結される。一方、上記ドレイン選択トランジスタ(DST1)のゲートはローカルドレイン選択ライン(DSL1)に連結され、上記ソース選択トランジスタ(SST1)のゲートはローカルソース選択ライン(SSL1)に連結される。
【００４８】
上記メモリセルアレイ(110)のメモリセルブロック(MB2-MBK)の構成は、上記メモリセルブロック(MB1)の構成と類似するため、その詳細な説明は省略する。上記ブロック選択部(160)は、ブロックスイッチ部(161)と複数のスイッチング部(PG1-PGK)(Kは整数)を含む。上記ブロックスイッチ部(161)は、上記X-デコーダ(150)から受信されるデコーディング信号(DEC)に応答してブロック選択信号(BSEL1-BSELK)(Kは整数)を出力する。複数のスイッチング部(PG1-PGK)は、上記メモリセルブロック(MB1-MBK)にそれぞれ一つずつ対応するように配置され、上記ブロック選択信号(BSEL1-BSELK)にそれぞれ応答してイネーブルまたはディセーブルされる。
【００４９】
上記複数のスイッチング部(PG1-PGK)のそれぞれは、複数のスイッチング素子を含む。例えば、上記スイッチング部(PG1)はスイッチング素子(GD1,G11-G1J, GS1)を含む。上記スイッチング部(PG2-PGK)の構成及び具体的な動作は、上記スイッチング部(PG1)と類似するため、上記スイッチング部(PG1)の動作を中心として説明する。望ましくは、上記スイッチング素子(GD1,G11-G1J, GS1)はNMOSトランジスタで具現され得る。以下、上記スイッチング素子(GD1, G11-G1J, GS1)がNMOSトランジスタとして参照される。NMOSトランジスタ(GD1,G11-G1J, GS1)のゲートには、上記ブロック選択信号(BSEL1)が入力される。上記NMOSトランジスタ(GD1)のソースは、グローバルドレイン選択ライン(GDSL)に連結され、そのドレインは上記ローカルドレイン選択ライン(DSL1)に連結される。上記NMOSトランジスタ(G11-G1J)のソースは、グローバルワードライン(GWL1-GWLJ)にそれぞれ連結され、そのドレインは上記ローカルワードライン(WL11-WL1J)にそれぞれ連結される。上記NMOSトランジスタ(GS1)のソースはグローバルソース選択ライン(GSSL)に連結され、そのドレインは上記ローカルソース選択ライン(SSL1)に連結される。上記NMOSトランジスタ(GD1,G11-G1J, GS1)は、上記ブロック選択信号(BSEL1)に応答して同時にターンオンまたはオフされる。さらに詳しくは、上記ブロック選択信号(BSEL1)がイネーブルされる時、上記NMOSトランジスタ(GD1,G11-G1J, GS1)がターンオンされ、上記ブロック選択信号(BSEL1)がディセーブルされる時、上記NMOSトランジスタ(GD1, G11-G1J,GS1)がターンオフされる。上記NMOSトランジスタ(GD1, G11-G1J, GS1)がターンオンされる時、上記グローバルドレイン選択ライン(GDSL)が上記ローカルドレイン選択ライン(DSL1)に、上記グローバルソース選択ライン(GSSL)が上記ローカルソース選択ライン(SSL1)に、及び上記グローバルワードライン(GWL1-GWLJ)が上記ローカルワードライン(WL11-WL1J)にそれぞれ連結される。
【００５０】
第1のバイアス電圧発生器(60)は、第1〜第3のポンプ回路(61, 62, 63)とバイアス電圧選択部(64)を含む。上記第1のポンプ回路(61)は、リード命令(READ)に応答してリード電圧(VRD1,VRD2)を発生する。望ましくは、上記リード電圧(VRD1)は高電圧(例えば、4.5V)レベルを有し、上記リード電圧(VRD2)は低電圧(例えば、0V)レベルを有する。上記メモリセルアレイ(110)のリード動作時、上記リード電圧(VRD1)は選択されていないメモリセル(即ち、読み出されないメモリセル)のゲートが連結されるローカルワードラインに供給され、上記リード電圧(VRD2)は選択されたメモリセル(即ち、読み出されるメモリセル)のゲートが連結されるローカルワードラインに供給される。
【００５１】
上記第2のポンプ回路(62)は、プログラム命令(PGM)に応答してプログラム電圧(VPG, VPS)を発生する。望ましくは、上記プログラム電圧(VPG,VPS)はそれぞれ高電圧レベル(例えば、VPG=18V, VPS=10V)を有する。上記メモリセルアレイ(110)のプログラム動作時、上記プログラム電圧(VPG)はプログラムされるメモリセルのゲートが連結されるローカルワードラインに供給され、上記プログラム(またはパス(pass))電圧(VPS)はプログラムされないメモリセルのゲートが連結されるローカルワードラインに供給される。
【００５２】
また、上記第3のポンプ回路(63)は、消去命令(ERS)に応答して0Vより高いポジティブレベルの消去電圧(VERS)を発生する。即ち、消去動作時に選択されたブロックのワードラインにOVより高いレベルの電圧が印加されるように消去電圧(VERS)を発生する。この時、正電位の消去電圧(VERS)により消去動作がなされるブロックでワードラインとバルクとの間の電圧差が低くなるが、消去電圧(VERS)は消去動作がなされるブロックでワードラインとバルクとの間の電圧差が15V〜20Vになり得る程度のレベルで生成されることが望ましい。一方、消去動作が正常になされたかを判断する動作において、Y-デコーダ(図4の180)から出力されるデータのうち、非消去状態のデータ(例えば、0)が検出(消去動作失敗)されれば、第3のポンプ回路(63)は消去電圧(VERS)のレベルを0.1V〜0.5Vの単位で下げて出力する。この時、下降幅は設計により変更され得る。この時、消去電圧(VERS)を1次または2次関数的に下げることができ、指数関数的に下げることもできる。そうすれは、ワードラインとバルクとの間の電圧差が増加し、増加した電圧差により消去動作が再実施される。
【００５３】
上記バイアス電圧選択部(64)は、上記X-デコーダ(150)から受信されるデコーディング信号(DEC)に応答して上記リード電圧(VRD1,VRD2)を選択し、ワードラインバイアス電圧(VWF1-VWFJ)として上記グローバルワードライン(GWL1-GWLJ)にそれぞれ出力するか、または上記プログラム電圧(VPG,VPS)を選択してワードラインバイアス電圧(VWS1-VWSJ)(Jは整数)として上記グローバルワードライン(GWL1-GWLJ)にそれぞれ出力するか、または上記消去電圧(VERS)を選択してワードラインバイアス電圧(VWT1-VWTJ)として上記グローバルワードライン(GWL1-GWLJ)にそれぞれ出力する。上記第1〜第3のポンプ回路(61,62, 63)の具体的な構成及び動作説明は、本技術分野において通常の知識を有する者であれば理解することができるため、省略する。
【００５４】
バルク電圧発生器(40)は、消去命令(ERS)に応答して消去動作時にメモリセル(M111-M1JT)(J,Tは整数)が形成されたバルク(例えば、P-ウェル)に印加する高電圧のバルク電圧(VCB)を生成する。この時、バルク電圧(VCB)は消去動作がなされるブロックでワードラインとバルクとの間の電圧差が15V〜20Vになり得る程度のレベルで生成される。一方、消去動作が正常になされたかを判断する動作においてY-デコーダ(図4の180)から出力されるデータのうち、非消去状態のデータ(例えば、0)が検出(消去動作失敗)されれば、バルク電圧発生器(40)は、バルク電圧(VCB)のレベルを0.5V〜1Vの単位で上げて出力する。この時、上昇幅は設計により変更されることもできる。例えば、バルク電圧(VCB)を1次または2次関数的に上げることができ、指数関数的に上げることもできる。そうすれば、ワードラインとバルクとの間の電圧差が増加し、増加した電圧差により消去動作が再実施される。そうすれは、ワードラインとバルクとの間の電圧差が増加し、増加した電圧差により消去動作が再実施される。
【００５５】
上記のように、グローバルワードラインに正電圧を印加した状態で消去動作を実施し、消去動作が正常になされなければ、ワードラインとバルクとの間の電圧差が増加するように第3のポンプ回路(63)及びバルク電圧発生器(40)のいずれか一つまたはこれらモードの出力電圧を調節して消去動作を再実施する。この時、ワードラインとバルクとの間の電圧差が最小15Vでそれ以上になるように第3のポンプ回路(63)またはバルク電圧発生器(40)の出力電圧を調節する。
【００５６】
図6は、図5に示されたメモリセル、パスゲート、バルク電圧発生器及びバイアス電圧選択部を詳しく示す図面である。
【００５７】
図6を参考にすれば、バイアス電圧選択部(64)は、選択信号発生器(65)と選択回路(S1-SJ)(Jは整数)を含む。上記選択信号発生器(65)は、デコーディング信号(DEC)に基づいて選択信号(SL1-SLJ)を発生する。上記選択回路(S1-SJ)は、グローバルワードライン(GWL1-GWLJ)にそれぞれ連結されるスイッチ(SW11-SW15、・・・、SWJ1-SWJ5)をそれぞれ含む。上記選択回路(S1-SJ)は、リード電圧(VRD1,VRD2)、プログラム電圧(VPG, VPS)、及び消去電圧(VERS)をそれぞれ受信し、上記選択信号(SL1-SLJ)に応答してワードラインバイアス電圧(VWF1-VWFJまたはVWS1-VWSJまたはVWT1-VWTJ)を上記グローバルワードライン(GWL1-GWLJ)にそれぞれ出力する。これをさらに詳しく説明すれば、例えば、上記選択回路(S1)の上記スイッチ(SW11-SW15)は、上記リード電圧(VRD1,VRD2)、上記プログラム電圧(VPG, VPS)、及び消去電圧(VERS)と、上記グローバルワードライン(GWL1)の間にそれぞれ連結される。上記スイッチ(SW11-SW15)は、上記選択信号(SL1)のビット(B1-B5)のロジック値によりそれぞれオンまたはオフされる。ここで、上記スイッチ(SW11-SW15)がNMOSトランジスタで具現された場合、上記ビット(B1-B5)のロジック値が1である時、上記スイッチ(SW11-SW15)がオンされる。また、ビット(B1-B5)のロジック値が0である時、スイッチ(SW11-SW15)がオフされる。
【００５８】
例えば、上記スイッチ(SW11, SW12)のうち一つがオンされる時、上記リード電圧(VRD1, VRD2)のうちの一つが上記ワードラインバイアス電圧(VWF1)として上記グローバルワードライン(GWL1)に入力される。また、上記スイッチ(SW13,SW14)のうちの一つがオンされる時、上記プログラム電圧(VPG, VPS)のうちの一つが上記ワードラインバイアス電圧(VWS1)として上記グローバルワードライン(GWL1)に入力される。また、上記スイッチ(SW15)がオンされる時、上記消去電圧(VERS)が上記ワードラインバイアス電圧(VWT1)として上記グローバルワードライン(GWL1)に入力される。この時、上記選択信号発生器(65)がビット(B1-B5)のうちの一つのロジック値を1と、残りのビットのロジック値を0と発生するため、上記スイッチ(SW11-SW15)のうちの一つがオンされ、残りはオフされる。その結果、上記リード電圧(VRD1,VRD2)、上記プログラム電圧(VPG, VPS)、及び上記消去電圧(VERS)のうちの一つが上記グローバルワードライン(GWL1)に印加される。上記選択回路(S2-SJ)の構成及び具体的な動作は、上述した選択回路(S1)と類似する。
【００５９】
図6では、上記選択回路(S1-SJ)が5個のスイッチをそれぞれ含むものと示されているが、上記選択回路(S1-SJ)がワードラインバイアス電圧(VWF1-VWFJまたはVWS1-VWSJまたはVWT1-VWTJ)をそれぞれ出力する限り、上記選択回路(S1-SJ)の構成は多様に変更され得る。
【００６０】
図6では、図面の簡略化のために、グローバルワードライン(GWL1, GWLJ)に連結されるNMOSトランジスタ(G11,GK1, G1J, GKJ)、ローカルワードライン(WL11, WL1J, WLK1, WLKJ)、及びメモリセル(M111, M11T, M1J1,M1JT, MK11, MK1T, MKJ1, MKJT)のみが示される。上記ローカルワードライン(WL11)には上記メモリセル(M111-M11T)のゲートが連結され、上記ローカルワードライン(WL1J)には上記メモリセル(M1J1-M1JT)のゲートが連結される。また、上記ローカルワードライン(WLK1)には上記メモリセル(MK11-MK1T)のゲートが連結され、上記ローカルワードライン(WLKJ)には上記メモリセル(MKJ1-MKJT)のゲートが連結される。上記NMOSトランジスタ(G11)のソースとドレインは、上記グローバルワードライン(GWL1)と上記ローカルワードライン(WL11)にそれぞれ連結され、上記NMOSトランジスタ(GK1)のソースとドレインは上記グローバルワードライン(GWL1)と上記ローカルワードライン(WLK1)にそれぞれ連結される。また、上記NMOSトランジスタ(G1J)のソースとドレインは上記グローバルワードライン(GWLJ)と上記ローカルワードライン(WL1J)にそれぞれ連結され、上記NMOSトランジスタ(GKJ)のソースとドレインは上記グローバルワードライン(GWLJ)と上記ローカルワードライン(WLKJ)にそれぞれ連結される。
【００６１】
図7は、本発明の実施例によるフラッシュメモリ装置の消去動作制御方法を説明するためのフローチャートである。
【００６２】
図7を参照すれば、消去電圧(VWTJ)が正電位を有し、バルク電圧(VCB)との差が15Vになるように消去電圧(VWTJ)及びバルク電圧(VCB)のレベルを設定する(S701)。消去電圧(VWTJ)及びバルク電圧(VCB)が設定されれば、ブロック選択信号(BLKWL)により選択されたブロックの全てのフラッシュメモリセルに対して消去電圧(VWTJ)及びバルク電圧(VCB)を用いて消去動作を実施する(S702)。消去動作が終了すれば、消去動作が正常になされたかを検証する(S703)。消去検証結果に応じて、全てのフラッシュメモリセルが消去され、消去動作が正常になされれば消去動作は終了する。しかし、消去されないフラッシュメモリセルが存在するようになれば、消去電圧(VWTJ)及びバルク電圧(VCB)を再設定して消去動作を再実施する。これをより詳しく説明すれば、次の通りである。
【００６３】
まず、消去動作の実施回数を増加させる(S704)。そして、消去動作の実施回数が設定回数より小さいかを判断する(S705)。消去動作回数が設定回数より小さい場合、消去電圧(VWTJ)またはバルク電圧(VCB)のレベルを変更する(S706)。この時、消去電圧(VWTJ)及びバルク電圧(VCB)の差が15Vより次第に大きくなるように、これら電圧を変更する。消去電圧(VWTJ)及びバルク電圧(VCB)のレベルを変更する具体的な方法は、後述する。消去電圧(VWTJ)及びバルク電圧(VCB)の変更が完了すれば、変更された電圧を用いて消去動作を実施する(S702)。消去動作が完了すれば、上記で陳述した各段階(S703〜S705)を再実施する。
【００６４】
一方、消去動作回数が設定回数になるまで消去動作が正常になされなければ、該当ブロックはインバリッドブロックで処理する(S707)。
【００６５】
図4〜図6を参考にして、図7で説明したフラッシュメモリ装置(100)の消去動作をさらに詳しく説明する。まず、制御ロジック回路(130)が外部制御信号(/WE,/RE,ALE, CLE)とコマンド信号(CMD)に応答して消去命令(ERS)を発生し、アドレス信号(ADD)に基づいてロウアドレス信号(RADD)を発生する。上記消去命令(ERS)に応答して高電圧発生器(140)のバルク電圧発生器(40)がバルク電圧(VCB)を高電圧(例えば、17V)レベルで発生し、メモリセルブロック(MB1-MBK)が形成されたバルク(P-ウェル)に供給する。また、上記高電圧発生器(140)の第2のバイアス電圧発生器(50)が上記消去命令(ERS)に応答してドレインバイアス電圧(VGD)と上記ソースバイアス電圧(VGS)を低電圧(例えば、0V)レベルで発生する。従って、上記ドレインバイアス電圧(VGD)がグローバルドレイン選択ライン(GDSL)に供給され、上記ソースバイアス電圧(VGS)がグローバルソース選択ライン(GSSL)に供給される。一方、X-デコーダ(150)は上記ロウアドレス信号(RADD)をデコーディングし、デコーディング信号(DEC)を出力する。上記高電圧発生器(140)の第1のバイアス電圧発生器(60)は上記消去命令(ERS)と上記デコーディング信号(DEC)に応答し、上記ワードラインバイアス電圧(VWT1-VWTJ)を発生して、グローバルワードライン(GWL1-GWLJ)にそれぞれ供給する。さらに詳しくは、上記第1のバイアス電圧発生器(60)の第3のポンプ回路(63)が上記消去命令(ERS)に応答してポジティブ値を有する消去電圧(VERS)を発生する。例えば、上記消去電圧(VERS)は、消去動作時にメモリセルのP-ウェルに供給されるバルク電圧(VCB)より小さく、ポジティブ値を有する。望ましくは、消去動作時にメモリセルのP-ウェルに供給されるバルク電圧(VCB)と上記消去電圧(VERS)の間の差が15Vより大きいか、または同一に設定され得る。上記第1のバイアス電圧発生器(60)のバイアス電圧選択部(64)は上記デコーディング信号(DEC)に応答し、上記消去電圧(VERS)を選択して、上記ワードラインバイアス電圧(VWT1-VWTJ)として出力する。さらに詳しくは、上記バイアス電圧選択部(64)の選択信号発生器(65)が上記デコーディング信号(DEC)に応答し、選択信号(SL1-SLJ)のビット(B1-B5)の値を全て“00001”と出力する。上記選択信号(SL1-SLJ)にそれぞれ応答し、上記バイアス電圧選択部(64)の選択回路(S1-SJ)のスイッチ(SW15-SWJ5)がターンオンされ、スイッチ(SW11-SWJ1,SW12-SWJ1, SW13-SWJ3, SW14-SWJ4)は全てターンオフされる。従って、上記消去電圧(VERS)が上記スイッチ(SW15-SWJ5)を通じて上記ワードラインバイアス電圧(VWT1-VWTJ)として上記グローバルワードライン(GWL1-GWLJ)にそれぞれ入力される。
【００６６】
また、ブロック選択部(160)は、上記デコーディング信号(DEC)に応答して上記メモリセルブロック(MB1-MBK)のうちの一つを選択し、その選択されたメモリセルブロックのローカルワードラインを上記グローバルワードライン(GWL1-GWLJ)にそれぞれ連結する。例えば、上記メモリセルブロック(MB1)が選択される場合、上記ブロック選択部(160)のブロックスイッチ部(161)は、上記デコーディング信号(DEC)に応答してブロック選択信号(BSEL1)をイネーブルさせ、ブロック選択信号(BSEL2-BSELK)を全てディセーブルさせる。その結果、上記ブロック選択部(160)のスイッチング部(PG1)のみがイネーブルされ、それ以外のスイッチング部(PG2-PGK)は全てディセーブルされる。さらに詳しくは、上記スイッチング部(PG1)のスイッチング素子(GD1,G11-G1J, GS1)が同時にターンオンされ、上記スイッチング部(PG2-PGK)のスイッチング素子(GD2-GDK, G21-2J,・・・,GK1-GKJ,GS2-GSK)が全てターンオフされる。従って、上記メモリセルブロック(MB1)のドレイン選択ライン(DSL1)がグローバルドレイン選択ライン(GDSL)に連結され、ソース選択ライン(SSL1)がグローバルソース選択ライン(GSSL)に連結される。その結果、上記ドレイン選択ライン(DSL1)と上記ソース選択ライン(SSL1)には低電圧レベルのドレインバイアス電圧(VGD)とソースバイアス電圧(VGS)がそれぞれ入力され、ドレイン選択トランジスタ(DST1)とソース選択トランジスタ(SST1)がターンオフされる。従って、上記メモリセルブロック(MB1)のメモリセル(M111-M1JT)のドレインとソースがフローティング状態となる。
【００６７】
また、上記メモリセルブロック(MB1)のローカルワードライン(WL11-WL1J)が上記グローバルワードライン(GWL1-GWLJ)にそれぞれ連結される。その結果、上記グローバルワードライン(GWL1-GWLJ)の上記ワードラインバイアス電圧(VWT1-VWTJ)が上記ローカルワードライン(WL11-WL1J)にそれぞれ伝達される。従って、上記メモリセルブロック(MB1)のメモリセル(M111-M1JT)のゲートとバルクとの間に(例えば、15V以上の)電圧差が発生し、上記電圧差により、上記メモリセル(M111-M1JT)のフローティングゲートから電子が放出され、上記メモリセル(M111-M1JT)の消去動作がなされる。
【００６８】
一方、上記メモリセルブロック(MB2-MBK)のドレイン選択ライン(DSL2-DSLJ)が上記グローバルドレイン選択ライン(GDSL)から分離され、ソース選択ライン(SSL2-SSLJ)も上記グローバルソース選択ライン(GSSL)から分離される。また、上記メモリセルブロック(MB2-MBK)のローカルワードライン(WL21-WL2J,・・・,WLK1-WLKJ)は全て上記グローバルワードライン(GWL1-GWLJ)から分離される。従って、上記ローカルワードライン(WL21-WL2J,・・・,WLK1-WLKJ)は、上記メモリセルブロック(MB2-MBK)のメモリセルに印加される高電圧(例えば、20V)レベルのバルク電圧(VCB)によりブースティングされる。その結果、上記ローカルワードライン(WL21-WL2J,・・・,WLK1-WLKJ)に上記バルク電圧(VCB)に近いブースティング電圧(VBST)が発生する。ここで、上記メモリセルブロック(MB2-MBK)のローカルワードライン(WL21-WL2J,・・・,WLK1-WLKJ)と上記グローバルワードライン(GWL1-GWLJ)の間に連結されたNMOSトランジスタ(G21-G2J,・・・,GK1-GKJ)の動作を図8a及び図8bを参考にしてさらに詳しく説明する。図8a及び図8bでは上記NMOSトランジスタ(GK1)の断面図とそのエネルギー電位が示される。上記NMOSトランジスタ(G21-G2J,・・・,GK2-GKJ)の動作は、上記NMOSトランジスタ(GK1)と類似するため、その詳細な動作説明は省略する。
【００６９】
図8aでは、上記メモリセルブロック(MBK)のローカルワードライン(WLK1)に連結されたスイッチング素子であるNMOSトランジスタ(GK1)の断面図が示されている。上記NMOSトランジスタ(GK1)のソース(72)にポジティブ値を有する上記ワードラインバイアス電圧(VWT1)が入力され、そのゲート(74)にはロウ(例えば、0V)レベルのブロック選択信号(BSELK)が入力される。また、上記NMOSトランジスタ(GK1)のドレイン(73)には上記ブースティング電圧(VBST)が入力される。上記ブロック選択信号(BSELK)がロウレベルであるため、上記NMOSトランジスタ(GK1)はターンオフされる。また、上記ワードラインバイアス電圧(VWT1)がポジティブ値を有するため、図8bに示されたものと同様に、上記ソース(72)領域のエネルギー電位がEv2のように減少する。従って、上記ソース(72)から基板(71)に流入する電子量が減少するようになり、上記ドレイン(73)に連結された上記ローカルワードライン(WLK1)に流入する電子量が減少する。結果的に、上記NMOSトランジスタ(GK1)で発生する漏洩電流が減少し、上記ローカルワードライン(WLK1)が上記ブースティング電圧(VBST)レベルで維持されるため、上記ローカルワードライン(WLK1)に連結されたメモリセルのデータが消去されない。
【００７０】
一方、上述したものと対照的に、上記ソース(72)に0Vの上記ワードラインバイアス電圧(VWT1)が入力される場合、図8bに示されたものと同様に、上記ソース(72)領域のエネルギー電位がEv1に増加する。従って、上記ソース(72)から基板(71)に流入する電子量が増加するようになり、上記NMOSトランジスタ(GK1)の漏洩電流量が増加する。従って、上記NMOSトランジスタ(GK1)の漏洩電流を減らすためには、上記ソース(72)領域のエネルギー電位が減少する必要がある。
【００７１】
上述した条件で消去動作を実施した後には、消去動作が進行されたブロックの全てのメモリセルが正常に消去されたかを確認する。これは、頁バッファ(170)からY-デコーダ(180)を通じて出力されるデータで確認することができる。例えば、全てのワードラインに0Vを印加した状態でストリング単位でリード動作を実施した後、Y-デコーダ(180)を通じて出力されたデータが‘1’の場合には消去動作が正常になされたと判断し、‘0’のデータが出力されれば、消去動作が正常になされないメモリセルが存在すると判断することができる。従来は、後者の場合のように不良セルが存在する場合、該当ブロックをインバリッドブロックで処理して使用せず、それによりデータ格納容量が減少した。しかし、本発明ではワードラインとバルクとの間の電圧差を増加させて消去動作を再実施し、これにより、インバリッドブロックの発生を最小化する。このように電圧差を調節して消去動作が再実施される過程をより詳しく説明すれば、次の通りである。
【００７２】
図9a〜図9cは、図5において消去動作時にグローバルワードライン(GWL)とバルク(PWELL)に電圧を印加する第1実施例を説明するための波形図である。図10a〜図10cは、図5において消去動作時にグローバルワードライン(GWL)とバルク(PWELL)に電圧を印加する第2実施例を説明するための波形図である。
【００７３】
図9aを参照すれば、グローバルワードライン(GWL)にポジティブ値を有する所定レベルの消去電圧(VWTJ)を印加し、バルク(PWELL)には消去電圧(VWTJ)より15Vまたはそれ以上に高いバルク電圧(VCB)を印加した後、消去動作を実施する。消去動作が完了すれば、消去検証動作を通じてY-デコーダ(180)を通じて出力されるデータを検出して消去動作が正常になされないメモリセルが存在するかを判断する。Y-デコーダ(180)を通じて出力されるデータは、消去電圧(VWTJ)を生成する第1のバイアス電圧発生器(60)とバルク電圧発生器(40)にそれぞれ入力される。
【００７４】
消去動作がなされないメモリセルが存在すれば、第1のバイアス電圧発生器(60)は消去電圧(VWTJ)のレベルを下げてグローバルワードライン(GWL)に印加する。これにより、グローバルワードライン(GWL)とバルク(PWELL)の間の電圧差は増加する。このように電圧差が増加した状態で消去動作を再実施する。そして、再び消去動作が正常になされないメモリセルが存在するかを判断し、消去動作がなされないメモリセルがまた存在すれば、第1のバイアス電圧発生器(60)は電圧差がさらに増加するように消去電圧(VWTJ)のレベルを0.1V〜0.5Vの単位で下げてグローバルワードライン(GWL)に印加する。このような消去方式をISPE(IncrementalStepping Pulse Erase)方式とし、ISPE方式で電圧差を増加させて消去動作を再実施する。消去動作を再実施する過程で全てのメモリセルが正常に消去されれば消去動作は中止される。しかし、消去動作を一定回数以上反復実施しても不良メモリセルが存在すれば、該当ブロックはインバリッドブロックで処理する。この時、消去動作を再実施する回数は設計事項によって変更可能である。
【００７５】
上記では、消去動作を再実施する時にグローバルワードライン(GWL)に印加される消去電圧(VWTJ)のレベルを下げてワードラインとバルクとの間の電圧差を増加させたが、図9bのようにバルク電圧発生器(40)がバルク電圧(VCB)のレベルを0.5V〜1Vの単位で上昇させてワードラインとバルクとの間の電圧差を増加させることができる。それだけでなく、図9cのように、第1のバイアス電圧発生器(60)が消去電圧(VWTJ)を下げながら、バルク電圧発生器(40)がバルク電圧(VCB)を同時に上昇させてワードラインとバルクとの間の電圧差を増加させることができる。
【００７６】
上記では、消去電圧(VWTJ)を1次関数的に下げるか、またはバルク電圧(VCB)を1次関数的に上昇させる。しかし、図10a〜図10cで示されたように、消去電圧(VWTJ)を指数関数的に下げるか、またはバルク電圧(VCB)を指数関数的に上昇させることができる。それだけでなく、消去電圧(VWTJ)を2次関数的に下げるか、またはバルク電圧(VCB)を2次関数的に上昇させることができる。
【００７７】
上記の方法を通じて、本願発明はインバリッドブロックの発生を最小化すると共に、消去動作がなされない非選択ブロックでシャローイレース現象によりしきい値電圧が低くなるか、または消去動作の反復実施によりパストプログラムやスローイレース現象が発生することを抑制することができる。
【００７８】
図11は、消去動作時に非選択のブロックのしきい値電圧の変化を比較するための特性グラフである。
【００７９】
図11を参照すれば、従来はスイッチング素子(図5のG1J; Jは整数)で漏洩電流が発生するため、非選択ブロックで消去動作を妨害するためにワードラインに誘起された電圧が次第に低くなり、消去動作がなされるシャローイレース現象が発生した。これにより、非選択ブロックでメモリセルのしきい値電圧が低くなる問題が発生した。しかし、本願発明ではスイッチング素子(図5のG1J;Jは整数)で漏洩電流が発生することを防止するために、グローバルワードラインに正電位の消去電圧を印加した状態で消去動作を実施するため、非選択ブロックでシャローイレース現象がほとんど発生しない。その結果として、しきい値電圧の変化量を最小化することができる。
【００８０】
図12は、本発明において消去動作回数によるスローイレース特性及びパストプログラム特性を示す特性グラフである。
【００８１】
図12を参照すれば、第1の消去動作でワードラインとバルクとの間の電圧差を消去動作が正常になされる程度に維持し、消去動作が正常になされなければ、電圧差を次第に増加させて消去動作を再実施することにより、消去動作回数が数十万回累積しても、パストプログラム現象とスローイレース現象は略0.5V以内で発生する。図2に示された従来のパストプログラム現象とスローイレース現象が最小2Vより高く発生した点を勘案すれば、本願発明ではパストプログラム現象やスローイレース現象がほとんど発生しないことが分かる。
【図面の簡単な説明】
【００８２】
【図１】従来のフラッシュメモリ装置の消去動作を説明するためのメモリセルとパスゲートの回路図である。
【図２】従来技術において消去動作回数によるスローイレース特性及びパストプログラム特性を示す特性グラフである。
【図３】従来技術において消去電圧のレベルにスローイレース特性及びパストプログラム特性を示す特性グラフである。
【図４】本発明の実施例によるフラッシュメモリ装置のブロック図である。
【図５】図4に示されたメモリセルアレイ、ブロック選択部、第1のバイアス電圧発生器、バルク電圧発生器及びX-デコーダを詳細に示す図面である。
【図６】図5に示されたメモリセル、スイッチング素子、バルク電圧発生器及びバイアス電圧選択部を詳細に示す図面である。
【図７】本発明の実施例によるフラッシュメモリ装置の消去動作制御方法を説明するためのフローチャートである。
【図８】（ａ）は図6に示されたスイッチング素子の一例を示す断面図であり、（ｂ）は図6に示されたスイッチング素子においてワードラインのバイアス電圧の変化によるエネルギー電位の変化を示す図面である。
【図９】図5において消去動作時にグローバルワードラインとP-ウェルに電圧を印加する第1実施例を説明するための波形図である。
【図１０】図5において消去動作時にグローバルワードラインとP-ウェルに電圧を印加する第2実施例を説明するための波形図である。
【図１１】消去動作時に非選択のブロックのしきい値電圧の変化を比較するための特性グラフである。
【図１２】本発明において消去動作回数によるスローイレース特性及びパストプログラム特性を示す特性グラフである。
【符号の説明】
【００８３】
100 :フラッシュメモリ装置
110 :メモリセルアレイ
120 :入力バッファ  
130 :制御ロジック回路
140 :高電圧発生器 
150 : X-デコーダ
160 :ブロック選択部  
170 :頁バッファ
180 : Y-デコーダ  
190 :データ入出力バッファ
40 :バルク電圧発生器 
50 :第2のバイアス電圧発生器
60 :第1のバイアス電圧発生器
【図１】
2008117504.tif 000003
【図２】
2008117504.tif 000004
【図３】
2008117504.tif 000005
【図４】
2008117504.tif 000006
【図５】
2008117504.tif 000007
【図６】
2008117504.tif 000008
【図７】
2008117504.tif 000009
【図８】
2008117504.tif 000010
【図９】
2008117504.tif 000011
【図１０】
2008117504.tif 000012
【図１１】
2008117504.tif 000013
【図１２】
2008117504.tif 000014