(57)【要約】【課題】本発明は、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。【解決手段】本発明は、デジタル信号のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）の２つのクロックとを用いるパルス幅変調装置において、デジタル信号をＮで除算した余りの値（１１３）と商の値（１１４）を利用してパルス幅変調信号のパルス前縁およびパルス後縁を特定するものである。これにより従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。【選択図】図１
2008301017.tif 000002
【特許請求の範囲】
【請求項１】
クロックを用いてデジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するデジタル方式パルス幅変調装置であって、
デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、
前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、
前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、
前記デジタル信号（１０７）の値をＮで除算して、商の値（１１３）と余りの値（１１４）に分離する除算回路手段（１１）と、
前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、
前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、
前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられたことを特徴とするデジタル方式パルス幅変調装置。
【請求項２】
前記前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）とを加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を減算し、該減算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートし、
前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものである請求項１に記載のパルス幅変調装置。
【請求項３】
前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートし、
前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートするものである請求項１に記載のパルス幅変調装置。
【請求項４】
前記クロックＡ（１００）とクロックＢ（１０１）におけるＮの値が２又は１０の累乗である請求項１ないし請求項３のいずれかに記載のデジタル方式パルス幅変調装置。
【請求項５】
前記クロックＡ（１００）とクロックＢ（１０１）におけるＭの値が２以上の整数である請求項１ないし請求項４のいずれかに記載のデジタル方式パルス幅変調装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に搭載し、Ｄ／Ａ変換器のひとつとして利用されるデジタル方式のパルス幅変調装置に関するものである。
【背景技術】
【０００２】
従来、サンプリングクロックに同期してデジタル信号を受信し、デジタル信号の値に応じてパルス幅変調信号を生成する様々なデジタル方式パルス幅変調装置が知られている（例えば特許文献１参照）。
【０００３】
図２は、デジタル方式パルス幅変調装置の一例を示すものである。この装置は、所定の周波数のクロック（１００）が供給され、クロック（１００）によるカウント信号（１０５）を生成するカウンタ（２）と、該カウンタ信号（１０５）とデジタルデータ（１０７）を用いてパルスの前縁と後縁を決定してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成部（４ｂ）とが設けられている。
【０００４】
例えば、周波数Ｎのクロック（１００）が供給され、カウンタ（２）からは該クロック（１００）によるカウント信号（１０５）を生成する。そして、パルス幅変調信号生成部（４ｂ）は、例えばデジタルデータが１６ビットで構成され、該デジタルデータの値が「１０２３」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「１０２２」の立ち上がり時点として、デューティ１００％のパルス幅変調信号を出力する。また、デジタルデータの値が「５１２」の場合にはパルス前縁をカウント信号「０」の立ち上がり時点とし、パルス後縁をカウント信号「５１１」の立ち上がり時点として、デューティ５０％のパルス幅変調信号を出力する。もとより、これらパルス前縁及び後縁の特定は一定のルールに則って行われるものであり、ルールが異なればパルスの前縁および後縁の位置も当然変化し得るものである。
【０００５】
【特許文献１】特開２００３−１０３８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来のデジタル方式パルス幅変調装置では、以下の問題がある。
【０００７】
第１に、サンプリング周波数が高くなると、サンプリング周期内におけるクロック数が少なくなり、それに伴ってカウンタのＭＡＸ値も低下する。その結果、制御できるパルス幅変調の階調数が低下する。
【０００８】
第２に、パルス幅変調の分解能は、使用するクロック周期までしか高められない。従って、パルス幅変調の分解能を高めるためには、使用するクロックの周波数を高くしなければならないが、カウンタと比較器が動作可能な上限周波数は、半導体の微細化プロセスの進展に依存する。この最新の微細化プロセスを利用するには、開発コストと開発期間の負担が重くなる。
【０００９】
本発明は、上記問題に鑑みてなされたものであって、高い周波数のクロックを使用することなくパルス幅変調の分解能を高めることができるデジタル方式パルス幅変調装置の提供を課題とする。
【課題を解決するための手段】
【００１０】
本発明は、上記課題を解決するために、デジタル信号のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡと、デジタル信号のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢの２つのクロックとを用いるパルス幅変調装置において、デジタル信号をＮで除算した余りの値と商の値を利用してパルス幅変調信号のパルス前縁およびパルス後縁を特定するものである。
【００１１】
すなわち、本発明は、クロックを用いてデジタル信号（１０７）の値に応じたパルス幅変調信号（１１０）を生成するデジタル方式パルス幅変調装置であって、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）が供給され、前記クロックＡ（１００）と前記クロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生する同期検出手段（１）と、前記同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成する第１のカウンタ手段（２）と、前記同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成する第２のカウンタ手段（３）と、前記デジタル信号（１０７）の値をＮで除算して、商の値（１１３）と余りの値（１１４）に分離する除算回路手段（１１）と、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成する前縁制御信号生成手段（４）と、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成する後縁制御信号生成手段（５）と、前記前縁制御信号生成手段（４）により生成された前縁制御信号（１０８）と、前記後縁制御信号生成手段（５）により生成された後縁制御信号（１０９）とを合成してパルス幅変調信号（１１０）を生成するパルス幅変調信号生成手段（６）とが設けられたことを特徴とする。
【００１２】
このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁およびパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。なお、Ｎ、Ｍの値は１以上の整数である。
【００１３】
また、前記前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）とを加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を減算し、該減算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートし、前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートするものが挙げられる。なお、前記前縁制御信号生成手段（４）における最終の減算値はさらに１以上の整数値を減算するものも含まれる。
【００１４】
また、前縁制御信号生成手段（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートし、前記後縁制御信号生成手段（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路手段（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートするものが挙げられる。なお、前記前縁制御信号生成手段（５）における最終の加算値はさらに１以上の整数値を加算するものも含まれる。
【００１５】
また、前記クロックＡ（１００）とクロックＢ（１０１）におけるＮの値が２又は１０の累乗であるのが好ましい。
また、前記クロックＡ（１００）とクロックＢ（１０１）におけるＭの値が２以上の整数であるのが好ましい。
【発明の効果】
【００１６】
本発明によれば、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。
【００１７】
請求項２または請求項３に係る発明によれば、パルス幅変調信号のパルス前縁およびパルス後縁の位置を特定するための前縁制御信号および後縁制御信号をより一層簡単かつ確実に生成することができる。
【００１８】
請求項４に係る発明によれば、設計しやすい装置を提供することができる。特にＮを２の累乗にした場合、除算回路手段は上位ビットと下位ビットを分離するだけでよく、除算回路手段が極めて簡略化することができる。
【００１９】
請求項５に係る発明によれば、デジタル信号のサンプリングクロック周期内において、（Ｎ＋１）個のクロックＡのクロック群とＮ個のクロックＢのクロック群がそれぞれ２個以上できるので、パルス幅変調信号のパルス前縁およびパルス後縁を特定し得る範囲が広くなり、種々の幅のパルス幅変調信号をより一層簡単に生成することができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
次に本発明の一実施形態に係るデジタル方式パルス幅変調装置（以下、本装置という）について図１〜図７を参照しつつ説明する。
【００２１】
図１は、本装置の基本構成を示す機能ブロック図である。
【００２２】
本装置は、デジタル信号（１０７）のサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数を有するクロックＡ（１００）と、デジタル信号（１０７）のサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数を有するクロックＢ（１０１）の２つのクロックとを用いるパルス幅変調装置において、デジタル信号（１０７）をＮで除算した商の値（１１３）と余りの値（１１４）を利用してパルス幅変調信号（１１０）のパルス前縁およびパルス後縁を特定するものである。
【００２３】
前記クロックＡ（１００）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛（Ｎ＋１）×Ｍ｝倍の周波数のクロックとなされている。また、前記クロックＢ（１０１）は、図示略のクロック生成装置により生成され、デジタル信号（１０７）におけるサンプリングクロックの｛Ｎ×Ｍ｝倍の周波数のクロックとなされている。
なお、前記デジタル信号（１０７）は、例えば１６ビットのデジタルデータである。また、前記クロックＡ（１００）およびクロックＢ（１０１）におけるＮの値は、１以上の整数であり、２または１０の累乗であるのが好ましい。さらに、前記クロックＡ（１００）とクロックＢ（１０１）におけるＭの値が２以上の整数であるのが好ましい。  
【００２４】
本装置には同期検出部（１）が設けられている。この同期検出部（１）は、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものである。すなわち、同期検出部（１）には動作イネーブル信号（１０２）が入力されるようになっており、該動作イネーブル信号（１０２）がアサートされていると、クロックＡ（１００）とクロックＢ（１０１）の立ち上がりエッジの位置が前後に逆転したことを検出して、後述のカウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）とを生成する。
【００２５】
この同期検出部（１）の具体的構成の一例について図３および図４を用いて説明する。  動作イネーブル信号（１０２）がアサートされていると、クロック（１００）をＤ入力、クロック（１０１）をクロック入力としたＤＥＦが、それぞれのクロック（１００）（１０１）の立ち上がりエッジ位置が前後に逆転したことを検出してＱ出力（３００）を０から１に変化させる。内部信号（３００）をクロック（１００）およびクロック（１０１）を用いてシフトレジスタに送り、安定した同じ段数のところで立ち上がりを検出して、カウンタ（２）用の同期信号（１０３）とカウンタ（３）用の同期信号（１０４）を生成する。
【００２６】
なお、同期検出部（１）は、上記構成に限定されるものではなく、クロックＡ（１００）とクロックＢ（１０１）の同期タイミングを検出して２つの同期信号（１０３）（１０４）を発生するものであれば、どのような回路構成のものであってもよい。
【００２７】
前記同期検出部（１）の出力側には第１のカウンタ（２）と第２のカウンタ（３）が並列して設けられている。カウンタ（２）は、同期信号（１０３）で初期化する機能を有し、クロックＡ（１００）によるカウント信号（１０５）を生成するものであり、カウント値が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環する。一方、カウンタ（３）は、同期信号（１０４）で初期化する機能を有し、クロックＢ（１０１）によるカウント信号（１０６）を生成するものであり、カウント値が０〜｛Ｎ×Ｍ−１｝の間で循環する。
【００２８】
図５は、クロック信号（１００）（１０１）、同期信号（１０３）（１０４）およびカウント信号（１０５）（１０６）の関係を示す図である。
【００２９】
前記クロックＡ（１００）とクロックＢ（１０１）が供給されており、クロックＡ（１００）とクロックＢ（１０１）に応じてカウンタ（２）（３）からカウント信号（１０５）（１０６）が生成されている。そして、クロック信号（１００）とクロック信号（１０１）と立ち上がりエッジが前後に逆転した場合、同期検出部（１）により２つの同期信号（１０３）（１０４）が生成され、それら同期信号（１０３）（１０４）によりカウンタ（２）（３）が初期化される。そして、カウンタ（２）によってクロック信号Ａ（１００）によるカウント信号（１０５）が０〜｛（Ｎ＋１）×Ｍ−１｝の間で循環しながら生成される。また、カウンタ（３）によってクロック信号Ｂ（１０１）によるカウント信号（１０６）が０〜｛Ｎ×Ｍ−１｝の間で循環しながら生成される。
【００３０】
このときクロックＡ（１００）とクロックＢ（１０１）とは周波数比（Ｎ＋１）：Ｎであるため、クロックＡ（１００）とクロックＢ（１０１）の位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。例えば、始点Ｓでは両クロックＡ、Ｂの位相差は０／Ｎ、中央付近では両クロックＡ、Ｂの位相差は（Ｎ／２）／Ｎ、終点付近では両クロックＡ、Ｂの位相差は（Ｎ−１）／Ｎとなる。なお、カウンタ（２）とカウンタ（３）が同期化されているので、カウンタ（３）の値が特定されると、その値におけるクロックＢ（１０１）の立ち上がりエッジとその直前にあるクロックＡ（１００）の立ち上がりエッジとの位相差が特定できる。
【００３１】
また、本装置には除算回路部（１１）が設けられている。この除算回路部（１１）は、デジタル信号（１０７）が入力されるようになっており、前記デジタル信号（１０７）の値をＮで除算して商の値（１１３）と余りの値（１１４）に分離し、それら商の値（１１３）と余りの値（１１４）を後述の前縁制御信号生成部（４）および後縁制御信号生成部（５）に出力する。
【００３２】
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）を減算し、この減算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。
【００３３】
前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値と、前記除算回路手段（１１）により得られた余りの値（１１４）を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。
【００３４】
前記前縁制御信号生成部（４）および前記前縁制御信号生成部（５）によるパルス変調信号（１１０）のパルス前縁及び後縁の特定の具体例について図６を参照しつつ説明する。なお、本実施形態では、Ｎ＝３６、Ｍ＝５１としている。
【００３５】
＜デジタル信号の値が「０」の場合＞
例えば、デジタル信号（１０７）が「０」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝０とに分離する。
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝０を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ１である。
【００３６】
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝０を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ１である。
【００３７】
なお、前記前縁制御信号生成部（４）において最終の減算値にさらに１を減算するのは、デジタル信号（１０７）の最小値「０」の場合でも、一定以上のパルス幅を有するパルス幅変調信号（１１０）を生成するためである。もとより、最終の減算値から１を減算しないものとしてもよいし、あるいは最終の減算値から２以上の整数値を減算するものとしてもよい。
＜デジタル信号の値が「１」の場合＞
例えば、デジタル信号（１０７）が「１」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝１とに分離する。
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝１を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ２である。
【００３８】
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝１を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ２である。
【００３９】
＜デジタル信号の値が「３５」の場合＞
例えば、デジタル信号（１０７）が「３５」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝３５とに分離する。
【００４０】
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝（３７×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝３５を加算したあと、前記除算回路手段（１１）により得られた商の値（１１３）＝０を減算し、この減算値−１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図６に示すパルスＺ３である。
【００４１】
一方、前記後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝（３６×５０−１）と、前記除算回路手段（１１）により得られた余りの値（１１４）＝３５を加算して、この加算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０６）の始点でアサートする。このように生成された後縁制御信号（１０９）は図６に示すパルスＫ３である。
【００４２】
なお、デジタル信号の値が「３６」「６５４８４」「６５５１９」についても、上述と同様にして前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と、後縁制御信号（１０９）のパルスＫ４、Ｋ５、Ｋ６とがそれぞれ生成される。
【００４３】
前記前縁制御信号生成部（４）と後縁制御信号生成部（５）の出力側には、パルス幅変調信号生成部（６）が設けられている。このパルス幅変調信号生成部（６）は、前縁制御信号生成部（４）により生成された前縁制御信号（１０８）と、後縁制御信号生成部（５）により生成された後縁制御信号（１０９）とをＡＮＤ合成してパルス幅変調信号（１１０）を生成するものである。
【００４４】
例えば、図６に示すように、前縁制御信号（１０８）のパルスＺ１と後縁制御信号（１０９）のＫ１をＡＮＤ合成してパルス幅変調信号Ｐ１を生成する。また、前縁制御信号（１０８）のＺ２と後縁制御信号（１０９）のＫ２をＡＮＤ合成してパルス幅変調信号Ｐ２を生成する。また、前縁制御信号（１０８）のパルスＺ３と後縁制御信号（１０９）のＫ３をＡＮＤ合成してパルス幅変調信号Ｐ３を生成する。その他の前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と後縁制御信号（１０９）のＫ４、Ｋ５、Ｋ６についても、それぞれＡＮＤ合成してパルス幅変調信号Ｐ４、Ｐ５、Ｐ６を生成する。
【００４５】
このように、クロックＡ（１００）とクロックＢ（１０１）の周波数比が（Ｎ＋１）：Ｎであるため、両クロックＡ、Ｂの位相差はクロックＡ（１００）の（Ｎ＋１）周期で循環し、（クロックＡの１周期）／Ｎを単位とするＮステップの位相差が順に出現する。したがって、前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路手段（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁およびパルス後縁の位置を特定することによって、（クロックＡの１周期）／Ｎのパルス幅を単位とするパルス幅変調信号を生成することができる。このため、従来の装置に比べてＮ倍の分解能を実現することができ、従来と同じ周波数のクロックを用いてもＮ倍高い分解能を有する高性能な装置を提供できる。
【００４６】
（実施形態２）
次に本発明の他の実施形態について図７および図８を参照しつつ説明する。
【００４７】
図７は、他の実施形態に係る本装置の基本構成を示す回路図である。
【００４８】
図７において、前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値から前記除算回路部（１１）により得られた余りの値（１１４）を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートする。
【００４９】
同じく図７において、後制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値から前記除算回路部（１１）により得られた余りの値（１１４）を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）を加算し、この加算値とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。
なお、同期検出部（１）、第１のカウンタ（２）、第２のカウンタ（３）、除算回路手段（１１）などについては、図１に示すものと同一であるので、同一の符号を付してその説明を省略する。
【００５０】
前記前縁制御信号生成部（４）および前記前縁制御信号生成部（５）によるパルス変調信号（１１０）のパルス前縁及び後縁の特定の具体例について図８を参照しつつ説明する。なお、本実施形態では、Ｎ＝３６、Ｍ＝５１としている。
【００５１】
＜デジタル信号が「０」の場合＞
例えば、デジタル信号（１０７）が「０」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝０とに分離する。
【００５２】
前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝０を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０６）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ１である。
【００５３】
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝０を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１＝３６とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ１である。
【００５４】
なお、前記後縁制御信号生成部（５）において最終の加算値にさらに１を加算するのはデジタル信号（１０７）の最小値「０」の場合でも、一定以上のパルス幅を有するパルス幅変調信号（１１０）を生成するためである。もとより、最終の加算値から１を加算しないものとしてもよいし、あるいは最終の加算値から２以上の整数値を加算するものとしてもよい。
【００５５】
＜デジタル信号が「１」の場合＞
例えば、デジタル信号（１０７）が「１」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝１とに分離する。
【００５６】
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝１を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ２である。
【００５７】
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝１を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ２である。
【００５８】
＜デジタル信号が「３５」の場合＞
例えば、デジタル信号（１０７）が「３５」の場合、除算回路部（１１）はデジタル信号（１０７）をＮ＝３６で除算し、商の値（１１３）＝０と余りの値（１１４）＝３５とに分離する。
【００５９】
前記前縁制御信号生成部（４）は、デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０６）の値＝３５から前記除算回路部（１１）により得られた余りの値（１１４）＝３５を減算し、この減算値とカウント信号（１０６）の一致したクロックＢ（１０１）の立ち上がりエッジでパルス前縁の前縁制御信号（１０８）をアサートし、カウント信号（１０５）の終点でネゲートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＺ３である。
【００６０】
一方、後縁制御信号生成部（５）は、前記デジタル信号（１０７）のサンプリングクロック周期内においてクロックＡ（１００）とクロックＢ（１０１）のある同期時点のカウント信号（１０５）の値＝３６から前記除算回路部（１１）により得られた余りの値（１１４）＝３５を減算したあと、前記除算回路部（１１）により得られた商の値（１１３）＝０を加算し、この加算値＋１とカウント信号（１０５）の一致したクロックＡ（１００）の立ち上がりエッジでパルス後縁の後縁制御信号（１０９）をネゲートし、カウント信号（１０５）の始点でアサートする。このように生成された前縁制御信号（１０８）は図８に示すパルスＫ３である。
【００６１】
なお、デジタル信号の値が「３６」「６５４８４」「６５５１９」についても、上述と同様にして前縁制御信号（１０８）のパルスＺ４、Ｚ５、Ｚ６と、後縁制御信号（１０９）のパルスＫ４、Ｋ５、Ｋ６とがそれぞれ生成される。
【００６２】
あとは実施形態と同様にして、パルス幅変調信号生成部（６）は、前縁制御信号生成部（４）により生成された前縁制御信号（１０８）Ｚ１、Ｚ２、・・・、Ｚ６と、後縁制御信号生成部（５）により生成された後縁制御信号（１０９）Ｋ１、Ｋ２、・・・、Ｋ６とをＡＮＤ合成してパルス幅変調信号（１１０）Ｐ１、Ｐ２、・・・、Ｐ６を生成する。
【００６３】
なお、前縁制御信号生成部（４）および前記後縁制御信号生成部（５）は上述のもの限定されるものではない。要は、前縁制御信号生成部（４）は前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路部（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス前縁の位置を特定するための前縁制御信号（１０８）を生成するものであればよい。また、前記後縁制御信号生成部（５）は前記クロックＡ（１００）によるカウント信号（１０５）またはクロックＢ（１０１）による前記カウント信号（１０６）と、前記除算回路部（１１）により得られた商の値（１１３）および／または余りの値（１１４）とを用いて、パルス幅変調信号（１１０）のパルス後縁の位置を特定するための後縁制御信号（１０９）を生成するものであればよい。
【図面の簡単な説明】
【００６４】
【図１】本装置の基本構成を示す回路図である。
【図２】従来のパルス幅変調装置の機能ブロック図である。
【図３】同期検出部の回路構成の一例を示す図である。
【図４】図３の回路の動作を示す図である。
【図５】クロック信号、同期信号およびカウント信号の関係を示す図である。
【図６】図１の本装置の回路の動作を示す図である。
【図７】他の実施形態に係る本装置の基本構成を示す回路図である。
【図８】図７の本装置の回路の動作を示す図である。
【符号の説明】
【００６５】
１・・・同期検出部
２・・・第１のカウンタ
３・・・第２のカウンタ
４・・・前縁制御信号生成部
５・・・後縁制御信号生成部
６・・・パルス幅変調信号生成部
１１・・・除算回路部
１００・・・クロックＡ
１０１・・・クロックＢ
１０２・・・イネーブル信号
１０３、１０４・・・同期信号
１０５、１０６・・・カウント信号
１０７・・・デジタル信号
１０８・・・前縁制御信号
１０９・・・後縁制御信号
１１０・・・パルス幅変調信号
１１３・・・商の値
１１４・・・余りの値
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008301017.tif 000007
【図６】
2008301017.tif 000008
【図７】
2008301017.tif 000009
【図８】
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