(57)【要約】【課題】ボンディングオプションパッドに対する入力部の消費電流を低減しかつこのボンディングオプションパッドに接続される回路の誤動作を防止する。【解決手段】パッド（１１）に対して電源投入時にこのパッドを所定電圧に駆動する第１トランジスタを（２０ｇ）を設けるとともに、パッド電位をインバータ（２０ｂ）およびトランジスタ（２０ｅ）のハーフラッチでラッチする。【選択図】図８
2008288581.tif 000002
【特許請求の範囲】
【請求項１】
パッド、
電源投入時、前記パッドを第１の論理レベルの電圧レベルに設定するための第１のトランジスタ、
前記パッド上の電位の論理を反転するためのインバータ、および
前記第１のトランジスタと並列に設けられかつ前記インバータの出力信号を制御電極ノードに受ける第２のトランジスタを備え、
前記インバータの出力信号により内部回路の動作モードが設定される、半導体集積回路。
【請求項２】
前記パッドと前記インバータの入力部との間に介挿され、その制御電極ノードに固定電位を受ける転送ゲートをさらに備える、請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体集積回路に関し、特に、封止されるパッケージの型式または用いられる動作モードに応じてパッドの電位が異なるボンディングオプションピン（またはパッド）を有する半導体集積回路に関する。より特定的には、この発明は、このような半導体集積回路におけるボンディングオプションピンに対応して設けられる入力回路の構成に関する。
【背景技術】
【０００２】
半導体集積回路が高集積化されかつ高機能化されるにつれて、入出力される信号の数も多くなり、応じて外部と信号の授受を行なうためのピン端子の数も多くなる。ピン数を多くするために、パッドの周辺すべてにピン端子を配置するＦＰ（フラットパッケージ）が用いられる。図１１（Ａ）は、ＱＦＰ（クワッド・フラット・パッケージ）の上面図であり、図１１（Ｂ）は、このＱＦＰパッケージの前面図であり、図１１（Ｃ）は、ＱＦＰパッケージの右側面図である。
【０００３】
この図１１（Ａ）に示すように、ＱＦＰパッケージは、矩形形状を有し、その４辺にピン端子Ｐが配置される。このＱＦＰパッケージの長辺方向の長さは、たとえば２０±０．１ｍｍであり、短辺方向の長さは、１４±０．１ｍｍである。外部ピン端子Ｐの長さは、約２．０ｍｍである。図１１（Ａ）においては、この長辺および短辺すべてに沿ってピン端子Ｐが配置される。長辺方向においては、ピン番号♯１〜♯３０および♯５１〜♯８０のピン端子が対向して配置され、短辺においては、ピン番号♯３１〜５０および♯８１〜♯１００のピン端子が対向して配置される。
【０００４】
図１１（Ｂ）および（Ｃ）に示すように、これらのピン端子Ｐはガルウイング形状（Ｌ字形状）を有しており、パッケージの側面中央部からピン端子が取出され、Ｌ字形状の先端の平坦部は、このＱＦＰパッケージの底部とほぼ同じ高さである。
【０００５】
図１１（Ｄ）に、図１１（Ｂ）に示す部分３０Ｂの拡大図を示す。この図１１（Ｄ）においては、封止樹脂で構成されるパッケージＰＫの側面から、ピン端子Ｐが取出され、ガルウイング形状にその形状が整形される。このピン端子Ｐの底部（平坦部分）は、パッケージＰＫの底部とその高さの差が極めて小さく、したがって、このＱＦＰの高さは、約１．６ｍｍと十分低くされる。このピン端子Ｐの平坦部分においてプリント配線基板の配線とはんだ付けされる。このＱＦＰは、表面実装型パッケージとして広く用いられている。
【０００６】
このＱＦＰは、ピン端子ピッチが、たとえば０．６５ｍｍである。しかしながら、さらにピン端子の数が多くなると、ピン端子ピッチ（ピン端子間の間隔）が小さくなる。ピン端子（リード端子）は、細く変形しやすいため、プリント配線基板への実装時、取扱いによっては、ピン端子が変形し、正常にプリント配線基板にはんだ付けできなくなる可能性がある（ピン端子の位置ずれまたはピン端子間短絡または破損）。ピン端子数の増加に対応するために、その端子間ピッチを低減することなく、多くの端子を配置するボール・グリッド・アレイ型（ＢＧＡ）パッケージ（半田ボール面状配置型パッケージ）が用いられてきている。
【０００７】
図１２（Ａ）は、ボールグリッドアレイ型パッケージの上面図であり、図１２（Ｂ）は、このボールグリッドアレイ型パッケージの右側面図であり、図１２（Ｃ）は、ボールグリッドアレイ型パッケージの裏面図である。
【０００８】
図１２（Ａ）に示すように、ボールグリッドアレイ型パッケージは、その上面においては、基板ＢＡＳ上に、モールド樹脂ＭＲが形成され、このモールド樹脂ＭＲにより半導体集積回路が封止される。図１２（Ｂ）に示すように、この基板ＢＡＳの裏面に、半田ボールＳＢが整列して配置される。
【０００９】
この半田ボールＳＢは、図１２（Ｃ）に示すように、基板ＢＡＳの裏面に行列状に整列して配置される。図１２（Ｃ）においては、第１列から第９列および第Ａ行から第Ｕ行からなるマトリックスに整列して配置される半田ボールＳＢを一例として示す。
【００１０】
このＢＧＡ（ボールグリッドアレイ型）パッケージの場合、半田ボールＳＢの直径は、約０．７６ｍｍであり、半田ボールＳＢ間のピッチは、約１．２７ｍｍである。半田ボールＳＢの高さは約０．６０ｍｍである。パッケージの高さは、半田ボールを含めて２．０６ｍｍ程度である。モールド樹脂の形状は、長辺方向が約１９．５０ｍｍであり、短辺が約１２．００ｍｍである。
【００１１】
ＢＧＡパッケージの場合、基板ＢＡＳの裏面に形成された半田ボールＳＢが、プリント配線基板上に形成された半田パッドに電気的に接続される。
【００１２】
このＢＧＡパッケージの場合、半田ボールＳＢが、ＱＦＰパッケージのピン端子に対応し、したがって端子ピッチは、ＢＧＡパッケージの場合、ＱＦＰパッケージよりも広くすることができる。したがって限られた面積内に数多くのピン端子を配置することができ、パッケージ面積を低減することができる。また、半田ボールＳＢは、ボード実装時においては、硬いボールであり、接触による変形が生じる可能性は小さい。このＢＧＡパッケージにおいては、半田ボールＳＢが、プリント配線基板に形成される半田パッドに電気的に接続される（リフローはんだ付け）ため、リード端子（ピン端子）のインダクタンスが小さい。
【００１３】
しかし、このＢＧＡパッケージは、リフローはんだ付け時におけるリフロー加熱により吸湿された水分が膨張し、基板またはモールド樹脂などと半導体集積回路チップが剥離するまたはモールド樹脂および／または基板がクラックするなどの現象が生じる。また、ＢＧＡパッケージの場合、端子ピッチを小さくし過ぎる場合、プリント配線基板の配線総数が増え、実装基板のコストが増大する。また、両面プリント配線基板がこのＢＧＡパッケージにおいては用いられているため、基板の反りにより、パッケージにおける端子の高さのばらつきが生じ、半田ボールの接触性に差が生じるなどの欠点がある。
【００１４】
したがって、これらのＱＦＰパッケージおよびＢＧＡパッケージ両者の特徴を生かして、１つの半導体集積回路装置は、用途に応じてそのパッケージが使い分けられている。
【００１５】
今、半導体集積回路の一例として、シンクロナス・バースト・ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）を例にとって考える。このシンクロナス・バーストＳＲＡＭは、外部からのクロック信号に従って、所定のバースト長のデータを連続的に書込／読出を行なうことができる。
【００１６】
図１３は、従来のシンクロナス・バーストＳＲＡＭの全体の構成を概略的に示す図である。図１３において、シンクロナス・バーストＳＲＡＭ１００は、行列状に配列される複数のスタティック型メモリセルを有するメモリアレイ１０２と、外部からのクロック信号ＣＬＫに同期してアドレス信号ＡＤを取込むアドレスレジスタ１０４と、アドレスレジスタ１０４からのアドレス信号の最下位２ビットを取込み、所定のシーケンスで順次変化させて出力するバーストカウンタ１０６と、アドレスアドバンス／ＡＤＶ、アドレスステータスプロセッサ／ＡＤＳＰおよびアドレスステータスコントローラ／ＡＤＳＣをクロック信号ＣＬＫに同期して取込み、これらの信号の状態に従ってアドレスレジスタ１０４およびバーストカウンタ１０６の動作を制御するアドレス制御回路１０８を含む。
【００１７】
アドレス制御回路１０８は、クロック信号ＣＬＫの立上がりエッジでアドレスアドバンス／ＡＤＶがＬレベルのときには、バーストカウンタ１０６にカウント動作を行なわせる。アドレス制御回路１０８は、クロック信号ＣＬＫの立上がりエッジでアドレスステータスプロセッサ／ＡＤＳＰおよびアドレスステータスコントローラ／ＡＤＳＣの一方がＬレベルのとき、アドレスレジスタ１０４に外部からのアドレス信号ＡＤを取込ませかつバーストカウンタ１０６にバースト動作を停止させてアドレスレジスタ１０４からの下位２ビットアドレス信号を取込ませる。
【００１８】
バーストカウンタ１０６が、取込んだアドレス信号ビットを変化させるシーケンスは、バーストモードコントロールＭＯＤＥにより決定される。このバーストモードコントロールＭＯＤＥにより、バーストカウンタ１０６は、取込んだアドレスを順次１ずつ増分させるリニアバースト動作を行なうかまたは所定のシーケンスで、上位ビットおよび下位ビットを順次変化させるインタリーブドバースト動作を行なう。このシンクロナス・バーストＳＲＡＭにおいては、アドレスアドバンス／ＡＤＶがクロック信号ＣＬＫの立上がりエッジにおいてＬレベルのときには、バーストカウンタ１０６はカウント動作を行ない、そのアドレス信号を変化させる。したがって、外部からアドレス信号ＡＤを各クロックサイクルに与えることなく内部でアドレス信号が生成されてメモリアレイ１０２のメモリセルがアドレス指定される。
【００１９】
シンクロナス・バーストＳＲＡＭ１００は、さらに、クロック信号ＣＬＫに同期してライトイネーブルコントロール／ＷＥおよびチップセレクトコントロール／ＣＳを取込み、書込動作に必要な制御をクロック信号ＣＬＫに同期して行なう書込制御回路１１０と、書込制御回路１１０の制御の下に、データ書込時、外部からのデータＤ（ＤＱ）をクロック信号ＣＬＫに同期して取込む入力レジスタ１１２と、書込制御回路１１０の制御の下に入力レジスタ１１２から与えられたデータをメモリアレイ１０２のアドレス指定されたメモリセルへ書込む書込回路１１４を含む。この書込制御回路１１０は、また出力イネーブル／ＯＥにより、書込動作を停止させる。
【００２０】
ライトイネーブルコントロール／ＷＥは、バイト単位でのデータ書込を許可するためのマスタバイトライト／ＭＢＷ、全ビット（たとえば３２ビット）のメモリセルに対し同時に書込を行なうためのグローバルライト／ＧＷ、およびバイト単位でのデータ書込を制御するためのバイトライト／ＢＷ１、／ＢＷ２、／ＢＷ３、および／ＢＷ４を含む。データ書込時においては、バイト単位でデータ書込の制御（マスク）を行なうことができ、入力レジスタ１１２も、したがって、この書込制御回路１１０の制御の下に、内部書込データのバイト単位での転送を行なう。
【００２１】
シンクロナス・バーストＳＲＡＭ１００は、さらに、出力イネーブル／ＯＥと書込制御回路１１０の出力信号とに従って出力制御信号を生成する出力制御回路１１８と、メモリアレイ１０２の選択メモリセルのデータを読出してラッチする出力レジスタ１１６と、出力制御回路１１８の制御の下に、この出力レジスタ１１６のラッチデータを順次外部へ出力する出力バッファ１２０を含む。
【００２２】
書込制御回路１１０は、出力イネーブル／ＯＥが活性状態のＬレベルとなると、次のサイクルで書込制御動作を停止し、出力制御回路１１８をイネーブルする。出力制御回路１１８は、このイネーブル状態において出力イネーブル／ＯＥに従って出力バッファ１２０を、出力ハイインピーダンス状態から出力低インピーダンス状態として、出力レジスタ１１６からの読出データを順次外部へ出力する。出力レジスタ１１６は、フォロースルー／ＦＴに従って、クロック信号ＣＬＫに従ってパイプライン的に読出データを出力バッファ１２０へ伝達するかまたはノンパイプライン的にクロック信号ＣＬＫを無視してメモリアレイ１０２から読出されたデータをそのまま出力バッファ１２０へ転送する。スヌーズモードコントロールＺＺが各回路へ与えられており、活性化時各回路の動作を停止させて消費電流を低減する。
【００２３】
このシンクロナス・バーストＳＲＡＭ１００は、また、電源電圧ＶＤＤおよびＶＳＳを内部回路の動作電源電圧として受け、また電圧ＶＤＤＱおよびＶＳＳＱを入出力バッファ回路の動作電源電圧として受ける。入出力バッファ回路用の電源電圧ＶＤＤＱおよびＶＳＳＱを、内部回路動作用の電源電圧ＶＤＤおよびＶＳＳと別々に設けることにより、入出力バッファ動作時において電源電圧ＶＤＤＱおよびＶＳＳＱが変動しても、その電源電圧の変動（電源バンプ）が内部回路動作に対し悪影響を及ぼすのを防止する。また、入出力回路を安定に動作させる。また電圧ＶＤＤＱは、約１．８Ｖであり、一方、電圧ＶＤＤは約３．３Ｖであり、ボード上を高速で信号を伝達する。
【００２４】
このようなシンクロナス・バーストＳＲＡＭにおいても、このシンクロナス・バーストＳＲＡＭを使用してシステムまたは電子機器を構築するユーザの要求に合わせて、パッケージとしては、フラットパッケージの代表であるＱＦＰパッケージおよび、ＢＧＡパッケージに代表されるような、パッケージの裏面にアレイ状に半田ボールが接着された半田ボール面状配置型パッケージに封止される場合とがある。これらのＱＦＰパッケージおよびＢＧＡパッケージいずれも利用可能なように、ＪＥＤＥＣ（ジョイント・エレクトロン・デバイス・エンジニアリング・カウンシル）において両パッケージに対するピン配置が提案されている。
【００２５】
図１４は、ＱＦＰパッケージにおける各ピン端子に対する信号の割当を示す図である。図１４においては、３２Ｋ・３６ビットシンクロナス・バーストＳＲＡＭのピン配置を示す。図１４において、ピン番号１から３０のピン端子が配列される部分においては、データ入出力ビットＤＱ、フォロースルーコントロールＦＴ♯（／ＦＴ）、電源電圧Ｖｄｄｑ、Ｖｓｓｑ、Ｖｄｄ、およびＶｓｓが割当てられる。データビットを受けるピン端子の間に電源電圧を受けるピン端子が配置されているのは、これらのデータ入出力バッファ回路に安定に電源電圧を供給するためである。ピン番号１４のピン端子には、フォロースルーコントロールＦＴ♯（／ＦＴ）が与えられる。
【００２６】
ピン番号３１からピン番号５０のピン端子においては、バーストカウンタのカウントシーケンスを設定するバーストモードコントロールＬＢＯ♯（ＭＯＤＥ）とアドレス信号ＡＤ（ＳＡ，ＳＡ１，ＳＡ０）が割当てられる。
【００２７】
ピン番号５１からピン番号８０のピン端子に対しては、データＤＱおよび電源電圧Ｖｄｄｑ、Ｖｓｓｑ、Ｖｄｄ、およびＶｓｓが割当てられる。これらのピン番号５１からピン番号８０のピン端子に割当てられる信号の割当は、対向して配置されるピン番号１からピン番号３０のピン端子に割当てられる信号と同じ態様である。ピン番号６４のピン端子には、スヌーズモードコントロールＺＺが与えられる。このスヌーズモードコントロールＺＺは、内部回路動作をすべて停止させることにより、消費電流を大幅に低減する。図１３に示すバーストＳＲＡＭの構成においては、各回路にスヌーズモードコントロールＺＺが与えられており、その出力信号レベルが固定される。
【００２８】
ピン番号８１からピン番号１００のピン端子には、アドレス信号ＡＤおよび各制御信号が割当てられる。信号ＳＥ１♯、ＳＥ２およびＳＥ３♯は、チップセレクト／ＣＳであり、信号ＳＢＷｄ♯、ＳＢＷｃ♯、ＳＢＷｂ♯、ＳＢＷａ♯、ＳＧＷ♯、ＳＢＷＥ♯は、ライトイネーブルコントロール／ＷＥであり、信号Ｇ♯は、出力イネーブル／ＯＥに対応する。信号ＣＫは、クロック信号ＣＬＫに対応する。
【００２９】
信号ＳＡＣ♯は、アドレスステータスコントロール／ＡＤＳＣに対応し、信号ＳＡＰ♯は、アドレスステータスプロセッサ／ＡＤＳＰに対応し、信号ＳＡＤＶ♯は、アドレスアドバンスコントロール／ＡＤＶに対応する。
【００３０】
パッケージの両側にデータ入出力ピンを配置し、アドレス信号ＡＤおよび制御信号を、対向する辺に配置することにより、メモリアレイの構成を対称的とし、内部レイアウトを簡略することを図る。
【００３１】
図１５は、ＢＧＡパッケージにおける半田ボール（バンプ）への信号の割当を示す図である。図１５において、このＢＧＡパッケージにおいては、１７行（Ａ行〜Ｕ行）・７列に半田ボール（バンプ）が配置され、それぞれに信号が割当てられる。第１列には、データおよび電源電圧が割当てられ、第２列には、アドレスおよびデータが割当てられ、第３列には、制御信号および電源電圧およびアドレス信号ビットが割当てられ、第４列には、制御信号および電源電圧が割当てられ、第５列においても制御信号およびアドレス信号ビットが割当てられ、第６列において、データおよびアドレス信号が割当てられ、第７列においてデータビットおよび電源電圧が割当てられる。各信号の名称（符号）は図１４に示すものと同じである。
【００３２】
なお、図１４および図１５において符号ＮＣは、「接続なし」を意味し、このピン端子にはボード実装時においても、配線接続が行なわれないことを示す。
【００３３】
図１５に示す割当において、第Ｕ行において、信号ＴＭＳ、ＴＤＩ、ＴＣＫ、ＴＤＯおよびＴＲＳＴが割当てられている。これらは、バウンダリースキャンテスト回路において用いられる制御信号、テストクロック信号およびテストデータ信号である。以下、このバウンダリースキャンテストおよびこれらの信号／データがＢＧＡパッケージにおいて割当てられている理由について説明する。
【００３４】
図１６は、バウンダリースキャン設計に従ってテスト設計されたチップにより構成されるボードの構成を概略的に示す図である。図１６においては、ボード（プリント配線基板）１５０上に、複数（図１６においては４つ）の半導体チップ１５２ａ、１５２ｂ、１５２ｃおよび１５２ｄが配置される。これらのチップ１５２ａ〜１５２ｄは、同じ論理機能を実現する半導体集積回路装置であってもよく、また半導体記憶装置などの同じ機能を実現する半導体集積回路であってもよい。チップ１５２（チップ１５２ａ〜１５２ｄを総称的に示す）は、通常動作時において処理すべきまたは処理されたデータを入力または出力するための入出力端子１５４（端子１５４ａ〜１５４ｄを総称的に示す）と、テストデータを伝達する機能を少なくとも有するバウンダリースキャンレジスタ（ＢＳＲ）１５５（バウンダリースキャンレジスタ１５５ａ〜１５５ｄを総称的に示す）と、所望の論理動作を実行する内部論理１５３（内部論理１５３ａ〜１５３ｄを総称的に示し、たとえば図１３に示すシンクロナス・バーストＳＲＡＭがこれに対応する）を含む。
【００３５】
バウンダリースキャンレジスタ１５５は、データ入出力端子（パッド）１５４それぞれに対応して設けられる。すなわち、入出力バッファそれぞれに対応してバウンダリースキャンレジスタ１５５が設けられる。また、バウンダリースキャンレジスタ１５５は、１つのチップにおいてシリアルなデータシフトパスを形成するように直列に接続される。各チップのバウンダリースキャンレジスタは、シフトパス１５６を介してシリアルに接続される。これにより、ボード１５０上において、チップ１５２ａ〜１５２ｄのバウンダリースキャンレジスタ１５５が１つのシリアルテストデータ転送経路を形成する。
【００３６】
チップ１５２ａ〜１５２ｄのそれぞれの入出力端子１５４ａ、１５４ｂ、１５４ｃおよび１５４ｄは、システム信号線１５７を介して相互接続される。このシステム信号線１５７上には、通常動作時において処理すべきまたは処理されたデータ信号が伝搬される。
【００３７】
ボード１５０上には、さらにボード１５０のチップ１５２とボード１５０外部の装置（他のボード上のチップまたはテスト装置等）との間でデータの伝搬を行なうためのボード入出力端子領域（エッジコネクタ）１５８が設けられる。このエッジコネクタ１５８には、ボードレベルでの通常動作時に処理データＳＤを入出力するための入出力端子１５８ａ、１５８ｂおよび１５８ｃと、テストデータＴＤＩを受けるスキャンイン端子１５９と、テストデータＴＤＯを出力するためのスキャンアウト端子１６０を含む。スキャンイン端子１５９へ与えられるテストデータＴＤＩは、チップ１５２ａ〜１５２ｄのそれぞれにおいて形成されたバウンダリースキャンレジスタ１５５からなるスキャンパスを介してシリアルに伝搬される。このスキャンインされたテストデータＴＤＩは、バウンダリースキャンパスを介して順次伝搬されることにより、所望のバウンダリースキャンレジスタ１５５に設定される。
【００３８】
スキャンアウト端子１６０は、ボード１５０上のチップ１５２ａ〜１５２ｄに形成されるバウンダリースキャンレジスタ１５５により形成されるスキャンパスを介して伝達されるテストデータＴＤＯをシリアルに受ける。このテストデータＴＤＯは、任意のバウンダリースキャンレジスタ１５５から読出すことができる。
【００３９】
バウンダリースキャンレジスタ１５５は、各入出力端子１５４に対応して設けられており、与えられたテストデータをシフトするとともに、内部論理１５３からのデータのラッチまたは入出力端子１５４に与えられたデータをラッチする機能をも備える。
【００４０】
このバウンダリースキャンレジスタ１５５のシフト動作を制御するためのクロック信号は、ボード１５０上のチップ１５２ａ〜１５２ｄが動作するシステムクロックと別のテストクロック信号ＴＣＫにより与えられる。また、テストデータの伝搬経路が、システムデータ（メモリの書込／読出データおよび制御信号およびアドレス信号）の伝搬経路とは分離されているため、バウンダリースキャンレジスタ１５５は、内部論理１５３の動作に悪影響を及ぼすことなく内部論理１５３の処理データを取込むことができる。
【００４１】
この図１６に示すように、各チップにバウンダリースキャンレジスタを設け、チップ内のバウンダリースキャンレジスタを各チップ間を介して相互接続してデータ転送経路を形成することにより、ボード１５０のエッジコネクタ１５８から直接、ボード１５０上に設けられた特定のチップ１５２にアクセスすることができる。これにより、高価なインサーキットテスタを用いることなくボード１５０上の所望のチップ１５２をテストすることができる。また、表面実装部品などテストプローブをチップ端子に接触させることが困難なチップの場合であっても、容易にテストを実行することができる。
【００４２】
このようなバウンダリースキャンレジスタを用いるバウンダリースキャンテスト手法としては、内部テスト、外部テスト、およびサンプルモードがある。内部テストにおいては、バウンダリースキャンレジスタへスキャンパスを介して所望のデータをセットして、内部論理を動作させて、この内部論理が正常に動作しているか否かを判定する。外部テストは、チップ間の配線（ボード１５０上の配線であり、システム信号線１５７）をテストする。この外部テストの場合、チップ１５２の出力端子に接続されたバウンダリースキャンレジスタ１５５に対し、接続確認用のテストデータをシフトパス１５６を介して伝搬させて保持させる。この接続確認用テストデータが次いで、対応の出力端子へ与えられる。この出力端子へ与えられたテストデータは、他のチップの入力端子に接続されたバウンダリースキャンレジスタに取込まれる。このバウンダリースキャンレジスタに取込まれたデータがシフトパス１５６へ伝搬され、スキャンアウト端子１６０から出力される。この出力データＴＤＯを観測することにより、チップ間のシステム信号線１５７の配線接続が正常であるか否かが確認される。この外部テストにより、チップ間配線の断線およびチップとボードとの間のはんだ付け不良などに起因するチップ間配線の開放および短絡のテストを行なうことができる。
【００４３】
たとえば、図１６において、チップ１５２ａ、１５２ｂ、１５２ｃおよび１５２ｄにおいて、チップ１５２ｃのバウンダリースキャンレジスタ１５５ｃが出力端子に接続されるバウンダリースキャンレジスタであり、チップ１５２ａのバウンダリースキャンレジスタ１５５ａおよびチップ１５２ｄのバウンダリースキャンレジスタ１５５ｄが入力端子に接続されるバウンダリースキャンレジスタであるとする。この場合、バウンダリースキャンレジスタ１５５ｃに対応する出力端子からの信号は、システム信号線１５７を介してバウンダリースキャンレジスタ１５５ａおよび１５５ｄに対応する入力端子へ与えられる。
【００４４】
このバウンダリースキャンレジスタ１５５ｃとバウンダリースキャンレジスタ１５５ａおよび１５５ｄとの間の接続をテストする動作について簡単に説明する。まず、バウンダリースキャンレジスタ１５５ｃに対し接続確認用のテストデータがシフトパス１５６を介して伝搬され、そこに保持される。このバウンダリースキャンレジスタ１５５ｃに保持された接続確認用のテストデータが、次いで、チップ１５２ｃの対応の出力端子を介してチップ１５２ａおよび１５２ｄのバウンダリースキャンレジスタ１５５ａおよび１５５ｄへそれぞれ伝達されてそこで保持される。
【００４５】
このバウンダリースキャンレジスタ１５５ａおよび１５５ｄに取込まれた接続確認用テストデータは、シフトパス１５６を介してスキャンアウト端子１６０から出力される。このスキャンアウト端子１６０から出力されたデータＴＤＯを観測することにより、チップ１５２ａおよび１５２ｄとチップ１５２ｃとの間の信号線１５７の接続が確認される。この動作は、インタフェースがとられたチップ間の入出力端子に対して実行される。このテストにより、チップ間配線の断線およびチップとボードとの間のはんだ付け不良などに起因するチップ間配線の不良、すなわち開放および短絡のテストを実行することができる。
【００４６】
上述のような、バウンダリースキャンテストについては、ＪＴＡＧ（ジョイント・テスト・アクション・グループ）により、標準規格が提案されている。
【００４７】
ＢＧＡパッケージにおいては、図１２に示すように、半田ボールがパッケージ底部に配列されており半田とプリント配線基板の配線との接合部が見えない。また、ＢＧＡパッケージは表面実装型パッケージであり、インサーキットテスタのピン（プローブ）を当てることができない。ＱＦＰパッケージの場合、図１３（Ａ）に示すように、表面実装型パッケージであっても、ピン端子がプリント配線基板表面に配置されるため、はんだ接合部を目視することができる。したがって、単にリード端子が半田にのっているだけであるという状態であり接合が形成されていない状態において電気的な特性テストを通過した場合においても、はんだ接合部の外観検査により、このような接合不良を見出すことができる。ＢＧＡパッケージの場合、その端子がパッケージの底面にあり、目視による接合部の外観検査を行なうことができなくなるため、上述のようなスキャン設計法に従ったバウンダリースキャンテスト回路を半導体集積回路内に設ける。ＢＧＡパッケージのプリント配線基板上に実装後、このバウンダリースキャンテストを行なって、各配線の短絡／開放を検査し、実装後のメモリシステムの信頼性を確保することを図る。
【発明の開示】
【発明が解決しようとする課題】
【００４８】
上述のように、シンクロナス・バーストＳＲＡＭにおいては、ＢＧＡパッケージへの封止時においては、バウンダリースキャンテストを実行可能状態とする必要があり、一方、ＱＦＰパッケージ封止時においては、バウンダリースキャンテストは必要とされない。同一機能を有するシンクロナス・バーストＳＲＡＭを、その封止パッケージのタイプに応じて内部構成を変更するのは、設計効率および製造効率を悪くする。そこで、封止されるパッケージの形式にかかわらず、バウンダリースキャンテスト回路を形成し、ボンディング工程時に、テスト回路用のパッドと対応のピン端子とをパッケージの形式に応じて選択的に接続する。これにより、同一機能を有するシンクロナス・バーストＳＲＡＭは、ボンディング工程のボンディングのみを変更することで、同一工程で同一機能を有する製品を形成することができ、生産効率および設計効率が改善される。
【００４９】
図１７は、従来のテスト回路内蔵シンクロナス・バーストＳＲＡＭの全体の構成を概略的に示す図である。図１７において、このシンクロナス・バーストＳＲＡＭは、周辺に配置される入出力バッファ群１６０と、この入出力バッファ群１６０に含まれる入力バッファおよび出力バッファそれぞれに対応して設けられるバウンダリースキャンレジスタを含み、かつシリアル転送パスを形成するバウンダリースキャンレジスタ群１６５と、バウンダリースキャンテストを行なうための制御を行なうテスト制御回路１６７と、所定の機能を行なう内部回路１６９を含む。
【００５０】
テスト制御回路１６７は、外部から入出力バッファ群を介して与えられるテストモードセレクト信号ＴＭＳ、テストモードリセット信号ＴＲＳＴ、およびテストクロック信号ＴＣＫに従って、バウンダリースキャンレジスタ群１６５にテスト入力データＴＤＩを順次転送させて、テストモードセレクト信号ＴＭＳにより指定されたテストを行なう。バウンダリースキャンレジスタ群１６５に含まれるレジスタに保持されるテスト結果データＴＤＯは、テスト制御回路１６７の制御の下に、順次このバウンダリースキャンレジスタ群１６５のシフト動作により出力される。内部回路１６９は、図１３に示す回路構成を含む。
【００５１】
バウンダリースキャンレジスタ群１６５およびテスト制御回路１６７で構成されるバウンダリースキャンテスト回路は、ＱＦＰパッケージへの封止時、ピン端子が割当てられないため、外部端子には結合されない。すなわち、信号ＴＭＳ、ＴＲＳＴ、およびＴＣＫならびにデータＴＤＩおよびＴＤＯに対して設けられたパッドは、外部ピン端子には接続されない。したがって、ＱＦＰパッケージへの封止時には、未使用バウンダリースキャンテスト回路が、誤動作を生じさせないようにする必要があり、または余分の電流を消費しないようにする必要がある。
【００５２】
また、パッケージの形式にかかわらずピン端子が割当てられているものの、ピン端子と内部の対応のパッドとのボンディングワイヤによる接続が選択的に行なわれるまたは、対応のピン端子の固定電位が異なる信号がある。ピン端子と対応のパッドとのボンディングを行なう工程時において選択的に接続するまたはパッド電位を選択的に設定することにより、内部で行なわれる動作モードを決定する。このようなパッドを、以下ボンディングオプションパッドと称す。
【００５３】
図１８は、ボンディングオプションパッドに関連する信号の一例を示す図である。図１８において、３つの制御信号、フォロースルー信号／ＦＴ（ＦＴ♯）、バーストモード信号ＭＯＤＥ（ＬＢＯ♯）、およびスヌーズモード信号ＺＺを示す。フォロースルー信号／ＦＴ（ＦＴ♯）の対応のパッドがＨレベルまたはＮＣ状態に設定されると、データの出力がクロック信号ＣＬＫに同期して行なわれる通常モード（パイプライン動作モード）が設定される。一方、このフォロースルー信号／ＦＴ（ＦＴ♯）がＬレベルに固定されると、フォロースルーモード（ノンパイプライン）となり、出力レジスタのクロック同期動作が停止され、スタティックにデータの出力が行なわれる。ここで、ＮＣ状態は、パッドと対応のピン端子とのボンディングワイヤの接続が行なわれていない状態またはピン端子が配線に接続されていない状態を示す。
【００５４】
バーストモード信号ＭＯＤＥ（ＬＢＯ♯）は、対応のパッドがＨレベルまたはＮＣ状態に設定されると、インタリーブドバーストモードを指定し、一方パッドがＬレベルに固定されるとリニアバーストモードを指定する。インタリーブドバーストモードにおいては、図１３に示すバーストカウンタ１０６において、アドレス信号（Ａ１，Ａ０）が、（Ａ１，Ａ０）→（Ａ１，／Ａ０）→（／Ａ１，Ａ０）→（／Ａ１，／Ａ０）の順でサイクリックに変化する。一方、リニアバーストモードにおいては、アドレスビット（Ａ１，Ａ０）が、（０，０）→（０，１）→（１，０）→（１，１）の順に、サイクリックに、最初に取込まれたアドレスビットの値に応じて変化する。これらのフォロースルー信号／ＦＴ（ＦＴ♯）およびバーストモード信号ＭＯＤＥ（ＬＢＯ♯）は、パッケージ実装時またはボード実装時、そのパッド電位が固定され、通常の動作時においてその状態が変更されることはない。
【００５５】
一方、スヌーズモード信号ＺＺについては、対応のパッドがＬレベルまたはＮＣ状態のときに通常動作モード状態が設定され、一方、対応のパッドがＨレベルに設定されるとスヌーズモードが指定される。通常動作モード時においては、外部からのクロック信号ＣＬＫに従ってアクセスが行なわれる。一方、スヌーズモードが設定されると、外部からのクロック信号ＣＬＫの印加にかかわらず、入出力バッファは動作せず、内部回路の状態が変化しない。このスヌーズモードが設定されると、内部回路が動作せず、内部信号の電位レベルも変化しないため、極めて電源電流の少ない状態が設定される。このスヌーズモード信号ＺＺの場合、スヌーズモード動作可能なシンクロナス・バーストＳＲＡＭおよびスヌーズモード動作を行なうことのできないシンクロナス・バーストＳＲＡＭとに、このパッドに対するボンディングの有無により設定される。
【００５６】
一般に、複数の機能のうち必要な機能のみを備える半導体集積回路においては、これら複数の機能をすべて集積回路内にインプリメントし、ボンディング／ワイアリングの有無により、必要な機能のみを設定することにより、製造工程の簡略化および納期短縮および設計効率の改善などを図ることが行なわれる。このようなボンディングオプションパッドは、フローティング状態とされるか、または電源線／接地線にボンディングされている。この場合、フローティング状態（ＮＣ状態）とされても、内部信号状態を所定の電圧レベルに設定する必要がある。
【００５７】
図１９は、ボンディングオプションパッドの入力部の構成の一例を示す図である。図１９において、パッドＰＤａに対して、ダイオードＤ１およびＤ２からなる入力保護回路と、このパッドＰＤａ上の信号電位をバッファ処理するバッファ回路Ｂｕｆａが設けられる。ダイオードＤ１は、パッドＰＤａにアノードが接続され、電源電圧ＶＤＤを受ける電源ノードにカソードが接続される。ダイオードＤ２は、カソードがパッドＰＤａに接続され、アノードが接地ノードに接続される。このパッドＰＤａに対し、さらに、プルアップ抵抗Ｒ１が設けられる。このプルアップ抵抗Ｒ１は、バッファＢｕｆａの入力部の電位を、電源電圧ＶＤＤレベルにプルアップする。
【００５８】
パッドＰＤａは、対応のピン端子ＰＴａに対しボンディングワイヤＢＷａにより選択的に接続される。このピン端子ＰＴａに与えられる信号φｐｈは、先の図１８に示す例においては、バーストモード信号ＬＢＯ♯（ＭＯＤＥ）またはフォロースルー信号ＦＴ♯（／ＦＴ）である。ボンディングワイヤＢＷａが設けられないときまたはピン端子がＮＣ状態のときには、バッファＢｕｆａの入力部の電位はプルアップ抵抗Ｒ１により、電源電圧ＶＤＤレベルに設定される。一方、ボンディングワイヤＢＷａによりパッドＰＤａとピン端子ＰＴａとが接続されたとき、信号φｐｈがＨレベルであれば、このパッドＰＤａには電流は流れない。
【００５９】
しかしながら、この信号φｐｈがＬレベルに設定された場合、プルアップ抵抗Ｒ１からパッドＰＤａ、ボンディングワイヤＢＷａを介してピン端子ＰＴａの接地へと電流ｉが流れる。信号φｐｈは、バーストモード信号ＬＢＯ♯またはフォロースルー信号ＦＴ♯であり、ＨレベルまたはＬレベルのいずれかに設定される。したがって、このプルアップ抵抗Ｒ１が設定する論理と逆の論理レベルにピン端子ＰＴａが設定された場合、プルアップ抵抗Ｒ１から電流が流れ、消費電流が増大するという問題が生じる。特に、スタンバイ状態時においては、このプルアップ抵抗Ｒ１の抵抗値が十分大きい場合であっても、無視することができない大きさとなる。
【００６０】
図２０は、ボンディングオプションパッドに対する入力部の他の構成を示す図である。この図２０においては、パッドＰＤｂに対し、ダイオードＤ３およびＤ４からなる入力保護回路およびバッファＢｕｆｂが設けられる。ダイオードＤ３は、パッドＰＤｂから電源ノードへ順方向に接続され、一方、ダイオードＤ４はパッドＰＤｂから接地ノードへ逆方向に接続される。このバッファＢｕｆｂの入力部に、比較的大きな抵抗値を有するプルダウン抵抗Ｒ２が設けられる。
【００６１】
パッドＰＤｂは、対応のピン端子ＰＴｂに、ボンディングワイヤＢＷｂを介して選択的に接続される。ピン端子ＰＴｂに与えられる信号φｐｌは、たとえばスヌーズモード信号ＺＺである。ボンディングワイヤＢＷｂが設けられず、ピン端子ＰＴｂとパッドＰＤｂとが切り離されているときまたはピン端子がＮＣ状態のときには、パッドＰＤｂの電位はプルダウン抵抗Ｒ２により接地電圧レベルに保持される。一方、ボンディングワイヤＢＷｂにより、ピン端子ＰＴｂおよびパッドＰＤｂが相互接続される場合、信号φｐｌがＬレベルにあれば、このパッドＰＤｂ、ボンディングワイヤＢＷｂおよびピン端子ＰＴｂには電流は流れない。一方、信号φｐｌがＨレベルに設定された場合、このピン端子ＰＴｂから、ボンディングワイヤＢＷｂ、パッドＰＤｂおよびプルダウン抵抗Ｒ２を介して電流が流れる。この信号φｐｌがスヌーズモード信号ＺＺの場合、ボンディングワイヤＢＷｂによりパッドＰＤｂとピン端子ＰＴｂが接続されている場合には、この装置は、スヌーズモード動作可能である。スヌーズモードが設定される場合には、スヌーズモード信号ＺＺがＨレベルに設定される。したがって、スヌーズモード時において、このピン端子ＰＴｂからパッドＰＤｂおよび抵抗Ｒ２を介して電流が流れ、低消費電流を実現するためのスヌーズモード時において電流が不必要に消費され、電流消費を低減することができなくなるという問題が生じる。
【００６２】
上述の問題は、一般に、内部回路の機能を、パッドのボンディングの有無により設定する場合において問題となる。
【００６３】
それゆえ、この発明の目的は、ボンディングオプションパッドに対して設けられた回路の消費電流を増加させることのない半導体集積回路を提供することである。
【００６４】
この発明の他の目的は、ボンディングオプションパッドに対して設けられた入力回路が誤動作することのない半導体集積回路を提供することである。
【００６５】
この発明のさらに他の目的は、封止されるパッケージに応じて選択的に利用されるバウンダリースキャンテスト回路が、不使用時（ピン非接続時）においても誤動作することのない半導体集積回路を提供することである。
【００６６】
この発明の特定的な目的は、不使用時（ピン端子非接続時）において誤動作することなくかつ消費電流が低減されるバウンダリースキャンテスト回路を内蔵する半導体集積回路を提供することである。
【００６７】
この発明のさらに他の特定的な目的は、低消費電流で誤動作することのないバウンダリースキャンテスト回路を内蔵するシンクロナス・バーストＳＲＡＭを提供することである。
【課題を解決するための手段】
【００６８】
この発明に係る半導体集積回路は、パッドと、電源投入検出信号に応答してこのパッドを第１の論理レベルの電圧レベルに設定する第１のトランジスタと、このパッドの電位の論理を反転するインバータと、第１のトランジスタと並列に設けられかつインバータの出力信号をこの制御電極ノードに受ける第２のトランジスタを備える。インバータの出力信号により、内部回路の動作モードが設定される。
【００６９】
好ましくは、この半導体集積回路は、さらに、パッドとインバータの入力部の間に介挿されかつその制御電極ノードに固定電位を受けるトランスファゲートを備える。
【発明の効果】
【００７０】
パッド電位を、電源投入時所定電位レベルに設定し、このパッドの電位をインバータと第２のトランジスタとでラッチすることにより、パッド電位を固定的に設定することができ、低消費電流で安定にパッド電位を保持することができる。また、プルアップまたはプルダウン抵抗が用いられないため、このパッドがピン端子に接続される場合においても、ピン端子の電位にかかわらず、電流が流れる経路が遮断されるため、消費電流を低減することができる。
【００７１】
すなわち、このパッドがボンディングオプションパッドであっても、消費電流を増加させることなく正確に、このパッドの電位に応じて内部動作モードを指定することができる。
【００７２】
また、トランスファゲートを設ければ、このパッド電位を、トランスファゲートの制御電極ノード電位よりも高い電圧レベルに設定することができ、パッドの固定電圧レベルを、複数種類の電圧レベルに設定することが可能となり、半導体集積回路のボード実装時における配線レイアウトが簡略化され、またボード設計の自由度が増加する。
【発明を実施するための最良の形態】
【００７３】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体集積回路の全体の構成を概略的に示す図である。図１において、この半導体集積回路１は、データの入出力をクロック信号ＣＬＫに同期して行なうメモリ内部回路２と、この半導体集積回路１のピン端子の電気的接続のテストを行なうためのバウンダリースキャンテスト回路３と、このバウンダリースキャンテスト回路３を動作可能／不能状態に設定する制御回路４と、電源電圧ＶＤＤの投入を検出し、電源投入検出信号ＰＯＲを出力する電源投入検出回路５を含む。
【００７４】
バウンダリースキャンテスト回路３は、動作時、パッド６ａに与えられる入力信号ＪＴＧに従ってテスト動作を実行する。制御回路４は、パッド６ｂの電位に従ってこのバウンダリースキャンテスト回路３を選択的に動作可能／不能状態に設定する。パッド６ａ〜６ｃは、ボンディングオプションパッドであり、ボンディングワイヤが、その封止されるパッケージまたは、内部動作機能モードに従って選択的に接続される。ここで、ボンディングオプションパッドは、パッドとピン端子とのボンディングが選択的に行なわれるパッドおよび対応のピン端子へのワイアリングが選択的に行なわれるパッドの両者を含み、電位がプログラマブルなパッドを示す。
【００７５】
メモリ内部回路２は、図１３に示す構成と同様の構成を備え、クロック信号ＣＬＫに同期して外部信号（制御信号およびアドレス信号および書込データ）を取込み、かつクロック信号ＣＬＫに同期してデータを出力する。またこのメモリ内部回路２は、バーストモードで動作可能であり、またフォロースルーモードに設定することもできる。
【００７６】
バウンダリースキャンテスト回路３は、この半導体集積回路１の入出力バッファそれぞれに対応して設けられるスキャンレジスタを有するスキャンレジスタ群３ａと、パッド６ａに与えられる信号ＪＴＧをバッファ処理して内部信号を生成する入力回路３ｂと、入力回路３ｂから与えられる信号に従ってスキャンレジスタ群３ａの動作を制御してバウンダリースキャンテストを行なうテスト制御回路３ｃを含む。スキャンレジスタ群３ａは、この半導体集積回路１の入力／出力バッファ（入力バッファ、出力バッファ、および入出力バッファ）それぞれに対応して設けられるスキャンレジスタを含み、かつ信号（データ）をシリアルに転送するシリアルパスを形成するが、図１においては図面を簡略化をするために、１つのブロックで、このスキャンレジスタ群３ａを示す。
【００７７】
制御回路４は、パッド６ｂ上の電位に応答して、このバウンダリースキャンテスト回路３を動作可能または動作不能状態に設定するための機能設定回路４ａと、パッド６ｃ上の信号電位に応答してこのメモリ内部回路２の動作モードを設定するモード設定回路４ｂと、機能設定回路４ａの出力信号／ＯＢｉとモード設定回路４ｂの出力信号ＺＺｉとを受けてバウンダリースキャンテスト回路３の入力回路３ｂのイネーブル／ディスエーブル（動作可能／動作不能）を設定する制御回路４ｃを含む。モード設定回路４ｂは、パッド６ｃ上の信号電位に従ってスヌーズモードまたは通常動作モードの一方を指定する。モード設定回路４ｂからのスヌーズモード指示信号ＺＺｉを制御ゲート４ｃを与えて、バウンダリースキャンテスト回路３の動作可能／不能状態を設定しているのは、このバウンダリースキャンテスト回路３が動作可能状態とされたとき、スヌーズモード時において入力回路３ｂを動作不能状態として、消費電流を低減するためである。
【００７８】
パッド６ａ〜６ｃは、それぞれ、対応のピン端子に接続されたときには、外部からの信号ＪＴＧ、ＯＢおよびＺＺを受ける。パッド６ａに与えられる信号ＪＴＧは、ＪＴＡＧバウンダリースキャンテスト規格において定められている信号であり、テストクロック信号ＴＣＫ、テスト入力データＴＤＩ、テストモードセレクト信号ＴＭＳ、テストモードリセット信号ＴＲＳＴ、およびテスト出力データＴＤＯを含む。各信号に対し、この図１に示す入力回路がそれぞれ設けられる。テスト入力データＴＤＩは、入力回路３ｂを介してテスト制御回路３ｃへ与えられ、テスト制御回路３ｃの制御の下に、テストクロック信号ＴＣＬＫに従ってスキャンレジスタ群３ａへ与えられて順次転送される。
【００７９】
この図１に示すように、バウンダリースキャンテスト回路３を、機能設定回路４ａの出力信号に基づいて、動作可能／不能状態に設定し、動作不能状態においては入力回路３ｂの出力信号レベルを固定することにより、誤動作が生じることなく、また消費電流も低減される（電位固定のため、スイッチング動作は行なわれず、電流は消費されない）。また、このバウンダリースキャンテスト回路３が動作可能状態に設定されたとき、スヌーズモード指示信号ＺＺｉに従って制御ゲート４ｃを介して入力回路３ｂの動作を停止させることにより、スヌーズモード時の消費電流を低減することができ、また通常動作モード時に、正確に、バウンダリースキャンテストを実行することができる。このように、バウンダリースキャンテスト回路の動作不能状態時の誤動作を防止しかつ消費電流を低減することができる。
【００８０】
電源投入検出回路５は、電源投入時、この半導体集積回路の各内部ノードを所定電位レベルに初期設定するために、電源投入検出信号ＰＯＲを出力する。次に、各部の構成について説明する。
【００８１】
図２は、スキャンレジスタ群３ａに含まれる１つのスキャンレジスタの構成を示す図である。図２において、メモリ内部回路２に含まれる入力／出力バッファ２ａに対し１つのスキャンレジスタ３ａａが設けられる。この入力／出力バッファ２ａは、入力バッファ、出力バッファおよび入出力バッファのいずれかであり、入出力バッファの構成の場合、スキャンレジスタとしては、入力用レジスタおよび出力用レジスタの２つが設けられる。このスキャンレジスタ３ａａは、信号（データ）のシリアル転送を可能にするために、シリアル転送パスを形成するように直列に図示しないスキャンレジスタと接続される。通常動作時においては、スキャンレジスタ３ａａは、スルー状態に設定され、入力／出力バッファ２ａがスキャンレジスタ３ａａを介して内部回路（図３参照）と信号／データの授受を行なう。
【００８２】
このスキャンレジスタ３ａａの具体的構成は任意であり、テストモード時においては、シリアルに信号／データを転送することができ、通常動作モード時には、入力／出力バッファ回路と対応の内部回路との間で信号の転送を行なうスルー状態に設定される構成であればよい。
【００８３】
図３は、図１に示す機能設定回路４ａの構成を示す図である。図３において、機能設定回路４ａは、パッド６ｂに印加される過大電圧が内部へ伝達されるのを防止するための入力保護回路４ａａと、パッド６ｂ上の信号電位を反転するインバータ４ａｂと、インバータ４ａｂの出力信号を反転するインバータ４ａｃと、インバータ４ａｂおよび４ａｃの出力信号に従って、このインバータ４ａｂの出力信号の電圧レベルを電源電圧ＶＤＤｑ（＝１．８Ｖ）から、内部電源電圧ＶＤＤ（＝３．３Ｖ）レベルに変換するレベル変換回路４ａｄと、電源投入検出信号ＰＯＲの活性化時導通し、インバータ４ａｂの入力ノード４ａｉを接地電位レベルに初期設定するｎチャネルＭＯＳトランジスタ４ａｅと、インバータ４ａｂの出力信号がＨレベルのとき導通し、インバータ４ａｂの入力ノード４ａｉを接地電位レベルに放電するｎチャネルＭＯＳトランジスタ４ａｆを含む。
【００８４】
電源電圧ＶＤＤｑは、入出力バッファ回路の一方動作電源電圧であり、電源電圧ＶＤＤは、シンクロナス・バーストＳＲＡＭの内部電源電圧である。このシンクロナス・バーストＳＲＡＭが用いられる処理システムにおいて、ボード上配線の信号電圧は、１．８Ｖレベルであり、高速で信号の伝搬を行なう。一方、内部電源電圧として、電源電圧ＶＤＤ（＝３．３Ｖ）を用いることにより、高速でメモリ内部回路を動作させる。
【００８５】
入力保護回路４ａａは、パッド６ｂと電源電圧ＶＤＤを受けるノードとの間に接続されるダイオードＤａとパッド６ｂと接地ノードの間に接続されるダイオードＤｂを含む。ダイオードＤａはパッド６ｂから電源ノードへ順方向に接続され、ダイオードＤｂは、接地ノードからパッド６ｂに向かって順方向に接続される。ダイオードＤａは、パッド６ｂに与えられる電圧が、３．３Ｖ＋Ｖｆ以上となったときに導通し、一方ダイオードＤｂは、このパッド６ｂの電圧が、−Ｖｆとなったときに導通する。ここで、Ｖｆは、ダイオードＤａおよびＤｂの順方向降下電圧である。通常、このパッド６ｂが、外部ピン端子に接続される場合、１．８Ｖ程度の電圧が印加されるだけである。しかしながら、この入力保護回路４ａａは、３．３Ｖ程度の電圧まで、その内部へ通過させることができる。したがって、高電圧印加時においても、この入力保護回路４ａａは順方向にバイパスされないため、この入力ピン端子から電流が入力保護回路４ａを介して流れ続けることはない。したがって、このパッド６ｂに、ノイズなどの影響により、大きな電圧が発生しても、そのパッド６ｂ上の電圧が３．３Ｖ以下であれば、この入力保護回路４ａａにおいては電流は流れず、消費電流は低減される。また、外部からモード固定時にＨレベルの信号を与えるとき、３．３Ｖまたは１．８Ｖの電圧を印加でき、電源ＶＤＤおよびＶＤＤｑいずれをも利用することができ、ボード設計自由度が増大する。
【００８６】
インバータ４ａｂは、電源電圧ＶＤＤｑ（＝１．８Ｖ）を受けるノードと出力ノードとの間に接続されかつそのゲートがパッド６ｂに結合されるｐチャネルＭＯＳトランジスタＰＱ１と、パッド６ｂに結合される入力ノード４ａｉ上の信号をゲートに受け、かつその一方導通ノードが接地ノードに接続されるｎチャネルＭＯＳトランジスタＮＱ２と、出力ノードとＭＯＳトランジスタＮＱ２の間に接続されかつそのゲートに電源電圧ＶＤＤｑを受けるｎチャネルＭＯＳトランジスタＮＱ１を含む。ＭＯＳトランジスタＮＱ１は、そのゲート電位が、電源電圧ＶＤＤｑ（＝１．８Ｖ）であり、抵抗モードで動作し、このインバータ４ａｂにおいて大きな電流が流れるのを制限する電流制限素子として機能する。
【００８７】
インバータ４ａｃは、電源電圧ＶＤＤｑを受ける電源ノードと接地ノードの間に接続されるｐチャネルＭＯＳトランジスタＰＱ２およびｎチャネルＭＯＳトランジスタＮＱ３を含む。これらのＭＯＳトランジスタＰＱ２およびＮＱ３のゲートが、インバータ４ａｂの出力ノードに結合される。
【００８８】
レベル変換回路４ａｄは、ノード４ａｊと接地ノードの間に接続されかつそのゲートにインバータ４ａｂの出力信号を受けるｎチャネルＭＯＳトランジスタＮＱ４と、ノード４ａｋと接地ノードの間に接続されかつそのゲートにインバータ４ａｃの出力信号を受けるｎチャネルＭＯＳトランジスタＮＱ５と、電源電圧ＶＤＤを受ける電源ノードとノード４ａｊの間に接続されかつそのゲートがノード４ａｋに接続されるｐチャネルＭＯＳトランジスタＰＱ３と、電源電圧ＶＤＤを受けるノードとノード４ａｋとの間に接続されかつそのゲートがノード４ａｊに接続されるｐチャネルＭＯＳトランジスタＰＱ４を含む。
【００８９】
インバータ４ａｂの出力信号がＨレベルのとき、ＭＯＳトランジスタＮＱ４がオン状態、ＭＯＳトランジスタＮＱ５がオフ状態となり、ノード４ａｊが、ＭＯＳトランジスタＮＱ４を介して接地電位レベルへ放電される。このノード４ａｊの電位低下に応答して、ｐチャネルＭＯＳトランジスタＰＱ４のコンダクタンスが大きくなり、ノード４ａｋを電源電圧ＶＤＤレベルへ充電する。このノード４ａｋの電位上昇に応じて、ＭＯＳトランジスタＰＱ３のコンダクタンスが小さくなくなり、このノード４ａｊの接地電位レベルへの降下およびノード４ａｋの電源電圧ＶＤＤレベルへの上昇が高速で行なわれる。最終的に、ノード４ａｋが、電源電圧ＶＤＤレベル、ノード４ａｊが接地電圧レベルとなる。このノード４ａｋから、内部機能設定信号／ＯＢｉが生成される。
【００９０】
一方、インバータ４ａｂの出力信号がＬレベルのときには、ＭＯＳトランジスタＮＱ４がオフ状態、ＭＯＳトランジスタＮＱ５がオン状態となり、ノード４ａｋが接地電圧レベルのＬレベル、ノード４ａｊが電源電圧ＶＤＤレベルのＨレベルとなる。したがって、このレベル変換回路４ａｄは、インバータ４ａｂの出力信号の電圧ＶＤＤｑレベルのＨレベルを、内部電源電圧ＶＤＤ（＝３．３Ｖ）レベルのＨレベルに変換して、内部機能設定信号／ＯＢｉを生成する。
【００９１】
これにより、電源電圧ＶＤＤを一方動作電源電圧として動作する内部回路を正確に動作させることができる（ここで、内部回路はメモリ内部回路、制御ゲート４ｃを含む）。このレベル変換回路４ａｄは、ｐチャネルＭＯＳトランジスタＰＱ３およびＰＱ４で構成されるラッチ回路である。したがって、ノード４ａｊおよび４ａｋが、Ｈレベル（電源電圧ＶＤＤレベル）およびＬレベル（接地電圧レベル）に到達した後は、ＭＯＳトランジスタＰＱ３およびＰＱ４によりこれらのノード４ａｊおよび４ａｋの電圧レベルはラッチされ、貫通電流が流れる経路が遮断され、消費電流が低減される。次に、この図３に示す機能設定回路４ａの動作について説明する。
【００９２】
（ｉ）  ＢＧＡパッケージ封止時：
ＢＧＡパッケージに封止されるとき、このシンクロナス・バーストＳＲＡＭのバウンダリースキャンテスト回路は、動作可能状態に設定する必要があり、このバウンダリースキャンテストに関連する信号ＪＴＧを受けるパッド６ａは、対応のピン端子に接続される。この場合、パッド６ｂは、その電位が、Ｈレベルとなるようにボンディングされる。このパッド６ｂの信号ＯＢがＨレベルに設定されると（このＨレベルは、電源電圧ＶＤＤまたはＶＤＤｑいずれであってもよい）、インバータ４ａｂの出力位号がＬレベルとなり、レベル変換回路４ａｄから出力される内部機能設定信号／ＯＢｉはＬレベルとなる。このインバータ４ａｂからのＬレベルの信号により、ＭＯＳトランジスタ４ａｆは、オフ状態となる。ＭＯＳトランジスタ４ａｅは、電源投入検出信号ＰＯＲに従って電源投入時において所定期間オン状態となるだけである。したがって、パッド６ｂが、Ｈレベルの電位レベルに固定されても、電源投入後ＭＯＳトランジスタ４ａｅを介してごく短い間電流が流れるだけである。電源投入検出信号ＰＯＲがＬレベルに立下がると、ＭＯＳトランジスタ４ａｅは、オフ状態となり、このパッド６ｂに対する電流経路は遮断され、電流消費は生じない。
【００９３】
（ｉｉ）  ＱＦＰパッケージ封止時：
ＱＦＰパッケージ封止時においては、図１に示すバウンダリースキャンテスト回路３は使用されない。また、入力回路３ｂに対して設けられたパッド６ａは、外部ピン端子には接続されない。この場合、パッド６ｂも、ボンディングされず、ＮＣ状態とされるか、またはＬレベルに固定されるようにボンディングされる。Ｌレベルに固定された場合、インバータ４ａｂの出力信号がＨレベルとなり、レベル変換回路４ａｄからの内部機能設定信号／ＯＢｉも、電源電圧ＶＤＤレベルのＨレベルとなる。このインバータ４ａｂの出力信号がＨレベルとなると、ＭＯＳトランジスタ４ａｆがオン状態となり、そのインバータ４ａｂの入力ノード４ａｉを接地電圧レベルに保持する。したがって、この状態においては、インバータ４ａｂおよびＭＯＳトランジスタ４ａｆにより、ラッチ回路が構成され、パッド６ｂ（入力ノード４ａｉ）が確実に接地電圧レベルに保持され、また電流経路は存在しない。
【００９４】
パッド６ｂが、ＮＣ状態であり、ピン端子に接続されない場合、電源投入時において、電源投入検出信号ＰＯＲが所定期間Ｈレベルとなるため、ＭＯＳトランジスタ４ａｅにより、この入力ノード４ａｉが、接地電圧レベルに駆動される。この入力ノード４ａｉがＬレベルに初期設定されると、インバータ４ａｂの出力信号が電源電圧ＶＤＤｑの電圧レベルの上昇に従ってレベルが上昇し、ＭＯＳトランジスタ４ａｆがオン状態となり、入力の４ａｉを接地電位レベルに放電する。これにより、インバータ４ａｂおよびＭＯＳトランジスタ４ａｆによりラッチ回路が構成され、入力ノード４ａｉおよびパッド６ｂは接地電圧レベルにされる。したがって、ＮＣ状態においても、電流が流れる経路は存在せず、消費電流は低減される。また、プルアップまたはプルダウン抵抗は何ら用いていないため、このような抵抗における貫通電流は生じず、電流消費は低減される。
【００９５】
上述のように、この機能設定回路４ａからの機能設定信号／ＯＢｉが、ＢＧＡパッケージ封止時においては、Ｌレベルに設定され、一方ＱＦＰパッケージ封止時においては、Ｈレベルに設定され、これらの論理レベルは異なる。これにより、封止されるパッケージの形式に応じて、バウンダリースキャンテスト回路を動作可能／不能状態にこのパッド６ｂの電位に応じて設定することができる。
【００９６】
なお、ボンディングパッド６ｂが接続されるピン端子は、Ｈレベルに設定する場合電源ピン端子であればよく、またＬレベルに設定される場合には、接地電圧を受けるピン端子であればよい。また、外部で、このパッド６ｂがピン端子に接続される場合、この対応のピン端子を、外部で電源電圧レベルまたは接地電圧レベルに固定する構成が用いられてもよい。また、単にマスク配線により、このパッド６ｂの電位が固定されてもよい。
【００９７】
図４は、図１に示すモード設定回路４ｂの構成の一例を示す図である。図４において、このモード設定回路４ｂは、パッド６ｃの過大電圧から内部回路を保護するための入力保護回路４ｂａと、パッド６ｃ上の信号ＺＺの論理を反転するインバータ４ｂｂと、インバータ４ｂｂの出力信号を反転するインバータ４ｂｃと、インバータ４ｂｂおよび４ｂｃの出力信号に従って、インバータ４ｂｂの出力信号のレベルを変換するレベル変換回路４ｂｄと、電源投入検出信号ＰＯＲに応答してインバータ４ｂｂの入力ノード４ｂｉを接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ４ｂｅと、インバータ４ｂｂの出力信号に応答してこのインバータ４ｂｂの入力ノード４ｂｉを接地電圧レベルに放電するｎチャネルＭＯＳトランジスタ４ｂｆを含む。
【００９８】
インバータ４ｂｂおよび４ｂｃは、電源電圧ＶＤＤｑ（＝１．８Ｖ）を一方動作電源電圧として動作し、入力保護回路４ｂａおよびレベル変換回路４ｂｄは、電源電圧ＶＤＤ（＝３．３Ｖ）を一方動作電源電圧として受ける。この図４に示すモード設定回路４ｂの構成は、図３に示す機能設定回路４ａの構成と同じであり、パッドへ与えられる信号が異なるだけである。パッド６ｃへは、スヌーズモード信号ＺＺが与えられ、レベル変換回路４ｂｄのノード４ｂｋから内部スヌーズモード指示信号／ＺＺｉが出力され、ノード４ｂｊから、内部スヌーズモード指示信号ＺＺｉが出力される。図４に示すモード設定回路４ｂの動作自体は、図３に示す機能設定回路４ａの動作と同じである。このモード設定回路４ｂは、シンクロナス・バーストＳＲＡＭがスヌーズモードに従って動作するか否かを設定するための回路である。スヌーズモードが用いられない場合、このパッド６ｃは、Ｌレベルに固定されるかまたはＮＣ状態に設定される（対応のピン端子がＮＣ状態でもよい）。この状態においては、入力ノード４ｂｉの電圧レベルは、Ｌレベルとなり、内部スヌーズモード指示信号ＺＺｉはＬレベルとなり、メモリ内部回路２（図１参照）は、通常動作モードで動作する。
【００９９】
一方、スヌーズモード動作可能とするためには、このパッド６ｃは、対応のピン端子に接続される。外部ピン端子へは、通常動作モード時には、Ｌレベルのスヌーズモード指示信号ＺＺが与えられ、スヌーズモード時には、Ｈレベルのスヌーズモード信号ＺＺが与えられる。このＨレベルにスヌーズモード信号ＺＺが設定された場合、入力ノード４ｂｉがＨレベルとなり、内部スヌーズモード指示信号ＺＺｉがＨレベルとなり、メモリ内部回路がスヌーズモードに設定され、動作を停止する。
【０１００】
この図４示すモード設定回路は、図３に示す機能設定回路４ａと構成は同じであり、同様、低消費電流で、安定に内部ノードを所定の電圧レベルに設定することができる。
【０１０１】
なお、このパッド６ｃは、常に対応のピン端子（ＺＺピン）に接続され、このピン端子がＮＣ状態、Ｌレベル固定状態またはＨ／Ｌ状態に設定されてもよい。これは、外部に、このスヌーズモード用のピン端子がＱＦＰパッケージおよびＢＧＡパッケージいずれにおいても割当てられているためである。この点が、図３に示す機能設定回路４ａと異なる。信号／ＯＢについてはピン端子が割当てられなくてもよい。
【０１０２】
図５は、図１に示す電源投入検出回路５の構成の一例を示す図である。図５において、電源投入検出回路５は、電源電圧ＶＤＤを受ける電源ノードとノードＮＡの間に接続されかつそのゲートがノードＮＡに接続されるｐチャネルＭＯＳトランジスタ５ａと、ノードＮＡと接地ノードの間に接続されるキャパシタ５ｂと、ノードＮＡと接地ノードの間に接続される高抵抗の抵抗５ｃと、ノードＮＡの電位の論理を反転してノードＮＢへ伝達するインバータ５ｅと、インバータ５ｅの出力信号を反転してインバータ５ｅの入力へ伝達するインバータ５ｄと、電源電圧ＶＤＤを受けるノードとノードＮＢの間に接続されるキャパシタ５ｆと、ノードＮＢの信号を反転して補の電源投入検出信号／ＰＯＲを生成するインバータ５ｇと、インバータの出力信号を反転して電源投入検出信号ＰＯＲを生成するインバータ５ｇを含む。インバータ５ｄおよび５ｅはラッチ回路を構成する。インバータ５ｄの電流駆動力は小さくされる。次に、この図５に示す電源投入検出回路５の動作を図６に示す信号波形図を参照して説明する。
【０１０３】
電源投入前は、ノードＮＡおよびＮＢは、接地電圧レベルであり、またインバータ５ｇおよび５ｈの出力信号はＬレベルである。電源が投入されると、電源電圧ＶＤＤの電圧レベルが上昇する。ＭＯＳトランジスタ５ａは、ダイオード接続されており、ノードＮＡへ電流を供給する。ノードＮＡには、キャパシタ５ｂおよび抵抗５ｃが接続されており、ノードＮＡの電圧レベルが緩やかに上昇する。このノードＮＡの充電は、電源電圧ＶＤＤがＭＯＳトランジスタ５ａのしきい値電圧の絶対値以上高くなってから開始される。一方、ノードＮＢは、キャパシタ５ｆにより電源ノードに結合されており、電源電圧ＶＤＤの上昇に従ってノードＮＢは、キャパシタ５ｆの容量結合によりその電圧レベルが上昇する。これにより、ノードＮＢがＨレベル、ノードＮＡがＬレベルに、インバータ５ｅおよび５ｄによりラッチされる。したがってノードＮＢがＨレベルにラッチされるため、インバータ５ｈから出力される電源投入検出信号ＰＯＲは、電源電圧ＶＤＤの上昇に従ってその電圧レベルが上昇する。
【０１０４】
一方、ノードＮＡは、ＭＯＳトランジスタ５ａにより充電され、キャパシタ５ｂの充電電位が、インバータ５ｅの入力論理しきい値よりも高くなると（トラック５ａの電流駆動力はインバータ５ｄのそれより大きい）、インバータ５ｅにより、ノードＮＢの電圧レベルがＬレベルへ駆動され、応じて、インバータ５ｈから出力される電源投入検出信号ＰＯＲがＨレベルへ駆動される。この状態においては、ノードＮＡは、インバータ５ｅおよび５ｄにより、Ｈレベルにラッチされ、キャパシタ５ｂおよび抵抗５ｃにより決定される時定数に従ってその電圧レベルが上昇する。
【０１０５】
したがって、この電源投入検出信号ＰＯＲは、電源投入時、電源電圧ＶＤＤがある一定の電圧レベルを超えるまでは、Ｈレベルを維持する。したがって、図３および図４に示すＭＯＳトランジスタ４ａｅおよび４ｂｂは、その電源投入検出信号ＰＯＲが、ＭＯＳトランジスタ４ａｅおよび４ｂｅのしきい値電圧よりも高い期間オン状態となり、それぞれの対応のノード４ａｉおよび４ｂｉを、接地電位レベルに放電する。これにより、各内部ノードを正確に所定の電圧レベルに初期設定することができる。
【０１０６】
図７は、図１に示すバウンダリースキャンテスト回路３に含まれる入力回路３ｂの構成の一例を示す図である。
【０１０７】
図７において、制御ゲート４ｃは、内部スヌーズモード指示信号ＺＺｉと、補の内部機能設定信号／ＯＢｉを受ける２入力ＮＯＲ回路４ｃａを含む。補の内部機能設定信号／ＯＢｉは、図３に示す回路から出力され、内部スヌーズモード指示信号ＺＺｉは、図４に示すモード設定回路から出力される。
【０１０８】
入力回路３ｂは、パッド６ａに過大電圧が印加されるとき内部回路を保護するための入力保護回路３ｂａと、パッド６ａ上の信号ＪＴＧと制御ゲート４ｃの出力信号を受ける２入力ＮＡＮＤ回路３ｂｂと、ＮＡＮＤ回路３ｂｂの出力信号を反転するインバータ３ｂｃと、ＮＡＮＤ回路３ｂｂの出力信号とインバータ３ｂｃの出力信号に従って、このインバータ３ｂｂの出力信号の電圧レベルを変換するレベル変換回路３ｂｄを含む。
【０１０９】
入力保護回路３ｂａは、パッド６ａと電源ノードの間に接続されるダイオードおよびパッド６ａと接地ノードの間に接続されるダイオードを含む。この入力保護回路３ｂａの構成は図３および図４に示す入力保護回路の構成と同じである。この入力保護回路へは、電源電圧ＶＤＤが与えられる。
【０１１０】
２入力ＮＡＮＤ回路３ｂｂは、電源電圧ＶＤＤｑを受ける電源ノードと出力ノード３ｂｂｉの間に接続されかつそのゲートがパッド６ａに結合されるｐチャネルＭＯＳトランジスタＰＱ５と、出力ノード３ｂｂｉと接地ノードの間に直列に接続されるｎチャネルＭＯＳトランジスタＮＱ６およびＮＱ７と、電源電圧ＶＤＤｑを受ける電源ノードと出力ノードの間に接続されかつそのゲートに、制御ゲート４ｃの出力信号を受けるｐチャネルＭＯＳトランジスタＰＱ６を含む。ＭＯＳトランジスタＮＱ６はそのゲートに制御ゲート４ｃの出力信号を受け、ＭＯＳトランジスタＮＱ７は、そのゲートがパッド６ａに結合される。
【０１１１】
インバータ３ｂｃは、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタで構成されるＣＭＯＳインバータの構成を備える。このインバータ３ｂｃは電源電圧ＶＤＤｑを一方動作電源電圧として動作する。
【０１１２】
レベル変換回路３ｂｄは、このＮＡＮＤ回路３ｂｂからの電圧ＶＤＤｑレベルの信号を、電圧ＶＤＤ（＝３．３Ｖ）レベルの信号に変換して補の内部入力信号／ＪＴＧｉを出力する。ノード３ｂｊからは、このパッド６ａ上の信号と論理の同じ内部信号ＪＴＧｉが出力される。これらの信号ＪＴＧｉおよび／ＪＴＧｉは、図１に示すバウンダリースキャンテスト制御回路３ｃへ与えられる。このレベル変換回路３ｂｄの構成および動作は図３および図４に示すレベル変換回路４ａｄおよび４ｂｄのそれらと同じである。次に動作について説明する。
【０１１３】
（ｉ）  ＢＧＡパッケージ封止時：
ＢＧＡパッケージ封止時においては、パッド６ａは対応のピン端子に接続される。ＢＧＡパッケージ封止時、機能設定信号／ＯＢｉは、Ｌレベルに設定される（ボンディングオプション）。この状態においては、制御ゲート４ｃに含まれるＮＯＲ回路４ｃａの出力信号は内部スヌーズモード指示信号ＺＺｉに応じた信号を出力する。内部スヌーズモード指示信号ＺＺｉがＬレベルのときには、ＮＯＲ回路４ｃａの出力は、Ｈレベルとなり、ＭＯＳトランジスタＮＱ６がオン状態、ＭＯＳトランジスタＰＱ６がオフ状態となる。したがって、パッド６ａを介して与えられる信号ＪＴＧに従って、内部信号ＪＴＧｉおよび／ＪＴＧｉが生成されて、バウンダリースキャンテストを行なうことができる。
【０１１４】
一方、内部スヌーズモード指示信号ＺＺｉがＨレベルに設定されると、この制御ゲート４ｃに含まれるＮＯＲ回路４ｃａの出力信号がＬレベルとなり、ＭＯＳトランジスタＮＱ６がオフ状態、ＭＯＳトランジスタＰＱ６がオン状態となる。この状態においては、パッド６ａの信号ＪＴＧの状態にかかわらず、ＮＡＮＤ回路３ｂｂの出力信号は、Ｈレベルに固定される。応じて、内部信号ＪＴＧｉがＬレベル、内部信号／ＪＴＧｉがＨレベルに固定される。内部スヌーズモード指示信号ＺＺｉがＨレベルのときには、スヌーズモードが指定され、内部回路はすべての動作が停止される。
【０１１５】
ＢＧＡパッケージ封止時においては、パッド６ａが、外部ピン端子に接続されており、この信号ＪＴＧは、ＨレベルまたはＬレベルとなる。したがって、このパッド６ａ（またはピン端子）上の信号電位にかかわらず、内部のノード３ｂｂｉの電圧レベルをＨレベルに固定することにより、このＮＡＮＤ回路３ｂｂの出力信号を受けて動作する回路部分の動作を停止させることができる（スイッチング動作を停止させることができる）。これにより、内部回路の消費電流をすべて低減することができる。また、このＮＡＮＤ回路３ｂｂにおいてＭＯＳトランジスタＮＱ６をオフ状態とすることにより、ＮＡＮＤ回路３ｂｂの貫通電流が流れる経路を遮断することができ、消費電流を低減することができる。
【０１１６】
（ｉｉ）  ＱＦＰパッケージ封止時：
ＱＦＰパッケージ封止時においては、パッド６ａは、ピン端子が設けられていないため、フローティング状態となる。このＱＦＰパッケージ封止時においては、内部機能設定信号／ＯＢｉがＨレベルに固定される（図３参照）。したがって、制御ゲート４ｃからの出力信号がＬレベルに固定され、ＭＯＳトランジスタＮＱ６がオフ状態、ＭＯＳトランジスタＰＱ６がオン状態となり、ＮＡＮＤ回路３ｂｂの出力ノード３ｂｂｉは、電源電圧ＶＤＤｑの電圧レベルに固定される。この状態においては、ＮＡＮＤ回路３ｂｂは、パッド６ａの信号電位にかかわらず、その出力信号の電位レベルが固定されて動作不能状態に設定される。レベル変換回路３ｂｂより後段のテスト制御回路においても、与えられる信号の電位レベルが固定されるため、内部回路は、動作せず、非活性状態（スヌーズモード時と同じ状態）に設定される。
【０１１７】
このパッド６ａがフローティング状態とされても、機能設定信号／ＯＢｉがこの入力回路３ｂを動作不能（２入力ＮＡＮＤ回路３ｂｂの出力信号の電位が固定）状態に設定することにより、確実に誤動作を防止することができる。また、このパッド６ａがフローティング状態とされるときに、ＮＡＮＤ回路３ｂｂの電源ノードから接地ノードへ流れる電流経路を遮断することにより、消費電流を低減することができる。
【０１１８】
また、内部スヌーズモード指示信号ＺＺｉと内部機能設定信号／ＯＢｉの論理をとってこの入力回路３ｂの動作可能／不能状態を制御することにより、パッド６ａが、外部ピン端子に接続される場合（ＢＧＡパッケージ封止時）、確実に、スヌーズモード時においてこの入力回路３ｂにおける消費電流を低減することができる。
【０１１９】
以上のように、この発明の実施の形態１に従えば、封止されるパッケージに応じて、ピン端子との接続の有無が決定される回路において、特定のパッドの電位に応じて、このバウンダリースキャンテスト回路を選択的に動作可能状態または動作不能状態に設定しているため、正確に、このバウンダリースキャンテスト回路の不使用時の誤動作を防止することができる。
【０１２０】
また、２入力ＮＡＮＤ回路を、テスト回路の入力部に用い、この回路の不使用時において入力回路の電流経路を遮断し、かつその出力信号電位レベルを固定することにより、確実に消費電流を低減することができる。また、スヌーズモード指示信号と機能設定信号とを組合せて、この入力回路の動作可能／不能状態を設定することにより、テスト回路のパッドがピン端子に接続される場合において、スヌーズモードが使用される場合においても、確実に消費電流を低減することができる。
【０１２１】
なお、上述の構成のおいて、内部スヌーズモード指示信号、および内部機能設定信号／ＯＢｉが活性化される論理レベルと内部回路の動作可能／不能状態の対応関係は、一例であり、別の論理関係が用いられてもよい。
【０１２２】
［実施の形態２］
図８は、この発明の実施の形態２の半導体集積回路の全体の構成を概略的に示す図である。図８において、シンクロナス・バーストＳＲＡＭの構成が示される。図８において、このシンクロナス・バーストＳＲＡＭは、メモリ内部回路２と、パッド１１ａの信号ＦＴの電位に応じて、メモリ内部回路２のフォロースルーモードを設定するフォロースルーモード設定回路１０ａと、パッド１１ｂ上の信号ＬＢＯの信号電位に応答して、メモリ内部回路２のバーストモードを設定するバーストモード設定回路１０ｂを含む。メモリ内部回路２は、図１３に示す構成を有する。フォロースルーモード設定回路１０ａの出力信号は、メモリ内部回路２に含まれる出力レジスタへ与えられ、出力レジスタをパイプラインまたはノンパイプラインモードにそのパッド１１ａ上の信号ＦＴの電位に応じて設定する。
【０１２３】
バーストモード設定回路１０ｂは、メモリ内部回路２に含まれるバーストアドレスカウンタへその出力信号を与える。このバーストモード設定回路１０ｂは、パッド１１ｂ上の信号ＬＢＯの電位に応じて、バーストモードをインタリーブドバーストモードまたはリニアバーストモードのいずれかに設定する。パッド１１ａおよび１１ｂは、ボンディングオプションパッドであり、その電位レベルが、設定される動作モードに応じて決定される。すなわち、パッド１１ａおよび１１ｂは、Ｈレベル、ＬレベルまたはＮＣ状態のいずれかに設定される。フォロースルーモード設定回路１０ａおよびバーストモード設定回路１０ｂは、プルアップまたはプルダウン抵抗を含まない。これにより、フォロースルーモード設定回路１０ａおよびバーストモード設定回路１０ｂが、そのＮＣ状態時の出力論理と異なる論理状態にパッド１１ａおよび１１ｂが設定された場合（ボンディングが行なわれた場合）、プルアップおよびプルダウン抵抗における貫通電流が流れる経路を遮断し、消費電流を低減する。
【０１２４】
図９は、図８に示すフォロースルーモード設定回路１０ａおよびバーストモード設定回路１０ｂの構成の一例を示す図である。フォロースルーモード設定回路１０ａおよびバーストモード設定回路１０ｂは、同一構成を有するため、これらを動作モード設定回路２０として示す。
【０１２５】
図９において、動作モード設定回路２０は、パッド１１への過大電圧を吸収するための入力保護回路２０ａと、電源電圧ＶＤＤｑをゲートに受け、パッド１１から内部入力ノード２０ｉへ電源電圧ＶＤＤｑより低い電圧を通過させるｎチャネルＭＯＳトランジスタ２０ｆと、内部入力ノード２０ｉ上の信号を反転するインバータ２０ｂと、インバータ２０ｂの出力信号を反転するインバータ２０ｃと、インバータ２０ｂおよび２０ｃの出力信号に従って、インバータ２０ｂの出力信号の電圧レベルを変換するレベル変換回路２０ｄを含む。インバータ２０ｂおよび２０ｃは、電源電圧ＶＤＤｑを一方動作電源電圧として動作し、レベル変換回路２０ｄは、電源電圧ＶＤＤ（＝３．３Ｖ）を一方動作電源電圧として動作する。したがって、このレベル変換回路２０ｄは、電源電圧ＶＤＤｑの振幅を有する信号を、電源電圧ＶＤＤの振幅を有する信号に変換する。これらのインバータ２０ｂおよび２０ｃならびにレベル変換回路２０ｄの構成は、先の図３および図４において示したものと同じである。
【０１２６】
この動作モード設定回路２０は、さらに、インバータ２０ｂの出力信号に応答して内部入力ノード２０ｉへ電源電圧ＶＤＤｑを伝達するｐチャネルＭＯＳトランジスタ２０ｅと、電源投入検出信号／ＰＯＲに応答して、内部入力ノード２０ｉへ電源電圧ＶＤＤｑを伝達するｐチャネルＭＯＳトランジスタ２０ｇを含む。電源投入検出信号／ＰＯＲは、図６に示す電源投入検出信号ＰＯＲの相補な信号であり、電源電圧ＶＤＤｑが所定電圧レベル以上となると、Ｈレベルに立上がる。次に動作について説明する。
【０１２７】
（ｉ）  パッド１１が、Ｈレベル固定のとき：
このパッド１１が、Ｈレベルに固定されたとき、ＭＯＳトランジスタ２０ｆを介して内部入力ノード２０ｉは、Ｈレベルに設定され、インバータ２０ｂの出力信号がＬレベルとなり、ＭＯＳトランジスタ２０ｅがオン状態となり、内部入力ノード２０ｉのＨレベルは、インバータ２０ｂおよびＭＯＳトランジスタ２０ｅによりラッチされる。このインバータ２０ｂの出力信号がＬレベルであるため、レベル変換回路２０ｄからの内部信号φＭｉが電源電圧ＶＤＤレベルのＨレベルとなり、補の内部動作モード指示信号／φＭｉが、接地電圧レベルのＬレベルとなる。パッド１１上の信号φＭは、フォロースルーモード信号ＦＴまたは、バーストモードコントロール信号ＬＢＯである。信号ＦＴがＨレベルに設定された場合には、パイプライン動作が行なわれ、クロック信号に同期してデータの出力が行なわれる。一方、バーストモードコントロール信号ＬＢＯの場合、バーストアドレスは、インタリーブドバーストモードで規定されるシーケンスに従って変更される。
【０１２８】
このＨレベルにパッド１１が設定された場合、インバータ２０ｂにおいては、電流が流れる経路は存在しない（安定状態時）。また、ＭＯＳトランジスタ２０ｇは、電源投入時においてのみオン状態となり、電源電圧ＶＤＤｑの安定化の後は、オフ状態を維持し、電流経路は存在しない。このパッド１１上の信号φＭの電圧レベルが、たとえば電源電圧ＶＤＤレベルに設定された場合においても、デカップリング用ＭＯＳトランジスタ２０ｆにより、内部入力ノード２０ｉには、電源電圧ＶＤＤｑ−Ｖｔｈの電圧レベルの信号しか伝達されない。ここで、Ｖｔｈは、ＭＯＳトランジスタ２０ｆのしきい値電圧である。したがって、パッド１１が、この電源電圧ＶＤＤｑよりも電圧レベルが高い場合、ＭＯＳトランジスタ２０ｆは、その内部入力ノード２０ｉがソースとして動作するため、このＭＯＳトランジスタ２０ｆはソースおよびゲートが同じ電圧レベルとなり、オフ状態を維持し、電流経路は遮断される。したがって、この状態においては、電流の流れる経路は存在せず、消費電流は低減される。
【０１２９】
（ｉｉ）  パッド１１が、Ｌレベルに設定されたとき：
このパッド１１が、接地電圧レベルのＬレベルに設定されたとき、内部入力ノード２０ａは、Ｌレベルに設定される。インバータ２０ｂの出力信号がＨレベルとなり、レベル変換回路２０ｄからの内部動作モード指示信号φＭｉが、同様Ｌレベルとなり、一方、補の内部動作モード指示信号／φＭｉが、Ｈレベルとなる。この場合、ＭＯＳトランジスタ２０ｅは、オフ状態であり、内部入力ノード２０ｉがＬレベルに設定された後には、このパッド１１を介して外部端子へ電源ノードから電流が流れる経路は存在しない。
【０１３０】
ＣＭＯＳインバータ２０ｃおよびレベル変換回路２０ｄは、その安定状態時においては、ＣＭＯＳ回路特有の特徴を発揮し、ＭＯＳトランジスタがすべてオフ状態となるため、電流は流れない。
【０１３１】
このパッド１１がＬレベルに設定される場合、フォロースルーモード信号ＦＴの場合には、メモリ内部回路でフォロースルー動作が行なわれ、またパイプライン的に出力データが読出される。一方、バーストモードコントロール信号ＬＢＯの場合、バーストアドレスはリニアバーストモードに従って更新される。
【０１３２】
（ｉｉｉ）  パッド１１がフローティング状態のとき：
この電源投入検出信号／ＰＯＲは、図１０に示すように、電源電圧ＶＤＤが投入されてから、この電源電圧ＶＤＤが所定電圧レベルに到達するまで、Ｌレベルを維持する（図５の回路参照）。したがって、この期間、ＭＯＳトランジスタ２０ｇがオン状態となり、ノード２０ｉは、ＭＯＳトランジスタ２０ｇを介して充電され、電源電圧ＶＤＤｑの電圧レベルの上昇に応じて上昇する。この状態においては、インバータ２０ｂの入力論理しきい値レベルを内部入力ノード２０ｉの電圧レベルが超えていないため、電源電圧レベルの上昇とともにインバータ２０ｂの出力信号電位も上昇する。
【０１３３】
ノード２０ｉの電圧レベルが、このインバータ２０ｂの入力論理しきい値を超えると、インバータ２０ｂの出力信号がＬレベルへ立上がり、ＭＯＳトランジスタ２０ｅがオン状態となり、内部入力ノード２０ｉは、このＭＯＳトランジスタ２０ｅを介して充電される。したがって、電源投入検出信号／ＰＯＲがＨレベルに立上がり、ＭＯＳトランジスタ２０ｇがオフ状態となっても、この内部入力ノード２０ｉは、インバータ２０ｂおよびＭＯＳトランジスタ２０ｅによりＨレベルにラッチされる。特に、電源電圧ＶＤＤは、このインバータ２０ｂの電源電圧ＶＤＤｑよりも高い電圧レベルであり、内部入力ノード２０ｉの充電レベルが、電源電圧ＶＤＤの所定電圧レベル程度に設定されていれば、確実に、このインバータ２０ｂの出力信号をＨレベルへ駆動して、ＭＯＳトランジスタ２０ｅおよびインバータ２０ｂによるラッチ回路により、内部入力ノード２０ｉを、電源電圧ＶＤＤｑの電圧レベルに保持することができる。
【０１３４】
したがって、このパッド１１が、ＮＣ状態であり、フローティング状態に設定されている場合においても、確実にこの内部入力ノード２０ｉはＨレベルに設定される。この内部入力ノード２０ｉが、電源電圧ＶＤＤｑのＨレベルに設定された後は、ＭＯＳトランジスタ２０ｅがオフ状態を維持するため、電流が流れる経路は存在せず、消費電流は低減される。
【０１３５】
この場合、先の、Ｈレベルに、パッド１１を固定的に設定した場合と同じ状態が実現される。
【０１３６】
この図９に示す回路構成においては、信号φＭを、ＨレベルからＬレベルに変化させるとき、この信号φＭがＨレベルのときＭＯＳトランジスタ２０ｅがオン状態にあるため、この入力信号φＭがＨレベルからＬレベルに変化する直後のみ、ＭＯＳトランジスタ２０ｅからＭＯＳトランジスタ２０ｆおよびパッド１１を介して電流が流れる。しかしながら、インバータ２０ｂが動作し、このＭＯＳトランジスタ２０ｅの電圧レベルがＨレベル（電圧ＶＤＤｑのレベル）となると、ＭＯＳトランジスタ２０ｅは、オフ状態となり、定常的な貫通電流が流れる経路は遮断される。したがって、この図９に示す動作モード設定回路２０の構成においては、パッド１１の電圧レベルが固定的に設定される場合のみならず、電圧レベルを外部装置の制御の下に切換える場合においても、低消費電流を実現することができる。
【０１３７】
また、ＭＯＳトランジスタ２０ｆを用いた場合、パッド１１へは、３．３Ｖ程度の電圧を印加しても、入力保護回路２０ａには電流は流れない。また、ＭＯＳトランジスタ２０ｆにより、内部入力ノード２０ｉへは、電源電圧ＶＤＤｑの電圧レベルの電圧しか伝達されない。ＭＯＳトランジスタ２０ｆが設けられていない場合、電源電圧ＶＤＤレベルに信号φＭが設定された場合、ＭＯＳトランジスタ２０ｅがオン状態となり、外部ピン端子からパッド１１およびＭＯＳトランジスタ２０ｅを介して電源ＶＤＤｑへ電流が流れる。
【０１３８】
したがって、このＭＯＳトランジスタ２０ｆを設けることにより、このＭＯＳトランジスタ２０ｆをデカップリングトランジスタとして動作させることができ、パッド１１の電圧レベルを、１．８Ｖまたは３．３Ｖの電圧レベルに設定することができる。すなわち、外部ピン端子に接続される場合、この信号φＭのレベルは、電源電圧ＶＤＤまたは電源電圧ＶＤＤｑの電圧レベルのいずれにも設定することができる。したがって、ボード上配線において、電源配線レイアウトが複雑化する場合において、最も利用のしやすい電源電圧を利用することができ、ボード設計の自由度を高くすることができる。
【０１３９】
これは、用いられるシステムにおいて、シンクロナス・バーストＳＲＡＭのバーストモードが固定的に設定され、また通常、フォロースルーモードは、パイプライン動作を設定する状態に設定されることが多いためである。
【０１４０】
以上のように、この発明の実施の形態２に従えば、パッド電位により内部動作モードが設定される構成において、インバータとＭＯＳトランジスタからなるラッチ回路でＨレベルに内部入力ノードを設定しかつこの内部入力ノードとパッドとの間にデカップリングトランジスタを設けているため、パッドの状態にかかわらず、電流が流れる経路を遮断することができ、消費電流を低減することができる。また、このデカップリングトランジスタを設けることにより、パッド１１の電圧レベルは、電源電圧ＶＤＤおよびＶＤＤｑのいずれにも設定することができ、ボード上の電源配線レイアウトに応じてこの接続を決定することができ、ボード設計の自由度を高くすることができる。
【０１４１】
なお、図９に示す構成においては、内部スヌーズモード指示信号は用いられていない。システム実装時において、この半導体集積回路（シンクロナス・バーストＳＲＡＭ）が用いられる場合、実使用時パッド１１の電圧レベルは固定されていることが多く、その状態においては、このバーストモード設定回路においては、貫通電流が流れる経路は存在せず、特に遮断する必要はないためである。
【０１４２】
なお、上述の説明において、パッド１１が、フローティング状態とされるとして説明している。しかしながら、パッド１１が、対応の外部ピン端子にボンディングされ、この外部ピン端子が、ＮＣ状態に設定されてもよい。
【０１４３】
特に、シンクロナス・バーストＳＲＡＭの場合、フォロースルーモードコントロール信号ＦＴ♯およびバーストモードコントロール信号ＬＢＯ♯がＱＦＰパッケージおよびＢＧＡパッケージいずれにおいても割当てられており、ＮＣ状態は、外部ピン端子が通常フローティング状態とされる状態に対応する。
【０１４４】
［他の適用例］
上述の説明においては、半導体集積回路として、シンクロナス・バーストＳＲＡＭが示されている。しかしながら、ＱＦＰパッケージおよびＢＧＡパッケージのいずれかに封止される半導体集積回路であれば、上記実施の形態１と同様の効果を得ることができる。ＢＧＡアレイに封止される場合、バウンダリースキャンテスト回路が必要となる。この場合、スヌーズモードのような内部回路動作を停止させるパワーダウンモードが設けられていない場合には、論理ゲートは単に機能設定回路の出力信号のみによりその動作態様（入力回路）の状態が決定される。したがって、この場合には、テスト入力回路は、図４または図９に示す動作モード設定回路と同様の構成となる。
【０１４５】
また、動作モード設定信号は、上述のようなフォロースルーモードおよびバーストモードのみならず、他の動作モードであってもよく、単にボンディングオプションパッドの電位において内部動作モードが設定される構成であれば上記実施の形態２または実施の形態１は適用可能である。
【０１４６】
また、上述の説明においては、ＢＧＡパッケージが示されている。しかしながら、この半田ボール（バンプ）が、２次元アレイ状に配置される形式であればよい。
【産業上の利用可能性】
【０１４７】
この発明は、ボンディングオプションパッド／ピンを有する半導体集積回路に対して適用することができる。
【図面の簡単な説明】
【０１４８】
【図１】この発明の実施の形態１に従う半導体集積回路の全体の構成を概略的に示す図である。
【図２】図１に示すスキャンレジスタ群の構成を概略的に示す図である。
【図３】図１に示す機能設定回路の構成の一例を示す図である。
【図４】図１に示すモード設定回路の構成の一例を示す図である。
【図５】図１に示す電源投入検出回路の構成の一例を示す図である。
【図６】図５に示す電源投入検出回路の動作を示す信号波形図である。
【図７】図１に示す入力回路の構成の一例を示す図である。
【図８】この発明の実施の形態２に従う半導体集積回路の要部の構成を概略的に示す図である。
【図９】図８に示すフォロースルーモード設定回路およびバーストモード設定回路の構成の一例を示す図である。
【図１０】図９に示す動作モード設定回路の動作を示す信号波形図である。
【図１１】（Ａ）は、ＱＦＰパッケージの上面図であり、（Ｂ）は、ＱＦＰパッケージの前側面図であり、（Ｃ）は、右側面図であり、かつ（Ｄ）は、（Ｂ）の部分３０Ｂの拡大図である。
【図１２】（Ａ）は、ＢＧＡパッケージの上面図であり、（Ｂ）は、右側面図であり、（Ｃ）は、その裏面図である。
【図１３】従来のシンクロナス・バーストＳＲＡＭの全体の構成を概略的に示す図である。
【図１４】シンクロナス・バーストＳＲＡＭのＱＦＰパッケージにおけるピン配置を示す図である。
【図１５】シンクロナス・バーストＳＲＡＭのＢＧＡアレイのピン配置を示す図である。
【図１６】従来のバウンダリースキャンテストを説明するための図である。
【図１７】従来のバウンダリースキャンテスト回路内蔵半導体集積回路の構成を概略的に示す図である。
【図１８】シンクロナス・バーストＳＲＡＭの動作モード設定信号のボンディングオプションピンの状態と指定される動作モードの対応関係を一覧にして示す図である。
【図１９】従来のボンディングオプションパッドの入力部の構成を示す図である。
【図２０】従来のボンディングオプションパッドの入力部の構成を示す図である。
【符号の説明】
【０１４９】
１  半導体集積回路、２  メモリ内部回路、３  バウンダリースキャンテスト回路、３ａ  スキャンレジスタ群、３ｂ  入力回路、３ｃ  テスト制御回路、４  制御回路、４ａ  機能設定回路、４ｂ  モード設定回路、４ｃ  制御ゲート、５  電源投入検出回路、６ａ，６ｂ，６ｃ  パッド、４ａｂ  インバータ、４ａｅ，４ａｆ  ＭＯＳトランジスタ、４ｂｂ  インバータ、４ｂｅ，４ｂｆ  ＭＯＳトランジスタ、４ａｄ，４ｂｄ  レベル変換回路、４ｃａ  ＮＯＲ回路、３ｂｂ  ２入力ＮＡＮＤ回路、１０ａ  フォロースルーモード設定回路、１０ｂ  バーストモード設定回路、２０  動作モード設定回路、２０ｂ  インバータ、２０ｆ  ｎチャネルＭＯＳトランジスタ、２０ｇ，２０ｅ  ｐチャネルＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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