(57)【要約】【課題】容量素子を有する半導体装置の信頼性を向上させる。【解決手段】半導体基板上に容量素子Ｃ１〜Ｃ４が配置され、容量素子Ｃ１，Ｃ２の直列回路と容量素子Ｃ３，Ｃ４の直列回路とが電位Ｖ１，Ｖ２間に並列に接続されている。容量素子Ｃ１，Ｃ３の下部電極は共通の導体パターンＭｅ１ａにより形成されて電位Ｖ１に接続され、容量素子Ｃ２，Ｃ４の下部電極は導体パターンＭｅ１ａと同層の導体パターンＭｅ１ｂにより形成されて電位Ｖ２に接続されている。容量素子Ｃ１，Ｃ２の上部電極は共通の導体パターンＭｅ２ａにより形成されて浮遊電位とされている。容量素子Ｃ３，Ｃ４の上部電極は、導体パターンＭｅ２ａと同層の導体パターンＭｅ２ｂにより形成されて浮遊電位とされているが、容量素子Ｃ１，Ｃ２の上部電極とは導体では接続されていない。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に配置された第１容量素子、第２容量素子、第３容量素子および第４容量素子とを有する半導体装置であって、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子のそれぞれは、絶縁膜を介して互いに対向する第１電極および第２電極により形成され、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子の前記第１電極同士は同層の導体層により形成され、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子の前記第２電極同士は同層の導体層により形成され、
前記第１容量素子および前記第３容量素子の前記第１電極同士は導体を通じて互いに電気的に接続されかつ第１電位に接続され、
前記第２容量素子および前記第４容量素子の前記第１電極同士は導体を通じて互いに電気的に接続されかつ前記第１電位とは異なる第２電位に接続され、
前記第１容量素子および前記第２容量素子の前記第２電極同士は導体を通じて互いに電気的に接続されかつ浮遊電位とされ、
前記第３容量素子および前記第４容量素子の前記第２電極同士は導体を通じて互いに電気的に接続されかつ浮遊電位とされ、
前記第１容量素子および前記第２容量素子の前記第２電極と、前記第３容量素子および前記第４容量素子の前記第２電極とは、導体では接続されていないことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子の前記第１電極は、前記半導体基板上に形成された第１導体層からなり、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子の前記第２電極は、前記第１導体層よりも上層または下層に形成された第２導体層からなることを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記第１導体層および前記第２導体層は、それぞれ金属層からなることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子は、ＭＩＭ型の容量素子であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２導体層は前記第１導体層よりも下層に形成されていることを特徴とする半導体装置。
【請求項６】
請求項２記載の半導体装置において、
前記第１導体層および前記第２導体層は、それぞれシリコン層からなることを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子は、ＰＩＰ型の容量素子であることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２導体層は前記第１導体層よりも上層に形成されていることを特徴とする半導体装置。
【請求項９】
請求項２記載の半導体装置において、
前記第１導体層および前記第２導体層のうちの下層側の導体層が、前記半導体基板内に形成された不純物拡散層からなることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子は、ＭＯＳ型の容量素子であることを特徴とする半導体装置。
【請求項１１】
請求項９記載の半導体装置において、
前記第１容量素子、第２容量素子、第３容量素子および第４容量素子の前記第１電極が、前記半導体基板に形成された前記不純物拡散層からなることを特徴とする半導体装置。
【請求項１２】
請求項２記載の半導体装置において、
前記第１容量素子および前記第３容量素子の前記第１電極は、前記第１導体層からなる第１導体パターンにより形成され、
前記第２容量素子および前記第４容量素子の前記第１電極は、前記第１導体層からなりかつ前記第１導体パターンとは電気的に分離された第２導体パターンにより形成され、
前記第１容量素子および前記第２容量素子の前記第２電極は、前記第２導体層からなる第３導体パターンにより形成され、
前記第３容量素子および前記第４容量素子の前記第２電極は、前記第２導体層からなりかつ前記第３導体パターンとは電気的に分離された第４導体パターンにより形成されていることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置において、
前記第３導体パターンおよび前記第４導体パターンは、前記第１導体パターンおよび前記第２導体パターンと交差するように延在し、前記第３導体パターンおよび前記第４導体パターンと前記第１導体パターンおよび前記第２導体パターンとの交差領域に前記第１容量素子、第２容量素子、第３容量素子および第４容量素子が形成されていることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置において、
前記第１電位および第２電位の一方が電源電位であり、他方が接地電位であることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置において、
前記第１容量素子と前記第２容量素子とが直列に接続され、
前記第３容量素子と前記第４容量素子とが直列に接続され、
前記第１および第２容量素子の直列回路と、前記第３および第４容量素子の直列回路とが、前記第１電位および前記第２電位の間に並列に接続されていることを特徴とする半導体装置。
【請求項１６】
第１電位と前記第１電位とは異なる第２電位との間に一対の第１および第２容量素子の直列回路が複数並列に接続された回路が半導体基板上に形成された半導体装置であって、
前記複数の直列回路の前記第１および第２容量素子は、それぞれ、絶縁膜を介して互いに対向する第１電極および第２電極により形成され、
前記複数の直列回路の前記第１容量素子の前記第１電極が導体を通じて互いに電気的に接続されかつ前記第１電位に接続され、
前記複数の直列回路の前記第２容量素子の前記第１電極が導体を通じて互いに電気的に接続されかつ前記第２電位に接続され、
前記複数の直列回路のそれぞれで、前記第１容量素子の前記第２電極と前記第２容量素子の前記第２電極とが導体を通じて互いに電気的に接続されかつ浮遊電位とされ、
前記複数の直列回路の前記第１および第２容量素子の前記第１電極が同層の導体層により形成され、
前記複数の直列回路の前記第１および第２容量素子の前記第２電極が同層の導体層により形成され、
前記複数の直列回路のそれぞれの前記第１および第２容量素子の前記第２電極は、他の前記直列回路の前記第１および第２容量素子の前記第２電極とは導体では接続されていないことを特徴とする半導体装置。
【請求項１７】
請求項１６記載の半導体装置において、
前記複数の直列回路の前記第１および第２容量素子の前記第１電極同士が、前記半導体基板上に形成された第１導体層からなり、
前記複数の直列回路の前記第２容量素子の前記第２電極同士が、前記半導体基板上に前記第１導体層よりも上層または下層に形成された第２導体層からなることを特徴とする半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第１および第２容量素子が、ＭＩＭ型、ＰＩＰ型またはＭＯＳ型の容量素子であることを特徴とする半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記第２導体層は前記第１導体層よりも下層に形成され、
前記複数の直列回路のそれぞれで、前記第１容量素子の前記第２電極と前記第２容量素子の前記第２電極とは、前記半導体基板上に前記第２導体層よりも下層に形成された第３導体層を介して電気的に接続されていることを特徴とする半導体装置。
【請求項２０】
請求項１９記載の半導体装置において、
前記複数の直列回路の前記第１容量素子および前記第２容量素子はＭＩＭ型の容量素子であり、
前記半導体基板の主面の上方に前記ＭＩＭ型の容量素子がアレイ状に配列していることを特徴とする半導体装置。
【請求項２１】
請求項１６記載の半導体装置において、
前記第１電位および前記第２電位の一方が電源電位であり、他方が接地電位であることを特徴とする半導体装置。
【請求項２２】
請求項１６記載の半導体装置において、
前記複数の直列回路の前記第１容量素子および前記第２容量素子はＭＩＭ型の容量素子であり、
前記半導体基板の主面の半導体集積回路が形成された領域の上部全体に前記ＭＩＭ型の容量素子が配列していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。
【０００３】
特開平８−３０６８７０号公報（特許文献１）には、昇圧回路に必要とされる容量をＭＯＳトランジスタやバイポーラ素子を形成する際に形成される層を利用したＭＯＳ容量素子や接合容量素子を１個以上直列接続して構成し、その直列接続数は、ＭＯＳ容量素子や接合容量素子のそれぞれに印可される電圧が、その耐圧以下となる数にする技術が記載されている。
【特許文献１】特開平８−３０６８７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者の検討によれば、次のことが分かった。
【０００５】
半導体装置に要求される信頼性は、近年ますます高まってきている。特に車載用途の半導体装置は、他の用途に比べて高い信頼性が求められている。半導体チップとしての半導体装置自体に要求される信頼性が高いと、チップ内に形成される種々の素子には更に高い信頼性が必要となる。チップ内に形成される素子の中では、面積が大きく実効ストレス時間の長い容量素子に特に高い信頼性が要求されることになる。
【０００６】
信頼性が高い容量素子としては、半導体基板を熱酸化して形成したゲート絶縁膜を容量絶縁膜に利用したいわゆるＭＯＳ（Metal Oxide Semiconductor）型の容量素子がある。ＭＯＳ型の容量素子は、容量絶縁膜を熱酸化により形成できることから、良好な膜質の容量絶縁膜を形成でき、電極間の絶縁リークや絶縁破壊が発生しにくいため、個々の容量素子の信頼性を高めることができる。
【０００７】
しかしながら、容量素子は、対向電極間にウィークスポットが１箇所でもあるとそこからリークまたは短絡が発生してしまい、容量素子を用いた回路全体が所望の動作を行えなくなる可能性があるため、信頼性が高いＭＯＳ型の容量素子を用いる場合であっても、容量素子を用いた回路全体の信頼性を高めることが望まれる。
【０００８】
また、ＭＯＳ型の容量素子は、半導体基板を占有する面積が大きく、その領域にはトランジスタなどを形成できないため、チップ面積の縮小を図るには不利となる。それに対して、ＰＩＰ（Polysilicon Insulator Polysilicon）型の容量素子やＭＩＭ（Metal Insulator Metal）型の容量素子は、半導体基板上の層間絶縁膜上に形成できるので、容量素子の下方にトランジスタなどの他の素子を形成することも可能であり、チップ面積の縮小を図るには有利となる。しかしながら、ＰＩＰ型の容量素子やＭＩＭ型の容量素子は、電極間の容量絶縁膜を熱酸化膜により形成せずにＣＶＤ法などで形成するため、信頼性はＭＯＳ型の容量素子に比べて低くなりやすい。このため、ＰＩＰ型の容量素子やＭＩＭ型の容量素子を用いる場合にも、容量素子を用いた回路全体の信頼性を高めることが望まれる。
【０００９】
また、容量素子を用いた回路全体の信頼性を向上させるにあたって、半導体装置の製造コストの増大を抑制することも望まれる。
【００１０】
本発明の目的は、容量素子を用いた回路を有する半導体装置の信頼性を向上できる技術を提供することにある。
【００１１】
本発明の他の目的は、容量素子を用いた回路を有する半導体装置の信頼性の向上と製造コストの低減を両立できる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明は、半導体基板上に配置された第１、第２、第３および第４容量素子を有する半導体装置であって、前記第１、第２、第３および第４容量素子の一方の電極同士が同層の導体層により形成され、他方の電極同士が他の同層の導体層により形成されているものである。そして、前記第１および第３容量素子の前記一方の電極同士は導体を通じて互いに電気的に接続されかつ第１電位に接続され、前記第２および第４容量素子の前記一方の電極同士は導体を通じて互いに電気的に接続されかつ前記第１電位とは異なる第２電位に接続されている。更に、前記第１および第２容量素子の前記他方の電極同士は導体を通じて互いに電気的に接続されかつ浮遊電位とされ、前記第３および第４容量素子の前記他方の電極同士は、導体を通じて互いに電気的に接続されかつ浮遊電位とされるとともに、前記第１および第２容量素子の前記他方の電極とは導体では接続されていない。
【００１５】
また、本発明は、第１電位と前記第１電位とは異なる第２電位との間に一対の第１および第２容量素子の直列回路が複数並列に接続された回路が半導体基板上に形成された半導体装置であって、前記複数の直列回路の前記第１および第２容量素子の一方の電極同士が同層の導体層により形成され、他方の電極同士が他の同層の導体層により形成されているものである。そして、前記複数の直列回路の前記第１容量素子の前記一方の電極同士が導体を通じて互いに電気的に接続されかつ前記第１電位に接続され、前記複数の直列回路の前記第２容量素子の前記一方の電極同士が導体を通じて互いに電気的に接続されかつ前記第２電位に接続されている。更に、前記複数の直列回路のそれぞれで、前記第１容量素子の前記他方の電極と前記第２容量素子の前記他方の電極とは導体を通じて電気的に接続されかつ浮遊電位とされるが、他の前記直列回路の前記第１および第２容量素子の前記他方の電極とは導体では接続されていない。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
半導体装置の信頼性を向上できる。
【００１８】
また、半導体装置の製造コストを低減できる。
【発明を実施するための最良の形態】
【００１９】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００２１】
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【００２２】
（実施の形態１）
本実施の形態の半導体装置を図面を参照して説明する。本実施の形態の半導体装置は、容量素子を有する半導体装置である。
【００２３】
図１は、本実施の形態の半導体装置の概念的な構造を示す要部斜視図であり、図２は、本実施の形態の半導体装置の要部平面図、図３〜図６はその要部断面図、図７はその要部回路図である。図２のＡ１−Ａ１線の断面図が図３に対応し、図２のＡ２−Ａ２線の断面図が図４に対応し、図２のＡ３−Ａ３線の断面図が図５に対応し、図２のＡ４−Ａ４線の断面図が図６に対応する。また、図１〜図６に示される容量素子Ｃ１〜Ｃ４により形成される回路が図７に対応する。なお、図１および図２では、導体パターンＭｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂだけを示し、それ以外の構成は図示を省略している。また、図２では、導体パターンＭｅ２ａ，Ｍｅ２ｂの平面レイアウトを実線で示し、導体パターンＭｅ１ａ，Ｍｅ１ｂの平面レイアウトを点線で示してある。
【００２４】
図１〜図６に示される本実施の形態の半導体装置を構成する半導体基板１の主面上には、種々の素子が形成され、層間絶縁膜や配線層が形成されている。図３〜図６では、素子、層間絶縁膜および配線層などが形成された領域を、素子領域２として一括して示している。素子領域２上に、層間絶縁膜として、絶縁膜３が形成されている。
【００２５】
絶縁膜３上に、導体パターン（導体層パターン）Ｍｅ１ａ，Ｍｅ１ｂが形成されている。本実施の形態では、導体パターンＭｅ１ａ，Ｍｅ１ｂは、それぞれ金属パターン（金属層パターン）からなる。導体パターン（第１導体パターン）Ｍｅ１ａと導体パターン（第２導体パターン）Ｍｅ１ｂとは、同層の導体層（第１導体層、ここでは金属層）からなり、同工程で形成されている。導体パターンＭｅ１ａと導体パターンＭｅ１ｂとは、導体では接続されていない（すなわち直流電流は流れない）。
【００２６】
図３〜図６では、絶縁膜３上に絶縁膜（層間絶縁膜）４が形成され、絶縁膜４に設けられた溝（開口部）内に導体パターンＭｅ１ａ，Ｍｅ１ｂが埋め込まれている。この場合、例えばダマシン（Damascene）法で導体パターンＭｅ１ａ，Ｍｅ１ｂを形成することができる。他の形態として、絶縁膜４の形成を省略し、絶縁膜３上に形成した導体層（ここでは金属層）をパターニングすることにより、導体パターンＭｅ１ａ，Ｍｅ１ｂを形成することもでき、この場合、導体パターンＭｅ１ａ，Ｍｅ１ｂはパターニングされた導体層（ここでは金属層）からなる。
【００２７】
導体パターンＭｅ１ａ，Ｍｅ１ｂよりも上層に、導体パターンＭｅ２ａ，Ｍｅ２ｂが形成されている。本実施の形態では、導体パターンＭｅ２ａ，Ｍｅ２ｂも、それぞれ金属パターン（金属層パターン）からなる。導体パターン（第２導体パターン）Ｍｅ２ａと導体パターン（第４導体パターン）Ｍｅ２ｂとは、同層の導体層（第２導体層、ここでは金属層）からなり、同工程で形成されている。導体パターンＭｅ２ａと導体パターンＭｅ２ｂとは、導体では接続されていない（すなわち直流電流は流れない）。
【００２８】
なお、本願において、導体からなる複数の部材（電極、導体パターンまたは半導体領域などに対応）の接続関係をいうときに、「導体では接続されていない」と表現するときは、導体でつながる導電経路が部材間に形成されていないことを意味している。このため、部材間に導体でつながる導電経路が形成されていない場合には、部材同士が容量素子を介して結合していても、それら部材同士は「導体では接続されていない」と表現することができる。例えば、導体パターンＭｅ２ａと導体パターンＭｅ２ｂとは、図７の回路図からも明らかなように容量素子Ｃ１，Ｃ３の直列回路や容量素子Ｃ２，Ｃ４の直列回路を介して結合（容量結合）しているが、導体パターンＭｅ２ａと導体パターンＭｅ２ｂとを導体のみでつなぐ導電経路は形成されていないので、導体パターンＭｅ２ａと導体パターンＭｅ２ｂとは「導体では接続されていない」ということができる。一方、本願において、導体からなる複数の部材（電極、導体パターンまたは半導体領域などに対応）の接続関係をいうときに、「導体を通じて電気的に接続されている」と表現するときは、導体でつながる導電経路が部材間に形成されていることを意味している。導体でつながる導電経路は、例えば、部材と同層の導体パターン、異なる層の導体パターン、層間を接続するプラグなどを単独または組み合わせるなどして形成することができる。
【００２９】
図１および図２に示されるように、導体パターンＭｅ２ａは、導体パターンＭｅ１ａと導体パターンＭｅ１ｂの両方に交差するように延在し、導体パターンＭｅ２ｂも、導体パターンＭｅ１ａと導体パターンＭｅ１ｂの両方に交差するように延在している。例えば、導体パターンＭｅ１ａ，Ｍｅ１ｂは、図２のＸ方向に延在し、導体パターンＭｅ２ａ，Ｍｅ２ｂは、図２のＹ方向に延在している。ここで、Ｘ方向とＹ方向は互いに交差（より好ましくは直交）する方向である。
【００３０】
導体パターンＭｅ２ａ，Ｍｅ２ｂと導体パターンＭｅ１ａ，Ｍｅ１ｂとの交差領域において、導体パターンＭｅ２ａ，Ｍｅ２ｂと導体パターンＭｅ１ａ，Ｍｅ１ｂとの間には、容量絶縁膜としての絶縁膜５が介在しており、導体パターンＭｅ２ａ，Ｍｅ２ｂと導体パターンＭｅ１ａ，Ｍｅ１ｂとの交差領域に容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４が形成されている。従って、本実施の形態の半導体装置は、半導体基板１上に配置された容量素子Ｃ１（第１容量素子）、容量素子Ｃ２（第２容量素子）、容量素子Ｃ３（第２容量素子）、および容量素子Ｃ４（第４容量素子）を有する半導体装置である。各容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４は、絶縁膜（ここでは絶縁膜５）を介して互いに対向する下部電極（第１電極、一方の電極、ここでは下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂのいずれか）および上部電極（第２電極、他方の電極、ここでは上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａのいずれか）により形成されている。
【００３１】
すなわち、導体パターンＭｅ２ａと導体パターンＭｅ１ａとが交差する領域において、交差領域の導体パターンＭｅ１ａが容量素子Ｃ１の下部電極（第１電極、一方の電極）Ｅ１ｂとなり、交差領域の導体パターンＭｅ２ａが容量素子Ｃ１の上部電極（第２電極、他方の電極）Ｅ１ａとなり、上部電極Ｅ１ａと下部電極Ｅ１ｂとの間の絶縁膜５が容量素子Ｃ１の容量絶縁膜となって、容量素子Ｃ１が形成されている。また、導体パターンＭｅ２ａと導体パターンＭｅ１ｂとが交差する領域において、交差領域の導体パターンＭｅ１ｂが容量素子Ｃ２の下部電極（第１電極、一方の電極）Ｅ２ｂとなり、交差領域の導体パターンＭｅ２ａが容量素子Ｃ２の上部電極（第２電極、他方の電極）Ｅ２ａとなり、上部電極Ｅ２ａと下部電極Ｅ２ｂとの間の絶縁膜５が容量素子Ｃ２の容量絶縁膜となって、容量素子Ｃ２が形成されている。また、導体パターンＭｅ２ｂと導体パターンＭｅ１ａとが交差する領域において、交差領域の導体パターンＭｅ１ａが容量素子Ｃ３の下部電極（第１電極、一方の電極）Ｅ３ｂとなり、交差領域の導体パターンＭｅ２ｂが容量素子Ｃ３の上部電極（第２電極、他方の電極）Ｅ３ａとなり、上部電極Ｅ３ａと下部電極Ｅ３ｂとの間の絶縁膜５が容量素子Ｃ３の容量絶縁膜となって、容量素子Ｃ３が形成されている。また、導体パターンＭｅ２ｂと導体パターンＭｅ１ｂとが交差する領域において、交差領域の導体パターンＭｅ１ｂが容量素子Ｃ４の下部電極（第１電極、一方の電極）Ｅ４ｂとなり、交差領域の導体パターンＭｅ２ｂが容量素子Ｃ４の上部電極（第２電極、他方の電極）Ｅ４ａとなり、上部電極Ｅ４ａと下部電極Ｅ４ｂとの間の絶縁膜５が容量素子Ｃ４の容量絶縁膜となって、容量素子Ｃ４が形成されている。上記のように、導体パターンＭｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂは金属パターンからなるので、本実施の形態では、容量素子Ｃ１〜Ｃ４はＭＩＭ（Metal Insulator Metal）型の容量素子である。
【００３２】
導体パターンＭｅ２ａ，Ｍｅ２ｂの周囲は絶縁膜（層間絶縁膜）６で覆われている。図３〜図６では、導体パターンＭｅ１ａ，Ｍｅ１ｂが埋め込まれた絶縁膜３上に、絶縁膜５および導体パターンＭｅ２ａの積層パターンと絶縁膜５および導体パターンＭｅ２ａの積層パターンとを覆うように、絶縁膜６が形成されている。
【００３３】
また、絶縁膜５は、少なくとも導体パターンＭｅ１ａ，Ｍｅ１ｂと導体パターンＭｅ２ａ，Ｍｅ２ｂとの交差領域における導体パターンＭｅ２ａ，Ｍｅ２ｂと導体パターンＭｅ１ａ，Ｍｅ１ｂとの間に設ける必要がある。図３〜図６では、導体パターンＭｅ２ａ，Ｍｅ２ｂの下に導体パターンＭｅ２ａ，Ｍｅ２ｂと同パターンの絶縁膜５上が配置しており、絶縁膜５および導体パターンＭｅ２ａの積層パターンと絶縁膜５および導体パターンＭｅ２ａの積層パターンとが、導体パターンＭｅ１ａ，Ｍｅ１ｂが埋め込まれた絶縁膜３上を、導体パターンＭｅ１ａおよび導体パターンＭｅ１ｂの両方に交差するように延在している。他の形態として、導体パターンＭｅ２ａ，Ｍｅ２ｂよりも広いパターンに絶縁膜５を形成することもでき、また、導体パターンＭｅ１ａ，Ｍｅ１ｂが埋め込まれた絶縁膜３上の全体に絶縁膜５を形成することもできる。
【００３４】
導体パターンＭｅ１ａは電位（第１の電位）Ｖ１に接続され、導体パターンＭｅ１ｂは電位（第２の電位）Ｖ２に接続され、導体パターンＭｅ２ａ，Ｍｅ２ｂは浮遊（フローティング）電位とされている。電位Ｖ１と電位Ｖ２とは、互いに異なる電位である。例えば、電位Ｖ１および電位Ｖ２の一方が電源電位（固定電位、基準電位）、他方が接地電位（グランド電位）である。図示しない配線やプラグなどを介して、導体パターンＭｅ１ａを、第１の電位Ｖ１が供給された配線またはボンディングパッドなどに接続することで、導体パターンＭｅ１ａを電位Ｖ１に接続することができる。同様に、図示しない配線やプラグなどを介して、導体パターンＭｅ１ｂを、電位Ｖ２が供給された配線またはボンディングパッドなどに接続することで、導体パターンＭｅ１ｂを電位Ｖ２に接続することができる。
【００３５】
これら容量素子Ｃ１〜Ｃ４により、図７のような回路が形成される。
【００３６】
容量素子Ｃ１，Ｃ２の下部電極Ｅ１ｂ，Ｅ２ｂは、それぞれ導体パターンＭｅ１ａ，Ｍｅ１ｂにより形成されているが、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａ同士は、共に導体パターンＭｅ２ａにより形成されて導体（ここでは導体パターンＭｅ２ａ）を通じて互いに電気的に接続されており、この導体パターンＭｅ２ａは浮遊電位とされている。このため、容量素子Ｃ１，Ｃ２は直列に接続されている。また、容量素子Ｃ３，Ｃ４の下部電極Ｅ３ｂ，Ｅ４ｂは、それぞれ導体パターンＭｅ１ａ，Ｍｅ１ｂにより形成されているが、容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａ同士は、共に導体パターンＭｅ２ｂにより形成されて導体（ここでは導体パターンＭｅ２ｂ）を通じて電気的に接続されており、この導体パターンＭｅ２ｂは浮遊電位とされている。このため、容量素子Ｃ３，Ｃ４は直列に接続されている。また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂ同士は、共に導体パターンＭｅ１ａにより形成されて導体（ここでは導体パターンＭｅ１ａ）を通じて電気的に接続され、また、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂ同士は、共に導体パターンＭｅ１ｂにより形成されて導体（ここでは導体パターンＭｅ１ｂ）を通じて電気的に接続されている。そして、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂを構成する導体パターンＭｅ１ａが電位Ｖ１に接続され、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂを構成する導体パターンＭｅ１ｂが電位Ｖ２に接続されている。また、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａは容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａと導体では接続されておらず（直流電流が流れない）、また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂは容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂと導体では接続されていない（直流電流が流れない）。このため、容量素子Ｃ１と容量素子Ｃ２とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ３と容量素子Ｃ４とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ１，Ｃ２の直列回路と、容量素子Ｃ３，Ｃ４の直列回路とが、電位Ｖ１と電位Ｖ２との間に並列に接続された状態となっている。
【００３７】
各容量素子Ｃ１〜Ｃ４の容量値がそれぞれ同じ値（ここではこれを容量値Ｃ０とする）であれば、図７のような４つの容量素子Ｃ１〜Ｃ４によって形成される回路の全体の容量値は容量値Ｃ０となる。これは、各容量素子Ｃ１〜Ｃ４の容量値がＣ０であれば、容量素子Ｃ１，Ｃ２の直列回路の容量値はＣ０／２であり、容量素子Ｃ３，Ｃ４の直列回路の容量値はＣ０／２であり、それら２つの直列回路が並列接続された図７の回路の容量値は、各直列回路の容量値Ｃ０／２の和となり、結果としてＣ０となるためである。
【００３８】
このため、図７の回路の総容量値は、図８のような１つの容量素子Ｃ５で形成される回路の容量値と同じになる。ここで、図８は、電位Ｖ１，Ｖ２間に１つの容量素子Ｃ５を設けたことにより形成される回路を示す回路図であり、容量素子Ｃ５は、上記容量素子Ｃ１〜Ｃ４のそれぞれ容量値Ｃ０と同じ容量値を有している。
【００３９】
すなわち、図８のような回路構成では、一つの容量素子Ｃ５によって容量値Ｃ０を実現できるが、図７のような回路構成では、総容量値Ｃ０を実現するのに、４つの容量素子Ｃ１〜Ｃ４が必要になる。
【００４０】
しかしながら、図７のような回路構成とすることで、以下のような理由により、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を向上させることができる。
【００４１】
図８のような回路構成では、容量素子Ｃ５において、電極間に絶縁破壊が生じて電極間がリークまたは短絡すると、電位Ｖ１と電位Ｖ２との間がリークまたは短絡してしまい、この回路に求められていた回路動作ができなくなってしまう。なお、以下では、電極間の短絡として説明するが、電極間のリークも短絡に含めるものとする。
【００４２】
それに対して、本実施の形態のように、図７のような回路構成とした場合、たとえ容量素子Ｃ１〜Ｃ４のうちの一つ、例えば容量素子Ｃ１が電極間で絶縁破壊を起こして電極間が短絡したとしても、短絡した容量素子Ｃ１は容量素子Ｃ２と直列に接続されているので、電位Ｖ１，Ｖ２間には、容量素子Ｃ３，Ｃ４の直列回路と、容量素子Ｃ２単独の回路とが並列で介在し、電位Ｖ１と電位Ｖ２との間は短絡しない。電位Ｖ１と電位Ｖ２との間が短絡してしまうのは、容量素子Ｃ１，Ｃ２の両方が短絡した場合か、あるいは容量素子Ｃ３，Ｃ４の両方が短絡した場合かである。個々の容量素子Ｃ１〜Ｃ５が短絡する確率に比べて、容量素子Ｃ１，Ｃ２の両方が短絡する確率や容量素子Ｃ３，Ｃ４の両方が短絡する確率は極めて小さい。このため、図７の回路構成と図８の回路構成では、総容量値は同じであるが、個々の容量素子の短絡により電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は、図７の回路構成に比べて、図８の回路構成の方がかなり小さくなる。このことをより具体的に説明する。
【００４３】
各容量素子Ｃ１〜Ｃ５の故障率を同じＰとすると、図８の回路構成の場合、容量素子Ｃ５が故障すれば電位Ｖ１と電位Ｖ２との間が短絡してしまうので、電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０はＰと同じになる（Ｐ０＝Ｐ）。一方、図７の回路構成の場合、容量素子Ｃ１，Ｃ２の両方が故障する確率はＰ２であり、容量素子Ｃ３，Ｃ４の両方が故障する確率もＰ２であるため、電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は、両者の和（Ｐ２＋Ｐ２）の２Ｐ２となる（Ｐ０＝２Ｐ２）。
【００４４】
故障率Ｐは１よりも十分に小さいので、２Ｐ２はＰよりも極めて小さい（２Ｐ２＜＜Ｐ）。例えば、各容量素子Ｃ１〜Ｃ５の故障率Ｐが１０−６であれば、図８の回路構成の場合に電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は１０−６であるが、図７の回路構成の場合に電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は２Ｐ２は２×１０−１２となる。従って、図７の回路構成は、図８の回路構成に比べて、個々の容量素子の短絡により電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０を極めて小さくすることができ、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができる。従って、図７の回路構成と図８の回路構成では、総容量値は同じであるが、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができる。
【００４５】
また、図８の回路を大面積の容量素子Ｃ５で構成した場合、大面積の容量素子はウィークスポットが一箇所でもあるとそこが短絡して、電位Ｖ１，Ｖ２間が短絡してしまうことになる。一方、容量素子Ｃ５を小面積の容量素子に分割して、それらを並列に接続することで、図８と等価の回路を形成することもできるが、この場合、並列に接続された容量素子のうちの１つでも短絡してしまうと、他の容量素子に問題がなくとも電位Ｖ１，Ｖ２間が短絡してしまうことになる。このため、１つの大面積の容量素子Ｃ５で図８の回路を構成しても、あるいは、総容量値がＣ０となるように小面積の容量素子を電位Ｖ１，Ｖ２間に複数並列に接続して図８と等価の回路を構成しても、電位Ｖ１，Ｖ２間が短絡してしまう確率Ｐ０は同じになる。それに対して、本実施の形態（図７）のように、２つの容量素子の直列回路を電位Ｖ１，Ｖ２間に複数並列に接続すれば、２つの容量素子の直列回路の両方の容量素子が短絡しない限り、電位Ｖ１，Ｖ２間が短絡しないようにすることができるので、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができる。
【００４６】
また、本実施の形態とは異なり、浮遊電位とされた導体パターンＭｅ２ａと導体パターンＭｅ２ｂとを導体で接続することも考えられる。しかしながら、この場合、容量素子Ｃ１，Ｃ３の一方が短絡すると、導体パターンＭｅ１ａと導体パターンＭｅ２ａ，Ｍｅ２ｂとが短絡したことになるので、容量素子Ｃ１，Ｃ３の他方も短絡したのと同じ状態になり、また、容量素子Ｃ２，Ｃ４の一方が短絡すると、導体パターンＭｅ１ｂと導体パターンＭｅ２ａ，Ｍｅ２ｂとが短絡したことになるので、容量素子Ｃ２，Ｃ４の他方も短絡したのと同じ状態になる。このため、電位Ｖ１，Ｖ２間が短絡するのは、容量素子Ｃ１，Ｃ３の少なくとも一方が故障しかつ容量素子Ｃ２，Ｃ４の少なくとも一方が故障した場合となる。従って、電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は、容量素子Ｃ１，Ｃ３の少なくとも一方が故障する確率２Ｐと、容量素子Ｃ２，Ｃ４の少なくとも一方が故障する確率２Ｐとの積である４Ｐ２となる（Ｐ０＝４Ｐ２）。
【００４７】
一方、本実施の形態では、浮遊電位とされた導体パターンＭｅ２ａと導体パターンＭｅ２ｂとは、導体では接続されていないため、互いに（導体パターンＭｅ２ａ，Ｍｅ２ｂ間に）直流電流は流れない。このため、容量素子Ｃ１，Ｃ３の一方、例えば容量素子Ｃ１が短絡すると、導体パターンＭｅ１ａと導体パターンＭｅ２ａとが短絡するが、導体パターンＭｅ１ａと導体パターンＭｅ２ｂとは短絡されず、容量素子Ｃ３は短絡された状態にはならない。同様に、容量素子Ｃ２，Ｃ４の一方、例えば容量素子Ｃ４が短絡すると、導体パターンＭｅ１ｂと導体パターンＭｅ２ｂとが短絡するが、導体パターンＭｅ１ｂと導体パターンＭｅ２ａとは短絡されず、容量素子Ｃ２は短絡された状態にはならない。従って、本実施の形態のように、導体パターンＭｅ２ａと導体パターンＭｅ２ｂとを導体では接続しないようにした場合には、電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は、上記のように、容量素子Ｃ１，Ｃ２の両方が故障する確率Ｐ２と、容量素子Ｃ３，Ｃ４の両方が故障する確率Ｐ２との和である２Ｐ２となる（Ｐ０＝２Ｐ２）。
【００４８】
このため、導体パターンＭｅ２ａと導体パターンＭｅ２ｂとを導体で接続した場合（Ｐ０＝４Ｐ２）に比べて、本実施の形態では、浮遊電位とされた導体パターンＭｅ２ａと導体パターンＭｅ２ｂとを導体では接続しないようにした（直流電流が流れないようにした）ことにより、個々の容量素子の短絡により電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０を小さく（Ｐ０＝２Ｐ２）することができる。従って、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を、より向上させることができる。
【００４９】
このように、本実施の形態では、上記図７のような回路構成を実現して電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができ、半導体装置の信頼性を向上できる。
【００５０】
また、本実施の形態の半導体装置は、半導体装置の信頼性を大幅に向上できるので、車載用（自動車用途）など、特に高い信頼性が要求される半導体装置に適用すれば、効果が大きい。これは以下の実施の形態２〜４も同様である。
【００５１】
このように、図７のような回路構成により、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができるが、本実施の形態では、図７の回路構成を半導体基板上に形成するに当たって、容量素子Ｃ１〜Ｃ４を構成する導体パターンの配置などを工夫している。
【００５２】
容量素子Ｃ１，Ｃ２を直列に接続することから、本実施の形態とは異なり、半導体基板１上に容量素子Ｃ１と容量素子Ｃ２とを縦積みすることが考えられる。しかしながら、この場合、容量素子を縦積みしたことに伴い、容量素子Ｃ１〜Ｃ４を形成するのに必要な導体層（ここでは金属層）の層数が多くなってしまう。半導体基板上に形成する導体層（ここでは金属層）の層数が多くなると、半導体装置の製造コストの増大を招いてしまう。
【００５３】
それに対して、本実施の形態では、直列に接続する容量素子Ｃ１，Ｃ２は縦積みにせずに、同層でかつ平面的に互いに異なる領域（隣り合う領域）に配置し、また、直列に接続する容量素子Ｃ３，Ｃ４も縦積みにせずに、同層でかつ平面的に互いに異なる領域（隣り合う領域）に配置している。すなわち、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ同士を同工程で形成された同層の導体層（ここでは導体パターンＭｅ１ａ，Ｍｅ１ｂを構成する導体層）により形成し、かつ、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ同士を同工程で形成された同層の導体層（ここでは導体パターンＭｅ２ａ，Ｍｅ２ｂを構成する導体層）により形成している。これにより、必要な導体層（ここでは金属層）の層数が少なくて済み、例えば導体パターンＭｅ１ａ，Ｍｅ１ｂの層（導体層）と導体パターンＭｅ２ａ，Ｍｅ２ｂの層（導体層）の２層で済み、容量素子Ｃ１〜Ｃ４に使用する導体層（ここでは金属層）の層数を低減できる。このため、半導体基板上に形成する導体層（金属層）の層数の増加を抑制しながらＭＩＭ型の容量素子Ｃ１〜Ｃ４により図７のような回路を実現でき、半導体装置の製造コストを抑制することができる。従って、半導体装置の信頼性の向上と製造コストの低減を両立できる。
【００５４】
図９は、本実施の形態の半導体装置の変形例を示す要部斜視図であり、上記図１に対応するものである。
【００５５】
図１における導体パターンＭｅ１ａ，Ｍｅ１ｂと導体パターンＭｅ２ａ，Ｍｅ２ｂとの位置関係を上下逆にし、図９に示されるように、導体パターンＭｅ１ａ，Ｍｅ１ｂよりも下層に導体パターンＭｅ２ａ，Ｍｅ２ｂを設けることもできる。この場合、浮遊電位とする導体パターンＭｅ２ａ，Ｍｅ２ｂよりも上層に、電位Ｖ１，Ｖ２に接続する導体パターンＭｅ１ａ，Ｍｅ１ｂを形成しているので、導体パターンＭｅ１ａ，Ｍｅ１ｂを電位Ｖ１，Ｖ２に接続するために引き回しするのに導体パターンＭｅ２ａ，Ｍｅ２ｂが邪魔にならなくなる。このため、導体パターンＭｅ１ａを電位Ｖ１用のボンディングパッドや配線に接続するのが容易になり、また、導体パターンＭｅ１ｂを電位Ｖ２用のボンディングパッドや配線に接続するのが容易になる。
【００５６】
従って、容量素子Ｃ１〜Ｃ４の電位Ｖ１，Ｖ２に接続された側の電極（ここでは下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ）は、半導体基板１上に形成された第１導体層からなり、容量素子Ｃ１〜Ｃ４の浮遊電位とされた側の電極（ここでは上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ）は、半導体基板１上に形成されかつ第１導体層とは異なる第２導体層からなるが、図１〜図６の場合は、第１導体層よりも上層に第２導体層が形成される。一方、図９の場合は、第１導体層よりも下層に第２導体層が形成される。
【００５７】
なお、この容量素子Ｃ１〜Ｃ４の電位Ｖ１，Ｖ２に接続された側の電極を構成する第１導体層は、本実施の形態では導体パターンＭｅ１ａ，Ｍｅ１ｂを構成する導体層（金属層）に対応し、以下の実施の形態２では導体パターンＰＳ１ａ，ＰＳ１ｂを構成する導体層（シリコン層）に対応し、以下の実施の形態３ではｎ型半導体領域２３ａ，２３ｂを構成する導体層（不純物拡散層）に対応する。また、この第１導体層は、以下の実施の形態４では、上部電極Ｅｐを構成する導体層（導体膜４９）に対応する。また、この容量素子Ｃ１〜Ｃ４の浮遊電位とされた側の電極を構成する第２導体層は、本実施の形態では導体パターンＭｅ２ａ，Ｍｅ２ｂを構成する導体層（金属層）に対応し、以下の実施の形態２では導体パターンＰＳ２ａ，ＰＳ２ｂを構成する導体層（シリコン層）に対応し、以下の実施の形態３では導体パターンＰＳ３ａ，ＰＳ３ｂを構成する導体層（シリコン層）に対応する。また、この第２導体層は、以下の実施の形態４では、下部電極４７を構成する導体層に対応する。
【００５８】
また、上記図１〜図７では、２つの容量素子の直列回路を、電位Ｖ１，Ｖ２間に２つ並列に接続した場合について説明したが、並列に接続する数は２つ以上（すなわち複数）であればよく、２つに限定されない。図１０は、２つの容量素子の直列回路を電位Ｖ１，Ｖ２間にｎ個（ここでｎは３以上の整数）並列に接続した場合の要部平面図、図１１はその回路図であり、それぞれ上記図２および図７に対応するものである。
【００５９】
２つの容量素子の直列回路を電位Ｖ１，Ｖ２間に並列に接続する数がｎ個の場合、導体パターンＭｅ２ａ，Ｍｅ２ｂに相当する導体パターンの数（本数）をｎ個（ｎ本）とする。図１０および図１１では、ｎ個の導体パターンＭｅ２ａ，Ｍｅ２ｂ，・・・，Ｍｅ２ｎが、２つの導体パターンＭｅ１ａ，Ｍｅ１ｂに交差する方向に延在している。導体パターンＭｅ２ａ〜Ｍｅ２ｎは、同工程で形成された同層の導体層（導体パターン）からなるが、導体では互いに接続されていない。導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ａ，Ｍｅ１ｂとの間には、容量絶縁膜としての絶縁膜５が介在しており、導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ａ，Ｍｅ１ｂとの２ｎ個（ここではｎ個の２倍を２ｎ個と表記する）の交差領域に２ｎ個の容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４，・・・，Ｃ（２ｎ−１），Ｃ２ｎが形成されている。
【００６０】
すなわち、導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ａとの各交差領域において、導体パターンＭｅ２ａ〜Ｍｅ２ｎが上部電極となり、導体パターンＭｅ１ａが下部電極となり、導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ａとの間の絶縁膜５が容量絶縁膜となって、容量素子Ｃ１，Ｃ３，・・・，Ｃ（２ｎ−１）が形成されている。また、導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ｂとの各交差領域において、導体パターンＭｅ２ａ〜Ｍｅ２ｎが上部電極となり、導体パターンＭｅ１ｂが下部電極となり、導体パターンＭｅ２ａ〜Ｍｅ２ｎと導体パターンＭｅ１ｂとの間の絶縁膜５が容量絶縁膜となって、容量素子Ｃ２，Ｃ４，・・・，Ｃ２ｎが形成されている。容量素子Ｃ１〜Ｃ２ｎは、ＭＩＭ型の容量素子であり、導体パターンＭｅ１ａは第１の電位Ｖ１に接続され、導体パターンＭｅ１ｂは第２の電位Ｖ２に接続され、導体パターンＭｅ２ａ〜Ｍｅ２ｎは浮遊（フローティング）電位とされている。
【００６１】
このような構成とすれば、各容量素子Ｃ１〜Ｃ２ｎの故障率を同じＰとすると、電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０は、ｎＰ２となる（Ｐ０＝ｎＰ２）。このため、個々の容量素子の短絡により電位Ｖ１と電位Ｖ２との間が短絡してしまう確率Ｐ０を極めて小さくすることができ、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を大幅に向上させることができる。また、２つの容量素子の直列回路を電位Ｖ１，Ｖ２間に並列に接続する数ｎを増加させることで、総容量値を大きくすることができる。
【００６２】
次に、上記図１〜図７のような半導体装置の製造方法の一例について説明する。図１２および図１３は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図３または図４に対応する領域が示されている。
【００６３】
図１２に示されるように、半導体基板１の主面上に、公知の手法を用いて種々の素子が形成され、更に層間絶縁膜や配線層が形成される。上記図３〜図６と同様に、図１２でも、素子、層間絶縁膜および配線層が形成された領域を、素子領域２として一括して示している。
【００６４】
次に、素子領域２上に、絶縁膜（層間絶縁膜）３を形成し、絶縁膜３上に絶縁膜（層間絶縁膜）４を形成し、ダマシン法などを用いて導体パターンＭｅ１ａ，Ｍｅ１ｂを形成する。例えば、絶縁膜４を成膜してからこの絶縁膜４に導体パターンＭｅ１ａ，Ｍｅ１ｂ形成用の開口部（溝）４ａを形成する。それから、絶縁膜４上に開口部４ａ内を埋めるように、例えば導電性バリア膜（例えばチタン膜、窒化チタン膜またはそれらの積層膜）とそれよりも厚いタングステン膜との積層膜などからなる金属膜（導体パターンＭｅ１ａ，Ｍｅ１ｂ用の金属膜）を形成してから、絶縁膜４上の不要な金属膜をＣＭＰ法またはエッチバック法などによって除去し、開口部４ａ内に金属膜を残す。これにより、絶縁膜４の開口部４ａ内に埋め込まれた金属膜からなる導体パターンＭｅ１ａ，Ｍｅ１ｂを形成することができる。
【００６５】
次に、図１３に示されるように、導体パターンＭｅ１ａ，Ｍｅ１ｂ上を含む絶縁膜４の全面上に窒化チタンなどからなる絶縁膜５を形成する。それから、絶縁膜５上に、例えば導電性バリア膜（例えばチタン膜、窒化チタン膜またはそれらの積層膜）とそれよりも厚いアルミニウム膜との積層膜などからなる金属膜（導体パターンＭｅ２ａ，Ｍｅ２ｂ用の金属膜）を形成してから、この絶縁膜５と金属膜との積層膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングする。これにより、導体パターンＭｅ１ａ，Ｍｅ１ｂが埋め込まれた絶縁膜４上に、絶縁膜５と導体パターンＭｅ１ａ，Ｍｅ１ｂとの積層膜パターンを形成することができる。その後、絶縁膜４上に、導体パターンＭｅ２ａ，Ｍｅ２ｂを覆うように絶縁膜６を形成する。
【００６６】
以上、本実施の形態の半導体装置の具体的な構成について説明した。本実施の形態１および以下の実施の形態２〜４の半導体装置では、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ同士は、同工程で形成された同層の導体層（実施の形態１では導体パターンＭｅ２ａ，Ｍｅ２ｂに、実施の形態２では導体パターンＰＳ２ａ，ＰＳ２ｂ、実施の形態３では導体パターンＰＳ３ａ，ＰＳ３ｂに、実施の形態４では導体膜４９に対応）により形成されている。また、容量素子Ｃ１、Ｃ２，Ｃ３，Ｃ４の下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ同士は、同工程で形成された同層の導体層（本実施の形態では導体パターンＭｅ１ａ，Ｍｅ１ｂに、実施の形態２では導体パターンＰＳ１ａ，ＰＳ１ｂに、実施の形態３ではｎ型半導体領域２３ａ，２３ｂに、実施の形態４では下部電極４７に対応）により形成されている。但し、下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂを形成する導体層と上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａを形成する導体層とは異なる層であり、下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂを形成する導体層の上層または下層に上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａを形成する導体層が形成されている。また、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の上部電極および下部電極間の容量絶縁膜同士も、同工程で形成された同層の絶縁膜（本実施の形態の絶縁膜５、以下の実施の形態２〜４の絶縁膜５ａ，５ｂ，４８に対応）により形成されている。そして、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂ同士は導体を通じて互いに電気的に接続されかつ電位Ｖ１に接続され、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂ同士は導体を通じて互いに電気的に接続されかつ電位Ｖ２に接続されている。また、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａ同士は導体を通じて電気的に接続されかつ浮遊電位とされ、容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａ同士は導体を通じて電気的に接続されかつ浮遊電位とされているが、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａは、容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａとは導体では接続されていない。これにより、図７のような回路構成を実現して電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を上記のように大幅に向上させることができるとともに、容量素子Ｃ１〜Ｃ４を形成するのに使用する導体層の層数を低減でき、半導体装置の製造コストを抑制することができる。従って、半導体装置の信頼性の向上と製造コストの低減を両立できる。
【００６７】
本実施の形態１および以下の実施の形態４では、このような構成をＭＩＭ型の容量素子に適用しており、以下の実施の形態２ではＰＩＰ型の容量素子に適用し、以下の実施の形態３ではＭＯＳ型の容量素子に適用している。
【００６８】
本実施の形態では、導体パターンＭｅ１ａ，Ｍｅ１ｂに交差するように導体パターンＭｅ２ａ，Ｍｅ２ｂを延在させ、導体パターンＭｅ２ａ，Ｍｅ２ｂを浮遊電位とし、導体パターンＭｅ１ａを電位Ｖ１とし、導体パターンＭｅ１ｂを電位Ｖ２とすることで、導体パターンＭｅ１ａ，Ｍｅ１ｂと導体パターンＭｅ２ａ，Ｍｅ２ｂとの交差領域にＭＩＭ型の容量素子Ｃ１〜Ｃ４を形成することで、上記構成と効果を、効率的に実現している。同様に以下の実施の形態２では、導体パターンＰＳ１ａ，ＰＳ１ｂに交差するように導体パターンＰＳ２ａ，ＰＳ２ｂを延在させ、導体パターンＰＳ２ａ，ＰＳ２ｂを浮遊電位とし、導体パターンＰＳ１ａを電位Ｖ１とし、導体パターンＰＳ１ｂを電位Ｖ２とすることで、導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとの交差領域にＰＩＰ型の容量素子Ｃ１〜Ｃ４を形成して、上記構成と効果を、効率的に実現している。また、以下の実施の形態３では、ｎ型半導体領域２３ａ，２３ｂに交差するように導体パターンＰＳ３ａ，ＰＳ３ｂを延在させ、導体パターンＰＳ３ａ，ＰＳ３ｂを浮遊電位とし、ｎ型半導体領域２３ａを電位Ｖ１とし、ｎ型半導体領域２３ｂを電位Ｖ２とすることで、ｎ型半導体領域２３ａ，２３ｂと導体パターンＰＳ３ａ，ＰＳ３ｂとの交差領域にＭＯＳ型の容量素子Ｃ１〜Ｃ４を形成して、上記構成と効果を、効率的に実現している。
【００６９】
また、本実施の形態１では、容量素子Ｃ１〜Ｃ４をＭＩＭ型の容量素子により形成しており、このため、容量素子Ｃ１〜Ｃ４を形成するための導体パターンＭｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂは、半導体基板１上に形成した層間絶縁膜上に形成することができる。このため、容量素子Ｃ１〜Ｃ４形成領域の下方の領域（基板領域）を有効に使用することができ、容量素子Ｃ１〜Ｃ４形成領域の下方に、トランジスタなどの素子や素子間を結線する配線などを形成することもできる。従って、図７の回路構成としたことによるキャパシタ形成領域の面積の増大の影響が少なくてすみ、半導体装置の信頼性の向上と小型化（小面積化）の両立が可能になる。
【００７０】
（実施の形態２）
本実施の形態の半導体装置も容量素子を有する半導体装置である。
【００７１】
図１４は、本実施の形態の半導体装置の概念的な構造を示す要部斜視図であり、図１５は、その要部平面図、図１６〜図１９は、その要部断面図であり、それぞれ上記実施の形態１の図１〜図６に対応するものである。図１５のＢ１−Ｂ１線の断面図が図１６に対応し、図１５のＢ２−Ｂ２線の断面図が図１７に対応し、図１５のＢ３−Ｂ３線の断面図が図１８に対応し、図１５のＢ４−Ｂ４線の断面図が図１９に対応する。また、図１４および図１５では、導体パターンＰＳ１ａ，ＰＳ１ｂ，ＰＳ２ａ，ＰＳ２ｂだけを示し、それ以外の構成は図示を省略している。また、図１５では、導体パターンＰＳ２ａ，ＰＳ２ｂの平面レイアウトを実線で示し、導体パターンＰＳ１ａ，ＰＳ１ｂの平面レイアウトを点線で示してある。回路図は、上記実施の形態１の図７と同じであるので、ここではその図示を省略する。
【００７２】
本実施の形態の半導体装置も、上記実施の形態１の半導体装置と同様、半導体基板１上に配置された容量素子Ｃ１〜Ｃ４を有する半導体装置であるが、上記実施の形態１では、容量素子Ｃ１〜Ｃ４をＭＩＭ型の容量素子としていたのに対して、本実施の形態では、容量素子Ｃ１〜Ｃ４を、いわゆるＰＩＰ型の容量素子により構成している。
【００７３】
図１４〜図１９に示される本実施の形態の半導体装置を構成する半導体基板１の主面には、素子分離領域１１が形成されている。素子分離領域１１は素子分離溝に埋め込まれた絶縁体（例えば酸化シリコン）などからなる。
【００７４】
素子分離領域１１上には、導体パターンＰＳ１ａ，ＰＳ１ｂが形成されている。導体パターンＰＳ１ａと導体パターンＰＳ１ｂとは、同層の導体層（第１導体層、ここではシリコン層）からなり、同工程で形成されている。導体パターン（第１導体パターン）ＰＳ１ａと導体パターン（第２導体パターン）ＰＳ１ｂとは、導体では接続されていない（すなわち直流電流は流れない）。導体パターンＰＳ１ａ，ＰＳ１ｂは、好ましくは多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン層（シリコン膜、パターニングされたシリコン膜）からなり、不純物が導入されて低抵抗率とされている。
【００７５】
導体パターンＰＳ１ａ，ＰＳ１ｂよりも上層に、導体パターンＰＳ２ａ，ＰＳ２ｂが形成されている。導体パターンＰＳ２ａと導体パターンＰＳ２ｂとは、同層の導体層（第２導体層、ここではシリコン層）からなり、同工程で形成されている。導体パターン（第３導体パターン）ＰＳ２ａと導体パターン（第４導体パターン）ＰＳ２ｂとは、導体では接続されていない（すなわち直流電流は流れない）。導体パターンＰＳ２ａ，ＰＳ２ｂは、好ましくは多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン層（シリコン膜、パターニングされたシリコン膜）からなり、不純物が導入されて低抵抗率とされている。
【００７６】
導体パターンＰＳ２ａは、導体パターンＰＳ１ａと導体パターンＰＳ１ｂの両方に交差するように延在し、導体パターンＰＳ２ｂも、導体パターンＰＳ１ａと導体パターンＰＳ１ｂの両方に交差するように延在している。例えば、導体パターンＰＳ１ａ，ＰＳ１ｂは、図１１のＸ方向に延在し、導体パターンＰＳ２ａ，ＰＳ２ｂは、図１１のＹ方向に延在している。ここで、Ｘ方向とＹ方向は互いに交差（より好ましくは直交）する方向である。
【００７７】
導体パターンＰＳ２ａ，ＰＳ２ｂは絶縁膜５ａとの積層膜としてパターニングされており、この積層膜パターンが導体パターンＰＳ２ａ，ＰＳ２ｂに交差して導体パターンＰＳ２ａ，ＰＳ２ｂを乗り越えるように半導体基板１上に延在している。このため、導体パターンＰＳ２ａ，ＰＳ２ｂの下には絶縁膜５ａが形成されており、導体パターンＰＳ２ａ，ＰＳ２ｂと導体パターンＰＳ１ａ，ＰＳ１ｂとの交差領域において、導体パターンＰＳ２ａ，ＰＳ２ｂと導体パターンＰＳ１ａ，ＰＳ１ｂとの間には、容量絶縁膜としての絶縁膜５ａが介在している。これにより、導体パターンＰＳ２ａ，ＰＳ２ｂと導体パターンＰＳ１ａ，ＰＳ１ｂとの交差領域に容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４が形成されている。
【００７８】
すなわち、導体パターンＰＳ２ａと導体パターンＰＳ１ａとが交差する領域において、交差領域の導体パターンＰＳ２ａが容量素子Ｃ１の上部電極Ｅ１ａとなり、交差領域の導体パターンＰＳ１ａが容量素子Ｃ１の下部電極Ｅ１ｂとなり、上部電極Ｅ１ａと下部電極Ｅ１ｂとの間の絶縁膜５ａが容量素子Ｃ１の容量絶縁膜となって、容量素子Ｃ１が形成されている。また、導体パターンＰＳ２ａと導体パターンＰＳ１ｂとが交差する領域において、交差領域の導体パターンＰＳ２ａが容量素子Ｃ２の上部電極Ｅ２ａとなり、交差領域の導体パターンＰＳ１ｂが容量素子Ｃ２の下部電極Ｅ２ｂとなり、上部電極Ｅ２ａと下部電極Ｅ２ｂとの間の絶縁膜５ａが容量素子Ｃ２の容量絶縁膜となって、容量素子Ｃ２が形成されている。また、導体パターンＰＳ２ｂと導体パターンＰＳ１ａとが交差する領域において、交差領域の導体パターンＰＳ２ｂが容量素子Ｃ３の上部電極Ｅ３ａとなり、交差領域の導体パターンＰＳ１ａが容量素子Ｃ３の下部電極Ｅ３ｂとなり、上部電極Ｅ３ａと下部電極Ｅ３ｂとの間の絶縁膜５ａが容量素子Ｃ３の容量絶縁膜となって、容量素子Ｃ３が形成されている。また、導体パターンＰＳ２ｂと導体パターンＰＳ１ｂとが交差する領域において、交差領域の導体パターンＰＳ２ｂが容量素子Ｃ４の上部電極Ｅ４ａとなり、交差領域の導体パターンＰＳ１ｂが容量素子Ｃ４の下部電極Ｅ４ｂとなり、上部電極Ｅ４ａと下部電極Ｅ４ｂとの間の絶縁膜５ａが容量素子Ｃ４の容量絶縁膜となって、容量素子Ｃ４が形成されている。従って、容量素子Ｃ１〜Ｃ４は、いわゆるＰＩＰ（Polysilicon Insulator Polysilicon）型の容量素子である。
【００７９】
ここでＰＩＰ型容量素子とは、２層のポリシリコン層（ここでは導体パターンＰＳ１ａ，ＰＳ１ｂのポリシリコン層と導体パターンＰＳ２ａ，ＰＳ２ｂのポリシリコン層）と、それらの間に挟まれた絶縁膜（ここでは絶縁膜５ａ）とからなる容量素子（ポリシリコン容量素子）である。
【００８０】
半導体基板１上には、導体パターンＰＳ１ａ，ＰＳ１ｂ、絶縁膜５ａおよび導体パターンＰＳ２ａ，ＰＳ２ｂを覆うように、絶縁膜（層間絶縁膜）１２が形成されている。絶縁膜１２には、コンタクトホール（開口部、貫通孔）１３が形成され、コンタクトホール１３には導電体からなるプラグ１４が埋め込まれている。コンタクトホール１３のうちのコンタクトホール１３ａは、導体パターンＰＳ１ａの上部に形成され、その底部で導体パターンＰＳ１ａの一部が露出され、コンタクトホール１３のうちのコンタクトホール１３ｂは、導体パターンＰＳ１ｂの上部に形成され、その底部で導体パターンＰＳ１ｂの一部が露出されている。コンタクトホール１３ａには、プラグ１４のうちのプラグ１４ａが埋め込まれ、コンタクトホール１３ｂには、プラグ１４のうちのプラグ１４ｂが埋め込まれており、プラグ１４ａは、その底部で導体パターンＰＳ１ａに接して電気的に接続され、プラグ１４ｂは、その底部で導体パターンＰＳ１ｂに接して電気的に接続されている。
【００８１】
プラグ１４が埋め込まれた絶縁膜１２上には配線１５が形成され、絶縁膜１２上に配線１５を覆うように絶縁膜１６が形成されている。導体パターンＰＳ１ａは、プラグ１４ａを介して、配線１５のうちの配線１５ａに電気的に接続され、導体パターンＰＳ１ｂは、プラグ１４ｂを介して、配線１５のうちの配線１５ｂに電気的に接続されている。
【００８２】
導体パターンＰＳ１ａは、プラグ１４ａおよび配線１５ａなどを介して電位Ｖ１に接続され、導体パターンＰＳ１ｂはプラグ１４ｂおよび配線１５ａなどを介して電位Ｖ２に接続され、導体パターンＰＳ２ａ，ＰＳ２ｂは浮遊（フローティング）電位とされている。電位Ｖ１と電位Ｖ２とは、互いに異なる電位である。
【００８３】
本実施の形態における導体パターンＰＳ１ａ、導体パターンＰＳ１ｂ、導体パターンＰＳ２ａおよび導体パターンＰＳ２ｂは、上記実施の形態１の導体パターンＭｅ１ａ、導体パターンＭｅ１ｂ、導体パターンＭｅ２ａおよび導体パターンＭｅ２ｂにそれぞれ対応するものであり、絶縁膜５ａは、上記実施の形態１の絶縁膜５に対応するものである。本実施の形態において導体パターンＰＳ１ａ，ＰＳ１ｂ，ＰＳ２ａ，ＰＳ２ｂおよび絶縁膜５ａにより形成される容量素子Ｃ１〜Ｃ４が形成する回路構成は、上記実施の形態１において、導体パターンＭｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂおよび絶縁膜５により形成される容量素子Ｃ１〜Ｃ４が構成する回路構成と同様であり、上記図７のようになる。
【００８４】
すなわち、本実施の形態においても、容量素子Ｃ１，Ｃ２の下部電極Ｅ１ｂ，Ｅ２ｂは、それぞれ導体パターンＰＳａ，ＰＳｂにより形成されているが、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａ同士は、共に導体パターンＰＳ２ａにより形成されて導体（ここでは導体パターンＰＳ２ａ）を通じて電気的に接続されており、この導体パターンＰＳ２ａは浮遊電位とされている。このため、容量素子Ｃ１，Ｃ２は直列に接続される。また、容量素子Ｃ３，Ｃ４の下部電極Ｅ３ｂ，Ｅ４ｂは、それぞれ導体パターンＰＳ１ａ，ＰＳ１ｂにより形成されているが、容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａ同士は、共に導体パターンＰＳ２ｂにより形成されて導体（ここでは導体パターンＰＳ２ｂ）を通じて電気的に接続されており、この導体パターンＰＳ２ｂは浮遊電位とされている。このため、容量素子Ｃ３，Ｃ４は直列に接続される。また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂ同士は、共に導体パターンＰＳ１ａにより形成されて導体（ここでは導体パターンＰＳ１ａ）を通じて電気的に接続され、また、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂ同士は、共に導体パターンＰＳ１ｂにより形成されて導体（ここでは導体パターンＰＳ１ａ）を通じて電気的に接続されている。そして、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂを構成する導体パターンＰＳ１ａが電位Ｖ１に接続され、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂを構成する導体パターンＰＳ１ｂが電位Ｖ２に接続されている。また、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａは容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａと導体では接続されておらず（直流電流が流れない）、また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂは容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂと導体では接続されていない（直流電流が流れない）。このため、容量素子Ｃ１と容量素子Ｃ２とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ３と容量素子Ｃ４とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ１，Ｃ２の直列回路と、容量素子Ｃ３，Ｃ４の直列回路とが、電位Ｖ１と電位Ｖ２との間に並列に接続された上記図７の状態となっている。
【００８５】
本実施の形態においても、上記実施の形態１と同様、上記図７のような回路構成を実現して電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を上記実施の形態１で説明したように大幅に向上させることができる。従って、半導体装置の信頼性を向上できる。
【００８６】
また、本実施の形態においても、上記実施の形態１と同様、容量素子Ｃ１〜Ｃ４を形成するのに必要な導体層の層数を低減できる。すなわち、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ同士を同工程で形成された同層の導体層（ここでは導体パターンＰＳ１ａ，ＰＳ１ｂを構成するシリコン層）により形成し、かつ、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ同士を同工程で形成された同層の導体層（ここでは導体パターンＰＳ２ａ，ＰＳ２ｂを構成するシリコン層）により形成している。これにより、必要な導体層（ここではシリコン層）の層数が少なくて済み、例えば導体パターンＰＳ１ａ，ＰＳ１ｂの層（導体層）と導体パターンＰＳ２ａ，ＰＳ２ｂの層（導体層）の２層で済み、容量素子Ｃ１〜Ｃ４に使用する導体層（ここではシリコン層）の層数を低減できる。このため、半導体基板１上に形成する導体層（シリコン層）の層数の増加を抑制しながらＰＩＰ型の容量素子Ｃ１〜Ｃ４により図７のような回路を実現でき、半導体装置の製造コストを抑制することができる。従って、半導体装置の信頼性の向上と製造コストの低減を両立できる。
【００８７】
また、本実施の形態では、容量素子を縦積みにした場合に比べて、容量素子Ｃ１〜Ｃ４を形成するのに必要な導体層の層数を少なくすることができ、半導体基板１上に形成する導体層の層数を少なく（ここでは２層に）することができるので、絶縁膜１２の厚みを薄くすることができる。このため、コンタクトホール１３のアスペクト比（縦横比）を低減でき、コンタクトホール１３をより的確に形成できるようになる。これにより、プラグ１４ａ，１４ｂと導体パターンＰＳ１ａ，ＰＳ１ｂとの電気的接続の信頼性はもちろん、ＭＩＳＦＥＴのような他の素子（図示せず）とプラグ１４との電気的接続の信頼性も向上でき、半導体装置の信頼性をより向上することができる。
【００８８】
また、本実施の形態においても、２つの容量素子の直列回路を、電位Ｖ１，Ｖ２間に２つ並列に接続した場合について説明したが、並列に接続する数は２つ以上（すなわち複数）であればよく、２つに限定されない。上記実施の形態１で上記図１０および図１１を参照して説明したのと同様に、本実施の形態においても、２つの容量素子の直列回路を電位Ｖ１，Ｖ２間にｎ個（ここでｎは３以上の整数）並列に接続することができる。
【００８９】
また、上記実施の形態１で上記図９を参照して説明したのと同様に、本実施の形態においても、図１４〜図１９における導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとの位置関係を上下逆にすることもできる。但し、本実施の形態で、導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとの位置関係を上下逆にするということは、図１４〜図１９の導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとの位置関係を維持しながら下層の側の導体パターンＰＳ１ａ，ＰＳ１ｂを浮遊電位とし、上層側の導体パターンＰＳ２ａを電位Ｖ１に接続し、上層側の導体パターンＰＳ２ｂを電位Ｖ２に接続することに相当する。この場合は、上記図７の回路図において、容量素子Ｃ２と容量素子Ｃ３とを入れ換えた回路構成となる。
【００９０】
但し、本実施の形態では、下層側の導体パターンＰＳ１ａ，ＰＳ１を浮遊電位としかつ上層側の導体パターンＰＳ２ａ，ＰＳ２ｂを電位Ｖ１，Ｖ２に接続するよりも、図１４〜図１９のように、下層側の導体パターンＰＳ１ａ，ＰＳ１を電位Ｖ１，Ｖ２に接続しかつ上層側の導体パターンＰＳ２ａ，ＰＳ２ｂを浮遊電位とする方が、より好ましい。この理由は、次の通りである。
【００９１】
すなわち、導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとのうち、電位Ｖ１，Ｖ２に接続する方は、コンタクトホール１３ａ，１３ｂをその上部に形成する必要があるのに対して、浮遊電位とする方は、コンタクトホール１３をその上部に形成する必要がない。コンタクトホール１３ａ，１３ｂを開口するためのドライエッチングの際には、ＭＩＳＦＥＴのソース・ドレイン領域（図示せず）上にもコンタクトホール１３を開口する。ソース・ドレイン領域上にコンタクトホール１３を形成するには、絶縁膜１２の全厚みをエッチングして、コンタクトホール１３の底部でソース・ドレイン領域を露出させる必要がある。このため、ソース・ドレイン領域上のコンタクトホール１３を確実に開口できるようにエッチング時間を設定すると、コンタクトホール１３ａ，１３ｂの底部で導体パターンがオーバーエッチングされてしまう。上層側の導体パターンＰＳ２ａ，ＰＳ２ｂ上にコンタクトホール１３ａ，１３ｂを形成する場合よりも、図１４〜図１９のように下層側の導体パターンＰＳ１ａ，ＰＳ１上にコンタクトホール１３ａ，１３ｂを形成する場合の方が、コンタクトホール１３開口時にコンタクトホール１３ａ，１３ｂ底部での導体パターンのオーバーエッチング量は少なくなる。
【００９２】
このため、図１４〜図１９のように、下層側の導体パターンＰＳ１ａ，ＰＳ１を電位Ｖ１，Ｖ２に接続しかつ上層側の導体パターンＰＳ２ａ，ＰＳ２ｂを浮遊電位とする方がより好ましく、これにより、コンタクトホール１３を開口するためのドライエッチングの際に、コンタクトホール１３ａ，１３ｂ底部での導体パターンのオーバーエッチング量を少なくすることができる。
【００９３】
また、本実施の形態では、半導体基板１に形成した素子分離領域１１上に導体パターンＰｓ１ａ，ＰＳ２ａを形成していた、すなわち素子分離領域１１上にＰＩＰ型の容量素子Ｃ１〜Ｃ４を形成していたが、本実施の形態でも、上記実施の形態１のように、半導体基板１上に形成した層間絶縁膜（例えば上記絶縁膜３）上に導体パターンＰｓ１ａ，ＰＳ２ａを形成することもできる。この場合、上記実施の形態１で上記絶縁膜３上にＭＩＭ型の容量素子Ｃ１〜Ｃ４が形成されたように、本実施の形態でも、上記絶縁膜３上にＰＩＰ型の容量素子Ｃ１〜Ｃ４が形成されることになり、ＰＩＰ型の容量素子Ｃ１〜Ｃ４の下方の領域（上記素子領域２）に他の素子を形成することが可能なる。
【００９４】
次に、本実施の形態の半導体装置の製造方法の一例について説明する。図２０〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図１６または図１７に対応する領域が示されている。
【００９５】
図２０に示されるように、半導体基板１に例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより素子分離領域１１を形成する。
【００９６】
次に、例えば不純物が導入された低抵抗率の多結晶シリコン膜（ドープトポリシリコン膜）のような導体膜を半導体基板１の主面全面上に形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導体膜をパターニングすることで、導体パターンＰＳ１ａ，ＰＳ１ｂを形成する。導体パターンＰＳ１ａ，ＰＳ１ｂは、素子分離領域１１上に形成される。
【００９７】
次に、図２１に示されるように、絶縁膜５ａと導体パターンＰＳ２ａ，ＰＳ２ｂを形成する。例えば、半導体基板１の主面上に導体パターンＰＳ１ａ，ＰＳ１ｂを覆うように酸化シリコンまたは窒化シリコンなどからなる絶縁膜５ａ用の絶縁膜と導体パターンＰＳ２ａ，ＰＳ２ｂ用の多結晶シリコン膜（ドープトポリシリコン膜）との積層膜を形成し、この積層膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることで、絶縁膜５ａと導体パターンＰＳ２ａ，ＰＳ２ｂとの積層膜パターンを形成する。
【００９８】
他の形態として、多結晶シリコン膜からなる導体パターンＰＳ１ａ，ＰＳ１ｂの表面に熱酸化法などにより絶縁膜５ａ用の絶縁膜（酸化膜）を形成してから、導体パターンＰＳ２ａ，ＰＳ２ｂ用の多結晶シリコン膜（ドープトポリシリコン膜）を形成し、この多結晶シリコン膜をパターニングすることで、絶縁膜５ａと導体パターンＰＳ２ａ，ＰＳ２ｂを形成することもできる。この場合、絶縁膜５ａは、導体パターンＰＳ１ａ，ＰＳ１ｂの表面に形成されるので、導体パターンＰＳ１ａ，ＰＳ１ｂと導体パターンＰＳ２ａ，ＰＳ２ｂとの間に絶縁膜５ａが介在した状態となっているが、導体パターンＰＳ２ａ，ＰＳ２ｂの下方に導体パターンＰＳ１ａ，ＰＳ１ｂが存在しない領域では、導体パターンＰＳ２ａ，ＰＳ２ｂの下に絶縁膜５ａも形成されていない状態となる。
【００９９】
また、サリサイドプロセスなどにより、導体パターンＰＳ１ａ，ＰＳ１ｂの上部に金属シリサイド層（図示せず）を形成することもできる。金属シリサイド層を形成しておけば、導体パターンＰＳ１ａ，ＰＳ１ｂと後で形成するプラグ１４ａ，１４ｂとの間のコンタクト抵抗などを低減できる。
【０１００】
次に、図２２に示されるように、半導体基板１上に、導体パターンＭｅ１ａ，Ｍｅ１ｂ，絶縁膜５ａおよび導体パターンＭｅ２ａ，Ｍｅ２ｂを覆うように、絶縁膜（層間絶縁膜）１２を形成し、絶縁膜１２にコンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を埋め込む。
【０１０１】
次に、プラグ１４が埋め込まれた絶縁膜１２上に配線１５を形成する。配線１５は、例えば、プラグ１４が埋め込まれた絶縁膜１２上にタングステン膜などの導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることなどにより、形成することができる。
【０１０２】
次に、絶縁膜１２上に配線１５を覆うように絶縁膜１６が形成される。その後、更に上層の配線層や絶縁膜が形成されるが、ここではその図示および説明は省略する。
【０１０３】
（実施の形態３）
本実施の形態の半導体装置も容量素子を有する半導体装置である。
【０１０４】
図２３は、本実施の形態の半導体装置の要部平面図であり、図２４〜図２７は、その要部断面図であり、それぞれ上記実施の形態１の図２〜図６または上記実施の形態２の図１５〜図１９に対応するものである。図２３のＤ１−Ｄ１線の断面図が図２４に対応し、図２３のＤ２−Ｄ２線の断面図が図２５に対応し、図２３のＤ３−Ｄ３線の断面図が図２６に対応し、図２３のＤ４−Ｄ４線の断面図が図２７に対応する。また、図２３では、導体パターンＰＳ３ａ，ＰＳ３ｂおよびｎ型半導体領域２３ａ，２３ｂの平面レイアウトだけを示し、それ以外の構成は図示を省略している。なお、図２３では、導体パターンＰＳ３ａ，ＰＳ３ｂの平面レイアウトを実線で示し、ｎ型半導体領域２３ａ，２３ｂの平面レイアウトを点線で示してある。回路図は、上記実施の形態１の図７と同じであるので、ここではその図示を省略する。
【０１０５】
本実施の形態の半導体装置も、上記実施の形態１，２の半導体装置と同様、半導体基板１上に配置された容量素子Ｃ１〜Ｃ４を有する半導体装置であるが、上記実施の形態１では容量素子Ｃ１〜Ｃ４をＭＩＭ型の容量素子とし、上記実施の形態２では容量素子Ｃ１〜Ｃ４をＰＩＰ型の容量素子としていたのに対して、本実施の形態では、容量素子Ｃ１〜Ｃ４を、いわゆるＭＯＳ型の容量素子により構成している。
【０１０６】
図２３〜図２７に示される本実施の形態の半導体装置を構成する半導体基板１の主面には、素子分離領域１１ａが形成されている。素子分離領域１１ａは上記素子分離領域１１と同様、素子分離溝に埋め込まれた絶縁体（例えば酸化シリコン）などからなる。素子分離領域１１ａによって活性領域２１ａ，２１ｂが規定されている。すなわち、活性領域２１ａと活性領域２１ｂとは、それぞれ素子分離領域１１ａによって平面的に囲まれた領域であり、素子分離領域１１ａによって互いに直流電流は流れない。
【０１０７】
活性領域２１ａ，２１ｂにｐ型ウエル２２が形成され、ｐ型ウエル２２の表層部分に不純物拡散層であるｎ型半導体領域２３ａ，２３ｂが形成されている。すなわち、活性領域２１ａ（のｐ型ウエル２２）の表層部分にｎ型半導体領域（不純物拡散層）２３ａが形成され、活性領域２１ｂ（のｐ型ウエル２２）の表層部分にｎ型半導体領域（不純物拡散層）２３ｂが形成されている。不純物拡散層も導体層とみなすことができるので、ｎ型半導体領域２３ａとｎ型半導体領域２３ｂとは、同層の導体層（第１導体層、ここでは不純物拡散層）からなり、同工程で形成されている。ｎ型半導体領域２３ａとｎ型半導体領域２３ｂとは、間に素子分離領域１１ａが介在するので、導体では接続されていない状態となっている（すなわち直流電流は流れない）。ｎ型半導体領域（第１導体パターン）２３ａとｎ型半導体領域（第２導体パターン）２３ｂとは、周囲を素子分離領域１１ａで囲まれているので、導体パターンとみなすこともできる。
【０１０８】
半導体基板１の主面に（すなわちｎ型半導体領域２３ａ，２３ｂの上面に）は、例えば薄い酸化シリコン膜などからなる絶縁膜５ｂが形成されている。
【０１０９】
半導体基板１の主面上には、導体パターンＰＳ３ａ，ＰＳ３ｂが形成されている。導体パターン（第３導体パターン）ＰＳ３ａと導体パターン（第４）導体パターン）ＰＳ３ｂとは、同層の導体層（第２導体層、ここではシリコン層）からなり、同工程で形成されている。導体パターンＰＳ３ａと導体パターンＰＳ３ｂとは、導体では接続されていない（すなわち直流電流は流れない）。導体パターンＰＳ３ａ，ＰＳ３ｂは、パターニングされた導電体膜（導体層）からなり、好ましくは多結晶シリコン膜（ドープトポリシリコン膜）のようなシリコン層（シリコン膜、パターニングされたシリコン膜）からなり、シリコン層の場合は不純物が導入されて低抵抗率とされている。
【０１１０】
導体パターンＰＳ３ａは、ｎ型半導体領域２３ａとｎ型半導体領域２３ｂの両方に交差するように延在し、導体パターンＰＳ３ｂも、ｎ型半導体領域２３ａとｎ型半導体領域２３ｂの両方に交差するように延在している。例えば、ｎ型半導体領域２３ａ，２３ｂは、図２３のＸ方向に延在し、導体パターンＰＳ３ａ，ＰＳ３ｂは、図２３のＹ方向に延在している。ここで、Ｘ方向とＹ方向は互いに交差（より好ましくは直交）する方向である。
【０１１１】
ｎ型半導体領域２３ａ，２３ｂの上面には絶縁膜５ｂが形成されており、導体パターンＰＳ３ａ，ＰＳ３ｂは絶縁膜５ｂ上を延在するので、導体パターンＰＳ３ａ，ＰＳ３ｂとｎ型半導体領域２３ａ，２３ｂとの交差領域において、導体パターンＰＳ３ａ，ＰＳ３ｂとｎ型半導体領域２３ａ，２３ｂとの間には、容量絶縁膜としての絶縁膜５ｂが介在している。これにより、導体パターンＰＳ３ａ，ＰＳ３ｂとｎ型半導体領域２３ａ，２３ｂとの交差領域に容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４が形成されている。
【０１１２】
すなわち、導体パターンＰＳ３ａとｎ型半導体領域２３ａとが交差する領域において、交差領域の導体パターンＰＳ３ａが容量素子Ｃ１の上部電極Ｅ１ａとなり、交差領域のｎ型半導体領域２３ａが容量素子Ｃ１の下部電極Ｅ１ｂとなり、上部電極Ｅ１ａと下部電極Ｅ１ｂとの間の絶縁膜５ｂが容量素子Ｃ１の容量絶縁膜となって、容量素子Ｃ１が形成されている。また、導体パターンＰＳ３ａとｎ型半導体領域２３ｂとが交差する領域において、交差領域の導体パターンＰＳ３ａが容量素子Ｃ２の上部電極Ｅ２ａとなり、交差領域のｎ型半導体領域２３ｂが容量素子Ｃ２の下部電極Ｅ２ｂとなり、上部電極Ｅ２ａと下部電極Ｅ２ｂとの間の絶縁膜５ｂが容量素子Ｃ２の容量絶縁膜となって、容量素子Ｃ２が形成されている。また、導体パターンＰＳ３ｂとｎ型半導体領域２３ａとが交差する領域において、交差領域の導体パターンＰＳ３ｂが容量素子Ｃ３の上部電極Ｅ３ａとなり、交差領域のｎ型半導体領域２３ａが容量素子Ｃ３の下部電極Ｅ３ｂとなり、上部電極Ｅ３ａと下部電極Ｅ３ｂとの間の絶縁膜５ｂが容量素子Ｃ３の容量絶縁膜となって、容量素子Ｃ３が形成されている。また、導体パターンＰＳ３ｂとｎ型半導体領域２３ｂとが交差する領域において、交差領域の導体パターンＰＳ３ｂが容量素子Ｃ４の上部電極Ｅ４ａとなり、交差領域のｎ型半導体領域２３ｂが容量素子Ｃ４の下部電極Ｅ４ｂとなり、上部電極Ｅ４ａと下部電極Ｅ４ｂとの間の絶縁膜５ｂが容量素子Ｃ４の容量絶縁膜となって、容量素子Ｃ４が形成されている。従って、容量素子Ｃ１〜Ｃ４は、いわゆるＭＯＳ（Metal Oxide Semiconductor）型の容量素子である。
【０１１３】
ＭＯＳ型容量素子とは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のチャネル領域、ゲート絶縁膜およびゲート電極をそれぞれＭＯＳ型容量素子の下部電極、容量絶縁膜および上部電極とするものであり、チャネル領域に相当する部分に高濃度不純物拡散層（ここではｎ型半導体領域２３ａ，２３ｂ）を設けてこれを下部電極とする。なお、ＭＯＳ型容量素子と呼ぶ場合にも、容量絶縁膜（ここでは絶縁膜５ｂ）は酸化膜に限定されず、酸化膜以外の絶縁膜を容量絶縁膜（ここでは絶縁膜５ｂ）に用いることもできる。従って、ＭＯＳ型容量素子は、半導体基板１の一部（ここでは半導体基板１に不純物を導入して形成されたｎ型半導体領域２３ａ，２３ｂ）を下部電極とし、半導体基板１上（ｎ型半導体領域２３ａ，２３ｂ上）に絶縁膜（ここでは絶縁膜５ｂ）を介して形成された導体層（ここでは導体パターンＰＳ３ａ，ＰＳ３ｂ）を上部電極とする容量素子とみなすことができる。
【０１１４】
半導体基板１上には、導体パターンＰＳ３ａ，ＰＳ３ｂを覆うように、絶縁膜（層間絶縁膜）１２が形成されている。絶縁膜１２には、コンタクトホール（開口部、貫通孔）１３が形成され、コンタクトホール１３には導電体からなるプラグ１４が埋め込まれている。コンタクトホール１３のうちのコンタクトホール１３ｃは、ｎ型半導体領域２３ａの上部に形成され、その底部でｎ型半導体領域２３ａの一部が露出され、コンタクトホール１３のうちのコンタクトホール１３ｄは、ｎ型半導体領域２３ｂの上部に形成され、その底部でｎ型半導体領域２３ｂの一部が露出されている。コンタクトホール１３ｃには、プラグ１４のうちのプラグ１４ｃが埋め込まれ、コンタクトホール１３ｄには、プラグ１４のうちのプラグ１４ｄが埋め込まれており、プラグ１４ｃは、その底部でｎ型半導体領域２３ａに接して電気的に接続され、プラグ１４ｄは、その底部でｎ型半導体領域２３ｂに接して電気的に接続されている。プラグ１４が埋め込まれた絶縁膜１２上には配線１５が形成され、絶縁膜１２上に配線１５を覆うように絶縁膜１６が形成されている。ｎ型半導体領域２３ａは、プラグ１４ｃを介して、配線１５のうちの配線１５ｃに電気的に接続され、ｎ型半導体領域２３ｂは、プラグ１４ｄを介して、配線１５のうちの配線１５ｄに電気的に接続されている。
【０１１５】
ｎ型半導体領域２３ａは、プラグ１４ｃおよび配線１５ｃなどを介して電位Ｖ１に接続され、ｎ型半導体領域２３ｂはプラグ１４ｄおよび配線１５ｄなどを介して電位Ｖ２に接続され、導体パターンＰＳ３ａ，ＰＳ３ｂは浮遊（フローティング）電位とされている。電位Ｖ１と電位Ｖ２とは、互いに異なる電位である。
【０１１６】
本実施の形態におけるｎ型半導体領域２３ａ、ｎ型半導体領域２３ｂ、導体パターンＰＳ３ａおよび導体パターンＰＳ３ｂは、上記実施の形態１の導体パターンＭｅ１ａ、導体パターンＭｅ１ｂ、導体パターンＭｅ２ａおよび導体パターンＭｅ２ｂにそれぞれ対応するものであり、また、上記実施の形態２の導体パターンＰＳ１ａ、導体パターンＰＳ１ｂ、導体パターンＰＳ２ａおよび導体パターンＰＳ２ｂにそれぞれ対応するものである。また、本実施の形態の絶縁膜５ｂは、上記実施の形態１の絶縁膜５に対応するものであり、また、上記実施の形態２の絶縁膜５ａに対応するものである。本実施の形態においてｎ型半導体領域２３ａ，２３ｂ、導体パターンＰＳ３ａ，ＰＳ３ｂおよび絶縁膜５ｂにより形成される容量素子Ｃ１〜Ｃ４が形成する回路構成は、上記実施の形態１において、導体パターンＭｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂおよび絶縁膜５により形成される容量素子Ｃ１〜Ｃ４が構成する回路構成と同様であり、上記図７のようになる。
【０１１７】
すなわち、本実施の形態においても、容量素子Ｃ１，Ｃ２の下部電極Ｅ１ｂ，Ｅ２ｂは、それぞれｎ型半導体領域２３ａ，２３ｂにより形成されているが、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａ同士は、共に導体パターンＰＳ３ａにより形成されて導体（ここでは導体パターンＰＳ３ａ）を通じて電気的に接続されており、この導体パターンＰＳ３ａは浮遊電位とされている。このため、容量素子Ｃ１，Ｃ２は直列に接続される。また、容量素子Ｃ３，Ｃ４の下部電極Ｅ３ｂ，Ｅ４ｂは、それぞれｎ型半導体領域２３ａ，２３ｂにより形成されているが、容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａ同士は、共に導体パターンＰＳ３ｂにより形成されて導体（ここでは導体パターンＰＳ３ｂ）を通じて電気的に接続されており、この導体パターンＰＳ３ｂは浮遊電位とされている。このため、容量素子Ｃ３，Ｃ４は直列に接続される。また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂ同士は、共にｎ型半導体領域２３ａにより形成されて導体（ここではｎ型半導体領域２３ａ）を通じて電気的に接続され、また、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂ同士は、共にｎ型半導体領域２３ｂにより形成されて導体（ここではｎ型半導体領域２３ｂ）を通じて電気的に接続されている。そして、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂを構成するｎ型半導体領域２３ａが電位Ｖ１に接続され、容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂを構成するｎ型半導体領域２３ｂが電位Ｖ２に接続されている。また、容量素子Ｃ１，Ｃ２の上部電極Ｅ１ａ，Ｅ２ａは容量素子Ｃ３，Ｃ４の上部電極Ｅ３ａ，Ｅ４ａと導体では接続されておらず（直流電流が流れない）、また、容量素子Ｃ１，Ｃ３の下部電極Ｅ１ｂ，Ｅ３ｂは容量素子Ｃ２，Ｃ４の下部電極Ｅ２ｂ，Ｅ４ｂと導体では接続されていない（直流電流が流れない）。このため、容量素子Ｃ１と容量素子Ｃ２とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ３と容量素子Ｃ４とが電位Ｖ１と電位Ｖ２との間に直列に接続され、容量素子Ｃ１，Ｃ２の直列回路と、容量素子Ｃ３，Ｃ４の直列回路とが、電位Ｖ１と電位Ｖ２との間に並列に接続された上記図７の状態となっている。
【０１１８】
本実施の形態においても、上記実施の形態１，２と同様、上記図７のような回路構成を実現して電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を上記実施の形態１で説明したように大幅に向上させることができる。従って、半導体装置の信頼性を向上できる。
【０１１９】
また、本実施の形態においても、上記実施の形態１，２と同様、容量素子Ｃ１〜Ｃ４を形成するのに必要な導体層の層数を低減できる。すなわち、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ同士を同工程で形成された同層の導体層（ここではｎ型半導体領域２３ａ，２３ｂを構成する不純物拡散層）により形成し、かつ、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ同士を同工程で形成された同層の導体層（ここでは導体パターンＰＳ３ａ，ＰＳ３ｂを構成するシリコン層）により形成している。これにより、必要な導体層の層数が少なくて済み、例えば、ｎ型半導体領域２３ａ，２３ｂを形成する不純物拡散層（導体層）と、導体パターンＰＳ３ａ，ＰＳ３ｂを形成する導体層の２層で済み、容量素子Ｃ１〜Ｃ４に使用する導体層の層数を低減できる。このため、半導体基板上に形成する導体層の層数の増加を抑制しながらＭＯＳ型の容量素子Ｃ１〜Ｃ４により図７のような回路を実現でき、半導体装置の製造コストを抑制することができる。従って、半導体装置の信頼性の向上と製造コストの低減を両立できる。
【０１２０】
また、本実施の形態では、容量素子を縦積みにした場合に比べて、容量素子Ｃ１〜Ｃ４を形成するのに必要な導体層の層数を少なくすることができ、半導体基板１上に形成する導体層の層数を少なく（ここでは導体パターンＰＳ３ａ，ＰＳ３ｂを形成する導体層の１層に）することができるので、絶縁膜１２の厚みを薄くすることができる。このため、コンタクトホール１３のアスペクト比（縦横比）を低減でき、コンタクトホール１３をより的確に形成できるようになる。これにより、プラグ１４ｃ，１４ｄとｎ型半導体領域２３ａ，２３ｂとの電気的接続の信頼性はもちろん、ＭＩＳＦＥＴのような他の素子（図示せず）とプラグ１４との電気的接続の信頼性も向上でき、半導体装置の信頼性をより向上することができる。
【０１２１】
また、ＭＯＳ型の容量素子は、容量絶縁膜（ここでは絶縁膜５ｂ）を熱酸化により形成できることから、良好な膜質の容量絶縁膜（絶縁膜５ｂ）を形成でき、電極間の絶縁リークや絶縁破壊が発生しにくいため、個々の容量素子Ｃ１〜Ｃ４の信頼性を高めることができる。本実施の形態では、信頼性が高いＭＯＳ型の容量素子Ｃ１〜Ｃ４を用いて、上記図７のような回路構成を形成することで、電位Ｖ１，Ｖ２間に容量素子を介在させた回路の信頼性を、更に向上させることができる。
【０１２２】
また、本実施の形態においても、２つの容量素子の直列回路を、電位Ｖ１，Ｖ２間に２つ並列に接続した場合について説明したが、並列に接続する数は２つ以上（すなわち複数）であればよく、２つに限定されない。上記実施の形態１で上記図１０および図１１を参照して説明したのと同様に、本実施の形態においても、２つの容量素子の直列回路を電位Ｖ１，Ｖ２間にｎ個（ここでｎは３以上の整数）並列に接続することができる。
【０１２３】
また、本実施の形態では、容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の一方の電極（ここでは下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ）を構成する第１導体層と容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の他方の電極（ここでは上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ）を構成する第２導体層とのうちの下層側の導体層を、半導体基板１内に形成された不純物拡散層（ｎ型半導体領域２３ａ，２３ｂに対応）により形成している。
【０１２４】
上記実施の形態１で上記図９を参照して説明したのと同様に、本実施の形態においても、図２３〜図２７におけるｎ型半導体領域２３ａ，２３ｂと導体パターンＰＳ３ａ，ＰＳ３ｂとの位置関係を上下逆にすることもできる。但し、本実施の形態において、ｎ型半導体領域２３ａ，２３ｂと導体パターンＰＳ３ａ，ＰＳ３ｂとの位置関係を上下逆にするということは、図２３〜図２７のｎ型半導体領域２３ａ，２３ｂと導体パターンＰＳ３ａ，ＰＳ３ｂとの位置関係を維持しながら下層の側のｎ型半導体領域２３ａ，２３ｂを浮遊電位とし、上層側の導体パターンＰＳ３ａを電位Ｖ１に接続し、上層側の導体パターンＰＳ３ｂを電位Ｖ２に接続することに相当する。この場合は、上記図７において、容量素子Ｃ２と容量素子Ｃ３とを入れ換えた回路構成となる。
【０１２５】
但し、本実施の形態では、下層側のｎ型半導体領域２３ａ，２３ｂを浮遊電位としかつ上層側の導体パターンＰＳ３ａ，ＰＳ３ｂを電位Ｖ１，Ｖ２に接続するよりも、図２３〜図２７のように下層側のｎ型半導体領域２３ａ，２３ｂを電位Ｖ１，Ｖ２に接続しかつ上層側の導体パターンＰＳ３ａ，ＰＳ３ｂを浮遊電位とする方が、より好ましい。この理由は、次の通りである。
【０１２６】
すなわち、ｎ型半導体領域２３ａ，２３ｂと導体パターンＰＳ３ａ，ＰＳ３ｂとのうち、電位Ｖ１，Ｖ２に接続する方は、コンタクトホール１３ｃ，１３ｄをその上部に形成する必要があるのに対して、浮遊電位とする方は、コンタクトホール１３をその上部に形成する必要がない。上記実施の形態２で説明したように、ＭＩＳＦＥＴのソース・ドレイン領域上にもコンタクトホール１３を確実に開口できるようにエッチング時間を設定すると、導体パターンＰＳ３ａ，ＰＳ３ｂ上にコンタクトホール１３ｃ，１３ｄを形成する場合に比べて、ｎ型半導体領域２３ａ，２３ｂ上にコンタクトホール１３ｃ，１３ｄを形成する場合の方が、コンタクトホール１３ｃ，１３ｄ底部でのオーバーエッチング量は少なくなる。このため、上述のように、下層側のｎ型半導体領域２３ａ，２３ｂを浮遊電位としかつ上層側の導体パターンＰＳ３ａ，ＰＳ３ｂを電位Ｖ１，Ｖ２に接続するよりも、下層側のｎ型半導体領域２３ａ，２３ｂを電位Ｖ１，Ｖ２に接続しかつ上層側の導体パターンＰＳ３ａ，ＰＳ３ｂを浮遊電位とする方が、より好ましい。これにより、コンタクトホール１３を開口するためのドライエッチングの際のコンタクトホール１３ｃ，１３ｄ底部でのオーバーエッチング量を少なくすることができる。
【０１２７】
また、ｐ型ウエル２２およびｎ型半導体領域２３ａ，２３ｂの導電型を逆にすることもできる。すなわち、ｐ型ウエル２２の代わりにｎ型ウエルを形成し、ｎ型半導体領域２３ａ，２３ｂの代わりにｐ型半導体領域を形成することもできる。
【０１２８】
次に、本実施の形態の半導体装置の製造方法の一例について説明する。図２８〜図３０は、本実施の形態の半導体装置の製造工程中の要部断面図であり、上記図２４または図２５に対応する領域が示されている。
【０１２９】
図２８に示されるように、半導体基板１に例えばＳＴＩ法またはＬＯＣＯＳ法などにより素子分離領域１１ａを形成する。
【０１３０】
次に、半導体基板１にｐ型不純物をイオン注入することなどによってｐ型ウエル２２を形成する。
【０１３１】
次に、半導体基板１にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどによってｎ型半導体流域２３ａ，２３ｂを形成する。
【０１３２】
次に、図２９に示されるように、必要に応じて半導体基板１の主面を清浄化してから、半導体基板１の主面に（すなわちｎ型半導体領域２３ａ，２３ｂの上面に）、熱酸化法などによって絶縁膜５ｂを形成する。この絶縁膜５ｂは、半導体基板１にＭＩＳＦＥＴ用のゲート絶縁膜を形成する際に一緒（同時）に形成することができ、この場合、絶縁膜５ｂはＭＩＳＦＥＴ（図示せず）のゲート絶縁膜と同層の絶縁膜からなる。
【０１３３】
次に、半導体基板１の全面上に多結晶シリコン膜（ドープトポリシリコン膜）などからなる導体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導体膜をパターニングすることで、導体パターンＰ３ａ，Ｐ３ｂを形成する。導体パターンＰ３ａ，Ｐ３ｂ用の導電体膜をパターニングする際に、パターニングされた導電体膜からなるゲート電極をＭＩＳＦＥＴ形成予定領域（図示せず）に形成することができる。従って、導体パターンＰ３ａ，Ｐ３ｂは、ＭＩＳＦＥＴのゲート電極を形成する際に一緒（同時）に形成でき、この場合、導体パターンＰ３ａ，Ｐ３ｂはＭＩＳＦＥＴのゲート電極と同層の導電体膜からなる。
【０１３４】
また、図支配しないけれども、ＭＩＳＦＥＴ形成予定領域のゲート電極の両側の領域にイオン注入によりソース・ドレイン用のｎ型半導体領域を形成する際に、導体パターンＰ３ａ，Ｐ３ｂで覆われていない領域の活性領域２１ａ，２１ｂにもイオン注入してｎ型半導体領域を形成することもできる。
【０１３５】
次に、図３０に示されるように、半導体基板１上に、導体パターンＭ３ａ，Ｍ３ｂを覆うように、絶縁膜（層間絶縁膜）１２を形成し、絶縁膜１２に、コンタクトホール１３を形成し、コンタクトホール１３内にプラグ１４を埋め込む。
【０１３６】
次に、プラグ１４が埋め込まれた絶縁膜１２上に配線１５を形成する。配線１５は、例えば、プラグ１４が埋め込まれた絶縁膜１２上にタングステン膜などの導電体膜を形成し、この導電体膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることなどにより、形成することができる。
【０１３７】
次に、絶縁膜１２上に配線１５を覆うように絶縁膜１６が形成される。その後、更に上層の配線層や絶縁膜が形成されるが、ここではその図示および説明は省略する。
【０１３８】
また、ｐ型ウエル２２をｎ型にし、ｎ型半導体領域２３ａ，２３ｂをｐ型にすることもできる。
【０１３９】
（実施の形態４）
本実施の形態は、上記実施の形態１で説明したような容量素子を、電源配線３３と接地配線（グランド配線）３２との間に設けた半導体装置に対応する。
【０１４０】
図３１は、本実施の形態の半導体装置３１の要部回路図、図３２は、半導体装置３１の概念的な平面図（全体平面図）、図３３〜図３５は、半導体装置３１の要部平面図（部分拡大平面図）、図３６〜図４０は、半導体装置３１の要部断面図（部分拡大断面図）である。図３２では、接地配線３２，３２ａ、電源配線３３，３３ａ、ボンディングパッド３４ａ，３４ｂ、容量素子Ｃｐおよびコア領域４０の平面レイアウトを示し、それ以外の構成は図示を省略しているが、コア領域４０を一点差線で模式的に示し、また、個々の容量素子Ｃｐが形成される領域を点線で模式的に示してある。図３３〜図３５は、半導体装置３１の同じ領域が示されている。但し、図３３は、接地配線３２ａ、接地電位用接続配線３２ｂ、電源配線３３ａ、電源電位用接続配線３３ｂ、下部電極接続用配線３６、下部電極４７および導体膜４９の平面レイアウトを示しかつそれ以外の構成は図示を省略している。また、図３４は、接地配線３２ａ、電源配線３３ａ、下部電極４７および導体膜４９の平面レイアウトを示しかつそれ以外の構成は図示を省略し、図３５は、接地電位用接続配線３２ｂ、電源電位用接続配線３３ｂ、下部電極接続用配線３６および下部電極４７の平面レイアウトを示しかつそれ以外の構成は図示を省略している。また、図３５のＥ１−Ｅ１線の断面図が図３６に対応し、図３５のＥ２−Ｅ２線の断面図が図３７に対応し、図３５のＥ３−Ｅ３線の断面図が図３８に対応し、図３５のＥ４−Ｅ４線の断面図が図１９に対応し、図３６のＥ５−Ｅ５線の断面図が図４０に対応する。
【０１４１】
図３３〜図４０に示される本実施の形態の半導体装置（半導体チップ）３１は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に種々の半導体集積回路やボンディングパッドを形成した後、ダイシングなどにより半導体基板をチップ状の各半導体装置（半導体チップ）３１に分離することなどにより、形成されている。従って、半導体装置３１は、半導体チップである。
【０１４２】
図３２に示されるように、半導体装置３１の主面の外周部に沿って接地配線（グランド配線）３２および電源配線３３が配置されている。接地配線３２には接地電位（グランド電位）を供給すればより好ましいが、接地電位（グランド電位）ではない電源電位（固定電位、基準電位）を供給することもできる。この場合、少なくとも、接地配線３２には、電源配線３３とは異なる電源電位を供給する。従って、電源配線３３だけでなく、接地配線３２も電源配線とみなすこともできる。以下では、接地配線３２に供給される電位を接地電位Ｖ３（第１の電位）と称し、電源配線３３に供給される電位を電源電位Ｖ４（第２の電位）と称するものとし、電源電位Ｖ４と接地電位Ｖ３とは異なる電位である。また、接地電位Ｖ３を電位Ｖ３と表記し、電源電位Ｖ４を電位Ｖ４と表記する場合もある。なお、接地電位Ｖ３の代わりにＶｓｓと表記することもでき、また、電源電位Ｖ４の代わりにＶｄｄまたはＶｃｃと表記することもできる。
【０１４３】
また、半導体装置３１の主面には、外周部に沿って、複数のボンディングパッド（パッド電極、外部端子、外部接続端子）が配置されており、各ボンディングパッドは、外部装置との電気的な接続を取るための、半導体装置３１の外部端子（外部接続用端子、入出力端子）として機能することができる。図３２には、ボンディングパッドのうち、接地配線３２に入出力回路（Ｉ／Ｏ回路）を介して接続されたボンディングパッド３４ａと電源配線３３に入出力回路（Ｉ／Ｏ回路）を介して接続されたボンディングパッド３４ｂとが示され、他のボンディングパッドは図示を省略している。なお、図面を見やすくするために、図３１および図３２では、入出力回路の図示を省略している。
【０１４４】
半導体装置３１に対して電源を入れたときに、接地配線３２および電源配線３３には、それぞれ一定の電圧が印加された状態となる。例えば、半導体装置３１に対して電源を入れたときに、接地配線３２には接地電位Ｖ３が供給された状態となり、電源配線３３には電源電位Ｖ４が供給された状態となる。
【０１４５】
半導体装置３１の主面の中央部には、コア領域４０が配置されており、このコア領域４０には、種々の半導体集積回路（図示せず）が形成されている。すなわち、コア領域４０は、半導体装置３１を構成する半導体基板１の主面の半導体集積回路が形成された領域に対応する。例えば、ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを所定数組み合わせて構成された基本セルが多数マトリクス状に配置されてコア領域４０が構成されており、各基本セル内のＭＩＳＦＥＴおよび基本セル間を論理設計に基づいて結線することにより、所望の論理機能を実現している。電源配線３３からコア領域４０の回路に電源電位Ｖ４を供給することができ、接地配線３２からコア領域４０の回路に接地電位Ｖ３を供給することができる。
【０１４６】
接地配線３２と電源配線３３との間には、ノイズ対策として、容量素子を介在させる。本実施の形態では、図３１の回路図に示されるように、２つの容量素子Ｃｐ（すなわち一つの容量素子Ｃｐ１と一つの容量素子Ｃｐ２）の直列回路を、接地配線３２の接地電位Ｖ３と電源配線３３の電源電位Ｖ４の間に複数並列に接続している。これは、上記実施の形態１の上記図７や図１１の回路構成と同じであり、接地配線３２の電位である接地電位Ｖ３と電源配線３３の電位である電源電位Ｖ４との一方が上記電位Ｖ１に対応し、他方が上記電位Ｖ２に相当する。また、図３１の回路図に模式的に示されるように、コア領域４０の回路３５には、接地配線３２および電源配線３３から接地電位Ｖ３および電源電位Ｖ４が供給される。
【０１４７】
接地配線３２と電源配線３３との間に容量素子を介在させた上記図３１のような回路構成を実現するために、本実施の形態では、半導体装置３１の主面の外周部に沿って接地配線３２および電源配線３３を延在させるだけでなく、接地配線３２に電気的に接続された接地配線３２ａと電源配線３３に電気的に接続された電源配線３３ａとを、半導体装置３１の主面において、図３２〜図３５のＸ方向にそれぞれ複数本延在させている。また、浮遊電位とされた下部電極接続用配線３６を図３２〜図３５のＹ方向にそれぞれ複数本延在させている。そして、接地配線３２ａおよび電源配線３３ａと下部電極接続用配線３６との各交差領域に容量素子Ｃｐを形成している。これにより、半導体装置３１の主面全体（コア領域４０の上部全体）にＭＩＭ型の容量素子Ｃｐを配置し、上記図３１のような回路構成を実現している。この容量素子の構成をより詳細に説明する。
【０１４８】
図３６〜図４０の要部断面図に示されるように、半導体基板１の主面上には、種々の素子が形成され、層間絶縁膜や配線層が形成される。図３６〜図４０では、素子、層間絶縁膜および配線層が形成された領域を、素子領域４１として一括して示している。素子領域４１の構造の例については、後で説明する。
【０１４９】
素子領域４１上には、絶縁膜（層間絶縁膜）４２が形成されており、この絶縁膜４２には配線溝とこの配線溝に埋め込まれた配線Ｍ５が形成されている。配線Ｍ５は、ダマシン技術を用いて形成することができ、主として銅のような金属（金属材料、金属的な電導を示す材料）で形成されている。配線Ｍ５は、本実施の形態のようにダマシン法で形成した埋め込み配線であればより好ましいが、他の形態として、配線Ｍ５を、導体膜（金属膜）のパターニングにより形成した配線（例えばアルミニウム配線）とすることもできる。配線Ｍ５により、上記下部電極接続用配線３６や後述の接地電位用接続配線３２ｂおよび電源電位用接続配線３３ｂなどが形成されている。
【０１５０】
配線Ｍ５が埋め込まれた絶縁膜４２上には、絶縁膜（層間絶縁膜）４３が形成されている。絶縁膜４３には、スルーホール（開口部、孔、貫通孔）が形成されており、このスルーホール内には導電体からなるプラグ（導体部、接続用導体部）４４が形成されて埋め込まれている。プラグ４４は、その底部で下部電極接続用配線３６（配線Ｍ５）と接して電気的に接続されている。
【０１５１】
プラグ４４が埋め込まれた絶縁膜４３上には、絶縁膜（層間絶縁膜）４５が形成されている。絶縁膜４５には、下部電極用開口部４６が形成されており、この下部電極用開口部４６内には、容量素子Ｃｐ用の下部電極４７が形成されて埋め込まれている。下部電極４７は、その底部でプラグ４４と接して電気的に接続されている。従って、下部電極４７は、プラグ４４を介して、下部電極接続用配線３６（配線Ｍ５）に電気的に接続されている。
【０１５２】
例えば、絶縁膜４５に下部電極用開口部４６を形成してから、これを埋めるようにタングステンなどからなる導体膜（金属膜）を形成し、絶縁膜４５上の導体膜をＣＭＰ法またはエッチバック法などによって除去することで、下部電極４７を形成することができる。また、下部電極４７はシングルダマシン技術を用いて形成できるが、他の形態として、デュアルダマシン（Dual-Damascene）技術を用いて下部電極４７を形成することもでき、この場合、下部電極４７とプラグ４４が一体的に形成される。
【０１５３】
下部電極４７上を含む絶縁膜４５上に、容量素子の容量絶縁膜（誘電体膜）用の絶縁膜４８が形成され、絶縁膜４８上に、容量素子の上部電極用の導体膜４９が形成されている。絶縁膜４８は、パターニングされた絶縁膜からなり、例えば窒化シリコン膜などからなる。導体膜４９は、パターニングされた導体膜からなり、例えばチタン、窒化チタン、タングステンまたは窒化タングステンなどからなる。
【０１５４】
絶縁膜４５上に、絶縁膜４８および導体膜４９の積層膜を覆うように、導体膜５０が形成されている。導体膜５０は、パターニングされた導体膜からなり、例えばアルミニウムを主成分とする導体膜（アルミニウム膜またはアルミニウム合金膜）からなる。
【０１５５】
また、導体膜５０を、主導体膜と、その主導体膜の上面、下面あるいは上下両面に設けたバリア導体膜との積層膜とすることもできる。導体膜５０の前記主導体膜としては、例えばアルミニウムを主成分とする主導体膜を用いることができ、導体膜５０の前記バリア導体膜としては、例えばチタン膜、窒化チタン膜またはそれらの積層膜を用いることができる。
【０１５６】
後で絶縁膜４８および導体膜４９となる積層膜を、下部電極４７上を含む絶縁膜４５の全面上に形成してから、この積層膜をパターニングし、その後、絶縁膜４８および導体膜４９の積層膜上を含む絶縁膜４５の全面上に、後で導体膜５０となる導体膜を形成してから、この導体膜をパターニングすることで、絶縁膜４８、導体膜４９および導体膜５０を形成することができる。
【０１５７】
導体膜５０により、上記接地配線３２，３２ａおよび電源配線３３，３３ａが形成されている。また、導体膜４９により、容量素子Ｃｐの上部電極Ｅｐが形成されている。導体膜４９と導体膜４９上に位置する導体膜５０とを合わせたものを上部電極Ｅｐとみなすこともできる。
【０１５８】
絶縁膜４８および導体膜４９（上部電極Ｅｐ）は、図３３および図３４からも分かるように、平面的に下部電極４７を内包する（含む）ように形成されている。また、導体膜４９を形成しておけば、パターニング時の絶縁膜４８へのダメージを防止できるのでより好ましいが、導体膜４９の形成を省略することもできる。導体膜４９の形成を省略した場合には、導体膜５０は絶縁膜４８の上面に接するように形成され、導体膜５０のうち、絶縁膜４８を介して下部電極４７に対向する部分が上部電極Ｅｐとなる。
【０１５９】
導体膜４９（または導体膜４９，５０）からなる上部電極Ｅｐと、下部電極４７と、下部電極４７および上部電極Ｅｐ間の絶縁膜４８とにより、ＭＩＭ型の容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）が形成される。上部電極Ｅｐ（導体膜４９）が、容量素子Ｃｐの一方の電極（第１電極）となり、下部電極４７が、容量素子Ｃｐの他方の電極（第２電極）となり、下部電極４７と上部電極Ｅｐ（導体膜４９）の間に位置する絶縁膜４８が、容量素子Ｃｐの容量絶縁膜（誘電体膜）となる。
【０１６０】
なお、導体膜４９をチタン膜またはタングステン膜などの金属膜で形成した場合だけでなく、窒化チタン膜または窒化タングステン膜などの窒化金属膜で形成した場合でも、導体膜４９は金属的な伝導（電導）性を示すので金属層とみなすことができる。また、下部電極４７も主としてタングステンなどの金属層により形成されている。従って、容量素子ＣｐはＭＩＭ型の容量素子とみなすことができる。
【０１６１】
このような容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）が、半導体基板１の主面の上方にアレイ状（行列状）に配列しており、アレイ状に配列した各容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）は、上記のように、絶縁膜（ここでは絶縁膜４８）を介して互いに対向する下部電極４７（第２電極）および上部電極Ｅｐ（第１電極）により形成されている。
【０１６２】
本実施の形態では、半導体基板１上に複数の容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）が形成されているが、それら複数の容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）を形成するための複数の上部電極Ｅｐ同士は、同層の導体層からなり（形成され）、同工程で形成されており、また、それら複数の容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）を形成するための複数の下部電極４７同士は、同層の導体層からなり（形成され）、同工程で形成されている。上部電極Ｅｐを形成する導体層（ここでは導体膜４９）は、下部電極４７を形成する導体層よりも上層に形成されている。
【０１６３】
また、絶縁膜４５上には、導体膜５０を覆うように、最上層の保護膜としての絶縁膜（表面保護膜）５１が形成されている。導体膜５０は、上記ボンディングパッド３４ａ，３４ｂ形成用の導体膜と同層の導体膜を用いて形成されている。図３３〜図４０では図示されない領域において、絶縁膜５１にボンディングパッド用の開口部が形成され、この開口部から導体膜５０と同層の導体膜の一部が露出されて、上記ボンディングパッド３４ａ，３４ｂが形成されている。また、ボンディングパッド３４ａ，３４ｂへのワイヤボンディングなどを容易にするために、ボンディングパッド３４ａ，３４ｂの表面にめっき膜などを形成することもできる。また、ボンディングパッド３４ａ，３４ｂ上に、バンプ電極を形成することもできる。
【０１６４】
Ｘ方向に延在する複数の接地配線３２ａは、詳細は図示しないけれども、例えば、端部が接地配線３２に連結されるなどして、接地配線３２と共通の電位（ここでは接地電位Ｖ３）とされている。また、Ｘ方向に延在する複数の電源配線３３ａは、詳細は図示しないけれども、例えば、電源配線３３，３３ａの下で絶縁膜４３，４５に形成されたスルーホール内に埋め込んだプラグと、そのプラグに接続する配線Ｍ５と同層の配線部を介して、電源配線３３に電気的に接続されるなどして、電源配線３３と共通の電位（ここでは電源電位Ｖ４）とされている。
【０１６５】
また、図３１、図３３、図３９および図４０にも示されるように、配線Ｍ５により、Ｙ方向に延在する複数の接地電位用接続配線３２ｂとＹ方向に延在する複数の電源電位用接続配線３３ｂとが形成されている。そして、接地配線３２ａは、絶縁膜４３，４５に形成されたスルーホール内に埋め込まれたプラグ５２を介して接地電位用接続配線３２ｂに電気的に接続され、電源配線３３ａは、絶縁膜４３，４５に形成されたスルーホール内に埋め込まれたプラグ５２を介して電源電位用接続配線３３ｂに電気的に接続されている。また、接地電位用接続配線３２ｂの両端部は、半導体装置３１の主面の外周部に沿って配置された接地配線３２にプラグ（図示せず）などを介して電気的に接続され、電源電位用接続配線３３ｂの両端部は、半導体装置３１の主面の外周部に沿って配置された電源配線３３にプラグ（図示せず）などを介して電気的に接続されている。これにより、Ｘ方向に延在する複数の接地配線３２ａ同士は、プラグ５２および接地電位用接続配線３２ｂ（すなわち導体）を介して互いに電気的に接続され、接地配線３２と同じ接地電位Ｖ３が供給された状態となっている。また、Ｘ方向に延在する複数の電源配線３３ａ同士は、プラグ５２および電源電位用接続配線３３ｂ（すなわち導体）を介して互いに電気的に接続され、電源配線３３と同じ電源電位Ｖ４が供給された状態となっている。
【０１６６】
電源電位用接続配線３３ｂを設けたことで、各電源配線３３ａの電源電位Ｖ４が安定化され、また、接地電位用接続配線３２ｂを設けたことで、各接地配線３２ａの接地電位Ｖ３が安定化される。また、接地電位用接続配線３２ｂを素子領域４１に形成した導電性のプラグや配線（図示せず）に接続することで、接地電位用接続配線３２ｂから素子領域４１に形成した素子または回路に接地電位Ｖ３を供給することができる。また、電源電位用接続配線３３ｂを素子領域４１に形成した導電性のプラグや配線（図示せず）に接続することで、電源電位用接続配線３３ｂから素子領域４１に形成した素子または回路に電源電位Ｖ４を供給することができる。電源配線３３，３３ａおよび電源電位用接続配線３３ｂは、接地配線３２，３２ａおよび接地電位用接続配線３２ｂと容量Ｃｐ（Ｃｐ１，Ｃｐ２）を介して結合されているが、導体では接続されていない。
【０１６７】
平面レイアウトについて、より詳細に説明する。
【０１６８】
図３２〜図３４にも示されるように、Ｘ方向に延在する接地配線３２ａと電源配線３３ａとが、Ｙ方向に所定の間隔（好ましくは等間隔）で交互に複数本並んでいる。なお、Ｘ方向とＹ方向とは、互いに交差する方向であり、好ましくは直交する方向である。また、各接地配線３２ａと各電源配線３３ａの配線幅（Ｙ方向の幅または寸法）は、互いに同じであることが好ましい。各接地配線３２ａおよび各電源配線３３ａは、上記導体膜５０のパターンにより形成されている。
【０１６９】
図３３〜図３５に示されるように、絶縁膜４８および導体膜４９（上部電極Ｅｐ）の積層パターンはアレイ（行列）状に配列されているが、平面的に各接地配線３２ａおよび各電源配線３３ａに内包されるように、各接地配線３２ａおよび各電源配線３３ａの下に配置されている。このため、絶縁膜４８および導体膜４９の積層パターンは、接地配線３２ａおよび電源配線３３ａのＹ方向の配列のピッチと同じピッチでＹ方向に配列し、また、Ｘ方向に所定のピッチ（等間隔）で配列している。
【０１７０】
下部電極４７は、絶縁膜４８および導体膜４９（上部電極Ｅｐ）の積層パターンの下に平面的に内包されるように形成されている。このため、絶縁膜４８および導体膜４９の積層パターンと同様に下部電極４７も、接地配線３２ａおよび電源配線３３ａのＹ方向の配列のピッチと同じピッチでＹ方向に配列し、また、Ｘ方向に所定のピッチ（等間隔）で配列している。
【０１７１】
Ｙ方向に隣り合う一対の接地配線３２ａおよび電源配線３３ａにおいて、Ｙ方向に隣り合う下部電極４７同士の下に、下部電極接続用配線３６が延在しており、このＹ方向に延在する下部電極接続用配線３６およびそれに接続するプラグ４４（すなわち導体）を介して、Ｙ方向に隣り合う下部電極４７同士が電気的に接続されている。但し、各下部電極接続用配線３６は、一対の接地配線３２ａおよび電源配線３３ａ毎に（すなわちＹ方向に隣り合う一対の下部電極４７毎に）独立に設けられている。このため、Ｙ方向に隣り合う一対の下部電極４７（一対の容量素子Ｃｐ１，Ｃｐ２の下部電極４７同士）は、その下に延在する下部電極接続用配線３６（すなわち導体）を介して互いに電気的に接続されかつ浮遊とされているが、その一対の下部電極４７は、それ以外の下部電極４７とは導体では接続されていない。
【０１７２】
従って、Ｙ方向に隣り合う一対の接地配線３２ａおよび電源配線３３ａにおいて、Ｙ方向に隣り合う一対の下部電極４７と、その一対の下部電極４７上の絶縁膜４８および導体膜４９（上部電極Ｅｐ）の積層パターンとによって形成されている一対の容量素子Ｃｐ１，Ｃｐ２は、下部電極４７同士が導体（ここでは下部電極接続用配線３６）を通じて互いに電気的に接続されかつ浮遊電位とされることで、直列接続された状態となっている。そして、その一対の容量素子Ｃｐ１，Ｃｐ２の直列回路は、容量素子Ｃｐ１の上部電極Ｅｐが電源配線３３ａに電気的に接続され、容量素子Ｃｐ２の上部電極Ｅｐが接地配線３２ａに電気的に接続されている。このような直列接続された一対の容量素子Ｃｐ１，Ｃｐ２が複数（多数）、隣接する電源配線３３ａと接地配線３２ａとの間に形成され、電源配線３３ａと接地配線３２ａとの間に並列に接続された状態となっており、電源配線３３ａは電源配線３３に接続されて電源電位Ｖ４となっており、接地配線３２ａは接地配線３２に接続されて接地電位Ｖ３となっている。すなわち、複数の容量素子Ｃｐ１の上部電極Ｅｐ同士は、導体（ここでは接地配線３２，３２ａ）を通じて互いに電気的に接続されて接地電位Ｖ３に接続され、また、複数の容量素子Ｃｐ２の上部電極Ｅｐ同士は、導体（ここでは電源配線３３，３３ａ）を通じて互いに電気的に接続されて電源電位Ｖ４に接続されている。これにより、図３１の回路図のように、電源電位Ｖ４と接地電位Ｖ３との間に、一対の容量素子Ｃｐ１，Ｃｐ２の直列回路が複数並列に接続された回路が形成される。
【０１７３】
本実施の形態において、下部電極接続用配線３６で接続されたＹ方向に隣り合う一対の容量素子Ｃｐ１，Ｃｐ２と、それにＸ方向に隣接する他の一対の容量素子Ｃｐ１，Ｃｐ２との構成、すなわち図３４において二点鎖線で囲まれた領域９１の４つの容量素子Ｃｐ構成は、上記実施の形態１で説明した４つの容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４の構成とほぼ同様となっている。但し、上記実施の形態１では、導体を通じて電気的に接続すべき容量素子の下部電極同士を、その下部電極を形成するのと同じ導体層（導体パターンＭｅ１ａ，Ｍｅ１ｂ，ＰＳ１ａ，ＰＳ１ｂまたはｎ型半導体領域２３ａ，２３ｂに対応）で電気的に接続していた。これにより、必要な導体層の層数を低減できる。一方、本実施の形態では、導体を通じて電気的に接続すべき容量素子Ｃｐ１の下部電極４７と容量素子Ｃｐ２の下部電極４７とは、同層の導体層により形成されているが、一体的なパターンではなく、互いに分離されたパターン（孤立パターン）により形成されており、半導体基板１上において下部電極４７を形成する導体層よりも下層に形成された導体層（ここでは下部電極接続用配線３６）を介して電気的に接続している。これにより、容量素子Ｃｐ１，Ｃｐ２の下部電極４７を孤立パターンにより形成することができ、下部電極４７形成時にディッシングなどが生じるのを防止することができる。
【０１７４】
また、本実施の形態は、容量素子Ｃｐの下部電極４７を浮遊電位とし、上部電極Ｅｐを接地電位Ｖ３または電源電位Ｖ４に接続しているので、上記実施の形態１の図９の構造に対応するものである。なお、本実施の形態において、接地配線３２ａ（導体膜５０）とその下の導体膜４９（上部電極Ｅｐ）とを合わせたものが、上記図９の導体パターンＭｅ１ａに対応し、電源配線３３ａ（導体膜５０）とその下の導体膜４９（上部電極Ｅｐ）とを合わせたものが、上記図９の導体パターンＭｅ１ｂに対応する。また、本実施の形態において、下部電極４７と下部電極４７間を接続する下部電極接続用配線３６（およびプラグ４４）とを合わせたものが、上記図９の導体パターンＭｅ２ａ，Ｍｅ２ｂに対応する。容量素子Ｃｐの対向する電極のうち、下層側の下部電極４７を浮遊電位とし、上層側の上部電極Ｅｐを接地電位Ｖ３（接地配線）または電源電位Ｖ４（電源配線）に接続することにより、電源配線および接地配線の引き回しが容易になる。
【０１７５】
図４１は、本実施の形態の半導体装置の要部断面図であり、上記素子領域４１の構造の一例を示したものである。
【０１７６】
半導体基板１の主面にＳＴＩ法などで絶縁体からなる素子分離領域６１が形成され、素子分離領域６１で規定された活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子が形成されている。
【０１７７】
具体的には、半導体基板１の主面に、ｐ型ウエル６２ａとｎ型ウエル６２ａが形成されている。ｐ型ウエル６２ａ上に、ゲート絶縁膜６３ａを介してゲート電極６４ａが形成されている。ゲート電極６４ａの両側の領域には、ソース・ドレインとしてのｎ型半導体領域（ｎ型拡散層）６５ａが形成されている。ゲート電極６４ａ、ゲート絶縁膜６３ａおよびソース・ドレインとしてのｎ型半導体領域６５ａにより、ｎチャネル型のＭＩＳＦＥＴが形成されている。また、ｎ型ウエル６２ｂ上に、ゲート絶縁膜６３ｂを介してゲート電極６４ｂが形成されている。ゲート電極６４ｂの両側の領域には、ソース・ドレインとしてのｐ型半導体領域（ｐ型拡散層）６５ｂが形成されている。ゲート電極６４ｂ、ゲート絶縁膜６３ｂおよびソース・ドレインとしてのｐ型半導体領域６５ｂにより、ｐチャネル型のＭＩＳＦＥＴが形成されている。ゲート電極６４ａ，６４ｂの側壁上に絶縁体からなるサイドウォールスペーサ（側壁絶縁膜）６６を形成することもでき、ｎ型半導体領域６５ａおよびｐ型半導体領域６５ｂをＬＤＤ（Lightly Doped Drain）構造とすることもできる。また、サリサイドプロセスなどを用いて、ゲート電極６４ａ，６４ｂ、ｎ型半導体領域６５ａおよびｐ型半導体領域６５ｂ上に、コバルトシリサイドまたはニッケルシリサイドなどの金属シリサイド層６７を形成することもできる。
【０１７８】
半導体基板１の主面上には、ゲート電極６４ａ，６４ｂを覆うように、絶縁膜（層間絶縁膜）７１が形成され、絶縁膜７１にコンタクトホール（貫通孔）が形成され、このコンタクトホール内に導電性のプラグ７２が埋め込まれている。プラグ７２はゲート電極６４ａ，６４ｂ、ｎ型半導体領域６５ａまたはｐ型半導体領域６５ｂなどと電気的に接続されている。
【０１７９】
プラグ７２が埋め込まれた絶縁膜７１上には、絶縁膜（層間絶縁膜）７３が形成されており、この絶縁膜７３には配線溝とこの配線溝に埋め込まれた配線Ｍ１が形成されている。配線Ｍ１は、最下層の配線である第１層配線（配線層）である。配線Ｍ１は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができる。
【０１８０】
配線Ｍ１が埋め込まれた絶縁膜７３上には、絶縁膜（層間絶縁膜）７４が形成され、絶縁膜７４には、スルーホール（貫通孔）とこのスルーホール内に埋め込まれた導電性のプラグ７５が形成されている。プラグ７５が埋め込まれた絶縁膜７４上には、絶縁膜（層間絶縁膜）７６が形成されており、この絶縁膜７６には配線溝とこの配線溝に埋め込まれた配線Ｍ２が形成されている。配線Ｍ２は、配線Ｍ１よりも１つ上層の第２層配線（配線層）である。プラグ７５は、その底部で配線Ｍ１と接して電気的に接続され、その上面で配線Ｍ２と接して電気的に接続されている。
【０１８１】
配線Ｍ２が埋め込まれた絶縁膜７６上には、絶縁膜（層間絶縁膜）７７が形成され、絶縁膜７７には、スルーホール（貫通孔）とこのスルーホール内に埋め込まれた導電性のプラグ７８が形成されている。プラグ７８が埋め込まれた絶縁膜７７上には、絶縁膜（層間絶縁膜）７９が形成されており、この絶縁膜７９には配線溝とこの配線溝に埋め込まれた配線Ｍ３が形成されている。配線Ｍ３は、配線Ｍ２よりも１つ上層の第３層配線（配線層）である。プラグ７８は、その底部で配線Ｍ２と接して電気的に接続され、その上面で配線Ｍ３と接して電気的に接続されている。
【０１８２】
配線Ｍ３が埋め込まれた絶縁膜７９上には、絶縁膜（層間絶縁膜）８０が形成され、絶縁膜８０には、スルーホール（貫通孔）とこのスルーホール内に埋め込まれた導電性のプラグ８１が形成されている。プラグ８１が埋め込まれた絶縁膜８０上には、絶縁膜（層間絶縁膜）８２が形成されており、この絶縁膜８２には配線溝とこの配線溝に埋め込まれた配線Ｍ４が形成されている。配線Ｍ４は、配線Ｍ３よりも１つ上層の第４層配線（配線層）である。プラグ８１は、その底部で配線Ｍ３と接して電気的に接続され、その上面で配線Ｍ４と接して電気的に接続されている。
【０１８３】
配線Ｍ２〜Ｍ４は、ダマシン技術（ここではシングルダマシン技術）を用いて形成することができ、銅を主成分とする銅配線とすることができる。また、デュアルダマシン技術を用いて配線Ｍ２〜Ｍ４を形成することもでき、この場合、配線Ｍ２とプラグ７５が一体的に形成され、配線Ｍ３とプラグ７８が一体的に形成され、配線Ｍ４とプラグ８１が一体的に形成される。また、配線Ｍ２〜Ｍ４のうちの任意のものをシングルダマシン技術で形成し、他をデュアルダマシン技術で形成することもできる。
【０１８４】
配線Ｍ４が埋め込まれた絶縁膜８２上には、絶縁膜（層間絶縁膜）８３が形成されている。ここまで（絶縁膜８３まで）の構造が、上記素子領域４１に対応する。
【０１８５】
絶縁膜８３上に、上記のように絶縁膜４２が形成され、絶縁膜４２に配線溝とこの配線溝に埋め込まれた配線Ｍ５が形成されている。配線Ｍ５により形成された下部電極接続用配線３６は、下層の配線Ｍ４とは導体では接続されていないが、下部電極接続用配線３６以外の配線Ｍ５（例えば接地電位用接続配線３２ｂや電源電位用接続配線３３ｂ）は、必要に応じて、絶縁膜８３に形成されたスルーホール（貫通孔）内に埋め込まれた導電性のプラグ（図示せず）を介して、下層の配線Ｍ４に電気的に接続されている。このため、接地電位用接続配線３２ｂや電源電位用接続配線３３ｂから、絶縁膜８３のスルーホール内に埋め込んだプラグ（図示せず）、配線Ｍ４、プラグ８１、配線Ｍ３、プラグ７８、配線Ｍ２、プラグ７５、配線Ｍ１およびプラグ７２などを介して、半導体基板１の主面に形成された素子（例えば図４１に示されるＭＩＳＦＥＴなど）に接地電位Ｖ３や電源電位Ｖ４を供給することができる。
【０１８６】
更に、絶縁膜４３、プラグ４４、絶縁膜４５、下部電極用開口部４６、下部電極４７、絶縁膜４８、導体膜４９、導体膜５０および絶縁膜５１が形成されているが、これらは上述したので、ここではその詳細な説明は省略する。
【０１８７】
本実施の形態においても、上記実施の形態１の図７や図１１と同様、上記図３１のような回路構成を実現している。これにより、電源電位Ｖ４と接地電位Ｖ３との間に容量素子を介在させた回路の信頼性を上記実施の形態１で説明したのと同様の理由により大幅に向上させることができる。
【０１８８】
すなわち、図３１の回路図のように接地電位Ｖ３と電源電位Ｖ４との間に一対の容量素子Ｃｐ１，Ｃｐ２の直列回路が複数並列に接続された回路では、各直列回路の容量素子Ｃｐ１，Ｃｐ２の一方が短絡しても接地電位Ｖ３および電源電位Ｖ４間は短絡せず、いずれかの直列回路において容量素子Ｃｐ１と容量素子Ｃｐ２との両方が短絡した場合に、接地電位Ｖ３および電源電位Ｖ４間が短絡した状態となる。このため、個々の容量素子Ｃｐの短絡により接地電位Ｖ３および電源電位Ｖ４間が短絡してしまう確率を大幅に低減でき、電源電位Ｖ４と接地電位Ｖ３との間に容量素子を介在させた回路の信頼性を大幅に向上させることができる。従って、半導体装置の信頼性を向上できる。
【０１８９】
また、本実施の形態では、図３１のような回路を形成するのに必要な導体層の層数を低減できる。例えば、電源配線３３，３３ａおよび接地配線３２，３２ａを形成する導体膜５０、上部電極Ｅｐを形成する導体膜４９、下部電極４７、および下部電極接続用配線３６を形成する配線Ｍ５で、図３１のような回路（回路３５は除く）を形成することができる。このため、半導体基板１上に形成する導体層の層数の増加を抑制しながらＭＩＭ型の容量素子Ｃｐにより図３１の回路を実現でき、半導体装置の製造コストを抑制することができる。従って、半導体装置の信頼性の向上と製造コストの低減を両立できる。
【０１９０】
また、本実施の形態では、半導体装置３１の主面全体（コア領域４０の上部全体）にＭＩＭ型の容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）を例えばアレイ状（行列状）に配置し、上記図３１のような回路構成を実現している。このため、容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）形成領域の下方も有効に利用でき、例えば上記図４１のように容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）形成領域の下方にＭＩＳＦＥＴなどを利用した種々の半導体集積回路を形成することができる。従って、信頼性向上のために２つの容量素子Ｃｐ１，Ｃｐ２を直列に接続したことで、たとえ所定の容量値を確保するために必要な容量素子の数や面積が大きくなったとしても、半導体装置３１の平面寸法が増大するのを防止できる。
【０１９１】
また、接地配線３２（の電位Ｖ３）と電源配線３３（の電位Ｖ４）との間にノイズ対策として容量素子Ｃｐ（Ｃｐ，Ｃｐ２）を介在させることで、電流消費源（コア領域４０に形成された回路など）に対して電圧のドロップなどを防止でき、電源を安定化することができる。
【０１９２】
また、本実施の形態では、半導体基板１の主面の半導体集積回路が形成された領域（すなわちコア領域４０）の上部全体に、ＭＩＭ型の容量素子である容量素子Ｃｐ（Ｃｐ１，Ｃｐ２）を配列（例えばアレイ状に配列）している。このように、容量素子Ｃｐをコア領域４０の上部全体（半導体装置３１の主面全体）に配列（配置）することで、電流消費源・ノイズ発生源であるコア領域４０に形成された回路から容量素子Ｃｐまでの距離を短くすることができ、容量素子Ｃｐによるノイズ防止効果をより高めることができる。また、容量素子Ｃｐをコア領域４０の上部全体に配列することで、コア領域４０の回路からのノイズとコア領域４０の回路へのノイズを容量素子Ｃｐで的確に吸収することができる。半導体装置３１の外部からのノイズを容量素子Ｃｐにより吸収することで、半導体装置３１内部の回路（コア領域４０の回路）へのノイズの影響を防止し、また、半導体装置３１の内部（コア領域４０の回路）からのノイズを容量素子Ｃｐにより吸収することで、半導体装置３１が外部にノイズを放出するのを防止できる。特に、車載用（自動車用途）の半導体装置（例えばマイコン）は、使用周波数がＦＭ帯などと近いので、ノイズ対策は重要であり、本実施の形態を適用すれば、効果が大きい。
【０１９３】
以上のように、上記実施の形態１〜３および本実施の形態４では、一対の容量素子の直列回路を、電位Ｖ３，Ｖ４間（上記実施の形態１〜３では電位Ｖ１，Ｖ２間）に、２つ以上、すなわち複数、並列に接続している。このため、上記実施の形態１〜３および本実施の形態４の半導体装置は、電位Ｖ３（またはＶ１）とそれとは異なる電位Ｖ４（またはＶ２）との間に、一対の容量素子（以下第１容量素子および第２容量素子と呼ぶ）の直列回路（この直列回路を以下で前記直列回路と呼ぶ）が複数並列に接続された回路が半導体基板１上に形成された半導体装置である。この一対の第１容量素子および第２容量素子は、上記実施の形態１〜３では容量素子Ｃ１，Ｃ２のペアやＣ３，Ｃ４のペアや容量素子Ｃ（２ｎ−１），Ｃ２ｎのペアに対応し、本実施の形態４では容量素子Ｃｐ１，Ｃｐ２のペアに対応し、このペアの容量素子の直列回路が電位Ｖ３，Ｖ４（またはＶ１，Ｖ２）間に複数、並列接続されている。
【０１９４】
そして、電位Ｖ３，Ｖ４（またはＶ１，Ｖ２）間に並列接続された複数の前記直列回路の第１および第２容量素子（容量素子Ｃｐ１，Ｃｐ２，Ｃ１，Ｃ２，Ｃ３，Ｃ４に対応）の一方の電極である第１電極（上部電極Ｅｐ又は下部電極Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ）同士が同層の導体層により形成され、他方の電極である第２電極（下部電極４７又は上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ）同士が同層の導体層により形成されている。これにより、必要な導体層の層数を低減して、半導体装置の製造コストを抑制できる。なお、この第２電極を構成する導体層は、第１電極を構成する導体層よりも上層または下層に形成されている。
【０１９５】
更に、電位Ｖ３，Ｖ４間（または電位Ｖ１，Ｖ２間）に並列接続された複数の前記直列回路の第１容量素子（容量素子Ｃｐ１，Ｃ１，Ｃ３）の第１電極（上部電極Ｅｐまたは下部電極Ｅ１ｂ，Ｅ３ｂ）同士が、導体を通じて互いに電気的に接続されかつ電位Ｖ３（またはＶ１）に接続されている。また、電位Ｖ３，Ｖ４間（または電位Ｖ１，Ｖ２間）に並列接続された複数の前記直列回路の第２容量素子（容量素子Ｃｐ２，Ｃ２，Ｃ４）の第１電極（上部電極Ｅｐまたは下部電極Ｅ２ｂ，Ｅ４ｂ）同士が、導体を通じて互いに電気的に接続されかつ電位Ｖ４（またはＶ２）に接続されている。また、電位Ｖ３，Ｖ４間（または電位Ｖ１，Ｖ２間）に並列接続された複数の前記直列回路のそれぞれで、第１容量素子（容量素子Ｃｐ１，Ｃ１，Ｃ３に対応）の第２電極（下部電極４７または上部電極Ｅ１ａ，Ｅ３ａ）と第２容量素子（容量素子Ｃｐ２，Ｃ２，Ｃ４）の第２電極（下部電極４７または上部電極Ｅ２ａ，Ｅ４ａ）とが導体を通じて互いに電気的に接続されかつ浮遊電位とされている。但し、電位Ｖ３，Ｖ４（またはＶ１，Ｖ２）間に並列接続された複数の前記直列回路のそれぞれの第１および第２容量素子（容量素子Ｃｐ１，Ｃｐ２，Ｃ１，Ｃ２，Ｃ３，Ｃ４）の第２電極（下部電極４７または上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ）は、他の前記直列回路の第１および第２容量素子の第２電極（下部電極４７または上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ）とは導体では接続されていない。このような接続関係とすることで、上記図７、図１１または図３１のような回路を実現して、半導体装置の信頼性を向上させることができる。
【０１９６】
なお、上記実施の形態１〜３では、電位Ｖ１，Ｖ２間に並列接続された複数の前記直列回路のそれぞれで、第１および第２容量素子（容量素子Ｃ１，Ｃ２，Ｃ３，Ｃ４）の第２電極（上部電極Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａに対応）同士を、その第２電極を構成するのと同じ導体層（導体パターンＭｅ１ａ，Ｍｅ１ｂ，ＰＳ１ａ，ＰＳ１ｂまたはｎ型半導体領域２３ａ，２３ｂ）で電気的に接続している。一方、本実施の形態４では、電位Ｖ３，Ｖ４間に並列接続された複数の前記直列回路のそれぞれで、第１および第２容量素子（容量素子Ｃｐ１，Ｃｐ２）の第２電極（下部電極４７）同士を、その第２電極（下部電極４７）を形成する導体層よりも下層に形成された導体層（下部電極接続用配線３６）を介して電気的に接続している。
【０１９７】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０１９８】
本発明は、容量素子を有する半導体装置に適用して有効である。
【図面の簡単な説明】
【０１９９】
【図１】本発明の実施の形態１の半導体装置の概念的な構造を示す要部斜視図である。
【図２】本発明の実施の形態１の半導体装置の要部平面図である。
【図３】本発明の実施の形態１の半導体装置の要部断面図である。
【図４】本発明の実施の形態１の半導体装置の要部断面図である。
【図５】本発明の実施の形態１の半導体装置の要部断面図である。
【図６】本発明の実施の形態１の半導体装置の要部断面図である。
【図７】本発明の実施の形態１の半導体装置の要部回路図である。
【図８】電位Ｖ１，Ｖ２間に１つの容量素子を設けたことにより形成される回路を示す回路図である。
【図９】本発明の実施の形態１の半導体装置の変形例を示す斜視図である。
【図１０】本発明の実施の形態１の半導体装置の他の変形例を示す平面図である。
【図１１】図１０の半導体装置の回路図である。
【図１２】本発明の実施の形態１の半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の実施の形態２の半導体装置の概念的な構造を示す要部斜視図である。
【図１５】本発明の実施の形態２の半導体装置の要部平面図である。
【図１６】本発明の実施の形態２の半導体装置の要部断面図である。
【図１７】本発明の実施の形態２の半導体装置の要部断面図である。
【図１８】本発明の実施の形態２の半導体装置の要部断面図である。
【図１９】本発明の実施の形態２の半導体装置の要部断面図である。
【図２０】本発明の実施の形態２の半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の実施の形態３の半導体装置の要部平面図である。
【図２４】本発明の実施の形態３の半導体装置の要部断面図である。
【図２５】本発明の実施の形態３の半導体装置の要部断面図である。
【図２６】本発明の実施の形態３の半導体装置の要部断面図である。
【図２７】本発明の実施の形態３の半導体装置の要部断面図である。
【図２８】本発明の実施の形態３２の半導体装置の製造工程中の要部断面図である。
【図２９】図２０に続く半導体装置の製造工程中の要部断面図である。
【図３０】図２１に続く半導体装置の製造工程中の要部断面図である。
【図３１】本発明の実施の形態４の半導体装置の要部回路図である。
【図３２】本発明の実施の形態４の半導体装置の全体平面図である。
【図３３】本発明の実施の形態４の半導体装置の要部平面図である。
【図３４】本発明の実施の形態４の半導体装置の要部平面図である。
【図３５】本発明の実施の形態４の半導体装置の要部平面図である。
【図３６】本発明の実施の形態４の半導体装置の要部断面図である。
【図３７】本発明の実施の形態４の半導体装置の要部断面図である。
【図３８】本発明の実施の形態４の半導体装置の要部断面図である。
【図３９】本発明の実施の形態４の半導体装置の要部断面図である。
【図４０】本発明の実施の形態４の半導体装置の要部断面図である。
【図４１】本発明の実施の形態４の半導体装置の要部断面図である。
【符号の説明】
【０２００】
１  半導体基板
２  素子領域
３  絶縁膜
４  絶縁膜
４ａ  開口部
５，５ａ，５ｂ  絶縁膜
６  絶縁膜
１１，１１ａ  素子分離領域
１２  絶縁膜
１３，１３ａ，１３ｂ，１３ｃ，１３ｄ  コンタクトホール
１４，１４ａ，１４ｂ，１４ｃ，１４ｄ  プラグ
１５，１５ａ，１５ｂ，１５ｃ，１５ｄ  配線
１６  絶縁膜
２１ａ，２１ｂ  活性領域
２２  ｐ型ウエル
２３ａ，２３ｂ  ｎ型半導体領域
３１  半導体装置
３２  接地配線
３２ａ  接地配線
３２ｂ  接地電位用接続配線
３３  電源配線
３３ａ  電源配線
３３ｂ  電源電位用接続配線
３４ａ，３４ｂ  ボンディングパッド
３５  回路
３６  下部電極接続用配線
４０  コア領域
４１  素子領域
４２，４３  絶縁膜
４４  プラグ
４５  絶縁膜
４６  下部電極用開口部
４７  下部電極
４８  絶縁膜
４９，５０  導体膜
５１  絶縁膜
５２  プラグ
６１  素子分離領域
６２ａ  ｐ型ウエル
６２ｂ  ｎ型ウエル
６３ａ，６３ｂ  ゲート絶縁膜
６４ａ，６４ｂ  ゲート電極
６５ａ  ｎ型半導体領域
６５ｂ  ｐ型半導体領域
６６  サイドウォールスペーサ
６７  金属シリサイド層
７１  絶縁膜
７２  プラグ
７３，７４  絶縁膜
７５  プラグ
７６，７７  絶縁膜
７８  プラグ
７９，８０  絶縁膜
８１  プラグ
８２，８３絶縁膜
９１  領域
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５，Ｃ（２ｎ−１），Ｃ２ｎ  容量素子
Ｃｐ，Ｃｐ１，Ｃｐ２  容量素子
Ｅ１ａ，Ｅ２ａ，Ｅ３ａ，Ｅ４ａ，Ｅｐ  上部電極
Ｅ１ｂ，Ｅ２ｂ，Ｅ３ｂ，Ｅ４ｂ  下部電極
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５  配線
Ｍｅ１ａ，Ｍｅ１ｂ，Ｍｅ２ａ，Ｍｅ２ｂ，Ｍｅ２ｎ  導体パターン
ＰＳ１ａ，ＰＳ１ｂ，ＰＳ２ａ，ＰＳ２ｂ，ＰＳ３ａ，ＰＳ３ｂ  導体パターン
Ｖ１，Ｖ２，  電位
Ｖ３  接地電位
Ｖ４  電源電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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