(57)【要約】      （修正有）【課題】データのセットアップ・ホールド特性の測定系による誤差を低減し、より正確なセットアップ・ホールド特性を測定できる半導体装置の提供。【解決手段】入出力端子からデータストローブ信号を受ける初段回路ＳＩからの出力信号ＩＤＱＳと、入力端子からデータマスク信号を受ける初段回路ＭＩからの出力信号ＩＤＭを、第１、第２の入力にそれぞれ受け、制御信号に基づき、第１、第２の入力に受けた信号を第１、第２の出力ＤＱＳＩ、ＤＭＩからそのまま出力するか、又は、受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路ＳＥＬと、データ端子からデータ信号を受ける初段回路ＤＩからの出力信号を受けるバッファ回路ＢＦと、バッファ回路からの信号をラッチするデータラッチ回路ＤＬＤと、を備え、データラッチ回路ＤＬＤは、信号セレクタ回路ＳＥＬの第１の出力ＤＱＳＩからの信号を、ラッチタイミング信号として入力する。【選択図】図１
2008298677.tif 000002
【特許請求の範囲】
【請求項１】
入出力端子である第１の端子に接続する第１の初段回路から出力される信号と、入力端子である第２の端子に接続する第２の初段回路から出力される信号とを、第１、第２の入力にそれぞれ受け、入力された制御信号に基づき、前記第１、第２の入力に受けた信号を第１、第２の出力からそのまま出力するか、又は、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路と、
前記信号セレクタ回路の前記第１の出力を、ラッチタイミング信号として入力するラッチ回路と、
入出力端子又は入力端子である第３の端子に接続する第３の初段回路の出力と前記ラッチ回路の入力との間に挿入され、前記信号セレクタ回路での遅延に対応する時間分、前記第３の初段回路からの出力を遅延させる回路と、
を備えている、ことを特徴とする半導体装置。
【請求項２】
入出力端子である第１の端子よりデータストローブ信号を受ける第１の初段回路からの出力信号と、
入力端子である第２の端子よりデータマスク信号を受ける第２の初段回路からの出力信号を、第１、第２の入力にそれぞれ受け、入力された制御信号に基づき、前記第１、第２の入力に受けた信号を第１、第２の出力からそのまま出力するか、又は、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路と、
入出力端子であるデータ端子よりデータ信号を受ける第３の初段回路からの出力信号を受けるバッファ回路と、
前記バッファ回路からの信号をラッチするデータラッチ回路と、
を備え、
前記データラッチ回路は、前記信号セレクタ回路の第１の出力からの信号を、ラッチタイミング信号として入力する、ことを特徴とする半導体装置。
【請求項３】
テスト時、前記第１の端子には、半導体試験装置のＩＯピンからの信号が供給され、
テスト時、前記第２の端子には、前記半導体試験装置のドライバピンからの信号が供給され、
セットアップ、ホールド特性のテスト時に、前記信号セレクタ回路は、前記制御信号に基づき、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する、ことを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記各初段回路は、レシーバ回路である、請求項１乃至３のいずれか一記載の半導体装置。
【請求項５】
同期型半導体記憶装置を含む、請求項１乃至４のいずれか一記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、セットアップ、ホールド特性等のＡＣ特性の測定に好適な構成を備えた半導体装置に関する。
【背景技術】
【０００２】
データの入出力において入出力タイミングを決めるＩＯピンであるストローブ信号を有する半導体記憶装置において、ＩＯピンであるストローブ信号の初段回路出力信号と別入力であるドライバピンの初段回路出力信号をモード設定やテスト機能において入れ換える。
【０００３】
図６に、従来の半導体記憶装置（ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ））の構成の一例を示す。図６を参照すると、
入出力端子ＤＱ０〜ＤＱｎに対応して設けられ、入出力端子データＤＱ０〜ＤＱｎに入力ＤＩＮが接続され、基準電圧ＶＲＥＦと比較して出力端子ＩＤＱＴからそれぞれ信号ＩＤＱＴ０〜ＩＤＱＴｎを出力するレシーバ（入力バッファ）からなる複数（ｎ＋１個）の初段回路ＤＩと、
入出力端子ＤＱＳに対応して設けられ、ストローブ信号ＤＱＳを入力ＤＩＮに入力し、基準電圧ＶＲＥＦと比較してＩＤＱＳを出力するレシーバ回路からなる初段回路ＳＩと、
入力端子ＤＭに対応して設けられ、ＤＭ信号を入力し、基準電圧ＶＲＥＦと比較してＩＤＭを出力するレシーバからなる初段回路ＭＩと、
初段回路ＤＩからの信号ＩＤＱＴ０〜ＩＤＱＴｎをそれぞれ入力し、ＩＤＱＳに応答してラッチし、ラッチデータ（ＤＩＲ０、ＤＩＦ０）、…（ＤＩＲｎ、ＤＩＦｎ）を出力する複数のラッチ回路ＤＬＤと、
初段回路ＭＩからのＩＤＭをＩＤＱＳの立ち上がり、立ち下がりのタイミングでのラッチデータ（ＤＭＲ、ＤＭＦ）を出力するラッチ回路ＤＬＭと、
を備えている。
【０００４】
データストローブ信号（ＤＱＳ）は、双方向ストローブ信号であり、データ入出力時に、基準クロックとして機能する。リードサイクル時には、ＤＱＳのエッジ（立ち上がり、立ち下がりのエッジ）とリードデータのエッジは一致する。ライトサイクル時には、コントローラはクロックに同期したデータストローブ信号（ＤＱＳ）を制御し、ＤＤＲ  ＳＲＡＭはデータストローブ信号ＤＱＳに基づきデータを取り込む。
【０００５】
ＤＭはライトマスクイネーブル信号であり、ＨＩＧＨのとき、データをマスクする。
入出力端子ＤＱ０〜ＤＱｎ、ＤＱＳは不図示の半導体試験装置のＩＯピンに接続され、入力端子ＤＭは不図示の半導体試験装置のドライバピンに接続される。
【０００６】
半導体試験装置や試験用ボード構成において、ドライバピンよりＩＯピンの方がコンパレータ用の配線や負荷が大きい。
【０００７】
負荷が大きいＩＯピンは、入力波形として、ドライバピンの入力波形より傾き（電圧変化量／単位時間）が小さく鈍った波形になってしまう。
【０００８】
このため、高速で動作させようとした場合、半導体試験装置から試験用ボードに対して入力するレベルは、プログラム等で設定したレベルまで振幅しない状態となってしまう。
【０００９】
また、入力波形の傾きが小さいため、ジッタと呼ばれる誤差を多く含んでしまう。これは、高速かつ入力振幅設定を大きくした場合に、より顕著にあらわれる。
【００１０】
なお、内部信号の切換えを行う構成として、特許文献１には、マスクアドレス信号ＩＤＱＭをそのまま又はデコードしたマスクアドレス信号を、テストモード時の入出力データ端子の減少に伴うアドレス端子に割り付けることで端子数の増加を抑制する構成が開示されている。すなわち、テストモード活性化信号がＨＩＧＨのとき内部マスクデコード信号として内部に供給し、テストモード活性化信号がＬＯＷのとき内部アドレスマスク信号をそのまま同位相の信号として内部に供給する。また、特許文献２には、初段回路とラッチ回路の間にバッファ手段を直列に接続した構成が開示されている。しかしながら、特許文献１、２には、ＩＯピンの方がドライバピンの入力波形より、波形が鈍り、ジッタを多く含んでしまうことによるデータのセットアップ・ホールド特性の測定系による誤差を低減するという技術的課題（後述される本発明が解決しようとする課題）とは全く無関係の構成が開示されているだけである。
【００１１】
【特許文献１】特開２００３−１５１３００号公報
【特許文献２】特開２０００−２３１７８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
半導体試験装置においては、ドライバピンではドライバ制御部のみ備えればよいのに対して、ＩＯピンでは、ドライバ制御部とコンパレータ制御部も含むため、ＩＯピンのジッタの方がドライバピンのジッタより大きく設定されていることが多い。
【００１３】
上記のことから、ＩＯピンであるデータをＩＯピンであるデータストローブ信号で取り込むことは、互いに入力波形の傾きが小さく、ジッタを多く含んでいるため、正確な条件で取り込みが行われない。そのため、正確な入力セットアップ・ホールドが測定できないという問題があった。
【００１４】
これを、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）−ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）におけるデータストローブ信号ＤＱＳによる、データ信号ＤＱ／ライトマスクイネーブル信号ＤＭのラッチ回路によるサンプリングに関して、Ｉ／ＯピンであるＤＱＳでＤＱ／ＤＭのデータを高速で取り込もうとした場合、前述したようにＤＱＳの入力信号が設定レベルに達しないことと、ジッタが大きいために、対応する信号の初段回路（レシーバ回路）の出力信号もジッタを多く含んだものとなる。
【００１５】
サンプリングされるデータ信号ＤＱもＩＯピンであるため、同様に、ジッタが大きいものとなってしまい、ジッタの大きいもの同士で決まるセットアップ、ホールド特性は、本来の特性とはずれたものとなってしまう。
【００１６】
したがって、本発明の目的は、テスト時における、セットアップ、ホールド特性の測定をより正確なものとすることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１７】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００１８】
本発明は、半導体試験装置や試験用ボードが持つＩＯピンのジッタとドライバピンのジッタの差を、デバイス内の構成を工夫することで、測定上、見えないようにしたものである。
【００１９】
本発明の一のアスペクト（側面）に係る半導体装置は、入出力端子である第１の端子に接続する第１の初段回路から出力される信号と、入力端子である第２の端子に接続する第２の初段回路から出力される信号とを、第１、第２の入力にそれぞれ受け、入力された制御信号に基づき、前記第１、第２の入力に受けた信号を第１、第２の出力からそのまま出力するか、又は、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路と、
前記信号セレクタ回路の前記第１の出力を、ラッチタイミング信号として入力するラッチ回路と、
入出力端子又は入力端子である第３の端子に接続する第３の初段回路の出力と前記ラッチ回路の入力との間に挿入され、前記信号セレクタ回路での遅延に対応する時間分、前記第３の初段回路からの出力を遅延させる回路と、を備えている。
【００２０】
本発明においては、入出力端子である第１の端子よりデータストローブ信号を受ける第１の初段回路からの出力信号と、入力端子である第２の端子よりデータマスク信号を受ける第２の初段回路からの出力信号を、第１、第２の入力にそれぞれ受け、入力された制御信号に基づき、前記第１、第２の入力に受けた信号を第１、第２の出力からそのまま出力するか、又は、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する信号セレクタ回路と、
入出力端子であるデータ端子よりデータ信号を受ける第３の初段回路からの出力信号を受けるバッファ回路と、
前記バッファ回路からの信号をラッチするデータラッチ回路と、
を備え、
前記データラッチ回路は、前記信号セレクタ回路の第１の出力からの信号を、ラッチタイミング信号として入力する。
【００２１】
本発明において、テスト時、前記第１の端子には、半導体試験装置のＩＯピンからの信号が供給され、テスト時、前記第２の端子には、前記半導体試験装置のドライバピンからの信号が供給され、セットアップ、ホールド特性のテスト時に、前記信号セレクタ回路は、前記第１、第２の入力に受けた信号を入れ替えて第２、第１の出力から出力する。
【発明の効果】
【００２２】
本発明によれば、ＩＯピンであるデータの取り込みがジッタの少ないドライバピンによる取り込みとなるため、半導体装置のセットアップ、ホールド特性の測定をより正確なものとすることができる。
【発明を実施するための最良の形態】
【００２３】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。本発明は、データの入出力において入出力タイミングを決めるストローブ信号用の入出力端子を有する半導体装置において、入出力端子（テスト時、半導体試験装置のＩＯピンからの信号供給を受ける）の初段回路からの出力信号と、別の入力端子（テスト時、半導体試験装置のドライバピンからの信号供給を受ける）の初段回路からの出力信号を、モード設定やテスト機能において入れ換えることができる機能を有する。信号の入換えにより、半導体試験装置のＩＯピンであるデータの取り込みがジッタの少ない半導体試験装置のドライバピンによる取り込みとなるため、従来の測定よりも、正確に、入力セットアップ・ホールドを測定することができる。以下実施例に即して説明する。
【実施例】
【００２４】
図１は、本発明の第１の実施例の構成を示す図である。図１を参照すると、本実施例は、ＤＱＳ、ＤＭの初段回路の出力信号を選択するセレクト回路を備えている。
【００２５】
入出力端子ＤＱ０〜ＤＱｎに対応して設けられ、入出力端子データＤＱ０〜ＤＱｎに入力ＤＩＮが接続され、基準電圧ＶＲＥＦと比較して出力端子ＩＤＱＴからそれぞれ信号ＩＤＱＴ０〜ＩＤＱＴｎを出力するレシーバ（入力バッファ）からなる複数（ｎ＋１個）の初段回路ＤＩと、
入出力端子ＤＱＳに対応して設けられ、データストローブ信号ＤＱＳを入力ＤＩＮに入力し、基準電圧ＶＲＥＦと比較してＩＤＱＳを出力するレシーバ回路からなる初段回路ＳＩと、
入力端子ＤＭに対応して設けられ、ＤＭ信号を入力し、基準電圧ＶＲＥＦと比較してＩＤＭを出力するレシーバからなる初段回路ＭＩと、
初段回路ＤＩからの信号ＩＤＱＴ０〜ＩＤＱＴｎをそれぞれ入力する複数（ｎ＋１個）のバッファ回路ＢＦと、
初段回路ＳＩ、ＭＩからのＩＤＱＳ、ＩＤＭを入力し、制御信号ＴＳＥＬＤにより、入力される２信号をそのまま出力するか入れ換えて出力する信号セレクト回路ＳＥＬと、
バッファ回路ＢＦからの出力信号ＢＤ０〜ＢＤｎをそれぞれ入力し、信号セレクト回路ＳＥＬから出力されるＤＱＳＩに応答してラッチし、ＤＱＳＩの立ち上がり、立ち下がりのタイミングでのラッチデータ（ＤＩＲ０、ＤＩＦ０）、…（ＤＩＲｎ、ＤＩＦｎ）を出力する複数のラッチ回路ＤＬＤと、
信号セレクト回路ＳＥＬからのＤＭＩをＤＱＳＩの立ち上がり、立ち下がりのタイミングでのラッチデータ（ＤＭＲ、ＤＭＦ）を出力するラッチ回路ＤＬＭと、
を備えている。入出力端子ＤＱ０〜ＤＱｎ、ＤＱＳは不図示の半導体試験装置のＩＯピンに接続され、入力端子ＤＭは不図示の半導体試験装置のドライバピンに接続される。
【００２６】
バッファ回路ＢＦは、信号セレクト回路ＳＥＬと同等の遅延を持つ。
【００２７】
信号セレクト回路ＳＥＬは、ＴＳＥＬＤ信号により、入力される2信号を入れ換えて、出力する。
【００２８】
図２は、図１の信号セレクト回路ＳＥＬの構成の一例を示す図である。図２を参照すると、信号セレクト回路ＳＥＬは、
ＴＳＥＬＤ信号を入力して、ＴＳＥＬＤ信号を反転した信号をＴＳＥＬＤＢ信号として出力するインバータ１と、
ＩＤＱＳ信号とＴＳＥＬＤＢ信号を入力し、２つの入力の否定論理積結果をＰＤＱＳＡ信号として出力する２入力ＮＡＮＤ２と、
ＩＤＭ信号とＴＳＥＬＤ信号を入力し、２つの入力の否定論理積結果をＰＤＱＳＢ信号として出力する２入力ＮＡＮＤ３と、
ＩＤＱＳ信号とＴＳＥＬＤ信号を入力し、２つの入力の否定論理積結果をＰＤＭＡ信号として出力する２入力ＮＡＮＤ４と、
ＩＤＭ信号とＴＳＥＬＤＢ信号を入力し、２つの入力の否定論理積結果をＰＤＭＢ信号として出力する２入力ＮＡＮＤ５と、
ＰＤＱＳＡ信号とＰＤＱＳＢ信号を入力し、２つの入力の否定論理積結果をＤＱＳＩ信号として出力する２入力ＮＡＮＤ６と、
ＰＤＭＡ信号とＰＤＭＢ信号を入力し、２つの入力の否定論理積結果をＤＭＩ信号として出力する２入力ＮＡＮＤ７と、
を備えている。
【００２９】
ＴＳＥＬＤ信号がＬＯＷレベルのとき、ＴＳＥＬＤＢはＨＩＧＨとなり、ＮＡＮＤ２の出力ＰＤＱＳＡはＩＤＱＳを反転した値、ＮＡＮＤ３の出力ＰＤＱＳＢはＨＩＧＨとなり、ＮＡＮＤ６は、ＮＡＮＤ２の出力ＰＤＱＳＡを反転した信号、すなわち、ＩＤＱＳを出力する。ＮＡＮＤ５の出力ＰＤＭＢはＩＤＭを反転した値、ＮＡＮＤ４の出力ＰＤＭＡはＨＩＧＨとなり、ＮＡＮＤ７は、ＮＡＮＤ５の出力ＰＤＭＢを反転した信号、すなわち、ＩＤＭを出力する。ＤＱＳＩ、ＤＭＩからＩＤＱＳ、ＩＤＭを出力する。
【００３０】
ＴＳＥＬＤ信号がＨＩＧＨレベルのとき、ＴＳＥＬＤＢはＬＯＷとなり、ＮＡＮＤ２の出力ＰＤＱＳＡはＨＩＧＨ、ＮＡＮＤ３の出力ＰＤＱＳＢはＩＤＭを反転した信号となり、ＮＡＮＤ６は、ＮＡＮＤ３の出力ＰＤＱＳＢを反転した信号、すなわち、ＩＤＭを出力する。ＮＡＮＤ５の出力ＰＤＭＢはＨＩＧＨとなり、ＮＡＮＤ４の出力ＰＤＭＡはＩＤＱＳを反転した値、ＮＡＮＤ７は、ＮＡＮＤ４の出力ＰＤＭＡを反転した信号、すなわち、ＩＤＱＳを出力する。すなわち、ＤＱＳＩ、ＤＭＩからＩＤＭ、ＩＤＱＳを出力する。
【００３１】
本実施例では、信号セレクト回路ＳＥＬは、ＩＯピンでかつＤＱｎとデータラッチ回路ＤＬＤおよびＤＬＭで、データを取り込むためのトリガクロックであるＤＱＳＩ信号を初段回路ＳＩ、ＭＩから出力されるＩＤＱＳ、ＩＤＭ信号の一方を選択する。ＴＳＥＬＤは外部からのコマンドにて、ＬＯＷ、ＨＩＧＨに設定される。
【００３２】
ＴＳＥＬＤがＬＯＷの場合は、ＤＱＳＩ信号には、ＩＤＱＳ信号の２入力ＮＡＮＤ２段分の遅延を生じたものが出力され、ＤＭＩには、ＩＤＭ信号の２入力ＮＡＮＤ２段分の遅延を生じたものが出力されることになる。すなわち、外部ＤＱＳ信号から作られた信号がデータラッチ回路のラッチ用トリガクロック（ラッチタイミング信号）となる。
【００３３】
これは、図６において、データラッチ回路までの到達時間が、２入力ＮＡＮＤ２段分の遅延だけ遅れた状態と同じであるため、データのセットアップ・ホールド特性は従来とかわりはない。
【００３４】
一方、ＴＳＥＬＤがＨＩＧＨの場合は、図２において、ＴＳＥＬＤＢ信号がＬＯＷとなるので、ＤＱＳＩ信号にはＩＤＭ信号の２入力ＮＡＮＤ２段分の遅延を生じたものが出力され、ＤＭＩにはＩＤＱＳ信号の２入力ＮＡＮＤ２段分の遅延を生じたものが出力される。すなわち、外部ＤＭ信号から作られた信号がデータラッチ回路のラッチ用トリガクロックとなる。
【００３５】
図１のバッファ回路ＢＦは、信号セレクト回路ＳＥＬにおける２入力ＮＡＮＤ２段分の遅延をラッチするデータ側にも持たせるために設けられている。
【００３６】
図３は、半導体試験装置２１とテストボード１１の接続例を示す図である。ＩＯピンの入出力部およびドライバピン出力部のみが示されている。
【００３７】
テストボード１１は、半導体試験装置２１のコンパレータ部２２−１とワイヤ３１を介して接続されるように指定されている出力群１２、半導体試験装置２１のドライバ部２２−２とワイヤ３１を介して接続されるように指定されている入力群１３、ＤＵＴ（不図示）が挿入されるソケット部１４を備えている。
【００３８】
半導体試験装置２１は、コンパレータ部２２−１とドライバ部２２−２を備えるＩＯピン２２、ドライバ部のみを備えるドライバピン２３を備えている。
【００３９】
ＩＯピン２２は、テストボード１１の出力群１２、入力群１３の１つに電気的に接続され、ドライバピン２３であれば、入力群１３の１つに電気的に接続される。
【００４０】
図３に示したように、ＩＯピン２２においては、ドライバピン２３に対して基板配線やワイヤ３１が増えていることから、その負荷は、ドライバピン２３に対して大きくなり、高速に大きな振幅を入力として得たい場合、その負荷により、ソケット部１４での波形は所定のレベルに到達する前に次の動作に移ってしまうことがある。
【００４１】
図４に、この場合の波形例を示す。図４は、ドライバピンであるＤＭ信号、ＩＯピンであるＤＱＳおよびＤＱｎ信号の波形例を示している。高速動作時において、ＨＩＧＨレベルであるＶＩＨとＬＯＷレベルのＶＩＬの差を大きく設定した場合、負荷の大きいＩＯピンであるＤＱＳおよびＤＱｎ信号は所定のレベルであるＨＩＧＨレベルであるＶＩＨ、ＬＯＷレベルであるＶＩＬに到達できず、波形の傾き（電圧変化／単位時間）もＤＭピンの波形に比べて小さくなっている。この傾きが小さいことは初段回路において特性悪化、すなわち初段回路の出力信号の変動（ジッタ）を大きくしてしまう。
【００４２】
また、一般に半導体試験装置のベンダー側から、半導体試験装置から送られる信号に対してジッタと呼ばれる波形の変動量が提示されている。
【００４３】
このジッタはドライバピンとＩＯピンで分けられていることがあり、ＩＯピンの方が、値が大きく設定されていることが多い。
【００４４】
ＩＯピンにおいて、初段回路の出力波形は、ドライバピンの波形とは異なり、大きなジッタを持ったものとなってしまう。
【００４５】
例として、ダブルデータレートで動作する半導体記憶装置ＤＤＲ−ＳＤＲＡＭにおいてＩＯピンであるデータをストローブする信号ＤＱＳはＩＯピンであり、ＩＯピンであるデータＤＱｎ信号のラッチ用信号であるから、データのセットアップ・ホールド特性は、ＩＯピン同士で決まるパラメータとなる。これはジッタがＩＯピンのジッタの倍見えることを意味している。このため、データのセットアップ・ホールド特性は実際の特性とは異なる結果となってしまう（従来技術の課題）。
【００４６】
そこで、本発明では、この現象を低減するために、図２の信号セレクト回路ＳＥＬを用いて、データラッチ用信号であるＩＯピンＤＱＳの初段回路の出力信号と、ドライバピンであるＤＭの初段回路の出力信号を入れ換えることで、ドライバピンであるＤＭの初段回路出力信号がトリガ信号となり、ＩＯピンであるＤＱＳ，ＤＱｎの初段回路出力信号が取り込まれる信号となる。
【００４７】
このため、ＩＯピンのジッタとして現れるのはラッチされるＤＱｎ側の信号のみであるため、ジッタは入れ換える前のＩＯピンのジッタとドライバピンのジッタの差分が低減できる。
【００４８】
図５は、図１の動作波形を示す図である。図５（Ａ）は、ＩＯピンにおける入力波形の影響によるジッタを説明するための図であり、ＤＱＳの初段回路の出力ＩＤＱＳのジッタ、ＩＯピンであるＤＱの初段回路の出力ＩＤＱＴｎのジッタが示されている。
【００４９】
図５（Ｂ）は、図１において、ＴＳＥＬＤがＬＯＷレベルのとき、データラッチ回路ＤＬＤにおけるセットアップタイムｔＤＳとホールドタイムｔＤＨを説明するための図である。ＴＳＥＬＤがＬＯＷレベルのとき、ＤＱＳＩはＩＤＱＳが用いられるため、トリガークロックのジッタの影響を受ける。
【００５０】
図５（Ｃ）は、図１において、ＴＳＥＬＤがＨＩＧＨレベルのとき、データラッチ回路ＤＬＤにおけるセットアップタイムｔＤＳとホールドタイムｔＤＨを説明するための図である。ＴＳＥＬＤがＨＩＧＨレベルのとき、ＤＱＳＩはＩＤＭ（テスタのドライバピンからの信号）が用いられるため、ジッタは少ない。
【００５１】
本実施例の作用効果を説明する。
【００５２】
ＩＯピンの方がドライバピンの入力波形より、波形が鈍り、ジッタを多く含んでしまうことによるデータのセットアップ・ホールド特性の測定系による誤差を低減し、より正確なデータのセットアップ・ホールド特性を測定できる。これは、本実施例においては、信号セレクト回路ＳＥＬおよびバッファ回路ＢＦを設け、外部からのコマンド等により、信号セレクト回路ＳＥＬに入力されている制御信号ＴＳＥＬＤをＨＩＧＨレベルに設定することで、ラッチ回路のラッチタイミング信号を、ドライバピンであるＤＭ信号から作られた信号に切り替える構成としたことによる。
【００５３】
本発明は、データの入出力において入出力タイミングを決めるＩＯピンであるストローブ信号を有する半導体装置に適用することができる。なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の信号セレクト回路の構成を示す図である。
【図３】半導体試験装置（IOピンの入出力部とドライバピンの出力部）とテストボードの接続の様子を示す図である。
【図４】高速動作時のIOピン及びドライバピンのDUT位置における入力波形を示す図である。
【図５】本発明の一実施例の動作を示すタイミング波形である。
【図６】従来の半導体記憶装置の構成を示す図である。
【符号の説明】
【００５５】
１  インバータ
２、３、４、５、６、７  ＮＡＮＤ回路
１１  テストボード
１２  出力群
１３  入力群
１４  ソケット部
２１  半導体試験装置
２２  ＩＯピン
２２−１  コンパレータ部
２２−２  ドライバ部
２３  ドライバピン
３１  ワイヤ
【図１】
2008298677.tif 000003
【図２】
2008298677.tif 000004
【図３】
2008298677.tif 000005
【図４】
2008298677.tif 000006
【図５】
2008298677.tif 000007
【図６】
2008298677.tif 000008