(57)【要約】【課題】  露光装置の最小解像能力で得られるパターンピッチよりも小さく且つ均一なパターンピッチを有する所望の配線パターンを形成することが可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１上に第１の絶縁膜２及び第２の絶縁膜３を形成し、スペース幅Ｆの第１のレジストパターン６により第２の絶縁膜パターン７を形成した後、スペーサ加工を施しスペース幅Ｆ／２の第３の絶縁膜パターン８を形成する。次に第３の絶縁膜パターン８上方より異方性エッチング処理を施し第１の絶縁膜２をパターニングしてスペース幅Ｆ／２の第１の絶縁膜パターン９を形成する。更に、第１の絶縁膜パターン９上に第４の絶縁膜１０を堆積させ、再びレジストパターン形成、スペーサ加工、及び異方性エッチング処理を施すことで、第１の絶縁膜パターン９のライン部にＦ／２の幅のスペース部を形成してパターンピッチＦのラインアンドスペースパターンを形成する。【選択図】  図４
2008091720.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１のスペース幅のラインアンドスペースパターンを有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第２の絶縁膜をパターニングし、前記第1のレジストパターンと同じパターンを有する第２の絶縁膜パターンを形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第２の絶縁膜パターンを被覆するように前記第１の絶縁膜上に第３の絶縁膜を形成し、前記第１のスペース幅より小さい第２のスペース幅のラインアンドスペースパターンを有する第３の絶縁膜パターンを形成する工程と、
前記第３の絶縁膜パターンに異方性エッチング処理を施すことにより前記第３の絶縁膜パターンのスペース部底面から前記第１の絶縁膜を露出させ、更に前記第２の絶縁膜パターン及び前記第３の絶縁膜パターンをエッチングすると共に前記第１の絶縁膜をパターニングし、前記第３の絶縁膜パターンと同じで、前記第２のスペース幅のラインアンドスペースパターンを有する第１の絶縁膜パターンを形成する工程と、
前記第１の絶縁膜パターン上に第４の絶縁膜を堆積させる工程と、
前記第１の絶縁膜パターンのスペース部にライン部を対応させ、且つライン部にスペース部を対応させて前記第４の絶縁膜上に前記第１のレジストパターンと逆パターンで、且つ前記第１のスペース幅のラインアンドスペースパターンを有する第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第４の絶縁膜をパターニングし、前記第２のレジストパターンと同じパターンで、スペース部内に前記第１の絶縁膜パターンの前記ライン部を露出する第４の絶縁膜パターンを形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記第４の絶縁膜パターンを被覆するように前記第１の絶縁膜パターン上に第５の絶縁膜を形成し、前記第２のスペース幅のラインアンドスペースパターンを有する第５の絶縁膜パターンを形成する工程と、
前記第５の絶縁膜パターンに異方性エッチング処理を施すことにより前記第５の絶縁膜パターンのスペース部底面から前記第１の絶縁膜パターンの前記ライン部を露出させ、更に前記第４の絶縁膜パターン及び前記第５の絶縁膜パターンをエッチングすると共に前記第１の絶縁膜パターンの前記ライン部に前記第２のスペース幅を有するスペース部を形成して、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線形成用の第１の絶縁膜パターンを形成する工程と、
前記配線形成用の第１の絶縁膜パターンの前記スペース部内に残存する前記第４の絶縁膜を除去する工程と、
前記配線形成用の第１の絶縁膜パターン上に配線材料膜を堆積させる工程と、
前記配線形成用の第１の絶縁膜パターン表面が露出するまで前記配線材料膜を除去することにより、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線パターンを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記配線形成用の第１の絶縁膜パターンは、前記第１のレジストパターン及び前記第２のレジストパターンにおけるパターンピッチの実質的に１／２倍のパターンピッチを有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に配線材料膜を形成する工程と、
前記配線材料膜上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に第１のスペース幅のラインアンドスペースパターンを有する第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記第２の絶縁膜をパターニングし、前記第１のレジストパターンと同じパターンを有する第２の絶縁膜パターンを形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記第２の絶縁膜パターンを被覆するように前記配線材料膜上に第３の絶縁膜を形成し、前記第１のスペース幅より小さい第２のスペース幅のラインアンドスペースパターンを有する第３の絶縁膜パターンを形成する工程と、
前記第３の絶縁膜パターンに異方性エッチング処理を施すことにより前記第３の絶縁膜パターンのスペース部底面から前記配線材料膜を露出させ、更に前記第２の絶縁膜パターン及び前記第３の絶縁膜パターンをエッチングすると共に前記配線材料膜をパターニングし、前記第3の絶縁膜パターンと同じで、前記第２のスペース幅のラインアンドスペースパターンを有する配線材料膜パターンを形成する工程と、
前記配線材料膜パターン上に第４の絶縁膜を堆積させる工程と、
前記配線材料膜パターンのスペース部にライン部を対応させ、且つライン部にスペース部を対応させて前記第４の絶縁膜上に前記第１のレジストパターンと逆パターンで、且つ前記第１のスペース幅のラインアンドスペースパターンを有する第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記第４の絶縁膜をパターニングし、前記第２のレジストパターンと同じパターンで、スペース部内に前記配線材料膜パターンの前記ライン部を露出する第４の絶縁膜パターンを形成する工程と、
前記第２のレジストパターンを除去する工程と、
前記第４の絶縁膜パターンを被覆するように前記配線材料膜パターン上に第５の絶縁膜を形成し、前記第２のスペース幅のラインアンドスペースパターンを有する第５の絶縁膜パターンを形成する工程と、
前記第５の絶縁膜パターンに異方性エッチング処理を施すことにより前記第５の絶縁膜パターンのスペース部底面から前記配線材料膜パターンの前記ライン部を露出させ、更に前記第４の絶縁膜パターン及び前記第５の絶縁膜パターンをエッチングすると共に前記配線材料膜パターンの前記ライン部に前記第２のスペース幅を有するスペース部を形成して、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線パターンを形成する工程と、
前記配線パターンの前記スペース部内に残存する前記第４の絶縁膜を除去する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記配線パターンは、前記第１のレジストパターン及び前記第２のレジストパターンにおけるパターンピッチの実質的に１／２倍のパターンピッチを有することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記第３の絶縁膜は前記第２の絶縁膜と同じ材料であり、且つ前記第５の絶縁膜は前記第４の絶縁膜と同じ材料であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特にゲート電極もしくはメタル配線などの配線パターンを形成する方法に関する。
【背景技術】
【０００２】
従来半導体装置は、高集積化、高性能化を達成するために微細化が必須となっており、ゲート電極、メタル配線等の配線パターンの微細化は特に重要視されている。これら配線パターンの形成は通常露光技術によりなされ、その解像度が配線パターンの最小寸法及び配線パターンのピッチを決定する。しかし露光技術の解像度には光または電子線の波長に起因する限界があり、露光技術の解像度より微細な構造は原理的に形成不可能であるという問題点があった。
【０００３】
この様な問題に対して、酸化膜パターンをコアとして窒化膜からなるサイドウォールパターンを形成し、このサイドウォールパターンをマスクとしてエッチングを行うことで、露光装置で加工可能な最小のパターンピッチよりも微細なパターンピッチを有する配線パターンを形成する方法が考えられている（例えば、特許文献１参照。）。
【０００４】
しかしながら、上記従来の配線パターンの形成方法ではサイドウォールをエッチングにより形成しているが、このエッチングのコントロールが非常に難しく、サイドウォールの形状がばらつき、そのためサイドウォールパターンのスペース幅がばらついてしまい、均一なパターンピッチに下地膜を加工することが困難であるという問題があった。
【特許文献１】特開２００６−１５６６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、露光装置で加工可能な最小のパターンピッチよりも小さく且つ均一なパターンピッチを有する所望の配線パターンを形成することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様における半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１のスペース幅のラインアンドスペースパターンを有する第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記第２の絶縁膜をパターニングし、前記第1のレジストパターンと同じパターンを有する第２の絶縁膜パターンを形成する工程と、前記第１のレジストパターンを除去する工程と、前記第２の絶縁膜パターンを被覆するように前記第１の絶縁膜上に第３の絶縁膜を形成し、前記第１のスペース幅より小さい第２のスペース幅のラインアンドスペースパターンを有する第３の絶縁膜パターンを形成する工程と、前記第３の絶縁膜パターンに異方性エッチング処理を施すことにより前記第３の絶縁膜パターンのスペース部底面から前記第１の絶縁膜を露出させ、更に前記第２の絶縁膜パターン及び前記第３の絶縁膜パターンをエッチングすると共に前記第１の絶縁膜をパターニングし、前記第３の絶縁膜パターンと同じで、前記第２のスペース幅のラインアンドスペースパターンを有する第１の絶縁膜パターンを形成する工程と、前記第１の絶縁膜パターン上に第４の絶縁膜を堆積させる工程と、前記第１の絶縁膜パターンのスペース部にライン部を対応させ、且つライン部にスペース部を対応させて前記第４の絶縁膜上に前記第１のレジストパターンと逆パターンで、且つ前記第１のスペース幅のラインアンドスペースパターンを有する第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第４の絶縁膜をパターニングし、前記第２のレジストパターンと同じパターンで、スペース部内に前記第１の絶縁膜パターンの前記ライン部を露出する第４の絶縁膜パターンを形成する工程と、前記第２のレジストパターンを除去する工程と、前記第４の絶縁膜パターンを被覆するように前記第１の絶縁膜パターン上に第５の絶縁膜を形成し、前記第２のスペース幅のラインアンドスペースパターンを有する第５の絶縁膜パターンを形成する工程と、前記第５の絶縁膜パターンに異方性エッチング処理を施すことにより前記第５の絶縁膜パターンのスペース部底面から前記第１の絶縁膜パターンの前記ライン部を露出させ、更に前記第４の絶縁膜パターン及び前記第５の絶縁膜パターンをエッチングすると共に前記第１の絶縁膜パターンの前記ライン部に前記第２のスペース幅を有するスペース部を形成して、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線形成用の第１の絶縁膜パターンを形成する工程と、前記配線形成用の第１の絶縁膜パターンの前記スペース部内に残存する前記第４の絶縁膜を除去する工程と、前記配線形成用の第１の絶縁膜パターン上に配線材料膜を堆積させる工程と、前記配線形成用の第１の絶縁膜パターン表面が露出するまで前記配線材料膜を除去することにより、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線パターンを形成する工程とを有することを特徴とする。
【０００７】
また、本発明の別態様における半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に配線材料膜を形成する工程と、前記配線材料膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に第１のスペース幅のラインアンドスペースパターンを有する第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとして前記第２の絶縁膜をパターニングし、前記第１のレジストパターンと同じパターンを有する第２の絶縁膜パターンを形成する工程と、前記第１のレジストパターンを除去する工程と、前記第２の絶縁膜パターンを被覆するように前記配線材料膜上に第３の絶縁膜を形成し、前記第１のスペース幅より小さい第２のスペース幅のラインアンドスペースパターンを有する第３の絶縁膜パターンを形成する工程と、前記第３の絶縁膜パターンに異方性エッチング処理を施すことにより前記第３の絶縁膜パターンのスペース部底面から前記配線材料膜を露出させ、更に前記第２の絶縁膜パターン及び前記第３の絶縁膜パターンをエッチングすると共に前記配線材料膜をパターニングし、前記第3の絶縁膜パターンと同じで、前記第２のスペース幅のラインアンドスペースパターンを有する配線材料膜パターンを形成する工程と、前記配線材料膜パターン上に第４の絶縁膜を堆積させる工程と、前記配線材料膜パターンのスペース部にライン部を対応させ、且つライン部にスペース部を対応させて前記第４の絶縁膜上に前記第１のレジストパターンと逆パターンで、且つ前記第１のスペース幅のラインアンドスペースパターンを有する第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとして前記第４の絶縁膜をパターニングし、前記第２のレジストパターンと同じパターンで、スペース部内に前記配線材料膜パターンの前記ライン部を露出する第４の絶縁膜パターンを形成する工程と、前記第２のレジストパターンを除去する工程と、前記第４の絶縁膜パターンを被覆するように前記配線材料膜パターン上に第５の絶縁膜を形成し、前記第２のスペース幅のラインアンドスペースパターンを有する第５の絶縁膜パターンを形成する工程と、前記第５の絶縁膜パターンに異方性エッチング処理を施すことにより前記第５の絶縁膜パターンのスペース部底面から前記配線材料膜パターンの前記ライン部を露出させ、更に前記第４の絶縁膜パターン及び前記第５の絶縁膜パターンをエッチングすると共に前記配線材料膜パターンの前記ライン部に前記第２のスペース幅を有するスペース部を形成して、前記第１のレジストパターンのパターンピッチより小さいパターンピッチを有する配線パターンを形成する工程と、前記配線パターンの前記スペース部内に残存する前記第４の絶縁膜を除去する工程とを有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、露光装置で加工可能な最小のパターンピッチよりも小さく且つ均一なパターンピッチを有する所望の配線パターンを形成することが可能な半導体装置の製造方法が得られる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施の形態について説明する。
【実施例１】
【００１０】
本発明による半導体装置の製造方法の実施例１を図１乃至図４を参照して説明する。図１乃至図４は、本発明による半導体装置の製造方法の実施例１を工程順に示す断面図である。
【００１１】
先ず、半導体基板１上に、第１の絶縁膜２として例えばシリコン窒化膜を積層し、更に第1の絶縁膜２上に第２の絶縁膜３として例えばシリコン酸化膜を積層する。尚、半導体基板１にはトランジスタ等の半導体素子及び積層材料（図示しない）が形成されていてもよい。
【００１２】
次に、第２の絶縁膜３上に第１のポジレジスト４を塗布し、パターンピッチ２Ｆのラインアンドスペースパターンを有する第１のフォトマスク５を用いて露光を行う（図１（ａ））。ここで、ライン部及びスペース部の幅は共にＦ（第１のスペース幅）であり、露光装置で加工可能な最小のライン幅及びスペース幅は、Ｆ／２より大きくＦ以下であるとする。その後、現像処理を行い第２の絶縁膜３上に第１のレジストパターン６を形成する（図１（ｂ））。この第１のレジストパターン６をマスクとして第２の絶縁膜３をエッチングした後、第１のレジストパターン６を剥離する（図１（ｃ））。以上により、第1のレジストパターン６と同じパターンピッチ２Ｆのラインアンドスペースパターンを有する第２の絶縁膜パターン７を形成する。
【００１３】
更に、第２の絶縁膜パターン７を被覆するように、第１の絶縁膜２上に第２の絶縁膜パターン７と同じ材料、例えば酸化シリコンである第３の絶縁膜を、Ｆ／４の厚みに堆積（成膜）し、ラインアンドスペースパターンを有する第３の絶縁膜パターン８を形成する（図２（ａ））。このように、絶縁膜パターンを被覆するように薄い膜を形成することをスペーサ加工と呼ぶ。ここではスペーサ加工により第３の絶縁膜パターン８のスペース部は、第1のスペース幅より小さいＦ／２の幅（第２のスペース幅）に形成され、ライン部は、３Ｆ／２の幅に形成される。
【００１４】
その後、第３の絶縁膜パターン８を異方性エッチング処理としての反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）等の技術を用いてエッチングすることにより、第３の絶縁膜パターン８のスペース部底面から第１の絶縁膜２の表面を露出させ、更にＲＩＥを継続して第２の絶縁膜パターン７及び第３の絶縁膜パターン８をエッチング処理すると同時に、第１の絶縁膜２をパターニングし、第３の絶縁膜パターン７と同じラインアンドスペースパターンを有する第1の絶縁膜パターン９を形成する。この結果、第１の絶縁膜パターン９のスペース部はＦ／２の幅に形成され、ライン部は３Ｆ／２の幅に形成される（図２（ｂ））。
【００１５】
従来のサイドウォールパターンの場合には、サイドウォールをエッチングにより形成しているが、このエッチングのコントロールが非常に難しく、サイドウォールの形状がばらつき、そのためサイドウォールパターンのスペース幅がばらついてしまい、均一なパターンピッチの下地膜パターンを得ることが困難である。これに対して、本実施例では、エッチングに比べて膜厚のコントロールが容易で、均一な膜厚に形成できる成膜技術により、第２の絶縁膜パターン７上に第３の絶縁膜を薄く堆積させ、均一なスペース幅を有する第３の絶縁膜パターン８を得ている。そのため、下地膜である第1の絶縁膜パターン９におけるスペース幅を均一に加工できる。
【００１６】
次に、第１の絶縁膜パターン９上に第４の絶縁膜１０として例えば酸化シリコンを低温で堆積させ、その後、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）等を用いて第4の絶縁膜１０を研磨し、平坦化する。（図２（ｃ））。
【００１７】
次に、第４の絶縁膜１０上に第２のポジレジスト１１を塗布し、第1のフォトマスク５と逆パターンのラインアンドスペースパターンを有する第２のフォトマスク１２を用いて露光する。ここで、第２のフォトマスク１２は、第1のフォトマスク５と同じくパターンピッチ２Ｆを有し、且つライン幅及びスペース幅はＦを有している。そして第２のフォトマスク１２は第２のポジレジスト１１上方に、ライン部１３の中心線と第１の絶縁膜パターン９のスペース部の中心線とが揃うよう配置される（図３（ａ））。
【００１８】
その後、現像処理を行い第４の絶縁膜１０上に第２のフォトマスク１２と同じラインアンドスペースパターンを有する第２のレジストパターン１４を形成する（図３（ｂ））。この第２のレジストパターン１４をマスクとして、第４の絶縁膜１０をエッチングした後、第２のレジストパターン１４を剥離する（図３（ｃ））。以上により、第２のレジストパターン１４と同じラインアンドスペースパターンで、スペース部内に第1の絶縁膜パターン９のライン部を露出した第４の絶縁膜パターン１５が形成される。
【００１９】
更に、スペーサ加工により、第４の絶縁膜パターン１５を被覆するように第１の絶縁膜パターン９上に第４の絶縁膜１０と同じ材料、例えば酸化シリコンである第５の絶縁膜をＦ／４の厚みに成膜し、Ｆ／２のスペース幅及び３Ｆ／２のライン幅のラインアンドスペースパターンを有する第５の絶縁膜パターン１６を形成する（図４（ａ））。
【００２０】
その後、第５の絶縁膜パターン１６をＲＩＥ等の技術を用いてエッチングすることにより、第５の絶縁膜パターン１６のスペース部底面から第１の絶縁膜パターン９のライン部表面を露出させ、更にＲＩＥを継続して第４の絶縁膜パターン１５及び第５の絶縁膜パターン１６をエッチング処理すると同時に、第１の絶縁膜パターン９をパターニングし、配線形成用の第１の絶縁膜パターン１７を形成する。これにより、第１の絶縁膜パターン１７のライン部に、更に、Ｆ／２の幅を有するスペース部が形成され、このスペース部により３Ｆ／２幅のライン部は、Ｆ／２幅を有する２つのライン部に分割される。その後、配線形成用の第１の絶縁膜パターン１７のスペース部に残る第４の絶縁膜８を除去することで、配線形成用の第1の絶縁膜パターン１７には、第１のレジストパターン６及び第２のレジストパターン１４の１／２倍のパターンピッチＦで、且つＦ／２のライン幅及びスペース幅を有するラインアンドスペースパターンが形成される（図４（ｂ））。
【００２１】
その後、配線形成用の第１の絶縁膜パターン１７上に配線材料膜１８として例えば銅を堆積し、配線材料膜１８をＣＭＰ法等により研磨することで、ラインアンドスペースのパターンピッチ、ライン幅及びスペース幅が露光時の１／２倍であるメタル配線パターンが形成される（図４（ｃ））。
【００２２】
以上の実施例１の半導体装置の製造方法によれば、第１の絶縁膜２のパターニングに用いる第３の絶縁膜パターン８及び第５の絶縁膜パターン１６のスペース部は、いずれも、エッチングに比べて膜厚のコントロールが容易で、均一な膜厚の形成が可能な成膜技術を用いて、スペース幅Ｆを有する第２の絶縁膜パターン７または第４の絶縁膜パターン１５に第３の絶縁膜または第５の絶縁膜をＦ／４の膜厚に堆積することにより形成にしているので、均一なスペース幅Ｆ／２を有する。
【００２３】
したがって、配線形成用の絶縁膜パターンとなる第１の絶縁膜パターン１７も、Ｆ／２のスペース幅に均一にパターニングされる。そのため、露光装置で加工可能な最小のパターンピッチよりも小さいパターンピッチＦのラインアンドスペースパターンを有する配線パターンが形成される。
【００２４】
また、実施例１においては、第１のレジストパターン６及び第２のレジストパターン１４のパターンピッチを２Ｆ、第３の絶縁膜パターン８、第５の絶縁膜パターン１６の膜厚をＦ／４とし、第１の絶縁膜パターン９上にパターンピッチＦのラインアンドスペースパターンを形成する場合について説明したが、これらの条件は第１の絶縁膜２上に形成する所望のターゲットパターンに応じて適宜変更可能である。
【００２５】
また、実施例１においては、第１の絶縁膜２をシリコン窒化膜とし、第２の絶縁膜３、第３の絶縁膜パターン８、第４の絶縁膜１０、及び第５の絶縁膜パターン１６をシリコン酸化膜とした場合について説明したが、他の膜材料にも適用可能である。
【００２６】
また、配線形成用の第１の絶縁膜パターン１７上に形成されるスペースの深さは、エッチング条件や第２の絶縁膜３及び第４の絶縁膜１０の膜厚を変えることで変更可能であり、例えば半導体基板１表面が露出するまでエッチングすることも可能である。
【００２７】
また、スペーサ加工においては下地膜をエッチングする際のエッチング変換差を考慮して、第３の絶縁膜及び第５の絶縁膜をＦ／４よりも適宜厚く形成してもよい。
【００２８】
また、実施例１においては、配線材料膜１８の材料を銅とした場合について説明したが、アルミニウムなど他の材料を用いてもよいし、メタル以外の導電性材料であってもよい。
【００２９】
また、実施例１においては、ポジレジストを用いる場合について説明したが、フォトマスクのパターンを考慮してネガレジストを用いてもよい。
【実施例２】
【００３０】
本発明による半導体装置の製造方法の実施例２を図５を参照して説明する。図５は、本発明による半導体装置の製造方法の実施例２を工程順に示す断面図である。
【００３１】
実施例２では、実施例１で説明したパターンピッチＦを有するラインアンドスペースパターンに加え、これに隣接し任意の幅を有する幅広パターンを同時に形成する場合について説明する。尚、実施例１と実質的に同一な構成要素には同じ参照符号を付す。
【００３２】
まず、実施例１と同様に、半導体基板１上に第１の絶縁膜２及び第２の絶縁膜３を積層する。次に、第２の絶縁膜３上に第１のポジレジスト４を塗布し、第１のフォトマスク５を用いて露光を行う。第１のフォトマスク５は、ラインアンドスペースを形成する領域には実施例１と同様のパターンピッチ２Ｆのラインアンドスペースパターンを有し、幅広パターンを形成する領域には遮光部を有する（図５（ａ））。
【００３３】
次に、実施例１と同様の工程により第１の絶縁膜２をパターニングし、パターニングされた第１の絶縁膜パターン９上に第４の絶縁膜１０、及び第２のポジレジスト１１を積層する（図５（ｂ））。
【００３４】
その後、第１のフォトマスク５と逆パターンのラインアンドスペースパターンを有する第２のフォトマスク１２を用いて露光を行う。第２のフォトマスク１２は、ラインアンドスペースパターン領域には実施例１と同様のパターンピッチ２Ｆのラインアンドスペースパターンを有し、幅広パターンを形成する領域には開口部を有する。
【００３５】
次に、実施例１と同様の工程により第１の絶縁膜パターン９をパターニングし、第４の絶縁膜１０を除去することで、露光装置で加工可能な最小のパターンピッチよりも小さいパターンピッチＦを有するラインアンドスペースパターンと、これに隣接し任意の幅を有する幅広パターンとからなる所望のターゲットパターンを有する配線形成用の第１の絶縁膜パターン１７を形成することができる（図５（ｃ））。
【００３６】
その後、図４（ｃ）に示したように配線形成用の第１の絶縁膜パターン１７上に配線材料膜１８を積層し、ＣＭＰ法等で研磨することにより配線層が形成される。また、第１のフォトマスク５を用いた露光と第２のフォトマスク１２を用いた露光の順番を逆にすることも可能である。
【実施例３】
【００３７】
本発明による半導体装置の製造方法の実施例３を図６及び図７を参照して説明する。図６及び図７は、本発明による半導体装置の製造方法の実施例３を工程順に示す断面図である。
【００３８】
先ず、半導体基板２１上に、第１の絶縁膜２２として例えばシリコン酸化膜を積層し、更に第１の絶縁膜２２上に配線材料膜２３として例えばポリシリコン膜を積層する。更に、配線材料膜２３上に第２の絶縁膜２４として例えばシリコン窒化膜を積層する。尚、半導体基板２１にはトランジスタ等の半導体素子及び積層材料（図示しない）が形成されていてもよい。
【００３９】
次に、第２の絶縁膜２４上にポジレジストを塗布し、実施例１と同様に露光を行うことでパターンピッチ２Ｆのラインアンドスペースパターンを有する第１のレジストパターン２５を形成する（図６（ａ））。ここで、ライン部及びスペース部の幅は共にＦ（第１のスペース幅）であり、露光装置で加工可能な最小のライン幅及びスペース幅は、Ｆ／２より大きくＦ以下であるとする。この第１のレジストパターン２５をマスクとして第２の絶縁膜２４をエッチングし、第１のレジストパターン２５と同じパターンピッチを有する第２の絶縁膜パターン２６を形成した後、第１のレジストパターン２５を剥離する。
【００４０】
その後、実施例１と同様にスペーサ加工により、第２の絶縁膜パターン２６を被覆するように配線材料膜２３上に第２の絶縁膜２４と同じ材料、例えば窒化シリコンである第３の絶縁膜を、Ｆ／４の厚みに成膜し、Ｆ／２のスペース幅（第２のスペース幅）及び３Ｆ／２のライン幅のラインアンドスペースパターンを有する第３の絶縁膜パターン２７を形成する（図６（ｂ））。
【００４１】
更に、実施例１と同様に、第３の絶縁膜パターン２７をＲＩＥ等の技術を用いてエッチングすることにより、第３の絶縁膜パターン２７のスペース部底面から配線材料膜２３の表面を露出させ、更にＲＩＥを継続して第２の絶縁膜パターン２６及び第３の絶縁膜パターン２７をエッチング処理すると同時に、配線材料膜２３をパターニングし、Ｆ／２のスペース幅及び３Ｆ／２のライン幅を有するラインアンドスペースパターンの配線材料膜パターン２８を形成する。この配線材料膜２３のエッチングは第１の絶縁膜２２表面が露出するまで行う（図６（ｃ））。
【００４２】
次に、配線材料膜パターン２８上に、第４の絶縁膜２９として例えばシリコン窒化膜を低温で堆積させ、その後、ＣＭＰ法等を用いて第４の絶縁膜２９を研磨し、平坦化する。
【００４３】
次に、第４の絶縁膜２９上にポジレジストを塗布し、実施例１と同様にこのポジレジスト上方に第２のフォトマスクを配置して露光を行うことでパターンピッチ２Ｆのラインアンドスペースパターンを有する第２のレジストパターン３０を形成する（図７（ａ））。この第２のレジストパターン３０をマスクとして第４の絶縁膜２９をエッチングし、第２のレジストパターン３０と同じパターンピッチの第４の絶縁膜パターン３１を形成した後、第２のレジストパターン３０を剥離する。
【００４４】
その後、実施例１と同様にスペーサ加工により、第４の絶縁膜パターン３１を被覆するように配線材料膜パターン２８上に第４の絶縁膜２９と同じ材料、例えば窒化シリコンである第５の絶縁膜をＦ／４の厚みに成膜し、Ｆ／２のスペース幅及び３Ｆ／２のライン幅のラインアンドスペースパターンを有する第５の絶縁膜パターン３２を形成する（図７（ｂ））。
【００４５】
更に、第５の絶縁膜パターン３２をＲＩＥ等の技術を用いてエッチングすることにより、第５の絶縁膜パターン３２のスペース部底面から配線材料膜パターン２８のライン部表面を露出させ、更にＲＩＥを継続して第４の絶縁膜パターン３１及び第５の絶縁膜パターン３２をエッチング処理すると同時に、配線材料膜パターン２８をパターニングし、配線材料膜パターン２８のライン部の中間部に、Ｆ／２の幅を有するスペース部が形成され、このスペース部により３Ｆ／２のライン部は２つのＦ／２幅のライン部に分割される。この配線材料膜パターン２８のエッチングは第１の絶縁膜２２表面が露出するまで行う。
【００４６】
その後、配線材料膜パターン１７のスペース部に残る第４の絶縁膜２１を除去することで、第１のレジストパターン２５のパターンピッチより小さいパターンピッチＦを有するラインアンドスペースパターンを有するゲート配線パターン３３が形成される（図7（ｃ））。以上の工程によれば、半導体基板上に露光装置で加工可能な最小のパターンピッチよりも小さいパターンピッチＦを有するラインアンドスペースパターンの形成が可能となる。
【００４７】
また、実施例３においては、図６（ｃ）に示す配線材料膜２８形成のためのエッチング、及び図７（ｃ）に示すゲート配線パターン３３形成のためのエッチング工程において第１の絶縁膜２２表面が露出するまでエッチングを施しているが、半導体基板２１表面が露出するまでエッチングを施してもよい。あるいは、図７（ｃ）に示すゲート配線パターン３３を形成した後、第１の絶縁膜２２を半導体基板２１表面が露出するまでエッチングしてもよい。
【００４８】
また、実施例３においては、第１の絶縁膜２２をシリコン酸化膜とし、第２の絶縁膜２４、第３の絶縁膜パターン２７、第４の絶縁膜２９、及び第５の絶縁膜パターン３２をシリコン窒化膜とした場合について説明したが、他の膜材料にも適用可能である。更に、不揮発性メモリなどにおいては、第１の絶縁膜２２と配線材料膜２３との間に電荷蓄積層を積層してもよい。電荷蓄積層は、絶縁膜の積層構造であってもよく、またポリシリコン膜と当該ポリシリコン膜上層に絶縁膜の積層構造を有する構造であってもよい。
【００４９】
また、実施例３においては、第１のレジストパターン２５及び第２のレジストパターン３０のパターンピッチを２Ｆ、第３の絶縁膜パターン２７、第５の絶縁膜パターン３２の膜厚をＦ／４とし、配線材料膜パターン２８上にパターンピッチＦのラインアンドスペースパターンを形成する場合について説明したが、これらは第１の絶縁膜２２上に形成する所望のターゲットパターンに応じて適宜変更可能である。
【００５０】
また、実施例３においては、ポジレジストを用いる場合について説明したが、フォトマスクのパターンを考慮してネガレジストを用いてもよい。
【実施例４】
【００５１】
本発明の第４の実施例として、本発明をＮＡＮＤ型フラッシュメモリに適用した場合について、図８乃至図１１を参照して説明する。図８は、本発明の第４の実施例に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイ部と周辺回路部のレイアウトを示す平面図である。
【００５２】
図８に示すように、ＮＡＮＤ型フラッシュメモリに設けられるメモリセルアレイ部４０は、複数のブロックＢＫ１、ＢＫ２、・・・ＢＫｎから構成され、更に各ブロックＢＫ１、ＢＫ２、・・・ＢＫｎは、複数のＮＡＮＤセルユニット４１により構成される。
【００５３】
周辺回路部５０は、メモリセルアレイ部４０のカラム方向に設けられる制御回路部と、ロウ方向に設けられる制御回路部とからなるが、この実施例４においてはセンスアンプ回路部５１とロウデコーダ回路部５２を示す。
【００５４】
センスアンプ回路部５１は、引き出し配線部を介してカラム方向に配置され、ビット線によってメモリセルアレイ部４０と接続される。また、ロウデコーダ回路部５２は、カラム方向と直行するロウ方向に配置され、ワード線によってメモリセルアレイ部４０と接続される。
【００５５】
また、図９は図８のカラム方向に隣接する２つのＮＡＮＤセルユニット４１を模式的に示した平面図であり、ＮＡＮＤセルユニット４１は、ワード線４２、ビット線４３、選択ゲート線４４、及び選択ゲート線４４間に形成されるコンタクト４５から構成される。
【００５６】
次に、このＮＡＮＤセルユニット４１内のカラム方向に繰り返し単位を有するワード線４２と選択ゲート線４４とからなる配線パターンを半導体基板上に形成する場合について図１０を参照して説明する。
【００５７】
図１０（ａ）は、図９のカラム方向に隣接する２つのＮＡＮＤセルユニット４１におけるワード線４２及び選択ゲート線４４からなる配線パターンを示す平面図である。本実施例においては、ワード線４２をパターンピッチＦで周期的に形成し、ライン部及びスペース部が共にＦ／２の幅を有する場合を示している。選択ゲート線４４はワード線４２より広い任意の幅を有し、ワード線４２とＦ／２倍以上離して形成される。ここで、ライン部及びスペース部の幅は共にＦであり、露光装置で加工可能な最小のライン幅及びスペース幅は、Ｆ／２より大きくＦ以下であるとする。尚、図１０においては図面を簡略化する為ワード線４２を一部省略している。
【００５８】
この図１０（ａ）に示す配線パターンを形成するためのフォトマスクを図１０（ｂ）、及び図１０（ｃ）に示す。図１０（ｂ）は第１のフォトマスク６０で、図１０（ｃ）は第２のフォトマスク６１である。
【００５９】
上記第１のフォトマスク６０及び第２のフォトマスク６１を用いて、図１０（ａ）に示すような配線パターンを得るが、この配線パターンを得る工程は、上記実施例２と実質的に同様な為、説明を省略する。
【００６０】
上記実施例によれば、ＮＡＮＤセルユニット４１内において、任意の幅を有する選択ゲート線４４と、露光装置で加工可能な最小のパターンピッチよりも小さいパターンピッチＦのラインアンドスペースパターンを有するワード線４２とからなる繰り返し配線パターンを形成することができる。また、隣り合うＮＡＮＤセルユニット４１における選択ゲート線４４間の間隔Ｄを等しくすることができ、コンタクト４５の作成が容易となる。
【００６１】
また、第１のフォトマスクを用いた露光と第２のフォトマスクを用いた露光の順番を逆にすることも可能である。
【００６２】
また、本発明は、ワード線と選択ゲート線の繰り返し配線パターンに限らず、コンタクトや他の配線レイヤー、更にＮＡＮＤ型フラッシュメモリに限らず、ＤＲＡＭ（Dynamic Random Access Memory）等の他の半導体メモリの配線パターンにも適用が可能である。
【００６３】
また、露光精度向上の為、図１１に示すように、ＳＲＡＦ（Sub Resolution Assist Feauture）と呼ばれる補助パターンをフォトマスク上に配置してもよい。図１１（ｂ）、（ｃ）のフォトマスクにおいては、広いスペースを分割するような、マスク上の最小ライン幅よりも細いパターン７１、及び太いラインを分割するようなマスク上の最小スペース幅よりも狭いスペース７２をフォトマスク上に配置することで、レジストへの解像能力を高めている。
【００６４】
また、フォトマスクは通常実際のパターンの数倍の大きさで作製され、縮小投影法により露光が行われるが、この場合も実施例１乃至実施例４は適用可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施例１における半導体装置の製造方法を工程順に示す断面図。
【図２】本発明の実施例１における半導体装置の製造方法を工程順に示す断面図。
【図３】本発明の実施例１における半導体装置の製造方法を工程順に示す断面図。
【図４】本発明の実施例１における半導体装置の製造方法を工程順に示す断面図。
【図５】本発明の実施例２における半導体装置の製造方法を工程順に示す断面図。
【図６】本発明の実施例３における半導体装置の製造方法を工程順に示す断面図。
【図７】本発明の実施例３における半導体装置の製造方法を工程順に示す断面図。
【図８】本発明の実施例４における半導体装置の製造方法に係るＮＡＮＤ型フラッシュメモリのレイアウトを示す図。
【図９】本発明の実施例４における半導体装置の製造方法に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットを模式的に示す平面図。
【図１０】本発明の実施例４における半導体装置の製造方法に係るＮＡＮＤ型フラッシュメモリの配線パターンを形成するためのフォトマスクのレイアウト図。
【図１１】本発明の実施例４における半導体装置の製造方法係るＮＡＮＤ型フラッシュメモリの配線パターンを形成するためのフォトマスクのレイアウト図。
【符号の説明】
【００６６】
１、２１  半導体基板
２、２２  第１の絶縁膜
３、２４  第２の絶縁膜
４  第１のポジレジスト
５、６０  第１のフォトマスク
６、２５  第１のレジストパターン
７、２６  第２の絶縁膜パターン
８、２７  第３の絶縁膜パターン
９  第１の絶縁膜パターン
１０、２９  第４の絶縁膜
１１  第２のポジレジスト
１２、６２  第２のフォトマスク
１３  ライン部
１４、３０  第２のレジストパターン
１５、３１  第４の絶縁膜パターン
１６、３２  第５の絶縁膜パターン
１７  配線形成用の第１の絶縁膜パターン
１８、２３  配線材料膜
２８  配線材料膜パターン
３３  ゲート配線パターン
４０  メモリセルアレイ部
４１  ＮＡＮＤセルユニット
４２  ワード線
４３  ビット線
４４  選択ゲート線
４５  コンタクト
５０  周辺回路部
５１  センスアンプ回路部
５２  ロウデコーダ回路部
７１  細いパターン
７２  狭いスペース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008091720.tif 000010
【図９】
2008091720.tif 000011
【図１０】
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【図１１】
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