(57)【要約】【課題】様々なアドレス割り付けに応じたデータ読み出し及びデータ書き込みを行うことができると共に、回路面積と配線領域をそれぞれ減少させることができる半導体記憶装置を得る。【解決手段】各メモリ部ＭＥ０〜ＭＥｈ−１において、各列ゲートＣＧ０〜ＣＧｍ−１は、列デコーダ４からの制御信号に応じて、Ｚｂｉｔ単位でのアクセスを行う場合、対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂを、データ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤｈ−１，ＺＤｈ−１Ｂを介して第１センスアンプ１２及び第１ライトバッファ１３に接続し、Ｙｂｉｔ単位でのアクセスを行う場合、対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂを、データ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂを介して第２センスアンプ１４及び第２ライトバッファ１５に接続するようにした。【選択図】図１
2008091023.tif 000002
【特許請求の範囲】
【請求項１】
データの書き込み及び読み出しを行う複数のメモリ部と、外部からの各制御信号及びアドレスデータに応じて該各メモリ部の動作制御を行う制御回路部とを有する半導体記憶装置において、
前記各メモリ部は、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた１対のデータ線からなる第１データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた１対のデータ線からそれぞれなる、各メモリ部で共有された各第２データ線対と、
前記制御回路部からの制御信号に応じて、前記メモリセルアレイの対応する各ビット線対に対する、第１データ線対又は対応する第２データ線対への接続制御を行う各列ゲートと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第１データ線対からの信号を増幅して出力する第１センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第１データ線対を介して所望のメモリセルへのデータ書き込みを行う第１ライトバッファと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第２データ線対からの信号を増幅して出力する第２センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第２データ線対を介して所望のメモリセルへのデータ書き込みを行う第２ライトバッファと、
をそれぞれ備えることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＲＡＭ等の半導体記憶装置に関し、特に１つのメモリ空間に対して複数のアドレス割り付け方法でアクセスすることができる半導体記憶装置に関する。
【背景技術】
【０００２】
図６は、従来の半導体記憶装置をなすＲＡＭの内部構成例を示した概略のブロック図であり、（ｍ×ｎ）Ｗｏｒｄ×４ｂｉｔのビットスライス型のアドレス割り付けを行う構成をなす場合を示し、図７は、ｍ＝ｎ＝４のメモリ空間の例を立体的に示した図である。なお、図７では、Ｙ＝ｍ（＝４）、Ｘ＝ｎ（＝４）、Ｚ＝４である場合を示している。
【０００３】
このような構成において、ビットスライス型のアドレス割り付けであるＺｂｉｔ単位のデータＡ[０：３]、Ｂ[０：３]、Ｃ[０：３]及びＤ[０：３]を、図７の上面に示した数値に相当するアドレス０〜３に書き込んだ後、ワードスライス型のアドレス割り付けであるＹｂｉｔ単位、すなわち[Ａ０、Ｂ０、Ｃ０、Ｄ０]、[Ａ１、Ｂ１、Ｃ１、Ｄ１]、[Ａ２、Ｂ２、Ｃ２、Ｄ２]及び[Ａ３、Ｂ３、Ｃ３、Ｄ３]の単位でデータを読み出すことは、図６で示したようなＲＡＭ１００では不可能であった。なお、[０：３]は０〜３を示しており、Ａ[０：３]はＡ０〜Ａ３を、同様にＢ[０：３]はＢ０〜Ｂ３を、Ｃ[０：３]はＣ０〜Ｃ３を、Ｄ[０：３]はＤ０〜Ｄ３を示している。
【０００４】
しかし、ｍ＝ｎ＝２である図６のＲＡＭ１００を４つ使用して、図８で示すような構成にすることで可能となる。図８において、ＲＡＭ１００ａ〜１００ｄは、図６のＲＡＭ１００と同じものであり、アドレス制御回路１０１は、制御回路１０２から入力された、アドレスデータＡＤＤ[３：０]（ＡＤＤ３〜ＡＤＤ０を示す）、Ｚｂｉｔ単位でアクセスするか若しくはＹｂｉｔ単位でアクセスするかを示した選択信号ＺＹ−ＳＥＬ、並びにチップイネーブル信号ＣＥＢを所定の方法でデコードして、ＲＡＭ１００ａ〜１００ｄにアクセスを行う。
【０００５】
制御回路１０２が、アドレス制御回路１０１に対して、選択信号ＺＹ−ＳＥＬを用いてＺｂｉｔ単位でのアクセスを指定すると共に、各ＲＡＭ１００ａ〜１００ｄに対して、ロー（Ｌｏｗ）レベルのライトイネーブル信号ＷＥＢでデータ書き込みを指示すると、アドレス制御回路１０１によって制御されたＲＡＭ１００ａ〜１００ｄに、制御回路１０２の出力データＤＯ[３：０]（ＤＯ３〜ＤＯ１を示す）が、アドレス制御回路１０１から出力されたアドレスデータＡＤＤ[１：０]に応じてＲＡＭ１００ａからＲＡＭ１００ｄに書き込まれる。
【０００６】
ＲＡＭ１００ａには、図７におけるＺｂｉｔ単位のアドレス、すなわち図７の上面の数値の内、０、４、８、Ｃの各アドレスにデータが書き込まれる。同様にＲＡＭ１００ｂには、図７の上面の数値の内、１、５、９、Ｄの各アドレスに、ＲＡＭ１００ｃには、図７の上面の数値の内、２、６、Ａ、Ｅの各アドレス、ＲＡＭ１００ｄには、図７の上面の数値の内、３、７、Ｂ、Ｆの各アドレスにデータが書き込まれる。なお、図８では、データＡ[０：３]、Ｂ[０：３]、Ｃ[０：３]、Ｄ[０：３]のみを示している。
【０００７】
これに対して、制御回路１０２が、アドレス制御回路１０１に対して、選択信号ＺＹ−ＳＥＬを用いてＹｂｉｔ単位でのアクセスを指定すると共に、各ＲＡＭ１００ａ〜１００ｄに対して、ハイ（Ｈｉｇｈ）レベルのライトイネーブル信号ＷＥＢでデータ読み出しを指示すると、アドレス制御回路１０１によって指定されたアドレスのデータをＲＡＭ１００ａ〜１００ｄの各データ出力端子ＤＯＵＴ[３：０]からそれぞれ出力される。
【０００８】
ＲＡＭ１００ａ〜１００ｄの各データ出力端子ＤＯＵＴ[３：０]には、マルチプレクサＭＵＸａ〜ＭＵＸｄが対応して接続されており、該各マルチプレクサＭＵＸａ〜ＭＵＸｄによって、各データ出力端子ＤＯＵＴ[３：０]から出力された各データの内それぞれ１ｂｉｔのみが選択されて出力され、合計４ｂｉｔのデータが制御回路１０２のデータ入力端子ＤＩ[３：０]に入力される。このとき、マルチプレクサＭＵＸａ〜ＭＵＸｄには、各データ出力端子ＤＯＵＴ[３：０]から出力された４ビットデータの内、それぞれどのビットデータを出力するかを示したビット選択信号ＢＩＴＳＥＬ[３：０]がアドレス制御回路１０１からそれぞれ入力される。このようにすることにより、アドレスＡ０、Ｂ０、Ｃ０、Ｄ０の各データからなるＹｂｉｔ単位のデータ読み出しを行うことができる。
【０００９】
なお、本発明とは異なるが、ビット線とデータバスを接続又は切り離しするスイッチを、メモリセルを複数の異なるグルーピング規則で特定できるようにビット線ごとに複数設け、スイッチをデータバスに配置したことにより、データバスを従来と同数にできるマルチプレクサがあった（例えば、特許文献１参照。）。
【特許文献１】特開平１−２４８３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、このような構成では、各ＲＡＭ１００ａ〜１００ｄ内に動作制御を行う回路がそれぞれ４セル分あり、更に周辺回路をなすマルチプレクサＭＵＸａ〜ＭＵＸｄが必要であるため、回路面積が大きくなる。セル数が多いということは、配線領域も増加するということを意味する。また、図８では、Ｚｂｉｔ単位のデータ書き込み及びＹｂｉｔ単位のデータ読み出しを行う回路構成を示しているが、これに、Ｙｂｉｔ単位のデータ書き込みとＺｂｉｔ単位のデータ読み出し、Ｚｂｉｔ単位のデータ書き込みとデータ読み出し、及びＹｂｉｔ単位のデータ書き込みとデータ読み出しの各機能も追加するには、レジスタ等の回路も追加する必要があり、回路面積は更に増加すると共に配線面積も更に増加するという問題があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、ビット線に複数のゲートをつなぎ、同じワード線につながるメモリセルに対してビットスライス型とワードスライス型の各アドレス割り付け方法のいずれを選択するかを示した外部からの選択信号と外部からのアドレスデータをデコードした列ゲート選択信号を用いることによって、様々なアドレス割り付け方法に応じたデータ読み出し及びデータ書き込みを行うことができると共に、回路面積と配線領域をそれぞれ減少させることができる半導体記憶装置を得ることを目的とする。
を得ることを目的とする。
【課題を解決するための手段】
【００１２】
この発明に係る半導体記憶装置は、データの書き込み及び読み出しを行う複数のメモリ部と、外部からの各制御信号及びアドレスデータに応じて該各メモリ部の動作制御を行う制御回路部とを有する半導体記憶装置において、
前記各メモリ部は、
メモリセルに対して相反する信号レベルの相補信号の入出力をそれぞれ行う各ビット線対及び対応する各メモリセルに対する活性化制御信号の伝達を行う各ワード線によって、複数のメモリセルがアレイ状に配列されてなるメモリセルアレイと、
該メモリセルアレイに対応して設けられた１対のデータ線からなる第１データ線対と、
前記メモリセルアレイの各ビット線対に対応して設けられた１対のデータ線からそれぞれなる、各メモリ部で共有された各第２データ線対と、
前記制御回路部からの制御信号に応じて、前記メモリセルアレイの対応する各ビット線対に対する、第１データ線対又は対応する第２データ線対への接続制御を行う各列ゲートと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第１データ線対からの信号を増幅して出力する第１センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第１データ線対を介して所望のメモリセルへのデータ書き込みを行う第１ライトバッファと、
前記制御回路部からの制御信号に応じて、データ読み出し時に、前記第２データ線対からの信号を増幅して出力する第２センスアンプと、
前記制御回路部からの制御信号に応じて、データ書き込み時に、前記第２データ線対を介して所望のメモリセルへのデータ書き込みを行う第２ライトバッファと、
をそれぞれ備えるものである。
【発明の効果】
【００１３】
本発明の半導体記憶装置によれば、１つのメモリ空間に対して複数の異なる方法のアドレス割り付けを行うことができ、従来と比較して、回路面積を縮小することができると共に、消費電流の低減を図ることができ、更に、端子数を削減できることから配線領域を減少させることができる。また、第１データ線対及び第２データ線対のように、異なるデータ線対を使用することにより、センスアンプ及びライトバッファ等を、対応するメモリセルアレイに対して反対側に配置するレイアウトが可能となり、配線の密集を避けることができ、配線の密集による性能低下を回避させることができる。更に、各メモリセルアレイに対して、各メモリ部で共有した第２データ線対を使用してデータの伝達を行うことから、更に回路面積を縮小させることができる。
【発明を実施するための最良の形態】
【００１４】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体記憶装置の例を示したブロック図である。なお、図１では、(ｍ×ｎ)ｗｏｒｄ×(ｈ)ｂｉｔの構成を有する場合を例にして示しており、ｍ，ｎ，ｈはそれぞれ自然数であり、ここではｍ≦ｈとする。
【００１５】
図１において、半導体記憶装置１は、外部からのアドレスデータＡＤＤ０〜ＡＤＤｘ（ｘは自然数）が入力されるアドレス入力回路２と、ワード線ＷＬ０〜ＷＬｎ−１の活性化制御を行う行デコーダ３と、列デコーダ４と、ｍ列ｎ行のＳＲＡＭの各メモリセルＭＣで構成されたメモリセルアレイを有するメモリ部ＭＥ０〜ＭＥｈ−１とを備えている。更に半導体記憶装置１は、行デコーダ３、列デコーダ４、及びメモリ部ＭＥ０〜ＭＥｈ−１内の各部の動作制御を行う内部制御回路５を備えている。なお、アドレス入力回路２、行デコーダ３、列デコーダ４及び内部制御回路５は、各メモリ部ＭＥ０〜ＭＥｈ−１の動作制御を行う制御回路部をなす。
【００１６】
ここで、メモリ部ＭＥ０〜ＭＥｈ−１はそれぞれ同じ構成であることから、以下、任意の１つのメモリ部ＭＥｉ（ｉ＝０〜ｈ−１）を例にしてメモリ部の内部構成について説明する。メモリ部ＭＥｉは、ｍ列ｎ行のＳＲＡＭの各メモリセルＭＣで構成されたメモリセルアレイ１１と、該メモリセルアレイ１１の対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂに対してプリチャージを行うプリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１とを備えている。
【００１７】
また、メモリ部ＭＥｉは、対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂを列デコーダ４からの制御信号に応じたデータ線対に接続する列ゲートＣＧ０〜ＣＧｍ−１と、第１センスアンプ１２と、第１ライトバッファ１３と、第２センスアンプ１４と、第２ライトバッファ１５とを備えている。更に、メモリ部ＭＥｉは、第１センスアンプ１２及び第２センスアンプ１４から出力されたデータ信号を出力端子ＤＯＵＴｉに出力すると共に、入力端子ＤＩＮｉから入力されたデータ信号を第１ライトバッファ１３及び第２ライトバッファ１５にそれぞれ出力するデータ入出力回路１６を備えている。
【００１８】
ここで、メモリ部ＭＥ０〜ＭＥｈ−１の各メモリセルアレイ１１において、ｍ＝ｎ＝ｈ＝４の場合の図７で示した立体的なメモリ空間を例にして、ビットスライス型とワードスライス型の各アドレス割り付けについて説明する。
図２は、ビットスライス型アドレス割り付けの例を示した図であり、図３は、ワードスライス型アドレス割り付けの例を示した図である。
【００１９】
まず図７において、正面に記載したＡ０〜Ａ３（＝Ａ[０：３]）、Ｂ０〜Ｂ３（＝Ｂ[０：３]）、Ｃ０〜Ｃ３（＝Ｃ[０：３]）及びＤ０〜Ｄ３（＝Ｄ[０：３]）は、正面の４×４の領域に格納されたデータ値を示している。また、図７の上面に示した１６進数の値０〜Ｆは、Ａ[０：３]、Ｂ[０：３]、Ｃ[０：３]及びＤ[０：３]といった単位でアクセスした場合、すなわちビットスライス型のアドレス割り付けであるＺｂｉｔ単位でアクセスした場合のアドレスを示している。更に、図７の右面に示した１６進数の値０〜Ｆは、[Ａ０，Ｂ０，Ｃ０，Ｄ０]、[Ａ１，Ｂ１，Ｃ１，Ｄ１]、[Ａ２，Ｂ２，Ｃ２，Ｄ２]及び[Ａ３，Ｂ３，Ｃ３，Ｄ３]といった単位でアクセスした場合、すなわちワードスライス型のアドレス割り付けであるＹｂｉｔ単位でアクセスした場合のアドレスを示している。
【００２０】
このようなメモリ空間において、ビットスライス型アドレス割り付けの場合、図２で示すように、メモリ部ＭＥ０〜ＭＥｈ−１の各メモリセルアレイ１１には、Ｚｂｉｔ単位でアクセスした場合のアドレスが割り付けられており、これは、図７の上面に示したアドレスと一致している。例えば、図２の斜線で示した各アドレス０には、図７のデータＡ[０：３]が、対応して格納されている。このように、図２において、メモリセルアレイ１１の各メモリセルＭＣは、図７のメモリ空間におけるＺｂｉｔ単位でアクセスした場合のアドレスが割り付けられており、該各アドレスは図７の上面に示した値と同じものである。
【００２１】
次に、ワードスライス型アドレス割り付けの場合、図３で示すように、メモリ部ＭＥ０〜ＭＥｈ−１の各メモリセルアレイ１１には、４ビットごとにＹｂｉｔ単位でアクセスした場合のアドレスが割り付けられており、これは、図７の右面に示したアドレスと一致している。例えば、図３の斜線で示したアドレス０には、図７の４ビットデータ[Ａ０，Ｂ０，Ｃ０，Ｄ０]が格納されている。
このように、図３において、メモリセルアレイ１１の各メモリセルＭＣは、４ビットごとに、図７のメモリ空間におけるＹｂｉｔ単位でアクセスした場合のアドレスが割り付けられており、該各アドレスは図７の右面に示した値と同じものである。
【００２２】
このようなことから、第１センスアンプ１２は、Ｚｂｉｔ単位のアドレスからデータ読み出しを行う際に使用され、第１ライトバッファ１３は、Ｚｂｉｔ単位のアドレスにデータ書き込みを行う際に使用される。また、第２センスアンプ１４は、Ｙｂｉｔ単位のアドレスからデータ読み出しを行う際に使用され、第２ライトバッファ１５は、Ｙｂｉｔ単位のアドレスにデータ書き込みを行う際に使用される。
【００２３】
列デコーダ４は、メモリセルアレイ１１に対して、Ｚｂｉｔ単位でのアクセスを行うか、又はＹｂｉｔ単位でのアクセスを行うかを示す制御信号が内部制御回路５から入力される。列デコーダ４は、対応するＺｂｉｔ単位アクセス用の制御信号線ＺＧ０〜ＺＧｍ−１で各列ゲートＣＧ０〜ＣＧｍ−１とそれぞれ接続されると共に、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉで各列ゲートＣＧ０〜ＣＧｍ−１とそれぞれ接続されている。
【００２４】
また、列ゲートＣＧ０〜ＣＧｍ−１は、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤｉ，ＺＤｉＢを介して第１センスアンプ１２と第１ライトバッファ１３にそれぞれ接続されると共に、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂを介して第２センスアンプ１４と第２ライトバッファ１５にそれぞれ接続されている。
【００２５】
第１センスアンプ１２及び第２センスアンプ１４は、データ入出力回路１６を介してデータ出力端子ＤＯＵＴｉにそれぞれ接続され、第１ライトバッファ１３及び第２ライトバッファ１５は、データ入出力回路１６を介してデータ入力端子ＤＩＮｉにそれぞれ接続されている。なお、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤｈ−１，ＺＤｈ−１Ｂはそれぞれ第１データ線対をなし、Ｙｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂはそれぞれ第２データ線対をなす。
【００２６】
外部からアドレスデータＡＤＤ０〜ＡＤＤｘがアドレス入力回路２に入力されると、アドレス入力回路２は、入力されたアドレスデータＡＤＤ０〜ＡＤＤｘを行デコーダ３及び列デコーダ４にそれぞれ出力すると共に、アドレスデータが入力されたことを示す所定の信号を内部制御回路５に出力する。内部制御回路５は、該所定の信号が入力されると、各プリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１に対して、ハイ（Ｈｉｇｈ）レベルのプリチャージ制御信号ＰＲＣをそれぞれ出力して所定のプリチャージ動作を行わせる。プリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１がそれぞれ活性化されることによって、メモリセルアレイ１１のすべてのビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂに対してそれぞれプリチャージが行われる。
【００２７】
プリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１によるプリチャージが完了すると、内部制御回路５は、プリチャージ制御信号ＰＲＣをロー（Ｌｏｗ）レベルに立ち下げて、プリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１に対してそれぞれプリチャージ動作を停止させる。これと同時に、内部制御回路５は、行デコーダ３及び列デコーダ４を活性化させると共に、列デコーダ４に対して、Ｚｂｉｔ単位でアクセスするか又はＹｂｉｔ単位でアクセスするかを示した外部からの選択信号ＺＹ−ＳＥＬに応じて、Ｚｂｉｔ単位でのアクセス又はＹｂｉｔ単位でのアクセスのいずれか一方を指示する。
【００２８】
更に、内部制御回路５は、該選択信号ＺＹ−ＳＥＬ及び外部からのライトイネーブル信号ＷＥＢに応じて、第１センスアンプ１２、第２センスアンプ１４、第１ライトバッファ１３、第２ライトバッファ１５の活性化制御を行い、データ入出力回路１６の動作制御を行う。
【００２９】
列デコーダ４は、メモリセルアレイ１１に対してＺｂｉｔ単位でのアクセスを行うように内部制御回路５から制御信号が入力されると、アドレス入力回路２から入力されたアドレスデータに応じて、列ゲートＣＧ０〜ＣＧｍ−１のいずれか１つがイネーブルになるようにＺｂｉｔ単位アクセス用の制御信号線ＺＧ０〜ＺＧｍ−１に制御信号をそれぞれ出力する。同時に、列デコーダ４は、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０〜ＹＧｈ−１にそれぞれ出力する制御信号をそれぞれディスエーブル状態にする。列デコーダ４によって選択された列ゲートは、対応するビット線対からのデータをＺｂｉｔ単位アクセス用のデータ線対ＺＤｉ，ＺＤｉＢにそれぞれ出力する。
【００３０】
また、列デコーダ４は、Ｙｂｉｔ単位でのアクセスを行うように内部制御回路５から制御信号が入力されると、アドレス入力回路２から入力されたアドレスデータに応じて、所望の１つのメモリ部における各列ゲートＣＧ０〜ＣＧｍ−１がそれぞれイネーブルになるように、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０〜ＹＧｈ−１の各信号の内、１つの制御信号をイネーブル状態にする。同時に、列デコーダ４は、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧ０〜ＺＧｍ−１の各制御信号をそれぞれディスエーブル状態にする。列デコーダ４によって選択されたメモリ部の各列ゲートＣＧ０〜ＣＧｍ−１は、対応するビット線対からの各データを、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂにそれぞれ出力する。
【００３１】
また、内部制御回路５は、Ｚｂｉｔ単位でデータの書き込みを行う場合、第１ライトバッファ１３に所定の書き込み制御信号ＺＷＥを出力して第１ライトバッファ１３をイネーブル状態にし、第１センスアンプ１２、第２センスアンプ１４及び第２ライトバッファ１５をそれぞれディスエーブル状態にする。また、内部制御回路５は、Ｚｂｉｔ単位でデータの読み出しを行う場合は、第１センスアンプ１２に所定の制御信号ＺＳＥを出力して第１センスアンプ１２をイネーブル状態にし、第１ライトバッファ１３、第２センスアンプ１４及び第２ライトバッファ１５をそれぞれディスエーブル状態にする。
【００３２】
また、内部制御回路５は、Ｙｂｉｔ単位でデータの書き込みを行う場合、第２ライトバッファ１５に所定の書き込み制御信号ＹＷＥを出力して第２ライトバッファ１５をイネーブル状態にし、第１センスアンプ１２、第１ライトバッファ１３及び第２センスアンプ１４をそれぞれディスエーブル状態にする。また、内部制御回路５は、Ｙｂｉｔ単位でデータの読み出しを行う場合は、第２センスアンプ１４に所定の制御信号ＹＳＥを出力して第２センスアンプ１４をイネーブル状態にし、第１センスアンプ１２、第１ライトバッファ１３及び第２ライトバッファ１５をそれぞれディスエーブル状態にする。
【００３３】
更に、内部制御回路５は、データの書き込みを行う場合は、データ入出力回路１６を、データ入力端子ＤＩＮｉから入力されたデータを第１ライトバッファ１３及び第２ライトバッファ１５に出力する入力回路として動作させる。また、内部制御回路５は、データの読み出しを行う場合は、データ入出力回路１６を、第１センスアンプ１２又は第２センスアンプ１４のいずれかから入力されたデータをデータ出力端子ＤＯＵＴｉに出力する出力回路として動作させる。
【００３４】
一方、アドレス入力回路２からのアドレスデータは、行デコーダ３及び列デコーダ４でそれぞれデコードされ、行デコーダ３は、アドレスデータで指定されたメモリセルＭＣに接続されているワード線を活性化させる。また、列デコーダ４は、メモリセルアレイ１１に対して、Ｚｂｉｔ単位でのアクセスを行うか又はＹｂｉｔ単位でのアクセスを行うかを示した制御信号が内部制御回路５から入力される。列デコーダ４は、Ｚｂｉｔ単位でのアクセスを行う場合、アドレス入力回路２から入力されたアドレスデータに応じた制御信号をＺｂｉｔ単位アクセス用の制御信号線ＺＧ０〜ＺＧｍ−１に出力すると共に、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０〜ＹＧｈ−１にそれぞれ出力する制御信号をそれぞれディスエーブル状態にする。
【００３５】
また、列デコーダ４は、Ｙｂｉｔ単位でのアクセスを行う場合、アドレス入力回路２から入力されたアドレスデータに応じてＹｂｉｔ単位アクセス用の制御信号線ＹＧ０〜ＹＧｈ−１の各信号の内、１つの制御信号のみをイネーブル状態にすると共に、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧ０〜ＺＧｍ−１の各制御信号をそれぞれディスエーブル状態にする。
【００３６】
ここで、列ゲートＣＧ０〜ＣＧｍ−１は同じ回路で形成されていることから、任意の列ゲートＣＧｋ（ｋ＝０〜ｍ−１）を例にして列ゲートＣＧ０〜ＣＧｍ−１の回路例について説明する。
図４は、メモリ部ＭＥｉにおける列ゲートＣＧｋの回路例を示した図である。
図４において、列ゲートＣＧｋは、トランスミッションゲートＴＭ１〜ＴＭ４及びインバータＩＮＶ１，ＩＮＶ２で形成されている。
【００３７】
トランスミッションゲートＴＭ１は、ビット線ＢＬｋとＺｂｉｔ単位アクセス用データ線ＺＤｉとの接続制御を行い、トランスミッションゲートＴＭ２は、ビット線ＢＬｋＢとＺｂｉｔ単位アクセス用データ線ＺＤｉＢとの接続制御を行う。トランスミッションゲートＴＭ３は、ビット線ＢＬｋとＹｂｉｔ単位アクセス用データ線ＹＤｋとの接続制御を行い、トランスミッションゲートＴＭ４は、ビット線ＢＬｋＢとＹｂｉｔ単位アクセス用データ線ＹＤｋＢとの接続制御を行う。ここで、トランスミッションゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが並列に接続されてなるものであり、以下、トランスミッションゲートにおいて、ＰＭＯＳトランジスタのゲートを反転制御入力端と呼ぶと共にＮＭＯＳトランジスタのゲートを非反転制御入力端と呼ぶ。
【００３８】
トランスミッションゲートＴＭ１及びＴＭ２の各非反転制御入力端は、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋにそれぞれ接続され、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋは、インバータＩＮＶ１を介してトランスミッションゲートＴＭ１及びＴＭ２の各反転制御入力端にそれぞれ接続されている。また、トランスミッションゲートＴＭ３及びＴＭ４の各非反転制御入力端は、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉにそれぞれ接続され、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉは、インバータＩＮＶ２を介してトランスミッションゲートＴＭ３及びＴＭ４の各反転制御入力端にそれぞれ接続されている。
【００３９】
メモリセルアレイ１１に対してＺｂｉｔ単位でのアクセスを行う場合に、列デコーダ４によって、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋの制御信号がイネーブル状態、すなわちハイレベルになり、トランスミッションゲートＴＭ１及びＴＭ２がそれぞれオンして導通状態になる。同時に、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉの制御信号はディスエーブル状態、すなわちローレベルとなり、トランスミッションゲートＴＭ３及びＴＭ４はオフして遮断状態になる。これらのことから、ビット線対ＢＬｋ，ＢＬｋＢは、Ｚｂｉｔ単位アクセス用データ線対ＺＤｉ，ＺＤｉＢに対応して接続される。
【００４０】
次に、メモリセルアレイ１１に対してＹｂｉｔ単位でのアクセスを行う場合に、列デコーダ４によって、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉの制御信号がイネーブル状態、すなわちハイレベルになり、トランスミッションゲートＴＭ３及びＴＭ４がそれぞれオンして導通状態になる。同時に、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋの制御信号はディスエーブル状態、すなわちローレベルとなり、トランスミッションゲートＴＭ１及びＴＭ２はオフして遮断状態になる。
【００４１】
これらのことから、ビット線対ＢＬｋ，ＢＬｋＢは、Ｙｂｉｔ単位アクセス用データ線対ＹＤｋ，ＹＤｋＢに対応して接続される。なお、列デコーダ４は、ビット線対ＢＬｋ，ＢＬｋＢが、Ｚｂｉｔ単位アクセス用データ線対ＺＤｉ，ＺＤｉＢ及びＹｂｉｔ単位アクセス用データ線対ＹＤｋ，ＹＤｋＢに同時に接続されないように、各制御信号を出力する。
【００４２】
このような構成の半導体記憶装置１において、図２、図３及び図７で示したように、ｍ＝ｎ＝ｈ＝４すなわち(４×４)ｗｏｒｄ×４ｂｉｔの場合を例にして説明する。
列デコーダ４は、図２で示したようなＺｂｉｔ単位アクセスを行う場合には、Ｚｂｉｔ単位アクセス用の各制御信号線ＺＧ０〜ＺＧ３の内、１本の信号をハイレベルにしてイネーブル状態にし、Ｙｂｉｔ単位アクセス用の各制御信号線ＹＧ０〜ＹＧ３の各信号をローレベルにしてディスエーブル状態にする。
【００４３】
また、列デコーダ４は、図３で示したようなＹｂｉｔ単位アクセスを行う場合には、Ｙｂｉｔ単位アクセス用の各制御信号線ＹＧ０〜ＹＧ３の内、１本の信号をハイレベルにしてイネーブル状態にし、Ｚｂｉｔ単位アクセス用の各制御信号線ＺＧ０〜ＺＧ３の各信号をローレベルにしてディスエーブル状態にする。
【００４４】
Ｚｂｉｔ単位アクセス用の各制御信号線ＺＧ０〜ＺＧ３は、各メモリ部ＭＥ０〜ＭＥ３におけるそれぞれの列ゲートＣＧ０〜ＣＧ３に対応して接続される。例えば、制御信号線ＺＧ０は、メモリ部ＭＥ０〜ＭＥ３における各列ゲートＣＧ０にそれぞれ接続されている。また、Ｙｂｉｔ単位アクセス用の各制御信号線ＹＧ０〜ＹＧ３は、対応するメモリ部ＭＥ０〜ＭＥ３の４個１組の列ゲートＣＧ０〜ＣＧ３にそれぞれ接続されている。例えば、制御信号線ＹＧ０は、対応するメモリ部ＭＥ０の各列ゲートＣＧ０〜ＣＧ３にそれぞれ接続されている。
【００４５】
各列ゲートＣＧ０〜ＣＧ３は、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤ３，ＺＤ３Ｂ、及びＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤ３，ＹＤ３Ｂにそれぞれ接続されている。更に、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤ３，ＺＤ３Ｂは、対応するメモリ部ＭＥ０〜ＭＥ３の第１センスアンプ１２及び第１ライトバッファ１３にそれぞれ接続されている。また、Ｙｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤ３，ＹＤ３Ｂは、対応するメモリ部ＭＥ０〜ＭＥ３の第２センスアンプ１４及び第２ライトバッファ１５にそれぞれ接続されている。
【００４６】
各メモリ部ＭＥ０〜ＭＥ３において、各第１センスアンプ１２は、内部制御回路５からの制御信号ＺＳＥに応じてデータ入出力回路１６へのデータ出力制御をそれぞれ行い、各第１ライトバッファ１３は、内部制御回路５からの制御信号ＺＷＥに応じてデータ入出力回路１６からのデータに対してデータ入力制御をそれぞれ行う。同様に、各メモリ部ＭＥ０〜ＭＥ３において、各第２センスアンプ１４は、内部制御回路５からの制御信号ＹＳＥに応じてデータ入出力回路１６へのデータ出力制御をそれぞれ行い、各第２ライトバッファ１５は、内部制御回路５からの制御信号ＹＷＥに応じてデータ入出力回路１６からのデータに対してデータ入力制御をそれぞれ行う。
【００４７】
なお、本第１の実施の形態では、列ゲートＣＧ０〜ＣＧｍ−１は、対応するビット線対ＢＬ０〜ＢＬｍ−１Ｂにそれぞれ２つのトランスミッションゲートを対応して接続される構成である場合を例にして説明した。これに対して、該トランスミッションゲートの数を増やし、該トランスミッションゲートの増加に応じて、複数の選択信号ＺＹ−ＳＥＬを設けてデータ線対等の構成を変更することで、更に異なるアドレス割り付けを行うことができる。
【００４８】
また、図７ではＺｂｉｔ単位とＹｂｉｔ単位が同じ数である場合を例にして示したが、該数が異なっている場合においても、Ｚｂｉｔ単位アクセス用データ線対ＺＤｉ，ＺＤｉＢ及びＹｂｉｔ単位アクセス用データ線対ＹＤｉ，ＹＤｉＢの各数とセンスアンプ及びライトバッファの各数をそれぞれのｂｉｔ数に対応させ、データ入出力回路を該ｂｉｔ数に合わせることで、実現することができる。図５は、ｍ＝２、ｈ＝４の場合の半導体記憶装置の例を示した部分ブロック図であり、図５では、列デコーダ、列ゲート、各センスアンプアンプ、各ライトバッファ及びデータ入出力回路の関係を示しており、その他の部分は省略している。
【００４９】
図５において、図１と異なる点は、メモリ部ＭＥ２及びＭＥ３の各データ入出力回路１６において、第２センスアンプ１４及び第２ライトバッファ１５が接続されず、制御信号ＹＳＥ及びＹＷＥが入力されない構成になっており、制御信号ＹＳＥ，ＹＷＥが入力されていた各入力端はそれぞれ接地されている。また、メモリ部ＭＥ２及びＭＥ３の各データ入出力回路１６において、第２センスアンプ１４が接続されていた入力端はハイレベル又はローレベルで固定し、第２ライトバッファ１５が接続されていた出力端は開放した状態にしておいても問題はない。
【００５０】
メモリセルアレイ１１に対してＹｂｉｔ単位でのアクセスを行う場合、メモリ部ＭＥ２及びＭＥ３の各データ入出力回路１６は、ローレベルの各制御信号ＺＳＥ，ＺＷＥ，ＹＳＥ，ＹＷＥがそれぞれ入力されることから、入力端子ＤＩＮ２及びＤＩＮ３から入力されたデータをそれぞれ受け付けず、出力端子ＤＯＵＴ２及びＤＯＵＴ３においては、設計に応じて直前の出力状態をそれぞれ維持したりハイインピーダンス状態にそれぞれなる。なお、図５の各ブロックにおいて、１２は第１センスアンプを、１３は第１ライトバッファを、１４は第２センスアンプを、１５は第２ライトバッファを、ＣＧ０，ＣＧ１は列ゲートをそれぞれ示している。
【００５１】
図１及び図５では、ｍ≦ｈの場合を例にして説明したが、ｍ＞ｈの場合について説明する。
図９は、本発明の第１の実施の形態における半導体記憶装置の他の例を示したブロック図であり、ｍ＞ｈの場合を示している。なお、図９では、アドレス入力回路２、行デコーダ３、内部制御回路５、メモリセルアレイ１１及びプリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１は図１の場合と同様であるので省略している。また、図９では、図１と同じものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
【００５２】
図９における図１との相違点は、ｍ＞ｈであることから、図１のＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１ＢがＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂになり、第２センスアンプＳＡｈ〜ＳＡｍ−１、第２ライトバッファＷＢｈ〜ＷＢｍ−１及びデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１を追加したことにあり、これに伴って、図１の半導体記憶装置１を半導体記憶装置１ａにした。
半導体記憶装置１ａにおいて、アドレス入力回路２と、行デコーダ３と、列デコーダ４と、ｍ列ｎ行のＳＲＡＭの各メモリセルＭＣで構成されたメモリセルアレイを有するメモリ部ＭＥａ０〜ＭＥａｈ−１と、内部制御回路５とを備えている。なお、アドレス入力回路２、行デコーダ３、列デコーダ４及び内部制御回路５は、各メモリ部ＭＥａ０〜ＭＥａｈ−１の動作制御を行う制御回路部をなす。
【００５３】
メモリ部ＭＥａ０〜ＭＥａｈ−１には、メモリセルアレイ１１と、プリチャージ回路ＰＲＣ０〜ＰＲＣｍ−１と、列ゲートＣＧ０〜ＣＧｍ−１と、第１センスアンプ１２と、第１ライトバッファ１３と、第２センスアンプ１４と、第２ライトバッファ１５とをそれぞれ備えている。更に、メモリ部ＭＥａ０〜ＭＥａｈ−１には、第２センスアンプＳＡｈ〜ＳＡｍ−１及び第２ライトバッファＷＢｈ〜ＷＢｍ−１が設けられている。
【００５４】
また、メモリ部ＭＥａ０〜ＭＥａｈ−１には、対応する第２センスアンプＳＡｈ〜ＳＡｍ−１から出力されたデータ信号を対応する出力端子ＤＯＵＴｈ〜ＤＯＵＴｍ−１に出力すると共に、対応する入力端子ＤＩＮｈ〜ＤＩＮｍ−１から入力されたデータ信号を対応する第２ライトバッファＷＢｈ〜ＷＢｍ−１にそれぞれ出力するデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１が設けられている。データ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１には、内部制御回路５から制御信号ＹＳＥ及びＹＷＥのみがそれぞれ入力されている。
【００５５】
なお、図９では、メモリ部ＭＥａ０に、第２センスアンプＳＡｈ〜ＳＡｍ−１、第２ライトバッファＷＢｈ〜ＷＢｍ−１、及びデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１をすべて設けた場合を例にして示している。しかし、これは一例であり、第２センスアンプＳＡｈ，第２ライトバッファＷＢｈ，データ入出力回路Ｉ／Ｏｈ〜第２センスアンプＳＡｍ−１，第２ライトバッファＷＢｍ−１，データ入出力回路Ｉ／Ｏｍ−１は、メモリ部ＭＥａ０〜ＭＥａｈ−１のいずれか１つにすべて設けるようにしてもよいし、メモリ部ＭＥａ０〜ＭＥａｈ−１に分散させて設けるようにしてもよい。この場合、対応する第２センスアンプＳＡｐ、第２ライトバッファＷＢｐ及びデータ入出力回路Ｉ／Ｏｐ（ｐ＝ｈ〜ｍ−１）は１つのメモリ部に設けられるようにする。
【００５６】
第２センスアンプＳＡｈ〜ＳＡｍ−１は、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤｈ，ＹＤｈＢ〜ＹＤｍ−１，ＹＤｍ−１Ｂに接続され、Ｙｂｉｔ単位アクセス用のデータ線対ＹＤｈ，ＹＤｈＢ〜ＹＤｍ−１，ＹＤｍ−１Ｂに対応して接続された列ゲートＣＧｈ〜ＣＧｍ−１に接続されている。同様に、第２ライトバッファＷＢｈ〜ＷＢｍ−１は、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤｈ，ＹＤｈＢ〜ＹＤｍ−１，ＹＤｍ−１Ｂを介して列ゲートＣＧｈ〜ＣＧｍ−１に対応して接続されている。
【００５７】
第２センスアンプＳＡｈ〜ＳＡｍ−１は、対応するデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１を介してデータ出力端子ＤＯＵＴｈ〜ＤＯＵＴｍ−１にそれぞれ対応して接続されている。また、第２ライトバッファＷＢｈ〜ＷＢｍ−１は、対応するデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１を介してデータ入力端子ＤＩＮｈ〜ＤＩＮｍ−１にそれぞれ対応して接続されている。なお、Ｙｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂはそれぞれ第２データ線対をなす。
【００５８】
内部制御回路５は、選択信号ＺＹ−ＳＥＬ及び外部からのライトイネーブル信号ＷＥＢに応じて、第１センスアンプ１２、第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１、第１ライトバッファ１３、第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１の活性化制御を行い、データ入出力回路１６，Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１の動作制御を行う。また、列デコーダ４は、Ｙｂｉｔ単位でのアクセスを行うように内部制御回路５から制御信号が入力されると、アドレス入力回路２から入力されたアドレスデータに応じて、所望の１つのメモリ部における各列ゲートＣＧ０〜ＣＧｍ−１がそれぞれイネーブルになるようにする。列デコーダ４によって選択されたメモリ部の各列ゲートＣＧ０〜ＣＧｍ−１は、対応するビット線対からの各データを、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂにそれぞれ出力する。
【００５９】
内部制御回路５は、Ｚｂｉｔ単位でデータの書き込みを行う場合、第１ライトバッファ１３に所定の書き込み制御信号ＺＷＥを出力して第１ライトバッファ１３をイネーブル状態にし、第１センスアンプ１２、第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１及び第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１をそれぞれディスエーブル状態にする。また、内部制御回路５は、Ｚｂｉｔ単位でデータの読み出しを行う場合は、第１センスアンプ１２に所定の制御信号ＺＳＥを出力して第１センスアンプ１２をイネーブル状態にし、第１ライトバッファ１３、第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１及び第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１をそれぞれディスエーブル状態にする。
【００６０】
また、内部制御回路５は、Ｙｂｉｔ単位でデータの書き込みを行う場合、第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１に所定の書き込み制御信号ＹＷＥを出力して第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１をイネーブル状態にし、第１センスアンプ１２、第１ライトバッファ１３及び第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１をそれぞれディスエーブル状態にする。また、内部制御回路５は、Ｙｂｉｔ単位でデータの読み出しを行う場合は、第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１に所定の制御信号ＹＳＥを出力して第２センスアンプ１４，ＳＡｈ〜ＳＡｍ−１をイネーブル状態にし、第１センスアンプ１２、第１ライトバッファ１３及び第２ライトバッファ１５，ＷＢｈ〜ＷＢｍ−１をそれぞれディスエーブル状態にする。
【００６１】
また、内部制御回路５は、データの書き込みを行う場合は、データ入出力回路１６を、対応するデータ入力端子ＤＩＮｉから入力されたデータを第１ライトバッファ１３及び第２ライトバッファ１５に出力する入力回路として動作させる。このとき、Ｙｂｉｔ単位でデータの書き込みを行う場合、内部制御回路５は、更に、データ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１を、対応するデータ入力端子ＤＩＮｈ〜ＤＩＮｍ−１から入力されたデータを第２ライトバッファＷＢｈ〜ＷＢｍ−１に対応して出力する入力回路として動作させる。
【００６２】
また、内部制御回路５は、データの読み出しを行う場合は、データ入出力回路１６を、第１センスアンプ１２又は第２センスアンプ１４のいずれかから入力されたデータを対応するデータ出力端子ＤＯＵＴｉに出力する出力回路として動作させる。このとき、Ｙｂｉｔ単位でデータの読み出しを行う場合、内部制御回路５は、更に、データ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１を、対応する第２センスアンプＳＡｈ〜ＳＡｍ−１から入力されたデータを対応するデータ出力端子ＤＯＵＴｈ〜ＤＯＵＴｍ−１に出力する出力回路として動作させる。
【００６３】
ビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂは、列デコーダ４により制御された列ゲートＣＧ０〜ＣＧｍ−１によってＹｂｉｔ単位アクセス用データ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂに対応して接続される。なお、列デコーダ４は、ビット線対ＢＬｋ，ＢＬｋＢが、Ｚｂｉｔ単位アクセス用データ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤｈ−１，ＺＤｈ−１Ｂ及びＹｂｉｔ単位アクセス用データ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂに同時に接続されないように、各制御信号を出力する。なお、図９の各ブロックにおいて、１２は第１センスアンプを、１３は第１ライトバッファを、１４，ＳＡｈ〜ＳＡｍ−１は第２センスアンプを、１５，ＷＢｈ〜ＷＢｍ−１は第２ライトバッファをそれぞれ示している。
【００６４】
このような構成の半導体記憶装置１ａにおいて、ｍ＝４、ｈ＝２の場合を例にして説明する。
図１０は、ｍ＝４、ｈ＝２の場合における図９の半導体記憶装置１ａの例を示したブロック図であり、図１０では、列デコーダ、列ゲート、各センスアンプアンプ、各ライトバッファ及びデータ入出力回路の関係を示しており、その他の部分は省略している。
図１０において、図９と異なる点は、メモリ部ＭＥａ０に第２センスアンプＳＡ２、第２ライトバッファＷＢ２及びデータ入出力回路Ｉ／Ｏ２を設け、メモリ部ＭＥａ１に第２センスアンプＳＡ３、第２ライトバッファＷＢ３及びデータ入出力回路Ｉ／Ｏ３を設けたことにある。
【００６５】
Ｚｂｉｔ単位でデータの書き込みを行う場合、第１ライトバッファ１３及びデータ入出力回路１６は、ハイレベルの書き込み制御信号ＺＷＥが入力されてそれぞれイネーブル状態になり、データ入出力回路１６は、対応するデータ入力端子から入力されたデータを第１ライトバッファ１３及び第２ライトバッファ１５に出力する入力回路として動作する。また、第１センスアンプ１２、第２センスアンプ１４，ＳＡ２，ＳＡ３、第２ライトバッファ１５，ＷＢ２，ＷＢ３及びデータ入出力回路Ｉ／Ｏ２，Ｉ／Ｏ３は、ローレベルの制御信号ＺＳＥ，ＹＷＥ，ＹＳＥが入力されてそれぞれディスエーブル状態になる。
【００６６】
また、Ｚｂｉｔ単位でデータの読み出しを行う場合は、第１センスアンプ１２及びデータ入出力回路１６は、ハイレベルの読み出し制御信号ＺＳＥが入力されてそれぞれイネーブル状態になり、データ入出力回路１６は、第１センスアンプ１２から出力されたデータを対応するデータ出力端子に出力する出力回路として動作する。第１ライトバッファ１３、第２センスアンプ１４，ＳＡ２，ＳＡ３、第２ライトバッファ１５，ＷＢ２，ＷＢ３及びデータ入出力回路Ｉ／Ｏ２，Ｉ／Ｏ３は、ローレベルの制御信号ＺＷＥ，ＹＷＥ，ＹＳＥが入力されてそれぞれディスエーブル状態になる。
【００６７】
また、Ｙｂｉｔ単位でデータの書き込みを行う場合、第２ライトバッファ１５，ＷＢ２，ＷＢ３及びデータ入出力回路１６，Ｉ／Ｏ２，Ｉ／Ｏ３は、ハイレベルの書き込み制御信号ＹＷＥが入力されてイネーブル状態になり、データ入出力回路１６は、対応するデータ入力端子から入力されたデータを第１ライトバッファ１３及び第２ライトバッファ１５に出力する入力回路として動作する。また、データ入出力回路Ｉ／Ｏ２，Ｉ／Ｏ３は、対応するデータ入力端子から入力されたデータを第２ライトバッファＷＢ２，ＷＢ３に対応して出力する入力回路としてそれぞれ動作する。第１センスアンプ１２、第１ライトバッファ１３及び第２センスアンプ１４，ＳＡ２，ＳＡ３は、ローレベルの制御信号ＺＳＥ，ＺＷＥ，ＹＳＥが入力されてそれぞれディスエーブル状態になる。
【００６８】
また、Ｙｂｉｔ単位でデータの読み出しを行う場合は、第２センスアンプ１４，ＳＡ２，ＳＡ３及びデータ入出力回路１６，Ｉ／Ｏ２，Ｉ／Ｏ３は、ハイレベルの読み出し制御信号ＹＳＥが入力されてイネーブル状態になり、データ入出力回路１６は、第２センスアンプ１４から出力されたデータを対応するデータ出力端子に出力する出力回路として、データ入出力回路Ｉ／Ｏ２，Ｉ／Ｏ３は、対応する第２センスアンプＳＡ２，ＳＡ３から出力されたデータをデータ入力端子ＤＩＮ２，ＤＩＮ３に対応して出力する出力回路としてそれぞれ動作する。第１センスアンプ１２、第１ライトバッファ１３及び第２ライトバッファ１５，ＷＢ２，ＷＢ３は、ローレベルの制御信号ＺＳＥ，ＺＷＥ，ＹＷＥが入力されて、それぞれディスエーブル状態になる。
【００６９】
ビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬ３，ＢＬ３Ｂは、列デコーダ４により制御された列ゲートＣＧ０〜ＣＧ３によってＹｂｉｔ単位アクセス用データ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤ３，ＹＤ３Ｂに対応して接続される。なお、列デコーダ４は、ビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬ３，ＢＬ３Ｂが、Ｚｂｉｔ単位アクセス用データ線対ＺＤ０，ＺＤ０Ｂ及びＺＤ１，ＺＤ１Ｂ並びにＹｂｉｔ単位アクセス用データ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤ３，ＹＤ３Ｂに同時に接続されないように、各制御信号を出力する。なお、図１０の各ブロックにおいて、１２は第１センスアンプを、１３は第１ライトバッファを、１４，ＳＡ２，ＳＡ３は第２センスアンプを、１５，ＷＢ２，ＷＢ３は第２ライトバッファを、ＣＧ０〜ＣＧ３は列ゲートをそれぞれ示している。
【００７０】
なお、図９及び図１０において、データ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１をＹｂｉｔ単位でのアクセス専用にした場合を例にして示したが、図９及び図１０のデータ入出力回路Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１にデータ入出力回路１６を使用してもよい。このようにした場合、例えば、図１０は図１１のようになり、図１１において、図１０のデータ入出力回路Ｉ／Ｏ２及びＩ／Ｏ３は、データ入出力回路１６に置き換えられるが、第１センスアンプ１２及び第１ライトバッファ１３がそれぞれ接続されず、制御信号ＺＳＥ及びＺＷＥが入力されない構成にそれぞれなっている。
【００７１】
このため、前記置き換えられたデータ入出力回路１６において、制御信号ＺＳＥ，ＺＷＥが入力されていた各入力端はそれぞれ接地され、第２センスアンプＳＡ２又はＳＡ３が接続されていた入力端はハイレベル又はローレベルで固定される。更に、第２ライトバッファＷＢ２又はＷＢ３が接続されていた出力端は開放した状態にしておいても問題はない。
【００７２】
このように、本第１の実施の形態における半導体記憶装置は、各メモリ部ＭＥ０〜ＭＥｈ−１において、メモリセルアレイ１１にＺｂｉｔ単位でのアクセスを行う場合、列デコーダ４からの制御信号に応じて、各列ゲートＣＧ０〜ＣＧｍ−１が、対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂを、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤ０，ＺＤ０Ｂ〜ＺＤｈ−１，ＺＤｈ−１Ｂを介して、活性化された第１センスアンプ１２及び第１ライトバッファ１３にそれぞれ接続し、メモリセルアレイ１１にＹｂｉｔ単位でのアクセスを行う場合、列デコーダ４からの制御信号に応じて、各列ゲートＣＧ０〜ＣＧｍ−１が、対応するビット線対ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂを、Ｙｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂを介して、活性化された第２センスアンプ１４及び第２ライトバッファ１５にそれぞれ接続するようにした。このことから、様々なアドレス割り付け方法に応じたデータ読み出し及びデータ書き込みを行うための複数のＲＡＭを用いた煩雑な回路を、１個のＲＡＭを用いた回路に集約することができ、回路面積と配線領域をそれぞれ減少させることができる。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施の形態における半導体記憶装置の例を示したブロック図である。
【図２】ビットスライス型アドレス割り付けの例を示した図である。
【図３】ワードスライス型アドレス割り付けの例を示した図である。
【図４】図１におけるメモリ部ＭＥｉの列ゲートＣＧｋの回路例を示した図である。
【図５】本発明の第１の実施の形態における半導体記憶装置の、ｍ＝２、ｈ＝４の場合の例を示した部分ブロック図である。
【図６】従来の半導体記憶装置をなすＲＡＭの内部構成例を示した概略のブロック図である。
【図７】メモリ空間の例を立体的に示した図である。
【図８】図６のＲＡＭ１００を複数使用した場合の例を示したブロック図である。
【図９】本発明の第１の実施の形態における半導体記憶装置の他の例を示したブロック図である。
【図１０】図９の半導体記憶装置おいて、ｍ＝４、ｈ＝２の場合の例を示した部分ブロック図である。
【図１１】図９の半導体記憶装置おいて、ｍ＝４、ｈ＝２の場合の他の例を示した部分ブロック図である。
【符号の説明】
【００７４】
１  半導体記憶装置
２  アドレス入力回路
３  行デコーダ
４  列デコーダ
５  内部制御回路
１１  メモリセルアレイ
１２  第１センスアンプ
１３  第１ライトバッファ
１４  第２センスアンプ
１５  第２ライトバッファ
１６  データ入出力回路
ＭＥ０〜ＭＥｈ−１  メモリ部
ＰＲＣ０〜ＰＲＣｍ−１  プリチャージ回路
ＭＣ  メモリセル
ＣＧ０〜ＣＧｍ−１  列ゲート
ＷＬ０〜ＷＬｎ−１  ワード線
ＢＬ０，ＢＬ０Ｂ〜ＢＬｍ−１，ＢＬｍ−１Ｂ  ビット線対
ＤＯＵＴ０〜ＤＯＵＴｈ−１  出力端子
ＤＩＮ０〜ＤＩＮｈ−１  入力端子
ＺＧ０〜ＺＧｍ−１  Ｚｂｉｔ単位アクセス用の制御信号線
ＹＧ０〜ＹＧｈ−１  Ｙｂｉｔ単位アクセス用の制御信号線
ＺＤ０，ＺＤ０Ｂ〜ＺＤｈ−１，ＺＤｈ−１Ｂ  Ｚｂｉｔ単位アクセス用のデータ線対
ＳＡｈ〜ＳＡｍ−１  第２センスアンプ
ＷＢｈ〜ＷＢｍ−１  第２ライトバッファ
Ｉ／Ｏｈ〜Ｉ／Ｏｍ−１  データ入出力回路
ＤＯＵＴｈ〜ＤＯＵＴｍ−１  出力端子
ＤＩＮｈ〜ＤＩＮｍ−１  入力端子
ＹＤ０，ＹＤ０Ｂ〜ＹＤｈ−１，ＹＤｈ−１Ｂ  Ｙｂｉｔ単位アクセス用のデータ線対
ＹＤ０，ＹＤ０Ｂ〜ＹＤｍ−１，ＹＤｍ−１Ｂ  Ｙｂｉｔ単位アクセス用のデータ線対
【図１】
2008091023.tif 000003
【図２】
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【図３】
2008091023.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008091023.tif 000009
【図８】
2008091023.tif 000010
【図９】
2008091023.tif 000011
【図１０】
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【図１１】
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