(57)【要約】【課題】外部ホストとのハンドシェイクや、外部ホストからのアクセスタイミングの調整が不要で、液晶ドライバの回路規模を大幅に縮小することができる液晶表示装置の制御方法、液晶ドライバおよび液晶表示装置を提供する。【解決手段】液晶パネルの表示制御を行う液晶ドライバによるシングルポートメモリからの表示データの読み出しと、液晶ドライバによる読み出しとは非同期に発生する外部ホストからシングルポートメモリへの表示データのアクセスとのタイミングの衝突を検出した場合、液晶ドライバによる読み出しを中止し、外部ホストからのアクセスを優先して処理し、外部ホストからの１サイクル分のアクセスが完了した後、中止された液晶ドライバによる読み出しを再開する。【選択図】図１
2008046394.tif 000002
【特許請求の範囲】
【請求項１】
表示データを格納するためのメモリとして、シングルポートメモリを用いる液晶表示装置の制御方法であって、
液晶パネルの表示制御を行う液晶ドライバによる前記シングルポートメモリからの表示データの読み出しと、前記液晶ドライバによる読み出しとは非同期に発生する外部ホストから前記シングルポートメモリへの表示データのアクセスとのタイミングの衝突を検出した場合、前記液晶ドライバによる読み出しを中止し、前記外部ホストからのアクセスを優先して処理し、前記外部ホストからの１サイクル分のアクセスが完了した後、前記中止された液晶ドライバによる読み出しを再開することを特徴とする液晶表示装置の制御方法。
【請求項２】
前記液晶パネルは、単純マトリクス型の液晶パネルであって、
前記液晶ドライバは、マルチラインアドレッシング駆動方式により、直交行列を用いて前記液晶パネルの複数行のコモン電極を同時駆動する駆動制御を行うことを特徴とする請求項１に記載の液晶表示装置の制御方法。
【請求項３】
さらに、前記液晶ドライバは、フレームレート制御階調方式により、前記液晶パネルの１ピクセル毎にｎ階調をｎ−１フレームで表示する階調制御を行うことを特徴とする請求項２に記載の液晶表示装置の制御方法。
【請求項４】
前記液晶ドライバは、前記マルチラインアドレッシング駆動方式により、３行×４列の直交行列を用いて前記液晶パネルの３行のコモン電極を同時駆動する駆動制御を行い、かつ、前記フレームレート制御階調方式により、前記液晶パネルの１ピクセル毎に４階調を３フレームで表示する階調制御を行うことを特徴とする請求項３に記載の液晶表示装置の制御方法。
【請求項５】
請求項１〜４のいずれかに記載の液晶表示装置の制御方法を適用して、前記液晶パネルの表示制御を行うことを特徴とする液晶ドライバ。
【請求項６】
前記液晶ドライバは、前記外部ホストからのアクセスに対する第１のインタフェイス制御回路と、前記外部ホストからのアクセスと前記液晶ドライバによる読み出しとのタイミングの衝突を判定して調停する衝突調停回路と、前記シングルポートメモリに対して、前記外部ホストからのアクセスと前記液晶ドライバによる読み出しを制御する制御信号を出力する第２のインタフェイス制御回路とを備えることを特徴とする請求項５に記載の液晶ドライバ。
【請求項７】
前記液晶パネルと、請求項５または６に記載の液晶ドライバとを備え、該液晶ドライバにより、前記液晶パネルの表示制御を行うことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データを格納するためのメモリとして、シングルポートメモリを用いる液晶表示装置の制御方法、この液晶表示装置の制御方法を適用する液晶ドライバ、ならびに、液晶表示装置（ＬＣＤ）に関するものである。
【背景技術】
【０００２】
従来、単純マトリクス型の液晶パネル（単純マトリクス液晶）を用いるＬＣＤでは、その駆動方式の１つとして、直交行列を用いて複数の行電極（コモン電極）を同時に選択するマルチラインアドレッシング（ＭＬＡ）駆動方式と呼ばれる技術が知られている。ＭＬＡ駆動方式では、Ｌ行を同時に選択する場合、Ｌ行×Ｍ列の直交行列を用いてＭＬＡ演算が行われ、行電極および列電極（セグメント電極）の駆動制御が行われる。
【０００３】
ＭＬＡ駆動方式では、１画面の表示画像は１フレーム（１画面の画像の表示サイクル）で構成される。ここで、１フレームは、１画面の画像を表示（構成）するために必要とする時間（期間）を表し、直交行列の列ベクトル数と同数のＭフィールドで構成される。また、１フィールドは、単純マトリクス液晶の全ての行電極を上から下まで１回ずつ選択するために必要とする時間（期間）を表す。
【０００４】
単純マトリクス液晶の全行電極数Ｎは、同時に選択されるＬ行の行電極からなるＣ個（Ｃ＝Ｎ／Ｌ）のコモンブロックに分割される。ＭＬＡ演算では、各々のコモンブロックにおいて、Ｌ行の行電極に、各々所定の行電極電圧が与えられて同時に選択され、かつ、列電極に、各々表示データに対応する列電極電圧が与えられて、両者の交点に位置するピクセル（画素）のＯＮ（オン）／ＯＦＦ（オフ）が制御される。
【０００５】
より具体的には、各々のコモンブロックにおいて、同時に選択されるＬ行の行電極の各々は、各々のフィールド毎に直交行列の対応する列ベクトル（選択パターン）により選択される。この時、同時に選択されるＬ行の行電極には、例えば非選択時間にグランド電圧が与えられ、選択時間には、直交行列の列ベクトルのビットの１および−１に対応して各々＋Ｖｒおよび−Ｖｒの行電極電圧が与えられる。
【０００６】
一方、各々の列電極には、通常、電圧の異なる（Ｌ＋１）種類の列電極電圧の中から、表示データに対応する列電極電圧が与えられる。この時、行電極電圧を決定する時に用いられる直交行列の列ベクトルの各々のビットと、これに対応する表示データの各々のビットとの排他的論理和の総和の値が算出される。そして、その総和の値に対応する列電極電圧が、各々の列電極に与えられる。
【０００７】
上記動作は、１フィールドに含まれるＣ個のコモンブロックの各々について順次行われる。また、選択パターンとして、１フレームを構成するｉ番目（ｉ＝１〜Ｌ）のフィールドに対して、直交行列のｉ番目の列ベクトルが順次割り当てられ、各々のコモンブロックが、１フレーム内で全ての列ベクトルを１回ずつ使用するように制御される。以上の動作を繰り返し行うことによって、表示画面が順次更新される。
【０００８】
また、ＬＣＤでは、階調表示のための制御方式の１つとして、ＦＲＣ（フレームレート制御）階調方式が用いられている。ＦＲＣ階調方式では、複数のフレームを使用して１画面の表示画像が階調表示される。より具体的には、ＦＲＣ階調方式では、各々のピクセルについて、各々のフレームでＯＮ／ＯＦＦが決定され、複数のフレームを使用してＯＮ／ＯＦＦとする回数が制御されることによって、１画面の表示画像の階調が表現される。
【０００９】
ところで、従来、表示データを格納するためのＲＡＭ（表示データＲＡＭ（ランダム・アクセス・メモリ））を内蔵する液晶ドライバでは、液晶ドライバによる表示データＲＡＭからの表示データの読み出しと、液晶ドライバによる読み出しとは非同期に発生する外部ホストから表示データＲＡＭへのアクセス（書き込み、または、読み出し）とのタイミングの衝突が必ず発生する。
【００１０】
そのため、両者の衝突を避けるための制御が容易であることから、従来、一般的にデュアルポートＲＡＭ（ＤＰＲＡＭ）が使用されてきた。しかし、ＤＰＲＡＭは、一般的に、１ビット当たり８個のトランジスタで構成され、さらに、２系統のビット線およびワード線が必要になる。そのため、回路規模が大きく、さらには、その消費電力も大きいという問題があった。
【００１１】
また、液晶ドライバでは、単純マトリクス液晶駆動用の高電圧出力が必要であるため、高耐圧トランジスタが必要である。そのため、通常のＬＳＩ（大規模集積回路）と違って微細プロセスの適用が困難であり、微細プロセスによる回路面積縮小は不可能である。
【００１２】
さらに、単純マトリクス液晶の大画面、高画質化に伴い、液晶ドライバにおける、表示データＲＡＭが占める面積比率が非常に大きくなり、それが液晶ドライバの回路規模縮小を妨げる一因となっている。
【００１３】
上記問題点を解決するために、シングルポートＲＡＭ（ＳＰＲＡＭ）を使用し、ＤＰＲＡＭを使用した場合と同様のスペック（動作スピード、機能等）で安価な液晶ドライバを実現する必要が生じてきた。
【００１４】
上述のＳＰＲＡＭを使用する方式の液晶ドライバでは、外部ホストからの表示データＲＡＭへのアクセス（以下、外部ホストからのアクセスともいう）と、液晶ドライバによる表示データＲＡＭからの表示データの読み出し（以下、液晶ドライバによる読み出しともいう）が衝突するタイミングが必ず発生する。従って、両者の動作を制御し、その間の切替えを適切に行う必要がある。
【００１５】
従来、ＳＰＲＡＭを使用した表示データＲＡＭの制御方式として、例えば特許文献１〜３を含む、様々な制御方式が提案されている。
【００１６】
ここで、特許文献１には、例えば表示読み出しとメモリ書き込みとが同時に発生した場合に、書き込みのアドレスとデータを予約バッファに記憶するとともに表示読み出しを実行し、その後、予約バッファに記憶されたアドレスと同じ行アドレスへの書き込みが発生した場合に、発生したメモリ書き込みと予約バッファに記憶されたメモリ書き込みとを同時に一括してメモリに書き込むことが開示されている。
【００１７】
また、引用文献２には、例えばシリアルクロック信号がデータ入力のためにシリアルインタフェースにより伝送されて、ＳＰＲＡＭにデータが非同期で書き込まれる一方で、ＳＰＲＡＭからの読み出しが周期的にかつシリアルクロック信号とは完全に独立して行われることによって、ＳＰＲＡＭからアクセス衝突のない読み出しを提供することが開示されている。
【００１８】
しかし、特許文献１の場合、その制御方式が複雑であるため、液晶ドライバの規模が大きくなるという問題があった。また、特許文献２の場合、液晶ドライバを使用する上で、外部ホストとのインタフェイス（Ｉ／Ｆ）をシリアルＩ／Ｆに特化しており、入力信号のタイミング制約等の使用条件を厳しく課している。そのため、汎用性に乏しいという問題があった。
【００１９】
また、特許文献３に記載されているように、一般的なレディ信号、および、リクエスト／アクノリッジ信号等を用いて表示データＲＡＭをアクセスするハンドシェイク方式では、外部ホストの負荷が重くなると同時に、表示データＲＡＭへの表示データの書き込み転送速度が遅くなる。その結果、表示フレームレートが遅くなり、液晶ドライバ自体が使い難くなるという問題もある。
【００２０】
以上のように、従来の制御方式には様々な問題があり、どの提案にしても一長一短がある。
【００２１】
【特許文献１】特開２００５−３４５７９７号公報
【特許文献２】特表２００５−５２３５３６号公報
【特許文献３】特開２００４−１７１５２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明の目的は、前記従来技術に基づく問題点を解消し、外部ホストとのハンドシェイクや、外部ホストからのアクセスタイミングの調整が不要で、液晶ドライバの回路規模を大幅に縮小することができる液晶表示装置の制御方法、液晶ドライバおよび液晶表示装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明は、表示データを格納するためのメモリとして、シングルポートメモリを用いる液晶表示装置の制御方法であって、
液晶パネルの表示制御を行う液晶ドライバによる前記シングルポートメモリからの表示データの読み出しと、前記液晶ドライバによる読み出しとは非同期に発生する外部ホストから前記シングルポートメモリへの表示データのアクセスとのタイミングの衝突を検出した場合、前記液晶ドライバによる読み出しを中止し、前記外部ホストからのアクセスを優先して処理し、前記外部ホストからの１サイクル分のアクセスが完了した後、前記中止された液晶ドライバによる読み出しを再開することを特徴とする液晶表示装置の制御方法を提供するものである。
【００２４】
ここで、前記液晶パネルは、単純マトリクス型の液晶パネルであって、
前記液晶ドライバは、マルチラインアドレッシング駆動方式により、直交行列を用いて前記液晶パネルの複数行のコモン電極を同時駆動する駆動制御を行うことが好ましい。
【００２５】
さらに、前記液晶ドライバは、フレームレート制御階調方式により、前記液晶パネルの１ピクセル毎にｎ階調をｎ−１フレームで表示する階調制御を行うことが好ましい。
【００２６】
また、前記液晶ドライバは、前記マルチラインアドレッシング駆動方式により、３行×４列の直交行列を用いて前記液晶パネルの３行のコモン電極を同時駆動する駆動制御を行い、かつ、前記フレームレート制御階調方式により、前記液晶パネルの１ピクセル毎に４階調を３フレームで表示する階調制御を行うことが好ましい。
【００２７】
また、本発明は、上記のいずれかに記載の液晶表示装置の制御方法を適用して、前記液晶パネルの表示制御を行うことを特徴とする液晶ドライバを提供する。
【００２８】
ここで、前記液晶ドライバは、前記外部ホストからのアクセスに対する第１のインタフェイス制御回路と、前記外部ホストからのアクセスと前記液晶ドライバによる読み出しとのタイミングの衝突を判定して調停する衝突調停回路と、前記シングルポートメモリに対して、前記外部ホストからのアクセスと前記液晶ドライバによる読み出しを制御する制御信号を出力する第２のインタフェイス制御回路とを備えることが好ましい。
【００２９】
また、本発明は、前記液晶パネルと、上記に記載の液晶ドライバとを備え、該液晶ドライバにより、前記液晶パネルの表示制御を行うことを特徴とする液晶表示装置を提供する。
【発明の効果】
【００３０】
本発明では、液晶ドライバによる表示データの読み出しとは全くの非同期である外部ホストからのアクセスに対し、両者の衝突の発生を検出した場合には、液晶ドライバによる読み出しを直ちに中止して、常に外部ホストからのアクセスを優先させ、外部ホストからの１サイクル分のアクセスが完了した後、前述の中止された液晶ドライバによる再読み出しを直ちに再開する。
【００３１】
これにより、シングルポートメモリを使用する液晶ドライバにおいて、外部ホストからのアクセスと液晶ドライバによる読み出しとのタイミングの衝突によって、表示に不具合が発生するのを回避することができる。
【００３２】
通常、表示サイクルよりも、外部ホストからのアクセスサイクルの方が、数倍〜数十倍高速である。そのため、表示データの再読み出しは、１表示クロックサイクル内で十分完了する。従って、衝突処理によるウェイト時間も入ることはなく、液晶パネルを駆動する実効電圧が下がることも無い。同時に、表示のフレームレートもデュアルポートメモリを使用した場合と何ら変わることはない。
【００３３】
また、液晶ドライバでは、外部ホストからのアクセスが常に優先されるため、従来行われている一般的な外部ホストとのハンドシェイクも不要である。そのため、外部ホストの負荷も小さく、書き込みデータの転送レートや表示のフレームレートも低下しない。従って、液晶ドライバが内蔵するメモリへの画像データの高速な書き込みや、高フレームレートでの画面表示も可能である。
【００３４】
さらに、外部ホストのアクセス回路の構造は簡単であり、しかも汎用性も高い。従来方式のように、書き込みデータを一旦バッファリング（キューイング）し、書き込みタイミングを調整する等の複雑な制御も不要であり、シングルポートメモリを使用することが可能である。そのため、外部ホストのアクセス回路のオーバーヘッドが小さく、それによって低消費電力化、回路規模縮小、製造コストの削減にもつながるという利点がある。
【発明を実施するための最良の形態】
【００３５】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の液晶表示装置の制御方法、液晶ドライバおよび液晶表示装置を詳細に説明する。
【００３６】
図１は、本発明の液晶ドライバの構成を表す一実施形態のブロック概略図である。同図に示す液晶ドライバ１０は、コモン電極数１２０行×セグメント電極数１６０列の単純マトリクス液晶において、ＭＬＡ駆動方式により、３行×４列の直交行列を用いて３行のコモン電極を同時駆動する駆動制御を行い、ＦＲＣ階調方式により、表示画像の各々のピクセル毎に４階調の表示を行う階調制御を行う。
【００３７】
本発明では、液晶パネルのコモン電極およびセグメント電極の駆動制御と、各々のピクセルの階調制御とを併せて、液晶パネルの表示制御という。
【００３８】
図１の液晶ドライバ１０は、本発明の液晶表示装置の制御方法を適用して、単純マトリクス液晶の表示制御を行う。液晶ドライバ１０は、外部ホストのアクセス回路５２と、コモンブロック（ＣＢ）の制御回路１２と、セグメントブロック（ＳＢ）の制御回路１４と、タイミング信号発生回路１６と、階調制御回路１８と、セグメント電極の駆動回路２０とによって構成されている。
【００３９】
本実施形態では、単純マトリクス液晶の１２０行を３行ずつの４０個のＣＢ０〜３９に分割し、かつ１６０列を８列ずつの２０個のＳＢ０〜１９に分割して駆動制御および階調制御を行う。図１に示す液晶ドライバ１０は、その説明を容易化するために、コモン電極の駆動回路の図示を省略し、セグメント電極の駆動回路の１つのＳＢ０についてのみ示してある。
【００４０】
上記の通り、本実施形態では、ＭＬＡ駆動方式により、３行のコモン電極を同時駆動し単純マトリクス液晶の駆動制御を行う。この場合、１画面の画像を構成する１フレームは、同時駆動されるコモン電極数＋１＝４フィールドとなる。また、ＦＲＣ階調方式により、１ピクセル当たり４階調の表示を行う場合、図２に示すように、１画面の画像の階調を表示するためには、階調数−１の３フレーム（３ＦＲＣシーケンス）が必要となる。
【００４１】
従って、本実施形態のように、ＭＬＡ駆動方式により、３行のコモン電極を同時駆動し、かつ、ＦＲＣ階調方式により、１ピクセル当たり４階調の表示を行う場合、１画面の表示画像が完了するまでに、ＭＬＡ駆動方式により１画面の画像を表示するために必要とする１フレーム（＝４フィールド）×ＦＲＣ階調方式により１画面の画像の階調を表示するために必要とする３フレーム＝１２フィールドが必要となる。
【００４２】
液晶ドライバ１０において、まず、外部ホストのアクセス回路５２は、アービタ５４と、ＲＡＭ＿Ｉ／Ｆ（インタフェイス）５６とによって構成されている。なお、図１には、外部ホスト（ＭＰＵ（中央処理装置））５８も表示してある。
【００４３】
外部ホスト５８は、液晶ドライバ１０の外部に存在し、後述するコアメモリ（表示データＲＡＭ）４０にアクセスする制御装置である。外部ホスト５８からは、信号ＣＳＮ，ＤＯＲＣ，ＷＲＮ，ＲＤＮ，ＡＤＤＲが出力される。データバスは、図中では省略している。信号ＣＳＮ，ＤＯＲＣ，ＷＲＮ，ＲＤＮはアービタ５４に入力され、信号ＷＲＮ，ＲＤＮはＲＡＭ＿Ｉ／Ｆ５６にも入力される。また、信号ＡＤＤＲは、後述するＲＡＭデコーダ３８に入力される。
【００４４】
ここで、信号ＣＳＮはチップセレクト信号であり、外部ホスト５８がコアメモリ４０をアクセスする時に“Ｌ”（ローレベル）となる。信号ＤＯＲＣは、コマンドアクセスの場合は“Ｌ”、データアクセスの場合は“Ｈ”（ハイレベル）となる。信号ＷＲＮおよびＲＤＮは、それぞれ表示データ（階調データ）の書き込み信号および読み出し信号、信号ＡＤＤＲは、外部ホスト５８がアクセスするコアメモリ４０のアドレス信号である。
【００４５】
上記信号ＤＯＲＣは、外部ホスト５８からのアクセスが、データアクセスなのかコマンドアクセスなのかを指定する一般的な信号である。本実施形態は、表示データＲＡＭへのデータアクセスの場合だけを想定しているので、信号ＣＳＮが“Ｌ”になると、信号ＤＯＲＣは“Ｈ”になる。その場合、表示データの書き込みの時には信号ＷＲＮが“Ｌ”になり、読み出しの時には信号ＲＤＮが“Ｌ”になる。
【００４６】
アービタ５４は、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しのタイミングの衝突（競合）を判定して調停する衝突調停回路であるとともに、外部ホスト５８からのアクセスに対するインタフェイス制御回路としての機能も兼ね備えている。
【００４７】
アービタ５４は、液晶ドライバ１０による読み出しと外部ホスト５８からのアクセスとのタイミングの衝突を検出した場合、液晶ドライバ１０による読み出しを直ちに中止し、外部ホスト５８からのアクセスを優先して処理する。アービタ５４からは、信号ＬＣＤＲＤＮ２ＥＮＢ、ＭＰＵＣＳが出力され、ＲＡＭ＿Ｉ／Ｆ５６に入力される。また、信号ＭＰＵＣＳはＲＡＭデコーダ３８にも入力される。
【００４８】
アービタ５４は、本実施形態では、信号ＷＲＮ，ＲＤＮの“Ｌ”の期間と、後述する信号ＬＣＤＲＤＮ１の“Ｌ”の期間が重なるタイミングが出力された場合、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しのタイミングが衝突していると判断する。アービタ５４は、両者の衝突を検出すると、上記の通りの制御を行い、信号ＬＣＤＲＤＮ２ＥＮＢとして“Ｈ”を出力する。
【００４９】
ここで、信号ＬＣＤＲＤＮ２ＥＮＢは、衝突が検出された場合、上記のように、液晶ドライバ１０による読み出しが中止されるため、外部ホスト５８からの１サイクル分のアクセスの終了後、再度、液晶ドライバ１０による読み出し（再読み出し）が行われるように予約するための信号である。信号ＬＣＤＲＤＮ２ＥＮＢは、衝突が検出された時点で“Ｈ”となり、後述する信号ＬＣＤＲＤＮ２が立ち上がった後で“Ｌ”に戻る。
【００５０】
なお、液晶ドライバ１０による表示データの再読み出しは、衝突が検出されて、液晶ドライバ１０による読み出しが中止され、外部ホスト５８からの１サイクル分（１回）のアクセスが終了した後に、信号ＣＫの１周期に対して１回だけ実施される。
【００５１】
また、信号ＭＰＵＣＳは、外部ホスト５８からのアクセスが行われる場合に“Ｈ”となるチップセレクト信号である。つまり、外部ホスト５８からのアクセスが行われることを表す信号である。信号ＭＰＵＣＳは、本実施形態の場合、信号ＣＳＮが“Ｌ”、信号ＤＯＲＣが“Ｈ”で、なおかつ、信号ＷＲＮが“Ｌ”、もしくは、ＲＤＮが“Ｌ”の期間に“Ｈ”になる。
【００５２】
後述するＲＡＭデコーダ３８では、信号ＲＡＭＡＤＤＲとして、信号ＭＰＵＣＳが“Ｈ”、すなわち、外部ホスト５８からコアメモリ４０がアクセスされる場合にだけ、外部ホスト５８から入力される信号ＡＤＤＲが出力される。それ以外の期間、ＲＡＭデコーダ３８からは、ブロックカウンタ２２およびＳＢカウンタ２６によって決定される液晶ドライバ１０による読み出しのためのアドレスが常に出力される。
【００５３】
ＲＡＭ＿Ｉ／Ｆ５６は、液晶ドライバ１０に内蔵されているコアメモリ４０に対して、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しを制御する制御信号として、信号ＲＡＭＷＲＮ，ＲＡＭＲＤＮを出力するインタフェイス制御回路である。
【００５４】
ＲＡＭ＿Ｉ／Ｆ５６は、信号ＬＣＤＲＤＮ１，２と、外部ホスト５８から入力される信号ＷＲＮ，ＲＤＮと、アービタ５４から入力される信号ＬＣＤＲＤＮ２ＥＮＢ，ＭＰＵＣＳとに基づいて、コアメモリ４０に対して、表示データの書き込みを指示する信号ＲＡＭＷＲＮ、ないしは、読み出しを指示する信号ＲＡＭＲＤＮのいずれかを出力する。これらの信号ＲＡＭＷＲＮ，ＲＡＭＲＤＮは、コアメモリ４０に入力される。
【００５５】
ここで、信号ＬＣＤＲＤＮ１は、通常動作時（表示動作時）に、液晶ドライバ１０による読み出しを指示する信号であり、単純マトリクス液晶の表示がオン状態の時に、後述する信号ＣＫの立ち上がりに同期して“Ｌ”のパルス信号が出力される。また、信号ＬＣＤＲＤＮ２は、衝突発生時に、液晶ドライバ１０による再読み出しを指示する信号であり、信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”の期間に、信号ＷＲＮまたは信号ＲＤＮの立ち上がりに同期して“Ｌ”のパルス信号が出力される。
【００５６】
信号ＲＡＭＷＲＮは、コアメモリ４０に対する書き込み信号であり、書き込みを行う場合、信号ＷＲＮが“Ｌ”の期間に“Ｌ”のパルス信号が出力される。また、信号ＲＡＭＲＤＮは、読み出し信号であり、読み出しを行う場合、信号ＲＤＮが“Ｌ”の期間に“Ｌ”のパルス信号が出力される。また、信号ＭＰＵＣＳが“Ｌ”で、信号ＬＣＤＲＤＮ２ＥＮＢが“Ｌ”で信号ＬＣＤＲＤＮ１が“Ｌ”の期間、および、信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”で信号ＬＣＤＲＤＮ２が“Ｌ”の期間に“Ｌ”のパルス信号が出力される。
【００５７】
なお、信号ＲＡＭＷＲＮ，ＲＡＭＲＤＮ、および、後述する信号ＲＡＭＡＤＤＲは、コアメモリ４０のスペック（例えば、プリチャージ時間、信号ＷＲＮ，ＲＤＮの“Ｌ”および“Ｈ”のパルス幅、アドレス信号のセットアップタイムおよびホールドタイム等）を満足し、表示データの書き込みないしは読み出しが正しく行われるように、その極性やパルス幅が決定される。
【００５８】
続いて、コモンブロックの制御回路１２は、ブロックカウンタ２２と、エンドブロック検出回路２４とによって構成されている。
【００５９】
ブロックカウンタ２２は、後述する信号ＤＬＹＣＬの立ち上がり（↑）に同期して、０〜３９まで順次カウントアップし、その値をコモンカウント信号として出力する。コモンカウント信号は、エンドブロック検出回路２４、後述する階調デコーダ３６およびＲＡＭデコーダ３８に入力される。
【００６０】
エンドブロック検出回路２４は、信号ＣＬの立ち下がり（↓）に同期して動作し、コモンカウント信号の値が、各フィールドの最後のコモンブロックになったかどうかを検出する。エンドブロック検出回路２４は、コモンカウント信号の値がエンドブロックになったことを検出すると、アクティブ状態の検出信号ＦＩＥＬＤを出力する。すなわち、検出信号ＦＩＥＬＤは、各フィールドの最後のコモンブロックを表す信号であり、前述のブロックカウンタ２２に入力される。
【００６１】
ブロックカウンタ２２では、検出信号ＦＩＥＬＤがアクティブ状態（例えば、ハイレベル）になると、信号ＤＬＹＣＬの立ち上がりに同期して、コモンカウント信号の値が０にリセットされる。一方、検出信号ＦＩＥＬＤが非アクティブ状態（例えば、ローレベル）の間は、信号ＤＬＹＣＬの立ち上がりに同期して１つずつカウントアップする。その結果、ブロックカウンタ２２は、コモンカウント信号の値が０〜エンドブロック（最大３９）までの範囲で繰り返しカウントを行う。
【００６２】
同様に、セグメントブロックの制御回路１４は、ＳＢカウンタ２６と、エンドＳＢ検出回路２８と、ＳＥＧ（セグメント）デコーダ２９とによって構成されている。
【００６３】
ＳＢカウンタ２６は、後述する信号ＣＫの立ち上がりに同期して、０〜エンドＳＢ（最大１９）まで順次カウントアップし、その値をセグメントカウント信号として出力する。セグメントカウント信号は、エンドＳＢ検出回路２８、ＳＥＧデコーダ２９および後述するＲＡＭデコーダ３８に入力される。
【００６４】
エンドＳＢ検出回路２８は、セグメントカウント信号の値が、各行の最後のセグメントブロックになったかどうかを検出する。エンドＳＢ検出回路２８は、セグメントカウント信号の値がエンドＳＢになったことを検出すると、アクティブ状態の検出信号ＳＥＧを出力する。すなわち、検出信号ＳＥＧは、各行の最後のセグメントブロックを表す信号であり、ＳＢカウンタ２６および後述するフリップフロップ（Ｆ／Ｆ）３０に入力される。
【００６５】
すなわち、ＳＢカウンタ２６では、検出信号ＳＥＧがアクティブ状態（例えば、ハイレベル）になると、信号ＣＫの立ち上がりに同期して、セグメントカウント信号の値が０にリセットされる。一方、検出信号ＳＥＧが非アクティブ状態（例えば、ローレベル）の間は、信号ＣＫの立ち上がりに同期してカウントアップする。その結果、ＳＢカウンタ２６は、セグメントカウント信号の値が０〜エンドＳＢ（最大１９）までの範囲で繰り返しカウントを行う。
【００６６】
ＳＥＧデコーダ２９は、セグメントカウント信号の値をデコードして、ＳＥＧブロック信号０〜１９を出力する。ＳＥＧブロック信号０〜１９は、各々対応するセグメントブロック０〜１９をアクティブ状態とする信号であり、セグメントカウント信号の値がそれぞれ０〜１９の時にアクティブ状態（例えば、ハイレベル）となる。これらのＳＥＧブロック信号０〜１９は、各々セグメントブロック０〜１９（セグメントブロック１〜１９は図示省略）のＳＢラッチ４８に入力される。
【００６７】
続いて、タイミング信号発生回路１６は、２つのフリップフロップ（Ｆ／Ｆ）３０，３２によって構成されている。
【００６８】
フリップフロップ３０は、信号ＣＫの立ち上がりに同期して、検出信号ＳＥＧを保持し、これを信号ＣＬとして出力する。信号ＣＬは、エンドブロック検出回路２４およびフリップフロップ３２に入力される。
【００６９】
また、フリップフロップ３２は、信号ＣＫの立ち下がりに同期して、信号ＣＬを保持し、これを信号ＤＬＹＣＬとして出力する。信号ＤＬＹＣＬは、ブロックカウンタ２２、後述する３進フレームカウンタ３４およびラッチ＆ＳＥＧセレクタ５０に入力される。
【００７０】
すなわち、検出信号ＳＥＧを、信号ＣＫの立ち上がりで保持してタイミング調整したものが信号ＣＬであり、さらに、信号ＣＬを、信号ＣＫの立ち下がりで保持してタイミング調整したものが信号ＤＬＹＣＬである。前述の信号ＣＫは、セグメントブロック０〜１９の各々の処理に要する時間の周期で出力される。また、信号ＣＬおよび信号ＤＬＹＣＬは、コモンブロック０〜３９の各々の処理に要する時間の周期で出力される。
【００７１】
続いて、階調制御回路１８は、３進フレームカウンタ３４と、階調デコーダ３６とによって構成されている。
【００７２】
３進フレームカウンタ３４に入力される信号ＢＬＩＮＫ＿ＣＫは、所定の一定周期で所定領域内の画像の白黒反転表示が行われる（正転表示と反転表示が交互に切り替わる）ブリンキング動作時に、所定の一定周期でトグルする（ハイレベルとローレベルが交互に切り替わる）信号である。信号ＢＬＩＮＫ＿ＣＫは、何ら限定されるわけではないが、本実施形態の場合、ＦＲＣ階調方式で４階調を表示する時間（期間）である３フレーム毎にトグルし、ローレベルの時は正転表示、ハイレベルの時は反転表示を意味する。
【００７３】
３進フレームカウンタ３４は、正転表示の時には、信号ＳＹＮＣがアクティブ状態の時に、信号ＤＬＹＣＬの立ち上がりに同期して、０〜２まで順次カウントアップし、その値をフレームカウント信号として出力する。３進フレームカウンタ３４は、フレームカウント信号の値が２になると、信号ＳＹＮＣが次にアクティブ状態となった時に、信号ＤＬＹＣＬの立ち上がりに同期して、その値が０にリセットされる。
【００７４】
ここで、前述の信号ＳＹＮＣは、ＭＬＡ演算（ＭＬＡ駆動方式によって１画面の画像を表示するために行われる演算）の１フレーム、すなわち、本実施形態の場合には４フィールド毎に１回アクティブ状態（例えば、ハイレベル）となる信号である。その結果、３進フレームカウンタ３４は、１フレーム毎にカウントアップし、フレームカウント信号の値が０〜２までの範囲で繰り返しカウントを行う。
【００７５】
一方、３進フレームカウンタ３４は、反転表示の時には、ＦＲＣシーケンスの順序が逆転され、フレームカウント信号は２〜０まで順次カウントダウンする。この場合、正転表示の場合とは逆に、３進フレームカウンタ３４は、１フレーム毎にカウントダウンし、フレームカウント信号の値が２〜０の範囲で繰り返しカウントを行う。フレームカウント信号は階調デコーダ３６に入力される。
【００７６】
続いて、階調デコーダ３６は、図２に示す３種類のＦＲＣ階調パレットＡ，Ｂ，Ｃに対応する階調１／２デコーダＡ，Ｂ，Ｃと、図３に示すＦＲＣ階調パレットの割り当てテーブル（図１では省略）とを備えている。３種類のＦＲＣ階調パレットＡ，Ｂ，Ｃは、それぞれＯＮシーケンスおよびＯＦＦシーケンスの配置が異なっている。これらのＦＲＣ階調パレットＡ，Ｂ，Ｃは、階調１，２のＯＮシーケンス，ＯＦＦシーケンスの配置の全ての組合せの中から、任意の３種類を選んで例示したものである。
【００７７】
階調デコーダ３６は、コモンカウント信号の値により指定されるコモンブロックの２４ピクセルについて、ＦＲＣ階調パレットの割り当てテーブルにより割り当てられているＦＲＣ階調パレットに従って、フレームカウント信号の値により指定されるフレーム（＝ＦＲＣシーケンス）毎に、後述する階調データの値が表す階調１，２に対応する階調パターン信号を出力する。階調パターン信号は後述するスクランブラ４２に入力される。
【００７８】
ここで、通常動作時の場合、例えばフレームカウント信号の値が０〜２の時に、１ピクセル当たり４階調の表示を行うために必要とする１〜３フレーム（ＦＲＣシーケンス０〜２）目がそれぞれ指定されるとする。
【００７９】
例えば、コモンブロック０が指定された場合、階調デコーダ３６からは、１〜３ライン（１〜３Ｌｉｎｅ）×１〜８セグメント（ＳＥＧ１〜８）の２４ピクセル分の階調パターン信号が出力される。図３に示すＦＲＣ階調パレットの割り当てテーブルから、コモンブロック０の１セグメント目（ＳＥＧ１）の１〜３ライン（１〜３Ｌｉｎｅ）の３ピクセルは、各々ＦＲＣ階調パレットＡ，Ｂ，Ｃを使用するように割り当てられている。
【００８０】
従って、階調１／２デコーダＡから、１フレーム目（ＦＲＣシーケンスのＡ０）は、階調１の階調パターン信号として１（ＯＮ状態）が出力され、階調２の階調パターン信号として０（ＯＦＦ状態）が出力される。また、２フレーム目（ＦＲＣシーケンスのＡ１）および３フレーム目（ＦＲＣシーケンスのＡ２）では、階調１の階調パターン信号として０が出力され、階調２の階調パターン信号として、１が出力される。
【００８１】
同様に、階調１／２デコーダＢからは、１フレーム目（ＦＲＣシーケンスのＢ０）および３フレーム目（ＦＲＣシーケンスのＢ２）は、階調１の階調パターン信号として０が出力され、階調２の階調パターン信号として１が出力される。また、２フレーム目（ＦＲＣシーケンスのＢ１）では、階調１の階調パターン信号として１が出力され、階調２の階調パターン信号として、０が出力される。
【００８２】
また、階調１／２デコーダＣからは、１フレーム目（ＦＲＣシーケンスのＣ０）および２フレーム目（ＦＲＣシーケンスのＣ１）は、階調１の階調パターン信号として０が出力され、階調２の階調パターン信号として１が出力される。また、３フレーム目（ＦＲＣシーケンスのＣ２）では、階調１の階調パターン信号として１が出力され、階調２の階調パターン信号として、０が出力される。
【００８３】
なお、１セグメント目（ＳＥＧ１）に限らず、他のセグメントＳＥＧ２〜１６０についても同様である。また、コモンブロック０に限らず、他のコモンブロック１〜３９についても同様である。
【００８４】
これに対し、ブリンキング動作時の場合、その正転表示の時は上記通常動作時の場合と同じである。一方、反転表示の時は、階調１／２デコーダＡ，Ｂ，Ｃから、通常動作時の階調パターン信号の０と１とが入れ替えられた逆の階調パターン信号が出力される。
【００８５】
詳細は後述するが、スクランブラ４２は、同時に選択される３行のコモン電極数と同数の３組の８セグメント分のスクランブラを備えている。階調デコーダ３６から出力される階調パターン信号は、各々対応するスクランブラ４２に入力される。なお、階調０の階調パターン信号は常に０（ＯＦＦ状態）であり、階調３の階調パターン信号は常に１（ＯＮ状態）であるから、階調デコーダ３６から出力する必要はない。
【００８６】
最後に、セグメント電極の駆動回路２０は、ＲＡＭデコーダ３８と、コアメモリ４０（コアメモリ０）と、スクランブラ４２と、ＥＸＯＲ回路４４と、アダー（加算器）４６と、ＳＢラッチ４８（ＳＢラッチ０）と、ラッチ＆ＳＥＧセレクタ５０（ラッチ＆ＳＥＧセレクタ０）とによって構成されている。
【００８７】
なお、前述の通り、図１では、２０個のセグメントブロック０〜１９のうちのセグメントブロック０のみを示してある。セグメント電極の駆動回路２０において、ＲＡＭデコーダ３８、スクランブラ４２、ＥＸＯＲ回路４４およびアダー４６は、それぞれ１つだけ設けられている。これに対し、コアメモリ４０、ＳＢラッチ４８およびラッチ＆ＳＥＧセレクタ５０は、セグメントブロック０〜１９に対応して１つずつ、合計で各々２０組設けられている。
【００８８】
すなわち、ＲＡＭデコーダ３８、スクランブラ４２、ＥＸＯＲ回路４４およびアダー４６は、全てのセグメントブロック０〜１９で時分割に使用される。
【００８９】
ＲＡＭデコーダ３８は、信号ＣＫの立ち下がりに同期して動作する。信号ＭＰＵＣＳが“Ｌ”の場合、つまり、外部ホスト５８からのアクセスではない場合、コモンカウント信号の値０〜３９によって指定されるコモンブロックの情報と、セグメントカウント信号の値０〜１９によって指定されるセグメントブロックの情報とから、処理対象となるコアメモリ４０のメモリアドレスをデコードし、信号ＲＡＭＡＤＤＲとして順次出力する。
【００９０】
一方、信号ＭＰＵＣＳが“Ｈ”の場合、つまり、外部ホスト５８からのアクセスである場合、信号ＡＤＤＲがそのまま信号ＲＡＭＡＤＤＲとして出力される。信号ＲＡＭＡＤＤＲはコアメモリ４０に入力される。
【００９１】
コアメモリ４０には、単純マトリクス液晶の１２０コモン×８セグメント（コアメモリ０の場合にはＳＥＧ１〜８）分の各ピクセルの階調データ（表示データ）が保持される。信号ＲＡＭＡＤＤＲによってコアメモリ４０のアドレスが指定される。この時、信号ＲＡＭＲＤＮが“Ｌ”であれば、コアメモリ４０から階調データが読み出され、信号ＲＡＭＷＲＮが“Ｌ”であれば、コアメモリ４０に階調データが書き込まれる。
【００９２】
また、液晶ドライバ１０による読み出しの場合、コアメモリ４０からは、一度に３（同時に選択されるコモン電極数）×８（１セグメントブロック当たりのセグメント数）×２ビット（４階調を表現するために必要なビット数）＝２４ピクセルの４８ビット分の階調データが読み出される。階調データはスクランブラ４２に入力される。コアメモリ１〜１９についても同様である。
【００９３】
スクランブラ４２は、前述の通り、同時に選択される３行のコモン電極数と同数の３組の８セグメント分のスクランブラを備えている。スクランブラ４２は、コアメモリ４０から入力される２４ピクセルの４８ビット分の階調データと、階調デコーダ３６から入力される階調パターン信号とから、２ビットの各々の階調データに対応する１ビットのＯＮ，ＯＦＦ信号を出力する。このＯＮ，ＯＦＦ信号は次段のＥＸＯＲ回路４４に入力される。
【００９４】
ここで、階調データが０（００（２進数表示、以下同じ））、３（１１）の場合、図２のＦＲＣ階調パレットＡ，Ｂ，Ｃの階調０，３の階調パターンからも明らかなように、ＯＮ，ＯＦＦ信号は、全てのフレーム（ＦＲＣシーケンス）において各々０，１固定となる。従って、フリッカ等には特に影響は及ぼさない。一方、階調データが１（０１），２（１０）の場合、ＯＮ，ＯＦＦ信号は、階調パターン信号に応じて、その値が決定される。
【００９５】
既に述べたように、図３に示すＦＲＣ階調パレットの割り当てテーブルでは、例えば１セグメント目（ＳＥＧ１）のコモンブロック０の１〜３ライン（１〜３Ｌｉｎｅ）のピクセルは、各々ＦＲＣ階調パレットＡ，Ｂ，Ｃを使用するように割り当てられている。
【００９６】
従って、上記１セグメント目（ＳＥＧ１）の場合、例えば１〜３ラインの各ピクセルの階調データが１の場合、スクランブラ４２から出力される１〜３ライン目のＯＮ，ＯＦＦ信号は、１フレーム目は１，０，０、２フレーム目は０，１，０、３フレーム目は０，０，１となる。また、階調データが２の場合、１〜３ライン目のＯＮ，ＯＦＦ信号は、１フレーム目は０，１，１、２フレーム目は１，０，１、３フレーム目は１，１，０となる。
【００９７】
なお、１セグメント目（ＳＥＧ１）に限らず、他のセグメントＳＥＧ２〜１６０についても同様である。また、コモンブロック０に限らず、他のコモンブロック１〜３９についても同様である。
【００９８】
ＥＸＯＲ回路４４は、スクランブラ４２に合わせて３組の８セグメント分のＥＸＯＲ回路が設けられている。各々のＥＸＯＲ回路４４には、選択パターン（コモン電圧を決定する時にも用いられる直交行列の列ベクトル）が入力されている。ＥＸＯＲ回路４４では、選択パターンの３ビットの各々のビットと、これに対応する３行分のＯＮ，ＯＦＦ信号の各々のビットとの排他的論理和がとられ、その出力信号はアダー４６に入力される。
【００９９】
アダー４６は、８セグメント分設けられている。アダー４６は、ＥＸＯＲ回路４４から入力される３行分の排他的論理和の総和を算出する。ＥＸＯＲ回路４４およびアダー４６により、選択パターンの各々のビットと、これに対応する３行分のＯＮ，ＯＦＦ信号の各々のビットとの排他的論理和の総和が算出される。すなわち、ＭＬＡ演算が行われる。アダー４６の出力信号はそれぞれ２ビットのデータになるが、その上位１ビットのデータのみ、合計８ビットのデータがＳＢラッチ４８に入力される。
【０１００】
ＳＢラッチ４８も、８セグメント分設けられている。ＳＢラッチ４８は、ＳＥＧブロック信号０がアクティブ状態の時に、信号ＣＫの立ち上がりに同期して、アダー４６の上位１ビットのデータからなる合計８ビットのデータを保持する。なお、図示していないが、ＳＥＧブロック信号０〜１９により、セグメントブロック０〜１９が時系列に選択され、同様にしてセグメントブロック０〜１９のＳＢラッチ４８に、各々対応する合計８ビットのデータが保持される。ＳＢラッチ４８の出力信号はラッチ＆ＳＥＧセレクタ５０に入力される。
【０１０１】
ラッチ＆ＳＥＧセレクタ５０も８セグメント分設けられている。ラッチ＆ＳＥＧセレクタ５０は、信号ＤＬＹＣＬの立ち上がりに同期して、セグメントブロック０〜１９のＳＢラッチ４８から各々対応するラッチ＆ＳＥＧセレクタ５０に入力される８ビットのデータ、合計１６０ビットのデータを同時に保持し、その保持された１６０ビットのデータに対応するセグメント電圧を出力する。例えば、ラッチ＆ＳＥＧセレクタ５０からは、セグメント電圧として、ＳＢラッチ４８に保持されているデータが０の時はＶ０が出力され、１の時はＶ１が出力される。
【０１０２】
以上のようにして、２０個のセグメントブロック０〜１９のラッチ＆ＳＥＧセレクタ５０から、セグメント電圧ＳＥＧ１〜１６０が同時に出力され、１６０列のセグメント電極に同時に印加される。
【０１０３】
なお、従来のＭＬＡ駆動方式では、同時に選択されるコモン電極数＋１種類の電圧の異なるセグメント電圧が必要である。本実施形態では、３行のコモン電極を同時に選択するので、４種類のセグメント電圧が必要であるが、上記のように、アダー４６の２ビットの出力信号の上位１ビットのみを使用することによって、使用するセグメント電圧を半分の２種類（Ｖ０，Ｖ１）に削減している。この技術は、本出願人に関わる特願２００１−３５３００１号によって既に提案済みである。
【０１０４】
以下、通常動作時（表示動作時）において、液晶ドライバ１０がコアメモリ４０から表示データ（階調データ）を読み出す場合の動作を説明する。
【０１０５】
この場合、コアメモリ４０は外部ホスト５８からアクセスされないので、信号ＭＰＵＣＳは“Ｌ”固定となり、信号ＲＡＭＷＲＮも“Ｈ”固定となる。
【０１０６】
前述の通り、液晶ドライバ１０では、単純マトリクス液晶の１２０行を３行ずつの４０個のコモンブロック０〜３９に分割し、かつ１６０列を８列ずつの２０個のセグメントブロック０〜１９に分割する。そして、ＭＬＡ駆動方式により、３行×４列の直交行列を用いて３行のコモン電極を同時に選択して単純マトリクス液晶の駆動制御を行い、かつＦＲＣ階調方式により、１ピクセル当たり４階調の表示を行うことによって、１２フィールドで１画面の表示画像が完了する。
【０１０７】
各々のフィールドにおいて、コモンブロックの制御回路１２により、コモンカウント信号の値に応じてコモンブロック０〜３９が順次選択される。また、各々のコモンブロック０〜３９が時系列に選択される毎に、セグメントブロックの制御回路１４により、セグメントカウント信号の値に応じてＳＥＧブロック信号０〜１９が順次アクティブ状態とされ、セグメントブロック０〜１９が時系列に選択される。
【０１０８】
まず最初に、コモンブロック０のセグメントブロック０が選択される。この時、ＲＡＭデコーダ３８から、信号ＲＡＭＡＤＤＲとして、コモンブロック０のセグメントブロック０に対応するメモリアドレスが出力される。また、前述の通り、ＲＡＭ＿Ｉ／Ｆ５６から、信号ＲＡＭＲＤＮとして、コアメモリ４０から表示データを読み出す時のスペックを満足する“Ｌ”のパルス信号が出力される。
【０１０９】
セグメントブロック０では、コアメモリ４０から、コモンブロック０のメモリアドレスに対応する、３ライン×８セグメント×２ビット、すなわち２４ピクセルの４８ビット分の階調データが出力される。
【０１１０】
また、階調制御回路１８から、コモンカウント信号の値により指定されるコモンブロック０の２４ピクセルについて、ＦＲＣ階調パレットの割り当てテーブルによって割り当てられるＦＲＣ階調パレットＡ，Ｂ，Ｃのいずれかに従って、フレームカウント信号の値によって指定されるフレーム（ＦＲＣシーケンス）毎に、階調データの値が表す階調１，２に対応する階調パターン信号が出力される。
【０１１１】
続いて、スクランブラ４２により、コアメモリ４０から入力される２４ピクセルの４８ビット分の階調データと、階調デコーダ３６から入力される階調パターン信号とから、２４ピクセルの各々の２ビットの階調データに対応する１ビットのＯＮ，ＯＦＦ信号が出力される。なお、前述の通り、階調０の階調パターン信号は常に０（ＯＦＦ状態）、階調３の階調パターン信号は常に１（ＯＮ状態）となる。
【０１１２】
続いて、ＥＸＯＲ回路４４により、選択パターンの各々のビットと、これに対応する３行分のＯＮ，ＯＦＦ信号の各々のビットとの排他的論理和がとられ、アダー４６により、その総和が算出される。すなわち、ＭＬＡ演算が行われる。ＳＥＧブロック信号０がアクティブ状態となってセグメントブロック０が選択されているので、アダー４６の２ビットの出力信号の上位１ビットのデータ、すなわち８セグメント分の合計で８ビットのデータがＳＢラッチ４８に保持される。
【０１１３】
以下同様にして、ＳＥＧブロック信号１〜１９が順次アクティブ状態となり、セグメントブロック０〜１９が時系列に選択されて、上記の動作が繰り返し行われる。その結果、セグメントブロック０〜１９のＳＢラッチ４８に、各々対応する８ビットのデータが保持される。
【０１１４】
セグメントブロック０〜１９全てのＳＢラッチ４８に８ビットのデータが保持されると、全てのセグメントブロック０〜１９において、ＳＢラッチ４８から８ビットのデータが各々対応するラッチ＆ＳＥＧセレクタ５０に同時に入力されて保持され、合計１６０ビットのデータに対応するセグメント電圧が出力される。本実施形態の場合、セグメント電圧として、保持されたデータが０の時はＶ０が出力され、１の時はＶ１が出力される。
【０１１５】
以上のようにして、２０個のセグメントブロック０〜１９のラッチ＆ＳＥＧセレクタ５０から、セグメント電圧ＳＥＧ１〜１６０が同時に出力され、１６０列のセグメント電極に同時に印加される。
【０１１６】
また、従来技術で説明したので詳細は省略するが、選択パターンに応じて、コモンブロック０の３行のコモン電極が同時に選択される。また、上記動作をコモンブロック０〜３９について繰り返し行うことで１フィールドの駆動制御が行われる。さらに、ＭＬＡ演算の１フレーム（＝４フィールド）×階調演算の３フレーム＝１２フィールドについて繰り返し行うことで１表示画像の階調表示が順次更新される。
【０１１７】
本実施形態では、ＯＮシーケンスおよびＯＦＦシーケンスの配置が異なる３種類のＦＲＣ階調パレットＡ，Ｂ，Ｃを用意し、３種類のＦＲＣ階調パレットが、単純マトリクス液晶の各々のピクセルの行方向および列方向の各々についてシフト（ローテーション）されるように割り当てられている。なお、１画面の画像を構成する１２フィールドにおけるＦＲＣ階調パレットの割り当ては全て同じである。
【０１１８】
また、ブリンキング時の動作は、正転表示の時は通常時の動作と同じである。
【０１１９】
一方、反転表示の時は、３進フレームカウンタ３４が１フレーム毎にカウントダウンされ、フレームカウント信号は２〜０の範囲で繰り返しカウントされる。また、ＦＲＣ階調パレットＡ，Ｂ，Ｃの中間調のＯＮシーケンスおよびＯＦＦシーケンスの配置の組合せが、正転表示の時の中間調のＯＮシーケンスおよびＯＦＦシーケンスを逆にし、かつ、ＦＲＣ階調方式のシーケンスの順序を逆にした配置の組合せとされる。
【０１２０】
本実施形態において、通常動作時とブリンキング動作時の反転表示の時の液晶ドライバ１０の動作の違いは、上記の通りであるから、ここでは、その繰り返しの説明はしない。
【０１２１】
次に、外部ホスト５８がコアメモリ４０をアクセスする場合の動作を説明する。
【０１２２】
この場合、外部ホスト５８がコアメモリ４０をアクセスする時に信号ＭＰＵＣＳが“Ｈ”となり、書き込みの場合、信号ＲＡＭＷＲＮが“Ｌ”、読み出しの場合、信号ＲＡＭＲＤＮが“Ｌ”となる。
【０１２３】
外部ホスト５８からコアメモリ４０に表示データの書き込みを行う場合、ＲＡＭデコーダ３８から、信号ＲＡＭＡＤＤＲとして、外部ホスト５８から入力される信号ＡＤＤＲに対応するメモリアドレスが出力される。また、ＲＡＭ＿Ｉ／Ｆ５６から、信号ＲＡＭＷＲＮとして、コアメモリ４０に表示データを書き込む時のスペックを満足する“Ｌ”のパルス信号が出力される。
【０１２４】
これによって、外部ホスト５８から、信号ＡＤＤＲによって指定されるコアメモリ４０のメモリアドレスに表示データの書き込みが行われる。なお、図１では、その煩雑さを避ける目的から、コアメモリ４０に書き込まれる表示データの図示を省略している。
【０１２５】
一方、外部ホスト５８からコアメモリ４０に保持されている表示データの読み出しを行う場合も、ＲＡＭデコーダ３８からは、信号ＲＡＭＡＤＤＲとして、外部ホスト５８から入力される信号ＡＤＤＲに対応するメモリアドレスが出力される。一方、ＲＡＭ＿Ｉ／Ｆ５６からは、信号ＲＡＭＲＤＮとして、コアメモリ４０から表示データを読み出す時のスペックを満足する“Ｌ”のパルス信号が出力される。
【０１２６】
これによって、外部ホスト５８から、信号ＡＤＤＲによって指定されるコアメモリ４０のメモリアドレスに保持されている表示データの読み出しが行われる。同様に、図１では、コアメモリ４０から読み出される表示データの図示を省略している。
【０１２７】
次に、外部ホストのアクセス回路５２において、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しとの衝突がない場合の動作と衝突の発生を検出した場合の動作を説明する。
【０１２８】
図４のタイミングチャートの左側には、両者の衝突がない場合の動作が示され、同右側には、衝突が発生した場合の動作が示されている。
【０１２９】
ここで、信号ＯＳＣは、ＬＣＤの内部回路全体の動作の基本となる基本クロックである。信号ＣＫ（表示動作用クロック）は、同図では、必要とする表示スピード（フレームレート）に合わせて信号ＯＳＣを１０分周したものである。信号ＣＫの１クロック毎に、１つのセグメントブロックのコアメモリ４０から表示データ（３行×８列×２ビット（４階調）の４８ビット分）の読み出しが行われる。
【０１３０】
外部ホスト５８からのアクセスの場合、図４では省略しているが、信号ＣＳＮは“Ｌ”となり、信号ＤＯＲＣは、同図に示す通り“Ｈ”となる。信号ＡＤＤＲも出力される。なお、信号ＷＲＮまたは信号ＲＤＮは、信号ＣＫとは非同期に入力される。
【０１３１】
一方、信号ＬＣＤＲＤＮ１としては、信号ＣＫの立ち上がりに同期して、“Ｌ”のパルス信号が出力される。この信号ＬＣＤＲＤＮ１の“Ｌ”のパルス信号は、コアメモリ４０から表示データを読み出す時のスペックを満足する長さを持つ。
【０１３２】
衝突がない場合、同図左側に示すように、信号ＬＣＤＲＤＮ１の“Ｌ”のパルス信号は、信号ＷＲＮまたは信号ＲＤＮが“Ｈ”の期間に出力される。また、衝突がない場合、信号ＬＣＤＲＤＮ２ＥＮＢは“Ｌ”となり、信号ＬＣＤＲＤＮ２は、“Ｈ”となる。信号ＬＣＤＲＤＮ２ＥＮＢが“Ｌ”の場合、衝突が発生していないことを意味し、信号ＬＣＤＲＤＮ１がそのまま信号ＬＣＤＲＤＮとして扱われる。
【０１３３】
ここで、ＲＡＭ＿Ｉ／Ｆ５６の内部信号である信号ＬＣＤＲＤＮは、信号ＬＣＤＲＤＮ２ＥＮＢが“Ｌ”の期間は信号ＬＣＤＲＤＮ１と同じ信号、信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”の期間は信号ＬＣＤＲＤＮ２と同じ信号となる。
【０１３４】
外部ホスト５８からのアクセスがある場合、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”の期間は、信号ＲＡＭＡＤＤＲとして信号ＡＤＤＲが出力される。一方、外部ホスト５８からのアクセスがない場合、コモンブロックの情報とセグメントブロックの情報とから、処理対象となるコアメモリ４０のメモリアドレスが生成され、このメモリアドレスが信号ＲＡＭＡＤＤＲとして出力される。
【０１３５】
図４では、信号ＲＡＭＡＤＤＲとして、外部ホスト５８から入力される信号ＡＤＤＲが出力される期間は「Ｍ」と表示されている。ここで、「Ｍ」は、外部ホスト（ＭＰＵ）５８によるアクセスが行われる期間であることを意味する。それ以外の期間は「ＬＣＤ」と表示されている。ここで、「ＬＣＤ」は、液晶ドライバ１０による読み出しが行われる期間であることを意味する。
【０１３６】
外部ホスト５８からのアクセスが書き込みである場合、信号ＷＲＮとして“Ｌ”のパルス信号が入力される。信号ＲＡＭＷＲＮは、信号ＷＲＮに同期して生成される“Ｌ”のパルス信号となる。この“Ｌ”のパルス信号のパルス幅は、コアメモリ４０に表示データを書き込む時のスペックを満足する長さを持つ。また、信号ＲＡＭＲＤＮは、信号ＬＣＤＲＤＮ（信号ＬＣＤＲＤＮ１）と同じ波形となる。
【０１３７】
一方、外部ホスト５８からのアクセスが読み出しである場合、信号ＲＤＮとして“Ｌ”のパルス信号が入力される。信号ＲＡＭＲＤＮは、信号ＬＣＤＲＤＮ（信号ＬＣＤＲＤＮ１）と、信号ＲＤＮに同期して生成される“Ｌ”のパルス信号とを合成した波形となる。この“Ｌ”のパルス信号のパルス幅は、コアメモリ４０から表示データを読み出す時のスペックを満足する長さを持つ。また、信号ＲＡＭＷＲＮは“Ｈ”となる。
【０１３８】
続いて、衝突が発生した場合、同図右側に示すように、信号ＬＣＤＲＤＮ１の“Ｌ”の期間と、信号ＷＲＮまたは信号ＲＤＮの“Ｌ”の期間とが重なるタイミングが発生する（エッジ同士の重なりを含む）。衝突が発生すると、図４の場合、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”の期間に信号ＬＣＤＲＤＮ１が“Ｌ”となるタイミングに同期して信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”となり、信号ＬＣＤＲＤＮ１の“Ｌ”がマスクされる。
【０１３９】
これによって、液晶ドライバ１０による読み出しが直ちに中止され、外部ホスト５８からのアクセスが優先して処理される。
【０１４０】
外部ホスト５８からのアクセスが書き込みである場合、信号ＷＲＮとして“Ｌ”のパルス信号が入力される。信号ＲＡＭＷＲＮは、信号ＷＲＮに同期して生成される“Ｌ”のパルス信号となる。同様に、この“Ｌ”のパルス信号のパルス幅は、コアメモリ４０に表示データを書き込む時のスペックを満足する長さを持つ。また、信号ＲＡＭＲＤＮは、信号ＬＣＤＲＤＮ（信号ＬＣＤＲＤＮ２）と同じ波形となる。
【０１４１】
一方、外部ホスト５８からのアクセスが読み出しである場合、信号ＲＤＮとして“Ｌ”のパルス信号が入力される。信号ＲＡＭＲＤＮは、信号ＬＣＤＲＤＮ（信号ＬＣＤＲＤＮ２）と、信号ＲＤＮに同期して生成される“Ｌ”のパルス信号とを合成した波形となる。この“Ｌ”のパルス信号のパルス幅は、コアメモリ４０から表示データを読み出す時のスペックを満足する長さを持つ。また、信号ＲＡＭＷＲＮは“Ｈ”となる。
【０１４２】
信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”となった後、信号ＷＲＮまたは信号ＲＤＮの立ち上がりに同期して、信号ＬＣＤＲＤＮ２として“Ｌ”のパルス信号が出力される。この“Ｌ”のパルス信号のパルス幅は、コアメモリ４０から表示データの再読み出しを行う時のスペックを満足する長さを持つ。信号ＬＣＤＲＤＮ２ＥＮＢが“Ｈ”の場合、衝突が発生したことを意味し、信号ＬＣＤＲＤＮ２がそのまま信号ＬＣＤＲＤＮとして扱われる。
【０１４３】
その後、信号ＬＣＤＲＤＮ２の立ち上がりに同期して、アービタ５４の内部信号である信号ＬＣＤＲＤＮ２＿ＲＳＴＮとして“Ｌ”のパルス信号が出力される。信号ＬＣＤＲＤＮ２＿ＲＳＴＮの“Ｌ”によって信号ＬＣＤＲＤＮ２ＥＮＢは“Ｌ”に戻る。
【０１４４】
次に、アービタ５４における、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しとの衝突の検出方法について説明する。
【０１４５】
既に述べた通り、本実施形態では、信号ＷＲＮ，ＲＤＮの“Ｌ”の期間と、信号ＬＣＤＲＤＮ１の“Ｌ”の期間が重なるタイミングが出力された場合、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しのタイミングが衝突していると判断する。
【０１４６】
図５のタイミングチャートは、信号ＬＣＤＲＤＮ１の“Ｌ”のパルス幅よりも、信号ＷＲＮまたは信号ＲＤＮの“Ｌ”のパルス幅の方が長い場合である。信号ＬＣＤＲＤＮ１＿ＤＬＹは、アービタ５４の内部信号であって、信号ＬＣＤＲＤＮ１が“Ｌ”である期間の範囲内（後述する検出ポイント２と検出ポイント３の間の範囲内）で、信号ＬＣＤＲＤＮ１を所定時間Δｔだけ遅延したものである。
【０１４７】
この信号ＬＣＤＲＤＮ１＿ＤＬＹを用いることは必須ではないが、衝突を検出する精度を向上させる目的から、信号ＬＣＤＲＤＮ１が“Ｌ”の期間の範囲内で、少なくとも１ポイント以上の検出ポイントを設けることが望ましい。図５の例の場合、信号ＬＣＤＲＤＮ１＿ＤＬＹを設けることによって、検出ポイント２〜４の間に、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”に変化したことを検出することが可能になる。
【０１４８】
衝突の検出は、図中１〜４の番号で示す検出ポイントにおいて、信号ＷＲＮまたは信号ＲＤＮが“Ｈ”なのか“Ｌ”なのかをチェックすることによって行う。ここで、検出ポイント１は信号ＣＫの立ち上がり、検出ポイント２は信号ＬＣＤＲＤＮ１の立ち下がり、検出ポイント３は信号ＬＣＤＲＤＮ１の立ち上がり、検出ポイント４は信号ＬＣＤＲＤＮ１＿ＤＬＹの立ち下がりのタイミングである。
【０１４９】
衝突の検出は、具体的には、４つ全ての検出ポイント１〜４において、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”となっているかどうかをチェックし、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”となっているそれぞれの検出ポイントに対してフラグを立てる。例えば、フリップフロップを使用して、信号ＷＲＮまたは信号ＲＤＮが“Ｌ”となっている検出ポイントのフラグとして“Ｈ”をフリップフロップに保持する。
【０１５０】
上記４つの検出ポイントのフラグの論理和をとって、表示データの再読み出しのイネーブル信号となる信号ＬＣＤＲＤＮ２ＥＮＢを生成する。すなわち、４つのフラグのうちの少なくとも１つが“Ｈ”であれば、衝突が発生したことが検出され、信号ＬＣＤＲＤＮ２ＥＮＢは“Ｈ”となる。なお、全てのフラグは、信号ＬＣＤＲＤＮ２＿ＲＳＴＮの“Ｌ”によってクリアされ、“Ｌ”に戻る。
【０１５１】
ここで、図６に示すｃａｓｅ１〜７のうちで問題となるのは、ｃａｓｅ５の場合である。ｃａｓｅ５では、信号ＬＣＤＲＤＮ１の立ち上がりのタイミングと、信号ＷＲＮの立ち下がりのタイミングが重なっている。この場合、ｃａｓｅ５の検出ポイント３でフラグを生成するフリップフロップがセットアップタイムもしくはホールドタイム違反を起こし、その出力が不定（メタステーブル）状態になる可能性がある。
【０１５２】
また、４つのフラグの論理和をとって生成する信号ＬＣＤＲＤＮ２ＥＮＢも不定となる可能性がある。
【０１５３】
しかし、検出ポイント３の時点では、信号ＬＣＤＲＤＮ１が“Ｈ”となり、液晶ドライバ１０による読み出しは既に完了している。従って、ある一定時間が経過すると、フラグを保持しているフリップフロップの出力が安定状態となって“Ｈ”または“Ｌ”のどちらかの状態に遷移する。そのため、信号ＬＣＤＲＤＮ２ＥＮＢは、“Ｈ”または“Ｌ”のどちらに設定されても問題はない（再読み出しを行うかどうかはどちらでも良い。）。
【０１５４】
続いて、図７のタイミングチャートは、信号ＬＣＤＲＤＮ１の“Ｌ”のパルス幅よりも、信号ＷＲＮまたは信号ＲＤＮの“Ｌ”のパルス幅の方が短い場合である。信号ＬＣＤＲＤＮ１＿ＤＬＹは、図５に示すものと同じ信号である。
【０１５５】
この場合、衝突の検出は、検出ポイント５，６において、信号ＬＣＤＲＤＮ１が“Ｈ”なのか“Ｌ”なのかをチェックすることによって行う。検出ポイント５は、信号ＷＲＮまたは信号ＲＤＮの立ち下がりのタイミングであり、検出ポイント６は、信号ＷＲＮまたは信号ＲＤＮの立ち上がりのタイミングである。なお、図７の例の場合の具体的な衝突の検出方法は、図５の例の場合と同様であるから、その繰り返しの説明はしない。
【０１５６】
ここで、図８に示すｃａｓｅ８〜１２のうちで問題となるのは、ｃａｓｅ１１の場合である。ｃａｓｅ１１では、信号ＬＣＤＲＤＮ１の立ち上がりのタイミングと、信号ＷＲＮの立ち下がりのタイミングが重なっている。しかし、この場合もｃａｓｅ５の場合と同様に、ｃａｓｅ１１の検出ポイント５の時点では、信号ＬＣＤＲＤＮ１が“Ｈ”となり、液晶ドライバ１０による読み出しは既に完了しているので問題はない。
【０１５７】
本実施形態では、上記図５の検出ポイント１〜４と図７の検出ポイント５，６とを組み合わせて、検出ポイント１〜６のフラグの論理和をとって、表示データの再読み出しのイネーブル信号となる信号ＬＣＤＲＤＮ２ＥＮＢを生成する。
【０１５８】
なお、衝突の検出方法は、信号ＬＣＤＲＤＮ１のパルス幅と、信号ＷＲＮまたは信号ＲＤＮのパルス幅との関係（長短）が分かっている場合には、図５の例または図７の例のいずれか一方の検出ポイントだけを使用しても良い。
【０１５９】
液晶ドライバ１０では、上記の通り、液晶ドライバ１０による表示データの読み出しとは全くの非同期である外部ホスト５８からのアクセスに対し、両者の衝突の発生を検出した場合には、液晶ドライバ１０による読み出しを直ちに中止して、常に外部ホスト５８からのアクセスを優先させ、外部ホスト５８からの１サイクル分のアクセスが完了した後、前述の中止された液晶ドライバ１０による再読み出しを直ちに再開する。
【０１６０】
これにより、ＳＰＲＡＭを使用する液晶ドライバ１０において、外部ホスト５８からのアクセスと液晶ドライバ１０による読み出しとのタイミングの衝突によって、表示に不具合が発生するのを回避することができる。
【０１６１】
通常、表示サイクルよりも、外部ホスト５８からのアクセスサイクルの方が、数倍〜数十倍高速である。そのため、表示データの再読み出しは、１表示クロックサイクル内で十分完了する。従って、衝突処理によるウェイト時間も入ることはなく、単純マトリクス液晶を駆動する実効電圧が下がることも無い。同時に、表示のフレームレートもＤＰＲＡＭを使用した場合と何ら変わることはない。
【０１６２】
また、液晶ドライバ１０では、外部ホスト５８からのアクセスが常に優先されるため、従来行われている一般的な外部ホスト５８とのハンドシェイクも不要である。そのため、外部ホスト５８の負荷も小さく、書き込みデータの転送レートや表示のフレームレートも低下しない。従って、液晶ドライバ１０が内蔵する表示データＲＡＭへの画像データの高速な書き込みや、高フレームレートでの画面表示も可能である。
【０１６３】
さらに、外部ホストのアクセス回路５２の構造は簡単であり、しかも汎用性も高い。従来方式のように、書き込みデータを一旦バッファリング（キューイング）し、書き込みタイミングを調整する等の複雑な制御も不要であり、ＳＰＲＡＭを使用することが可能である。そのため、外部ホストのアクセス回路５２のオーバーヘッドが小さく、それによって低消費電力化、回路規模縮小、製造コストの削減にもつながるという利点がある。
【０１６４】
なお、本発明の液晶表示装置の制御方法を適用する液晶ドライバの具体的な構成は、上記実施形態のものに限定されず、同様の機能を果たす各種構成のもので実現可能である。例えば、単純マトリクス液晶のサイズは、１２０行×１６０列に限定されず、任意の行数×任意の列数のものに適用可能である。また、本発明の液晶表示装置は、単純マトリクス液晶を含む各種の液晶パネルと、本発明の液晶ドライバなどによって構成される。
【０１６５】
また、ＭＬＡ駆動方式によって同時に選択されるコモン電極の行数や、コモンブロックの個数、セグメントブロックの個数、各々のピクセルの階調数も何ら限定されず、必要に応じて適宜変更してもよい。また、階調制御の方式として、ＦＲＣ階調方式だけを用いることにも限定されず、ＰＷＭ（パルス幅変調）階調方式を用いても良いし、ＰＷＭ階調方式とＦＲＣ階調方式とを組み合わせてもよい。
【０１６６】
さらに、液晶パネルは、単純マトリクス液晶に限らず、各種構造のものが利用可能である。また、液晶ドライバは、マルチラインアドレッシング駆動方式により、液晶パネルのコモン電極およびセグメント電極の駆動制御を行うことや、ＦＲＣ階調方式により、階調制御を行うことに限定されない。液晶パネルの表示制御は、各種の駆動制御や階調制御によっても実現可能である。
【０１６７】
本発明は、基本的に以上のようなものである。
以上、本発明の液晶表示装置の制御方法、液晶ドライバおよび液晶表示装置について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【０１６８】
【図１】本発明の液晶ドライバの構成を表す一実施形態のブロック概略図である。
【図２】図１に示す液晶ドライバで使用されるＦＲＣ階調パレットＡ，ＢおよびＣを表す概略図である。
【図３】図１に示す液晶ドライバにおいて、各ピクセルで使用されるＦＲＣパレットの割り当てテーブルを表す概念図である。
【図４】図１に示す液晶ドライバの動作を表すタイミングチャートである。
【図５】信号ＬＣＤＲＤＮ１の“Ｌ”のパルス幅よりも、信号ＷＲＮまたは信号ＲＤＮの“Ｌ”のパルス幅の方が長い場合の衝突の検出ポイントを表すタイミングチャートである。
【図６】図５に示す検出ポイント１〜４と、信号ＷＲＮまたはＲＤＮとの位置関係（ｃａｓｅ１〜７）を表すタイミングチャートである。
【図７】信号ＬＣＤＲＤＮ１の“Ｌ”のパルス幅よりも、信号ＷＲＮまたは信号ＲＤＮの“Ｌ”のパルス幅の方が短い場合の検出ポイントを表すタイミングチャートである。
【図８】図７に示す検出ポイント５，６と、信号ＷＲＮまたはＲＤＮとの位置関係（ｃａｓｅ８〜１２）を表すタイミングチャートである。
【符号の説明】
【０１６９】
１０  液晶ドライバ
１２  コモンブロックの制御回路
１４  セグメントブロックの制御回路
１６  タイミング信号発生回路
１８  階調制御回路
２０  セグメント電極の駆動回路
２２  ブロックカウンタ
２４  エンドブロック検出回路
２６  ＳＢカウンタ
２８  エンドＳＢ検出回路
２９  ＳＥＧデコーダ
３０，３２  フリップフロップ（Ｆ／Ｆ）
３４  ３進フレームカウンタ
３６  階調デコーダ
３８  ＲＡＭデコーダ
４０  コアメモリ
４２  スクランブラ
４４  ＥＸＯＲ回路
４６  アダー（加算器）
４８  ＳＢラッチ
５０  ラッチ＆ＳＥＧセレクタ
５２  外部ホストのアクセス回路
５４  アービタ
５６  ＲＡＭ＿Ｉ／Ｆ
５８  外部ホスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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