(57)【要約】【課題】簡単な回路により同期スイッチ素子のオフタイミングを適正に制御でき、スイッチングノイズやスイッチング損失を効果的に低減できるハーフブリッジ型のスイッチングレギュレータを提供する。【解決手段】出力電圧を調整する出力電圧調整スイッチ素子Ｑ１と、前記出力電圧調整スイッチ素子Ｑ１と直列接続され、前記出力電圧調整スイッチ素子Ｑ１のオフ時に相補的にオン動作する同期スイッチ素子Ｑ２と、前記同期スイッチ素子Ｑ２のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部１０と、前記電圧検出部１０により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフのタイミングを調整するソフトスイッチ制御部２０を備えて構成される。【選択図】図２
2008035691.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子と、前記同期スイッチ素子のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部と、前記電圧検出部により検出された電圧変動に基づいて、前記同期スイッチ素子のターンオフのタイミングを調整するソフトスイッチ制御部を備えて構成されるハーフブリッジ型のスイッチングレギュレータ。
【請求項２】
前記電圧検出部は、前記同期スイッチ素子の両端電圧の変動を検出する比較回路と、前記同期スイッチ素子のターンオフ時に前記比較回路から出力を取り出すマスク回路で構成される請求項１記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項３】
前記比較回路は、前記同期スイッチ素子の入力側端子にカップリングコンデンサを介した入力電圧と、一端が接地され所定の基準電圧を構成するダイオードと前記ダイオードに直列接続される定電流源とで構成される定電圧源からの入力電圧とを比較する請求項２記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項４】
前記ソフトスイッチ制御部は、前記電圧検出部により検出された電圧変動により前記同期スイッチ素子のターンオフ時に出力側へ電流が流出していると判断されるときに、前記同期スイッチ素子のオン時間を伸長補正し、入力側へ電流が流入していると判断されるときに、前記同期スイッチ素子のオン時間を短縮補正する請求項１から３の何れかに記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項５】
前記ソフトスイッチ制御部は、前記同期スイッチ素子のオン時間を予め設定された一定時間伸長補正または短縮補正する請求項４記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項６】
前記ソフトスイッチ制御部は、前記電圧検出部により検出された過去の電圧変動履歴に基づいて前記同期スイッチ素子のオン時間の伸長補正量または短縮補正量を異ならせる請求項４記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項７】
前記ソフトスイッチ制御部は、予め前記電圧検出部により検出される電圧変動履歴と前記同期スイッチ素子のオン時間の伸長補正量または短縮補正量が設定された補正量マップデータに基づいて、前記同期スイッチ素子のオン時間を伸長補正または短縮補正する請求項４記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項８】
前記補正量マップデータは、前記両スイッチ素子の接続点に接続される昇圧コイルまたは降圧コイルのインダクタンス値に基づいて設定される請求項７記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項９】
前記同期スイッチ素子のオン時間の初期値は、前記両スイッチ素子の接続点に接続される昇圧コイルまたは降圧コイルのインダクタンス値に基づいて設定される請求項１から８の何れかに記載のハーフブリッジ型のスイッチングレギュレータ。
【請求項１０】
請求項１から９の何れかに記載のハーフブリッジ型のスイッチングレギュレータと、給電された機器の負荷に流れる電流または電圧に基づいて前記負荷に対する給電を制御する制御部とを備えてなる電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子とを備えて構成されるハーフブリッジ型のスイッチングレギュレータに関する。
【背景技術】
【０００２】
この種のスイッチングレギュレータでは、出力電圧を調整する出力電圧調整スイッチ素子と前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子とが、入力電圧端子間（降圧レギュレータの場合）または出力電圧端子間（昇圧レギュレータの場合）に直列接続され、スイッチ制御部により同期スイッチ素子と出力電圧調整スイッチ素子とを相補的にオンオフ制御することによりスイッチング損失やノイズを低減させるソフトスイッチング方式が採用されている。
【０００３】
特許文献１には、スイッチングノイズ及びスイッチング損失を低減し、且つ、一定のスイッチング周波数により出力電圧をコントロール可能なソフトスイッチング式インバータ制御方法として、２つのスイッチング素子を備えて構成されるハーフブリッジ型インバータに対して、各スイッチング素子のオンオフの切換え時に、これらスイッチング素子に対してデッドタイムを設けて零電圧スイッチング及び零電流圧スイッチングを行なう制御方法が提案されている。
【０００４】
例えば、図１（ａ）に示すように、出力電圧を調整する出力電圧調整スイッチ素子Ｑ１と、前記出力電圧調整スイッチ素子Ｑ１と直列接続された同期スイッチ素子Ｑ２を備えて構成される昇圧型のスイッチングレギュレータでは、このようなデッドタイムを適正に調整するため、同期スイッチ素子Ｑ２のオフタイミングが、入出力電圧値に基づいて予め設定されたマップ演算値により決定されていた。
【０００５】
以下、詳述する。前記昇圧型のスイッチングレギュレータは、出力電圧端子ＯＵＴにおける出力電圧Ｖｏｕｔを調整する出力電圧調整スイッチ素子Ｑ１と、前記出力電圧調整スイッチ素子Ｑ１と直列接続され、前記出力電圧調整スイッチ素子Ｑ１のオフ時に相補的にオン動作する同期スイッチ素子Ｑ２と、後述する両スイッチ素子間電圧Ｖｄｓの減少を目的としてＬＣ共振させる昇圧コイルＬ１とコンデンサＣ１で構成された共振回路と、出力電圧を安定させるためのバイパスコンデンサＣ２とを備えて構成されている。
【０００６】
前記出力電圧調整スイッチ素子Ｑ１と前記同期スイッチ素子Ｑ２は、ｎチャネルＭＯＳ−ＦＥＴで構成されており、前記出力電圧調整スイッチ素子Ｑ１と前記同期スイッチ素子Ｑ２各々のゲート電圧を制御することによって各スイッチ素子のオンオフを切り替えるスイッチ制御部を備えている。
【０００７】
前記スイッチ制御部は、図１（ｂ）に示すタイミングチャートに従って、前記スイッチングレギュレータを制御する。前記スイッチ制御部は、前記出力電圧Ｖｏｕｔに基づいて前記出力電圧調整スイッチ素子Ｑ１をオンからオフに切り替えるタイミング（ＴＡ１）を決定する。前記出力電圧調整スイッチ素子Ｑ１をオフすると、前記スイッチ素子間電圧Ｖｄｓ電圧が上昇し、前記スイッチ素子間電圧Ｖｄｓと前記出力電圧Ｖｏｕｔが等しくなるタイミング（ＴＡ２）で、前記同期スイッチ素子Ｑ２をオフからオンに切り替える。
【０００８】
前記スイッチ制御部は、前記同期スイッチ素子Ｑ２をオンすることによって減少する前記昇圧コイルＬ１を流れるコイル電流ＩＬが零となるタイミングを以下に述べるマップ演算で算出し、算出したコイル電流ＩＬが零となるタイミング（ＴＡ３）で前記同期スイッチ素子Ｑ２をオンからオフに切り替える。
【０００９】
そして、前記スイッチ素子間電圧Ｖｄｓが零となるタイミング（ＴＡ４）で前記出力電圧調整スイッチ素子Ｑ１をオフからオンに切り替える。前記スイッチ制御部は以上の基本動作を繰り返すことにより出力電圧を一定に制御する。
【００１０】
上述の基本動作において、前記同期スイッチ素子Ｑ２をオンからオフに切り替えるタイミング、つまり、図１（ｂ）における同期スイッチ素子のオン時間ｔ２は、〔数１〕に従って求めることができる。
【００１１】
〔数１〕における昇圧コイルＬ１を流れる最大電流Ｉｍａｘは、入力電圧端子ＩＮにおける入力電圧Ｖｉｎと前記出力電圧調整スイッチ素子Ｑ１のオフタイミングによって定まる時間ｔ０に基づいて、〔数２〕に従って求めることができる。
【００１２】
従って、前記同期スイッチ素子のオン時間ｔ２は、〔数１〕及び〔数２〕から導出される〔数３〕に基づいて、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔによって定まる。
【００１３】
【数１】
2008035691.tif 000003
【００１４】
【数２】
2008035691.tif 000004
【００１５】
【数３】
2008035691.tif 000005
【００１６】
前記スイッチ制御部は、予め作成された様々な入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔのマップデータを備え、前記マップデータから得られる入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを〔数３〕に適用するマップ演算に基づいて、前記同期スイッチ素子オン時間ｔ２を算出していた。
【００１７】
【特許文献１】特開平０７−４６８５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかし、上述したマップ演算の結果に基づいて同期スイッチ素子のオフタイミングを制御する場合には、入出力電圧の検出やマップ演算を行なうために複雑な回路を構築する必要がある反面、フィードバック制御を採用するものではなかったために、同期スイッチ素子のオフタイミングをそれほど精度良く制御することができないという問題があった。
【００１９】
さらには、回路の安全性を確保するために、出力側から電源側に電流が逆流する前に同期スイッチ素子がオフされるようにマップデータを設定する必要があり、スイッチングノイズやスイッチング損失を十分に低減させることができないという問題があった。
【００２０】
本発明の目的は、上述の問題点に鑑み、簡単な回路により同期スイッチ素子のオフタイミングを適正に制御でき、スイッチングノイズやスイッチング損失を効果的に低減できるハーフブリッジ型のスイッチングレギュレータを提供する点にある。
【課題を解決するための手段】
【００２１】
上述の目的を達成するため、本発明によるハーフブリッジ型のスイッチングレギュレータの特徴構成は、出力電圧を調整する出力電圧調整スイッチ素子と、前記出力電圧調整スイッチ素子と直列接続され、前記出力電圧調整スイッチ素子のオフ時に相補的にオン動作する同期スイッチ素子と、前記同期スイッチ素子のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部と、前記電圧検出部により検出された電圧変動に基づいて、前記同期スイッチ素子のターンオフのタイミングを調整するソフトスイッチ制御部を備えて構成される点にある。
【００２２】
上述の構成によれば、前記電圧検出部により検出された両スイッチ素子の接続点の電圧に基づいて、ソフトスイッチ制御部により前記同期スイッチ素子のオフタイミングが適正なタイミングにフィードバック制御されるので、スイッチングノイズやスイッチング損失を効果的に低減できるようになる。
【００２３】
また、このようなハーフブリッジ型のスイッチングレギュレータは、従来必要とされた多数の入力電圧値や出力電圧値をマップデータとして記憶する大容量のメモリや、同期スイッチ素子のオフタイミングを演算するための複雑な回路を設ける必要が無く、両スイッチ素子の接続点の電圧を検出する回路を設けるだけでよく、極めて簡単且つ安価に実現できる。
【発明の効果】
【００２４】
以上説明した通り、本発明によれば、簡単な回路により同期スイッチ素子のオフタイミングを適正に制御でき、スイッチングノイズやスイッチング損失を効果的に低減できるハーフブリッジ型のスイッチングレギュレータを提供することができるようになった。
【発明を実施するための最良の形態】
【００２５】
以下に本発明によるハーフブリッジ型のスイッチングレギュレータを説明する。
【００２６】
昇圧型のハーフブリッジ型のスイッチングレギュレータは、図２に示すように、出力電圧端子ＯＵＴにおける出力電圧Ｖｏｕｔを調整する出力電圧調整スイッチ素子Ｑ１と、前記出力電圧調整スイッチ素子Ｑ１と直列接続され、前記出力電圧調整スイッチ素子Ｑ１のオフ時に相補的にオン動作する同期スイッチ素子Ｑ２と、両スイッチ素子Ｑ１，Ｑ２の接続点の電圧、つまり、スイッチ素子間電圧Ｖｄｓの調整を目的としてＬＣ共振させるための昇圧コイルＬ１及びコンデンサＣ１と、出力電圧を安定させるための平滑用コンデンサＣ２と、前記同期スイッチ素子Ｑ２のターンオフ時における前記スイッチ素子間電圧Ｖｄｓを検出する電圧検出部１０と、前記電圧検出部１０により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフのタイミングを調整するソフトスイッチ制御部２０とを備えて構成されている。
【００２７】
前記出力電圧調整スイッチ素子Ｑ１と前記同期スイッチ素子Ｑ２は、ｎチャネルＭＯＳ−ＦＥＴで構成されている。
【００２８】
前記出力電圧調整スイッチ素子Ｑ１のドレイン端子が前記昇圧コイルＬ１を間に挟んで入力電圧端子ＩＮに接続され、ソース端子が接地されている。
【００２９】
また、前記同期スイッチ素子Ｑ２のドレイン端子が出力電圧端子ＯＵＴと接続され、ソース端子が前記昇圧コイルＬ１を間に挟んで入力電圧端子ＩＮと接続されている。
【００３０】
さらに、前記出力電圧調整スイッチ素子Ｑ１及び前記同期スイッチ素子Ｑ２のゲート端子の夫々が前記ソフトスイッチ制御部２０に接続され、前記ソフトスイッチ制御部２０によって夫々のゲート端子電圧が制御されることにより、各スイッチ素子Ｑ１，Ｑ２のオンオフが切り替えられる。
【００３１】
尚、ＭＯＳ−ＦＥＴで構成される前記出力電圧調整スイッチＱ１及び前記同期スイッチ素子Ｑ２のドレイン−ソース間に形成される寄生ダイオードＤ１、Ｄ２が、フライホイールダイオードとして機能する。
【００３２】
前記昇圧コイルＬ１と前記コンデンサＣ１は、前記入力電圧端子ＩＮとグランド間に直列接続されＬＣ共振回路を構成している。つまり、前記昇圧コイルＬ１の一端が入力電圧端子ＩＮに接続され、他端が前記コンデンサＣ１の一端に接続され、前記コンデンサＣ１の他端が接地されている。
【００３３】
前記平滑用コンデンサＣ２は、前記同期スイッチ素子Ｑ２の後段で、出力電圧端子ＯＵＴとグランド間に接続されている。
【００３４】
前記ソフトスイッチ制御部２０により前記スイッチ素子Ｑ１，Ｑ２が制御されるときの前記スイッチ素子間電圧Ｖｄｓの変動について説明する。先に図１（ｂ）で説明したと同様に、図３（ａ）に示すように、前記出力電圧調整スイッチＱ１がオフされると前記スイッチ素子間電圧Ｖｄｓが上昇し、前記同期スイッチ素子Ｑ２がオンされた後にオフされると、前記スイッチ素子間電圧Ｖｄｓは次第に低下する。図３（ｂ）から図３（ｄ）には、図３（ａ）の破線の円で示される前記スイッチ素子間電圧Ｖｄｓが次第に低下する領域が拡大して表示されている。
【００３５】
前記ソフトスイッチ制御部２０により前記同期スイッチ素子Ｑ２がオフされる瞬間に、前記同期スイッチ素子Ｑ２にコイル電流ＩＬが流れていない場合、つまり、前記同期スイッチ素子Ｑ２をオフするタイミングが理想的な零電流スイッチング（Zero Current Switching）が実現された場合には、図３（ｂ）に示すように、前記同期スイッチ素子Ｑ２のオフ時の前後で前記スイッチ素子間電圧Ｖｄｓが急激に変動することなく滑らかに低下する。
【００３６】
ところが、前記同期スイッチ素子Ｑ２がオフされる瞬間に、前記同期スイッチ素子Ｑ２にコイル電流ＩＬが入力電圧端子ＩＮ側から出力電圧端子ＯＵＴ側に流れている場合、つまり、前記同期スイッチ素子Ｑ２のオフタイミングが早い場合には、前記同期スイッチ素子Ｑ２がオフされた後も前記寄生ダイオードＤ２を経由して電流が流れるため、図３（ｃ）に示すように、スイッチ素子間電圧Ｖｄｓが、前記寄生ダイオードＤ２の順方向電圧降下によって生じる電位差Ｖ１だけ上昇する。尚、図３（ｃ）に一点鎖線により示された特性は、図３（ｂ）に示したスイッチ素子間電圧Ｖｄｓの特性である。
【００３７】
一方、前記同期スイッチ素子Ｑ２がオフされる瞬間に、前記同期スイッチ素子Ｑ２にコイル電流ＩＬが出力電圧端子ＯＵＴ側から入力電圧端子ＩＮ側に流れている場合、つまり、前記同期スイッチ素子Ｑ２のオフタイミングが遅い場合には、図３（ｄ）に示すように、前記スイッチ素子間電圧Ｖｄｓが、前記同期スイッチ素子Ｑ２のオン抵抗によって生じる電圧降下Ｖ２だけ低下する。尚、図３（ｄ）に一点鎖線で示した特性は、図３（ｂ）に示したスイッチ素子間電圧Ｖｄｓの特性である。
【００３８】
前記電圧検出部１０は、前記同期スイッチ素子Ｑ２をオンからオフに切り替えるタイミングによって変動する上述したスイッチ素子間電圧Ｖｄｓを検出するために設けられている。
【００３９】
前記電圧検出部１０は、図２に示すように、前記同期スイッチ素子Ｑ２の両端電圧の変動を検出する比較回路１１と、前記同期スイッチ素子Ｑ２のターンオフ時に前記比較回路１１から出力を取り出すマスク回路１２を備えている。前記比較回路１１はコンパレータ１１１と前記コンパレータ１１１の反転入力端子に基準電圧Ｖｔｈを入力する定電圧源１１０を備えて構成され、両スイッチ素子Ｑ１，Ｑ２の接続点から前記コンパレータ１１１の非反転入力端子への経路に直流成分遮断用のカップリングコンデンサＣ３が設けられている。
【００４０】
前記定電圧源１１０は、カソードが接地されたダイオードＤ３と、前記ダイオードＤ３のアノード側に直列接続された定電流源１１２とで構成され、ダイオードＤ３のアノードが前記比較回路１１の反転入力端子に接続されている。前記定電流源１１２は、カレントミラー回路等で構成することができる。
【００４１】
前記基準電圧Ｖｔｈは、定電流源１１２から供給される電流に対する前記ダイオードＤ３の順方向電圧降下特性に基づいて設定され、例えば、前記寄生ダイオードＤ２の順方向降下電圧Ｖｆ（約０．７Ｖ）の１／２の値である約０．３５Ｖに設定することができる。
【００４２】
上述の構成によれば、前記カップリングコンデンサＣ３によりＡＣ成分が除去されるので、グランドを基準とする前記基準電圧Ｖｔｈに対するスイッチ素子間電圧Ｖｄｓの変動を精度良く検出できる。また、前記基準電圧Ｖｔｈが前記ダイオードＤ３の順方向電圧降下特性に基づいて設定されるように構成されているため、前記寄生ダイオードＤ２の温度特性によりスイッチ素子間電圧Ｖｄｓが変動すると、その変動に追随して基準電圧も同様に変化して、温度特性による影響が相殺される。
【００４３】
前記マスク回路１２は、前記ソフトスイッチ制御部２０から出力される前記同期スイッチ素子Ｑ２のゲート駆動信号ＳＱ２を所定時間だけ遅延させたマスク信号を出力する遅延回路１２１と、前記マスク信号と前記比較回路１１の出力信号が入力される論理回路１２２により構成されている。
【００４４】
前記遅延回路１２１は、例えば、前記ゲート駆動ＳＱ２がデータ入力端子Ｄに入力され、且つ、所定周波数のクロックパルスＣＫがクロック入力端子ＣＫに入力されるＤ型フリップフロップ１２１Ａで構成することができ、クロックパルスＣＫによって前記ゲート駆動信号ＳＱ２を所定時間だけ遅延させたハイレベルのマスク信号ＳＭＱ２が出力される。尚、遅延回路１２１は、抵抗とコンデンサによるＣＲ遅延回路やシュミットトリガ回路等を用いた公知の遅延回路で構成することもできる。
【００４５】
前記論理回路１２２は、例えば、ＮＡＮＤ回路１２２Ａで構成することができ、前記マスク信号がハイレベルの期間に前記比較回路１１の出力信号が前記ソフトスイッチ制御部２０へ出力され、前記マスク信号がローレベルの期間には常にハイレベルの信号が前記ソフトスイッチ制御部２０へ出力される。つまり、前記マスク信号がハイレベルの期間に、前記比較回路１１の出力信号がハイレベルとなったときにのみ前記論理回路１２２から前記ソフトスイッチ制御部２０へローレベルの信号が出力される。
【００４６】
前記マスク信号がハイレベルとなる期間、つまり、前記同期スイッチ素子Ｑ２のオフタイミングの前後の所定期間における前記比較回路１１の出力信号が、前記ソフトスイッチ制御部２０へ入力される。
【００４７】
図４に示すように、前記同期スイッチ素子Ｑ２のゲート駆動信号ＳＱ２がオフからオンに切り替わった直後のスイッチ素子間電圧Ｖｄｓは、前記寄生ダイオードＤ２の順方向電圧降下に起因して電位差Ｖ３だけ低下する。このようなタイミングで前記比較回路１１により検出された前記スイッチ素子間電圧Ｖｄｓが前記ソフトスイッチ制御部２０へ入力されると、前記同期スイッチ素子Ｑ２のオフからオンへの切替時に発生する電位差Ｖ３が、本来検出されるべき前記同期スイッチ素子Ｑ２のオンからオフへの切替時に発生する電位差Ｖ１と誤って検出される可能性がある。
【００４８】
そのため、前記マスク回路１２により、前記電位差Ｖ３が生じる所定時間ｔＱ２だけ前記同期スイッチ素子Ｑ２のオン期間を遅延させたマスク信号ＳＭＱ２を生成し、前記ソフトスイッチ制御部２０により、当該マスク信号ＳＭＱ２がハイレベルの間に前記スイッチ素子間電圧Ｖｄｓが検出されるように構成されている。
【００４９】
つまり、前記電圧検出部１０により、前記同期スイッチ素子Ｑ２をオフするタイミングが零電流スイッチングより早いか否かが検出されるのである。
【００５０】
図３（ｃ）に示すように、前記同期スイッチ素子Ｑ２のターンオフ時に、前記寄生ダイオードＤ２の順方向電圧降下が生じて、前記スイッチ素子間電圧Ｖｄｓが前記電位差Ｖ１（Ｖ１＞Ｖｔｈ）だけ高くなると、前記コンパレータ１１１からハイレベルの信号が出力されて、前記ソフトスイッチ制御部２０へローレベルの信号が出力される。
【００５１】
また、図３（ｂ）に示すように、前記同期スイッチ素子Ｑ２のターンオフ時に前記スイッチ素子間電圧Ｖｄｓが変動しないか、或は、図３（ｄ）に示すように、前記同期スイッチ素子Ｑ２のターンオフ時に前記逆電位差Ｖ２によって前記スイッチ素子間電圧Ｖｄｓが前記基準電圧Ｖｔｈ以下となるときには、前記コンパレータ１１１からローレベル信号が出力されて、前記ソフトスイッチ制御部２０へハイレベルの信号が出力される。
【００５２】
前記ソフトスイッチ制御部２０は、前記電圧検出部１０により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフ時に出力側へ電流が流れている、つまり、前記同期スイッチ素子Ｑ２のオフタイミングが早いと判断したときに、前記同期スイッチ素子Ｑ２のオン時間を伸長補正する。
【００５３】
さらに、前記ソフトスイッチ制御部２０は、前記電圧検出部１０により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフ時に出力側へ電流が流出していない、つまり、前記同期スイッチ素子Ｑ２のオフタイミングが遅いと判断されるときに、前記同期スイッチ素子Ｑ２のオン時間を短縮補正する。
【００５４】
具体的には、前記ソフトスイッチ制御部２０は、前記伸長補正を行なうときに、前記同期スイッチ素子Ｑ２のオン時間を現在のオン時間より予め設定された一定時間だけ長くなるように補正し、前記短縮補正を行なうときに、前記同期スイッチ素子Ｑ２のオン時間を現在のオン時間より予め設定された一定時間だけ短くなるように補正する。
【００５５】
前記ソフトスイッチ制御部２０は、出力端子Ｖｏｕｔの電圧をモニタして前記出力電圧調整スイッチ素子Ｑ１をオフし、前記スイッチ素子間電圧Ｖｄｓが零になるタイミングで前記出力電圧調整スイッチ素子Ｑ１をオンする論理演算部でなる出力電圧調整部２０ａと、前記スイッチ素子間電圧Ｖｄｓが出力電圧となるタイミングで前記同期スイッチＱ２をオンし、前記電圧検出部１０により検出された電圧変動に基づいて前記コイル電流ＩＬが零になるタイミングを算出して前記同期スイッチＱ２をオフする論理演算部でなる零電流制御部２０ｂを備えている。
【００５６】
以下に、前記ソフトスイッチ制御部２０による前記同期スイッチ素子Ｑ２のオフタイミング制御を、図５に示すフローチャートに基づいて説明する。
【００５７】
前記ソフトスイッチ制御部２０の制御開始時に、前記同期スイッチ素子Ｑ２のオン時間は予め所定の初期値に設定されている（ＳＡ１）。本実施形態では、前記所定の初期値は１００ｎｓ（ナノ秒）に設定されている。
【００５８】
前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されると（ＳＡ２）、前記ソフトスイッチ制御部２０は予め設定された一定の補正時間だけ前記同期スイッチ素子Ｑ２のオン時間を伸長補正する（ＳＡ３）。
【００５９】
本実施形態では、前記一定の補正時間が２０ｎｓに設定され、初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Ｑ２のオン時間が２０ｎｓ伸長されて１２０ｎｓに補正され、次回に前記電圧検出部１０により同様の検出がなされると、オン時間が１４０ｎｓに補正される。
【００６０】
一方、前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されると（ＳＡ２）、前記ソフトスイッチ制御部２０は予め設定された一定の補正時間だけ前記同期スイッチ素子Ｑ２のオン時間を短縮補正する（ＳＡ４）。
【００６１】
初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されるときに、前記同期スイッチ素子Ｑ２のオン時間が２０ｎｓ短縮されて８０ｎｓに補正され、次回に前記電圧検出部１０により同様の検出がなされると、オン時間が６０ｎｓに補正される。
【００６２】
上述の構成によれば、前記ソフトスイッチ制御部２０により、２０ｎｓ間隔で前記同期スイッチ素子Ｑ２のオン時間が伸長補正または短縮補正されるので、前記オン時間が理想的な零電流スイッチング（Zero Current Switching）となる最適な時間へ近づけることができ、その後は２０ｎｓの単位で伸長、短縮が繰り返され、ほぼ最適なオン時間が保障されるのである。また、予め設定された一定時間の加減のみの処理であることから前記ソフトスイッチ制御部２０の処理負荷も僅かとなる。
【００６３】
以下、前記ソフトスイッチ制御部２０による補正制御の別実施形態を説明する。上述の実施形態では、前記ソフトスイッチ制御部２０により伸長補正または短縮補正が一定の補正時間２０ｎｓ単位で行なわれる構成について説明したが、補正時間は２０ｎｓに固定されるものではなく、具体的な回路構成に基づいて適宜最適な固定値に設定されるものであればよい。また、前記電圧検出部１０により検出された過去の電圧変動履歴に基づいて、前記同期スイッチ素子Ｑ２のオン時間を伸長または短縮する補正時間を異ならせるようにしてもよい。
【００６４】
例えば、図６に示すように、前記零電流制御部２０ｂに、連続して行なわれた伸長補正の回数をカウントして記憶するアップカウンタ２１と、連続して行なわれた短縮補正の回数をカウントして記憶するダウンカウンタ２２と、両カウンタの値に基づいて補正時間を算出して前記同期スイッチＱ２を制御する補正制御部２３を備え、前記補正制御部２３が、予め設定された初期値の補正時間に、前記アップカウンタ２１に記憶された値、またはその値に対応した補正率の何れかを乗じた時間を新たな補正時間として伸長補正を行ない、或は、前記補正時間に、前記ダウンカウンタ２２に記憶された値、またはその値に対応した補正率を乗じた時間を新たな補正時間として短縮補正を行なうように構成することができる。
【００６５】
補正時間の初期値を短い値に設定し、過去の電圧変動履歴を示す各カウンタの値に対応して補正時間が次第に長くなるように前記補正率を設定すれば、理想的な零電流スイッチング（Zero Current Switching）となる最適な時間により速く到達し、その後の変動を小さく抑えることができ、補正時間の初期値を長い値に設定し、各カウンタの値に対応して補正時間が次第に小さくなるように前記補正率を設定すれば、理想的な零電流スイッチング（Zero Current Switching）となる最適な時間に近づくにつれて補正時間が短くなるのでオーバーシュートを回避することができる。
【００６６】
以下に、このような構成を採用した場合の、前記ソフトスイッチ制御部２０による前記同期スイッチ素子Ｑ２のオフタイミング制御を、図７に示すフローチャートに基づいて説明する。
【００６７】
前記ソフトスイッチ制御部２０の制御開始時に、前記同期スイッチ素子Ｑ２のオン時間は予め所定の初期値に設定されている（ＳＢ１）。本実施形態では、前記所定の初期値は１００ｎｓに設定され、前記アップカウンタ２１と前記ダウンカウンタ２２の初期値は０に設定されている。
【００６８】
前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されると（ＳＢ２）、前記ソフトスイッチ制御部２０は、前記アップカウンタ２１を１アップさせて（ＳＢ３）、予め設定された一定の補正時間に前記アップカウンタ２１に記憶された値を乗じた値だけ前記同期スイッチＱ２のオン時間を伸長補正し（ＳＢ４）、前記ダウンカウンタ２２に記憶されている値をリセットする（ＳＢ５）。
【００６９】
前記一定の補正時間が２０ｎｓに設定され、初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Ｑ２のオン時間が２０ｎｓ×１だけ伸長されて１２０ｎｓ（＝１００＋２０×１）に補正され（ＳＢ３）、次回に前記電圧検出部１０により同様の検出がなされると、前記アップカウンタ２１の値が２にカウントアップされているため（ＳＢ３）、２０ｎｓ×２＝４０ｎｓだけ伸長されて１６０ｎｓ（＝１２０＋２０×２）に補正される（ＳＢ４）。
【００７０】
一方、前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されると（ＳＢ２）、前記ダウンカウンタ２２を１増加させて（ＳＢ６）、予め設定された一定の補正時間に前記ダウンカウンタ２２に記憶された値を乗じた値だけ前記同期スイッチＱ２のオン時間を短縮補正し（ＳＢ７）、前記アップウンタ２１に記憶されている値をリセットする（ＳＢ８）。
【００７１】
初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されるときに、前記同期スイッチ素子Ｑ２のオン時間が２０ｎｓ×１だけ短縮されて８０ｎｓ（＝１００−２０×１）に補正され（ＳＢ７）、次回に前記電圧検出部１０により同様の検出がなされると、前記ダウンカウンタ２２の値が２にカウントアップされているため（ＳＢ６）、２０ｎｓ×２＝４０ｎｓだけ短縮されて４０ｎｓ（＝８０−２０×２）に補正される（ＳＢ７）。
【００７２】
上述の構成によれば、電圧変動履歴に基づいて伸長補正量または短縮補正量が変化するので、例えば、前記ソフトスイッチ制御部２０により連続して伸長補正または短縮補正が行なわれる場合に、補正量が次第に増加され、前記オン時間を最適な時間へより早く近づけることができる。
【００７３】
上述の実施形態では、前記ソフトスイッチ制御部２０により、伸長補正または短縮補正の補正時間が、過去の電圧変動履歴を記憶する前記アップカウンタまたは前記ダウンカウンタの値に基づいて、所定の演算式で算出される場合を説明したが、前記ソフトスイッチ制御部２０に、前記アップカウンタまたは前記ダウンカウンタの値に対応して伸長補正時間または短縮補正時間が設定された補正量マップデータを備え、前記ソフトスイッチ制御部２０が、当該補正量マップデータに基づいて前記同期スイッチ素子Ｑ２のオン時間を伸長補正または短縮補正するように構成してもよい。
【００７４】
以下に一例を説明する。図８に示すように、前記零電流制御部２０ｂに、前記同期スイッチ素子Ｑ２のオン時間を短縮補正する際の補正時間を定める補正量マップデータ２５が記憶されたメモリと、補正量マップデータ２５から対象となる補正時間を特定するマップダウンカウンタ２４と、マップダウンカウンタ２４の値に対応した短縮補正時間を補正量マップデータ２５から求めて短縮補正を行なうとともに、予め設定された一定の補正時間で伸長時間を補正する補正制御部２６を備えて構成することができる。
【００７５】
以下に、このような構成を採用した場合の、前記ソフトスイッチ制御部２０による前記同期スイッチ素子Ｑ２のオフタイミング制御を、図９に示すフローチャートに基づいて説明する。
【００７６】
前記ソフトスイッチ制御部２０の制御開始時に、前記同期スイッチ素子Ｑ２のオン時間は予め所定の初期値に設定されている（ＳＣ１）。本実施形態では、前記所定の初期値が１００ｎｓに設定され、前記マップダウンカウンタ２４の初期値が１に設定され、その最大値が３に制限されている。また、図９に示すように、補正量マップデータ２５は前記マップダウンカウンタ２４の値が増加するに連れて短くなるように設定されている。
【００７７】
前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されると（ＳＣ２）、前記ソフトスイッチ制御部２０は、予め設定された一定時間だけ前記同期スイッチ素子Ｑ２のオン時間を伸長補正する（ＳＣ３）。
【００７８】
本実施形態では、伸長補正時間が２０ｎｓに設定され、初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されるときに、前記同期スイッチ素子Ｑ２のオン時間が２０ｎｓだけ伸長されて１２０ｎｓ（＝１００＋２０）に補正され、次回に前記電圧検出部１０により同様の検出がなされると、１４０ｎｓ（＝１２０＋２０）に補正される。
【００７９】
一方、前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されると（ＳＣ２）、前記ソフトスイッチ制御部２０は、前記マップダウンカウンタ２４のカウント値に対応する短縮補正時間を、図１０に示す補正量マップデータ２５から選択して前記同期スイッチ素子Ｑ２のオン時間を短縮補正して（ＳＣ４）、前記マップダウンカウンタ２４を１アップする（ＳＣ５）。
【００８０】
ステップＳＣ４で実行した短縮補正の結果、前記同期スイッチ素子Ｑ２のオフ時に、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていると検出されると（ＳＣ６）、過補正を修正すべくステップＳＣ３の伸長補正処理を実行してステップＳＣ２に戻る。
【００８１】
ステップＳＣ６で、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されると、前記マップダウンカウンタ２４を二つ減算して（ＳＣ７）、ステップＳＣ４に戻る。
【００８２】
つまり、初回に前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側へ電流が流れていないと検出されるときに、図１０に示す前記マップダウンカウンタ２４の値１に対応して前記同期スイッチ素子Ｑ２のオン時間が２００ｎｓ短縮補正され、二回目に同様の検出がなされると、前記マップダウンカウンタ２４の値２に対応して前記同期スイッチ素子Ｑ２のオン時間が１００ｎｓ短縮補正され、三回目以降に同様の検出がなされると、前記マップダウンカウンタ２４の値３に対応して前記同期スイッチ素子Ｑ２のオン時間が５０ｎｓ短縮補正される。
【００８３】
本実施形態では、前記マップダウンカウンタ２４の値が１または２の時に、夫々２００ｎｓ，１００ｎｓと大幅に短縮補正されるため、連続して短縮補正されることは無いものと想定されている。
【００８４】
そして、前記マップダウンカウンタ２４の値が３のときに、連続して短縮補正する必要が生じると、ステップＳＣ７で前記マップダウンカウンタ２４の値が二つ減算される結果、前記マップダウンカウンタ２４の値１に対応して前記同期スイッチ素子Ｑ２のオン時間が２００ｎｓ短縮補正される。
【００８５】
前記同期スイッチ素子Ｑ２のオン時間に対する制御特性を、図１１に示すタイミングチャートに基づいて説明する。
【００８６】
初期には、ステップＳＣ３の伸長補正処理が繰り返され、この期間ＴＢ１では前記同期スイッチ素子Ｑ２のオン時間が次第に増加する。その後、時刻ＴＢ２で、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ２４のカウント値１に対応して、その直前の前記同期スイッチ素子Ｑ２のオン時間から２００ｎｓ減算されたオン時間に短縮補正される。
【００８７】
その結果、再び、ステップＳＣ３の伸長補正処理が繰り返され、この期間ＴＢ３では前記同期スイッチ素子Ｑ２のオン時間が次第に増加する。その後、時刻ＴＢ４で、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ２４のカウント値２に対応して、その直前の前記同期スイッチ素子Ｑ２のオン時間から１００ｎｓ減算されたオン時間に短縮補正される。
【００８８】
その結果、再び、ステップＳＣ３の伸長補正処理が繰り返され、この期間では前記同期スイッチ素子Ｑ２のオン時間が次第に増加する。時刻ＴＢ５で、前記電圧検出部１０により前記同期スイッチ素子Ｑ２に入力側から出力側への電流が流れていないと検出されると、前記マップダウンカウンタ２４のカウント値３に対応して、その直前の前記同期スイッチ素子Ｑ２のオン時間から５０ｎｓ減算されたオン時間に短縮補正される。
【００８９】
その後、２０ｎｓの伸長補正時間での伸長補正処理と、５０ｎｓの短縮補正時間での短縮補正処理が繰り返され、時刻ＴＢ６のように短縮補正処理が連続するときには、その直前の前記同期スイッチ素子Ｑ２のオン時間から２００ｎｓ減算されたオン時間に短縮補正される。尚、上述したステップＳＣ７で前記マップダウンカウンタ２４の減算値を２から１に変更すると、短縮補正時間を１００ｎｓに設定することができる。
【００９０】
つまり、前記同期スイッチ素子Ｑ２のオン時間が、補正量マップデータ２５に従って、初期には大幅に短縮補正され、次第に小幅に短縮補正されるので、零電流スイッチングとなる最適な時間へ近づくに連れて補正による変動が小さくなるのである。そして、何らかの要因によって、最適な時間からのズレが大きくなるときに短縮補正量が大きくなる。
【００９１】
尚、本発明は、前記マップダウンカウンタ２４の上限値が３に限定されるものではなく、さらに大きな値を上限値としてカウント可能に構成し、その上限値に対応して前記補正量マップデータ２５を設定することも可能であり、前記補正量マップデータ２５の設定値も上述の値に限定されるものではない。
【００９２】
上述の実施形態では、前記同期スイッチ素子Ｑ２のオン時間を短縮補正するときに補正量マップデータを用いるものを説明したが、伸長補正するときに補正量マップデータを用いるものでもよく、短縮補正及び伸長補正の双方で補正量マップデータを用いるものでもよい。
【００９３】
制御の初期のマップカウンタの値が小さいときに短縮補正時間または伸長補正時間が長く、マップカウンタの値が大きくなるに連れて短縮補正時間または伸長補正時間が次第に短くなるように補正量マップデータの値を設定することにより、零電流スイッチングに速く近づけて、その後の変動によるスイッチング損失を低減させることができる。
【００９４】
前記ソフトスイッチ制御部２０による上述した三態様の補正制御（一定補正時間、電圧変動履歴に基づく可変補正時間、補正量マップデータに基づく可変補正時間）を、適宜組合せてもよい。例えば、電圧変動履歴に基づく可変補正時間で前記伸長補正が行なわれ、補正量マップデータに基づく可変補正時間で前記短縮補正が行なわれるものであってもよい。
【００９５】
上述の実施形態では、前記出力電圧調整スイッチ素子Ｑ１と前記同期スイッチ素子Ｑ２がｎチャネルＭＯＳ−ＦＥＴで構成されるものを説明したが、両スイッチ素子Ｑ１，Ｑ２がバイポーラトランジスタで構成されるものであってもよい。この場合には、バイポーラトランジスタのコレクタ端子とエミッタ端子間に別途フライホイールダイオードを設ける必要がある。
【００９６】
上述の実施形態では、前記電圧検出部１０に備えた論理回路１２２がＮＡＮＤ回路１２２Ａで構成されたものを説明したが、前記同期スイッチ素子Ｑ２のオンからオフへの切替時のスイッチ素子間電圧Ｖｄｓの誤検出を回避するべく、遅延回路１２１からの出力信号に基づいて比較回路１１からの出力信号を通過させるゲート機能を備えるものであれば、ＮＡＮＤ回路に限るものではなく、ＮＯＲ回路等の同様の機能を実現できる任意のゲート回路で構成することができる。
【００９７】
また、前記ソフトスイッチ制御部２０に、前記同期スイッチ素子Ｑ２のオン時刻から所定時間経過した時刻から、前記同期スイッチ素子Ｑ２のオフ時刻から所定時間経過した時刻までの間に、前記比較回路１１の出力信号を検出するソフトウェアフィルタを備えてもよい。この場合には、ハードウェア回路で実現される前記マスク回路１２が不要になる。
【００９８】
上述の実施形態では、前記比較回路１１に、両スイッチ素子Ｑ１，Ｑ２の接続点から前記コンパレータ１１１の非反転入力端子への経路に直流成分遮断用のカップリングコンデンサＣ３を設けた構成を説明したが、図１２に示すように、カップリングコンデンサＣ３を介さずに、両スイッチ素子Ｑ１，Ｑ２の接続点と前記コンパレータ１１１の非反転入力端子とを直接接続するように構成してもよい。
【００９９】
この場合には、前記定電圧源１１０を構成するダイオードＤ３のカソードが、前記同期スイッチ素子Ｑ２のドレイン端子に接続される。
【０１００】
上述の実施形態では、前記定電圧源１１０が定電流源１１２とダイオードＤ３で構成されたものを説明したが、前記定電圧源１１０はこのような回路構成に限るものではなく、図１３に示すように、ツェナーダイオードを用いて基準電圧Ｖｔｈを生成する定電圧回路１１３や、演算増幅器を用いて基準電圧Ｖｔｈを生成する公知の定電圧回路１１３で構成することも可能である。
【０１０１】
上述の実施形態では、ソフトスイッチ制御部２０に備えた補正量マップデータが予め固定値で設定されているものを説明したが、前記補正量マップデータが前記両スイッチ素子Ｑ１，Ｑ２の接続点に接続された昇圧コイルのインダクタンス値に基づいて可変に設定されるように構成することにより、任意のインダクタンス値を有するコイルに対応可能な汎用的なスイッチングレギュレータを構成することができる。
【０１０２】
さらに、前記ソフトスイッチ制御部２０に、使用される可能性のある複数の昇圧コイルのインダクタンス値に対応して、複数組の補正量マップデータを備え、前記ソフトウェアスイッチ制御部２０により自動検出または前記ソフトウェアスイッチ制御部２０に設定入力されたインダクタンス値に基づいて、複数組の補正量マップデータから適合した補正量マップデータを採用するように構成してもよい。
【０１０３】
上述の実施形態では、同期スイッチ素子のオン時間の初期値が予め固定値に設定されるものを説明したが、当該初期値が昇圧コイルのインダクタンス値に基づいて可変に設定されるように構成してもよい。
【０１０４】
さらに、前記ソフトスイッチ制御部２０に、使用される可能性のある複数の昇圧コイルのインダクタンス値に対応して、記憶部に複数の初期値を記憶して、前記ソフトウェアスイッチ制御部２０により自動検出または前記ソフトウェアスイッチ制御部２０に設定入力されたインダクタンス値に基づいて、複数の初期値から適合した初期値を採用するように構成してもよい。
【０１０５】
上述の実施形態では、前記同期スイッチ素子Ｑ２がオフされた瞬間に入力側から出力側に流れる電流の有無を、前記寄生ダイオードＤ２により発生する電位差Ｖ１に基づいて検出する電圧検出部１０を備え、前記ソフトウェアスイッチ制御部２０により、前記同期スイッチ素子Ｑ２のオフタイミングが制御されるものを説明したが、前記同期スイッチ素子Ｑ２がオフされた瞬間に出力側から入力側に流れる電流の有無を、前記同期スイッチＱ２のオン抵抗により生じる逆電位差Ｖ２に基づいて検出する電圧検出部１０を備え、前記ソフトウェアスイッチ制御部２０により、前記同期スイッチ素子Ｑ２のオフタイミングが制御されるように構成してもよい。
【０１０６】
この場合には、図１４に示すように、電圧検出部１０に組み込まれる比較回路１１を、同期スイッチ素子Ｑ２のソース端子が非反転入力端子に接続され、ドレイン端子が反転入力端子に接続されたコンパレータ１１４で構成すればよい。
【０１０７】
つまり、前記電圧検出部１０により、前記同期スイッチ素子Ｑ２をオフするタイミングが零電流スイッチングより遅いか否かが検出されるのである。
【０１０８】
そして、前記ソフトスイッチ制御部２０は、このような電圧検出部１１により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフ時に出力側から入力側へ電流が流入していると判断するときには、前記同期スイッチ素子Ｑ２のオン時間が短くなるように補正し、入力側へ電流が流入していないと判断するときには、前記同期スイッチ素子Ｑ２のオン時間が長くなるように補正するのである。このような補正プロセスは、上述した図５、図７、図９の夫々に示したフローチャートと同様の考え方で実現することができる。
【０１０９】
上述した実施形態では、昇圧型のハーフブリッジ型のスイッチングレギュレータについて説明したが、本発明は降圧型のハーフブリッジ型のスイッチングレギュレータにも適用することができる。
【０１１０】
例えば、図１５に示すように、出力電圧を調整する出力電圧調整スイッチ素子Ｑ１と、前記出力電圧調整スイッチ素子Ｑ１と直列接続され、前記出力電圧調整スイッチ素子Ｑ１のオフ時に相補的にオン動作する同期スイッチ素子Ｑ２と、前記同期スイッチ素子Ｑ２のターンオフ時における両スイッチ素子の接続点の電圧を検出する電圧検出部１０と、前記電圧検出部１０により検出された電圧変動に基づいて、前記同期スイッチ素子Ｑ２のターンオフのタイミングを調整するソフトスイッチ制御部２０を備えて降圧型のハーフブリッジ型のスイッチングレギュレータを構成することができる。
【０１１１】
詳述すると、出力電圧調整スイッチ素子Ｑ１のソース端子が入力電圧端子ＩＮと接続され、ドレイン端子が降圧コイルＬ２を間に挟んで出力電圧端子ＯＵＴと接続されている。また、同期スイッチ素子Ｑ２のドレイン端子が前記降圧コイルＬ２を間に挟んで出力電圧端子ＯＵＴと接続され、ソース端子が接地されている。つまり、両スイッチ素子Ｑ１，Ｑ２が入力端子ＩＮとグランド間に直列に接続されている。
【０１１２】
図１６に示すように、本発明によるハーフブリッジ型のスイッチングレギュレータを、当該スイッチングレギュレータ３００Ａから給電される機器の負荷２００に対する給電を制御するマイクロコンピュータを備えた制御部４００に組み込むことにより、制御ユニットとしての電子機器１００を構成することができる。
【０１１３】
制御部４００は、低圧（例えば、ＤＣ５Ｖ）のスイッチングレギュレータ３００Ｂと、前記スイッチングレギュレータ３００Ｂから給電されるマイクロコンピュータ及び前記負荷２００に給電するＭＯＳ−ＦＥＴ６００等の周辺回路を備えて構成され、例えば負荷２００に直列接続された抵抗Ｒに流れる電流を検出することによって前記負荷２００に流れる電流または電圧を前記ＭＯＳ−ＦＥＴ６００を制御するものである。尚、図中、符号５００は、本発明によるハーフブリッジ型のスイッチングレギュレータ３００Ａ及び低圧のスイッチングレギュレータ３００Ｂに給電するバッテリである。
【０１１４】
前記負荷２００が車載エアーコンディショナのマグネットクラッチである場合には、電子機器１００がエアーコンディショナに対する車載電子制御ユニットとなり、前記負荷２００がパワーステアリングの動力源となるモータであれば、電子機器１００がモータを制御するパワーステアリングに対する車載電子制御ユニットとなる。
【０１１５】
上述したソフトスイッチ制御部を含むスイッチングレギュレータの具体的な構成は、実施形態で示した構成に限るものではなく、本発明の作用効果を奏する範囲において、適宜変更して設計することができる。また、上述したソフトスイッチ制御部による補正制御の各態様も、本発明の作用効果を奏する範囲において、適宜組み合わせて構成することができる。
【図面の簡単な説明】
【０１１６】
【図１】（ａ）は従来の昇圧型のスイッチングレギュレータを示す回路図、（ｂ）は昇圧型のスイッチングレギュレータの零電流スイッチングの基本動作を示すタイミングチャート
【図２】同期スイッチ素子をオフするタイミングが零電流スイッチングより早いか否かを検出する電圧検出部を備えた昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図
【図３】（ａ）は同期スイッチに対する零電流スイッチングの一周期の基本動作を示すスイッチ素子間電圧Ｖｄｓの電圧変動説明図、（ｂ）は理想的な零電流スイッチング時のスイッチ素子間電圧Ｖｄｓの要部の電圧変動説明図、（ｃ）は理想的な零電流スイッチングより早くオフされたときのスイッチ素子間電圧Ｖｄｓの要部の電圧変動説明図、（ｄ）は理想的な零電流スイッチングより遅くオフされたときのスイッチ素子間電圧Ｖｄｓの要部の電圧変動説明図
【図４】同期スイッチ素子のターンオン及びターンオフ時のスイッチ素子間電圧Ｖｄｓに現れる電位差を説明する示す要部の電圧変動説明図
【図５】図２に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャート
【図６】昇圧型のハーフブリッジ型のスイッチングレギュレータの別実施形態を示す回路図
【図７】図６に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャート
【図８】昇圧型のハーフブリッジ型のスイッチングレギュレータの別実施形態を示す回路図
【図９】図８に示すソフトスイッチ制御部による零電流スイッチングの制御フローチャート
【図１０】補正量マップデータの説明図
【図１１】図８に示すソフトスイッチ制御部により制御される同期スイッチのオン時間の変動を示す説明図
【図１２】別実施形態を示し、図２に示す回路図からカップリングコンデンサを除去したときの昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図
【図１３】定電圧源の別実施形態を示す昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図
【図１４】同期スイッチ素子をオフするタイミングが零電流スイッチングより遅いか否かを検出する電圧検出部を備えた昇圧型のハーフブリッジ型のスイッチングレギュレータの回路図
【図１５】別実施形態を示し、降圧型のハーフブリッジ型のスイッチングレギュレータの回路図
【図１６】ハーフブリッジ型のスイッチングレギュレータが搭載された電子機器の説明図
【符号の説明】
【０１１７】
１０：電圧検出部
１１：比較回路
１２：マスク回路
２０：ソフトスイッチ制御部
２０ａ：出力電圧調整部
２０ｂ：零電流制御部
２１：アップカウンタ
２２：ダウンカウンタ
２３：補正制御部
２４：マップダウンカウンタ
２５：補正量マップデータ（記憶部）
１１２：定電流源
３００：スイッチングレギュレータ
４００：制御部
７００：電子機器
Ｃ３：カップリングコンデンサ
Ｄ１，Ｄ２：寄生ダイオード
Ｄ３：基準電圧生成用のダイオード
Ｌ１：昇圧コイル
Ｑ１：出力電圧調整スイッチ素子
Ｑ２：同期スイッチ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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