(57)【要約】【課題】半導体メモリ装置において、ＥＣＣで訂正可能な不良の幅を増大させることを課題とする。【解決手段】半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のＥＣＣグループを形成し、前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納される半導体メモリ装置を提供する。【選択図】図３
2008234816.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むＥＣＣグループを複数含み、
前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置。
【請求項２】
前記同じＥＣＣグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記分散したメモリセルが、
それぞれのメモリセルが属するビットラインが互いに隣接しないよう配列されることを意味することを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項４】
前記分散したメモリセルが、
互いに異なるサブワードラインドライバブロックに属するメモリセルを意味することを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項５】
前記分散したメモリセルが、
互いに異なるワードラインに属するメモリセルを意味することを特徴とする請求項１又は請求項２に記載の半導体メモリ装置。
【請求項６】
前記ＥＣＣグループが、
８個の前記データと４個の前記パリティデータとを含むことを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、
該メモリセルのデータを入出力する複数のセンスアンプ及びドライバと
を備え、
前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のＥＣＣグループを形成し、
前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納されること
を特徴とする半導体メモリ装置。
【請求項８】
前記同じＥＣＣグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散した前記メモリセルに格納されることを特徴とする請求項７に記載の半導体メモリ装置。
【請求項９】
前記互いに隣接しない分散した前記メモリセルに格納されることが、
該メモリセルが属するビットラインが互いに隣接しないよう分散して格納されることを意味することを特徴とする請求項７又は請求項８に記載の半導体メモリ装置。
【請求項１０】
前記互いに隣接しない分散した前記メモリセルに格納されることが、
前記互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味することを特徴とする請求項７又は請求項８に記載の半導体メモリ装置。
【請求項１１】
前記互いに隣接しない分散した前記メモリセルに格納されることが、
前記互いに異なるワードラインに属するメモリセルに格納されることを意味することを特徴とする請求項７又は請求項８に記載の半導体メモリ装置。
【請求項１２】
前記ＥＣＣグループが、
８個の前記データと４個の前記パリティデータとを含むことを特徴とする請求項７に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、より詳しくは、エラー訂正コード（Ｅｒｒｏｒ  Ｃｏｒｒｅｃｔｉｏｎ  ｃｏｄｅ；以下、ＥＣＣとする）が適用され、自主的にエラーを訂正することができる半導体メモリ装置に関する。
【背景技術】
【０００２】
従来の半導体メモリ装置は、自己回復力がないため、不良発生時、リペアによって不具合を解消しなければならなかった。
【０００３】
しかし、このような制限を克服するために、半導体メモリ装置のチップ上にＥＣＣを適用して不良を解決しようという試みがなされている。
【０００４】
図１は、従来のＥＣＣが適用されたメモリ装置のバスライン（ＢＵＳ  Ｌｉｎｅ）の配置を示す図である。
【０００５】
同図に示すように、ＧＩＯ０〜ＧＩＯ７に割り当てられた８個のデータとＰＡ０〜ＰＡ３に割り当てられた４個のパリティデータとを１つに組み合わせてＥＣＣグループ０ＥＣＣＧＲＯＵＰ＿０を形成し、ＧＩＯ８〜ＧＩＯ１５に割り当てられた８個のデータとＰＡ４〜ＰＡ７に割り当てられた４個のパリティデータとを１つに組み合わせてＥＣＣグループ１ＥＣＣＧＲＯＵＰ＿１を形成している。
【０００６】
メモリ装置は、ＥＣＣグループ別に組み合わせてエラー訂正動作を行う。図示のメモリ装置の場合、更に割り当てられた４個のパリティデータＰＡを用いて、８個のデータＧＩＯのエラーを検出して回復する。即ち、１２ビットを１つのＥＣＣグループとして組み合わせられてエラーを訂正する。
【０００７】
各ＥＣＣグループ別にエラーを回復する能力には限界があり、同図に示すように、１２ビットを１つのＥＣＣグループとして組み合わせられた場合は、ＥＣＣグループ内の１２ビットのうち１ビットのエラーまでの回復が可能である。したがって、１つのＥＣＣグループ内で２ビットのエラーが発生すると、ＥＣＣは自主的にエラーを回復することができず、カラムリペア（ｃｏｌｕｍｎ  ｒｅｐａｉｒ）又はブロック全体のローリペア（ｒｏｗ  ｒｅｐａｉｒ）などによってエラーを解決しなければならない。
【０００８】
参考として、図面符号について説明すると、ＢＬＳＡはビットラインセンスアンプ、ＳＷＤはサブワードラインドライバブロック、ＣＥＬＬ  ＢＬＫはメモリセルが集まっているセルブロック、Ｘ−ＤＥＣはＸデコーダ、ＷＬはワードライン、Ｙ−ＤＥＣはＹデコーダ、ＩＯＳＡは入出力センスアンプ、ＷＴＤＲＶは書き込みドライバを示し、何れも従来において広く知られている部分に該当するため、これについての詳細な説明は省略する。
【０００９】
図２は、ＥＣＣでは訂正できないエラーの態様を示す図である。
【００１０】
同図には、負ビットライン２ＢＬ２Ｂと正ビットライン３ＢＬ３とが工程不良によってショートした場合を示している。図１のようにＥＣＣグループが配置された場合、図２に示すようなビットラインのショートが発生すると、同じＥＣＣグループ内で２ビットのエラーが発生する。したがって、ビットラインのショートによって、ＥＣＣで回復できるエラー訂正の範囲を既に超えてしまう。
【００１１】
即ち、このような場合は、ＥＣＣではエラー訂正ができず、前述したようにリペアによってエラーを解決しなければならない問題がある。
【００１２】
同様に、サブワードラインのコンタクト不良が発生する場合も同じＥＣＣグループ内で２ビット以上のエラーが発生するため、ＥＣＣではエラーを訂正することができない問題がある。
【００１３】
従来技術としては、特許文献１、特許文献２のようなものがなされている。
【特許文献１】特開平１１−２５０６９５
【特許文献２】特開平１１−３１２３９６
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであって、その目的は、半導体メモリ装置において、ＥＣＣで訂正可能な不具合の範囲を増大させることにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明は、半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むＥＣＣグループを複数含み、前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散したメモリセルに格納される半導体メモリ装置を提供する。
【００１６】
また、本発明は、半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のＥＣＣグループを形成し、前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納される半導体メモリ装置を提供する。
【００１７】
好ましくは、前記同じＥＣＣグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とすることができる。
【００１８】
データ又はデータとパリティデータとが隣接しない分散したメモリセルに格納されることは、メモリセルの属するビットラインが互いに隣接しないよう分散して格納されることを意味する。
【００１９】
また、互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味する。
【００２０】
更に、互いに異なるワードラインに属するメモリセルに格納されることを意味する。
【００２１】
具体的には、以下のような発明を提供する。
【００２２】
第一発明では、半導体メモリ装置において読み出し・書き込みが行われるデータと該データのエラーを訂正するパリティデータとを含むＥＣＣグループを複数含み、前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
【００２３】
第二発明では、第一発明を基本とし、さらに、前記同じＥＣＣグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散したメモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
【００２４】
第三発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、それぞれのメモリセルが属するビットラインが互いに隣接しないよう配列されることを意味することを特徴とする半導体メモリ装置を提供する。
【００２５】
第四発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、互いに異なるサブワードラインドライバブロックに属するメモリセルを意味することを特徴とする半導体メモリ装置を提供する。
【００２６】
第五発明では、第一発明または第二発明を基本とし、さらに、前記分散したメモリセルが、互いに異なるワードラインに属するメモリセルを意味することを特徴とする半導体メモリ装置を提供する。
【００２７】
第六発明では、第一発明を基本とし、さらに、前記ＥＣＣグループが、８個の前記データと４個の前記パリティデータとを含むことを特徴とする半導体メモリ装置を提供する。
【００２８】
第七発明では、半導体メモリ装置において読み出し・書き込みが行われる複数のデータと該データのエラーを訂正する複数のパリティデータとを格納する複数のメモリセルと、該メモリセルのデータを入出力する複数のセンスアンプ及びドライバとを備え、前記データと前記パリティデータとは、それぞれ複数個ずつ対をなしてエラーを訂正する複数のＥＣＣグループを形成し、前記複数のＥＣＣグループのうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データが互いに隣接しない分散した前記メモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
【００２９】
第八発明では、第七発明を基本とし、さらに、前記同じＥＣＣグループ内の前記データだけでなく、前記パリティデータも互いに隣接しない分散した前記メモリセルに格納されることを特徴とする半導体メモリ装置を提供する。
【００３０】
第九発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、該メモリセルが属するビットラインが互いに隣接しないよう分散して格納されることを意味することを特徴とする半導体メモリ装置を提供する。
【００３１】
第十発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、前記互いに異なるサブワードラインドライバブロックに属するメモリセルに格納されることを意味することを特徴とする半導体メモリ装置を提供する。
【００３２】
第十一発明では、第七発明または第八発明を基本とし、さらに、前記互いに隣接しない分散した前記メモリセルに格納されることが、前記互いに異なるワードラインに属するメモリセルに格納されることを意味することを特徴とする半導体メモリ装置を提供する。
【００３３】
第十二発明では、第七発明を基本とし、さらに、前記ＥＣＣグループが、８個の前記データと４個の前記パリティデータとを含むことを特徴とする半導体メモリ装置を提供する。
【発明の効果】
【００３４】
本発明の半導体メモリ装置により、ＥＣＣで訂正可能な不具合の範囲を増大させることが可能となる。
【発明を実施するための最良の形態】
【００３５】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００３６】
図３は、本発明が適用された１６個のＩ／Ｏを用いるメモリ装置の一実施形態を示す図である。
【００３７】
同図に示すように、本発明に係る半導体メモリ装置は、半導体メモリ装置において読み出し・書き込みが行われるデータ（同図のＧＩＯに割り当てられるデータ）と該データのエラーを訂正するパリティデータ（同図のＰＡに割り当てられるデータ）とを含むＥＣＣグループＥＣＣＧＲＯＵＰ＿０，ＥＣＣＧＲＯＵＰ＿１を複数備え、前記複数のＥＣＣグループＥＣＣＧＲＯＵＰ＿０，ＥＣＣＧＲＯＵＰ＿１のうち少なくとも１つ以上は、同じＥＣＣグループ内の前記データ（ＧＩＯに割り当てられたデータ）が互いに隣接しない分散したメモリセルに格納されることを特徴とする。
【００３８】
好ましくは、同図に示すように、パリティデータＰＡも互いに隣接しない分散したメモリセルに格納されることを特徴とする。
【００３９】
同図のＥＣＣグループ０ＥＣＣＧＲＯＵＰ＿０をみると、ＧＩＯ０に割り当てられたデータのすぐ隣りのデータは、ＥＣＣグループ０ＥＣＣＧＲＯＵＰ＿０ではなく、ＥＣＣグループ１ＥＣＣＧＲＯＵＰ＿１に割り当てられている。即ち、ＥＣＣグループ０ＥＣＣＧＲＯＵＰ＿０に属するデータＧＩＯ０〜ＧＩＯ７及びパリティデータＰＡ０〜ＰＡ３は、何れも隣接しないよう配列される。同様に、ＥＣＣグループ１ＥＣＣＧＲＯＵＰ＿１に属するデータＧＩＯ８〜ＧＩＯ１５及びパリティデータＰＡ４〜ＰＡ７も何れも隣接しないよう配列される。
【００４０】
このように、データＧＩＯ及びパリティデータＰＡを分散配置すると、前記図２に示したように、ビットラインのショートなどの不良が発生しても、ビットラインのショートによる２ビットのエラーは、ＥＣＣグループ０及びＥＣＣグループ１に１ビットずつ分散して割り当てられる。即ち、従来は、１つのＥＣＣグループ内で２ビットのエラーが発生して、エラーを訂正することができなかったが、本発明のようにＥＣＣグループを組み合わせれば、２つのＥＣＣグループにエラーが１ビットずつ分散するため、ＥＣＣが自主的にエラーを訂正することができ、リペアが不要になるという長所が生まれる。
【００４１】
本発明の核心思想は、半導体メモリ装置で発生するエラー（不良）をそれぞれ異なるＥＣＣグループに分散することである。したがって、半導体メモリ装置の特定部において、ＥＣＣグループの解決できるエラーよりも多くのエラーが発生しても、エラーが互いに異なるＥＣＣグループに分散して、ＥＣＣが自主的にエラーを訂正することができる。
【００４２】
全てのＥＣＣグループのデータＧＩＯ及びパリティデータＰＡを図示のように分散配置すれば、最も多く発生した場合のエラーについて対処することができる。しかし、設計によっては、複数のＥＣＣグループのうち特定のＥＣＣグループのデータＧＩＯ及びパリティデータＰＡを分散配置するか、又は、パリティデータＰＡは、従来どおり配置し、データＧＩＯのみ分散配置することもできる。
【００４３】
図４は、本発明が適用された３２個のＩ／Ｏを用いるメモリ装置の一実施形態を示す図である。
【００４４】
同図には、３２個のＩ／Ｏを用いて４個のＥＣＣグループＥＣＣＧＲＯＵＰ＿０，ＥＣＣＧＲＯＵＰ＿１，ＥＣＣＧＲＯＵＰ＿２，ＥＣＣＧＲＯＵＰ＿３を形成している場合を示しているが、ＥＣＣグループを形成する合計１２ビットのデータのうち半分だけを示したものである（６ビットのみ示す）。同図に示すように、３２個のＩ／Ｏを用いる場合は、図３に示した１６個のＩ／Ｏを用いる場合よりもＥＣＣグループを更に分散配置することができる。
【００４５】
即ち、図４の場合は、同じＥＣＣグループに属するデータＧＩＯ及びパリティデータＰＡがビットライン上で隣接しないよう配置されることはもちろん、同じＥＣＣグループＥＣＣＧＲＯＵＰ＿０，ＥＣＣＧＲＯＵＰ＿１，ＥＣＣＧＲＯＵＰ＿２，ＥＣＣＧＲＯＵＰ＿３に属するデータＧＩＯ及びパリティデータＰＡが同じサブワードラインドライバブロックＳＷＤに割り当てられることもない。したがって、サブワードラインコンタクトの不良などによるエラーが発生してもＥＣＣグループ内で自主的に解決することができる。
【００４６】
同図に示すように、１つのブロックとして組み合わせられた入出力センスアンプブロックＩＯＳＡ×４と書き込みドライバブロックＷＴＤＲＶ×４とに割り当てられたデータＧＩＯ及びパリティデータＰＡも全て異なるＥＣＣグループに割り当てられたことが確認できる。例えば、同図の最左側の入出力センスアンプブロックＩＯＳＡ×４と書き込みドライバブロックＷＴＤＲＶ×４とによって入出力されるデータは、ＥＣＣグループ０ＥＣＣＧＲＯＵＰ＿０、ＥＣＣグループ１ＥＣＣＧＲＯＵＰ＿１、ＥＣＣグループ２ＥＣＣＧＲＯＵＰ＿２、ＥＣＣグループ３ＥＣＣＧＲＯＵＰ＿３にそれぞれ分散配置される。このような場合は、入出力センスアンプブロックＩＯＳＡ×４又は書き込みドライバブロックＷＴＤＲＶ×４などに不良が発生してもＥＣＣの自己回復力は、従来よりも一層向上できる。
【００４７】
このように、同じＥＣＣグループに属するデータＧＩＯとパリティデータＰＡとを分散配置する方法は様々であり、同じＥＣＣグループに属するデータＧＩＯとパリティデータＰＡとを互いに異なるワードラインに割り当てられるように配置すれば、ワードラインのコンタクト不良もＥＣＣが自主的に回復させることができる。
【００４８】
以上、本発明の技術思想であるＥＣＣグループ内のデータ及びパリティデータの分散配置について説明した。以下では、ＥＣＣグループにおけるエラー訂正の過程について説明する。ＥＣＣグループで行われるエラーの訂正方法は様々であり、以下の図面では一例として、そのうち何れか１つを示す。ＥＣＣグループがいかなる方法でエラー訂正動作を行っても、上述した分散配置によってＥＣＣグループのエラー訂正力は向上できる。
【００４９】
図５Ａ及び図５Ｂは、ＥＣＣグループが行う符号化過程及び復号化過程を示すフローチャートである。
【００５０】
同フローチャートには、データ８ビット及びパリティデータ４ビットの合計１２ビットが１つのＥＣＣグループを形成し、符号化（図５Ａ）及び復号化（図５Ｂ）する過程を示している。
【００５１】
符号化過程は、データＩＯ０〜ＩＯ７を用いてパリティデータＰＡ０〜ＰＡ３を生成する過程であって、このような過程をハミング符号化（Ｈａｍｍｉｎｇ  Ｅｎｃｏｄｉｎｇ）という。図５Ａは、パリティデータＰＡ０〜ＰＡ３がデータＩＯ０〜ＩＯ７のＸＯＲ演算によって生成され、それぞれのパリティデータＰＡ０〜ＰＡ３がどのようなＸＯＲ演算によって生成されるのかを示している。
【００５２】
復号化過程は、生成されたパリティデータＰＡ０〜ＰＡ３を用いてデータＤ０〜Ｄ７のエラーを訂正する過程である。まず、シンドローム合成（Ｓｙｎｄｒｏｍｅ  Ｃｏｍｐｏｓｉｔｉｏｎ）という過程によってシンドロームデータＳ０〜Ｓ３を生成する。それぞれのシンドロームデータＳ０〜Ｓ３は、図５Ｂに示すように、データＤ０〜Ｄ７とパリティデータＰＡ０〜ＰＡ３とをＸＯＲ演算して生成する。この過程において、エラーの有無によってシンドロームデータＳ０〜Ｓ３の値は異なり、シンドロームデータＳ０〜Ｓ３の値によってエラーの位置が分かり、シンドロームデコーダとエラー訂正部とを用いてエラーを訂正する。シンドロームデコーダ及びエラー訂正部については図面を参照して詳細に説明する。
【００５３】
図６Ａ及び図６Ｂは、ＥＣＣが適用されたメモリ装置の読み出し・書き込みの経路の一実施形態を示すブロック図である。
【００５４】
図６Ａは、書き込み経路を示す図である。同図に示すように、ＤＱピンＤＱ０〜ＤＱ７から送信されたデータＩＯ０〜ＩＯ７を用いてＥＣＣ書き込みブロックでパリティデータＰＡ０〜ＰＡ３を生成し（この過程は図５参照）、データＧＩＯ０〜ＧＩＯ７とパリティデータＰＡ０〜ＰＡ３とを書き込みドライバＷＴＤＲＶを用いてメモリセルに記録する。
【００５５】
図６Ｂは、読み出し経路を示す図である。同図に示すように、メモリセルに格納されたデータＧＩＯ０〜ＧＩＯ７とパリティデータＰＡ０〜ＰＡ３とを入出力センスアンプＩＯＳＡを介して読み出し、ＥＣＣ読み出しブロックでエラーを訂正し、該訂正したデータＩＯ０〜ＩＯ７を最終的にＤＱピンＤＱ０〜ＤＱ７を介して出力する。ここで、ＥＣＣ読み出しブロックは、図５Ｂに示したフローチャートによって復号化過程を行うブロックである。
【００５６】
図７Ａ及び図７Ｂは、図６に示した読み出し・書き込みの経路を更に詳細に示す図である。
【００５７】
図７Ａは、書き込み経路を示す図であって、左から右へ書き込み動作が行われる。簡単に説明すると、データＩＯ０〜ＩＯ７を用いてパリティデータＰＡ０〜ＰＡ３を生成し、該データＩＯ０〜ＩＯ７とパリティデータＰＡ０〜ＰＡ３とをメモリセルに記録する。
【００５８】
図７Ｂは、読み出し経路を示す図であって、右から左へ読み出し動作が行われる。簡単に説明すると、メモリセルに格納されたデータＧＩＯ０〜ＧＩＯ７とパリティデータＰＡ０〜ＰＡ３とを用いてシンドロームデータＳ０〜Ｓ３を生成し、エラー訂正部でエラーを訂正して、ＤＱピン側にデータＩＯ０〜ＩＯ７を出力する。
【００５９】
図８Ａないし図８Ｃは、図５Ｂに示したシンドロームデコーダ及びエラー訂正部をより詳細に示す回路図である。
【００６０】
図８Ａは、シンドロームデコーダを示している。同図に示すように、シンドロームデコーダは、シンドロームデータＳ０〜Ｓ３又はシンドロームデータの反転データＳ０〜Ｓ３ＢをＡＮＤゲートを用いて演算して、ＣＯＲ０〜ＣＯＲ７の信号を生成する。
【００６１】
図８Ｂは、エラー訂正部０ＣＯＲＲＥＣＴＯＲ０〜エラー訂正部７ＣＯＲＲＥＣＴＯＲ７を示しているが、シンドロームデコーダで生成された信号ＣＯＲ０〜ＣＯＲ７を用いてデータＧＩＯ０〜ＧＩＯ７を訂正して、Ｉ／ＯデータＩＯ０〜ＩＯ７を出力する。
【００６２】
図８Ｃは、エラー訂正部０ＣＯＲＲＥＣＴＯＲ０を詳細に示す図であって、信号ＣＯＲ０の論理レベルが「ハイ」か、又は、「ロー」かによってデータＧＩＯ０を反転、又は、反転せずにＩ／ＯデータＩＯ０を出力する。既に知られているように、バイナリデータの場合は、単にデータを反転することによって、データのエラーを訂正することができる。
【００６３】
本発明は、メモリ装置の各種ブロックで発生するエラーを複数のＥＣＣグループに分散することが可能である。したがって、メモリ装置の特定部、例えば、ビットラインのショート及びサブワードラインのコンタクト不良などが発生したとき、その不良によるデータのエラーを複数のＥＣＣグループに分散させることが可能になり、分散したエラーを複数のＥＣＣグループで訂正するため、既存のメモリ装置に比べてリペアの必要性がはるかに低減するという効果がある。
【００６４】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００６５】
本発明は、同じＥＣＣグループのデータを複数の領域のメモリセルに分散配置し、メモリ装置で発生するエラーを複数のＥＣＣグループに分散することを特徴とするが、ＥＣＣグループのデータを複数のメモリセルに分散する方法は、メモリ装置などの構造によって様々な方法が可能なことは、本発明の技術分野における通常の専門家であれば容易に理解できる。
【図面の簡単な説明】
【００６６】
【図１】従来のＥＣＣが適用されたメモリ装置のバスラインの配置を示す図である。
【図２】ＥＣＣでは訂正できないエラーの態様を示す図である。
【図３】本発明が適用された１６個のＩ／Ｏを用いるメモリ装置の一実施形態を示す図である。
【図４】本発明が適用された３２個のＩ／Ｏを用いるメモリ装置の一実施形態を示す図である。
【図５Ａ】ＥＣＣグループが行う符号化過程及び復号化過程を示すフローチャートである。
【図５Ｂ】ＥＣＣグループが行う符号化過程及び復号化過程を示すフローチャートである。
【図６Ａ】ＥＣＣが適用されたメモリ装置の読み出し・書き込み経路の一実施形態を示すブロック図である。
【図６Ｂ】ＥＣＣが適用されたメモリ装置の読み出し・書き込み経路の一実施形態を示すブロック図である。
【図７Ａ】図６に示した読み出し・書き込み経路をより詳細に示す図である。
【図７Ｂ】図６に示した読み出し・書き込み経路をより詳細に示す図である。
【図８Ａ】図５に示したシンドロームデコーダ及びエラー訂正部を詳細に示す回路図である。
【図８Ｂ】図５に示したシンドロームデコーダ及びエラー訂正部を詳細に示す回路図である。
【図８Ｃ】図５に示したシンドロームデコーダ及びエラー訂正部を詳細に示す回路図である。
【符号の説明】
【００６７】
ＧＩＯ０〜ＧＩＯ１５    読み出し・書き込みが行われるデータ
ＰＡ０〜ＰＡ７          パリティデータ
【図１】
2008234816.tif 000003
【図２】
2008234816.tif 000004
【図３】
2008234816.tif 000005
【図４】
2008234816.tif 000006
【図５Ａ】
2008234816.tif 000007
【図５Ｂ】
2008234816.tif 000008
【図６Ａ】
2008234816.tif 000009
【図６Ｂ】
2008234816.tif 000010
【図７Ａ】
2008234816.tif 000011
【図７Ｂ】
2008234816.tif 000012
【図８Ａ】
2008234816.tif 000013
【図８Ｂ】
2008234816.tif 000014
【図８Ｃ】
2008234816.tif 000015