(57)【要約】【課題】バーンインテストボードに搭載された複数の集積回路が同時にバーンインテストを受ける際に発生する誤動作を予防する。この誤動作は、バーンインテストボード全体の電源における電圧降下が原因である。また、電源電圧の降下は、バーンインテストにおいて全ての集積回路が同時に消費する電流の総量による。【解決手段】本発明による集積回路は、バーンインテスト用プログラムに含まれる複数のサブプログラムの実行順序を個別に変更する。このようにして、バーンインテスト時の消費電流が平準化されて、バーンインテストボード全体の電源における電圧降下が抑制される。その結果、バーンインテストにおける誤動作が防止される。【選択図】図１
2008298735.tif 000002
【特許請求の範囲】
【請求項１】
複数のサブプログラムを具備するバーンインテスト用プログラムを格納するプログラム格納部と、
他の集積回路とは異なる順序で前記複数のサブプログラムを実行することにより前記バーンインテスト用プログラムを実行するＣＰＵと
を具備する
集積回路。
【請求項２】
請求項１に記載の集積回路において、
他の集積回路とは異なる識別子に対応して前記複数のサブプログラムの実行順序を指定する実行順序テーブルを格納するテーブル格納部
をさらに具備し、
前記複数のサブプログラムの実行順序は、前記ＣＰＵが前記識別子と前記実行順序テーブルとを読み込むことで決定する
集積回路
【請求項３】
請求項１または２に記載の集積回路において、
前記識別子を格納する識別子格納部
をさらに具備する
集積回路。
【請求項４】
請求項１または２に記載の集積回路において、
前記ＣＰＵは、前記識別子を前記集積回路の外部から読み込む
集積回路。
【請求項５】
請求項２〜４のいずれかに記載の集積回路において、
前記バーンインテスト用テーブルは、
前記集積回路の識別子と、前記複数のサブプログラムの実行順序の識別子との対応を示す第１のサブテーブルと、
前記複数のサブプログラムの実行順序の識別子と、前記複数のサブプログラムの実行順序との対応を示す第２のサブテーブルと、
前記サブプログラムと、前記プログラム格納部における前記サブプログラムの格納アドレスとの対応を示す第３のサブテーブルと
を具備する
集積回路。
【請求項６】
請求項２〜４のいずれかに記載の集積回路において、
前記バーンインテスト用テーブルは、
前記集積回路の識別子と、前記複数のサブプログラムの実行順序との対応を示す第４のサブテーブルと、
前記サブプログラムと、前記プログラム格納部における前記サブプログラムの格納アドレスとの対応を示す第５のサブテーブルと
を具備する
集積回路。
【請求項７】
請求項２〜４のいずれかに記載の集積回路において、
前記バーンインテスト用テーブルは、
前記集積回路の識別子と、前記複数のサブプログラムの実行順序の識別子との対応を示す第６のサブテーブルと、
前記複数のサブプログラムの実行順序の識別子と、前記プログラム格納部における前記複数のサブプログラムのそれぞれの格納アドレスとの対応を示す第７のサブテーブルと
を具備する
集積回路。
【請求項８】
請求項１〜７のいずれかに記載の集積回路において、
前記バーンインテスト用プログラム格納部は、前記集積回路が具備するマスクロムに含まれる
集積回路。
【請求項９】
請求項１〜７のいずれかに記載の集積回路において、
前記バーンインテスト用プログラム格納部は、前記集積回路が具備するフラッシュロムに含まれる
集積回路。
【請求項１０】
請求項１〜９のいずれかに記載の集積回路において、
前記バーンインテスト用テーブル格納部は、前記集積回路が具備するマスクロムに含まれる
集積回路。
【請求項１１】
請求項１〜９のいずれかに記載の集積回路において、
前記バーンインテスト用テーブル格納部は、前記集積回路が具備するフラッシュロムに含まれる
集積回路。
【請求項１２】
（ａ）一度に複数の集積回路のバーンインテストが行なわれる際に、前記複数の集積回路が、複数のサブプログラムを具備するバーンインテスト用プログラムを、瞬間総消費電流が平準化されるように実行することと、
（ｂ）前記複数の集積回路のそれぞれにおいて、ＣＰＵが、他の集積回路とは異なる、前記複数のサブプログラムの実行順序を読み込むことと、
（ｃ）前記複数の集積回路のそれぞれにおいて、ＣＰＵが、前記実行順序に従って前記複数のサブプログラムを実行することと
を具備する
バーンインテスト方法。
【請求項１３】
（ｂ−１）前記複数の集積回路のそれぞれにおいて、ＣＰＵが、前記それぞれの集積回路に対応する識別子を読み込むことと、
（ｂ−２）前記複数の集積回路のそれぞれにおいて、前記ＣＰＵが、同一のバーンインテストボード上でバーンインテストを受ける集積回路同士で異なる識別子に対応して前記複数のサブプログラムの実行順序を指定する実行順序テーブルを読み込むことと、
（ｂ−３）前記複数の集積回路のそれぞれにおいて、前記ＣＰＵが、前記バーンインテスト用テーブルから前記バーンインテスト用識別番号に対応するバーンインテスト用プログラム実行順序を得ることと
を具備する
バーンインテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路に係り、特に、バーンインテストを他の集積回路と同時に受ける集積回路に関する発明である。
【背景技術】
【０００２】
集積回路の製造過程において、バーンインテストが行なわれる。バーンインテストとは、集積回路のそれぞれの信頼性を確認することを目的とする検査である。例えば、許容されるべき最大の電流を長時間にわたって流す、などの高い負荷を集積回路に与えることで、欠陥品を排除する事が可能となる。
【０００３】
バーンインテストは、その効率の向上の為に、複数の集積回路に対して同時に行なわれる事が望ましい。そのために、複数の集積回路を同時に搭載するバーンインテストボードが用いられる。バーンインテストボードは、搭載された複数の集積回路に電源、グラウンド、クロック信号、リセット信号、などを並列に接続する。このようにすることで、複数の集積回路がバーンインテストを同時に受けることが可能となる。
【０００４】
バーンインテストでは、集積回路に含まれる全ての回路が検査されなければならない。そこで、特にＣＰＵを有するマイクロコンピュータのような集積回路の場合は、効率良くバーンインテストを行なうために、ＣＰＵが一連のプログラムを実行することが望ましい。さらに、このバーンインテスト用プログラムは、集積回路内部の記憶装置に格納されていることが望ましい。
【０００５】
バーンインテスト用プログラムは、その集積回路に含まれる全ての回路に高い負荷をかけるように設計されるが、この負荷はバーンインテストの間ずっと一定であるとは限らない。集積回路全体として非常に多くの電流を消費する瞬間もあり、近年では集積回路ごとの消費電流も増大している。さらに、生産性の向上の為に、一枚のバーンインテストボードに一度に搭載される集積回路の数も増大している。
【０００６】
多数の集積回路を搭載したバーンインテストボード全体の消費電流が増大することは、その電流に比例して、電源における電圧降下も増大することを意味する。その結果、たとえ瞬間的であっても、電圧降下によって集積回路が誤動作を起こしてしまう。
【０００７】
上記に関連して、特許文献１（特開平１１−１２１５６６号公報）には半導体集積回路装置に係る発明が開示されている。
特許文献１発明の半導体集積回路装置は、クロック信号に基づいて動作する。また、複数の半導体集積回路装置のうちの一の半導体集積回路装置を識別するためのチップＩＤを保持する。さらに、チップＩＤ保持手段と、クロック信号制御手段とを備えている。ここで、チップＩＤ保持手段は、一の半導体集積回路装置を選択するＩＤ選択信号が入力されることにより、チップＩＤを出力する。また、クロック信号制御手段とは、ＩＤ選択信号とチップＩＤと外部クロック信号とを受け、チップＩＤの値に基づいて内部クロック信号の出力を開始する。
【０００８】
【特許文献１】特開平１１−１２１５６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１発明の半導体集積回路装置は、複数の半導体集積回路装置がバーンインテストを受ける際に、それぞれのクロック信号がずらされる。このずれはそれぞれの半導体集積回路装置に固有のチップＩＤに基づいて制御される。したがって、バーンインテストを同時に受ける複数の半導体集積回路において、バーンインテスト開始時に流れるピーク電流を分散することが可能となっている。
【００１０】
しかし、制御されているのはクロック信号のタイミングだけであって、ピーク電流そのものは制御されていない。つまり、バーンインテストボード全体の電流の平準化もされていない。したがって、バーンインテスト開始時以外にも消費電流のピークがあれば、このピーク電流については分散されるとは限らず、電圧降下が誤動作につながる場合がある。
【課題を解決するための手段】
【００１１】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１２】
本発明による集積回路（１０）は、プログラム格納部（１３）と、ＣＰＵ（１４）とを具備する。ここで、プログラム格納部（１３）は、複数のサブプログラムを具備するバーンインテスト用プログラムを格納する。また、ＣＰＵ（１４）は、他の集積回路（１０）とは異なる順序で前記複数のサブプログラムを実行することによりバーンインテスト用プログラムを実行する。
【００１３】
本発明によるバーンインテスト方法は、（ａ）一度に複数の集積回路（１０）のバーンインテストが行なわれる際に、複数の集積回路（１０）が、複数のサブプログラムを具備するバーンインテスト用プログラムを、瞬間総消費電流が平準化されるように実行することと、（ｂ）複数の集積回路（１０）のそれぞれにおいて、ＣＰＵ（１１）が、他の集積回路（１０）とは異なる、複数のサブプログラムの実行順序を読み込むことと、（ｃ）複数の集積回路（１０）のそれぞれにおいて、ＣＰＵ（１１）が、実行順序に従って複数のサブプログラムを実行することとを具備する。
【発明の効果】
【００１４】
本発明による集積回路は、バーンインテスト用プログラムに含まれる複数のサブプログラムの実行順序を個別に変更する。したがって、バーンインテスト時の消費電流が平準化されて、バーンインテストボード全体の電源における電圧降下が抑制される。その結果、バーンインテストにおける誤動作が防止される。
【発明を実施するための最良の形態】
【００１５】
添付図面を参照して、本発明によるを実施するための最良の形態を以下に説明する。
【００１６】
（第１の実施形態）
図１は、本実施形態による集積回路１０のブロック図である。
本発明による集積回路１０は、ＣＰＵ１１と、記憶部１３、１４と、その他の周辺回路１２とを具備する。記憶部１３、１４は、チップＩＤと、バーンインテスト用プログラムとを格納している。また、電力入力部（ＶＤＤ）１５と、グラウンド（ＧＮＤ）１６と、クロック信号入力部（ＣＬＯＣＫ）１７と、リセット信号入力部（ＲＥＳＥＴ）１８とをも具備する。
【００１７】
ここで、チップＩＤを格納する記憶部１４は、不揮発性ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であることが望ましい。これは、シリコンウェハ上に複数の同じ集積回路１１が生産された後に、個別の情報であるチップＩＤがそれぞれに書き込まれると、生産コストが節約されるからである。
【００１８】
バーンインテスト用プログラムは、チップＩＤとは異なり、集積回路１０の種類が同じなら内容も同じである。したがって、シリコンウェハ上で同時に書き込まれるマスクＲＯＭに格納されても構わない。しかし、それでもバーンインテスト用プログラムが不揮発性ＲＯＭに格納されることが望ましい場合がある。これは、バーンインテストを無事に通過してから、出荷されるまでの間に、不揮発性ＲＯＭの内容を消去することが可能であるからである。すなわち、バーンインテスト用プログラムを集積回路１０内部に残さないことによって、より多くの記憶領域をエンドユーザに提供出来るからである。
【００１９】
したがって、チップＩＤを格納する記憶部１４と、バーンインテスト用プログラムを格納する記憶部１３とは、同一の記憶装置である場合と、異なる記憶装置である場合とが考えられる。ここでは、簡単の為に、それぞれをあえて「チップＩＤ記憶部１４」と「バーンインテスト用プログラム記憶部１３」と別々に記載する。
【００２０】
ＣＰＵ１１は、チップＩＤ記憶部１４と、バーンインテスト用プログラム記憶部１３と、周辺回路１２とに接続されている。また、電力入力部１５と、グラウンド１６と、クロック信号入力部１７と、リセット信号入力部１８とは、いずれも周辺回路１２に接続されている。
【００２１】
図２は、本実施形態による集積回路１０が複数搭載されるバーンインテストボード２０のイメージ図である。
本実施形態によるバーンインテストボードは、電力入力部（ＶＤＤ）２１と、グラウンド（ＧＮＤ）２２と、クロック信号入力部２３と、リセット信号入力部２４と、集積回路１０が搭載される為の複数のソケット２５とを具備している。
【００２２】
図３は、本実施形態による集積回路１０が複数搭載されるバーンインテストボード２０の回路図である。
本実施形態によるバーンインテストボード２０は、複数のソケット２５−１〜ｎと、電力線２６（ＶＤＤ）と、グラウンド線２７（ＧＮＤ）と、クロック信号線（ＣＬＯＣＫ）２８と、リセット信号線（ＲＥＳＥＴ）２９とを具備する。
【００２３】
複数のソケット２５−１〜ｎのそれぞれには、電力線２６と、グラウンド線２７と、クロック信号線２８と、リセット信号線２９とが接続されている。
【００２４】
ソケット２５−１〜ｎのそれぞれには、集積回路１０が搭載される。電力線２６は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれに電力を供給する。グラウンド線２７は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれをグラウンドに接続する。クロック信号２８は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれにクロック信号を伝達する。リセット信号線２９は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれにリセット信号を伝達する。
【００２５】
図４は、本発明によるバーンインテスト方法が適用されない場合の、バーンインテストボード２０の電源電圧降下のイメージ図である。図５は、本発明によるバーンインテスト方法を適応した場合の、バーンインテストボード２０の電源電圧降下抑制のイメージ図である。
【００２６】
図４のうち、図４（ａ）と図４（ｂ）とにおいて、縦軸は集積回路１０のバーンインテスト中の消費電流を、横軸は時間を、それぞれ表す。ここで、図４（ａ）と図４（ｂ）とそれぞれに対応する集積回路１０は、同一のバーンインテストボード２０に搭載された同種の集積回路１０である。
【００２７】
バーンインテスト中、集積回路１０は予め設定されたバーンインテスト用プログラムを実行する。バーンインテスト用プログラムによって動作する内容に応じて、集積回路１０の消費電流は変化する。同種の集積回路１０が同じバーンインテスト用プログラムを同じタイミングで実行しているので、両者の消費電流の変化は完全に同調している。特に、バーンインテスト用プログラム開始時における消費電流のピークまで、発生するタイミングが合っている。
【００２８】
図４のうち、図４（ｃ）において、縦軸はバーンインテストボード２０に電力を供給する電源の電圧を、横軸は時間を、それぞれ表す。バーンインテストボード２０全体の消費電流が増えれば、電源電圧は降下する。ここでは特に、バーンインテスト用プログラム開始時における電源電圧降下が目立つ。これは、図４（ａ）と図４（ｂ）とに対応するそれぞれの集積回路１０が、その瞬間に大電流を消費したことで生じたものである。
【００２９】
電源電圧が一定値以上降下すると、それが瞬間的な現象であっても、バーンインテストボードに搭載された全ての集積回路に多大な影響を与える場合がある。この問題を回避する為に考案されたのが本発明のバーンインテスト方法である。
【００３０】
図５のうち、図５（ａ）と図５（ｂ）とにおいて、縦軸は集積回路１０のバーンインテスト中の消費電流を、横軸は時間を、それぞれ表す。ここで、図５（ａ）と図５（ｂ）とそれぞれに対応する集積回路１０は、同一のバーンインテストボード２０に搭載された同種の集積回路１０である。
【００３１】
ただし、図５（ａ）と図５（ｂ）とでは、それぞれに対応する集積回路１０で実行されるバーンインテスト用プログラムの実行順序が異なる。そのためには、まず、バーンインテスト用プログラムは、お互いに独立したサブプログラムに分割されている。なお、図５では４つのサブプログラムＡ、Ｂ、Ｃ、Ｄに分割されているが、これはあくまでも一例であって、サブプログラムの総数はいくつであっても構わない。また、サブプログラムはお互いに独立しているので、全てが実行されれば、その順番は問われない。さらに、それぞれのサブプログラムの実行に必要な時間が同じである必要も無い。
【００３２】
例えば、図５（ａ）の集積回路１０では、４つのサブプログラムがＡ、Ｂ、Ｃ、Ｄの順番に実行されているが、図５（ｂ）ではＤ、Ａ、Ｃ、Ｂの順番に実行されている。サブプログラムのそれぞれにおいて消費電流が異なり、この例ではサブプログラムＡとＤとでは消費電流が多く、ＢとＣとでは少ない。そこで、多くの消費電流を必要とするサブプログラムを２つの集積回路１０が同時に実行しないように、サブプログラムの順番が配置されている。
【００３３】
その結果、図５（ｃ）では、電源電圧の降下が抑制されている。正確には、電源電圧の降下が時間軸上に平準化されており、その結果、バーンインテストボード２０に搭載された複数の集積回路１０の動作への悪影響が無くなる。
【００３４】
ここで、集積回路１０ごとに複数のサブプログラムの実行順序が変更される方法を説明する。
図６は、本実施形態において、各集積回路１０が複数のサブプログラムを実行する順序をそれぞれ取得するプログラムのフローチャートである。このフローチャートは、ステップＳ１１、Ｓ１２、Ｓ１３、Ｓ１４を含み、これら４つの各ステップはこの順番に実行される。
【００３５】
図７は、図６のフローチャートにおいて各集積回路１０が複数のサブプログラムを実行する順序をそれぞれ取得するために参照されるテーブル群の例を示す図である。図７（ａ）のテーブルＡは、チップＩＤと命令実行順序ＩＤとの対応を示す表である。図７（ｂ）のテーブルＢは、命令実行順序ＩＤと命令実行順序との対応を示す表である。図７（ｃ）のテーブルＣは、命令ＩＤと命令格納アドレスとの対応を示す表である。これらの表は全て、集積回路１０のバーンインテスト用プログラム記憶部１３に格納されている。また、全ての集積回路１０で同じ表が格納されている。
【００３６】
まず、図７のテーブル群について説明する。
図７（ａ）のテーブルＡは、チップＩＤの列と、命令実行順序ＩＤの列とを具備している。各行において、チップＩＤと命令実行順序ＩＤとの対応が示されている。命令実行順序の総数は、チップＩＤの数より圧倒的に少ないことが予想される。これは、前述したとおり、消費電流が多いサブプログラムが複数の集積回路１０において同時に実行されないように命令実行順序群が設計される必要があるからである。したがって、異なるチップＩＤに同じ命令実行順序が対応することは必然的に発生すると考えるべきである。そこで、同一のバーンインテストボード２０に搭載されて同時にバーンインテストを受ける複数の集積回路１０の中で、同じ命令実行順序に対応するものが、出来るだけ少なくなるようする必要がある。テーブルＡは、そのように設計される。
【００３７】
例えば、命令実行順序ＩＤが、チップＩＤを、命令実行順序の総数で割った余りである場合は、テーブルＡの代わりに簡単な剰余計算プログラム用いられても良い。特に、命令実行順序の総数が２のｎ乗（ここでｎは正整数）である場合は、チップＩＤの下ｎ桁が命令実行順序ＩＤに等しいので、プログラムが簡単になる。
【００３８】
図７（ｂ）のテーブルＢは、命令実行順序ＩＤの列と、命令実行順序の列とを具備している。命令実行順序ＩＤの列には、図７（ａ）のテーブルＡで使用される同じ命令実行順序ＩＤの全てが示されている。命令実行順序の列には、命令実行順序ＩＤに対応して、それぞれの命令実行順序の内容が示される。命令実行順序の内容としては、複数のサブプログラムのＩＤがそれぞれ実行されるべき順序のとおりに羅列されていれば十分である。図７（ｂ）の例では、サブプログラムのＩＤがバイナリデータで表現されている。もちろん、他のデータ形式が用いられても良い。
【００３９】
なお、図７（ａ）のテーブルＡと、図７（ｂ）のテーブルＢとは、一つの表にまとめられていても良い。すなわち、テーブルＡにおけるチップＩＤの列と、テーブルＢにおける命令実行順序の列とを具備する表にまとめられるのである。この場合、命令実行順序ＩＤを介してテーブルＡからテーブルＢへと参照対象を変更する手間が省けるので、バーンインテストの効率向上が期待される。
しかし、バーンインテスト時における消費電流の平準化を目的に命令実行順序群を設計するためには、沢山の組み合わせを試行錯誤する場合もある。したがって、テーブルＢは独立していた方が、結果的には全体的な生産性の向上につながる場合もある。
【００４０】
図７（ｃ）のテーブルＣは、命令ＩＤの列と、命令格納アドレスの列とを具備する。命令ＩＤの列には、図７（ｂ）のテーブルＢで使用されたサブプログラムのＩＤの全てが示されている。命令格納アドレスの列には、命令ＩＤに対応して、バーンインテスト用プログラム記憶部１３におけるそれぞれのサブプログラムの格納アドレスが示される。
【００４１】
なお、上記の図７（ａ）のテーブルＡと、図７（ｂ）のテーブルＢと同様に、図７（ｂ）のテーブルＢと、図７（ｃ）のテーブルＣとは、一つの表にまとめられていても良い。すなわち、テーブルＢにおける命令実行順序ＩＤの列と、実行されるべき順序にされた命令格納アドレスの列とを具備する表にまとめられるのである。ただし、やはり上記と同様の理由により、２つの表が１つにまとめられた方が良い良い場合と、テーブルＢが独立していた方が良い場合とがある。
【００４２】
さらに、図７（ａ）〜（ｃ）のテーブルＡ〜Ｃの全てが１つの表にまとめられても良い。すなわち、テーブルＡにおけるチップＩＤの列と、実行されるべき順序にされた命令格納アドレスの列とを具備する表にまとめられるのである。ただし、やはり上記と同様に、３つの表が１つにまとめられた方が良い場合と、テーブルＢが独立していた方が良い場合とがある。
【００４３】
ここで、図６のフローチャートについて説明する。
ステップＳ１１において、ＣＰＵ１１はチップＩＤ記憶部１４からチップＩＤを取得する。ここで、チップＩＤは、集積回路１０を個別に特定するためのものである。ただし、全ての集積回路１０で異なる必要までは無い。バーンインテストに用いられるチップＩＤという意味では、最低限、同一のバーンインテストボードに同時に搭載される集積回路１０においてそれぞれ異なっていれば十分と言える。なお、チップＩＤがバーンインテスト以外でも集積回路１０の特定に用いられても構わない。
【００４４】
ステップＳ１２において、ＣＰＵ１１は、テーブルＡを参照して、チップＩＤに対応する命令実行順序ＩＤを取得する。
ここで、命令実行順序ＩＤとは、複数の命令実行順序が個別に特定されるためのＩＤである。
また、命令実行順序とは、バーンインテスト用プログラムに含まれる複数のサブプログラムが実行される順序である。
【００４５】
ステップＳ１３において、ＣＰＵ１１は、テーブルＢを参照して、命令実行順序ＩＤに対応する命令実行順序を取得する。
【００４６】
ステップＳ１４において、ＣＰＵ１１は、テーブルＣを参照して、命令実行順序に含まれる命令ＩＤのそれぞれに対応する命令の格納アドレスを取得する。ここで、命令の格納アドレスとは、バーンインテスト用プログラム記憶部におけるサブプログラムの格納アドレスのことである。
【００４７】
このように、同一のバーンインテストボード２０に搭載された複数の集積回路１０が、それぞれのチップＩＤに応じて異なる順序で複数のサブプログラムを実行する。その結果、バーンインテストボード２０全体で同時に消費される電流の総量が時間軸上に平準化される。バーンインテストボード２０の電源においては電圧降下が平準化されて、電圧降下最大値が抑制される。したがって、バーンインテストの信頼性が向上し、集積回路１０の生産性も向上する。
【００４８】
（第２の実施形態）
本実施形態は、第１の実施形態と多くの共通点を持つが、集積回路１０の内部にチップＩＤが記憶されていない点が特に異なる。そのため、集積回路１０の構成のみならず、バーンインテストボード２０の構成や、複数のサブプログラムの実行順序を取得する方法なども異なる。
【００４９】
図８は、本実施形態による集積回路１０のブロック図である。本実施形態による集積回路１０は、第１の実施形態による集積回路１０からチップＩＤ記憶部１３を取り除いてその代わりにソケットアドレス入力部１９が追加されたものにほぼ等しい。
すなわち、本実施形態による集積回路１０は、ＣＰＵ１１と、周辺回路１２と、バーンインテスト用プログラム記憶部１４と、ソケットアドレス入力部１９とを具備している。なお、ソケットアドレス入力部１９は周辺回路１２に含まれていても構わないが、ここでは簡単のために別々の構成要素として記載する。また、電力入力部（ＶＤＤ）１５と、グラウンド（ＧＮＤ）１６と、クロック信号入力部（ＣＬＯＣＫ）１７と、リセット信号入力部（ＲＥＳＥＴ）１８とをも具備する。
【００５０】
ソケットアドレス入力部１９は、集積回路１０に外部からソケットアドレスを入力する。ソケットアドレスとは、集積回路１０がバーンインテストボード２０に搭載されるソケットに振られた番号であり、第１の実施形態におけるチップＩＤに対応する。ただし、同一のバーンインテストボート２０において複数のソケットに同じソケットアドレスを与えられている場合もある。このことについて、詳細は後述する。
【００５１】
バーンインテスト用プログラムは、集積回路１０の種類が同じなら内容も同じである。したがって、シリコンウェハ上で同時に書き込まれるマスクＲＯＭに格納されても構わない。しかし、それでもバーンインテスト用プログラムが不揮発性ＲＯＭに格納されることが望ましい場合がある。これは、バーンインテストを無事に通過して、出荷されるまでの間に、不揮発性ＲＯＭの内容を消去することが可能であるからである。すなわち、バーンインテスト用プログラムを集積回路内部に残さないことによって、より多くの記憶領域をエンドユーザに提供出来るからである。
【００５２】
ＣＰＵ１１は、周辺回路１２と、バーンインテスト用プログラム記憶部１３と、ソケットアドレス入力部１９とに接続されている。また、電力入力部１５と、グラウンド１６と、クロック信号入力部１７と、リセット信号入力部１８とは、いずれも周辺回路１２に接続されている。
【００５３】
図９は、本実施形態による集積回路１０が複数搭載されるバーンインテストボード２０のイメージ図である。
本実施形態によるバーンインテストボードは、電力入力部（ＶＤＤ）２１と、グラウンド（ＧＮＤ）２２と、クロック信号入力部（ＣＬＯＣＫ）２３と、リセット信号入力部（ＲＥＳＥＴ）２４と、集積回路１０が搭載される為の複数のソケット２５とを具備している。
【００５４】
第１の実施形態によるバーンインテストボード２０と比べると、集積回路１０を搭載するための複数のソケットのそれぞれに、番号が振られている点が異なる。これらの番号は、ソケットアドレスである。
【００５５】
これらのソケットアドレスは、第１の実施形態におけるチップＩＤに対応する。つまり、集積回路１０のそれぞれが、バーンインテスト用プログラムに含まれる複数のサブプログラムを実行する順番は、ソケットアドレスに応じて決定される。
【００５６】
図１０は、本実施形態によるバーンインテストボード２０の回路図である。本実施形態によるバーンインテストボード２０は、複数のソケット２５−１〜ｎと、電力線２６（ＶＤＤ）と、グラウンド線２７（ＧＮＤ）と、クロック信号線（ＣＬＯＣＫ）２８と、リセット信号線（ＲＥＳＥＴ）２９と、ソケットアドレス入力線３１とを具備する。
【００５７】
第１の実施形態によるバーンインテストボード２０と比べると、本実施形態のバーンインテストボード２０にはソケットアドレス入力線３１が追加されている。ソケットアドレス入力線３１は、バーンインテストボード２０のソケットのアドレスを集積回路１０のソケットアドレス入力部１９に伝えるためのものである。図９では、一例として８種類のソケットアドレスが描かれており、８種類を２進法で表現すると３ビット必要なので、ソケット２５ごとに３本のソケットアドレス入力線３１が描かれている。しかしこれはあくまでも一例であって、同一のバーンインテストボード２０に何種類のソケットアドレスがあっても構わないし、ソケット２５ごとのソケットアドレス入力線３１の数が何本であっても構わない。
【００５８】
複数のソケット２５−１〜ｎのそれぞれには、電力線２６と、グラウンド線２７と、クロック信号線２８と、リセット信号線２９と、ソケットアドレス入力線３１とが接続されている。
【００５９】
本実施形態におけるバーンインテストと、第１の実施形態におけるバーンインテストとの違いは、主に、チップＩＤとソケットアドレスとの違いである。すなわち、バーンインテスト用プログラムに含まれる複数のサブプログラムが実行される順序を集積回路１０ごとに決定するための方法が異なる。
【００６０】
ソケット２５−１〜ｎのそれぞれには、集積回路１０が搭載される。電力線２６は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれに電力を供給する。グラウンド線２７は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれをグラウンドに接続する。クロック信号２８は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれにクロック信号を伝達する。リセット信号線２９は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれにリセット信号を伝達する。ソケットアドレス入力線３１は、ソケット２５−１〜ｎを介して集積回路１０のそれぞれにソケットアドレスを伝える。
【００６１】
本実施形態におけるバーンインテストは、図６のフローチャートにしたがって行われる。バーンインテスト方法において、第１の実施形態と本実施形態との違いは、ステップＳ１１とステップＳ１２において用いられるのがチップＩＤかソケットアドレスかの違いだけである。したがって、図６と図７についての説明は省略する。
【００６２】
また、本発明によるバーンインテスト方法を適用しない場合と、適用した場合との、バーンインテストボード２０の電源電圧降下の違いに関する説明も、第１の実施形態と全く同じであるので、省略する。
【００６３】
本実施形態でも、第１の実施形態と同様の作用効果が得られる。
【００６４】
（第３の実施形態）
第２の実施形態は、シリコンウェハ上においても実施可能である。すなわち、複数の集積回路１０がダイシング処理される前のシリコンウェハ全体を、複数の集積回路１０を搭載したバーンインテストボード２０として考える。すなわち、シリコンウェハの、複数の集積回路１０以外の部分が、バーンインテストボード２０に対応する。
【００６５】
本実施形態におけるバーンインテストボード２０とは、全ての集積回路１０を除くシリコンウェハである。したがって、シリコンウェハのバーンインテストボード２０に対応する部分は、それぞれの集積回路１０に電気的に接続されている。具体的には、電力入力部（ＶＤＤ）２１と、グラウンド（ＧＮＤ）２２と、クロック信号入力部（ＣＬＯＣＫ）２３と、リセット信号入力部（ＲＥＳＥＴ）２４とがシリコンウェハに外部から接続される。そして、電力線（ＶＤＤ）２６と、グラウンド線（ＧＮＤ）２７と、クロック信号線（ＣＬＯＣＫ）２８と、リセット信号線（ＲＥＳＥＴ）２９が、それぞれの集積回路１０に接続される。複数の集積回路１０のそれぞれを区別するためのソケットアドレスも、シリコンウェハから供給される。
【００６６】
本実施形態においても、第１または第２の実施形態と同じく、図８のフローチャートと図９のテーブル群を用いている。ただし、第２の実施形態と同じく、図８のステップＳ１１では、チップＩＤの代わりに、その集積回路１０が搭載されているソケットのアドレスが取得される。ステップＳ１１で取得されるソケットアドレスは、バーンインテストボード２０として動作するシリコンウェハから供給される。
【００６７】
本実施形態におけるバーンインテスト方法を示す図８のフローチャートの説明は、第２の実施形態と同じなので省略する。
【００６８】
図６のフローチャートで参照される図７のテーブル群の説明は、第２の実施形態と同じなので省略する。
【００６９】
本実施形態でも、第１の実施形態と同様の作用効果が得られる。
【図面の簡単な説明】
【００７０】
【図１】図１は、第１の実施形態による集積回路１０のブロック図である。
【図２】図２は、第１の実施形態による集積回路１０が複数搭載されるバーンインテストボード２０のイメージ図である。
【図３】図３は、第１の実施形態による集積回路１０が複数搭載されるバーンインテストボード２０の回路図である。
【図４】図４は、本発明によるバーンインテスト方法を適応しない場合の、バーンインテストボード２０の電源電圧降下のイメージ図である。
【図５】図５は、本発明によるバーンインテスト方法を適応した場合の、バーンインテストボード２０の電源電圧降下抑制のイメージ図である。
【図６】図６は、本実施形態において、各集積回路１０が複数のサブプログラムを実行する順序を取得するためのフローチャートである。
【図７】図７は、図６のフローチャートにおいて各集積回路１０が複数のサブプログラムを実行する順序をそれぞれ取得するために参照されるテーブル群の例を示す図である。
【図８】図８は、第２の実施形態による集積回路１０のブロック図である。
【図９】図９は、第２の実施形態による集積回路１０が複数搭載されるバーンインテストボード２０のイメージ図である。
【図１０】図１０は、第２の実施形態によるバーンインテストボード２０の回路図である。
【符号の説明】
【００７１】
１０  集積回路
１１    ＣＰＵ
１２    周辺回路
１３    バーンインテスト用プログラム記憶部
１４    チップＩＤ記憶部
１５    電力入力部
１６    グラウンド
１７    クロック信号入力部
１８    リセット信号入力部
１９    ソケットアドレス入力部
２０  バーンインテストボード
２１    電力入力部
２２    グラウンド
２３    クロック信号入力部
２４    リセット信号入力部
２５、２５−１〜ｎ    ソケット
２６    電力線
２７    グラウンド線
２８    クロック信号線
２９    リセット信号線
３１    ソケットアドレス入力線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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