(57)【要約】【課題】ｎ型ゲート電極とｐ型ゲート電極との間で、ゲート電極中の不純物が相互拡散するのを抑え、しきい値電圧の変動が抑制され、所望の特性を示すデュアルゲート電極を有する半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、半導体基板１内に形成された素子分離領域２と、素子分離領域２に取り囲まれた第１の活性領域１ａ及び第２の活性領域１ｂと、ゲート絶縁膜５上に形成されたｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂと、素子分離領域２上に形成され、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとを分離する絶縁膜７及びシリコン領域９Ｃと、ｎ型ゲート電極９Ａ、シリコン領域９Ｃ、ｐ型ゲート電極９Ｂ及びそれらの間に設けられた絶縁膜７の各面上に形成された金属シリサイド膜１２とを備えている。ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとは、金属シリサイド膜１２を介して電気的に接続されている。【選択図】図１
2008288499.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離領域と、
前記素子分離領域に取り囲まれ、前記半導体基板からなる第１の活性領域と、
前記素子分離領域に取り囲まれ、前記半導体基板からなる第２の活性領域と、
前記第１の活性領域の上に形成された第１のゲート絶縁膜と、
前記第２の活性領域の上に形成された第２のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成され、シリコンからなる第１導電型の第１のゲート電極と、
前記第２のゲート絶縁膜上に形成され、シリコンからなる第２導電型の第２のゲート電極と、
前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域上に形成され、前記第１のゲート電極と前記第２のゲート電極とを分離する絶縁膜と、
前記第１のゲート電極、前記第２のゲート電極及び前記絶縁膜の各上面上に亘って形成された金属シリサイド膜とを備え、
前記第１のゲート電極と前記第２のゲート電極とは、前記金属シリサイド膜を介して電気的に接続されている、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記絶縁膜は、前記第１のゲート電極及び前記第２のゲート電極の側面上から前記素子分離領域の上面上に亘って形成された凹部状の断面形状を有し、
前記絶縁膜に囲まれた凹部内に形成されたシリコン領域をさらに備え、
前記シリコン領域の上面上には、前記金属シリサイド膜が形成されている、半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記素子分離領域上における前記第１のゲート電極及び前記第２のゲート電極の側面は、前記素子分離領域に対して順テーパ形状になっている、半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のゲート電極と前記第２のゲート電極との間は、前記絶縁膜のみによって分離されている、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
前記絶縁膜は、酸化膜または窒化膜である、半導体装置。
【請求項６】
半導体基板に素子分離領域を形成し、前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域及び第２の活性領域を形成する工程（ａ）と、
前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、前記半導体基板上に第１のシリコン膜を形成する工程（ｃ）と、
前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域上に、前記第１のシリコン膜を貫通する開口部を形成する工程（ｄ）と、
前記開口部内に絶縁膜を形成する工程（ｅ）と、
前記第１のシリコン膜及び前記絶縁膜をパターニングして、前記第１の活性領域上に前記第１のゲート絶縁膜を介して第１導電型の第１のゲート電極を形成すると共に、前記第２の活性領域上に前記第２のゲート絶縁膜を介して第２導電型の第２のゲート電極を形成する工程（ｆ）と、
前記第１のゲート電極、前記第２のゲート電極及び前記絶縁膜の各上面上に亘って金属シリサイド膜を形成する工程（ｇ）とを備え、
前記第１のゲート電極と前記第２のゲート電極とは、前記金属シリサイド膜を介して電気的に接続されている半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｃ）の後で前記工程（ｄ）の前に、前記第１のシリコン膜のうち前記第１の活性領域の上方に形成された部分に、第１導電型の不純物を導入し、前記第１のシリコン膜のうち前記第２の活性領域の上方に形成された部分に、第２導電型の不純物を導入する工程（ｈ）をさらに備える、半導体装置の製造方法。
【請求項８】
請求項６に記載の半導体装置の製造方法において、
前記工程（ｅ）の後で前記工程（ｆ）の前に、前記第１のシリコン膜のうち前記第１の活性領域の上方に形成された部分に、第１導電型の不純物を導入し、前記第１のシリコン膜のうち前記第２の活性領域の上方に形成された部分に、第２導電型の不純物を導入する工程（ｉ）をさらに備える、半導体装置の製造方法。
【請求項９】
請求項６〜８のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記開口部内が前記絶縁膜によって充填される、半導体装置の製造方法。
【請求項１０】
請求項６〜８のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｅ）は、前記開口部内に前記絶縁膜を介して第２のシリコン膜を形成する工程を含み、
前記工程（ｆ）は、前記第１のシリコン膜、前記第２のシリコン膜及び前記絶縁膜をパターニングする工程を含み、
前記工程（ｇ）では、前記第１のゲート電極、前記第２のゲート電極、前記第２のシリコン膜及び前記絶縁膜の各上面上に亘って前記金属シリサイド膜を形成する、半導体装置の製造方法。
【請求項１１】
請求項１０に記載の半導体装置の製造方法において、
前記工程（ｄ）では、前記開口部を前記素子分離領域に対して順テーパ形状に形成する、半導体装置の製造方法。
【請求項１２】
請求項６〜１１のうちいずれか１つに記載の半導体装置の製造方法において、
前記工程（ｆ）では、上面の高さが前記第１のシリコン膜の上面の高さよりも低くなるように前記絶縁膜を形成する、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デュアルゲート電極を有するＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、デュアルゲート電極を有するＭＯＳＦＥＴについて図６を用いて説明する。図６は、従来のＭＯＳＦＥＴにおけるｎ型ＭＯＳ領域とｐ型ＭＯＳ領域の境界部分を示す断面図である。同図に示すように、従来のＭＯＳＦＥＴは、シリコン基板１０１内に形成された素子分離領域１０２と、素子分離領域１０２により囲まれ、ｎ型ＭＯＳ領域として機能するｐ型ウェル領域１０３及びｐ型ＭＯＳ領域として機能するｎ型ウェル領域１０４と、シリコン基板１０１上に形成されたゲート酸化膜１０５と、ゲート酸化膜１０５上に形成されたｎ型ポリシリコン電極１０９Ａ及びｐ型ポリシリコン電極１０９Ｂからなるデュアルゲート電極と、ｎ型ポリシリコン電極１０９Ａ及びｐ型ポリシリコン電極１０９Ｂ上に形成された金属シリサイド膜１１２とを備えている。なお、ゲート酸化膜１０５上にポリシリコン膜を形成した後、ｎ型ＭＯＳ領域ではリン（Ｐ）などのｎ型不純物を導入し、ｐ型ＭＯＳ領域ではボロン（Ｂ）などのｐ型不純物を導入することにより、ｎ型ポリシリコン電極１０９Ａ及びｐ型ポリシリコン電極１０９Ｂをそれぞれ形成している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の構造を有する従来の半導体装置では、ｎ型ポリシリコン電極１０９Ａとｐ型ポリシリコン電極１０９Ｂを形成した後の熱処理工程において、各ポリシリコン電極の境界部分に導入されたｎ型不純物及びｐ型不純物がポリシリコン中を相互に拡散してしまうおそれがある。このようなゲート電極内での不純物の相互拡散が起こると、ｎ型ポリシリコン電極１０９Ａ中にｐ型不純物が導入され、ｐ型ポリシリコン電極１０９Ｂ中にｎ型不純物が導入される結果、トランジスタのしきい値電圧が変動して、所望の特性が得られなくなるという不具合が生じる。
【０００４】
この不具合を解決するために、ポリシリコン膜とタングステンシリサイド膜との積層構造を有するデュアルゲート電極に対して、タングステン膜がさらに設けられたＭＯＳＦＥＴが提案されている（例えば特許文献１参照）。このＭＯＳＦＥＴでは、タングステンシリサイド膜をｎ型ポリシリコン電極とｐ型ポリシリコン電極の境界部上で分断し、タングステン膜によって電気的に接続することにより、ポリシリコン膜とタングステンシリサイド膜との界面を介して不純物が相互拡散するのを抑制している。
【０００５】
しかしながら、上述の構造を有するＭＯＳＦＥＴでは、ｎ型ポリシリコン電極とｐ型ポリシリコン電極とが隣接して形成されており、ポリシリコン膜がタングステン膜で完全に分断されているわけではない。従って、ポリシリコン膜中を不純物が相互拡散するのを防止するのは難しい。
【０００６】
本発明の目的は、ｎ型ゲート電極とｐ型ゲート電極との間で、ゲート電極中の不純物が相互拡散するのを抑え、しきい値電圧の変動が抑制され、所望の特性を示すデュアルゲート電極を有する半導体装置及びその製造方法を提供することにある。
【特許文献１】特開２００２−２１７３１０号公報
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板に形成された素子分離領域と、前記素子分離領域に取り囲まれ、前記半導体基板からなる第１の活性領域と、前記素子分離領域に取り囲まれ、前記半導体基板からなる第２の活性領域と、前記第１の活性領域の上に形成された第１のゲート絶縁膜と、前記第２の活性領域の上に形成された第２のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成され、シリコンからなる第１導電型の第１のゲート電極と、前記第２のゲート絶縁膜上に形成され、シリコンからなる第２導電型の第２のゲート電極と、前記第１の活性領域と前記第２の活性領域の間に位置する前記素子分離領域上に形成され、前記第１のゲート電極と前記第２のゲート電極とを分離する絶縁膜と、前記第１のゲート電極、前記第２のゲート電極及び前記絶縁膜の各上面上に亘って形成された金属シリサイド膜とを備え、前記第１のゲート電極と前記第２のゲート電極とは、前記金属シリサイド膜を介して電気的に接続されている。
【０００８】
この構成によれば、第１のゲート電極と第２のゲート電極とが絶縁膜により分離されているため、例えば、ソース／ドレイン領域を形成する工程などで比較的高温の熱処理を行う際に、第１導電型の不純物及び第２導電型の不純物がゲート電極間を相互拡散するのを抑制することができる。さらに、第１のゲート電極及び第２のゲート電極の上に、金属シリサイド膜が形成されているため、別途配線などを設けることなく、第１のゲート電極と第２のゲート電極の電気的接続を確保することが可能となる。従って、本発明の半導体装置では、不純物がゲート電極間を相互拡散してゲート電極のしきい値を変動させるのを抑制することができ、所望の特性を示すデュアルゲート電極を有する半導体装置を実現することができる。
【０００９】
なお、前記絶縁膜は、前記第１のゲート電極及び前記第２のゲート電極の側面上から前記素子分離領域の上面上に亘って形成された凹部状の断面形状を有し、前記絶縁膜に囲まれた凹部内に形成されたシリコン領域をさらに備え、前記シリコン領域の上面上には、前記金属シリサイド膜が形成されていてもよい。
【００１０】
この構成の場合、第１のゲート電極と第２のゲート電極とを分離する開口部の内面上に絶縁膜が設けられ、且つ、開口部内にシリコン領域が形成されている。そのため、上述の半導体装置と同様にして、第１導電型の不純物及び第２導電型の不純物が拡散する経路を絶縁膜により遮断することができるため、ゲート電極間を不純物が相互拡散するのを抑制することができる。また、開口部内に設けられたシリコン領域上にも金属シリサイド膜が設けられているため、第１のゲート電極と第２のゲート電極との電気的接続を確保することが可能となる。
【００１１】
なお、前記素子分離領域上における前記第１のゲート電極及び前記第２のゲート電極の側面は、前記素子分離領域に対して順テーパ形状になっていてもよい。この場合、第１のゲート電極と第２のゲート電極とを分離する開口部をテーパ形状で形成するので、開口径が一定である溝を形成する場合に比べ、開口部を形成する際のマスク合わせのズレなどに対して、十分なマージンを確保しなくてもよい。そのため、本発明の半導体装置は、微細化されても歩留まり良く製造可能である。
【００１２】
次に、本発明の半導体装置の製造方法は、半導体基板に素子分離領域を形成し、前記素子分離領域に囲まれた前記半導体基板からなる第１の活性領域及び第２の活性領域を形成する工程（ａ）と、前記第１の活性領域上に第１のゲート絶縁膜を形成すると共に、前記第２の活性領域上に第２のゲート絶縁膜を形成する工程（ｂ）と、前記工程（ｂ）の後に、前記半導体基板上に第１のシリコン膜を形成する工程（ｃ）と、前記第１の活性領域と前記第２の活性領域との間に位置する前記素子分離領域上に、前記第１のシリコン膜を貫通する開口部を形成する工程（ｄ）と、前記開口部内に絶縁膜を形成する工程（ｅ）と、
前記第１のシリコン膜及び前記絶縁膜をパターニングして、前記第１の活性領域上に前記第１のゲート絶縁膜を介して第１導電型の第１のゲート電極を形成すると共に、前記第２の活性領域上に前記第２のゲート絶縁膜を介して第２導電型の第２のゲート電極を形成する工程（ｆ）と、前記第１のゲート電極、前記第２のゲート電極及び前記絶縁膜の各上面上に亘って金属シリサイド膜を形成する工程（ｇ）とを備え、前記第１のゲート電極と前記第２のゲート電極とは、前記金属シリサイド膜を介して電気的に接続されている。
【００１３】
この方法によれば、工程（ｅ）で開口部内に形成される絶縁膜により、第１のゲート電極及び第２のゲート電極を分離することができるため、工程（ｅ）の後で、例えば高温の熱処理が行われる際に、第１導電型の不純物及び第２の導電型の不純物がゲート電極間を相互拡散するのを抑制することができる。その結果、第１のゲート電極と第２のゲート電極のしきい値電圧を変動するのを抑制することができ、所望の特性を示すデュアルゲート電極を有する半導体装置を製造することができる。
【発明の効果】
【００１４】
本発明の半導体装置及びその製造方法によれば、第１のゲート電極と第２のゲート電極との間に絶縁膜を設けることで、互いに異なる導電型の不純物がデュアルゲート電極間を相互拡散するのを抑制することができ、しきい値電圧の変動が抑えられる。しかも、金属シリサイド膜によって第１のゲート電極と第２のゲート電極とが電気的に接続される。そのため、所望の特性を示し、信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構成を示すゲート幅方向の断面図である。なお、本発明の半導体装置として、デュアルゲート電極を有するＭＯＳＦＥＴを挙げて説明する。
【００１６】
図１に示すように、本実施形態の半導体装置は、シリコンなどからなる半導体基板１と、半導体基板１内にＳＴＩ（Shallow Trench Isolation）技術などにより形成された素子分離領域２と、半導体基板１におけるｎ型ＭＯＳ領域に形成されたｐ型ウェル３と、半導体基板１におけるｐ型ＭＯＳ領域に形成されたｎ型ウェル４と、半導体基板１（ｐ型ウェル３）における素子分離領域２に取り囲まれた第１の活性領域１ａと、半導体基板１（ｎ型ウェル４）における素子分離領域２に取り囲まれた第２の活性領域１ｂと、第１の活性領域１ａ及び第２の活性領域１ｂ上に形成されたゲート絶縁膜５と、第１の活性領域１ａの上にゲート絶縁膜５を介して形成され、例えばリンなどのｎ型不純物が導入されたポリシリコンからなるｎ型ゲート電極９Ａと、第２の活性領域１ｂの上にゲート絶縁膜５を介して形成され、例えばボロンなどのｐ型不純物が導入されたポリシリコンからなるｐ型ゲート電極９Ｂとを備えている。
【００１７】
さらに、本実施形態の半導体装置では、第１の活性領域１ａと第２の活性領域１ｂの間に位置する素子分離領域２上にｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂが互いに離間して設けられている。そして、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの間に位置する素子分離領域２上には、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの側面上から素子分離領域２の上面上に亘って形成され、凹部状の断面形状を有し、酸化膜などからなる絶縁膜７と、絶縁膜７に囲まれた凹部内に形成されたシリコン領域９Ｃとが設けられている。そして、ｎ型ゲート電極９Ａ、シリコン領域９Ｃ、ｐ型ゲート電極９Ｂ及びそれらの間に露出する絶縁膜７の各上面上には、コバルトシリサイドなどからなる金属シリサイド膜１２が形成されており、金属シリサイド膜１２によってｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが電気的に接続されている。なお、シリコン領域９Ｃは、例えばｎ型シリコン領域９ｎ及びｐ型シリコン領域から構成されているが、これに限定されるものではない。
【００１８】
本実施形態の半導体装置の特徴は、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが絶縁膜７及びシリコン領域９Ｃにより分離されており、且つ、金属シリサイド膜１２が、ｎ型ゲート電極９Ａからｐ型ゲート電極９Ｂの上にわたって絶縁膜７及びシリコン領域９Ｃ上に形成されていることにある。この構成によれば、まず、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが絶縁膜７により分断されているため、例えばソース／ドレイン領域を形成する工程などで比較的高温の熱処理を行う際に、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとに導入された不純物が相互拡散するのを抑制することができる。さらに、ｎ型ゲート電極９Ａ上からｐ型ゲート電極９Ｂの上に亘って金属シリサイド膜１２が連続して設けられているため、別途配線などを設けることなく、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの電気的接続を確保することが可能となる。その結果、本実施形態の半導体装置によれば、互いに異なる導電型の不純物がゲート電極間を相互拡散するのを抑制することができ、所定のしきい値電圧を示すデュアルゲート電極を有する半導体装置を実現することができる。
【００１９】
次に、本実施形態の半導体装置の製造方法について図２及び図３を用いて説明する。
図２（ａ）〜（ｅ）及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【００２０】
まず、図２（ａ）に示すように、シリコンなどからなる半導体基板１に、例えば埋め込み素子分離技術（ＳＴＩ）により、深さが３００ｎｍのトレンチ内にシリコン酸化膜などの絶縁膜が埋め込まれてなる素子分離領域２を形成する。これにより、素子分離領域２によって囲まれた半導体基板１からなる第１の活性領域１ａ及び第２の活性領域１ｂを形成する。次いで、半導体基板１におけるｎ型ＭＯＳ領域に、例えばボロン（Ｂ）などのｐ型不純物を選択的にイオン注入してｐ型ウェル３を形成する一方、ｐ型ＭＯＳ領域にリン（Ｐ）などのｎ型不純物を選択的にイオン注入してｎ型ウェル４を形成する。なお、ｐ型ウェル３及びｎ型ウェル４は、素子分離領域２よりも深く形成され、ｐ型ウェル３のうち素子分離領域２に囲まれた領域がｎ型ＭＯＳトランジスタの第１の活性領域１ａとして機能し、ｎ型ウェル４のうち素子分離領域２に囲まれた領域がｐ型ＭＯＳトランジスタの第２の活性領域１ｂとして機能する。
【００２１】
次に、図２（ｂ）に示すように、半導体基板１の全面上に、例えば膜厚が１〜５ｎｍで酸化シリコン膜などからなるゲート絶縁膜５を熱酸化法により形成する。その後、ゲート絶縁膜５上に、例えば膜厚が５０〜１５０ｎｍでポリシリコンなどからなる第１のシリコン膜６を形成する。
【００２２】
次に、図２（ｃ）に示すように、ｎ型ＭＯＳ領域とｐ型ＭＯＳ領域との境界部分に形成された第１のシリコン膜６を異方性エッチングにより除去することで、第１のシリコン膜６を貫通し、素子分離領域２の上面に達する開口部１５を形成する。
【００２３】
続いて、図２（ｄ）に示すように、開口部１５の内面及び第１のシリコン膜６の上に、例えば膜厚が５〜１５ｎｍで、酸化膜または窒化膜などからなる絶縁膜７を形成する。その後、絶縁膜７上にポリシリコンなどからなる第２のシリコン膜８を堆積し、第２のシリコン膜８を開口部１５に埋め込む。
【００２４】
次に、図２（ｅ）に示すように、ＣＭＰ（Chemical Mechanical Polishing）法などにより、第１のシリコン膜６の上面が露出するまで第２のシリコン膜８及び絶縁膜７を除去する。なお、絶縁膜７の上面（上端部）が露出するまでＣＭＰ法によって第２のシリコン膜８を除去し、その後露出した絶縁膜７をエッチングすることによって第１のシリコン膜６の上面を露出してもよい。
【００２５】
次に、図３（ａ）に示すように、絶縁膜７の上面（上端部）を例えば１０ｎｍ〜３０ｎｍの膜厚分エッチングすることにより、凹部１０を形成する。これにより、絶縁膜７の上面（上端部）は、第１のシリコン膜６の上面よりも低くなる。次に、ｎ型ＭＯＳ領域に形成された第１のシリコン膜６及び第２のシリコン膜８に、例えばＰなどのｎ型不純物を注入することで、第１の活性領域１ａ上にｎ型ゲート電極９Ａを形成すると共に、開口部１５内にｎ型シリコン領域９ｎを形成する。一方、ｐ型ＭＯＳ領域に形成された第１のシリコン膜６及び第２のシリコン膜８に、例えばＢなどのｐ型不純物を注入することで、ｐ型ゲート電極９Ｂを形成すると共に、開口部１５内にｐ型シリコン領域９ｐを形成する。なお、シリコン領域９Ｃは、必ずしもｎ型シリコン領域９ｎとｐ型シリコン領域９ｐで構成する必要はなく、全てがｎ型シリコン領域９ｎ又はｐ型シリコン領域９ｐであっても良く、あるいはノンドープドのシリコン領域であって良い。また、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂを形成する工程は、絶縁膜７の凹部１０を形成する工程よりも前に行ってもよい。
【００２６】
次に、図示は省略するが、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂをリソグラフィーと異方性エッチング技術により、ゲート電極パターン形状に加工する。その後、パターニングされたｎ型ゲート電極９Ａをマスクにして、第１の活性領域１ａにｎ型不純物を注入してｎ型エクステンション領域を形成する一方、パターニングされたｐ型ゲート電極９Ｂをマスクにして、第２の活性領域１ｂにｐ型不純物を注入してｐ型エクステンション領域を形成する。次いで、半導体基板１上の全面にＣＶＤ法により絶縁膜を形成した後、異方性エッチングにより絶縁膜をエッチングして、パターニングされたｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの側壁上にサイドウォールスペーサ膜を形成する。その後、パターニングされたｎ型ゲート電極９Ａ及びサイドウォールスペーサ膜をマスクにして、第１の活性領域１ａにｎ型不純物を注入してｎ型ソース／ドレイン領域を形成する一方、パターニングされたｐ型ゲート電極９Ｂ及びサイドウォールスペーサ膜をマスクにして、第２の活性領域１ｂにｐ型不純物を注入してｐ型ソース／ドレイン領域を形成する。
【００２７】
続いて、図３（ｂ）に示すように、半導体基板１の全面上に、例えば膜厚が５〜１５ｎｍでニッケル（Ｎｉ）などからなる金属膜１１を形成する。ここで、図３（ａ）に示す工程で形成した絶縁膜７の凹部１０にも金属膜１１が埋め込まれる。なお、金属膜１１としては、コバルト（Ｃｏ）など他の金属を用いてもよい。次に、半導体基板１を熱処理するとで、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂ及びシリコン領域９Ｃを構成するシリコン膜と金属膜１１とが反応することにより、ｎ型ゲート電極９Ａ、ｐ型ゲート電極９Ｂ及びシリコン領域９Ｃ上に、金属シリサイド膜１２が形成される。このとき、凹部１０内の絶縁膜７上にも、ｎ型ゲート電極９Ａ及びシリコン領域９の両側から迫り出した金属シリサイド膜１２と、シリコン領域９及びｐ型ゲート電極９Ｂの両側から迫り出した金属シリサイド膜１２とが形成されている。これにより、第１のゲート電極９Ａと第２のゲート電極９Ｂは、金属シリサイド膜１２によって電気的に接続される。なお、図示は省略するが、ｎ型ソース／ドレイン領域及びｐ型ソース／ドレイン領域上にも金属シリサイド膜１２が形成される。
【００２８】
以降、図示は省略するが、通常のＭＯＳＦＥＴの製造方法と同様にして、例えば半導体基板１の全面上に、ＣＶＤ法によりシリコン窒化膜及びシリコン酸化膜からなる積層構造の層間絶縁膜を形成する。次に、ＣＭＰ法により層間絶縁膜を平坦化した後、各ソース／ドレイン領域及び各ゲート電極の上面に達する接続孔（コンタクトホール）を形成する。次いで、接続孔の内面上に例えば薄い膜厚で、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）とからなる積層膜（バリア膜）を形成する。その後、接続孔内をタングステン（Ｗ）膜で埋め込むことにより、ＭＯＳＦＥＴが作製される。以上の方法により、本実施形態のデュアルゲート電極を有する半導体装置を製造することができる。
【００２９】
本実施形態の半導体装置の製造方法の特徴は、図２（ｃ）に示す工程でｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域の境界部分に設けられた第１のシリコン膜６を除去して開口部１５を形成し、該開口部１５内に絶縁膜７及び第２のシリコン膜８を形成したことにある。この方法によれば、開口部１５内に設けられた絶縁膜７及びシリコン領域９Ｃにより、図３（ａ）で示す工程で形成されるｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとを分断することができるため、以降の工程で例えば高温の熱処理が行われる際に、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとに導入された各不純物が相互拡散するのを防ぐことができる。その結果、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂのしきい値電圧が変動するのを抑制することができ、所望の特性を示すデュアルゲート電極を有する半導体装置を製造することができる。
【００３０】
さらに、本実施形態の半導体装置の製造方法では、図３（ａ）に示す工程で、絶縁膜７の上端部に凹部１０を形成することで、図３（ｃ）に示す工程で、絶縁膜７の上端部の周囲に形成されたｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂと金属膜１１とを、十分に反応させることができ、絶縁膜７上にも確実に金属シリサイド膜１２を形成することができる。その結果、未反応の金属膜１１が残存するのを抑制でき、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの電気的接続を確実に確保することが可能となるため、信頼性の高い半導体装置を製造することができる。なお、凹部を形成する工程は必ずしも行う必要はなく、本実施形態の半導体装置の製造方法の様に、例えば５〜１５ｎｍの比較的薄い膜厚で絶縁膜７を形成した場合は、凹部を設けなくても絶縁膜７上に金属シリサイド膜１２を形成することができる。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。図４は、本実施形態の半導体装置の構成を示す断面図である。
【００３２】
上述の第１の実施形態の半導体装置では、図２（ｃ）に示すように、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの間に設けられた開口部１５は、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの側面が素子分離領域２に対してほぼ垂直になるように形成されている。このため、絶縁膜７は底面領域に対して側面領域がほぼ垂直に形成された凹部形状に形成されている。これに対して、本実施形態の半導体装置では、図４に示すように、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの間に設けられた開口部１５Ａは、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの側面が素子分離領域２に対して順テーパ形状で形成されている。このため、開口部１５Ａの内面に形成された絶縁膜１３は、底面領域に対して側面領域が逆テーパ形状で形成されている。なお、絶縁膜１３以外の構成は、全て第１の実施形態の半導体装置と同様である。
【００３３】
本実施形態の半導体装置の構成によれば、第１の実施形態の半導体装置と同様に、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが絶縁膜１３及びシリコン領域９Ｃにより分離されており、且つ、金属シリサイド膜１２を介してｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとは電気的に接続されている。従って、高温の熱処理が施されても、各ゲート電極中に導入された不純物が相互拡散するのを抑制することができ、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂが所望の特性を示すことができる。その結果、信頼性の高いデュアルゲート電極を有する半導体装置を実現することができる。
【００３４】
さらに、本実施形態の半導体装置では、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの側面が素子分離領域２に対して順テーパ形状で形成されていることで、例えば第１のシリコン膜６に開口部１５Ａを形成する際のマスク合わせのズレや、第１のシリコン膜６に不純物を導入して各ゲート電極を形成する際のマスク合わせのズレに対して、十分なマージンを確保しなくてもよいため、半導体装置が微細化されても歩留まり良く製造することができる。
【００３５】
なお、本実施形態の半導体装置は、上述の第１の実施形態の半導体装置の製造方法における図２（ｃ）に示す工程で開口部１５を素子分離領域２に対して順テーパ形状に形成することで、上述の第１の半導体装置の製造方法と同様にして製造することができる。
【００３６】
（第３の実施形態）
以下、本発明の第３の実施形態の半導体装置及びその製造方法について図面を参照しながら説明する。図５は、本実施形態の半導体装置の構成を示す断面図である。
【００３７】
上述の第１の実施形態の半導体装置では、図１に示すように、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの間は、絶縁膜７とシリコン領域９Ｃによって分離されている。これに対して、本実施形態の半導体装置は、図５に示すように、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとの間は絶縁膜１４のみで分離されている。
【００３８】
具体的には、本実施形態の半導体装置は、素子分離領域２、ｐ型ウェル３、ｎ型ウェル４、第１の活性領域１ａ、第２の活性領域１ｂがそれぞれ形成された半導体基板１と、第１の活性領域１ａ、第２の活性領域１ｂ、及び素子分離領域２上に形成されたゲート絶縁膜５と、第１の活性領域１ａのゲート絶縁膜５上に形成されたｎ型ゲート電極９Ａと、第２の活性領域１ｂのゲート絶縁膜５上に形成されたｐ型ゲート電極９Ｂと、第１の活性領域１ａと第２の活性領域１ｂとの間に位置する素子分離領域２上に形成されたｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとに挟まれた絶縁膜１４と、ｎ型ゲート電極９Ａ、ｐ型ゲート電極９Ｂ及びそれらの間に設けられた絶縁膜１４の各上面上に形成され、コバルトシリサイドなどからなる金属シリサイド膜１２とを備えている。なお、金属シリサイド膜１２によってｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが電気的に接続されている。
【００３９】
上記の構成を有する本実施形態の半導体装置においても、ｎ型ゲート電極９Ａとｐ型ゲート電極９Ｂとが、絶縁膜１４により分離されており、且つ、金属シリサイド膜１２を介して電気的に接続されているため、高温の熱処理時にｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂに導入された不純物が相互拡散するのを抑制することができる。
【００４０】
なお、本実施形態の半導体装装置の製造方法としては、上述の第１の半導体装置の製造方法における図２（ｃ）に示す工程で、ｐ型ＭＯＳ領域とｎ型ＭＯＳ領域との境界部分に、例えば開口幅が５〜１５ｎｍの狭い溝を形成した後、該溝に酸化膜または窒化膜を埋め込むことで、絶縁膜１４を形成する。その後、第１の半導体装置の製造方法と同様にして、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂ、ソース／ドレイン領域（図示せず）などを形成する。次いで、半導体基板１の全面上に金属膜１１を堆積した後、半導体基板１を熱処理することで、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの上に金属シリサイド膜１２を形成する。このとき、第１のゲート電極９Ａと第２のゲート電極９Ｂとの間隔が５〜１５ｎｍと比較的狭いため、絶縁膜１４上にも、ｎ型ゲート電極９Ａ及びｐ型ゲート電極９Ｂの両側からシリサイド反応によって迫り出した金属シリサイド膜１２が形成される。これにより、第１のゲート電極９Ａと第２のゲート電極９Ｂは、金属シリサイド膜１２によって電気的に接続される。なお、第１の実施形態の半導体装置の製造方法と同様にして、絶縁膜１４の上端部に凹部を形成してもよい。この場合、絶縁膜１４上により確実に金属シリサイド膜１２を形成することができる。以降、第１の実施形態の半導体装置と同様な工程により、本実施形態の半導体装置を製造することができる。
【００４１】
本実施形態の半導体装置の製造方法では、上述の第１の半導体装置の製造方法の様に第２のポリシリコン膜（図２（ｄ）参照）を形成する必要がないため、第１の実施形態の半導体装置の製造方法に比べて、工程を簡略化することができる。その結果、しきい値電圧の変動が抑制され、信頼性の高いデュアルゲート電極を有する半導体装置を比較的容易に製造することができる。
【産業上の利用可能性】
【００４２】
本発明の半導体装置及びその製造方法は、例えばデュアルゲート電極を有する半導体装置に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係る半導体装置の構成を示す断面図である。
【図２】（ａ）〜（ｅ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図５】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図６】従来の半導体装置の構成を示す断面図である。
【符号の説明】
【００４４】
１      半導体基板 
１ａ    第１の活性領域
１ｂ    第２の活性領域
２      素子分離領域 
３      ｐ型ウェル 
４      ｎ型ウェル 
５      ゲート絶縁膜 
６      第１のシリコン膜 
７      絶縁膜 
８      第２のシリコン膜 
９Ａ    ｎ型ゲート電極 
９Ｂ    ｐ型ゲート電極
９Ｃ    シリコン領域 
９ｎ    ｎ型シリコン領域
９ｐ    ｐ型シリコン領域
１０      凹部 
１１      金属膜 
１２      金属シリサイド膜 
１３      絶縁膜 
１４      絶縁膜 
１５      開口部 
１５Ａ    開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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