(57)【要約】【課題】回路規模を抑制しつつ各メモリコアが独立して動作する。【解決手段】半導体記憶装置は、第１コア１００Ａに供給するクロックを発生するロウクロック発生器１０Ａ及びカラムクロック発生器・バーストカウンタ２０Ａと、第２コア１００Ｂに供給するクロックを発生するロウクロック発生器１０Ｂ及びカラムクロック発生器・バーストカウンタ２０Ｂと、第１コア１００Ａ及び第２コア１００Ｂに電源を供給する電源系回路２０１と、を備えている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、前記各メモリバンクに対してデータの書き込み又は読み出しを行うデータ制御手段と、を含む複数のメモリコアと、
各メモリコアにそれぞれ供給される独立したクロックを発生する複数のクロック発生手段と、
各メモリコアに供給するための電圧を発生する単一の電圧発生手段と、
を備えた半導体記憶装置。
【請求項２】
自己診断用アドレス、自己診断用コマンド及び自己診断用データを発生する単一の自己診断制御手段を更に備え、
前記クロック発生回路は、前記自己診断制御手段により発生された自己診断用コマンドに基づいて自己診断用クロックを発生し、
前記各メモリコアは、前記自己診断制御手段により発生された自己診断用アドレス、自己診断用コマンド及び自己診断用データと、前記クロック発生手段により発生された自己診断用クロックと、に基づいて自己診断を行う
請求項１に記載の半導体記憶装置。
【請求項３】
各メモリコアに対して入力されるデータの圧縮を指示するデータ圧縮指示信号を発生する単一のデータ圧縮指示信号発生手段を更に備えた
請求項１または請求項２に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のメモリコアを備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、複数のＤＲＡＭ等のメモリユニットと、複数のメモリユニットに共通の動作タイミング信号を出力する動作タイミング制御信号出力回路と、を備えた半導体記憶装置が開示されている（例えば特許文献１参照。）。特許文献１の半導体記憶装置は、メモリユニットの数にかかわらず、１つの動作タイミング制御信号出力回路を備えているので、回路規模を小さく抑えてチップ面積を小さくすることができる。
【特許文献１】特開２００５−３３９０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、特許文献１では、１つの動作タイミング制御信号出力回路で複数のメモリユニットを制御するために、各メモリユニットのクロック、コマンド、アドレス、データ入出力回路を共通にしなければならない。このため、各メモリユニットのビット構成を変えたり、独立して動作させたりすることができなかった。一方、各メモリユニットを独立させるとしても、半導体記憶装置全体の回路規模をできる限り小さくしたいという要請もある。
【０００４】
本発明は、上述した課題を解決するために提案されたものであり、回路規模を抑制しつつ各メモリコアが独立して動作することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１の発明は、行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイの行方向のメモリセルを選択する行デコーダと、前記メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、前記各メモリバンクに対してデータの書き込み又は読み出しを行うデータ制御手段と、を含む複数のメモリコアと、各メモリコアにそれぞれ供給される独立したクロックを発生する複数のクロック発生手段と、各メモリコアに供給するための電圧を発生する単一の電圧発生手段と、を備えている。
【０００６】
メモリコアは、行方向及び列方向に複数のメモリセルが配列されたメモリセルアレイと、メモリセルアレイの行方向のメモリセルを選択する行デコーダと、メモリセルアレイの列方向のメモリセルを選択する列デコーダと、を有するｍ個（ｍは２以上の自然数。）のメモリバンクと、各メモリバンクに対してデータの書き込み又は読み出しを行うデータ制御手段と、を有している。
【０００７】
各メモリコアは、互いに独立して動作可能であり、例えば、互いに異なる動作モード、クロック周波数、入出力データビット数で動作可能である。このようなことを実現するために、複数のクロック発生手段は、それぞれ独立したクロックを発生して、これらのクロックをそれぞれ各メモリコアに供給する。
【０００８】
さらに、電圧発生手段は、各メモリコアに供給するための電圧を発生する。電圧発生手段は、各メモリコアに共通した単一のものである。これにより、各メモリコアにそれぞれ対応する複数の電圧発生手段を設ける場合に比べて、電圧発生手段が１つですむので、回路規模を抑制することができる。
【０００９】
ここで、上記発明は、自己診断用アドレス、自己診断用コマンド及び自己診断用データを発生する単一の自己診断制御手段を更に備えてもよい。このとき、前記クロック発生回路は、前記自己診断制御手段により発生された自己診断用コマンドに基づいて自己診断用クロックを発生し、前記各メモリコアは、前記自己診断制御手段により発生された自己診断用アドレス、自己診断用コマンド及び自己診断用データと、前記クロック発生手段により発生された自己診断用クロックと、に基づいて自己診断を行えばよい。
【００１０】
また、上記発明は、各メモリコアに対して入力されるデータの圧縮を指示するデータ圧縮指示信号を発生する単一のデータ圧縮指示信号発生手段を更に備えてもよい。
【発明の効果】
【００１１】
本発明は、回路規模を抑制しつつ各メモリコアが独立して動作することができる
【発明を実施するための最良の形態】
【００１２】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１３】
図１は、本発明の実施の形態に係る半導体記憶装置のチップ構成を示す図である。半導体記憶装置は、配線が形成された回路基板であるシリコンインターポーザ１、図示しないマイクロバンプを介してシリコンインターポーザ１上に配置されたＡＳＩＣ（Application Specific Integrated Circuit）チップ２及びメモリチップ３を有している。
【００１４】
ＡＳＩＣチップ２は、複数のマイクロバンプを介して、シリコンインターポーザ１の配線に接続されている。これらのマイクロバンプは、図１のマイクロバンプ領域２ａに設けられている。
【００１５】
メモリチップ３は、複数のマイクロバンプを介して、シリコンインターポーザ１の配線に接続されている。これらのマイクロバンプは、図１のマイクロバンプ領域３ａ、３ｂ、３ｃに設けられている。なお、マイクロバンプ領域３ａは、０から２５５ビットのデータが入出力されるバンプの領域であり、マイクロバンプ領域３ｂは、２５６から５１１ビットのデータが入出力されるバンプの領域である。また、マイクロバンプ領域３ｃは、コマンドやアドレスなどが入力されるマイクロバンプの領域である。
【００１６】
図２は、半導体記憶装置に設けられたメモリチップ２のレイアウト構成を示す図である。メモリチップ２は、第１コア１００Ａと第２コア１００Ｂとを有している。以下では、第１コア１００Ａ内に設けられた回路には数字の符号と共にアルファベット“Ａ”を付すと共に、第２コア１００Ｂ内に設けられた回路には数字の符号と共にアルファベット“Ｂ”を付す。
【００１７】
第１コア１００Ａは、ＤＲＡＭで構成されたメモリバンク８０Ａ、９０Ａ、第１コア１００Ａに関する周辺回路９８Ａを有している。第２コア１００Ｂは、ＤＲＡＭで構成されたメモリバンク８０Ｂ、９０Ｂ、第２コア１００Ｂに関する周辺回路９８Ｂを有している。なお、第１コア１００Ａ及び第２コア１００Ｂの各ＤＲＡＭは、同一の容量でもよいし、異なる容量であってもよい。
【００１８】
第１コア１００Ａ及び第２コア１００Ｂは、独立して動作可能に構成されている。例えば、動作モード、入出力データのビット構成（１２８ビット又は２５６ビット）、クロック周波数が異なっていても、第１コア１００Ａ及び第２コア１００Ｂは各々動作可能である。      
【００１９】
電源系回路２０１は、例えば、基準電位発生回路、バイアス電圧発生回路、ワード線昇圧電源発生回路、内部降圧回路等を含んでいる。基準電位発生回路、バイアス電圧発生回路、ワード線昇圧電源発生回路、内部降圧回路等はノイズの伝達経路にはならず、仮にノイズの伝達経路になるとしてもその影響は小さい。そこで、電源系回路２０１は、第１コア１００Ａ及び第２コア１００Ｂにそれぞれ所定の電源を供給する。すなわち、第１コア１００Ａ及び第２コア１００Ｂは、電源系回路２０１を共用する。これにより、メモリチップ２のサイズを小さくすることができる。
【００２０】
ＢＩＳＴ系／ＴＥＳＴ系回路２０２は、詳しくは後述するが、所定の信号を第１コア１００Ａ及び第２コア１００Ｂに供給することで、第１コア１００Ａ及び第２コア１００Ｂを同時に制御する。すなわち、第１コア１００Ａ及び第２コア１００Ｂは、ＢＩＳＴ系／ＴＥＳＴ系回路２０２を共用する。これにより、メモリチップ２のサイズを更に小さくすることができる。
【００２１】
ウエハテストパッド９７は、第１コア１００Ａ及び第２コア１００Ｂに共用されるものであり、外部から入力されるウエハテスト用信号（ＷＦＴ信号）、外部入力信号を第１コア１００Ａ、第２コア１００Ｂに供給する。
【００２２】
入出力用バンプパッド列９９Ａ、９９Ｂは、図１に示すマイクロバンプ領域に形成されている。ここで、入出力用バンプパッド列９９Ａは、第１コア１００Ａ専用のものであり、外部から入力されるコマンド、アドレス等を第１コア１００Ａに供給する。入出力用バンプパッド９９列Ｂは、第２コア１００Ｂ専用のものであり、外部から入力されるコマンド、アドレス等を第２コア１００Ｂに供給する。
【００２３】
図３は、本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。半導体記憶装置は、第１コア１００Ａ、第２コア１００Ｂ、テストモード信号発生器５１、ＢＩＳＴ（Built In Self Test）シーケンサ５２を備えている。なお、第１コア１００Ａと第２コア１００Ｂは同様の構成であるので、以下では主に第１コア１００Ａの構成について説明する。
【００２４】
半導体記憶装置は、ロウクロックを発生するロウクロック発生器１０Ａと、カラムアドレスを発生し又はバーストをカウントするカラムクロック発生器・バーストカウンタ２０Ａと、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ・リフレッシュカウンタ３０Ａと、カラムアドレスを一時蓄積するカラムアドレスバッファ４０Ａと、データマスクを一時蓄積するデータマスクバッファ５０Ａと、を備えている。
【００２５】
また、上記半導体記憶装置は、データを記憶するメモリバンク８０Ａ、９０Ａと、メモリバンク８０Ａ、９０Ａに対してデータを書き込み又は読み出す制御を行うデータコントロール回路７０Ａを備えている。
【００２６】
さらに、半導体記憶装置は、外部から入力されるデータＤを一時蓄積する入力バッファ６１Ａと、外部から入力されるテストモード時入力信号ＴＤを一時蓄積する入力バッファ６２Ａと、データコントロール回路７０Ａから読み出されたデータＱを一時蓄積する出力バッファ６６Ａと、データコントロール回路７０Ａから読み出されたテストモード時出力信号ＴＱを一時記憶する出力バッファ６２Ａと、を備えている。
【００２７】
ここで、テストモード時入力信号ＴＤは、テストモードにおいて、メモリバンクに書き込むべきデータであるテストデータと、メモリバンクから読み出されたテストデータの期待値と、含んでいる。また、テストモード時出力信号ＴＱは、メモリバンクから読み出されたテストデータとその期待値との比較結果を示す信号を示している。
【００２８】
ロウクロック発生器１０Ａは、外部から供給されるクロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）に基づいて、ロウアドレスを同期させるためのロウクロックを発生し、このロウクロックをロウアドレスバッファ・リフレッシュカウンタ３０Ａ、メモリバンク８０Ａ、９０Ａに供給する。また、ロウクロック発生器１０Ａは、後述するＢＩＳＴシーケンサ５２からテストモード時の所定のコマンドが供給されると、テスト診断用ロウクロックを発生する。
【００２９】
カラムクロック発生器・バーストカウンタ２０Ａは、クロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、アクトコマンド（ＡＣＴＢ）、リフレッシュ信号（ＲＥＦ）、更にライト・イネーブル信号（ＷＥＢ）に基づいて、カラムアドレスを同期させるためのカラムクロックを発生し、このカラムクロックをカラムアドレスバッファ４０Ａ、メモリバンク８０Ａ、９０Ａに供給する。また、カラムクロック発生器・バーストカウンタ２０Ａは、後述するＢＩＳＴシーケンサ５２からテストモード時の所定のコマンドが供給されると、テスト診断用カラムクロックを発生する。
【００３０】
ロウアドレスバッファ・リフレッシュカウンタ３０Ａは、ロウクロック発生器１０Ａで発生されたロウクロックに同期して、外部から供給されるロウアドレスＡｉ（ｉ＝４〜１５）を一時蓄積した後、そのロウアドレスをメモリバンク８０Ａ、９０Ａに供給する。また、ロウアドレスバッファ・リフレッシュカウンタ３０Ａは、メモリバンク８０Ａ、９０Ａのリフレッシュ回数をカウントする。
【００３１】
カラムアドレスバッファ４０Ａは、カラムクロック発生器・バーストカウンタ２０Ａで発生されたカラムクロックに同期して、外部から供給されるカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積した後、そのカラムアドレスをメモリバンク８０Ａ、９０Ａに供給する。
【００３２】
データマスクバッファ５０Ａは、外部から供給されるデータマスクを一時蓄積した後、データマスクをデータコントロール回路７０Ａに供給する。テストモード制御回路５１は、外部から供給されるテストモード制御信号（ＰＴＥＳＴ）に基づいて、入力バッファ６１Ａ、６２Ａ、データコントロール回路７０Ａをテストモードに設定し、又は通常モードに設定する制御を行う。
【００３３】
入力バッファ６１Ａは、通常モードのときに、例えば２５６本の多ビット入力端子を介して入力される書き込み対象となる２５６ビットのデータＤを一時蓄積した後、このデータＤをデータコントロール回路７０Ａに供給する。入力バッファ６２Ａは、テストモードのときに、例えば８本のテストデータ入力端子を介して入力される８ビットのテストモード時入力信号ＴＤを一時蓄積した後、このテストモード時入力信号ＴＤをデータコントロール回路７０Ａに供給する。
【００３４】
一方、出力バッファ６６Ａは、通常モードのときに、データコントロール回路７０Ａから出力された２５６ビットのデータＱを一時蓄積し、このデータＱを例えば２５６本の多ビット出力端子を介して外部へ出力する。出力バッファ６７Ａは、テストモードのときに、データコントロール回路７０Ａから出力されたテストモード時出力信号ＴＱｋを一時蓄積し、このテストモード時出力信号ＴＱｋを例えば８本のテストデータ出力端子を介して外部へ出力する。
【００３５】
メモリバンク８０Ａは、ＤＲＡＭで構成されている。メモリバンク８０Ａは、マトリクス状に配列された複数のメモリセルからなるメモリセルアレイ８１Ａと、ロウアドレス（行アドレス）を選択するためのロウデコーダ８２Ａと、カラムアドレス（列アドレス）を選択するためのカラムデコーダ８３Ａと、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ８４Ａと、を備えている。
【００３６】
メモリセルアレイ８１Ａは、マトリクス状に配列された複数のメモリセルで構成され、例えば１６Ｍビット（＝６４ｋ×２５６ビット）のメモリ容量を有している。
【００３７】
ロウデコーダ８２Ａは、図１に示したロウアドレスバッファ・リフレッシュカウンタ３０Ａからロウアドレスが供給されると、そのロウアドレスに対応するメモリセルを選択するための信号をメモリセルアレイ８１Ａに供給する。また、カラムデコーダ８３Ａは、カラムアドレスが供給されると、そのカラムアドレスに対応するメモリセルを選択するためのカラムアドレス選択信号をメモリセルアレイ８１Ａに供給する。これにより、ロウアドレス及びカラムアドレスに基づくメモリセルアレイ８１Ａのメモリセルにおいて、データの書き込み又は読み出しが行われる。
【００３８】
このような構成のメモリバンク８０Ａは、多数の入出力ピン、例えば２５６ビットのデータの同時入力又は同時出力が可能な２５６本の入力ピン及び出力ピンを有し、通常モードでは、２５６ビットずつデータを読み出したり、２５６ビットずつデータを書き込んだりする。なお、メモリバンク９０Ａは、メモリバンク８０Ａと同様に構成され、メモリセルアレイ９１Ａと、ロウアドレス（行アドレス）を選択するためのロウデコーダ９２Ａと、カラムアドレス（列アドレス）を選択するためのカラムデコーダ９３Ａと、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ９４Ａと、を備えている。
【００３９】
データコントロール回路７０Ａは、通常モード（いわゆる×２モード）の場合、入力バッファ６１Ａから２５６ビットずつ２回に分けて５１２ビットのデータが供給されると、メモリバンク８０Ａ及びメモリバンク９０Ａにそれぞれ２５６ビットのデータを一度に書き込む。また、データコントロール回路７０Ａは、メモリバンク８０Ａ、９０Ａからそれぞれ一度に２５６ビットのデータを読み出して５１２ビットのデータを一旦記憶し、２５６ビットずつ２回に分けてバーストで出力し、この２５６ビットのデータＱを出力バッファ６６Ａに供給する。
【００４０】
データコントロール回路７０Ａは、テストモードの場合、入力バッファ６２Ａから８ビットのテストモード時入力信号ＴＤが供給されると、６４ビット分ずつのデータを１ビットずつに圧縮したテストモード時入力信号ＴＤのテストデータをメモリバンク８０Ａ、９０Ａに書き込む。そして、データコントロール回路７０Ａは、メモリバンク８０Ａ、９０Ａから読み出されたテストデータと、上記テストモード時入力信号ＴＤの期待値と、を比較して、比較結果を表すテストモード時出力信号ＴＱを出力バッファ６７Ａに供給する。
【００４１】
なお、ＢＩＳＴ結果出力バッファ６９が、第１コア１００Ａから出力されるテストモード時出力信号ＴＱと、第２コア１００Ｂから出力されるテストモード時出力信号ＴＱと、を一時蓄積してから出力しても良い。
【００４２】
また、データコントロール回路７０Ａは、テストモード信号発生器５１からの信号に基づいて、上述した通常モードとテストモードとの切り換えを行う。
【００４３】
テストモード信号発生器５１は、６４ビットのデータを１ビットに圧縮することを指示する信号（ＰＴＥＳＴ）を出力して、第１コア１００Ａのデータ制御回路７０Ａ及び第２コア１００Ｂのデータ制御回路７０ＢにＰＴＥＳＴを供給する。テストモード信号発生器５１は、具体的には次のように構成されている。
【００４４】
図４は、テストモード信号発生器５１の構成を示すブロック図である。テストモード信号発生器５１は、ＤＴＥＳＴ信号を否定する否定演算（ＮＯＴ）回路５１ａと、ＢＩＳＴ信号を否定するＮＯＴ回路５１ｂと、ＮＯＴ回路５１ａ、５１ｂから出力された信号の否定論理積を演算する否定論理積演算（ＮＡＮＤ）回路５１ｃと、ＮＡＮＤ回路５１ｃから出力された信号を否定するＮＯＴ回路５１ｄと、ＮＯＴ回路５１ｅから出力された信号を否定する否定回路５１ｅと、を備えている。
【００４５】
テストモード信号発生器５１は、このような構成により、ＤＴＥＳＴ信号、ＢＩＳＴ信号の少なくとも１つがハイレベルになるとハイレベルのＰＴＥＳＴ信号を出力し、ＤＴＥＳＴ信号、ＢＩＳＴ信号のいずれもローレベルになるとローレベルのＰＴＥＳＴ信号を出力する。これにより、図３に示すデータ制御回路７０Ａ、７０Ｂは、テストモード信号発生器５１は、後述するＢＩＳＴ時又はその他のテストモード時になると、６４ビットのデータを１ビットに圧縮して、それぞれ所定のテストを実行する。
【００４６】
図５は、ＢＩＳＴシーケンサ５２の構成を示すブロック図である。ＢＩＳＴシーケンサ５２は、ＢＩＳＴ（Built In Self Test：自己診断）時に、自己診断用アドレス、自己診断用コマンド、自己診断用データを発生する。具体的には、ＢＩＳＴシーケンサ５２は、シーケンサ５２ａと、自己診断用アドレスを発生するアドレス発生器５２ｂと、自己診断用コマンドを発生するコマンド発生器５２ｃと、自己診断用データを発生するデータ発生器５２ｄと、を備えている。
【００４７】
シーケンサ５２ａは、ハイレベルのＢＩＳＴ信号が入力されるとＢＩＳＴ動作がイネーブルにかり、ローレベルのＢＩＳＴ信号が入力されるとＢＩＳＴ動作がディセーブルになる。そして、ＢＩＳＴシーケンサ５２ａは、クロックが入力されると、アドレス発生器５２ｂに自己診断用アドレスを発生させ、コマンド発生器５２ｃに自己診断用コマンドを発生させ、自己診断用データ発生器５２ｄにデータを発生させる。
【００４８】
テストモード信号発生器５１から出力された信号、及びＢＩＳＴシーケンサ５２から出力されたコマンド、アドレス、データは、次に示す入力回路に供給される。
【００４９】
図６は、入力回路の構成を示す図である。なお、図６では、入出力用バンプパッド列９９Ａ、９９Ｂの代表的なバンプパッドのみを示し、その他のバンプパッドは省略している。
【００５０】
この入力回路は、ＢＩＳＴ時においては、ＢＩＳＴシーケンサ５２で発生されたアドレス、データ、コマンドを出力し、ＢＩＳＴ時以外の他のテストモード時においては、ウエハテストパッド９７、入出力用バンプパッド列９９Ａ、９９Ｂから入力された信号を出力する回路である。ここで出力された信号は、第１コア１００Ａ、第２コア１００Ｂにそれぞれ供給される。
【００５１】
入出力用バンプパッド列９９Ａは、否定論理積演算回路１０６の入力端子に接続されている。入出力用バンプパッド列９９Ｂは、否定論理積演算回路１０５の入力端子に接続されている。入出力用バンプパッド列９９Ａ、９９Ｂは、スイッチ素子１０４を介して接続されている。スイッチ素子１０４の一方のゲートには、ＮＯＴ回路１０１、１０２を介して、コア選択信号が供給される。また、スイッチ素子１０４の他方のゲートには、ＮＯＴ回路１０１、１０２、１０３を介して、コア選択信号が供給される。
【００５２】
ここで、ハイレベルのコア選択信号は、入出力用バンプパッド列９９Ａ又は９９Ｂに入力された信号を、２つのコア（第１コア１００Ａ、第２コア１００Ｂ）に同一信号として供給することを示す信号である。ローレベルのコア選択信号は、入出力用バンプパッド列９９Ａ、９９Ｂに入力された信号をそれぞれのコアに供給することを示す信号である。
【００５３】
否定論理和演算（ＮＯＲ）回路１１２は、ＮＯＴ回路１０７、１０８を介して入力されるＢＩＳＴ信号と、ＮＯＴ回路１１１を介して入力されるウエハテストパッド９７からのＷＦＴ信号と、の否定論理和を演算する。ＮＯＲ回路１０９は、ＮＯＴ回路１０７、１０８を介して入力されるＢＩＳＴ信号と、ＮＯＲ回路１１２から入力される信号と、の否定論理和を演算する。
【００５４】
ＮＡＮＤ回路１１３は、ウエハテストパッド９７から入力される信号Ａと、ＮＯＲ回路１１２から入力される信号と、否定論理積を演算する。ＮＡＮＤ回路１１４は、ＮＯＴ回路１１０を介して入力されるＢＩＳＴシーケンサ５２の発生信号（アドレス、コマンド、データ）と、ＮＡＮＤ回路１１３から入力される信号と、の否定論理積を演算する。
【００５５】
ＮＡＮＤ回路１１６は、ＮＡＮＤ回路１０５から入力される信号と、ＮＯＴ回路１１５を介して、ＮＡＮＤ回路１１４から入力される信号と、の否定論理積を演算する。そして、ＮＡＮＤ回路１１６の出力信号は、ＮＯＴ回路１１７、１１８を介して、第２コア１００Ｂに供給される。
【００５６】
ＮＡＮＤ回路１１９は、ＮＡＮＤ回路１０６から入力される信号と、ＮＯＴ回路１１５を介して、ＮＡＮＤ回路１１４から入力される信号と、の否定論理積を演算する。そして、ＮＡＮＤ回路１１９の出力信号は、ＮＯＴ回路１２０、１２１を介して、第１コア１００Ａに供給される。
【００５７】
このように構成された入力回路において、コア選択信号がロー（Ｌ）レベル（１コア選択時）になると、コア選択信号は、否定回路１０１、１０２、１０３を介して、スイッチ素子１０４に供給される。このとき、スイッチ素子１０４はオンになり、入出力用バンプパッド列９９Ａ、９９Ｂのバンプパッドは等電位になる。この結果、入出力用バンプパッド列９９Ａ、９９Ｂのいずれかのバンプパッドに信号Ａが入力されたとしても、入出力用バンプパッド列９９Ａ、９９Ｂの両方に同一の信号Ａが入力されることになる。
【００５８】
したがって、第１コア１００Ａ、第２コア１００Ｂのいずれか一方のみを動作させる場合（シングルコアの場合）、入出力用バンプパッド列９９Ａ、９９Ｂのいずれかのバンプパッドに信号Ａを入力すればよい。
【００５９】
一方、コア選択信号がハイ（Ｈ）レベル（２コア選択時）になると、スイッチ素子１０４はオフになる。この結果、入出力用バンプパッド列９９Ａ、９９Ｂのバンプパッドは互いに独立した状態になり、入出力用バンプパッド列９９Ａ、９９Ｂの各バンプパッドに入力された信号は、それぞれ第１コア１００Ａ、第２コア１００Ｂに用いられる。したがって、第１コア１００Ａ及び第２コア１００Ｂを同時に動作させる場合（ダブルコアの場合）、入出力用バンプパッド列９９Ａ、９９Ｂのそれぞれのバンプパッドに信号を入力すればよい。
【００６０】
以上のように、本発明の実施の形態に係る半導体記憶装置は、第１コア１００Ａ及び第２コア１００Ｂにそれぞれ専用のクロック発生器を備えると共に、単一の電源系回路２０１で発生された電源を第１コア１００Ａ、第２コア１００Ｂにそれぞれ供給している。これにより、上記半導体記憶装置は、第１コア１００Ａ、第２コア１００Ｂをそれぞれ独立に動作させることができると共に、２つのメモリコアで電源系回路を共用しない場合に比べて、チップサイズを小さくすることができる。
【００６１】
また、半導体記憶装置は、テストモード信号発生器５１、ＢＩＳＴシーケンサ５２で発生された信号をそれぞれ第１コア１００Ａ、第２コア１００Ｂに供給することにより、２つのメモリコアでテストモード信号発生器、ＢＩＳＴシーケンサを共用しない場合に比べて、更にチップサイズを小さくすることができる。
【００６２】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【００６３】
例えば、上述した実施形態では、第１コア１００Ａ及び第２コア１００Ｂを使用する「２コア（ダブルコア）」の場合を例に挙げて説明したが、メモリコアの数は３以上であってもよいのは勿論である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態に係る半導体記憶装置のチップ構成を示す図である。
【図２】半導体記憶装置に設けられたメモリチップのレイアウト構成を示す図である。
【図３】本発明の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図４】テストモード信号発生器５１の構成を示すブロック図である。
【図５】ＢＩＳＴシーケンサ５２の構成を示すブロック図である。
【図６】入力回路の構成を示す図である。
【符号の説明】
【００６５】
１  シリコンインターポーザ
２  ＡＳＩＣチップ
３  メモリチップ
５１  テストモード信号発生器
５２  ＢＩＳＴシーケンサ
１００Ａ  第１コア
１００Ｂ  第２コア
２０１  電源系回路
【図１】
2008065862.tif 000003
【図２】
2008065862.tif 000004
【図３】
2008065862.tif 000005
【図４】
2008065862.tif 000006
【図５】
2008065862.tif 000007
【図６】
2008065862.tif 000008