(57)【要約】【課題】メモリ素子のキャパシタ及びその形成方法を提供する。【解決手段】トランジスタが形成された半導体基板１００上に、貫通穴５０１を持つ鋳型層５００を形成し、貫通穴５０１の底に触媒金属層６１０を形成した後、触媒金属層６１０上に炭化水素ガスを含む反応ガスを供給し、触媒金属層６１０による炭化水素ガスの触媒反応によって炭素ナノチューブ６３０を成長させる。炭素ナノチューブ６３０を覆いつつ、貫通穴５０１の底及び側壁に延在する下部電極層６５０を形成した後、誘電層７００を蒸着する。誘電層７００上に上部電極８００を形成することで、トランジスタに電気的に接続するキャパシタを形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
トランジスタが形成された半導体基板上に、貫通穴を持つ鋳型層を形成するステップと、
前記鋳型層の貫通穴の底に触媒金属層を形成するステップと、
前記触媒金属層上に炭化水素ガスを含む反応ガスを供給し、前記触媒金属層による前記炭化水素ガスの触媒反応によって炭素ナノチューブを成長させるステップと、
前記炭素ナノチューブの上に誘電層を蒸着するステップと、
前記誘電層上に上部電極を形成し、前記トランジスタに電気的に接続するキャパシタを形成するステップと、
を含むことを特徴とするメモリ素子のキャパシタ形成方法。
【請求項２】
前記炭素ナノチューブは、前記触媒金属層上に垂直配向されるように成長したことを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項３】
前記誘電層を蒸着するステップの前に、
前記炭素ナノチューブを覆い、前記触媒金属層に接触しつつ前記貫通穴の底及び側壁に延在する下部電極のための導電層を蒸着するステップをさらに含むことを特徴とする請求項１に記載の半導体素子のキャパシタ形成方法。
【請求項４】
前記鋳型層を形成するステップの前に、
前記半導体基板上に前記トランジスタを覆う絶縁層を形成するステップと、
前記絶縁層を貫通して前記半導体基板及び前記下部電極層を電気的に接続させる連結コンタクトを形成するステップと、
をさらに含むことを特徴とする請求項３に記載のメモリ素子のキャパシタ形成方法。
【請求項５】
前記触媒金属層は、ニッケル（Ｎｉ）層または鉄（Ｆｅ）層から形成されることを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項６】
前記触媒金属層は、鉄−ニッケルの二元系合金層、鉄−ニッケル−コバルトの三元系合金層、鉄−ニッケル−コバルト−チタンの四元系合金層、または鉄−ニッケル−チタンの三元系合金層から形成されることを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項７】
前記炭化水素ガスは、アセチレンガス（Ｃ2Ｈ4）またはメタンガス（ＣＨ4）であることを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項８】
前記反応ガスは、アンモニアガス（ＮＨ3）をさらに含むことを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項９】
前記反応ガスは、不活性ガスをキャリア（carrier）ガスとしてさらに含むことを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項１０】
前記誘電層は、原子層蒸着（ＡＬＤ）で蒸着されるアルミニウム酸化物層、ハフニウム酸化物層またはジルコニウム酸化物層から形成されることを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項１１】
前記誘電層は、
ジルコニウム酸化物層、アルミニウム酸化物層、及びジルコニウム酸化物層の複合層を、同一の工程チャンバー内でインシチュ（in-situ）で原子層蒸着（ＡＬＤ）によって蒸着するステップと、
前記複合層の結晶化のために前記蒸着温度よりも高い温度で熱処理するステップと、を含んで形成されることを特徴とする請求項１に記載のメモリ素子のキャパシタ形成方法。
【請求項１２】
トランジスタが形成された半導体基板上に形成された触媒金属層と、
前記触媒金属層上に垂直配向されるように成長した炭素ナノチューブと、
前記炭素ナノチューブの上に形成された誘電層と、
前記誘電層上に形成された上部電極と、
を備えることを特徴とするメモリ素子のキャパシタ。
【請求項１３】
前記半導体基板上に貫通穴を持つように形成された鋳型層と、
前記炭素ナノチューブを覆いつつ、前記貫通穴の底及び側壁に延在する下部電極層と、をさらに備えることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１４】
前記炭素ナノチューブ及び前記触媒金属層を覆いつつ、前記炭素ナノチューブの周囲を覆うシリンダー（cylinder）形態の側壁を形成するように延在する下部電極層をさらに備えることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１５】
前記半導体基板上に前記トランジスタを覆うように形成された絶縁層と、
前記絶縁層を貫通して前記半導体基板及び前記下部電極層を電気的に接続させる連結コンタクトと、
をさらに備えることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１６】
前記触媒金属層は、ニッケル（Ｎｉ）層または鉄（Ｆｅ）層から形成されることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１７】
前記触媒金属層は、鉄−ニッケルの二元系合金層、鉄−ニッケル−コバルトの三元系合金層、鉄−ニッケル−コバルト−チタンの四元系合金層、または鉄−ニッケル−チタンの三元系合金層から形成されることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１８】
前記誘電層は、原子層蒸着（ＡＬＤ）で蒸着されたアルミニウム酸化物層、ハフニウム酸化物層またはジルコニウム酸化物層から形成されることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【請求項１９】
前記誘電層は、原子層蒸着（ＡＬＤ）で蒸着されたジルコニウム酸化物層、アルミニウム酸化物層及びジルコニウム酸化物層の複合層から形成されることを特徴とする請求項１２に記載のメモリ素子のキャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特に、メモリ素子のキャパシタ及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子のデザインルール（design rule）が急激に縮小し、要求されるパターンが微細化するに伴い、制限された面積に素子を具現しようとする努力も続いている。特に、一つのトランジスタ及び一つのキャパシタが一つのメモリセル（memory cell）を構成するＤＲＡＭ素子では、制限された面積においてより高い静電容量を確保するキャパシタを具現しようとする努力が盛んに行われている。特に、８０ｎｍ級以下に素子が縮小（shrink）することに伴い、キャパシタの静電容量を確保することが主要な課題（issue）と認識されている。
【０００３】
半導体素子のキャパシタの静電容量を確保する方法には、まず、高い誘電定数ｋの誘電物質を誘電層として導入する方法を考慮することができる。また、キャパシタの下部電極（bottom node）の有効表面積を増加させることで誘電層の有効表面積を増加させる方法が考慮でき、その一例として、シリンダー形態のキャパシタ（cylindrical capacitor）が提示されている。
【０００４】
しかしながら、キャパシタの高さが増加すると、ＭＩＣのような金属配線に連結される
金属コンタクト（metal contact）の高さが増加することから、写真工程及びエッチング工程のマージン（margin）が急激に減少する問題と、キャパシタ形成時に高い高さに起因する欠陥（defect）が発生する問題が発生し、結果として工程収率の減少につながる。
【０００５】
また、誘電定数ｋの高い誘電物質を用いるに当たり、電極構造を一般のＳＩＳ（Silicon-Insulator-Silicon）構造からＭＩＭ（Metal-Insulator-Metal）構造に変化し、静電容量を確保しようとする試みも行われている。しかしながら、このように誘電定数ｋの高い誘電物質を用いる場合、後続工程における熱量（thermal budget）によって、誘電層の誘電特性または／及びキャパシタの漏洩電流特性が変化し易くなってしまう。そこで、漏洩電流の減少などを図るべく、より低い誘電定数ｋを持つ誘電物質を導入し複合層として誘電層を構成しているが、この場合、キャパシタの静電容量の増大には限界がある。
【０００６】
【特許文献１】米国特許７，０１５，５００号公報
【特許文献２】米国特許７，０４９，６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記目的を達成するためのもので、その目的は、メモリ素子のキャパシタの静電容量をより確保できるメモリ素子のキャパシタ及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の実施例による一観点は、トランジスタが形成された半導体基板上に、貫通穴を持つ鋳型層を形成するステップと、前記鋳型層の貫通穴の底に触媒金属層を形成するステップと、前記触媒金属層上に炭化水素ガスを含む反応ガスを供給し、前記触媒金属層による前記炭化水素ガスの触媒反応によって炭素ナノチューブを成長させるステップと、前記炭素ナノチューブを覆いつつ、前記貫通穴の底及び側壁に延在する下部電極層を形成するステップと、前記炭素ナノチューブの上に誘電層を蒸着するステップと、前記誘電層上に上部電極を形成し、前記トランジスタに電気的に接続するキャパシタを形成するステップとを含むメモリ素子のキャパシタ形成方法を提供する。
【０００９】
前記炭素ナノチューブは、前記触媒金属層上に垂直配向されるように成長することができる。
【００１０】
前記誘電層を蒸着するステップの前に、前記炭素ナノチューブを覆い、前記触媒金属層に接触しつつ前記貫通穴の底及び側壁に延在する下部電極のための導電層を蒸着するステップをさらに含むことができる。
【００１１】
前記鋳型層を形成するステップの前に、前記半導体基板上に前記トランジスタを覆う絶縁層を形成するステップと、前記絶縁層を貫通して前記半導体基板及び前記下部電極層を電気的に接続させる連結コンタクトを形成するステップと、をさらに含むことができる。
【００１２】
前記触媒金属層は、ニッケル（Ｎｉ）層または鉄（Ｆｅ）層から形成されることができる。
【００１３】
前記触媒金属層は、鉄−ニッケルの二元系合金層、鉄−ニッケル−コバルトの三元系合金層、鉄−ニッケル−コバルト−チタンの四元系合金層、または鉄−ニッケル−チタンの三元系合金層から形成されることができる。
【００１４】
前記炭化水素ガスは、アセチレンガス（Ｃ2Ｈ4）またはメタンガス（ＣＨ4）であることを特徴とする。
【００１５】
前記反応ガスは、アンモニアガス（ＮＨ3）をさらに含むことができる。
【００１６】
前記反応ガスは、不活性ガスをキャリア（carrier）ガスとしてさらに含むことができる。
【００１７】
前記誘電層は、原子層蒸着（ＡＬＤ）で蒸着されるアルミニウム酸化物層、ハフニウム酸化物層またはジルコニウム酸化物層から形成されることができる。
【００１８】
前記誘電層は、ジルコニウム酸化物層、アルミニウム酸化物層、及びジルコニウム酸化物層の複合層を、同一の工程チャンバー内でインシチュ（in-situ）で原子層蒸着（ＡＬＤ）によって蒸着するステップと、前記複合層の結晶化のために前記蒸着温度よりも高い温度で熱処理するステップとを含んで形成されることができる。
【００１９】
また、本発明の他の観点は、トランジスタが形成された半導体基板上に形成された触媒金属層と、前記触媒金属層上に垂直配向されるように成長した炭素ナノチューブと、前記炭素ナノチューブの上に形成された誘電層と、前記誘電層上に形成された上部電極とを備えるメモリ素子のキャパシタを提供する。
【００２０】
上記メモリ素子のキャパシタは、前記半導体基板上に貫通穴を持つように形成された鋳型層と、前記炭素ナノチューブを覆いつつ、前記貫通穴の底及び側壁に延在する下部電極層とをさらに備えることができる。または、前記炭素ナノチューブ及び前記触媒金属層を覆いつつ、前記炭素ナノチューブの周囲を覆うシリンダー（cylinder）形態の側壁を形成するように延在する下部電極層をさらに備えることができる。
【００２１】
また、上記メモリ素子のキャパシタは、前記半導体基板上に前記トランジスタを覆うように形成された絶縁層と、前記絶縁層を貫通して前記半導体基板及び前記下部電極層を電気的に接続させる連結コンタクトと、をさらに備えることができる。
【発明の効果】
【００２２】
本発明によれば、方向性を持つ炭素ナノチューブを好適に垂直方向に成長させるため、誘電層の有効表面積を増加させ、これにより、キャパシタの静電容量をより確保することが可能になる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照しつつ、本発明の好適な実施例について詳細に説明する。ただし、以下の実施例は、本発明の範囲を限定するためのものではなく、当該技術分野における通常の知識を持つ者に本発明をより完全に説明するために提供されるものである。
【００２４】
本発明の実施例では、好ましくは、原子層蒸着（ＡＬＤ）を用いて高誘電定数ｋの誘電層を適用し、また、誘電層の有効表面積をより広く確保できるキャパシタ構造及びその形成方法を提示する。
【００２５】
例えば、９程度の誘電定数ｋを有するアルミニウム酸化物（Ａｌ2Ｏ3）や、ｋが５０程度のジルコニウム酸化物（ＺｒＯ2）またはハフニウム酸化物（ＨｆＯ2）のような高誘電定数ｋの誘電物質を使ってキャパシタを形成する。
【００２６】
この時、凹形（concave）の鋳型（moldまたはtemplate）を形成した後、下部電極に用いられる導電層または金属層の拡散防止のための障壁金属層（barrier metal layer）を形成する。その後、炭素ナノチューブ成長のための触媒金属層またはシード層（seed layer）を蒸着し、炭素ナノチューブを成長させる。炭素ナノチューブに下部電極層、誘電層及び上部電極層を蒸着することによって、キャパシタの有効表面積を大きく増加させ、より高い静電容量（Ｃｓ）を確保することができる。
【００２７】
図１乃至図６は、本発明の実施例によるメモリ素子のキャパシタ及びその形成方法を説明するために概略的に示す図である。
【００２８】
図１を参照すると、半導体基板１００に浅溝型素子分離（ＳＴＩ：Shallow Trench Isolation）の素子分離膜（図示せず）を形成する。ＳＴＩによって設定された半導体基板１００の活性領域（active region）上に、ゲート酸化膜２１０、導電性ポリシリコン層２３０、ケイ化タングステン（ＷＳｉx）層２５０、シリコン窒化物層のキャップ層（capping layer）２７０及び絶縁スペーサ２９０からなるゲートスタック（gate stack）２００を形成し、ソース／ドレイン（source/drain）形成のためのイオン注入工程を行うことで、トランジスタを形成する。
【００２９】
これらのトランジスタは、一つのトランジスタ及び一つのキャパシタをメモリセル単位とするＤＲＡＭ素子のために形成されることが理解できる。
【００３０】
その後、下部絶縁層を蒸着してゲートスタック２００の間を埋め立て、絶縁層を貫通するコンタクトパッド３１０を導電物質、例えば、導電性ポリシリコン層で形成する。続いて、コンタクトパッド３１０を覆う層間絶縁層４００を形成し、層間絶縁層４００を貫通してコンタクトパッド３１０に整列され、キャパシタの下部電極に接続する連結コンタクト４５０を、例えば、導電性ポリシリコン層で形成する。この時、図示せぬが、ビットラインを形成する工程が含まれることができ、この場合、連結コンタクト４５０は、ビットライン同士間を通ってコンタクトパッド３１０に整列されることがわかる。
【００３１】
層間絶縁層４００上にシリンダー形態のような３次元構造のキャパシタの下部電極の形状を提供するための鋳型層５００を形成し、鋳型層５００を貫通して下部の連結コンタクト４５０に整列される貫通穴５０１を形成する。この時、鋳型層５００は、後続過程で除去される犠牲層とされる、または、キャパシタを隔離絶縁させる絶縁層とされることがわかる。したがって、鋳型層５００は、ＰＥ−ＴＥＯＳのようなシリコン酸化物層から形成されると良い。鋳型層５００は、キャパシタの下部電極が実質的にシリンダー形態を持つようにする構造物とされることがわかる。
【００３２】
その後、貫通穴５０１の底に、シード層（seed layer）または触媒金属層６１０を形成する。この時、触媒金属層６１０は、後続する炭素ナノチューブ（carbon nanotube）を成長させる反応において反応触媒として用いられる遷移金属の層で形成される。例えば、触媒金属層６１０は、ニッケル（Ｎｉ）層で蒸着することができる。ニッケル層の代わりに、鉄（Ｆｅ）層を触媒金属層６１０としても良い。また、触媒金属層６１０は、鉄、ニッケル、コバルト（Ｃｏ）またはチタン（Ｔｉ）等の組み合わせによる合金層で形成しても良い。例えば、鉄−ニッケルの二元系合金層、鉄−ニッケル−コバルトの三元系合金層、鉄−ニッケル−コバルト−チタンの四元系合金層、または鉄−ニッケル−チタンの三元系合金層で形成されても良い。
【００３３】
一方、この触媒金属層６１０は、貫通穴５０１の底にのみ選択的に保持され、貫通穴５０１の側壁には延在されないように蒸着することが好ましい。したがって、触媒金属層６１０は、段差塗布性（step coverage）が劣悪なことから貫通穴５０１の側壁には実質的に蒸着されない蒸着方法、例えば、スパッタリング（sputtering）のような相対的に段差塗布性に劣る蒸着方法で蒸着すれば良い。また、この触媒金属層６１０が貫通穴５０１の底に限定して形成されるようにするには、触媒金属層６１０を連結コンタクト４５０上に蒸着しパターニングした後に、鋳型層５００を形成する方法も考慮できる。
【００３４】
図２を参照すると、触媒金属層６１０上に炭化水素（hydrocarbon）ガスを含む反応ガスを供給し、触媒金属層６１０による炭素水素ガスの触媒反応によって炭素ナノチューブ６３０が触媒金属層６１０上に好ましく垂直配向されるように成長するようにする。この時、炭化水素ガスとしては、炭素二量体（carbon dimer）を提供可能な、炭素数が略２０個以下である炭化水素ガス、例えば、アセチレン（Ｃ2Ｈ2）ガス、エチレン（Ｃ2Ｈ4）ガス、プロピレンガス、プロパンガスまたはメタンガス（ＣＨ4）が挙げられる。好ましくは、三重結合を有するため不飽和度が相対的に高いアセチレンガスを使用し、アセチレンガスの代わりにメタンガスを使用しても良い。
【００３５】
反応ガスは、炭化水素ガスに加えて、水素（Ｈ2）ガスまたはアルゴン（Ａｒ）ガスのような不活性ガスをキャリアガス（carrier gas）として含むことができる。また、水素化物ガスなどを希薄ガスとして反応ガスと共に供給しても良い。このときに、炭素ナノチューブ成長反応のために、工程チャンバー（chamber）は、略２００ｔｏｒｒの圧力及び略３００℃〜４００℃の温度に維持されると良い。
【００３６】
炭化水素ガスは、熱分解などによって炭素ユニット（carbon units）を形成し、炭素ユニットは、触媒金属層６１０の表面に吸着されてその表面及び触媒金属層６１０内に拡散される。この時、触媒金属層６１０の表面または内部において炭素ユニットは炭素二量体（Ｃ＝Ｃ）の形態に転換される。触媒金属層６１０内の炭素二量体が過飽和すると、この炭素二量体は触媒金属層６１０の表面で相互反応し、平面上、六角環状の蜂の巣構造が繰り返された構造となる。
【００３７】
その後、触媒金属層６１０に炭素二量体の供給が続くと、触媒金属層６１０の上部で蜂の巣構造の炭素ナノチューブ６３０が合成成長する。これら炭素ナノチューブ６３０は相互間に垂直配向されるように成長する。ここで、反応ガスは、炭化水素ガスの他、アンモニアガス（ＮＨ3）をさらに含むことができる。アンモニアガスは、多数の炭素ナノチューブ６３０が実質的に垂直配向されるように成長するのを促す機能を果たす。
【００３８】
このように形成される炭素ナノチューブ６３０は、図６に示すように、貫通穴５０１内に複数個が垂直配向して成長した構造を有することがわかる。炭素ナノチューブ６３０は、直径が数ｎｍ〜数十ｎｍであり、長さは、直径の数十倍〜数百倍となることがわかる。
【００３９】
図３を参照すると、炭素ナノチューブ６３０を覆いつつ、貫通穴５０１の底及び側壁に延在する下部電極層６５０を形成する。例えば、貫通穴５０１のプロファイル（profile）に従って導電層を形成した後、エッチバック（etch back）または化学機械的研磨（ＣＭＰ）のような平坦化方法を用いて電極分離し、実質的にコンタクト４５０別に一つのシリンダー形態が形成されるようにすることができる。すなわち、炭素ナノチューブ６３０及び触媒金属層６１０を覆いつつ、炭素ナノチューブ６３０の周囲を覆うシリンダー形態の側壁となるように延在する下部電極層６５０を形成する。
【００４０】
このような下部電極層６５０は、優れた段差塗布性を実現するために、原子層蒸着（ＡＬＤ）で蒸着すると良い。この下部電極層６５０は、種々の導電物質で形成されることができ、例えば、チタン窒化物（ＴｉＮ）層で形成されることができる。一方、下部電極層６５０は、上記のようにチタン／チタン窒化物層で形成しても良く、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、白金（Ｐｔ）、またはルテニウム（Ｒｕ）などで形成されても良い。
【００４１】
一方、この下部電極層６５０は、場合によって省略しても良い。実質的に垂直配向された炭素ナノチューブ６３０が垂直方向に、すなわち、炭素ナノチューブ６３０の長さ方向に導電性を持つことができるので、炭素ナノチューブ６３０及び下部の触媒金属層６１０によってキャパシタの下部電極が構成されても良い。
【００４２】
図４を参照すると、下部電極層６５０上に貫通穴５０１及び炭素ナノチューブ６３０による３次元構造のプロファイルに従う誘電層７００を形成する。この場合、炭素ナノチューブ６３０が貫通穴５０１の底に実質的に垂直方向に成長している形態なので、炭素ナノチューブ６３０によって誘電層７００の有効表面積がより増加する。
【００４３】
また、誘電層７００は、高い誘電定数ｋの誘電物質によって形成することが好ましい。例えば、誘電層７００は、ジルコニウム酸化物層（ＺｒＯ2）で形成されることができる。この場合、ジルコニウム酸化物層はＡＬＤ方法で蒸着され、３次元構造のプロファイルに沿って良好な段差塗布性を持ちつつ形成されることができる。ＡＬＤによる蒸着には、ジルコニウムソース（Zr source）として、Zr[NCH3]4、Zr[N(CH2CH3)]4、Zr[N(CH3CH2CH3)]4、またはZr[N(CH3)2(CH2CH3)2]4などのようなジルコニウム金属原子に有機リガンド（ligand）Ｒが結合した前駆体が用いられることができる。
【００４４】
これらの前駆体は、非常に高い温度、例えば、略３２０℃よりも高い温度では熱分解されることがある。したがって、上記ジルコニウムソースが熱分解される場合、原子層蒸着過程ではなく化学気相蒸着過程がなされるため、これを防止するために、蒸着温度は、３２０℃よりも低い温度、例えば、略２５０℃〜３２０℃とすることが好ましい。しかしながら、このような低い蒸着温度でジルコニウム酸化物がＡＬＤ蒸着される場合、相対的に結晶化程度が低く、よって、要求される高い誘電定数を具現し難い。
【００４５】
したがって、本発明の実施例では、ジルコニウム酸化物層からなる誘電層７００の結晶性を向上させるために追加の熱処理または結晶化処理を行う。
【００４６】
一方、誘電層７００は、ジルコニウム酸化物層の単一層で形成されても良いが、より高いキャパシタンスと共に漏洩電流特性の改善のために、アルミニウム酸化物層とジルコニウム酸化物層の３重層などのような複合層で形成されても良い。こうすると、Ａｌ2Ｏ3／ＺｒＯ2のラミネート構造によって漏洩電流特性が改善される。この場合、同一の工程チャンバー内でインシチュ（in-situ）過程でＺｒＯ2／Ａｌ2Ｏ3／ＺｒＯ2のＡＬＤ蒸着が順次に行われることが、量産性の向上の面で好ましい。
【００４７】
ここで、アルミニウムソースは、Ａｌ(ＣＨ3)3などを用いることができる。また、ジルコニウム酸化物のＡＬＤ蒸着及びアルミニウム酸化物のＡＬＤ蒸着過程に要求される酸素ソースとしては、オゾンガスまたは水蒸気（Ｈ2Ｏ）などを用いることができる。
【００４８】
なお、誘電層７００は、アルミニウム酸化物層やジルコニウム酸化物層の他、ハフニウム酸化物層（ＨｆＯ2）からなる単一層、または組み合わせられた複合層に形成しても良い。この場合にもＡＬＤ蒸着過程を用いることが、段差塗布性の改善の面で好ましい。
【００４９】
図５を参照すると、誘電層７００上に上部電極８００を形成することで、キャパシタを完成する。上部電極８００は、ＡＬＤを用いてチタン窒化物層のような金属層で形成されることができる。また、タングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、白金（Ｐｔ）、または、ルテニウム（Ｒｕ）などで形成されても良い。一方、上部電極８００上にドープされたポリシリコン層を含むキャッピング電極（capping electrode）の層８５０をさらに形成しても良い。
【００５０】
以上では具体的な実施例に挙げて本発明を説明してきたが、本発明は、上記実施例に限定されず、本発明の技術思想内で種々の改変が可能であるということは、当該技術分野における通常の知識を持つ者にとっては明白である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す断面図である。
【図２】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す断面図である。
【図３】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す断面図である。
【図４】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す断面図である。
【図５】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す断面図である。
【図６】本発明の一実施例によるメモリ素子のキャパシタ及び形成方法を概略的に示す平面図である。
【符号の説明】
【００５２】
１００  半導体基板、２００  ゲートスタック、２１０  ゲート酸化膜、２３０  導電性ポリシリコン層、２５０  ケイ化タングステン層、２７０  キャップ層、２９０  絶縁スペーサ、３１０  コンタクトパッド、４００  層間絶縁層、４５０  連結コンタクト、５００  鋳型層、５０１  貫通穴、６１０  触媒金属層、６３０  炭素ナノチューブ、６５０  下部電極層、７００  誘電層、８００  上部電極、８５０  キャッピング電極層。
【図１】
2008010822.tif 000003
【図２】
2008010822.tif 000004
【図３】
2008010822.tif 000005
【図４】
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【図５】
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【図６】
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