(57)【要約】【課題】メイン入出力線MIOとローカル入出力線LIOとの間に設けられたトランスファーゲートの消費電流、素子数および面積を低減する。【解決手段】メモリマットを格子状に配置してなるメモリセルアレイにおいて、メモリマット間のクロスエリア領域に配置され、信号SBAENに応じて動作し、書き込み時にセンスアンプ60とメインアンプ20とを直接的に接続するトランスファーゲート（薄膜NMOSトランジスタ401、402）を有するサブアンプ10と、サブアンプ10のないクロスエリア領域に配置され、カラムアドレスデコーダから配線された信号線とロウアドレスデコーダから配線された信号線とを入力として、サブアンプ10に供給する信号SBAENを生成する論理回路を備えている。【選択図】図２
2008299928.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルからなる複数のメモリマットを格子状に配置して構成されたメモリセルアレイにおいて、
前記メモリマット間の間隙の交差部分に配置され、制御信号の指示に応じて動作し、センスアンプとメインアンプとを接続するローカル入出力線対間の電圧を増幅するものであって、書き込み時に前記センスアンプと前記メインアンプとを直接的に接続するトランスファーゲートを有するサブアンプと、
前記サブアンプを配置していないメモリマット間の間隙の交差部分に配置され、カラムアドレスデコーダから配線された信号線とロウアドレスデコーダから配線された信号線とを入力として、サブアンプに供給する前記制御信号を生成する論理回路と
を備え、
前記トランスファーゲートが、前記ロウアドレスデコーダから供給されるものであって、カラムアドレスの選択信号と同電圧レベルであるオンオフ信号によってオンまたはオフされる薄膜ｎチャネルＭＯＳトランジスタである
ことを特徴とする半導体記憶装置。
【請求項２】
前記ロウアドレスデコーダから供給されて前記メモリマットを選択するための信号であるマット選択信号のレベルに基づいて前記センスアンプの出力であるビット線をイコライズするイコライズ回路が前記ローカル入出力線対に対して接続されていて、
前記論理回路が、前記マット選択信号を前記ロウアドレスデコーダから配線された信号線による入力として、前記サブアンプに供給する前記制御信号を生成するものである
ことを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にサブアンプを備えたDRAM（ダイナミックランダムアクセスメモリ）に関する。
【背景技術】
【０００２】
DRAMにおいては、センスアンプが接続されるビット線と、メインアンプに接続されるメイン入出力線との間に、複数のサブアンプを設けることで、高速なデータ読出動作を可能とすることができる（たとえば特許文献１または特許文献２）。
【０００３】
【特許文献１】特開２０００−１００１７２号公報
【特許文献２】特開２００１−０５７０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したサブアンプには、書き込み動作時に、サブアンプを介さずにメイン入出力線側とビット線側とを直接接続するため、書き込み動作時にのみ導通状態となるトランスファーゲートが設けられているものがある（例えば特許文献１の図４、トランジスタM15、M16）。
【０００５】
図７および図８に本発明の背景となるサブアンプの基本構成を示す。図７はメイン入出力線側とビット線側とを直接接続するためのトランスファーゲートをnチャネルMOS型（金属酸化物半導体型）で構成したもの、図８はCMOS型で構成したものである。
【０００６】
図７において、サブアンプ10Aは、５個のnチャネルMOSトランジスタ11〜15（以下、単にトランジスタと呼ぶ場合もある）と、２個の厚膜の（他のトランジスタよりもゲート酸化膜が厚い）nチャネルMOSトランジスタ41および42から構成されている。メインアンプ20は、一対のメイン入出力線MIOTおよびMIOB（互いに正または反転信号となる信号線）に接続されている。メイン入出力線MIOTには厚膜nチャネルMOSトランジスタ41のドレインが、メイン入出力線MIOBには同様に厚膜のnチャネルMOSトランジスタ42のドレインが接続されている。これらのトランジスタ41およびトランジスタ42が上述した書き込み時にメイン入出力線側とビット線側とを直接接続するためのトランスファーゲートを構成している。トランジスタ41およびトランジスタ42のゲートには、書き込み時にVPP（正電源VDDよりも高い電圧の正電源）レベルとなるライトフラグ信号WRTFLGが入力される。
【０００７】
サブアンプ10Aを構成するトランジスタ11のドレインはメイン入出力線MIOBに、ソースはトランジスタ14のドレインおよびトランジスタ13のドレイン（またはソース）に、ゲートはローカル入出力線LIOTに、それぞれ接続されている。トランジスタ12のドレインはメイン入出力線MIOTに、ソースはトランジスタ15のドレインおよびトランジスタ13のソース（またはドレイン）に、ゲートはローカル入出力線LIOBに、それぞれ接続されている。トランジスタ14および15はソースを負電源VSSに、ゲートをトランジスタ13のゲートとともにサブアンプイネーブル信号SBAENに、それぞれ接続されている。
【０００８】
ローカル入出力線LIOTおよびLIOBは互いに正および反転レベルとなる一対の信号線である。ローカル入出力線LIOTおよびLIOBの間には、LIOプリチャージ信号LIOPREに応じてローカル入出力線対LIOT/BをVDDレベルにプリチャージするプリチャージ回路30と、マット選択信号RBLEQTに応じてローカル入出力線対LIOT/Bを電源VPPを用いてイコライズするイコライズ回路40が接続されている。
【０００９】
また、ローカル入出力線LIOTおよびLIOBには、nチャネルMOSトランジスタ51および52のドレインが接続さている。このnチャネルMOSトランジスタ51および52のソースはセンスアンプ60の出力である一対のビット線BLTおよびBLBに接続されていて、ゲートはともにカラムアドレス選択線YSに接続されている。
【００１０】
図７に示す構成では、メイン入出力線MIOとローカル入出力線LIOとの間に設けられたトランスファーゲート（トランジスタ41および42）を厚膜nチャネルMOSトランジスタで構成するとともに、VPP電圧レベルで制御するようにしている。そのため、充放電による消費電流が大きいという課題がある。例えば、リフレッシュREF電流（4Kref）がVDD電圧レベルで制御する場合に比べて約21mA増加する場合のあることがわかっている。
【００１１】
一方、図８に示すサブアンプ10Bでは、図７の厚膜のトランジスタ41および42から構成されているトランスファーゲートが、薄膜トランジスタからなるnチャネルMOSトランジスタ43および45、pチャネルMOSトランジスタ44および46、ならびにインバータ回路47からなるCMOS型のトランスファーゲートに変更されている。この場合、ライトフラグ信号WRTFLGは書き込み時にVPPよりも低い電圧のVDD電源電圧レベルとなる。なお、図８において図７に示すものと同一の構成には同一の符号をつけている。
【００１２】
図８のように、メイン入出力線MIOとローカル入出力線LIOとの間に設けられたトランスファーゲートを、薄膜トランジスタで構成されるCMOS型のトランスファーゲートとし、VDD電圧レベルで制御するようにすると、図７の構成に比べ素子数が多くなるため、面積が大きくなるという課題がある。トランスファーゲートがnチャネルMOSで構成される場合と比較すると、インバータ（トランジスタ２つ）とIO線（入出力線）一本につき一素子のトランジスタ（合計２個のトランジスタ）が増えてしまうことになる。なお、制御信号を他の領域から持ってこようとすると、トランスファーゲートの制御にNMOS・PMOS用の相補の信号が必要で配線が増えてしまうことになる。
【００１３】
本発明は、上記の事情に鑑みてなされたものであり、メイン入出力線MIOとローカル入出力線LIOとの間に設けられたトランスファーゲート（TG）の消費電流を低減し、また素子数および面積を低減することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため、請求項１記載の発明は、複数のメモリセルからなる複数のメモリマットを格子状に配置して構成されたメモリセルアレイにおいて、前記メモリマット間の間隙の交差部分に配置され、制御信号の指示に応じて動作し、センスアンプとメインアンプとを接続するローカル入出力線対間の電圧を増幅するものであって、書き込み時に前記センスアンプと前記メインアンプとを直接的に接続するトランスファーゲートを有するサブアンプと、前記サブアンプを配置していないメモリマット間の間隙の交差部分に配置され、カラムアドレスデコーダから配線された信号線とロウアドレスデコーダから配線された信号線とを入力として、サブアンプに供給する前記制御信号を生成する論理回路とを備え、前記トランスファーゲートが、前記ロウアドレスデコーダから供給されるものであって、カラムアドレスの選択信号と同電圧レベルであるオンオフ信号によってオンまたはオフされる薄膜ｎチャネルＭＯＳトランジスタであることを特徴とする半導体記憶装置である。
【００１５】
請求項２記載の発明は、前記ロウアドレスデコーダから供給されて前記メモリマットを選択するための信号であるマット選択信号のレベルに基づいて前記センスアンプの出力であるビット線をイコライズするイコライズ回路が前記ローカル入出力線対に対して接続されていて、前記論理回路が、前記マット選択信号を前記ロウアドレスデコーダから配線された信号線による入力として、前記サブアンプに供給する前記制御信号を生成するものであることを特徴とする半導体記憶装置である。
【発明の効果】
【００１６】
上記構成によれば、センスアンプとメインアンプとを接続するローカル入出力線対間の電圧を増幅するサブアンプに設けられたトランスファーゲートを薄膜nチャネルMOSにして、そのオンオフ制御を行う信号をカラムアドレス選択線と同電位のレベルにしたので、厚膜nチャネルMOSを用いる場合に比べて、充放電電流を低減することが可能となる。また、CMOS型のトランスファーゲートを用いる場合に比べ素子数を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。図１〜図４は、本発明の実施形態における基本構成図（図１および図３）とサブアンプ回路図（図２）及びサブアンプ制御回路図（図４）であり、図５は本実施形態における主要信号のタイミングチャート図、図６は書込み時のシミュレーション波形である。なお、各図において、同一の構成には同一の符号を用いている。
【００１８】
図１は本実施形態のメモリセルアレイ1の構成を示す平面概念図である。メモリセルアレイ1は、それぞれが複数のメモリセルからなるメモリマット2、2、…を格子状に配置して構成されている。メモリセルアレイ1の周辺にはロウアドレスデコーダ（X-DEC）3、カラムアドレスデコーダ（Y-DEC）4およびメインアンプ回路5が設けられている。本実施の形態では、各メモリマット2間の縦横の間隙の交差部分（アレイ部クロスエリア領域）のうちサブアンプを配置する領域をクロスエリア領域SWC1（波線の円で囲まれた領域）とし、メモリセルアレイ1中央部のサブアンプを配置しない範囲6（二点鎖線で示す領域）における交差部分をクロスエリア領域（SWC2）としている。
【００１９】
メモリセルアレイ1上では、ロウアドレスデコーダ（X-DEC）3から各クロスエリア領域SWC1に対して、ライトフラグ信号WRTFLGとメモリマット2を選択するための信号であるマット選択信号RBLEQTを供給する信号線が配線されている。カラムアドレスデコーダ（Y-DEC）4から各メモリマット2に対してカラムアドレス選択線YSが配線されている。クロスエリア領域SWC1には、メインアンプ回路5からメイン入出力線対MIO（MIOT/B）が配線されるとともに、複数のメモリマット2へのローカル入出力線対LIO（LIOT/B）が配線されている。
【００２０】
図１に示す各クロスエリア領域SWC1には、図２に示すサブアンプ10およびその周辺回路からなる回路ブロックが配置されている。図２において図７に示すものと同一の構成には同一の符号を用いている。
【００２１】
図２において、メインアンプ20を除き、少なくともサブアンプ10を含む複数の回路が、図１の各クロスエリア領域SWC1に配置される構成である。サブアンプ10は、７個のnチャネルMOSトランジスタ11〜15および401〜402から構成され、センスアンプ60とメインアンプ20との間を接続するローカル入出力線対LIOT/LIOB間の電圧を増幅する。メインアンプ20は、図１のメインアンプ回路5を構成する複数のアンプの１つであり、一対のメイン入出力線MIOTおよびMIOB（互いに正または反転信号となる信号線）に接続されている。メイン入出力線MIOTには薄膜のnチャネルMOSトランジスタ401のドレインが、メイン入出力線MIOBには同様のnチャネルMOSトランジスタ402のドレインが接続されている。これらのトランジスタ401およびトランジスタ402が書き込み時にメイン入出力線MIOT/Bとローカル入出力線LIOT/Bとを直接接続するためのトランスファーゲート、すなわち、書き込み時にセンスアンプ60とメインアンプ20とを直接的に接続するトランスファーゲートとなる。トランジスタ401およびトランジスタ402のゲートには、書き込み時にVDDレベルとなるライトフラグ信号WRTFLGが入力される。すなわち、ライトフラグ信号WRTFLGは、カラムアドレスデコーダ（Y-DEC）4から出力されるカラムアドレス選択信号YSと同電圧レベルとなる信号であり、薄膜nチャネルMOSトランジスタ401および402をオンまたはオフする制御信号となる。このライトフラグ信号WRTFLGは、図１のロウアドレスデコーダ（X-DEC）3から供給される。
【００２２】
サブアンプ10を構成するトランジスタ11のドレインはメイン入出力線MIOBに、ソースはトランジスタ14のドレインおよびトランジスタ13のドレイン（またはソース）に、ゲートはローカル入出力線LIOTに、それぞれ接続されている。トランジスタ12のドレインはメイン入出力線MIOTに、ソースはトランジスタ15のドレインおよびトランジスタ13のソース（またはドレイン）に、ゲートはローカル入出力線LIOBに、それぞれ接続されている。トランジスタ14および15はソースを負電源VSSに、ゲートをトランジスタ13のゲートとともにサブアンプイネーブル信号SBAENに、それぞれ接続されている。このサブアンプイネーブル信号SBAENは図１のクロスエリア領域SWC2に設けられた制御回路（図４を参照して後述する）から供給される信号であり、HighレベルがVDD電圧となる信号である。
【００２３】
ローカル入出力線LIOTおよびLIOBは互いに正および反転レベルとなる一対の信号線である。ローカル入出力線LIOTおよびLIOBの間には、LIOプリチャージ信号LIOPREに応じてローカル入出力線対LIOT/BをVDDレベルにプリチャージするプリチャージ回路30と、マット選択信号RBLEQTのレベルに基づいてローカル入出力線対LIOT/Bを電源VPPを用いてイコライズするイコライズ回路40が接続されている。
【００２４】
LIOプリチャージ信号LIOPREは、図１のクロスエリア領域SWC2に設けられた制御回路から供給される信号であり、HighレベルがVDD電圧となる信号である。マット選択信号RBLEQTは、図１のロウアドレスデコーダ（X-DEC）3から供給される信号であり、HighレベルがVPP電圧となる信号である。
【００２５】
また、ローカル入出力線LIOTおよびLIOBには、nチャネルMOSトランジスタ51および52のドレインが接続さている。このnチャネルMOSトランジスタ51および52のソースはセンスアンプ60の出力である一対のビット線BLTおよびBLBに接続されていて、ゲートはともにカラムアドレス選択線YSに接続されている。このカラムアドレス選択線YSは、図１のカラムアドレスデコーダ（Y-DEC）4から供給される信号であり、HighレベルがVDD電圧となる信号である。センスアンプ60には、図１のメモリマット2内に構成されている電荷蓄積用の静電容量と選択用MOSトランジスタからなるメモリセルが複数接続されている。
【００２６】
また、本実施の形態では、図３に示すように、メモリセルアレイ1には、カラムアドレスデコーダ（Y-DEC）4から（またはメインアンプ回路5からカラムアドレスデコーダ（Y-DEC）4の領域を通って）、クロスエリア領域（SWC2）に対して、サブアンプイネーブル基準信号SBAEN0とLIOプリチャージ基準信号LIOPRE0を供給するための配線がなされている。サブアンプイネーブル基準信号SBAEN0とLIOプリチャージ基準信号LIOPRE0は、クロスエリア領域（SWC2）内に配置されたサブアンプ制御回路（図４）において、サブアンプイネーブル信号SBAENとLIOプリチャージ信号LIOPREを生成する際に基準となる信号である。また、メモリセルアレイ1上には、サブアンプイネーブル信号SBAENとLIOプリチャージ信号LIOPREを、クロスエリア領域（SWC2）からクロスエリア領域（SWC1）へ供給するための信号線が配線されている。
【００２７】
図４に、クロスエリア領域（SWC2）内に配置するサブアンプ制御回路の構成例を示す。図４に示すサブアンプ制御回路は、マット選択信号RBLEQT（HighレベルがVPP）を入力するインバータ71と、インバータ71の出力RBLEQBをともに一方の入力とする２個のアンド回路72および73とから構成されている。アンド回路72の他方の入力にはサブアンプイネーブル基準信号SBAEN0が入力され、アンド回路72の出力がアンプイネーブル信号SBAEN（HighレベルがVDD）としてクロスエリア領域（SWC1）へ供給される。アンド回路73の他方の入力にはLIOプリチャージ基準信号LIOPRE0が入力され、アンド回路73の出力がLIOプリチャージ信号LIOPRE（HighレベルがVDD）としてクロスエリア領域（SWC1）へ供給される。
【００２８】
図４に示すサブアンプ制御回路は、マット選択信号RBLEQTがLowレベルの場合に、サブアンプイネーブル基準信号SBAEN0とLIOプリチャージ基準信号LIOPRE0を、そのままサブアンプイネーブル信号SBAENとLIOプリチャージ信号LIOPREとして出力する。
【００２９】
本実施形態では、図１および図２に示すように、アレイ部クロスエリア領域（SWC1）のメイン入出力線MIO−ローカル入出力線LIO間のトランスファーゲート（トランジスタ401および402）に薄膜nチャネルMOSトランジスタを用いてサブアンプ回路を構成する。書込み時は、ライトフラグ信号WRTFLGがHighになり、メインアンプ20（メインアンプ回路5）からメイン入出力線MIOに出力されたデータが、トランスファーゲート（トランジスタ401および402）を介してローカル入出力線対LIOT/Bに転送される。読出し時は、ローカル入出力線対LIOT/Bの差電位がサブアンプ10によって増幅され、メイン入出力線対MIOT/Bに転送される。
【００３０】
なお、トランスファーゲート（トランジスタ401および402）及びサブアンプ10を制御する信号は、例えば図１に示すように、クロスエリア領域（SWC1）以外の他の領域で論理をとり、サブアンプ10のあるクロスエリア領域（SWC1）に直接入力する。例えば、トランスファーゲート（トランジスタ401および402）を制御するライトフラグ信号WRTFLGは、ロウデコーダXDEC3で生成されるROW（ロウ）のマット選択信号RBLEQと論理をとり、クロスエリア領域SWC1に入力する。
【００３１】
一方、サブアンプイネーブル信号SBAENとLIOプリチャージ信号LIOPREは、図３に示すように、メモリセルアレイ1中央のサブアンプ10を配置しないクロスエリア領域（SWC2）で生成する。クロスエリア領域（SWC2）に設けた図４に示す論理回路で、ROWのマット選択信号RBLEQと論理をとり、その結果をクロスエリア領域SWC1に入力する。この構成によれば選択マット列のみ動作することになる。
【００３２】
次に、図５のタイミングチャート及び図６の書込み時のシミュレーション波形を用いて、読み出し動作、書き込み動作について説明する。この図６において、上図は比較のための背景技術（厚膜ＮＭＯＳ型）による波形図であり、下図は本実施の形態（薄膜ＮＭＯＳ型）による波形図である。まず、アクティブコマンド（ACT）によってメモリマット2が活性化されると、図５のようにビット線イコライズ信号であるマット選択信号RBLEQT（実線、RBLEQBが波線）がLowレベルとなる。これによって選択マット列のローカル入出力線対LIOT/BがVDDレベルにプリチャージされる。
【００３３】
その後、読出し動作時には、リードコマンドによってカラムアドレス選択線（列選択線）YSが選択され、選択されたメモリマット2のLIOプリチャージ信号LIOPREがHighレベルになり、プリチャージオフ状態となる。同時に、サブアンプイネーブル信号SBAENが活性化され、サブアンプ10をオンにする。これによって、ローカル入出力線対LIOT/Bの差電位が増幅されメイン入出力線対MIOT/Bに転送される。
【００３４】
書込み動作時には、ライトコマンドによってライトフラグ信号WRTFLGが活性化され、選択されたメモリマット2のトランスファーゲート（トランジスタ401および402）がONする。これによってローカル入出力線対LIOT/Bとメイン入出力線対MIOT/Bが接続状態となり、トランスファーゲート（トランジスタ401および402）を介してメイン入出力線対MIOT/Bからローカル入出力線対LIOT/Bにデータが転送される。
【００３５】
図６のようにHigh側のローカル入出力線LIO電位が1V程度にまで落ち込むが、それによるビット線BLの反転遅延は無く（40ps程度）、トランスファーゲート（TG）が厚膜のVPP制御時と同等である。これは、High側のLIO電位がVDDレベルのときとVDD−Vｔレベル（しきい値電圧）のときとで、nチャネルMOSの構成上能力に差がないからである。カラムアドレス選択線（列選択線）YSがVDD振幅であり、High側のLIO電位がVDDレベルのときは、YSを介してVDD−Vｔになるが、VDD−Vｔのときはそのまま転送されるからである。
【００３６】
また、図５に示すように、ライトまたはリード後は、プリチャージコマンド（PRE）によってビット線イコライズ信号であるマット選択信号RBLEQTがHighレベルとなる。これによって、選択マット列のローカル入出力線対LIOT/BがVBLレベル（VDDの1/2程度）にイコライズされる。
【００３７】
本実施の形態によれば次の効果が得られる。メイン入出力線MIO−ローカル入出力線LIO間のトランスファーゲート（TG）を薄膜nチャネルMOSにし、制御信号をVPPからカラムアドレス選択線YSと同電位のVDDにすることによって、充放電電流を低減することが可能となる。また、クロスエリア領域（SWC1）において、素子数を削減することによって、サブアンプのMOSトランジスタ及びLIOプリチャージのMOSトランジスタのサイズを増大できるため、特性向上を図ることが可能となる。
【００３８】
なお、本発明の実施の形態は上記のものに限られず、アンプを構成する回路のトランジスタの個数を増減したり、あるいは論理回路の構成要素の組み合わせを変更したりする変更を適宜行うことが可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態の基本構成を示す平面概念図
【図２】図１のクロスエリア領域SWC1に配置されるサブアンプ10及びその周辺回路を示すブロック図
【図３】図１に示す実施の形態の基本構成を示す他の平面概念図
【図４】図３のクロスエリア領域SWC2に配置されるサブアンプ制御回路を示す回路図
【図５】図１に示す実施の形態のデータ書き込み時および読み出し時の動作を示すタイミングチャート
【図６】図１に示す実施の形態のデータ書き込み時のシミュレーション波形図（上図は比較のための背景技術による波形図、下図は本実施の形態による波形図）
【図７】背景技術によるサブアンプ回路の基本構成を示すブロック図
【図８】背景技術によるサブアンプ回路の他の基本構成を示すブロック図
【符号の説明】
【００４０】
10  サブアンプ
11、12、13、14、15、401、402  nチャネルMOSトランジスタ
SWC1  クロスエリア領域（サブアンプを配置）
SWC2  クロスエリア領域（サブアンプ制御回路を配置）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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