(57)【要約】【課題】ダミーメモリセルを利用したタイミング調整機能を有する同期式ＳＲＡＭにおけるダミー回路を簡素化する。【解決手段】読み出し対象のメモリセルＭＣに対するワード線ＷＬと同時に駆動されるダミーワード線ＤＷＬで同時に選択されるダミーメモリセルＤＭＣの数を、外部化から与えられる制御信号ＣＯＮで調整できるようにしたダミーカラム回路３０を設ける。ダミーワード線ＤＷＬで選択されたダミーメモリセルＤＭＣからダミービット線ＤＢＬに出力される電位を比較回路２４で監視し、参照電圧ＲＥＦ以下になったときに比較結果の出力信号ＣＭＰをタイミング信号生成回路２２に与える。タイミング信号生成回路２２は、出力信号ＣＭＰのタイミングに応じて、センスアンプ１６等に対するタイミング信号ＳＥを生成して出力する。【選択図】図１
2008299907.tif 000002
【特許請求の範囲】
【請求項１】
各々が複数のワード線の対応するものと複数のビット線の対応するものに接続された複数のメモリセルを有するメモリセルアレイと、
アドレス信号に応じて前記複数のワード線のうちの対応するワード線を駆動するワード線駆動回路と、
前記駆動されたワード線によって対応するビット線に読み出されたメモリセルの記憶内容をタイミング信号に従って増幅する増幅回路と、
ダミービット線と、
前記メモリセルアレイのワード線の駆動時に駆動されるダミーワード線と、
前記ダミーワード線が駆動されたときに、外部から与えられる制御信号に応じて前記ダミービット線に選択的に接続される複数のダミーメモリセルを有するダミーカラム回路と、
前記ダミービット線の電位と参照電位を比較する比較回路と、
前記比較回路の比較結果に応じて前記タイミング信号の出力タイミングを制御するタイミング制御回路とを、
備えたことを特徴とする半導体記憶装置。
【請求項２】
前記ダミーカラム回路の複数のダミーメモリセルは、それぞれ、第１及び第２のトランジスタで構成される第１のＣＭＯＳインバータと第３及び第４のトランジスタで構成される第２のＣＭＯＳインバータのそれぞれの出力側を互いの入力側に接続したラッチ回路と、前記ダミーワード線で駆動されたときに該第１のＣＭＯＳインバータの出力側を前記ダミービット線に接続する第５のトランジスタと、該ダミーワード線で駆動されたときに該第２のＣＭＯＳインバータの出力側を相補的なダミービット線または前記制御信号が与えられる制御端子に接続する第６のトランジスタとを備え、
前記複数のダミーメモリセルの内の少なくとも１つは、前記第２のＣＭＯＳインバータの出力側が所定の電位のノードに接続されると共に、前記第６のトランジスタを介して前記相補的なダミービット線に接続された第１接続型ダミーメモリセルとし、
前記複数のダミーメモリセルの内の残りのものは、前記第１のトランジスタと前記所定の電位のノードとの間が切断されると共に、前記第６のトランジスタが短絡されて前記第２のＣＭＯＳインバータの出力側が前記制御端子に接続された第２接続型ダミーメモリセルとしたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２接続型ダミーメモリセルを複数のグループに分割すると共に、該グループに対応して前記制御端子を複数個設け、該分割したグループ毎に前記第２のＣＭＯＳインバータの出力側を対応する制御端子に接続したことを特徴とする請求項２記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特にダミーメモリセルを利用したタイミング調整機能を有する同期式ＳＲＡＭ(Static  Random  Access  Memory)における読み出し時の応答制御技術に関するものである。
【背景技術】
【０００２】
ＳＲＡＭの高速化や低消費電力化技術の１つに、外部から供給されるクロック信号に同期して内部パルスを生成し、この内部パルスのタイミングに従って読み出しや書き込みを行う同期式ＳＲＡＭがある。
【０００３】
図２は、下記特許文献３に記載された従来の同期式ＳＲＡＭの構成図である。
この同期式ＳＲＡＭは、複数のワード線ＷＬ、複数のビット線対ＢＬ，ＢＬＸ、これらの各ワード線とビット線対の交差箇所に設けられた複数のメモリセルＭＣで構成されるメモリセルアレイ１０と、このメモリセルアレイ１０に隣接して設けられた読み出し用ダミーメモリセル部１１と、負荷用ダミーメモリセル部１２を備えている。
【０００４】
読み出し用ダミーセルメモリ部１１は、実際のメモリセルＭＣを模擬した読み出し専用の複数のダミーメモリセルＤＭＣを有し、これらの各ダミーメモリセルＤＭＣは、それぞれスイッチＳＷを介してダミーワード線ＤＷＬに接続されている。即ち、ダミーワード線ＤＷＬが駆動されたとき、読み出し用ダミーセルメモリ部１１の複数のダミーメモリセルＤＭＣの内、対応するスイッチＳＷがオンに設定されたダミーメモリセルＤＭＣのみが、実際に駆動される（ダミービット線対ＤＢＬ，ＤＢＬＸに接続される）ようになっている。なお、読み出し用ダミーセルメモリ部１１のダミーメモリセルＤＭＣの記憶内容は、すべて同一の値に設定されている。
【０００５】
一方、負荷用ダミーメモリセル部１２には、実際のメモリセルＭＣによる負荷（容量）を再現するために、実際のビット線につながれているメモリセルと同数のダミーメモリセルＤＭＣが設けられている。但し、負荷用ダミーメモリセル部１２のダミーメモリセルＤＭＣは、実際には駆動されない（読み書きのためにダミービット線対ＤＢＬ，ＤＢＬＸに接続されない）ように設定されている。
【０００６】
ビット線対ＢＬ，ＢＬＸとダミービット線対ＤＢＬ，ＤＢＬＸは、ビット線等化回路１３に接続されている。ビット線等化回路１３は、タイミング信号ＥＱＢのタイミングでビット線対ＢＬ，ＢＬＸとダミービット線対ＤＢＬ，ＤＢＬＸを短絡して、電源電圧までプリチャージするものである。ビット線対ＢＬ，ＢＬＸは、更に、カラムスイッチ１４に接続されている。カラムスイッチ１４は、カラム選択信号ＣＳに従って複数のビット線対ＢＬ，ＢＬＸのうちから１つのビット線対を選択してデータバスＤＢ，ＤＢＸに接続するものである。
【０００７】
データバスＤＢ，ＤＢＸは、バス等化回路１５を介してセンスアンプ１６に接続されている。バス等化回路１５は、タイミング信号ＥＱＤのタイミングでデータバスＤＢ，ＤＢＸを短絡して、電源電圧までプリチャージするものである。センスアンプ１６は、選択されたメモリセルＭＣから読み出されてデータバスＤＢ，ＤＢＸに出力されたデータ間の電位差を、タイミング信号ＳＥに従って所定のレベルまで増幅するもので、その差動出力ＳＯ，ＳＯＸがラッチ回路１７に与えられている。
【０００８】
ラッチ回路１７は、タイミング信号ＯＥに従って差動出力ＳＯ，ＳＯＸをラッチするもで、その出力ＯＬ，ＯＬＸが出力バッファ１８を介して出力データＤＯとして外部に出力されるようになっている。なお、外部からの入力データＤＩは、入力回路１９を介してアクセスされた所定のメモリセルＭＣに書き込まれるようになっている。
【０００９】
更に、この同期式ＳＲＡＭは、デコーダ回路／ダミーメモリセル選択回路２０、ワード線駆動回路２１、タイミング信号生成回路２２、ダミー負荷容量２３、及び比較回路２４を有している。
【００１０】
デコーダ回路／ダミーメモリセル選択回路２０は、クロック信号ＣＫに同期して入力されるアドレス信号ＡＤＤとコントロール信号ＣＮＴに基づいて、このアドレス信号ＡＤＤに対応したワード選択信号ＷＳをワード線駆動回路２１に与えると共に、ダミーワード線ＤＷＬを介して読み出し用ダミーセルメモリ部１１を制御するものである。即ち、デコーダ回路／ダミーメモリセル選択回路２０は、ダミーワード線ＤＷＬを介して読み出し用ダミーセルメモリ部１１において、ダミービット線対ＤＢＬ，ＤＢＬＸに接続されたダミーメモリセルＤＭＣを制御する。
【００１１】
各種のタイミング信号（ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ）は、タイミング信号生成回路２２で生成されるが、このタイミング信号生成回路２２には、比較回路２４の出力信号ＣＭＰが与えられている。
【００１２】
比較回路２４は、ダミービット線対ＤＢＬ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位と参照電圧ＲＥＦを比較し、その比較結果を出力信号ＣＭＰとして出力するものである。即ち、ダミービット線対ＤＢＬ，ＤＢＬＸは、ビット線等化回路１３で等化処理されるが、ダミービット線ＤＢＬの電位がダミービット信号線ＤＢＳによって比較回路２４の負入力に与えられ、その比較回路２４の正入力に与えられた参照電圧ＲＥＦと比較される。
【００１３】
ここで、ビット線等化回路１３から比較回路２４までの配線経路であるダミービット信号線ＤＢＳには、実際のビット線対ＢＬ，ＢＬＸの信号が、カラムスイッチ１４、バス等化回路１５及びセンスアンプ１６等を通る間の遅延を模擬するためにダミー負荷容量２３が設けられている。
【００１４】
この同期式ＳＲＡＭでは、読み出し用ダミーセルメモリ部１１において、ダミーワード線ＤＷＬで実際に読み出すダミーメモリセルＤＭＣの数を変更することにより、データ読み出し時のダミービット信号線ＤＢＳの電位変化の速度を制御することができる。即ち、実際に読み出すダミーメモリセルＤＭＣの数を多くすると電位変化の速度は速くなり、少なくすると速度は遅くなる。
【００１５】
ダミービット信号線ＤＢＳの電位は、比較回路２４によって参照電圧ＲＥＦと比較されるので、比較結果の出力信号ＣＭＰが出力されるタイミングは、読み出し用ダミーセルメモリ部１１のスイッチＳＷの設定によって制御される。これにより、出力信号ＣＭＰのタイミングに基づいて動作するタイミング信号生成回路２２から出力される各種のタイミング信号（ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ）のタイミングも、読み出し用ダミーセルメモリ部１１のスイッチＳＷの設定によって制御することができる。
【００１６】
従って、この同期式ＳＲＡＭでは、ダミー回路（読み出し用ダミーメモリセル部１１と負荷用ダミーメモリセル部１２）によるタイミング調整を行うことにより、ダミー回路を持たない場合に比べてタイミングマージンを減らすことができ、高速動作が可能になるという効果がある。
【００１７】
【特許文献１】特開２００２−２６０３８６号公報
【特許文献２】特開２００２−３６７３７７号公報
【特許文献３】特開２００３−１０９３７９号公報
【特許文献４】特開２００６−７６１６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前記特許文献３の同期式ＳＲＡＭでは、タイミング調整用のダミーメモリセルＤＭＣの接続数をスイッチの制御によって調節するようにしており、スイッチの制御にはヒューズや不揮発性メモリを使用して設定する方法や、外部からの制御信号に基づいて制御回路から行う方法等が示されている。しかしながら、ヒューズや不揮発性メモリを使用すると、製造段階でヒューズ等の設定を行う必要があり製造工程が複雑化するという問題があり、外部からの制御信号に基づいて制御回路からスイッチを制御する方法では回路構成が複雑になるという問題があった。
【００１９】
また、前記特許文献１，２，４にも、同期式ＳＲＡＭのタイミング制御技術が記載されているが、何れも、任意のタイミングが設定できなかったり、制御のために回路構成が複雑化したりする等の課題があった。
【００２０】
本発明は、ダミーメモリセルを利用したタイミング調整機能を有する同期式ＳＲＡＭにおける、ダミー回路の簡素化を目的としている。
【課題を解決するための手段】
【００２１】
本発明の半導体記憶装置は、各々が複数のワード線と複数のビット線の対応するものに接続された複数のメモリセルを有するメモリセルアレイと、アドレス信号に応じて前記複数のワード線のうちの対応するワード線を駆動するワード線駆動回路と、前記駆動されたワード線によって対応するビット線に読み出された前記メモリセルの記憶内容をタイミング信号に従って増幅する増幅回路と、ダミービット線と、前記メモリセルアレイのワード線の駆動時に駆動されるダミーワード線と、前記ダミーワード線が駆動されたときに、外部から与えられる制御信号に応じて前記ダミービット線に選択的に接続される複数のダミーメモリセルを有するダミーカラム回路と、前記ダミービット線の電位と参照電位を比較する比較回路と、前記比較回路の比較結果に応じて前記タイミング信号の出力タイミングを制御するタイミング制御回路とを備えたことを特徴としている。
【発明の効果】
【００２２】
本発明では、ダミーメモリセルを駆動して読み出し、そのダミーメモリセルから読み出された信号の出力タイミングによって、実際のメモリセルから出力される信号の読み出しタイミングを調整するダミー回路を備えた半導体記憶装置で、外部から与えられる制御信号に応じてダミービット線に選択的に接続される複数のダミーメモリセルを有するダミーカラム回路を設けている。これにより、ダミー回路を簡素化することができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２４】
図１は、本発明の実施例１を示す同期式ＳＲＡＭの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２５】
この同期式ＳＲＡＭは、図２の同期式ＳＲＡＭにおける読み出し用ダミーセルメモリ部１１に代えて、ダミーカラム回路３０を設けたものである。
【００２６】
即ち、この同期式ＳＲＡＭは、図２と同様のメモリセルアレイ１０、負荷用ダミーメモリセル部１２、ビット線等化回路１３、カラムスイッチ１４、バス等化回路１５、センスアンプ１６、ラッチ回路１７、出力バッファ１８、入力回路１９、デコーダ回路／ダミーメモリセル選択回路２０、ワード線駆動回路２１、タイミング信号生成回路２２、ダミー負荷容量２３及び比較回路２４に加えて、ダミーカラム回路３０を有している。
【００２７】
メモリセルアレイ１０は、複数のメモリセルＭＣで構成されており、その各々は複数のワード線ＷＬの対応するものと複数のビット線対ＢＬ，ＢＬＸの対応するものとに接続されている。これら複数のメモリセルＭＣは各ワード線とビット線対の交差箇所に設けられている。負荷用ダミーメモリセル部１２は、実際のメモリセルＭＣによる負荷（容量）を再現するために、実際のビット線につながれているメモリセルと同数のダミーメモリセルＤＭＣを設けたものである。但し、これらのダミーメモリセルＤＭＣは、実際には駆動されないように、即ち、読み書きのためにダミービット線対ＤＢＬ，ＤＢＬＸに接続されないように設定されている。
【００２８】
ビット線等化回路１３は、タイミング信号ＥＱＢのタイミングでビット線対ＢＬ，ＢＬＸとダミービット線対ＤＢＬ，ＤＢＬＸを短絡して、電源電圧までプリチャージするものである。カラムスイッチ１４は、カラム選択信号ＣＳに従って複数のビット線対ＢＬ，ＢＬＸのうちから１つのビット線対を選択してデータバスＤＢ，ＤＢＸに接続するものである。バス等化回路１５は、タイミング信号ＥＱＤのタイミングでデータバスＤＢ，ＤＢＸを短絡して、電源電圧までプリチャージするものである。
【００２９】
センスアンプ１６は、選択されたメモリセルＭＣから読み出されてデータバスＤＢ，ＤＢＸに出力されたデータ間の電位差を、タイミング信号ＳＥに従って所定のレベルまで増幅し、差動出力ＳＯ，ＳＯＸを出力するものである。ラッチ回路１７は、タイミング信号ＯＥに従って差動出力ＳＯ，ＳＯＸをラッチし、出力信号ＯＬ，ＯＬＸを出力するものである。出力バッファ１８は、出力信号ＯＬ，ＯＬＸに基づいて出力データＤＯを外部に出力するものである。一方、入力回路１９は、外部から与えられる入力データＤＩを受け入れ、アクセスされた所定のメモリセルＭＣに書き込むものである。
【００３０】
更に、デコーダ回路／ダミーメモリセル選択回路２０は、クロック信号ＣＫに同期して入力されるアドレス信号ＡＤＤとコントロール信号ＣＮＴに基づいて、このアドレス信号ＡＤＤに対応したワード線ＷＬを選択するワード選択信号ＷＳをワード線駆動回路２１に与えると共に、同じタイミングでダミーワード線ＤＷＬを駆動するものである。ワード線駆動回路２１は、ワード選択信号ＷＳに基づいて対応するワード線ＷＬを駆動するものである。
【００３１】
タイミング信号生成回路２２は、アドレス信号ＡＤＤやコントロール信号ＣＮＴに基づいて、比較回路２４の出力信号ＣＭＰのタイミングに従って、各種のタイミング信号（ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ）を生成するものである。比較回路２４は、ダミービット線対ＤＢＬ，ＤＢＬＸ（ダミービット信号線ＤＢＳ）の電位と参照電圧ＲＥＦを比較し、その比較結果を出力信号ＣＭＰとしてタイミング信号生成回路２２に出力するものである。即ち、ダミービット線対ＤＢＬ，ＤＢＬＸは、ビット線等化回路１３で等化処理されるが、ダミービット線ＤＢＬの電位がダミービット信号線ＤＢＳによって比較回路２４の負入力に与えられ、その比較回路２４の正入力に与えられた参照電圧ＲＥＦと比較される。
【００３２】
ダミー負荷容量２３は、実際のビット線対ＢＬ，ＢＬＸの信号がカラムスイッチ１４、バス等化回路１５及びセンスアンプ１６等を通る間の遅延を模擬するために、ビット線等化回路１３から比較回路２４までの配線経路であるダミービット信号線ＤＢＳに設けた擬似負荷である。ダミーカラム回路３０は、複数のダミーメモリセルＤＭＣｘ、ＤＭＣｙを有し、ダミーワード線ＤＷＬが駆動されたときに、外部から与えられる制御信号ＣＯＮに応じて、これらのダミーメモリセルをダミービット線ＤＢＬ，ＤＢＬＸに選択的に接続するものである。
【００３３】
図３は、図１中のダミーカラム回路の具体例を示す構成図である。
このダミーカラム回路３０は、４個のダミーメモリセルＤＭＣｘ３１，３２とＤＭＣｙ３３，３４を有している。これらのダミーメモリセル３１〜３４の基本構成は、メモリセルアレイ１０における通常のメモリセルＭＣと同様であり、トランジスタＴ１，Ｔ２で構成される第１のＣＭＯＳインバータと、トランジスタＴ３，Ｔ４で構成される第２のＣＭＯＳインバータの出力側を互いの入力側に相互接続したラッチ回路と、このラッチ回路とダミービット線対ＤＢＬ，ＤＢＬＸとの間を接続するトランジスタＴ５，Ｔ６とを有している。但し、ダミーメモリセルの場合は、読み出し専用で、かつ記憶内容を予め固定しておく必要があるので、通常のメモリセルＭＣから若干の変更が行われている。
【００３４】
このダミーカラム回路３０では、ダミーメモリセルＤＭＣｘ３１，３２は同じ構成であり、ダミーメモリセルＤＭＣｙ３３，３４と同じ構成となっている。
【００３５】
即ち、ダミーメモリセル（ＤＭＣｘ）３１，３２は、第１のＣＭＯＳインバータにおけるトランジスタＴ１のドレインと電源電位が供給されるノードとの間の接続を切断する（ドレインに電源電圧を与えない）と共に、この第１のＣＭＯＳインバータの入力（第２のＣＭＯＳインバータの出力）であるノードＮ２に接続されるトランジスタＴ６を短絡し、このノードＮ２を制御端子Ｓ０に接続している。なお、第１のＣＭＯＳインバータの出力（第２のＣＭＯＳインバータの入力）であるノードＮ１は、トランジスタＴ５を介してダミービット線ＤＢＬに接続されている。また、トランジスタＴ５，Ｔ６のゲートは、ダミーワード線ＤＷＬに接続されている。
【００３６】
一方、ダミーメモリセル（ＤＭＣｙ）３３，３４は、第２のＣＭＯＳインバータにおけるトランジスタＴ３が短絡され、この第２のＣＭＯＳインバータの出力（第１のＣＭＯＳインバータの入力）であるノードＮ２が電源電位が供給されるノードに接続されている。なお、ノードＮ１，Ｎ２は、それぞれダミーワード線ＤＷＬで制御されるトランジスタＴ５，Ｔ６を介して、ダミービット線ＤＢＬ，ＤＢＬＸに接続されている。
【００３７】
このような構成により、ダミーメモリセル３１，３２では、制御信号ＣＯＮが“Ｈ”（電源電位レベル）のときノードＮ１は“Ｌ”（接地電位レベル）となり、制御信号ＣＯＮが“Ｌ”のときノードＮ１は電位と無接続な状態（不定状態）となる。一方、ダミーメモリセル３３，３４では、制御信号ＣＯＮとは無関係に、ノードＮ１，Ｎ２は、それぞれ“Ｌ”，“Ｈ”となる。
【００３８】
これにより、ダミーワード線ＤＷＬが駆動されて“Ｈ”になると、制御信号ＣＯＮが“Ｈ”に設定されているときには、ダミービット線ＤＢＬは４個のダミーメモリセル３１〜３４によって“Ｌ”にプルダウンされ、制御信号ＣＯＮが“Ｌ”に設定されているときには、ダミービット線ＤＢＬは２個のダミーメモリセル３３，３４によって“Ｌ”にプルダウンされることになる。
【００３９】
次に、図１の動作を説明する。但し、本発明は、読み出し時の応答制御に関するものであるので、読み出し動作についてのみ説明する。
【００４０】
クロック信号ＣＬＫに同期して入力されるアドレス信号ＡＤＤとコントロール信号ＣＮＴが、デコーダ回路／ダミーメモリセル選択回路２０によりデコードされ、ワード選択信号ＷＳがワード線駆動回路２１に与えられると共に、ダミーワード線ＤＷＬが駆動される。
【００４１】
ワード線駆動回路２１は、ワード選択信号ＷＳで指定されたワード線ＷＬを駆動し、このワード線ＷＬに接続されるメモリセルアレイ１０内のメモリセルＭＣが選択される。これにより、選択されたメモリセルＭＣの記憶内容が、対応するビット線対ＢＬ，ＢＬＸに出力され、各ビット線対ＢＬ，ＢＬＸの電位は、ビット線等化回路１３によってプリチャージされた電源電圧に基づく電位から、選択されたメモリセルＭＣの記憶内容に対応する電位に向かって変化する。
【００４２】
複数のビット線対ＢＬ，ＢＬＸの中からカラム選択信号ＣＳで指定された１対のビット線対ＢＬ，ＢＬＸが、カラムスイッチ１４で選択され、データバスＤＢ，ＤＢＸを通してセンスアンプ１６に接続される。
【００４３】
一方、ダミーワード線ＤＷＬが駆動されることにより、これに接続されるダミーカラム回路３０のダミーメモリセル３１〜３４が同時に選択される。このとき、制御信号ＣＯＮが“Ｈ”に設定されていれば、４個のダミーメモリセル３１〜３４からダミービット線ＤＢＬに“Ｌ”が出力され、この制御信号ＣＯＮが“Ｌ”に設定されていれば、２個のダミーメモリセル３３，３４から“Ｌ”が出力される。これにより、ダミービット線ＤＢＬ（即ち、ダミービット信号線ＤＢＳ）の電位は、ビット線等化回路１３によってプリチャージされた電源電圧の電位から接地電位に向かって低下する。ダミービット信号線ＤＢＳの電位は、比較回路２４において参照電圧ＲＥＦの電位と比較され、このダミービット信号線ＤＢＳの電位が参照電圧ＲＥＦの電位以下に低下した時点で、比較結果の出力信号ＣＭＰが出力されてタイミング信号生成回路２２に与えられる。
【００４４】
タイミング信号生成回路２２では、出力信号ＣＭＰのタイミングに応じてセンスアンプ１６に対するタイミング信号ＳＥや、ラッチ回路１７に対するタイミング回路ＯＥを生成して出力する。
【００４５】
これにより、選択されたメモリセルＭＣから読み出された記憶内容は、タイミング信号ＳＥに応じてセンスアンプ１６で所定のレベルに増幅され、このセンスアンプ１６で増幅された差動出力ＳＯ，ＳＯＸが、タイミング信号ＯＥに従ってラッチ回路１７に保持される。そして、ラッチ回路１７の出力信号ＯＬ，ＯＬＸは、出力バッファ１８から出力データＤＯとして外部に出力される。
【００４６】
以上のように、この実施例１の同期式ＳＲＡＭは、タイミング信号生成回路２２から出力する各種のタイミング信号（ＥＱＢ，ＣＳ，ＥＱＤ，ＳＥ，ＯＥ）のタイミングを制御する出力信号ＣＭＰを生成するためのダミー回路（ダミーカラム回路３０及び比較回路２４）を有しているので、ダミー回路を持たない場合に比べてタイミングマージンを減らすことができ、高速動作が可能になると共に、センスアンプ１６の動作時間を最適化できるので消費電力を低減することができる。
【００４７】
しかも、ダミーカラム回路３０は、通常のメモリセルＭＣと基本的に同じ構成のダミーメモリセルＤＭＣを複数個設けて、これらを外部からの信号線で制御する構成にしているため、選択用の特別な制御回路を必要とせず、簡素化された回路構成でタイミングの制御を行うことができるという利点がある。
【実施例２】
【００４８】
図４は、本発明の実施例２を示すダミーカラム回路の構成図である。
このダミーカラム回路３０Ａは、図１中のダミーカラム回路３０に代えて設けられるもので、図３中の要素と共通の要素には共通の符号が付されている。
【００４９】
このダミーカラム回路３０Ａは、図３におけるダミーメモリセル（ＤＭＣｘ）３１と同じ回路構成のダミーメモリセル３１Ａ，３２Ａ，３３Ａと、図３におけるダミーメモリセル（ＤＭＣｙ）３４と同じ回路構成のダミーメモリセル３４Ａを有している。但し、ダミーメモリセル３１ＡのノードＮ２は、外部から制御信号ＣＯＮ１が与えられる制御端子Ｓ１に接続され、ダミーメモリセル３２Ａ，３３ＡのノードＮ２は、外部から制御信号ＣＯＮ２が与えられる制御端子Ｓ２に接続されている。その他の構成は、図３と同様である。
【００５０】
このダミーカラム回路３０Ａでは、外部から与えられる制御信号ＣＯＮ１，ＣＯＮ２の設定により、ダミーワード線ＤＷＬで駆動されたときにダミービット線ＤＢＬに“Ｌ”を出力するダミーメモリセルの数を、１〜４の任意の数に指定することができる。
【００５１】
即ち、ＣＯＮ１＝“Ｌ”，ＣＯＮ２＝“Ｌ”の場合は、ダミーメモリセル３１Ａ〜３３ＡのノードＮ１は電位が供給されるノードとは無接続となり、ダミーメモリセル３４Ａのみから“Ｌ”が出力される。
【００５２】
ＣＯＮ１＝“Ｈ”，ＣＯＮ２＝“Ｌ”の場合は、ダミーメモリセル３１ＡのノードＮ１が“Ｌ”となり、このダミーメモリセル３１Ａとダミーメモリセル３４Ａの２つから“Ｌ”が出力される。
【００５３】
ＣＯＮ１＝“Ｌ”，ＣＯＮ２＝“Ｈ”の場合は、ダミーメモリセル３２Ａ，３３ＡのノードＮ１が“Ｌ”となり、これらのダミーメモリセル３２Ａ，３３Ａとダミーメモリセル３４Ａの３つから“Ｌ”が出力される。
【００５４】
そして、ＣＯＮ１＝“Ｈ”，ＣＯＮ２＝“Ｈ”の場合は、ダミーメモリセル３１Ａ〜３４Ａの４個すべてから“Ｌ”が出力される。
【００５５】
このように、このダミーカラム回路３０Ａは、複数の制御信号ＣＯＮ１，ＣＯＮ２の組み合わせに応じて、接続するダミーメモリセルの数を調節することができるので、実施例１と同様の利点に加えて、実施例１よりも調整範囲を広くしたり、或いは実施例１よりも調整ステップを狭くすることによって詳細なタイミング調整をしたりすることができるという利点がある。
【００５６】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  例示したビット線等化回路１３〜出力バッファ１８の構成は一例であり、必ずしも同じ構成である必要は無い。
（ｂ）  ダミーカラム回路３０，３０Ａにおけるダミーメモリセルの数は、４個に限定するものではない。更に多数のダミーメモリセルと制御信号を設けて、“Ｌ”を出力するダミーメモリセルの数をより詳細に調整するように構成することができる。
（ｃ）  シングルポートのＳＲＡＭについて説明したが、デュアルポートのＳＲＡＭにも同様に適用可能である。さらに、ＳＲＡＭに限らず、ダミーメモリセルを用いたタイミング調整を行う半導体記憶装置において本発明の技術の適用が考慮できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施例１を示す同期式ＳＲＡＭの構成図である。
【図２】従来の同期式ＳＲＡＭの構成図である。
【図３】図１中のダミーカラム回路の具体例を示す構成図である。
【図４】本発明の実施例２を示すダミーカラム回路の構成図である。
【符号の説明】
【００５８】
１０    メモリセルアレイ
１２    負荷用ダミーメモリセル部
１３    ビット線等化回路
１４    カラムスイッチ
１５    バス等化回路
１６    センスアンプ
１７    ラッチ回路
１８    出力バッファ
１９    入力回路
２０    デコーダ回路／ダミーメモリセル選択回路
２１    ワード線駆動回路
２２    タイミング信号生成回路
２３    ダミー負荷容量
２４    比較回路
３０    ダミーカラム回路
３１〜３４    ダミーメモリセル
【図１】
2008299907.tif 000003
【図２】
2008299907.tif 000004
【図３】
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【図４】
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