(57)【要約】【課題】可及的に安価でかつ出力振幅を可変にすることにできる電力増幅器を提供することを可能にする。【解決手段】並列に接続されそれぞれの一端が接地された複数の電界効果トランジスタ３００，３０１，３０２，３０３と、インダクタ３１、キャパシタ３２、およびバンドパスフィルタ３３のうちの少なくとも１つを有し、一端が複数の電界効果トランジスタのそれぞれの他端に接続され、他端から増幅された出力信号を出力する増幅ユニットと、複数の電界トランジスタを選択するアドレス信号とクロック信号とに基づいて、複数の電界トランジスタのそれぞれのゲートをＯＮまたはＯＦＦさせる制御信号を送り、増幅ユニットの出力の振幅を制御する振幅制御部４０と、を備え、複数の電界効果トランジスタのチャネル幅が互いに異なっている。【選択図】図８
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【特許請求の範囲】
【請求項１】
並列に接続されそれぞれの一端が接地された複数の電界効果トランジスタと、
インダクタ、キャパシタ、およびバンドパスフィルタのうちの少なくとも１つを有し、一端が前記複数の電界効果トランジスタのそれぞれの他端に接続され、他端から増幅された出力信号を出力する増幅ユニットと、
前記複数の電界トランジスタを選択するアドレス信号とクロック信号とに基づいて、前記複数の電界トランジスタのそれぞれのゲートをオンまたはオフさせる制御信号を送り、前記増幅ユニットの出力の振幅を制御する振幅制御部と、
を備え、前記複数の電界効果トランジスタのチャネル幅が互いに異なっていることを特徴とする電力増幅器。
【請求項２】
前記増幅ユニットの出力が前記複数の電界効果トランジスタがオンとなっている数に比例するように、前記複数の電界効果トランジスタの各々を選択することを特徴とする請求項１記載の電力増幅器。
【請求項３】
前記複数の電界効果トランジスタは同一の基板上に形成され、最低出力からＮ（Ｎ≧２）番目に初めて選択される電界効果トランジスタと、最低出力時からＮ＋１番目の出力時に初めて選択される電界効果トランジスタとが、互いに隣り合っていないように配置されることを特徴とする請求項２記載の電力増幅器。
【請求項４】
前記複数の電界効果トランジスタのそれぞれは、ゲートが複数のゲートフィンガーに分割されていることを特徴とする請求項１乃至３のいずれかに記載の電力増幅器。
【請求項５】
前記増幅ユニットは、一端が直流電圧源に接続され他端が前記複数の電界効果トランジスタのそれぞれの他端に接続されたインダクタと、一端が前記インダクタの前記他端に接続され他端が接地されたキャパシタと、一端が前記キャパシタの前記一端に接続されたバンドパスフィルタとを備え、前記バンドパスフィルタの出力が前記増幅ユニットの出力であることを特徴とする請求項１乃至４のいずれかに記載の電力増幅器。
【請求項６】
並列に接続されそれぞれの一端が接地された複数のスイッチと、
インダクタ、キャパシタ、およびバンドパスフィルタのうちの少なくとも１つを有し、一端が前記複数のスイッチのそれぞれの他端に接続され、他端から増幅された出力信号を出力する増幅ユニットと、
前記複数のスイッチを選択するアドレス信号とクロック信号とに基づいて、前記複数のスイッチのそれぞれをオンまたはオフさせる制御信号を送り、前記増幅ユニットの出力の振幅を制御する振幅制御部と、
を備え、前記複数のスイッチのオン抵抗値が互いに異なっていることを特徴とする電力増幅器。
【請求項７】
前記増幅ユニットの出力が前記複数のスイッチのオンとなっている数に比例するように、前記複数のスイッチの各々を選択することを特徴とする請求項７記載の電力増幅器。
【請求項８】
前記増幅ユニットはＤ級増幅器、Ｅ級増幅器、Ｆ級増幅器のいずれか１つであることを特徴とする請求項１乃至７のいずれかに記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力増幅器に関する。
【背景技術】
【０００２】
従来、携帯型の無線端末には、化合物半導体を最終増幅段として用いた電力増幅器が多く用いられている。しかしながら、ＣＭＯＳプロセスの微細化の進展とともに、ベースバンド回路のみならず、フロントエンド部の高周波アナログ回路についてもＣＭＯＳで実現しようとする努力が続けられており、一部ではすでに商品化されている。化合物半導体プロセスと比較して、ＣＭＯＳ集積回路プロセスは、単位面積あたり比較的に安価であるという特徴がある。
【０００３】
電力増幅器には、携帯型端末の長時間電池駆動を実現するために、電力効率が高いことが求められている。他方、次第に高速なデータ伝送レートが求められるにつれて、通信方式には、より複雑な変調方式が採用される傾向があり、電力増幅器の線形性も求められるようになってきている。
【０００４】
一般に、電力増幅器を一つの最終段トランジスタのみで構成した場合、小振幅で駆動すると入力信号と出力信号との間の線形性は良いものの電力効率が低い。他方、大振幅で駆動すると電力効率は高いものの出力信号の振幅が飽和するため線形性は悪くなるという傾向がある。すなわち、効率と線形性とは相容れない関係であるという問題があった。
【０００５】
これに対し、電力効率の高い電力増幅器を実現する手段として、複数個の飽和増幅ユニットを並列に接続し、その出力を合成する方法が提案されている(例えば、特許文献１参照)。上記特許文献に開示されている電力増幅器は、複数の増幅ユニットを設け、それぞれの増幅ユニットにおいて効率の良い飽和領域で駆動する。その上で線形性については、駆動する増幅ユニットの個数を制御することにより、個数に応じた電力を得ようとするものである。よって、線形性を実現するにあたり、個々の増幅ユニットをオン・オフ制御するための制御部が別に設けられる必要がある。このような制御部はＣＭＯＳプロセスを用いたデジタル論理回路により、同一チップ上に構成することが可能である。上記特許文献１において変調信号の振幅ａ（ｔ）と、制御部がオンにする飽和増幅ユニットの数ｎとの関係が示されており、上記特許文献１の図１０において変調信号の振幅と、上述したオン・オフ制御の結果得られる出力信号の振幅との関係が図示されている。また、上述の複数の増幅ユニットにおいては、個々の増幅ユニットの飽和出力電力は、必ずしも等しくなくても良く、２のべき乗の関係を有するように設けることによっても実現できることも開示されている。このような構成により、非定振幅信号（振幅が一定でない信号）においても、歪の少ない増幅信号が得られる。
【特許文献１】特開２００５−８６６７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載された技術を実現すれば、従来から電力増幅器で問題にされていた相容れない性質、すなわち電力効率と線形性の両立を図ることができるはずである。しかしながら、実際上、上記技術を具現化し実用に供するためには、いくつかの極めて深刻な問題を解決することが必要となる。
【０００７】
第一に、上記特許文献１の実施例１においては、飽和増幅ユニットの例として、ＦＥＴを利用したＦ級増幅器を用いることができると記載されている。Ｆ級増幅器は、Ａ級増幅器あるいはＢ級増幅器と比較して、高い電力効率が得られるという特徴がある。しかしながら、もし、個々の飽和増幅ユニットをＦ級増幅器により実現しようとするならば、上記特許文献１において引用されている論文（Alireza Shirvani, David K. Su, and Bruce A. Wooley, “A CMOS RF Power Amplifier With Parallel Amplification For Efficient Power Control”, IEEE JOURNAL OF SOLID-STATE CIRCUITS. VOL. 37, NO. 6, JUNE 2002.）に記載されているように、電源電圧ＶDDとＦＥＴの間にインダクタンスを接続したり、かつ出力端子との間には四分の一波長の伝送線路を設けたりしなければならない。このようなインダクタンスおよび伝送線路をＦＥＴと同じ基板上に形成すると、極めて大きな面積を必要となる。なぜならば、このようなインダクタンスや伝送線路などの受動素子を半導体基板上に形成すると、ＦＥＴそのものよりも大きな面積を必要とするからである。
【０００８】
また、上記特許文献１においては、Ｆ級増幅器をＣＭＯＳプロセスにより実現している。ＣＭＯＳを用いる利点は、ＧａＡｓなどの化合物半導体と比較して単位面積あたりのプロセスコストが安価であることがあげられるが、インダクタンスや伝送線路などの受動部品を、飽和増幅ユニットの数と同じ数だけ設けなければならないとすると、上記特許文献１が線形性を確保するのに十分な数だけ増幅ユニットを設けることを暗に前提としている以上、受動部品の個数も極めて多くの個数にならざるを得ず、したがって安価な増幅器を実現するためにＣＭＯＳプロセスを用いるという本来の目的と矛盾してしまう。
【０００９】
第二に、上述した問題、すなわち個々の増幅ユニット内にインダクタや伝送線路を設けることがコスト面からみて合理的ではない場合、個々の増幅ユニットには受動部品を設けないという選択肢が残される。個々の増幅ユニットはできるだけ小型化が可能な能動部品（ＦＥＴ）のみで構成し、その代わりとして出力ユニットの側において、出力端子との整合性を確保する方法が考えられる。上記特許文献１において記載されている出力合成回路の別の構成例では、出力合成回路内に複数の並列リアクタンス素子を設け、スイッチで切り替えることにより、用いる飽和増幅ユニットの個数に応じたインピーダンス整合を、振幅制御部からの信号を用いて行おうとしている。
【００１０】
しかしながら、仮にこのような方法を用いることにより、各増幅ユニットと出力端子の間のインピーダンス整合を実現できたとしても、何らかの形で複数個のリアクタンス素子を出力合成回路に設けなければならなくなり、結局、受動素子を飽和増幅ユニット側に設けるのか、あるいは出力合成回路側に設けるのかの違いでしかなく、多くの受動素子、すなわち大きな面積を必要とすることに変わりはない。
【００１１】
上述したように、従来技術においては、Ｆ級増幅器を単独で用い、飽和領域で一定振幅の信号のみを増幅する場合には極めて電力効率の高いものが得られる。しかし、これを非定振幅の増幅器として用いるために、複数の飽和増幅ユニットに分割し、選択する増幅ユニットの個数をデジタル論理回路で制御しようとする方式を実現しようとすると、使用する受動部品の数が多くなり過ぎるために、大面積が必要となる。このため、結局、コスト的に見合わない。
【００１２】
本発明は、上記事情を考慮してなされたものであって、可及的に安価で電力効率と線形性の両立を図ることができ、かつ出力振幅を可変にすることにできる電力増幅器を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の第１の態様による電力増幅器は、並列に接続されそれぞれの一端が接地された複数の電界効果トランジスタと、インダクタ、キャパシタ、およびバンドパスフィルタのうちの少なくとも１つを有し、一端が前記複数の電界効果トランジスタのそれぞれの他端に接続され、他端から増幅された出力信号を出力する増幅ユニットと、前記複数の電界トランジスタを選択するアドレス信号とクロック信号とに基づいて、前記複数の電界トランジスタのそれぞれのゲートをオンまたはオフさせる制御信号を送り、前記増幅ユニットの出力の振幅を制御する振幅制御部と、を備え、前記複数の電界効果トランジスタのチャネル幅が互いに異なっていることを特徴とする。
【００１４】
なお、前記増幅ユニットの出力が前記複数の電界効果トランジスタのオンとなっている数に比例するように、前記複数の電界効果トランジスタの各々を選択するようにしてもよい。
【００１５】
なお、前記複数の電界効果トランジスタは同一の基板上に形成され、最低出力からＮ（Ｎ≧２）番目に初めて選択される電界効果トランジスタと、最低出力時からＮ＋１番目の出力時に初めて選択される電界効果トランジスタとが、互いに隣り合っていないように配置されていてもよい。
【００１６】
なお、前記複数の電界効果トランジスタのそれぞれは、ゲートが複数のゲートフィンガーに分割されていてもよい。
【００１７】
なお、前記増幅ユニットは、一端が直流電圧源に接続され他端が前記複数の電界効果トランジスタのそれぞれの他端に接続されたインダクタと、一端が前記インダクタの前記他端に接続され他端が接地されたキャパシタと、一端が前記キャパシタの前記一端に接続されたバンドパスフィルタとを備え、前記バンドパスフィルタの出力が前記増幅ユニットの出力であってもよい。
【００１８】
また、本発明の第２の態様による電力増幅器は、並列に接続されそれぞれの一端が接地された複数のスイッチと、インダクタ、キャパシタ、およびバンドパスフィルタのうちの少なくとも１つを有し、一端が前記複数のスイッチのそれぞれの他端に接続され、他端から増幅された出力信号を出力する増幅ユニットと、前記複数のスイッチを選択するアドレス信号とクロック信号とに基づいて、前記複数のスイッチのそれぞれをオンまたはオフさせる制御信号を送り、前記増幅ユニットの出力の振幅を制御する振幅制御部と、を備え、前記複数のスイッチのオン抵抗値が互いに異なっていることを特徴とする。
【００１９】
なお、前記増幅ユニットの出力が前記複数のスイッチのオンとなっている数に比例するように、前記複数のスイッチの各々を選択するようにしてもよい。
【００２０】
なお、前記増幅ユニットはＤ級増幅器、Ｅ級増幅器、Ｆ級増幅器のいずれか１つであってもよい。
【発明の効果】
【００２１】
本発明によれば、可及的に安価でかつ出力振幅を可変にすることにできる電力増幅器を得ることができる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態による電力増幅器を説明する前に、本発明に至った経緯について説明する。
【００２３】
本発明者達は、従来の問題を解決するためには、電力増幅器の増幅ユニットとしてＥ級増幅器を用いことができるのではないかと考えた。図１にＥ級増幅器の構成を示す。このＥ級増幅器は、スイッチ３０と、インダクタ３１と、キャパシタ３２と、バンドパスフィルタ３３と、抵抗３４とを備えている。スイッチ３０、インダクタ３１、キャパシタ３２、およびバンドパスフィルタ３３の共通接続ノードの電位をＶｓ、スイッチ３０を流れる電流をＩｓ、バンドパスフィルタ３３と抵抗３４との接続ノードの電位をＶｏｕｔとすると、スイッチ３０をＯＮ（オン）、ＯＦＦ（オフ）を交互に繰り返したときのＥ級増幅器の動作波形を図２（ａ）、２（ｂ）、２（ｃ）にそれぞれ示す。Ｅ級増幅器の動作については、例えば文献（Mona M. Hella, Mohammed Ismail, “RF CMOS Power Amplifiers Theory, Design and Implementation”, Kluwer Academic Publishers, 2001）を参照。
【００２４】
Ｅ級増幅器においては、スイッチ３０としてトランジスタが用いられる。したがってＥ級増幅器は、微細化ＣＭＯＳプロセスとの整合性が良いという特徴がある。また、電圧波形と電流波形に時間的なオーバーラップが少ないことから、極めて高い電力効率が期待できる。
【００２５】
Ｎ型のＭＯＳＦＥＴを上述したスイッチ３０として用いた場合の、Ｅ級増幅器の回路構成を図３に示し、このＥ級増幅器の動作シミュレーションの結果を図４（ａ）、４（ｂ）、４（ｃ）に示す。このＥ級増幅器は、入力端子１０と、直流電圧源１５と、インダクタ３１と、スイッチ３０（ここでは、Ｎ型のＭＯＳＦＥＴ３０という）と、キャパシタ３２と、バンドパスフィルタ３３と、出力端子２０とを備えている。このＥ級増幅器の入力端子１０に、図４（ａ）に示す周波数２．５ＧＨｚ、電圧振幅２．５Ｖの矩形波形を入力すると、出力インピーダンスが５０オームの出力端子２０に同じく周波数２．５ＧＨｚの正弦波形が得られることがわかる（図４（ｃ））。このとき、Ｎ型のＭＯＳＦＥＴ３０のドレインにおける電圧および電流波形は、図４（ｂ）に示すように時間的なオーバーラップが少ないことから、原理的に電力効率が高いことが予想される。
【００２６】
そこで、本発明者達は、図３に示すＥ級増幅器の回路構成にて、Ｎ型ＭＯＳＦＥＴ３０のゲートフィンガーの本数を変えたときのＥ級増幅器の動作波形をシミュレーションした。このシミュレーションによって求めた動作波形を図５（ａ）、５（ｂ）に示す。図５（ａ）は、Ｎ型ＭＯＳＦＥＴ３０のゲート幅Ｗを５．２μｍとし、ゲートフィンガーの本数Ｍｇａｔｅを３０，６０，９０とした場合のドレイン電圧波形、ドレイン電流波形を示す。また、図５（ｂ）は、同じくＮ型ＭＯＳＦＥＴ３０のゲート幅Ｗを５．２μｍとし、ゲートフィンガーの本数Ｍｇａｔｅを３０，６０，９０とした場合の出力電圧波形、出力電流波形を示す。図５（ａ）からわかるように、ある程度、全ゲート幅（ＷｘＭｇａｔｅ）のサイズを変更しても、ドレイン電圧波形、ドレイン電流波形の時間的オーバーラップが少ないために、電力効率が高いことが期待される。
【００２７】
他方、図５（ｂ）から、Ｎ型ＭＯＳＦＥＴ３０のドレインに接続されているインダクタ３１、キャパシタ３２、バンドパスフィルタ３３などからなる受動部品を一組しか用いず、しかもこれらの値を固定しても、Ｎ型ＭＯＳＦＥＴの総ゲート幅を変えることにより、出力電圧、出力電流の振幅を制御できることがわかる。
【００２８】
次に、Ｎ型ＭＯＳＦＥＴ３０のゲート幅Ｗを５．２μｍに固定し、ゲートフィンガーの本数Ｍｇａｔｅを５本から１５０本まで変えたときの出力電力の変化を図６（ａ）に示し、付加電力効率の変化を図６（ｂ）に示す。図６（ａ）において、ＰＤＣは直流電圧源１５から供給された電力、Ｐｉｎは入力端子１０から供給された電力を示し、Ｐｏｕｔは出力端子２０に出力された電力を示す。図６（ｂ）に示された付加電力効率（ＰＡＥ）は、これらの値から、次の式で求められる値である。
【数１】
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【００２９】
図６（ａ）から、ゲートフィンガー本数と出力電力の関係において、必ずしもゲート本数と出力電力は比例しないことがわかる。したがって、所望の出力電力を得るためには、スイッチとなるＮ型ＭＯＳＦＥＴのゲート本数を、所望の出力電力を得るための本数に設定する必要がある。例えば、図６（ａ）からＭｇａｔｅの本数が２２本のときは出力電力が３０ｍＷ、３６本のときは出力電力が６０ｍＷ、５３本のときは出力電力が９０ｍＷ、１２６本のときは出力電力１２０ｍＷが得られる。これらフィンガー本数と出力電力との関係は、必ずしも比例関係とはならない。
【００３０】
他方、図６（ｂ）に示した、ゲートフィンガー本数と電力付加効率（ＰＡＥ）の関係から、１２０ｍＷの高出力時（Ｍｇａｔｅ＝１２６）には、電力効率が８７％と極めて高い効率が得られることがわかる。その一方で、３０ｍＷの低出力時（Ｍｇａｔｅ＝２２）には、３９％程度の電力効率しか得られない。このとき、無駄となるエネルギーの大半は、Ｎ型ＭＯＳＦＥＴの内部で熱となり、温度上昇の原因となる。
【００３１】
以上のことを考慮して、本発明者達は、以下に説明する実施形態の電力増幅器を想到することができた。
【００３２】
本発明の一実施形態による電力増幅器の回路構成を図７に示す。
【００３３】
本実施形態の電力増幅器は、直流電圧源１５と、インダクタ３１と、キャパシタ３２と、バンドパスフィルタ３３と、抵抗３４と、スイッチ３０ａ、３０ｂ、３０ｃ、３０ｄと、振幅制御部４０とを備えている。なお、図７において、符号Ｒ０、Ｒ１、Ｒ２、Ｒ３は、これらのスイッチ３０ａ、３０ｂ、３０ｃ、３０ｄがＯＮしたときの直列抵抗を表す。出力部分は、一般的なＥ級増幅器と同様に、一組の受動部品、すなわち、インダクタ３１、キャパシタ３２、バンドパスフィルタ３３などから構成される。振幅制御部４０は、クロック信号ＬＯおよびデジタル入力信号ａ０、ａ１に基づいて複数のスイッチ３０ａ、３０ｂ、３０ｃ、３０ｄのＯＮ、Ｏｆｆを制御する。
【００３４】
このように構成された本実施形態の電力増幅器においては、複数のスイッチ３０ａ、３０ｂ、３０ｃ、３０ｄがＯＮしたときの抵抗、すなわちＯＮ抵抗Ｒ０、Ｒ１、Ｒ２、Ｒ３は互いに異なる値でかつ自然数倍の関係（例えば２のべき乗の関係）を有していない。
【００３５】
本実施形態の電力増幅器において、図７に示すスイッチ３０ａ、３０ｂ、３０ｃ、３０ｄとして、Ｎ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３を用いた等価回路図を図８に示す。なお、図８においては、振幅制御部４０の出力端とＭＯＳＦＥＴ３００、３０１、３０２、３０３のゲートとの間にドライバアンプ５０がそれぞれ設けられている。また、図８において、符号Ｗ０、Ｗ１、Ｗ２、Ｗ３はこれらのＮ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３それぞれのゲート幅（チャネル幅）を表す。本実施形態の電力増幅器において、Ｎ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３の、チャネル幅Ｗ０、Ｗ１、Ｗ２、Ｗ３は互いに異なっており、自然数倍の関係（例えば２のべき乗の関係）を有していない。すなわち、Ｎ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３がそれぞれＯＮしたときの抵抗が自然数倍の関係を有していないことになる。
【００３６】
本実施形態において、Ｎ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３が例えばマルチフィンガー構造であると仮定した場合、ゲートフィンガー一本あたりのチャネル幅を５．２μｍとし、Ｗ０としてフィンガー本数２２本、Ｗ１を１４本（＝３６本−２２本）、Ｗ２を１７本（＝５３本−３６本）、Ｗ３を７３本（＝１２６本−５３本）とする。このように選択されたＷ０、Ｗ１、Ｗ２、Ｗ３は同じ値でもなければ、２のべき乗の関係にもなっていない。すなわち、互いに自然数倍の関係にはなっていない。
【００３７】
このとき、図６（ａ）に示した、ゲートフィンガー本数と出力電力の関係から、Ｎ型ＭＯＳＦＥＴ３００のみを使用した場合には出力電力３０ｍＷ、２個のＮ型ＭＯＳＦＥＴ３００、３０１を使用した場合には出力電力６０ｍＷ、３個のＮ型ＭＯＳＦＥＴ３００、３０１、３０２を使用した場合には出力電力９０ｍＷ、４個のＮ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３を使用した場合には出力電力１２０ｍＷが得られる。すなわち、出力電力に関しては、自然数倍の値が得られる。
【００３８】
図９に、図８に示した電力増幅器を駆動するための振幅制御部４０における論理回路の真理値表を示す。２ビットのデジタル入力信号ａ０、ａ１の４通りの組み合わせに対して、４ビットのデジタル出力信号ｂ０、ｂ１、ｂ２、ｂ３がどのように出力されるかを示している。なお、２ビットのデジタル入力信号ａ０、ａ１はＮ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３を選択するアドレス信号となっており、上記論理回路はデコード回路となっている。この真理値表において、例えば、デジタル出力信号ｂ０が１のとき、対応するＮ型ＭＯＳＦＥＴ３００に特定周波数のクロック信号ＬＯに同期した信号Ｓ０が供給され、デジタル出力信号ｂ１が１のとき、対応するＮ型ＭＯＳＦＥＴ３０１にクロック信号ＬＯに同期した信号Ｓ１が供給され、デジタル出力信号ｂ２が１のとき、対応するＮ型ＭＯＳＦＥＴ３０２にクロック信号ＬＯに同期した信号Ｓ２が供給され、デジタル出力信号ｂ３が１のとき、対応するＮ型ＭＯＳＦＥＴ３０３にクロック信号ＬＯに同期した信号Ｓ３が供給される。
【００３９】
一方、デジタル出力信号ｂｉ（ｉ＝０，１，２，３）が０のとき、対応するスイッチあるいはＭＯＳＦＥＴ３０ｉには、信号Ｓｉが入力されない。すなわち、振幅制御部４０の役割は、振幅情報に関するデジタル入力信号ａ０、ａ１に対して、それに対応するどのスイッチあるいはＭＯＳＦＥＴをＯＮ、ＯＦＦするかを制御するためのデジタル回路である。
【００４０】
この図９に示した真理値表を実現するための、論理回路の一具体例を図１０に示す。例えば、この具体例において、どのようなデジタル入力信号ａ０、ａ１に対してもデジタル出力信号ｂ０は常に１を出力する。そしてデジタル出力信号ｂ１，ｂ２，ｂ３はデジタル入力信号ａ０，ａ１に対して、インバータ４２ａ、４２ｂ、４２ｃとＮＡＮＤ回路４４ａ、４４ｂとを組み合わせることによって、所望のデジタル出力を得る。すなわち、デジタル信号ａ０，ａ１の値の組み合わせが（０，０）であった場合、デジタル出力信号ｂ０の値のみが１で他の三つのデジタル出力信号ｂ１，ｂ２，ｂ３の値は０であり、このとき、Ｎ型ＭＯＳＦＥＴ３００のみクロック信号ＬＯに同期した信号Ｓ０が入力され、他の３個のＮ型ＭＯＳＦＥＴ３０１，３０２，３０３には入力されない。その結果、この電力増幅器は３０ｍＷの出力電力が得られる。
【００４１】
また、デジタル入力信号ａ０，ａ１の値の組み合わせが（０，１）であった場合、デジタル出力信号ｂ０，ｂ１の値が１で他の二つのデジタル出力信号ｂ２，ｂ３の値は０となる。このときＮ型ＭＯＳＦＥＴ３００、３０１にクロック信号ＬＯに同期した信号Ｓ０、Ｓ１が入力され、他の二個のＮ型ＭＯＳＦＥＴ３０２、３０３には入力されない。その結果、この電力増幅器は６０ｍＷの出力電力が得られる。
【００４２】
同様にして、デジタル入力信号ａ０，ａ１の値の組み合わせが（１，０）であった場合、９０ｍＷの出力電力が得られ、デジタル入力信号ａ０，ａ１の値の組み合わせが（１，１）であった場合、１２０ｍＷの出力電力が得られる。
【００４３】
デジタル出力信号ｂ０，ｂ１，ｂ２，ｂ３に基づいて、ドライバアンプ５０を介してＮ型ＭＯＳＦＥＴ３００、３０１、３０２、３０３のゲートにそれぞれ入力される信号Ｓ０，Ｓ１，Ｓ２，Ｓ３を形成する論理回路の一具体例を図１１に示す。この論理回路は、４個のＡＮＤ回路４６０、４６１、４６２、４６３を備えている。ＡＮＤ回路４６ｉ（ｉ＝０，１，２，３）は、デジタル信号ｂｉとクロック信号ＬＯとに基づいて、ＡＮＤ演算を行い、ドライバアンプ５０を介してＭＯＳＦＥＴ３０ｉのゲートに入力される信号Ｓｉを出力する。この論理回路において、デジタル入力信号ａ０、ａ１の値がそれぞれａ０＝０、ａ１＝１のとき、すなわち、ｂ０＝ｂ１＝１、ｂ２＝ｂ３＝０のときの、クロック信号ＬＯと、ＭＯＳＦＥＴ３０ｉ（ｉ＝０，１，２，３）のゲートに入力される信号Ｓｉのタイミングチャートを図１２に示す。
【００４４】
次に、本実施形態による電力増幅器のＭＯＳＦＥＴ３００、３０１、３０２、３０３の基板１００上のレイアウトの一例を図１３に示す。図８に示した回路の中では、４個のＭＯＳＦＥＴ３００、３０１、３０２、３０３を使用した。このうち上述の説明にあったように、ＭＯＳＦＥＴ３００は最低出力時（３０ｍＷ）に選択されるただ一つのトランジスタである。また、最低出力時から二番目の出力時（６０ｍＷ）に初めて選択されるトランジスタはＭＯＳＦＥＴ３０１である。図６（ｂ）から明らかなように、この電力増幅器は電力出力が低い時ほど効率が悪い、すなわち一個のＭＯＳＦＥＴ３００のみを使用するときや、２個のＭＯＳＦＥＴ３００、３０１のみを使用するときには、電力効率が低く、このため個々のＭＯＳＦＥＴからの発熱が大きい。したがって低電力動作時に動作する複数のＭＯＳＦＥＴ間、図８に示す回路の例では、ＭＯＳＦＥＴ３００とＭＯＳＦＥＴ３０１の間はできるだけ離して設置することが好ましい。これにより発熱部分が分散するため、放熱性が良くなり、基板１００の温度上昇を抑えることができる。本実施形態においては、ＭＯＳＦＥＴ３００とＭＯＳＦＥＴ３０１の間に、最も大きなフィンガー本数を有するＭＯＳＦＥＴ３０３を配置することにより、ＭＯＳＦＥＴ３００、３０１が互いに隣り合わないような配置構成を取っている。
【００４５】
同様にして、最低出力時から３番目（９０ｍＷ）の時に初めて選択されるＭＯＳＦＥＴ３０２と、最低出力時から２番目（６０ｍＷ）の時に初めて選択されるＭＯＳＦＥＴ３０１との間には、ＭＯＳＦＥＴ３００およびＭＯＳＦＥＴ３０３を配置することにより、ＭＯＳＦＥＴ３０１とＭＯＳＦＥＴ３０２は互いに隣り合う配置とはなっていない。さらに、最低出力時から４番目（１２０ｍＷ）の時に初めて選択されるＭＯＳＦＥＴ３０３と、最低出力時から３番目（９０ｍＷ）の時に初めて選択されるＭＯＳＦＥＴ３０２との間には、ＭＯＳＦＥＴ３００を配置することにより、ＭＯＳＦＥＴ３０２とＭＯＳＦＥＴ３０３とは互いに隣り合う配置とはなっていない。このような配置にすることにより、発熱部分が分散するため、放熱性が良くなり、基板１００の温度上昇を抑えることができる。
【００４６】
以上説明したように、本実施形態においては、第一に、Ｅ級増幅器を用いることにより、電力効率を高くすることができる（８０％以上）。Ｅ級増幅器は、電源電圧が低く、高速スイッチング可能で、ＣＭＯＳとの整合性が良いという特徴がある。第二に、複数のスイッチを並列接続することにより、出力電力をデジタル的に制御することができる。第三に、個々のスイッチのＯＮ抵抗を異なる値に設定することにより、ＯＮ−ＯＦＦするスイッチの個数と、出力電力の関係を線形にすることができる。第四に、低電力出力時にＯＮ−ＯＦＦするスイッチ間の距離を離すことにより、発熱の影響を小さくすることができる、などの利点を有する。
【００４７】
また、本実施形態においては、説明を簡単にするために、振幅を制御するための入力デジタル信号を２ビットとし、それに対応して出力振幅を４段階に変化させる方法について説明したが、同様にして、さらにビット数を増やすことにより、出力振幅の制御可能な範囲を増やすことが可能である。
【００４８】
また、本実施形態においては、増幅ユニットとしてＥ級増幅器を例にとって説明したが、トランジスタをスイッチとして用いるタイプの増幅器、Ｄ級増幅器、Ｆ級増幅器に対しても同様に適用することができる。
【００４９】
本実施形態は、デジタル信号により電力を制御する電力増幅器において、できるだけ受動部品を減らしてコストを抑制することを可能にしている。したがって、受動部品については、Ｅ級増幅器を実現するために必要な最低限の一組のみ用いる。これに対して、能動部品すなわちＦＥＴについては、もともと小型化が可能であるため、所望とする線形性を実現するのに十分なだけの個数を用いる。最大出力は、全てのＦＥＴが選択されたときに得られる。このときに最も電力効率が高くなるよう、受動部品の構成が選ばれることが好ましい。
【００５０】
また、複数のＦＥＴは、化合物半導体プロセスではなく、同一基板の上に構成されたＣＭＯＳプロセスを用いたＭＯＳ型ＦＥＴであることが好ましい。これにより、出力を制御するためのデジタル論理回路からなる制御部と同じ基板上に電力増幅器を構成することができる。また、該複数のＦＥＴは、ソース領域を一部他のＦＥＴと共用するなどのレイアウト上の工夫により、複数に分割しない場合と比較して、大面積化してしまうことを防ぐことができる。
【００５１】
本実施形態による電力増幅器においては、デジタル変調方式による通信に用いられる、Ｅ級増幅器のスイッチ素子として複数のＦＥＴを用い、かつ振幅制御部の信号に基づき、選択されたＦＥＴのみを動作させることにより、非定振幅の出力信号の電力をきめ細やかな制御性を実現することができる。
【００５２】
本実施形態による電力増幅器においては、ＦＥＴについては複数個設け、受動部品については最低限の一組のみ用いる。同一基板上に、能動部品と受動部品を集積化する場合、特にインダクタや伝送線路のような受動部品の方がより大きな面積を必要とするので、このような回路構成を採用することにより、受動部品の点数を大幅に抑制することができ、コストを大幅に抑えることができる。
【００５３】
また、本実施形態による電力増幅器においては、選択されるＦＥＴの個数により、必ずしも個々のＦＥＴが飽和領域で動作するとは限らない。したがって、もし、複数のＦＥＴのチャネル幅が全て同じであった場合には、選択する能動素子の個数と出力振幅とは必ずしも比例するとは限らない。そこで、本実施形態による電力増幅器では、低出力時に選択されるＦＥＴのチャネル幅と、高出力時に選択されるＦＥＴのチャネル幅が異なるように、すなわち、個々のＦＥＴのチャネル幅が予め定められた非自然数倍に設定されることにより、振幅制御部により選択されるＦＥＴの個数と出力電力との間を所望の関係（比例関係）にすることができる。
【００５４】
さらに本実施形態による電力増幅器では、複数のＦＥＴのうち、低出力時に用いるＦＥＴについては、ゲートフィンガーを分割し、分割されたＦＥＴを離れ離れの位置に配置する。何故ならば、本実施形態による電力増幅器では、一組の受動素子しか用いないため、高出力時に最も電力効率が良いように受動部品の組み合わせを選択した場合、低出力時には必ずしもそれほど電力効率が良いとは限らない。その結果、一部無駄となってしまう電力については、ＦＥＴにおいて熱に変換してしまい、ＦＥＴの温度が上昇し、特性が時間的に変化する原因となる。効率の低い低出力時に選択されるＦＥＴのゲートフィンガーを離れ離れに配置することにより、発熱部が分散し、温度上昇を抑えることができる。その結果、安定した出力特性を得ることができる。
【００５５】
以上説明したように、本実施形態によれば、可及的に安価でかつ出力振幅を可変にすることにできる電力増幅器を得ることができる。
【図面の簡単な説明】
【００５６】
【図１】Ｅ級増幅器を示す回路図。
【図２】図１に示すＥ級増幅器の動作波形図。
【図３】スイッチとしてＮ型ＭＯＳＦＥＴを用いたときのＥ級増幅器を示す回路図。
【図４】図３に示すＥ級増幅器に矩形波形を入力したときの動作シミュレーション結果を示す図。
【図５】図３に示すＥ級増幅器において、Ｎ型ＭＯＳＦＥＴのゲート幅を変えたときの動作シミュレーション結果を示す図。
【図６】図３に示すＥ級増幅器において、ゲート幅に対する出力電力と電力効率を示すグラフ。
【図７】本発明の一実施形態による電力増幅器を示す回路図。
【図８】本発明の一実施形態による電力増幅器のスイッチとしてＭＯＳＦＥＴを用いたときの回路図。
【図９】本発明の一実施形態に係る振幅制御部のデジタル入力信号とデジタル出力信号との関係を示す図。
【図１０】本発明の一実施形態に係る振幅制御部に含まれる論理回路の一具体例を示す回路図。
【図１１】本発明の一実施形態に係る振幅制御部に含まれる他の論理回路の一具体例を示す回路図。
【図１２】図１１に示す論理回路の動作を示すタイミングチャート。
【図１３】本発明の一実施形態による電力増幅器のＭＯＳＦＥＴのレイアウトの一例を示す図。
【符号の説明】
【００５７】
１０  入力端子
１５  直流電圧源
２０  出力端子
３０  スイッチ、Ｎ型ＭＯＳＦＥＴ
３１  インダクタ
３２  キャパシタ
３３  バンドパスフィルタ
３４  負荷抵抗
４０  振幅制御部
５０  ドライバアンプ
１００  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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