(57)【要約】【課題】読み出しと書き込みが異なるポートから同時に起こる場合の誤動作を防止しつつ、最適な動作マージンを確保する半導体記憶装置を提供する。【解決手段】メモリセルが配置されたメモリアレイと、各メモリセルへのアクセスを行う複数の入出力ポートとを備え、各ポートでの動作期間を夫々のダミー回路を用いて、内部で自己制御を行うマルチポートの半導体記憶装置において、各ポート間の干渉を検知する検知回路と、各ポートにおけるメモリセルからの読み出しを模擬する第１のダミー回路と、各ポートにおけるメモリセルからの読み出しを模擬し、ポート間の干渉時にのみ第１のダミー回路とは異なる遅延時間を設定する第２のダミー回路と、検知回路の検知内容により第１のダミー回路と第２のダミー回路との選択を行う選択回路を有し、各ポートからのアクセス状態に応じて、選択回路における選択を動的に切り替えることを特徴とする。【選択図】図２
2008065901.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配置されたメモリアレイと、各メモリセルへのアクセスを複数のポートから行う複数の入出力ポートとを備え、
各ポートでの動作期間を夫々のダミー回路を用いて、内部で自己制御を行うマルチポートの半導体記憶装置において、
各ポート間の干渉を検知する検知回路と、
各ポートにおけるメモリセルからの読み出しを模擬する第１のダミー回路と、
各ポートにおけるメモリセルからの読み出しを模擬し、ポート間の干渉時にのみ第１のダミー回路とは異なる遅延時間を設定する第２のダミー回路と、
検知回路の検知内容により第１のダミー回路と第２のダミー回路との選択を行う選択回路を有し、
各ポートからのアクセス状態に応じて、選択回路における選択を動的に切り替えることを特徴とする半導体記憶装置。
【請求項２】
前記検知回路は、
対象ポートの読み出し期間中における列アドレスと、干渉ポートの書き込み期間中における列アドレスが、対象ポートの動作期間中に一致することを検出する回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ポート間の干渉時に選択される第２のダミー回路は、
メモリセルからの読み出しを模擬し更に一定の遅延時間を付加することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
マルチポートメモリにおける複数のダミー回路が、
各ポートのクロックタイミングに合わせて常時読み出し動作を模擬する第１のダミー回路と、
各ポートのクロックタイミングに合わせて読み出し期間では読み出し動作を、書き込み期間では書き込み動作を模擬する第２のダミー回路であり、
第２のダミー回路における読み書きの同時動作が、ポート間の干渉となることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
読み出し専用のポートと書き込み専用のポートを有するマルチポートメモリであって、
読み出し期間の終了を検出するためのダミー回路が、読み出し専用ポートにのみ存在することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
第１のダミー回路は、読み出しデータが“０”である回路部分と“１”である回路部分とを含み、それらの回路部分の検出信号の全てが揃った時点で、動作の終了の信号を出力することを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
ダミー回路は、ビットライン配線間シールド構造、若しくは、ビットラインツイスト構造を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のポートから同時にアクセスが可能なマルチポートＳＲＡＭ等の半導体記憶装置に関し、特に、読み出しと書き込みが異なるポートから同時に起こる場合の誤動作を防止しつつ、最適な動作マージンを確保する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置における高速性を実現するために、複数のポートから個別にアクセスすることが可能なマルチポートのメモリセルが開発されている。例えば、２種類のポートを有するデュアルポートメモリでは、第１のポートから読み出しをし、第２のポートから書き込みをする、というように、全く異なったタイミングで自由にアクセスことが可能となる。この種のメモリ回路では、各ポートから完全に非同期にアクセスすることが必要となる。
【０００３】
メモリ回路においては、メモリセルからの読み出し時における微小な電位差を検知するために、センスアンプが用いられている。このセンスアンプでの消費電流を抑制するために、メモリ回路は、動作タイミングを制御する自己制御回路を含むことが多い。この自己制御回路は、擬似的に動作を模擬してタイミング制御を行うものである。ダミーメモリ回路は自己制御回路の代表的な例である。ダミーメモリ回路は、メモリセルからのデータがビットラインを通りセンスアンプで検出するまでを模擬する。そしてダミーメモリ回路は、読み出し時間をモニタして内部動作における活性化信号のタイミングを制御している。
【０００４】
上述のマルチポートメモリ回路においても、ダミーメモリ回路を使用できる。マルチポートのメモリ回路では、複数のポートから非同期にアクセスが行われるためポート数に応じたダミーメモリ回路が必要となる。
【０００５】
しかしながら、マルチポートメモリにおけるダミーメモリ回路は、シングルポートメモリにおけるダミーメモリ回路のように簡易なものではない。シングルポートの場合、単一クロックによる同期動作であるため、あるビットラインが読み出し動作であれば、隣接するビットラインも同期する読み出し動作である。これに対して、マルチポートメモリの場合、隣接ビットラインの状態は非同期であり、且つリードやライトの様々な組み合わせが存在する。そのため、読み出し状態は一定でなく動作を模擬するのは容易ではない。
【０００６】
例えば、第１のポートが読み出し状態であり第２のポートが書き込み状態であり、第１のポートのための第１のクロックと、第２のポートのための第２のクロックが接近した状態で入力された場合を考える。ここで、第１ポートのビットラインが微小な電位差を読み出そうとしている状態に対して、第２ポートのビットラインが隣接場所にてフルスイングするのであれば、ビットライン間のカップリングノイズが生じて第１のビットライン振幅に影響が出てしまう。
【０００７】
このときのノイズの方向性によっては、メモリセルからの読み出し動作が速くなることも遅くなることも生じ得る。カップリングノイズによってデータ読み出しが遅くなった場合、ダミーメモリ回路での終了信号の方が速いと、正常なデータが出力できないという問題が生じる。
【０００８】
逆に、カップリングノイズによる出力遅延を見込んで動作マージンを余分に付しておくとすると、不要な消費電流を多く流すことになる。マルチポートメモリ回路におけるダミーメモリ回路は、誤動作を防ぐことが最低条件とされる。そのためダミーメモリ回路では、余分な動作マージンを確保しなければならず、それが消費電流を増加する要因となってしまうことがある。
【０００９】
カップリングノイズにより引き起こされる誤動作の原因として、概ね以下の二つのものがある。一つめは、読み出し動作における“Ｈ”読み出し側のビットラインに隣接したビットラインが、書き込み動作によるディスチャージ状態であることである。二つめは、読み出し動作における“Ｌ”読み出し側のビットラインに隣接したビットラインが、書き込み動作におけるディスチャージ後のプリチャージ状態にあることである。
【００１０】
このようなカップリングノイズに対する防止策として、ビットライン間にシールドラインを挿入しノイズを除去する方法、ビットラインを交差させてノイズを相殺させるレイアウト上の方法、又は、動作タイミングをずらしたりノイズ入力分を除去したりする回路上の方法などが検討されている。
【００１１】
特許文献１では配線層を多層化することによってシールドを強化させる技術が開示されている。また、特許文献２では書き込みタイミングを読み出しが完了するまで遅らせることでカップリングノイズによる影響を取り除く技術が開示されている。また、特許文献３ではビットラインの交差をポート毎に交互に行い一方隣接ビットラインに対しても交互に交差することでビットライン間の干渉を相殺させる技術が開示されている。更に、特許文献４ではカップリングノイズによるビットラインの電位上昇分をディスチャージ回路を設けることにより取り除く技術が開示されている。
【００１２】
上記のようにカップリングノイズの防止に関しては様々な手法が検討されている。特に、レイアウト上でシールドする方法は大きな効果があると考えられる。しかし、近年微細化技術が進む中で、シールドラインを飛び越えた先の信号線に対する第２のカップリング容量（ＣＣ２）が無視できなくなってきた。また、メモリセルのアクセストランジスタからビットラインの配線層に接続するまでのビア（ＶＩＡ）やアイランドメタル間のカップリング容量も無視できない。
【００１３】
図８は、メモリアレイ内におけるビットライン配置を示す図である。デュアルポートメモリ回路の場合、各メモリセルに２組のビットライン対（ＢＬ、／ＢＬ）が存在する。一方がポート１用であり他方がポート２用である。それらの間にはシールドラインとして電源ラインが存在する。しかし、シールドラインを設けてもＣＣ１、ＣＣ２といった配線間容量は存在しており、これらがカップリングノイズの原因として、微小な振幅を行う読み出し側のビットラインに影響を与えてしまう。つまり、読み出し側ビットライン近傍に書き込み動作を行うビットラインがあり、その書き込みビットラインのスイング速度が速いと、その電位変動がノイズ源となって読み出し側ビットラインの動作に影響を与えることになってしまう。
【００１４】
配線層は密に入っており、シールドを強化するのであれば、セルサイズを犠牲にしなければならない。カップリングノイズの完全除去とコストの両立は困難といえる。
【００１５】
また、特許文献５、６、７は、いずれもダミー回路（後述）の切り替えについての発明であるが、ヒューズ素子を使うなどして予め切り替えが決定されるものであり、回路動作中に動的に選択が切り替わるものではない。
【特許文献１】特開平１１−３２８９６７号公報
【特許文献２】特許第３２２６８８６号
【特許文献３】特許第３４７１５６５号
【特許文献４】特許第３０５７９９０号
【特許文献５】特開２００４−１７１６３３公報
【特許文献６】特開２００４−１６４７７２公報
【特許文献７】特開２０００−１５６０８５公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、複数のポートからアクセスを行うマルチポートのメモリ回路において、カップリングノイズによって生じる読み出し特性の変化が、内部同期のタイミングを計る自己制御回路(ダミーメモリ回路)のタイミングと釣り合わないことによる誤動作を防ぎつつ、最適な動作マージンを確保することにより不要な消費電流を増加させないことを目的とする。
【課題を解決するための手段】
【００１７】
本発明は上記の目的を達成するために為されたものである。本発明に係る請求項１に記載の半導体記憶装置は、
複数のメモリセルが配置されたメモリアレイと、各メモリセルへのアクセスを複数のポートから行う複数の入出力ポートとを備え、
各ポートでの動作期間を夫々のダミー回路を用いて、内部で自己制御を行うマルチポートの半導体記憶装置である。そのような半導体記憶装置において、
各ポート間の干渉を検知する検知回路と、
各ポートにおけるメモリセルからの読み出しを模擬する第１のダミー回路と、
各ポートにおけるメモリセルからの読み出しを模擬し、ポート間の干渉時にのみ第１のダミー回路とは異なる遅延時間を設定する第２のダミー回路と、
検知回路の検知内容により第１のダミー回路と第２のダミー回路との選択を行う選択回路を有し、
各ポートからのアクセス状態に応じて、選択回路における選択を動的に切り替えることを特徴とする。
【００１８】
本発明に係る請求項２に記載の半導体記憶装置は、
前記検知回路が、
対象ポートの読み出し期間中における列アドレスと、干渉ポートの書き込み期間中における列アドレスが、対象ポートの動作期間中に一致することを検出する回路であることを特徴とする請求項１記載の半導体記憶装置である。
【００１９】
本発明に係る請求項３に記載の半導体記憶装置は、
前記ポート間の干渉時に選択される第２のダミー回路は、
メモリセルからの読み出しを模擬し更に一定の遅延時間を付加することを特徴とする請求項１記載の半導体記憶装置である。
【００２０】
本発明に係る請求項４に記載の半導体記憶装置は、
マルチポートメモリにおける複数のダミー回路が、
各ポートのクロックタイミングに合わせて常時読み出し動作を模擬する第１のダミー回路と、
各ポートのクロックタイミングに合わせて読み出し期間では読み出し動作を、書き込み期間では書き込み動作を模擬する第２のダミー回路であり、
第２のダミー回路における読み書きの同時動作が、ポート間の干渉となることを特徴とする請求項１記載の半導体記憶装置である。
【００２１】
本発明に係る請求項５に記載の半導体記憶装置は、
読み出し専用のポートと書き込み専用のポートを有するマルチポートメモリであって、
読み出し期間の終了を検出するためのダミー回路が、読み出し専用ポートにのみ存在することを特徴とする請求項１記載の半導体記憶装置である。
【００２２】
本発明に係る請求項６に記載の半導体記憶装置は、
第１のダミー回路が、読み出しデータが“０”である回路部分と“１”である回路部分とを含み、それらの回路部分の検出信号の全てが揃った時点で、動作の終了の信号を出力することを特徴とする請求項１記載の半導体記憶装置である。
【００２３】
本発明に係る請求項７に記載の半導体記憶装置は、
ダミー回路は、ビットライン配線間シールド構造、若しくは、ビットラインツイスト構造を有することを特徴とする請求項１記載の半導体記憶装置である。
【発明の効果】
【００２４】
本発明に係るマルチポートメモリ回路では、ポートごとに想定される全ての動作に対応した複数のダミー回路を設けているため、最適な動作タイミングで動作を行うことが可能となる。このときの内部同期のタイミングを計る自己制御回路(ダミーメモリ回路)は、ビットラインのカップリングノイズによる影響を忠実にモニタしているため、どのようなタイミングでカップリングノイズが入ってきてもそれに応じた動作タイミングをモニタできる。また、読み書きの同時アクセスとならない場合や、なったとしても列アドレスが異なるような場合には、カップリングノイズ検出用のダミーメモリ回路とは異なるダミーメモリ回路を使用するため、それに応じた最適な動作タイミングをモニタすることができる。従って、ダミーメモリ回路は、カップリングノイズの有無に関わらず常に最適な動作タイミングを確保することができる。更に、最適なタイミングで動作させることにより不要な消費電流を省くことが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明に係る好適な実施の形態を説明する。
【００２６】
図１は、従来技術によるデュアルポートのメモリ回路２の概略図である。該メモリ回路２では、内部動作のタイミングを自己制御するためのダミーメモリ回路４がそれぞれのポートに備わる。
【００２７】
ポート１からのアクアセスが行われる場合には、ポート１用のクロック（Ｐ１ＣＫ）の立ち上がり変化により、ワンショットパルスが内部クロック生成回路（ＣＫ−ＧＥＮ１）に入力される。このポート１用の内部クロック生成回路（ＣＫ−ＧＥＮ１）にて、ポート１での読み出し、又は書き込み動作開始信号が、内部クロックとして生成される。内部クロックが生成されると、ポート１での入力信号が内部のラッチ回路により確定される。
【００２８】
アドレス信号（Ｐ１Ａｎ）により選択されるべきメモリセルの番地がデコードされ、また書き込み制御信号（Ｐ１ＷＥＢ）によりライト（書き込み）かリード（読み取り）かが選択される。書き込みモードである場合には、ポート１用のライトバッファ（ＷＢ１）により、入力されたデータ（Ｐ１ＤＩｎ）が選択された番地に書き込まれる。また、読み出しモードである場合には、選択された番地のデータがポート１用のセンスアンプ（ＳＡ１）を介して出力端子（Ｐ１ＤＯｎ）に出力される。
【００２９】
上記のときの動作終了信号は、ダミーメモリ回路４による検出信号で生成している。本来ダミーメモリ回路はセンスアンプによる不要な電流を削減するためのものであり、ビットラインの読み出しからセンスアンプでの検出までをモニタしている。ダミーメモリ回路４では、“０”若しくは“１”の固定されたデータが予め選択されるべきダミーメモリセルに格納されている。従って、ダミーメモリ回路４はそのいずれか一つの読み出し時間を測定する。そしてこの値が読み出せた時点で内部クロック信号を停止させるための信号を生成する。この信号が上記内部クロック生成回路（ＣＫ−ＧＥＮ１）に転送され、内部クロックにリセットが掛けられる。
【００３０】
書き込みモードの場合でも、上記と同様のタイミングで動作終了信号が生成される。ライトバッファではセンスアンプのように貫通電流を流すことはないが、内部の終了信号を自身で生成する必要があるため、読み出し用の検出信号を書き込みモードにおいても兼用する。ポート２からのアクセスに関しても、ポート１と同様の内部動作が行われる。
【００３１】
非同期アクセスである場合、ポート１とポート２の同一番地同時アクセスはデータ破壊の危険性があるため、仕様上禁止されることが多い。しかし、これ以上の制約を設けることはできない。図１の従来技術の回路において、ポート１とポート２の干渉がないのであれば使用上問題は生じない。しかし、実際にはポート１（又はポート２）での読み出し状態とポート２（又はポート１）での書き込み状態とが重なる可能性があり、カップリングノイズの影響を考慮しなければならない。図１の従来技術の回路では、ダミーメモリ回路４におけるカップリングノイズの影響を模擬することができない。そのため、読み出し状態が完了する前にセンスアンプの動作を終了させてしまうという誤動作を起こす危険がある。
【００３２】
《第１の実施形態》
図２は、本発明の第１の実施形態に係るメモリ回路２の回路図である。該メモリ回路図２は、図１に示す従来技術のメモリ回路と略同様の構成を備える。但し、カップリングノイズをモニタするための、従来のダミー回路（Ｄｕｍｍｙ−２）と異なるダミー回路（Ｄｕｍｍｙ−１）を備える点と、いずれのダミー回路を使用するか選択するための、カップリングノイズが起こる条件を検出する回路（ＤＴ１，ＤＴ２）を備える点が、従来技術のメモリ回路と異なる。
【００３３】
Ｄｕｍｍｙ−１のダミー回路は、従来技術と同様に、１列に配置されたメモリセルとビットラインを備える。更に加えて、このビットラインにはポート１用、ポート２用いずれに対しても、書き込み用のライトバッファ（ＷＢ１、ＷＢ２）が、センスアンプ（ＳＡ１、ＳＡ２）と同様に接続されている。そのために、書き込み時には書き込み状態と同様のビットラインフルスイングが、読み出し時には従来通りの微小なビットラインスイングがモニタできる。また、ポート１のみの動作時やポート２のみの動作時、またはポート１が読み出し状態でポート２が書き込み状態である動作時など、あらゆる組み合わせの動作に対応できる。したがって、カップリングノイズの影響が忠実に再現され得る。
【００３４】
Ｄｕｍｍｙ−２のダミー回路は、従来技術のダミー回路であり、カップリングノイズの影響を考慮することが不要な場合に用いる。いずれの検出信号を用いるかは次段の選択回路（ＭＰ１、ＭＰ２）で行う。
【００３５】
図３は、図２に示す本発明の第１の実施形態に係るメモリ回路２におけるダミー回路部分の詳細な回路図例である。図３の左部が、Ｄｕｍｍｙ−１のダミー回路に相当し、図３の右部が、Ｄｕｍｍｙ−２のダミー回路に相当する。まず、ダミー回路（Ｄｕｍｍｙ−１）では、メモリセルが予め固定されたデータを持つように、内部で電源に接続されている。このダミー回路（Ｄｕｍｍｙ−１）上で選択されるメモリセルは、ポート１用とポート２用とに各１箇所あればよい。図３に示す回路において、ポート１用のメモリセルはＷＬ１で、ポート２用のメモリセルはＷＬ２で選択され、予めメモリセル内に固定されたデータがビットライン上に読み出される。ポート１側のビットラインではＢＬ１に“Ｌ”のデータが、／ＢＬ１に“Ｈ”のデータが出力される。同様に、ポート２側のビットラインではＢＬ２に“Ｌ”のデータが、／ＢＬ２に“Ｈ”のデータが出力される。このときのワードライン（ＷＬ１、ＷＬ２）の選択タイミングは、通常の読み出しに使用するワードラインと全く同じタイミングである。
【００３６】
読み出し状態においては、ビットライン上の微小な振幅をセンスアンプ（ＳＡ）が検出し、出力信号（Ｒ１Ｅ１、Ｒ２Ｅ１）を出す。書き込み状態においては、ライトバッファ（ＷＢ）において予め固定されたデータを出力することにより、ビットラインのフルスイングを行う。図３に示す回路構成では、ビットラインのディスチャージレベルをもって書き込み動作の終了信号（Ｗ１Ｅ１、Ｗ１Ｅ２）を出力している。
【００３７】
このように図３に示すダミー回路（Ｄｕｍｍｙ−１）は、読み出し時に必要なセンスアンプと、書き込み時に必要なライトバッファとの両方を備えているため、各状態においていずれか一方を動作させればよい。また２種類のポートのいずれもがライト（書き込み）モードとリード（読み出し）モードとの両方に対応しているため、各ポート間の非同期アクセスによるカップリングノイズ等の干渉も容易に再現できる構成となっている。
【００３８】
Ｄｕｍｍｙ−２のダミー回路は、ＷＢ（ライトバッファ）の部分を除いてＤｕｍｍｙ−１の部分と同様の回路構成である。
【００３９】
図４は、実際にカップリングノイズがビットラインに影響を及ぼすことによって誤動作を引き起こすときの信号の例である。
（１）１サイクル目は、ポート１のリード（読み出し）のみが実行されたものである。センスアンプ（ＳＡ）がビットラインの振幅を検知することによってデータの出力が完了できている（矢印（ア））。
（２）２サイクル目は、ポート２のライト（書き込み）が実行された直後にポート１のリード（読み出し）が実行されようとしたものである。ポート２のビットラインがライトバッファ（ＷＢ）によってフルスイングされた状態で、ポート１のリード（読み出し）が始まっている。ポート１の読み出し途中にポート２の書き込みが終了し、ポート２ではプリチャージ状態に移行している。このビットラインのプリチャージがカップリングノイズとなって、ポート１の読み出しに影響を与えている（矢印（イ）（ウ）参照）。図４に示すポート１のビットラインの“Ｌ”を読み出そうとしている側が、ポート２のプリチャージによるカップリングノイズで引き上げられ（矢印（イ））、その結果センスアンプ（ＳＡ）での読み出しが遅れてしまう（矢印（ウ））。ここで、センスアンプ（ＳＡ）を制御するダミー回路（Ｄｕｍｍｙ−１）が、ノイズによるデータの読み出し遅延を認識できなければ、読み出しを完了するまでにセンスアンプを停止させてしまうために出力が出ないという誤動作を生じることになる。
【００４０】
図５は、カップリングノイズを引き起こすモードの検出回路の回路であり、図２におけるＤＴ１、ＤＴ２に相当するものである。各ポートに１つ検出回路が組み込まれている。ＤＴ１はポート１用の検出回路である。ＤＴ１では、ポート１の読み出し状態、即ちＲＣＫ１のイネーブルの状態において、ポート２の書き込み信号（ＷＣＫ２）がイネーブルの状態であり、且つポート１の列アドレスによるデコード信号（Ｐ１Ｙ０，１，…，ｎ）とポート２の列アドレスによるデコード信号（Ｐ２Ｙ０，１，…，ｎ）とが一致した状態であれば、検出信号が生成される。このことは、隣接するビットライン上でのカップリングノイズ、つまり列アドレスが一致する場所での同時読み書きを想定している。
【００４１】
図５に示す検出回路では、リード（読み出し）期間途中での信号変化も検出可能である。また、一度検出信号が生成されると、カップリングノイズの影響があるということになるため、検出信号を保持する構成としている。
【００４２】
図６は、内部同期クロック生成回路、及び内部動作終了信号の選択回路を示している。内部同期クロック生成回路は、図２に示すＣＫ−ＧＥＮ１とＣＫ−ＧＥＮ２に相当し、選択回路は、ＭＰ１とＭＰ２に相当する。選択回路に入力される内部動作終了信号は、図３に示すライト（書き込み）及びリード（読み取り）の終了信号（Ｗ１Ｅ１、Ｗ１Ｅ２）（Ｒ１Ｅ１、Ｒ２Ｅ１）に相当する。これらの回路も、各ポートに１つずつ組み込まれている。
【００４３】
図６に示す回路において、外部クロック（Ｐ１ＣＫ、Ｐ２ＣＫ）の変化が起きるとそれに応じてワンショットパルスが生成される。この信号により、内部同期信号が活性化状態へと変化し、ライトイネーブル信号（ＷＣＫ１、ＷＣＫ２）、リードイネーブル信号（ＲＣＫ１、ＲＣＫ２）、内部同期信号（ＩＣＫ１、ＩＣＫ２）などが動作を開始する。この活性化状態において、他の外部入力信号は状態を変化させないようにラッチ回路で保持されている。
【００４４】
内部回路の動作が開始されると、メモリセルへの読み書きが行われると同時にダミー回路の動作も開始される。ライト（書き込み）モードにおける書き込み完了信号は、Ｄｕｍｍｙ−１のダミー回路よりＷ１Ｅ１として出力される。リード（読み出し）モードにおける読み出し完了信号は、Ｄｕｍｍｙ−１のダミー回路のＲ１Ｅ１、あるいはＤｕｍｍｙ−２のダミー回路のＲ２Ｅ１として出力される。いずれの信号を選択するかは次の通りである。
【００４５】
〔表１〕
2008065901.tif 000003
リード（読み出し）モードにおけるカップリングノイズの有無は、図５に示す検出回路（ＤＴ１、ＤＴ２）で検出する。リード（読み出し）モードでは、通常、Ｒ２Ｅ１を選択するが、カップリングノイズ検出信号（ＤＴ１）が入力されると、Ｒ１Ｅ１を内部動作終了信号とするように切り替える。
【００４６】
図７は、本発明の第１の実施形態に係るメモリ回路２を用いてタイミング制御を行った場合の内部動作波形図である。
【００４７】
（１）第１のサイクルでは、ポート１の読み出しのみ行われている。ＲＣＫ１の動作開始に応じてビットラインへの読み出しが行われる。ダミー回路はＤｕｍｍｙ−１、Ｄｕｍｍｙ−２のいずれも読み出し動作を行うが、Ｄｕｍｍｙ−２からの終了信号（Ｒ２Ｅ１）をもって読み出し完了とし、ＲＣＫ１を立ち下げている（矢印（カ）（キ））。このときポート２に関する回路は動作を行っていない。
【００４８】
（２）第２のサイクルでは、ポート２での書き込みを行っている途中に、ポート１から同一列アドレス上で読み出しを行うことが示されている。つまり、カップリングノイズが生じる可能性のある読み出しモードを表している（図４参照）。この場合、読み出し時間が長くなることが考えられるので、それに応じた内部クロックの長さにされなければならない。
ポート２の書き込み動作はＷＣＫ２で、ポート１の読み出し動作はＲＣＫ１で開始する。ＷＣＫ２が動作することにより、Ｄｕｍｍｙ−１のダミー回路のポート２用ビットラインはフルスイングを行う。この状態でＲＣＫ１が立ち上がると、列アドレスが一致していることと、ＲＣＫ１とＷＣＫ２が重なっていることとを検出することによって、ＤＴ１がイネーブル状態となる。Ｄｕｍｍｙ−１のダミー回路のポート１用ビットラインは、ＲＣＫ１に応じて読み出しを行うが、途中ポート２の書き込み終了信号（Ｗ１Ｅ２）でＷＣＫ２が終了させられる（矢印（ク））ため、ポート２用のビットラインではプリチャージが行われる。これがカップリングノイズとなってポート１用のビットラインに影響を与える（矢印（ケ））。その結果、ポート１では読み出し時間が長くなる（矢印（コ））。これは、実際のカップリングノイズによる読み出し時間としては適切な時間である。
カップリングノイズが読み出し時間を遅らせる場合を例に挙げたが、読み出されるデータが“０”か“１”かによって逆の場合も考えられる。しかし、ダミー回路としては遅くなる方に対してタイミングを合わさなければならない。
【００４９】
（３）第３のサイクルでは、ポート１で読み出しを行っている途中に、ポート２の同一列アドレス上で書き込み動作が開始されたものを表している。つまり、書き込み時のディスチャージがカップリングノイズを生じるモードを表している。この場合も、上記第２のサイクルと同様に、読み出し時間が長くなることが考えられるので、それに応じた内部クロックの長さにしなければならない。
ポート１の読み出し動作はＲＣＫ１で、ポート２の書き込み動作はＷＣＫ２で開始する。ＲＣＫ１の動作開始に応じてビットラインへの読み出しが行われる。Ｄｕｍｍｙ−１、Ｄｕｍｍｙ−２のいずれのダミー回路も読み出し動作を行い、初期の時点ではＤｕｍｍｙ−２からの信号（Ｒ２Ｅ１）を終了信号としている。読み出し途中でポート２での書き込み動作が始まると、Ｄｕｍｍｙ−１のポート２用ビットラインがフルスイングを行う（矢印（シ））と同時に、カップリングノイズモードの検出が行われ、ＤＴ１が立ち上がる。これにより動作終了信号はＲ２Ｅ１からＲ１Ｅ１へと変更され、読み出し時間は長く取られることになる（矢印（セ）（ソ））。
第２サイクルと第３サイクルでは、プリチャージによるカップリングノイズとライトバッファでのディスチャージによるカップリングノイズとをそれぞれ表した。それらが１つのダミー回路（Ｄｕｍｍｙ−１）で対処できないならば、プリチャージノイズ用のダミー回路とディスチャージノイズ用のダミー回路を夫々設け、それらの出力のＡＮＤ（論理積）をとって対処する回路を構成してもよい。
【００５０】
（４）第４のサイクルでは、ポート１での読み出しと、ポート２での読み出しとが重なった場合を表している。この場合はカップリングノイズの影響を受けることはないので、第１サイクルと同様に処理すればよい。また、ポート２が書き込み動作であったとしても、列アドレスが異なっていれば同様の処理となる。
【００５１】
以上、デュアルポートメモリにおける、カップリングノイズ対策を施した回路構成を示したが、ポート数がいくらになっても同様の構成を行うことは可能である。また、いずれかがリード（読み出し）専用ポートであったり、ライト（書き込み）専用ポートであったりしても同様の構成を利用できる。
【００５２】
《その他の実施形態》
本発明は、上記の第１の実施形態に限定されるものではない。上記の第１の実施形態では、ライト（書き込み）モードを模擬するダミー回路を従来のメモリ回路に追加した構成としているが、ノイズによる遅延時間が予め把握されている場合には、単純な遅延成分を従来のダミー回路からの終了信号に追加するようなメモリ回路を構成するようにしてもよい。この場合、タイミング精度はよくないが、回路が容易に構成できるという利点がある。
【００５３】
また、ビットラインを配線途中で交差させる形態のものに対しても、本発明は利用できる。この場合にも、書き込みポート側のプリチャージとディスチャージが読み出しポート側に影響するようにダミー回路を構成しておけばよい。
【図面の簡単な説明】
【００５４】
【図１】従来技術によるデュアルポートのメモリ回路の概略図である。
【図２】本発明の第１の実施形態に係るメモリ回路の回路図である。
【図３】図２に示す本発明の第１の実施形態に係るメモリ回路におけるダミー回路部分の詳細な回路図例である。
【図４】実際にカップリングノイズがビットラインに影響を及ぼすことによって誤動作を引き起こすときの信号の例である。
【図５】カップリングノイズを引き起こすモードの検出回路の回路であり、図２におけるＤＴ１、ＤＴ２に相当するものである。
【図６】内部同期クロック生成回路、及び内部動作終了信号の選択回路の回路図である。
【図７】本発明の第１の実施形態に係るメモリ回路を用いてタイミング制御を行った場合の内部動作波形図である。
【図８】メモリアレイ内におけるビットライン配置を示す図である。
【符号の説明】
【００５５】
２・・・メモリ回路、４・・・ダミーメモリ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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