(57)【要約】【課題】  ライナー窒化シリコン膜を有するＳＴＩ構造を均一に形成し、良好なトランジスタ特性を得る。【解決手段】  第１酸化シリコン膜１０２と第１窒化シリコン膜１０３が順番に堆積した半導体基板１０１をエッチングして素子分離用のトレンチ１０５を形成し、トレンチ内壁を含む全面に第２酸化シリコン膜１０６を形成し、第２酸化シリコン膜を覆うように第２窒化シリコン膜１０７を形成し、第２窒化シリコン膜を等方的に覆うように第３酸化シリコン膜１０３を形成し、トレンチ内に第４酸化シリコン膜１０９を埋め込み、トレンチ内の第４酸化シリコン膜と第３酸化シリコン膜の一部をエッチング除去し、第２窒化シリコン膜の露出部分をエッチング除去し、トレンチ内を含む全面に第５酸化シリコン膜１１０を堆積し、第１窒化シリコン膜を研磨用ストッパ膜として第５酸化シリコン膜と第２酸化シリコン膜を除去し、第１窒化シリコン膜をエッチング除去する。【選択図】        図２
2008010724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にトレンチ型素子分離領域を形成する工程を含む半導体装置の製造方法であって、前記トレンチ型素子分離領域を形成する工程が、
前記半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を順番に形成する第１工程と、
マスクを用いて、前記第１窒化シリコン膜、前記第１酸化シリコン膜、及び、前記半導体基板をエッチングして素子分離用のトレンチを形成する第２工程と、
前記素子分離用トレンチ内に露出した半導体基板表面と、前記第１窒化シリコン膜を覆うように第２酸化シリコン膜を形成する第３工程と、
前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を形成する第４工程と、
前記第２窒化シリコン膜を等方的に覆うように第３酸化シリコン膜を形成する第５工程と、
前記トレンチ内を埋め込むように第４酸化シリコン膜をプラズマＣＶＤ法により堆積する第６工程と、
前記トレンチ内の前記第４酸化シリコン膜と前記第３酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する第７工程と、
前記第２窒化シリコン膜の露出部分をエッチングして除去する第８工程と、
前記トレンチ内を埋め込むように第５酸化シリコン膜を堆積する第９工程と、
前記第１窒化シリコン膜を研磨用ストッパ膜として前記第５酸化シリコン膜と前記第２酸化シリコン膜の少なくとも前記第１窒化シリコン膜の最上面より上側部分を除去する第１０工程と、
前記第１窒化シリコン膜をエッチングして除去する第１１工程と、
を順番に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第７工程において、前記トレンチ内の前記第４酸化シリコン膜と前記第３酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する前に、前記第２窒化シリコン膜が露出しない程度に、前記第４酸化シリコン膜を化学的機械研磨により予め平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第５工程において、常圧ＣＶＤ（ＡＰ−ＣＶＤ）法、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法、及び、原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法）の内の何れか１つの成膜法を用いて前記第３酸化シリコン膜を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第５工程において、前記第２窒化シリコン膜を熱酸化、オゾン酸化、または、プラズマ酸化することにより、前記第３酸化シリコン膜を形成することを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記第５工程において形成される前記第３酸化シリコン膜の膜厚が、５ｎｍ〜１００ｎｍの範囲内であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記第４工程において形成される前記第２窒化シリコン膜の膜厚が、前記トレンチの側壁において、５ｎｍ〜１００ｎｍの範囲内であることを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記第４工程において形成される前記第２窒化シリコン膜が、５００ＭＰａ〜１５００ＭＰａの引っ張り応力を有することを特徴とする請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【請求項８】
前記第８工程後における前記第２窒化シリコン膜の最上端位置が、前記半導体基板の当初表面より１０ｎｍ〜１５０ｎｍ下側にあることを特徴とする請求項１〜７の何れか１項に記載の半導体装置の製造方法。
【請求項９】
前記第２工程において形成される前記トレンチの最小幅が１μｍ以下であることを特徴とする請求項１〜８の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化に伴い、素子分離の方法としてトレンチ型素子分離方法（ＳＴＩ法）が広く用いられるようになっている。
【０００３】
このＳＴＩ法において、トレンチ内に埋め込んだ酸化シリコン膜の緻密化のために、熱処理を行うと、基板と素子分離膜である酸化シリコン膜の材質の差により、素子分離膜間の半導体素子形成領域のチャネル形成部に圧縮応力が及ぶようになる。
【０００４】
素子形成領域のチャネル形成部に圧縮応力が加わると、ＭＯＳ界面に平行方向に圧縮応力が働くため、Ｓｉ格子間の距離が歪み、ＭＯＳ反転層電子のサブバンドにおける２種類のバレー構造の伝導帯端のエネルギの分裂に起因する電子の移動度の変化が生じ、ＭＯＳ界面に平行方向の電子の移動度が低下する。これにより、Ｎ型ＭＯＳＦＥＴのドレイン電流が低下する問題が発生する。
【０００５】
素子の微細化に伴い素子形成領域が小さくなると、圧縮応力の影響は更に大きくなる。この圧縮応力の影響による問題を解決する１つの方法として、下記の特許文献１等に開示されているように、トレンチ内に薄い窒化シリコン膜、所謂ライナー窒化膜を形成することにより酸化シリコン膜の圧縮応力を緩和し、Ｎ型ＭＯＳＦＥＴのドレイン電流の低下を防止する方法が知られている。
【０００６】
以下、図６（ａ）〜（ｄ）及び図７（ａ）〜（ｄ）を参照して、酸化シリコン膜の圧縮応力を緩和する従来のＳＴＩ構造を有する半導体装置の製造方法について説明する。尚、図６及び図７の各図は、トレンチ型素子分離領域を形成する工程の処理手順を模式的に示す工程断面図である。
【０００７】
先ず、図６（ａ）に示すように、半導体基板２０１の表面上に第１酸化シリコン膜２０２と第１窒化シリコン膜２０３を順番に堆積し、更に、第１窒化シリコン膜２０３の上に、レジスト膜を塗布し、露光現像することにより素子分離レジストパターン２０４を形成する。素子分離レジストパターン２０４は、素子形成領域（活性領域）上に形成され、開口部が素子分離領域を画定する。
【０００８】
引き続き、図６（ｂ）に示すように、レジストパターン２０４をマスクに第１酸化シリコン膜２０２、第１窒化シリコン膜２０３、及び、半導体基板２０１をエッチングして素子分離用のトレンチ２０５を形成する。
【０００９】
引き続き、図６（ｃ）に示すように、全面に第２酸化シリコン膜２０６と第２窒化シリコン膜２０７を順番に薄く堆積する。
【００１０】
引き続き、図６（ｄ）に示すように、素子分離用のトレンチ２０５内を完全に充填するように第３酸化シリコン膜２０８を形成し、第２窒化シリコン膜２０７を研磨ストッパ膜として用い、化学的機械研磨法（ＣＭＰ法）により、第３酸化シリコン膜２０８の表面の凹凸を低減させる。
【００１１】
引き続き、図７（ａ）に示すように、エッチングにより第３酸化シリコン膜２０８の一部を除去し、上面が下方に後退した第３酸化シリコン膜２０８ａを形成する。通常、当該エッチングには湿式エッチングを用いる。
【００１２】
引き続き、図７（ｂ）に示すように、表面が露出した第２窒化シリコン膜２０７の露出部分をエッチングによって除去する。通常、乾式プラズマエッチングによって第２窒化シリコン膜２０７の露出部分は除去され、第３酸化シリコン膜２０８の上面が後退した深さまで最上端が後退した第２窒化シリコン膜２０７ａが形成される。
【００１３】
引き続き、図７（ｃ）に示すように、全面にＣＶＤ酸化膜を堆積して、トレンチ２０５内を充填するように第４酸化シリコン膜２０９を形成する。そして、ＣＭＰ法により、素子形成領域の第１窒化シリコン膜２０３表面を露出させる。
【００１４】
引き続き、図７（ｄ）に示すように、第１窒化シリコン膜２０３を加熱燐酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより除去した後に、フッ酸により第１酸化シリコン膜２０２の除去を行い、トレンチ型素子分離領域（ＳＴＩ）を形成する。
【００１５】
以上の方法により、トレンチ２０５内に薄い窒化シリコン膜２０７ａを所謂ライナー窒化シリコン膜として形成し、酸化シリコン膜２０８による圧縮応力を緩和し、隣接する素子形成領域に形成されるＮ型ＭＯＳＦＥＴのドレイン電流の低下を防止している。
【００１６】
【特許文献１】特開２００４−２０７５６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
斯かるライナー窒化シリコン膜を有するＳＴＩ構造においては、素子の微細化に伴いＳＴＩ領域が小さくなると、第２窒化シリコン膜２０７上に第３酸化シリコン膜２０８を形成する際に、素子分離用のトレンチ２０５を完全に充填することが重要となるため、ＨＤＰ−ＣＶＤ法（高密度プラズマ化学気相成長法）が広く用いられる。
【００１８】
しかしながら、このＨＤＰ−ＣＶＤ法は、成膜とエッチングを同時に行うことで異方的な膜形成を成すものであるので、エッチングの効果により、下地となる第２窒化シリコン膜２０７の膜質を劣化させる。斯かる劣化現象は、エッチング時のイオン入射が集中するパターン端部２０７ｂの近傍で特に顕著となり、第２窒化シリコン膜２０７の膜質の均一性が損なわれる。
【００１９】
このため、上記従来方法では、後続のＣＭＰ工程において第２窒化シリコン膜２０７の研磨ストッパ性がパターン端部２０７ｂ（図６（ｃ）参照）の近傍で低下したり、更に後続の湿式エッチング工程において第２窒化シリコン膜２０７のエッチング耐性が低下したりして、この領域での第２窒化シリコン膜２０７の膜厚が他の領域に比して薄くなり、場合によってはこれらの工程で第２窒化シリコン膜２０７が部分的に消失し、下地の第２酸化シリコン膜２０６が露出するという問題が生ずる。
【００２０】
本願発明者らの検討によると、５％フッ酸を常温にて用いた場合、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成した第２窒化シリコン膜２０７のエッチング速度は、第３酸化シリコン膜２０８を形成する際のＨＤＰ−ＣＶＤ法によるイオン入射集中の影響がない場合には、およそ毎分１．５ｎｍである。
【００２１】
一方、上記従来方法で形成した場合、ＨＤＰ−ＣＶＤ法によるイオンの入射が集中するパターン端部２０７ｂの近傍の第２窒化シリコン膜２０７のエッチング速度は、およそ毎分８．７ｎｍであり、イオン入射集中の影響がない場合に比して、相当大きなものとなる。また、同様のエッチング条件において、ＨＤＰ−ＣＶＤ法により形成した第３酸化シリコン膜２０８自体のエッチング速度はおよそ毎分５２ｎｍである。
【００２２】
即ち、第２窒化シリコン膜２０７のエッチング速度に対する第３酸化シリコン膜２０８のエッチング速度の比、所謂エッチング選択比は、ＨＤＰ−ＣＶＤ法によるイオン入射集中の影響がない場合には、約３５であるのに対し、イオン入射集中の影響がある領域では、約６にまで低下する。
【００２３】
図７（ａ）に示す上記湿式エッチングにおいては、第３酸化シリコン膜２０８の表面が、少なくとも素子形成領域における第１酸化シリコン膜２０２の下界面よりも低い高さとなるようにエッチングを行う必要がある。即ち、素子形成領域における第１酸化シリコン膜２０２、第１窒化シリコン膜２０３、第２酸化シリコン膜２０６、及び、第２窒化シリコン膜２０７の合計膜厚に相当する膜厚分の第３酸化シリコン膜２０８を素子分離用のトレンチ２０５領域においてエッチング除去する必要がある。
【００２４】
通常、上記合計膜厚は１００ｎｍ以上であることから、上記膜厚分の第３酸化シリコン膜２０８を素子分離用のトレンチ２０５領域において１００ｎｍ以上エッチング除去している間、素子形成領域の第２窒化シリコン膜２０７の表面もエッチングされているため、イオン入射集中の影響がある領域では、少なくとも１６ｎｍ以上の膜厚に相当する第２窒化シリコン膜２０７が除去される。このため、通常の第２窒化シリコン膜２０７の堆積膜厚である５〜１５ｎｍに対して、パターン端部２０７ｂ近傍の第２窒化シリコン膜２０７は消失し、下地の第２酸化シリコン膜２０６が露出してしまう不具合が生じた。
【００２５】
当該部分的な膜厚の不均一性は、部分的な素子形成領域の高さの不均一を生じさせるため、結果としてＭＯＳＦＥＴの特性を劣化させる原因となる。
【００２６】
また、第２窒化シリコン膜２０７の堆積膜厚が１５ｎｍ以上と大きい場合においても、エッチング選択比の部分的に低下した領域の存在により、第２窒化シリコン膜２０７の露出した状態でエッチングが可能となる膜厚は小さくなるため、所望の膜厚の上面が下方に後退した第３酸化シリコン膜２０８ａを得るのが難しくなる。
【００２７】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ライナー窒化シリコン膜を有するＳＴＩ構造を均一に形成し、良好なトランジスタ特性を得ることができる半導体装置の製造方法を提供する点にある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係る半導体装置の製造方法は、半導体基板上にトレンチ型素子分離領域を形成する工程を含む半導体装置の製造方法であって、前記トレンチ型素子分離領域を形成する工程が、前記半導体基板の表面に第１酸化シリコン膜と第１窒化シリコン膜を順番に形成する第１工程と、マスクを用いて、前記第１窒化シリコン膜、前記第１酸化シリコン膜、及び、前記半導体基板をエッチングして素子分離用のトレンチを形成する第２工程と、前記素子分離用トレンチ内に露出した半導体基板表面と、前記第１窒化シリコン膜を覆うように第２酸化シリコン膜を形成する第３工程と、前記第２酸化シリコン膜を覆うように第２窒化シリコン膜を形成する第４工程と、前記第２窒化シリコン膜を等方的に覆うように第３酸化シリコン膜を形成する第５工程と、前記トレンチ内を埋め込むように第４酸化シリコン膜をプラズマＣＶＤ法により堆積する第６工程と、前記トレンチ内の前記第４酸化シリコン膜と前記第３酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する第７工程と、前記第２窒化シリコン膜の露出部分をエッチングして除去する第８工程と、前記トレンチ内を埋め込むように第５酸化シリコン膜を堆積する第９工程と、前記第１窒化シリコン膜を研磨用ストッパ膜として前記第５酸化シリコン膜と前記第２酸化シリコン膜の少なくとも前記第１窒化シリコン膜の最上面より上側部分を除去する第１０工程と、前記第１窒化シリコン膜をエッチングして除去する第１１工程と、を順番に有することを第１の特徴とする。
【００２９】
更に、本発明に係る半導体装置の製造方法は、上記第１の特徴に加え、前記第７工程において、前記トレンチ内の前記第４酸化シリコン膜と前記第３酸化シリコン膜をエッチングして少なくとも前記半導体基板の当初表面より上側部分を除去する前に、前記第２窒化シリコン膜が露出しない程度に、前記第４酸化シリコン膜を化学的機械研磨により予め平坦化することを第２の特徴とする。
【００３０】
更に、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加え、前記第５工程において、常圧ＣＶＤ（ＡＰ−ＣＶＤ）法、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法、及び、原子層堆積法（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ法）の内の何れか１つの成膜法を用いて前記第３酸化シリコン膜を形成することを第３の特徴とする。
【００３１】
更に、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加え、前記第５工程において、前記第２窒化シリコン膜を熱酸化、オゾン酸化、または、プラズマ酸化することにより、前記第３酸化シリコン膜を形成することを第４の特徴とする。
【００３２】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第５工程において形成される前記第３酸化シリコン膜の膜厚が、５ｎｍ〜１００ｎｍの範囲内であることを第５の特徴とする。
【００３３】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第４工程において形成される前記第２窒化シリコン膜の膜厚が、前記トレンチの側壁において、５ｎｍ〜１００ｎｍの範囲内であることを第６の特徴とする。
【００３４】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第４工程において形成される前記第２窒化シリコン膜が、５００ＭＰａ〜１５００ＭＰａの引っ張り応力を有することを第７の特徴とする。
【００３５】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第８工程後における前記第２窒化シリコン膜の最上端位置が、前記半導体基板の当初表面より１０ｎｍ〜１５０ｎｍ下側にあることを第８の特徴とする。
【００３６】
更に、本発明に係る半導体装置の製造方法は、上記何れかの特徴に加え、前記第２工程において形成される前記トレンチの最小幅が１μｍ以下であることを第９の特徴とする。
【発明の効果】
【００３７】
上記各特徴の半導体装置の製造方法によれば、第５工程においてライナー窒化シリコン膜となる第２窒化シリコン膜を等方的に覆うように第３酸化シリコン膜を形成したことにより、第６工程での第４酸化シリコン膜形成時の第２窒化シリコン膜に対するイオン入射集中の影響を防止できるため、部分的な素子形成領域の高さの不均一を生じることなく、ライナー窒化シリコン膜を有するＳＴＩ構造を形成可能となり、良好なトランジスタ特性の半導体装置を作製することができる。
【発明を実施するための最良の形態】
【００３８】
以下、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と略称する）の実施形態を図面に基づいて説明する。
【００３９】
〈第１実施形態〉
以下、図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）を参照して、本発明方法の第１実施形態におけるトレンチ型素子分離領域を形成する工程について説明する。図１及び図２の各図は、本発明方法の第１実施形態におけるトレンチ型素子分離領域を形成する工程の処理手順を模式的に示す工程断面図である。
【００４０】
先ず、図１（ａ）に示すように、半導体基板１０１の表面上に、例えば２ｎｍ〜２０ｎｍ、より好ましくは約１０ｎｍの膜厚の第１酸化シリコン膜１０２を熱酸化法により形成し、引き続いて、第１酸化シリコン膜１０２の上に、５０〜２００ｎｍの膜厚の第１窒化シリコン膜１０３を減圧ＣＶＤ（ＬＰ−ＣＶＤ）法により形成する（第１工程）。ＬＰ−ＣＶＤ法においては、例えばソースガスとしてＳｉＨ２Ｃｌ２とＮＨ３を用い、温度７５０℃にて膜厚１００ｎｍの第１窒化シリコン膜１０３を成膜する。
【００４１】
次に、図１（ａ）に示すように、第１窒化シリコン膜１０３ の上に、フォトリソグラフィー法により素子分離用のレジストパターン１０４を形成する。素子分離用のレジストパターン１０４は、素子形成領域（活性領域）上に形成され、開口部が素子分離領域（ＳＴＩ領域）を画定する。
【００４２】
続いて、図１（ｂ）に示すように、素子分離用のレジストパターン１０４をエッチングマスクとし、第１窒化シリコン膜１０３、第１酸化シリコン膜１０２、及び、半導体基板１０１をドライエッチング法にてエッチングし、深さ１００ｎｍ〜５００ｎｍ、より好ましくは３００ｎｍの素子分離用のトレンチ１０５を形成する（第２工程）。第１窒化シリコン膜１０３と第１酸化シリコン膜１０２のエッチングは、例えば、ＣＦ４、ＣＨＦ３、Ａｒ、Ｏ２の混合ガスをエッチングガスとして用いる。半導体基板１０１のエッチングは、例えばＣｌ２、ＨＢｒ、Ｏ２の混合ガスをエッチングガスとして用い、例えば深さ３００ｎｍの素子分離トレンチ部１０５を形成する。その後、素子分離用のレジストパターン１０４を除去する。
【００４３】
尚、上記第２工程において、第１窒化シリコン膜１０３と第１酸化シリコン膜１０２をエッチングした後に、素子分離用のレジストパターン１０４を除去し、素子分離領域が開口するようにパターニングされた第１窒化シリコン膜１０３と第１酸化シリコン膜１０２をマスクに用いて半導体基板１０１をエッチングする、所謂ハードマスク法により素子分離用のトレンチ１０５を形成してもよい。
【００４４】
次に、図１（ｃ）に示すように、素子分離用のトレンチ１０５内に露出した半導体基板１０１の表面と、第１窒化シリコン膜１０３を覆うように、第２酸化シリコン膜１０６を、１ｎｍ〜２０ｎｍの膜厚にて形成する（第３工程）。例えば、ＣＶＤ法（化学気相成長法）により、膜厚１０ｎｍの第２酸化シリコン膜１０６を形成する。
【００４５】
続いて、図１（ｃ）に示すように、第２酸化シリコン膜１０６を覆うように、ライナー窒化シリコン膜となる第２窒化シリコン膜１０７を膜厚５ｎｍ〜１００ｎｍで形成する（第４工程）。例えば、ＬＰ−ＣＶＤ法により、ソースガスとしてＳｉＨ２Ｃｌ２とＮＨ３を用い、温度７５０℃にて膜厚８ｎｍの第２窒化シリコン膜１０７を形成する。ここで、第２窒化シリコン膜１０７は、５００ＭＰａ〜１５００ＭＰａの膜応力（引っ張り応力）を有する。
【００４６】
次に、図１（ｄ）に示すように、第２窒化シリコン膜１０７を等方的に覆うように、第３酸化シリコン膜１０８を膜厚５ｎｍ〜１００ｎｍ形成する（第５工程）。一例として、常圧ＣＶＤ（ＡＰ−ＣＶＤ）法を用いて、第３酸化シリコン膜１０８を等方的に形成することができる。例えば、ソースガスとしてＳｉＨ４を２０〜３０ｓｃｃｍ、Ｏ２を２〜３ｓｌｍとして、温度３００℃〜５００℃にて常圧ＣＶＤ（ＡＰ−ＣＶＤ）法にて第３酸化シリコン膜１０８を等方的に１０ｎｍの膜厚で堆積することにより、下地となる第２窒化シリコン膜１０７の膜質を部分的に劣化させることなく、第５工程を実施することが可能である。
【００４７】
続いて、図１（ｄ）に示すように、第４酸化シリコン膜１０９を、少なくともトレンチ１０５内が埋め込まれるような膜厚でプラズマＣＶＤ法により形成する（第６工程）。例えば、ＨＤＰ−ＣＶＤ法により、ソースガスとしてＳｉＨ４、Ｏ２、Ｈｅを夫々３０〜１８０ｓｃｃｍ、８０〜５００ｓｃｃｍ、０〜５００ｓｃｃｍにて、成膜するための低周波プラズマとして２００〜６００Ｈｚ、１０００〜５０００Ｗを用い、エッチングのための高周波プラズマとして５〜３０ＭＨｚ、５００〜３０００Ｗを用いて、第４酸化シリコン膜１０９を５５０ｎｍの膜厚に堆積する。ここで、第４酸化シリコン膜１０９は、１００ＭＰａ〜５００ＭＰａの膜応力（圧縮応力）を有する。
【００４８】
次に、図２（ａ）に示すように、第４酸化シリコン膜１０９及び第３酸化シリコン膜１０８をエッチングし、トレンチ１０５内の少なくとも半導体基板１０１の当初表面（トレンチ１０５の内壁面を除く素子形成領域の表面）より下側部分を残し、その上側部分を除去して、トレンチ１０５内以外の領域の第２窒化シリコン膜１０７を露出させ、上面が下方に後退した第４酸化シリコン膜１０９ａと第３酸化シリコン膜１０８ａを形成する（第７工程）。
【００４９】
例えば、５％フッ酸を用いたウェットエッチングにより上記第７工程を実施し、上面が下方に後退した第４酸化シリコン膜１０９ａと第３酸化シリコン膜１０８ａの合計膜厚がトレンチ１０５内の１０％以上の高さ、且つ、第４酸化シリコン膜１０９ａの表面が素子形成領域の半導体基板１０１の表面よりも低い高さとなるようにエッチング量を調整する。即ち、素子形成領域における第１酸化シリコン膜１０２、第１窒化シリコン膜１０３、第２酸化シリコン膜１０６、及び、第２窒化シリコン膜１０７の合計膜厚に相当する膜厚約１３０ｎｍの第３酸化シリコン膜１０８を、素子分離用のトレンチ１０５の領域において少なくともエッチング除去する必要がある。
【００５０】
続いて、図２（ｂ）に示すように、第２窒化シリコン膜１０７の表面が露出した部分をエッチングによって除去し、第３酸化シリコン膜１０８が除去された深さまで最上端が後退した第２窒化シリコン膜１０７ａを形成する（第８工程）。例えば、加熱リン酸（Ｈ３ＰＯ４）を用いたウェットエッチングにより、第２窒化シリコン膜１０７の露出部分を除去する。
【００５１】
次に、図２（ｃ）に示すように、トレンチ１０５内を埋め込むように第５酸化シリコン膜１１０を形成する（第９工程）。例えば、ＨＤＰ−ＣＶＤ法により、ソースガスとしてＳｉＨ４、Ｏ２、Ｈｅを夫々３０〜１８０ｓｃｃｍ、８０〜５００ｓｃｃｍ、０〜５００ｓｃｃｍにて、成膜するための低周波プラズマとして２００〜６００Ｈｚ、１０００〜５０００Ｗを用い、エッチングのための高周波プラズマとして５〜３０ＭＨｚ、５００〜３０００Ｗを用いて、第５酸化シリコン膜１０９を２００ｎｍの膜厚に堆積する。ここで、第５酸化シリコン膜１０９は、1００ＭＰａ〜５００ＭＰａの膜応力（圧縮応力）を有する。
【００５２】
続いて、第１窒化シリコン膜１０３を研磨ストッパ膜として第５酸化シリコン膜１１０と第２酸化シリコン膜１０６の少なくとも第１窒化シリコン膜１０３の最上面より上側部分の不要部をＣＭＰ法にて除去する（第１０工程）。例えば、酸化セリウムを砥粒として含む研磨剤を用い、ウェハ押し付け圧２７ｋＰａ、ウェハ回転数９０ｒｐｍ、研磨布回転数１００ｒｐｍにて研磨を行う。
【００５３】
最後に、図２（ｄ）に示すように、第１窒化シリコン膜１０３と第１酸化シリコン膜１０２をウェットエッチングにより除去し、トレンチ型素子分離領域（ＳＴＩ）を形成する（第１１工程）。例えば、第１窒化シリコン膜１０３を加熱燐酸（Ｈ３ＰＯ４）により除去した後に、５％フッ酸により第１酸化シリコン膜１０２の除去を行う。
【００５４】
以上詳細に説明した本発明方法により、ライナー窒化シリコン膜１０７ａを有するＳＴＩ構造を均一に形成することができる。
【００５５】
さて、本願発明者らの検討によると、上記第７工程において、５％フッ酸を常温で用いた場合、ＬＰ−ＣＶＤ法により形成した第２窒化シリコン膜１０７のエッチング速度は、およそ毎分１．５ｎｍである。同様のエッチング条件において、ＨＤＰ−ＣＶＤ法により形成した第３酸化シリコン膜１０８自体のエッチング速度はおよそ毎分５２ｎｍであり、所謂エッチング選択比は３５であるから、第２窒化シリコン膜１０７が露出した後、上述した膜厚１３０ｎｍの第３酸化シリコン膜１０８を、素子分離用のトレンチ１０５の領域においてエッチング除去した場合でも、第２窒化シリコン膜１０７の表面の露出した部分が３．８ｎｍ以上エッチングされることはない。
【００５６】
従って、製造プロセスのばらつき等を考慮して、トレンチ１０５の領域において、上記第４工程において第２窒化シリコン膜１０７を５ｎｍ以上堆積しておけば、上記第７工程において、通常用いられるエッチング条件にて第２窒化シリコン膜１０７が消失することを防ぐことが可能となり、より望ましい。
【００５７】
また、上記第６工程のＨＤＰ−ＣＶＤ法によるイオン入射の集中の影響を受ける領域は、プラズマの条件によるが、第３酸化シリコン膜１０８が無い場合のウェットエッチング工程（第７工程）におけるエッチング速度が速くなる領域であり、約５ｎｍである。従って、上記第５工程において第３酸化シリコン膜１０８を膜厚５ｎｍ以上に形成することにより、後続のウェットエッチング工程（第７工程）におけるエッチング速度の部分的な増加を防ぐことができ、より好適な形状でＳＴＩ構造の作製が可能となる。
【００５８】
図３は、上記第７工程において、素子分離用のトレンチ１０５の側壁において、第２窒化シリコン膜１０７の露出部分（第８工程で除去される部分）が、素子形成領域の半導体基板１０１の表面より下方に後退した距離（エッチング深さ）Ｌ（図２（ｂ）参照）に対する、素子形成領域に及ぼす応力をシミュレーションにより算出した結果である。尚、当該シミュレーションでは、素子分離用トレンチが３００ｎｍの高さに形成された場合を想定している。
【００５９】
図３より明らかなように、上記第７工程においては、第４酸化シリコン膜１０９及び第３酸化シリコン膜１０８の上面を、素子形成領域の半導体基板１０１の表面より１０ｎｍ〜１５０ｎｍ後退させて、素子分離用のトレンチ１０５の側壁において第２窒化シリコン膜１０７の表面を露出させれば、応力緩和の効果が顕著に得られ、より望ましい。
【００６０】
また、図３より、素子形成領域の半導体基板１０１の表面より下方に後退した距離（エッチング深さ）Ｌが長いほど、つまり、第８工程後の第２窒化シリコン膜１０７ａの素子分離用のトレンチ１０５の側壁に沿った長さが短いほど、膜応力（引っ張り応力）が大きいため、第８工程でより多くの第２窒化シリコン膜１０７が残るように、即ち、望ましくは１５０ｎｍ以上、トレンチ１０５の深さ（高さ）未満が残るように、エッチング量を調整すれば、応力緩和の効果が顕著に得られることが分かる。
【００６１】
図４は、上記第２工程において形成される素子分離用のトレンチ１０５の幅Ｗ（図１（ｂ）参照）に対する、素子形成領域に及ぼす応力をシミュレーションにより算出した結果である。尚、当該シミュレーションでは、上記第７工程における第２窒化シリコン膜１０７の露出部分の素子形成領域の半導体基板１０１の表面からの後退量（エッチング深さ）Ｌを５０ｎｍとした場合を想定している。
【００６２】
図４より明らかなように、トレンチ１０５の幅Ｗが１μｍ以下の場合に、応力緩和効果が顕著に現れていることが分かる。つまり、トレンチ１０５の最小幅が１μｍ以下であれば、トレンチ１０５の幅Ｗが１μｍ以下となる部分が存在することになり、本発明方法の効果が十分に発揮されることになる。
【００６３】
〈第２実施形態〉
次に、本発明方法の第２実施形態におけるトレンチ型素子分離領域を形成する工程について、図５を参照して説明する。本第２実施形態では、上記第１実施形態の第７工程に対して、トレンチ１０５内の第４酸化シリコン膜１０９と第３酸化シリコン膜１０８をエッチングして少なくとも半導体基板１０１の当初表面より上側部分を除去する前に、第２窒化シリコン膜１０７が露出しない程度に、第４酸化シリコン膜１０９をＣＭＰ（化学的機械研磨）法により平坦化する工程が追加されている。
【００６４】
尚、本第２実施形態は、上記第１実施形態に対して第７工程が一部変更になっているだけで、第１工程から第６工程、及び、第８工程以降は、上記第１実施形態と同じである。従って、第７工程以外の第１実施形態と重複する工程の説明は割愛して、第７工程についてのみ詳細に説明する。図５（ａ）及び（ｂ）は、第２実施形態における第７工程の前半部分と後半部分の処理手順を模式的に示す工程断面図である。
【００６５】
第６工程終了後（図１（ｄ）参照）において、図５（ａ）に示すように、第２窒化シリコン膜１０７が露出しない程度に、好ましくは少なくとも素子形成領域上の第４酸化シリコン膜１０９が５ｎｍ以上残るように、第４酸化シリコン膜１０９、または、第４酸化シリコン膜１０９と第３酸化シリコン膜１０８を、ＣＭＰ（化学的機械研磨）法により平坦化する。例えば、酸化セリウムを砥粒として含む研磨剤を用い、ウェハ押し付け圧２７ｋＰａ、ウェハ回転数９０ｒｐｍ、研磨布回転数１００ｒｐｍにて研磨を行い、素子形成領域上の第３酸化シリコン膜１０８と第４酸化シリコン膜１０９の合計膜厚が８０ｎｍ以下になるまで、研磨を行う。
【００６６】
続いて、図５（ｂ）に示すように、第４酸化シリコン膜１０９及び第３酸化シリコン膜１０８をエッチングし、トレンチ１０５内の少なくとも半導体基板１０１の当初表面（素子形成領域の表面）より下側部分を残し、その上側部分を除去して、トレンチ１０５内以外の領域の第２窒化シリコン膜１０７を露出させ、上面が下方に後退した第４酸化シリコン膜１０９ａと第３酸化シリコン膜１０８ａを形成する。例えば、５％フッ酸を用いたウェットエッチングにより上記第７工程を実施し、上面が下方に後退した第４酸化シリコン膜１０９ａと第３酸化シリコン膜１０８ａの合計膜厚がトレンチ１０５内の１０％以上の高さ、且つ、第４酸化シリコン膜１０９ａの表面が素子形成領域の半導体基板１０１の表面よりも低い高さとなるようにエッチング量を調整する。
【００６７】
次に、本発明の別実施形態について説明する。
【００６８】
〈１〉上記第１実施形態では、第５工程において、常圧ＣＶＤ（ＡＰ−ＣＶＤ）法を用いて、第３酸化シリコン膜１０８を等方的に形成する場合を説明したが、第３酸化シリコン膜１０８を等方的に形成する方法は、ＡＰ−ＣＶＤ法に限定されるものではなく、以下に示す種々の代替方法が可能である。
【００６９】
第１の代替方法として、減圧ＣＶＤ（ＬＰ−ＣＶＤ）法を用いて、第３酸化シリコン膜１０８を等方的に形成してもよい。例えば、ソースガスとしてＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を５０〜１００ｓｃｃｍで用い、圧力１０Ｐａ〜１００Ｐａ、温度５００℃〜７５０℃において、減圧ＣＶＤ法にて第３酸化シリコン膜１０８を堆積すれば、より膜厚の制御性が良くなり、好適な形状でＳＴＩ構造の作製が可能となる。
【００７０】
更に、第２の代替方法として、第２窒化シリコン膜１０７を熱酸化することにより、第３酸化シリコン膜１０８を等方的に形成してもよい。例えば、ソースガスとしてＨ２を５〜１０ｓｌｍ、Ｏ２を１０〜２０ｓｌｍとして用い、圧力１ｋＰａ〜３０ｋＰａ、１０００℃〜１１５０℃の高温下において、第２窒化シリコン膜１０７を熱酸化し、第３酸化シリコン膜１０８を等方的に形成することにより、好適な形状でＳＴＩ構造の作製が可能となる。
【００７１】
更に、第３の代替方法として、第２窒化シリコン膜１０７をオゾン酸化することにより、第３酸化シリコン膜１０８を等方的に形成してもよい。例えば、液体Ｏ３（オゾン）をソースとして１ｋＰａで導入し、圧力３０Ｐａ〜１０００Ｐａ、温度３００℃〜５００℃において、第２窒化シリコン膜１０７をオゾン酸化し、第３酸化シリコン膜１０８を等方的に形成することにより、好適な形状でＳＴＩ構造の作製が可能となる。
【００７２】
更に、第４の代替方法として、第２窒化シリコン膜１０７をプラズマ酸化することにより、第３酸化シリコン膜１０８を等方的に形成してもよい。例えば、ソースガスとしてＡｒを１〜３ｓｌｍ、Ｏ３を５〜２０ｓｃｃｍで用い、圧力５０Ｐａ〜５００Ｐａ、温度３００℃〜５００℃において、第２窒化シリコン膜１０７をプラズマ酸化し、第３酸化シリコン膜１０８を等方的に形成することにより、好適な形状でＳＴＩ構造の作製が可能となる。
【００７３】
更に、第４の代替方法として、原子層堆積法(ＡＬＤ法)を用いて第３酸化シリコン膜１０８を等方的に形成してもよい。例えば、約２０００Ｐａ以下の低圧条件にて、温度２００℃〜５００℃にて、ＴＥＯＳ等の酸素ベースのプリカーサ（前駆体）を用い、Ｏ３ソースと交互に供給することにより、ＡＬＤ−ＣＶＤ法により、５〜１２０サイクルの原子層堆積を行えば、より膜厚の制御性良く等方的に第３酸化シリコン膜１０８を形成することが可能となる。
【００７４】
〈２〉上記各実施形態では、本発明方法の各工程を膜厚や成膜条件等を例示して詳細に説明したが、例示した膜厚や成膜条件等は、本発明方法の理解を簡単にするためのものであって、必ずしも上記各実施形態に限定されるものではない。
【産業上の利用可能性】
【００７５】
本発明に係る半導体装置の製造方法は、ＳＴＩ構造を有する半導体装置の製造に利用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係る半導体装置の製造方法の第１実施形態におけるトレンチ型素子分離領域の形成工程の処理手順の一部を模式的に示す工程断面図
【図２】本発明に係る半導体装置の製造方法の第１実施形態におけるトレンチ型素子分離領域の形成工程の処理手順の他の一部を模式的に示す工程断面図
【図３】本発明に係る半導体装置の製造方法における第２窒化シリコン膜のエッチング深さと素子形成領域に及ぼす応力の関係をシミュレーションした結果を示す特性図
【図４】本発明に係る半導体装置の製造方法における素子分離用のトレンチ幅と素子形成領域に及ぼす応力の関係をシミュレーションした結果を示す特性図
【図５】本発明に係る半導体装置の製造方法の第２実施形態におけるトレンチ型素子分離領域の形成工程の処理手順の一部を模式的に示す工程断面図
【図６】従来のトレンチ型素子分離領域の形成方法における一部の工程の処理手順を模式的に示す工程断面図
【図７】従来のトレンチ型素子分離領域の形成方法における他の一部の工程の処理手順を模式的に示す工程断面図
【符号の説明】
【００７７】
１０１：    半導体基板
１０２：    第１酸化シリコン膜
１０３：    第１窒化シリコン膜
１０４：    素子分離用のレジストパターン
１０５：    素子分離用のトレンチ
１０６：    第２酸化シリコン膜
１０７：    第２窒化シリコン膜
１０７ａ：  最上端が後退した第２窒化シリコン膜（ライナー窒化シリコン膜）
１０８：    第３酸化シリコン膜
１０８ａ：  上面が下方に後退した第３酸化シリコン膜
１０９：    第４酸化シリコン膜
１０９ａ：  上面が下方に後退した第４酸化シリコン膜
１１０：    第５酸化シリコン膜
２０１：    半導体基板
２０２：    第１酸化シリコン膜
２０３：    第１窒化シリコン膜
２０４：    素子分離レジストパターン
２０５：    素子分離用のトレンチ
２０６：    第２酸化シリコン膜
２０７：    第２窒化シリコン膜
２０７ａ：  最上端が後退した第２窒化シリコン膜（ライナー窒化シリコン膜）
２０７ｂ：  第２窒化シリコン膜のパターン端部
２０８：    第３酸化シリコン膜
２０８ａ：  上面が下方に後退した第３酸化シリコン膜
２０９：    第４酸化シリコン膜
Ｌ：        第２窒化シリコン膜の最上端と半導体基板の当初表面の距離
Ｗ：        素子分離用のトレンチの幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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