(57)【要約】【課題】ゲート電極の下地側に不純物イオンが入り込むことを防止し、ゲート絶縁膜との界面側に適正な濃度の不純物イオンを有するドーピング層を備えたゲート電極を形成する半導体装置の製造方法および半導体装置を提供する。【解決手段】まず、半導体基板１上にゲート絶縁膜２を介してポリシリコンからなるゲート電極膜３を形成する。次に、エッチングにより、ゲート電極膜３を加工して、逆テーパー形状のゲート電極３’を形成する。次いで、イオン注入法によって、不純物イオンがゲート絶縁膜２との界面に到達しないように、ゲート電極３’中に不純物イオンを導入する。続いて、ゲート電極３’上に金属膜１０を形成し、熱処理を行うことで、ゲート電極３’をフルシリサイド化し、フルシリサイド化されたゲート電極３''のゲート絶縁膜２との界面側にドーピング層３ａ''を形成する。その後、未反応の金属膜１０を除去する半導体装置の製造方法および半導体装置である。【選択図】図２
2008010611.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してポリシリコンからなるゲート電極膜を形成する第１工程と、
エッチングにより前記ゲート電極膜を加工して、逆テーパー形状のゲート電極を形成する第２工程と、
イオン注入法によって、不純物イオンが前記ゲート絶縁膜との界面に到達しないように、前記ゲート電極中に当該不純物イオンを導入する第３工程と、
不純物イオンが導入された前記ゲート電極上に金属膜を形成し、熱処理を行うことで、前記ゲート電極をシリサイド化するとともに、当該ゲート電極の前記ゲート絶縁膜との界面側に前記不純物イオンが濃縮されたドーピング層を形成する第４工程と、
未反応の前記金属膜を除去する第５工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記エッチング中に、当該エッチング開始時よりも低くなるように、バイアスパワーまたは処理雰囲気の圧力を変化させることで、前記ゲート電極を逆テーパー形状に加工する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２工程と前記第３工程との間に、
前記ゲート電極を覆う状態で、前記半導体基板上に絶縁膜を形成し、当該ゲート電極の表面が露出するまで、当該絶縁膜を除去する工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第３工程では、前記イオン注入法により前記ゲート電極中に導入される不純物イオンの平均射影飛程とその標準偏差値とを足した距離が、前記ゲート電極の高さよりも小さくなるように、注入エネルギーを制御する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第４工程では、前記ゲート電極をフルシリサイド化する
ことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、
前記ゲート電極は、逆テーパー形状であるとともに、シリサイド化されたポリシリコンで構成されており、前記ゲート絶縁膜との界面側に不純物イオンを導入してなるドーピング層を有する
ことを特徴とする半導体装置。
【請求項７】
請求項６記載の半導体装置において、
前記ゲート電極は、フルシリサイド化されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、シリサイド化されたゲート電極を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年、ＭＯＳトランジスタにおいて、ゲート絶縁膜の薄膜化に伴うリーク電流増大などの課題に対し、新しいデバイス構造として、メタル／high-kゲートスタックの開発が進んでいる。
【０００３】
メタル／high-kゲートスタックは、メタルゲートを用いることで、ゲート電極の空乏化でもたらされるゲート電極容量の増加を防止することができる。また、high-k膜を有するゲート絶縁膜は、等価的ゲート絶縁膜厚（Equivalent Oxide Thickness（ＥＯＴ））を１．０ｎｍ以下にできるため、同じＥＯＴのＳｉＯ2膜よりも物理膜厚を厚くでき、トンネルリーク電流を数分の１以下に抑えることができる（例えば、特許文献１、２参照）。このため、リーク電流の少ないＭＯＳトランジスタを形成できる。
【０００４】
その中でも、フルシリサイド（Full Silicidation（ＦＵＳＩ））形成法によるフルシリサイド化されたゲート電極は、従来からのＣＭＯＳ（Complementary Metal Oxide Semiconductor)プロセスとの整合性が高い。ここで、フルシリサイド化されたゲート電極を形成する例を図３〜図４の製造工程断面図を用いて説明する。
【０００５】
まず、図３（ａ）に示すように、シリコン基板からなる半導体基板１１上に、熱酸化法により成膜した酸化シリコン（ＳｉＯ2）膜１２ａと、原子層蒸着（Atomic Layer Deposition（ＡＬＤ））法により成膜したハフニウムアルミネート（ＨｆＡｌＯx）膜からなるhigh-k膜１２ｂとを順次積層してなるゲート絶縁膜１２を形成する。
【０００６】
次に、化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、ゲート絶縁膜１２上に、ポリシリコンからなるゲート電極膜１３を１００ｎｍの膜厚で形成する。次いで、ＣＶＤ法により、ゲート電極膜１３上に、テトラエトキシシラン（Tetraethoky Silane（ＴＥＯＳ））からなるハードマスク膜１４を形成した後に、通常のリソグラフィー技術を用いて、ハードマスク膜１４上に、ゲート電極形成用のレジストパターンＲ’を形成する。
【０００７】
次いで、図３（ｂ）に示すように、レジストパターンＲ’（前記図３（ａ）参照）をマスクに用いたエッチングにより、ハードマスク膜１４（前記図３（ａ）参照）を加工することで、ハードマスク１４’を形成する。その後、アッシングにより、上記レジストパターンＲ’を除去する。
【０００８】
次に、ハードマスク１４’をマスクに用いたドライエッチングにより、上記ゲート電極膜１３（前記図３（ａ）参照）を加工してゲート電極１３’を形成する。この場合のエッチング工程は、ＩＣＰ（Inductively Coupled Plasma）放電型プラズマエッチング装置を用いて、メインエッチング工程と、ソフトランディング工程と、オーバーエッチング工程とをこの順に行う。
【０００９】
まず、上記メインエッチング工程を、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）を用い、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定して行う。ただし、ガス流量については、標準状態における体積流量を示すものとし、後工程においても同様とする。
【００１０】
次に、ソフトランディング工程を、エッチングガスにＨＢｒとヘリウム（Ｈｅ）とＯ2を用い、ガス流量をＨＢｒ／Ｈｅ／Ｏ2＝４００／４００／６（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定して行う。
【００１１】
続いて、オーバーエッチング工程として、エッチングガスにＨＢｒとＯ2を用い、ガス流量をＨＢｒ／Ｏ2＝５０／５（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを２００Ｗ、バイアスパワーを８０Ｗに設定する。
【００１２】
以上のようにして、半導体基板１１に対して略垂直に加工された１００ｎｍの高さＨ’のゲート電極１３’が形成される。
【００１３】
次いで、図３（ｃ）に示すように、ウェットエッチングにより、ゲートエッチングの後処理を行うことで、ゲート電極１３’の直下を除くゲート絶縁膜１２を除去し、ゲート電極１３’とハードマスク１４’の両側に、スペーサー１５およびサイドウォール１６を形成する。スペーサー１５は窒化シリコン（ＳｉＮ）層からなり、サイドウォール１６はＴＥＯＳ層１６ａ、ＳｉＮ層１６ｂを順次積層してなる。
【００１４】
具体的には、まず、ＣＶＤ法により、ハードマスク１４’とゲート電極１３’を覆う状態で、半導体基板１１上に、ＳｉＮ層を成膜して、既知のドライエッチングにより、このＳiＮ層をエッチングする。これにより、ハードマスク１４’およびゲート電極１３’の両側面のみにＳｉＮが残存して、スペーサー１５となる。続いて、イオン注入により、両側面にスペーサー１５が設けられたゲート電極１３’の両側の半導体基板１１に、エクステンション領域用の不純物イオンを導入する。次いで、ＣＶＤ法により、両側面にスペーサー１５が設けられたハードマスク１４’とゲート電極１３’を覆う状態で、半導体基板１１上に、ＴＥＯＳ層１６ａ、ＳｉＮ層１６ｂを順次成膜した後、半導体基板１１の表面が露出するまでエッチバックを行うことで、上記サイドウォール１６を形成する。
【００１５】
その後、イオン注入法により、サイドウォール１６が設けられたゲート電極１３’の両側の半導体基板１１に、ソース・ドレイン領域用の不純物イオンを導入する。続いて、急速熱アニール（Rapid Thermal Annealing（ＲＴＡ））法により、不純物イオンの活性化アニールを行うことで、エクステンション領域１７とソース・ドレイン領域１８を形成する。
【００１６】
続いて、図４（ｄ）に示すように、ＣＶＤ法により、ハードマスク１４’上およびサイドウォール１６上を覆う状態で、半導体基板１１上にＴＥＯＳからなる層間絶縁膜１９を成膜し、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、ゲート電極１３’の表面が露出するまで、層間絶縁膜１９、スペーサー１５、サイドウォール１６およびハードマスク１４’を研磨除去し、平坦化する。
【００１７】
その後、イオン注入法により、表面が露出されたゲート電極１３’中にリンイオン（Ｐ+）からなる不純物イオンを導入する。この際、ゲート電極１３’のゲート絶縁膜１２との界面側を適正な仕事関数とするために、不純物イオンはゲート絶縁膜１２との界面に到達するように導入される。この注入条件としては、注入エネルギーを７０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2に設定する。この際、平均射影飛程Ｒpは８５．２ｎｍ、そのばらつきを示す標準偏差値ΔＲｐは３２．７ｎｍとなり、平均射影飛程Ｒｐとそのばらつきを示す標準偏差値ΔＲｐを足した距離は１１７．９ｎｍとなるため、ゲート電極１３’の高さＨ’（１００ｎｍ）よりも大きくなる。
【００１８】
次に、図４（ｅ）に示すように、ゲート電極１３’（前記図４（ｄ）参照）上および層間絶縁膜１９上に、ハフニウム（Ｈｆ）からなる金属膜２０を成膜する。その後、４００℃の熱処理を行うことで、ゲート電極１３’を構成するポリシリコンと、金属膜２０を構成するＨｆとをシリサイド化反応させて、フルシリサイド化されたゲート電極１３''を形成する。このシリサイド化反応の際には、ゲート電極１３’中に導入された不純物イオンが、未反応のポリシリコン側に移動するため、ゲート絶縁膜１２との界面付近に掃き出され、不純物イオンが濃縮されたドーピング層１３ａ''が形成される。その後、図４（ｆ）に示すように、未反応の金属膜２０（前記図４（ｅ）参照）を除去する。
【００１９】
【特許文献１】特開２００５−２５２１９２号公報
【特許文献２】特表２００５−５３１１３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、上述したような半導体装置の製造方法では、図４（ｅ）を用いて説明した工程において、不純物イオンがゲート絶縁膜１２側に掃き出されることで、ある程度濃縮されるが、十分ではない。このため、適正な仕事関数を呈するために適正な濃度の不純物イオンを有するドーピング層１３ａ''を形成するには、図４（ｄ）を用いて説明した工程において、イオン注入法によりゲート電極１３’中に不純物イオンを導入する際、予めゲート絶縁膜１２との界面に不純物イオンが到達するように、不純物イオンを導入しておく必要がある。そしてこの際、ゲート絶縁膜１２中に不純物イオンが入り込むことで、欠陥Ｄ1が生じてしまう。特にゲート絶縁膜１２のhigh-k膜１２ｂを構成するＨｆＡｌＯx膜のようなイオン結合の強い結晶中では、欠陥Ｄ1が容易に電荷を帯びるため、high-k膜１２ｂ中の固定電荷が増大し、フラットバンド電圧が変化することで、ドーピング層１３ａ''を有するゲート電極１３''の仕事関数も設定値からずれてしまい、所望の閾値電圧を得られない、という問題がある。
【００２１】
また、不純物イオンとして、ホウ素イオン（Ｂ+）等の軽元素をイオン注入した場合には、ゲート絶縁膜１２を貫通して半導体基板１１に到達する不純物イオンが増加する。この場合にも半導体基板１１に欠陥Ｄ2を生じさせてしまい、リーク電流の原因となる。また、これらの欠陥Ｄ1、Ｄ2は、シリサイド化のためのアニール温度が４００℃と低温のため、回復しきれない。
【００２２】
そこで、本発明は、ゲート絶縁膜または半導体基板に不純物イオンが入り込むことを防止するとともに、ゲート絶縁膜との界面側に適正な濃度の不純物イオンを有するドーピング層を備えたゲート電極を形成する半導体装置の製造方法および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００２３】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、次のような工程を順次行うことを特徴としている。まず、第１工程では、半導体基板上にゲート絶縁膜を介してポリシリコンからなるゲート電極膜を形成する。次に、第２工程では、エッチングによりゲート電極膜を加工して、逆テーパー形状のゲート電極を形成する。次いで、第３工程では、イオン注入法によって、不純物イオンがゲート絶縁膜との界面に到達しないように、ゲート電極中に不純物イオンを導入する。続いて第４工程では、不純物イオンが導入されたゲート電極上に金属膜を形成し、熱処理を行うことで、ゲート電極をシリサイド化するとともに、ゲート電極のゲート絶縁膜との界面側に不純物イオンが濃縮されたドーピング層を形成する工程を行う。その後の第５工程では、未反応の金属膜を除去する工程を行う。
【００２４】
また、本発明の本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、ゲート電極は、逆テーパー形状であるとともに、シリサイド化されたポリシリコンで構成されており、ゲート絶縁膜との界面側に不純物イオンを導入してなるドーピング層を有することを特徴としている。
【００２５】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、第２工程において、ゲート電極を逆テーパー形状に加工することで、ゲート絶縁膜側にむかってゲート電極の断面積が小さくなる。このため、第３工程で、イオン注入法によって、不純物イオンがゲート絶縁膜との界面に到達しないように、ゲート電極中に不純物イオンを導入する際、ゲート絶縁膜との界面側よりも断面積が広い部分に不純物が導入される。そして、第４工程におけるゲート電極をシリサイド化する際の熱処理により、不純物イオンがゲート絶縁膜側に掃き出される際に、上記ゲート電極の断面積の差により不純物イオンが濃縮される。これにより、ゲート絶縁膜との界面側に適正な濃度の不純物イオンを有するドーピング層を備えたゲート電極を形成することが可能となる。また、イオン注入の際に、不純物イオンがゲート絶縁膜との界面に到達しないように、ゲート電極中に不純物イオンを導入することから、ゲート絶縁膜や半導体基板に不純物イオンが入り込むことによる欠陥の発生が防止され、欠陥による固定電荷の増大が防止される。
【発明の効果】
【００２６】
以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、ゲート絶縁膜との界面側に適正な濃度の不純物イオンを有するドーピング層を備えたゲート電極を形成できるとともに、ゲート絶縁膜や半導体基板に不純物イオンが入り込むことによる、欠陥の発生や欠陥による固定電荷の増大が防止されることから、ゲート電極の仕事関数が設定値からずれることなく、所望の閾値電圧を得ることが可能になるため、半導体装置の高性能化、高品質化が図れる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２８】
本発明の半導体装置の製造方法に係わる実施の形態の一例を、図１〜図２の製造工程断面図によって説明する。なお、本実施形態においては、半導体装置の構成を製造工程順に説明する。
【００２９】
まず、図１（ａ）に示すように、ＳＴＩ構造からなる素子分離領域が設けられたシリコン基板からなる半導体基板１上に、ＳｉＯ2膜２ａとＨｆＡｌＯx膜２ｂとを順次積層してなるゲート絶縁膜２を形成する。この場合には、例えば熱酸化法により、上記半導体基板１上にＳｉＯ2膜２ａを１ｎｍの膜厚で形成した後、例えばＡＬＤ法により、ＳｉＯ2膜２ａ上にＨｆＡｌＯxからなるhigh-k膜２ｂを３ｎｍの膜厚で形成し、ＰＤＡ（Post Deposition Anneal）により、残留成分を除去する。このＨｆＡｌＯxからなるhigh-k膜２ｂのＡｌ濃度は、３０atm％とする。
【００３０】
なお、ここでは、ＨｆＡｌＯxからなるhigh-k膜２ｂを形成することとしたが、high-k膜２ｂは、窒化ハフニウムアルミネート（ＨｆＡｌＯx（Ｎ））、酸化ハフニウム（ＨｆＯ2）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）であってもよい。
【００３１】
また、high-k膜２ｂにＨｆＡｌＯxを用いた場合には、Ｓｉを含むＨｆＳｉＯＮを用いる場合と比較して、後述するゲート電極とhigh-k膜２ｂとの界面において、後述するシリサイドゲート電極に含まれるメタルと、high-k膜２ｂ中のＳｉとの結合に起因する仕事関数のピンニング現象（フェルミレベルピンニング）が抑制されるため、好ましい。
【００３２】
次に、例えばＣＶＤ法により、上記ゲート絶縁膜２上に、ポリシリコンからなるゲート電極膜３を１００ｎｍの膜厚で成膜する。その後、例えばＣＶＤ法により、ゲート電極膜３上に、例えばＴＥＯＳからなるハードマスク膜４を５０ｎｍの膜厚で成膜する。続いて、ハードマスク膜４上に、通常のリソグラフィー技術を用いて、ゲート電極形成用のレジストパターンＲを形成する。
【００３３】
次いで、図１（ｂ）に示すように、レジストパターンＲ（前記図１（ａ）参照）をマスクに用いたドライエッチングにより、ハードマスク膜４（前記図１（ａ）参照）を加工して、ハードマスク４’を形成する。このエッチング条件の一例としては、エッチングガスにテトラフルオロメタン（ＣＦ4）を用い、ガス流量を５０ｍｌ／ｍｉｎ、圧力を７．９８Ｐａ、ソースパワーを１０００Ｗ、バイアスパワーを２００Ｗに設定する。ただし、ガス流量については、標準状態における体積流量を示すものとし、後工程においても同様とする。
【００３４】
その後、アッシングにより、上記レジストパターンＲを除去する。このアッシング条件の一例としては、エッチングガスに酸素（Ｏ2）を用い、ガス流量を３００（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを７００Ｗに設定する。
【００３５】
次に、上記ハードマスク４’をマスクに用いたドライエッチングにより、ゲート電極膜３（前記図１（ａ）参照）を加工して、逆テーパー形状のゲート電極３’（ポリシリコンゲート電極）を形成する。この場合のエッチング工程は、ＩＣＰ放電型プラズマエッチング装置を用いて、２段階のメインエッチング工程と、ソフトランディング工程、オーバーエッチング工程とをこの順に行う。そして、このエッチング中に、エッチング開始時よりも低くなるように、バイアスパワーまたは処理雰囲気の圧力を変化させる。ここでは、各エッチング工程におけるバイアスパワーまたは圧力が段階的に低くなるように変化させる例について説明する。
【００３６】
まず、第１メインエッチング工程を、エッチングガスにＨＢｒとＯ2を用い、圧力を１．３３Ｐａ以上１３.３Ｐａ以下、バイアスパワーを３８Ｗ（０．１２Ｗ／ｃｍ2）以上１９８Ｗ（０．６３Ｗ／ｃｍ2）以下に設定して行う。この第１メインエッチング工程のエッチング条件の一例としては、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ポリシリコンからなるゲート電極膜３を５０ｎｍエッチングする。
【００３７】
次に、第２メインエッチング工程を、エッチングガスにＨＢｒとＯ2を用い、圧力を１．３３Ｐａ以上１３.３Ｐａ以下、バイアスパワーを２２Ｗ（０．０７Ｗ／ｃｍ2）以上１９８Ｗ（０．６３Ｗ／ｃｍ2）以下（第１メインエッチング工程の６０％以上１００％未満）の範囲内で、第１メインエッチング工程よりもバイアスパワーを低く設定して行う。この第２メインエッチング工程のエッチング条件の一例としては、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを８０Ｗに設定し、上記ゲート電極膜３を２０ｎｍエッチングする。
【００３８】
次いで、ソフトランディング工程を、エッチングガスにＨＢｒとＨｅとＯ2を用い、圧力を０．６７Ｐａ以上１３.３Ｐａ未満（第２メインエッチング工程の圧力の５０％以上１００％未満）、バイアスパワーを２２Ｗ（０．０７Ｗ／ｃｍ2）以上１９８Ｗ（０．６３Ｗ／ｃｍ2）以下の範囲内で、第１メインエッチング工程よりも圧力を低く設定して行う。このソフトランディング工程のエッチング条件の一例としては、ガス流量をＨＢｒ／Ｈｅ／Ｏ2＝４００／４００／６（ｍｌ／ｍｉｎ）、圧力を２．６７Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを８０Ｗに設定し、上記ゲート電極膜３を３０ｎｍでジャストエッチングする。
【００３９】
その後、オーバーエッチング工程を、エッチングガスにＨＢｒとＯ2を用い、圧力を０．６７Ｐａ以上１３．３Ｐａ未満、バイアスパワーを２２Ｗ（０．０７Ｗ／ｃｍ2）以上１９８Ｗ（０．６３Ｗ／ｃｍ2）以下の範囲内に設定して行う。このオーバーエッチング工程のエッチング条件の一例としては、ガス流量をＨＢｒ／Ｏ2＝５０／５（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを８０Ｗに設定し、上記ゲート電極膜３を５０ｎｍ相当でオーバーエッチングする。
【００４０】
ここで、上述した各工程におけるバイアスパワーと処理雰囲気の圧力を上記範囲内に制御することで、エッチングの際に生じるＳｉＢｒＯxからなる反応生成物の側壁保護効果が制御される。エッチング時のバイアスパワーおよび圧力が設定された範囲の下限よりも低い場合には、上記反応生成物が側壁保護膜としてゲート電極の側壁に付き難くなるため、サイドエッチングが生じてしまう。一方、エッチング時のバイアスパワーおよび圧力が設定された範囲の上限よりも高い場合には、上記反応生成物が側壁保護膜としてゲート電極の側壁に付き過ぎるため、ゲート電極３’が順テーパー形状となる。
【００４１】
上記エッチング工程を行うことで、逆テーパー形状に加工された１００ｎｍの高さＨのゲート電極３’が形成される。ここで、ゲート電極３’のトップ面の線幅とボトム面の線幅のＣＤ差は、５ｎｍ〜４０ｎｍであることが好ましい。ＣＤ差が５ｎｍよりも小さいと、後工程でゲート電極３’に不純物イオンを導入し、熱処理によりゲート絶縁膜１２側に掃き出す際に、不純物が十分に濃縮されない。一方、ＣＤ差が４０ｎｍよりも大きい場合には、ゲート電極３’のボトム面の線幅はゲート幅として規定されるため、ゲート電極３’のトップ面の線幅が大きくなり、スペーサーとなるＳｉＮ薄膜やサイドウォールとなるＴＥＯＳ、ＳｉＮ薄膜を堆積した時のカバレッジが悪くなり、スペーサーやサイドウォール加工時の線幅をコントロールできなくなる。ここでは、上記ＣＤ差が１０ｎｍであることとする。
【００４２】
なお、ここでは、エッチング中に、上記バイアスパワーと圧力を段階的に低くなるように変化させる例について説明したが、これらは連続的に低くなるように変化させてもよい。また、ここでは、ポリシリコンからなる上記ゲート電極膜３を加工するエッチングガスとして、ＨＢｒを用いることとしたが、塩素（Ｃｌ2）またはＣＦ4、トリフルオロメタン（ＣＨＦ3）、ジフルオロメタン（ＣＨ2Ｆ2）、ヘキサフルオロブタジエン（Ｃ4Ｆ6）、オクタフルオロシクロペンテン（Ｃ5Ｆ8）、六フッ化硫黄（ＳＦ6）、三塩化ホウ素（ＢＣｌ3）等、ポリシリコンをエッチングできるガスであればよい。
【００４３】
次いで、図１（ｃ）に示すように、ウェットエッチングにより、ゲートエッチングの後処理を行うことで、ゲート電極３’の直下を除くゲート絶縁膜２を除去し、ゲート電極３’とハードマスク４’の両側に、スペーサー５とサイドウォール６を形成する。スペーサー５はＳｉＮ層からなり、サイドウォール６はＴＥＯＳ層６ａ、ＳｉＮ層６ｂを順次積層してなる。
【００４４】
具体的には、例えばＣＶＤ法により、ハードマスク４’およびゲート電極３’を覆う状態で、半導体基板１上に、ＳｉＮ層を１０ｎｍの膜厚で成膜して、既知のドライエッチングにより、このＳiＮ層をエッチングする。これにより、ハードマスク４’およびゲート電極３’の両側面のみにＳｉＮが残存して、スペーサー５となる。続いて、イオン注入法により、両側面にスペーサー５が設けられたゲート電極３’の両側の半導体基板１に、エクステンション領域用の不純物イオンを導入する。次いで、ＣＶＤ法により、両側面にスペーサー５が設けられたハードマスク４’とゲート電極３’を覆う状態で、半導体基板１上に、ＴＥＯＳ層６ａを５０ｎｍの膜厚で、ＳｉＮ層６ｂを２０ｎｍの膜厚で順次成膜した後、半導体基板１の表面が露出するまでエッチバックを行うことで、上記サイドウォール６を形成する。
【００４５】
その後、イオン注入法により、サイドウォール６が形成されたゲート電極３’の両側の半導体基板１に、ソース・ドレイン領域用の不純物イオンを導入する。続いて、ＲＴＡ法により、活性化アニールを行うことで、エクステンション領域７とソース・ドレイン領域８を形成する。
【００４６】
続いて、図２（ｄ）に示すように、例えばＣＶＤ法により、ハードマスク４’上およびサイドウォール６上を含む半導体基板１上に、例えばＴＥＯＳからなる層間絶縁膜９を成膜し、ＣＭＰ法により、ゲート電極３’の表面が露出するまで、層間絶縁膜９、スペーサー５、サイドウォール６およびハードマスク４’を研磨除去し、平坦化する。
【００４７】
次いで、イオン注入法により、表面が露出されたゲート電極３’中に、不純物イオンとして、例えばＰ+を導入する。この際、不純物イオンがゲート絶縁膜２との界面に到達しないように、不純物イオンを導入する。そして、上記イオン注入法による平均射影飛程Ｒｐとそのばらつきを示す標準偏差値ΔＲｐを足した距離（Ｒｐ＋ΔＲｐ）が、ゲート電極３’の高さＨよりも小さくなるように、エネルギーを制御してイオン注入を行うことが好ましい。
【００４８】
この注入条件の一例としては、注入エネルギーを５０ｋｅＶ、ドーズ量を１×１０15／ｃｍ2に設定する。この条件によれば、平均射影飛程Ｒpは６０．１ｎｍ、そのばらつきΔＲｐは２８．０ｎｍとなり、平均射影飛程ＲｐとそのばらつきΔＲｐを足した距離（Ｒｐ＋ΔＲｐ）は８８．１ｎｍとなるため、ゲート電極３’の高さＨの１００ｎｍよりも小さくなる。この際、ゲート電極３’が逆テーパー形状に加工されていることで、ゲート電極３’のボトム面よりも断面積が広い部分に不純物イオンが導入される。尚、注入条件として、注入イオンの平均射影飛程Ｒｐはゲート電極３’の高さＨの１／３の距離まで到達することが好ましい。
【００４９】
なお、ここでは、不純物イオンとして、Ｐ+を導入する例について説明したが、不純物イオンはこれに限定されず、３価元素イオンもしくは５価元素イオン、またはこれらを含む化合物イオンであればよい。このような不純物イオンとしては、Ｐ+の他に、ホウ素イオン（Ｂ+）、二フッ化ホウ素イオン（ＢＦ2+）、砒素イオン（Ａｓ+）、アンチモンイオン（Ｓｂ+）が挙げられる。
【００５０】
次に、図２（ｅ）に示すように、例えばスパッタリング法により、ゲート電極３’（前記図２（ｄ）参照）上および層間絶縁膜９上に、例えばＨｆからなる金属膜１０を１００ｎｍの膜厚で成膜する。この成膜条件の一例としては、Ｈｆターゲットを用い、アルゴン（Ａｒ）を４０ｍｌ／ｍｉｎの流量で流入するとともに、圧力を０．５Ｐａ、ＤＣパワー１ｋＷの設定して行う。
【００５１】
その後、窒素(Ｎ2）雰囲気下、４００℃でアニール（熱処理）を行うことにより、ゲート電極３’を構成するポリシリコンと、金属膜１０を構成するＨｆとをシリサイド化反応させて、フルシリサイド化されたゲート電極３''を形成する。以上のようにして、Ｈｆ：Ｓｉ＝０．５：０．５の組成のフルシリサイド化されたハフニウムシリサイドからなるゲート電極３''が形成される。また、このシリサイド化反応の際の熱処理により、不純物イオンが未反応のポリシリコン側に向かって掃き出されるため、ゲート電極３''のゲート絶縁膜２との界面側に、不純物イオンが濃縮されたドーピング層３ａ''が形成される。この際、ゲート電極３''が逆テーパー形状に加工されていることで、ゲート電極３''の断面積の差により、不純物イオンが十分に濃縮されるため、ドーピング層３ａ''は適正な濃度の不純物イオンを有する。その後、図２（ｆ）に示すように、硫酸と過酸化水素水の混合液により洗浄することで、未反応の金属膜１０（前記図２（ｅ）参照）を除去する。
【００５２】
なお、ここでは、Ｈｆからなる金属膜１０を用いてハフニウムシリサイドからなるゲート電極３''を形成する例について説明したが、ゲート電極３’をシリサイド化するための金属膜９の構成材料としては、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、タングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）などのシリサイド化反応する金属であればよい。
【００５３】
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、逆テーパー形状に加工されたゲート電極３’を形成することで、イオン注入法によって、不純物イオンがゲート絶縁膜２との界面に到達しないように、ゲート電極３’中に不純物イオンを導入しても、ゲート電極３’をシリサイド化する際の熱処理により、不純物イオンがゲート絶縁膜２側に掃き出される際に、ゲート電極３’の断面積の差により不純物イオンが濃縮される。これにより、ゲート絶縁膜２との界面側に適正な濃度の不純物イオンを有するドーピング層３ａ''を備えたゲート電極３''を形成することが可能となる。また、不純物イオンがゲート絶縁膜２との界面に到達しないように、ゲート電極３’中に不純物イオンを導入することから、ゲート絶縁膜２や半導体基板１に不純物イオンが入り込むことによる欠陥の発生が防止され、欠陥による固定電荷の増大が防止される。したがって、ゲート電極３''の仕事関数が設定値からずれることなく、所望の閾値電圧を得ることが可能になるため、半導体装置の高性能化、高品質化が図れる。
【００５４】
なお、上記実施形態においては、逆テーパー形状に加工されたゲート電極３’を形成する際に、第２メインエッチング工程では、第１メインエッチング工程よりもバイアスパワーを低くし、ソフトランディング工程では、第２メインエッチング工程よりも処理雰囲気の圧力を低くする例について説明した。しかし、本発明はこれに限定されず、エッチング中に、エッチング開始時よりも低くなるように、バイアスパワーのみまたは圧力のみを変化させてもよい。また、上述実施形態においては、エッチング装置をＩＣＰ放電型プラズマエッチング装置としたが、平行平板型プラズマエッチング装置、２周波励起の平行平板型プラズマエッチング装置、ＥＣＲ放電型プラズマエッチング装置としてもよい。
【００５５】
ここで、エッチング中に、エッチング開始時よりも低くなるように、バイアスパワーのみを変化させて、逆テーパー形状のゲート電極３’を形成する際のエッチング条件を以下に示す。このエッチングの各工程において、使用するエッチングガスは、上述した実施形態と同一であることとする。
【００５６】
まず、第１メインエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１２０Ｗに設定し、ポリシリコンからなるゲート電極膜３を５０ｎｍエッチングする。次に、第２メインエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ゲート電極膜３を２０ｎｍエッチングする。次いで、ソフトランディング工程として、ガス流量をＨＢｒ／Ｈｅ／Ｏ2＝４００／４００／６（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを８０Ｗに設定し、ゲート電極膜３を３０ｎｍジャストエッチングする。その後、オーバーエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝５０／５（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを８０Ｗに設定し、ゲート電極膜３を５０ｎｍ相当をエッチングする。
【００５７】
また、エッチング中に、エッチング開始時よりも低くなるように、処理雰囲気の圧力のみを変化させて、逆テーパー形状のゲート電極３’を形成する際のエッチング条件を以下に示す。このエッチングの各工程においても、使用するエッチングガスは、上述した実施形態と同一であることとする。
【００５８】
まず、第１メインエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を５．３２Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ポリシリコンからなるゲート電極膜３を５０ｎｍエッチングする。次に、第２メインエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝４００／１（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ゲート電極膜３を２０ｎｍエッチングする。次いで、ソフトランディング工程として、ガス流量をＨＢｒ／Ｈｅ／Ｏ2＝４００／４００／６（ｍｌ／ｍｉｎ）、圧力を２．６７Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ゲート電極膜３を３０ｎｍジャストエッチングする。その後、オーバーエッチング工程として、ガス流量をＨＢｒ／Ｏ2＝５０／５（ｍｌ／ｍｉｎ）、圧力を３．９９Ｐａ、ソースパワーを３００Ｗ、バイアスパワーを１００Ｗに設定し、ゲート電極膜３を５０ｎｍ相当をエッチングする。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る実施形態を説明するための製造工程断面図（その２）である。
【図３】従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図４】従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【符号の説明】
【００６０】
１…半導体基板、２…ゲート絶縁膜、３…ゲート電極膜、３’，３''…ゲート電極、３ａ''…ドーピング層、９…層間絶縁膜、１０…金属膜
【図１】
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【図２】
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【図３】
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【図４】
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