(57)【要約】【課題】トランジスタのハードスイッチングを最小化する。【解決手段】プラズマ表示装置は、複数の電極に連結されたインダクタＬと、上記複数の電極とインダクタの接点と、第１電圧を供給する第１電源の間に連結された第１トランジスタＳｓと、上記複数の第１電極とインダクタの接点と、上記第１電圧より低い第２電圧を供給する第２電源の間に連結された第２トランジスタＳｇと、第３電圧を供給する第３電源と上記インダクタとの間に連結された第３トランジスタＳｒと、上記第３トランジスタと並列に連結された第４トランジスタＳｆと、上記第２電源と上記複数の電極との間に連結されて上記インダクタに充電された電圧を放電させる放電経路を形成する放電部１２０を備えることを特徴とする。【選択図】図４
2008134602.tif 000002
【特許請求の範囲】
【請求項１】
複数の電極を含むプラズマ表示装置において、
前記複数の電極に連結されたインダクタと、
前記複数の電極とインダクタとの接点と、第１電圧を供給する第１電源の間に連結された第１トランジスタと、
前記複数の電極とインダクタとの接点と、
前記第１電圧より低い第２電圧を供給する第２電源の間に連結された第２トランジスタと、
第３電圧を供給する第３電源と前記インダクタとの間に連結された第３トランジスタと、
前記第３トランジスタと並列に連結された第４トランジスタと、
前記第２電源と前記複数の電極との間に連結されて前記インダクタに充電された電圧を放電させる放電経路を形成する放電部と、
を備えることを特徴とするプラズマ表示装置。
【請求項２】
前記放電部は、
前記複数の電極と連結されて前記インダクタに充電された電圧の流れを制御する第５トランジスタと、
前記第５トランジスタと前記第２電源との間に連結された第１キャパシタと、
前記第１キャパシタと並列に連結された抵抗をさらに含むことを特徴とする請求項１に記載のプラズマ表示装置。
【請求項３】
前記第５トランジスタは、前記第２トランジスタがターンオンされる前にターンオンされることを特徴とする請求項２に記載のプラズマ表示装置。
【請求項４】
前記第３トランジスタがターンオンされて前記電極の電圧が上昇され、
前記第１トランジスタがターンオンされて前記電極に第１電圧が印加され、
前記第４トランジスタがターンオンされて前記電極の電圧が下降し、
前記第５トランジスタがターンオンされて前記インダクタに充電された電圧が放電し、
前記第２トランジスタがターンオンされて前記電極に前記第２電圧が印加されることを特徴とする請求項３に記載のプラズマ表示装置。
【請求項５】
前記第３電源は、
前記第３及び第４トランジスタの接点に陽極が連結されたキャパシタを含むことを特徴とする請求項１に記載のプラズマ表示装置。
【請求項６】
前記インダクタと前記第３トランジスタとの間に連結されて前記電極の電圧が上昇するように電流の方向を決定する第１ダイオードと、
前記インダクタと前記第４トランジスタとの間に連結されて前記電極の電圧が下降するように電流の方向を決定する第２ダイオードをさらに含むことを特徴とする請求項１に記載のプラズマ表示装置。
【請求項７】
前記第２電圧は、接地電圧であることを特徴とする請求項６に記載のプラズマ表示装置。
【請求項８】
複数の電極を含むプラズマ表示装置の駆動方法において、
インダクタを介して前記複数の電極の電圧を上昇させる段階と、
第１電源の第１電圧を前記複数の電極に印加する段階と、
前記インダクタを介して前記複数の電極の電圧を下降させる段階と、
前記第１電圧より低い第２電圧を供給する第２電源と前記複数の電極との間に連結された放電部を利用して前記インダクタに充電された電圧を放電させる段階と、
前記第２電圧を前記複数の電極に印加する段階と、
を含むことを特徴とするプラズマ表示装置の駆動方法。
【請求項９】
前記インダクタに保存された電圧を放電させる段階は、
前記インダクタと前記複数の電極の接点との間に連結されたトランジスタをターンオンする段階と、
前記トランジスタを介して供給される前記インダクタに充電された電圧がキャパシタに充電される段階と、
前記キャパシタに充電された電圧が放電抵抗を介して消耗される段階と、
を含むことを特徴とする請求項８に記載のプラズマ表示装置の駆動方法。
【請求項１０】
前記第２電圧は、接地電圧であることを特徴とする請求項８に記載のプラズマ表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ表示装置及びその駆動方法に関し、特にトランジスタのハードスイッチングを最小化することができるプラズマ表示装置及びその駆動方法に関するものである。
【背景技術】
【０００２】
プラズマ表示装置は、気体放電によって生成されるプラズマを利用して文字または映像を表示するプラズマ表示パネル(Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ；ＰＤＰ)を用いた表示装置である。このために、プラズマ表示装置は、画像を具現するプラズマ表示パネルと、プラズマ表示パネルを駆動するための複数の駆動回路部を含む。
【０００３】
このようなプラズマ表示装置の表示パネルは、一フレームがそれぞれの加重値を有する複数のサブフィールドに分けられて駆動される。各サブフィールドのアドレス期間の間には、発光セルと非発光セルが選択され、サステイン期間の間には実際に映像を表示するために発光セルに対してサステイン放電が行われる。そして、セルが発光するサブフィールドの加重値の組合によって階調が表現される。
【０００４】
ここで、サステイン放電のためにサステインパルスが印加される電極は、そのサステインパルスが印加される他の電極と共に容量性負荷に作用する。つまり、サステインパルスを電極に印加するためには、サステイン放電のための電力の他に電荷注入用の無効電力が必要である。よって、サステイン放電回路には、無効電力を回収して再使用する電力回収回路が用いられる。
【０００５】
この電力回収回路は、インダクタを利用してサステインパルスのハイレベル電圧まで上昇させることができるが、サステインパルスのローレベル電圧まで下降時インダクタに電圧が充電される。インダクタに充電された電圧は、接地と連結されたトランジスタを介して接地電圧に誘起される。これによって、接地と連結されたトランジスタは、サステインパルスの下降時インダクタに充電された電圧だけハードスイッチングするようになる。特に、最近では、無効電力を最小化するために電力回収率が次第に高くなることにつれ、インダクタに充電される圧も高くなって接地と連結されたトランジスタのハードスイッチングが厳しくなっている。このような、ハードスイッチングによって消費電力の増加とトランジスタの熱的ストレスが増加されてトランジスタの破損の恐れがあり、電磁波干渉(ｅｌｅｃｔｒｏ−ｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ)が多く発生する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような従来の問題点を解決するためになされたものであって、その目的は、トランジスタのハードスイッチングを最小化することができるプラズマ表示装置及びその駆動方法を提供することである。
【課題を解決するための手段】
【０００７】
上述の目的を達成するための本発明に係るプラズマ表示装置は、複数の電極に連結されたインダクタと、上記複数の電極とインダクタとの接点と、第１電圧を供給する第１電源の間に連結された第１トランジスタと、上記複数の電極とインダクタとの接点と、上記第１電圧より低い第２電圧を供給する第２電源の間に連結された第２トランジスタと、第３電圧を供給する第３電源と上記インダクタとの間に連結された第３トランジスタと、上記第３トランジスタと並列に連結された第４トランジスタと、上記第２電源と上記複数の電極との間に連結されて上記インダクタに充電された電圧を放電させる放電経路を形成する放電部を備えることを特徴とする。
【０００８】
ここで、上記放電部は、上記複数の電極と連結されて上記インダクタに充電された電圧の流れを制御する第５トランジスタと、上記第５トランジスタと上記第２電源との間に連結されたキャパシタと、上記キャパシタと並列に連結された抵抗をさらに含むことを特徴とする。
【０００９】
この時、第５トランジスタは、上記第２トランジスタがターンオンされる前にターンオンされることを特徴とする。
【００１０】
一方、上記第３トランジスタがターンオンされて上記電極の電圧が上昇され、上記第１トランジスタがターンオンされて上記電極に第１電圧が印加され、上記第４トランジスタがターンオンされて上記電極の電圧が下降し、上記第５トランジスタがターンオンされて上記インダクタに充電された電圧が放電し、上記第２トランジスタがターンオンされて上記電極に上記第２電圧が印加されることを特徴とする。
【００１１】
また、上記第３電源は、上記第３及び第４トランジスタの接点に陽極が連結されたキャパシタを含むことを特徴とする。
【００１２】
一方、上記インダクタと上記第３トランジスタとの間に連結されて上記電極の電圧が上昇するように電流の方向を決定する第１ダイオードと、上記インダクタと上記第４トランジスタとの間に連結されて上記電極の電圧が下降するように電流の方向を決定する第２ダイオードとをさらに含むことを特徴とする。
【００１３】
そして、上記第２電圧は、接地電圧であることを特徴とする。
【００１４】
また、上述の目的を達成するための本発明に係るプラズマ表示装置の駆動方法は、インダクタを介して上記複数の電極の電圧を上昇させる段階と、第１電源の第１電圧を上記複数の電極に印加する段階と、上記インダクタを介して上記複数の電極の電圧を下降させる段階と、上記第１電圧より低い第２電圧を供給する第２電源と上記複数の電極との間に連結された放電部を利用して上記インダクタに充電された電圧を放電させる段階と、上記第２電圧を上記複数の電極に印加する段階とを含むことを特徴とする。
【００１５】
詳しくは、上記インダクタに保存された電圧を放電させる段階は、上記インダクタと上記複数の電極の接点との間に連結されたトランジスタをターンオンする段階と、上記トランジスタを介して供給される上記インダクタに充電された電圧がキャパシタに充電される段階と、上記キャパシタに充電された電圧が放電抵抗を介して消耗される段階とを含むことを特徴とする。
【発明の効果】
【００１６】
本発明に係るプラズマ表示装置は、接地と連結されたトランジスタのハードスイッチングを最小化することができる。これによって、トランジスタの熱的ストレスが最小化されることと共にＥＭＩを最小化することができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面を参照して本発明の実施形態について、本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は多様で相異なる形態で実現することができ、ここで説明する実施形態には限られない。
【００１８】
以下、本発明の好ましい実施形態を図１ないし図６ｅを参照して詳しく説明する。
【００１９】
図１は、本発明によるプラズマ表示装置を示すブロック図である。
【００２０】
図１に示すように、本発明によるプラズマ表示装置は、画像が具現されるプラズマ表示パネル１０６と、プラズマ表示パネル１０６のアドレス電極(Ａ１ないしＡｍ)にデータを供給するためのアドレス駆動部１０４と、走査電極(Ｙ１ないしＹｎ)を駆動するための走査駆動部１０２と、サステイン電極(Ｘ１ないしＸｎ)を駆動するためのサステイン駆動部１０８と、各駆動部１０２、１０４、１０８を制御する制御部１１０とを備える。
【００２１】
プラズマ表示パネル１０６は、マトリックス状に配列された複数の放電セルＣを利用して画像を表示する。放電セルＣは、列方向に伸びている複数のアドレス電極(Ａ１ないしＡｍ)と、行方向に伸びている複数の走査電極(Ｙ１ないしＹｎ)と、走査電極(Ｙ１ないしＹｎ)と対となりながら、行方向に伸びている複数のサステイン電極(Ｘ１ないしＸｎ)で構成される。ここで、アドレス電極(Ａ１ないしＡｍ)は、走査電極(Ｙ１ないしＹｎ)とサステイン電極(Ｘ１ないしＸｎ)と交差するように形成される。
【００２２】
制御部１１０は、一フレームを複数のサブフィールドに分けて駆動し、各サブフィールドは時間的な動作変化として表現すると、リセット期間、アドレス期間及びサステイン期間からなる。そして、制御部１１０は、垂直/水平同期信号が入力されて各駆動部１０２、１０４、１０８に必要なアドレス制御信号、走査制御信号及びサステイン制御信号を生成する。生成された制御信号は、該当の駆動部１０２、１０４、１０８に供給されることで、制御部１１０は各駆動部１０２、１０４、１０８を制御するようになる。
【００２３】
アドレス駆動部１０４は、制御部１１０からのアドレス制御信号に応答して表示しようとする放電セルを選択するためのデータ信号を各アドレス電極(Ａ１ないしＡｍ)に供給する。
【００２４】
走査駆動部１０２は、制御部１１０から走査制御信号に応答して走査電極(Ｙ１ないしＹｎ)に駆動電圧を印加する。
【００２５】
サステイン駆動部１０８は、制御部１１０からサステイン制御信号に応答してサステイン電極(Ｘ１ないしＸｎ)に駆動電圧を印加する。
【００２６】
図２は、本発明によるプラズマ表示装置の画像を表示する単位フレームを示したものであり、本発明に係るサブフィールドの配列を示す図面である。
【００２７】
図２に示すように、画像を表示する単位フレームは、時分割階調表現のために８個のサブフィールド(ＳＦ１ないしＳＦ８)に分けられる。各サブフィールドは、リセット期間(ＰＲ１〜ＰＲ８)、アドレス期間(ＰＡ１〜ＰＡ８)、サステイン期間(ＰＳ１〜ＰＳ８)に分けられる。
【００２８】
プラズマディスプレーパネルの輝度は、単位フレームで占めるサステイン周期(ＰＳ１〜ＰＳ８)の長さに比例する。単位フレームで占めるサステイン周期(ＰＳ１〜ＰＳ８)の長さは、２５５Ｔ(Ｔは、単位時間)である。この時、第ｎサブフィールドＳＦｎのサステイン周期ＰＳｎには、２ｎに応じる時間がそれぞれ設定される。これによって、８個のサブフィールドのうち表示されるサブフィールドを適切に選択すれば、いずれのサブフィールドにも表示されない０(ゼロ)階調を含んで全部２５６階調の表示が行われることができる。
【００２９】
一方、図面では、単位フレームを８個のサブフィールド(ＳＦ１〜ＳＦ８)に分け、各サブフィールドの階調加重値を第１サブフィールド(ＳＦ１)から第８サブフィールドＳＦ８まで１Ｔ、２Ｔ、．．．１２８Ｔのように割り当てたが、このような割り当て方は一例に過ぎず、これに限定されるものではない。すなわち、単位フレームのサブフィールドの数は、８個よりも少なく、または多いこともあり、サブフィールド別の階調加重値の割り当ても、例示されたものとは異なり、設計の形によって変更することができる。
【００３０】
図３は、本発明に係るプラズマ表示装置の駆動波形を示す図であり、図２に示されたリセット期間、アドレス期間及びサステイン期間に供給される駆動波形を詳しく示す図面である。
【００３１】
図３に示すように、プラズマディスプレーパネル１０６は、基本的に一つのサブフィールドＳＦでリセット期間、アドレス期間及びサステイン期間が順に行われることで、所定画像が表示される。
【００３２】
リセット期間の上昇期間において、Ｘ電極を基準電圧(図３では、０Ｖ)に保持した状態でＹ電極に電圧がＶｓ電圧からＶｓｅｔ電圧まで次第に増加される。そして、Ｙ電極の電圧が増加するうちにＹ電極とＸ電極との間及びＹ電極とＡ電極との間で微弱な放電、すなわち、弱放電が起こってＹ電極には(−)壁電荷が形成され、Ｘ及びＡ電極には(＋)壁電荷が形成される。
【００３３】
リセット期間の下降期間において、Ｘ電極にＶｅ電圧を印加した状態でＹ電極に電圧がＶｓ電圧からＶｎｆ電圧まで次第に減少される。そして、Ｙ電極の電圧が減少するうちにＹ電極とＸ電極との間及びＹ電極とＡ電極との間に弱放電が起こってＹ電極に形成された(−)壁電荷とＸ電極及びＡ電極に形成された(＋)壁電荷が消去されて放電セルが初期化される。一般的に、｜Ｖｎｆ−Ｖｅ｜電圧の大きさは、Ｙ電極とＸ電極との間の放電開始電圧近くに設定される。それで、Ｙ電極とＸ電極との間の壁電圧がほぼ０Ｖになり、アドレス期間でアドレス放電が起こらないセルが維持期間で誤放電するのを防止することができる。
【００３４】
アドレス期間において、発光する放電セルを選択するため、Ｘ電極にＶｅ電圧が印加された状態で、複数のＹ電極に順次にＶｓｃＬ電圧を有する走査パルスを印加する。この時、ＶｓｃＬ電圧が印加されたＹ電極とＸ電極によって形成される複数の放電セルのうち発光する放電セルをパスするＡ電極にＶａ電圧を印加する。それで、Ｖａ電圧が印加されたＡ電極とＶｓｃＬ電圧が印加されたＹ電極の間及びＶｓｃＬ電圧が印加されたＹ電極とＶｅ電圧が印加されたＸ電極の間でアドレス放電が起こって、Ｙ電極に(＋)壁電荷、Ａ電極及びＸ電極にそれぞれ(−)壁電荷が形成される。ここで、ＶｓｃＬ電圧は、Ｖｎｆ電圧と同様であるか、またはローレベルに設定される。そして、ＶｓｃＬ電圧が印加されないＹ電極には、ＶｓｃＬ電圧より高いＶｓｃＨ電圧が印加され、選択されない放電セルのＡ電極には基準電圧が印加される。
【００３５】
一方、アドレス期間において、このような動作を行うため、走査駆動部１０２はＹ電極(Ｙ１−Ｙｎ)のうちＶｓｃＬ電圧を有する走査パルスが印加されるＹ電極を選択する。例えば、シングル駆動では、垂直方向に配列された順にＹ電極を選択することができる。また、一つのＹ電極が選択される場合、アドレス電極駆動部１０４は、該当のＹ電極によって形成された放電セルの中で点灯される放電セルを選択する。すなわち、アドレス駆動部１０４は、Ａ電極(Ａ１−Ａｍ)のうちＶａ電圧のアドレスパルスが印加されるセルを選択する。
【００３６】
サステイン期間において、Ｙ電極とＸ電極にハイレベルの電圧(図３では、Ｖｓ電圧)とローレベル電圧(図３では、０Ｖ)を有するサステインパルスが交互的に印加され点灯される放電セルのＹ電極とＸ電極との間でサステイン放電が起こる。ここで、サステインパルスの数は、各サブフィールドの加重値に相当するように適切に選択される。
【００３７】
図４は、図３に示されたサステインパルスを生成するためのサステインパルス生成部を示す回路図である。図４で、パネルキャパシタＣｐは、Ｘ電極とＹ電極との間のキャパシタンス成分を等価的に示したものであり、便宜上にパネルキャパシタＣｐのＸ電極は接地端子に連結されたことで表示した。
【００３８】
図４に示されたサステイン放電回路は、回収用キャパシタＣｅｒｃ、インダクタＬ、複数のトランジスタ(Ｓｒ、Ｓｆ、Ｓｓ、Ｓｇ)、複数のダイオード(Ｄｒ、Ｄｆ)及び放電部１２０を含む。ここで、Ｓｓは第１トランジスタ、Ｓｇは第２トランジスタ、Ｓｒは第３トランジスタ、Ｓｆは第４トランジスタ、Ｄｒは第１ダイオード、Ｄｆは第２ダイオードと称する。
【００３９】
回収用キャパシタＣｅｒｃは、パネルキャパシタＣｐに連結されて所定電荷を供給したり回収したりする役割を有する。このような回収用キャパシタＣｅｒｃの陰極は接地端子に連結され、陽極は第３トランジスタＳｒと第４トランジスタＳｆの接点に連結される。
【００４０】
インダクタＬは、第１ダイオードＤｒと第２ダイオードＤｆの接点に一側が連結され、パネルキャパシタＣｐに他側が連結される。このようなインダクタＬは、パネルキャパシタＣｐと共に共振が発生されるようにする。
【００４１】
複数のトランジスタは、第１電圧、すなわち、Ｖｓ電圧を供給する第１電源にドレインが連結され、パネルキャパシタＣｐにソースが連結され、ローレベルまたはハイレベルの制御信号が入力される制御信号端子にゲートが連結された第１トランジスタＳｓとパネルキャパシタＣｐにドレインが連結され、第２電圧、すなわち、接地電圧を供給する第２電源、すなわち、接地にソースが連結されてローレベルまたはハイレベルの制御信号が入力される制御信号端子にゲートが連結された第２トランジスタＳｇと、回収用キャパシタＣｅｒｃにドレインが連結され、第１ダイオードＤｒにソースが連結されてローレベルまたはハイレベルの制御信号が入力される制御信号端子にゲートが連結された第３トランジスタＳｒと、 第２ダイオードＤｆにドレインが連結され、第３電圧を供給する回収用キャパシタＣｅｒｃ(または、第３電源と称する)にソースが連結されてローレベルまたはハイレベルの制御信号が入力される制御信号端子にゲートが連結された第４トランジスタＳｆを含む。
【００４２】
第１及び第２ダイオードＤｒ、Ｄｆは、第３及び第４トランジスタＳｒ、Ｓｆのそれぞれに連結されたボディーダイオード(図示せず)による電流の流れを遮断する方向に連結される。第１ダイオードＤｒは、第３トランジスタＳｒに陽極が連結され、インダクタＬに陰極が連結される。第２ダイオードＤｆは、インダクタＬに陽極が連結され、第４トランジスタＳｆに陰極が連結される。このような第１及び第２ダイオードＤｒ、Ｄｆの他にもＶｓ電圧を供給する第１電源とインダクタＬとの間に連結されてインダクタＬの一端の電圧をＶｓ電圧にクランピングするダイオード(図示せず)と、接地とインダクタＬとの間に連結されてインダクタＬの一端の電圧を０Ｖにクランピングするダイオード(図示せず)が形成されることもできる。
【００４３】
放電部１２０は、トランジスタＳｓｆ、バイパスキャパシタＣｆ及び放電抵抗Ｒを含む。ここで、Ｓｓｆは、第５トランジスタと称する。
【００４４】
第５トランジスタＳｓｆは、パネルキャパシタＣｐにドレインが連結されて放電抵抗Ｒと第１キャパシタ、すなわち、バイパスキャパシタＣｆの接点にソースが連結されてローレベルまたはハイレベルの制御信号が入力される制御信号端子にゲートが連結される。このような第５トランジスタＳｓｆは、接地と連結された第２トランジスタがターンオンされる前にインダクタＬに充電された電圧をバイパスキャパシタＣｆに供給するようにスイッチングされる。このように、第５トランジスタＳｓｆを介してインダクタＬに充電された電圧が最小化されることで、接地と連結された第２トランジスタＳｇのハードスイッチングを最小化することができる。
【００４５】
バイパスキャパシタＣｆは、インダクタＬに充電された電圧の高周波成分が第５トランジスタＳｓｆを介して入力されると、インピーダンスが低くなってその高周波成分を、接地を介してバイパスさせる。そして、バイパスキャパシタＣｆは、インダクタＬに充電された電圧の低周波成分が第５トランジスタＳｓｆを介して入力されば、インピーダンスが高くなってその低周波成分を充電する。このようなバイパスキャパシタＣｆの一端は接地に連結され、他端は第５トランジスタＳｓｆに連結される。
【００４６】
放電抵抗Ｒは、第５トランジスタＳｓｆがターンオフされば、バイパスキャパシタＣｆに充電されたインダクタＬの電圧を、接地を介して消耗させる。このような放電抵抗Ｒは、バイパスキャパシタＣｆと並列に連結される。
【００４７】
図５は、図４に示された回路によってサステイン期間の間の動作タイミングを示す図面である。図６ａないし図６ｅは、図５に示された各区間での電流経路を示す図面である。
【００４８】
図５に示すように、区間Ｔ１の場合、ハイレベルの制御信号が第３トランジスタＳｒに印加されることで、第３トランジスタＳｒがターンオンされる。そして、図６ａに示すように、回収用キャパシタＣｅｒｃ、第３トランジスタＳｒ、第１ダイオードＤｒ、インダクタＬ及びパネルキャパシタＣｐに電流経路が形成されてインダクタＬ及びパネルキャパシタＣｐとの間に共振が発生する。この共振によって回収用キャパシタＣｅｒｃに充電された電荷がパネルキャパシタＣｐに移動しながらパネルキャパシタＣｐが充電され、パネルキャパシタＣｐのＹ電極電圧は０Ｖから徐々に上昇する。
【００４９】
区間Ｔ２の場合、ローレベルの制御信号が第３トランジスタＳｒに印加され、ハイレベルの制御信号が第１トランジスタＳｓに印加されることで、第１トランジスタＳｓがターンオンされる。それで、図６ｂに示すように、Ｖｓ電源、第１トランジスタＳｓ、パネルキャパシタＣｐに電流経路が形成される。これによって、Ｖｓ電圧が第１トランジスタＳｓを介してパネルキャパシタＣｐのＹ電極に印加される。
【００５０】
区間Ｔ３の場合、ローレベルの制御信号が第１トランジスタＳｓに印加され、ハイレベルの制御信号が第４トランジスタＳｆに印加されることで、第４トランジスタＳｆがターンオンされる。それで、図６ｃに示すように、パネルキャパシタＣｐ、インダクタＬ、第２ダイオードＤｆ、トランジスタ及び回収用キャパシタＣｅｒに電流経路が形成されてインダクタＬ及びパネルキャパシタＣｐとの間に共振が発生する。この共振によって、パネルキャパシタＣｐに充電された電荷が回収用キャパシタＣｅｒｃに移動しながら回収用キャパシタＣｅｒｃが充電され、パネルキャパシタＣｐのＹ電極電圧はＶｓ電圧から徐々に下降する。
【００５１】
区間Ｔ４の場合、ローレベルの制御信号が第４トランジスタＳｆに印加され、ハイレベルの制御信号が第５トランジスタＳｓｆに印加されることで、第５トランジスタＳｓｆがターンオンされる。この時、第５トランジスタＳｓｆのターンオン期間は、第４トランジスタＳｆのターンオン期間より短い。それで、図６ｄに示すように、インダクタＬ、第５トランジスタＳｓｆ、バイパスキャパシタＣｆに電流経路が形成され、インダクタＬに充電された電圧が第５トランジスタＳｓｆを介してバイパスキャパシタＣｆに印加される。この時、インダクタＬに充電された電圧に含まれた３０〜１００ＭＨｚの高周波数成分がバイパスキャパシタＣｆに印加されば、バイパスキャパシタＣｆはインピーダンスが低くなって短絡状態を維持するようになる。これによって、インダクタＬに充電された電圧は、第５トランジスタＳｓｆ及びバイパスキャパシタＣｆを介して第２電圧、すなわち、接地電圧に誘起される。そして、インダクタＬに充電された電圧に含まれた ３０ＭＨｚ未満の周波数成分がバイパスキャパシタＣｆに印加されば、バイパスキャパシタＣｆはインピーダンスが高くなってインダクタＬからの電圧を充電する。
【００５２】
区間Ｔ５の場合、ローレベルの制御信号が第５トランジスタＳｓｆに印加され、ハイレベルの制御信号が第２トランジスタＳｇに印加されることで、第２トランジスタＳｇがターンオンされる。それで、図６ｅに示すように、パネルキャパシタＣｐ、第２トランジスタＳｇ及び接地に電流経路が形成され、パネルキャパシタＣｐのＹ電極に接地電圧が印加される。また、バイパスキャパシタＣｆに充電された電圧は、放電抵抗Ｒを介して接地電圧に誘起される。
【００５３】
このように、本発明によるプラズマ表示装置は、区間Ｔ３の間にインダクタＬに充電された電圧が放電部１２０を介して最小化された後に接地と連結された第２トランジスタＳｇがターンオンされる。これによって、第２トランジスタＳｇのハードスイッチングを最小化することができることと共にＥＭＩを最小化することができ、第２トランジスタＳｇから発生される熱が従来に比べて約５〜１０度程度に低くなる。
【００５４】
以上、本発明は、上述した特定の好適な実施形態に限定されるものではなく、特許請求範囲から請求する本発明の基本概念に基づき、当該技術分野における通常の知識を有する者であれば、様々な実施変形が可能であり、そのような変形は本発明の特許請求範囲に属するものである。
【産業上の利用可能性】
【００５５】
本発明は、プラズマ表示装置に利用可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明に係るプラズマ表示装置を示すブロック図である。
【図２】本発明に係るサブフィールドの配列を示す図面である。
【図３】本発明に係るプラズマ表示装置の駆動波形を示す図面である。
【図４】図３のサステインパルスを生成するサステインパルス生成部を示す回路図である。
【図５】図４のサステインパルスを複数の区間に区分し、各区間別にトランジスタのタイミングを示す図面である。
【図６ａ】図５の各区間での電流経路を示す図面である。
【図６ｂ】図５の各区間での電流経路を示す図面である。
【図６ｃ】図５の各区間での電流経路を示す図面である。
【図６ｄ】図５の各区間での電流経路を示す図面である。
【図６ｅ】図５の各区間での電流経路を示す図面である。
【符号の説明】
【００５７】
１０２    走査駆動部、
１０４    アドレス駆動部、
１０６    プラズマ表示パネル、
１０８    サステイン駆動部、
１１０    制御部。
【図１】
2008134602.tif 000003
【図２】
2008134602.tif 000004
【図３】
2008134602.tif 000005
【図４】
2008134602.tif 000006
【図５】
2008134602.tif 000007
【図６ａ】
2008134602.tif 000008
【図６ｂ】
2008134602.tif 000009
【図６ｃ】
2008134602.tif 000010
【図６ｄ】
2008134602.tif 000011
【図６ｅ】
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