(57)【要約】【課題】広い温度範囲にわたって、低電源電圧下においても、正確にメモリセルの書込電流を読出特性の劣化を抑制しつつ改善する。【解決手段】ワード線ドライバの電源ノードに、電源電圧（ＶＤＤＲ）を降圧するドライバ電源回路（１０）を設ける。このドライバ電源回路１０は、Ｎ＋ドープトポリシリコンの非シリサイド抵抗素子（２０）と、ドライバ電源ノード（１１）の電圧レベルを低下させるプルダウン回路とを含む。このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。このゲート制御回路は、メモリセルトランジスタのしきい値電圧変動に連動してそのプルダウントランジスタのゲート電位を補正する。【選択図】図１７
2008065968.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配列される複数のスタティック型メモリセル、
各前記メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線、
各前記ワード線に対応して配置され、各々がアドレス指定されたワード線を選択状態へ駆動する複数のワード線ドライバ、および
主電源ノードの電圧を降圧して前記ワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備え、
前記ドライバ電源回路は、前記主電源ノードと前記ドライバ電源ノードとの間に接続される抵抗素子と、前記ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含む、半導体記憶装置。
【請求項２】
前記プルダウン回路は、各々が前記メモリセルの構成要素のトランジスタと同様の電気的特性を有する複数の互いに並列に設けられる単位トランジスタをプルダウン素子として含む、請求項１記載の半導体記憶装置。
【請求項３】
前記抵抗素子は、トランジスタ素子と異なる受動抵抗素子である、請求項１記載の半導体記憶装置。
【請求項４】
前記受動抵抗素子は、Ｎ型ドープポリシリコン抵抗である、請求項３記載の半導体記憶装置。
【請求項５】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型ドープポリシリコン抵抗は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と同一の配線幅を有する、請求項４記載の半導体記憶装置。
【請求項６】
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を設定するゲート制御回路とを含む、請求項１記載の半導体記憶装置。
【請求項７】
前記ゲート制御回路は、各前記メモリセルの構成要素のトランジスタと同一の電気的特性を有し、前記主電源ノードと前記プルダウン用トランジスタのゲートとの間にソースフォロア態様で接続されるソースフォロアトランジスタを含む、請求項６記載の半導体記憶装置。
【請求項８】
前記ゲート制御回路は、前記プルダウン用トランジスタのゲートと接地ノードとの間に接続されるＮ型ドープポリシリコン抵抗素子を含む、請求項６記載の半導体記憶装置。
【請求項９】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型ドープポリシリコン抵抗素子は、前記絶縁ゲート型電界効果トランジスタのチャネル長を規定するゲート長と同一の配線幅を有する、請求項８記載の半導体記憶装置。
【請求項１０】
前記ゲート制御回路は、前記主電源ノードと前記プルダウン用トランジスタのゲートとの間に接続されるＮ型拡散抵抗を含む、請求項６記載の半導体記憶装置。
【請求項１１】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記Ｎ型拡散抵抗は、前記メモリセルのトランジスタのチャネル幅を規定するゲート幅と同一の幅を有する、請求項１０記載の半導体記憶装置。
【請求項１２】
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、前記プルダウン用トランジスタの少なくともバックゲートの電圧を設定するゲート制御回路とを含む、請求項１記載の半導体記憶装置。
【請求項１３】
前記複数のメモリセルは、複数の行ブロックに分割され、
前記ドライバ電源回路は、各前記行ブロックに対応して配置され、各々が対応の行ブロックのワード線ドライバの電源ノードに共通に結合される複数のサブ電源回路を含み、
各前記サブ電源回路は、行ブロック指定信号に従って選択的に前記ドライバ電源ノードと接地ノードとの間の電流経路を遮断するスイッチング素子を含む、請求項１記載の半導体記憶装置。
【請求項１４】
前記プルダウン回路は、前記ドライバ電源ノードの電圧をプルダウンするための、互いに並列に接続され各々が導通状態または非導通状態に設定可能な複数の単位トランジスタを含む、請求項１記載の半導体記憶装置。
【請求項１５】
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を固定電位および前記固定電位を抵抗分圧した電圧の一方に設定するゲート制御回路とを含む、請求項１記載の半導体記憶装置。
【請求項１６】
前記抵抗素子は、前記複数のメモリセルが配置される領域と前記ワード線ドライバが配置される領域との間の領域に配置される、請求項１記載の半導体記憶装置。
【請求項１７】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記抵抗素子は、前記メモリセルのトランジスタの活性領域を構成する拡散層と同一方向に配置される拡散層で形成される、請求項１６記載の半導体記憶装置。
【請求項１８】
前記プルダウン回路は、前記メモリセルが配置される領域と前記ワード線ドライバが配置される領域との間の領域に配置される、請求項１記載の半導体記憶装置。
【請求項１９】
各前記メモリセルは、絶縁ゲート型電界効果トランジスタを構成要素として含み、
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲート電圧を設定する抵抗分圧回路とを含み、
前記抵抗分圧回路は、前記メモリセルのトランジスタのゲート電極と同一方向に配列されるＮ型ドープポリシリコン抵抗素子を含む、請求項１８記載の半導体記憶装置。
【請求項２０】
前記Ｎ型ドープポリシリコン抵抗は、非シリサイドポリシリコン抵抗である、請求項４、８、および１９のいずれかに記載の半導体記憶装置。
【請求項２１】
前記複数のメモリセルの各々は、複数のポートからアクセス可能であり、
前記複数のワード線ドライバの各々は、各前記ポートに対応して配置される個別ポートワード線ドライバを含み、
前記ドライバ電源回路は、前記複数のポートに対して共通に設けられる、請求項１記載の半導体記憶装置。
【請求項２２】
各前記ワード線ドライバは、
前記ドライバ電源ノードに結合される第１導通電極を有する絶縁ゲート型電界効果トランジスタと、
前記絶縁ゲート型電界効果トランジスタのバックゲート電位を制御するバックゲート制御回路とを含む請求項１記載の半導体記憶装置。
【請求項２３】
前記バックゲート制御回路は、非選択ワード線に対応する前記ワード線ドライバが含む前記絶縁ゲート型電界効果トランジスタのバックゲート電位を第１の電位に設定し、選択ワード線に対応する前記ワード線ドライバが含む前記絶縁ゲート型電界効果トランジスタのバックゲート電位を前記第１の電位より小さい第２の電位に設定する請求項２２記載の半導体記憶装置。
【請求項２４】
各前記ワード線ドライバは、
前記ドライバ電源ノードに結合される第１導通電極と、ゲートと、前記ゲートに結合されるバックゲートとを有する絶縁ゲート型電界効果トランジスタを含む請求項１記載の半導体記憶装置。
【請求項２５】
各前記メモリセルには、第１電源電圧および前記第１電源電圧より小さい第２電源電圧が供給され、
前記プルダウン回路は、
前記ドライバ電源ノードに結合される第１導通電極を有し、前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタを含み、
前記主電源ノードの電圧は、前記第１電源電圧より大きい請求項１記載の半導体記憶装置。
【請求項２６】
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
キャパシタを有し、前記ワード線の選択時、前記キャパシタの第１端と前記プルダウン用トランジスタのゲートとを電気的に接続することにより、前記キャパシタに蓄えられた電荷を前記プルダウン用トランジスタのゲートへ放電するゲート制御回路とを含む請求項１記載の半導体記憶装置。
【請求項２７】
前記プルダウン回路は、
前記ドライバ電源ノードの電圧をプルダウンするためのプルダウン用絶縁ゲート型電界効果トランジスタと、
前記プルダウン用トランジスタのゲートと主電源ノードとの間に接続される第１の抵抗素子と、前記プルダウン用トランジスタのゲートと接地ノードとの間に接続される第２の抵抗素子とを有するゲート制御回路とを含み、
前記ゲート制御回路が有する前記第１の抵抗素子および前記第２の抵抗素子、ならびに前記主電源ノードと前記ドライバ電源ノードとの間に接続される前記抵抗素子は、Ｎ型ドープポリシリコン抵抗である、請求項１記載の半導体記憶装置。
【請求項２８】
前記ゲート制御回路が有する前記第１の抵抗素子の配線幅は、前記ゲート制御回路が有する前記第２の抵抗素子の配線幅より大きい、請求項２７記載の半導体記憶装置。
【請求項２９】
前記Ｎ型ドープポリシリコン抵抗は、非シリサイドポリシリコン抵抗である、請求項２８記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、低電圧動作条件下においても安定にデータの書込および読出を行なうことのできるスタティック型半導体記憶装置の構成に関する。
【背景技術】
【０００２】
微細化技術の進展に伴ってトランジスタ素子が微細化されると、素子の信頼性および消費電力の観点から、微細化に応じた電圧スケーリングが必要となる。一方、この微細化に伴って、製造パラメータの変動の影響が大きくなり、メモリセルを構成するトランジスタ（絶縁ゲート型電界効果トランジスタ、以下ＭＯＳトランジスタと称す）のしきい値電圧のばらつきが大きくなり、その動作マージンが低下する。この結果、半導体記憶装置において低電源電圧下においても安定にデータの書込および読出を行なうのが困難となる。
【０００３】
このような低電源電圧下においても、データの書込／読出を安定に行なうことを目的とするさまざまな構成が提案されている。
【０００４】
非特許文献１（K. Zhang et al., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-based Dynamic Power Supply”, ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.474-475）においては、データの読出および書込時にメモリセル電源電圧のレベルを切換えることにより、スタティックノイズマージンＳＮＭおよび書込マージンを改善する構成が示されている。
【０００５】
この非特許文献１においては、メモリセル列単位でメモリセル電源電圧を制御し、データ書込時、選択列のメモリセル電源電圧を低い電圧ＶＣＣ−ＬＯに設定し、非選択列のセル電源電圧を、読出時と同様の僅かに高い電圧ＶＣＣ−ＨＩに設定する。読出時にセル電源電圧を高い電圧レベルＶＣＣ−ＨＩに維持することにより、データ読出時のスタティックノイズマージンを向上させ、かつ書込時、メモリセル電源電圧を低い電圧ＶＣＣ−ＬＯに設定することにより、書込マージンを確保する。
【０００６】
非特許文献２（M. Yamaoka et al., “Low-Power Embedded SRAM Modules with Expanded Margins for Writing”, ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.480-481）は、データ書込時、選択列のメモリセル電源線をフローティング状態に設定し
、残りの非選択列に対しては、読出時と同様、メモリセル電源線を所定の電圧レベルに維持する構成を示す。この非特許文献２においては、また、ダミービット線を用い、このダミービット線の電位に従ってワード線非活性化タイミング信号ＷＯＦＦを生成して、ワード線ドライバを非活性状態として、選択ワード線を非選択状態へ駆動する構成が示される。
【０００７】
この非特許文献２に示される構成においては、また、各ワード線に、接地電圧レベルに設定する放電用トランジスタが、ワード線ドライバと別に設けられる。この放電用のトランジスタは、スタンバイ状態時においては、オフ状態に維持され、選択ワード線を非活性状態に駆動するときに、その大きな電流駆動力で、ワード線を高速で非選択状態へ駆動する。ワード線を非選択状態へ駆動した後には、このワード線ドライバへの電源が遮断され、応じて、放電用トランジスタのゲート電位がドライバ電源電圧に応じてＬレベルとなり、放電用トランジスタがオフ状態となる。
【０００８】
また、特許文献１（特開２００５−３８５５７号公報）は、ワード線ドライバに、レベル変換回路を用い、選択ワード線を、メモリセル電源電圧と異なる電圧振幅で駆動する構成を示す。選択ワード線の電位を変更することにより、メモリセルトランジスタのしきい値電圧のばらつき時においても、書込および読出マージンを改善することを図る。
【特許文献１】特開２００５−３８５５７号公報
【非特許文献１】K. Zhang et al., “A 3-GHz 70Mb SRAM in 65nm CMOS Technology with Integrated Column-based Dynamic Power Supply”, ISSCC 2005, Digest of Technical Papers, Feb. 2005, pp.474-475
【非特許文献２】M. Yamaoka et al., “Low-Power Embedded SRAM Modules with Expanded Margins for Writing”, ISSCC 2005, Digest of Technical Papers, Feb. 2005,pp.480-481
【発明の開示】
【発明が解決しようとする課題】
【０００９】
非特許文献１に示される構成においては、メモリセル列単位で、メモリセル電源電圧のレベルの切換を制御している。したがって、メモリセル電源電圧として、２種類の電圧が必要となり、２電源構成を実現するために、電源回路が複雑となるという問題が生じる。
【００１０】
また、メモリセル電源電圧は切換えられるものの、その切換電圧レベルは、内部電源回路から生成される固定電位である。したがって、メモリセルトランジスタのしきい値電圧が、プロセスパラメータの変動によりばらついた場合においても、その電圧レベルは連動して変化せず、しきい値電圧の変化を補償するのが困難である。したがって、しきい値電圧等のメモリセルトランジスタの電気的特性の変化時において書込／読出のマージンを確実に確保するのが困難である。
【００１１】
また、非特許文献２に示される構成においては、データ書込時、選択列のメモリセル電源線をフローティング状態とし、書込列のメモリセルの電源電圧を低下させて、書込マージンを確保することを図る。しかしながら、この非特許文献２においては、書込マージンを改善することおよび消費電流を低減することは示されているものの、メモリセルトランジスタのしきい値電圧がばらついた場合における読出マージンを改善する方法については何ら考慮していない。
【００１２】
特許文献１に示される構成においては、メモリセルトランジスタが、薄膜トランジスタ（ＴＦＴ）で構成され、そのしきい値電圧がばらつく場合においても、レベル変換回路により、選択ワード線の電位振幅を変更することにより、書込および読出マージンを改善することを図る。具体的に、この特許文献１においては、データ書込時においては、選択ワード線をメモリセル電源電位よりも高い電位レベルに駆動し、メモリセルのアクセストランジスタの電流駆動力を大きくして高速で書込を行なって、書込マージンを確保することを図る。また、データ読出時においては、選択ワード線を、メモリセルのハイ側電源電圧よりも低い電圧レベルに駆動する。メモリセルのアクセストランジスタのゲート電位が低くされるため、その電流駆動能力が低下し、応じてスタティックノイズマージンを確保して、データ読出時のデータ破壊を防止することを図る。
【００１３】
しかしながら、この特許文献１に示される構成においては、レベル変換回路の動作電源電圧は、メモリセル電源電圧と別系統から供給されており、そのレベルシフトされた電圧レベルは、メモリセルのしきい値電圧の影響を受けない固定された電圧レベルである。特許文献１においても、このメモリセル電源と別系統のレベルシフト用の電源を設ける必要があり、その電源系統の構成が複雑となる。また、この選択ワード線の電位は、レベルシフトされているものの、その電圧レベルは固定されており、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に対応することはできない。
【００１４】
また、この特許文献１は、データ書込時、メモリセル電源よりも高い電圧レベルに選択ワード線を駆動しており、データ書込時において、選択行に接続される非選択メモリセルのデータの安定性についてはまだ何ら考慮していない。
【００１５】
また、半導体記憶装置においては、動作環境（動作温度）が異なると、メモリセルトランジスタの特性も応じて異なる。したがって、動作温度などの動作環境に応じて、選択ワード線の電圧レベルを最適値に設定することは、書込および読出マージンを確実に確保する観点から望ましい。しかしながら、上述の特許文献１および非特許文献１および２においては、このような動作環境の変動時においても、選択ワード線を確実にメモリセルのトランジスタのしきい値電圧のばらつきに応じて調整する構成については何ら教示も示唆もしていない。
【００１６】
それゆえ、この発明の目的は、簡易な回路構成で、低電源電圧下においても、安定にデータの書込および読出を行なうことのできる半導体記憶装置を提供することである。
【００１７】
この発明の他の目的は、メモリセルトランジスタのしきい値電圧のばらつきに柔軟に追随して、選択ワード線電位を調整することにより、低電源電圧下においても書込および読出マージンを確保することのできる半導体記憶装置を提供することである。
【００１８】
この発明のさらに他の目的は、動作温度に係らず、メモリセルトランジスタのしきい値電圧のばらつきに応じて最適値にワード線電位を設定することにより、書込および読出マージンを確保することのできる半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１９】
この発明に係る半導体記憶装置は、行列状に配列される複数のスタティック型メモリセルと、各メモリセル行に対応して設けられ、各々に対応の行のメモリセルが接続される複数のワード線と、各ワード線に対応して配置され、各々が、対応のワード線がアドレス指定されたときに該対応のワード線を選択状態へ駆動する複数のワード線ドライバと、主電源ノードの電圧を降圧してワード線ドライバのドライバ電源ノードへ供給するドライバ電源回路を備える。このドライバ電源回路は、主電源ノードとドライバ電源ノードとの間に接続される抵抗素子と、該ドライバ電源ノードの電圧をプルダウンするプルダウン回路とを含む。抵抗素子は、受動素子で構成される。
【発明の効果】
【００２０】
この発明に係る半導体記憶装置においては、ワード線ドライバの電源ノードの電圧を、受動素子の抵抗素子とプルダウン素子とで設定している。したがって、読出時の選択ワード線電位を低くすることができ、メモリセルのアクセストランジスタのコンダクタンスを小さくして、読出時のスタティックメモリマージンを改善することができる。
【００２１】
また、単に、受動素子の抵抗素子とプルダウン回路とを利用しているだけであり、レベル変換用の電源は不要となり、電源構成が簡略化される。また、受動素子の抵抗素子を利用することにより、この抵抗素子は、高温になると若干抵抗値が高くなるものの、この抵抗素子の温度特性は、温度に対する感度は非常に小さい。したがって、温度変化に対するワード線の電位変化は非常に小さくなり、メモリセルトランジスタのしきい値電圧の変化に対してのみ、追随するように、このプルダウン回路を構成できる。具体的に、プルダウン素子を、メモリセルトランジスタと同様のトランジスタで構成することにより、メモリセルトランジスタのしきい値電圧の変動に連動して、このワード線電圧レベルを調整することができる。また、このプルダウン素子が、ＮチャネルＭＯＳトランジスタで構成される場合、低温時においては、しきい値電圧Ｖｔｈは高くなるものの、移動度も高くなり、このプルダウン用のＮチャネルＭＯＳトランジスタの流れる電流値はあまり変化しない。逆に、高温時においては、ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈが低下するとともに、移動度も低下するため、同様、電流の変化は殆どない。したがって、この選択ワード線電位の温度依存性をなくすことができ、広い温度範囲にわたって、メモリセルのしきい値電圧に応じた最適値に、選択ワード線電位を設定することができる。
【発明を実施するための最良の形態】
【００２２】
［全体構成］
図１は、この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、メモリセルＭＣが行列状に配列されるメモリセルアレイ１を含む。図１においては、メモリセルアレイ１において、メモリセルＭＣが（ｎ＋１）行・（ｍ＋１）列に配列される場合を一例として示す。
【００２３】
メモリセルＭＣの各行に対応してワード線ＷＬ０−ＷＬｎが配設され、メモリセルＭＣが、それぞれ対応の行のワード線に接続される。また、メモリセルＭＣの各列に対応してビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍが配設される。メモリセルＭＣは、後に詳細に説明するように、スタティック型メモリセルであり、相補ビット線対ＢＬｉ，／ＢＬｉ（ｉ＝０−ｍ）に相補データが伝達される。
【００２４】
ビット線対ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍの各々に対応してビット線負荷（ＢＬ負荷）ＢＱが設けられる。このビット線負荷ＢＱは、データ読出時に、対応のビット線の電位をプルアップし、また、メモリセルデータ読出時にカラム電流を対応のビット線対に供給する。
【００２５】
この半導体記憶装置は、さらに、内部行アドレス信号ＲＡに従って行選択信号を生成する行デコーダ２と、行デコーダ２からの行選択信号に従って、メモリアレイ１の選択されたワード線を選択状態へ駆動するワード線ドライブ回路３を含む。行デコーダ２は、電源電圧ＶＤＤを動作電源電圧として受けて動作し、内部行アドレス信号ＲＡをデコードして行選択信号を生成する。
【００２６】
ワード線駆動回路３は、ワード線ＷＬ０−ＷＬｎそれぞれに対応して設けられ、行デコーダ２からの行選択信号に従って対応のワード線を選択状態へ駆動するワード線ドライバＷＤＲ０−ＷＤＲｎを含む。ワード線ドライバＷＤＲ０−ＷＤＲｎは、各々、ドライバ電源電圧ＶＤＤＲを動作電源電圧として受け、対応のワード線の選択時、ドライバ電源電圧を対応のワード線上に伝達する。
【００２７】
ドライバ電源電圧ＶＤＤＲは、その構成は後に詳細に説明するが、ドライバ電源回路１０から与えられる。ドライバ電源回路１０は、電源電圧ＶＤＤのレベルをシフトダウンして、ドライバ電源電圧ＶＤＤＲを生成する。ドライバ電源回路１０は、メモリセルＭＣに含まれるトランジスタの特性に連動して、ドライバ電源電圧ＶＤＤＲのレベルを調整する。このドライバ電源電圧ＶＤＤＲのレベルと、メモリセルＭＣのトランジスタの特性との関係については、後に詳細に説明する。
【００２８】
半導体記憶装置は、さらに、内部列アドレス信号ＣＡに従って選択列に対応するビット線対を選択する列選択回路４と、データ書込時、列選択回路４により選択された列に対応するビット線対へ書込データを伝達する書込回路５と、データ読出時、列選択回路４により選択された列に対応するビット線対からのデータを検知し増幅して読出データを生成する読出回路６と、それぞれ外部から与えられるアドレス信号ＡＤと書込指示信号ＷＥとチップイネーブル信号ＣＥとに従って、内部行アドレス信号ＲＡ、内部列アドレス信号ＣＡおよび各動作に必要な制御信号を生成する主制御回路７を含む。
【００２９】
この主制御回路７は、ワード線活性化タイミング信号および列選択タイミング信号等を生成し、行デコーダ２および列選択回路４の動作タイミングおよび動作シーケンスを規定する。
【００３０】
書込回路５は、入力バッファおよび書込ドライブ回路を含み、データ書込時、外部からの書込データＤＩに従って内部書込データを生成する。読出回路６は、センスアンプ回路および出力バッファを含み、データ読出時、センスアンプ回路により検知、増幅された内部データを出力バッファによりさらにバッファ処理して外部読出データＤＯを生成する。
【００３１】
メモリセルアレイ１に対して、さらに、アレイ電源回路８が設けられる。このアレイ電源回路８からのアレイ電源電圧が、セル電源線ＰＶＬを介してメモリセルＭＣのハイ側電源ノードへ供給される。このセル電源線ＰＶＬが、図１においては、メモリセル列毎に分割して配設されるように示すものの、このアレイ電源回路８からこれらのセル電源線ＰＶＬに共通にアレイ電源電圧が供給されてもよい。また、このセル電源線ＰＶＬは、メモリセルのロー側電源電圧を伝達しても良く、また、これらのハイ側およびロー側電源電圧をそれぞれ伝達しても良い。なお、ハイ側電源電圧＞ロー側電源電圧である。
【００３２】
アレイ電源回路８からのアレイ電源電圧は、スタンバイ時において、ドライバ電源回路１０および行デコーダ２へ供給される電源電圧ＶＤＤと同一電圧レベルに設定されてもよく、これらは、異なる電圧レベルであってもよい。
【００３３】
図２は、図１に示すメモリセルＭＣの構成の一例を示す図である。図２において、メモリセルＭＣは、フルＣＭＯＳシングルポートＳＲＡＭセルの構成を有する。図２において、メモリセルＭＣは、ハイ側電源ノードＶＨとストレージノードＮＤ１との間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＰチャネルＭＯＳトランジスタＰＱ１と、ストレージノードＮＤ１とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ２に接続されるＮチャネルＭＯＳトランジスタＮＱ１と、ハイ側電源ノードＶＨとストレージノードＮＤ２の間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタＰＱ２と、ストレージノードＮＤ２とロー側電源ノードＶＬとの間に接続されかつそのゲートがストレージノードＮＤ１に接続されるＮチャネルＭＯＳトランジスタＮＱ２と、ワード線ＷＬへの電圧に従ってストレージノードＮＤ１およびＮＤ２を、それぞれ、ビット線ＢＬおよび／ＢＬに結合するＮチャネルＭＯＳトランジスタＮＱ３およびＮＱ４を含む。
【００３４】
ワード線ＷＬは、図１に示すワード線ＷＬ０−ＷＬｎのいずれかであり、ビット線ＢＬおよび／ＢＬは、図１に示すビット線ＢＬ０および／ＢＬ０−ＢＬｍおよび／ＢＬｍのいずれかの対である。
【００３５】
この図２に示すメモリセルＭＣの構成においては、ＭＯＳトランジスタＰＱ１およびＮＱ１がＣＭＯＳインバータを構成し、また、ＭＯＳトランジスタＰＱ２およびＮＱ２が、ＣＭＯＳインバータを構成する。これらのインバータの入力および出力が交差結合されてインバータラッチ（フリップフロップ）を構成する。ストレージノードＮＤ１およびＮＤ２には、互いに相補なデータが保持される。このインバータラッチのデータ保持力に応じて、データ書込／読出時のマージンが決定される。
【００３６】
図３は、選択ワード線ＷＬ上の電圧レベルの一例を示す図である。図３においては、電源電圧ＶＤＤは、一例として、１．２Ｖが示される。電源電圧ＶＤＤは、低電源電圧であればよく、１．２Ｖには限定されない。ワード線ＷＬ上には、選択時、対応のワード線ドライバＷＤＲ（ＷＤＲ０−ＷＤＲｎのいずれか）を介してドライバ電源電圧ＶＤＤＲが伝達される。この電源電圧ＶＤＤとドライバ電源電圧ＶＤＤＲの差ΔＶが、メモリセルＭＣに含まれるＮチャネルＭＯＳトランジスタＮＱ１−ＮＱ４のしきい値Ｖｔｈｎの変化に連動して変化する。この選択ワード線ＷＬの電圧レベルを電源電圧ＶＤＤよりも低い電圧レベルに設定することにより、データ読出時の、メモリセルの読出マージンを確保する。
【００３７】
図４は、メモリセルＭＣのインバータの伝達特性を示す。この伝達特性は、メモリセルに含まれる２つのＣＭＯＳインバータの入出力伝達特性である。図４において、実線で示される曲線ＮＤ１およびＮＤ２は、それぞれ選択ワード線ＷＬの電圧レベルが電源電圧ＶＤＤレベルの場合のストレージノードＮＤ１およびＮＤ２の伝達特性を示す。スタティックノイズマージンＳＮＭは、曲線ＮＤ１およびＮＤ２の間の実線の正方形の対角線で示される（または内接円の直径）。
【００３８】
この図４に示される伝達特性曲線において、メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）のしきい値電圧の絶対値が大きくなると、メモリセルのインバータの入力論理しきい値が高い方向にシフトする。また、この状態においては、負荷トランジスタ（ＰＱ１，ＰＱ２）の電流駆動力が小さくなり、アクセストランジスタ（ＮＱ３，ＮＱ４）の電流駆動力により、１つのインバータの出力ノードの放電がより強く行なわれ、保持データが破壊される可能性が高くなる。このため、データ保有特性が悪化し、この実線で示す伝達曲線ＮＤ１およびＮＤ２の幅、すなわち、スタティックノイズマージンＳＮＭが小さくなる。
【００３９】
この状態において、ワード線ドライバＷＤＲを介して、電源電圧ＶＤＤよりも低いドライバ電源電圧ＶＤＤＲに選択ワード線の電圧レベルを設定する。
【００４０】
メモリセルのドライブトランジスタ（ＮＱ１，ＮＱ２）のしきい値電圧が低い場合、ドライブトランジスタの電流駆動力が大きくなり、メモリセルＭＣの内部において、ハイ側のストレージノードの電位が放電されやすくなる。この場合、ストレージノードＮＤ１およびＮＤ２の伝達特性曲線の幅が狭くなり、スタティックノイズマージンＳＮＭが小さくなる。この場合、ワード線ＷＬの電圧レベルが、電源電圧ＶＤＤよりも低いドライバ電源電圧ＶＤＤＲレベルに設定される。応じて、アクセストランジスタ（ＮＱ３，ＮＱ４）のコンダクタンスが小さくされ、メモリセル内部のストレージノードＮＤ１およびＮＤ２とビット線ＢＬおよび／ＢＬとの間の抵抗を大きくする。これにより、内部ストレージノードＮＤ１およびＮＤ２の電位の浮き上がりが抑制される（ワード線選択時のアクセストランジスタによるストレージノードのプルアップが弱くなる）。
【００４１】
したがって、曲線ＮＤ２ＡおよびＮＤ１Ａで示すように、ストレージノード電圧は小さな変化に応じて早く放電が始まることになり、入出力伝達特性曲線の幅が広くなり、スタティックノイズマージンＳＮＭが大きくなる。したがって、この電圧降下量ΔＶを、メモリセルのドライブトランジスタ（ＮＱ１，ＮＱ２）および／またはアクセストランジスタ（ＮＱ３，ＮＱ４）のしきい値電圧の変動に連動して設定することにより、アクセストランジスタのコンダクタンスを調整して、読出マージンを大きくして安定にデータの読出を行なうことができる。
【００４２】
また、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが大きい場合には、それらの電流駆動力が小さく、かつオン抵抗が大きくなる。したがって、この場合、電圧降下量ΔＶを小さくする。このようなドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが高い場合には、内部ノードであるＬレベルのストレージノードの電位が浮き上がっても、Ｈレベルを保持するストレージノードの保持電位レベルは変化せず、もともと、スタティックノイズマージンＳＮＭは大きい。したがって、電圧降下量ΔＶが小さい場合には、アクセストランジスタのコンダクタンスが少し小さくなり、スタティックノイズマージンが少し改善される。メモリセルのドライブトランジスタのしきい値電圧Ｖｔｈｎが高い方向にずれた場合、スタティックノイズマージンＳＮＭは十分大きくなり、必要以上の改善は不要であり、この場合、選択ワード線に伝達される電圧ＶＤＤＲの電圧降下量ΔＶは小さくする。
【００４３】
メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが低い場合には、ワード線の選択電圧が仮に低い電圧レベルに設定されても、この状態では、もともと書込マージンは大きいため問題はない。また、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎが高い方向にシフトした場合、選択ワード線に伝達されるドライバ電源電圧ＶＤＤＲが高い方向にシフトし、書込マージンを改善する方向にシフトする。
【００４４】
以上のように、データ読出時において、ワード線ＷＬが選択状態へ駆動される場合、このドライバ電源回路１０が供給するドライバ電源電圧ＶＤＤＲは、電源電圧ＶＤＤよりも低い電圧レベルである。ワード線ＷＬの選択状態への駆動に従って、ビット線ＢＬおよび／ＢＬが選択メモリセルのストレージノードＮＤ１およびＮＤ２に結合されて、その電圧レベルは選択メモリセルの記憶データに応じて変化する。メモリセルにおいて、ストレージノードＮＤ１およびＮＤ２のうちのＬレベルデータを保持するストレージノードの電圧レベルは、ビット線を介して供給されるカラム電流により上昇する。しかしながら、この場合においても、ドライブトランジスタ（ＮＱ１，ＮＱ２）のしきい値電圧Ｖｔｈｎに応じて選択ワード線ＷＬの電圧レベルＶＤＤＲを設定するため、アクセストランジスタＮＱ３およびＮＱ４のコンダクタンスを調整することにより、メモリセルのスタティックノイズマージンＳＮＭが十分に確保されるため、安定にデータの読出を行なうことができ、データの破壊は生じない。
【００４５】
また、データ書込時においても、同様、ワード線ＷＬの電圧レベルは、電源電圧ＶＤＤよりも低い電圧ＶＤＤＲレベルに、ドライバ電源回路１０において設定される。この場合、メモリセルのドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧Ｖｔｈｎに連動して選択ワード線ＷＬの電圧レベルを設定することにより、書込マージンを十分に確保して、正確かつ高速のデータの書込を行なう。
【００４６】
ドライバ電源回路１０において、メモリセルのドライブトランジスタまたはアクセストランジスタのしきい値電圧特性に応じてその供給電圧（ドライバ電源電圧）ＶＤＤＲの電圧レベルを調整することにより、メモリセルの書込および読出マージンが、メモリセルのしきい値電圧に応じて補正されるため、安定なデータの書込および読出を高速で行なうことができる。また、このドライバ電源電圧ＶＤＤＲの電圧調整動作により、書込マージンについても、自動的にメモリセルドライブトランジスタＮＱ１およびＮＱ２のしきい値電圧のプロセス変動によるばらつき（書込マージンのばらつき）に対して補正が自動的にかかる。
【００４７】
特に、このドライバ電源回路１０において、以下で述べる受動抵抗素子を電圧降下素子として利用することにより、ドライバ電源回路１０の温度特性を小さくして、温度に依存するメモリセルのドライブトランジスタ／アクセストランジスタのしきい値電圧の変動に正確に連動して、この電圧降下量ΔＶを設定することができる。以下、このドライバ電源回路１０の内部構成について詳細に説明する。
【００４８】
［実施の形態１］
図５は、この発明の実施の形態１に従う半導体記憶装置の要部の構成を概略的に示す図である。図５においては、メモリセルアレイ１において、メモリセルＭＣが４行１列に配列され、各行にワード線ＷＬ０−ＷＬ３が配置される構成を一例として示す。ワード線駆動回路３においては、ワード線ＷＬ０−ＷＬ３それぞれに対応して、ワード線ドライバＷＤＲ０−ＷＤＲ３が設けられる。これらのワード線ドライバＷＤＲ０−ＷＤＲ３に共通に、ドライバ電源回路１０において、抵抗素子２０とプルダウン素子２１の直列体が設けら
れる。この抵抗素子２０は、一例として、Ｎ＋ポリシリコン配線を用いた抵抗素子である。好ましくは、この抵抗素子は、非シリサイドＮ＋ポリシリコン配線である。抵抗素子２０として、トランジスタを用いる構成に代えて、受動素子を利用することにより、温度が変化しても、その抵抗値を大きく変化しない利点を得ることができる。このプルダウン素子２１は、ゲートが電源電圧ＶＤＤを受けるＮチャネルＭＯＳトランジスタで構成される。このプルダウン素子２１は、メモリセルＭＣのＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライブトランジスタ）と同じしきい値電圧特性を有する（プルダウン素子を構成するトランジスタが、メモリセルと同一製造プロセスで形成される）。
【００４９】
このプルダウン素子２１は、図６に示すように、複数の互いに並列に接続される単位トランジスタＵＴＲ０−ＵＴＲｋで構成する。これらの単位トランジスタＵＴＲ０−ＵＴＲｋは、それぞれ、メモリセルＭＣのアクセストランジスタまたはドライブトランジスタと同じサイズのトランジスタである（ゲート幅とゲート長の比が同じである）。メモリセルＭＣのトランジスタの比較的電流駆動力の小さなトランジスタを複数個並列に設けることにより、このプルダウントランジスタ２１に、必要な電流駆動力を与える。
【００５０】
プルダウントランジスタ２１は、ＮチャネルＭＯＳトランジスタであり、低温時においては、そのしきい値電圧Ｖｔｈｎが上昇すると同時に、その移動度も上昇する。したがって、このドライバ電源線１１の電圧をプルダウンするための電流値は、あまり変化しない。逆に、高温時において、このプルダウントランジスタのしきい値電圧Ｖｔｈｎが低下すると、同時に、移動度も低下するため、同様に、電流の変化はあまり生じない。抵抗素子２０として、Ｎ＋ドープのポリシリコン非シリサイド抵抗を用いた場合、その温度特性は、高温時には若干抵抗は上昇するものの、感度（温度に対する抵抗値の変化率）は非常に小さい。したがって、このドライバ電源回路１０において、抵抗素子２０およびプルダウントランジスタ２１の直列体を利用することにより、温度変化が小さく、メモリセルＭＣのアクセストランジスタまたはドライブトランジスタのしきい値電圧Ｖｔｈｎの変動に対してのみ感度を有することになる。
【００５１】
このドライバ電源線１１のドライバ電源電圧ＶＤＤＲは、次式で表わされる。
ＶＤＤＲ＝ＶＤＤ−Ｉ×Ｒ
ここで、Ｉは、プルダウン素子２１を通して流れる電流である。
【００５２】
図７は、図５に示すドライバ電源回路を用いたときのワード線電圧（ドライバ電源電圧ＶＤＤＲ）とメモリセルトランジスタのしきい値電圧Ｖｔｈｎとの関係を示す特性図である。図７において、横軸に、メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎを単位Ｖで示し、縦軸に、ワード線電圧、すなわちドライバ電源電圧ＶＤＤＲを単位Ｖで示す。図７においては、比較のために、抵抗素子２０に変えてＰＭＯＳトランジスタを負荷トランジスタとして利用する場合の特性曲線を示す。
【００５３】
状態Ｔは、プルダウンＭＯＳトランジスタの理想値（設計値）の状態を示し、状態Ｓは、プルダウンＭＯＳトランジスタが低速状態、すなわちしきい値電圧が大きい状態を示し、状態Ｆは、プルダウンＭＯＳトランジスタが高速状態、すなわちしきい値電圧が低い状態を示す。特性曲線の温度は１２５℃および−４０℃である。この図７に示す実線の特性曲線から示されるように、温度１２５℃および−４０℃において、特性曲線の差は殆ど生じず、ほぼ同様の温度依存性を有する特性曲線を得ることができる。この図７に示すように、メモリセルトランジスタ（アクセストランジスタまたはドライブトランジスタ）のしきい値電圧が高く、状態Ｓとなった場合、プルダウン素子２１も、低速状態となり、駆動電流量が小さくなるため、抵抗素子２０の電圧降下が小さくなり、ワード線電圧が上昇する。一方、メモリセルトランジスタが、しきい値電圧の低い高速状態Ｆとなった場合には、それに連動して、プルダウントランジスタ２１の駆動電流量も増大し、抵抗素子２０の電圧降下が大きくなり、ワード線電圧が低下する。
【００５４】
一方、比較のために示す場合、すなわちＰＭＯＳ負荷を用い、かつプルダウン素子とＰＭＯＳ負荷との間の抵抗分圧により、ドライバ電源電圧ＶＤＤＲを設定する場合、以下の問題が生じる。すなわち、低温時においては、高温時に比べて、ドライバ電源電圧ＶＤＤＲの電圧レベルが低下しすぎ、低温時における書込特性および読出電流が低下する。したがって、読出マージンは改善されても、高速で正常に動作しなくなるという問題が生じる。これは、以下の理由による。
【００５５】
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとでは、温度特性は異なる。すなわち、ＰチャネルＭＯＳトランジスタにおいては、低温時においては、しきい値電圧の絶対値が大きくなり、駆動電流が、高温時に比べて小さくなる。したがって、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを用いて、ドライバ電源電圧ＶＤＤＲを設定する場合、このＰチャネルＭＯＳトランジスタの温度特性が大きく影響し、図７に一点鎖線の特性曲線で示すように、低温時にドライバ電源電圧ＶＤＤＲが大きく低下する。メモリセルトランジスタ（アクセストランジスタおよびドライブトランジスタ）は、ＮチャネルＭＯＳトランジスタである。したがって、メモリセルの特性として、読出時においては、高温時には、ワード線電圧をできるだけ低下させ、低温動作時においては、このワード線電圧（ドライバ電源電圧ＶＤＤＲ）の低下は抑制するのが好ましい。しかしながら、このようなＰＭＯＳ負荷を用いた場合、図７に示すように、低温時において、ワード線電圧（ドライバ電源電圧ＶＤＤＲ）が大幅に低下し、理想的なワード線電圧制御と逆の電圧制御が実現される。
【００５６】
従って、この受動抵抗素子（高濃度Ｎ型ドープポリシリコン（非シリサイド）抵抗）を利用することにより、この温度によるワード線電圧の特性は、ほとんど差がなく、メモリセルトランジスタのしきい値電圧Ｖｔｈｎに応じて、ワード線電圧（ドライバ電源電圧ＶＤＤＲ）を設定することができ、広い温度範囲にわたって、最適な電圧レベルに選択ワード線電圧を設定することできる。
【００５７】
すなわち、メモリセルのアクセス／ドライブトランジスタのしきい値電圧が高く、メモリセルのスタティックノイズマージンが小さくなった場合には、ワード線電圧を高くし、メモリセルのアクセス／ドライブトランジスタのしきい値電圧が低くなったときには、ワード線電圧を低くする。これにより、スタティックノイズマージンを改善し、また高速で書込を行なうことができる。また、温度によるワード線電圧差がなく、低温時においても、ワード線電圧が低下し過ぎるのを抑制することができる。
【００５８】
図７においては、この抵抗素子２０の抵抗値Ｒが、ＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが高くなった場合（Ｓ状態）のとき、約２０％低下し、またしきい値電圧Ｖｔｈｎが低下した場合には、この抵抗素子２０の抵抗値Ｒが約２０％増大する状態を一例として示す。この抵抗値の変化は、以下に説明するように、メモリセルトランジスタのゲート電極と同一工程で抵抗素子２０を形成しているため（シリサイド化の工程は抵抗素子においては行なわれない）、ＭＯＳトランジスタのゲート幅／長（チャネル長／幅）の変化の影響が抵抗値に反映されているためである。
【００５９】
図８は、この抵抗素子２０とメモリセルトランジスタＭＴＲの構成の一例を示す図である。メモリセルトランジスタＭＴＲは、ＮチャネルＭＯＳトランジスタであり、アクセストランジスタまたはドライブトランジスタである。メモリセルトランジスタＭＴＲは、不純物領域ＩＭＲ１およびＩＭＲ２と、これらの不純物領域ＩＭＲ１およびＩＭＲ２の間に配設されるゲート電極Ｇを有する。ゲート電極Ｇの下部に、チャネルが形成される。このチャネル領域においては、チャネル幅Ｗと、チャネル長Ｌが存在する。このチャネル長Ｌは、ゲート電極Ｇの幅に相当する。
【００６０】
抵抗素子２０は、このゲート電極Ｇと同じ幅（チャネル長）Ｌを有する配線ＩＬで形成する。この配線ＩＬは、ゲート電極Ｇと同様、Ｎ高濃度ドープポリシリコン配線であるが、非シリサイド抵抗である。ゲート電極Ｇは、ポリシリコンで形成した後にシリサイド化が行われる。このシリサイド化により、ポリシリコンのゲート電極に空乏層が形成されてリーク電流が流れるのを防止し、また電流駆動力を大きくする。シリサイドゲート電極は、メタルゲート電極であり、抵抗値は小さい。そこで、充分な抵抗値を得るために、このシリサイド化をマスクして高濃度Ｎ型ドープトポリシリコン配線を抵抗素子として利用する。
【００６１】
また、メモリセルトランジスタＭＴＲの不純物領域ＩＭＲ１およびＩＭＲ２のドープ量の変動を、抵抗素子２０に反映させる。すなわち、メモリセルトランジスタＭＴＲにおいて不純物領域ＩＭＲ１およびＩＭＲ２は、ゲート電極Ｇをマスクとして、不純物注入が行なわれる。したがって、同一プロセスで、抵抗素子２０の配線ＩＬおよびゲート電極Ｇを形成することにより、抵抗素子２０の配線ＩＬは、不純物領域ＩＭＲ１およびＩＭＲ２形成時に、ゲート電極Ｇと同様の不純物ドープを受ける。したがって、以下の効果が期待できる。
【００６２】
メモリセルの動作マージンは、メモリセルのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに上述のように敏感である。このしきい値電圧Ｖｔｈｎが低下すると、スタティックノイズマージンＳＮＭが悪化し、逆に、しきい値電圧Ｖｔｈｎが上昇すると、スタティックノイズマージンＳＮＭは改善される。このしきい値電圧Ｖｔｈｎのばらつく原因としては、不純物注入量のばらつき、およびゲート配線幅（チャネル長）Ｌのばらつきが考えられる。特に、ショートチャネル特性により、チャネル長Ｌのばらつきが、しきい値電圧Ｖｔｈｎのばらつきに大きく影響する。ゲート配線幅（チャネル長）Ｌが小さくなると、ショートチャネルロールオフ特性から、しきい値電圧Ｖｔｈｎが低下する。逆に、チャネル長Ｌが大きくなると、しきい値電圧Ｖｔｈｎは上昇する方向に変動する。これらの観点から、同一のポリシリコン配線を用いて抵抗素子２０を構成すると、以下の関係を実現することができる。
【００６３】
（ｉ）メモリセルトランジスタＭＴＲのゲート長Ｌが小さくなる：
この場合、メモリセルトランジスタＭＴＲのしきい値電圧Ｖｔｈｎが低下し、またポリシリコン配線ＩＬの抵抗値が上昇する。したがって、抵抗素子２０の抵抗値Ｒが増大するため、ドライバ電源電圧ＶＤＤＲが低下する（このとき、またはプルダウントランジスタ２１のしきい値電圧Ｖｔｈｎは低下しており、電流駆動量が増大している）。
【００６４】
（ｉｉ）ゲート配線幅（チャネル長）Ｌが大きくなる：
この場合、メモリセルトランジスタＭＴＲのしきい値電圧Ｖｔｈｎが上昇し、また、ポリシリコン配線ＩＬの抵抗値が低下する。したがって、プルダウントランジスタ２１の駆動電流量が低下し、ドライバ電源電圧ＶＤＤＲは、抵抗素子２０を流れる電流量が低下するのと相俟って、その電圧降下量が小さくなり、比較的高い電圧レベルに設定される。
【００６５】
したがって、プルダウントランジスタ２１による電流量の調整に加えて、非シリサイドの高濃度Ｎ型ドープポリシリコン配線ＩＬを抵抗素子２０として利用し、かつこのポリシリコン配線ＩＬの配線幅を、メモリセルトランジスタＭＴＲのチャネル長Ｌとほぼ同じとすることにより、より高感度に、メモリセルトランジスタＭＴＲのしきい値電圧の変動に対して、最適値にワード線ＷＬの選択電圧レベルを設定することができる。
【００６６】
以上のように、この発明の実施の形態１に従えば、トランジスタ以外の受動素子で構成される抵抗素子とメモリセルトランジスタのしきい値特性に連動するプルダウントランジスタとを用いて、ワード線ドライバの電源ノードの電圧を設定して選択ワード線に伝達される電圧レベルを調整している。したがって、このワード線ドライバ電源電圧ＶＤＤＲの温度依存性を小さくし、メモリセルトランジスタのしきい値電圧の変動に正確に連動した電圧レベルに、ドライバ電源電圧ＶＤＤＲを設定することができる。これにより、広い温度範囲にわたって、メモリセルトランジスタのしきい値電圧の変動に連動して、最適値にワード線選択電圧を設定することができる。
【００６７】
特に、この抵抗素子を、メモリセルトランジスタのゲート電極と同一幅に設定することにより、メモリセルトランジスタのしきい値電圧の変動に連動して、抵抗素子の抵抗値を変化させることができ、より正確に選択ワード線の電圧を調整することができる。
【００６８】
［実施の形態２］
図９は、この発明の実施の形態２に従うドライバ電源回路１０の構成を示す図である。図９において、ドライバ電源回路１０は、電源ノードとドライバ電源線１１の間に接続される抵抗素子２０と、このドライバ電源線１１と接地ノードの間に接続されるプルダウントランジスタ２１を含む。この抵抗素子２０およびプルダウントランジスタ２１の構成は、先の実施の形態１において示した抵抗素子２０およびプルダウントランジスタ２１と同じである。したがって、プルダウントランジスタ２１は、Ｋ個の並列に接続される単位トランジスタ（ＵＴＲ）で構成される。
【００６９】
このドライバ電源回路１０は、さらに、電源ノードと内部ノード２５の間に接続されかつそのゲートが、電源ノードに接続されるＮチャネルＭＯＳトランジスタ２２と、内部ノード２５と接地ノードの間に接続されかつそのゲートが内部ノード２５に接続されるＮチャネルＭＯＳトランジスタ２４を含む。これらのトランジスタ２１、２２、および２４が、ドライバ電源線の電圧ＶＤＤＲの電圧レベルを低下させるプルダウン回路を構成する。
【００７０】
ＮチャネルＭＯＳトランジスタ２２は、プルダウントランジスタ２１と同様、メモリセルトランジスタと同様のしきい値電圧特性を有し、Ｋ個の並列に接続される単位トランジスタ（ＵＴＲ）で構成される。ＮチャネルＭＯＳトランジスタ２４は、ロジックトランジスタで構成され、メモリセルトランジスタのしきい値電圧の変動は正確には反映しない。ロジックトランジスタ２４は、この半導体記憶装置が、他のプロセッサなどのロジック回路と同一半導体チップ上に集積化される場合、このロジック回路の構成要素のトランジスタと同一の構造およびサイズを有する。
【００７１】
このロジックトランジスタは、メモリセルトランジスタ（アクセストランジスタおよびドライブトランジスタ）とゲート長および不純物注入量が異なるものの、ＮチャネルＭＯＳトランジスタとして、そのしきい値電圧は、メモリセルトランジスタと同じ温度特性を有する。
【００７２】
内部ノード２５は、プルダウントランジスタ２１のゲートに接続され、プルダウントランジスタ２１のゲート電圧ＶＧが、これらのトランジスタ２２および２４のオン抵抗の比により調整される。
【００７３】
メモリセルＭＣのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが低下した場合、ＭＯＳトランジスタ２２のしきい値電圧も同様低下し、その供給電流量が大きくなる。このＭＯＳトランジスタ２４の電流／電圧変換機能により、ノード２５上のゲート電圧ＶＧの電圧レベルが上昇する。応じて、プルダウントランジスタ２１のコンダクタンスが低下し、抵抗素子２０における電圧降下量が増大し、ドライバ電源電圧ＶＤＤＲの電圧レベルが低下する。この場合、ＭＯＳトランジスタ２４は、メモリセルトランジスタのしきい値電圧変動を反映していない。従って、メモリセルのトランジスタのしきい値電圧の変動は、ＭＯＳトランジスタ２２において反映され、ＭＯＳトランジスタ２４には反映されないため、これらのトランジスタ２２および２４において、メモリセルトランジスタのしきい値電圧の変動が相殺されることなく、メモリセルトランジスタのしきい値電圧変動を正確に反映したプルダウントランジスタのゲート電圧ＶＧを生成することにより、プルダウントランジスタ２１のコンダクタンスを調整することができる。
【００７４】
一方、メモリセルＭＣのＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライブトランジスタ）のしきい値電圧Ｖｔｈｎが高くなった場合、ＭＯＳトランジスタ２２のしきい値電圧も高くなるため、ＭＯＳトランジスタ２２の供給電流量が低下する。応じて、ＭＯＳトランジスタ２４の駆動電流も低下し、内部ノード２５のゲート電圧ＶＧの電圧レベルが低下する。応じて、プルダウントランジスタ２１のコンダクタンスが増大し、抵抗素子２０を介して流れる電流量が低下し、抵抗素子２０の電圧降下量が低減され、ドライバ電源電圧ＶＤＤＲの電圧レベルは高くなる。
【００７５】
したがって、メモリセルＭＣのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎに応じて、スタティックノイズマージンを確保し、かつ書込特性および読出電流は悪化しない方向にドライバ電源電圧ＶＤＤＲの電圧レベルを補正することができる。
【００７６】
また、ＭＯＳトランジスタ２４として、メモリセルトランジスタと同じしきい値電圧特性を有するトランジスタを利用した場合、以下の問題が生じる。ＭＯＳトランジスタ２２のしきい値電圧変動と、ＭＯＳトランジスタ２４のしきい値電圧変動とにより、オン抵抗の比の変動成分が相殺され、内部ノード２５の電圧ＶＧのレベルを、しきい値電圧変動を反映させて、変化させることができない。このＭＯＳトランジスタ２４に、メモリセルトランジスタと異なるロジックトランジスタ（周辺回路または、この半導体記憶装置が搭載されるプロセッサまたはロジック回路を構成するトランジスタ）を利用することにより、ソースフォロア接続されるＭＯＳトランジスタ２２において、メモリセルトランジスタのしきい値電圧変動を反映させて、プルダウントランジスタ２１のゲート電圧ＶＧを調整することができる。
【００７７】
また、低温時においては、ＭＯＳトランジスタ２２の供給電流量はそれほど変化しない。一方、ロジックトランジスタで構成されるＭＯＳトランジスタ２４において、しきい値電圧が低下すると、この電流／電圧変換機能により、内部ノード２５上のゲート電圧ＶＧの電圧レベルが低下する（ＭＯＳトランジスタ２４は、飽和領域で動作し、その駆動電流量は、ゲート電圧ＶＧとそのしきい値電圧の差の二乗に比例する）。したがって、ＭＯＳトランジスタ２１は、低温時においては、そのコンダクタンスが小さくなり、抵抗素子２０を介して流れる電流量が低下し（ＭＯＳトランジスタ２１のオン抵抗が増大し）、ドライバ電源電圧ＶＤＤＲが、高い方向にシフトする。したがって、低温時においては、メモリセルＭＣのＮチャネルＭＯＳトランジスタ（アクセストランジスタおよびドライブトランジスタ）のばらつき範囲内で、全体的に、ワード線ＷＬの電圧ＶＤＤＲが高い方向にシフトする。これにより、書込特性および読出電流が、より劣化しない方向に補正されるようにワード線電圧が設定され、動作温度範囲が広くなる。
【００７８】
図１０は、図９に示すドライバ電源回路１０のしきい値電圧と生成電圧との関係を示す図である。図１０においては、また、抵抗素子２０の代わりにＰチャネルＭＯＳ負荷トランジスタを用いた場合の特性を、比較のために併せて示す。
【００７９】
この図１０において、横軸に、メモリセルトランジスタのしきい値電圧Ｖｔｈｎを単位Ｖで示し、縦軸に、ドライバ電源電圧ＶＤＤＲ（ワード線電圧）を単位Ｖで示す。
【００８０】
図１０において、低温時（−４０℃）においては、高温時（１２５℃）よりも、ドライバ電源電圧ＶＤＤＲは高い電圧レベルに設定される。しかしながら、低温時および高温時いずれにおいても、そのドライバ電源電圧ＶＤＤＲは、しきい値電圧Ｖｔｈｎが小さくなるにつれて、低い方向にシフトする。したがって、選択ワード線の電圧は、メモリセルトランジスタのしきい値電圧の低下に伴って、低い方向に調整される。一方、ＰチャネルＭＯＳトランジスタを負荷トランジスタとして用いた場合、低温動作時の方が、選択ワード線電圧が高温動作時よりも低くなるため、低温時において、選択ワード線の電圧が低下しすぎ、安定動作を保証できない可能性がある。一方、低温時において、本実施の形態２のようにプルダウントランジスタのゲート電圧設定に、前述のようにＮチャネルＭＯＳトランジスタ２２を利用することにより、低温時の選択ワード線電圧ＶＤＤＲを高温動作時よりも高く設定することができ、理想的な選択ワード線電圧補正を行なうことができる。
【００８１】
なお、図９において、ＭＯＳトランジスタ２２は、そのドレインおよびゲートがともに同一の電源ノードに結合される。しかしながら、このＭＯＳトランジスタ２２は、ソースフォロアモードで動作すればよく、そのゲート電位が、ドレインノードの電位よりも低い固定された電圧レベルに設定されてもよい。
【００８２】
図１１は、図９に示すＭＯＳトランジスタ２２および２４の供給電流と電圧ＶＧの関係を示す図である。横軸に、ゲート電圧ＶＧを示し、縦軸に、これらのトランジスタ２２および２４の供給電流ＩｄｄおよびＩｓｓを示す。曲線Ｉは、ＭＯＳトランジスタ２２がスロー（低速：Ｓ）状態時の供給電流Ｉｄｄを示し、曲線ＩＩは、ＭＯＳトランジスタ２４のスロー（低速：Ｓ）状態時の駆動電流Ｉｓｓを示す。曲線ＩＩＩおよびＩＶは、それぞれ、ＭＯＳトランジスタ２２および２４のファースト（高速：Ｆ）状態時における供給電流ＩｄｄおよびＩｓｓを示す。このスロー状態時の電流ＩｄｄおよびＩｓｓの曲線ＩおよびＩＩの交点が動作点での動作電流を示し、またファースト状態時における曲線ＩＩＩおよびＩＶの交点が、動作点での動作電流を示す。一例として、ゲート電圧ＶＧは、スロー状態で、０．６７７Ｖであり、ファースト状態時においては、ゲートＶｇは、０．７１８Ｖである。
【００８３】
この図１１に示すように、ＮチャネルＭＯＳトランジスタがファースト状態（高速状態：しきい値電圧が小さい）に変動した場合、ＭＯＳトランジスタ２２の電流駆動力が大きくなり、ゲート電圧ＶＧの動作点（曲線ＩＩＩおよびＩＶの交点）Ｖｇが、高い方向にシフトする。一方、ＮチャネルＭＯＳトランジスタ２２および２４がスロー状態に移行した場合、ＮチャネルＭＯＳトランジスタ２２の電流駆動力が小さくなり、ゲート電圧ＶＧの動作点Ｖｇは、低い方向にシフトする。従って、メモリセルトランジスタのしきい値電圧が低いファースト状態時においては、ゲート電圧ＶＧを高くして、ドライバ電源電圧ＶＤＤＲを低くする。一方、メモリセルトランジスタのしきい値電圧Ｖｔｈｎがスロー側に移行したとき、すなわち、しきい値電圧Ｖｔｈｎが高い方向にシフトした場合には、ＭＯＳトランジスタ２２の電流駆動力が小さくなり、応じて、ゲート電圧ＶＧが低くなり、ドライバ電源電圧ＶＤＤＲが高くなる。
【００８４】
低温動作時においては、高温動作時に比べて、ＮチャネルＭＯＳトランジスタ２２および２４の電流駆動力は、温度依存性は小さいものの、少し大きくなる。ＭＯＳトランジスタ２４が、抵抗モードで動作しており、その抵抗値は、低温になると低下し、応じて、内部ノード２５上のゲート電圧ＶＧの電圧レベルが低下する。これにより、低温時においては、高温時に比べて、ドライバ電源電圧ＶＤＤＲの電圧レベルが高い方向にシフトする。
【００８５】
以上のように、この発明の実施の形態２に従えば、ドライバ電源電圧ＶＤＤＲを設定するプルダウントランジスタ２１のゲート電圧を、メモリセルトランジスタのしきい値電圧の変動に応じてさらに調整するようにしており、正確に、選択ワード線電圧を、メモリセルトランジスタのしきい値電圧に応じて調整することができる。
【００８６】
また、低温動作時において、高温時に比べて高い電圧レベルにドライバ電源電圧を設定することができ、低温時においても安定に動作させることができ、広い動作温度範囲にわたって、安定に動作する半導体記憶装置を実現することができる。
【００８７】
［実施の形態３］
図１２は、この発明の実施の形態３に従うドライバ電源回路１０の構成を概略的に示す図である。図１２においても、これまでと同様、ワード線駆動回路３において、ワード線ドライバＷＤＲ０−ＷＤＲ３を示し、メモリセルアレイ１において、４行１列に配列されるメモリセルＭＣと、各行対応のワード線ＷＬ０−ＷＬ３を示す。
【００８８】
図１２において、ドライバ電源回路１０は、以下の点で、図９に示すドライバ電源回路１０の構成と異なる。すなわち、ロジックトランジスタで構成されるＮチャネルＭＯＳトランジスタ２４に代えて、抵抗素子２６が用いられる。この抵抗素子２６は、抵抗素子２０と同様、メモリセルＭＣのＮチャネルＭＯＳトランジスタのゲート長（チャネル長）と同じ配線幅を有する（図８参照）。この図１２に示すドライバ電源回路１０の他の構成は、図９に示すドライバ電源回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【００８９】
この図１２に示す構成において、ＭＯＳトランジスタ２１、２２および抵抗素子２６がプルダウン回路を構成する。ＭＯＳトランジスタ２２は、ソースフォロアモードで動作すればよく、実施の形態２と同様、ゲートおよびドレインが異なる電圧レベルに接続されても良い（ゲート電位がドレイン電圧よりも低い電圧レベル）。
【００９０】
この図１２に示すドライバ電源回路１０において、抵抗素子２０およびプルダウントランジスタ２１によるドライバ電源電圧ＶＤＤＲの調整は、先の実施の形態２の場合と同じである。一方、ＭＯＳトランジスタ２２は、先の実施の形態２の場合と同様であり、Ｋ個の並列接続される単位トランジスタで構成される。抵抗素子２６が、Ｎ型高濃度（Ｎ＋）ドープポリシリコン非シリサイド配線で構成される。したがって、このＭＯＳトランジスタ２２および抵抗素子２６で構成される回路においては、供給電流の温度依存をほぼなくすことができ、応じて、内部ノード２５上のゲート電圧ＶＧの温度依存性をほぼなくすことができる。
【００９１】
具体的に、今、メモリセルトランジスタのゲート長（チャネル長）Ｌが小さくなった場合を考える。この場合、メモリセルＭＣのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが低下する。応じて、ＭＯＳトランジスタ２２のしきい値電圧も低下し、その供給電流量が増大する。このとき、抵抗素子２６は、その配線幅が小さくなり、応じてその抵抗値Ｒ２が増大する。したがって、内部ノード２５上のゲート電圧ＶＧの電圧レベルが上昇する。応じて、プルダウントランジスタ２１のコンダクタンスが増大し、ドライバ電源電圧ＶＤＤＲが低下する。したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧Ｖｔｈｎの低下時、応じて、選択ワード線へ伝達される電圧も低下させることができる。
【００９２】
一方、メモリセルＭＣのトランジスタのゲート長（チャネル長）Ｌが大きくなった場合を考える。この場合、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧が増大する。応じて、ＭＯＳトランジスタ２２のしきい値電圧も増大し、その駆動電流量が低下する。一方、抵抗素子２６において、その配線幅が大きくなり抵抗値が低下する。したがって、内部ノード２５上のゲート電圧ＶＧの電圧レベルが低下し、プルダウントランジスタ２１のコンダクタンスが低下する。応じて、ドライバ電源電圧ＶＤＤＲの電圧レベルが上昇する。したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのチャネル長が長くなったことによりしきい値電圧が増大した場合、選択ワード線上の電圧レベルを高くすることができる。
【００９３】
したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧変動に応じて、プルダウントランジスタ２１のゲート電位を調整することが可能となり、書込特性および読出電流が劣化しない方向に、ドライバ電源電圧ＶＤＤＲを調整することができる。
【００９４】
以上のように、この発明の実施の形態３に従えば、プルダウントランジスタのゲート電圧を、メモリセルトランジスタと同様のしきい値電圧特性を有するトランジスタと、温度依存性の小さな抵抗値を有するＮ高濃度ドープポリシリコン非シリサイド抵抗によって生成しているため、プルダウントランジスタのゲート電圧の温度依存性を低減することにより、メモリセルのトランジスタのしきい値電圧変動に応じて、プルダウントランジスタのゲート電圧を補正することができる。
【００９５】
［実施の形態４］
図１３は、この発明の実施の形態４に従う半導体記憶装置の要部の構成を示す図である。この図１３に示す半導体記憶装置においては、ドライバ電源回路１０の構成が、図１２に示すドライバ電源回路１０の構成と異なる。すなわち、ドライバ電源回路１０において、図１２に示すＭＯＳトランジスタ２２に代えて、受動抵抗素子２８が設けられる。この受動抵抗素子２８は、メモリセルＭＣのＮチャネルＭＯＳトランジスタのチャネル幅Ｗと同じ幅を有するＮ高濃度ドープの非シリサイド拡散抵抗で構成される。この図１３に示す半導体記憶装置の他の構成は、図１２に示す半導体記憶装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【００９６】
図１４は、図１３に示す抵抗素子２８およびメモリセルＭＣに含まれるＮチャネルＭＯＳトランジスタのレイアウトを概略的に示す図である。図１４において、メモリセルトランジスタＭＴＲ（アクセストランジスタまたはドライブトランジスタ）は、不純物領域ＩＭＰ１およびＩＭＰ２と、これらの不純物領域ＩＭＰ１およびＩＭＰ２の間に配置されるゲート電極Ｇを有する。ゲート電極幅（チャネル幅）はＷであり、ゲート長（チャネル長）はＬである。抵抗素子２８は、この不純物領域ＩＭＰ１およびＩＭＰ２と同じ不純物注入工程で形成され、この不純物領域で構成される拡散抵抗であり、その線幅Ｗが、メモリセルトランジスタＭＴＲのチャネル幅（ゲート幅）と等しくされる。メモリセルトランジスタＭＴＲの不純物領域ＩＭＰ１およびＩＭＰ２においては、その表面がシリサイド化されることにより電極配線とのオーミック性のコンタクトが形成され、また、電極配線の突き抜けによる接合破壊を防止するとともに、不純物領域の抵抗を低減する。この拡散抵抗２８は、不純物注入は、メモリセルトランジスタと同一工程で行われるものの、抵抗値を高くするため、表面のシリサイド化は行なわれない。
【００９７】
抵抗素子２６は、先の図８に示す実施の形態１の構成と同様、ゲート電極Ｇの幅（チャネル長）Ｌと同じ線幅を有する高濃度Ｎ型ドープポリシリコン非シリサイド抵抗素子である。
【００９８】
この図１４に示す構成の場合、メモリセルトランジスタＭＴＲのゲート長Ｌの変動によるメモリセルトランジスタＭＴＲのしきい値電圧の変動が、抵抗素子２６の配線ＩＬの線幅Ｌに反映される。一方、抵抗素子２８は、不純物領域ＩＭＰ３で構成され、メモリセルトランジスタＭＴＲのチャネル幅の変動が反映される。したがって、チャネル幅（ゲート幅）Ｗが、メモリセルトランジスタＭＴＲにおいて広くなった場合、メモリセルトランジスタＭＴＲを流れる電流が増加し、等価的にしきい値電圧が低くなった状態が実現される。この場合、抵抗素子２８は、その幅が大きくなって、抵抗値Ｒ３が低くなり、内部ノード２５上の電圧ＶＧが上昇し、ドライバ電源電圧ＶＤＤＲが低い方向に調整される。
【００９９】
一方、メモリセルトランジスタＭＴＲのチャネル幅Ｗが狭くなった場合、メモリセルトランジスタＭＴＲの駆動電流量が低下し、しきい値電圧が等価的に高くなる。この場合、抵抗素子２８において、不純物領域ＩＭＰ３の幅Ｗも小さくなり、応じて、抵抗値が上昇する。したがって、内部ノード２５上の電圧降下量が増大し、電圧ＶＧが低下する。応じて、プルダウントランジスタ２１のコンダクタンスが小さくなり、ドライバ電源電圧ＶＤＤＲが高い電圧レベルに設定される。
【０１００】
一方、チャネル長Ｌの変動時は、実施の形態３の場合と同様にして、抵抗素子２６によりその変動が反映されて補正されるようにフィードバックが電圧ＶＧにかけられ、ドライバ電源電圧ＶＤＤＲの調整が行なわれる。
【０１０１】
したがって、メモリセルトランジスタＭＣにおいて、ＮチャネルＭＯＳトランジスタ（アクセストランジスタまたはドライブトランジスタ）のゲート幅（チャネル幅）Ｗが小さくなることにより、その電流駆動量が小さくなった場合には、ドライバ電源電圧ＶＤＤＲが高くなることにより、メモリセルトランジスタにおいて、読出電流が増加する方向に選択ワード線の電圧（ドライバ電源電圧ＶＤＤＲ）のレベルが調整される。この選択ワード線の電圧変化方向は、また、書込用のアクセストランジスタの流す電流を増加させる方向であり、同様、書込特性は改善される。これにより、書込特性および読出電流が低下しない方向に、ドライバ電源電圧ＶＤＤＲを補正することができる。
【０１０２】
また、メモリセルトランジスタのチャネル幅Ｗが大きくなり、その電流駆動量が増大する場合、ドライバ電源電圧ＶＤＤＲが低い電圧レベルに設定される。応じて、アクセストランジスタの電流駆動量が低減され、読出マージンが改善される。書込時においては、メモリセルトランジスタの電流駆動量が多い状態は書込マージンが充分確保された状態であり、アクセストランジスタの電流駆動量が低減されても、充分安定に且つ高速でデータの書込を行なうことができる。
【０１０３】
なお、拡散抵抗とポリシリコン非シリサイド抵抗は、それぞれシリサイド化されていても良い。電圧調整に必要な抵抗値が実現されれば良い。
【０１０４】
以上のように、この発明の実施の形態４に従えば、メモリセルトランジスタのチャネル幅と同じ幅を有する拡散抵抗を用い、この拡散抵抗素子とトランジスタのゲート長と同じ配線幅の高濃度Ｎ型ドープポリシリコン非シリサイド配線との直列体で分圧回路を構成して、プルダウントランジスタのゲート電圧を設定している。したがって、メモリセルトランジスタのゲート幅およびゲート長の変動のいずれに対しても、ドライバ電源電圧ＶＤＤＲの電圧レベルに、その変動をフィードバックすることにより、ドライバ電源電圧ＶＤＤＲの電圧レベルを補正することができる。これにより、正確に、選択ワード線電圧をメモリセルトランジスタの状態に応じて設定することができる。また、拡散抵抗とポリシリコン非シリサイド抵抗（非シリサイドでなくてもよい）を利用しており、その温度特性は小さく、プルダウントランジスタのゲート電圧の温度依存性は十分に小さくすることができる。そのため、広い温度範囲にわたって、選択ワード線電圧レベルを正確に補正することができる。
【０１０５】
［実施の形態５］
図１５は、この発明の実施の形態５に従うセル電源回路の構成を示す図である。ワード線駆動回路３およびメモリセルアレイ１の構成は、先の実施の形態１から４において示したものと同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【０１０６】
この図１５に示すセル電源回路の構成は、以下の点で、図１２に示すドライバ電源回路１０の構成と異なる。すなわち、プルダウントランジスタ２１の基板電位（バックゲート電位）が、そのゲート電位に代えて調整される。すなわち、プルダウントランジスタ２１の基板領域（バックゲート）が、ノード２５上の電圧ＶＧを受ける。このプルダウントランジスタ２１のゲートは、電源ノードに結合され、一定の電圧を受ける。
【０１０７】
電圧ＶＧが上昇すると、バックゲート効果により、ＭＯＳトランジスタ２１のソース電位が相対的に低くなり（電圧ＶＧは、正の電圧）、プルダウントランジスタ２１の電流駆動量が増大する。応じて、抵抗素子２０の電圧降下量が大きくなり、ドライバ電源電圧ＶＤＤＲが低くなる。
【０１０８】
一方、電圧ＶＧが低下した場合には、このＭＯＳトランジスタ２１のバックゲート電位が正の領域で低くなり、バックゲート効果により、ＭＯＳトランジスタ２１のしきい値電圧が高くなり、その駆動電流量が小さくなる。応じて、抵抗素子２０の電圧降下が小さくなり、ドライバ電源電圧ＶＤＤＲが高い電圧レベルに補正される。
【０１０９】
この電圧ＶＧが高い状態は、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧が低い状態に対応し、正確に、メモリセルトランジスタのしきい値電圧変動に応じて、ドライバ電源電圧ＶＤＤＲ、すなわち選択ワード線の電圧レベルを、書込特性および読出電流が悪化しないレベルに設定することができる。
【０１１０】
この図１５に示す構成の場合、プルダウンＭＯＳトランジスタ２１のバックゲートとソース／ドレインとの間のＰＮ接合が順方向にバイアスされると、ＭＯＳトランジスタ２１において、バックゲート（Ｐウェル）とソース／ドレイン不純物領域の間が導通する。したがって、電圧ＶＧは、この不純物領域（ソース／ドレイン）と基板領域との間のＰＮ接合のビルトイン電圧Ｖｄｐ以下の電圧レベルに設定することが必要となる。
【０１１１】
［変更例１］
図１６は、この発明の実施の形態５の変更例の構成を示す図である。この図１６に示すドライバ電源回路１０においては、プルダウン用のＭＯＳトランジスタ２１のバックゲートおよびコントロールゲート両者が、内部ノード２５に接続される。このドライバ電源回路１０の他の構成は、図１５に示すドライバ電源回路１０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【０１１２】
また、ワード線駆動回路３およびメモリセルアレイ１の構成も、図１５に示すワード線駆動回路３およびメモリセルアレイ１の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【０１１３】
この図１６に示すドライバ電源回路１０の構成において、内部ノード２５の電圧ＶＧが高くなった場合（正の電圧で、ビルトイン電圧Ｖｄｐ以下）、バックゲート効果により、ＭＯＳトランジスタ２１のしきい値電圧が低下し、また、そのゲートの電圧も高くなり、さらに、しきい値電圧が低くなり、電流駆動力が大きくなる（コンダクタンスが大きくなる）。したがって、この場合には、ドライバ電源電圧ＶＤＤＲが低くなる（抵抗素子２０の電圧降下量が大きくなる）。逆に、電圧ＶＧが低くなった場合（正の範囲で）、プルダウントランジスタ２１のしきい値電圧が高くなり、またコントロールゲート電圧も低くなるため、しきい値電圧がより高くなる。したがって、この場合には、プルダウントランジスタ２１のプルダウン機能が低くなり、ドライバ電源電圧ＶＤＤＲが高くなる。
【０１１４】
したがって、バックゲートおよびコントロールゲート両者の電位を調整することにより、同様、メモリセルトランジスタのしきい値電圧変動に応じて、ドライバ電源電圧ＶＤＤＲの電圧レベルを調整することができる。
【０１１５】
なお、このバックゲートとコントロールゲート両者を接続する構成の場合、電圧ＶＧだけ、プルダウントランジスタ２１のソース電位が見掛け上低下する。したがって、電圧ＶＧが、しきい値電圧Ｖｔｈｎ／２以上で電圧Ｖｄｐ（ＰＮ接合のビルトイン電圧）以下の範囲であれば、プルダウントランジスタ２１において、電圧ＶＧに応じて駆動電流量を調整することができる。
【０１１６】
［変更例２］
図１７は、この発明の実施の形態５に従うドライバ電源回路１０の変更例２の構成を示す図である。この図１７においても、メモリセルアレイ１およびワード線駆動回路３の構成は、先の図１５および図１６に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は繰り返さない。
【０１１７】
この図１７に示すドライバ電源回路１０においては、プルダウントランジスタ２１のバックゲートおよびコントロールゲート電位を調整するためにゲート制御回路３０が設けられる。このゲート制御回路３０としては、実施の形態２から５のいずれの構成が用いられてもよい。メモリセルＭＣのＮチャネルＭＯＳトランジスタ（アクセストランジスタまたはドライブトランジスタ）のしきい値電圧変動に応じて、電圧ＶＧの電圧レベルを調整する。
【０１１８】
なお、図１７に示す構成において、ドライバ電源回路１０において、ゲート制御回路３０は、単にプルダウントランジスタ２１のコントロールゲート電位を調整し、このプルダウントランジスタ２１のバックゲートは固定電位に維持されていてもよい。
【０１１９】
以上のように、この発明の実施の形態５に従えば、プルダウントランジスタのバックゲート電位を、メモリセルトランジスタのしきい値電圧の変動に連動して調整しており、正確にメモリセルトランジスタのしきい値電圧変動に連動して、ドライバ電源電圧ＶＤＤＲの電圧レベルを調整することができる。
【０１２０】
［実施の形態６］
図１８は、この発明の実施の形態６に従うドライバ電源回路１０の構成を示す図である。このドライバ電源回路１０は、ワード線ＷＬ０−ＷＬ３１の組に対し共通に設けられる。すなわち、このドライバ電源回路１０からのドライバ電源線１１が、ワード線ＷＬ０−ＷＬ３１それぞれに対応して設けられるワード線ドライバＷＤＲ０−ＷＤＲ３１に共通に結合される。
【０１２１】
ドライバ電源回路１０は、ドライバ電源線１１と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタ３１および３２を、プルダウン素子として含む。ＮチャネルＭＯＳトランジスタ３１および３２は、各々、図８に示すメモリセルトランジスタと同じしきい値電圧特性を有するＫ個の並列に接続される単位トランジスタ（ＵＴＲ）で構成される。
【０１２２】
ＭＯＳトランジスタ３２に対し、プログラムスイッチ回路３４が設けられる。このプログラムスイッチ回路３４により、Ｋ個の単位トランジスタのうち所定数の単位トランジスタを選択的に導通状態として、プルダウントランジスタ３２の駆動電流Ｉａの値を調整する。
【０１２３】
ドライバ電源線１１と電源ノード（ＶＤＤ）の間に、受動素子で構成される抵抗素子２０が設けられる。この抵抗素子２０は、Ｎ高濃度ドープのポリシリコン／非シリサイド抵抗である（実施の形態１から５と同様）。
【０１２４】
ドライバ電源回路１０は、さらに、電源ノード（ＶＣＣ）と抵抗素子２８の間に接続されかつそのゲートに上位デコード信号（行ブロック選択信号）ＸＬを受けるＰチャネルＭＯＳトランジスタ３６と、接地ノードと抵抗素子２６との間に接続され、制御信号Ｐ２に従って抵抗素子２６を介して内部ノード２５を接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ３７と、上位デコード信号ＸＬに従って、内部ノード２５を接地ノードに結合するＮチャネルＭＯＳトランジスタ３８と、制御信号Ｐ１に従ってドライバ電源線１１を電源ノード（ＶＤＤ）に結合するＰチャネルＭＯＳトランジスタ３９とを含む。
【０１２５】
電源電圧ＶＤＤは、ワード線駆動用の電圧であり、電源電圧ＶＣＣは、周辺回路駆動用の電源電圧である。これらの電源電圧ＶＤＤおよびＶＣＣは、同一電圧レベルであってもよく、また、異なる電圧レベルであっても良い。
【０１２６】
図１８において、ＭＯＳトランジスタ３１および３２以外のトランジスタは、それぞれのチャネル領域が太い線で記載される。これは、これらのトランジスタは、しきい値電圧がメモリセルのトランジスタのしきい値電圧とはなんら連動して変化しない、アレイ周辺トランジスタであることを示す。
【０１２７】
ドライバ電源回路１０は、ワード線ＷＬ０−ＷＬ３１の組毎に設けられる。上位デコード信号ＸＬにより、３２本のワード線を含む行ブロックが指定される。この上位デコード信号ＸＬは、選択時、Ｌレベルである。したがって、対応のワード線の組（行ブロック）が選択されたときには、内部ノード２５の電圧ＶＧは、ＭＯＳトランジスタ３７の導通／非導通状態に応じて設定される。制御信号Ｐ２がＨレベルであり、ＭＯＳトランジスタ３７が導通状態の時には、内部ノード２５の電圧レベルは、抵抗素子２８および２６の抵抗値Ｒ３およびＲ２による分圧比で決定される電圧レベルに設定される。制御信号Ｐ２がＬレベルであり、ＭＯＳトランジスタ３７が非導通状態の時には、内部ノード２５の電圧レベルは電源電圧ＶＣＣレベルとなる。従って、制御信号Ｐ２によりプルダウン用のＭＯＳトランジスタ３１のオン抵抗を設定することができ、応じて、ドライバ電源線１１の電圧ＶＤＤＲの電圧レベルを調整することができる。
【０１２８】
一方、対応の行ブロックが非選択状態のときには、上位デコード信号ＸＬは、Ｈレベルであり、ＭＯＳトランジスタ３６がオフ状態、ＭＯＳトランジスタ３８がオン状態となり、ＭＯＳトランジスタ３７の導通／非導通状態に関わらず、内部ノード２５は接地ノードに結合され、ゲート電圧ＶＧが、接地電圧レベルとなる。この状態においては、抵抗素子２６および２８における貫通電流が流れる経路は遮断される。また、ＭＯＳトランジスタ３１のゲート電位が接地電圧レベルとなり、ＭＯＳトランジスタ３１がオフ状態となり、この経路における貫通電流の経路も遮断される。これにより、スタンバイ時および非選択行ブロックにおける消費電流を低減する。
【０１２９】
対応の行ブロックの選択時において、この抵抗素子２０、ＭＯＳトランジスタ３１および３２を介して流れる電流Ｉａとしては、読出電流と同程度のオーダの電流が流れるだけである。また、制御信号Ｐ２によりＭＯＳトランジスタ３７が導通状態とされ、これらの抵抗素子２６および２８による抵抗分圧により、内部ノード２５の電圧ＶＧを設定する場合において、これらの抵抗素子２６および２８およびＭＯＳトランジスタ３７を介して流れる電流Ｉｂは、電流Ｉａよりも十分小さく（２桁程度小さく）、低スタンバイ電流条件を充分に満たすことのできる大きさの電流である（抵抗素子２６および２８の抵抗値Ｒ２およびＲ３は十分大きな値に設定するＭＯＳトランジスタ３７のオン抵抗は、抵抗素子２６および２８の抵抗値に比べて充分小さく、無視することができる程度である）。これらの抵抗素子２６および２８の抵抗値Ｒ２およびＲ３は、分圧電圧ＶＧが、ＭＯＳトランジスタ３１のしきい値電圧Ｖｔｈｎ以上の電圧レベルに設定されるような値に設定される。
【０１３０】
ＭＯＳトランジスタ３１、３２，３６，３７，３８，３９と抵抗素子２６，２８とによりプルダウン回路が構成される。
【０１３１】
図１９は、図１８に示すドライバ電源回路１０の動作モードと、制御信号Ｐ１およびＰ２の状態と、その動作内容を一覧にして示す図である。
【０１３２】
このドライバ電源回路１０の動作モードとして、３つのモードＭＯＤＥ＿Ａ、ＭＯＤＥ＿ＢおよびＭＯＤＥ＿Ｃが準備される。
【０１３３】
（ｉ）モードＭＯＤＥ＿Ａ：
このモードにおいては、制御信号Ｐ１およびＰ２が、それぞれ、ＬレベルおよびＨレベルに設定される。上位デコード信号ＸＬも、Ｈレベルに固定される。この状態においては、ＭＯＳトランジスタ３９がオン状態、ＭＯＳトランジスタ３７がオン状態である。また、ＭＯＳトランジスタ３６がオフ状態、ＭＯＳトランジスタ３８がオン状態となる。したがって、ノード２５上の電圧ＶＧは、ＭＯＳトランジスタ３７および３８により、Ｌレベル（接地電圧レベル）に固定される。一方、ドライバ電源線１１上の電圧ＶＤＤＲは、ＭＯＳトランジスタ３９および抵抗素子２０により、電源電圧ＶＤＤに固定される。このモードＭＯＤＥ＿Ａにおいては、選択ワード線ＷＬは、電圧ＶＤＤレベルにまで駆動される。したがって、メモリセルのスタティックノイズマージンが十分にあり、また書込特性も十分に保証されている状態のときに、このモードが設定される。
【０１３４】
（ｉｉ）モードＭＯＤＥ＿Ｂ：
このモードにおいては、制御信号Ｐ１およびＰ２がそれぞれＨレベルおよびＬレベルに設定される。上位デコード信号ＸＬが、また、Ｌレベルに固定される。この状態においては、ＭＯＳトランジスタ３７、３８、および３９がオフ状態、ＭＯＳトランジスタ３６がオン状態である。したがって、ノード２５上の電圧ＶＧが、ＭＯＳトランジスタ３６により、Ｈレベル（電圧ＶＣＣレベル）に固定される。応じて、抵抗素子２０ならびにＭＯＳトランジスタ３１および３２により、ドライバ電源線１１上の電圧ＶＤＤＲは、電圧ＶＤＤよりも低い電圧レベルに維持される。この状態は、実施の形態１の構成に対応する。
【０１３５】
（ｉｉｉ）モードＭＯＤＥ＿Ｃ：
このモードにおいては、制御信号Ｐ１およびＰ２がともにＨレベルに設定される。上位デコード信号ＸＬは、与えられた行アドレス信号のデコード結果に従ってＨレベルまたはＬレベルに設定される。すなわち、上位デコード信号ＸＬは、対応の行ブロック選択時においてはＬレベルに設定され、非選択時（スタンバイ状態を含む）においては、Ｈレベルに維持される。
【０１３６】
この状態においては、ＭＯＳトランジスタ３７がオン状態、ＭＯＳトランジスタ３９がオフ状態であり、ＭＯＳトランジスタ３６および３８が、上位デコード信号ＸＬに従って選択的にオン状態またはオフ状態に設定される。対応の行ブロック選択時においては、ＭＯＳトランジスタ３６がオン状態、ＭＯＳトランジスタ３８がオフ状態である。したがって、抵抗素子２６および２８による分圧回路により、ノード２５上の電圧ＶＧが設定されて、応じて、ワード線ドライバ電源電圧ＶＤＤＲの電圧レベルも、このプルダウン回路（トランジスタ３１および３２および抵抗素子２８および２６を含む）により、電圧ＶＤＤよりも低い電圧レベルに設定される。
【０１３７】
対応の行ブロックの非選択時（スタンバイ状態を含む）においては、ＭＯＳトランジスタ３８がオン状態、ＭＯＳトランジスタ３６がオフ状態であり、ノード２５上の電圧ＶＧは、Ｌレベル（接地電圧レベル）に維持される。したがって、ＭＯＳトランジスタ３１がオフ状態となる。この非選択状態においては、したがって、抵抗素子２０、プルダウントランジスタ３０および３２において、貫通電流が流れる経路は遮断される。また、抵抗素子２６および２８においても、ＭＯＳトランジスタ３６がオフ状態であり、貫通電流が流れる経路は遮断される。
【０１３８】
これにより、抵抗分圧回路（抵抗素子２６および２８）により分圧された電圧レベルに、プルダウン用トランジスタ３１のゲート電圧ＶＧが設定されて、選択ワード線上に、レベルシフトされたワード線ドライバ電源電圧ＶＤＤＲが伝達される。
【０１３９】
これらのモードを半導体記憶装置のしきい値電圧の変動量に応じて設定することにより、各プロセス変動の度合いに応じて、最適値にドライバ電源電圧を調整することができる。
【０１４０】
図２０は、制御信号Ｐ１およびＰ２と上位デコード信号ＸＬを生成する部分の構成の一例を示す図である。図２０において、制御信号Ｐ１を伝達する制御信号線４０は、マスク配線４１を介してモードに応じて電源ノードまたは接地ノードに結合される。また、制御信号Ｐ２を伝達する制御信号線４２も、同様、モードに応じて、マスク配線４３を介して電源ノードまたは接地ノードに結合する。これらの制御信号線４０および４２は、メモリアレイのドライバ電源回路に共通に設けられる。
【０１４１】
一方、上位デコード信号ＸＬを伝達する上位デコード線４４は、マスク配線４６を介して電源ノード、接地ノードまたは、デコーダ出力線４５のいずれかに結合される。このマスク配線４６において、上位デコード線４４とデコーダ出力線４５の間のマスク配線４６ａは、行ブロック単位で配設される（３２本のワード線ブロック毎に配置される）。これにより、モードに応じて、上位デコード信号ＸＬを、Ｈ固定状態、Ｌ固定状態または、デコーダからの上位デコード信号ＸＬＦに応じて変化する状態のいずれの状態に設定することができる。
【０１４２】
また、図２０に示す構成において、マスク配線４１、４３および４６に代えて、スイッチング素子を用い、制御信号線４０、４２および４４の接続経路が、スイッチング素子の選択的な導通／非導通により設定されてもよい。
【０１４３】
また、モードＭＯＤＥ＿Ａにおいて、ＭＯＳトランジスタ３９が、制御信号Ｐ１に従ってオン状態とされる。この場合、制御信号Ｐ１が、スタンバイ状態、選択状態／非選択状態に応じて、ＨレベルまたはＬレベルに設定されてもよい。同様、制御信号Ｐ２においても、モードＭＯＤＥ＿Ｂにおいて、上位デコード信号に従って、Ｈレベル／Ｌレベルに設定されてもよい（スタンバイ状態／非選択状態時Ｈレベル、選択状態時Ｌレベル）。ただし、これらの制御信号Ｐ１およびＰ２の状態を、対応の行ブロックの選択／非選択に応じてそのレベルをＨレベルまたはＬレベルに設定する場合には、制御信号Ｐ１およびＰ２は、各行ブロックごとに、上位デコード信号に応じてその状態を設定する必要がある。
【０１４４】
図２１は、図１８に示すＭＯＳトランジスタ３２およびスイッチ回路３４の構成の一例を概略的に示す図である。図２１において、ＭＯＳトランジスタ３２は、複数（４つ）の単位トランジスタ群ＵＴＧ０−ＵＴＧ３の並列体を含む。これらの単位トランジスタ群ＵＴＧ０−ＵＴＧ３は、各々、互いに並列に接続される単位トランジスタＵＴＲを含む。単位トランジスタＵＴＲは、メモリセルトランジスタと同様の構造およびサイズを有する（同一製造工程で形成される）。これらの単位トランジスタ群ＵＴＧ０−ＵＴＧ３それぞれに対して、ゲート回路ＧＴＫ０−ＧＴＫ３が設けられる。これらのゲート回路ＧＴＫ０−ＧＴＫ３が、図１８に示すスイッチ回路３４に対応する。
【０１４５】
ゲート回路ＧＴＫ０は、その両入力に電源電圧（ＶＣＣ）を受けるＡＮＤゲートで構成される。ゲート回路ＧＴＫ１は、制御信号ＣＴＬ０およびＣＴＬ１を受けるＯＲゲートで構成される。ゲート回路ＧＴＫ２は、制御信号ＣＴＬ０を両入力に受けるＡＮＤゲートで構成される。ゲート回路ＧＴＫ３は、制御信号ＣＴＬ０およびＣＴＬ１を受けるＡＮＤ回路で構成される。
【０１４６】
この図２１に示すＭＯＳトランジスタ３２の構成において、制御信号ＣＴＬ０およびＣＴＬ１の論理値により、以下の４つの状態を実現することができる。
【０１４７】
（ｉ）ＣＴＬ０＝ＣＴＬ１＝０（＝Ｌレベル）：
この状態においては、ゲート回路ＧＴＫ１−ＣＴＫ３の出力信号はすべてＬレベルであり、単位トランジスタ群ＵＴＧ１−ＵＴＧ３の単位トランジスタＵＴＲはすべてオフ状態である。一方、ゲート回路ＧＴＫ０の出力信号はＨレベルであり、単位トランジスタ群ＵＴＧ０の単位トランジスタＵＴＲがすべてオン状態となる。したがって、この状態においては、ＭＯＳトランジスタ３２は、単位トランジスタ群ＵＴＧ０で構成される。
【０１４８】
（ｉｉ）ＣＴＬ０＝０，ＣＴＬ１＝１：
この状態においては、ゲート回路ＧＴＫ１の出力信号がＨレベルとなる。一方、ゲート回路ＧＴＫ２およびＧＴＫ３の出力信号は、ともに、Ｌレベルである。したがって、単位トランジスタ群ＵＴＧ０およびＵＴＧ１の単位トランジスタＵＴＲが導通状態となる。
【０１４９】
（ｉｉｉ）ＣＴＬ０＝１，ＣＴＬ１＝０：
この状態においては、ゲート回路ＧＴＫ０−ＧＴＫ２の出力信号が、Ｈレベルとなり、単位トランジスタ群ＵＴＧ０−ＵＴＧ２の、単位トランジスタＵＴＲが導通状態となる。一方、ゲート回路ＧＴＫ３は、その出力信号はＬレベルであり、単位トランジスタ群ＵＴＧ３の単位トランジスタＵＴＲはオフ状態である。
【０１５０】
（ｉｖ）ＣＴＬ０＝ＣＴＬ１＝１：
この状態においては、ゲート回路ＧＴＫ０−ＧＴＫ３の出力信号はすべてＨレベルであり、単位トランジスタ群ＵＴＧ０−ＵＴＧ３の単位トランジスタＵＴＲがすべてオン状態となる。
【０１５１】
したがって、これらの制御信号ＣＴＬ０およびＣＴＬ１の論理値を設定することにより、このＭＯＳトランジスタ３２のチャネル幅を４段階に切換えることができ、ＭＯＳトランジスタ３２の駆動電流量を調整することができる。この電流量調整により、メモリセルトランジスタの特性変化に応じてプルダウンされるドライバ電源電圧を調整することができ、しきい値電圧の変動に対する最適な応答性を設定して、安定に半導体記憶装置を動作させることが可能となる。
【０１５２】
制御信号ＣＴＬ０およびＣＴＬ１は、例えばヒューズ素子をプログラムすることにより生成されても良く、特定のボンディングパッドの電位をボンディングワイアにより固定的に設定することにより生成されても良く、また、マスク配線によりこれらの制御信号ＣＴＬ０およびＣＴＬ１の電圧レベルが設定されても良い。
【０１５３】
なお、このスイッチ回路３４のゲート回路ＧＴＫ０−ＧＴＫ３は、メモリアレイの行ブロックにそれぞれ設けられるドライバ電源回路に共通に設けられればよい。
【０１５４】
図２２は、この発明の実施の形態６に従う半導体記憶装置のチップ上配置を概略的に示す図である。図２２において、メモリセルアレイは、各々が、３２行のメモリセルを有するセルサブアレイ５０ａおよび５０ｂに分割される。セルサブアレイ５０ａおよび５０ｂの間には、基板電位（ウェル電位）を設定するためのタップ領域５２ａおよび５２ｂが、それぞれ設けられる。
【０１５５】
セルサブアレイ５０ａおよび５０ｂ各々において行（ワード線）を選択するために、行デコーダ５４ａおよび５４ｂが、それぞれ、セルサブアレイ５０ａおよび５０ｂに対応して設けられる。なお、５４ａおよび５４ｂで示す領域にそれぞれ対応のワード線ドライバも設けられる。セルサブアレイ５０ａおよび５０ｂと行デコーダ５４ａおよび５４ｂの間に、ドライバ電源回路配置領域６０が設けられる。
【０１５６】
このドライバ電源回路配置領域６０において、各行デコーダ５４ａおよび５４ｂ各々に対応して、ドライバ電源回路が配置される。セルサブアレイ５０ａおよび行デコーダ５４ａの間に、プルダウンＮＭＯＳ配置領域６２ａ、Ｎ＋ＰＯ（ポリシリコン）抵抗１配置領域６４ａ、Ｎ＋ＰＯ抵抗２配置領域６６ａおよびＮ＋拡散抵抗配置領域６８ａが設けられる。また、セルサブアレイ５０ｂおよび行デコーダ５４ｂの間に、プルダウンＮＭＯＳ配置領域６２ｂ、Ｎ＋ＰＯ抵抗１配置領域６４ｂ、Ｎ＋ＰＯ抵抗２配置領域６６ｂ、およびＮ＋拡散抵抗配置領域６８ｂが設けられる。
【０１５７】
プルダウンＮＭＯＳは、図１８に示すＮチャネルＭＯＳトランジスタ３１および３２に対応する。Ｎ＋ＰＯ抵抗１は、図１８に示す抵抗素子２６に対応する。Ｎ＋ＰＯ抵抗２は、図１８に示す抵抗素子２０に対応する。Ｎ＋拡散抵抗は、図１８に示す抵抗素子２８に対応する。
【０１５８】
ドライバ電源回路配置領域６０においては、さらに、タップ領域５２ａおよび５２ｂに対応して、周辺スイッチ配置領域７０ａおよび７０ｂが設けられる。この周辺スイッチ配置領域７０ａおよび７０ｂには、図１８に示すドライバ電源回路内のＰチャネルＭＯＳトランジスタ３６，３９およびＮチャネルＭＯＳトランジスタ３７，３８が設けられる。
【０１５９】
図２２に示すように、通常、メモリセルアレイにおいて、３２行のセルサブアレイごとに、基板電位を固定するタップ領域５２ａおよび５２ｂが設けられる。このタップ領域５２ａおよび５２ｂに対応する領域においては、ウェル分離が行なわれており、行デコーダ５４ａおよび５４ｂの間に隙間領域が存在する。この隙間領域を利用して、スイッチングトランジスタなどの周辺スイッチを配置することにより、メモリセルアレイの面積増大を抑制することができる。また、セルサブアレイ５０ａおよび５０ｂに隣接して、ドライバ電源回路を配置することにより、このプルダウンＮＭＯＳ、Ｎ＋ポリシリコン／非シリサイド抵抗およびＮ＋拡散抵抗を、メモリセルのレイアウトと同じレイアウトで、配置することができる。メモリセルのマスクずれなどによる寸法ばらつきは、同様に、このドライバ電源回路配置領域６０においても同じようなばらつきが生じ、メモリセルのトランジスタ素子の製造パラメータの変動を正確に、ドライバ電源回路配置領域６０内のドライバ電源回路の構成要素に反映させることができる。
【０１６０】
図２３は、図２２に示す回路配置の平面レイアウトを概略的に示す図である。図２３においては、メモリサブアレイにおいて、１ビットのメモリセルＭＣの活性領域（拡散層）およびゲート電極の平面レイアウトを示す。Ｎ＋ＰＯ抵抗１配置領域６４ａおよび６４ｂは、同じ平面レイアウトを有し、またＮ＋ＰＯ抵抗２配置領域６６ａおよび６６ｂも同じ平面レイアウトを有し、またＮ＋拡散抵抗配置領域６８ａおよび６８ｂも同じ平面レイアウトを有するため、図２３においては、参照符号６４、６６、および６８で、１つのＮ＋ＰＯ抵抗１配置領域、Ｎ＋ＰＯ抵抗２配置領域およびＮ＋拡散抵抗配置領域をそれぞれ示す。
【０１６１】
図２３において、メモリセルＭＣは、Ｙ方向に連続して延在して配置されるＮ型不純物領域（活性領域）７０ａおよび７０ｂと、これらの活性領域７０ａおよび７０ｂの間に、Ｙ方向に延在して配置される活性領域７１ａおよび７１ｂを含む。活性領域７１ａおよび７１ｂは、Ｐ型不純物領域（拡散領域）である。この活性領域７１ａおよび７１ｂは、メモリセル内において延在し、一方活性領域７０ａおよび７０ｂは、Ｙ方向に沿って連続的に複数のメモリセルに共通に配設される。
【０１６２】
メモリセルＭＣはさらに、活性領域７１ｂおよび７１ａと交差するようにＸ方向に延在して配置されるゲート電極７２ａと、活性領域７１ｂおよび７２ｂと交差するようにＸ方向に沿って延在して配置されるゲート電極配線７２ｂと、活性領域７０ｂと交差するようにＸ方向に沿って配置されるゲート電極配線７２ｄと、活性領域７０ａと交差するように配置されるゲート電極配線７２ｃとを、備える。ゲート電極配線７２ａは、シェアードコンタクト７４ａを介して活性領域７１ｂに結合され、またゲート電極配線７２ｂが、シェアードコンタクト７４ｂを介して活性領域７１ａに結合される。
【０１６３】
シェアードコンタクトは、コンタクトと配線との両機能を備え、活性領域７１ａおよび７１ｂを、それぞれ、直接、ゲート電極配線７２ｂおよび７２ａに電気的に結合する。このシェアードコンタクト７４ａおよび７４ｂの形成により、メモリセル内部のストレージノードが形成される。
【０１６４】
このゲート電極配線７２ａおよび７２ｂは、Ｘ方向に沿って整列して配置され、また、ゲート電極配線７２ｃおよび７２ｂが、Ｘ方向に沿って整列して配置される。活性領域７０ａおよび７０ｂは、Ｘ方向についての幅がＷ１であり、この領域にアクセストランジスタおよびドライブトランジスタが形成される。
【０１６５】
ゲート電極配線７２ａ−７２ｄは、それぞれＹ方向についての幅がＷ２であり、Ｘ方向に沿って長さが、Ｗ３である。このゲート電極配線のＹ方向についての幅Ｗ２により、メモリセルのアクセスおよびドライブトランジスタのチャネル長が規定される。活性領域７０ａおよび７０ｂの幅Ｗ１が、メモリセルトランジスタのチャネル幅を規定する。
【０１６６】
このゲート電極配線７２ａおよび７２ｄとゲート電極配線７２ｃおよび７２ｂの間の間隔（ピッチ）は、ＰＬ１である。このメモリセルＭＣのレイアウトが、Ｘ方向およびＹ方向に沿って鏡映対称に配置される。
【０１６７】
Ｎ＋ＰＯ抵抗１配置領域６４ａにおいては、このメモリセルＭＣのゲート電極配線７２ａ−７２ｄと同じ線幅、線長およびピッチで、Ｎ＋ドープトポリシリコン配線７５ａ−７５ｅが配置される。このポリシリコン配線７５ａ−７５ｅが、その両側で交互に接続され、このポリシリコン配線は、蛇行形状に形成される。ポリシリコン配線７５ａ−７５ｅは、それぞれ、Ｙ方向に連続的に延在する領域において、コンタクト７７を介して、上層の、シリサイド（コバルトシリサイドまたはニッケルシリサイド）で構成されるメタル配線７６ａ−７６ｆにより交互に接続される。このポリシリコン配線７５ａ−７５ｅを蛇行形状に形成することにより、大きな抵抗値を実現する。このポリシリコン配線７５ａ−７５ｅ上には、シリサイド阻止膜８５ａが形成される。このシリサイド阻止マスク８５ａにより、メモリセルトランジスタのゲート電極配線のシリサイド工程において、ポリシリコン配線７５ａ−７５ｅに対するシリサイド化が防止される。
【０１６８】
このポリシリコン配線７５ａ−７５ｅの、Ｘ方向の長さがＷ３であり、Ｙ方向についての長さがＷ２である。したがって、メモリセルＭＣのゲート電極配線７２ａ−７２ｄと、同じサイズ、かつ同一ピッチＰＬ１で、ポリシリコン配線７５ａ−７５ｅが配置される。
【０１６９】
Ｎ＋ＰＯ抵抗２配置領域６６においても、Ｎ＋ドープトポリシリコン配線７７ａ−７７ｅが、ゲート電極配線７２ａ−７２ｄと同じピッチＰＬ１でＹ方向に沿って順次配置される。このポリシリコン配線７７ａ−７７ｅは、その両端において、コンタクト７９を介してシリサイド配線７８ａおよび７８ｂにより相互接続される。この領域６６においてもシリサイド阻止マスク８５ｂが設けられ、ポリシリコン配線７７ａ−７７ｅのシリサイド化が防止される。
【０１７０】
このＮ＋ＰＯ抵抗２配置領域６６において、ポリシリコン配線７７ａ−７７ｅは、それぞれＸ方向の長さがＷ３であり、Ｙ方向の幅が、Ｗ２である。このシリサイド配線７８ａおよび７８ｂにより、両端においてポリシリコン配線７７ａ−７７ｅを相互接続することにより、ポリシリコン抵抗配線７７ａ−７７ｅが並列に接続され、Ｎ＋ＰＯ抵抗２配置領域６６に形成される抵抗素子の抵抗値を小さくする。
【０１７１】
Ｎ＋拡散抵抗配置領域６８ａにおいては、Ｙ方向に連続的に延在して、拡散領域（活性領域）８０が設けられる。この活性領域８０は、メモリセルＭＣの活性領域７０ａおよび７０ｂのＸ方向についての幅Ｗ１と同じ幅を有し、また同じ不純物濃度を有する。この活性領域８０においては、所定領域ごとに、シールド阻止マスク８５ｃが設けられ、コンタクト８２を介してシールド絶縁膜を超えて隣接拡散領域と配線８１ａおよび８１ｂにより相互接続される（この拡散領域８０が、Ｙ方向に連続的に延在している場合には、この配線８１ａおよび８１ｂは特に設けられない。シリサイド素子マスク８５ｃが、Ｙ方向に連続的に延在する）。ここでは、種々のメモリセルのレイアウトに対応するため、フィールド絶縁膜により、拡散層８０が所定間隔で分離されて形成される状態を一例として示す。
【０１７２】
この拡散領域（活性領域）８０のＸ方向についての幅は、Ｗ１であり、メモリセルＭＣの活性領域７０ａおよび７０ｂの活性領域のＸ方向に沿った幅Ｗ１と同じである。また不純物濃度（ドーズ量）も同じである。
【０１７３】
したがって、この領域６４、６６および６８において、メモリセルＭＣの対応の要素と同一サイズで、同一不純物濃度でかつ同一工程で形成することにより、メモリセルＭＣにおけるマスクずれによる形状のバラツキの影響を、同じように受けることができる。従って、メモリセルＭＣにおけるトランジスタの電気的特性の変動を、正確に、これらの領域６４、６６および６８の構成要素に反映させることができるため、正確に、メモリセル特性に応じてドライバ電源電圧ＶＤＤＲを設定することができる。
【０１７４】
図２４は、このＮ＋ドープトポリシリコン配線のシリサイド素子領域近傍の断面構造を概略的に示す図である。図２４に示すように、ポリシリコン配線９０は、シリサイド阻止領域８５においては、Ｎ＋ドープトポリシリコン９０で形成される。この阻止領域８５外部においては、コバルトまたはニッケルなどの金属が積層された後、シリサイド化が行なわれ、シリサイド層９２が形成される。メモリセルトランジスタのゲート電極は、通常、このシリサイド化されたポリシリコン配線であり、ゲート電極の抵抗を低減するとともに、また、ＭＯＳトランジスタのしきい値電圧を低減する。通常、シリサイドゲート電極としては、多結晶シリコンを堆積して加工した後、コバルトまたはニッケルなどの金属を拡散させ、ゲート絶縁膜界面まで全領域においてシリサイド化の反応をさせる方法が用いられる。
【０１７５】
ここでは、図２４においては、ポリシリコン配線９０の一部においてのみ、シリサイド化膜９２が形成されるように示す。しかしながら、ポリシリコン配線は、完全にシリサイド化されても良い。このフルシリサイドゲート電極構造においては、メモリセルトランジスタのゲート電極が、ゲート絶縁膜との境界部分にまでシリサイド化される。
【０１７６】
また、明確には示さないが、メモリセルトランジスタの活性領域においてもその表面にシリサイド層が形成される。拡散抵抗領域６８においては、この活性層８０表面にはシリサイド層は形成されない。
【０１７７】
メモリセルと完全に同一工程でプルダウン用の各抵抗を形成した場合、抵抗素子として、シリサイド化された抵抗素子が利用されることになり、抵抗値を十分大きくすることができなくなる。そのため、非シリサイド抵抗を利用する。
【０１７８】
図２５は、Ｎ＋拡散抵抗配置領域６８の他のレイアウトを概略的に示す図である。図２５において、活性領域（拡散領域）９４ａおよび９４ｂが間をおいて３２行の行ブロックにわたって連続的に延在してそれぞれ配置される。この活性領域９４ａおよび９４ｂは、下側の領域において、コンタクト９５を介してメタル配線９６ａにより相互接続される。活性領域９４ａおよび９４ｂは、上側の領域においてそれぞれ、金属配線９６ｂおよび９６ｃによりコンタクト９５を介して接続され、このように、拡散抵抗素子の両端電極が形成される。
【０１７９】
この図２５に示すように、３２行のワード線の領域において連続的に活性領域９４ａおよび９４ｂが配置される構成は、図２３に示すメモリセルＭＣにおいて、活性領域７０ａおよび７０ｂが、連続的にＹ方向に延在して配置される構成に対応する。
【０１８０】
この場合においても、活性領域９４ａおよび９４ｂの幅は、メモリセルＭＣの活性領域７０ａおよび７０ｂの幅Ｗ１と同じ幅を有し、また隣接メモリセル間における活性領域７０ａおよび７０ｂのピッチ（Ｘ方向のピッチ）と同じピッチで配置されて、また不純物濃度も同じである。
【０１８１】
この場合においても、同様、メモリセルＭＣのマスクずれに応じて、または不純物濃度のずれに応じて、拡散層（活性領域）９４ａおよび９４ｂの幅または不純物濃度においてメモリセルのパラメータの変動を反映させることができる。
【０１８２】
なお、プルダウン用のトランジスタは、その平面レイアウトは示していない。このプルダウン用のトランジスタの単位トランジスタをメモリセルトランジスタの平面レイアウトと同じレイアウトで配置する。３２行にわたって単位トランジスタを形成することにより、必要な数の単位トランジスタを配置することができる。
【０１８３】
以上のように、この発明の実施の形態６に従えば、ドライバ電源回路において、スタンバイ時または非選択時、貫通電流が流れる経路を遮断するように構成しており、消費電力を低減することができる。また、行ブロック単位でドライバ電源回路を配置しており、ドライバ電源回路の占有面積を低減することができる。
【０１８４】
また、メモリセル配置領域（メモリセルサブアレイ）と対応の行デコーダとの間の領域に、それぞれドライバ電源回路を配置しており、メモリセルに近接してドライバ電源回路の各トランジスタを配置することができる。従って、メモリセルのトランジスタパラメータの変動を正確に、ドライバ電源回路の構成要素に対して反映させることができ、ドライバ電源回路の各構成要素の特性を、メモリセルのトランジスタの特性の変動に追随して変動させることができる。また、基板領域に固定電位を与えるタップ領域を利用して、ドライバ電源回路の構成要素を配置しており、ドライバ電源回路配置による、メモリセルアレイの面積増大を抑制できる。
【０１８５】
また、抵抗素子および拡散抵抗は、メモリセルのトランジスタの対応の要素と同じ方向に整列して配置させており、正確に、メモリセルのパラメータ変動を、このドライバ電源回路の構成要素のトランジスタに反映させることができる。
【０１８６】
［実施の形態７］
図２６は、この発明の実施の形態７に従う半導体記憶装置のメモリセルの構成の一例を示す図である。図２６において、メモリセルＭＣは、先の図２に示すメモリセルＭＣと同様、ＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ１およびＮチャネルＭＯＳトランジスタＮＱ１と、別のＣＭＯＳインバータを構成するＰチャネルＭＯＳトランジスタＰＱ２およびＮチャネルＭＯＳトランジスタＮＱ２を含む。これらのトランジスタＰＱ１、ＰＱ２、ＮＱ１およびＮＱ２により、ＣＭＯＳインバータラッチが構成され、記憶ノードＮＤ１およびＮＤ２に相補データが格納される。
【０１８７】
このメモリセルＭＣは、さらに、ワード線ＷＬＡ上の信号に従って、ストレージノードＮＤ１およびＮＤ２を、それぞれビット線ＢＬＡおよび／ＢＬＡに結合するＮチャネルＭＯＳトランジスタＮＱ３ＡおよびＮＱ４Ａと、ワード線ＷＬＢ上の信号電位に従って、ストレージノードＮＤ１およびＮＤ２を、それぞれビット線ＢＬＢおよび／ＢＬＢに結合するＮチャネルＭＯＳトランジスタＮＱ３ＢおよびＮＱ４Ｂを含む。
【０１８８】
すなわち、図２６に示すメモリセルＭＣは、２ポートメモリセルであり、ワード線ＷＬＡ選択時、ストレージノードＮＤ１およびＮＤ２を、ビット線ＢＬＡおよび／ＢＬＡに結合する。また、ワード線ＷＬＢの選択時、ストレージノードＮＤ１およびＮＤ２が、ビット線ＢＬＢおよび／ＢＬＢに結合される。したがって、別々のポートからワード線ＷＬＡおよびＷＬＢを選択することにより、並行して、データの読出／書込を行なうことができる。各ポートに対して、ワード線ＷＬＡおよびＷＬＢ、およびビット線対ＢＬＡ，／ＢＬＡおよびＢＬＢ，／ＢＬＢが設けられる。この２ポートメモリセルの全体の構成は、図１に示す半導体記憶装置における構成が、周辺回路として各ポートＡおよびＢに対して個々に設けられる。
【０１８９】
図２７は、この発明の実施の形態７に従うドライバ電源回路の構成を概略的に示す図である。図２７において、ポートＡのワード線ＷＬＡとポートＢのワード線ＷＬＢを代表的に示す。これらのワード線ＷＬＡおよびＷＬＢそれぞれに対応して、ワード線ドライバＷＤＲＡおよびＷＤＲＢが設けられる。
【０１９０】
このワード線ドライバＷＤＲＡおよびＷＤＲＢに共通に、ドライバ電源回路１００が設けられる。このドライバ電源回路１００は、電源ノードとドライバ電源線１１１の間に接続される抵抗素子２０を含む。この抵抗素子２０は、先の実施の形態１から６と同様、高濃度Ｎ型ドープポリシリコン配線であり、好ましくは非シリサイド抵抗素子である。
【０１９１】
このドライバ電源回路１００は、さらに、メモリセル（図２７には図示せず）のドライバまたはアクセストランジスタと同じしきい値電圧特性を有するＮチャネルＭＯＳトランジスタ２１を含み、このドライバ電源線１１１の電圧レベルを低下させるプルダウン回路１０２を含む。プルダウン回路１０２は、さらに、そのプルダウントランジスタ２１のゲート電位を制御するゲート制御回路１０４を含む。このゲート制御回路１０４の構成としては、先の実施の形態１から６の構成のいずれが用いられてもよい。メモリセルのアクセスまたはドライブトランジスタのしきい値電圧変動に応じて、このプルダウントランジスタのゲート電位を通してドライバ電源電圧ＶＤＤＲの電圧レベルを調整する。
【０１９２】
この図２７に示すように、ポートＡおよびポートＢそれぞれに対して、先の実施の形態６と同様、３２行のワード線に対して、共通に、ドライバ電源回路１００が設けられる。ポートＡおよびポートＢに共通に、ドライバ電源回路１００を設けることができ、メモリセルアレイの面積増大を抑制することができる。
【０１９３】
この図２７に示すドライバ電源回路１００の作用効果は、先の実施の形態１から６において個々に説明したものと同じである。
【０１９４】
また、ＳＲＡＭは、２ポートではなく、さらに多くのポートを有していてもよい。全ポートに共通にドライバ電源回路を設ける。
【０１９５】
以上のように、この発明の実施の形態７に従えば、マルチポートＳＲＡＭにおいて、各ポートに共通に、ドライバ電源回路を配置しており、アレイ面積の増大を抑制して、メモリセルトランジスタのしきい値電圧変動を抑制して、正確な電圧レベルにワード線電圧を設定することができ、書込特性および読出電流の特性の劣化を防止することができる。
【０１９６】
［実施の形態８］
図２８は、この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。
【０１９７】
図２８において、このドライバ電源回路１０は、ワード線ＷＬ０−ＷＬ３１の組に対し共通に設けられる。すなわち、このドライバ電源回路１０からのドライバ電源線１１が、ワード線ＷＬ０−ＷＬ３１それぞれに対応して設けられるワード線ドライバＷＤＲ１００−ＷＤＲ１３１に共通に結合される。また、この半導体記憶装置は、バックゲート制御回路１２１を備える。以下では、ワード線ドライバＷＤＲ１００について代表的に説明する。
【０１９８】
ドライバ電源回路１０は、電源ノードとドライバ電源線１１の間に接続される抵抗素子２０と、このドライバ電源線１１と接地ノードの間に接続されるプルダウントランジスタ２１を含む。この抵抗素子２０およびプルダウントランジスタ２１の構成は、先の実施の形態１において示した抵抗素子２０およびプルダウントランジスタ２１と同じである。
【０１９９】
ワード線ドライバＷＤＲ１００は、ＰチャネルＭＯＳトランジスタＰＱ１１と、ＮチャネルＭＯＳトランジスタＮＱ１１とを含む。ＰチャネルＭＯＳトランジスタＰＱ１１およびＮチャネルＭＯＳトランジスタＮＱ１１はＣＭＯＳインバータを構成する。
【０２００】
ＰチャネルＭＯＳトランジスタＰＱ１１のソースがドライバ電源回路１０における抵抗素子２０およびプルダウントランジスタ２１のドレインに接続される。すなわち、ＰチャネルＭＯＳトランジスタＰＱ１１のソースにドライバ電源電圧ＶＤＤＲが印加される。また、ＰチャネルＭＯＳトランジスタＰＱ１１のドレインがＮチャネルＭＯＳトランジスタＮＱ１１のドレインおよびワード線ＷＬ０に接続され、バックゲートがバックゲート制御回路１２１の出力に接続される。ＰチャネルＭＯＳトランジスタＰＱ１１のゲートおよびＮチャネルＭＯＳトランジスタＮＱ１１のゲートが接続される。
【０２０１】
バックゲート制御回路１２１は、上位デコード信号ＸＬに従ってＰチャネルＭＯＳトランジスタＰＱ１１のバックゲート電位を制御する。より詳細には、バックゲート制御回路１２１は、対応の行ブロックの非選択時においては、ＰチャネルＭＯＳトランジスタＰＱ１１のバックゲート電位を電源電圧ＶＤＤとする。一方、バックゲート制御回路１２１は、対応の行ブロックの選択時においては、ＰチャネルＭＯＳトランジスタＰＱ１１のバックゲート電位を電源電圧ＶＤＤより小さい電圧とする。
【０２０２】
ＰチャネルＭＯＳトランジスタＰＱ１１のバックゲート電位を小さくすると（正の電圧で、ビルトイン電圧以下）、バックゲート効果により、ＰチャネルＭＯＳトランジスタＰＱ１１のしきい値電圧が低下する。これにより、ＰチャネルＭＯＳトランジスタＰＱ１１の駆動能力を高めることができるため、ＰチャネルＭＯＳトランジスタＰＱ１１の速度を上げることができる。
【０２０３】
また、ドライバ電源線１１には複数のワード線ドライバＷＤＲ１００−ＷＤＲ１３１が接続されることから、ドライバ電源線１１の寄生容量は大きい。ここで、ＰチャネルＭＯＳトランジスタＰＱ１１のバックゲートをドライバ電源線１１に接続することにより、ＰチャネルＭＯＳトランジスタＰＱ１１のバックゲートを電源電圧ＶＤＤで固定する構成と比べてＰチャネルＭＯＳトランジスタＰＱ１１の速度を上げる構成が考えられる。しかしながら、このような構成では、ドライバ電源線１１の寄生容量がさらに大きくなってしまい、ＰチャネルＭＯＳトランジスタＰＱ１１がオフ状態からオン状態に遷移した時にワード線ＷＬがオーバーシュートしてしまう。
【０２０４】
しかしながら、この発明の実施の形態８に従う半導体記憶装置では、ワード線ドライバＷＤＲが含むＰチャネルＭＯＳトランジスタＰＱ１１のバックゲートは、バックゲート制御回路１２１に接続される。このような構成により、ドライバ電源線１１の寄生容量の増大を防ぐことができるため、ワード線ＷＬのオーバーシュートを低減することができる。
【０２０５】
また、この発明の実施の形態８に従う半導体記憶装置では、行ブロック単位でＰチャネルＭＯＳトランジスタＰＱ１１のバックゲート電位を制御すればよいことから、基板分離に要する領域を削減することができるため、半導体記憶装置の面積を小さくすることができる。
【０２０６】
その他の構成および動作は実施の形態１と同様であるため、ここでは詳細な説明を繰り返さない。
【０２０７】
［実施の形態９］
図２９は、この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。
【０２０８】
図２９において、このドライバ電源回路１０は、ワード線ＷＬ０−ＷＬ３１の組に対し共通に設けられる。すなわち、このドライバ電源回路１０からのドライバ電源線１１が、ワード線ＷＬ０−ＷＬ３１それぞれに対応して設けられるワード線ドライバＷＤＲ２００−ＷＤＲ２３１に共通に結合される。以下では、ワード線ドライバＷＤＲ２００について代表的に説明する。
【０２０９】
ワード線ドライバＷＤＲ２００は、ＰチャネルＭＯＳトランジスタＰＱ１２と、ＮチャネルＭＯＳトランジスタＮＱ１１とを含む。ＰチャネルＭＯＳトランジスタＰＱ１２およびＮチャネルＭＯＳトランジスタＮＱ１１はＣＭＯＳインバータを構成する。
【０２１０】
ＰチャネルＭＯＳトランジスタＰＱ１２は、ＤＴＭＯＳ（Dynamic Threshold MOS）である。すなわち、ＰチャネルＭＯＳトランジスタＰＱ１２のバックゲートおよびゲートが接続される。また、ＰチャネルＭＯＳトランジスタＰＱ１２のソースがドライバ電源回路１０における抵抗素子２０およびプルダウントランジスタ２１のドレインに接続される。すなわち、ＰチャネルＭＯＳトランジスタＰＱ１２のソースにドライバ電源電圧ＶＤＤＲが印加される。また、ＰチャネルＭＯＳトランジスタＰＱ１２のドレインがＮチャネルＭＯＳトランジスタＮＱ１１のドレインおよびワード線ＷＬ０に接続される。ＰチャネルＭＯＳトランジスタＰＱ１２のゲートおよびＮチャネルＭＯＳトランジスタＮＱ１１のゲートが接続される。
【０２１１】
また、ＰチャネルＭＯＳトランジスタＰＱ１２は、ＳＯＩ（Silicon on Insulator）構造を有する。すなわち、この半導体記憶装置は、シリコン基板と、シリコン基板上に形成される絶縁膜である埋め込み酸化膜（Buried Oxide）と、酸化膜上に形成される活性層とを備える。活性層において、ＰチャネルＭＯＳトランジスタＰＱ１２の半導体領域と、ＳＴＩ（Shallow Trench Isolation）分離領域とが形成される。これにより、複数のワード線ドライバＷＤＲにおいてＰチャネルＭＯＳトランジスタＰＱ１２のバックゲート電位を別個に制御することができる。
【０２１２】
ＰチャネルＭＯＳトランジスタＰＱ１２のゲートに論理Ｌレベルの電圧が印加されると、バックゲート電位も論理Ｌレベルとなるため、バックゲート効果により、ＰチャネルＭＯＳトランジスタＰＱ１２のしきい値電圧が低下する。これにより、ＰチャネルＭＯＳトランジスタＰＱ１２の駆動能力を高めることができるため、ＰチャネルＭＯＳトランジスタＰＱ１２の速度を上げることができる。
【０２１３】
逆に、ＰチャネルＭＯＳトランジスタＰＱ１２のゲートに論理Ｈレベルの電圧が印加されると、バックゲート電位も論理Ｈレベルとなることから、ＰチャネルＭＯＳトランジスタＰＱ１２のソースおよびバックゲートの電位差が小さくなるため、バックゲート効果が生じない。これにより、ＰチャネルＭＯＳトランジスタＰＱ１２において無駄なリーク電流が流れることを防ぐことできる。
【０２１４】
さらに、実施の形態８に従う半導体記憶装置のようにバックゲート制御回路１２１を備える必要がなくなり、半導体記憶装置の小型化を図ることができる。
【０２１５】
その他の構成および動作は実施の形態１と同様であるため、ここでは詳細な説明を繰り返さない。
【０２１６】
［実施の形態１０］
図３０は、この発明の実施の形態１０に従う半導体記憶装置の要部の構成を示す図である。
【０２１７】
図３０において、ドライバ電源回路１０は、電源電圧ＶＤＤＱが供給される電源ノードとドライバ電源線１１の間に接続される抵抗素子２０と、このドライバ電源線１１と接地ノードの間に接続されるプルダウントランジスタ２１を含む。プルダウントランジスタ２１のゲートは電源電圧ＶＤＤＰが供給される電源ノードに接続される。この抵抗素子２０およびプルダウントランジスタ２１のその他の構成は、先の実施の形態１において示した抵抗素子２０およびプルダウントランジスタ２１と同じである。
【０２１８】
ワード線ドライバＷＤＲは、ＰチャネルＭＯＳトランジスタＰＱ１１と、ＮチャネルＭＯＳトランジスタＮＱ１１とを含む。ＰチャネルＭＯＳトランジスタＰＱ１１およびＮチャネルＭＯＳトランジスタＮＱ１１はＣＭＯＳインバータを構成する。
【０２１９】
また、メモリセルＭＣには電源電圧ＶＤＤＭが供給される。すなわち、図２に示すハイ側電源ノードＶＨに電源電圧ＶＤＤＭが供給される。
【０２２０】
抵抗２０の抵抗値をＲとし、プルダウントランジスタ２１のオン抵抗をＲｎとすると、ワード線ＷＬの電位Ｖｗｌは以下の式で表わされる。
【０２２１】
Ｖｗｌ＝（Ｒｎ／（Ｒ＋Ｒｎ））×ＶＤＤＱ
ここで、この発明の実施の形態１０に従う半導体記憶装置では、電源電圧ＶＤＤＱが電源電圧ＶＤＤＭより大きくなるように設定される。
【０２２２】
したがって、プルダウントランジスタ２１がスロー状態のときにワード線ＷＬの電位をメモリセルＭＣの電源電圧ＶＤＤＭ以上に設定することができるため、メモリセルＭＣに対するアクセス速度の低下を防ぐことができる。
【０２２３】
その他の構成および動作は実施の形態１と同様であるため、ここでは詳細な説明を繰り返さない。
【０２２４】
［実施の形態１１］
図３１は、この発明の実施の形態１１に従う半導体記憶装置の要部の構成を示す図である。図３２は、ゲート制御回路１４１におけるノードＡおよびノードＢの電位を示すグラフ図である。
【０２２５】
図３１において、半導体記憶装置は、ドライバ電源回路１０と、ワード線ドライバＷＤＲと、ゲート制御回路１４１とを備える。
【０２２６】
この図３２に示す構成において、プルダウントランジスタ２１と、ゲート制御回路１４１とがプルダウン回路を構成する。
【０２２７】
ゲート制御回路１４１は、ＰチャネルＭＯＳトランジスタＰＱ２１，ＰＱ２２と、ＮチャネルＭＯＳトランジスタＮＱ２１と、インバータＧ２１と、キャパシタＣＡとを含む。キャパシタＣＡは、配線容量であってもよい。
【０２２８】
ＰチャネルＭＯＳトランジスタＰＱ２１のゲートおよびインバータＧ２１の入力端子に制御信号ＣＯＮＴが供給される。ＰチャネルＭＯＳトランジスタＰＱ２１のソースは、電源電圧ＶＤＤが供給される電源ノードに接続される。ＰチャネルＭＯＳトランジスタＰＱ２１のドレインがキャパシタＣＡの第１端と、ＰチャネルＭＯＳトランジスタＰＱ２２のソースとに接続される。ＰチャネルＭＯＳトランジスタＰＱ２２のドレインがプルダウントランジスタ２１のゲートと、ＮチャネルＭＯＳトランジスタＮＱ２１のドレインとに接続される。インバータＧ２１の出力端子がＰチャネルＭＯＳトランジスタＰＱ２２のゲートおよびＮチャネルＭＯＳトランジスタＮＱ２１のゲートに接続される。ＮチャネルＭＯＳトランジスタＮＱ２１のソース、およびキャパシタＣＡの第２端は、接地電圧が供給される接地ノードに接続される。
【０２２９】
以下、ＰチャネルＭＯＳトランジスタＰＱ２１のドレイン、キャパシタＣＡの第１端、およびＰチャネルＭＯＳトランジスタＰＱ２２のソースを接続するノードをノードＡと称する。ＰチャネルＭＯＳトランジスタＰＱ２２のドレイン、ＮチャネルＭＯＳトランジスタＮＱ２１のドレイン、およびプルダウントランジスタ２１のゲートを接続するノードをノードＢと称する。また、キャパシタＣＢはプルダウントランジスタ２１のゲート容量である。
【０２３０】
ゲート制御回路１４１は、対応のワード線ＷＬの選択時、ノードＡおよびノードＢすなわちキャパシタＣＡの第１端およびプルダウントランジスタ２１のゲートを電気的に接続することにより、キャパシタＣＡに蓄えられた電荷をプルダウントランジスタ２１のゲートへ放電する。
【０２３１】
より詳細には、図３２において、制御信号ＣＯＮＴが論理Ｌレベルである場合には、ＰチャネルＭＯＳトランジスタＰＱ２１がオン状態となり、ＰチャネルＭＯＳトランジスタＰＱ２２がオフ状態となり、ＮチャネルＭＯＳトランジスタＮＱ２１がオン状態となる。そうすると、キャパシタＣＡが充電されてノードＡの電位が電源電圧ＶＤＤになる。また、ノードＢの電位は接地電圧レベルとなる（区間Ｔ１）。
【０２３２】
次に、制御信号ＣＯＮＴが論理Ｈレベルになると、ＰチャネルＭＯＳトランジスタＰＱ２１がオフ状態となり、ＰチャネルＭＯＳトランジスタＰＱ２２がオン状態となり、ＮチャネルＭＯＳトランジスタＮＱ２１がオフ状態となる。そうすると、ノードＡおよびノードＢがショートすることにより、ノードＡおよびノードＢの電位はキャパシタＣＡと、キャパシタＣＢとの容量比に応じた値となる（区間Ｔ２）。
【０２３３】
次に、制御信号ＣＯＮＴが論理Ｌレベルになると、ＰチャネルＭＯＳトランジスタＰＱ２１がオン状態となり、ＰチャネルＭＯＳトランジスタＰＱ２２がオフ状態となり、ＮチャネルＭＯＳトランジスタＮＱ２１がオン状態となる。そうすると、キャパシタＣＡが充電されてノードＡの電位が電源電圧ＶＤＤになる。また、ノードＢの電位は接地電圧レベルとなる（区間Ｔ３）。
【０２３４】
ここで、製造ばらつきによってプルダウントランジスタ２１のゲート長が小さくなると、閾値電圧が小さくなる。この場合、プルダウントランジスタ２１のゲート容量ＣＢは小さくなる。そうすると、キャパシタＣＡと、キャパシタＣＢとの容量比に応じたノードＢの電位は大きくなり、プルダウントランジスタ２１のオーバードライブ電圧が大きくなる。そして、プルダウントランジスタ２１のオン抵抗が小さくなって駆動能力が大きくなり、ＰチャネルＭＯＳトランジスタＰＱ１１のソース電位が小さくなるため、ワード線ＷＬの電位が小さくなる。
【０２３５】
一方、製造ばらつきによってプルダウントランジスタ２１のゲート長が大きくなると、閾値電圧が大きくなる。この場合、プルダウントランジスタ２１のゲート容量ＣＢは大きくなる。そうすると、キャパシタＣＡと、キャパシタＣＢとの容量比に応じたノードＢの電位は小さくなり、プルダウントランジスタ２１のオーバードライブ電圧が小さくなる。そして、プルダウントランジスタ２１のオン抵抗が大きくなって駆動能力が小さくなり、ＰチャネルＭＯＳトランジスタＰＱ１１のソース電位が大きくなるため、ワード線ＷＬの電位が大きくなる。
【０２３６】
したがって、この発明の実施の形態１１に従う半導体記憶装置では、プルダウントランジスタ２１のゲート長のばらつきに応じてワード線ＷＬの電位を適切に調整することができるため、安定にデータ書込およびデータ読み出しを行なうことができる。
【０２３７】
その他の構成および動作は実施の形態１と同様であるため、ここでは詳細な説明を繰り返さない。
【０２３８】
［実施の形態１２］
図３３は、この発明の実施の形態１２に従う半導体記憶装置の要部の構成を示す図である。
【０２３９】
図３３において、ドライバ電源回路１０は、抵抗素子２０，２２６，２２８と、プルダウントランジスタ２１とを含む。
【０２４０】
抵抗素子２２６，２２８は、先の図８に示す実施の形態１の構成と同様、ゲート電極Ｇの幅（チャネル長）Ｌと同じ線幅を有する高濃度Ｎ型ドープポリシリコン非シリサイド抵抗素子である。
【０２４１】
この図３３に示す構成において、抵抗素子２２６，２２８と、プルダウントランジスタ２１がプルダウン回路を構成する。
【０２４２】
ここで、メモリセルトランジスタのゲート長（チャネル長）Ｌが小さくなった場合を考える。この場合、メモリセルＭＣのＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎが低下する。このとき、抵抗素子２２６は、その配線幅が小さくなり、応じてその抵抗値Ｒａが増大する。したがって、内部ノード２５上のゲート電圧ＶＧの電圧レベルが上昇する。応じて、プルダウントランジスタ２１のコンダクタンスが増大し、ドライバ電源電圧ＶＤＤＲが低下する。したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧Ｖｔｈｎの低下時、応じて、選択ワード線へ伝達される電圧も低下させることができる。
【０２４３】
一方、メモリセルＭＣのトランジスタのゲート長（チャネル長）Ｌが大きくなった場合を考える。この場合、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧が増大する。抵抗素子２２６において、その配線幅が大きくなり抵抗値が低下する。したがって、内部ノード２５上のゲート電圧ＶＧの電圧レベルが低下し、プルダウントランジスタ２１のコンダクタンスが低下する。応じて、ドライバ電源電圧ＶＤＤＲの電圧レベルが上昇する。したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧がそのチャネル長が長くなったときにしきい値電圧が増大した場合、選択ワード線上の電圧レベルを高くすることができる。
【０２４４】
したがって、メモリセルＭＣのアクセスまたはドライブトランジスタのしきい値電圧変動に応じて、プルダウントランジスタ２１のゲート電位を調整することが可能となり、書込特性および読出電流が劣化しない方向に、ドライバ電源電圧ＶＤＤＲを調整することができる。
【０２４５】
また、抵抗素子２２６および２２８はいずれもＮ型ドープポリシリコン非シリサイド抵抗である。これにより、抵抗素子２２６および２２８で抵抗値のばらつき度合いが等しくなる。そして、内部ノード２５上の電圧ＶＧは抵抗素子２２６および２２８の抵抗比で決まることから、抵抗素子２２６および２２８のばらつきによって内部ノード２５上の電圧ＶＧが最適値からずれてしまうことを防ぐことができる。
【０２４６】
ここで、先の実施の形態４では、抵抗素子２２８に対応する抵抗素子２８を拡散抵抗とすることにより、プルダウントランジスタ２１のチャネル幅Ｗがたとえば大きくなって等価的に閾値電圧が小さくなった場合に、内部ノード２５上の電圧ＶＧを上昇させる補正を行なう。これにより、ドライバ電源電圧ＶＤＤＲに対するプルダウントランジスタ２１の閾値電圧の変動の影響を低減することができる。
【０２４７】
しかしながら、プルダウントランジスタ２１において逆ナロー特性の影響が大きい場合には、プルダウントランジスタ２１のチャネル幅Ｗが大きくなると閾値電圧も大きくなるため、抵抗素子２２８を拡散抵抗とすることによる補正効果は小さくなる。このような場合には、抵抗素子２２８をＮ型ドープポリシリコン非シリサイド抵抗とするこの実施の形態１２の構成が有効である。
【０２４８】
図３４は、プルダウントランジスタ２１のゲート長のシフト量と、抵抗素子２２６，２２８の抵抗値および内部ノード２５上の電圧ＶＧとの関係を示すグラフ図である。
【０２４９】
この実施の形態１２では、抵抗素子２２８の配線幅を抵抗素子２２６の配線幅よりも大きく設定する。抵抗素子２２６の抵抗値をＲａとし、抵抗素子２２８の抵抗値をＲｂとすると、内部ノード２５上の電圧ＶＧは以下の式で表わされる。
【０２５０】
【数１】
2008065968.tif 000003
【０２５１】
また、一般に、抵抗値をＲとし、抵抗の配線長をｌとし、抵抗の配線幅をＬとすると、
Ｒ＝ρ×ｌ／Ｌ
であるから、抵抗素子２２６，２２８の配線長をそれぞれｌａ，ｌｂとし、抵抗素子２２６，２２８の配線幅をそれぞれＬａ，Ｌｂとすると、内部ノード２５上の電圧ＶＧは以下の式で表わされる。
【０２５２】
【数２】
2008065968.tif 000004
【０２５３】
そして、Ｌｂ＝ｍ×Ｌｐとし、ｌｂ＝ｎ×ｌｐとする。プルダウントランジスタ２１のゲート長がｄばらついたとすると、この場合の内部ノード２５上の電圧ＶＧＤは以下の式で表わされる。
【０２５４】
【数３】
2008065968.tif 000005
【０２５５】
したがって、プルダウントランジスタ２１のゲート長のばらつきによる内部ノード２５上の電圧ＶＧの変動量は以下の式で表わされる。
【０２５６】
【数４】
2008065968.tif 000006
【０２５７】
上記式から、たとえば、抵抗素子２２８の配線幅Ｌｂが抵抗素子２２６の配線幅Ｌａよりも大きい場合すなわちｍ＞１の場合であって、プルダウントランジスタ２１のゲート長が大きくなるすなわちｄ＞０のときには、内部ノード２５上の電圧ＶＧＤが小さくなる。一方、プルダウントランジスタ２１のゲート長が小さくなるすなわちｄ＜０のときには、内部ノード２５上の電圧ＶＧＤが大きくなる。
【０２５８】
このような構成により、プルダウントランジスタ２１のゲート長の変動に対する感度を改善することができる。
【０２５９】
その他の構成および動作は実施の形態１と同様であるため、ここでは詳細な説明を繰り返さない。
【０２６０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０２６１】
この発明は、スタティック型半導体記憶装置に対して適用することにより、低電源電圧下においても、安定かつ高速に動作するメモリ装置を実現することができる。特に、たとえばＳＯＣ（システム・オン・チップ）などのように、他のプロセッサなどのロジックと同一半導体チップ上に搭載される場合、低電源電圧下で、低消費電力で安定に動作するメモリシステムを提供することができる。
【図面の簡単な説明】
【０２６２】
【図１】この発明に従う半導体記憶装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルの構成の一例を示す図である。
【図３】この発明における選択ワード線の電圧レベルを示す図である。
【図４】メモリセルのスタティックノイズマージンを示す図である。
【図５】この発明の実施の形態１に従うドライバ電源回路の構成を示す図である。
【図６】図５に示すプルダウントランジスタの構成を概略的に示す図である。
【図７】この発明の実施の形態１におけるドライバ電源電圧のメモリセルトランジスタのしきい値電圧との関係を示す図である。
【図８】図５に示す抵抗素子とメモリセルトランジスタの平面レイアウトを概略的に示す図である。
【図９】この発明の実施の形態２に従うドライバ電源回路の構成を示す図である。
【図１０】図９に示すドライバ電源回路のメモリセルのトランジスタのしきい値電圧とドライバ電源電圧との関係を示す図である。
【図１１】図９に示すプルダウントランジスタのゲート電圧と各トランジスタの駆動電流との関係を示す図である。
【図１２】この発明の実施の形態３に従うドライバ電源回路の構成を示す図である。
【図１３】この発明の実施の形態４に従うドライバ電源回路の構成を示す図である。
【図１４】図１３に示す抵抗素子とメモリセルトランジスタのサイズの関係を示す図である。
【図１５】この発明の実施の形態５に従うドライバ電源回路の構成を示す図である。
【図１６】この発明の実施の形態５の変更例１のドライバ電源回路の構成を示す図である。
【図１７】この発明の実施の形態５の変更例２のドライバ電源回路の構成を示す図である。
【図１８】この発明の実施の形態６に従うドライバ電源回路の構成を示す図である。
【図１９】図１８に示すドライバ電源回路の制御信号の論理と動作内容を一覧にして示す図である。
【図２０】図１８に示す制御信号を発生する部分の構成の一例を示す図である。
【図２１】図１８に示すプルダウントランジスタのスイッチ回路の構成の一例を示す図である。
【図２２】この発明の実施の形態６に従う半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図２３】図２２に示すチップ配置の各構成要素の平面レイアウトを概略的に示す図である。
【図２４】図２３に示すシリサイド化領域とシリサイド防止領域のポリシリコン配線の断面構造を概略的に示す図である。
【図２５】図２３に示す拡散抵抗の変更例を示す図である。
【図２６】この発明の実施の形態７に従う半導体記憶装置のメモリセルの構成を示す図である。
【図２７】この発明の実施の形態７に従うドライバ電源回路の構成を概略的に示す図である。
【図２８】この発明の実施の形態８に従う半導体記憶装置の要部の構成を示す図である。
【図２９】この発明の実施の形態９に従う半導体記憶装置の要部の構成を示す図である。
【図３０】この発明の実施の形態１０に従う半導体記憶装置の要部の構成を示す図である。
【図３１】この発明の実施の形態１１に従う半導体記憶装置の要部の構成を示す図である。
【図３２】ゲート制御回路１４１におけるノードＡおよびノードＢの電位を示すグラフ図である。
【図３３】この発明の実施の形態１２に従う半導体記憶装置の要部の構成を示す図である。
【図３４】プルダウントランジスタ２１のゲート長のシフト量と、抵抗素子２２６，２２８の抵抗値および内部ノード２５上の電圧ＶＧとの関係を示すグラフ図である。
【符号の説明】
【０２６３】
１  メモリセルアレイ、１０  ドライバ電源回路、２０  抵抗素子、２１  プルダウントランジスタ、ＵＴＲ０−ＵＴＲｋ，ＵＴＲ  単位トランジスタ、ＭＴＲ  メモリセルトランジスタ、ＩＮ  配線、２２，２４  ＮチャネルＭＯＳトランジスタ、２６，２８，２２６，２２８  抵抗素子、３０，１４１  ゲート制御回路、３１，３２，ＮＱ１１，ＮＱ２１  ＮチャネルＭＯＳトランジスタ、３６，３９，４２，ＰＱ１１，ＰＱ１２，ＰＱ２１，ＰＱ２２  ＰチャネルＭＯＳトランジスタ、Ｇ２１  インバータ、ＣＡ，ＣＢ  キャパシタ、５０ａ，５０ｂ  セルサブアレイ、６０  ドライバ電源回路配置領域、６２ａ，６２ｂ  プルダウンＮＭＯＳ配置領域、６４ａ，６４ｂ  Ｎ＋ＰＯ抵抗１配置領域、６６ａ，６６ｂ  Ｎ＋ＰＯ２抵抗２配置領域、６８ａ，６８ｂ  Ｎ＋拡散抵抗配置領域、５４ａ，５４ｂ  行デコーダ、７０ａ，７０ｂ  活性領域（拡散領域）、７２ａ−７２ｄ  ゲート電極配線、７５ａ−７５ｅ  Ｎ＋ドープトポリシリコン配線、７７ａ−７７ｅ  Ｎ＋ドープトポリシリコン配線、８０  拡散領域（活性領域）、８５ａ，８５ｂ，８５ｃ  非シリサイド阻止領域、９４ａ，９４ｂ  活性領域（拡散領域）、ＷＤＲＡ，ＷＤＲＢ，ＷＤＲ０−ＷＤＲｎ，ＷＤＲ１００−ＷＤＲ１３１，ＷＤＲ２００−ＷＤＲ２３１  ワード線ドライバ、１００  ドライバ電源回路、１０２  プルダウン回路、１０４  ゲート制御回路。
【図１】
2008065968.tif 000007
【図２】
2008065968.tif 000008
【図３】
2008065968.tif 000009
【図４】
2008065968.tif 000010
【図５】
2008065968.tif 000011
【図６】
2008065968.tif 000012
【図７】
2008065968.tif 000013
【図８】
2008065968.tif 000014
【図９】
2008065968.tif 000015
【図１０】
2008065968.tif 000016
【図１１】
2008065968.tif 000017
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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