(57)【要約】【課題】昇圧回路において電荷転送トランジスタの耐圧制限を緩和する。【解決手段】クロック信号ＣＬＫ１，ＣＬＫ２がそれぞれ、ハイレベル，ローレベルである場合、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎは、それぞれ、Ｖｄｄ＋α・Ｖｄｄ，Ｖｄｄ，Ｖｄｄ＋α・Ｖｄｄ，Ｖｄｄ＋２α・Ｖｄｄになる。これにより、昇圧ステージ１２ｍでは、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１は、電荷を転送する。一方、昇圧ステージ１２ｎでは、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１は、非導通状態になる。このとき、電荷転送トランジスタ１０１のゲート・ソース間電位差およびゲート・ドレイン間電位差は“α・Ｖｄｄ”になる。【選択図】図２
2008220158.tif 000002
【特許請求の範囲】
【請求項１】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、
前記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、前記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、
前記複数の昇圧ステージの１つである第１の昇圧ステージは、
前記入力ノードと前記出力ノードの間に接続される電荷転送トランジスタと、
前記出力ノードに一方端が接続されるとともに当該第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、
当該第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードおよび当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードのうちいずれか一方を前記電荷転送トランジスタのゲートに接続する接続切換部とを含む
ことを特徴とする昇圧回路。
【請求項２】
請求項１において、
前記接続切換部は、
前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードにおける電圧の絶対値が前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードにおける電圧の絶対値よりも大きいかあるいは等しい場合には、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードを前記電荷転送トランジスタのゲートに接続し、
前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードにおける電圧の絶対値が前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードにおける電圧の絶対値よりも小さい場合には、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードを前記電荷転送トランジスタのゲートに接続する
ことを特徴とする昇圧回路。
【請求項３】
請求項２において、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項４】
請求項２において、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項５】
請求項２において、
前記第１のクロック信号に対応する昇圧ステージの入力ノードにおける電圧と前記第２のクロック信号に対応する昇圧ステージの入力ノードにおける電圧とを比較し、比較結果に応じてその２個の昇圧ステージの各々の入力ノードのうちいずれか一方を選択するアナログ比較回路をさらに備え、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、前記アナログ比較回路によって選択された入力ノードに接続されるゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、前記アナログ比較回路によって選択された入力ノードに接続されるゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項６】
請求項２において、
前記第１の昇圧ステージは、
前記入力ノードと前記出力ノードとの間に前記電荷転送トランジスタとともに直列に接続され、当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートを有するサブ電荷転送トランジスタをさらに含み、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、ゲート制御ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、前記ゲート制御ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含み、
前記電荷転送トランジスタと前記サブ電荷転送トランジスタとの接続点は、前記ゲート制御ノードに接続される
ことを特徴とする昇圧回路。
【請求項７】
請求項３〜６のいずれか１項において、
前記昇圧電圧は、負電圧であり、
前記電荷転送トランジスタ，前記オフスイッチ・トランジスタは、Ｐ型トランジスタであり、前記オンスイッチ・トランジスタは、Ｎ型トランジスタである
ことを特徴とする昇圧回路。
【請求項８】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、
前記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、前記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、
前記複数の昇圧ステージの１つである第１の昇圧ステージは、
前記入力ノードと前記出力ノードの間に接続される電荷転送トランジスタと、
前記出力ノードに一方端が接続されるとともに当該第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、当該第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項９】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列と、
アナログ比較回路とを備え、
前記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、前記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、
前記複数の昇圧ステージの１つである第１の昇圧ステージは、
前記入力ノードと出力ノードの間に接続される電荷転送トランジスタと、
前記出力ノードに一方端が接続されるとともに当該第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、ゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、ゲートとを有するオンスイッチ・トランジスタとを含み、
前記アナログ比較回路は、前記第１のクロック信号に対応する昇圧ステージの出力ノードにおける電圧と前記第２のクロック信号に対応する昇圧ステージの出力ノードにおける電圧とを比較し、その比較結果に応じてその２個の昇圧ステージの各々の出力ノードのうちいずれか一方を前記オフスイッチ・トランジスタおよび前記オンスイッチ・トランジスタのそれぞれのゲートに接続する
ことを特徴とする昇圧回路。
【請求項１０】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、
前記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、前記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、
前記複数の昇圧ステージの１つである第１の昇圧ステージは、
前記入力ノードと前記出力ノードの間に接続される電荷転送トランジスタと、
前記出力ノードに一方端が接続されるとともに当該第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、ゲート制御ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、前記ゲート制御ノードに接続されたゲートとを有するオンスイッチ・トランジスタと、
前記入力ノードと前記出力ノードとの間に前記電荷転送トランジスタとともに直列に接続され、当該第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたゲートを有するサブ電荷転送トランジスタとを含み、
前記電荷転送トランジスタと前記サブ電荷転送トランジスタとの接続点は、前記ゲート制御ノードに接続される
ことを特徴とする昇圧回路。
【請求項１１】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
それぞれが前記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、
前記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、
前記昇圧電圧を出力するための出力端子とを備え、
前記複数の逆流防止回路の各々は、前記昇圧ステージ列に接続される入力ノードと、前記出力端子に接続される出力ノードと、前記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、
前記複数の逆流防止回路の１つである第１の逆流防止回路は、
前記入力ノードと前記出力ノードとの間に接続される電荷転送トランジスタと、
前記中間ノードに一方端が接続されるとともに当該第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、
当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の中間ノードおよび当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードのうちいずれか一方を前記電荷転送トランジスタのゲートに接続する接続切換部とを含む
ことを特徴とする昇圧回路。
【請求項１２】
請求項１１において、
前記接続切換部は、
前記第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードにおける電圧の絶対値が前記第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードにおける電圧の絶対値よりも大きいかあるいは等しい場合には、前記第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の中間ノードを前記電荷転送トランジスタのゲートに接続し、
前記第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードにおける電圧の絶対値が前記第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードにおける電圧の絶対値よりも小さい場合には、前記第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードを前記電荷転送トランジスタのゲートに接続する
ことを特徴とする昇圧回路。
【請求項１３】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
それぞれが前記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、
前記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、
前記昇圧電圧を出力するための出力端子とを備え、
前記複数の逆流防止回路の各々は、前記昇圧ステージ列に接続される入力ノードと、前記出力端子に接続される出力ノードと、前記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、
前記複数の逆流防止回路の１つである第１の逆流防止回路は、
前記入力ノードと前記出力ノードとの間に接続される電荷転送トランジスタと、
前記中間ノードに一方端が接続されるとともに当該第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、
当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードおよび当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードのうちいずれか一方を前記電荷転送トランジスタのゲートに接続する接続切換部とを含む
ことを特徴とする昇圧回路。
【請求項１４】
請求項１３において、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードに接続されたソースと、当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたソースと、当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の中間ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項１５】
請求項１３において、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードに接続されたソースと、前記出力端子に接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたソースと、前記出力端子に接続されたゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項１６】
請求項１３において、
前記第１のクロック信号に対応する逆流防止回路の中間ノードにおける電圧と前記第２のクロック信号に対応する逆流防止回路の中間ノードにおける電圧とを比較し、その比較結果に応じてその２個の逆流防止回路の各々の中間ノードのうちいずれか一方を選択するアナログ比較回路をさらに備え、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードに接続されたソースと、前記アナログ比較回路によって選択された中間ノードに接続されるゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたソースと、前記アナログ比較回路によって選択された中間ノードに接続されるゲートとを有するオンスイッチ・トランジスタとを含む
ことを特徴とする昇圧回路。
【請求項１７】
請求項１３において、
前記第１の逆流防止回路は、
前記入力ノードと前記出力ノードとの間に前記電荷転送トランジスタとともに直列に接続され、当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたゲートを有するサブ電荷転送トランジスタをさらに含み、
前記接続切換部は、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードに接続されたソースと、ゲート制御ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、
前記電荷転送トランジスタのゲートに接続されたドレインと、前記第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたソースと、前記ゲート制御ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含み、
前記電荷転送トランジスタと前記サブ電荷転送トランジスタとの接続点は、前記ゲート制御ノードに接続される
ことを特徴とする昇圧回路。
【請求項１８】
相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、
それぞれが前記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、
前記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、
前記昇圧電圧を出力するための出力端子とを備え、
前記複数の逆流防止回路の各々は、前記昇圧ステージ列に接続される入力ノードと、前記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、
前記複数の逆流防止回路の１つである第１の逆流防止回路は、
前記入力ノードと前記中間ノードとの間に接続される電荷転送トランジスタと、
前記中間ノードに一方端が接続されるとともに当該第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、
当該第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードおよび当該第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードのうちいずれか一方を前記電荷転送トランジスタのゲートに接続する接続切換部と、
前記入力ノードと前記中間ノードとの間に前記電荷転送トランジスタとともに直列に接続され、当該第１の逆流防止回路とは異なる異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたゲートを有するサブ電荷転送トランジスタとを含み、
前記電荷転送トランジスタと前記サブ電荷転送トランジスタとの接続点は、前記出力端子に接続される
ことを特徴とする昇圧回路。
【請求項１９】
請求項１３〜請求項１８のいずれか１項において、
前記第１の逆流防止回路は、
前記入力ノードと前記中間ノードとの間に接続されるダイオード接続トランジスタをさらに含む
ことを特徴とする昇圧回路。
【請求項２０】
請求項１３〜請求項１８のいずれか１項において、
前記第１の逆流防止回路は、
電源電圧または接地電圧を受ける電圧ノードと前記中間ノードとの間に接続されるダイオード接続トランジスタをさらに含む
ことを特徴とする昇圧回路。
【請求項２１】
請求項１８において、
前記第１の逆流防止回路は、
前記電荷転送トランジスタと前記サブ電荷転送トランジスタとの接続点と前記中間ノードとの間に接続されるダイオード接続トランジスタをさらに含む
ことを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、昇圧回路に関する。
【背景技術】
【０００２】
近年、不揮発性記憶装置であるフラッシュメモリにおいては、単一電源電圧や低電源電圧によってデータの読出し／書換えを行うことが要求されており、各動作を実施するために昇圧電圧または負昇圧電圧を供給する昇圧回路が必要とされている。
【０００３】
米国特許第５，４２２，５８６号明細書（特許文献１）には、互いに位相が異なる４つのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４を入力して昇圧動作を行うことによって昇圧電圧を発生させる昇圧回路が開示されている。しかし、この昇圧回路は、４つの異なるクロックを適切に切り換えるためには、クロックマージンを充分に大きくする必要があったり、クロック制御が複雑であるので、クロック周波数を高くすることが困難であった。
【０００４】
米国特許第４，２１４，１７４号明細書（特許文献２）には、互いに位相が異なる２つのクロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧を発生させる昇圧回路が開示されている。しかし、電荷を転送するためのトランジスタがダイオード接続型であるので、電荷転送効率が低下するという課題があった。
【０００５】
そこで、上記の問題点を解決すべく、IEEE_JOURNAL_OF_SOLID-STATE_CIRCUITS_VOL33_NO.4_APRIL_1998（非特許文献１）には、次のような昇圧回路が開示されている。
【０００６】
図３６は、非特許文献１に開示された昇圧回路の構成を示す。昇圧回路９は、互いに位相が異なる２つのクロック信号ＣＬＫ１，ＣＬＫ２を入力して昇圧動作を行うことで昇圧電圧Ｖｐｕｍｐを発生させる。昇圧回路９は、昇圧セル９１，９２，９３，９４と、サブ昇圧セル９５と、逆流防止回路９６とを備える。昇圧セル９１，９３（奇数番目の昇圧セル）には、クロック信号ＣＬＫ１が入力され、昇圧セル９２，９４（偶数番目の昇圧セル）には、クロック信号ＣＬＫ２が入力される。サブ昇圧セル９５は、最終段の昇圧セル９４を制御する。逆流防止回路９６は、昇圧電圧Ｖｐｕｍｐの逆流を防止する。
【０００７】
昇圧セル９１，９２，９３，９４は、それぞれ、電荷転送トランジスタ９０１と、オフスイッチ・トランジスタ９０２と、オンスイッチ・トランジスタ９０３と、昇圧容量９０４とを含む。昇圧セル９１，９２，９３，９４の各々に含まれるオフスイッチ・トランジスタ９０２は、入出力端子Ｎ９１，Ｎ９２，Ｎ９３，Ｎ９４と電荷転送トランジスタ９０１のゲート電位をイコライズして、電荷転送トランジスタ９０１をオフ状態にする。オンスイッチ・トランジスタ９０３は、電荷転送トランジスタ９０１をオン状態にする。昇圧容量９０４は、クロック信号ＣＬＫ１（またはＣＬＫ２）に同期してポンピングされる。サブ昇圧容量９０５は、クロック信号ＣＬＫ１に同期してポンピングされ、最終段の昇圧セル９４の電荷転送トランジスタ９０１をオン状態にする。ダイオード接続トランジスタ９０６は、入出力端子Ｎ９６の電圧よりも閾値電圧分だけ低い電圧をサブ昇圧容量９０５に伝達する。サブ入力端子Ｎ９５は、サブ昇圧容量９０５の一方端に接続されるとともに、ダイオード接続トランジスタ９０６および最終段の昇圧セル９４に接続される。
【０００８】
次に、図３７を参照しつつ、図３６に示した昇圧回路による動作について簡単に説明する。まず、時刻Ｔ１になると、クロック信号ＣＬＫ１がハイレベルとなり、入出力端子Ｎ９２，Ｎ９４およびサブ入力端子Ｎ９５が昇圧される。これにより、昇圧セル９１，９３では、オフスイッチ・トランジスタ９０２が導通状態となり、電荷転送トランジスタ９０１は非導通状態となる。一方、クロック信号ＣＬＫ２がローレベルとなり、入出力端子Ｎ９３，Ｎ９６の電圧が降圧されることで、昇圧セル９２，９４では、オンスイッチ・トランジスタ９０３が導通状態となり、電荷転送トランジスタ９０１は導通状態となる。これにより、入出力端子Ｎ９２からＮ９３へ電荷が転送されるとともに、入出力端子Ｎ９４からＮ９６へ電荷が転送され、入出力端子Ｎ９３，Ｎ９６のが上昇する。
【０００９】
次に、時刻Ｔ２になると、クロック信号ＣＬＫ２がハイレベルとなり、入出力端子Ｎ９３，Ｎ９６の電圧が昇圧される。これにより、昇圧セル９２，９４では、オフスイッチ・トランジスタ９０２が導通状態となり、電荷転送トランジスタ９０１は非導通状態となる。一方、クロック信号ＣＬＫ１がローレベルとなり、入出力端子Ｎ９２，Ｎ９４，サブ入力端子Ｎ９５の電圧が降圧されることで、昇圧セル９１，９３では、オンスイッチ・トランジスタ９０３が導通状態となり、電荷転送トランジスタ９０１は導通状態となる。これにより、入出力端子Ｎ９１からＮ９２へ電荷が転送されるとともに、入出力端子Ｎ９３からＮ９４へ電荷が転送され、入出力端子Ｎ９２，Ｎ９４の電圧が上昇する。また、入出力端子Ｎ９６の電圧が昇圧されることで、逆流防止回路９６を介して昇圧回路９４の出力へ電荷が転送され、昇圧電圧Ｖｐｕｍｐの電圧が上昇する。次に、時刻Ｔ３では、時刻Ｔ１と同様の動作が実行される。
【００１０】
この昇圧回路では、昇圧セル９１〜９４において昇圧動作および電荷転送動作を同時にすることで、電荷転送時間を長く確保することが可能となる。また、クロック信号の制御が容易である。さらに、電荷転送動作を行う電荷転送トランジスタ９０１のゲート電位を制御することで、電荷転送効率の低下を抑制することができる。
【特許文献１】米国特許第５，４２２，５８６号明細書
【特許文献２】米国特許第４，２１４，１７４号明細書
【非特許文献１】IEEE_JOURNAL_OF_SOLID-STATE_CIRCUITS_VOL33_NO.4_APRIL_1998
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、非特許文献１に開示された昇圧回路では、各昇圧セルにおいて電荷転送トランジスタを導通状態に制御する際、次段の昇圧セルの出力電圧を用いるので、電荷転送トランジスタにおいて端子間電位差が大きかった。例えば、電荷転送トランジスタを非導通状態に設定する場合には、オフスイッチ・トランジスタが導通状態になるので、電荷転送トランジスタのゲート・ドレイン間電位差は“２・Ｖｄｄ”なる。そのため、電荷転送トランジスタの耐圧を大きくする必要があった。
【００１２】
さらに、非特許文献１に開示された昇圧回路は、特許文献２の昇圧回路よりも昇圧セルにおける電荷転送効率の低下を抑制できるが、昇圧回路の最終段に接続される逆流防止回路においてダイオード接続されたトランジスタを使用しているので、やはり、電荷転送効率が低下してしまうという課題があった。
【００１３】
そこで、この発明は、電荷転送トランジスタの耐圧制限を緩和できる昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
この発明の１つの局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、上記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、上記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、上記複数の昇圧ステージの１つである第１の昇圧ステージは、上記入力ノードと上記出力ノードの間に接続される電荷転送トランジスタと、上記出力ノードに一方端が接続されるとともにその第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、その第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードおよびその第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードのうちいずれか一方を上記電荷転送トランジスタのゲートに接続する接続切換部とを含む。
【００１５】
上記昇圧回路では、導通状態である電荷転送トランジスタのゲート・ドレイン間電位差およびゲート・ソース間電位差を従来よりも小さくすることができ、電荷転送トランジスタの耐圧制限を緩和することができる。
【００１６】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、上記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、上記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、上記複数の昇圧ステージの１つである第１の昇圧ステージは、上記入力ノードと上記出力ノードの間に接続される電荷転送トランジスタと、上記出力ノードに一方端が接続されるとともにその第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、上記電荷転送トランジスタのゲートに接続されたドレインと、その第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、その第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの入力ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、上記電荷転送トランジスタのゲートに接続されたドレインと、その第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、その第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの出力ノードに接続されたゲートとを有するオンスイッチ・トランジスタとを含む。
【００１７】
上記昇圧回路では、電荷転送トランジスタ，オフスイッチ・トランジスタ，およびオンスイッチ・トランジスタの各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を従来よりも小さくすることができ、トランジスタの耐圧制限をさらに緩和することができる。
【００１８】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列と、アナログ比較回路とを備え、上記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、上記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、上記複数の昇圧ステージの１つである第１の昇圧ステージは、上記入力ノードと出力ノードの間に接続される電荷転送トランジスタと、上記出力ノードに一方端が接続されるとともにその第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、上記電荷転送トランジスタのゲートに接続されたドレインと、その第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、ゲートとを有するオフスイッチ・トランジスタと、上記電荷転送トランジスタのゲートに接続されたドレインと、その第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、ゲートとを有するオンスイッチ・トランジスタとを含み、上記アナログ比較回路は、上記第１のクロック信号に対応する昇圧ステージの出力ノードにおける電圧と上記第２のクロック信号に対応する昇圧ステージの出力ノードにおける電圧とを比較し、その比較結果に応じてその２個の昇圧ステージの各々の出力ノードのうちいずれか一方を上記オフスイッチ・トランジスタおよび上記オンスイッチ・トランジスタのそれぞれのゲートに接続する。
【００１９】
上記昇圧回路では、電荷転送トランジスタ，オフスイッチ・トランジスタ，およびオンスイッチ・トランジスタの各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を従来よりも小さくすることができ、トランジスタの耐圧制限をさらに緩和することができる。また、オフスイッチ・トランジスタおよびオンスイッチ・トランジスタの各々のゲートにおける充放電電荷量を低減することができる。
【００２０】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、縦続接続された複数の昇圧ステージをそれぞれ含む複数の昇圧ステージ列を備え、上記複数の昇圧ステージの各々は、入力ノードと出力ノードとを有し、上記第１および第２のクロック信号のいずれか一方に応答して昇圧動作を行い、上記複数の昇圧ステージの１つである第１の昇圧ステージは、上記入力ノードと上記出力ノードの間に接続される電荷転送トランジスタと、上記出力ノードに一方端が接続されるとともにその第１の昇圧ステージに対応するクロック信号を他方端に受ける昇圧容量と、上記電荷転送トランジスタのゲートに接続されたドレインと、上記第１の昇圧ステージと同一のクロック信号に対応する昇圧ステージの入力ノードに接続されたソースと、ゲート制御ノードに接続されたゲートとを有するオフスイッチ・トランジスタと、上記電荷転送トランジスタのゲートに接続されたドレインと、上記第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたソースと、上記ゲート制御ノードに接続されたゲートとを有するオンスイッチ・トランジスタと、上記入力ノードと上記出力ノードとの間に上記電荷転送トランジスタとともに直列に接続され、その第１の昇圧ステージとは異なるクロック信号に対応する昇圧ステージの出力ノードに接続されたゲートを有するサブ電荷転送トランジスタとを含み、上記電荷転送トランジスタと上記サブ電荷転送トランジスタとの接続点は、上記ゲート制御ノードに接続される。
【００２１】
上記昇圧回路では、電荷転送トランジスタ，オフスイッチ・トランジスタ，およびオンスイッチ・トランジスタの各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を従来よりも小さくすることができ、トランジスタの耐圧制限をさらに緩和することができる。
【００２２】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、それぞれが上記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、上記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、上記昇圧電圧を出力するための出力端子とを備え、上記複数の逆流防止回路の各々は、上記昇圧ステージ列に接続される入力ノードと、上記出力端子に接続される出力ノードと、上記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、上記複数の逆流防止回路の１つである第１の逆流防止回路は、上記入力ノードと上記出力ノードとの間に接続される電荷転送トランジスタと、上記中間ノードに一方端が接続されるとともにその第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、その第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の中間ノードおよびその第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の入力ノードのうちいずれか一方を上記電荷転送トランジスタのゲートに接続する接続切換部とを含む。
【００２３】
上記昇圧回路では、導通状態である電荷転送トランジスタのゲート・ドレイン間電位差およびゲート・ソース間電位差を従来よりも小さくすることができ、電荷転送トランジスタの耐圧制限を緩和することができる。また、従来よりも、逆流防止回路における電荷転送効率を向上させることができる。
【００２４】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、それぞれが上記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、上記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、上記昇圧電圧を出力するための出力端子とを備え、上記複数の逆流防止回路の各々は、上記昇圧ステージ列に接続される入力ノードと、上記出力端子に接続される出力ノードと、上記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、上記複数の逆流防止回路の１つである第１の逆流防止回路は、上記入力ノードと上記出力ノードとの間に接続される電荷転送トランジスタと、上記中間ノードに一方端が接続されるとともにその第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、その第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードおよびその第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードのうちいずれか一方を上記電荷転送トランジスタのゲートに接続する接続切換部とを含む。
【００２５】
上記昇圧回路では、従来よりも、電荷転送トランジスタの耐圧制限を緩和することができる。また、従来よりも、逆流防止回路における電荷転送効率を向上させることができる。
【００２６】
この発明の別の局面に従うと、昇圧回路は、相補的に変動する第１および第２のクロック信号に応答して昇圧動作を行い昇圧電圧を発生させる回路であって、それぞれが上記第１および第２のクロック信号に応答して昇圧動作を繰り返す複数の昇圧ステージ列と、上記複数の昇圧回路にそれぞれ対応する複数の逆流防止回路と、上記昇圧電圧を出力するための出力端子とを備え、上記複数の逆流防止回路の各々は、上記昇圧ステージ列に接続される入力ノードと、上記第１および第２のクロック信号のいずれか一方に応答して昇圧される中間ノードとを有し、上記複数の逆流防止回路の１つである第１の逆流防止回路は、上記入力ノードと上記中間ノードとの間に接続される電荷転送トランジスタと、上記中間ノードに一方端が接続されるとともにその第１の逆流防止回路に対応するクロック信号を他方端に受ける昇圧容量と、その第１の逆流防止回路と同一のクロック信号に対応する逆流防止回路の入力ノードおよびその第１の逆流防止回路とは異なるクロック信号に対応する逆流防止回路の中間ノードのうちいずれか一方を上記電荷転送トランジスタのゲートに接続する接続切換部と、上記入力ノードと上記中間ノードとの間に上記電荷転送トランジスタとともに直列に接続され、その第１の逆流防止回路とは異なる異なるクロック信号に対応する逆流防止回路の中間ノードに接続されたゲートを有するサブ電荷転送トランジスタとを含み、上記電荷転送トランジスタと上記サブ電荷転送トランジスタとの接続点は、上記出力端子に接続される。
【００２７】
上記昇圧回路では、従来よりも、電荷転送トランジスタの耐圧制限を緩和することができる。また、電荷転送トランジスタのゲート電圧を高くすることができるので、電荷転送トランジスタの転送効率，転送速度を向上させることができる。
【発明の効果】
【００２８】
以上のように、昇圧回路において電荷転送トランジスタの耐圧制限を緩和することができる。
【発明を実施するための最良の形態】
【００２９】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００３０】
（実施形態１）
図１は、この発明の実施形態１による昇圧回路の構成を示す。この昇圧回路１は、クロック信号ＣＬＫ１，ＣＬＫ２に応答して昇圧動作を行い昇圧電圧Ｖｐｕｍｐを発生させるものであり、初段ステージ１１ｍ，１１ｎと、昇圧ステージ１２ｍ，１２ｎ，１３ｍ，１３ｎと、逆流防止回路１４ｍ，１４ｎとを備える。
【００３１】
クロック信号ＣＬＫ１，ＣＬＫ２は、互いに相補的に遷移する。ここでは、クロック信号ＣＬＫ１，ＣＬＫ２のいずれか一方がローレベル（Ｖｓｓ）からハイレベル（Ｖｄｄ）へ遷移した後に、他方がハイレベルからローレベルへ遷移するものとする。
【００３２】
初段ステージ１１ｍ，昇圧ステージ１２ｍ，１３ｍは、縦続接続されて、第１の昇圧ステージ列を構成する。初段ステージ１１ｎ，昇圧ステージ１２ｎ，１３ｎは、縦続接続されて、第２の昇圧ステージ列を構成する。逆流防止回路１２ｍは、第１の昇圧ステージ列に含まれる最終段の昇圧ステージ１３ｍに接続され、逆流防止回路１２ｎは、第２の昇圧ステージ列に含まれる最終段の昇圧ステージ１３ｎに接続される。なお、昇圧回路１が、３個以上の昇圧ステージ列を備えていても良い。
【００３３】
第１の昇圧ステージ列において、奇数番目の昇圧ステージ（初段ステージ１１ｍ，昇圧ステージ１３ｍ）は、クロック信号ＣＬＫ１に応答して動作し、偶数番目の昇圧ステージ（昇圧ステージ１２ｍ）は、クロック信号ＣＬＫ２に応答して動作する。一方、第２の昇圧ステージ列において、奇数番目の昇圧ステージ（初段ステージ１１ｎ，昇圧ステージ１３ｎ）は、クロック信号ＣＬＫ２に応答して動作し、偶数番目の昇圧ステージ（昇圧ステージ１２ｎ）は、クロック信号ＣＬＫ１に応答して動作する。
【００３４】
なお、初段ステージ１１ｍ，１１ｎ，昇圧ステージ１２ｍ，１２ｎ，昇圧ステージ１３ｍ，１３ｎ，逆流防止回路１４ｍ，１４ｎは、それぞれ、互いに対応しており、初段セル１１，昇圧セル１２，昇圧セル１３，逆流防止セル１４を構成する。
【００３５】
〔昇圧セル〕
図２は、図１に示した昇圧セル１２の構成を示す。昇圧ステージ１２ｍ，１２ｎは、それぞれ、電荷転送トランジスタ１０１と、オフスイッチ・トランジスタ１０２と、オンスイッチ・トランジスタ１０３と、昇圧容量１０４とを含む。ここでは、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２は、Ｐ型トランジスタであり、オンスイッチ・トランジスタ１０３は、Ｎ型トランジスタである。なお、昇圧セル１３の構成は、昇圧セル１２の構成と同様であるので、ここでは説明を省略する。
【００３６】
電荷転送トランジスタ１０１は、入力ノードＮ１０５と出力ノードＮ１０６との間に接続され、入力ノードＮ１０５から出力ノードＮ１０６へ電荷を転送する。オフスイッチ・トランジスタ１０２は、出力ノードＮ１０６における電圧と電荷転送トランジスタ１０１のゲート電圧をイコライズして、電荷転送トランジスタ１０１をオフ状態にする。オンスイッチ・トランジスタ１０３は、他方の昇圧ステージの入力ノードＮ１０５における電圧を電荷転送トランジスタ１０１のゲートに供給して、電荷転送トランジスタ１０１をオン状態にする。昇圧容量１０４の一方端は、出力ノードＮ１０６に接続され、昇圧容量１０４の他方端には、その昇圧容量１０４が含まれる昇圧ステージに対応するクロック信号（ＣＬＫ１またはＣＬＫ２）が供給される。
【００３７】
〔初段セル〕
図３は、図１に示した初段セル１１の構成を示す。初段ステージ１１ｍ，１１ｎの各々の入力ノードＮ１０５，Ｎ１０５は、電源電圧ＶＤＤを受ける入力端子Ｔｉｎに接続される。初段ステージ１１ｍ，１１ｎの各々において、オンスイッチ・トランジスタ１０３のソースには、クロック信号ＣＬＫ１またはＣＬＫ２が供給される。その他の構成は、図２の昇圧セル１２と同様である。
【００３８】
〔逆流防止セル〕
図４は、図１に示した逆流防止セル１４の構成を示す。逆流防止回路１４ｍ，１４ｎは、それぞれ、図２に示した電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，オンスイッチ・トランジスタ１０３，昇圧容量１０４に加えて、ダイオード接続トランジスタ１１１をさらに備える。また、昇圧容量１０４の一方端およびオフスイッチ・トランジスタ１０２のソースは、出力ノードＮ１０６ではなく、中間ノードＮ１０７に接続される。ダイオード接続トランジスタ１１１は、入力ノードＮ１０５と中間ノードＮ１０７との間に接続され、入力ノードＮ１０５の電圧を中間ノードＮ１０７に一方向で供給する。昇圧容量１０４がクロック信号ＣＬＫ１（あるいはＣＬＫ２）に同期してポンピングされることにより、オフスイッチ・トランジスタ１０２およびオンスイッチ・トランジスタ１０３がオン／オフする。逆流防止回路１４ｍ，１４ｎの各々の出力ノードＮ１０６，Ｎ１０６は、昇圧電圧Ｖｐｕｍｐを出力するための出力端子Ｔｏｕｔに接続される。その他の構成は、図２の昇圧セル１２と同様である。
【００３９】
〔動作〕
次に、図５を参照しつつ、図１に示した昇圧回路による動作について説明する。なお、クロック信号ＣＬＫ１，ＣＬＫ２の各々は、電源電位Ｖｄｄと接地電位Ｖｓｓとの間で変動するものとし、昇圧回路の出力端子Ｔｏｕｔには電流負荷が存在せず且つ電圧リミットがない場合について説明する。また、図中、“ＶＶ１”，“ＶＶ２”，“ＶＶ３”，“ＶＶ４”は、以下の通りである。
【００４０】
（ＶＶ１）＝Ｖｄｄ＋α・Ｖｄｄ
（ＶＶ２）＝Ｖｄｄ＋２α・Ｖｄｄ
（ＶＶ３）＝Ｖｄｄ＋３α・Ｖｄｄ
（ＶＶ４）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ
但し、“α”は、有効な昇圧クロック電圧であり、α≦１である。また、“Ｖｔ”は、トランジスタの閾値電圧である。
【００４１】
時刻Ｔ１になると、クロック信号ＣＬＫ１がローレベルからハイレベルへ遷移する。これにより、電圧Ｖ１１ｍ，Ｖ１２ｎ，Ｖ１３ｍ，Ｖ１４ｎが上昇する。これにより、電圧Ｖ１１ｍ〜Ｖ１４ｍ，Ｖ１１ｎ〜Ｖ１４ｎは、次のようになる。
【００４２】
（Ｖ１１ｍ）＝（Ｖ１１ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ１２ｍ）＝（Ｖ１２ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ１３ｍ）＝（Ｖ１３ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
（Ｖ１４ｍ）＝（Ｖ１４ｎ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ
初段ステージ１１ｍ，１１ｎ，昇圧ステージ１２ｍ，１２ｎ，１３ｍ，１３ｎ，逆流防止回路１４ｍ，１４ｎの各々では、オンスイッチ・トランジスタ１０３のゲートとソースとが同電位になるので、オンスイッチ・トランジスタ１０３が非導通状態になる。
【００４３】
また、初段ステージ１１ｍ，１１ｎ，昇圧ステージ１２ｍ，１２ｎ，１３ｍ，１３ｎの各々では、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差（ゲートとソースとの電位差）が“α・Ｖｄｄ”となり、オフスイッチ・トランジスタ１０２が導通状態となる。同様に、逆流防止回路１４ｍ，１４ｍの各々において、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差が“α・Ｖｄｄ−Ｖｔ”となり、オフスイッチ・トランジスタ１０２が導通状態となる。
【００４４】
このようにして、初段ステージ１１ｍ，１１ｎ，昇圧ステージ１２ｍ，１２ｎ，１３ｍ，１３ｎ，逆流防止回路１４ｍ，１４ｎの各々において電荷転送トランジスタ１０１は非導通状態に設定される。これにより、クロック信号ＣＬＫ１，ＣＬＫ２の遷移時において初段セル１１，昇圧セル１２，１３，逆流防止セル１４の各々での電荷の逆流を防止することができる。
【００４５】
時刻Ｔ２になると、クロック信号ＣＬＫ２がハイレベルからローレベルへ遷移する。これにより、電圧Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１３ｎ，Ｖ１４ｍが降下する。一方、電圧Ｖ１１ｍ，Ｖ１２ｎ，Ｖ１３ｍ，Ｖ１４ｎは変化しない。これにより、電圧Ｖ１１ｍ〜Ｖ１４ｍ，Ｖ１１ｎ〜Ｖ１４ｎは、次のようになる。
【００４６】
（Ｖ１１ｍ）＝Ｖｄｄ＋α・Ｖｄｄ      （Ｖ１１ｎ）＝Ｖｄｄ
（Ｖ１２ｍ）＝Ｖｄｄ＋α・Ｖｄｄ      （Ｖ１２ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ１３ｍ）＝Ｖｄｄ＋３α・Ｖｄｄ    （Ｖ１３ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ１４ｍ）＝Ｖｄｄ＋３α・Ｖｄｄ    （Ｖ１４ｎ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ
初段ステージ１１ｎ，昇圧ステージ１２ｍ，１３ｎの各々では、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差が“０”になり、オフスイッチ・トランジスタ１０２が非導通状態になる。また、オンスイッチ・トランジスタ１０３のゲート・ソース間電位差が“α・Ｖｄｄ”になり、オンスイッチ・トランジスタ１０３が導通状態になる。これにより、電荷転送トランジスタ１０１が導通状態になる。
【００４７】
一方、初段ステージ１１ｍ，昇圧ステージ１２ｎ，１３ｍの各々では、オフスイッチ・トランジスタ１０２が導通状態になるとともに、オンスイッチ・トランジスタ１０３が非導通状態になる。これにより、電荷転送トランジスタ１０１が非導通状態になる。
【００４８】
また、逆流防止回路１４ｍでは、オフスイッチ・トランジスタ１０２のゲートとソースとの電位差が“０”になり、オフスイッチ・トランジスタ１０２が非導通状態になる。また、オンスイッチ・トランジスタ１０３のゲート・ソース間電位差が“α・Ｖｄｄ”になり、オンスイッチ・トランジスタが導通状態になる。これにより、電荷転送トランジスタ１０１が導通状態になる。
【００４９】
一方、逆流防止回路１４ｎでは、オフスイッチ・トランジスタ１０２が導通状態になるとともに、オンスイッチ・トランジスタ１０３が非導通状態になる。これにより、電荷転送トランジスタ１０１が非導通状態になる。
【００５０】
このように、初段ステージ１１ｎ，昇圧ステージ１２ｍ，１３ｎ，逆流防止回路１４ｍの各々において電荷の転送が行われ、電圧Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１３ｎ，昇圧電圧Ｖｐｕｍｐが上昇する。また、初段ステージ１１ｍ，昇圧ステージ１２ｎ，１３ｍ，逆流防止回路１４ｎの各々において電荷の逆流を防止することができる。
【００５１】
時刻Ｔ３になると、クロック信号ＣＬＫ２がローレベルからハイレベルへ遷移する。これにより、電圧Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１３ｎ，Ｖ１４ｍが上昇する。一方、電圧Ｖ１１ｍ，Ｖ１２ｎ，Ｖ１３ｍ，Ｖ１４ｎは変化しない。これにより、電圧Ｖ１１ｍ〜Ｖ１４ｍ，Ｖ１１ｎ〜Ｖ１４ｎは、次のようになる。
【００５２】
（Ｖ１１ｍ）＝（Ｖ１１ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ１２ｍ）＝（Ｖ１２ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ１３ｍ）＝（Ｖ１３ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
（Ｖ１４ｍ）＝（Ｖ１４ｎ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ
初段ステージ１１ｍ，１１ｎ，昇圧ステージ１２ｍ，１２ｎ，１３ｍ，１３ｎ，逆流防止回路１４ｍ，１４ｎの各々では、時刻Ｔ１と同様の処理が実行される。
【００５３】
時刻Ｔ４になると、クロック信号ＣＬＫ１がハイレベルからローレベルへ遷移する。これにより、電圧Ｖ１１ｍ，Ｖ１２ｎ，Ｖ１３ｍ，Ｖ１４ｎが降下する。一方、電圧Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１３ｎ，Ｖ１４ｍは変化しない。これにより、電圧Ｖ１１ｍ〜Ｖ１４ｍ，Ｖ１１ｎ〜Ｖ１４ｎは、次のようになる。
【００５４】
（Ｖ１１ｍ）＝Ｖｄｄ                      （Ｖ１１ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ１２ｍ）＝Ｖｄｄ＋２α・Ｖｄｄ        （Ｖ１２ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ１３ｍ）＝Ｖｄｄ＋２α・Ｖｄｄ        （Ｖ１３ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
（Ｖ１４ｍ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ  （Ｖ１４ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
初段ステージ１１ｍ，昇圧ステージ１２ｎ，１３ｍ，逆流防止回路１４ｎの各々では、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１が導通状態になる。一方、初段ステージ１１ｎ，昇圧ステージ１２ｍ，１３ｎ，逆流防止回路１４ｍの各々では、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【００５５】
このように、初段ステージ１１ｍ，昇圧ステージ１２ｎ，１３ｍ，逆流防止回路１４ｎの各々において電荷の転送が行われ、電圧Ｖ１１ｍ，Ｖ１２ｎ，Ｖ１３ｍ，昇圧電圧Ｖｐｕｍｐが上昇する。また、初段ステージ１１ｎ，昇圧ステージ１２ｍ，１３ｎ，逆流防止回路１４ｍの各々において電荷の逆流を防止することができる。
【００５６】
時刻Ｔ５，Ｔ６では、時刻Ｔ１，Ｔ２と同様の動作が実行される。このようにして、昇圧動作が繰り返される。
【００５７】
本実施形態によれば、導通状態である電荷転送トランジスタ１０１のゲート・ドレイン間電位差およびゲート・ソース間電位差を“Ｖｄｄ”以下に設定することができ、従来よりも、電荷転送トランジスタの耐圧制限を緩和することができる。また、従来よりも、逆流防止セル１４における電荷転送効率を向上させることができる。
【００５８】
また、電荷転送トランジスタ１０１としてＰ型トランジスタを用いることにより、ツインウエル・プロセスにおいて電荷転送トランジスタ１０１の基板バイアス効果を削減することができる。さらに、電荷転送トランジスタ１０１のゲート・基板間電位差を小さくすることができる。
【００５９】
さらに、Ｎ型トランジスタ（ここでは、オンスイッチ・トランジスタ１０３）には、出力ノードＮ１０６よりも電圧が低い入力ノードＮ１０５が接続されるので、Ｎ型トランジスタのゲート・基板間電位差も小さくすることができる。
【００６０】
なお、オフスイッチ・トランジスタ１０２のソースは、そのオフスイッチ・トランジスタ１０２を含む昇圧ステージと同一のクロック信号に対応し、且つ、その昇圧ステージと同一段または後段に位置する昇圧ステージの出力ノードＮ１０６に接続されていれば良い。
【００６１】
また、オンスイッチ・トランジスタ１０３のソースは、そのオンスイッチ・トランジスタ１０３を含む昇圧ステージとは異なるクロック信号に対応し、且つ、そのオンスイッチ・トランジスタ１０３を含む昇圧ステージと同一段または前段に位置する昇圧ステージの入力ノードＮ１０５に接続されていれば良い。
【００６２】
また、オフスイッチ・トランジスタ１０２およびオンスイッチ・トランジスタ１０３の各々のゲートは、それらのトランジスタ１０２，１０３を含む昇圧ステージと同一のクロック信号に対応し、且つ、それらのトランジスタ１０２，１０３を含む昇圧ステージと同一段または前段に位置する昇圧ステージの入力ノードＮ１０５に接続されていれば良い。
【００６３】
（実施形態２）
図６，図７，図８は、それぞれ、この発明の実施形態２における昇圧セル，初段セル，逆流防止セルの構成を示す。
【００６４】
〔昇圧セル〕
図６に示した昇圧セル２２は、昇圧ステージ２２ｍ，２２ｎを含む。昇圧ステージ２２ｍ，２２ｎの各々において、オフスイッチ・トランジスタ１０２のゲートは、その昇圧ステージの入力ノードＮ１０５ではなく、他方の昇圧ステージの出力ノードＮ１０６に接続される。その他の構成は、図２に示した昇圧セル１２と同様である。
【００６５】
ここで、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎが、それぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合（すなわち、図５の時刻Ｔ２である場合）、図２に示した昇圧ステージ１２ｎでは、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差は“２α・Ｖｄｄ”になる。一方、図６に示した昇圧ステージ２２ｎでは、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差は“α・Ｖｄｄ”になる。
【００６６】
同様に、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎが、それぞれ、“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”である場合（すなわち、図５の時刻Ｔ２の場合）、図６に示した昇圧ステージ２２ｍでは、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差は“α・Ｖｄｄ”になる。
【００６７】
〔初段セル〕
図７に示した初段セル２１は、初段ステージ２１ｍ，２１ｎを含む。初段ステージ２１ｍ，２１ｎの各々において、オフスイッチ・トランジスタ１０２のゲートは、入力端子Ｔｉｎではなく、他方の初段ステージの出力ノードＮ１０６に接続される。その他の構成は、図３に示した初段セル１１と同様である。
【００６８】
〔逆流防止セル〕
図８に示した逆流防止セル２４は、逆流防止回路２４ｍ，２４ｎを含む。逆流防止回路２４ｍ，２４ｎの各々において、オフスイッチ・トランジスタ１０２のゲートは、その逆流防止回路の入力ノードＮ１０５ではなく、他方の逆流防止回路の中間ノードＮ１０７に接続される。その他の構成は、図４に示した逆流防止セル１４と同様である。
【００６９】
以上のように昇圧セル，初段セル，逆流防止セルを構成することにより、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，およびオンスイッチ・トランジスタ１０３の各々において、ゲート・ドレイン間電位差（ゲートとドレインとの電位差）およびゲート・ソース間電位差を“α・Ｖｄｄ”以下に設定することができる。これにより、トランジスタの耐圧制限をさらに緩和することができる。
【００７０】
なお、オフスイッチ・トランジスタ１０２のゲートは、そのオフスイッチ・トランジスタ１０２を含む昇圧ステージとは異なるクロック信号に対応し、且つ、そのオフスイッチ・トランジスタ１０２を含む昇圧ステージと同一段または後段に位置する昇圧ステージの出力ノードＮ１０６に接続されていれば良い。
【００７１】
（実施形態３）
図９は、この発明の実施形態３における昇圧セルの構成を示す。図９に示した昇圧セル３２は、昇圧ステージ３２ｍ，３２ｎと、アナログ比較回路３０１を備える。アナログ比較回路３０１は、昇圧ステージ３２ｍ，３２ｎに対応しており、トランジスタ３０１ａ，３０１ｂを含む。昇圧ステージ３２ｍ，３２ｎの各々において、オフスイッチ・トランジスタ１０２，オンスイッチ・トランジスタ１０３の各々のゲートは、ゲート制御ノード３０１ｃに接続される。アナログ比較回路３０１は、昇圧ステージ３２ｍ，３２ｎのそれぞれの入力ノードＮ１０５，Ｎ１０５のうち電圧が高い方の入力ノードをゲート制御ノード３０１ｃに接続する。その他の構成は、図２に示した昇圧セル１２と同様である。
【００７２】
〔動作〕
次に、図１０を参照しつつ、図９に示した昇圧セル３２による動作について説明する。
【００７３】
電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎがそれぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合（例えば、時刻Ｔ２から時刻Ｔ３までの期間）、アナログ比較回路３０１では、トランジスタ３０１ａが導通状態になり、昇圧ステージ３２ｍの入力ノードＮ１０５がゲート制御ノード３０１ｃに接続される。また、昇圧ステージ３２ｍでは、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１が導通状態になる。一方、昇圧ステージ３２ｎでは、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【００７４】
逆に、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎがそれぞれ、“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”である場合（例えば、時刻Ｔ４から時刻Ｔ５までの期間）、アナログ比較回路３０１では、トランジスタ３０１ｂが導通状態になり、昇圧ステージ３２ｎの入力ノードＮ１０５がゲート制御ノード３０１ｃに接続される。また、昇圧ステージ３２ｍでは、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。一方、昇圧ステージ３２ｎでは、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１が導通状態になる。
【００７５】
また、電圧Ｖ１１ｍ，Ｖ１１ｎがともに“Ｖｄｄ＋α・Ｖｄｄ”であり、電圧Ｖ１２ｍ，Ｖ１２ｎがともに“Ｖｄｄ＋２α・Ｖｄｄ”である場合（例えば、時刻Ｔ１からＴ２までの期間）、アナログ比較回路３０１では、トランジスタ３０１ａ，３０１ｂのいずれも非導通状態になる。これにより、ゲート制御ノード３０１ｃにおける電圧Ｖ３０１ｃは、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。また、昇圧ステージ３２ｍ，３２ｎの各々では、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【００７６】
以上のように、ゲート制御ノード３０１ｃにおける電圧Ｖ３０１ｃは、常に、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。これにより、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，およびオンスイッチ・トランジスタ１０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができる。例えば、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎが、それぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合、図２に示した昇圧ステージ１２ｎでは、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差は“２α・Ｖｄｄ”になるが、図９に示した昇圧ステージ３２ｎでは、オフスイッチ・トランジスタ１０２のゲート・ソース間電位差を“α・Ｖｄｄ”にすることが可能となる。このように、トランジスタの耐圧制限をさらに緩和することができる。
【００７７】
また、オフスイッチ・トランジスタ１０２およびオンスイッチ・トランジスタ１０３の各々のゲートにおける充放電電荷量を低減することができる。
【００７８】
なお、アナログ比較回路３０１は、クロック信号ＣＬＫ１に対応する昇圧ステージと、クロック信号ＣＬＫ２に対応し且つその昇圧ステージと同一段に位置する昇圧ステージとに対応していれば良い。
【００７９】
（実施形態３の変形例）
また、図１１のように、アナログ比較回路３０１が、昇圧ステージ３２ｍの出力ノードＮ１０６における電圧と昇圧ステージ３２ｎの出力ノードＮ１０６における電圧とを比較し、その比較結果に応じて昇圧ステージ３２ｍ，３２ｎのそれぞれの出力ノードＮ１０６，Ｎ１０６のいずれか一方を選択するように構成しても良い。図１１に示した昇圧セル３２ａでは、アナログ比較回路３０１は、昇圧ステージ３２ｍ，３２ｎのそれぞれの出力ノードＮ１０６，Ｎ１０６のうち電圧が低い方の出力ノードをゲート制御ノード３０１ｃに接続する。
【００８０】
このように構成した場合も、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，およびオンスイッチ・トランジスタ１０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができる。
【００８１】
（実施形態４）
図１２は、この発明の実施形態４における昇圧セルの構成を示す。図１２に示した昇圧セル４２において、昇圧ステージ４２ｍ，４２ｎは、それぞれ、図２に示した電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，オンスイッチ・トランジスタ１０３，昇圧容量１０４に加えて、サブ電荷転送トランジスタ４０１を含む。サブ電荷転送トランジスタ４０１は、電荷転送トランジスタ１０１と同極性のトランジスタであり、電荷転送トランジスタ１０１とともに入力ノードＮ１０５と出力ノードＮ１０６との間に直列に接続される。電荷転送トランジスタ１０１とサブ電荷転送トランジスタ４０１との接続点は、ゲート制御ノード４０２に接続される。また、昇圧ステージ４２ｍ，４２ｎの各々において、オフスイッチ・トランジスタ１０２，オンスイッチ・トランジスタ１０３の各々のゲートは、ゲート制御ノード４０２に接続される。
【００８２】
なお、昇圧ステージ４２ｍ，４２ｎの各々では、面積削減のために、電荷転送トランジスタ１０１のウエルとサブ電荷転送トランジスタ４０１のウエルとが接続されている。
【００８３】
〔動作〕
次に、図１２に示した昇圧セル４２による動作について説明する。
【００８４】
電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎがそれぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合、昇圧ステージ４２ｍではサブ電荷転送トランジスタ４０１が導通状態になる一方、昇圧ステージ４２ｎではサブ電荷転送トランジスタ４０１が非導通状態になる。これにより、ゲート制御ノード４０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”になる。また、昇圧ステージ３２ｍでは、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１が導通状態になる。一方、昇圧ステージ３２ｎでは、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【００８５】
逆に、電圧Ｖ１１ｍ，Ｖ１１ｎ，Ｖ１２ｍ，Ｖ１２ｎがそれぞれ、“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”である場合、昇圧ステージ４２ｍではサブ電荷転送トランジスタ４０１が非導通状態になる一方、昇圧ステージ４２ｎではサブ電荷転送トランジスタ４０１が導通状態になる。これにより、ゲート制御ノード４０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”になる。また、昇圧ステージ３２ｍでは、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。一方、昇圧ステージ３２ｎでは、オンスイッチ・トランジスタ１０３が導通状態になり、電荷転送トランジスタ１０１が導通状態になる。
【００８６】
また、電圧Ｖ１１ｍ，Ｖ１１ｎがともに“Ｖｄｄ＋α・Ｖｄｄ”であり、電圧Ｖ１２ｍ，Ｖ１２ｎがともに“Ｖｄｄ＋２α・Ｖｄｄ”である場合、昇圧ステージ４２ｍ，４２ｎのいずれにおいてもサブ電荷転送トランジスタ４０１が非導通状態になる。これにより、ゲート制御ノード４０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”のまま維持される。また、昇圧ステージ３２ｍ，３２ｎの各々では、オフスイッチ・トランジスタ１０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【００８７】
以上のように、ゲート制御ノード４０２における電圧は、常に、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。これにより、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，およびオンスイッチ・トランジスタ１０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができ、トランジスタの耐圧制限をさらに緩和することができる。
【００８８】
なお、サブ電荷転送トランジスタ４０１のゲートは、そのサブ電荷転送トランジスタ４０１を含む昇圧ステージとは異なるクロック信号に対応し、そのサブ電荷転送トランジスタ４０１を含む昇圧ステージと同一段または前段に位置する昇圧ステージの入力ノードＮ１０５に接続されていれば良い。
【００８９】
（実施形態４の変形例）
また、図１３に示した昇圧セル４２ａのように、図１２に示したサブ電荷転送トランジスタ４０１と図９に示したアナログ比較回路３０１とを併用しても良い。このように構成することにより、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２，オンスイッチ・トランジスタ１０３，およびサブ電荷転送トランジスタ４０１の各々においてゲート・ドレイン間電位差，ゲート・ソース間電位差を“α・Ｖｄｄ”以下に設定することができるだけでなく、電荷転送トランジスタ１０１およびサブ電荷転送トランジスタ４０１の各々の拡散容量における充放電電荷量を低減することができる。
【００９０】
（実施形態５）
図１４，図１５，図１６は、それぞれ、この発明の実施形態５における昇圧セル，初段セル，逆流防止セルの構成を示す。
【００９１】
〔昇圧セル〕
図１４に示した昇圧セル５２，５３は、それぞれ、昇圧ステージ５２ｍ，５２ｎ，昇圧ステージ５３ｍ，５３ｎを含む。昇圧ステージ５２ｍ，５２ｎ，昇圧ステージ５３ｍ，５３ｎは、それぞれ、電荷転送トランジスタ５０１と、オフスイッチ・トランジスタ５０２と、オンスイッチ・トランジスタ５０３と、昇圧容量１０４とを含む。ここでは、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２は、Ｎ型トランジスタであり、オンスイッチ・トランジスタ５０３は、Ｐ型トランジスタである。
【００９２】
電荷転送トランジスタ５０１は、入力ノードＮ１０５と出力ノードＮ１０６との間に接続され、入力ノードＮ１０５から出力ノードＮ１０６へ電荷を転送する。オフスイッチ・トランジスタ５０２は、入力ノードＮ１０５における電圧と電荷転送トランジスタ５０１のゲート電圧をイコライズして、電荷転送トランジスタ５０１をオフ状態にする。オンスイッチ・トランジスタ５０３は、他方の昇圧ステージの出力ノードＮ１０６における電圧を電荷転送トランジスタ５０１のゲートに供給して、電荷転送トランジスタ５０１をオン状態にする。
【００９３】
〔初段セル〕
図１５に示した初段セル５１は、初段ステージ５１ｍ，５１ｎを含む。初段ステージ５１ｍ，５１ｎでは、入力ノードＮ１０５およびオフスイッチ・トランジスタ５０２のゲートは、入力端子Ｔｉｎに接続され、オフスイッチ・トランジスタ５０２のソースにクロック信号ＣＬＫ１またはＣＬＫ２が供給される。その他の構成は、図１４に示した昇圧セル５２と同様である。
【００９４】
〔逆流防止セル〕
図１６に示した逆流防止セル５４は、逆流防止回路５４ｍ，５４ｎを含む。逆流防止回路５４ｍ，５４ｎは、それぞれ、図１４に示した電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３，昇圧容量１０４に加えて、ダイオード接続トランジスタ５１１をさらに備える。また、昇圧容量１０４の一方端およびオンスイッチ・トランジスタ５０３のソースは、出力ノードＮ１０６ではなく、中間ノードＮ１０７に接続される。ダイオード接続トランジスタ５１１は、入力ノードＮ１０５と中間ノードＮ１０７との間に接続され、入力ノードＮ１０５の電圧を中間ノードＮ１０７およびオンスイッチ・トランジスタ１０３のゲートに一方向で供給する。昇圧容量１０４がクロック信号ＣＬＫ１（あるいはＣＬＫ２）に同期してポンピングされることにより、オフスイッチ・トランジスタ５０２およびオンスイッチ・トランジスタ５０３がオン／オフする。逆流防止回路５４ｍ，５４ｎの各々の出力ノードＮ１０６，Ｎ１０６は、出力端子Ｔｏｕｔに接続される。その他の構成は、図１４に示した昇圧セル５２と同様である。
【００９５】
〔動作〕
次に、図１７を参照しつつ、実施形態５による昇圧回路の動作について説明する。なお、ここでは、クロック信号ＣＬＫ１，ＣＬＫ２のいずれか一方がハイレベル（Ｖｄｄ）からローレベル（Ｖｓｓ）へ遷移した後に、他方がローレベルからハイレベルへ遷移するものとする。
【００９６】
時刻Ｔ１になると、クロック信号ＣＬＫ２がハイレベルからローレベルへ遷移する。これにより、電圧Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５３ｎ，Ｖ５４ｍが降下する。これにより、電圧５１ｍ〜Ｖ５４ｍ，Ｖ５１ｎ〜Ｖ５４ｎは、次のようになる。
【００９７】
（Ｖ５１ｍ）＝（Ｖ５１ｎ）＝Ｖｄｄ
（Ｖ５２ｍ）＝（Ｖ５２ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ５３ｍ）＝（Ｖ５３ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ５４ｍ）＝（Ｖ５４ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
初段ステージ５１ｍ，５１ｎ，昇圧ステージ５２ｍ，５２ｎ，５３ｍ，５３ｎ，逆流防止回路５４ｍ，５４ｎの各々では、オフスイッチ・トランジスタ５０２のゲートとソースとが同電位になるので、オフスイッチ・トランジスタ１０２が非導通状態になる。また、オンスイッチ・トランジスタ５０３のゲートとソースとが同電位になるので、オンスイッチ・トランジスタ５０３も非導通状態になる。これにより、クロック信号ＣＬＫ１，ＣＬＫ２の遷移時において、初段セル５１，昇圧セル５２，５３，逆流防止セル５４の各々における電荷の逆流を防止することができる。
【００９８】
時刻Ｔ２になると、クロック信号ＣＬＫ１がハイレベルからローレベルへ遷移する。これにより、電圧Ｖ５１ｍ，Ｖ５２ｎ，Ｖ５３ｍ，Ｖ５４ｎが上昇する。一方、電圧Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５３ｎ，Ｖ５４ｍは変化しない。これにより、電圧５１ｍ〜Ｖ５４ｍ，Ｖ５１ｎ〜Ｖ５４ｎは、次のようになる。
【００９９】
（Ｖ５１ｍ）＝Ｖｄｄ＋α・Ｖｄｄ      （Ｖ５１ｎ）＝Ｖｄｄ
（Ｖ５２ｍ）＝Ｖｄｄ＋α・Ｖｄｄ      （Ｖ５２ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ５３ｍ）＝Ｖｄｄ＋３α・Ｖｄｄ    （Ｖ５３ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ５４ｍ）＝Ｖｄｄ＋３α・Ｖｄｄ    （Ｖ５４ｎ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ
初段ステージ５１ｍでは、オフスイッチ・トランジスタ５０２のゲート・ソース間電位差が“Ｖｄｄ”になるので、オフスイッチ・トランジスタ５０２が導通状態となり、電荷転送トランジスタ５０１が非導通状態になる。一方、初段ステージ５１ｎでは、オンスイッチ・トランジスタ５０３のゲート・ソース間電位差が“α・Ｖｄｄ”になるので、オンスイッチ・トランジスタ５０３が導通状態となり、電荷転送トランジスタ５０１が導通状態になる。
【０１００】
また、昇圧ステージ５２ｎ，５３ｍの各々では、オフスイッチ・トランジスタ５０２のゲート・ソース間電位差が“α・Ｖｄｄ”になるので、オフスイッチ・トランジスタ５０２が導通状態となり、電荷転送トランジスタ５０１が非導通状態になる。一方、昇圧ステージ５２ｍ，５３ｎの各々では、オンスイッチ・トランジスタ５０３のゲート・ソース間電位差が“α・Ｖｄｄ”になるので、オンスイッチ・トランジスタ５０３が導通状態となり、電荷転送トランジスタ５０１が導通状態になる。
【０１０１】
また、逆流防止回路５４ｎでは、オフスイッチ・トランジスタ５０２のゲート・ソース間電位差が“α・Ｖｄｄ”となるので、オフスイッチ・トランジスタ５０２が導通状態となり、電荷転送トランジスタ５０１が非導通状態となる。一方、逆流防止回路５４ｍでは、オンスイッチ・トランジスタ５０３のゲート・ソース間電位差が“α・Ｖｄｄ−Ｖｔ”となるので、オンスイッチ・トランジスタ５０３が導通状態となり、電荷転送トランジスタ５０１が導通状態となる。
【０１０２】
このように、初段ステージ５１ｎ，昇圧ステージ５２ｍ，５３ｎ，逆流防止回路５４ｍの各々において電荷の転送が行われ、電圧Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５３ｎ，昇圧電圧Ｖｐｕｍｐが上昇する。また、初段ステージ５１ｍ，昇圧ステージ５２ｎ，５３ｎ，逆流防止回路５４ｎの各々において電荷の逆流を防止することができる。
【０１０３】
時刻Ｔ３になると、クロック信号ＣＬＫ１がハイレベルからローレベルへ遷移する。これにより、電圧Ｖ５１ｍ，Ｖ５２ｎ，Ｖ５３ｍ，Ｖ５４ｎが降下する。一方、電圧Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５３ｎ，Ｖ５４ｍは変化しない。これにより、電圧５１ｍ〜Ｖ５４ｍ，Ｖ５１ｎ〜Ｖ５４ｎは、次のようになる。
【０１０４】
（Ｖ５１ｍ）＝（Ｖ５１ｎ）＝Ｖｄｄ
（Ｖ５２ｍ）＝（Ｖ５２ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ５３ｍ）＝（Ｖ５３ｎ）＝Ｖｄｄ＋２α・Ｖｄｄ
（Ｖ５４ｍ）＝（Ｖ５４ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
初段ステージ５１ｍ，５１ｎ，昇圧ステージ５２ｍ，５２ｎ，５３ｍ，５３ｎ，逆流防止回路５４ｍ，５４ｎの各々では、時刻Ｔ１と同様の処理が実行される。
【０１０５】
時刻Ｔ４になると、クロック信号ＣＬＫ２がローレベルからハイレベルへ遷移する。これにより、電圧Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５３ｎ，Ｖ５４ｍが上昇する。一方、電圧Ｖ５１ｍ，Ｖ５２ｎ，Ｖ５３ｍ，Ｖ５４ｎは変化しない。これにより、電圧Ｖ５１ｍ〜Ｖ５４ｍ，Ｖ５１ｎ〜Ｖ５４ｎは、次のようになる。
【０１０６】
（Ｖ５１ｍ）＝Ｖｄｄ                        （Ｖ５１ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ５２ｍ）＝Ｖｄｄ＋２α・Ｖｄｄ          （Ｖ５２ｎ）＝Ｖｄｄ＋α・Ｖｄｄ
（Ｖ５３ｍ）＝Ｖｄｄ＋２α・Ｖｄｄ          （Ｖ５３ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
（Ｖ５４ｍ）＝Ｖｄｄ＋４α・Ｖｄｄ−Ｖｔ    （Ｖ５４ｎ）＝Ｖｄｄ＋３α・Ｖｄｄ
初段ステージ５１ｎ，昇圧ステージ５２ｍ，５３ｎ，逆流防止回路５４ｍでは、オフスイッチ・トランジスタ５０２が導通状態となり、電荷転送トランジスタ５０１が非導通状態になる。一方、初段ステージ５１ｍ，昇圧ステージ５２ｎ，５３ｍ，逆流防止回路５４ｎでは、オンスイッチ・トランジスタ５０３が導通状態となり、電荷転送トランジスタ５０１が導通状態になる。
【０１０７】
このように、初段ステージ５１ｍ，昇圧ステージ５２ｎ，５３ｍ，逆流防止回路５４ｎの各々において電荷の転送が行われ、電圧Ｖ５１ｍ，Ｖ５２ｎ，Ｖ５３ｍ，昇圧電圧Ｖｐｕｍｐが上昇する。
【０１０８】
時刻Ｔ５，Ｔ６では、時刻Ｔ１，Ｔ２と同様の動作が実行される。このようにして、昇圧動作が繰り返される。
【０１０９】
以上のように、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々において、ゲート・ソース間電圧およびゲート・ドレイン間電位を“α・Ｖｄｄ”以下に設定することができる。これにより、従来よりも、トランジスタの耐圧制限を緩和することができる。また、従来よりも、逆流防止セル５４における電荷転送効率を向上させることができる。
【０１１０】
なお、オフスイッチ・トランジスタ５０２のソースは、そのオフスイッチ・トランジスタ５０２を含む昇圧ステージと同一のクロック信号に対応し、且つ、そのオフスイッチ・トランジスタ５０２を含む昇圧ステージと同一段または前段に位置する昇圧ステージの入力ノードＮ１０５に接続されていれば良い。
【０１１１】
また、オンスイッチ・トランジスタ５０３のソースは、そのオンスイッチ・トランジスタ５０３を含む昇圧ステージとは異なるクロック信号に対応し、且つ、その昇圧ステージと同一段または後段に位置する昇圧ステージの出力ノードＮ１０６に接続されていれば良い。
【０１１２】
さらに、オフスイッチ・トランジスタ５０２のゲートは、そのオフスイッチ・トランジスタ５０２を含む昇圧ステージとは異なるクロック信号に対応し、且つ、そのオフスイッチ・トランジスタ５０２を含む昇圧ステージと同一段または前段に位置する昇圧ステージの入力ノードＮ１０５に接続されていれば良い。
【０１１３】
また、オンスイッチ・トランジスタ５０３のゲートは、そのオンスイッチ・トランジスタ５０３を含む昇圧ステージと同一のクロック信号に対応し、且つ、そのオンスイッチ・トランジスタ５０３を含む昇圧ステージと同一段または後段に位置する昇圧ステージの出力ノードＮ１０６に接続されていれば良い。
【０１１４】
（実施形態５の変形例）
なお、図１８のように、電荷転送トランジスタ５０１と出力ノードＮ１０６との間にサブ電荷転送トランジスタ５０４を接続しても良い。図１８に示した昇圧セル５２ａでは、クロック信号ＣＬＫ１，ＣＬＫ２の最大電圧値以下の電圧によってトランジスタ５０１，５０２，５０３を駆動させることができるので、トランジスタの耐圧制限をさらに緩和することができる。
【０１１５】
（実施形態６）
図１９は、この発明の実施形態６における昇圧セルの構成を示す。図１９に示した昇圧セル６２は、昇圧ステージ６２ｍ，６２ｎと、アナログ比較回路６０１を備える。アナログ比較回路６０１は、昇圧ステージ６２ｍ，６２ｎに対応しており、トランジスタ６０１ａ，６０１ｂを含む。昇圧ステージ６２ｍ，６２ｎの各々において、オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートは、ゲート制御ノード６０１ｃに接続される。アナログ比較回路６０１は、昇圧ステージ６２ｍ，６２ｎのそれぞれの出力ノードＮ１０６，Ｎ１０６のうち電圧が低い方の出力ノードをゲート制御ノード６０１ｃに接続する。その他の構成は、図１４に示した昇圧セル５２と同様である。
【０１１６】
〔動作〕
次に、図２０を参照しつつ図１９に示した昇圧セル６２による動作について説明する。
【０１１７】
電圧Ｖ５１ｍ，Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５２ｎがそれぞれ、“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”である場合（例えば、時刻Ｔ２から時刻Ｔ３までの期間）、アナログ比較回路６０１では、トランジスタ６０１ｂが導通状態になり、昇圧ステージ６２ｎの出力ノードＮ１０６がゲート制御ノード６０１ｃに接続される。また、昇圧ステージ６２ｍでは、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ５０１が非導通状態になる。一方、昇圧ステージ６２ｎでは、オンスイッチ・トランジスタ５０３が導通状態になり、電荷転送トランジスタ５０１が導通状態になる。
【０１１８】
逆に、電圧Ｖ５１ｍ，Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５２ｎがそれぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合（例えば、時刻Ｔ４から時刻Ｔ５までの期間）、アナログ比較回路６０１では、トランジスタ６０１ａが導通状態になり、昇圧ステージ６２ｍの出力ノードＮ１０６がゲート制御ノード６０１ｃに接続される。また、昇圧ステージ６２ｍでは、オンスイッチ・トランジスタ５０３が導通状態になり、電荷転送トランジスタ５０１が導通状態になる。一方、昇圧ステージ６２ｎでは、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ１０１が非導通状態になる。
【０１１９】
また、電圧Ｖ５１ｍ，Ｖ５１ｎがともに“Ｖｄｄ”であり、電圧Ｖ５２ｍ，Ｖ５２ｎがともに“Ｖｄｄ＋α・Ｖｄｄ”である場合（例えば、時刻Ｔ１からＴ２までの期間）、アナログ比較回路６０１では、トランジスタ６０１ａ，６０１ｂのいずれも非導通状態になる。これにより、ゲート制御ノード６０１ｃにおける電圧Ｖ６０１ｃは、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。また、昇圧ステージ６２ｍ，６２ｎの各々では、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ５０１が非導通状態になる。
【０１２０】
以上のように、ゲート制御ノード６０１ｃにおける電圧Ｖ６０１ｃは、常に、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。これにより、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，およびオンスイッチ・トランジスタ５０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができる。これにより、トランジスタの耐圧制限をさらに緩和することができる。
【０１２１】
また、オフスイッチ・トランジスタ５０２およびオンスイッチ・トランジスタ５０３の各々のゲートにおける充放電電荷量を低減することができる。
【０１２２】
なお、アナログ比較回路６０１は、クロック信号ＣＬＫ１に対応する昇圧ステージと、クロック信号ＣＬＫ２に対応し且つその昇圧ステージと同一段に位置する昇圧ステージとに対応していれば良い。
【０１２３】
（実施形態６の変形例）
また、図２１のように、アナログ比較回路６０１が、昇圧ステージ６２ｍの入力ノードＮ１０５における電圧と昇圧ステージ６２ｎの入力ノードＮ１０５における電圧とを比較し、その比較結果に応じて昇圧ステージ６２ｍ，６２ｎのそれぞれの入力ノードＮ１０５，Ｎ１０５のいずれか一方を選択するように構成しても良い。図２１に示した昇圧セル６２ａでは、アナログ比較回路６０１は、昇圧ステージ３２ｍ，３２ｎのそれぞれの入力ノードＮ１０５，Ｎ１０５のうち電圧が高い方の入力ノードをゲート制御ノード６０１ｃに接続する。
【０１２４】
このように構成した場合も、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，およびオンスイッチ・トランジスタ５０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができる。
【０１２５】
（実施形態７）
図２２は、この発明の実施形態７による昇圧セルの構成を示す。図２２に示した昇圧セル７２において、昇圧ステージ７２ｍ，７２ｎは、それぞれ、図１４に示した電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３，昇圧容量１０４に加えて、サブ電荷転送トランジスタ７０１を含む。サブ電荷転送トランジスタ７０１は、電荷転送トランジスタ５０１と同極性のトランジスタであり、電荷転送トランジスタ５０１とともに入力ノードＮ１０５と出力ノードＮ１０６との間に直列に接続される。電荷転送トランジスタ５０１とサブ電荷転送トランジスタ７０１との接続点は、ゲート制御ノード７０２に接続される。また、昇圧ステージ７２ｍ，７２ｎの各々において、オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートは、ゲート制御ノード７０２に接続される。
【０１２６】
なお、昇圧ステージ７２ｍ，７２ｎの各々では、面積削減のために、電荷転送トランジスタ５０１のウエルとサブ電荷転送トランジスタ７０１のウエルとが接続されている。
【０１２７】
〔動作〕
次に、図２２に示した昇圧セル４２による動作について説明する。
【０１２８】
電圧Ｖ５１ｍ，Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５２ｎがそれぞれ、“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”である場合、昇圧ステージ７２ｍではサブ電荷転送トランジスタ７０１が導通状態になる一方、昇圧ステージ４２ｎではサブ電荷転送トランジスタ７０１が非導通状態になる。これにより、ゲート制御ノード７０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”になる。また、昇圧ステージ７２ｍでは、オンスイッチ・トランジスタ５０３が導通状態になり、電荷転送トランジスタ５０１が導通状態になる。一方、昇圧ステージ７２ｎでは、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ５０１が非導通状態になる。
【０１２９】
逆に、電圧Ｖ５１ｍ，Ｖ５１ｎ，Ｖ５２ｍ，Ｖ５２ｎがそれぞれ、“Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”，“Ｖｄｄ＋２α・Ｖｄｄ”，“Ｖｄｄ＋α・Ｖｄｄ”である場合、昇圧ステージ７２ｍではサブ電荷転送トランジスタ７０１が非導通状態になる一方、昇圧ステージ７２ｎではサブ電荷転送トランジスタ７０１が導通状態になる。これにより、ゲート制御ノード７０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”になる。また、昇圧ステージ７２ｍでは、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ５０１が非導通状態になる。一方、昇圧ステージ７２ｎでは、オンスイッチ・トランジスタ５０３が導通状態になり、電荷転送トランジスタ５０１が導通状態になる。
【０１３０】
また、電圧Ｖ５１ｍ，Ｖ５１ｎがともに“Ｖｄｄ＋α・Ｖｄｄ”であり、電圧Ｖ５２ｍ，Ｖ５２ｎがともに“Ｖｄｄ＋２α・Ｖｄｄ”である場合、昇圧ステージ７２ｍ，７２ｎのいずれにおいてもサブ電荷転送トランジスタ７０１が非導通状態になる。これにより、ゲート制御ノード７０２における電圧は“Ｖｄｄ＋α・Ｖｄｄ”のまま維持される。また、昇圧ステージ７２ｍ，７２ｎの各々では、オフスイッチ・トランジスタ５０２が導通状態になり、電荷転送トランジスタ５０１が非導通状態になる。
【０１３１】
以上のように、ゲート制御ノード７０２における電圧は、常に、“Ｖｄｄ＋α・Ｖｄｄ”に維持される。これにより、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，およびオンスイッチ・トランジスタ５０３の各々において、ゲート・ドレイン間電位差およびゲート・ソース間電位差を常に“α・Ｖｄｄ”以下に設定することができ、トランジスタの耐圧制限をさらに緩和することができる。
【０１３２】
なお、サブ電荷転送トランジスタ７０１のゲートは、そのサブ電荷転送トランジスタ４０１を含む昇圧ステージとは異なるクロック信号に対応し、そのサブ電荷転送トランジスタ７０１を含む昇圧ステージと同一段または後段に位置する昇圧ステージの出力ノードＮ１０６に接続されていれば良い。
【０１３３】
（実施形態７の変形例）
なお、図２３に示した昇圧セル７２ａのように、図２２に示したサブ電荷転送トランジスタ７０１と図１９に示したアナログ比較回路６０１とを併用しても良い。このように構成することにより、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３，およびサブ電荷転送トランジスタ７０１の各々においてゲート・ドレイン間電位差，ゲート・ソース間電位差を“α・Ｖｄｄ”以下に設定することができるだけでなく、電荷転送トランジスタ５０１およびサブ電荷転送トランジスタ７０１の各々の拡散容量における充放電電荷量を低減することができる。
【０１３４】
（逆流防止セルの変形例）
以上の各実施形態における逆流防止セルに代えて、図２４〜図３０の各々に示された逆流防止セル５４ａ〜５４ｇを昇圧回路に使用しても良い。
【０１３５】
〔逆流防止セルの変形例１〕
図２４に示した逆流防止セル５４ａは、図１６に示した逆流防止回路５４ｍ，５４ｎを含む。逆流防止回路５４ｍ，５４ｎの各々において、オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートは、ゲート制御ノード５２１に接続される。ゲート制御ノード５２１は、出力端子Ｔｏｕｔに接続される。その他の構成は、図１６に示した逆流防止セル５４と同様である。
【０１３６】
このように構成することにより、電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，およびオンスイッチ・トランジスタ５０３の各々において、ゲート・ソース間電圧およびゲート・ドレイン間電位を常に“α・Ｖｄｄ”以下に設定することができる。また、オフスイッチ・トランジスタ５０２とオンスイッチ・トランジスタ５０３の各々のゲートにおける充放電電荷量を低減することができる。
【０１３７】
〔逆流防止セルの変形例２〕
図２５に示した逆流防止セル５４ｂは、図２４に示した逆流防止回路５４ｍ，５４ｎと、図１９に示したアナログ比較回路６０１とを含む。逆流防止回路５４ｍ，５４ｎの各々において、オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートは、ゲート制御ノード６０１ｃに接続される。その他の構成は、図２４に示した逆流防止セル５４ａと同様である。
【０１３８】
このように構成した場合も、図２４に示した逆流防止セル５４ａと同様の効果を得ることができる。
【０１３９】
〔逆流防止セルの変形例３〕
図２６に示した逆流防止セル５４ｃでは、逆流防止回路５４ｍ，５４ｎの各々は、図１６に示した電荷転送トランジスタ５０１，オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３，昇圧容量１０４，ダイオード接続トランジスタ５１１に加えて、図２２に示したサブ電荷転送トランジスタ７０１を含む。電荷転送トランジスタ５０１とサブ電荷転送トランジスタ７０１との接続点は、ゲート制御ノード５２１に接続される。オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートも、ゲート制御ノード５２１に接続される。ダイオード接続トランジスタ５１１は、電荷転送トランジスタ５０１とサブ電荷転送トランジスタ７０１との接続点と中間ノードＮ１０７との間に接続される。
【０１４０】
このように構成することにより、電荷転送トランジスタ５０１の各端子間電圧を“α・Ｖｄｄ”以下に設定することができる。
【０１４１】
〔逆流防止セルの変形例４〕
図２７に示した逆流防止セル５４ｄでは、出力ノードＮ１０６ではなくゲート制御ノード５２１が出力端子Ｔｏｕｔに接続される。出力ノードＮ１０６は、中間ノードＮ１０７に接続される。その他の構成は、図２６に示した逆流防止セル５４ｃと同様である。
【０１４２】
このように構成することにより、電荷転送トランジスタ５０１の各端子間電圧を“α・Ｖｄｄ”以下に設定することができる。また、中間ノードＮ１０７と出力端子Ｔｏｕｔとの間にサブ電荷転送トランジスタ７０１を接続することにより、中間ノードＮ１０７を入力ノードＮ１０５とを同電位に設定した後に昇圧動作を実行することができる。したがって、電荷転送トランジスタ５０１のゲート電圧を高くする（具体的には、閾値電圧Ｖｔ分）ことができるので、電荷転送トランジスタ５０１の転送効率，転送速度を向上させることができる。
【０１４３】
〔逆流防止セルの変形例５〕
図２８に示した逆流防止セル５４ｅでは、ダイオード接続トランジスタ５１１は、電源ノードと中間ノードＮ１０７との間に接続される。その他の構成は、図２７に示した逆流防止セル５４ｄと同様である。
【０１４４】
このように構成することにより、ダイオード接続トランジスタ５１１の寄生容量による影響を取り除くことができ、昇圧効率を向上させることができる。
【０１４５】
〔逆流防止セルの変形例６〕
図２９に示した逆流防止セル５４ｆでは、オフスイッチ・トランジスタ５０２，オンスイッチ・トランジスタ５０３の各々のゲートは、出力ノードＮ１０６に接続される。電荷転送トランジスタ５０１とサブ電荷転送トランジスタ７０１との接続点は、ゲート制御ノード７０２に接続され、ゲート制御ノード７０２は、出力端子Ｔｏｕｔに接続される。その他の構成は、図２８に示した逆流防止セル５４ｅと同様である。
【０１４６】
このように構成した場合も、ダイオード接続トランジスタ５１１の寄生容量による影響を取り除くことができ、昇圧効率を向上させることができる。
【０１４７】
〔逆流防止セルの変形例７〕
図３０に示した逆流防止セル５４ｇでは、逆流防止回路５４ｍ，５４ｎの各々に含まれるオフスイッチ・トランジスタ５０２のゲートは、他方の逆流防止回路の入力ノードＮ１０５に接続される。その他の構成は、図２９に示した逆流防止セル５４ｆと同様である。
【０１４８】
このように構成した場合も、ダイオード接続トランジスタ５１１の寄生容量による影響を取り除くことができ、昇圧効率を向上させることができる。
【０１４９】
（負電圧昇圧回路）
以上の各実施形態では、昇圧回路が電源電圧ＶＤＤを受けて正電圧の昇圧電圧Ｖｐｕｍｐを発生させるものとして説明したが、図３１のように、昇圧回路が接地電圧を受けて負電圧の昇圧電圧Ｖｎｐｕｍｐを発生させるものであっても良い。例えば、実施形態１による昇圧回路１において負電圧の昇圧電圧Ｖｎｐｕｍｐを発生させるためには、初段セル１１，昇圧セル１２，１３，逆流防止セル１４の各々においてトランジスタの極性を反転させれば良い。具体的には、図３２，図３３，図３４のように、電荷転送トランジスタ１０１，オフスイッチ・トランジスタ１０２をＰ型からＮ型に変更し、オンスイッチ・トランジスタ１０３をＮ型からＰ型に変更すれば良い。このように構成することにより、電圧Ｖ１１ｍ〜Ｖ１４ｍ，Ｖ１１ｎ〜Ｖ１４ｎは、クロック信号ＣＬＫ１，ＣＬＫ２に応答して図３５のように変化する。
【０１５０】
特に、昇圧セル１２，２２，３２，３２ａ，４２，４２ａを用いて負電圧昇圧回路を構成する場合、電荷転送トランジスタ１０１をＮ型トランジスタによって構成することができるため、電荷転送トランジスタ１０１のゲート・基板間電位差を小さくすることができ、電荷転送トランジスタ１０１の耐圧制限をさらに緩和することができる。
【０１５１】
なお、実施形態５，６，７における昇圧回路についても、初段セル，昇圧セル，逆流防止セルの各々においてトランジスタの極性を反転させることにより、負電圧の昇圧電圧を発生させることが可能である。
【０１５２】
（その他の実施形態）
以上の各実施形態において、初段ステージ，昇圧ステージ，逆流防止回路の各々に、入力ノードＮ１０５と出力ノードＮ１０６との間に電荷転送トランジスタとともに並列接続されるダイオード素子（または、ダイオード接続トランジスタ）が含まれていても良い。このようなダイオード素子は、入力ノードＮ１０５から出力ノードＮ１０６へ一方向に電荷を転送する。
【０１５３】
また、以上の各実施形態において、初段ステージ，昇圧ステージ，逆流防止回路の各々に、電源ノードに一方端が接続されるとともに電荷転送トランジスタのソースに他方端が接続されるダイオード素子（または、ダイオード接続トランジスタ）が含まれていても良い。このようなダイオード素子は、電源ノードから電荷転送トランジスタのソースへ一方向に電荷を転送する。
【０１５４】
さらに、クロック信号ＣＬＫ１，ＣＬＫ２のそれぞれの遷移タイミングは、ずれていても良いし、同時であっても良い。
【０１５５】
なお、同一種類の昇圧セルを用いて昇圧回路を構成しても良いし、２種類以上の昇圧セルを用いて昇圧回路を構成しても良い。例えば、図３の初段セル１１，図６の昇圧セル２２，図９の昇圧セル３２，図１２の昇圧セル４２，図８の逆流防止セル２４を、それぞれ、初段セル（第１段目の昇圧セル），第２段目の昇圧セル，第３段目の昇圧セル，第４段目の昇圧セル，逆流防止セルとして昇圧回路を構成しても良い。
【産業上の利用可能性】
【０１５６】
この発明による昇圧回路は、不揮発性半導体記憶装置，揮発性半導体装置（ＤＲＡＭなど），液晶装置，携帯機器などに使用される電源回路や、ＣＭＯＳプロセスにおいてアナログ回路特性改善のために使用される電源発生回路などとして有用である。
【図面の簡単な説明】
【０１５７】
【図１】この発明の実施形態１による昇圧回路の構成を示すブロック図。
【図２】図１に示した昇圧セルの構成を示す回路図。
【図３】図１に示した初段セルの構成を示す回路図。
【図４】図１に示した逆流防止セルの構成を示す回路図。
【図５】図１に示した昇圧回路による動作について説明するための信号波形図。
【図６】この発明の実施形態２における昇圧セルの構成を示す回路図。
【図７】この発明の実施形態２における初段セルの構成を示す回路図。
【図８】この発明の実施形態２における逆流防止セルの構成を示す回路図。
【図９】この発明の実施形態３における昇圧セルの構成を示す回路図。
【図１０】図９に示した昇圧セルによる動作について説明するための信号波形図。
【図１１】図９に示した昇圧セルの変形例を示す回路図。
【図１２】この発明の実施形態４による昇圧セルの構成を示す回路図。
【図１３】図１２に示した昇圧セルの変形例を示す回路図。
【図１４】この発明の実施形態５における昇圧セルの構成を示す回路図。
【図１５】この発明の実施形態５における初段セルの構成を示す回路図。
【図１６】この発明の実施形態５における逆流防止セルの構成を示す回路図。
【図１７】この発明の実施形態５による昇圧回路による動作について説明するための信号波形図。
【図１８】図１４に示した昇圧セルの変形例を示す回路図。
【図１９】この発明の実施形態６における昇圧セルの構成を示す回路図。
【図２０】図１９に示した昇圧セルによる動作について説明するための信号波形図。
【図２１】図１９に示した昇圧セルの変形例を示す回路図。
【図２２】この発明の実施形態７における昇圧セルの構成を示す回路図。
【図２３】図２２に示した昇圧セルの変形例を示す回路図。
【図２４】逆流防止セルの変形例１を示す回路図。
【図２５】逆流防止セルの変形例２を示す回路図。
【図２６】逆流防止セルの変形例３を示す回路図。
【図２７】逆流防止セルの変形例４を示す回路図。
【図２８】逆流防止セルの変形例５を示す回路図。
【図２９】逆流防止セルの変形例６を示す回路図。
【図３０】逆流防止セルの変形例７を示す回路図。
【図３１】負電圧の昇圧電圧を発生させる昇圧回路の構成を示すブロック図。
【図３２】図３１に示した昇圧セルの構成を示す回路図。
【図３３】図３１に示した初段セルの構成を示す回路図。
【図３４】図３１に示した逆流防止セルを構成を示す回路図。
【図３５】図３１に示した昇圧回路による動作について説明するための信号波形図。
【図３６】従来の昇圧回路の構成を示す回路図。
【図３７】図３６に示した昇圧回路による動作について説明するための信号波形図。
【符号の説明】
【０１５８】
１    昇圧回路
１１，２１，５１，    初段セル
１２，１３，２２，３２，３２ａ，４２，４２ａ，５２，５２ａ，５３，６２，６２ａ，７２，７２ａ    昇圧セル
１４，２４，５４，５４ａ，５４ｂ，５４ｃ，５４ｄ，５４ｅ，５４ｆ，５４ｇ    逆流防止セル
１１ｍ，１１ｎ，    初段ステージ
１２ｍ，１２ｎ，１３ｍ，１３ｎ，    昇圧ステージ
１４ｍ，１４ｎ    逆流防止回路
１０１，５０１    電荷転送トランジスタ
１０２，５０２    オフスイッチ・トランジスタ
１０３，５０３    オンスイッチ・トランジスタ
１０４    昇圧容量
Ｎ１０５    入力ノード
Ｎ１０６    出力ノード
１１１    ダイオード接続トランジスタ
Ｎ１０７    中間ノード
３０１，６０１    アナログ比較回路
３０１ａ，３０１ｂ，６０１ａ，６０１ｂ    トランジスタ
３０１ｃ，６０１ｃ    ゲート制御ノード
４０１，７０１    サブ電荷転送トランジスタ
４０２，７０２    ゲート制御ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008220158.tif 000010
【図９】
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【図１０】
2008220158.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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