(57)【要約】【課題】  半導体チップを互いに積層して構成される半導体装置において、各チップを個別にテストする。【解決手段】  第２チップは、第２相互接続端子を第１チップの第１相互接続端子に接続することにより第１チップに対向して配置される。第１および第２チップの第１および第２外部端子は、互いに対向する第１および第２チップにおける同じ側に向く面に形成されている。このため、第１チップと第２チップとを互いに貼り合わせた後にも、第１チップおよび第２チップを個別に動作させ、テストすることが可能になる。また、第１チップと第２チップの外部端子に同じ側からテストプローブ等を接触させることができるため、第１チップと第２チップを同時にテストすることが可能になる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１素子形成領域と、前記第１素子形成領域に形成される回路に接続される第１相互接続端子と、前記第１素子形成領域に形成される回路を半導体装置の外部に接続するための第１外部端子とを有する第１チップと、
第２素子形成領域と、前記第２素子形成領域に形成される回路に接続される第２相互接続端子と、前記第２素子形成領域に形成される回路を半導体装置の外部に接続するための第２外部端子とを有し、前記第２相互接続端子を前記第１相互接続端子に接続することにより前記第１チップに対向して配置される第２チップとを備え、
前記第１および第２外部端子は、互いに対向する前記第１および第２チップにおける同じ側に向く面に形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１および第２素子形成領域は、前記第１および第２チップの対向面に形成され、
前記第２外部端子は、前記第２チップの対向面と反対側の面に形成され、
前記第２チップは、前記第２素子形成領域から前記第２外部端子まで貫通するスルーホールを備えていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記第１素子形成領域は、前記第２チップとの対向面に形成され、
前記第２素子形成領域は、前記第１チップとの対向面と反対側の面に形成され、
前記第２相互接続端子は、前記第１チップとの対向面に形成され、
前記第２チップは、前記第２素子形成領域から前記第２相互接続端子まで貫通するスルーホールを備えていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記第１および第２チップの一方は、通常動作モード中に動作が禁止され、テストモード中に動作して内部回路をテストするテスト回路を備え、通常動作モード中に、前記第１および第２相互接続端子に供給される信号に応じて動作し、テストモード中に、自身の外部端子に供給されるテスト信号に応じて動作することを特徴とする半導体装置。
【請求項５】
第１相互接続端子および第１外部端子を有する第１チップと、第２相互接続端子および第２外部端子を有し、前記第２相互接続端子を前記第１相互接続端子に接続することにより前記第１チップに貼り合わされる第２チップとを備え、前記第１および第２外部端子は、互いに貼り合わされる前記第１および第２チップにおける同じ側に向く面に形成される半導体装置の製造方法であって、
前記第１チップ上に、ダイシングされた前記第２チップを貼り合わせて、複数のチップ・オン・チップを形成し、
前記チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップを選別し、
正常に動作するチップ・オン・チップの各々をパッケージングすることにより半導体装置を形成し、
パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置を選別することを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
前記チップ・オン・チップのテストを、前記第１および第２外部端子を用いて実施することを特徴とする半導体装置の製造方法。
【請求項７】
電気的に接続され互いに対向して配置される第１チップおよび第２チップを備え、
第１チップは、第２チップに貼り合わせた状態で、外周部の一部が第２チップの外周部から突出する第１突出部を有し、
第２チップは、第１チップに貼り合わせた状態で、外周部の一部が第１チップの外周部から突出する第２突出部を有し、
第１および第２突出部は、半導体装置の外部に電気的に接続される第１および第２外部端子をそれぞれ有することを特徴とする半導体装置。
【請求項８】
素子形成領域および第１外部端子を有する第１チップと、
前記第１チップ上に配置される配線層と、
前記配線層上に配置され、素子形成領域を有し、前記第１チップより小さく、少なくとも１つの第２外部端子を有する第２チップとを備え、
前記配線層は、
前記第１および第２チップの前記素子形成領域を電気的に接続するための相互接続部と、
前記第２外部端子に接続され、前記第１チップの前記素子形成領域と電気的に絶縁され、前記第２チップの外周部より外側に突出する突出部を有する外部接続部とを備えていることを特徴とする半導体装置。
【請求項９】
素子形成領域および第１外部端子を有する第１チップと、前記第１チップ上に配置される配線層と、前記配線層上に配置され、素子形成領域を有し、前記第１チップより小さく、少なくとも１つの第２外部端子を有する第２チップとを備え、前記第２外部端子が前記第１チップと電気的に絶縁された前記配線層の外部接続部に接続された半導体装置の製造方法であって、
ウエハ状態の前記第１チップ上に、前記配線層を形成し、
ダイシングされた前記第２チップを貼り合わせて、複数のチップ・オン・チップを形成し、
前記チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップを選別し、
良品のチップ・オン・チップの各々をパッケージングすることにより半導体装置を形成し、
パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置を選別することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記チップ・オン・チップをテストを、前記第１および第２外部端子を用いて実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを積層することにより構成されるチップ・オン・チップ技術等を採用した半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話等のシステム製品では、扱うデータ量が飛躍的に増加している。これに伴い、システム製品にマウントされる半導体メモリの容量も増加し、高いデータ転送レートを有する半導体メモリが要求されている。一般に、この種のシステム製品に搭載される半導体装置として、ロジック（コントローラ）およびメモリを１つのチップに集積するシステム・オン・チップ（ＳｏＣ）と、ロジックチップおよびメモリチップを積層して１つのパッケージに収納するシステム・イン・パッケージ（ＳｉＰ）がある。ＳｏＣは、半導体プロセスが複雑であり、コストも高い。これに対して、ＳｉＰは、既存の半導体プロセスを用いてそれぞれ製造された複数の半導体チップをパッケージングして構成されるため、新たな半導体プロセスを開発する必要はなく、製造コストは比較的低い。このため、最近では、ＳｉＰを用いたシステム製品が増える傾向にある。
【０００３】
さらに、ＳｉＰでは、寄生ＬＣＲを小さくし、データ転送レートを高くするために、マイクロバンプなどによりチップ間を接続するチップ・オン・チップ（ＣｏＣ）技術が採用される傾向にある（例えば、特許文献１、２、３、４、５、６参照）。
【特許文献１】特開２００５−３９１６０号公報
【特許文献２】特開２００５−３９１６１号公報
【特許文献３】特開２００５−１０９４１９号公報
【特許文献４】特開２０００−３３２１９２号公報
【特許文献５】特開２００１−９４０３７号公報
【特許文献６】特開昭６１−４２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＣｏＣでは、寄生ＬＣＲを極力小さくするために、素子が形成される面を互いに対向して、チップ同士をマイクロバンプ等で接続する場合が多い。この場合、ＣｏＣを組み立てた後、チップサイズの小さい半導体チップ（スモールチップ）の表面は、チップサイズの大きい半導体チップ（ラージチップ）に覆われてしまう。このため、スモールチップの外部端子は、半導体装置の外部端子に直接接続できない。したがって、ラージチップを介することなく、スモールチップを単独でテストできない。また、ラージチップを介することなく、スモールチップに電源を供給できない。
【０００５】
本発明の目的は、半導体チップを互いに積層して構成される半導体装置において、各チップを個別にテスト可能にすることである。
【０００６】
本発明の別の目的は、半導体チップを互いに積層して構成される半導体装置において、各チップに独立の電源を供給し、各チップの動作マージンを向上することである。
【課題を解決するための手段】
【０００７】
本発明の一形態では、第１チップは、第１素子形成領域と、第１素子形成領域に形成される回路に接続される第１相互接続端子と、第１素子形成領域に形成される回路を半導体装置の外部に接続するための第１外部端子とを有する。第２チップは、第２素子形成領域と、第２素子形成領域に形成される回路に接続される第２相互接続端子と、第２素子形成
領域に形成される回路を半導体装置の外部に接続するための第２外部端子とを有する。第２チップは、第２相互接続端子を第１相互接続端子に接続することにより第１チップに対向して配置される。第１および第２外部端子は、互いに対向する第１および第２チップにおける同じ側に向く面に形成されている。このため、第１チップと第２チップとを互いに貼り合わせた後にも、第１チップおよび第２チップを個別に動作させ、テストすることが可能になる。また、第１チップと第２チップの外部端子に同じ側からテストプローブ等を接触させることができるため、第１チップと第２チップを同時にテストすることが可能になる。さらに、第１および第２外部端子を用いて、第１および第２チップに独立した電源をそれぞれ供給できる。この結果、第１および第２チップの動作マージンを向上できる。
【０００８】
この半導体装置を製造するために、まず、ウエハ状態の第１チップ上に、ダイシングされた第２チップを貼り合わせて、複数のチップ・オン・チップが形成される。次に、チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップが選別される。この際、第１および第２外部端子を用いて実施することにより、半導体装置全体のテストだけでなく、第１および第２チップを個別にテストできる。この結果、テストパターン等を削減でき、テスト時間を短縮できる。次に、正常に動作するチップ・オン・チップの各々をパッケージングすることにより半導体装置が形成される。そして、パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置が選別される。
【０００９】
本発明の別の形態では、半導体装置は、電気的に接続され互いに対向して配置される第１チップおよび第２チップを有している。第１チップは、外周部の一部が第２チップの外周部から突出する第１突出部を有する。第２チップは、外周部の一部が第１チップの外周部から突出する第２突出部を有する。第１および第２突出部は、半導体装置の外部に電気的に接続される外部端子を有する。このため、第１および第２チップを互いに貼り合わせた状態で、第１および第２チップを個別にテストできる。さらに、第１および第２外部端子を用いて、第１および第２チップに独立した電源をそれぞれ供給できる。この結果、第１および第２チップの動作マージンを向上できる。
【００１０】
本発明の別の形態では、第１チップは、素子形成領域および第１外部端子を有する。配線層は、第１チップ上に配置され、相互接続部および外部接続部を有する。第２チップは、配線層上に配置され、素子形成領域を有し、第１チップより小さく、少なくとも１つの第２外部端子を有する。配線層の相互接続部は、第１および第２チップの素子形成領域を電気的に接続する。配線層の外部接続部は、第２外部端子に接続され、第１チップの素子形成領域と電気的に絶縁され、第２チップの外周部より外側に突出する突出部を有する。このため、第１チップと第２チップとを互いに貼り合わせた後にも、第１外部端子、および外部接続部に接続された第２外部端子を用いて第１チップおよび第２チップを個別に動作させ、テストすることが可能になる。また、第１外部端子と外部接続部を同じ側からテストプローブ等を接触させることができるため、第１チップと第２チップを同時にテストすることが可能になる。さらに、第１および第２外部端子を用いて、第１および第２チップに独立した電源をそれぞれ供給できる。この結果、第１および第２チップの動作マージンを向上できる。
【００１１】
この半導体装置を製造するために、まず、ウエハ状態の第１チップ上に、配線層が形成される。次に、ダイシングされた第２チップを貼り合わせて、複数のチップ・オン・チップが形成される。次に、チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップが選別される。この際、第１および第２外部端子（外部接続部）を用いて実施することにより、半導体装置全体のテストだけでなく、第１および第２チップを個別にテストできる。この結果、テストパターン等を削減でき、テスト時間を短縮できる。次に、良品のチップ・オン・チップの各々をパッケージングすることにより半導体装
置が形成される。そして、パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置が選別される。
【発明の効果】
【００１２】
本発明では、半導体チップを互いに積層されて構成される半導体装置において、各チップを個別にテストできる。また、各チップに独立の電源を供給可能なため、各チップの動作マージンを向上できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施形態を図面を用いて説明する。
【００１４】
図１は、本発明の第１の実施形態を示している。半導体装置ＳＥＭは、チップ・オン・チップ（以下、ＣｏＣとも称する）技術を用いて、ロジックチップＬＯＧ（第１チップ）上にメモリチップＭＥＭ（第２チップ）を貼り合わせ、システム・イン・パッケージ（以下、ＳｉＰとも称する）を構成し、ＳｉＰチップ（ＣｏＣチップ）をパッケージＰＫＧ内に封止することにより形成されている。
【００１５】
ロジックチップＬＯＧは、図の横方向の長さがメモリチップＭＥＭより長く、メモリチップＭＥＭに重複しない位置（図の左右両方向）に複数の外部端子ＥＴＬを有している。メモリチップＭＥＭは、ロジックチップＬＯＧに重複する位置に２つの外部端子ＥＴＭを有している。ロジックチップＬＯＧおよびメモリチップＭＥＭは、互いに接続される複数の相互接続端子ＩＣＴＬ、ＩＣＴＭをそれぞれ有している。
【００１６】
メモリチップＭＥＭは、例えば、テスト回路ＴＥＳＴを有している。テスト回路ＴＥＳＴは、例えば、ＢＩＳＴ（Built-In Self-Test）回路である。テスト回路ＴＥＳＴは、外部端子ＥＴＭで受けるテスト信号に応答して動作を開始し、メモリチップＭＥＭの内部回路（メモリアレイとその制御回路）をテストする。テスト回路ＴＥＳＴは、ロジックチップＬＯＧによりメモリチップＭＥＭがアクセスされる通常動作モード中に動作が禁止される。例えば、外部端子ＥＴＭの一方の電圧レベルが非活性化状態を示すとき、メモリチップＭＥＭは、通常動作モードを維持し、外部端子ＥＴＭの一方の電圧レベルが活性化されたことに応答して通常動作モードからテストモードに移行し、メモリチップＭＥＭの動作テストを実施する。外部端子ＥＴＭの他方は、例えば、２種類のテストのいずれかを選択するために使用される。このように、外部端子ＥＴＭは、テスト端子として機能する。なお、テスト回路により実施されるテストが１種類の場合、テスト端子（外部端子ＥＴＭ）の数は１つでもよい。あるいは、テストの種類が多い場合、テスト端子の数を３本以上に増やしてもよい。また、テスト結果を出力する外部端子ＥＴＭを形成してもよい。
【００１７】
また、テスト回路ＴＥＳＴは、ＢＩＳＴ回路に限らない。例えば、メモリチップＭＥＭに、不良を救済するための冗長メモリセル（冗長ワード線または冗長ビット線）と、通常メモリセル（通常ワード線または通常ビット線）を冗長メモリセルに置き換えるためのヒューズが形成される場合、テスト回路ＴＥＳＴは、テストにより不良が判定されたメモリセルを冗長メモリセルに置き換えるために、ヒューズをプログラムする冗長回路を含んでいてもよい。
【００１８】
図の断面Ａ−Ａ’、Ｂ−Ｂ’に示すように、ロジックチップＬＯＧおよびメモリチップＭＥＭは、素子形成領域ＥＡＬ、ＥＡＭを互いに対向して、ＳｉＰチップに組み立てられている。ここで、素子形成領域ＥＡＬ、ＥＡＭは、トランジスタや抵抗等の素子が形成される領域である。以下、素子形成領域ＥＡＬ、ＥＡＭが形成される面を表面と称し、反対側の面を裏面と称する。相互接続端子ＩＣＴＬは、素子形成領域ＥＡＬに形成される図示しない回路に接続されている。相互接続端子ＩＣＴＭは、素子形成領域ＥＡＭに形成され
る図示しない回路に接続されている。相互接続端子ＩＣＴＬ、ＩＣＴＭは、マイクロバンプＭＢＰ等（導電性の接続部材）を介して互いに電気的に接続されている。
【００１９】
図の右側の断面Ｂ−Ｂ’に示すように、ロジックチップＬＯＧの外部端子ＥＴＬは、ロジックチップＬＯＧの表面に形成されている。外部端子ＥＴＬは、素子形成領域ＥＡＬの図示しない回路に接続されている。ロジックチップＬＯＧの回路は、メモリチップＭＥＭの動作を制御するメモリ制御回路を含む。外部端子ＥＴＬは、電源端子を含んでおり、金線ＷＢ等によりパッケージＰＫＧの端子ＰＴＬにボンディングされている。
【００２０】
図の左側の断面Ａ−Ａ’に示すように、メモリチップＭＥＭの外部端子ＥＴＭは、メモリチップＭＥＭの裏面に形成されている。外部端子ＥＴＭは、スルーホールＴＨＭを介して素子形成領域ＥＡＭのテスト回路ＴＥＳＴに接続されている。スルーホールＴＨＭは、素子形成領域ＥＡＭから外部端子ＥＴＭまで貫通しており、例えば、導電性の材料が充填されている。外部端子ＥＴＭは、金線ＷＢ等によりパッケージＰＫＧの端子ＰＴＭにボンディングされている。端子ＰＴＬ、ＰＴＭは、パッケージ基板ＰＢＲＤの下部に形成されるバンプＢＰに接続されている。バンプＢＰは、半導体装置ＳＥＭの外部端子であり、例えば、図示しないシステム基板の端子に接続される。
【００２１】
ロジックチップＬＯＧの外部端子ＥＴＬおよびメモリチップＭＥＭの外部端子ＥＴＭは、ＳｉＰチップに組み立てられた状態で、ロジックチップＬＯＧおよびメモリチップＭＥＭの同じ側に向く面（図の断面Ａ−Ａ’、Ｂ−Ｂ’の上側）に形成されている。このため、メモリチップＭＥＭをウエハ状態のロジックチップＬＯＧに貼り合わせた状態で、外部端子ＥＴＭにテスト信号を供給することにより、メモリチップＭＥＭのテストを単独で実施できる。ロジックチップＬＯＧは、外部端子ＥＴＬを用いて単独でテスト可能である。このため、メモリチップＭＥＭおよびロジックチップＬＯＧのテストを単独かつ同時に実施できる。また、ＳｉＰに組み立てられた後、メモリチップＭＥＭのテストを単独で実施できる。ＳｉＰに組み立てた状態でメモリチップＭＥＭの表面がロジックチップＬＯＧに完全に覆われる場合にも、すなわち、メモリチップＭＥＭがロジックチップＬＯＧより小さい場合にも、外部端子ＥＴＭを素子形成領域ＥＡＭに接続するスルーホールＴＨＭを形成することにより、メモリチップＭＥＭのテストを単独で実施できる。
【００２２】
外部端子ＥＴＬは、ロジックチップＬＯＧを動作させるために半導体装置ＳＥＭの外部から信号を受け、あるいは、ロジックチップＬＯＧからの信号を出力する。相互接続端子ＩＣＴＬ、ＩＣＴＭは、ロジックチップＬＯＧがメモリチップＭＥＭをアクセスするときに、コマンド信号、アドレス信号および書き込みデータ信号をメモリチップＭＥＭに出力するために使用され、読み出しデータ信号をメモリチップＭＥＭから受けるために使用される。コマンド信号、アドレス信号およびデータ信号の授受は、ロジックチップＬＯＧのメモリ制御回路が行う。このように、メモリチップＭＥＭは、通常動作モード中に、相互接続端子ＩＣＴＬ、ＩＣＴＭに供給される信号に応じて動作する。
【００２３】
図２は、図１に示したＳｉＰチップを別のパッケージＰＫＧに封止する例を示している。図の断面Ａ−Ａ’、Ｂ−Ｂ’は、図１に対応する。この例では、図１とは逆に、パッケージ基板ＰＢＲＤ側にメモリチップＭＥＭが配置され、外部端子ＥＴＬ、ＥＴＭ上にそれぞれバンプＩＢＰが形成される。外部端子ＥＴＬ、ＥＴＭは、バンプＩＢＰを介してパッケージ基板ＰＢＲＤの端子ＰＴＬ、ＰＴＭに接続される。なお、外部端子ＥＴＬ上に形成されたバンプＩＢＰの形状は、実際にはほぼ球形である。
【００２４】
図３は、第１の実施形態の半導体装置ＳＥＭの製造方法を示している。メモリチップＭＥＭとロジックチップＬＯＧは、互いに異なるウエハプロセス（製造プロセス）を用いて製造される。メモリチップＭＥＭが形成されたウエハは、製造後にダイシングされ、個別
のメモリチップＭＥＭに切り離される。例えば、メモリチップＭＥＭのメモリ容量は、比較的小さく、チップサイズは小さい。また、メモリチップＭＥＭは、古い世代のウエハプロセスを用いて製造される。このため、ウエハ製造後のメモリチップＭＥＭの歩留は、例えば９８％である。ほぼ全てのメモリチップＭＥＭが良品であるため、メモリチップＭＥＭのダイシング前のプローブテストを実施しない場合にも、製造コストに与える影響は小さい。特に、本発明では、ＳｉＰチップの状態でメモリチップＭＥＭを単独にテストできるため、ＳｉＰチップに組み立て後にメモリチップＭＥＭをテストすることで、テストに必要な総時間を削減できる。
【００２５】
次に、ダイシングされたメモリチップＭＥＭは、ウエハ状態のロジックチップＬＯＧ上に貼り合わせられ、複数のＳｉＰチップが形成される（ＣｏＣマウント）。ウエハ状態のＳｉＰチップは、プローブテストを実施することにより、良品と不良品に選別される。この際、図１に示した外部端子ＥＴＭを用いてメモリチップＭＥＭを単独でテストできるため、テストの効率を上げることができる。具体的には、外部端子ＥＴＬ、ＥＴＭを使用して、ロジックチップＬＯＧとメモリチップＭＥＭのテストを同時に実施することにより、テスト時間を短縮できる。これに対して、従来は、メモリチップＭＥＭのテストを、ロジックチップＬＯＧの外部端子ＥＴＬを用いて間接的に実施している。このため、ＣｏＣ技術を採用したＳｉＰでは、メモリチップＭＥＭとロジックチップＬＯＧのテストを同時に実施することができなかった。
【００２６】
プローブテストの後、ウエハ状態のＳｉＰチップがダイシングされ、プローブテストで良品と判定されたＳｉＰチップのみがパッケージングされ、ＳｉＰ（半導体装置ＳＥＭ）が完成する。そして、ＳｉＰは、ファイナルテストを実施することにより、良品と不良品に選別される。なお、図１および図２に示したように、メモリチップＭＥＭの外部端子ＥＴＭを半導体装置ＳＥＭの外部端子ＢＰに接続することにより、ＳｉＰに組み立てられた状態でも、メモリチップＭＥＭのテストを、ロジックチップＬＯＧを介すことなく直接実施できる。このため、メモリチップＭＥＭの不良解析等を容易に実施できる。なお、メモリチップＭＥＭのテストが、製造工程のみで実施される場合、外部端子ＥＴＭを、半導体装置ＳＥＭの外部端子ＢＰに接続する必要はない。この場合、外部端子ＢＰの数を減らすことができ、パッケージサイズを小さくできる。さらに、半導体装置ＳＥＭの開発時に使用する試作用のパッケージのみ、外部端子ＥＴＭを、半導体装置ＳＥＭの外部端子ＢＰに接続してもよい。
【００２７】
図４は、図３に示したＣｏＣマウント後のロジックチップＬＯＧのウエハを示している。図中の網掛けのチップは、メモリチップＭＥＭであり、ロジックチップＬＯＧ上にマウントされている。図中の４つのＳｉＰチップを囲っている太い四角枠ＰＲＢは、ＳｉＰチップのプローブテストを同時に実施する範囲を示している。この例では、四角枠ＰＲＢ内のロジックチップＬＯＧいずれかが不良品の場合にも、常に４つのＳｉＰチップのプローブテストが同時に実施される。換言すれば、ＳｉＰチップのプローブテスト工程において、全てのロジックチップＬＯＧがテストされる。このため、図３に示したように、ロジックチップＬＯＧのウエハプロセス後のプローブテストを不要にできる。特に、ロジックチップＬＯＧの歩留が比較的高い場合には、ロジックチップＬＯＧのプローブテストを省略した方が、テストに必要な総時間を削減できる。
【００２８】
以上、第１の実施形態では、ロジックチップＬＯＧにメモリチップＭＥＭを貼り合わせた後にも、ロジックチップＬＯＧおよびメモリチップＭＥＭを個別に動作させ、テストすることが可能になる。また、ロジックチップＬＯＧおよびメモリチップＭＥＭの外部端子ＥＴＬ、ＥＴＭに同じ側からテストプローブ等を接触させることができるため、ロジックチップＬＯＧおよびメモリチップＭＥＭを同時にテストすることが可能になる。
【００２９】
図５は、本発明の第２の実施形態における半導体装置の製造方法を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリチップＭＥＭ（第２チップ）のダイシング前に、ウエハソート工程が挿入される。その他の工程は、第１の実施形態と同じである。また、製造される半導体装置は、図１と同じである。
【００３０】
図５のフローは、ウエハ製造後のメモリチップＭＥＭの歩留が、第１の実施形態に比べて低いときに採用される。メモリチップＭＥＭの歩留が低い原因として、チップサイズが大きい、あるいは、ウエハプロセスの世代が新しいなどがある。ウエハソート工程では、ウエハ状態のメモリチップＭＥＭのプローブテストが実施され、メモリチップＭＥＭは、良品と不良品に選別される。そして、メモリチップＭＥＭがダイシングされた後、正常に動作するメモリチップＭＥＭ（良品）のみがウエハ状態のロジックチップＬＯＧ（第１チップ）上に貼り合わせられ、第１の実施形態（図３）と同様に、複数のＳｉＰチップが形成される（ＣｏＣマウント）。
【００３１】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ウエハ製造後のメモリチップＭＥＭの歩留が低い場合、正常に動作するメモリチップＭＥＭのみをロジックチップＬＯＧに貼り合わせることで、ＳｉＰチップの歩留を向上でき、半導体装置ＳＥＭの製造コストを削減できる。
【００３２】
図６は、本発明の第３の実施形態における半導体装置の製造方法を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリチップＭＥＭ（第２チップ）のダイシング前に、ウエハソート工程が挿入され、ロジックチップＬＯＧ（第１チップ）のウエハプロセス後にウエハソート工程が挿入される。その他の工程は、第１の実施形態と同じである。また、製造される半導体装置は、図１と同じである。
【００３３】
図６のフローは、ウエハ製造後のメモリチップＭＥＭおよびロジックチップＬＯＧの歩留が、第１の実施形態に比べて低いときに採用される。ウエハソート工程では、ウエハ状態のメモリチップＭＥＭ（またはロジックチップＬＯＧ）のプローブテストが実施され、チップは、良品と不良品に選別される。そして、正常に動作するメモリチップＭＥＭ（良品）のみが正常に動作するロジックチップＬＯＧ上に貼り合わせられ、第１の実施形態（図３）と同様に、複数のＳｉＰチップが形成される（ＣｏＣマウント）。なお、メモリチップＭＥＭの歩留が高い場合、第１の実施形態と同様に、メモリチップＭＥＭのウエハソート工程を省略してもよい。
【００３４】
図７は、図６に示したＣｏＣマウント後のロジックチップＬＯＧのウエハを示している。図中の網掛けのチップは、ロジックチップＬＯＧ上にマウントされたメモリチップＭＥＭである。この実施形態では、不良のロジックチップＬＯＧ（図中のＸ印）上には、メモリチップＭＥＭはマウントされない。ＳｉＰチップのプローブテストは、ＳｉＰチップ毎に１つずつ実施される。
【００３５】
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、正常に動作するロジックチップＬＯＧ上のみにメモリチップＭＥＭをマウントし、不良のロジックチップＬＯＧに対応するＳｉＰチップを除くＳｉＰチップのみプローブテストを実施することで、プローブテストの効率を向上でき、半導体装置ＳＥＭの製造コストを削減できる。
【００３６】
図８は、本発明の第４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この
実施形態では、メモリチップＭＥＭの構造が第１の実施形態と相違する。その他の構成は、第１の実施形態と同じである。
【００３７】
図の断面Ａ−Ａ’、Ｂ−Ｂ’に示すように、メモリチップＭＥＭ（第２チップ）の外部端子ＥＴＭは、素子形成領域ＥＡＭに形成されている。ＳｉＰチップにおいて、メモリチップＭＥＭの素子形成領域ＥＡＭは、ロジックチップＬＯＧ（第１チップ）の対向面と反対側の面に形成されている。また、メモリチップＭＥＭは、相互接続端子ＩＣＴＭを素子形成領域ＥＡＭに接続するためのスルーホールＴＨＭを有している。
【００３８】
以上、第４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。
【００３９】
図９は、本発明の第５の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリチップＭＥＭの構造が第１の実施形態と相違する。その他の構成は、第１の実施形態と同じである。
【００４０】
メモリチップＭＥＭにおける図の横方向の長さは、第１の実施形態に比べて長い。このため、メモリチップＭＥＭ（第２チップ）をロジックチップＬＯＧ（第１チップ）に貼り合わせた状態で、ロジックチップＬＯＧの外部端子ＥＴＬの一部（図の左側のＥＴＬ）は、メモリチップＭＥＭにより覆われてしまう。外部端子ＥＴＬを半導体装置ＳＥＭの外部端子ＢＰに接続するために、図の断面Ｂ−Ｂ’に示すように、メモリチップＭＥＭは、内部中継端子ＩＪＯＩＮ、スルーホールＴＨＪおよび外部中継端子ＯＪＯＩＮを有している。
【００４１】
内部中継端子ＩＪＯＩＮは、素子形成領域ＥＡＭに形成され、マイクロバンプＭＢＰによりロジックチップＬＯＧの外部端子ＥＴＬに接続される。外部中継端子ＯＪＯＩＮは、メモリチップＭＥＭの裏面に形成され、スルーホールＴＨＪを介して内部中継端子ＩＪＯＩＮに接続されている。これにより、外部端子ＥＴＬは、外部中継端子ＯＪＯＩＮを介して半導体装置ＳＥＭの外部に接続される。
【００４２】
以上、第５の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、メモリチップＭＥＭのサイズが大きく、ＳｉＰに組み立てた状態で、ロジックチップＬＯＧの外部端子ＥＴＬが、メモリチップＭＥＭに覆われる場合にも、外部端子ＥＴＬを半導体装置ＳＥＭの外部に接続できる。
【００４３】
図１０は、本発明の第６の実施形態を示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリチップＭＥＭの構造と、ロジックチップＬＯＧの外部端子ＥＴＬの位置が第１の実施形態と相違する。その他の構成は、第１の実施形態と同じである。
【００４４】
メモリチップＭＥＭ（第２チップ）は、第５の実施形態（図９）と同様に、ロジックチップＬＯＧ（第１チップ）の外部端子ＥＴＬを、メモリチップＭＥＭを介して半導体装置ＳＥＭの外部に接続するために、内部中継端子ＩＪＯＩＮ、スルーホールＴＨＪおよび外部中継端子ＯＪＯＩＮを有している。さらに、メモリチップＭＥＭは、内部中継端子ＩＪＯＩＮを内部回路または内部中継端子ＩＪＯＩＮ２のいずれかに選択的に接続するためのスイッチ回路ＳＷを有している。特に図示していないが、スイッチ回路ＳＷおよび内部中継端子ＩＪＯＩＮ２は、内部中継端子ＩＪＯＩＮ毎に形成されている。内部中継端子ＩＪＯＩＮ２は、マイクロバンプＭＢＰを介してロジックチップＬＯＧの相互接続端子ＩＣＴ
Ｌに接続される相互接続端子ＩＣＴＭとして機能する。また、内部中継端子ＩＪＯＩＮ２に接続される相互接続端子ＩＣＴＬは、半導体装置ＳＥＭの外部に接続される外部端子ＥＴＬとして機能する。
【００４５】
この実施形態では、メモリチップＭＥＭをテストするときに、スイッチＳＷは、メモリチップＭＥＭの内部回路に接続される。この場合、外部中継端子ＯＪＯＩＮは、メモリチップＭＥＭをアクセスするテスト端子（例えば、テストコマンド端子、テストアドレス端子、テストデータ端子）として機能する。これにより、テスト回路ＴＥＳＴのＢＩＳＴ機能を使用する場合に比べて、詳細なテストを実施できる。一方、ロジックチップＬＯＧをテストするとき、および半導体装置ＳＥＭを動作させるとき、スイッチＳＷは、内部中継端子ＩＪＯＩＮ２に接続される。この場合、外部中継端子ＯＪＯＩＮは、ロジックチップＬＯＧの外部端子ＥＴＬとして機能する。なお、スイッチＳＷは、図示しないテストパッドに所定の電圧レベルを印加したときのみ、外部中継端子ＯＪＯＩＮを内部回路に接続し、それ以外では、外部中継端子ＯＪＯＩＮを内部中継端子ＩＪＯＩＮ２に接続する。
【００４６】
なお、サイズが相対的に大きいチップ（この例では、ロジックチップＬＯＧ）にスイッチ回路ＳＷを形成してもよい。この場合、例えば、ロジックチップＬＯＧにおいて、ＣｏＣチップ状態でメモリチップＭＥＭの外側に露出する外部端子ＥＴＬで受ける信号を、ロジックチップＬＯＧの内部回路またはメモリチップＭＥＭの内部回路に選択的に供給できる。
【００４７】
以上、第６の実施形態においても、上述した第１および第５の実施形態と同様の効果を得ることができる。さらに、半導体装置ＳＥＭの外部端子ＢＰを、スイッチ回路ＳＷを介してメモリチップＭＥＭの内部回路またはロジックチップＬＯＧに接続することにより、少ない端子でメモリチップＭＥＭの詳細なテストを実施できる。
【００４８】
図１１は、本発明の第７の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、メモリチップＭＥＭおよびロジックチップＬＯＧの構造が第１の実施形態と相違する。その他の構成は、第１の実施形態と同じである。
【００４９】
この実施形態では、メモリチップＭＥＭ（第１チップ）は、図の横方向の長さがロジックチップＬＯＧ（第２チップ）より長く、ロジックチップＬＯＧに重複しない位置（図の左右両方向）に２つの外部端子ＥＴＭを有している。ロジックチップＬＯＧは、メモリチップＭＥＭに重複する位置に複数の外部端子ＥＴＬを有している。外部端子ＥＴＬは、制御信号の端子および電源端子を含む。外部端子ＥＴＬは、スルーホールＴＨＬを介して素子形成領域ＥＡＬに接続されている。この実施形態の半導体装置ＳＥＭでは、サイズの小さいロジックチップＬＯＧが、サイズの大きいメモリチップＭＥＭに貼り合わせられることを除き、第１の実施形態（図１）とほぼ同様の構造を有している。
【００５０】
以上、第７の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、ロジックチップＬＯＧがメモリチップＭＥＭより小さい場合にも、スルーホールＴＨＬを形成することにより、ロジックチップＬＯＧの外部端子ＥＴＬを、半導体装置ＳＥＭの外部端子ＢＰに直接接続できる。特に、ロジックチップＬＯＧへの電源をメモリチップＭＥＭを介することなく供給できるため、ロジックチップＬＯＧの動作マージンを向上できる。一般に、メモリチップＭＥＭは、金属配線層の数が少ないため、ロジックチップＬＯＧ用の電源配線を追加する場合、電源抵抗が高くなり、動作マージンが低くなるおそれがある。
【００５１】
図１２は、本発明の第８の実施形態を示している。第１および第４の実施形態で説明し
た要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭでは、サイズの小さいロジックチップＬＯＧが、サイズの大きいメモリチップＭＥＭに貼り合わせられることを除き、第４の実施形態（図８）とほぼ同様の構造を有している。
【００５２】
ロジックチップＬＯＧ（第２チップ）は、メモリチップＭＥＭ（第１チップ）に重複する位置に複数の外部端子ＥＴＬを有している。外部端子ＥＴＬは、制御信号の端子および電源端子を含む。外部端子ＥＴＬは、スルーホールＴＨＬを介して素子形成領域ＥＡＬに接続されている。以上、第８の実施形態においても、上述した第１、第４および第７の実施形態と同様の効果を得ることができる。
【００５３】
図１３は、本発明の第９の実施形態を示している。第１および第５の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態の半導体装置ＳＥＭでは、サイズの小さいロジックチップＬＯＧ（第２チップ）が、サイズの大きいメモリチップＭＥＭ（第１チップ）に貼り合わせられることを除き、第５の実施形態（図９）とほぼ同様の構造を有している。すなわち、この実施形態では、断面Ｂ−Ｂ’に示すように、メモリチップＭＥＭの外部端子ＥＴＭの一方（図の左側のＥＴＭ）は、ロジックチップＬＯＧに形成された内部中継端子ＩＪＯＩＮ、スルーホールＴＨＪおよび外部中継端子ＯＪＯＩＮを介して半導体装置ＳＥＭの外部に接続される。
【００５４】
以上、第９の実施形態においても、上述した第１、第５および第７の実施形態と同様の効果を得ることができる。
【００５５】
図１４は、本発明の第１０の実施形態を示している。第１、第５、第８および第９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリチップＭＥＭ（第１チップ）は、第８の実施形態（図１３）のメモリチップＭＥＭに比べて、横方向の長さが短い。このため、ＳｉＰチップに組み立てた状態で、メモリチップＭＥＭの外部端子ＥＴＭの一方（図の左側のＥＴＭ）は、ロジックチップＬＯＧ（第２チップ）により覆われてしまう。外部端子ＥＴＭを半導体装置ＳＥＭの外部端子ＢＰに接続するために、ロジックチップＬＯＧは、第９の実施形態（図１３）と同様に、内部中継端子ＩＪＯＩＮ、スルーホールＴＨＪおよび外部中継端子ＯＪＯＩＮを有している。また、断面Ａ−Ａ’、Ｂ−Ｂ’に示すように、ロジックチップＬＯＧの素子形成領域ＥＡＬは、ＳｉＰチップに組み立てた状態で、メモリチップＭＥＭの対向面と反対側の面に形成されている。このため、ロジックチップＬＯＧは、相互接続端子ＩＣＴＬを素子形成領域ＥＡＬに接続するためのスルーホールＴＨＬを有している。
【００５６】
以上、第１０の実施形態においても、上述した第１、第５および第７の実施形態と同様の効果を得ることができる。
【００５７】
図１５は、本発明の第１１の実施形態を示している。第１、第６、第７および第９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第９の実施形態（図１３）のロジックチップＬＯＧに第６の実施形態（図１０）のスイッチ回路ＳＷが形成されている。特に図示していないが、スイッチ回路ＳＷおよび内部中継端子ＩＪＯＩＮ２は、内部中継端子ＩＪＯＩＮ毎に形成されている。
【００５８】
スイッチ回路ＳＷは、ロジックチップＬＯＧ（第２チップ）の外部中継端子ＩＪＯＩＮを、ロジックチップＬＯＧの内部回路またはメモリチップＭＥＭ（第１チップ）の外部端
子ＥＴＭ（ＩＣＴＭ）のいずれかに選択的に接続する。外部中継端子ＯＪＯＩＮを外部端子ＥＴＭ（ＩＣＴＭ）に接続するために、スイッチ回路ＳＷの出力に接続された内部中継端子ＩＪＯＩＮ２は、マイクロバンプＭＢＰを介してメモリチップＭＥＭの相互接続端子ＩＣＴＭに接続される相互接続端子ＩＣＴＬとして機能する。また、内部中継端子ＩＪＯＩＮ２に接続される相互接続端子ＩＣＴＭは、半導体装置ＳＥＭの外部に接続される外部端子ＥＴＭとして機能する。
【００５９】
なお、サイズが相対的に大きいチップ（この例では、メモリチップＭＥＭ）にスイッチ回路ＳＷを形成してもよい。この場合、例えば、メモリチップＭＥＭにおいて、ＣｏＣチップ状態でメモリチップＭＥＭの外側に露出する外部端子ＥＴＭで受ける信号を、メモリチップＭＥＭの内部回路またはロジックチップＬＯＧの内部回路に選択的に供給できる。
【００６０】
以上、第１１の実施形態においても、上述した第１、第６および第７の実施形態と同様の効果を得ることができる。
【００６１】
図１６は、本発明の第１２の実施形態を示している。第１および第９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第９の実施形態（図１３）のＳｉＰチップが、別のパッケージＰＫＧに封止される。この例では、図１３とは逆に、パッケージ基板ＰＢＲＤ側にロジックチップＬＯＧが配置され、外部端子ＥＴＬ、ＥＴＭ上にそれぞれバンプＩＢＰが形成される。外部端子ＥＴＬ、ＥＴＭは、バンプＩＢＰを介してパッケージ基板ＰＢＲＤの端子ＰＴＬ、ＰＴＭに接続される。以上、第１２の実施形態においても、上述した第１および第９の実施形態と同様の効果を得ることができる。
【００６２】
図１７は、本発明の第１３の実施形態を示している。第１および第９の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ロジックチップＬＯＧ（第１チップ）が、チップトレーＣＴＲＹに収納された後、チップトレーＣＴＲＹ上で、ロジックチップＬＯＧにメモリチップＭＥＭ（第２チップ）が貼り合わせられる。チップトレーＣＴＲＹに収納されるロジックチップＬＯＧおよびメモリチップＭＥＭは、正常に動作する良品である。図中、ロジックウエハＬＷＡＦおよびメモリウエハＭＷＡＦ内のＸ印が付いたチップは不良品であり、無印のチップは良品である。この実施形態では、例えば、第１の実施形態のロジックチップＬＯＧおよびメモリチップＭＥＭが使用される。
【００６３】
図１８は、第１３の実施形態の半導体装置ＳＥＭの製造方法を示している。上述した図３、図５および図６と同じ工程は、詳細な説明を省略する。この実施形態では、ウエハプロセスを完了したロジックチップＬＯＧおよびメモリチップＭＥＭは、ウエハソート工程においてそれぞれプローブテストが実施され、良品と不良品に選別される。
【００６４】
ウエハは、ウエハソート工程後にダイシングされ、個別のロジックチップＬＯＧおよび個別のメモリチップＭＥＭに切り離される。この後、チップトレーＣＴＲＹ上でロジックチップＬＯＧにメモリチップＭＥＭがマウントされる（ＣｏＣマウント）。次に、チップトレーＣＴＲＹ上に収納されている複数のＳｉＰチップは、プローブテストを同時に実施されることにより、良品と不良品に選別される。プローブテストで良品と判定されたＳｉＰチップのみがパッケージングされ、ＳｉＰ（半導体装置ＳＥＭ）が完成する。そして、ＳｉＰは、ファイナルテストを実施することにより、良品と不良品に選別される。
【００６５】
以上、第１３の実施形態においても、上述した第１および第３の実施形態と同様の効果を得ることができる。さらに、チップトレーＣＴＲＹを用いてＳｉＰチップのプローブテストを実施することにより、良品のロジックチップＬＯＧ、メモリチップＭＥＭのみを用
いて製造した複数のＳｉＰチップを同時にテストできる。ＳｉＰチップのプローブテストの時間を短縮でき、製造コストを削減できる。
【００６６】
図１９は、本発明の第１４の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ＳｉＰチップに組み立てた状態で、ロジックチップＬＯＧは、外周部の一部が、メモリチップＭＥＭの外周部から突出する突出部ＰＲＪＬを有する。メモリチップＭＥＭは、外周部の一部が、ロジックチップＬＯＧの外周部から突出する突出部ＰＲＪＭを有する。ロジックチップＬＯＧの外部端子ＥＴＬは、突出部ＰＲＪＬに形成されている。メモリチップＭＥＭの外部端子ＥＴＭは、突出部ＰＲＪＭに形成されている。外部端子ＥＴＬ、ＥＴＭは、電源端子を含み、半導体装置ＳＥＭの外部端子ＢＰに電気的に接続される。また、外部端子ＥＴＬ、ＥＴＭは、素子形成領域ＥＡＬ、ＥＡＭにそれぞれ形成されている。メモリチップＭＥＭは、第１の実施形態と同様に、外部端子ＥＴＭに接続されたテスト回路（図示せず）を有する。ロジックチップＬＯＧおよびメモリチップＭＥＭは、相互接続端子ＩＣＴＬ、ＩＣＴＭにより互いに電気的に接続されている。
【００６７】
ロジックチップＬＯＧの素子形成領域ＥＡＬとメモリチップＭＥＭの素子形成領域ＥＡＬは、断面Ａ−Ａ’、Ｂ−Ｂ’に示すように、ＳｉＰチップに組み立てた状態で、互いに対向する。ロジックチップＬＯＧの外部端子ＥＴＬは、金線ＷＢ等によりパッケージＰＫＧの端子ＰＴＬにボンディングされている。メモリチップＭＥＭの外部端子ＥＴＭは、バンプＩＢＰを介してパッケージ基板ＰＢＲＤの端子ＰＴＭに接続される。突出部ＰＲＪＬ、ＰＲＪＭに外部端子ＥＴＬ、ＥＴＭをそれぞれ形成することにより、ＳｉＰチップをパッケージＰＫＧに封止するときに、外部端子ＥＴＬ、ＥＴＭをパッケージＰＫＧの端子ＰＴＬ、ＰＴＭに容易に接続できる。
【００６８】
以上、第１４の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、外部端子ＥＴＬ、ＥＴＭをパッケージＰＫＧの端子ＰＴＬ、ＰＴＭに接続できるため、ロジックチップＬＯＧおよびメモリチップＭＥＭを個別にテストできる。また、ロジックチップＬＯＧおよびメモリチップＭＥＭに独立の電源を供給でき、動作マージンを向上できる。外部端子ＥＴＬ、ＥＴＭをパッケージＰＫＧの端子ＰＴＬ、ＰＴＭに容易に接続できるため、パッケージＰＫＧの開発を容易にでき、開発コストを削減できる。
【００６９】
図２０は、本発明の第１５の実施形態を示している。第１および第１４の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態は、複数のメモリチップＭＥＭがロジックチップＬＯＧに貼り合わされる点が第１４の実施形態と相違している。その他の構成は第１４の実施形態（図１９）と同じである。すなわち、外部端子ＥＴＬ、ＥＴＭは電源端子を含む。メモリチップＭＥＭは、外部端子ＥＴＭに接続されたテスト回路（図示せず）を有する。以上、第１１の実施形態においても、上述した第１および第１４の実施形態と同様の効果を得ることができる。
【００７０】
図２１は、本発明の第１６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、チップサイズの大きいメモリチップＭＥＭ（第１チップ）上にチップサイズの小さいロジックチップＬＯＧ（第２チップ）を貼り合わせて、ＳｉＰチップが形成される。
【００７１】
ロジックチップＬＯＧは、素子形成領域ＥＡＬに形成された複数の外部端子ＥＴＬおよび相互接続端子ＩＣＴＬを有している。外部端子ＥＴＬは、電源端子を含んでいる。メモ
リチップＭＥＭは、素子形成領域ＥＡＭに形成された複数の外部端子ＥＴＭおよび相互接続端子ＩＣＴＭを有している。外部端子ＥＴＭは、電源端子を含んでいる。外部端子ＥＴＭは、メモリチップＭＥＭに形成される図示しないＢＩＳＴ回路の起動端子（テスト端子）を含んでいてもよく、メモリチップＭＥＭを個別にテストするためのテストコマンド端子、テストアドレス端子およびテストデータ端子を含んでいてもよい。外部端子ＥＴＬ、ＥＴＭにより、ロジックチップＬＯＧおよびメモリチップＭＥＭは、個別にテスト可能である。さらに、この実施形態では、メモリチップＭＥＭ上に配線層ＷＬＹＲが形成される。配線層ＷＬＹＲは、相互接続部ＩＣＮと外部接続部ＥＣＮを有している。
【００７２】
相互接続部ＩＣＮは、メモリチップＭＥＭの相互接続端子ＩＣＴＭおよび外部端子ＥＴＭ上に形成される。外部接続部ＥＣＮは、メモリチップＭＥＭの図示しない絶縁膜上に形成され、素子形成領域ＥＡＭと電気的に絶縁されている。外部接続部ＥＣＮのうち、ロジックチップＬＯＧで覆われる部分は、マイクロバンプＭＢＰを介してロジックチップＬＯＧの外部端子ＥＴＬに接続される。外部接続部ＥＣＮのうち、ロジックチップＬＯＧの外側に突出する突出部ＰＲＪは、パッケージＰＫＧの外部端子ＰＴＬに接続される。
【００７３】
外部接続部ＥＣＮにより、ロジックチップＬＯＧの外部端子ＥＴＬをロジックチップＬＯＧの外側に移動する場合と等価の効果を得られる。したがって、ロジックチップＬＯＧの外部端子ＥＴＬは、メモリチップＭＥＭに覆われているにもかかわらず、メモリチップＭＥＭに電気的に接続されることなく端子ＰＴＬに接続可能である。これにより、ＳｉＰチップに組み立てられたロジックチップＬＯＧおよびメモリチップＭＥＭの外部端子ＥＴＬ（ＥＣＮ）、ＥＴＭを、同じ側（断面Ａ−Ａ’の上側）に向けることができる。したがって、ロジックチップＬＯＧおよびメモリチップＭＥＭを同じ側からテストプローブを接触させて同時にテストできる。また、メモリチップＭＥＭを介さないことにより、ロジックチップＬＯＧの電源抵抗（電源配線の抵抗）を下げることができ、ロジックチップＬＯＧの動作マージンを向上できる。
【００７４】
図２２は、第１６の実施形態の半導体装置ＳＥＭの製造方法を示している。上述した図３と同じ工程は、詳細な説明を省略する。この実施形態では、ウエハプロセスを完了したメモリチップＭＥＭは、配線層ＷＬＹＲを形成するための配線プロセスが実施される。そして、ウエハ状態のメモリチップＭＥＭ上に、ダイシングされたロジックチップＬＯＧが貼り合わせられ、複数のＳｉＰチップが形成される（ＣｏＣマウント）。この後の工程は、図３と同じである。すなわち、ウエハ状態のＳｉＰチップは、プローブテストを実施することにより、良品と不良品に選別される。この際、外部端子ＥＴＬ（ＥＣＮ）、ＥＴＭを使用して、ロジックチップＬＯＧとメモリチップＭＥＭのテストを同時に実施することにより、テスト時間を短縮できる。
【００７５】
以上、第１６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、チップサイズの大きいメモリチップＭＥＭにチップサイズの小さいロジックチップＬＯＧを貼り合わせた後にも、外部端子ＥＴＭ、外部接続部ＥＣＮに接続された外部端子ＥＴＬを用いてメモリチップＭＥＭにロジックチップＬＯＧを個別に動作させ、テストすることが可能になる。また、外部端子ＥＴＭと外部接続部ＥＣＮを同じ側からテストプローブ等を接触させることができるため、メモリチップＭＥＭにロジックチップＬＯＧを同時にテストすることが可能になる。さらに、外部端子ＥＴＭ、ＥＴＬを用いて、メモリチップＭＥＭにロジックチップＬＯＧに独立した電源をそれぞれ供給できる。この結果、メモリチップＭＥＭおよびロジックチップＬＯＧの動作マージンを向上できる。
【００７６】
図２３は、本発明の第１７の実施形態における半導体装置の製造方法を示している。第１および第１６の実施形態で説明した要素と同一の要素については、同一の符号を付し、
これ等については、詳細な説明を省略する。この実施形態では、ロジックチップＬＯＧのダイシング前に、ウエハソート工程が挿入される。その他の工程は、第１６の実施形態と同じである。また、製造される半導体装置は、図２１と同じである。以上、第１７の実施形態においても、上述した第１、第２および第１６の実施形態と同様の効果を得ることができる。
【００７７】
図２４は、本発明の第１８の実施形態における半導体装置の製造方法を示している。第１および第１６の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ロジックチップＬＯＧ（第２チップ）のダイシング前に、ウエハソート工程が挿入され、メモリチップＭＥＭ（第１チップ）のウエハプロセス後にウエハソート工程が挿入される。その他の工程は、第１６の実施形態と同じである。この実施形態では、ウエハソート工程で不良と判定されたメモリチップＭＥＭにも配線プロセスが実施される。但し、ロジックチップＬＯＧは、正常に動作するメモリチップＭＥＭのみに貼り合わせられる。製造される半導体装置は、図２１と同じである。以上、第１８の実施形態においても、上述した第１、第２および第１６の実施形態と同様の効果を得ることができる。
【００７８】
図２５は、本発明の第１９の実施形態における半導体装置の製造方法を示している。第１、第１６および第１８の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、ウエハソート工程で良品と判定されたメモリチップＭＥＭのみに配線プロセスが実施される。その他の工程は、第１８の実施形態（図２４）と同じである。製造される半導体装置は、図２１と同じである。
【００７９】
図２６は、図２５に示したＣｏＣマウント後のメモリチップＭＥＭのウエハＭＷＡＦを示している。図中の網掛けのチップは、メモリチップＭＥＭ上にマウントされたロジックチップＬＯＧである。この実施形態では、配線層ＷＬＹＲは、正常に動作するメモリチップＭＥＭ上のみに形成される。配線層ＷＬＹＲを形成するために使用されるフォトマスク（レチクル）は、メモリチップＭＥＭの大きさに対応する。このため、配線層ＷＬＹＲのフォトリソグラフ工程において、露光は、メモリチップＭＥＭ単位で実施される。不良のメモリチップＭＥＭ（図中のＸ印）上には、配線層ＷＬＹＲは形成されず、ロジックチップＬＯＧはマウントされない。ＳｉＰチップのプローブテストは、ＳｉＰチップ毎に１つずつ実施される。但し、不良のメモリチップＭＥＭに対応するプローブテストは実施されない。
【００８０】
以上、第１９の実施形態においても、上述した第１、第３および第１６の実施形態と同様の効果を得ることができる。さらに、不良のメモリチップＭＥＭ上には配線層ＷＬＹＲを形成しないため、配線プロセスに掛かる時間を短縮でき、半導体装置ＳＥＭの製造コストを削減できる。
【００８１】
なお、上述した第１−第６の実施形態では、メモリチップＭＥＭにテスト回路ＴＥＳＴを形成し、メモリチップＭＥＭの外部端子ＥＴＭをテスト端子として使用する例について述べた。本発明はかかる実施形態に限定されるものではない。外部端子ＥＴＭは、テスト端子に限定されず、電源端子や信号端子でもよい。例えば、メモリチップＭＥＭに、さらに多くの外部端子ＥＴＭを形成し、外部端子ＥＴＭの一部を電源端子として使用してもよい。この場合、外部端子ＥＴＬ、ＥＴＭを用いて、ロジックチップＬＯＧおよびメモリチップＭＥＭに独立した電源をそれぞれ供給できる。この結果、ロジックチップＬＯＧおよびメモリチップＭＥＭの動作マージンを向上できる。また、相互接続端子ＩＣＴＭとは別に、メモリチップＭＥＭの外部端子ＥＴＭとして、コマンド端子、アドレス端子、データ端子および電源端子等を形成してもよい。この場合、外部端子ＥＴＭは、テスト用のテス
トコマンド端子、テストアドレス端子、テストデータ端子として機能するため、テスト回路ＴＥＳＴは不要である。さらに、これ等テストコマンド端子、テストアドレス端子、テストデータ端子を、スルーホールを介してロジックチップＬＯＧに接続される相互接続端子ＩＣＴＭ（コマンド端子、アドレス端子およびデータ端子）に接続してもよい。この場合、ロジックチップＬＯＧの電源をオフした状態で、テスト回路ＴＥＳＴを用いることなくメモリチップＭＥＭを直接テストできる。
【００８２】
上述した第６および第１１の実施形態（図１０、図１５）では、ＳｉＰチップを組み立てた状態で、素子形成領域ＥＡＬ、ＥＡＭが互いに対向するロジックチップＬＯＧまたはメモリチップＭＥＭにスイッチ回路ＳＷを形成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、ＳｉＰチップを組み立てた状態で、素子形成領域ＥＡＬ、ＥＡＭが同じ側に向くロジックチップＬＯＧまたはメモリチップＭＥＭにスイッチ回路ＳＷを形成してもよい。
【００８３】
上述した第１６の実施形態では、チップサイズの大きいメモリチップＭＥＭ上に配線層ＷＬＹＲを形成し、チップサイズの小さいロジックチップＬＯＧを配線層ＷＬＹＲを介して貼り合わせる例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、チップサイズの大きいロジックチップＬＯＧ（第１チップ）上に配線層ＷＬＹＲを形成し、チップサイズの小さいメモリチップＭＥＭ（第２チップ）上を配線層ＷＬＹＲを介して貼り合わせよい。外部端子ＥＴＭは、ロジックチップＬＯＧに電気的に接続されることなく配線層ＷＬＹＲの突出部ＰＲＪを介して半導体装置ＳＥＭの外部端子ＢＰに接続される。
【００８４】
この場合、例えば、メモリチップＭＥＭは、テスト回路ＴＥＳＴ（ＢＩＳＴ回路）を有している。メモリチップＭＥＭの外部端子ＥＴＭは、第１の実施形態と同様に、テスト回路を起動し、あるいは実施するテストの種類を選択するためのテスト端子である。メモリチップＭＥＭは、通常動作モード中に、相互接続部ＩＣＴＬ、ＩＣＴＭを介してロジックチップＬＯＧから供給される信号に応じて動作する。また、メモリチップＭＥＭは、テストモード中に、テスト回路ＴＥＳＴの制御を受けて動作する。
【００８５】
あるいは、外部端子ＥＴＭとしてテストコマンド端子、テストアドレス端子およびテストデータ端子を形成することにより、メモリチップＭＥＭの詳細なテストを、ロジックチップＬＯＧのテストとは独立して実施できる。
【００８６】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
第１素子形成領域と、前記第１素子形成領域に形成される回路に接続される第１相互接続端子と、前記第１素子形成領域に形成される回路を半導体装置の外部に接続するための第１外部端子とを有する第１チップと、
第２素子形成領域と、前記第２素子形成領域に形成される回路に接続される第２相互接続端子と、前記第２素子形成領域に形成される回路を半導体装置の外部に接続するための第２外部端子とを有し、前記第２相互接続端子を前記第１相互接続端子に接続することにより前記第１チップに対向して配置される第２チップとを備え、
前記第１および第２外部端子は、互いに対向する前記第１および第２チップにおける同じ側に向く面に形成されていることを特徴とする半導体装置。
（付記２）
付記１記載の半導体装置において、
前記第１および第２素子形成領域は、前記第１および第２チップの対向面に形成され、
前記第２外部端子は、前記第２チップの対向面と反対側の面に形成され、
前記第２チップは、前記第２素子形成領域から前記第２外部端子まで貫通するスルーホ
ールを備えていることを特徴とする半導体装置。
（付記３）
付記２記載の半導体装置において、
前記第１外部端子は、前記第２チップとの対向面に形成され、導電性の接続部材を介して前記第２チップに接続され、
前記第２チップは、前記第１チップとの対向面に形成され前記接続部材に接続される内部中継端子と、前記第１チップとの対向面と反対側の面に形成される外部中継端子と、前記内部中継端子と前記外部中継端子とを電気的に接続するスルーホールを備え、
前記第１外部端子は、前記外部中継端子を介して半導体装置の外部に接続されることを特徴とする半導体装置。
（付記４）
付記３記載の半導体装置において、
前記第２素子形成領域は、前記スルーホールを前記第２チップの内部回路または前記内部中継端子のいずれかに選択的に接続するためのスイッチ回路を備えていることを特徴とする半導体装置。
（付記５）
付記１記載の半導体装置において、
前記第１素子形成領域は、前記第２チップとの対向面に形成され、
前記第２素子形成領域は、前記第１チップとの対向面と反対側の面に形成され、
前記第２相互接続端子は、前記第１チップとの対向面に形成され、
前記第２チップは、前記第２素子形成領域から前記第２相互接続端子まで貫通するスルーホールを備えていることを特徴とする半導体装置。
（付記６）
付記５記載の半導体装置において、
前記第１外部端子は、前記第２チップとの対向面に形成され、導電性の接続部材を介して前記第２チップに接続され、
前記第２チップは、前記第１チップとの対向面に形成され前記接続部材に接続される内部中継端子と、前記第１チップとの対向面と反対側の面に形成される外部中継端子と、前記内部中継端子と前記外部中継端子とを電気的に接続するスルーホールを備え、
前記第１外部端子は、前記外部中継端子を介して半導体装置の外部に接続されることを特徴とする半導体装置。
（付記７）
付記５記載の半導体装置において、
前記第２素子形成領域は、前記スルーホールを前記第２チップの内部回路または前記内部中継端子のいずれかに選択的に接続するためのスイッチ回路を備えていることを特徴とする半導体装置。
（付記８）
付記１記載の半導体装置において、
前記第１および第２チップの一方は、通常動作モード中に動作が禁止され、テストモード中に動作して内部回路をテストするテスト回路を備え、通常動作モード中に、前記第１および第２相互接続端子に供給される信号に応じて動作し、テストモード中に、自身の外部端子に供給されるテスト信号に応じて動作することを特徴とする半導体装置。
（付記９）
付記１記載の半導体装置において、
前記第１および第２チップは、互いに異なる機能を有することを特徴とする半導体装置。
（付記１０）
第１相互接続端子および第１外部端子を有する第１チップと、第２相互接続端子および第２外部端子を有し、前記第２相互接続端子を前記第１相互接続端子に接続することにより前記第１チップに貼り合わされる第２チップとを備え、前記第１および第２外部端子は
、互いに貼り合わされる前記第１および第２チップにおける同じ側に向く面に形成される半導体装置の製造方法であって、
前記第１チップ上に、ダイシングされた前記第２チップを貼り合わせて、複数のチップ・オン・チップを形成し、
前記チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップを選別し、
正常に動作するチップ・オン・チップの各々をパッケージングすることにより半導体装置を形成し、
パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置を選別することを特徴とする半導体装置の製造方法。
（付記１１）
付記１０記載の半導体装置の製造方法において、
前記チップ・オン・チップのテストを、前記第１および第２外部端子を用いて実施することを特徴とする半導体装置の製造方法。
（付記１２）
付記１０記載の半導体装置の製造方法において、
ウエハ状態の前記第２チップをダイシングする前に、正常に動作する第２チップを選別することを特徴とする半導体装置の製造方法。
（付記１３）
付記１０記載の半導体装置の製造方法において、
前記チップ・オン・チップを形成する前に、正常に動作する第１チップを選別し、
正常に動作する第１チップのみに前記第２チップを貼り合わせることを特徴とする半導体装置の製造方法。
（付記１４）
付記１０記載の半導体装置の製造方法において、
複数のチップ・オン・チップをウエハ状態でテストすることにより、正常に動作するチップ・オン・チップの前記選別を実施し、
チップ・オン・チップをダイシングすることにより、正常に動作するチップ・オン・チップを取り出すことを特徴とする半導体装置の製造方法。
（付記１５）
付記１０記載の半導体装置の製造方法において、
ウエハ状態の前記第１チップをダイシングし、
ダイシングされた複数の第１チップをチップトレーに収納し、
ウエハ状態の前記第２チップをダイシングし、
ダイシングした複数の第２チップをチップトレーに収納された第１チップにそれぞれ貼り合わせてチップ・オン・チップを形成し、
チップトレーに収納された複数のチップ・オン・チップを、同時にテストすることにより、正常に動作するチップ・オン・チップの前記選別を実施することを特徴とする半導体装置の製造方法。
（付記１６）
電気的に接続され互いに対向して配置される第１チップおよび第２チップを備え、
第１チップは、第２チップに貼り合わせた状態で、外周部の一部が第２チップの外周部から突出する第１突出部を有し、
第２チップは、第１チップに貼り合わせた状態で、外周部の一部が第１チップの外周部から突出する第２突出部を有し、
第１および第２突出部は、半導体装置の外部に電気的に接続される第１および第２外部端子をそれぞれ有することを特徴とする半導体装置。
（付記１７）
付記１６記載の半導体装置において、
第１および第２チップは、互いに対向する対向面に素子形成領域を備え、
前記外部端子は、前記素子形成領域にそれぞれ形成されることを特徴とする半導体装置。
（付記１８）
素子形成領域および第１外部端子を有する第１チップと、
前記第１チップ上に配置される配線層と、
前記配線層上に配置され、素子形成領域を有し、前記第１チップより小さく、少なくとも１つの第２外部端子を有する第２チップとを備え、
前記配線層は、
前記第１および第２チップの前記素子形成領域を電気的に接続するための相互接続部と、
前記第２外部端子に接続され、前記第１チップの前記素子形成領域と電気的に絶縁され、前記第２チップの外周部より外側に突出する突出部を有する外部接続部とを備えていることを特徴とする半導体装置。
（付記１９）
付記１８記載の半導体装置において、
前記第１チップは、メモリチップであり、
前記第２チップは、ロジックチップであり、
前記ロジックチップは、複数の前記第２外部端子を有し、
前記第２外部端子の少なくとも１つは、電源端子であることを特徴とする半導体装置。（付記２０）
付記１８記載の半導体装置において、
前記第１チップは、ロジックチップであり、
前記第２チップは、メモリチップであり、
前記メモリチップは、通常動作モード中に動作が禁止され、テストモード中に半導体装置の外部から前記外部接続部を介して前記第２外部端子に供給されるテスト信号に応じて動作し、内部回路をテストするテスト回路を備え、
前記メモリチップの前記内部回路は、通常動作モード中に、前記相互接続部を介して前記ロジックチップから供給される信号に応じて動作し、テストモード中に、前記テスト回路の制御を受けて動作することを特徴とする半導体装置。
（付記２１）
素子形成領域および第１外部端子を有する第１チップと、前記第１チップ上に配置される配線層と、前記配線層上に配置され、素子形成領域を有し、前記第１チップより小さく、少なくとも１つの第２外部端子を有する第２チップとを備え、前記第２外部端子が前記第１チップと電気的に絶縁された前記配線層の外部接続部に接続された半導体装置の製造方法であって、
ウエハ状態の前記第１チップ上に、前記配線層を形成し、
ダイシングされた前記第２チップを貼り合わせて、複数のチップ・オン・チップを形成し、
前記チップ・オン・チップをテストすることにより、正常に動作するチップ・オン・チップを選別し、
良品のチップ・オン・チップの各々をパッケージングすることにより半導体装置を形成し、
パッケージングされた半導体装置をテストすることにより、正常に動作する半導体装置を選別することを特徴とする半導体装置の製造方法。
（付記２２）
付記２１記載の半導体装置の製造方法において、
前記チップ・オン・チップをテストを、前記第１および第２外部端子を用いて実施することを特徴とする半導体装置の製造方法。
（付記２３）
付記２１記載の半導体装置の製造方法において、
ウエハ状態の前記第２チップをダイシングする前に、正常に動作する第２チップを選別することを特徴とする半導体装置の製造方法。
（付記２４）
付記２１記載の半導体装置の製造方法において、
前記第１チップ上に、前記配線層を形成する前に、正常に動作する第１チップを選別し、
正常に動作する第１チップのみに前記第２チップを貼り合わせることを特徴とする半導体装置の製造方法。
（付記２５）
付記２３記載の半導体装置の製造方法において、
前記配線層を、正常に動作する第１チップ上のみに形成することを特徴とする半導体装置の製造方法。
【００８７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００８８】
本発明は、半導体チップを積層することにより構成されるチップ・オン・チップ技術等を採用した半導体装置に適用可能である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施形態を示す説明図である。
【図２】図１に示したＳｉＰチップを別のパッケージに封止する例を示す説明図である。
【図３】第１の実施形態の半導体装置の製造方法を示すフロー図である。
【図４】図３に示したＣｏＣマウント後のロジックチップのウエハを示す平面図である。
【図５】本発明の第２の実施形態における半導体装置の製造方法を示すフロー図である。
【図６】本発明の第３の実施形態における半導体装置の製造方法を示すフロー図である。
【図７】図６に示したＣｏＣマウント後のロジックチップのウエハを示す平面図である。
【図８】本発明の第４の実施形態を示す説明図である。
【図９】本発明の第５の実施形態を示す説明図である。
【図１０】本発明の第６の実施形態を示す説明図である。
【図１１】本発明の第７の実施形態を示す説明図である。
【図１２】本発明の第８の実施形態を示す説明図である。
【図１３】本発明の第９の実施形態を示す説明図である。
【図１４】本発明の第１０の実施形態を示す説明図である。
【図１５】本発明の第１１の実施形態を示す説明図である。
【図１６】本発明の第１２の実施形態を示す説明図である。
【図１７】本発明の第１３の実施形態を示す説明図である。
【図１８】本発明の第１３の実施形態における半導体装置の製造方法を示すフロー図である。
【図１９】本発明の第１４の実施形態を示す説明図である。
【図２０】本発明の第１５の実施形態を示す説明図である。
【図２１】本発明の第１６の実施形態を示す説明図である。
【図２２】本発明の第１６の実施形態における半導体装置の製造方法を示すフロー図である。
【図２３】本発明の第１７の実施形態における半導体装置の製造方法を示すフロー図である。
【図２４】本発明の第１８の実施形態における半導体装置の製造方法を示すフロー図である。
【図２５】本発明の第１９の実施形態における半導体装置の製造方法を示すフロー図である。
【図２６】図２５に示したＣｏＣマウント後のメモリチップのウエハを示す平面図である。
【符号の説明】
【００９０】
ＢＰ‥外部端子；ＥＡＬ、ＥＡＭ‥素子形成領域；ＥＴＬ、ＥＴＭ‥外部端子；ＩＢＰ‥バンプ；ＩＣＴＬ、ＩＣＴＭ‥相互接続端子；ＩＪＯＩＮ、ＩＪＯＩＮ２‥内部中継端子；ＬＯＧ‥ロジックチップ；ＭＢＰ‥マイクロバンプ；ＭＥＭ‥メモリチップ；ＴＥＳＴ‥テスト回路；ＯＪＯＩＮ‥外部中継端子；ＰＢＲＤ‥パッケージ基板；ＰＫＧ‥パッケージ；ＰＴＬ、ＰＴＭ‥端子；ＴＨＪ、ＴＨＬ、ＴＨＭ‥スルーホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008010759.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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