(57)【要約】【課題】コンタクト形成領域におけるコンタクトプラグの半導体基板との接触不良や高抵抗化を防止できるようにする。【解決手段】ゲート電極形成領域Ｇの第３の多結晶シリコン層１１に対応してビット線コンタクト形成領域ＣＢに形成される第３の多結晶シリコン層１１が、シリコン基板２の表面上に接触するように形成されており、その上にバリアメタル膜１３に下側が覆われた金属層１４が形成されている。【選択図】図１１
2008010738.tif 000002
【特許請求の範囲】
【請求項１】
コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板を備え、
前記ゲート電極形成領域には、
前記半導体基板上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１の導電層と、
前記第１の導電層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２の導電層とが形成され、
前記コンタクト形成領域には、
前記第１の導電層または前記第２の導電層と同一材料からなり下面の少なくとも一部が前記半導体基板上に接触する下層部と、前記第１の導電層または前記第２の導電層とは別材料からなり上層配線と前記下層部とを電気的に接続する上層部とからなるコンタクトプラグが形成されていることを特徴とする半導体装置。
【請求項２】
前記半導体基板の表面からの前記コンタクトプラグの前記上層部と前記下層部との界面の高さは、前記半導体基板の表面からの前記第１の導電層の上面の高さ、または前記第２の導電層の上面の高さと等しいことを特徴とする請求項１記載の半導体装置。
【請求項３】
コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板上の各領域に第１の絶縁膜を形成する第１工程と、
前記各領域の第１の絶縁膜上に第１の導電層を形成する第２工程と、
前記各領域の第１の導電層上に第２の絶縁膜を形成する第３工程と、
前記コンタクト形成領域のうちの少なくとも一部領域において前記第２の絶縁膜、前記第１の導電層および前記第１の絶縁膜に対して前記半導体基板に通ずる孔部を形成する第４工程と、
前記ゲート電極形成領域に対して第２の導電層を形成すると共に、前記第２の導電層を前記コンタクト形成領域の孔部に埋込み形成する第５工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
前記第４工程では、前記半導体基板のコンタクト形成領域に形成された前記第２の絶縁膜、第１の導電層および第１の絶縁膜を略全て除去することで前記孔部を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記第３工程後の第４工程前に前記各領域の第２の絶縁膜上に第３の導電層を形成する第６工程を備え、
前記第４工程では、前記第３の導電層にも同時に孔部を形成し、
前記第５工程では、前記各領域の第３の導電層上に前記第２の導電層を形成することを特徴とする請求項３または４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発的に記憶可能なメモリを備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
不揮発的に記憶可能なメモリはメモリセルを備えており、このメモリセルの浮遊ゲート電極に蓄積される電荷量に応じて情報が保持される。このメモリセルは、半導体基板上に、第１のゲート絶縁膜、浮遊ゲート電極（第１の導電層）、第２のゲート絶縁膜、制御ゲート電極（第２の導電層）が形成され、当該ゲート電極形成領域の両脇における半導体基板の表層にソース／ドレイン領域が形成された構造が一般的である（例えば、特許文献１参照）。この特許文献１に開示されるように、半導体基板上には、例えばビット線等のコンタクトを形成する領域（コンタクト形成領域）が設けられている。
【０００３】
以下、特許文献１に記載される製造方法の要部を説明する。半導体基板上に、第１のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲート電極等を形成する。当該形成後にゲート電極領域における構造を分断して層間絶縁膜を埋込む。この層間絶縁膜に対して半導体基板に貫通するコンタクトホールを形成し当該コンタクト形成領域におけるコンタクトホール内にコンタクトプラグを埋め込んでいる。
【特許文献１】特開２００２−１１０８２２号公報（段落００１１〜００２５等、図４１〜図４８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、素子の微細化、設計ルールの縮小化に伴い、コンタクト形成領域におけるコンタクトホールのアスペクト比が極端に高くなってきており、特許文献１に開示されている製造方法を適用してもコンタクトプラグが半導体基板との接触領域まで充分に埋込まれず、接触面積を充分に確保できなくなってしまっている。
【０００５】
しかも半導体基板上に層間絶縁膜を形成し、この層間絶縁膜にコンタクトホールを形成する必要があったため、層間絶縁膜の除去時に生じる異物残りに起因してコンタクトプラグが接触不良を引き起こしたり高抵抗化の原因となってしまう。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、ゲート電極形成領域に対して半導体基板上に第１のゲート絶縁膜、浮遊ゲート電極、第２のゲート絶縁膜、制御ゲート電極の積層構造を備えたものにおいてコンタクト形成領域におけるコンタクトプラグの半導体基板との接触不良や高抵抗化を防止できるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板を備え、ゲート電極形成領域には、半導体基板上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１の導電層と、第１の導電層上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２の導電層とが形成され、コンタクト形成領域には、第１の導電層または前記第２の導電層と同一材料からなり下面の少なくとも一部が前記半導体基板上に接触する下層部と、第１の導電層または第２の導電層とは別材料からなり上層配線と下層部とを電気的に接続する上層部とからなるコンタクトプラグが形成されていることを特徴としている。
【０００８】
本発明の半導体装置の製造方法は、コンタクト形成領域およびゲート電極形成領域を含む複数区域に区画された半導体基板上の各領域に第１の絶縁膜を形成する第１工程と、各領域の第１の絶縁膜上に第１の導電層を形成する第２工程と、各領域の第１の導電層上に第２の絶縁膜を形成する第３工程と、コンタクト形成領域のうちの少なくとも一部領域において前記第２の絶縁膜、第１の導電層および第１の絶縁膜に対して半導体基板に通ずる孔部を形成する第４工程と、ゲート電極形成領域に対して第２の導電層を形成すると共に、第２の導電層をコンタクト形成領域の孔部に埋込み形成する第５工程とを備えたことを特徴としている。
【発明の効果】
【０００９】
本発明によれば、コンタクト形成領域におけるコンタクトプラグと半導体基板との間の接触不良を防止できるようになる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置におけるメモリセル領域の構造に適用した第１の実施形態について図１ないし図１１を参照しながら説明する。
【００１１】
ＮＡＮＤ型のフラッシュメモリ装置（不揮発性半導体記憶装置）１は、メモリセルアレイＡｒが形成されたメモリセル領域と、メモリセル領域のメモリセルを駆動するための周辺回路領域とに区画されている。本実施形態においては、メモリセル領域の構造に特徴を備えているため、以下においてはメモリセル領域の特徴部分に係る構造について詳細な説明を行う。
【００１２】
図１は、不揮発性半導体記憶装置のメモリセル領域におけるメモリセルアレイの等価回路、図２は、図１の領域Ａ１における構造を模式的に示した平面図である。半導体装置としてのＮＡＮＤ型の不揮発性半導体記憶装置１について、そのメモリセルアレイＡｒは、ＮＡＮＤセルユニットＳＵが行列状に配設されることにより構成されている。このＮＡＮＤセルユニットＳＵは、２個の選択ゲートトランジスタＴｒｓと、これらの選択ゲートトランジスタＴｒｓ間に対して不純物拡散層（ソース／ドレイン領域）３（図１１参照）を共用して直列接続された複数個（例えば８個：２のｎ乗個）のメモリセルトランジスタＴｒｎとからなっている。
【００１３】
図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｎのゲート電極はワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓの選択ゲート電極ＳＧ（図１１参照）は、選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓはビット線コンタクト形成領域ＣＢのコンタクトプラグ１０（図１１参照）を介してビット線ＢＬに接続されている。このビット線ＢＬは、図１中Ｘ方向に交差するＹ方向に延びるように形成されている。
【００１４】
複数のＮＡＮＤセルユニットＳＵは、図２に示すように、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域ＳｂによりＸ軸方向に互いに分断されている。メモリセルトランジスタＴｒｎの浮遊ゲート電極ＦＧ（図１１参照）は、Ｙ軸方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａと、所定間隔をもって形成されるＸ軸方向に延びるワード線ＷＬとの交差部に位置している。
【００１５】
＜不揮発性半導体記憶装置１のコンタクト形成領域およびゲート電極形成領域の構造について＞
以下、本実施形態の特徴部分となるビット線コンタクト形成領域およびゲート電極形成領域の構造について詳細に説明する。図１１（ａ）および図１１（ｂ）は、それぞれ図２のＡ−Ａ線、Ｂ−Ｂ線に沿う切断面図を模式的に示している。尚、説明用の図面についてはその特徴的な構造部分の説明を示すため模式的な構造のみを示しており、実際の膜厚やその比率とは異なる点に留意する必要がある。
【００１６】
以下、図１１（ｂ）を参照しながら、図２のＡ−Ａ線に沿う切断面構造を説明する。
図１１（ｂ）に示すように、半導体基板としてのｐ型のシリコン基板２の表層に、ソース／ドレイン領域としての不純物拡散層（拡散領域）３が互いに離間して複数形成されている。これらの不純物拡散層３は、それぞれその上部にコンタクト領域（図示せず）を備えている。互いに隣接する不純物拡散層３の間には、素子分離領域Ｓｂが形成されている。不純物拡散層３およびチャネル領域（図示せず）が、アクティブエリア（活性領域）を構成している。
【００１７】
素子分離領域Ｓｂは、シリコン基板２の表層に溝４（素子分離溝）が形成され、当該溝４内に素子分離絶縁膜５が埋込まれることにより構成されている。素子分離絶縁膜５は、例えばＴＥＯＳ(Tetra EthOxy Silane)により構成されており、シリコン基板２の表面から上方に突出して形成されている。
【００１８】
素子分離絶縁膜５の上には、絶縁膜としてシリコン酸化膜６が形成されている。このシリコン酸化膜６の上には絶縁膜として第１および第２の層間絶縁膜７および８が形成されている。これら第１および第２の層間絶縁膜７および８は、例えばＢＰＳＧ (Boron Phosphor Silicate Glass)などのシリケードガラスやＴＥＯＳ、シリコン酸化膜等により構成される。
【００１９】
シリコン基板２の表層に形成された不純物拡散層３の上にはコンタクトプラグ１０が形成されている。このコンタクトプラグ１０は上層部および下層部から構成されている。コンタクトプラグ１０の下層部は、不純物拡散層３の上に対して、不純物がドープされた第３の多結晶シリコン層１１、タングステンシリサイド膜１２が順に形成されることにより構成されている。コンタクトプラグ１０の上層部は、タングステンシリサイド膜１２の上にバリアメタル膜１３に下側が覆われた金属層１４が積層形成されることにより構成されている。
【００２０】
金属層１４は、例えばタングステンにより構成される層である。また、バリアメタル膜１３は、例えばＴｉ／ＴｉＮの積層構造により構成され、金属層１４と他の膜とが構造的に接触しないように設けられている。金属層１４は上層配線であるビット線ＢＬ（図１１には図示せず）に対して構造的および電気的に接続する。
【００２１】
以下、図１１（ａ）を参照しながら図２のＢ−Ｂ線方向に沿う切断面構造を説明する。図１１（ａ）に示すように、シリコン基板２の表面上側においては、メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇ（浮遊ゲート電極形成領域）、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇ（選択ゲート電極形成領域）、ビット線コンタクト形成領域ＣＢの各領域に区画されており、それぞれ異なる構造となっている。これらの各領域ＧおよびＣＢは互いに離間して設けられており、各領域ＧおよびＣＢ間には絶縁膜として第１および第２の層間絶縁膜７および８等が形成されている。
【００２２】
メモリセルトランジスタＴｒｎのゲート電極形成領域Ｇにおいては浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧが構成されており、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇには選択ゲート電極ＳＧが構成される。
【００２３】
これらのトランジスタＴｒｎおよびＴｒｓのゲート電極形成領域Ｇにおいては、シリコン基板２上に対して、第１の絶縁膜としての第１のゲート絶縁膜１５、不純物がドープされた第１の多結晶シリコン層１６（第１の導電層に相当）、第２のゲート絶縁膜（第２の絶縁膜）としてのゲート間絶縁膜１７、第２の多結晶シリコン層１８（第３の導電層に相当）、不純物がドープされた第３の多結晶シリコン層１１（第２の導電層に相当）、低抵抗化金属膜としてのタングステンシリサイド膜１２、ゲートキャップ膜としてのシリコン窒化膜１９が下から順に積層形成されている。第２の多結晶シリコン層１８は、下層側の多結晶シリコン層１８ａおよび上層側の多結晶シリコン層１８ｂにより構成されている。
【００２４】
制御ゲート電極ＣＧは、第２および第３の多結晶シリコン層１８および１１並びにタングステンシリサイド膜１２により構成されている。この制御ゲート電極ＣＧからゲート間絶縁膜１７を介して下側に形成される第１の多結晶シリコン層１６が、浮遊ゲート電極ＦＧとして機能する。メモリセルトランジスタＴｒｎの制御ゲート電極ＣＧはワード線ＷＬとして、図２に示すように、素子分離領域Ｓｂを介して隣接する浮遊ゲート電極ＦＧ上に延出している。また、選択ゲートトランジスタＴｒｓの制御ゲート電極ＣＧは、図２に示すように、選択ゲート線ＳＬとして素子分離領域Ｓｂを介して隣接する選択ゲートトランジスタＴｒｓの第１の導電層に延出している。
【００２５】
尚、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇにおける第１および第２の多結晶シリコン層１６および１８は、ゲート間絶縁膜１７を貫通して構造的および電気的に接続されている。より具体的には、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇにおいては、第２の多結晶シリコン層１８を構成する下層側の多結晶シリコン層１８ａおよび上層側の多結晶シリコン層１８ｂのうち、上層側の多結晶シリコン層１８ｂが下層側の多結晶シリコン層１８ａやゲート間絶縁膜１７を貫通して第１の多結晶シリコン層１６に対して構造的および電気的に接続されている。
【００２６】
各ゲート電極形成領域Ｇの積層構造１１、１２および１５〜１９の上面や側面を覆うようにシリコン酸化膜６が形成されている。第１の層間絶縁膜７が、隣接するゲート電極形成領域Ｇの積層構造１１、１２および１５〜１９間に埋め込まれるように形成されている。また第１の層間絶縁膜７が、積層構造１１、１２および１５〜１９とビット線コンタクト形成領域ＣＢのコンタクトプラグ１０との間に埋込まれている。シリコン酸化膜６や第１の層間絶縁膜７の上には、第２の層間絶縁膜８が複数のゲート電極形成領域Ｇ（複数の積層ゲート電極ＦＧ、ＣＧおよびシリコン窒化膜１９）上を渡るように形成されている。
【００２７】
ビット線コンタクト形成領域ＣＢにおける縁部においては、シリコン基板２上から順に第１のゲート絶縁膜１５、第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８、第３の多結晶シリコン層１１、タングステンシリサイド膜１２、バリアメタル膜１３、金属層１４が形成されている。ビット線コンタクト形成領域ＣＢの切断面略中央に位置する領域ＣＢｂ（図１１（ａ）参照：コンタクト領域）においては、これらの層１５〜１８が形成されておらず、第３の多結晶シリコン層１１がこれらの層１５〜１８を貫通してシリコン基板２の表層側に形成された不純物拡散層３の表面上に接触するように構成されている。すなわち、ビット線コンタクト形成領域ＣＢは、中央付近の領域ＣＢｂでは第３の多結晶シリコン層１１の下面側の一部がシリコン基板２の上面に接触するように形成され、縁部付近の領域ＣＢｂ以外ではタングステンシリサイド膜１２より下層が前述説明したゲート電極形成領域Ｇの構造と同じ構造となっている。
【００２８】
バリアメタル膜１３、金属層１４がコンタクトプラグ１０の上層部を構成する。また、第１のゲート絶縁膜１５、第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８、第３の多結晶シリコン層１１、タングステンシリサイド膜１２がコンタクトプラグ１０の上層部を構成する。
【００２９】
上層部と下層部の界面、すなわちバリアメタル膜１３とタングステンシリサイド膜１２との界面の半導体基板２表面からの高さは、半導体基板２表面から各ゲート電極形成領域Ｇのタングステンシリサイド膜１２の上面までの高さと一致している。なお、図１１（ａ）においては、タングステンシリサイド膜１２の上面の高さと上層部と下層部の界面の高さとは面一状に一致しているが、実際の製品においてはタングステンシリサイド膜１２の上面は凹凸形状となる。したがって、タングステンシリサイド膜１２の上面の高さと上層部と下層部の界面の高さとが一致とは実質的に一致を含むものとする。
【００３０】
本実施形態に係る構成によれば、ゲート電極形成領域Ｇの第３の多結晶シリコン層１１に対応したビット線コンタクト形成領域ＣＢに形成される第３の多結晶シリコン層１１がシリコン基板２の表面上に接触するように形成されており、その上にバリアメタル膜１３に下側が覆われた金属層１４が形成されているため、コンタクトプラグ１０の下層部における孔部Ｈのアスペクト比および金属層１４が埋め込まれる開口のアスペクト比を小さくでき、第３の多結晶シリコン層１１および金属層１４が良好に埋め込め、不純物拡散層３に対して良好な電気的接続を有するコンタクトプラグ１０を得ることができる。特に、第３の多結晶シリコン層１１が、第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８のみを貫通して第３の多結晶シリコン層１１がシリコン基板２の表面上に接触するように構成されているため、アスペクト比の低い構造を得ることができ、コンタクトプラグ１０のシリコン基板２との間の接触不良を防止できるようになる。
【００３１】
＜製造方法について＞
以下、前述のように構成される不揮発性半導体記憶装置１のメモリセル領域の構造について、図３（ａ）〜図３（ｃ）ないし図１０（ａ）〜図１０（ｂ）を参照しながら説明する。これらの図のうち添え字（ａ）が付された図３（ａ）〜図１０（ａ）は、図２のＡ−Ａ線に沿う製造工程を切断面図により示しており、図１１（ａ）に対応して示している。また、これらの図のうち添え字（ｂ）が付された図３（ｂ)〜図１０（ｂ）は、図２のＢ−Ｂ線に沿う製造工程を切断面図により示しており、図１１（ｂ）に対応して示している。また、これらの図のうち添え字（ｃ）が付された図３（ｃ)、図６（ｃ）、図９（ｃ）は、図２の平面図および図１１（ａ）および図１１（ｂ）の切断面図に対応して示したパターンニング領域の説明図である。
【００３２】
尚、以下の説明では、本実施形態に係る製造方法の特徴部分（メモリセル領域におけるビット線コンタクトの製造工程）を中心に説明するが、本発明に係る構成や製造方法を実現できれば、必要に応じて工程を省いても良いし、必要不可欠な工程や一般的な工程であれば付加しても良い。
【００３３】
まず図３（ａ）〜図３（ｂ）に示す構造に至るまでの製造工程について概略的に説明する。
メモリセル領域においては、ｐ型のシリコン基板２を熱酸化処理し、シリコン基板２の主表面に第１のゲート絶縁膜（酸化膜：第１の絶縁膜）１５を例えば８〜１０［ｎｍ］の膜厚で形成する。次に、減圧ＣＶＤ(Low Pressure Chemical Vapor Deposition)法により、リン等のｎ型不純物がドープされた第１の多結晶シリコン層（第１の導電層に相当）１６を例えば１４０［ｎｍ］の膜厚で形成する。次に、この第１の多結晶シリコン層１６の上にＣＭＰ（Chemical Mechanical Polish)法のストッパー膜として機能させるためのシリコン窒化膜（図示せず）を形成する。次に、シリコン窒化膜上にレジスト（図示せず）を塗布すると共にパターンニングし、ストッパー膜として機能するシリコン窒化膜、第１の多結晶シリコン層１６、第１のゲート絶縁膜１５、およびシリコン基板２をＲＩＥ(Reactive Ion Etching)法により除去し、図２のＹ軸方向に沿って素子分離溝４（図３（ｂ）参照）を形成する。
【００３４】
次に、シリコン基板２の略全面に素子分離絶縁膜５を形成することで素子分離溝４内に素子分離絶縁膜５を埋め込む。次に、前述のシリコン窒化膜をストッパーとしてＣＭＰ法により素子分離絶縁膜５の上面を平坦化する。次に、素子分離絶縁膜５を第１の多結晶シリコン層１６の上面より下方で且つ第１のゲート絶縁膜１５の上面より上方までリン酸処理により除去する。次に、素子分離絶縁膜５の上に形成されたシリコン窒化膜を除去する。
【００３５】
次にゲート間絶縁膜（第２の絶縁膜に相当）１７を等方的に形成する。このゲート間絶縁膜１７は、例えばシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層構造のＯＮＯ膜を適用できる。このとき、図３（ｂ）に示すように、ゲート間絶縁膜１７が、第１の多結晶シリコン層１６の上面と側面に形成されると共に素子分離絶縁膜５の上面に形成されるようになる。
【００３６】
次に、ゲート間絶縁膜１７の上に第２の多結晶シリコン層（第３の導電層に相当）１８を形成する。尚、この第２の多結晶シリコン層１８は、下層側の多結晶シリコン層１８ａおよび上層側の多結晶シリコン層１８ｂを積層することにより形成されるが、選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇにおいては、下層側の多結晶シリコン層１８ａを形成した後、その領域Ｇの平面ほぼ中央領域に対して当該多結晶シリコン層１８ａおよびゲート間絶縁膜１７に対して孔部（符号なし）を形成し、上層側の多結晶シリコン層１８ｂを形成することで上層側の多結晶シリコン層１８ｂを当該孔部に埋め込むことで多結晶シリコン層１８ｂおよび第１の多結晶シリコン層１６を構造的に接触させるようにしている。
【００３７】
次に、第２の多結晶シリコン層１８の上にレジストを塗布しパターンニングすることでマスクパターンＭを形成する。このマスクパターンＭの開口領域は、図３（ａ）および図３（ｃ）に示す領域ＣＢｂであり、Ｘ軸方向に離間して複数並設されたビット線コンタクト形成領域ＣＢの略中心部（一部）を渡る平面内の所定方向に細長く設けられた領域である。
【００３８】
次に、図４（ａ）および図４（ｂ）に示すように、マスクパターンＭをマスクとして第２の多結晶シリコン層１８、ゲート間絶縁膜１７、第１の多結晶シリコン層１６、ゲート絶縁膜１５を除去することで孔部（コンタクトホール）Ｈを形成する。次に、その開口領域ＣＢｂの上からイオンインプランテーション技術によりシリコン基板２に対して不純物をイオン注入する。この不純物は、この後の工程において熱拡散されることで不純物拡散層３として形成される。
【００３９】
次に、図５（ａ）および図５（ｂ）に示すように、マスクパターンＭを除去し、第２の多結晶シリコン層１８の上に不純物がドープされた第３の多結晶シリコン層（第２の導電層に相当）１１を減圧ＣＶＤ法により形成する。このとき、第３の多結晶シリコン層１１は、領域ＣＢｂの孔部Ｈ内に埋め込まれる。この埋込工程時の高さは第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８の膜厚を合計した高さであるため、この高さは従来の層間絶縁膜堆積後にコンタクトを形成して導電材を埋め込む方法に比較して低く、たとえその上に第３の多結晶シリコン層１１を埋め込んだとしても埋込性良く形成することができる。したがって、第３の多結晶シリコン層１１は、シリコン基板２の表面に対して良好に接触するようになる。
【００４０】
次に、この第３の多結晶シリコン層１１の上にタングステンシリサイド膜１２を形成する。次に、タングステンシリサイド膜１２の上にシリコン窒化膜１９を形成し、この上にＢＳＧ(Boron Silicate Glass)膜２０およびＳＯＧ(Spin On Glass)／ＣＴ膜２１を成膜する。ここでＳＯＧ／ＣＴ膜はスピンオンガラス／カーボンによる積層膜であり、ハードマスクとして用いられる。
【００４１】
次に、ＳＯＧ／ＣＴ膜２１の上にレジストを塗布しパターンニングすることでマスクパターン２２を形成する。このマスクパターン２２の形成領域は、図６（ａ）および図６（ｃ）に示すように、メモリセルトランジスタＴｒｎや選択ゲートトランジスタＴｒｓのゲート電極形成領域Ｇ、およびビット線コンタクト形成領域ＣＢ（図６（ｃ）のハッチング部分参照）である。この図６（ｃ）に示すように、ゲート電極形成領域Ｇにおいては、図２のＸ軸方向に沿ってパターンニングされる。また、ビット線コンタクト形成領域ＣＢにおいては、平面的に矩形領域もしくは正方形領域にパターンニングされる。
【００４２】
次に、図７（ａ）および図７（ｂ）に示すように、マスクパターン２２をマスクとして、ＢＳＧ２０およびＳＯＧ／ＣＴ膜２１を介してシリコン窒化膜１９をエッチングすると共に、タングステンシリサイド膜１２、第３の多結晶シリコン層１１、第２の多結晶シリコン層１８、ゲート間絶縁膜１７、第１の多結晶シリコン層１６、第１のゲート絶縁膜１５をエッチング処理する。このとき、図７（ｂ）に示すように、素子分離絶縁膜５の上面が露出するまでエッチング処理が行われる。この場合、隣接する複数のビット線コンタクト形成領域ＣＢａ間に形成された各膜１９、１２、１１、１８、１７、１６、１５が除去されると同時に、隣接する複数のゲート電極形成領域Ｇ間に形成された各膜１９、１２、１１、１８、１７、１６、１５が除去され、さらに同時に、隣接するゲート電極形成領域Ｇおよびビット線コンタクト形成領域ＣＢａ間に形成された各膜１９、１２、１１、１８、１７、１６、１５が除去される。次に、マスクパターン２２を除去する。
【００４３】
次に、図８（ａ）および図８（ｂ）に示すように、各領域ＧおよびＣＢに形成された積層膜１１および１２並びに１５〜１９を覆うように、シリコン酸化膜６を形成する。次に、隣接するゲート電極形成領域ＧおよびＧ間や、ビット線コンタクト形成領域ＣＢとゲート電極形成領域Ｇとの間に第１の層間絶縁膜７を埋込む。第１の層間絶縁膜７には、ＴＥＯＳ膜やＢＰＳＧ膜を適用する。尚、シリコン酸化膜６は信頼性向上のために形成される。
【００４４】
次に、図９（ａ）および図９（ｂ）に示すように、第１の層間絶縁膜７およびシリコン酸化膜６上に第２の層間絶縁膜８をＢＰＳＧ等のシリケードガラスやシリコン酸化膜により形成し、この第２の層間絶縁膜８の上にレジストを塗布し、当該レジストをリソグラフィ技術によりパターンニングする。このパターンニング後のマスクパターン２３の開口領域は、ビット線コンタクト形成領域ＣＢである（図９（ａ）および図９（ｃ）参照）。
【００４５】
次に、図１０（ａ）および図１０（ｂ）に示すように、マスクパターン２３をマスクとして第２の層間絶縁膜８、シリコン酸化膜６およびシリコン窒化膜１９をそれぞれ条件変更してＲＩＥ法によりエッチング処理し除去した後、マスクパターン２３を除去する。このとき、シリコンに対して高選択性を有する条件下でシリコン酸化膜６やシリコン窒化膜１９をエッチング処理する必要がある。このようにしてエッチング処理が行われると、ビット線コンタクト形成領域ＣＢにおけるタングステンシリサイド膜１２の上面が露出するようになる。
【００４６】
次に、図１１（ａ）および図１１（ｂ）に示すように、タングステンシリサイド膜１２の上にバリアメタル膜１３を形成し、このバリアメタル膜１３の内側に金属層１４を埋め込む。これにより、コンタクト形成領域ＣＢに対してコンタクトプラグ１０を形成することができる。
【００４７】
本実施形態の製造方法によれば、ゲート電極形成領域Ｇに対して第３の多結晶シリコン層１１を形成するときに、同時に、コンタクト形成領域ＣＢの領域ＣＢｂに設けられたコンタクトホールＨに対して第３の多結晶シリコン層１１を埋込み、その後、タングステンシリサイド膜１２、シリコン窒化膜１９、シリコン酸化膜６、第１の層間絶縁膜７および第２の層間絶縁膜８を堆積し、第２の層間絶縁膜８上からタングステンシリサイド膜１２上に至る開口を形成し、この開口内にバリアメタル膜１３を形成し、その内側に金属層１４を埋め込むことで、それぞれアスペクト比が低い孔部Ｈおよび開口にコンタクトプラグ１０および金属層１４を埋込むことになり、コンタクトプラグ１０のシリコン基板２との接触不良や高抵抗化を防止できるようになる。しかも、シリコン基板２の上に異物残りが発生することもなくなり、さらに接触不良や高抵抗化を防止することができ、接触抵抗を低減することができる。
【００４８】
ゲート電極形成領域Ｇに対して第３の多結晶シリコン層１１を形成するときに、同時に、コンタクト形成領域ＣＢの領域ＣＢｂに設けられたコンタクトホールＨに対して第３の多結晶シリコン層１１を埋込んでいるため、別工程で埋込む必要なく工程を簡略化して形成することができる。
【００４９】
（第２の実施形態）
図１２ないし図２０は、本発明の第２の実施形態を示している。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分についてのみ説明する。
【００５０】
図２０（ａ）および図２０（ｂ）は、それぞれ、図１１（ａ）および図１１（ｂ）に代わる本実施形態の特徴部分の切断面図を模式的に示している。
図２０（ａ）および図２０（ｂ）に示すように、ビット線コンタクト形成領域ＣＢのうちの一部領域ＣＢａにおいては、第３の多結晶シリコン層１１の下面が全てシリコン基板２に接触している。具体的に前述実施形態と構造を比較すると、領域ＣＢａにおいてゲート絶縁膜１５、第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８が全て除去されており、当該領域に第３の多結晶シリコン層１１が形成されている。したがって、前述実施形態の構造に比較してシリコン基板２に対する接触面積を拡大することができ、さらに接触抵抗の低減を図ることができる。
【００５１】
＜製造方法について＞
以下、製造方法について図１２（ａ）〜図１２（ｃ）ないし図１９（ａ）〜図１９（ｂ）を参照して説明する。
【００５２】
図１２（ａ）〜図１２（ｃ）は、それぞれ図３（ａ）〜図３（ｃ）に代わる模式的な一製造工程図、図１３（ａ）〜図１３（ｂ）は、それぞれ図４（ａ）〜図４（ｂ）に代わる模式的な一製造工程図、図１４（ａ）〜図１４（ｂ）は、それぞれ図５（ａ）〜図５（ｂ）に代わる模式的な一製造工程図、図１５（ａ）〜図１５（ｃ）は、それぞれ図６（ａ）〜図６（ｃ）に代わる模式的な一製造工程図、図１６（ａ）〜図１６（ｂ）は、それぞれ図７（ａ）〜図７（ｂ）に代わる模式的な一製造工程図、図１７（ａ）〜図１７（ｂ）は、それぞれ図８（ａ）〜図８（ｂ）に代わる模式的な一製造工程図、図１８（ａ）〜図１８（ｃ）は、それぞれ図９（ａ）〜図９（ｃ）に代わる模式的な一製造工程図、図１９（ａ）〜図１９（ｂ）は、それぞれ図１０（ａ）〜図１０（ｂ）に代わる模式的な一製造工程図を示している。
【００５３】
以下本実施形態の製造方法について、前述実施形態と異なる部分に係る製造方法の要部を説明する。図１２（ａ）〜図１２（ｃ）に示すように、マスクパターンＭの開口幅を領域ＣＢｂから拡大した領域ＣＢａについて開口する。図１３（ａ）〜図１３（ｃ）に示すように、領域ＣＢａについて、第１のゲート絶縁膜１５、第１の多結晶シリコン層１６、ゲート間絶縁膜１７、第２の多結晶シリコン層１８に対して孔部Ｈを形成する。この領域ＣＢａは、前述工程において形成されたビット線コンタクト形成領域ＣＢの第１のゲート絶縁膜１５、第１の多結晶シリコン層１６、ゲート間絶縁膜１７の略全ての膜を除去するための領域である。尚、領域ＣＢａよりも広く設定された領域ＣＢを含むように設定しても良い。
【００５４】
図１４（ａ）〜図１４（ｂ）に示すように、領域ＣＢａの孔部Ｈ内に第３の多結晶シリコン層１１を埋め込む。図１５（ａ）〜図１５（ｃ）に示すように、各膜１２、１９、２０、２１を積層形成した後、領域ＣＢａおよびゲート電極形成領域Ｇについて当該各膜を残留させるようにマスクパターン２２を形成する。図１６（ａ）〜図１６（ｃ）に示すように、隣接する複数のビット線コンタクト形成領域ＣＢａ間に形成された各膜を除去すると同時に、隣接する複数のゲート電極形成領域Ｇ間に形成された各膜を除去し、さらに、同時に、隣接するゲート電極形成領域Ｇおよびビット線コンタクト形成領域ＣＢａ間に形成された各膜を除去する。
【００５５】
この後の、図１７（ａ）〜図１７（ｂ）ないし図１９（ａ）〜図１９（ｂ）に説明図を示す各製造工程を経て図２０（ａ）〜図２０（ｂ）に示す構造を得ることができるが、この製造工程は前述実施形態と略同様であるため、その説明を省略する。
【００５６】
本実施形態に係る製造方法によれば、シリコン基板２のビット線コンタクト形成領域ＣＢ（もしくはＣＢａ）に形成されたゲート間絶縁膜１７、第１の多結晶シリコン層１６、第１のゲート絶縁膜１５の略全てを除去することで孔部Ｈを形成しているため、その後、第３の多結晶シリコン層１１を当該孔部Ｈに埋め込んだときに、前述実施形態に比較して接触面積を拡大させることができ、さらにシリコン基板２との接触抵抗の低減を図ることができる。
【００５７】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００５８】
半導体基板としてｐ型のシリコン基板２に適用したが、その他の様々な材料の半導体基板に適用することも可能である。
ビット線コンタクト形成領域ＣＢの構造に適用したが、その他様々な配線層のコンタクト形成領域に適用可能である。
【００５９】
第１ないし第３の多結晶シリコン層１６、１８、１１に代えてそれぞれ非晶質シリコン（アモルファスシリコン）等の導電層を適用しても良い。
ビット線コンタクト形成領域ＣＢの制御ゲート電極ＣＧに対応する構造の一部または下面全てがシリコン基板２に接触する実施形態を示したが、この構造に代えて、ビット線コンタクト形成領域ＣＢの浮遊ゲート電極ＦＧに対応する構造（第１の多結晶シリコン層１６）をシリコン基板２に接触するように構成すると共に、その上方に形成される制御ゲート電極ＣＧに対応する構造（第２もしくは第３の多結晶シリコン層１８、１１）を第１の多結晶シリコン層１６に接触するように構成しても良い。すなわちビット線コンタクト形成領域ＣＢにおける第１のゲート絶縁膜１５とゲート間絶縁膜１７を除去して構成するようにしても良い。これにより前述と略同様の作用効果が得られる。
【００６０】
メモリセル領域におけるビット線コンタクト形成領域ＣＢに適用したが、これに限定されるものではなく、その他の領域においてもシリコン基板２上に対して接触するコンタクトプラグを構成するコンタクト形成領域の構造やその製造方法に適用しても良い。
【００６１】
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、必要に応じてその他ＥＥＰＲＯＭ、ＮＯＲ型のフラッシュメモリ装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置等の半導体装置に適用しても良い。
【００６２】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係るメモリセル領域の電気的構成図
【図２】模式的に示す平面図
【図３】（ａ）は図２のＡ−Ａ線に沿う模式的な切断面で示す一製造工程図（その１）、（ｂ）は図２のＢ−Ｂ線に沿う模式的な切断面で示す一製造工程図（その１）、（ｃ）は一製造工程を平面的に示す図（その１）
【図４】（ａ）は図３（ａ）対応図（その２）、（ｂ）は図３（ｂ）対応図（その２）
【図５】（ａ）は図３（ａ）対応図（その３）、（ｂ）は図３（ｂ）対応図（その３）
【図６】（ａ）は図３（ａ）対応図（その４）、（ｂ）は図３（ｂ）対応図（その４）、（ｃ）は図３（ｃ）対応図（その２）
【図７】（ａ）は図３（ａ）対応図（その５）、（ｂ）は図３（ｂ）対応図（その５）
【図８】（ａ）は図３（ａ）対応図（その６）、（ｂ）は図３（ｂ）対応図（その６）
【図９】（ａ）は図３（ａ）対応図（その７）、（ｂ）は図３（ｂ）対応図（その７）、（ｃ）は図３（ｃ）対応図（その３）
【図１０】（ａ）は図３（ａ）対応図（その８）、（ｂ）は図３（ｂ）対応図（その８）
【図１１】（ａ）は図２のＡ−Ａ線に沿う模式的な切断面図、（ｂ）は図２のＢ−Ｂ線に沿う模式的な切断面図
【図１２】本発明の第２の実施形態に係る模式的な切断面で示す一製造工程図（（ａ）〜（ｃ）は図３相当図）
【図１３】（ａ）は図４（ａ）相当図、（ｂ）は図４（ｂ）相当図
【図１４】（ａ）は図５（ａ）相当図、（ｂ）は図５（ｂ）相当図
【図１５】（ａ）は図６（ａ）相当図、（ｂ）は図６（ｂ）相当図、（ｃ）は図６（ｃ）相当図
【図１６】（ａ）は図７（ａ）相当図、（ｂ）は図７（ｂ）相当図
【図１７】（ａ）は図８（ａ）相当図、（ｂ）は図８（ｂ）相当図
【図１８】（ａ）は図９（ａ）相当図、（ｂ）は図９（ｂ）相当図、（ｃ）は図９（ｃ）相当図
【図１９】（ａ）は図１０（ａ）相当図、（ｂ）は図１０（ｂ）相当図
【図２０】（ａ）は図１１（ａ）相当図、（ｂ）は図１１（ｂ）相当図
【符号の説明】
【００６４】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、１０はコンタクトプラグ、１１は第３の多結晶シリコン層（第２の導電層）、１５は第１のゲート絶縁膜（第１の絶縁膜）、１６は第１の多結晶シリコン層（第１の導電層）、１７はゲート間絶縁膜（第２のゲート絶縁膜、第２の絶縁膜）、１８は第２の多結晶シリコン層（第３の導電層）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＳＧは選択ゲート電極、Ｈは孔部、ＣＢはビット線コンタクト形成領域（コンタクト形成領域）、Ｇはゲート電極形成領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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