(57)【要約】【課題】  短波長範囲の信号光に対しても高い量子効率を有する半導体受光素子、それを備えた光電変換回路およびそれらの製造方法を提供する。【解決手段】  半導体受光素子（１００）は、半導体基板（１）と、半導体基板上に設けられ半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層（２）と、第１半導体層上に設けられ第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層（３）と、第２半導体層上に設けられ第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層（１０）と、第３半導体層上に設けられ第１のバンドギャップよりも大きい第２のバンドギャップを有し層厚が５ｎｍ以上５０ｎｍ以下であり光入射側となる第４半導体層（８）とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板と格子整合し、第１導電性の不純物を含有し、第１のバンドギャップエネルギを有する第１半導体層と、
前記第１半導体層上に設けられ、前記第１のバンドギャップエネルギを有し、前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、
前記第２半導体層上に設けられ、前記第１導電性と異なる第２導電性の不純物を含有し、前記第１のバンドギャップエネルギを有する第３半導体層と、
前記第３半導体層上に設けられ、前記第１のバンドギャップよりも大きい第２のバンドギャップを有し、層厚が５ｎｍ以上５０ｎｍ以下であり、光入射側となる第４半導体層とを備えることを特徴とする半導体受光素子。
【請求項２】
前記第１〜第３半導体層の側壁に設けられ、前記第２のバンドギャップエネルギを有し、層厚が１００ｎｍ以上である第５半導体層をさらに備えることを特徴とする請求項１記載の半導体受光素子。
【請求項３】
前記第３半導体層上または前記第４半導体層上に設けられた電極をさらに備えることを特徴とする請求項１記載の半導体受光素子。
【請求項４】
前記第５半導体層と前記第４半導体層との層厚差は、５０ｎｍ以上であることを特徴とする請求項２記載の半導体受光素子。
【請求項５】
半導体基板と、
前記半導体基板上に設けられ、前記半導体基板と格子整合し、第１導電性の不純物を含有し、第１のバンドギャップエネルギを有する第１半導体層と、
前記第１半導体層上に設けられ、前記第１のバンドギャップエネルギを有し、前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、
前記第２半導体層上に設けられ、前記第１導電性と異なる第２導電性の不純物を含有し、前記第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有し、層厚が５ｎｍ以上５０ｎｍ以下であり、光入射側となる第３半導体層とを備えることを特徴とする半導体受光素子。
【請求項６】
前記第３半導体層上に設けられた電極をさらに備えることを特徴とする請求項５記載の半導体受光素子。
【請求項７】
前記第１〜第３半導体層の側壁に設けられ、前記第２のバンドギャップエネルギを有し、層厚が１００ｎｍ以上である第４半導体層をさらに備えることを特徴とする請求項５記載の半導体受光素子。
【請求項８】
前記第４半導体層と前記第３半導体層との層厚差は、５０ｎｍ以上であることを特徴とする請求項７記載の半導体受光素子。
【請求項９】
前記第２のバンドギャップエネルギを有する半導体層は、ＩｎＰからなることを特徴とする請求項１〜８のいずれかに記載の半導体受光素子。
【請求項１０】
前記第１のバンドギャップエネルギを有する半導体層は、ＩｎＧａＡｓからなることを特徴とする請求項１〜９のいずれかに記載の半導体受光素子。
【請求項１１】
前記第１半導体層の上面側または前記半導体基板の下面側のいずれか一方に電極をさらに備えることを特徴とする請求項３または６記載の半導体受光素子。
【請求項１２】
前記請求項１〜１１のいずれかに記載の半導体受光素子と、
前記半導体基板上において前記半導体受光素子とモノシリックに集積化され、前記半導体受光素子と電気的に接続された電子素子とを備えることを特徴とする光電変換回路。
【請求項１３】
前記電子素子は、ヘテロ接合バイポーラトランジスタであることを特徴とする請求項１２記載の光電変換回路。
【請求項１４】
前記半導体基板上に前記半導体受光素子とモノシリックに集積化され、前記半導体受光素子と電気的に接続されたキャパシタおよび抵抗器をさらに備えることを特徴とする請求項１２または１３記載の光電変換回路。
【請求項１５】
半導体基板上に、前記半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、前記第１のバンドギャップエネルギを有し前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、前記第１導電性と異なる第２導電性の不純物を含有し前記第１のバンドギャップエネルギを有する第３半導体層と、前記第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有する第４半導体層とを順に積層する工程と、
前記第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第４半導体層上面および前記第３半導体層上面の露出部にマスキングする工程と、
前記第１、第２および第３半導体層の側壁に、前記第２のバンドギャップエネルギを有する第５半導体層を形成する工程とを含み、
前記第４半導体層の層厚が５ｎｍ以上５０ｎｍ以下であることを特徴とする半導体受光素子の製造方法。
【請求項１６】
前記第５半導体層の層厚は、１００ｎｍ以上であることを特徴とする請求項１５記載の半導体受光素子の製造方法。
【請求項１７】
半導体基板上に、前記半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、前記第１のバンドギャップエネルギを有し前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、前記第１導電性と異なる第２導電性の不純物を含有し前記第１のバンドギャップエネルギを有する第３半導体層とを順に積層する工程と、
前記第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第１〜第３の側壁と前記第３半導体層の上面とを覆うように前記第２のバンドギャップエネルギを有する第４半導体層を形成する工程と、
前記第３半導体層上の前記第４半導体層に対して選択エッチング処理を施す工程とを含み、
前記第３半導体層上の前記第４半導体層の層厚は、５ｎｍ以上５０ｎｍ以下であることを特徴とする半導体受光素子の製造方法。
【請求項１８】
前記第１〜第３の側壁を覆う前記第４半導体層の層厚は、１００ｎｍ以上であることを特徴とする請求項１７記載の半導体受光素子の製造方法。
【請求項１９】
半導体基板上に、前記半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、前記第１のバンドギャップエネルギを有し前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、前記第１導電性と異なる第２導電性の不純物を含有し前記第１のバンドギャップエネルギを有する第３半導体層とを順に積層する工程と、
前記第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、
前記第３半導体層上面および前記第１半導体層上面の露出部の一部にマスキングする工程と、
前記第１〜第３半導体層の側壁に、前記第１のバンドギャップよりも大きい第２のバンドギャップエネルギを有する第４半導体層を形成する工程と、
前記第３半導体層上に前記第２のバンドギャップエネルギを有する第５半導体層を形成する工程とを含み、
前記第５半導体層の層厚は５ｎｍ以上５０ｎｍ以下であることを特徴とする半導体受光素子の製造方法。
【請求項２０】
前記第４半導体層の層厚は、１００ｎｍ以上であることを特徴とする請求項１９記載の半導体受光素子の製造方法。
【請求項２１】
半導体基板上に、前記半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、前記第１のバンドギャップエネルギを有し前記第１半導体層よりも低濃度の前記第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、前記第１導電性と異なる第２導電性の不純物を含有し前記第１のバンドギャップエネルギを有する第３半導体層と、前記第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有する第４半導体層と、前記第１導電性の不純物を含有し前記第１のバンドギャップエネルギを有する第５半導体層を順に積層する工程と、
前記第１〜第４半導体層からなる第１メサを受光領域とし、前記第１〜第４および第５半導体層からなる第２メサをトランジスタ領域として形成する工程と、
前記第１メサにおける前記第１〜第３半導体層の側壁に前記第２のバンドギャップエネルギを有する第６半導体層を形成する工程とを含み、
前記第４半導体層の層厚は５ｎｍ以上５０ｎｍ以下であることを特徴とする光電変換回路の製造方法。
【請求項２２】
前記第６半導体層の層厚は、１００ｎｍ以上であることを特徴とする請求項２１記載の半導体受光素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体受光素子、それを備えた光電変換回路およびそれらの製造方法に関する。
【背景技術】
【０００２】
光電子集積回路は、ＰＩＮ型フォトダイオード等の受光素子とヘテロ接合バイポーラトランジスタ等の電子素子とが同一の基板上にモノシリックに集積化された構造を有している。ＰＩＮ型の受光素子は、集積の容易さ、素子間の絶縁の容易さを実現するために、主としてメサ型に形成されている。例えば、ＩｎＰ基板上に、ＩｎＧａＡｓからなるＰＩＮ型フォトダイオードが形成され、ＩｎＰからなる保護層を備えるＰＩＮ型の受光素子が開示されている（例えば、特許文献１参照）。
【０００３】
ＩｎＰからなる保護層は長波長側において広い透過波長範囲を有することから、特許文献１に係る受光素子は、主に光ファイバ通信システムに使用される１２６０ｎｍ〜１６２０ｎｍの長波長範囲の信号光に対して有効である。ここで、ＩｎＰはバンドギャップエネルギ波長である０．９２μｍ以下の短波長範囲に吸収特性を有している。したがって、マルチモードファイバが使用されかつ８５０ｎｍを信号波長とする通信システムにおいては、ＩｎＰ保護層において信号光の大半が吸収されてしまう。その結果、十分な感度特性が得られない。これは、上記ＩｎＰ保護層で発生したキャリアが受光素子と上記ＩｎＰ保護層との間のエネルギ障壁によって受光素子側に流れ出すことができず、このため、上記ＩｎＰ保護層で発生したキャリアが受光感度に寄与できないからである。
【０００４】
近年、このような８５０ｎｍを信号波長とする短波長通信システムの高速化、高機能化（小型化、低コスト化等）等に対する要求が著しい。従来、８５０ｎｍを信号波長とする通信システムにおいては、シリコンフォトダイオードが用いられている。
【０００５】
しかしながら、シリコンフォトダイオードの光吸収層（Ｓｉ）の厚さを制御することは困難である。したがって、シリコンフォトダイオードの高速化に限界がある。また、材料系の不一致を理由として、高速化を可能とするＩｎＰ系電子デバイス（例えば、ヘテロ接合バイポーラトランジスタ）との光電素子集積化ができなくなっている。
【０００６】
【特許文献１】特開平９−２１３９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、ＩｎＧａＡｓのバンドギャップエネルギは狭いことから、ＩｎＧａＡｓ表面は非常に不安定になる。この場合、ＳｉＮ膜のような誘電体膜によってＩｎＧａＡｓ表面を安定保護することは困難である。そのため、ＩｎＧａＡｓ表面に発生キャリアのトラップ準位が多数存在してしまう。特に、吸収係数が大きい短波長範囲の信号光においては、表面トラップによる感度低下が著しくなる。
【０００８】
本発明は、短波長（例えば０．９２μｍ以下）範囲の信号光に対しても高い量子効率を有する半導体受光素子、それを備えた光電変換回路およびそれらの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る半導体受光素子は、半導体基板と、半導体基板上に設けられ半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１半導体層上に設けられ第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第２半導体層上に設けられ第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層と、第３半導体層上に設けられ第１のバンドギャップよりも大きい第２のバンドギャップを有し層厚が５ｎｍ以上５０ｎｍ以下であり光入射側となる第４半導体層とを備えることを特徴とするものである。
【００１０】
本発明に係る半導体受光素子においては、第４半導体層を透過した光が第１〜第３半導体層において受光される。第４半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第４半導体層において少なくなる。第４半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第３半導体層において発生しなくなる。したがって、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る半導体受光素子は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００１１】
第１〜第３半導体層の側壁に設けられ第２のバンドギャップエネルギを有し層厚が１００ｎｍ以上である第５半導体層をさらに備えていてもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。
【００１２】
第３半導体層上または第４半導体層上に設けられた電極をさらに備えていてもよい。また、第５半導体層と第４半導体層との層厚差は、５０ｎｍ以上であってもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。
【００１３】
本発明に係る他の半導体受光素子は、半導体基板と、半導体基板上に設けられ半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１半導体層上に設けられ第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第２半導体層上に設けられ第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有し層厚が５ｎｍ以上５０ｎｍ以下であり光入射側となる第３半導体層とを備えることを特徴とするものである。
【００１４】
本発明に係る他の半導体受光素子においては、第３半導体層を透過した光が第１および第２半導体層において受光される。第３半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第３半導体層において少なくなる。第３半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第２半導体層において発生しなくなる。したがって、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る半導体受光素子は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００１５】
第３半導体層上に設けられた電極をさらに備えていてもよい。また、第１〜第３半導体層の側壁に設けられ第２のバンドギャップエネルギを有し層厚が１００ｎｍ以上である第４半導体層をさらに備えていてもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。また、第４半導体層と第３半導体層との層厚差は、５０ｎｍ以上であってもよい。
【００１６】
第２のバンドギャップエネルギを有する半導体層は、ＩｎＰからなるものであってもよい。ＩｎＰは短波長に対して比較的高い吸収係数を有するが、第３半導体層または第４半導体層の層厚が５ｎｍ以上５０ｎｍ以下と小さいことから、第１〜第３半導体層の量子効率を向上させることができる。なお、ＩｎＰは、層厚の制御が容易である。したがって、第３半導体層または第４半導体層の層厚を容易に５ｎｍ〜５０ｎｍの範囲にすることができる。また、第１のバンドギャップエネルギを有する半導体層は、ＩｎＧａＡｓからなるものであってもよい。また、第１半導体層の上面側または半導体基板の下面側のいずれか一方に電極をさらに備えていてもよい。
【００１７】
本発明に係る光電変換回路は、請求項１〜１１のいずれかに記載の半導体受光素子と、半導体基板上において半導体受光素子とモノシリックに集積化され半導体受光素子と電気的に接続された電子素子とを備えることを特徴とするものである。本発明に係る光電変換回路においては、半導体受光素子が入射光の波長範囲にかかわらず高い量子効率を実現する。なお、電子素子は、ヘテロ接合バイポーラトランジスタであってもよい。また、半導体基板上に半導体受光素子とモノシリックに集積化され、半導体受光素子と電気的に接続されたキャパシタおよび抵抗器をさらに備えていてもよい。
【００１８】
本発明に係る半導体受光素子の製造方法は、半導体基板上に、半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層と、第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有する第４半導体層とを順に積層する工程と、第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、第４半導体層上面および第３半導体層上面の露出部にマスキングする工程と、第１、第２および第３半導体層の側壁に第２のバンドギャップエネルギを有する第５半導体層を形成する工程とを含み、第４半導体層の層厚が５ｎｍ以上５０ｎｍ以下であることを特徴とするものである。
【００１９】
本発明に係る半導体受光素子の製造方法においては、第４半導体層を最初の形成工程において形成し、第４半導体層上を保護してから第１、第２および第３半導体層の側壁へのみ選択的に第５半導体層を形成しているので、第４半導体層上に他の半導体層を再成長させる必要がない。この場合、第４半導体層上に再成長界面が発生しない。それにより、第４半導体層を良好な表面を持つ受光窓として用いることができる。また、第４半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第４半導体層において少なくなる。第４半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第３半導体層において発生しなくなる。したがって、本発明に係る半導体受光素子においては、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る半導体受光素子は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００２０】
第５半導体層の層厚は、１００ｎｍ以上であってもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。
【００２１】
本発明に係る半導体受光素子の他の製造方法は、半導体基板上に、半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層とを順に積層する工程と、第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、第１〜第３の側壁と第３半導体層の上面とを覆うように前記第２のバンドギャップエネルギを有する第４半導体層を形成する工程と、第３半導体層上の第４半導体層に対して選択エッチング処理を施す工程とを含み、第３半導体層上の第４半導体層の層厚は、５ｎｍ以上５０ｎｍ以下であることを特徴とするものである。
【００２２】
本発明に係る半導体受光素子の他の製造方法においては、第３半導体層上面の第４半導体層および第１〜第３の側壁の第４半導体層を一度の工程で形成することができる。したがって、製造工程が簡略化される。また、第４半導体層上に他の半導体層を再成長させる必要がない。この場合、第４半導体層上に再成長界面が発生しない。それにより、第４半導体層を良好な表面を持つ受光窓として用いることができる。また、第３半導体層上の第４半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第４半導体層において少なくなる。第３半導体層上の第４半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第３半導体層において発生しなくなる。したがって、本発明に係る半導体受光素子においては、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る半導体受光素子は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００２３】
第１〜第３の側壁を覆う第４半導体層の層厚は、１００ｎｍ以上であってもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。
【００２４】
本発明に係る半導体受光素子のさらに他の製造方法は、半導体基板上に、半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層とを順に積層する工程と、第１〜第３半導体層の側壁を露出させるエッチング処理を施す工程と、第３半導体層上面および第１半導体層上面の露出部の一部にマスキングする工程と、第１〜第３半導体層の側壁に第１のバンドギャップよりも大きい第２のバンドギャップエネルギを有する第４半導体層を形成する工程と、第３半導体層上に前記第２のバンドギャップエネルギを有する第５半導体層を形成する工程とを含み、第５半導体層の層厚は５ｎｍ以上５０ｎｍ以下であることを特徴とするものである。
【００２５】
本発明に係る半導体受光素子のさらに他の製造方法においては、第１〜第３半導体層の側壁に第４半導体層を形成した後に第５半導体層を形成するため、後続プロセスにおいて第５半導体層への熱的影響が少なくなる。すなわち、製造過程において最大温度となる半導体エピタキシャル成長プロセスが第５半導体層に対して行われない。また、第５半導体層上に他の半導体層を再成長させる必要がない。この場合、第５半導体層上に再成長界面が発生しない。それにより、第５半導体層を良好な表面を持つ受光窓として用いることができる。また、第５半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第５半導体層において少なくなる。第５半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第３半導体層において発生しなくなる。したがって、本発明に係る半導体受光素子においては、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る半導体受光素子は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００２６】
第４半導体層の層厚は、１００ｎｍ以上であってもよい。この場合、本発明に係る半導体受光素子の暗電流が低減される。したがって、本発明に係る半導体素子の高信頼性を維持することができる。
【００２７】
本発明に係る光電変換回路の製造方法は、半導体基板上に、半導体基板と格子整合し第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第１半導体層と、第１のバンドギャップエネルギを有し第１半導体層よりも低濃度の第１導電性の不純物を含有しまたは実質的にアンドープの第２半導体層と、第１導電性と異なる第２導電性の不純物を含有し第１のバンドギャップエネルギを有する第３半導体層と、第１のバンドギャップエネルギよりも大きい第２のバンドギャップエネルギを有する第４半導体層と、第１導電性の不純物を含有し第１のバンドギャップエネルギを有する第５半導体層を順に積層する工程と、第１〜第４半導体層からなる第１メサを受光領域とし第１〜第４および第５半導体層からなる第２メサをトランジスタ領域として形成する工程と、第１メサにおける第１〜第３半導体層の側壁に第２のバンドギャップエネルギを有する第６半導体層を形成する工程とを含み、第４半導体層の層厚は５ｎｍ以上５０ｎｍ以下であることを特徴とするものである。
【００２８】
本発明に係る光電変換回路の製造方法においては、半導体受光素子の第１〜第４半導体層と電子素子の第１〜第４半導体層との共用化が可能である。また、半導体受光素子および電子素子を形成する際のプロセスの共通化および集積化プロセスの簡易化が可能となる。また、第４半導体層の層厚が５０ｎｍ以下になると、短波長範囲の入射光に対する感度に寄与しない発生キャリア数が第４半導体層において少なくなる。第４半導体層の層厚が５ｎｍ以上になると、短波長範囲の入射光に対する感度に寄与しない表面トラップが第３半導体層において発生しなくなる。したがって、本発明に係る光電変換回路においては、受光感度として寄与する第１〜第３半導体層における発生キャリアが増加し、量子効率が向上する。その結果、本発明に係る光電変換回路は、従来の長波長範囲の入射光だけではなく、短波長範囲の入射光に対しても高い量子効率を実現する。
【００２９】
第６半導体層の層厚は、１００ｎｍ以上であってもよい。この場合、本発明に係る光電変換回路の半導体受光素子の暗電流が低減される。したがって、本発明に係る光電変換回路の高信頼性を維持することができる。
【発明の効果】
【００３０】
本発明によれば、半導体受光素子およびそれを備えた光電変換回路は、短波長（０．９２μｍ以下）範囲の信号光に対して高い量子効率を有し、かつ低暗電流特性および高信頼性を維持することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明を実施するための最良の形態を説明する。
【実施例１】
【００３２】
図１は、本発明の第１実施例に係る半導体受光素子１００の模式的断面図である。図１に示すように、半導体受光素子１００は、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３およびｐ型半導体層１０が順に積層された構造を有する。第１ｉ型半導体層３およびｐ型半導体層１０は、メサ型に形成され、円柱台状の第１メサ部を一体として構成している。ｎ型半導体層２は、メサ型に形成され、第１メサ部の底面下に配置された円錐台状の第２メサ部を単独で構成している。第２メサ部は、第１メサ部底面よりも大きい底面を有する。
【００３３】
また、第２メサ上の第１メサ以外の領域であって第１ｉ型半導体層３と離れた領域に、ｎ型電極７が形成されている。ｎ型電極７は、ｎ型半導体層２とオーミック接触している。第１メサ部上には、リング状にｐ型電極６が形成されている。ｐ型電極６は、ｐ型半導体層１０とオーミック接触している。ｐ型半導体層１０上のｐ型電極６の内部には、第２ｉ型半導体層８が形成されている。
【００３４】
さらに、ｎ型電極７からｐ型電極６にかけて、パッシベーション半導体層４が形成されている。すなわち、パッシベーション半導体層４は、ｎ型半導体層２上から、第１ｉ型半導体層およびｐ型半導体層１０の側壁を通って、ｐ型半導体層１０の上面にかけて形成されている。また、半導体基板１上と、ｎ型半導体層２の側壁と、パッシベーション半導体層４の表面と、ｐ型半導体層１０と第２ｉ型半導体層８とを覆うように、パッシベーション絶縁膜５が形成されている。ただし、パッシベーション絶縁膜５は、ｎ型電極７およびｐ型電極６上に開口部を有している。
【００３５】
半導体基板１は、例えばＩｎＰからなる。ｎ型半導体層２は、半導体基板１と格子整合するｎ型ＩｎＧａＡｓからなる。ｎ型半導体層２のＮキャリア濃度は、１×１０１８ｃｍ−３程度である。ｎ型半導体層２のドーパントは、例えばＳｉである。ｎ型半導体層２の層厚は、１μｍ程度である。第１ｉ型半導体層３は、実質的にアンドープのＩｎＧａＡｓからなる。ここでいう「実質的にアンドープ」とは、ドーパントが意図的にドープされていない状態のことをいう。第１ｉ型半導体層３の層厚は、２μｍ程度である。
【００３６】
ｐ型半導体層１０は、ｐ型ＩｎＧａＡｓからなる。ｐ型半導体層１０は、Ｐキャリア濃度が２×１０１８ｃｍ−３程度で層厚が０．１μｍ程度の第１層と、Ｐキャリア濃度が１×１０１９ｃｍ−３程度で層厚が０．２μｍ程度の第２層とが順に積層された構造を有する。ｐ型半導体層１０のドーパントは、例えばＺｎである。第２ｉ型半導体層８は、実質的にアンドープのＩｎＰからなる。第２ｉ型半導体層８の層厚は、後述する。パッシベーション半導体層４は、実質的にアンドープのＩｎＰからなる。パッシベーション半導体層４の層厚は、後述する。
【００３７】
パッシベーション絶縁膜５は、絶縁体からなる。パッシベーション絶縁膜５を構成する絶縁体として、シリコン、アルミニウム、チタン等のフッ化物、酸化物、窒化物等を用いることができる。本実施例においては、ＳｉＮからなる絶縁体を用いている。第２ｉ型半導体層８上のパッシベーション絶縁膜５は、反射防止膜として機能する。
【００３８】
次に、図２および図３を参照しつつ、第２ｉ型半導体層８の層厚について説明する。図２は、８５０ｎｍの波長光を入射光として用いた場合における、第２ｉ型半導体層８の層厚と入射面に第２ｉ型半導体層８が設けられたＩｎＧａＡｓの量子効率との関係を示す図である。図２の横軸は第２ｉ型半導体層８の層厚を示し、図２の縦軸は第２ｉ型半導体層８の層厚と入射面に第２ｉ型半導体層８が設けられたＩｎＧａＡｓの量子効率を示す。図３は、第２ｉ型半導体層８の層厚が５ｎｍ以上５０ｎｍ以下の場合における、バンドギャップエネルギおよび発生キャリア密度の概念図である。
【００３９】
図２に示すように、第２ｉ型半導体層８が０ｎｍの場合においては、ＩｎＧａＡｓの量子効率は５０％程度である。これは、ＩｎＧａＡｓの表面が非常に不安定であり、ＩｎＧａＡｓ表面に発生キャリアのトラップ準位が多数存在しているからである。
【００４０】
第２ｉ型半導体層８の層厚が５ｎｍ以上５０ｎｍ以下の範囲においては、ＩｎＧａＡｓの量子効率は８０％を超えている。この場合、半導体受光素子１００の量子効率は、シリコンフォトダイオードの量子効率を上回る。これは、図３に示すように、第２ｉ型半導体層８の層厚が５ｎｍ以上５０ｎｍ以下の範囲にある場合には、第２ｉ型半導体層８における発生キャリア数が少なくなるからである。
【００４１】
したがって、ＩｎＰが９２０ｎｍ以下の短波長光に対して大きい吸収効率を有しているとしても、ＩｎＰの層厚を５ｎｍ以上５０ｎｍ以下の範囲に設定することによってＩｎＧａＡｓの量子効率を大きくすることができる。以上のことから、本実施例に係る第２ｉ型半導体層８の層厚は、５ｎｍ以上５０ｎｍ以下であることが必要である。
【００４２】
次に、図４を参照しつつ、パッシベーション半導体層４の層厚について説明する。図４は、パッシベーション半導体層４の層厚と半導体受光素子１００の暗電流との関係を示す図である。図４の横軸はパッシベーション半導体層４の層厚を示し、図４の縦軸は半導体受光素子１００の暗電流を示す。なお、ここでいうパッシベーション半導体層４の層厚とは、上記第１メサの側壁を積層面とした場合の層厚である。
【００４３】
図４に示すように、パッシベーション半導体層４の層厚が小さいと暗電流値も大きくなっている。パッシベーション半導体層４の層厚の増加とともに、暗電流値は小さくなる。パッシベーション半導体層４の層厚が１００ｎｍを超えた場合には、暗電流値が１ｎＡ以下にまで低減する。したがって、半導体受光素子１００の高信頼性を維持することができる。以上のことから、パッシベーション半導体層４の層厚は、１００ｎｍ以上であることが必要である。
【００４４】
実施例１に係る半導体受光素子１００と請求項１および請求項２との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、第２ｉ型半導体層８が第４半導体層に相当し、パッシベーション半導体層４が第５半導体層に相当する。
【００４５】
（製造方法１−１）
続いて、半導体受光素子１００の製造方法について説明する。図５は、半導体受光素子１００の第１の製造方法について説明するためのフロー図である。まず、図５（ａ）に示すように、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３、ｐ型半導体層１０および第２ｉ型半導体層８をエピタキシャル成長させる。次に、図５（ｂ）に示すように、第２ｉ型半導体層８の周縁部に対して選択エッチング処理を施す。それにより、円柱台状の第２ｉ型半導体層８が形成される。
【００４６】
次いで、図５（ｃ）に示すように、第１ｉ型半導体層３およびｐ型半導体層１０の周縁部に対して選択エッチング処理を施す。それにより、第１メサが形成される。なお、第１メサの底面は、第２ｉ型半導体層８の底面よりも大きくなっている。それにより、第２ｉ型半導体層８は、第１メサ上面の内側に形成されている。次に、図５（ｄ）に示すように、第２ｉ型半導体層８およびｐ型半導体層１０の上面全体およびｎ型半導体層２上の一部領域に選択成長マスクを配置する。その後、ｎ型半導体層２および第１メサの側壁にパッシベーション半導体層４をエピタキシャル成長させる。その後、選択成長マスクを除去する。
【００４７】
次いで、図５（ｅ）に示すように、第２ｉ型半導体層８の露出面およびパッシベーション半導体層４の露出面にパッシベーション絶縁膜５を形成する。次に、図５（ｆ）に示すように、ｎ型半導体層２の露出部にｎ型電極７を形成するとともに、ｐ型半導体層１０の露出部にｐ型電極６を形成する。以上の工程により、半導体受光素子１００が完成する。
【００４８】
このように、半導体層８を最初のエピタキシャル成長工程において形成し、半導体層８上を選択成長マスクによって保護してから第１メサ側面部へのみ選択的に半導体層をエピタキシャル成長させているので、半導体層８上に他の半導体層を再成長させる必要がない。この場合、半導体層８上に再成長界面が発生しない。それにより、半導体層８を良好な表面を持つ受光窓として用いることができる。また、上記製造方法においては、半導体層８にリング状のコンタクトホールを形成する必要がない。それにより、第１メサ端からコンタクト電極までの距離を長くすることができる。その結果、素子容量を決める第１メサの径を小さくすることができる。なお、製造方法１−１で製造された半導体受光素子は、半導体受光素子１００とメサ上部の構造が異なるが、本発明を構成するのになんら不都合はない。
【００４９】
製造方法１−１と請求項１５との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、第２ｉ型半導体層８が第４半導体層に相当し、パッシベーション半導体層４が第５半導体層に相当する。
【００５０】
（製造方法１−２）
図６は、半導体受光素子１００の第２の製造方法について説明するためのフロー図である。まず、図６（ａ）に示すように、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３およびｐ型半導体層１０をエピタキシャル成長させる。次に、図６（ｂ）に示すように、ｐ型半導体層１０および第１ｉ型半導体層３の周縁部に対して選択エッチング処理を施す。それにより、第１メサが形成される。
【００５１】
次いで、図６（ｃ）に示すように、ｎ型半導体層２および第１メサを覆うようにパッシベーション半導体層４をエピタキシャル成長させる。次に、図６（ｄ）に示すように、ｐ型半導体層１０上のパッシベーション半導体層４に対してエッチバック処理を施す。それにより、所望の層厚の第２ｉ型半導体層８が形成される。次いで、図６（ｅ）に示すように、パッシベーション半導体層４および第２ｉ型半導体層８の全体を覆うようにパッシベーション絶縁膜５を形成し、ｎ型半導体層２上の一部の領域およびｐ型半導体層１０上の一部の領域にコンタクトホールを形成する。
【００５２】
次に、図６（ｆ）に示すように、ｎ型半導体層２の露出部にｎ型電極７を形成し、ｐ型半導体層１０の露出部にｐ型電極６を形成する。以上の工程により、半導体受光素子１００が完成する。このように、パッシベーション半導体層４および第２ｉ型半導体層８を一度の工程において形成することができる。したがって、製造工程が簡略化される。また、半導体層８上に他の半導体層を再成長させる必要がない。この場合、半導体層８上に再成長界面が発生しない。それにより、半導体層８を良好な表面を持つ受光窓として用いることができる。
【００５３】
製造方法１−２と請求項１６との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、第２ｉ型半導体層８が第４半導体層に相当する。
【００５４】
（製造方法１−３）
図７は、半導体受光素子１００の第３の製造方法について説明するためのフロー図である。まず、図７（ａ）に示すように、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３およびｐ型半導体層１０をエピタキシャル成長させる。次に、図７（ｂ）に示すように、ｐ型半導体層１０および第１ｉ型半導体層３の周縁部に対して選択エッチング処理を施す。それにより、第１メサが形成される。
【００５５】
次いで、図７（ｃ）に示すように、ｐ型半導体層１０上の全体およびｎ型半導体層２上の一部の領域に選択成長マスクを配置し、第１メサの側壁にパッシベーション半導体層４をエピタキシャル成長させる。その後、選択成長マスクを除去する。次に、図７（ｄ）に示すように、パッシベーション半導体層４およびｎ型半導体層２を覆うように選択成長マスクを配置し、ｐ型半導体層１０上に第２ｉ型半導体層８をエピタキシャル成長させる。その後、この選択成長マスクを除去する。
【００５６】
次いで、図７（ｅ）に示すように、ｎ型半導体層２、パッシベーション半導体層４、ｐ型半導体層１０および第２ｉ型半導体層８の全体を覆うようにパッシベーション絶縁膜５を形成し、ｎ型半導体層２の一部およびｐ型半導体層１０の一部の領域が露出するようにコンタクトホールを形成する。次に、図７（ｆ）に示すように、ｎ型半導体層２上の露出部にｎ型電極７を形成し、ｐ型半導体層１０上の露出部にｐ型電極６を形成する。以上の工程により、半導体受光素子１００が完成する。
【００５７】
このように、第１メサ側面部への半導体エピタキシャル成長後に半導体層８を形成するため、後続プロセスにおいて半導体層８への熱的影響が少なくなる。すなわち、製造過程において最大温度となる半導体エピタキシャル成長プロセスが半導体層８に対して行われない。また、半導体層８上に他の半導体層を再成長させる必要がない。この場合、半導体層８上に再成長界面が発生しない。それにより、半導体層８を良好な表面を持つ受光窓として用いることができる。なお、製造方法１−３で製造された半導体受光素子は、半導体受光素子１００とメサ上部の構造が異なるが、本発明を構成するのになんら不都合はない。
【００５８】
製造方法１−３と請求項１７との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、パッシベーション半導体層４が第４半導体層に相当し、第２ｉ型半導体層８が第５半導体層に相当する。
【実施例２】
【００５９】
続いて、本発明の第２実施例に係る半導体受光素子１００ａについて説明する。図８は、半導体受光素子１００ａの模式的断面図である。図８に示すように、半導体受光素子１００ａが図１の半導体受光素子１００と異なる点は、第２ｉ型半導体層８の代わりに第２ｐ型半導体層８ａが設けられている点である。第２ｐ型半導体層８ａは、ｐ型半導体層１０上の全体にわたって形成されている。したがって、ｐ型電極６は、第２ｐ型半導体層８ａとオーミック接触している。第２ｐ型半導体層８ａは、ｐ型ＩｎＰからなる。第２ｐ型半導体層８ａのＰキャリア濃度は、２×１０１８ｃｍ−３程度である。
【００６０】
第２ｐ型半導体層８ａの層厚は、５ｎｍ以上５０ｎｍ以下である。それにより、短波長光（９２０ｎｍ以下の波長光）に対する半導体受光素子１００ａの量子効率を８０％以上にすることができる。また、パッシベーション半導体層４の層厚は、１００ｎｍ以上である。それにより、半導体受光素子１００ａの暗電流値を１ｎＡ以下にすることができる。その結果、半導体受光素子１００ａの高信頼性を維持することができる。
【００６１】
（製造方法２−１）
続いて、半導体受光素子１００ａの製造方法について説明する。図９は、半導体受光素子１００ａの製造方法について説明するためのフロー図である。まず、図９（ａ）に示すように、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３、ｐ型半導体層１０、第２ｐ型半導体層８ａおよびＩｎＧａＡｓカバー層９をエピタキシャル成長させる。次に、図９（ｂ）に示すように、第２ｐ型半導体層８ａおよびＩｎＧａＡｓカバー層９の周縁部に対して選択エッチング処理を施す。
【００６２】
次いで、図９（ｃ）に示すように、第１ｉ型半導体層３およびｐ型半導体層１０の周縁部に対して選択エッチング処理を施す。それにより、第１メサが形成される。なお、第１メサの径は、第２ｉ型半導体層８およびＩｎＧａＡｓカバー層９の径よりも大きくなっている。それにより、第２ｐ型半導体層８ａおよびＩｎＧａＡｓカバー層９は、第１メサ上面の内側に形成されている。
【００６３】
次に、図９（ｄ）に示すように、ｎ型半導体層２、第１メサ、第２ｐ型半導体層８ａおよびＩｎＧａＡｓカバー層９を覆うようにパッシベーション半導体層４をエピタキシャル成長させる。次いで、図９（ｅ）に示すように、ｎ型半導体層２上の一部およびＩｎＧａＡｓカバー層９上のパッシベーション半導体層４を除去する。
【００６４】
次に、図９（ｆ）に示すように、ＩｎＧａＡｓカバー層９の一部にコンタクトホールを形成する。次いで、図９（ｇ）に示すように、パッシベーション半導体層４を覆うようにパッシベーション絶縁膜５を形成する。次に、図９（ｈ）に示すように、第２ｐ型半導体層８ａの露出部にｐ型電極６を形成するとともに、ｎ型半導体層２の露出部にｎ型電極７を形成する。以上の工程により、半導体受光素子１００ａが完成する。
【００６５】
このように、図９の製造方法によれば、選択エピタキシャル成長工程を行う必要がなくなる。また、エッチバックによる膜厚制御を行う必要がない。さらに、比較的簡易なユニットプロセスによって素子形成プロセス全体を構成することができる。なお、第２ｉ型半導体層８の代わりにｐ型のＩｎＰからなる半導体層を設けても本実施例の効果が得られる。
【００６６】
本実施例と請求項１および請求項２との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、第２ｐ型半導体層８ａが第４半導体層に相当し、パッシベーション半導体層４が第５半導体層に相当する。
【実施例３】
【００６７】
続いて、本発明の第３実施例に係る半導体受光素子１００ｂについて説明する。図１０は、半導体受光素子１００ｂの模式的断面図である。図１０に示すように、半導体受光素子１００ｂが図１の半導体受光素子１００と異なる点は、第２ｉ型半導体層８の代わりに第２ｐ型半導体層８ａが設けられている点およびｐ型半導体層１０が省略されている点である。この場合、第１ｉ型半導体層３と第２ｐ型半導体層８ａとのヘテロ界面において、エネルギーポテンシャル差に起因するキャリア（ホール）走行遅延が発生する可能性がある。したがって、ＩｎＧａＡｓＰ中間層を第１ｉ型半導体層３と第２ｐ型半導体層８ａとのヘテロ界面に設けてもよい。この場合、ＩｎＧａＡｓ中間層は、ＩｎＰからなる第２ｐ型半導体層８ａと接しＰＬ波長１．１μｍの上層とＩｎＧａＡｓからなる第１ｉ型半導体層３と接しＰＬ波長１．３μｍの下層とからなる２層構造を有していてもよい。
【００６８】
第２ｐ型半導体層８ａの層厚は、５ｎｍ以上５０ｎｍ以下である。それにより、短波長光（９２０ｎｍ以下の波長光）に対する半導体受光素子１００ｂの量子効率を８０％以上にすることができる。また、パッシベーション半導体層４の層厚は、１００ｎｍ以上である。それにより、半導体受光素子１００ｂの暗電流値を１ｎＡ以下にすることができる。その結果、半導体受光素子１００ｂの高信頼性を維持することができる。
【００６９】
実施例３に係る半導体受光素子１００ｂと請求項５および請求項６との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、第２ｐ型半導体層８ａが第３半導体層に相当し、パッシベーション半導体層４が第４半導体層に相当する。
【実施例４】
【００７０】
続いて、本発明の第４実施例に係る光電変換回路２００について説明する。図１１は、光電変換回路２００の平面図である。図１１に示すように、光電変換回路２００は、受光素子として機能する半導体受光素子２０１、電子素子として機能するＨＢＴ（ヘテロ接合バイポーラトランジスタ）２０２、抵抗器２０３およびキャパシタ２０４が半導体基板２０５上にモノシリックに集積化された構造を有する。なお、半導体受光素子２０１は、上記半導体受光素子１００，１００ａ，１００ｂのいずれかである。
【００７１】
図１２は、半導体受光素子２０１およびＨＢＴ２０２の模式的断面図である。図１２に示すように、ＨＢＴ２０２は、半導体基板１上にｎ型半導体層２、第１ｉ型半導体層３、ｐ型半導体層１０が順に積層された構造を有する。第１ｉ型半導体層３およびｐ型半導体層１０は、メサ型に形成され、円錐台状の第３メサ部を一体として構成している。ｎ型半導体層２は、メサ型に形成され、第３メサ部の底面下に配置された円錐台状の第４メサ部を単独で構成している。第４メサ部は、第３メサ部の径よりも大きい径を有する。
【００７２】
また、第３メサ部上には、第２ｉ型半導体層８および第２ｎ型半導体層３１がメサ型に形成され、円錐台状の第５メサ部を一体として構成している。第５メサ部は、第３メサ部よりも小さい径を有する。第３〜第５メサ部の側壁には、パッシベーション絶縁膜５が形成されている。ｎ型半導体層２上には、コレクタ電極３２が形成されている。ｐ型半導体層１０上には、ベース電極３３が形成されている。第２ｎ型半導体層３１上には、エミッタ電極３４が形成されている。
【００７３】
（製造方法４−１）
続いて、光電変換回路２００の製造方法について説明する。図１３は、光電変換回路２００の製造方法について説明するためのフロー図である。まず、図１３（ａ）に示すように、半導体基板１上に、ｎ型半導体層２、第１ｉ型半導体層３、ｐ型半導体層１０、第２ｉ型半導体層８および第２ｎ型半導体層３１をエピタキシャル成長させる。
【００７４】
次に、図１３（ｂ）に示すように、選択エッチング処理を施すことによって、第１メサ部、第２メサ部および第２ｉ型半導体層８からなる領域Ａと、第３〜第５メサ部からなる領域Ｂとを形成する。次いで、図１３（ｃ）に示すように、領域Ａの第１ｉ型半導体層３およびｐ型半導体層１０の側壁にパッシベーション半導体層４をエピタキシャル成長させる。次に、図１３（ｄ）に示すように、パッシベーション半導体層４、領域Ａの第２ｉ型半導体層８、領域Ｂのｎ型半導体層２と第１ｉ型半導体層３およびｐ型半導体層１０の側壁と第２ｉ型半導体層８および第２ｎ型半導体層３１の側壁にパッシベーション絶縁膜５を形成する。
【００７５】
次いで、図１３（ｅ）に示すように、領域Ａのｎ型半導体層２の露出部にｎ型電極７を形成し、領域Ａのｐ型半導体層１０の露出部にｐ型電極６を形成し、領域Ｂのｎ型半導体層２の露出部にコレクタ電極３２を形成し、領域Ｂのｐ型半導体層１０の露出部にベース電極３３を形成し、第２ｎ型半導体層３１の露出部にエミッタ電極３４を形成する。以上の工程により、光電変換回路２００が完成する。
【００７６】
このように、図１３の製造方法によれば、受光素子のエピタキシャル成長層と電子素子のエピタキシャル成長層との共用化が可能である。また、受光素子および電子素子を形成する際のプロセスの共通化および集積化プロセスの簡易化が可能となる。
【００７７】
なお、上記各実施例に係る半導体受光受光素子は半導体基板上に、ｎ型、ｉ型およびｐ型半導体層が順に積層されているが、ｐ型、ｉ型およびｎ型半導体層が順に積層されていてもよい。また、上記各実施例に係る半導体受光素子はＩｎＰ／ＩｎＧａＡｓ系であるが、それに限られない。例えば、半導体受光素子としてＧａＡｓ／ＡｌＧａＡｓ系を用いることもできる。
【００７８】
本実施例と請求項１９との対応関係においては、ｎ型半導体層２が第１半導体層に相当し、第１ｉ型半導体層３が第２半導体層に相当し、ｐ型半導体層１０が第３半導体層に相当し、第２ｉ型半導体層８が第４半導体層に相当し、第２ｎ型半導体層３１が第５半導体層に相当し、パッシベーション半導体層４が第６半導体層に相当する。
【図面の簡単な説明】
【００７９】
【図１】本発明の第１実施例に係る半導体受光素子の模式的断面図である。
【図２】８５０ｎｍの波長光を入射光として用いた場合における、第２ｉ型半導体層の層厚と入射面に第２ｉ型半導体層が設けられたＩｎＧａＡｓの量子効率との関係を示す図である。
【図３】第２ｉ型半導体層の層厚が５ｎｍ以上５０ｎｍ以下の場合における、バンドギャップエネルギおよび発生キャリア密度の概念図である。
【図４】パッシベーション半導体層の層厚と半導体受光素子の暗電流との関係を示す図である。
【図５】第１実施例に係る半導体受光素子の第１の製造方法について説明するためのフロー図である。
【図６】第１実施例に係る半導体受光素子の第２の製造方法について説明するためのフロー図である。
【図７】第１実施例に係る半導体受光素子の第３の製造方法について説明するためのフロー図である。
【図８】本発明の第２実施例に係る半導体受光素子の模式的断面図である。
【図９】第２実施例に係る半導体受光素子の製造方法について説明するためのフロー図である。
【図１０】本発明の第３実施例に係る半導体受光素子の模式的断面図である。
【図１１】本発明の第４実施例に係る光電変換回路の平面図である。
【図１２】半導体受光素子およびＨＢＴの模式的断面図である。
【図１３】光電変換回路の製造方法について説明するためのフロー図である。
【符号の説明】
【００８０】
１  半導体基板
２  ｎ型半導体層
３  第１ｉ型半導体層
４  パッシベーション半導体層
６  ｐ型電極
７  ｎ型電極
８  第２ｉ型半導体層
８ａ  第２ｐ型半導体層
１０  ｐ型半導体層
１００，２０１  半導体受光素子
２００  光電変換回路
２０２  ＨＢＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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