(57)【要約】【課題】出力端子に接続される負荷の容量レベルに対する依存性を小さくし、出力信号の遅延を十分に抑制し、十分に不要輻射等のノイズを抑制することが可能な出力ドライブ回路を提供する。【解決手段】入力信号ＩＮを低出力バッファ１００及び高出力バッファ２００を用いて増幅して出力する出力ドライブ回路であって、入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から所定の期間は、低出力バッファ１００が出力する出力信号の変化速度が一定となるように低出力バッファ１００を駆動する速度制御回路４００と、入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から所定の期間は、高出力バッファ２００を非駆動状態とし、所定の期間の後で高出力バッファ２００を駆動する期間制御回路５００Ａとを備える。【選択図】図１
2008022133.tif 000002
【特許請求の範囲】
【請求項１】
出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、少なくとも前記入力信号の変化開始時刻から所定の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段と、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から所定の期間は、前記高出力バッファを非駆動状態とし、前記所定の期間の後で前記高出力バッファを駆動する高出力バッファ駆動手段とを備える出力ドライブ回路。
【請求項２】
請求項１記載の出力ドライブ回路であって、
前記高出力バッファ駆動手段が、前記入力信号を前記所定の期間に相当する時間だけ遅延する遅延回路と、前記遅延回路からの信号と前記入力信号とに基づいた信号を出力する論理回路とを備え、前記論理回路からの出力によって前記高出力バッファの動作状態を制御する出力ドライブ回路。
【請求項３】
請求項１記載の出力ドライブ回路であって、
前記高出力バッファ駆動手段が、前記出力端子から出力される信号と閾値とを比較する電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する論理回路とを備え、前記論理回路からの出力によって前記高出力バッファの動作状態を制御する出力ドライブ回路。
【請求項４】
出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、
前記出力端子に出力信号を出力する、前記高出力バッファの電流容量よりも小さい電流容量を持つ出力バッファと、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、少なくとも前記入力信号の変化開始時刻から第１の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段と、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から前記第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間に続く第２の期間で前記高出力バッファを駆動し、前記第２の期間に続く第３の期間で前記高出力バッファを非駆動状態とする高出力バッファ駆動手段と、
前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記第２の期間及び前記第３の期間のうち少なくとも前記第３の期間は、前記出力バッファを駆動する出力バッファ駆動手段とを備える出力ドライブ回路。
【請求項５】
請求項４記載の出力ドライブ回路であって、
前記高出力バッファ駆動手段が、前記入力信号を前記第１の期間に相当する時間だけ遅延する第１の遅延回路と、前記第１の遅延回路からの信号を前記第２の期間に相当する時間だけ遅延する第２の遅延回路と、前記第１の遅延回路からの信号と前記第２の遅延回路からの信号とに基づいた信号を出力する第１の論理回路とを備え、前記第１の論理回路からの出力によって前記高出力バッファの動作状態を制御し、
前記出力バッファ駆動手段が、前記第１の遅延回路と、前記第１の遅延回路からの信号と前記入力信号とに基づいた信号を出力する第２の論理回路とを備え、前記第２の論理回路からの出力によって前記出力バッファの動作状態を制御する出力ドライブ回路。
【請求項６】
請求項４記載の出力ドライブ回路であって、
前記高出力バッファ駆動手段が、前記出力端子から出力される信号と閾値とを比較する電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する第１の論理回路とを備え、前記第１の論理回路からの出力によって前記高出力バッファの動作状態を制御し、
前記出力バッファ駆動手段が、前記電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する第２の論理回路とを備え、前記第２の論理回路からの出力によって前記出力バッファの動作状態を制御する出力ドライブ回路。
【請求項７】
請求項１〜６のいずれか１項記載の出力ドライブ回路であって、
前記低出力バッファ駆動手段が、電源ラインもしくは基準接地ラインに接続された定電流源と、前記低出力バッファを構成するトランジスタの制御ゲートと前記定電流源との間に接続された前記入力信号によって制御されるスイッチとを備えて構成される出力ドライブ回路。
【請求項８】
請求項７記載の出力ドライブ回路であって、
前記制御ゲートと電源ラインもしくは基準接地ラインとの間に前記定電流源と並列に接続された第２のスイッチと、
前記低出力バッファを構成するトランジスタの閾値に応じて前記第２のスイッチのオンオフ制御を行うスイッチ制御手段とを備える出力ドライブ回路。
【請求項９】
請求項１〜８のいずれか１項記載の出力ドライブ回路を備えるデジタルカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路に関する。
【背景技術】
【０００２】
デジタルカメラ等の電子機器に用いられる出力ドライブ回路は、例えば半導体集積回路の内部に搭載され、信号の電流や電力を増幅するために用いられる。
【０００３】
ところで、通信機器等の高速化や低電圧化に伴って、近年では出力ドライブ回路から出力される出力信号が発生する不要輻射ノイズ(ＥＭＩ)に対する対策を講じる必要が生じている。すなわち、出力信号に含まれる様々な高調波成分によって生じる不要輻射ノイズの影響により、信号のＳ／Ｎ（信号対雑音比）が悪化したり、スイッチングノイズやリンギングが発生する原因となる。従って、不要輻射ノイズを対策しつつ、しかも信号遅延をなるべく小さく抑えることが可能な出力ドライブ回路が必要になっている。
【０００４】
このような不要輻射ノイズを低減するために、従来、低出力のバッファと高出力のバッファとを用いたドライブ回路が存在している。すなわち、電流容量の小さい低出力のバッファだけで駆動することにより、出力信号波形の立ち上がりや立ち下がりの初期あるいは終盤における変化速度を緩やかにして高調波の発生を抑制できるので、スイッチングノイズやリンギングノイズの発生を抑制できる。また、出力信号波形の立ち上がりや立ち下がりの中盤で電流容量の大きい高出力のバッファを用いることにより、信号遅延の発生を抑制できる。つまり、低出力のバッファと高出力のバッファとを複合的に組み合わせて使用することにより、不要輻射ノイズを対策しつつ、しかも信号遅延をなるべく小さく抑えることが可能になる。
【０００５】
上述のようなＥＭＩ対策を施した従来の出力ドライブ回路の構成例が図１２に示されている。図１２を参照すると、この出力ドライブ回路には低出力のバッファ２０１と、高出力のバッファ２０２と、検知回路３と、遅延回路７と、遅延比較・高出力バッファ制御回路８とが備わっている。また、この出力ドライブ回路の出力端子Ｖｏには出力負荷Ｃｏが接続されている。
【０００６】
低出力のバッファ２０１及び高出力のバッファ２０２は、ＣＭＯＳ構成になっており、各々の出力は高レベルＨの状態と、低レベルＬの状態と、高インピーダンスの状態とのいずれかの状態になる。検知回路３は、出力電圧を検知する。遅延回路７は、高出力のバッファ２０２を制御する際の遅延時間を決定するために利用される。遅延比較・高出力バッファ制御回路８は、高出力のバッファ２０２を制御するために利用される。
【０００７】
出力ドライブ回路の入力端子に印加される入力信号ＩＮは、二値信号であり、高レベルＨ又は低レベルＬの電圧として現れる。この入力信号ＩＮは、低出力のバッファ２０１の入力と、遅延回路７の入力と、遅延比較・高出力バッファ制御回路８の入力とにそれぞれ印加される。
検知回路３は、出力端子Ｖｏの電圧を閾値である低側基準電圧Ｖ１及び高側基準電圧Ｖ２とそれぞれ比較し、比較結果の値を遅延比較・高出力バッファ制御回路８に出力する。ここで、低側基準電圧Ｖ１は、'Ｌ'レベルとする基準接地電圧(０Ｖ)よりも高い電位であり、高側基準電圧Ｖ２は'Ｈ'レベルとする電源電圧(ＶＤＤ)よりも低い電位である。
【０００８】
遅延比較・高出力バッファ制御回路８は、入力信号ＩＮの状態と、遅延回路７及び検知回路３の出力とに応じて、高出力のバッファ２０２を駆動し、高出力のバッファ２０２の出力に高レベルＨの信号又は低レベルＬの信号を出力するか、あるいはディスエーブル状態（出力が高インピーダンスの状態）に制御する。入力信号ＩＮに変化がない定常状態においては、高出力のバッファ２０２はディスエーブル状態に制御される。
図１２に示した出力ドライブ回路の動作例が図１３に示されている。図１３において、（Ａ）は出力端子Ｖｏの信号波形の立ち上がりにおける動作タイミング及び波形を表しており、（Ｂ）は出力端子Ｖｏの信号波形の立ち下がりにおける動作タイミング及び波形を表している。また、図１３において横軸は時間を表し、縦軸は電圧を表している。
【０００９】
信号波形の立ち上がりにおいては、入力信号ＩＮが'Ｌ'レベルから'Ｈ'レベルへ変化すると、低出力バッファ２０１は直ちに'Ｈ'を出力するが、遅延回路７により定まる遅延時間が経過するまでは遅延回路７の出力は'Ｌ'レベルである。また、遅延回路７の出力が'Ｌ'レベルの間は、高出力バッファ２０２がディスエーブル状態になるように遅延比較・高出力バッファ制御回路８が制御する。
【００１０】
そのため、立ち上がりの開始から遅延時間が経過するまでは、出力端子Ｖｏは低出力バッファ２０１のみで駆動されることになり、低出力バッファ２０１は電流容量が小さいので、接続された出力負荷Ｃｏの容量レベルにもよるが、図１３（Ａ）に示すように、出力端子Ｖｏの電圧波形は緩やかな速度で立ち上がる。
【００１１】
そして、遅延回路７により定まる遅延時間ｔｄが経過すると、遅延回路７の出力は'Ｈ'に変化し、このとき検知回路３により出力端子Ｖｏの電位が低側基準電圧Ｖ１に達していないと判断されると、遅延比較・高出力バッファ制御回路８は高出力バッファ２０２に対し、イネーブル信号を出力する。これにより高出力バッファ２０２の出力が'Ｈ'側に駆動され、高出力バッファ２０２の出力する電流により出力端子Ｖｏの信号波形は急速に立ち上がる。
【００１２】
また、検知回路３により出力端子Ｖｏの電位が高側基準電圧Ｖ２に達したと判断されると、遅延比較・高出力バッファ制御回路８は、定常状態に至ったと判定し、高出力バッファ２０２をディスエーブル状態に制御する。高出力バッファ２０２をディスエーブル状態に切り替えた時刻をｔ１とすると、時刻ｔ１以降は出力端子Ｖｏは低出力バッファ２０１だけを用いて'Ｈ'側に駆動されるので、時刻ｔ１以降の波形の立ち上がり速度は再び緩やかになり、図１３（Ａ）に示すように緩やかな立上り速度で電源電圧ＶＤＤまで至る。
【００１３】
一方、信号波形の立ち下がりにおいては、入力信号ＩＮが'Ｈ'レベルから'Ｌ'レベルへ変化すると低出力バッファ２０１は直ちに'Ｌ'を出力する。また、遅延回路７により定まる遅延時間が経過するまでは遅延回路７の出力は'Ｈ'レベルである。また、遅延回路７の出力が'Ｈ'レベルの間は、高出力バッファ２０２はまだディスエーブル状態に制御される。そのため、立ち下がり開始直後は、出力端子Ｖｏは低出力バッファ２０１のみにより駆動され、低出力バッファ２０１は電流容量が小さいので、出力負荷Ｃｏの容量レベルに依存した緩やかな速度で、図１３（Ｂ）に示すようにＶｏの波形が立下り始める。
【００１４】
そして、遅延回路７により定まる遅延時間ｔｄが経過すると、遅延回路７の出力は'Ｌ'に変化し、このとき検知回路３によって出力端子Ｖｏの電位が高側基準電圧Ｖ２に達していないと判断されると、遅延比較・高出力バッファ制御回路８は高出力バッファ２０２に対し、イネーブル信号を出力する。これにより高出力バッファ２０２の出力が'Ｌ'側に駆動され、高出力バッファ２０２の電流によって出力端子Ｖｏの信号波形は急速に立ち下がる。
【００１５】
また、検知回路３によって出力端子Ｖｏの電位が低側基準電圧Ｖ１に達したことが検知されると、遅延比較・高出力バッファ制御回路８は、定常状態に至ったと判定し、高出力バッファ２０２をディスエーブル状態に制御する。高出力バッファ２０２をディスエーブル状態に切り替えた時刻をｔ２とすると、時刻ｔ２以降は出力端子Ｖｏは低出力バッファ２０１のみによって'Ｌ'側に駆動され、低出力バッファ２０１の電流容量が小さいので、図１３（Ｂ）に示すように出力端子Ｖｏの電圧波形は緩やかな立下り速度で接地電位に至る。
【００１６】
一般的な出力ドライブ回路を用いて２値信号の入力信号を増幅する場合、２値信号のレベルが低レベルＬから高レベルＨに又はその逆に変化する際に、出力端子に流れる電流がピークレベルになり、大きなピーク電流によって電源ラインや接地ラインにリンギングノイズが現れる。しかし、図１３に示すような制御を実施することにより、信号レベルが切り替わる際のピーク電流を抑制することができ、これによりリンギングノイズを低減できる。また、出力端子Ｖｏに現れる出力信号は波形が滑らかであり、この出力信号に含まれる高調波成分が少ないので、信号線からが発生する不要輻射ノイズは低減される。
【００１７】
また、遅延回路７により定まる遅延時間ｔｄが経過すると、つまり立ち上がり又は立ち下がりの初期段階が終了すると、電流容量の大きい高出力バッファ２０２を駆動する状態に切り替えるので、それ以降は出力信号の変化が早くなり、立ち上がり又は立ち下がりの遅延時間は最小限に抑制される。従って、出力信号の波形を滑らかにするだけでなく、それによって生じる信号の遅延も抑制できる。
【００１８】
また、この出力信号の電位が次の基準電位レベルに達すると、高出力バッファ２０２は再びディスエーブル状態になり、立ち上がり又は立ち下がりの最終段階は、低出力バッファ２０１だけで駆動されるので、出力信号の変位速度は再び緩やかになり、電源ラインあるいは接地ラインに生じるリンギングノイズが低減される。
【００１９】
【特許文献１】特開平１１−２７１５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図１２に示した出力ドライブ回路を用いる場合には、低出力バッファ２０１及び高出力バッファ２０２を使い分けることにより、最適な使用条件においては、上述のように出力信号の遅延を抑制しつつ、出力信号の波形が滑らかになるように制御することが可能である。
【００２１】
しかし、低出力バッファ２０１だけで出力を駆動する状態においては、出力信号の変位速度は出力端子Ｖｏに実際に接続された出力負荷Ｃｏの容量レベルに応じて大きく変化する。そして、前記遅延時間ｔｄを経過した時点での出力信号の電位レベルは、出力負荷Ｃｏの容量レベルが大きくなるにつれて低くなる。また、前記遅延時間ｔｄを経過した時点での出力信号の電位レベルが低すぎる場合には、出力信号波形の電位変化の大部分を高出力バッファ２０２を用いて駆動することになるので、出力信号の波形はＥＭＩ対策をしない一般的な出力ドライブ回路を用いる場合と同等になり、リンギングノイズや不要輻射ノイズをほとんど抑制できない。
【００２２】
また、上記の場合と逆に、出力負荷Ｃｏの容量レベルが低出力バッファ２０１の駆動能力（電流容量）に比べて小さすぎる場合には、低出力バッファ２０１だけで駆動する期間（立ち上がり又は立ち下がりの初期段階）においても、出力信号の電位レベルの変化速度が早すぎるため、出力信号の波形があまり滑らかにはならず、不要輻射ノイズの低減効果がほとんど得られなくなる。
【００２３】
また、図１２に示した出力ドライブ回路においては、制御のために検知回路３と、遅延回路７と、遅延比較・高出力バッファ制御回路８とをそれぞれ設ける必要があり、回路構成が複雑になるのは避けられない。
【００２４】
つまり、ＥＭＩ対策を施した従来の出力ドライブ回路においては、出力端子Ｖｏに実際に接続された出力負荷Ｃｏの容量レベルが比較的狭い所定の範囲内にある場合に限り効果が得られるので、使用状況の変化には対応できないという問題がある。また、遅延時間を決定する処理と電圧を比較する処理とを行う必要があるため、回路構成が複雑になるという問題もある。
【００２５】
本発明は、出力端子に接続される負荷の容量レベルに対する依存性を小さくし、負荷が変化した場合であっても、出力信号の遅延を十分に抑制し、かつ、十分に不要輻射等のノイズを抑制することが可能な出力ドライブ回路を提供することを目的とする。
【課題を解決するための手段】
【００２６】
（１）出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、少なくとも前記入力信号の変化開始時刻から所定の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段と、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から所定の期間は、前記高出力バッファを非駆動状態とし、前記所定の期間の後で前記高出力バッファを駆動する高出力バッファ駆動手段とを備える出力ドライブ回路。
【００２７】
（２）（１）記載の出力ドライブ回路であって、前記高出力バッファ駆動手段が、前記入力信号を前記所定の期間に相当する時間だけ遅延する遅延回路と、前記遅延回路からの信号と前記入力信号とに基づいた信号を出力する論理回路とを備え、前記論理回路からの出力によって前記高出力バッファの動作状態を制御する出力ドライブ回路。
【００２８】
（３）（１）記載の出力ドライブ回路であって、前記高出力バッファ駆動手段が、前記出力端子から出力される信号と閾値とを比較する電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する論理回路とを備え、前記論理回路からの出力によって前記高出力バッファの動作状態を制御する出力ドライブ回路。
【００２９】
（４）出力端子に出力信号を出力する所定の電流容量を持つ低出力バッファと、前記出力端子に出力信号を出力する前記所定の電流容量よりも大きい電流容量を持つ高出力バッファとを有し、二値的にレベルが変化する入力信号を前記低出力バッファ及び前記高出力バッファを用いて増幅して出力する出力ドライブ回路であって、前記出力端子に出力信号を出力する、前記高出力バッファの電流容量よりも小さい電流容量を持つ出力バッファと、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、少なくとも前記入力信号の変化開始時刻から第１の期間は、前記低出力バッファが出力する出力信号の変化速度が一定となるように前記低出力バッファを駆動する低出力バッファ駆動手段と、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記入力信号の変化開始時刻から前記第１の期間は、前記高出力バッファを非駆動状態とし、前記第１の期間に続く第２の期間で前記高出力バッファを駆動し、前記第２の期間に続く第３の期間で前記高出力バッファを非駆動状態とする高出力バッファ駆動手段と、前記入力信号の立ち上がり時及び立ち下がり時の少なくとも一方において、前記第２の期間及び前記第３の期間のうち少なくとも前記第３の期間は、前記出力バッファを駆動する出力バッファ駆動手段とを備える出力ドライブ回路。
【００３０】
（５）（４）記載の出力ドライブ回路であって、前記高出力バッファ駆動手段が、前記入力信号を前記第１の期間に相当する時間だけ遅延する第１の遅延回路と、前記第１の遅延回路からの信号を前記第２の期間に相当する時間だけ遅延する第２の遅延回路と、前記第１の遅延回路からの信号と前記第２の遅延回路からの信号とに基づいた信号を出力する第１の論理回路とを備え、前記第１の論理回路からの出力によって前記高出力バッファの動作状態を制御し、前記出力バッファ駆動手段が、前記第１の遅延回路と、前記第１の遅延回路からの信号と前記入力信号とに基づいた信号を出力する第２の論理回路とを備え、前記第２の論理回路からの出力によって前記出力バッファの動作状態を制御する出力ドライブ回路。
【００３１】
（６）（４）記載の出力ドライブ回路であって、前記高出力バッファ駆動手段が、前記出力端子から出力される信号と閾値とを比較する電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する第１の論理回路とを備え、前記第１の論理回路からの出力によって前記高出力バッファの動作状態を制御し、前記出力バッファ駆動手段が、前記電圧比較回路と、前記電圧比較回路からの信号と前記入力信号とに基づいた信号を出力する第２の論理回路とを備え、前記第２の論理回路からの出力によって前記出力バッファの動作状態を制御する出力ドライブ回路。
【００３２】
（７）（１）〜（６）のいずれか１つ記載の出力ドライブ回路であって、前記低出力バッファ駆動手段が、電源ラインもしくは基準接地ラインに接続された定電流源と、前記低出力バッファを構成するトランジスタの制御ゲートと前記定電流源との間に接続された前記入力信号によって制御されるスイッチとを備えて構成される出力ドライブ回路。
【００３３】
（８）（７）記載の出力ドライブ回路であって、前記制御ゲートと電源ラインもしくは基準接地ラインとの間に前記定電流源と並列に接続された第２のスイッチと、前記低出力バッファを構成するトランジスタの閾値に応じて前記第２のスイッチのオンオフ制御を行うスイッチ制御手段とを備える出力ドライブ回路。
【００３４】
（９）（１）〜（８）のいずれか１つ記載の出力ドライブ回路を備えるデジタルカメラ。
【発明の効果】
【００３５】
本発明によれば、出力端子に接続される負荷の容量レベルに対する依存性を小さくし、負荷が変化した場合であっても、出力信号の遅延を十分に抑制し、かつ、十分に不要輻射等のノイズを抑制することが可能な出力ドライブ回路を提供することができる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施の形態）
本発明の出力ドライブ回路に関する１つの実施の形態について、図１〜図４を参照しながら以下に説明する。
図１は第１の実施の形態における出力ドライブ回路の構成例を示す電気回路図である。図２は第１の実施の形態における期間制御回路の変形例を示すブロック図である。図３は第１の実施の形態における出力ドライブ回路の動作例を示す波形図である。図４は図２に示す期間制御回路を使用した場合の動作例を示す波形図である。
【００３７】
図１に示す出力ドライブ回路は、インバータ１１と、特許請求の範囲の低出力バッファ駆動手段として機能する速度制御回路４００と、特許請求の範囲の低出力バッファとして機能するソースフォロア出力回路１００と、高出力バッファ２００と、特許請求の範囲の高出力バッファ駆動手段として機能する期間制御回路５００Ａとを備えている。インバータ１１の入力に二値信号である入力信号ＩＮが印加され、この出力ドライブ回路の出力信号は出力端子Ｖｏに現れる。
【００３８】
インバータ１１の出力端子に速度制御回路４００が接続されている。速度制御回路４００は、並列に接続された２組のインバータＩＮＶ１及びＩＮＶ２を備えている。
【００３９】
インバータＩＮＶ１は、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とを備える。
【００４０】
ＰＭＯＳトランジスタ６１は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＮＭＯＳトランジスタ６２のドレイン端子に接続され、そのソース端子が定電流源５を介して電源ラインＶＤＤに接続されている。定電流源５はそこを流れる電流が一定値（ｉ０）になるように制御する。
【００４１】
ＮＭＯＳトランジスタ６２は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＰＭＯＳトランジスタ６１のドレイン端子に接続され、そのソース端子が接地ライン（０Ｖ）に接続されている。
【００４２】
インバータＩＮＶ２は、ＰＭＯＳトランジスタ６３とＮＭＯＳトランジスタ６４とを備える。
【００４３】
ＰＭＯＳトランジスタ６３は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＮＭＯＳトランジスタ６４のドレイン端子に接続され、そのソース端子が電源ラインＶＤＤに接続されている。
【００４４】
ＮＭＯＳトランジスタ６４は、そのゲート端子がインバータ１１の出力端子に接続され、そのドレイン端子がＰＭＯＳトランジスタ６３のドレイン端子に接続され、そのソース端子が定電流源６を介して接地ライン（０Ｖ）に接続されている。定電流源６はそこを流れる電流が一定値（ｉ１）になるように制御する。
【００４５】
このような構成により、速度制御回路４００は、出力ドライブ回路に入力される入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から所定の期間は、ソースフォロワ出力回路１００が出力する出力信号の変化速度が一定となるようにソースフォロワ出力回路１００を駆動する。
【００４６】
ソースフォロア出力回路１００は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２とを組み合わせて構成してあり、ソースフォロア回路を構成している。すなわち、ＮＭＯＳトランジスタ２１のソース端子及びＰＭＯＳトランジスタ２２のソース端子が出力である出力端子Ｖｏと接続されている。
【００４７】
ＮＭＯＳトランジスタ２１は、そのゲート端子がＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のドレイン端子に接続され、そのドレイン端子が電源ラインＶＤＤに接続されている。以下では、ＰＭＯＳトランジスタ６１及びＮＭＯＳトランジスタ６２のドレイン端子から出力される信号を出力ｎ１又は信号ｎ１という。
【００４８】
ＰＭＯＳトランジスタ２２は、そのゲート端子がＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のドレイン端子に接続され、そのドレイン端子が接地ラインに接続されている。以下では、ＰＭＯＳトランジスタ６３及びＮＭＯＳトランジスタ６４のドレイン端子から出力される信号を出力ｎ２又は信号ｎ２という。
【００４９】
高出力バッファ２００は、ドレイン端子が出力端子Ｖｏに共通接続されたＰＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４とを組み合わせて構成してある。高出力バッファ２００は、ソースフォロア出力回路１００と比べて大きな電流を出力に流すことを想定しているので、高出力バッファ２００を構成しているＰＭＯＳトランジスタ２３のソース端子は電源ラインＶＤＤに接続され、ＮＭＯＳトランジスタ２４のソース端子は接地ラインに接続されている。
【００５０】
高出力バッファ２００を構成するＰＭＯＳトランジスタ２３のゲート端子に印加すべきゲート入力信号ｘｕと、ＮＭＯＳトランジスタ２４のゲート端子に印加すべきゲート入力信号ｘｄとを生成するために、期間制御回路５００Ａが設けてある。
【００５１】
期間制御回路５００Ａは、出力ドライブ回路に入力される入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から前記所定の期間は、高出力バッファ２００を非駆動状態とし、前記所定の期間の後で高出力バッファ２００を駆動するために、入力信号ｘｕ，ｘｄを制御する。
【００５２】
なお、図１に示す出力ドライブ回路においては期間制御回路５００Ａを用いているが、図１に示された期間制御回路５００Ａの代わりに、図２に示す期間制御回路５００Ｂを用いることもできる。
【００５３】
図１に示す出力ドライブ回路においては、出力端子Ｖｏに出力されるべき電流が、ソースフォロア出力回路１００及び高出力バッファ２００からそれぞれ供給される。但し、高出力バッファ２００はＣＭＯＳ構造になっているので、その出力をハイインピーダンスの状態に制御することもできる。高出力バッファ２００の出力をハイインピーダンスの状態にすると、出力端子Ｖｏに高出力バッファ２００が接続されていないのと同じ状態になる。
【００５４】
期間制御回路５００Ａは、入力信号ＩＮを、高出力バッファ２００を非駆動状態にする前記所定の期間に相当する期間だけ遅延する遅延回路７と、遅延回路７からの信号と入力信号ＩＮとに基づいた信号を出力する論理回路であるＮＡＮＤゲート１２及びＮＯＲゲート１３とを備える。
【００５５】
ＮＡＮＤゲート１２は、入力信号ＩＮと、遅延回路７が出力する信号との論理演算結果として信号ｘｕを生成する。ＮＯＲゲート１３は、入力信号ＩＮと、遅延回路７の出力する信号との論理演算結果として信号ｘｄを生成する。
【００５６】
図１に示す出力ドライブ回路における動作波形の具体例が図３に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図３（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図３（Ｂ）に示されている。なお、図３（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。
【００５７】
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図３（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態では、図１に示すインバータ１１の出力は’Ｈ’レベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力ｎ１、ｎ２はどちらも’Ｌ’レベルを出力する。そのためＮＭＯＳトランジスタ２１はオフ、ＰＭＯＳトランジスタ２２は出力端子Ｖｏの電位に応じた状態にある。実際には、出力端子Ｖｏの電位はＰＭＯＳトランジスタ２２の閾値Ｖｔｐよりも低い電位になっており、ＰＭＯＳトランジスタ２２はオフ状態となる。なお、’Ｈ’レベルは電源ラインの電圧（ＶＤＤ）と同等であり、’Ｌ’レベルは基準接地ラインの電圧（０Ｖ）と同等である。
【００５８】
また、前記初期状態においては、遅延回路７の出力は’Ｌ’レベルの状態にあり、ＮＡＮＤゲート１２の出力ｘｕは’Ｈ’、ＮＯＲゲート１３の出力ｘｄも’Ｈ’である。従って、高出力バッファ２００においては、ＮＭＯＳトランジスタ２４のみがオンして出力端子Ｖｏの信号は’Ｌ’レベルとなる。
【００５９】
次に、図３（Ａ）に示す時刻ｔ１で入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、インバータ１１の出力は’Ｌ’となり、インバータＩＮＶ２の出力ｎ２は直ちに’Ｈ’となり、ＰＭＯＳトランジスタ２２はオフを維持する。また、インバータＩＮＶ１の出力ｎ１は、電源端子側より電流源５により、’Ｈ’レベルとなる電源電圧（ＶＤＤ）に至るまで定電流ｉ０が供給される。また、このときのｎ１の立ち上がり速度は、電流値ｉ０と、ＮＭＯＳトランジスタ２１のゲート容量などのゲート端子の内部付加容量値の割合に比例した値となり、常に一定の速度となる。つまり、図３（Ａ）に示すように時刻ｔ１からほぼ一定の傾きで緩やかにｎ１が上昇する。
【００６０】
一方、入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、ＮＯＲゲート１３の出力ｘｄは直ちに’Ｌ’となるが、遅延回路７の出力はその特性により定まる遅延時間値ｔｄに至るまでは’Ｌ’を出力するため、時刻ｔ１から更にｔｄを経過するまでの期間は、ＮＡＮＤゲート１２の出力ｘｕは’Ｈ’を維持する。そのため、高出力バッファ２００はこの期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４共にオフして非出力状態（出力画ハイインピーダンスの状態）になる。従って、出力端子Ｖｏの電圧は、ソースフォロア出力回路１００のＮＭＯＳトランジスタ２１の出力電流のみにより緩やかに立ち上がる。
【００６１】
ここで、ＮＭＯＳトランジスタ２１の特性を、出力端子Ｖｏに接続される負荷Ｃｏの最大負荷を考慮した十分な駆動能力に定めておくことにより、最大の負荷容量が付いた状態であっても、逆に負荷が小さい場合であっても、上記の立ち上がり期間において、ほぼ一定の出力電流となる飽和状態を維持したまま出力端子Ｖｏの電位を立ち上げることができる。
【００６２】
ＮＭＯＳトランジスタ２１の出力電流Ｉ２１は次式で表される。
Ｉ２１＝βｅ×（ＶＧＳ２１−Ｖｔｎ）２／２
Ｉ２１≒Ｉｃ１（一定電流値）
但し、
βｅ：ＮＭＯＳトランジスタ２１の電流増幅率
ＶＧＳ２１：ＮＭＯＳトランジスタ２１のゲート−ソース間電圧
Ｖｔｎ：ＮＭＯＳトランジスタ２１の閾値
また、前記信号ｎ１の電圧をＶｎ１、出力端子Ｖｏの電圧をＶｏで表すと、
ＶＧＳ２１＝Ｖｎ１−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ１−Ｖｔｎ−（２×Ｉｃ１／βｅ）１／２
【００６３】
ここで、ＮＭＯＳトランジスタ２１の入力の信号ｎ１に関する負荷容量をＣｎ１で表すと、信号ｎ１の電圧Ｖｎ１は入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化してからの経過時間ｔの関数として次式で表される。
Ｖｎ１＝（ｉ０／Ｃｎ１）×ｔ
【００６４】
従って、出力端子Ｖｏの電圧の立ち上がり速度は、外部負荷が最大負荷時であってもＮＭＯＳトランジスタ２１のゲート端子の入力における立ち上がり速度とほぼ同程度になることが分かる。また、外部負荷Ｃｏが小さい場合であっても、Ｖｏの立ち上がり速度がＮＭＯＳトランジスタ２１のゲート端子の入力における信号の立ち上がり速度より速くなることはない。
【００６５】
但し、図１に示す出力ドライブ回路においては、信号ｎ１の電位が、ＮＭＯＳトランジスタ２１の閾値Ｖｔｎを越えるまではＮＭＯＳトランジスタ２１がオンしないため、それまでは出力端子Ｖｏの電圧は’Ｌ’レベルになる。
【００６６】
入力信号ＩＮが’Ｈ’に変化した後、更に遅延回路７の遅延時間ｔｄを経過すると、遅延回路７の出力が’Ｈ’に変化し、ＮＡＮＤゲート１２の出力ｘｕは’Ｌ’になる。また、ＮＯＲゲート１３の出力は’Ｌ’のままである。従って、高出力バッファ２００はＰＭＯＳトランジスタ２３だけをオンして出力端子Ｖｏの電位を電源電圧ＶＤＤまで高速に立ち上げる。
【００６７】
一般的に、バッファにおけるピーク電流は、このバッファがオンしたときのソース・ドレイン間の電位差に応じて決まる。また、通常はバッファがオンした直後にソース・ドレイン間の電位差が最大になるため、バッファがオンした直後にピーク電流が現れる。
【００６８】
しかし、図１に示す出力ドライブ回路においては、高出力バッファ２００のオン直後には、ドレイン端子と接続された出力端子Ｖｏの電位がソース端子と接続された電源ラインの電圧（ＶＤＤ）に近づいているため、ソース・ドレイン間の電位差は比較的小さくなる。従って、ピーク電流の最大値を減少させることができる。
【００６９】
ピーク電流が流れるときの出力端子Ｖｏの電圧は、遅延回路７の遅延時間ｔｄ及び出力電圧（Ｖｏ）の立ち上がり速度、即ち信号ｎ１の立ち上がり速度で決められることになる。このため、外部負荷に因ることなくピーク電流をほぼ一定に抑制することができ、リンギングノイズや不要輻射ノイズが抑制でき、また信号の遅延時間を必要最小限に抑制することができる。
【００７０】
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図３（Ｂ）において、初期状態（時刻ｔ２まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定しているので、初期状態では、図１に示すインバータ１１の出力は’Ｌ’レベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力ｎ１、ｎ２はどちらも’Ｈ’レベルを出力する。そのためＰＭＯＳトランジスタ２２はオフ、ＮＭＯＳトランジスタ２１は出力端子Ｖｏの電位に応じた状態にある。実際には、出力端子Ｖｏの電位が電源電圧（ＶＤＤ）と同等であるため、ＮＭＯＳトランジスタ２１のゲート・ソース間に電位差が無い。つまり、ゲート・ソース間の電圧がＮＭＯＳトランジスタ２１の閾値Ｖｔｎよりも小さいためＮＭＯＳトランジスタ２１はオフ状態になる。
【００７１】
また、遅延回路７の出力は’Ｈ’レベルであり、ＮＡＮＤゲート１２の出力ｘｕは’Ｌ’、ＮＯＲゲート１３の出力ｘｄも’Ｌ’である。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３のみがオンし、出力端子Ｖｏの信号は’Ｈ’レベルになる。
【００７２】
入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、インバータ１１の出力は’Ｈ’となり、インバータＩＮＶ１の出力ｎ１は直ちに’Ｌ’となりＮＭＯＳトランジスタ２１はオフを維持し、インバータＩＮＶ２の出力ｎ２は、基準電圧端子側より電流源６により、’Ｌ’レベルである接地電圧（０Ｖ）に至るまで定電流ｉ１で放電される。このときの信号ｎ２の立ち下がり速度は、電流値ｉ１と、ＰＭＯＳトランジスタ２２のゲート容量などのゲート端子の入力における内部付加容量値の割合に比例した値となり、常に一定の速度となる。つまり、図３（Ｂ）に示すように、信号ｎ２の電位は時刻ｔ２からほぼ一定の傾きで低下する。
【００７３】
一方、ＮＡＮＤゲート１２の出力ｘｕは直ちに’Ｈ’となるが、遅延回路７の出力は遅延時間値ｔｄに至るまでは’Ｈ’を出力し、時刻ｔ２からｔｄを経過するまでの期間はＮＯＲゲート１３の出力ｘｄは’Ｌ’を維持する。そのため、高出力バッファ２００はこの期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４ともオフして非出力状態（ハイインピーダンスの状態）になる。従って、出力端子Ｖｏの信号は、ソースフォロア出力回路１００内のＰＭＯＳトランジスタ２２による駆動のみで緩やかに立ち下がる。
【００７４】
ここで、上述したＮＭＯＳトランジスタ２１の場合と同様にＰＭＯＳトランジスタ２２の駆動能力を、出力端子Ｖｏに接続される外部負荷Ｃｏの最大負荷を考慮に入れた能力に定めておくことにより、最大の負荷容量が付いた状態でも上記の立ち下がり期間において、ほぼ一定の出力電流となる飽和状態を維持したまま立ち下げることができる。
【００７５】
ＰＭＯＳトランジスタ２２の出力電流Ｉ２２は次式で表される。
Ｉ２２＝βｐ×（ＶＧＳ２２−Ｖｔｐ）２／２
Ｉ２２≒Ｉｃ２（一定電流値）
但し、
βｐ：ＰＭＯＳトランジスタ２２の電流増幅率
ＶＧＳ２２：ＰＭＯＳトランジスタ２２のゲート−ソース間電圧
Ｖｔｐ：ＰＭＯＳトランジスタ２２の閾値
また、前記信号ｎ２の電圧をＶｎ２、出力端子Ｖｏの電圧をＶｏで表すと、
ＶＧＳ２２＝Ｖｎ２−Ｖｏ
であるので、出力電圧Ｖｏは次式で表される。
Ｖｏ≒Ｖｎ２＋Ｖｔｐ＋（２×Ｉｃ２／βｅ）１／２
【００７６】
ここで、ＰＭＯＳトランジスタ２２の入力の信号ｎ２に関する負荷容量をＣｎ２で表すと、信号ｎ２の電圧Ｖｎ２は入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化してからの経過時間ｔの関数として次式で表される。
Ｖｎ２＝（ｉ０／Ｃｎ２）×ｔ  
【００７７】
これにより、出力Ｖｏの立ち下り速度は、外部負荷が最大負荷時であっても、ＰＭＯＳトランジスタ２２のゲート端子の入力における立ち下がり速度とほぼ同程度にできる。また、外部負荷Ｃｏが小さくなってもゲート端子の入力における立ち下がり速度より速くなることはない。
【００７８】
但し、ＰＭＯＳトランジスタ２２のゲート端子の電位が、ソース端子と接続された出力端子Ｖｏの電圧（ＶＤＤと同等）よりＰＭＯＳトランジスタ２２の閾値Ｖｔｐ分（ＶＤＤ−Ｖｔｐ）を越えて下降するまでは、トランジスタ２２はオンしないため、それまでは’Ｈ’レベルを出力する。
【００７９】
入力信号ＩＮが’Ｌ’に変化した後、遅延回路７の遅延時間ｔｄを経過すると、遅延回路７の出力が’Ｌ’に変化し、ＮＯＲゲート１３の出力ｘｄは’Ｈ’となる。また、ＮＡＮＤゲート１２の出力は’Ｈ’の状態を維持する。従って、高出力バッファ２００はＮＭＯＳトランジスタ２４のみをオンし、出力端子Ｖｏの電位を接地電圧まで高速に立ち下げる。
【００８０】
立ち下げ時も立上げ時と同様に、出力バッファのピーク電流は、バッファがオンしたときのドレイン・ソース間の電位差で決まる。図１に示す出力ドライブ回路においては、高出力バッファ２００のオン直後はドレイン端子に接続された出力端子Ｖｏの電位が、ソース端子と接続された接地ラインの電位（０Ｖ）に近づいているため、ドレイン・ソース間の電位差は小さくなる。
【００８１】
このため、最大ピーク電流を減少させることができる。このときの出力端子Ｖｏの電圧は、遅延回路７の遅延時間ｔｄ及び出力端子Ｖｏの電圧の立ち下がり速度、即ち信号ｎ２の立ち下がり速度で決められることになり、外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制できる。また、信号の遅延時間を必要最小限に抑制できる。
【００８２】
図１に示す期間制御回路５００Ａの代わりに、図２に示す期間制御回路５００Ｂを用いることもできる。期間制御回路５００Ａと同様に、図２に示す期間制御回路５００Ｂも、高出力バッファ２００の入力信号ｘｕ及びｘｄを生成する。図２に示すように、期間制御回路５００Ｂは２つの比較回路１、２と、論理ゲートであるインバータ１４、ＮＡＮＤゲート１５、ＡＮＤゲート１６とを備えている。
【００８３】
前述の入力信号ＩＮは、ＮＡＮＤゲート１５の１つの入力と、インバータ１４の入力とにそれぞれ印加される。また、入力信号ＩＮをインバータ１４で反転した信号が、ＡＮＤゲート１６の１つの入力に印加される。
【００８４】
比較回路１の正側入力には出力端子Ｖｏの電圧が印加され、比較回路１の負側入力には閾値を定める基準電圧Ｖ１が印加される。比較回路１の出力ｎａはＮＡＮＤゲート１５の他入力に印加される。
【００８５】
また、比較回路２の正側入力には閾値を定める基準電圧Ｖ２が印加され、比較回路２の負側入力には出力端子Ｖｏの電圧が印加される。比較回路２の出力ｎｂはＡＮＤゲート１６の他入力に印加される。
【００８６】
出力信号ｘｕ及びｘｄは夫々ＮＡＮＤゲート１５とＡＮＤゲート１６から出力される。ここで、基準電圧Ｖ１，Ｖ２は、（０＜Ｖ１＜Ｖ２＜ＶＤＤ）の範囲にある電圧値である。
【００８７】
図１に示す出力ドライブ回路において、期間制御回路５００Ａの代わりに図２の期間制御回路５００Ｂを用いた場合の動作波形の具体例が図４に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図４（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図４（Ｂ）に示されている。なお、図４（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。
【００８８】
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図４（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態では、図１に示すインバータ１１の出力は’Ｈ’レベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力ｎ１、ｎ２はどちらも’Ｌ’レベルを出力する。そのためＮＭＯＳトランジスタ２１はオフし、出力端子Ｖｏの電位はＰＭＯＳトランジスタ２２の閾値Ｖｔｐより低い電位となる。
【００８９】
この電位は、高側の基準電圧Ｖ２より十分低い電位であるため、図２に示す期間制御回路５００Ｂの比較回路２の出力ｎｂは’Ｈ’レベルの状態にあり、インバータ１４の出力は’Ｈ’なのでＡＮＤゲート１６の出力ｘｄは’Ｈ’レベルになる。また、ＮＡＮＤゲート１５の出力ｘｕも比較回路１の出力ｎａの値によらず’Ｈ’である。従って、高出力バッファ２００においてはＮＭＯＳトランジスタ２４のみがオンし、出力端子Ｖｏは’Ｌ’レベルとなる。
【００９０】
時刻ｔ１で入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、ＡＮＤゲート１６の出力ｘｄは比較回路２の出力値に依存することなく直ちに’Ｌ’になる。また、比較回路１の出力ｎａは、出力端子Ｖｏの電位が低側基準電圧Ｖ１に至るまでは’Ｌ’であり、ＮＡＮＤゲート１５の出力ｘｕは’Ｈ’を維持する。そのため、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４がともにオフして非出力状態（ハイインピーダンス状態）になる。従って、前述したようにソースフォロア出力回路１００のＮＭＯＳトランジスタ２１の駆動により、信号ｎ１の立ち上がり速度とほぼ同等の一定の速度で出力端子Ｖｏの電位が立ち上がる。
【００９１】
そして、出力端子Ｖｏの電位が上昇し、低側の基準電圧Ｖ１を超えると比較回路１の出力ｎａが’Ｈ’に変化し、ＮＡＮＤゲート１５の出力ｘｕは’Ｌ’になる。また、ＡＮＤゲート１６の出力ｘｄは’Ｌ’のままなので、このときの時刻ｔｒ以降は、高出力バッファ２００ではトランジスタ２３のみがオンして出力端子Ｖｏの電位を電源電圧ＶＤＤまで高速に立ち上げる。
【００９２】
図２に示す期間制御回路５００Ｂを用いる場合には、高出力バッファ２００をオフからオンに切り替えるタイミングが、出力端子Ｖｏの電位と閾値である基準電圧Ｖ１、Ｖ２との比較により決定される。従って、ＰＭＯＳトランジスタ２３のソース・ドレイン間の電位差が十分に小さくなった後でＰＭＯＳトランジスタ２３をオン状態に切り替えることができ、切り替え直後に生じるピーク電流を減少させることができる。
【００９３】
この場合も出力端子Ｖｏの電位が低側基準電圧Ｖ１に至るまでの時間（ｔｒ−ｔ１）はほぼ一定であるため、期間制御回路５００Ａを用いる場合と同様に外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制でき、信号の遅延時間を必要最小限に抑制できる。
【００９４】
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図４（Ｂ）において、初期状態（時刻ｔ２まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定しているので、初期状態では、図１に示すインバータ１１の出力は’Ｌ’レベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力ｎ１、ｎ２はどちらも’Ｈ’レベルを出力する。そのためＰＭＯＳトランジスタ２２はオフする。また、出力端子Ｖｏの電位は電源電圧（ＶＤＤ）からＮＭＯＳトランジスタ２１の閾値Ｖｔｎを差し引いた電圧よりも電源電圧（ＶＤＤ）近い状態にあるため、ＮＭＯＳトランジスタ２１はオフになっている。
【００９５】
このときの出力端子Ｖｏの電位は、低側の基準電圧Ｖ１より十分高い電位であるため、期間制御回路５００Ｂの比較回路１の出力ｎａは’Ｈ’レベルの状態にあり、ＮＡＮＤゲート１５の出力ｘｕは’Ｌ’である。また、インバータ１４の出力は’Ｌ’なのでＡＮＤゲート１６の出力ｘｄも’Ｌ’レベルである。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３のみがオンし、出力端子Ｖｏは’Ｈ’レベルになる。
【００９６】
次に、図４（Ｂ）に示す時刻ｔ２で入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、ＮＡＮＤゲート１５の出力ｘｕは比較回路１の出力値に依存することなく直ちに’Ｈ’になり、比較回路２の出力ｎｂは、出力端子Ｖｏの電位が高側の基準電圧Ｖ２より高電位にある期間は’Ｌ’であり、ＡＮＤゲート１６の出力ｘｄは’Ｌ’を維持する。そのため、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４がともにオフして非出力状態（ハイインピーダンス状態）になる。従って、期間制御回路５００Ａを用いた場合と同様に、ソースフォロア出力回路１００のＰＭＯＳトランジスタ２２による駆動により、信号ｎ２の立ち下がり速度とほぼ同等の一定の速度で出力端子Ｖｏの電位が立ち下がる。
【００９７】
更に、出力端子Ｖｏの電位が下降し、高側の基準電圧Ｖ２をよりも低下すると比較回路２の出力ｎｂが’Ｈ’に変化し、ＡＮＤゲート１６の出力ｘｄは’Ｈ’になる。また、ＮＡＮＤゲート１５の出力ｘｕは’Ｈ’のままなので、このときの時刻ｔｆ以降は、高出力バッファ２００においてはＮＭＯＳトランジスタ２４のみがオンして出力端子Ｖｏの電位を接地電圧まで高速に立ち下げる。
【００９８】
図２に示す期間制御回路５００Ｂを用いる場合には、高出力バッファ２００をオフからオンに切り替えるタイミングが、出力端子Ｖｏの電位と閾値である基準電圧Ｖ１、Ｖ２との比較により決定される。従って、ＮＭＯＳトランジスタ２４のソース・ドレイン間の電位差が十分に小さくなった後でＮＭＯＳトランジスタ２４をオン状態に切り替えることができ、切り替え直後に生じるピーク電流を減少させることができる。また、出力端子Ｖｏの電位が高側基準電圧Ｖ２に至るまでの時間（ｔｆ−ｔ２）はほぼ一定であるため、期間制御回路５００Ａを用いる場合と同様に外部負荷に因ることなくリンギングノイズや不要輻射ノイズが抑制でき、信号の遅延時間を必要最小限に抑制できる。
【００９９】
なお、図１に示した出力ドライブ回路においては、高出力バッファ２００が動作を開始した後において、ソースフォロア出力回路１００も出力端子Ｖｏに電流を流すように駆動しているが、高出力バッファ２００の電流容量が十分に大きい場合には、高出力バッファ２００が動作する時にはソースフォロア出力回路１００の動作を停止するように、速度制御回路４００の構成を変更することも可能である。
【０１００】
なお、図１に示した出力ドライブ回路を期間制御回路５００Ａを用いて制御する場合には、電圧を比較する回路を設ける必要がないし、図２に示した期間制御回路５００Ｂを用いて制御する場合には遅延回路を設ける必要がないので、従来と比べて全体の構成を簡略化できる。
【０１０１】
（第２の実施の形態）
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図５及び図６を参照しながら以下に説明する。図５は第２の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。図６は第２の実施の形態における出力ドライブ回路の動作例を示す波形図である。この形態は、前述の第１の実施の形態の変形例である。また、図５において第１の実施の形態と同様の構成には同一の符号を付けて示してある。
【０１０２】
図５に示す出力ドライブ回路の構成については、閾値補償制御回路６００が追加された点が第１の実施の形態と大きく異なっている。閾値補償制御回路６００は、ソースフォロア出力回路１００におけるＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２の閾値の影響で生じる動作の遅延を補償するために設けてある。
【０１０３】
例えば、図３（Ａ）において、信号ｎ１は時刻ｔ１から直線的に上昇を開始するが、出力端子Ｖｏの電位は時刻ｔ１からしばらく遅延した後で上昇を開始する。この遅延は、ＮＭＯＳトランジスタ２１の閾値に相当する電位だけ信号ｎ１のレベルが上昇するのに要する時間に相当する。この遅延の影響を解消するために閾値補償制御回路６００が設けてある。
【０１０４】
図５に示すように、閾値補償制御回路６００は、インバータ１７、１８と、ＰＭＯＳトランジスタ２７と、ＮＭＯＳトランジスタ２８と、ＰＭＯＳトランジスタ２９と、ＰＭＯＳトランジスタ３０と、ＮＭＯＳトランジスタ３１と、ＮＭＯＳトランジスタ３２とで構成されている。
【０１０５】
ＰＭＯＳトランジスタ２９は、ＮＭＯＳトランジスタ２１のゲート端子と電源ラインＶＤＤとの間に定電流源５と並列に接続されており、ＰＭＯＳトランジスタ２９のゲート端子には、信号ｎ３がインバータ１７を介して入力される。信号ｎ３は、共通に接続されたＰＭＯＳトランジスタ２７のドレイン端子及びＮＭＯＳトランジスタ２８のドレイン端子から出力される。ＰＭＯＳトランジスタ２９のソース端子は電源ラインＶＤＤに接続され、ドレイン端子はＰＭＯＳトランジスタ６１のソース端子に接続されている。
【０１０６】
ＰＭＯＳトランジスタ２７のゲート端子には入力信号ＩＮが印加され、ＮＭＯＳトランジスタ２８のゲート端子にはインバータＩＮＶ１から出力される信号ｎ１が印加される。また、ＰＭＯＳトランジスタ２７のソース端子は電源ライン（ＶＤＤ）と接続され、ＮＭＯＳトランジスタ２８のソース端子は接地ラインと接続されている。
【０１０７】
また、ＮＭＯＳトランジスタ３２は、ＰＭＯＳトランジスタ２２のゲート端子と接地ラインとの間に定電流源６と並列に接続してあり、ＮＭＯＳトランジスタ３２のゲート端子には、信号ｎ４がインバータ１８を介して印加される。信号ｎ４は、共通に接続されたＰＭＯＳトランジスタ３０のドレイン端子及びＮＭＯＳトランジスタ３１のドレイン端子から出力される。ＮＭＯＳトランジスタ３２のソース端子は接地ラインに接続され、ドレイン端子はＮＭＯＳトランジスタ６４のソース端子に接続されている。
【０１０８】
ＮＭＯＳトランジスタ３１のゲート端子には入力信号ＩＮが印加され、ＰＭＯＳトランジスタ３０のゲート端子にはインバータＩＮＶ２から出力される信号ｎ２が印加される。また、ＰＭＯＳトランジスタ３０のソース端子は電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタ３１のソース端子は接地ラインと接続されている。
【０１０９】
図５に示す出力ドライブ回路における動作波形の具体例が図６に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図６（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図６（Ｂ）に示されている。なお、図６（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図１に示された期間制御回路５００Ａを用いて駆動信号ｘｕ，ｘｄを生成する場合を想定している。
【０１１０】
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図６（Ａ）において、初期状態（時刻ｔ１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態では、図５に示すインバータ１１の出力は’Ｈ’レベルとなり、インバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力ｎ１、ｎ２はどちらも’Ｌ’レベルを出力する。また、高出力バッファ２００の出力Ｖｏの電位は’Ｌ’レベルになり、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２は共にオフになる。
【０１１１】
また、上記初期状態ではＰＭＯＳトランジスタ２７はオンし、ＮＭＯＳトランジスタ２８はオフになる。従って、信号ｎ３の電位は’Ｈ’、インバータ１７の出力は’Ｌ’になる。そのためＰＭＯＳトランジスタ２９がオンし、ＰＭＯＳトランジスタ２９が定電流源５をバイパスする電流経路を形成し、インバータＩＮＶ１の電源側端子には、低抵抗を介して電源電圧（ＶＤＤ）が供給される。
【０１１２】
また、上記初期状態ではＰＭＯＳトランジスタ３０はオンし、ＮＭＯＳトランジスタ３１はオフになるので、信号ｎ４の電位は’Ｈ’になり、インバータ１８の出力は’Ｌ’になり、ＮＭＯＳトランジスタ３２はオフ状態になる。
【０１１３】
次に、図６（Ａ）に示す時刻ｔ１で、入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、期間制御回路５００Ａが出力する信号ｘｄは直ちに’Ｌ’になり、信号ｘｕは、遅延回路７の遅延時間値ｔｄに至るまで’Ｈ’を維持する。そのため高出力バッファ２００はこの期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフして非出力状態（ハイインピーダンス状態）になる。
【０１１４】
一方、インバータ１１の出力は’Ｌ’になり、インバータＩＮＶ２の出力する信号ｎ２は直ちに’Ｈ’になりＰＭＯＳトランジスタ２２はオフを維持し、ＰＭＯＳトランジスタ３０はオフし、ＮＭＯＳトランジスタ３１はオンし、信号ｎ４は’Ｌ’、インバータ１８の出力は’Ｈ’になり、ＮＭＯＳトランジスタ３２をオンする。
【０１１５】
インバータＩＮＶ１の出力する信号ｎ１は、時刻ｔ１以降は、電流源５による定電流と、オン状態にあるＰＭＯＳトランジスタ２９を通る電流とによって急速に立ち上がり始める。そして、信号ｎ１の電位がＮＭＯＳトランジスタ２８の閾値Ｖｔｎ’を超えるとＮＭＯＳトランジスタ２８をオンする。このときＰＭＯＳトランジスタ２７はオフしているため、信号ｎ３は’Ｌ’レベルとなり、インバータ１７の出力は’Ｈ’となり、ＰＭＯＳトランジスタ２９をオフする。
【０１１６】
ＰＭＯＳトランジスタ２９がオフした後は、信号ｎ１は電流源５による定電流ｉ０のみで電源電圧（ＶＤＤ）に至るまで駆動される。ＮＭＯＳトランジスタ２８の閾値Ｖｔｎ’は、ＮＭＯＳトランジスタ２１の閾値Ｖｔｎとほぼ等しいので、ＮＭＯＳトランジスタ２１がオンして出力端子Ｖｏの電位が立ち上がり始めたときの立ち上がり速度は、これ以降の信号ｎ１の立ち上がり速度を決める電流値ｉ０と、信号ｎ１が現れるノードにおける付加容量値の割合に比例した値とほぼ同等になり、常に一定の速度になる。いずれにしても、ＰＭＯＳトランジスタ２９の働きにより、信号ｎ１の電位がＮＭＯＳトランジスタ２１の閾値電圧を超えるまでの遅延時間を無視できる程度に抑制できるので、出力端子Ｖｏの波形の立ち上がりの開始が早くなる。
【０１１７】
入力信号ＩＮが’Ｈ’に変化した後、予め定めた遅延時間ｔｄを経過した後に遅延回路７の出力が’Ｈ’に変化し、ＮＡＮＤゲート１２の出力する信号ｘｕは’Ｌ’になる。ＮＯＲゲート１３の出力は’Ｌ’のままなので、高出力バッファ２００はＰＭＯＳトランジスタ２３をオンして出力端子Ｖｏを電源電圧（ＶＤＤ）まで高速に立ち上げる。
【０１１８】
高出力バッファ２００がオン状態に切り替わった直後にソース・ドレイン間の電位差が最大になり、このときに出力端子Ｖｏに流れる電流がピークになる。しかし、高出力バッファ２００がオン状態に切り替わった時には、出力端子Ｖｏの電位はソースフォロア出力回路１００から出力される電流によって既にある程度上昇しており、電源電圧（ＶＤＤ）に近いので、高出力バッファ２００におけるソース・ドレイン間の電位差は小さくなり、最大ピーク電流は減少する。
【０１１９】
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図６（Ｂ）において、初期状態（時刻ｔ２まで）では入力信号ＩＮが’Ｈ’レベルであり、インバータＩＮＶ１、ＩＮＶ２の出力する信号ｎ１、ｎ２は、定常状態でどちらも’Ｈ’レベルを出力している。また、期間制御回路５００Ａが出力する信号ｘｕ、ｘｄはどちらも’Ｌ’レベルであり、高出力バッファ２００の出力端子Ｖｏの電位は’Ｈ’レベルになり、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２２は共にオフである。
【０１２０】
また、前記初期状態ではＰＭＯＳトランジスタ２７はオフし、ＮＭＯＳトランジスタ２８はオンし、信号ｎ３の電位は’Ｌ’、インバータ１７の出力は’Ｈ’になり、ＰＭＯＳトランジスタ２９はオフ状態である。一方、ＮＭＯＳトランジスタ３２はオンし、定電流源６をバイパスする電流経路を形成するので、インバータＩＮＶ２の電源側端子は、低抵抗のＮＭＯＳトランジスタ３２を介して接地ラインと接続される。
【０１２１】
図６（Ｂ）の時刻ｔ２で入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、期間制御回路５００Ａの出力する信号ｘｕは直ちに’Ｈ’になり、信号ｘｄは、遅延回路７の遅延時間値ｔｄに至るまで’Ｌ’を維持する。そのため高出力バッファ２００はこの期間はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフして非出力状態（ハイインピーダンス状態）になる。
【０１２２】
一方、インバータ１１の出力は’Ｈ’になり、インバータＩＮＶ１の出力する信号ｎ１は直ちに’Ｌ’になり、ＮＭＯＳトランジスタ２１はオフを維持し、ＰＭＯＳトランジスタ２７はオンし、ＮＭＯＳトランジスタ２８はオフし、信号ｎ３は’Ｈ’になり、インバータ１７の出力は’Ｌ’になり、ＰＭＯＳトランジスタ２９がオンする。
【０１２３】
また、インバータＩＮＶ２の出力する信号ｎ２は、電流源６による定電流と、オン状態にあるＮＭＯＳトランジスタ３２を通る電流とによって急速に立ち下がり始める。そして、信号ｎ２の電位が、電源電圧（ＶＤＤ）の電位よりもＰＭＯＳトランジスタ３０の閾値分Ｖｔｐ’を超えて低下するとＰＭＯＳトランジスタ３０がオンする。このときＮＭＯＳトランジスタ３１はオフしているため、信号ｎ４は’Ｈ’レベルになり、インバータ１８の出力は’Ｌ’になり、ＮＭＯＳトランジスタ３２をオフする。
【０１２４】
ＮＭＯＳトランジスタ３２がオフになった後は、信号ｎ２は電流源６から供給される定電流ｉ１のみに応じて接地電位まで立ち下げられる。ＰＭＯＳトランジスタ３０の閾値Ｖｔｐ’は、ＰＭＯＳトランジスタ２２の閾値Ｖｔｐとほぼ等しいので、ＰＭＯＳトランジスタ２２がオンして出力端子Ｖｏの電位が立ち下がり始めたときの立ち下がり速度は、これ以降の信号ｎ２の立ち下がり速度を決める電流値ｉ１と、信号ｎ２が現れるノードの付加容量値の割合に比例した値とほぼ同等になり、常に一定の速度となる。
【０１２５】
いずれにしても、出力端子Ｖｏの電位の立ち下がりを開始するときには、ＮＭＯＳトランジスタ３２の働きにより定電流源６をバイパスし、大きな電流をインバータＩＮＶ２に供給するので、信号ｎ２の電位がＰＭＯＳトランジスタ２２の閾値電圧を超えるまでの遅延時間を無視できる程度にして抑制でき、信号の遅延を最小限に抑制できる。
【０１２６】
時刻ｔ２で入力信号ＩＮが’Ｌ’に変化した後、遅延時間ｔｄを経過すると遅延回路７の出力が’Ｌ’に変化し、ＮＯＲゲート１３の出力する信号ｘｄは’Ｈ’になる。ＮＡＮＤゲート１２の出力は’Ｈ’のままなので、高出力バッファ２００はＮＭＯＳトランジスタ２４をオンして出力端子Ｖｏの電位を接地電位まで高速で立ち下げる。
【０１２７】
高出力バッファ２００がオン状態に切り替わった直後にソース・ドレイン間の電位差が最大になり、このときに出力端子Ｖｏに流れる電流がピークになる。しかし、高出力バッファ２００がオン状態に切り替わった時には、出力端子Ｖｏの電位はソースフォロア出力回路１００から出力される電流によって既にある程度低下しており、接地電位（０Ｖ）に近いので、高出力バッファ２００におけるソース・ドレイン間の電位差は小さくなり、最大ピーク電流は減少する。
【０１２８】
上記のように、この形態では閾値補償制御回路６００を設けてあるので、入力信号ＩＮの変化時（ｔ１，ｔ２）の直後から出力Ｖｏの立ち上がり、或は立ち下がりの開始までの遅延を殆ど無視できる程度に低減でき、信号の遅延を大幅に抑制できる。しかも、第１の実施の形態と同様に、最大ピーク出力電流が低減されるので、リンギングノイズや不要輻射ノイズを抑制することができる。
【０１２９】
なお、図５に示した出力ドライブ回路においても、期間制御回路５００Ａの代わりに、図２に示された期間制御回路５００Ｂを採用することもできる。
【０１３０】
（第３の実施の形態）
本発明の出力ドライブ回路に関するもう１つの実施の形態について、図７〜図１１を参照しながら以下に説明する。
図７は第３の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。図８は第３の実施の形態で用いる期間制御回路の構成例を示すブロック図である。図９は第３の実施の形態で用いる期間制御回路の構成例を示すブロック図である。図１０は図８に示した期間制御回路を使用した場合の動作例を示す波形図である。図１１は図９に示した期間制御回路を使用した場合の動作例を示す波形図である。
【０１３１】
この形態は、前述の第２の実施の形態の変形例である。また、図７において第２の実施の形態と同様の構成には同一の符号を付けて示してある。図７に示す出力ドライブ回路の構成については、特許請求の範囲の出力バッファとして機能する低出力バッファ３００が追加された点が第２の実施の形態と大きく異なっている。低出力バッファ３００は、高出力バッファ２００に比べて電流容量の小さいバッファであり、より精密な波形の制御を行うために追加してある。
【０１３２】
図７に示す出力ドライブ回路に追加された低出力バッファ３００は、比較的電流容量の小さいＰＭＯＳトランジスタ２５とＮＭＯＳトランジスタ２６とで構成されている。ＰＭＯＳトランジスタ２５のソース端子は電源ラインＶＤＤと接続され、ＮＭＯＳトランジスタ２６のソース端子は接地ライン（０Ｖ）と接続されている。また、ＰＭＯＳトランジスタ２５のドレイン端子及びＮＭＯＳトランジスタ２６のドレイン端子は出力端子Ｖｏと共通に接続されている。ＰＭＯＳトランジスタ２５のゲート端子には入力信号ｙｕが印加され、ＮＭＯＳトランジスタ２６のゲート端子には入力信号ｙｄが印加される。
【０１３３】
高出力バッファ２００の入力信号ｘｕ及びｘｄと、低出力バッファ３００の入力信号ｙｕ及びｙｄとは、図８に示す期間制御回路５００Ｃ又は図９に示す期間制御回路５００Ｄを用いて生成することができる。まず、期間制御回路５００Ｃを用いる場合を想定して説明する。期間制御回路５００Ｃ又は期間制御回路５００Ｄは、特許請求の範囲の高出力バッファ駆動手段及び出力バッファ駆動手段として機能する。
【０１３４】
期間制御回路５００Ｃ又は５００Ｄは、入力信号ＩＮの立ち上がり時及び立ち下がり時の双方において、入力信号ＩＮの変化開始時刻から第１の期間は、高出力バッファ２００を非駆動状態とし、第１の期間に続く第２の期間は高出力バッファ２００を駆動し、第２の期間に続く第３の期間は高出力バッファ２００を非駆動状態とすると共に、第２の期間及び第３の期間は低出力バッファ３００を駆動するように、入力信号ｘｕ，ｘｄ，ｙｕ，ｙｄを制御する。
【０１３５】
図８に示すように、期間制御回路５００Ｃは、入力信号ＩＮを、高出力バッファ２００を非駆動状態にする前記第１の期間に相当する期間だけ遅延する遅延回路７１と、遅延回路７１からの信号を前記第２の期間に相当する時間だけ遅延する遅延回路７２と、遅延回路７２からの信号を反転するインバータ４１と、インバータ４１からの信号と遅延回路７１からの信号とに基づいた信号を出力する第１の論理回路であるＮＡＮＤゲート４２、ＮＯＲゲート４４と、入力信号ＩＮと遅延回路７１からの信号とに基づいた信号を出力する第２の論理回路であるＮＡＮＤゲート４３、ＮＯＲゲート４５とを備える。
【０１３６】
ＮＡＮＤゲート４２は、インバータ４１の出力する信号と、遅延回路７１が出力する信号との論理演算結果として信号ｘｕを生成する。また、ＮＡＮＤゲート４３は遅延回路７１の出力する信号と入力信号ＩＮとの論理演算結果として信号ｙｕを生成する。また、ＮＯＲゲート４４はインバータ４１の出力する信号と、遅延回路７１の出力する信号との論理演算結果として信号ｘｄを生成する。また、ＮＯＲゲート４５は遅延回路７１が出力する信号と、入力信号ＩＮとの論理演算結果として信号ｙｄを生成する。
【０１３７】
図７に示す出力ドライブ回路における動作波形の具体例が図１０に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図１０（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図１０（Ｂ）に示されている。なお、図１０（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図８に示された期間制御回路５００Ｃを用いて信号ｘｕ，ｘｄ，ｙｕ，ｙｄを生成する場合を想定している。
【０１３８】
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図１０（Ａ）において、初期状態（時刻ｔ１１まで）では入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態ではインバータＩＮＶ１、ＩＮＶ２の出力ｎ１、ｎ２は定常状態にあり、出力される信号ｎ１、ｎ２はどちらも’Ｌ’レベルになる。また、高出力バッファ２００の出力Ｖｏの電位は’Ｌ’レベルになり、ＮＭＯＳトランジスタ２１及びＰＭＯＳトランジスタ２２は共にオフになる。
【０１３９】
一方、図８に示す期間制御回路５００Ｃにおいては、前記初期状態では遅延回路７１の出力及び遅延回路７２の出力は共に’Ｌ’レベルの状態になり、ＮＡＮＤゲート４２とＮＡＮＤゲート４３の入力の少なくとも一方は’Ｌ’となり、各出力ｘｕ，ｙｕはどちらも’Ｈ’になり、ＮＯＲゲート４５の出力ｙｄも’Ｈ’になる。ＮＯＲゲート４４は、遅延回路７２の出力をインバータ４１で反転した信号が印加されるので、ＮＯＲゲート４４の出力ｘｄは’Ｌ’になる。
【０１４０】
従って、高出力バッファ２００においてではＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフし、非出力状態（ハイインピーダンス状態）になる。低出力バッファ３００においては、ＮＭＯＳトランジスタ２６のみオンするので、出力端子Ｖｏの信号は’Ｌ’レベルになる。その他の信号の状態は図５に示した出力ドライブ回路の場合と同じである。
【０１４１】
図１０（Ａ）の時刻ｔ１１で、入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、期間制御回路５００Ｃの出力する信号ｙｄは直ちに’Ｌ’になり、信号ｘｕ，ｙｕは、遅延回路７１の遅延時間値ｔｄ１に至るまで’Ｈ’の状態を維持する。また、インバータ４１の出力は’Ｈ’のままなので、信号ｘｄは’Ｌ’のままである。そのため高出力バッファ２００はハイインピーダンス状態を維持する。また、低出力バッファ３００もＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２６を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路１００は、図５に示した出力ドライブ回路の場合と同様に、ＮＭＯＳトランジスタ２１を遅延時間無くオンして出力端子Ｖｏの電位を信号ｎ１の立ち上がりと同等の一定の速度で立ち上げ始める。
【０１４２】
入力信号ＩＮが’Ｈ’に変化した後、前記遅延時間ｔｄ１を経過した後で遅延回路７１の出力が’Ｈ’に変化する時刻ｔ１２から、更に遅延回路７２の遅延時間値ｔｄ２に至るまでは遅延回路７２の出力は’Ｌ’になり、インバータ４１の出力は’Ｈ’のままなので、ＮＡＮＤゲート４２と４３の出力する信号ｘｕとｙｕは共に’Ｌ’になり、信号ｘｄとｙｄは’Ｌ’のままである。従って、高出力バッファ２００はＰＭＯＳトランジスタ２３をオンし、同時に低出力バッファ３００はＰＭＯＳトランジスタ２５をオンするので、時刻ｔ１２からは出力端子Ｖｏの電位を高速に立ち上げ始める。
【０１４３】
この場合も、高出力バッファ２００がオンした直後にそのソース・ドレイン間の電位差が最大になり、電流もピークになるが、オンに切り替わるときには、高出力バッファ２００のドレイン端子に接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近づいているので、ピーク電流を抑制できる。
【０１４４】
遅延回路７１の出力が’Ｈ’に変化し、更に遅延回路７２の遅延時間ｔｄ２を経過して時刻ｔ１３になると、遅延回路７２の出力は’Ｈ’になり、インバータ４１の出力は’Ｌ’になる。これによりＮＡＮＤゲート４２の出力する信号ｘｕは’Ｈ’になるが、他の論理ゲート４３〜４５の出力ｙｕ，ｘｄ，ｙｄは全て’Ｌ’のままである。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフしてハイインピーダンス状態になる。また、低出力バッファ３００においてはＰＭＯＳトランジスタ２５のみオンする。つまり、図１０（Ａ）の時刻ｔ１３から立ち上がりが終了するまでの間は、低出力バッファ３００だけで駆動され、出力端子Ｖｏの電位は電源電圧ＶＤＤまで緩やかに立ち上がる。すなわち、低出力バッファ３００のＰＭＯＳトランジスタ２５は比較的高いオン抵抗を有するので、時刻ｔ１３以降に流れる電流は比較的小さくなり、出力端子Ｖｏの電位は緩やかな立ち上がりになる。そのため、出力端子Ｖｏの立ち上がりに伴うリンギングノイズを一層低減できる。
【０１４５】
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図１０（Ｂ）において、初期状態（時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定している。この初期状態では、インバータＩＮＶ１、ＩＮＶ２の出力する信号ｎ１、ｎ２は定常状態でどちらも’Ｈ’レベルになり、ＰＭＯＳトランジスタ２２はオフし、ＮＭＯＳトランジスタ２１はソース端子と接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近いのでオフしている。
【０１４６】
期間制御回路５００Ｃにおいては、前記初期状態では出力信号ｘｕのみ’Ｈ’になり、他の出力信号ｙｕ、ｘｄ、ｙｄは全て’Ｌ’レベルなる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４が共にオフしてハイインピーダンス状態になる。また、低出力バッファ３００においてはＰＭＯＳトランジスタ２５のみオンするので、出力端子Ｖｏの電位は’Ｈ’レベルになる。その他の信号の状態については図５に示した出力ドライブ回路の場合と同じである。
【０１４７】
図１０（Ｂ）の時刻ｔ２１において、入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、期間制御回路５００Ｃの出力する信号ｙｕは直ちに’Ｈ’になり、出力信号ｘｄ、ｙｄは、更に遅延回路７１により定まる遅延時間ｔｄ１を経過するまで’Ｌ’を維持する。また、インバータ４１の出力は’Ｌ’のままなので、信号ｘｕは’Ｈ’のままである。そのため高出力バッファ２００はハイインピーダンス状態を維持し、低出力バッファ３００もＰＭＯＳトランジスタ２５、ＮＭＯＳトランジスタ２６を共にオフしてハイインピーダンス状態になる。一方、ソースフォロア出力回路１００は、図５に示した出力ドライブ回路の場合と同様に、ＰＭＯＳトランジスタ２２を遅延無くオンに切り替えて出力端子Ｖｏを信号ｎ２の立ち下がりとほぼ同等の一定の速度で立ち下げ始める。
【０１４８】
入力信号ＩＮが’Ｌ’に変化し、更に遅延回路７１の遅延時間ｔｄ１を経過した後に、すなわち図１０（Ｂ）に示す時刻ｔ２２で遅延回路７１の出力が’Ｌ’に変化してから更に遅延回路７２によって定まる遅延時間ｔｄ２を経過するまでは遅延回路７２の出力は’Ｈ’を維持し、インバータ４１の出力は’Ｌ’のままなので、ＮＡＮＤゲート４２と４３の出力する信号ｘｕとｙｕは’Ｈ’の状態を維持し、出力信号ｘｄとｙｄはともに’Ｈ’に変化する。
【０１４９】
従って、図１０（Ｂ）に示す時刻ｔ２２以降（ｔ２３まで）は、高出力バッファ２００はＮＭＯＳトランジスタ２４をオンし、低出力バッファ３００はＮＭＯＳトランジスタ２６をオンするので、高出力バッファ２００及び低出力バッファ３００は、出力端子Ｖｏの電位を高速に立ち下げ始める。
【０１５０】
この場合も、高出力バッファ２００のＮＭＯＳトランジスタ２４がオン状態に切り替わった直後にドレイン・ソース間の電位差が最大になり、電流がピークになる。しかし、このときにＮＭＯＳトランジスタ２４のドレイン端子と接続された出力端子Ｖｏの電位は、既に接地電位に近づいているので、ドレイン・ソース間の電位差は比較的小さくなり、最大ピーク電流は減少する。
【０１５１】
図１０（Ｂ）の時刻ｔ２２で遅延回路７１の出力が’Ｌ’に変化した後、更に遅延回路７２の遅延時間ｔｄ２を経過して時刻ｔ２３になると、遅延回路７２の出力は’Ｌ’に切り替わり、インバータ４１の出力は’Ｈ’になる。これにより、ＮＯＲゲート４４の出力ｘｄは’Ｌ’になる。また、他の論理ゲート４２、４３、４５の出力する信号ｘｕ、ｙｕ、ｙｄは全て’Ｈ’のままである。従って、高出力バッファ２００はＰＭＯＳトランジスタ２３、ＮＭＯＳトランジスタ２４を共にオフしてハイインピーダンス状態になり、低出力バッファ３００ではＮＭＯＳトランジスタ２６のみオンする。このため、時刻ｔ２３以降は、出力端子Ｖｏの電位は、低出力バッファ３００だけで駆動されて緩やかに接地電位まで立ち下がる。すなわち、低出力バッファ３００のＮＭＯＳトランジスタ２６はオン抵抗が比較的大きいので、ＮＭＯＳトランジスタ２６を流れる電流は小さくなり、出力端子Ｖｏの波形は緩やかに立ち下がる。従って、出力端子Ｖｏの立ち下がりに伴うリンギングノイズを一層低減できる。
【０１５２】
次に、図９に示す期間制御回路５００Ｄを用いて図７の出力ドライブ回路を制御する場合について説明する。
【０１５３】
図９に示すように、期間制御回路５００Ｄは、出力端子Ｖｏから出力される信号と閾値とを比較する電圧比較回路である比較回路１，２と、比較回路１，２からの信号と入力信号ＩＮとに基づいた信号ｘｕ，ｘｄを出力する第１の論理回路であるＮＡＮＤゲート４７，ＡＮＤゲート４８と、比較回路１，２からの信号と入力信号ＩＮとに基づいた信号ｙｕ，ｙｄを出力する第２の論理回路であるＮＡＮＤゲート４９，ＡＮＤゲート５０と、インバータ４６とを備える。
【０１５４】
入力信号ＩＮは、ＮＡＮＤゲート４９と、インバータ４６と、ＮＡＮＤゲート４７にそれぞれ入力される。入力信号ＩＮをインバータ４６で反転した信号が、ＡＮＤゲート５０と、ＡＮＤゲート４８にそれぞれ入力される。
【０１５５】
比較回路１の正側入力には出力端子Ｖｏの電圧が印加され、比較回路１の負側入力には閾値を定める基準電圧Ｖ１が印加される。比較回路１の出力ｎａは、ＮＡＮＤゲート４７と、ＮＡＮＤゲート４９と、ＡＮＤゲート４８にそれぞれに入力される。
【０１５６】
比較回路２の正側入力には閾値を定める基準電圧Ｖ２が印加され、比較回路２の負側入力には出力端子Ｖｏの電圧が印加される。比較回路２の出力ｎｂはＮＡＮＤゲート４７と、ＡＮＤゲート４８と、ＡＮＤゲート５０とにそれぞれ入力される。
【０１５７】
出力信号ｘｕ及びｘｄは夫々ＮＡＮＤゲート４７とＡＮＤゲート４８から出力される。出力信号ｙｕ及びｙｄは夫々ＮＡＮＤゲート４９とＡＮＤゲート５０から出力される。ここで、基準電圧Ｖ１，Ｖ２は、（０＜Ｖ１＜Ｖ２＜ＶＤＤ）の範囲にある電圧値である。
【０１５８】
図７に示す出力ドライブ回路における動作波形の具体例が図１１に示されている。すなわち、出力端子Ｖｏの信号電位を低レベルＬから高レベルＨに立ち上げる際の動作例が図１１（Ａ）に示されており、出力端子Ｖｏの信号電位を高レベルＨから低レベルＬに立ち下げる際の動作例が図１１（Ｂ）に示されている。なお、図１１（Ａ）、（Ｂ）はいずれも横軸が時間、縦軸が電圧を示している。また、ここでは図９に示された期間制御回路５００Ｄを用いて信号ｘｕ，ｘｄ，ｙｕ，ｙｄを生成する場合を想定している。
【０１５９】
まず、立ち上がりの際の出力ドライブ回路の動作について説明する。
図１１（Ａ）においては、初期状態（時刻ｔ１１まで）で入力信号ＩＮが’Ｌ’レベルの場合を想定しているので、初期状態では期間制御回路５００ＤのＮＡＮＤゲート４７、４９の出力する信号ｘｕ、ｙｕは共に’Ｈ’になり、高出力バッファ２００ではＰＭＯＳトランジスタ２３がオフし、低出力バッファ３００ではＰＭＯＳトランジスタ２５がオフする。また、速度制御回路４００が出力する信号ｎ１、ｎ２はどちらも’Ｌ’レベルの定常状態にあり、ソースフォロア出力回路１００のＮＭＯＳトランジスタ２１がオフするため、出力端子Ｖｏの電位はＰＭＯＳトランジスタ２２の閾値Ｖｔｐより低くなる。この電位は、高側の基準電圧Ｖ２より十分低いので、比較回路２の出力ｎｂは’Ｈ’レベルの状態になる。また、インバータ４６の出力は’Ｈ’なのでＡＮＤゲート５０の出力する信号ｙｄは’Ｈ’になる。従って、低出力バッファ３００のＮＭＯＳトランジスタ２６がオンして出力端子Ｖｏは’Ｌ’レベルになる。比較回路１の出力する信号ｎａは’Ｌ’レベルになり、ＡＮＤゲート４８の出力する信号ｘｄは’Ｌ’レベルになる。従って、高出力バッファ２００においてはＮＭＯＳトランジスタ２４もオフしてハイインピーダンス状態になる。
【０１６０】
次に、図１１（Ａ）の時刻ｔ１１で入力信号ＩＮが’Ｌ’から’Ｈ’レベルへ変化すると、インバータ４６の出力は’Ｌ’になり、ＡＮＤゲート４８、５０の出力する信号ｘｄ、ｙｄは比較回路１、２の出力値に依存することなく’Ｌ’になる。また、比較回路１の出力する信号ｎａは、出力端子Ｖｏの電位が低側基準電圧Ｖ１に至るまでは’Ｌ’であるため、ＮＡＮＤゲート４７、４９の出力する信号ｘｕ、ｙｕは’Ｈ’を維持する。そのため、高出力バッファ２００はＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４をオフし、低出力バッファ３００は、ＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ２６をオフにするのでいずれも出力がハイインピーダンス状態になる。
【０１６１】
一方、ソースフォロア出力回路１００のＮＭＯＳトランジスタ２１は時刻ｔ１１の直後にオン状態に切り替わり、ＮＭＯＳトランジスタ２１が出力する電流によって、出力端子Ｖｏの電位は信号ｎ１の電位と同様にほぼ一定の速度で立ち上がる。前述のように信号ｎ１の電位は最初は急速に立ち上がるが、閾値Ｖｔｎを超えると定電流源５の電流値によって電流が制御され、信号ｎ１の電位は図１１（Ａ）に示すようにほぼ一定の傾きで直線的に上昇する。このため、出力端子Ｖｏの電位も一定の速度で緩やかに立ち上がる。
【０１６２】
出力端子Ｖｏの電位が上昇して低側の基準電圧Ｖ１を超えると（時刻ｔｒ１）、比較回路１の出力する信号ｎａが’Ｈ’に変化し、ＮＡＮＤゲート４９の出力する信号ｙｕは’Ｌ’になる。また、出力端子Ｖｏが高側の基準電圧Ｖ２を超えるまでは、比較回路２の出力する信号ｎｂは’Ｈ’を維持する。従って、ＮＡＮＤゲート４７の出力する信号ｘｕも’Ｌ’になる。また、ＡＮＤゲート４８、５０の出力する信号ｘｄ、ｙｄは’Ｌ’のままなである。
【０１６３】
従って、時刻ｔｒ１以降（ｔｒ２まで）は、高出力バッファ２００のＰＭＯＳトランジスタ２３がオンし、低出力バッファ３００のＰＭＯＳトランジスタ２５がオンし、出力端子Ｖｏの電位は高出力バッファ２００及び低出力バッファ３００により駆動され、比較的大きな電流を用いて高速に立ち上げられる。
【０１６４】
出力端子Ｖｏの電位が更に上昇して高側の基準電圧Ｖ２を超えると（時刻ｔｒ２）、比較回路２の出力する信号ｎｂは’Ｌ’に変化し、ＮＡＮＤゲート４７の出力する信号ｘｕは’Ｈ’になる。一方、他の論理ゲート４８〜５０の出力する信号ｘｄ、ｙｕ、ｙｄは変らず’Ｌ’のままである。このため、高出力バッファ２００はハイインピーダンス状態になる。また、低出力バッファ３００においてはＰＭＯＳトランジスタ２５のみがオンする。
【０１６５】
従って、時刻ｔｒ２以降は、出力端子Ｖｏの電位は低出力バッファ３００の電流だけで駆動され、出力端子Ｖｏの電位は電源電圧ＶＤＤまで緩やかに立ち上がる。すなわち、低出力バッファ３００のＰＭＯＳトランジスタ２５は比較的高いオン抵抗を有しているので、ＰＭＯＳトランジスタ２５を流れる電流は比較的小さくなり、出力端子Ｖｏの電位の立ち上がりは緩やかになる。従って、出力端子Ｖｏの立ち上がりに伴う電源ラインのリンギングノイズを一層低減できる。
【０１６６】
次に、立ち下がりの際の出力ドライブ回路の動作について説明する。
図１１（Ｂ）において、初期状態（時刻ｔ２１まで）では入力信号ＩＮが’Ｈ’レベルの場合を想定している。この初期状態では、インバータ４６の出力は’Ｌ’なのでＡＮＤゲート４８、５０の出力する信号ｘｄ、ｙｄは’Ｌ’になる。従って、高出力バッファ２００はＮＭＯＳトランジスタ２４をオフし、低出力バッファ３００はＮＭＯＳトランジスタ２６をオフする。また、信号ｎ１、ｎ２はどちらも’Ｈ’レベルの定常状態にある。従って、ソースフォロア出力回路１００のＰＭＯＳトランジスタ２２はオフしており、ＮＭＯＳトランジスタ２１は、ソース端子に接続された出力端子Ｖｏの電位が電源電圧ＶＤＤに近いのでオフしている。
【０１６７】
また、期間制御回路５００Ｄの比較回路１の出力する信号ｎａは’Ｈ’レベルになり、比較回路２の出力する信号ｎｂは’Ｌ’レベルの状態であるため、ＮＡＮＤゲート４７の出力する信号ｘｕは’Ｈ’になり、ＮＡＮＤゲート４９の出力する信号ｙｕは’Ｌ’になる。従って、高出力バッファ２００においてはＰＭＯＳトランジスタ２３もオフしてハイインピーダンス状態になり、低出力バッファ３００においてはＰＭＯＳトランジスタ２５がオンして出力端子Ｖｏの電位を’Ｈ’レベルに固定する。
【０１６８】
図１１（Ｂ）の時刻ｔ２１で入力信号ＩＮが’Ｈ’から’Ｌ’レベルへ変化すると、ＮＡＮＤゲート４７、４９の出力する信号ｘｕ、，ｙｕは比較回路１及び２の出力値に依存することなく’Ｈ’になり、インバータ４６の出力は’Ｈ’になり、比較回路２の出力する信号ｎｂは、出力端子Ｖｏの電位が高側基準電圧Ｖ２よりも高電位にある期間は’Ｌ’になり、ＡＮＤゲート４８、５０の出力する信号ｘｄ、ｙｄは’Ｌ’を維持する。
【０１６９】
そのため、時刻ｔ２１以降（ｔｆ１まで）は、高出力バッファ２００はＰＭＯＳトランジスタ２３及びＮＭＯＳトランジスタ２４がオフになり、低出力バッファ３００はＰＭＯＳトランジスタ２５及びＮＭＯＳトランジスタ２６がオフになり、高出力バッファ２００の出力及び低出力バッファ３００の出力はいずれもハイインピーダンス状態になる。また、ソースフォロア出力回路１００のＰＭＯＳトランジスタ２２は信号ｎ２に従って動作するので、時刻ｔ２１の直後にＰＭＯＳトランジスタ２２がオンし、出力端子Ｖｏの電位を下げるように駆動する。また、信号ｎ２の電位が電源電圧ＶＤＤを閾値Ｖｔｐだけ下回った後は、定電流源６の電流に従って信号ｎ２の電位はほぼ一定の傾きで直線的に低下する。従って、時刻ｔ２１以降（ｔｆ１まで）は、出力端子Ｖｏの電位は信号ｎ２と同様にほぼ一定の速度で立ち下がる。
【０１７０】
出力端子Ｖｏの電位が下降して高側の基準電圧Ｖ２よりも低下すると（時刻ｔｆ１）、比較回路２の出力する信号ｎｂが’Ｈ’に変化し、ＡＮＤゲート５０の出力する信号ｙｄは’Ｈ’になる。また、出力端子Ｖｏの電位が低側の基準電圧Ｖ１よりも高電位の期間は比較回路１の出力する信号ｎａは’Ｈ’を維持し、ＡＮＤゲート４８の出力する信号ｘｄも’Ｈ’になる。ＮＡＮＤゲート４７、４９の出力する信号ｘｕ、ｙｕは’Ｈ’のままである。従って、時刻ｔ２１以降ｔｆ１までの期間は、高出力バッファ２００はＮＭＯＳトランジスタ２４をオンし、低出力バッファ３００はＮＭＯＳトランジスタ２６をオンするので、高出力バッファ２００及び低出力バッファ３００が出力端子Ｖｏを駆動し、出力端子Ｖｏの電位を高速に立ち下げる。
【０１７１】
また、出力端子Ｖｏの電位が更に下降して低側の基準電圧Ｖ１よりも低下すると（時刻ｔｆ２）、比較回路１の出力する信号ｎａは’Ｌ’に変化し、ＡＮＤゲート４８の出力する信号ｘｄは’Ｌ’になる。一方、他の論理ゲート４７、４９、５０の出力する信号ｘｕ、ｙｕ、ｙｄは変らず’Ｈ’のままである。
【０１７２】
従って、高出力バッファ２００はハイインピーダンス状態になる。また、低出力バッファ３００ではＮＭＯＳトランジスタ２６のみオンするので、ＮＭＯＳトランジスタ２６が出力端子Ｖｏを駆動する。このため、時刻ｔｆ２以降の期間では、低出力バッファ３００だけにより駆動されて出力端子Ｖｏの電位は接地電圧まで緩やかに立ち下がる。すなわち、低出力バッファ３００のＮＭＯＳトランジスタ２６は比較的高いオン抵抗を有しているので、ＮＭＯＳトランジスタ２６を流れる電流は小さく、出力端子Ｖｏの電位変化も緩やかになる。これにより、出力端子Ｖｏの立ち下がりに伴う接地ラインのリンギングノイズを一層低減できる。
【０１７３】
上記のように、図９に示す期間制御回路５００Ｄを用いて制御を行う場合には、出力端子Ｖｏにピーク電流が流れるタイミング（ｔｒ１，ｔｆ１）を、予め定めた基準電圧（Ｖ１，Ｖ２）により制御できるので、ピーク電流が流れる時の出力トランジスタのソース・ドレイン間の電位差を出力端子Ｖｏの信号の遅延とは無関係に小さくすることができ、これにより最大ピーク電流を減少させることができる。
【０１７４】
また、図７に示す出力ドライブ回路においては、出力端子Ｖｏの電位の立ち上がり及び立ち下がりの制御において、第１の期間（例えば図１０（Ａ）のｔ１１−ｔ１２）はソースフォロア出力回路１００だけで駆動し、第３の期間（例えば図１０（Ａ）のｔ１３以降）はソースフォロア出力回路１００と低出力バッファ３００だけで駆動するので、電源ラインあるいは接地ラインのリンギングノイズを低減することができる。また、出力端子Ｖｏの電位の立ち上がり及び立ち下がりの制御において、第２の期間（例えば図１０（Ａ）のｔ１２−ｔ１３）を、ソースフォロア出力回路１００、低出力バッファ３００、及び高出力バッファ２００を用いて駆動するので、信号の遅延時間が増大するのを最小限に抑制できる。
【０１７５】
なお、図８に示した期間制御回路５００Ｃを用いる場合、並びに図９に示した期間制御回路５００Ｄを用いる場合には、出力端子Ｖｏの電位の立ち上がり及び立ち下がりの制御において、第２の期間をソースフォロワ出力回路１００、高出力バッファ２００、及び低出力バッファ３００の３つを用いて駆動するように制御するが、高出力バッファ２００の電流容量が十分に大きい場合には、第２の期間ではソースフォロワ出力回路１００と低出力バッファ３００の動作を停止し、高出力バッファ２００だけで第２の期間の駆動を行うように、速度制御回路４００、期間制御回路５００Ｃ、及び５００Ｄの構成を変更しても良い。また、第３の期間では、ソースフォロワ出力回路１００の動作を停止し、低出力バッファ３００だけで第３の期間の駆動を行うように、速度制御回路４００、期間制御回路５００Ｃ、及び５００Ｄの構成を変更しても良い。
【０１７６】
また、図７に示した出力ドライブ回路を図８に示した期間制御回路５００Ｃを用いて制御する場合には、電圧を比較する回路を設ける必要がないし、図９示した期間制御回路５００Ｄを用いて制御する場合には遅延回路を設ける必要がないので、従来と比べて全体の構成を簡略化できる。
【０１７７】
また、第３の実施の形態においては、閾値補償制御回路６００を省略しても良い。
【０１７８】
また、第１〜第３の実施の形態においては、入力信号ＩＮの立ち上がりと立ち下がりの両方において本発明の課題を解決するための構成を説明したが、入力信号ＩＮの立ち上がり時及び立ち下がり時のいずれか一方においてのみ、本発明の課題を解決するための構成を適用しても構わない。
【０１７９】
例えば、図１，２において、ＩＮＶ２、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２４、ＮＯＲゲート１３、比較回路２、インバータ１４、及びＡＮＤゲート１６を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。
【０１８０】
又、図１，２において、ＩＮＶ１、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３、ＮＡＮＤゲート１２、比較回路１、ＮＡＮＤゲート１５を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。
【０１８１】
又、図５において、ＩＮＶ２、ＰＭＯＳトランジスタ３０、ＮＭＯＳトランジスタ１８，３１、ＰＭＯＳトランジスタ２２、及びＮＭＯＳトランジスタ２４を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。
【０１８２】
又、図５において、ＩＮＶ１、ＰＭＯＳトランジスタ２７，２９、ＮＭＯＳトランジスタ２８、ＮＭＯＳトランジスタ２１、及びＰＭＯＳトランジスタ２３を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。
【０１８３】
又、図７〜９において、ＩＮＶ２、ＰＭＯＳトランジスタ３０、ＮＭＯＳトランジスタ１８，３１、ＰＭＯＳトランジスタ２２、ＮＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２６、ＮＯＲゲート４４，４５、及びＡＮＤゲート４８，５０を省略した構成とすることで、入力信号ＩＮの立ち上がり時のみ、本発明の課題を解決することができる。
【０１８４】
又、図７〜９において、ＩＮＶ１、ＰＭＯＳトランジスタ２７，２９、ＮＭＯＳトランジスタ２８、ＮＭＯＳトランジスタ２１、ＰＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２５、ＮＡＮＤゲート４２，４３、及びＡＮＤゲート４７，４９を省略した構成とすることで、入力信号ＩＮの立ち下がり時のみ、本発明の課題を解決することができる。
【図面の簡単な説明】
【０１８５】
【図１】第１の実施の形態における出力ドライブ回路の構成例を示す電気回路図である。
【図２】第１の実施の形態における期間制御回路の変形例を示すブロック図である。
【図３】第１の実施の形態における出力ドライブ回路の動作例を示す波形図である。
【図４】図２に示す期間制御回路を使用した場合の動作例を示す波形図である。
【図５】第２の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。
【図６】第２の実施の形態における出力ドライブ回路の動作例を示す波形図である。
【図７】第３の実施の形態における出力ドライブ回路の主要部の構成を示す電気回路図である。
【図８】第３の実施の形態で用いる期間制御回路の構成例を示すブロック図である。
【図９】第３の実施の形態で用いる期間制御回路の構成例を示すブロック図である。
【図１０】図８に示した期間制御回路を使用した場合の動作例を示す波形図である。
【図１１】図９に示した期間制御回路を使用した場合の動作例を示す波形図である。
【図１２】従来例の出力ドライブ回路の構成を示すブロック図である。
【図１３】図１２に示す出力ドライブ回路の動作例を示す波形図である。
【符号の説明】
【０１８６】
１，２  比較回路
５，６  定電流源
７  遅延回路
１１  インバータ
１２  ＮＡＮＤゲート
１３  ＮＯＲゲート
１４  インバータ
１５  ＮＡＮＤゲート
１６  ＡＮＤゲート
１７，１８  インバータ
２１  ＮＭＯＳトランジスタ
２２  ＰＭＯＳトランジスタ
２３  ＰＭＯＳトランジスタ
２４  ＮＭＯＳトランジスタ
２５  ＰＭＯＳトランジスタ
２６  ＮＭＯＳトランジスタ
２７，２９  ＰＭＯＳトランジスタ
２８  ＮＭＯＳトランジスタ
３０  ＰＭＯＳトランジスタ
３１，３２  ＮＭＯＳトランジスタ
４１  インバータ
４２，４３  ＮＡＮＤゲート
４４，４５  ＮＯＲゲート
４６  インバータ
４７，４９  ＮＡＮＤゲート
４８，５０  ＡＮＤゲート
７１，７２  遅延回路
１００  ソースフォロア出力回路
２００  高出力バッファ
３００  低出力バッファ
４００  速度制御回路
５００Ａ，５００Ｂ，５００Ｃ，５００Ｄ  期間制御回路
６００  閾値補償制御回路
ＩＮＶ１，ＩＮＶ２  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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