(57)【要約】【課題】算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくする。【解決手段】半導体集積回路の設計段階のゲートレベル特性算出では、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、及び実効抵抗Ｃｊｋがライブラリー１に予め格納されている。半導体集積回路の設計段階のレイアウト後、論理ゲート回路の遅延計算がＩｎｐｕｔ  Ｓｌｅｗデータと遅延実効容量Ｃｄｅｌａｙにもとづいて実行され、論理ゲート回路の遷移計算がＩｎｐｕｔ  Ｓｌｅｗデータと遷移実効容量Ｃｓｌｅｗにもとづいて実行され、論理ゲート回路の消費電流計算がＩｎｐｕｔ  Ｓｌｅｗデータと消費電流実効容量Ｃｐｏｗｅｒにもとづいて実行される。【選択図】図３
2008123458.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、論理ゲート回路及び算出する特性計算毎に設定される実効容量と、前記論理ゲート回路及び算出する特性計算毎に設定される実効抵抗とが少なくとも１つ予め設けられたライブラリーを有し、
前記ライブラリーから、目的のメトリックに応じて、前記実効容量と前記実効抵抗の少なくとも１つを選択するステップと、
前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、選択された前記ゲート回路に対応する前記実効容量と前記実効抵抗の少なくとも１つとにもとづいて、目的に応じたメトリックの前記論理ゲート回路のゲートレベル特性計算を実行するステップと、
を具備することを特徴とする半導体集積回路の設計方法。
【請求項２】
前記論理ゲート回路の遅延特性は、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記ライブラリーに格納される前記論理ゲート回路の遅延実効容量と遅延実効抵抗の少なくとも１つとにもとづいて算出されることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項３】
前記論理ゲート回路の遷移特性は、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記ライブラリーに格納される前記論理ゲート回路の遷移実効容量と遷移実効抵抗の少なくとも１つとにもとづいて算出されることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項４】
前記論理ゲート回路の消費電流特性は、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記ライブラリーに格納される前記論理ゲート回路の消費電流実効容量と消費電流実効抵抗の少なくとも１つとにもとづいて算出されることを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項５】
半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、第１の論理ゲート回路の第１のクロストーク実効容量、第２の論理ゲート回路の第２のクロストーク実効容量、及び前記第１の論理ゲート回路と前記第２の論理ゲート回路の間の信号配線間容量が、予め設けられたライブラリーを有し、
前記ライブラリーから、前記第１のクロストーク実効容量、前記第２のクロストーク実効容量、及び前記信号配線間容量を選択するステップと、
前記第１の論理ゲート回路に入力される第１のＩｎｐｕｔ  Ｓｌｅｗデータ、前記第１のクロストーク実効容量、前記第２の論理ゲート回路に入力される第２のＩｎｐｕｔ  Ｓｌｅｗデータ、前記第２のクロストーク実効容量、及び前記信号配線間容量にもとづいて前記第１の論理ゲート回路と前記第１の論理ゲート回路の間のクロストークノイズ計算を実行するステップと、
を具備することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を構成する論理回路の特性算出方法に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化、低電圧化が進展し、半導体集積回路の大規模化、高速化、及び低消費電力化が進行している。半導体集積回路には数多くの論理回路が設けられている。半導体集積回路の設計段階では、論理回路のゲートレベルのタイミング、消費電流、或いはノイズ特性などを算出する手法が多用されている（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されている論理回路のゲートレベルの特性算出方法では、論理回路セルの外側から見えるゲートを実効容量や実効抵抗として置き換え、ゲートレベルの特性算出を行っている。
【０００４】
ところが、論理回路のゲートレベルのタイミング特性、消費電流特性、或いはノイズ特性などでは、それぞれゲートの各ノードの電位が異なり、単純に１つの実効容量や実効抵抗に置き換えると実際の特性との差異が大きくなるという問題点がある。
【特許文献１】米国特許第５７４０３４７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくすることができる半導体集積回路の設計方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体集積回路の設計方法は、半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、論理ゲート回路及び算出する特性計算毎に設定される実効容量と、前記論理ゲート回路及び算出する特性計算毎に設定される実効抵抗とが少なくとも１つ予め設けられたライブラリーを有し、前記ライブラリーから、目的のメトリックに応じて、前記実効容量と前記実効抵抗の少なくとも１つを選択するステップと、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、選択された前記ゲート回路に対応する前記実効容量と前記実効抵抗の少なくとも１つとにもとづいて、目的に応じたメトリックの前記論理ゲート回路のゲートレベル特性計算を実行するステップとを具備することを特徴とする。
【０００７】
更に、本発明の他態様の半導体集積回路の設計方法は、半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、第１の論理ゲート回路の第１のクロストーク実効容量、第２の論理ゲート回路の第２のクロストーク実効容量、及び前記第１の論理ゲート回路と前記第２の論理ゲート回路の間の信号配線間容量が、予め設けられたライブラリーを有し、前記ライブラリーから、前記第１のクロストーク実効容量、前記第２のクロストーク実効容量、及び前記信号配線間容量を選択するステップと、前記第１の論理ゲート回路に入力される第１のＩｎｐｕｔ  Ｓｌｅｗデータ、前記第１のクロストーク実効容量、前記第２の論理ゲート回路に入力される第２のＩｎｐｕｔ  Ｓｌｅｗデータ、前記第２のクロストーク実効容量、及び前記信号配線間容量にもとづいて前記第１の論理ゲート回路と前記第１の論理ゲート回路の間のクロストークノイズ計算を実行するステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、算出すべき論理回路のゲートレベルの特性に応じた実効容量や実効抵抗を用いて、実際の特性との差異を小さくすることができる半導体集積回路の設計方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１０】
まず、本発明の実施例１に係る半導体集積回路の設計方法ついて、図面を参照して説明する。図１は、システムＬＳＩとしての半導体集積回路の設計方法を示すフローチャート、図２はシステムＬＳＩとしての半導体集積回路の設計に用いられるライブラリー情報を示す図、図３はシステムＬＳＩとしての半導体集積回路のゲートレベルの特性算出方法を示すフローチャート、図４はゲートレベルの特性算出に用いられる簡易化モデルを示す図、図５はゲートの入出力特性を示す図、図６はゲート遅延計算を示す図、図７はゲート遅延計算結果を示す図、図８はゲート遷移計算を示す図、図９はゲート遷移計算結果を示す図である。本実施例では、ゲートレベルの遅延計算、遷移計算、及び消費電流計算に対応する実効容量及び実行抵抗をそれぞれ設けている。
【００１１】
システムＬＳＩの設計方法では、図１に示すように、まず、システム設計された情報にもとづいて、ソフトウエアプログラムに近い動作記述から、ＨＤＬ（Hardware  Description  Language）を用いたＲＴＬ（Register  Transfer  Level）記述が合成される。なお、システムＬＳＩとしての半導体集積回路は、種々の方法を用いて設計され、図１に示すフローチャート以外の設計方法を用いて設計でき、本実施例は図１に示すフローチャートに限定されるものではない（ステップＳ１）。
【００１２】
次に、ＲＴＬ記述を詳細化したゲートレベルの論理回路が合成される。このとき、図２に示すように、物理設計情報１１、論理設計情報１２、タイミング情報１３、ノイズ情報１４、及びゲートレベル計算情報１５などが格納されるライブラリー１の情報（論理設計情報１２など）を用いて論理合成が行われる。
【００１３】
物理設計情報１１、論理設計情報１２、タイミング情報１３、及びノイズ情報１４は、標準化された情報、例えばＡＬＦ（Advanced  Library  Format）情報を用いることが可能である。ゲートレベル計算情報１５は、特性算出すべき論理ゲート回路に対応した情報である。ゲートレベル計算情報１５には、例えば、半導体集積回路のゲートレベル特性算出に用いられる遅延計算用の遅延実効容量Ｃｄｅｌａｙ、遷移計算用の遷移実効容量Ｃｓｌｅｗ、消費電流計算用の消費電流実効容量Ｃｐｏｗｅｒ、遅延計算用の遅延実効抵抗Ｒｄｅｌａｙ、遷移計算用の遷移実効抵抗Ｒｓｌｅｗ、及び消費電流計算用の消費電流実効抵抗Ｒｐｏｗｅｒ、が設けられる。
【００１４】
遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、消費電流実効容量Ｃｐｏｗｅｒ、及び実効抵抗Ｒｊｋは、それぞれ論理ゲート回路毎に設定された値であり、値がそれぞれ異なり、しかも印加される電源電圧の値によっても異なる。
【００１５】
ここで、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、消費電流実効容量Ｃｐｏｗｅｒ、遅延実効抵抗Ｒｄｅｌａｙ、遷移実効抵抗Ｒｓｌｅｗ、及び消費電流実効抵抗Ｒｐｏｗｅｒは、予め試作評価された論理ゲート回路特性に合わせてフィティングさせておくのが好ましい。なお、これ以降のステップでは適宜ライブラリー１の情報が用いられる（ステップＳ２）。
【００１６】
続いて、論理シミュレータ及びライブラリー１などを用いて論理機能が正しいかどうかの等価性検証が行われる。ここで、等価性検証の他にＳＴＡ（Static  Timing  Analysis）を用いたタイミング検証などを行ってもよい（ステップＳ３）。そして、論理回路を構成するマクロセルなどの接続関係データ（ネットリスト）のチェックが行われる。ここで、フロアプランまでのステップがレイアウト前のシミュレーションであり、フロアプラン以降のステップがレイアウト後シミュレーションとなる（ステップＳ４）。
【００１７】
次に、ＬＳＩの規模の見積もり、消費電力の見積もり、チップ面積の見積もり、及びパッケージの見積もり等（フロアプラン）が行われる（ステップＳ５）。続いて、マクロセル間及びマクロセル内などの電源配線が配置される（ステップＳ６）。そして、ＣＴＳ（Clock  Tree  Synthesis）の試行及び見積が行われる（ステップＳ７）。
【００１８】
続いて、マクロセル間及びマクロセル内などの配置配線が行われる。ここで、半導体集積回路のゲートレベル特性を算出すべき論理ゲート回路の電源接続及び配置配線がなされる。論理ゲート回路は、インバータ、ＡＮＤゲート、ＮＡＮＤゲート、ＯＲゲート、ＮＯＲゲートなどがあり、“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの信号を入力し、“Ｈｉｇｈ”レベル或いは“Ｌｏｗ”レベルの信号を出力するデジタル演算処理回路である（ステップＳ８）。
【００１９】
そして、図３に示すように電源接続及び配置配線がなされた論理ゲート回路レベルでの遅延計算、遷移計算、及び消費電流計算などの特性計算が行われる。論理ゲート回路は、一般的に、図４に示すように、簡易化された形（モデル化）で表現される。論理ゲート回路としてのゲート２には、入力側に入力信号ＩＮが入力され、出力側のノードＮ１と低電位側電源（接地電位）Ｖｓｓの間に実効容量３が設けられ、ノードＮ１から出力信号ＯＵＴが出力される。なお、実効容量３のほかに、ゲート２とノードＮ１の間に実効抵抗を追加してモデル化してもよい。
【００２０】
ここで、論理ゲート回路としてのゲート２が、例えばインバータの場合は、図５（ａ）に示すように、入力信号ＩＮが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、所定時間経過後、出力信号ＯＵＴの信号レベルが“Ｖｓｓ”レベルから徐々に“Ｖｄｄ”レベルに変化する。なお、入力信号ＩＮの立ち下り特性（Ｉｎｐｕｔ  Ｓｌｅｗ）を直線変化として表示している。ここで、遅延時間ｔｄｅｌａｙは、入力信号ＩＮが５０％Ｖｄｄとなる時間ｔ１と出力信号ＯＵＴが５０％Ｖｄｄとなる時間ｔ２の間の時間で表される。遷移時間ｔｓｌｅｗは、出力信号ＯＵＴが１０％Ｖｄｄとなる時間ｔ１１と出力信号ＯＵＴが９０％Ｖｄｄとなる時間ｔ１２の間の時間で表される。遅延時間ｔｄｅｌａｙの間の出力信号ＯＵＴは、遅延時間ｔｄｅｌａｙ以降の出力信号ＯＵＴとは波形が異なり、傾きの値が大きい。この傾きの違いは、印加される論理ゲート回路としてのゲート２のノードの電位が異なるからである。
【００２１】
一方、論理ゲート回路としてのゲート２が、例えばインバータの場合は、図５（ｂ）に示すように、入力信号ＩＮが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、所定時間経過後、出力信号ＯＵＴの信号レベルが“Ｖｄｄ”レベルから徐々に“Ｖｓｓ”レベルに変化する。なお、入力信号ＩＮの立ち上り特性（Ｉｎｐｕｔ  Ｓｌｅｗ）を直線変化として表示している。ここで、遅延時間ｔｄｅｌａｙは、入力信号ＩＮが５０％Ｖｄｄとなる時間ｔ１ａと出力信号ＯＵＴが５０％Ｖｄｄとなる時間ｔ２ａの間の時間で表される。遷移時間ｔｓｌｅｗは、出力信号ＯＵＴが９０％Ｖｄｄとなる時間ｔ１２ａと出力信号ＯＵＴが１０％Ｖｄｄとなる時間ｔ１１ａの間の時間で表される。遅延時間ｔｄｅｌａｙの間の出力信号ＯＵＴは、遅延時間ｔｄｅｌａｙ以降の出力信号ＯＵＴとは波形が異なり、傾きの値が大きい。この傾きの違いは、印加される論理ゲート回路としてのゲート２のノードの電位が異なるからである。
【００２２】
次に、論理ゲート回路の遅延計算では、図６に示すように、Ｉｎｐｕｔ  Ｓｌｅｗデータと遅延実効容量Ｃｄｅｌａｙにもとづいて、例えばＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）やＨＳＰＩＣＥなどのシミュレーションツールを用いて遅延計算が実行される。なお、遅延実効容量Ｃｄｅｌａｙの値は必ずしも１つとは限らず、論理ゲート回路のノードの電位に合わせて複数設定してもよい。その場合、より精度が向上するがシミュレーション時間が増大する。ここでは、Ｉｎｐｕｔ  Ｓｌｅｗデータと遅延実効容量Ｃｄｅｌａｙを用いているが、遅延実効抵抗Ｒｄｅｌａｙを追加してシミュレーションを実行してもよい（ステップＳ９ａ）。
【００２３】
続いて、論理ゲート回路の遅延計算結果は、論理ゲート回路としてのゲート２が、例えばインバータの場合、図７に示すように、算出された遅延時間ｔｄｅｌａｙＡは、入力信号ＩＮが５０％Ｖｄｄとなる時間ｔ１と出力信号ＯＵＴが５０％Ｖｄｄとなる時間ｔ２の間の時間で表される。ここで、破線表示された出力信号ＯＵＴは、実効容量に遷移実効容量Ｃｓｌｅｗを用いた場合の波形であり、遷移実効容量Ｃｓｌｅｗを用いて算出された遅延時間ｔｄｅｌａｙＢは、入力信号ＩＮが５０％Ｖｄｄとなる時間ｔ１と出力信号ＯＵＴが５０％Ｖｄｄとなる時間ｔ３の間の時間で表される。実際の遅延時間ｔｄｅｌａｙ、遅延時間ｔｄｅｌａｙＡ、及び遅延時間ｔｄｅｌａｙＢの関係は、
|ｔdelay−ｔdelayA|＜＜|ｔdelay−ｔdelayB|・・・・・・式（１）
で表すことができる。また、図示していないが、共通の実効容量３を用いた場合でも実際の遅延時間ｔｄｅｌａｙとの差異を小さくできない。つまり、予めライブラリー１に設けられた遅延計算用としての遅延実効容量Ｃｄｅｌａｙを用いると、実際の遅延時間ｔｄｅｌａｙとの差異を最小化することができることとなる（ステップＳ９ｂ）。
【００２４】
そして、論理ゲート回路の遷移計算では、図８に示すように、Ｉｎｐｕｔ  Ｓｌｅｗデータと遷移実効容量Ｃｓｌｅｗにもとづいて、例えばＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）やＨＳＰＩＣＥなどのシミュレーションツールを用いて遷移計算が実行される。なお、遷移実効容量Ｃｓｌｅｗの値は必ずしも１つとは限らず、論理ゲート回路のノードの電位に合わせて複数設定してもよい。その場合、より精度が向上するがシミュレーション時間が増大する。ここでは、Ｉｎｐｕｔ  Ｓｌｅｗデータと遷移実効容量Ｃｓｌｅｗを用いているが、遷移実効抵抗Ｒｓｌｅｗを追加してシミュレーションを実行してもよい（ステップＳ９ｃ）。
【００２５】
次に、論理ゲート回路の遷移計算結果は、論理ゲート回路としてのゲート２が、例えばインバータの場合、図９に示すように、算出された遷移時間ｔｓｌｅｗＡは、入力信号ＩＮが１０％Ｖｄｄとなる時間ｔ１１と出力信号ＯＵＴが９０％Ｖｄｄとなる時間ｔ１２の間の時間で表される。ここで、破線表示された出力信号ＯＵＴは、実効容量に遅延実効容量Ｃｄｅｌａｙを用いた場合の波形であり、遅延実効容量Ｃｄｅｌａｙを用いて算出された遷移時間ｔｓｌｅｗＢは、入力信号ＩＮが１０％Ｖｄｄとなる時間ｔ４と出力信号ＯＵＴが９０％Ｖｄｄとなる時間ｔ５の間の時間で表される。実際の遷移時間ｔｓｌｅｗ、遷移時間ｔｓｌｅｗＡ、及び遷移時間ｔｓｌｅｗＢの関係は、
|ｔslew−ｔslewA|＜＜|ｔslew−ｔslewB|・・・・・・・式（２）
で表すことができる。また、図示していないが、共通の実効容量を用いた場合でも実際の遷移時間ｔｓｌｅｗとの差異を小さくできない。つまり、予めライブラリー１に設けられた遷移計算用としての遷移実効容量Ｃｓｌｅｗを用いると実際の遷移時間ｔｓｌｅｗとの差異を最小化することができることとなる（ステップＳ９ｄ）。
【００２６】
続いて、論理ゲート回路の消費電流計算では、Ｉｎｐｕｔ  Ｓｌｅｗデータと消費電流実効容量Ｃｐｏｗｅｒにもとづいて、例えばＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）やＨＳＰＩＣＥなどのシミュレーションツールを用いて消費電流計算が実行される。なお、消費電流実効抵抗Ｒｐｏｗｅｒを追加してシミュレーションしてもよい。ここで、消費電流実効容量Ｃｐｏｗｅｒは、論理ゲート回路のノードの電位に合わせて設定された値であり、遅延実効容量Ｃｄｅｌａｙや遷移実効容量Ｃｓｌｅｗとは異なる値である（ステップＳ９ｅ）。そして、論理ゲート回路の消費電流計算結果は、実際の消費電流との差異を最小化することができる（ステップＳ９ｆ）。
【００２７】
もし、ゲートレベルの特性算出結果が、実際の特性と比較して所定の差以上大きい場合には、フロアプランから作業がやり直される。
【００２８】
次に、ＳＩ（Signal  Integrity）の検証が行われる。ステップＳ９でのゲートレベル特性算出後のＳＩ検証では、システムＬＳＩとしての半導体集積回路全体のクロストーク、クロストークディレイ、電源降下、電圧（ＩＲ）降下などの検証が行われる（ステップＳ１０）。
【００２９】
続いて、例えば、ＤＲＣ（Design  Rule  Checker）、ＬＶＳ（Layout  Versus  Schematic）等のレイアウト検証ツールを用いてレイアウトデータの検証が行われ、設計されたデータがＧＤＳ（Graphic  Data  System）II形式のＣＡＤレイアウトデータに置換される（ステップＳ１１）。
【００３０】
続いて、例えばＤＦＭ（Design  for  Manufacturing）などが行われた後、半導体集積回路の設計作業が完了する。
【００３１】
上述したように、本実施例の半導体集積回路の設計方法では、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、消費電流実効容量Ｃｐｏｗｅｒ、遅延実効抵抗Ｒｄｅｌａｙ、遷移実効抵抗Ｒｓｌｅｗ、及び消費電流実効抵抗Ｒｐｏｗｅｒがライブラリー１に予め格納されている。半導体集積回路の設計段階のレイアウト後、論理ゲート回路の遅延計算がＩｎｐｕｔ  Ｓｌｅｗデータとこの論理ゲート回路の遅延実効容量Ｃｄｅｌａｙにもとづいてシミュレーションツールを用いて実行され、論理ゲート回路の遷移計算がＩｎｐｕｔ  Ｓｌｅｗデータとこの論理ゲート回路の遷移実効容量Ｃｓｌｅｗにもとづいてシミュレーションツールを用いて実行され、論理ゲート回路の消費電流計算がＩｎｐｕｔ  Ｓｌｅｗデータとこの論理ゲート回路の消費電流実効容量Ｃｐｏｗｅｒにもとづいてシミュレーションツールを用いて実行される。
【００３２】
このため、論理ゲート回路毎に選択される遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、消費電流実効容量Ｃｐｏｗｅｒ、遅延実効抵抗Ｒｄｅｌａｙ、遷移実効抵抗Ｒｓｌｅｗ、及び消費電流実効抵抗Ｒｐｏｗｅｒを用いて、目的とするメトリックに対応したゲートレベル特性が算出されるので、実際の特性との差異を従来よりも縮小することができる。
【００３３】
なお、本実施例では、レイアウト後でのゲートレベルの遅延計算、遷移計算、或いは消費電流計算に適用しているが、レイアウト前でのゲートレベルの特性計算に適用することができる。
【実施例２】
【００３４】
次に、本発明の実施例２に係る半導体集積回路の設計方法について、図面を参照して説明する。図１０は、システムＬＳＩとしての半導体集積回路の設計に用いられるライブラリー情報を示す図、図１１はクロストークノイズ計算を示す図である。本実施例では、ライブラリー情報を変更している。
【００３５】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３６】
図１０に示すように、ライブラリー１ａには、物理設計情報１１、論理設計情報１２、タイミング情報１３、ノイズ情報１４、及びゲートレベル計算情報１５ａが設けられる。ゲートレベル計算情報１５ａには、例えば、半導体集積回路のゲートレベル特性算出に用いられる遅延計算用の遅延実効容量Ｃｄｅｌａｙ、遷移計算用の遷移実効容量Ｃｓｌｅｗ、消費電流計算用の消費電流実効容量Ｃｐｏｗｅｒ、遅延実効抵抗Ｒｄｅｌａｙ、遷移実効抵抗Ｒｓｌｅｗ、消費電流実効抵抗Ｒｐｏｗｅｒ、クロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈが設けられる。
【００３７】
クロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈは、論理ゲート回路間で発生するクロストークノイズの算出に用いられる。クロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈは、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、及び消費電流実効容量Ｃｐｏｗｅｒとはそれぞれ異なる値に設定される。
【００３８】
ここで、クロストーク実効容量Ｃｃｔａとクロストーク実効容量Ｃｃｔｂは、論理ゲート回路の動作している状態での実効容量であり、予め試作評価された論理ゲート回路特性に合わせてフィティングさせておくのが好ましい。信号配線間容量Ｃｈは、レイアウト後での論理ゲート回路間の信号配線間容量であり、例えば出力信号配線が層間絶縁膜間に配置されている場合、この層間絶縁膜のデータ（比誘電率など）等を用いて算出される。
【００３９】
図１１に示すように、クロストークノイズ計算では、論理ゲート回路としてのゲート２ａ、論理ゲート回路としてのゲート２ｂ、クロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈを用いて簡易化された形（モデル化）で表現できる。
【００４０】
論理ゲート回路としてのゲート２ａには、入力側に入力信号ＩＮａが入力され、出力側のノードＮ２と低電位側電源（接地電位）Ｖｓｓの間にクロストーク実効容量Ｃｃｔａが設けられ、ノードＮ２から出力信号ＯＵＴａが出力される。論理ゲート回路としてのゲート２ｂには、入力側に入力信号ＩＮｂが入力され、出力側のノードＮ３と低電位側電源（接地電位）Ｖｓｓの間にクロストーク実効容量Ｃｃｔｂが設けられ、ノードＮ３から出力信号ＯＵＴｂが出力される。ノードＮ２とノードＮ３の間に信号配線間容量Ｃｈが設けられる。
【００４１】
クロストークノイズ計算は、ゲート２ａに入力されるＩｎｐｕｔ  Ｓｌｅｗａデータ、クロストーク実効容量Ｃｃｔａ、ゲート２ｂに入力されるＩｎｐｕｔ  Ｓｌｅｗｂデータ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈにもとづいて、例えばＳＰＩＣＥ（Simulation  Program  with  Integrated  Circuit  Emphasis）やＨＳＰＩＣＥなどのシミュレーションツールを用いて実行される。出力信号ＯＵＴａと出力信号ＯＵＴｂの信号レベルにどの程度のクロストークノイズが入るのかが算出される。
【００４２】
ここでは、Ｉｎｐｕｔ  Ｓｌｅｗａデータ、クロストーク実効容量Ｃｃｔａ、Ｉｎｐｕｔ  Ｓｌｅｗｂデータ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈを用いているが、ゲート２ａの動作時の実効抵抗とゲート２ｂの動作時の実効抵抗を追加してシミュレーションを実行してもよい。
【００４３】
上述したように、本実施例の半導体集積回路の設計方法では、遅延実効容量Ｃｄｅｌａｙ、遷移実効容量Ｃｓｌｅｗ、実効抵抗Ｃｊｋ、クロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈがライブラリー１ａに予め格納されている。半導体集積回路の設計段階のレイアウト後、論理ゲート回路のクロストークノイズ計算がクロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈにもとづいてのシミュレーションツールを用いて実行される。
【００４４】
このため、論理ゲート回路毎に選択されるクロストーク実効容量Ｃｃｔａ、クロストーク実効容量Ｃｃｔｂ、及び信号配線間容量Ｃｈを用いて、目的とするメトリックであるクロストークノイズ計算が算出されるので、実際の特性との差異を従来よりも縮小することができる。
【００４５】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４６】
例えば、実施例では、システムＬＳＩに適用したがメモリ、論理回路、アナログ回路などを同一チップに搭載したＳｏＣ（System  on  a  Chip）などにも適用できる。また、実施例１では、論理ゲート回路のゲートレベルの特性計算を複数項目実施後に、半導体修正回路レベルでのＳＩ検証を実行しているが、個別に設定された実効容量と共通の実効容量を適宜切り替えて、論理ゲート回路レベル及び半導体修正回路レベルでの特性検証を同時に実行してもよい。
【００４７】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、論理ゲート回路毎に遅延実効容量、遷移実効容量、消費電流実効容量、遅延実効抵抗、遷移実効抵抗、及び消費電流実効抵抗が、予め設けられたラーブラリーを有し、前記ライブラリーから、前記遅延実効容量と前記実効抵抗の少なくとも１つを選択するステップと、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記遅延実効容量と前記遅延実効抵抗の少なくとも１つとにもとづいて、シミュレーションツールを用いて前記論理ゲート回路の遅延特性計算を実行するステップとを具備する半導体集積回路の設計方法。
【００４８】
（付記２）  半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、論理ゲート回路毎に遅延実効容量、遷移実効容量、消費電流実効容量、遅延実効抵抗、遷移実効抵抗、及び消費電流実効抵抗が、予め設けられたラーブラリーを有し、前記ライブラリーから、前記遷移実効容量と前記遷移実効抵抗の少なくとも１つを選択するステップと、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記遷移実効容量と前記実効抵抗の少なくとも１つとにもとづいて、シミュレーションツールを用いて前記論理ゲート回路の遷移特性計算を実行するステップとを具備する半導体集積回路の設計方法。
【００４９】
（付記３）  半導体集積回路の設計段階でのゲートレベル特性算出に用いられ、論理ゲート回路毎に遅延実効容量、遷移実効容量、消費電流実効容量、遅延実効抵抗、遷移実効抵抗、及び消費電流実効抵抗が、予め設けられたラーブラリーを有し、前記ライブラリーから、前記消費電流実効容量と前記消費電流実効抵抗の少なくとも１つを選択するステップと、前記論理ゲート回路に入力されるＩｎｐｕｔ  Ｓｌｅｗデータと、前記消費電流実効容量と前記消費電流実効抵抗の少なくとも１つとにもとづいて、シミュレーションツールを用いて前記論理ゲート回路の消費電流特性計算を実行するステップとを具備する半導体集積回路の設計方法。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係るシステムＬＳＩとしての半導体集積回路の設計方法を示すフローチャート。
【図２】本発明の実施例１に係るシステムＬＳＩとしての半導体集積回路の設計の用いられるライブラリー情報を示す図。
【図３】本発明の実施例１に係るシステムＬＳＩとしての半導体集積回路のゲートレベルの特性算出方法を示すフローチャート。
【図４】本発明の実施例１に係るゲートレベルの特性算出に用いられる簡易化モデルを示す図。
【図５】本発明の実施例１に係るゲートの入出力特性を示す図。
【図６】本発明の実施例１に係るゲート遅延計算を示す図。
【図７】本発明の実施例１に係るゲート遅延計算結果を示す図。
【図８】本発明の実施例１に係るゲート遷移計算を示す図。
【図９】本発明の実施例１に係るゲート遷移計算結果を示す図。
【図１０】本発明の実施例２に係るシステムＬＳＩとしての半導体集積回路の設計の用いられるライブラリー情報を示す図。
【図１１】本発明の実施例２に係るクロストークノイズ計算を示す図。
【符号の説明】
【００５１】
１、１ａ  ライブラリー
２、２ａ、２ｂ  ゲート
３  実効容量
１１  物理設計情報
１２  論理設計情報
１３  タイミング情報
１４  ノイズ情報
１５  ゲートレベル計算情報
Ｃｃｔａ、Ｃｃｔｂ  クロストーク実効容量
Ｃｄｅｌａｙ  遅延実効容量
Ｃｈ  信号配線間容量
Ｃｓｌｅｗ  遷移実効容量
Ｃｐｏｗｅｒ  消費電流実効容量
ＩＮ、Ｉｎａ、ＩＮｂ  入力信号
Ｎ１〜３  ノード
ＯＵＴ、ＯＵＴａ、ＯＵＴｂ  出力信号
Ｒｊｋ  実効抵抗
ｔ１、１１ａ、ｔ２、ｔ２ａ、ｔ３、ｔ４、ｔ５、ｔ１１、ｔ１１ａ、ｔ１２、ｔ１２ａ  時間
ｔｄｅｌａｙ、ｔｄｅｌａｙＡ、ｔｄｅｌａｙＢ  遅延時間
ｔｓｌｅｗ、ｔｓｌｅｗＡ、ｔｓｌｅｗＢ  遷移時間
Ｖｄｄ  高電位側電源電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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