(57)【要約】【課題】電気的に活性化されないシリコン部分を排除することによって小型化可能な半導体記憶装置を提供する。【解決手段】ＦＩＮ型ＦＢＣメモリは、半導体基板１０上に設けられた絶縁層２０と、フローティングボディ領域の両側にあるソース・ドレイン領域を含む複数のＦＩＮ型半導体層３０と、半導体層の第１の側面に設けられた第１のゲート絶縁膜４１と、第１の側面の反対側の第２の側面に設けられた第２のゲート絶縁膜４２と、第１の側面に第１のゲート絶縁膜を介して設けられたフロントゲート電極ＦＧと、フロントゲート電極間に設けられた電極間絶縁膜ＩＥと、第２の側面間に設けられたバックゲート電極ＢＧとを備え、設計可能な最小線幅をＦとした場合に、フロントゲート電極、電極間絶縁膜またはバックゲート絶縁膜のいずれかの幅がＦ未満である。【選択図】図１
2008010503.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁層と、
前記絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディ領域の両側にあるソース・ドレイン領域を含む複数のＦＩＮ型半導体層と、
前記ＦＩＮ型半導体層の第１の側面に設けられた第１のゲート絶縁膜と、
前記第１の側面の反対側の前記ＦＩＮ型半導体層の第２の側面に設けられた第２のゲート絶縁膜と、
前記第１の側面に前記第１のゲート絶縁膜を介して設けられたフロントゲート電極と、
或るＦＩＮ型半導体層の第２の側面と該第２の側面側に隣接する他のＦＩＮ型半導体層の第２の側面との間に設けられたバックゲート電極とを備え、
設計可能な最小線幅をＦとした場合に、前記フロントゲート電極または前記バックゲート絶縁膜のいずれかの幅がＦ未満であることを特徴とする半導体記憶装置。
【請求項２】
前記半導体基板の表面に形成された拡散層と、
前記拡散層に接続され、メモリ形成領域外に設けられたバックゲートコンタクトとをさらに備え、
前記バックゲート電極は、前記絶縁膜を貫通して前記拡散層に接続され、該拡散層を介して前記バックゲートコンタクトに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
或るＦＩＮ型半導体層の第１の側面と該第１の側面側に隣接する他のＦＩＮ型半導体層の第１の側面との間において対向する前記フロントゲート電極間に設けられた電極間絶縁膜とをさらに備え、
前記電極間絶縁膜の幅が前記Ｆ未満であることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
半導体基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、
前記半導体層上にアクティブエリアを被覆するマスク材を形成し、
前記マスク材を用いて、前記半導体層の素子分離領域をエッチングして第１のトレンチを形成し、
前記第１のトレンチにダミー絶縁膜を充填し、
前記マスク材を除去し、
前記マスク材の除去によって露出された前記ダミー絶縁膜の側面に第１のスペーサを形成し、
前記第１のスペーサをマスクとして用いて、前記アクティブエリアに第２のトレンチを形成し、
前記ダミー絶縁膜を除去することによって前記第１のトレンチを再度形成し、
前記第１および前記第２のトレンチによって規定されたＦＩＮ型半導体層の側面にそれぞれ第１および第２のゲート絶縁膜を形成し、
前記第１および前記第２のトレンチにそれぞれフロントゲート電極およびバックゲート電極の材料としてのポリシリコンを充填することを具備した半導体記憶装置の製造方法。
【請求項５】
前記第２のトレンチは、前記半導体基板に達するように形成され、
前記第２のトレンチ内のポリシリコン上において前記第１のスペーサの側面に第２のスペーサを形成し、
前記第２のスペーサをマスクとして用いて、前記第２のトレンチ内のポリシリコンを前記絶縁膜上までエッチングすることによって、前記第２のトレンチ内のポリシリコンに第３のトレンチを形成し、
前記第３のトレンチ内に電極間絶縁膜を充填することをさらに具備したことを特徴とする請求項４に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に係り、例えば、ＦＩＮ型ＦＢＣメモリに関する。
【背景技術】
【０００２】
ＳＯＩ基板上に完全空乏化ＦＢＣ(ＦＤ−ＦＢＣ（Full-Depletion Floating Body Cell)）を製造する技術が開発されている。ＦＤ−ＦＢＣは、データ“０”とデータ“１”との信号差（電位差）を増大させるためにバックゲートを有する。バックゲートがボディのバイアスを制御し易くするために、埋込み酸化膜（ＢＯＸ（Buried Oxide）層の膜厚は薄い方が好ましい（例えば、２５ｎｍ以下）。
【０００３】
しかしながら、ＢＯＸ層の膜厚は、通常、約１５０ｎｍであり、５０ｎｍ以下に薄膜化することは技術的に困難である。これに対処するために、ＦＢＣとしてＦＩＮＦＥＴを用いる技術が開発されている。ＦＢＣとしてＦＩＮＦＥＴを用いた場合、ＦＩＮの両側面に薄いゲート絶縁膜を形成することができるので、データの信号差（電位差）を増大させることができる。この場合、ＢＯＸ層の厚さはＦＢＣの特性に影響を与えない。
【０００４】
従来のＦＩＮＦＥＴで構成されたＦＢＣは、２本のフロントゲートに挟まれたシリコン部分が存在していた。このシリコン部分は電気的に活性化されないため、ＦＢＣの動作に役立っていなかった。このようなシリコン部分の面積はメモリ領域の面積の３０％以上を占めていたため、メモリ装置の小型化を阻害していた。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.11, pp. 1510-1522
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電気的に活性化されないシリコン部分を排除することによって小型化可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、半導体基板と、前記半導体基板上に設けられた絶縁層と、前記絶縁層上に設けられ、電気的に浮遊状態のフローティングボディ領域、および、該フローティングボディ領域の両側にあるソース・ドレイン領域を含む複数のＦＩＮ型半導体層と、前記ＦＩＮ型半導体層の第１の側面に設けられた第１のゲート絶縁膜と、前記第１の側面の反対側の前記ＦＩＮ型半導体層の第２の側面に設けられた第２のゲート絶縁膜と、前記第１の側面に前記第１のゲート絶縁膜を介して設けられたフロントゲート電極と、或るＦＩＮ型半導体層の第２の側面と該第２の側面側に隣接する他のＦＩＮ型半導体層の第２の側面との間に設けられたバックゲート電極とを備え、設計可能な最小線幅をＦとした場合に、前記フロントゲート電極または前記バックゲート絶縁膜のいずれかの幅がＦ未満であることを特徴とする。
【０００７】
本発明に係る実施形態に従った半導体記憶装置の製造方法は、半導体基板上に絶縁膜を介して設けられた半導体層を有する基板を準備し、前記半導体層上にアクティブエリアを被覆するマスク材を形成し、前記マスク材を用いて、前記半導体層の素子分離領域をエッチングして第１のトレンチを形成し、前記第１のトレンチにダミー絶縁膜を充填し、前記マスク材を除去し、前記マスク材の除去によって露出された前記ダミー絶縁膜の側面に第１のスペーサを形成し、前記第１のスペーサをマスクとして用いて、前記アクティブエリアに第２のトレンチを形成し、前記ダミー絶縁膜を除去することによって前記第１のトレンチを再度形成し、前記第１および前記第２のトレンチによって規定されたＦＩＮ型半導体層の側面にそれぞれ第１および第２のゲート絶縁膜を形成し、前記第１および前記第２のトレンチにそれぞれフロントゲート電極およびバックゲート電極の材料としてのポリシリコンを充填することを具備する。
【発明の効果】
【０００８】
本発明による半導体記憶装置は、電気的に活性化されないシリコン部分を排除することによって小型化を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１０】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＩＮ型ＦＢＣメモリの概略平面図である。ＦＢＣメモリは、ＳＯＩ（Silicon On  Insulator）基板上に形成される。ＦＢＣは、ソースとドレインとの間に設けられたフローティングボディＦＢ（以下、ボディＦＢという）に蓄積された多数キャリアの個数によってデータ“０”またはデータ“１”を格納することができる。ソース、ドレインおよびボディＦＢは、ＳＯＩ層に形成される。
【００１１】
本実施形態によるＦＢＣメモリでは、２本のビット線ＢＬが１本のソース線を共有している。ビット線ＢＬは、ビット線コンタクトＢＬＣを介してその下にあるドレイン（図示せず）に接続されている。ソース線ＳＬは、ソース線コンタクトＳＬＣを介してその下にあるソース（図２参照）に接続されている。阻止分離としてのＳＴＩ（Shallow Trench Isolation）が、隣接する２つのビット線ＢＬ間に設けられている。
【００１２】
フロントゲート電極ＦＧおよびバックゲート電極ＢＧは、ＳＯＩ層ソース線ＳＬおよびビット線ＢＬに対して直交するように延伸しており、隣接するボディＦＢ間に埋め込まれている。フロントゲート電極ＦＧは、フロントゲートコンタクトＦＧＣと接続されている。バックゲート電極ＢＧは、シリコン基板を介してメモリ形成領域外に設けられたバックゲートコンタクトＢＧＣと接続されている。
【００１３】
隣接するフロントゲート電極ＦＧ間には、電極間絶縁膜ＩＥが埋め込まれている。
【００１４】
図２は、図１の２−２線に沿った断面図である。本実施形態によるＦＢＣメモリは、シリコン基板１０と、シリコン基板１０上に設けられたＢＯＸ層２０と、ＢＯＸ層２０上に設けられたＦＩＮ型半導体層３０（以下、半導体層３０という）とを備えている。半導体層３０は、ＳＯＩ基板のＳＯＩ層を用いて形成されている。半導体層３０内には、ボディＦＢと、ボディＦＢの両側に設けられたソース・ドレイン領域とが設けられている。図２では、ソース領域のみが図示されている。ドレイン領域の断面は、図２に示す断面と同じ形態になるので、その図示を省略している。また、ボディＦＢの断面は、図２に示す断面図からソース線ＳＬ、ソース線コンタクトＳＬＣ、バックゲートコンタクトＢＧＣおよびバックゲート線ＢＧＬを除いた形態であり、容易に推測できるので、その図示を省略する。
【００１５】
半導体層３０の片側側面（第１の側面）には、第１のゲート絶縁膜４１が形成されている。第１の側面の反対側の半導体層３０の側面（第２の側面）には、第２のゲート絶縁膜４２が形成されている。フロントゲート電極ＦＧは、第１のゲート絶縁膜４１を介して半導体層３０の第１の側面に設けられている。隣接するフロントゲート電極ＦＧ間には、電極間絶縁膜ＩＥが設けられている。即ち、電極間絶縁膜ＩＥは、半導体層３０の第１の側面とその半導体層３０に隣接する半導体層の第１の側面との間において対向するフロントゲート電極ＦＧ間に設けられている。
【００１６】
バックゲート電極ＢＧは、第２のゲート絶縁膜４２を介して半導体層３０の第２の側面に設けられている。バックゲート電極ＢＧは、半導体層３０の第２の側面とその半導体層３０に隣接する半導体層の第２の側面との間に設けられている。バックゲート電極ＢＧは、ＢＯＸ層２０を貫通してシリコン基板１０に達している。シリコン基板１０の表面には、不純物拡散層５０が設けられている。バックゲート電極ＢＧは、拡散層５０を介してバックゲートコンタクトＢＧＣに接続されている。従って、バックゲート線ＢＧＬの電位によって、バックゲート電極ＢＧの電位を制御することができる。
【００１７】
図３および図４は、本実施形態によるＦＩＮ型ＦＢＣメモリの製造方法を示す断面図である。これらの断面図は、ソース線ＳＬに沿った断面図である。まず、図３に示すように、ＳＯＩ基板を準備する。ＳＯＩ基板は、シリコン基板１０上にＢＯＸ層２０を介して設けられた半導体層３０を有する。半導体層３０の膜厚は、例えば、約１００ｎｍである。半導体層３０の不純物濃度は、例えば、約１×１０１７ｃｍ−３のＰ型シリコンである。この半導体層３０は、そのままＮ型ＭＩＳのチャネル領域として用いることができる。ＢＯＸ層２０の膜厚は、例えば、約２００nmである。シリコン基板１０の厚みおよびその不純物濃度は任意でよい。
【００１８】
次に、ＳＯＩ基板のメモリ領域にボロンをイオン注入することによって、シリコン基板１０の表面領域にＰ型不純物層５０を形成する。このときの注入エネルギーは約１３０ｋｅＶであり、不純物濃度は約８×１０１３ｃｍ−３である。続いて、半導体層３０上にマスク材としてのシリコン窒化膜６０を堆積する。次に、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）を用いて、素子分離領域ＩＡ上のシリコン窒化膜６０を除去する。これにより、アクティブ領域ＡＡを被覆するハードマスクが形成される。
【００１９】
続いて、シリコン窒化膜６０をマスクとして用いて、フォトリソグラフィおよびＲＩＥ（Reactive Ion Etching）で素子分離領域ＩＡにある半導体層３０を異方的にエッチングする。これにより、第１のトレンチＴＲ１が素子分離領域ＩＡに形成される。隣接する素子分離領域ＩＡの間にある半導体層３０はアクティブ領域ＡＡとなる。このとき、素子分離領域ＩＡの幅はＦ（Feature Size）であり、アクティブ領域ＡＡの幅は２．２５Ｆである。Ｆ（Feature Size）はフォトリソグラフィ技術およびエッチング技術によって形成可能な最小線幅を意味する。従って、フォトリソグラフィ技術およびエッチング技術を用いて形成可能な線幅は、全てＦ以上である。ただし、スペーサをマスクとして用いた場合には、Ｆ未満の線幅を実現可能である。次に、ダミー絶縁膜としてのシリコン酸化膜７０を素子分離領域ＩＡに形成されたトレンチに充填することによって、図４に示す構造が得られる。シリコン酸化膜７０は、後の工程において除去されるためＳＴＩとして残置されない。
【００２０】
次に、熱燐酸溶液を用いて、シリコン窒化膜６０を除去する。これにより、シリコン酸化膜７０の上部側面が露出する。さらに、図５に示すように、フォトリソグラフィ技術を用いてボディ領域ＦＢＲ上をフォトレジスト８０で被覆する。続いて、ソース領域ＳＲおよびドレイン領域ＤＲにＮ型不純物をイオン注入する。このときのＮ型不純物の濃度は、約１×１０１５ｃｍ−３である。図５は、ソース・ドレイン形成工程における平面図である。
【００２１】
フォトレジスト８０の除去後、図６に示すように、膜厚Ｆのシリコン窒化膜９０を堆積する。続いて、ＲＩＥを用いて異方的にエッチングする。これにより、図７に示すように、シリコン窒化膜６０の除去によって露出されたシリコン酸化膜７０の側面に第１のスペーサ９１を形成する。第１のスペーサ９１の幅は、約Ｆである。従って、半導体層３０の上面が０．２５Ｆだけ露出される。さらに、第１のスペーサ９１をマスクとして用いて、ＲＩＥで半導体層３０およびＢＯＸ層２０を自己整合的にエッチングする。これにより、第２のトレンチＴＲ２が半導体層３０の中間部に形成される。第２のトレンチＴＲ２は、シリコン基板１０の表面に形成された不純物拡散層５０に達する。このとき、半導体層３０は、細いＦＩＮ状に形成される。図８は、第２のトレンチＴＲ２の形成後の構造を示す平面図である。図８に示すように、第２のトレンチＴＲ２は、第１のスペーサ９１およびシリコン酸化膜（ダミー絶縁膜）７０に沿って延伸している。これにより、第２のトレンチＴＲ２は、半導体層３０をＦＩＮ状に分離している。
【００２２】
次に、図８に示すように、フォトリソグラフィ技術およびエッチングを用いて、素子分離領域ＩＡに充填されているシリコン酸化膜７０を除去する。これにより、第１のトレンチＴＲ１が再度形成される。第１および第２のトレンチＴＲ１およびＴＲ２の内側面では半導体層３０が露出されている。この露出された半導体層３０の側壁を熱酸化する。これにより、半導体層３０の側面に第１のゲート絶縁膜４１および第２のゲート絶縁膜４２を形成する。ゲート絶縁膜４１および４２の膜厚は、それぞれ約６ｎｍである。
【００２３】
次に、ゲート絶縁膜４１、４２の形成時に第２のトレンチＴＲ２の底部においてシリコン基板１０上に形成されたシリコン酸化膜を除去する。続いて、図１０に示すように、第１および第２のトレンチＴＲ１およびＴＲ２内にＮ型ポリシリコン１２０を充填する。さらに、ＣＤＥ（Chemical Dry Etching）を用いてこのポリシリコン１２０を平坦化する。ポリシリコン１２０は、フロントゲート電極ＦＧおよびバックゲート電極ＢＧの材料となる。
【００２４】
次に、膜厚０．２５Ｆのシリコン窒化膜を堆積し、ＲＩＥを用いてこのシリコン窒化膜を異方的にエッチングする。これにより、図１１に示すように、スペーサ９１の側面に第２のスペーサ９２を形成する。第２のスペーサ９２は、第２のトレンチＴＲ２内のポリシリコン１２０上に形成されている。また、このとき堆積されたシリコン窒化膜は、第１のトレンチＴＲ１内のポリシリコン１２０をも被覆する。第２のスペーサ９２の幅は、約０．２５Ｆである。従って、幅０．５Ｆのポリシリコン１２０の表面が露出される。
【００２５】
次に、図１２に示すように、第１および第２のスペーサ９１および９２をマスクとして用いて、ＲＩＥで第２のトレンチＴＲ２内のポリシリコン１２０をＢＯＸ層２０上までエッチングする。これにより、第３のトレンチＴＲ３がポリシリコン１２０内に自己整合的に形成される。このとき、幅０．２５Ｆのフロントゲート電極ＦＧおよび幅０．２５Ｆのバックゲート電極ＢＧが形成される。
【００２６】
次に、図１３に示すように、フォトリソグラフィおよびＲＩＥを用いてメモリセル領域の外部のポリシリコン１２０を配線加工する。フロントゲート電極ＦＧは、ポリシリコン１２０によってフロントゲート電極ＦＧの延伸方向に引き伸ばされており、フロントゲートコンタクトＦＧＣに接続されている。図１３は、ポリシリコン１２０の配線加工後の平面図である。続いて、１０００℃以上の高温アニールによって、ソース、ドレインおよび拡散層５０内の不純物を活性化させる。
【００２７】
次に、チタン膜を約２０ｎｍ堆積した後に、熱処理により、チタン膜とフロントゲート電極ＦＧの側面とを反応させる。これにより、チタンポリサイド１４０がフロントゲート電極ＦＧの側面に形成される。これと同時に、バックゲート電極ＢＧ上にもチタンポリサイド１４０が形成される。チタンポリサイド１４０により、フロントゲート電極ＦＧおよびバックゲート電極ＢＧが低抵抗化される。
【００２８】
次に、熱燐酸溶液を用いて、第１および第２のスペーサ（ＳｉＮ）９１および９２を除去する。次に、シリコン酸化膜を３００ｎｍ以上堆積し、これをＣＭＰ等によりフロントゲート電極ＦＧの上面が露出するまでエッチバックする。これにより、図１５に示すように、第３のトレンチＴＲ３内に電極間絶縁膜ＩＥが形成される。
【００２９】
次に、フォトリソグラフィおよびＲＩＥを用いて、図１６に示すように、半導体層３０内の素子分離領域に開口１６０を設ける。開口１６０の幅は、半導体層３０の幅よりも狭く形成されている。続いて、ＣＤＥを用いて、この開口１６０をフロントゲート電極ＦＧおよびバックゲート電極ＢＧに達するまでエッチングする。これにより、図１７に示すように、フロントゲート電極ＦＧおよびバックゲート電極ＢＧを削ることなく、素子分離領域の半導体層３０をエッチングすることができる。続いて、シリコン酸化膜を約３００ｎｍ堆積する。このシリコン酸化膜をＣＭＰ等でエッチバックすることによって、ＳＴＩが、隣接するビット線コンタクトの間に形成される。
【００３０】
次に、層間絶縁膜ＩＬを堆積した後、図１および図２に示すようにソース線コンタクトＳＬＣ、ビット線コンタクトＢＬＣ（図２では図示せず）、バックゲートコンタクトＢＧＣを形成する。また、フロントゲートコンタクトＦＧＣは、図１に示すように、ポリシリコン１２０からなる配線上に形成される。さらに、ソース線ＳＬ、ビット線ＢＬ、バックゲート線ＢＧＬ、フロントゲート線（図示せず）等を形成する。このようにして、ＦＩＮ型ＦＢＣメモリが完成する。
【００３１】
本実施形態によれば、バックゲート電極ＢＧ、フロントゲート電極ＦＧおよび電極間絶縁膜ＩＥは、全て自己整合的に形成され得る。これにより、バックゲート電極ＢＧ、フロントゲート電極ＦＧおよび電極間絶縁膜ＩＥのそれぞれの幅（ビット線ＢＬの延伸方向の幅）は、いずれもＦ以下である。本実施形態では、バックゲート電極ＢＧ、フロントゲート電極ＦＧおよび電極間絶縁膜ＩＥのそれぞれの幅は、０．２５Ｆ、０．２５Ｆおよび０．５Ｆである。半導体層３０の幅はＦである。バックゲート電極ＢＧおよび電極間絶縁膜ＩＥは隣接するメモリセルと共有されている。従って、１メモリセルの幅は、０．２５Ｆ／２＋０．２５Ｆ＋０．５Ｆ／２＋Ｆ＝１．６２５Ｆとなる。
【００３２】
ドレインの長さ（ゲート電極ＦＧ、ＢＧの延伸方向の長さ）はＦ、ボディの長さはＦ、ソースの長さはＦ、並びにＳＴＩの長さはＦである。ソースおよびＳＴＩは、隣接するメモリセルと共有されている。従って、１メモリセルの長さは、Ｆ＋Ｆ＋Ｆ／２＋Ｆ／２＝３Ｆとなる。よって、１つのＦＢＣのサイズ（面積）は、図１に示すように１．６２５Ｆ×３Ｆ＝４．８７５Ｆ２となる。
【００３３】
従来、バックゲート電極ＢＧおよびフロントゲート電極ＦＧのそれぞれの幅がＦ以上であったので、１つのＦＢＣのサイズ（面積）は、３Ｆ×３Ｆ＝９Ｆ２以上であった。さらに、電気的に活性化されないシリコン部分がフロントゲート電極ＦＧ間にあったため、装置の微細化の妨げとなっていた。
【００３４】
本実施形態によれば、シリコン部分に代わり、フロントゲート電極ＦＧ間には、電極間絶縁膜ＩＥが設けられている。これにより、隣接するフロントゲート電極ＦＧ間の幅を狭くすることができ、尚且つ、バックゲート電極ＢＧ、および電極間絶縁膜ＩＥのそれぞれの幅は、Ｆ未満（０．２５Ｆ、０．２５Ｆおよび０．５Ｆ）である。従って、本実施形態では、１つのＦＢＣのサイズを上述のように４．８７５Ｆ２とすることができる。本実施形態によるＦＩＮ型ＦＢＣメモリの面積は、従来のＦＩＮ型ＦＢＣメモリの面積の約５４％である。このように本実施形態は、バックゲート電極ＢＧ、フロントゲート電極ＦＧおよび電極間絶縁膜ＩＥのそれぞれの幅をＦ以下にすることによってメモリ領域の微細化を可能とする。
【００３５】
本実施形態では、バックゲート電極ＢＧ、フロントゲート電極ＦＧおよび電極間絶縁膜ＩＥのそれぞれの幅は、いずれもＦ未満である。しかし、バックゲート電極ＢＧ、フロントゲート電極ＦＧまたは電極間絶縁膜ＩＥのいずれかの幅をＦ未満に形成してもよい。この場合、メモリ領域の微細化の度合いは低下するものの、ＦＢＣの面積を９Ｆ２にすることができるという効果は失われない。
【００３６】
（第２の実施形態）
図１８は、第２の実施形態に従ったＦＩＮ型ＦＢＣメモリの概略平面図である。第２の実施形態では、バックゲート電極ＢＧは、シリコン基板１０に接続されておらず、ＢＯＸ層２０上に設けられている。従って、バックゲート電極ＢＧは、ポリシリコン１２０によってバックゲート電極ＢＧの延伸方向に引き伸ばされており、フロントゲートコンタクトＦＧＣと同じ層に形成されたバックゲートコンタクトＢＧＣに接続されている。
【００３７】
図１９は、図１８に示す１９−１９線に沿った断面図である。バックゲート電極ＢＧは、ＢＯＸ層２０を貫通せず、ＢＯＸ層２０上に設けられている。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３８】
第２の実施形態によるＦＢＣメモリの製造方法と第１の実施形態によるＦＢＣメモリの製造方法との相違点を説明する。第２の実施形態によるＦＢＣメモリでは、図７に示す第２のトレンチＴＲ２形成工程において、半導体層３０のエッチングをＢＯＸ層２０の上面で停止させる。
【００３９】
図１３に示すポリシリコン１２０の加工工程では、フロントゲート電極ＦＧだけでなくバックゲート電極ＢＧについても、メモリセル領域の外部のポリシリコン１２０を配線加工する。これにより、フロントゲート電極ＦＧおよびバックゲート電極ＢＧの両方は、ポリシリコン１２０によってそれらの延伸方向に引き伸ばされる。第２の実施形態によるＦＢＣメモリのその他の製造工程は、第１の実施形態によるＦＢＣメモリの製造工程と同一である。
【００４０】
第２の実施形態では、第２のトレンチをシリコン基板１０に達するほど深く形成する必要が無い。第２の実施形態は、シリコン基板１０に達する深いバックゲートコンタクトＢＧＣを形成する必要が無い。また、拡散層５０を形成する必要が無い。従って、第２の実施形態によるＦＢＣメモリは、製造することが比較的容易である。さらに、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態に従ったＦＩＮ型ＦＢＣメモリの概略平面図。
【図２】図１の２−２線に沿った断面図。
【図３】第１の実施形態によるＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図４】図３に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図５】図４に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す平面図。
【図６】図５に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図７】図６に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図８】図７に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す平面図。
【図９】図８に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１０】図９に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１１】図１０に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１２】図１１に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１３】図１２に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す平面図。
【図１４】図１３に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１５】図１４に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す断面図。
【図１６】図１５に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す平面図。
【図１７】図１６に続く、ＦＩＮ型ＦＢＣメモリの製造方法を示す平面図。
【図１８】第２の実施形態に従ったＦＩＮ型ＦＢＣメモリの概略平面図。
【図１９】図１８の１９−１９線に沿った断面図。
【符号の説明】
【００４２】
１０・・・シリコン基板
２０・・・ＢＯＸ層
３０・・・ＦＩＮ型半導体層
４１・・・第１のゲート絶縁膜
４２・・・第２のゲート絶縁膜
５０・・・拡散層
ＦＧ・・・フロントゲート電極
ＢＧ・・・バックゲート電極
ＩＥ・・・電極間絶縁膜
ＢＬ・・・ビット線
ＳＬ・・・ソース線
ＢＬＣ・・・ビット線コンタクト
ＳＬＣ・・・ソース線コンタクト
【図１】
2008010503.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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