(57)【要約】【課題】電気ノイズや温度などの外乱の影響を抑制でき高精度化が可能なセンサ装置を提供する。【解決手段】ＳＯＩウェハ（第１の半導体基板）を用いて形成され重り部１２と各撓み部１３とで構成される可動部を具備したセンサ部Ｄｓを有するセンサチップ１と、シリコンウェハ（第２の半導体基板）を用いて形成されセンサ部Ｄｓと電気的に接続される貫通孔配線２４を有しセンサチップ１が一表面側に実装された第１のパッケージ用基板２と、他のシリコンウェハ（第３の半導体基板）を用いて形成され第１のパッケージ用基板２の上記一表面側にセンサチップ１を囲む形で封着された第２のパッケージ用基板３とを備える。センサ部Ｄｓの出力信号を信号処理する回路部Ｄｃが、センサチップ１に形成されている。回路部Ｄｃは、温度検出部、温度補償回路を含んでいる。【選択図】図１
2008157824.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体基板を用いて形成されセンサ部を有するセンサチップと、第２の半導体基板を用いて形成されセンサ部と電気的に接続される貫通孔配線を有しセンサチップが一表面側に実装された第１のパッケージ用基板と、第３の半導体基板を用いて形成され第１のパッケージ用基板の前記一表面側にセンサチップを囲む形で封着された第２のパッケージ用基板とを備え、センサ部の出力信号を信号処理する回路部が、センサチップに形成されてなることを特徴とするセンサ装置。
【請求項２】
前記センサ部は、可動部にピエゾ抵抗が設けられてなる加速度センサ部であり、前記回路部は、周囲温度を検出する温度検出部および当該温度検出部の出力に基づいて前記センサ部の出力信号を補正する温度補償回路を含んでいることを特徴とする請求項１記載のセンサ装置。
【請求項３】
前記第１の半導体基板が、シリコン基板からなる支持基板上の絶縁層上にシリコン層を有するＳＯＩ基板であり、前記センサチップは、シリコン層側を前記第１のパッケージ用基板側として前記第１のパッケージ用基板にフリップチップ実装され、且つ、シリコン層側に前記ピエゾ抵抗および前記回路部が形成されてなることを特徴とする請求項２記載のセンサ装置。
【請求項４】
前記第１のパッケージ用基板は、前記可動部の可動範囲を制限するストッパを兼ねており、前記回路部に対応する部位に前記回路部との衝突を回避する衝突回避用凹所が形成されてなることを特徴とする請求項３記載のセンサ装置。
【請求項５】
前記センサチップは、前記回路部の一部が前記第１のパッケージ用基板側とは反対の表面側に形成されてなることを特徴とする請求項３または請求項４記載のセンサ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センサ装置に関するものである。
【背景技術】
【０００２】
従来から、半導体基板を用いて形成され４つのピエゾ抵抗のブリッジ回路を有する加速度センサチップと、周囲温度に応じて加速度センサチップの出力信号を補正する温度補償回路などを含む回路部が形成されたＩＣチップとを備えたセンサ装置が提案されている（例えば、特許文献１，２参照）。
【０００３】
ここにおいて、上記特許文献１に開示されたセンサ装置は、加速度センサチップと、ＩＣチップとが１つのパッケージに収納されている。
【０００４】
また、上記特許文献２に開示されたセンサ装置は、加速度センサチップと、ＩＣチップと、加速度センサチップを収納する凹所が形成されたパッケージチップとを備え、加速度センサチップがＩＣチップの主表面側にフリップチップ実装され、パッケージチップがＩＣチップの主表面との間に加速度センサチップを囲む形でＩＣチップと接合されている。
【特許文献１】特開２００４−６９６１９号公報
【特許文献２】特開２００５−１２７７５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上記特許文献１，２に開示されたセンサ装置では、パッケージの外部からの電気ノイズや周囲温度、周囲湿度などの影響を小さくすることができるが、加速度センサチップとＩＣチップとが別体なので、加速度センサチップとＩＣチップの回路部との間の配線長が長くなって電気ノイズの影響を受けたり、加速度センサチップに形成されているピエゾ抵抗の温度とＩＣチップに形成されている温度検出部の温度とに温度差が生じて温度の影響を受けてしまう懸念があった。
【０００６】
本発明は上記事由に鑑みて為されたものであり、その目的は、電気ノイズや温度などの外乱の影響を抑制でき高精度化が可能なセンサ装置を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１の発明は、第１の半導体基板を用いて形成されセンサ部を有するセンサチップと、第２の半導体基板を用いて形成されセンサ部と電気的に接続される貫通孔配線を有しセンサチップが一表面側に実装された第１のパッケージ用基板と、第３の半導体基板を用いて形成され第１のパッケージ用基板の前記一表面側にセンサチップを囲む形で封着された第２のパッケージ用基板とを備え、センサ部の出力信号を信号処理する回路部が、センサチップに形成されてなることを特徴とする。
【０００８】
この発明によれば、センサチップが第１のパッケージ用基板と第２のパッケージ用基板とで囲まれる気密空間内に収納され、センサ部の出力信号を信号処理する回路部が、センサチップに形成されているので、電気ノイズや温度などの外乱の影響を抑制でき高精度化が可能になる。
【０００９】
請求項２の発明は、請求項１の発明において、前記センサ部は、可動部にピエゾ抵抗が設けられてなる加速度センサ部であり、前記回路部は、周囲温度を検出する温度検出部および当該温度検出部の出力に基づいて前記センサ部の出力信号を補正する温度補償回路を含んでいることを特徴とする。
【００１０】
この発明によれば、前記回路部が、可動部にピエゾ抵抗が設けられてなる加速度センサ部により構成された前記センサ部の出力信号を温度検出部の出力に基づいて補正する温度補償回路を含んでいるので、温度の影響を抑制でき高精度化が可能になる。
【００１１】
請求項３の発明は、請求項２の発明において、前記第１の半導体基板が、シリコン基板からなる支持基板上の絶縁層上にシリコン層を有するＳＯＩ基板であり、前記センサチップは、シリコン層側を前記第１のパッケージ用基板側として前記第１のパッケージ用基板にフリップチップ実装され、且つ、シリコン層側に前記ピエゾ抵抗および前記回路部が形成されてなることを特徴とする。
【００１２】
この発明によれば、前記センサ部と前記回路部との間の配線長および前記回路部と前記貫通孔配線との間の配線長を短くすることができ、耐電気ノイズ性が向上する。
【００１３】
請求項４の発明は、請求項３の発明において、前記第１のパッケージ用基板は、前記可動部の可動範囲を制限するストッパを兼ねており、前記回路部に対応する部位に前記回路部との衝突を回避する衝突回避用凹所が形成されてなることを特徴とする。
【００１４】
この発明によれば、前記可動部が前記第１のパッケージ用基板に衝突するように変位した際に前記回路部が前記第１のパッケージ用基板に衝突することを回避することができ、耐衝撃性が向上する。
【００１５】
請求項５の発明は、請求項３または請求項４の発明において、前記センサチップは、前記回路部の一部が前記第１のパッケージ用基板側とは反対の表面側に形成されてなることを特徴とする。
【００１６】
この発明によれば、前記センサチップの小型化を図れ、また、前記センチチップのサイズを変更することなく前記回路部の回路機能の拡張や追加が可能となり、前記回路部の多機能化を図れる。
【発明の効果】
【００１７】
請求項１の発明では、電気ノイズや温度などの外乱の影響を抑制でき高精度化が可能になるという効果がある。
【発明を実施するための最良の形態】
【００１８】
（実施形態１）
以下、本実施形態のセンサ装置について図１〜図３を参照しながら説明する。
【００１９】
本実施形態のセンサ装置は、加速度センサ装置であって、後述の第１のウェハを用いて形成され加速度センサ部からなるセンサ部Ｄｓを有するセンサチップ１と、センサ部Ｄｓと電気的に接続される複数の貫通孔配線２４を有しセンサチップ１が一表面側に実装された第１のパッケージ用基板２と、第１のパッケージ用基板２の上記一表面側にセンサチップ１を囲む形で封着された第２のパッケージ用基板３とを備え、センサ部Ｄｓの出力信号を信号処理する回路部Ｄｃが、センサチップ１に形成されている。
【００２０】
ここにおいて、第１のパッケージ用基板２および第２のパッケージ用基板３は、外周形状が矩形状であり、且つ、同じ外形寸法に形成されている。一方、センサチップ１は、外周形状が矩形状であり、且つ、第２のパッケージ基板３において第１のパッケージ用基板２との対向面に形成されている収納凹所３２内に収まる外形寸法に形成されている。
【００２１】
センサチップ１は、シリコン基板からなる支持基板１０ａ上のシリコン酸化膜からなる絶縁層（埋込酸化膜）１０ｂ上にｎ形のシリコン層（活性層）１０ｃを有するＳＯＩウェハ（ＳＯＩ基板）からなる第１のウェハを加工することにより形成してあり、第１のパッケージ用基板２はシリコンウェハからなる第２のウェハを加工することにより形成し、第２のパッケージ用基板３は、シリコンウェハからなる第３のウェハを加工することにより形成してある。なお、本実施形態では、第１のウェハが第１の半導体基板を構成し、第２のウェハが第２の半導体基板を構成し、第３のウェハが第３の半導体基板を構成している。また、本実施形態では、ＳＯＩウェハの主表面であるシリコン層１０ｃの表面は（１００）面としてある。
【００２２】
センサチップ１は、後述の重り部１２と各撓み部１３とで構成される可動部にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が形成された上述のセンサ部Ｄｓと、センサ部Ｄｓと協働する上述の回路部Ｄｃとを備えている。なお、センサチップ１は、センサ部Ｄｓが中央部に形成され、センサ部Ｄｓを取り囲むように回路部Ｄｃが形成されている。
【００２３】
センサチップ１におけるセンサ部Ｄｓは、枠状（本実施形態では、矩形枠状）のフレーム部１１を備え、フレーム部１１の内側に配置される重り部１２が一表面側において可撓性を有する４つの短冊状の撓み部１３を介してフレーム部１１に揺動自在に支持されている。言い換えれば、センサチップ１のセンサ部Ｄｓは、枠状のフレーム部１１の内側に配置される重り部１２が重り部１２から四方へ延長された４つの撓み部１３を介してフレーム部１１に揺動自在に支持されている。ここで、フレーム部１１は、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成してある。これに対して、各撓み部１３は、ＳＯＩウェハにおけるシリコン層１０ｃを利用して形成してあり、フレーム部１１よりも十分に薄肉となっている。
【００２４】
重り部１２は、上述の４つの撓み部１３を介してフレーム部１１に支持された直方体状のコア部１２ａと、センサ基板１の上記一表面側から見てコア部１２ａの四隅それぞれに連続一体に連結された直方体状の４つの付随部１２ｂとを有している。言い換えれば、重り部１２は、フレーム部１１の内側面に一端部が連結された各撓み部１３の他端部が外側面に連結されたコア部１２ａと、コア部１２ａと一体に形成されコア部１２ａとフレーム部１１との間の空間に配置される４つの付随部１２ｂとを有している。つまり、各付随部１２ｂは、センサチップ１の上記一表面側から見て、フレーム部１１とコア部１２ａと互いに直交する方向に延長された２つの撓み部１３，１３とで囲まれる空間に配置されており、各付随部１２ｂそれぞれとフレーム部１１との間にはスリット１４が形成され、撓み部１３を挟んで隣り合う付随部１２ｂ間の間隔が撓み部１３の幅寸法よりも長くなっている。ここにおいて、コア部１２ａは、上述のＳＯＩウェハの支持基板１０ａ、絶縁層１０ｂ、シリコン層１０ｃそれぞれを利用して形成し、各付随部１２ｂは、ＳＯＩウェハの支持基板１０ａを利用して形成してある。しかして、センサチップ１の上記一表面側において各付随部１２ｂの表面は、コア部１２ａの表面を含む平面からセンサチップ１の上記他表面側へ離間して位置している。なお、センサチップ１の上述のフレーム部１１、重り部１２、各撓み部１３は、マイクロマシニング技術を利用して形成すればよい。
【００２５】
ところで、図１および図２それぞれの右下に示したように、センサチップ１の上記一表面に平行な面内でフレーム部１１の一辺に沿った一方向をｘ軸の正方向、この一辺に直交する辺に沿った一方向をｙ軸の正方向、センサ基板１の厚み方向の一方向をｚ軸の正方向と規定すれば、重り部１２は、ｘ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３と、ｙ軸方向に延長されてコア部１２ａを挟む２つ１組の撓み部１３，１３とを介してフレーム部１１に支持されていることになる。なお、上述のｘ軸、ｙ軸、ｚ軸の３軸により規定した直交座標では、センサチップ１において上述のシリコン層１０ｃにより形成された部分の表面における重り部１２の中心位置を原点としている。
【００２６】
重り部１２のコア部１２ａからｘ軸の正方向に延長された撓み部１３（図２の右側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ２，Ｒｘ４が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ２が形成されている。一方、重り部１２のコア部１２ａからｘ軸の負方向に延長された撓み部１３（図２の左側の撓み部１３）は、コア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｘ１，Ｒｘ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ３が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｘ１，Ｒｘ２，Ｒｘ３，Ｒｘ４は、ｘ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における左側のブリッジ回路Ｂｘを構成するようにセンサチップ１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｘ１〜Ｒｘ４は、ｘ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２７】
また、重り部１２のコア部１２ａからｙ軸の正方向に延長された撓み部１３（図２の上側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ１，Ｒｙ３が形成されるとともに、フレーム部１１近傍に１つのピエゾ抵抗Ｒｚ１が形成されている。一方、重り部１２のコア部１２ａからｙ軸の負方向に延長された撓み部１３（図２の下側の撓み部１３）はコア部１２ａ近傍に２つ１組のピエゾ抵抗Ｒｙ２，Ｒｙ４が形成されるとともに、フレーム部１１側の端部に１つのピエゾ抵抗Ｒｚ４が形成されている。ここに、コア部１２ａ近傍に形成された４つのピエゾ抵抗Ｒｙ１，Ｒｙ２，Ｒｙ３，Ｒｙ４は、ｙ軸方向の加速度を検出するために形成されたもので、平面形状が細長の長方形状であって、長手方向が撓み部１３の長手方向に一致するように形成してあり、図３における中央のブリッジ回路Ｂｙを構成するようにセンサチップ１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。なお、ピエゾ抵抗Ｒｙ１〜Ｒｙ４は、ｙ軸方向の加速度がかかったときに撓み部１３において応力が集中する応力集中領域に形成されている。
【００２８】
また、フレーム部１１近傍に形成された４つのピエゾ抵抗Ｒｚ１，Ｒｚ２，Ｒｚ３，Ｒｚ４は、ｚ軸方向の加速度を検出するために形成されたものであり、図３における右側のブリッジ回路Ｂｚを構成するようにセンサチップ１に形成されている図示しない配線（拡散層配線、金属配線など）によって接続されている。ただし、２つ１組となる撓み部１３，１３のうち一方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ１，Ｒｚ４は長手方向が撓み部１３，１３の長手方向と一致するように形成されているのに対して、他方の組の撓み部１３，１３に形成したピエゾ抵抗Ｒｚ２，Ｒｚ３は長手方向が撓み部１３，１３の幅方向（短手方向）と一致するように形成されている。
【００２９】
なお、上述の各ピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および上記各拡散層配線は、シリコン層１０ｃにおけるそれぞれの形成部位に適宜濃度のｐ形不純物をドーピングすることにより形成されている。
【００３０】
ここで、センサチップ１のセンサ部Ｄｓの動作の一例について説明する。
【００３１】
いま、センサチップ１に加速度がかかっていない状態で、センサチップ１に対してｘ軸の正方向に加速度がかかったとすると、ｘ軸の負方向に作用する重り部１２の慣性力によってフレーム部１１に対して重り部１２が変位し、結果的にｘ軸方向を長手方向とする撓み部１３，１３が撓んで当該撓み部１３，１３に形成されているピエゾ抵抗Ｒｘ１〜Ｒｘ４の抵抗値が変化することになる。この場合、ピエゾ抵抗Ｒｘ１，Ｒｘ３は引張応力を受け、ピエゾ抵抗Ｒｘ２，Ｒｘ４は圧縮応力を受ける。一般的にピエゾ抵抗は引張応力を受けると抵抗値（抵抗率）が増大し、圧縮応力を受けると抵抗値（抵抗率）が減少する特性を有しているので、ピエゾ抵抗Ｒｘ１，Ｒｘ３は抵抗値が増大し、ピエゾ抵抗Ｒｘ２，Ｒｘ４は抵抗値が減少することになる。したがって、図３に示した一対の入力端子ＶＤＤ，ＧＮＤ間に外部電源から一定の直流電圧を印加しておけば、図３に示した左側のブリッジ回路Ｂｘの出力端子Ｘ１，Ｘ２間の電位差がｘ軸方向の加速度の大きさに応じて変化する。同様に、ｙ軸方向の加速度がかかった場合には図３に示した中央のブリッジ回路Ｂｙの出力端子Ｙ１，Ｙ２間の電位差がｙ軸方向の加速度の大きさに応じて変化し、ｚ軸方向の加速度がかかった場合には図３に示した右側のブリッジ回路Ｂｚの出力端子Ｚ１，Ｚ２間の電位差がｚ軸方向の加速度の大きさに応じて変化する。しかして、上述のセンサチップ１は、各ブリッジ回路Ｂｘ〜Ｂｚそれぞれの出力電圧の変化を検出することにより、当該センサチップ１に作用したｘ軸方向、ｙ軸方向、ｚ軸方向それぞれの加速度を検出することができる。
【００３２】
また、センサチップ１の回路部Ｄｃは、ＣＭＯＳを用いた集積回路（ＣＭＯＳ  ＩＣ）であってセンサ部Ｄｓと協働する集積回路が形成されている。ここにおいて、回路部Ｄｃの集積回路は、センサ部Ｄｓのブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に対して増幅、オフセット調整、温度補償などの信号処理を行って出力する信号処理回路や、信号処理回路において用いるデータを格納したＥＥＰＲＯＭなどが集積化されている。要するに、信号処理回路は、センサ部Ｄｓの出力信号を増幅する増幅回路、出力信号のオフセット（オフセット電圧）を調整するオフセット調整回路、温度検出部の出力に基づいてセンサ部Ｄｓの出力信号の温度補償を行う温度補償回路などが集積化されている。なお、センサチップ１の複数のパッド１９は、シリコン層１０ｃ上のシリコン酸化膜と当該シリコン酸化膜上のシリコン窒化膜とからなる絶縁膜１６のうち回路部Ｄｃの形成部位に対応する部位において絶縁膜１６上に多層配線技術により形成された多層構造部１７の表面側に露出しているが、これら複数のパッド１９には、信号処理回路を通して上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものと、信号処理回路を通さずに上述のブリッジ回路Ｂｘ，Ｂｙ，Ｂｚと電気的に接続されるものがある。
【００３３】
第１のパッケージ用基板２は、厚み方向に貫通する複数の貫通孔２２が形成されており、厚み方向の両面と各貫通孔２２の内面とに跨って熱絶縁膜（シリコン酸化膜）からなる絶縁膜２３が形成され、貫通孔配線２４と貫通孔２２の内面との間に絶縁膜２３の一部が介在している。ここにおいて、第１のパッケージ用基板２の複数の貫通孔配線２４は当該第１のパッケージ用基板２の周方向に離間して形成されている。なお、貫通孔配線２４の材料としては、Ｃｕを採用しているが、Ｃｕに限らず、例えば、Ｎｉなどを採用してもよい。
【００３４】
また、第１のパッケージ用基板２は、一表面側（センサチップ１側の表面側）に、各貫通孔配線２４それぞれと電気的に接続された複数の電気接続用金属層２９が形成されている。ここで、第１のパッケージ用基板２は、電気接続用金属層２９がセンサチップ１のパッド１９と接合されて電気的に接続されるように配置してある。
【００３５】
ここにおいて、電気接続用金属層２９は、接合用のＡｕ膜と絶縁膜２３との間に密着性改善用のＴｉ膜を介在させてある。言い換えれば、電気接続用金属層２９は、絶縁膜２３上に形成されたＴｉ膜と当該Ｔｉ膜上に形成されたＡｕ膜との積層膜により構成されている。なお、本実施形態では、Ａｕ膜と絶縁膜２３との間に密着性改善用の密着層としてＴｉ膜を介在させてあるが、密着層の材料はＴｉに限らず、例えば、Ｃｒ、Ｎｂ、Ｚｒ、ＴｉＮ、ＴａＮなどでもよい。
【００３６】
また、第１のパッケージ用基板２は、他表面側（センサチップ１側とは反対側の表面側）に、各貫通孔配線２４それぞれと電気的に接続された複数の外部接続用電極２５が形成されている。ここで、各外部接続用電極２５は、厚み方向に積層されたＴｉ膜とＣｕ膜とＮｉ膜とＡｕ膜との積層膜により構成されており、最上層がＡｕ膜となっている。
【００３７】
ところで、本実施形態の加速度センサ装置におけるセンサチップ１と第１のパッケージ用基板２とは、センサチップ１のパッド１９と第１のパッケージ用基板２の電気接続用金属層２９とがＡｕバンプからなる接合部９を介して接合されて電気的に接続されている。
【００３８】
本実施形態では、接合部９となるＡｕバンプの突出高さによりセンサチップ１の可動部と第１のパッケージ用基板２との間の間隔を制御することができ、第１のパッケージ用基板２側への可動部の変位空間を確保することができる。
【００３９】
ここで、本実施形態では、第１のパッケージ用基板２が可動部の可動範囲を制限するストッパを兼ねているが、上述のようにセンサチップ１と第１のパッケージ用基板２との接合部９をＡｕバンプにより形成してあり、センサチップ１のパッド１９上に形成したＡｕバンプと第１のパッケージ用基板２の電気接続用金属層２９とが常温バンプ接合されており、接合時に圧力をかけてセンサチップ１の可動部と第１のパッケージ用基板２との距離を制御する場合、従来のフリップチップ実装技術のように１５０℃〜３００℃程度の温度範囲で接合する場合に比べて、上記距離の制御が容易になって上記距離の再現性を高めることができるとともに、センサチップ１の可動部に熱応力が発生するのを抑制できる。ここにおいて、常温バンプ接合にあたっては、センサチップ１のパッド１９上に形成したＡｕバンプおよび第１のパッケージ用基板２の電気接続用金属層２９それぞれにアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して表面を清浄化・活性化する活性化工程を行ってから、センサチップ１のパッド１９上のＡｕバンプと第１のパッケージ用基板２の電気接続用金属層２９とを位置合わせしセンサチップ１に対して常温下で荷重を印加することでセンサチップ１のパッド１９上のＡｕバンプと第１のパッケージ用基板２の電気接続用金属層２９とを常温接合している。
【００４０】
なお、センサチップ１のパッド１９上に形成したＡｕバンプと第１のパッケージ用基板２の電気接続用金属層２９との接合温度は常温に限らず、例えば、３０℃〜１００℃程度の温度範囲内で接合すれば、従来のフリップチップ実装技術に比べて上記距離の再現性を高めることができるとともに、センサチップ１の可動部に熱応力が発生するのを抑制できる。また、接合部９となるＡｕバンプをセンチチップ１のパッド１９上ではなく、第１のパッケージ用基板２における電気接続用金属層２９上に形成してから、センサチップ１を第１のパッケージ用基板２に実装するようにしてもよい。
【００４１】
第２のパッケージ用基板３は、第１のパッケージ用基板２との対向面に、センサチップ１を収納する収納凹所３２が形成されており、第１のパッケージ用基板２と第２のパッケージ用基板３との周部同士が全周に亘って接合されている。ここにおいて、本実施形態では、第１のパッケージ用基板２と第２のパッケージ用基板３とが、Ｓｉ−ＳｉＯ２の組み合わせの常温接合により常温（例えば、３０℃）下で直接接合されているが、Ｓｉ−Ｓｉの組み合わせやＳｉＯ２−ＳｉＯ２の組み合わせの常温接合により常温下で直接接合してもよいし、両者の周部の互いの表面側にＡｕ膜を有する封止用金属層を形成して、Ａｕ−Ａｕの組み合わせの常温接合により直接接合するようにしてもよい。また、Ａｕ膜の代わりに、Ａｌ膜やＣｕ膜を採用して、Ａｌ−Ａｌの組み合わせやＣｕ−Ｃｕの組み合わせの常温接合により直接接合するようにしてもよい。常温接合法では、接合前に互いの接合面へアルゴンのプラズマ若しくはイオンビーム若しくは原子ビームを真空中で照射して各接合面の清浄化・活性化を行ってから、接合面同士を接触させ、常温下で接合する。なお、本実施形態の加速度センサ装置の製造時には、第１のパッケージ用基板２と第２のパッケージ用基板３とはウェハレベルで接合している。要するに、本実施形態の加速度センサ装置の製造時には、第１のパッケージ用基板２を多数形成し個片化された多数のセンサチップ１を接合した第２のウェハと第２のパッケージ用基板３を多数形成した第３のウェハとをウェハレベルで接合してから、個々の加速度センサ装置に切断するダイシング工程を行う。
【００４２】
本実施形態では、第１のパッケージ用基板２と第２のパッケージ用基板３との接合方法として、常温接合法を採用しているので、センサチップ１の残留応力を少なくすることができる。ここで、本実施形態では、センサチップ１と各パッケージ用基板２，３が同じ半導体材料であるＳｉにより形成されているので、センサチップ１と各パッケージ用基板２，３との線膨張率差に起因した応力（センサチップ１における残留応力）が各ゲージ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４の抵抗値に与える影響を低減できるから、上記応力がブリッジ回路Ｂｘ，Ｂｙ，Ｂｚの出力信号に与える影響を低減でき、各パッケージ用基板２，３がセンサチップ１と異なる材料により形成されている場合、両パッケージ用基板２，３が異なる材料により形成されている場合に比べて、センサ特性のばらつきを低減することができる。なお、センサチップ１は、ＳＯＩウェハを加工して形成してあるが、ＳＯＩウェハに限らず、例えば、シリコンウェハを加工して形成してもよい。
【００４３】
第２のパッケージ用基板３の収納凹所３２は、リソグラフィ技術およびエッチング技術を利用して形成してある。ここで、本実施形態では、第２のパッケージ用基板３における収納凹所３２の内底面とセンサチップ１との間に、重り部１２の変位空間が形成されるように収納凹所３２の深さ寸法を設定してある。要するに、本実施形態の加速度センサ装置では、センサチップ１がＡｕバンプからなる接合部９を介して第１のパッケージ用基板２にフリップチップ実装されており、第１のパッケージ用基板２と、第１のパッケージ用基板２の上記一表面側においてセンサチップ１を囲む形で第１のパッケージ用基板２に接合された第２のパッケージ用基板３とでパッケージが構成されている。
【００４４】
なお、本実施形態の加速度センサ装置は、例えば、図１に示すように、実装基板（例えば、ガラスエポキシ樹脂基板など）に実装して用いるものであり、図示例では、加速度センサ装置と実装基板４０との接合部５０をＡｕバンプにより形成してあるので、接合部５０を半田により形成する場合に比べて各外部接続用電極２５の大きさを小さくすることが可能となる（例えば、半田により形成する場合には２００μｍ□以上の大きさに設定するのが望ましいが、Ａｕバンプにより形成する場合には１００μｍ□以下の大きさに設定することが可能となる）。
【００４５】
ところで、センサチップ１は、上述のように、周囲温度を検出し周囲温度に応じた電圧値を出力する温度検出部および当該温度検出部の出力に基づいてセンサ部Ｄｓの出力信号を補正する温度補償回路を含む回路部Ｄｃが形成されており、温度検出部を、回路部ＤｃのＣＭＯＳの寄生ダイオードにより構成してある（つまり、温度検出部は、ダイオードの順方向電圧の温度依存性を利用して温度を検出する）が、当該寄生ダイオードに限らず、例えば、多結晶シリコンダイオードにより構成してもよいし、サーミスタや白金測温抵抗体などの抵抗温度素子からなる温度センサにより構成してもよい。
【００４６】
以上説明した本実施形態の加速度センサ装置では、センサチップ１が第１のパッケージ用基板２と第２のパッケージ用基板３とで囲まれる気密空間内に収納され、センサ部Ｄｓの出力信号を信号処理する回路部Ｄｃが、センサチップに形成されているので、言い換えれば、センサ部Ｄｓと回路部Ｄｃとが同一チップ内に形成されているので、電気ノイズや温度などの外乱の影響を抑制でき高精度化が可能になる。また、本実施形態の加速度センサ装置では、センサ部Ｄｓが、可動部にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４が設けられてなる加速度センサ部であり、回路部Ｄｃが、周囲温度を検出する温度検出部および当該温度検出部の出力に基づいてセンサ部Ｄｓの出力信号を補正する温度補償回路を含んでいるので、温度の影響を抑制でき高精度化が可能になる。
【００４７】
また、本実施形態の加速度センサ装置では、センサチップ１が、上述のようにシリコン基板からなる支持基板１０ａ上の絶縁層１０ｂ上にシリコン層１０ｃを有するＳＯＩ基板を用いて形成され、シリコン層１０ｃ側を第１のパッケージ用基板２側として第１のパッケージ用基板２にフリップチップ実装され、且つ、シリコン層１０ｃ側にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および回路部Ｄｃが形成されており、センサ部Ｄｓと回路部Ｄｃとの間の配線長および回路部Ｄｃと貫通孔配線２４との間の配線長を短くすることができ、耐電気ノイズ性が向上する。また、本実施形態の加速度センサ装置のセンサチップ１では、ＳＯＩ基板のシリコン層１０ｃ側にピエゾ抵抗Ｒｘ１〜Ｒｘ４，Ｒｙ１〜Ｒｙ４，Ｒｚ１〜Ｒｚ４および回路部Ｄｃを形成してあるので、回路部Ｄｃのレイアウト設計が容易になるという利点もある。
【００４８】
（実施形態２）
本実施形態のセンサ装置は、実施形態１と略同じ構成の加速度センサ装置であって、図４に示すように、第１のパッケージ用基板２が、センサチップ１の重り部１３と各撓み部１３とで構成される可動部の可動範囲を制限するストッパを兼ねており、センサチップ１の回路部Ｄｃに対応する部位に回路部Ｄｃとの衝突を回避する衝突回避用凹所２７が形成されている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００４９】
本実施形態における第１のパッケージ用基板２は、上述の貫通孔配線２４が、衝突回避用凹所２７の形成された部位に形成されており、衝突回避用凹所２７の内底面に、電気接続用金属層２９が形成されている。したがって、本実施形態の加速度センサ装置では、衝突用回避用凹所２７の深さ寸法と、接合部９用のＡｕバンプの突出寸法とに基づいて、上記ｚ軸方向におけるセンサチップ１の上記可動部と第１のパッケージ用基板２との距離（上記可動部の許容変位量）が決まることとなる。
【００５０】
しかして、本実施形態の加速度センサ装置では、過度な加速度がかかってセンサチップ１に上記可動部が第１のパッケージ用基板２に衝突するように変位した際に、回路部Ｄｃが第１のパッケージ用基板２に衝突することを回避することができ、耐衝撃性が向上する。
【００５１】
なお、本実施形態の加速度センサ装置は、第１のパッケージ用基板２における衝突回避用凹所２７が、第２のパッケージ用基板３との接合部位よりも内側に形成されているが、図５に示すように、衝突回避用凹所２７を第２のパッケージ用基板３との接合部位まで連続して形成してもよい。
【００５２】
（実施形態３）
本実施形態のセンサ装置は、実施形態１と略同じ構成の加速度センサ装置であって、図６に示すように、センサチップ１における回路部Ｄｃが、シリコン層１０側に形成された第１回路部Ｄｃ１と、支持基板１０ａの裏面側に形成された第２回路部Ｄｃ２と、第１回路部・第２回路部間を電気的に接続する複数の貫通孔配線１８により構成されている点が相違する。なお、実施形態１と同様の構成要素には同一の符号を付して説明を省略する。
【００５３】
しかして、本実施形態の加速度センサ装置では、センサチップ１における回路部Ｄｃの一部が第１のパッケージ用基板２側とは反対の表面側（第２のパッケージ用基板３の収納凹所３２の内底面側）に形成されているので、センサチップ１の小型化を図れ、また、センチチップ１のサイズを変更することなく回路部Ｄｃの回路機能の拡張や追加が可能となり、回路部Ｄｃの多機能化を図れる。
【００５４】
なお、本実施形態の加速度センサ装置においても、実施形態２と同様、第１のパッケージ用基板２に衝突回避用凹所２７（図４，図５参照）を形成してもよい。
【００５５】
ところで、上述の各実施形態ではセンサ装置として、センサチップ１のセンサ部Ｄｓが加速度センサ部により構成された加速度センサ装置を例示したが、本発明の技術思想を適用するセンサ装置は加速度センサ装置のように可動部を備えたものに限らず、例えば、赤外線センサ装置でもよい。ここにおいて、本発明の技術思想を赤外線センサ装置に適用する場合には、例えば、センサチップ１のセンサ部Ｄｓを、赤外線を検出する赤外線検出部（例えば、サーミスタ型のセンシングエレメント、焦電型のセンシングエレメント、サーモパイル型のセンシングエレメント、抵抗ボロメータ型のセンシングエレメントなど）により構成し、回路部Ｄｃを、赤外線検出部の出力信号を増幅する増幅回路、増幅回路の後段のウインドウコンパレータなどが集積化された集積回路からなる信号処理回路により構成し、第１のパッケージ用基板と第２のパッケージ用基板とで構成されるパッケージの適宜部位に、赤外線検出部の受光面へ外部からの赤外線を集光するレンズ部を一体に形成すればよい。このような赤外線センサ装置では、赤外線検出部と増幅回路との間の配線長を短くすることができるとともに、両者を接続する配線から入るノイズを防止でき、しかも、回路部へ外部からの光が入射するのをパッケージによって防止することができるので、回路部でのキャリアの光励起によるノイズを防止することができ、高感度化を図れる。また、センサチップ１のセンサ部Ｄｓは、赤外線検出部が１つのセンシングエレメントにより構成されたものに限らず、複数のセンシングエレメントがアレイ状に配置されたアレイタイプのものでもよいし、種類の異なる複数のセンシングエレメントを備えた複合タイプのものでもよく、回路部Ｄｃの回路構成もセンサ部Ｄｓの構成に応じて適宜変更すればよい。
【図面の簡単な説明】
【００５６】
【図１】実施形態１の加速度センサ装置を実装基板に実装した状態の概略断面図である。
【図２】同上の加速度センサ装置におけるセンサチップの概略平面図である。
【図３】同上の加速度センサ装置におけるセンサ部の回路図である。
【図４】実施形態２の加速度センサ装置を実装基板に実装した状態の概略断面図である。
【図５】同上の他の構成例の加速度センサ装置を実装基板に実装した状態の概略断面図である。
【図６】実施形態３の加速度センサ装置を実装基板に実装した状態の概略断面図である。
【符号の説明】
【００５７】
１  センサチップ
２  第１のパッケージ用基板
３  第２のパッケージ用基板
１０ａ  支持基板
１０ｂ  絶縁層
１０ｃ  シリコン層
１１  フレーム部
１２  重り部
１３  撓み部
２４  貫通孔配線
２７  衝突回避用凹所
Ｄｓ  センシング部
Ｄｃ  回路部
Ｄｃ１  第１回路部
Ｄｃ２  第２回路部
Ｒｘ１〜Ｒｘ４  ピエゾ抵抗
Ｒｙ１〜Ｒｙ４  ピエゾ抵抗
Ｒｚ１〜Ｒｚ４  ピエゾ抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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