(57)【要約】【課題】  不良ブロック置き換えシーケンスに要する時間を短縮可能な不揮発性半導体記憶装置及びその不良ブロック置き換え方法を提供する。【解決手段】  不良ブロック自動置き換えシーケンス制御回路２００は、第１の不良ブロック記憶回路２０１、第２の不良ブロック記憶回路２０２、第１の論理回路２０３、第２の論理回路２０４、第３の論理回路２０５、加算回路２０６、比較回路２０７、アドレスカウンタ２０８、カウンタ制御回路２０９、及び制御回路２１０を有し、不良ブロック自動置き換えシーケンスにおいて、不良ブロックＦＢＬＫと冗長ブロックＲＢＬＫとの置き換え動作を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気的書き換え可能な複数のメモリセルから構成される独立して消去可能な最小単位であるブロックが複数配列され、複数の前記ブロックを有するバンクと、不良メモリセルを含む前記ブロックと置き換え可能な冗長ブロックと、管理データの記憶に供され、前記冗長ブロックによる置き換えができない特殊ブロックとを有するメモリセルアレイと、
各々の前記ブロックに対して設けられ、前記ブロック内部に不良メモリセルを含むか否かに応じて異なるデータを保持可能な第１の不良ブロック記憶回路と、
各々の前記特殊ブロックに対して設けられ、前記特殊ブロック内部に不良メモリセルを含むか否かに応じて異なるデータを保持可能な第２の不良ブロック記憶回路と、
各々の前記バンクに対して設けられ、前記第１の不良ブロック記憶回路に保持されたデータに基づき、前記バンク内部に不良メモリセルを含む前記ブロックが存在するか否かに応じて異なる信号を出力可能な第１の論理回路と、
前記第２の不良ブロック記憶回路に保持されたデータに基づき、前記メモリセルアレイ内部に、不良メモリセルを含む前記特殊ブロックが存在するか否かに応じて異なる信号を出力可能な第２の論理回路と、
前記第１の論理回路及び前記第２の論理回路の出力する信号に基づき、前記メモリセルアレイ内部に、不良メモリセルを含む前記ブロック或いは不良メモリセルを含む前記特殊ブロックが存在するか否かに応じて異なる信号を出力可能な第３の論理回路と、
前記冗長ブロックと置き換えられる前記ブロックのアドレスを書き込み可能なフューズ回路とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の不良ブロック記憶回路の出力する信号に基づき、各々の前記バンク内部における不良メモリセルを含む前記ブロックの個数に応じた信号を出力可能な加算回路と、
前記加算回路の出力する信号に基づき、各々の前記バンク内部における不良メモリセルを含む前記ブロックの個数が、当該ブロックと置き換え可能な前記冗長ブロックの個数よりも多いか否かに応じて異なる信号を出力可能な比較回路とを更に具備することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
各々の前記バンクを区別可能なバンクアドレス及び各々の前記ブロックを区別可能なブロックアドレスを順次発生させることが可能なアドレスカウンタと、
前記第１の論理回路の出力する信号に基づき前記アドレスカウンタ回路を制御し、不良メモリセルを含む前記ブロックが存在しない前記バンクについては、前記ブロックアドレスを遷移させることなく、前記バンクアドレスを強制的に遷移させるカウンタ制御回路とを更に具備することを特徴とする請求項１または請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記バンクは、独立して同時に書き込み及び読み出しの可能な最小単位であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記バンクは、複数の前記ブロック及び前記冗長ブロックを有し、不良メモリセルを含む前記ブロックは、当該ブロックを有する前記バンク内部の冗長ブロックと置き換えられることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１の不良ブロック記憶回路の保持するデータは、テスト工程において不良判定された前記メモリセルを前記ブロック内部に含むか否かにより定められ、前記第２の不良ブロック記憶回路の保持するデータは、テスト工程において不良判定された前記メモリセルを前記特殊ブロック内部に含むか否かにより定められることを特徴とする請求項１乃至請求項５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記特殊ブロックは、初期設定情報を記憶するブートブロックであることを特徴とする請求項１乃至請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
電気的書き換え可能な複数のメモリセルから構成される独立して消去可能な最小単位であるブロックが複数配列され、複数の前記ブロックを有するバンクと、不良メモリセルを含む前記ブロックと置き換え可能な冗長ブロックと、管理データの記憶に供され、前記冗長ブロックによる置き換えができない特殊ブロックとを具備する不揮発性半導体記憶装置の不良ブロック置き換え方法であって、
前記不揮発性半導体記憶装置内部に不良メモリセルを含む前記ブロック或いは前記特殊ブロックが存在するか否かを判別する第１の工程と、
前記第１の工程において、前記不揮発性半導体記憶装置内部に不良メモリセルを含む前記ブロック或いは前記特殊ブロックが存在すると判別された場合に、不良メモリセルを含む前記特殊ブロックが存在するか否かを判別する第２の工程と、
前記第２の工程において、不良メモリセルを含む前記特殊ブロックが存在しないと判別された場合に、前記バンク内部における各々の前記ブロックについて、不良メモリセルを内部に含むか否かを順次判別し、不良メモリセルを内部に含むと判別された前記ブロックを、前記冗長ブロックと置き換える第３の工程とを具備することを特徴とする不揮発性半導体記憶装置の不良ブロック置き換え方法。
【請求項９】
前記第２の工程において、不良メモリセルを含む前記特殊ブロックが存在しないと判別された場合に、各々の前記バンク内部における不良メモリセルを含む前記ブロックの個数が、当該ブロックと置き換え可能な前記冗長ブロックの個数よりも多いか否かを判別する工程を更に具備し、当該工程において、各々の前記バンク内部における不良メモリセルを含む前記ブロックの個数が、当該ブロックと置き換え可能な前記冗長ブロックの個数よりも多くないと判別された場合に、前記第３の工程が行われることを特徴とする請求項８に記載の不揮発性半導体記憶装置の不良ブロック置き換え方法。
【請求項１０】
前記第３の工程は、不良メモリセルを含む前記ブロックを有しない前記バンクにおいては、各々の前記ブロックについて、不良メモリセルを内部に含むか否かを順次判別しないことを特徴とする請求項８または請求項９に記載の不揮発性半導体記憶装置の不良ブロック置き換え方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその不良ブロック置き換え方法に関し、例えば、ＮＯＲ型フラッシュメモリ等に適用される。
【背景技術】
【０００２】
従来、例えば、ＮＯＲ型フラッシュメモリを搭載したメモリチップにおいて、上記メモリチップが正常に機能するか否かを判別する選別テストが行われている。微細化技術の進展によるメモリチップの記憶容量の増大に伴い、この選別テストに要する時間及びコストは増加の一途を辿っている。
【０００３】
そこで、近年、選別テストをメモリチップ自体に組み込まれたテスト回路にて行うＢＩＳＴ（Built In Self Test）方式によるテストが多く用いられている（例えば、特許文献１参照。）。
【０００４】
ＢＩＳＴ方式による選別テストにおいて、不良判定されたメモリセルを含むブロックは、テスト装置内部のフェイルメモリ或いはメモリチップ内部のラッチ回路に不良ブロックとして記憶される。この不良ブロックは、その後の不良ブロック置き換えシーケンスにおいて、冗長ブロックにより置き換えられる。
【特許文献１】特開２００４−１９２７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不良ブロック置き換えシーケンスに要する時間を短縮可能な不揮発性半導体記憶装置及びその不良ブロック置き換え方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様に係る不揮発性半導体記憶装置は、電気的書き換え可能な複数のメモリセルから構成される独立して消去可能な最小単位であるブロックが複数配列され、複数の前記ブロックを有するバンクと、不良メモリセルを含む前記ブロックと置き換え可能な冗長ブロックと、管理データの記憶に供され、前記冗長ブロックによる置き換えができない特殊ブロックとを有するメモリセルアレイと、各々の前記ブロックに対して設けられ、前記ブロック内部に不良メモリセルを含むか否かに応じて異なるデータを保持可能な第１の不良ブロック記憶回路と、各々の前記特殊ブロックに対して設けられ、前記特殊ブロック内部に不良メモリセルを含むか否かに応じて異なるデータを保持可能な第２の不良ブロック記憶回路と、各々の前記バンクに対して設けられ、前記第１の不良ブロック記憶回路に保持されたデータに基づき、前記バンク内部に不良メモリセルを含む前記ブロックが存在するか否かに応じて異なる信号を出力可能な第１の論理回路と、前記第２の不良ブロック記憶回路に保持されたデータに基づき、前記メモリセルアレイ内部に不良メモリセルを含む前記特殊ブロックが存在するか否かに応じて異なる信号を出力可能な第２の論理回路と、前記第１の論理回路及び前記第２の論理回路の出力する信号に基づき、前記メモリセルアレイ内部に不良メモリセルを含む前記ブロック或いは前記特殊ブロックが存在するか否かに応じて異なる信号を出力可能な第３の論理回路と、前記冗長ブロックと置き換えられる前記ブロックのアドレスを書き込み可能なフューズ回路とを具備することを特徴とする。
【０００７】
本発明の別態様に係る不揮発性半導体記憶装置の不良ブロック置き換え方法は、電気的書き換え可能な複数のメモリセルから構成される独立して消去可能な最小単位であるブロックが複数配列され、複数の前記ブロックを有するバンクと、不良メモリセルを含む前記ブロックと置き換え可能な冗長ブロックと、管理データの記憶に供され、前記冗長ブロックによる置き換えができない特殊ブロックとを具備する不揮発性半導体記憶装置の不良ブロック置き換え方法であって、前記不揮発性半導体記憶装置内部に不良メモリセルを含む前記ブロック或いは前記特殊ブロックが存在するか否かを判別する第１の工程と、前記第１の工程において、前記不揮発性半導体記憶装置内部に不良メモリセルを含む前記ブロック或いは前記特殊ブロックが存在すると判別された場合に、不良メモリセルを含む前記特殊ブロックが存在するか否かを判別する第２の工程と、前記第２の工程において、不良メモリセルを含む前記特殊ブロックが存在しないと判別された場合に、前記バンク内部における各々の前記ブロックについて、不良メモリセルを内部に含むか否かを順次判別し、不良メモリセルを内部に含むと判別された前記ブロックを、前記冗長ブロックと置き換える第３の工程とを具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、不良ブロック置き換えシーケンスに要する時間を短縮可能な不揮発性半導体記憶装置及びその不良ブロック置き換え方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
【００１０】
図１は、本実施形態に係る不揮発性半導体記憶装置、例えば、ＮＯＲ型フラッシュメモリ１００の構成を示すブロック図である。
【００１１】
ＮＯＲ型フラッシュメモリ１００は、コマンドレジスタ１０１、アドレスバッファ１０２、データ入出力バッファ（Ｉ／Ｏバッファ）１０３、カラムデコーダ１０４、データ入出力線制御回路１０５、メモリセルアレイ１０６、ビット線制御回路１０７、ワード線制御回路１０８、ロウデコーダ電源制御回路１０９、ロウデコーダ１１０、ウェル電位制御回路１１１、ソース線制御回路１１２、高電圧発生回路１１３、制御回路（コマンドデコーダ）１１４、ＢＩＳＴインタフェース１１５、ＢＩＳＴ回路１１６、フューズ回路１１７、及び不良ブロック自動置き換えシーケンス制御回路２００を有する。
【００１２】
コマンドレジスタ１０１は、外部ホストシステムからＮＯＲ型フラッシュメモリ１００に入力されたコマンドを一時的に保持し、制御回路１１４に転送する。
【００１３】
アドレスバッファ１０２は、外部ホストシステムからＮＯＲ型フラッシュメモリ１００に入力されたアドレスを一時的に保持し、カラムアドレスをカラムデコーダ１０４に、また、ロウアドレスをロウデコーダ１１０に転送する。
【００１４】
データ入出力バッファ（Ｉ／Ｏバッファ）１０３は、外部ホストシステムからＮＯＲ型フラッシュメモリ１００に入力されたデータを一時的に保持し、データ入出力線制御回路１０５を介してビット線制御回路１０７に転送する。また、ＮＯＲ型フラッシュメモリ１００から外部ホストシステムにデータを出力する際に、データ入出力線制御回路１０５を介して読み出したデータを一時的に保持する。
【００１５】
カラムデコーダ１０４は、アドレスバッファ１０２から転送されるカラムアドレスをデコードして、データ入出力線制御回路１０５に転送する。
【００１６】
データ入出力線制御回路１０５は、カラムデコーダ１０４から転送されるカラムアドレスに基づきデータ入出力線を制御し、データ入出力バッファ１０３から入力されたデータを制御回路１１４の指示による所定のタイミングでビット線制御回路１０７に転送し、また、ビット線制御回路１０７を介して読み出したデータを、データ入出力バッファ１０３に転送する。
【００１７】
メモリセルアレイ１０６は、図２に示すように、電気的に書き換え可能な複数のメモリセルＭＣから構成される独立して消去可能な最小単位としてのブロックＢＬＫを複数配列して構成される。図２は、本実施形態に係るＮＯＲ型フラッシュメモリ１００のメモリコア部の構成を示す模式図である。１個のブロックＢＬＫの記憶容量は、例えば１２８ｋＢであり、プログラム、ユーザデータ等の記憶領域として使用される。
【００１８】
また、メモリセルアレイ１０６は、後述するテスト工程において不良判定されたメモリセルＭＣ（不良メモリセル）を内部に含むブロックＢＬＫ（以下、不良ブロックＦＢＬＫと称する）の置き換えに使用される冗長ブロックＲＢＬＫを有する。冗長ブロックＲＢＬＫは、上述のブロックＢＬＫと同様の構造を有し、その記憶容量は、例えば１２８ｋＢとされる。
【００１９】
また、メモリセルアレイ１０６は、不良メモリセルを内部に含む場合であっても、冗長ブロックＲＢＬＫと置き換えて救済することができない、図示せぬ特殊ブロックＳＢＬＫを有する。特殊ブロックＳＢＬＫは、ＮＯＲ型フラッシュメモリ１００の管理データの記憶領域として使用され、例えば、初期設定情報を保持するブートブロック等である。特殊ブロックＳＢＬＫの記憶容量はブロックＢＬＫ、或いは冗長ブロックＲＢＬＫと異なっていても良く、記憶すべき情報量に応じて適宜定めれば良い。
【００２０】
また、メモリセルアレイ１０６は、バンクＢＡＮＫと呼ばれる単位に分割されている。ここでバンクＢＡＮＫとは、同時並列的に書き込み及び読み出しの可能な最小単位である。本実施形態において、メモリセルアレイ１０６は、８個のバンクＢＡＮＫ０乃至ＢＡＮＫ７を有する。
【００２１】
１個のバンクＢＡＮＫは、例えば、１６個のブロックＢＬＫ及び２個の冗長ブロックＲＢＬＫを配列することにより構成される。尚、図２において、バンクＢＡＮＫ０乃至ＢＡＮＫ３では冗長ブロックＲＢＬＫが右端に、バンクＢＡＮＫ４乃至ＢＡＮＫ７では冗長ブロックＲＢＬＫが左端に配置されているが、必ずしもこのような配列である必要はない。
【００２２】
本実施形態において、不良ブロックＦＢＬＫは、同一バンクＢＡＮＫ内部の冗長ブロックＲＢＬＫと置き換えられるものとする。即ち、各々のバンクＢＡＮＫ内部において、２個の不良ブロックＦＢＬＫまでは、冗長ブロックＲＢＬＫにより救済可能な構成とされている。
【００２３】
また、特殊ブロックＳＢＬＫは、何れかのバンクＢＡＮＫ（例えば、バンクＢＡＮＫ７）内部に付随して設けられていても良く、或いは、バンクＢＡＮＫ外部に独立して設けられていても良い。
【００２４】
図３（ａ）は、メモリセルアレイ１０６を構成するブロックＢＬＫ内部のレイアウトの一部を、また、図３（ｂ）はその等価回路を示している。
【００２５】
図３（ａ）及び図３（ｂ）に示すメモリセルＭＣは、Ｐ型シリコン半導体基板内に形成されたＮ型ウェル領域、更に、このＮ型ウェル領域内に形成されたＰ型ウェル領域上に、トンネル絶縁膜を介して配列されている。Ｐ型ウェル領域には、ｎ＋型領域からなるメモリセルＭＣのソース領域Ｓ、ドレイン領域Ｄが互いに離間して形成されている。
【００２６】
メモリセルＭＣは、浮遊ゲート電極及び制御ゲート電極からなる２層ゲート構造を有し、浮遊ゲート電極に注入された電子の多寡によるトランジスタの閾値電圧の変化に対応して、不揮発にデータを保持することが可能である。
【００２７】
図３（ａ）に示すように、隣り合う２個で１組をなすメモリセルＭＣがそれぞれのドレイン領域Ｄを共有し、また、隣り合う２組のメモリセルＭＣがそれぞれのソース領域Ｓを共有し、メモリセルＭＣの各列間は、トレンチ型の素子分離領域（ＳＴＩ領域）で分離されている。
【００２８】
同一行のメモリセルＭＣの制御ゲート電極は、行方向に延在され複数のワード線ＷＬを形成し、同一行のメモリセルＭＣの各ソース領域Ｓに共通に接続された金属配線は、行方向に延在され複数のローカルソース線ＬＳを形成している。
【００２９】
また、同一列のメモリセルＭＣのドレイン領域Ｄに共通にコンタクトするように、金属配線からなる複数のビット線ＢＬが列方向に形成され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のメインソース線ＭＳが、ビット線ＢＬ配列内に一定間隔をおいて配置されている。
【００３０】
上記構成を有するＮＯＲ型フラッシュメモリ１００は、メモリセルＭＣにデータを書き込むために浮遊ゲート電極に電子注入を行う際、ソース領域Ｓ、Ｐ型シリコン半導体基板、Ｎ型ウェル領域、及びＰ型ウェル領域には接地電位を与える。また、制御ゲート電極とドレイン領域Ｄには、注入される電子（チャネルホットエレクトロン）の発生効率が最大となるような電位をそれぞれワード線ＷＬとビット線ＢＬを介して与える。
【００３１】
図４に、メモリセルＭＣの閾値電圧に応じて保持可能なデータの一例を示す。メモリセルＭＣは、例えば、図４（ａ）に示すように、閾値電圧の順にデータ“１”、データ“０”の２値データの記憶を行っても良いし、また、図４（ｂ）に示すように、閾値電圧の順にデータ“１１”、データ“１０”、データ“０１”、データ“００”の４値データの記憶を行っても良い。尚、データの割付はこれに限るものではない。
【００３２】
ビット線制御回路１０７は、複数のセンスアンプを有するセンスアンプ回路及びデータラッチ回路を備える。メモリセルアレイ１０６の各ビット線ＢＬに接続されたセンスアンプは、ビット線ＢＬへデータをロードし、また、ビット線ＢＬの電位を検出してデータラッチ回路で保持する。また、ビット線制御回路１０７によって制御されるセンスアンプ回路によりメモリセルＭＣから読み出されたデータは、データ入出力バッファ１０３を介して外部ホストシステムへ出力される。
【００３３】
ワード線制御回路１０８は、制御回路１１４の発生する制御信号に基づき、消去動作のときにワード線WLに与える負電位を制御する。
【００３４】
ロウデコーダ電源制御回路１０９は、高電圧発生回路１１３の発生した高電圧をロウデコーダ１１０に転送する。
【００３５】
ロウデコーダ１１０は、アドレスバッファ１０２から転送されるロウアドレスに従い、メモリセルアレイ１０６内部のワード線ＷＬの選択駆動を行う。
【００３６】
ウェル電位制御回路１１１は、制御回路１１４の発生する制御信号に基づき、書き込み、読み出し、及び消去等の各種動作に応じて、Ｐ型シリコン半導体基板上に形成される各ウェル領域の電位を制御する。
【００３７】
ソース線制御回路１１２は、制御回路１１４の発生する制御信号に基づき、書き込み、読み出し、及び消去等の各種動作に応じて、ローカルソース線ＬＳ、メインソース線ＭＳに与える電位を制御する。
【００３８】
高電圧発生回路１１３は、制御回路１１４の発生する制御信号に基づき、書き込み、読み出し、及び消去等の各種動作に応じて必要とされる高電圧を発生し、ビット線制御回路１０７、ワード線制御回路１０８、及びロウデコーダ電源制御回路１０９等に転送する。
【００３９】
制御回路１１４は、コマンドレジスタ１０１から転送されたコマンドに基づき、上述したＮＯＲ型フラッシュメモリ１００内部の各種回路の動作を制御する。
【００４０】
ＢＩＳＴインタフェース１１５は、外部テスタにより送信されたテストコマンドをＢＩＳＴ回路１１６に転送する。
【００４１】
ＢＩＳＴ回路１１６は、テスト工程においてＢＩＳＴインタフェース１１５から転送されるテストコマンドに基づき、所定のシーケンスによってメモリセルＭＣの不良の有無を判別する。このＢＩＳＴシーケンスにおいて不良判定されたメモリセルＭＣを含むブロックＢＬＫは、後述する第１の不良ブロック記憶回路２０１に不良ブロックＦＢＬＫとして記憶保持される。また、ＢＩＳＴシーケンスにおいて不良判定されたメモリセルＭＣを含む特殊ブロックＳＢＬＫは、第２の不良ブロック記憶回路２０２に不良ブロックＦＢＬＫとして記憶保持される。
【００４２】
フューズ回路１１７は、後述する不良ブロック自動置き換えシーケンスに従い、メモリセルアレイ１０６内部の不良ブロックＦＢＬＫのアドレスを記憶する。データの書き込み及び読み出しに際して、図示略の比較回路がフューズ回路１１７を参照することで、不良ブロックＦＢＬＫと冗長ブロックＲＢＬＫとの置き換えが可能な構成とされている。また、ＢＩＳＴシーケンスに使用されるテスト情報、冗長ブロックＲＢＬＫの個数等を書き込んでも良い。
【００４３】
不良ブロック自動置き換えシーケンス制御回路２００は、第１の不良ブロック記憶回路２０１、第２の不良ブロック記憶回路２０２、第１の論理回路２０３、第２の論理回路２０４、第３の論理回路２０５、加算回路２０６、比較回路２０７、アドレスカウンタ２０８、カウンタ制御回路２０９、及び制御回路２１０を有し、後述する不良ブロック自動置き換えシーケンスにおいて、不良ブロックＦＢＬＫと冗長ブロックＳＢＬＫとの置き換え動作を制御する。
【００４４】
第１の不良ブロック記憶回路２０１は、例えば図５（ａ）に示すラッチ回路から構成され、各々のブロックＢＬＫに対して１個設けられている。上述したＢＩＳＴシーケンスにおいて不良判定されたメモリセルＭＣがブロックＢＬＫ内部に存在する場合、このメモリセルＭＣを含むブロックＢＬＫに対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_ｉ（ｉ：０≦ｉ≦（ｍ−１）、ｍ：バンクＢＡＮＫ内部のブロックＢＬＫの個数（本実施形態の場合、ｍ＝１６））”は、“Ａ_ｉ”＝“１”にセットされる。一方、不良判定されたメモリセルＭＣが存在しないブロックＢＬＫに対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータは、“Ａ_ｉ”＝“０”にセットされる。
【００４５】
第２の不良ブロック記憶回路２０２は、例えば図５（ｂ）に示すラッチ回路から構成され、各々の特殊ブロックＳＢＬＫに対して１個設けられている。上述したＢＩＳＴシーケンスにおいて不良判定された不良メモリセルＭＣが特殊ブロックＳＢＬＫ内部に存在する場合、このメモリセルＭＣを含む特殊ブロックＳＢＬＫに対する第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータ“Ａ_ｂｊ（ｉ：０≦ｊ≦（ｎ−１）、ｎ：メモリセルアレイ１０６内部の特殊ブロックの個数）”は、“Ａ_ｂｊ”＝“１”にセットされる。一方、不良判定されたメモリセルＭＣが存在しない特殊ブロックＳＢＬＫについては、第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータは、“Ａ_ｂｊ”＝“０”にセットされる。
【００４６】
第１の論理回路２０３は、例えば図６に示すオア回路で構成され、各々のバンクＢＡＮＫに対して１個設けられている。第１の論理回路２０３は、第１の不良ブロック記憶回路２０１のデータノードＮ１に保持されるデータ“Ａ_ｉ”をその入力信号とする。即ち、各々のバンクＢＡＮＫ内部において、１個でも不良ブロックＦＢＬＫが存在すれば（“Ａ_ｉ”が１個でも“１”ならば）、このバンクＢＡＮＫに対する第１の論理回路２０３の出力信号“Ａ_ｂａｎｋｋ（ｋ：０≦ｋ≦（ｐ−１）、ｐ：メモリセルアレイ１０６内部のバンクＢＡＮＫの個数（本実施形態の場合、ｐ＝８））”は、“Ａ_ｂａｎｋｋ”＝“１”となる。
【００４７】
一方、各々のバンクＢＡＮＫ内部において、不良ブロックＦＢＬＫが１個も存在しなければ（“Ａ_ｉ”が全て“０”ならば）、このバンクＢＡＮＫに対する第１の論理回路２０３の出力信号は、“Ａ_ｂａｎｋｋ”＝“０”となる。従って、第１の論理回路２０３の出力信号“Ａ_ｂａｎｋｋ”の論理レベルを検知することにより、各々のバンクＢＡＮＫ内部に不良ブロックＦＢＬＫが存在するか否かを判別することが可能となる。
【００４８】
第２の論理回路２０４は、例えば図７に示すオア回路で構成され、第２の不良ブロック記憶回路２０２のデータノードＮ３に保持されたデータ“Ａ_ｂｊ”をその入力信号とする。即ち、特殊ブロックＳＢＬＫ中に１個でも不良ブロックＦＢＬＫが存在すれば（“Ａ_ｂｊ”が１個でも“１”ならば）、第２の論理回路２０４の出力信号“Ａ_ｂ”は、“Ａ_ｂ”＝“１”となる。
【００４９】
一方、特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが１個も存在しなければ（“Ａ_ｂｊ”が全て“０”ならば）、第２の論理回路２０４の出力信号は、“Ａ_ｂ”＝“０”となる。従って、第２の論理回路２０４の出力信号“Ａ_ｂ”の論理レベルを検知することにより、特殊ブロックＲＢＬＫ中に不良ブロックＦＢＬＫが存在するか否かを判別することが可能となる。
【００５０】
第３の論理回路２０５は、例えば図８に示すオア回路で構成され、各々のバンクＢＡＮＫに対する第１の論理回路２０３の出力信号“Ａ_ｂａｎｋｋ”及び第２の論理回路２０４の出力信号“Ａ_ｂ”をその入力信号とする。即ち、各々のバンクＢＡＮＫ内部に不良ブロックＦＢＬＫが１個も存在せず、且つ、特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが１個も存在しなければ（“Ａ_ｂａｎｋｋ”が全て“０”、且つ、“Ａ_ｂ”が“０”ならば）、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”は、“ＥＲＲＯＲ”＝“０”となる。
【００５１】
一方、各々のバンクＢＡＮＫ内部に１個でも不良ブロックＦＢＬＫが存在すれば（“Ａ_ｂａｎｋｋ”が１個でも“１”ならば）、或いは、特殊ブロックＳＢＬＫ中に１個でも不良ブロックＦＢＬＫが存在すれば（“Ａ_ｂ”が“１”ならば）、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”は、“ＥＲＲＯＲ”＝“１”となる。従って、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”の論理レベルを検知することにより、メモリセルアレイ１０６全体として、内部に不良ブロックＦＢＬＫが存在するか否かを判別することが可能となる。
【００５２】
加算回路２０６は、各々のバンクＢＡＮＫ内部における不良ブロックＦＢＬＫの個数の和を出力する。即ち、図９に示すように、各々のバンクＢＡＮＫ内部のブロックＢＬＫに対する第１の不良ブロック記憶回路２０１の出力信号“Ａ_ｉ”を束ね、データ“１”の個数（不良ブロックＦＢＬＫの個数）をカウントし、不良ブロックＦＢＬＫの個数に応じた信号を出力する。図９は、加算回路２０６と比較回路２０７との関係を示すブロック図である。
【００５３】
比較回路２０７は、図９に示すように、加算回路２０６でカウントされた各々のバンクＢＡＮＫ内部の不良ブロックＦＢＬＫの個数と、置き換え可能な冗長ブロックＲＢＬＫの個数（本実施形態においては２個）とを比較し、不良ブロックＦＢＬＫの個数が、冗長ブロックＲＢＬＫの個数よりも多いか否かに応じて異なる信号を出力する。尚、加算回路２０６及び比較回路２０７は、バンクＢＡＮＫ毎に設けられていても良いし、複数個のバンクＢＡＮＫで共有して順次比較結果を出力する構成としても良い。
【００５４】
アドレスカウンタ２０８は、図１０に示すように、アドレスカウンタ回路ＢＡ０乃至ＢＡ６（以下、一般にアドレスカウンタ回路ＢＡと称する場合がある）の７つのアドレスカウンタ回路ＢＡから構成される。これらアドレスカウンタ回路ＢＡにより、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が指定され、任意のバンクＢＡＮＫ内部の任意のブロックＢＬＫを一意に選択することが可能となる。
【００５５】
アドレスカウンタ回路ＢＡ０は、クロックパルス“ＶＤＤ”を入力信号とし、ブロックアドレスＢＡ＜０＞及び桁上げ信号“ＢＣＡＲＹ０”を出力する。アドレスカウンタ回路ＢＡ１は、桁上げ信号“ＢＣＡＲＹ０”を入力信号とし、ブロックアドレスＢＡ＜１＞及び桁上げ信号“ＢＣＡＲＹ１”を出力する。アドレスカウンタ回路ＢＡ２は、桁上げ信号“ＢＣＡＲＹ１”を入力信号とし、ブロックアドレスＢＡ＜２＞及び桁上げ信号“ＢＣＡＲＹ２”を出力する。アドレスカウンタ回路ＢＡ３は、桁上げ信号“ＢＣＡＲＹ２”を入力信号とし、ブロックアドレスＢＡ＜３＞及び桁上げ信号“ＢＣＡＲＹ３”を出力する。
【００５６】
アドレスカウンタ回路ＢＡ４は、後述するカウンタ制御回路２０９の出力信号であるバンクアドレス制御信号“ＢＣ３”を入力信号とし、バンクアドレスＢＡ＜４＞及び桁上げ信号“ＢＣＡＲＹ４”を出力する。アドレスカウンタ回路ＢＡ５は、桁上げ信号“ＢＣＡＲＹ４”を入力信号とし、バンクアドレスＢＡ＜５＞及び桁上げ信号“ＢＣＡＲＹ５”を出力する。アドレスカウンタ回路ＢＡ６は、桁上げ信号“ＢＣＡＲＹ５”を入力信号とし、バンクアドレスＢＡ＜６＞及び桁上げ信号“ＢＣＡＲＹ６”を出力する。
【００５７】
図１１に、バンクＢＡＮＫ０及びバンクＢＡＮＫ１内部のブロックＢＬＫとブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞との対応を示す。バンクＢＡＮＫ２乃至バンクＢＡＮＫ７内部のブロックＢＬＫについても同様である。
【００５８】
また、図１１におけるバンク選択信号とは、アドレスカウンタ２０８が選択しているバンクについては“１”、それ以外のバンクＢＡＮＫについては“０”とされる信号であり、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞に基づいて生成される。例えば、バンクＢＡＮＫ０が選択されている場合、“Ａ_ＢＡＮＫ０”＝“１”、“Ａ_ＢＡＮＫ１”乃至“Ａ_ＢＡＮＫ７”＝“０”であり、バンクＢＡＮＫ１が選択されている場合、“Ａ_ＢＡＮＫ０”＝“０”、“Ａ_ＢＡＮＫ１”＝“１”、“Ａ_ＢＡＮＫ２”乃至“Ａ_ＢＡＮＫ７”＝“０”である。
【００５９】
カウンタ制御回路２０９は、図１０に示すように、アドレスカウンタ回路ＢＡ３とアドレスカウンタ回路ＢＡ４との間に直列に接続される。カウンタ制御回路２０９の内部構成を図１２に示す。
【００６０】
図１２に示すように、カウンタ制御回路２０９は、８個のインバータ回路ＩＮＶ０乃至ＩＮＶ７、８個のアンド回路ＡＮＤ０乃至ＡＮＤ７、及び４個のオア回路ＯＲ０乃至ＯＲ３から構成される。
【００６１】
インバータ回路ＩＮＶ０は、バンクＢＡＮＫ０に対する第１の論理回路２０３の出力信号“Ａ_ｂａｎｋ０”を入力信号とする。同様に、インバータ回路ＩＮＶ１乃至ＩＮＶ７は、それぞれバンクＢＡＮＫ１乃至バンクＢＡＮＫ７に対する第１の論理回路２０３の出力信号“Ａ_ｂａｎｋ１”乃至“Ａ_ｂａｎｋ７” を入力信号とする。
【００６２】
アンド回路ＡＮＤ０は、インバータ回路ＩＮＶ０の出力信号及びバンク選択信号“Ａ_ＢＡＮＫ０”を入力信号とする。同様に、アンド回路ＡＮＤ１乃至ＡＮＤ７は、それぞれインバータ回路ＩＮＶ１乃至ＩＮＶ７の出力信号及びバンク選択信号“Ａ_ＢＡＮＫ１”乃至“Ａ_ＢＡＮＫ７”を入力信号とする。
【００６３】
オア回路ＯＲ０は、アドレスカウンタ回路ＢＡ３の出力する桁上げ信号“ＢＣＡＲＹ３”、アンド回路ＡＮＤ０及びアンド回路ＡＮＤ１の出力信号を入力信号とする。また、オア回路ＯＲ１は、アンド回路ＡＮＤ２乃至ＡＮＤ４の出力信号を入力信号とする。同様に、オア回路ＯＲ２は、アンド回路ＡＮＤ５乃至ＡＮＤ７の出力信号を入力信号とする。
【００６４】
また、オア回路ＯＲ３は、オア回路ＯＲ０乃至ＯＲ２の出力信号を入力信号とし、バンクアドレス制御信号“ＢＣ３”を出力する。バンクアドレス制御信号“ＢＣ３”は、カウンタ制御回路２０９の出力信号であり、“ＢＣ３”＝“１”をアドレスカウンタ回路ＢＡ４に入力することで、桁上げ信号“ＢＣＡＲＹ３”＝“０”であっても、バンクアドレスＢＡ＜４＞を強制的に１インクリメントし、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を遷移させることが可能な構成とされている。
【００６５】
上記構成のアドレスカウンタ２０８及びカウンタ制御回路２０９によれば、クロックパルス“ＶＤＤ”の入力に基づき、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞及びバンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を、“０００００００”から順次インクリメントさせ、不良ブロックＦＢＬＫが存在しないバンクＢＡＮＫについては、１クロックの期間選択後（不良ブロックＦＢＬＫの存在しないバンクＢＡＮＫのバンク選択信号“Ａ_ＢＡＮＫｋ”が、１クロックの期間だけ“１”となった後）に、バンクアドレス制御信号“ＢＣ３”＝“１”となることにより、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を“００００”から遷移させることなく、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を遷移させることが可能である。
【００６６】
尚、上記回路構成は一例であり、第１の論理回路２０３の出力信号“Ａ_ｂａｎｋｋ”及びバンク選択信号“Ａ_ＢＡＮＫｋ”に基づき、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を強制的に遷移させることが可能な構成であれば良い。
【００６７】
制御回路２１０は、後述する不良ブロック自動置き換えシーケンスにおいて、上述した不良ブロック自動置き換えシーケンス制御回路２００内部の各種回路の動作を制御し、不良ブロックＦＢＬＫと冗長ブロックＲＢＬＫの置き換えを行う。
【００６８】
次に、上述の構成を有するＮＯＲ型フラッシュメモリ１００における不良ブロック置き換えシーケンスについて、図１３を参照して説明する。図１３は、本実施形態における不良ブロック自動置き換えシーケンスを示すフローチャートである。尚、ここでは具体的に、バンクＢＡＮＫ１内部のブロックＢＬＫ３、バンクＢＡＮＫ４内部のブロックＢＬＫ７及びブロックＢＬＫ１３が不良ブロックＦＢＬＫであり、且つ、特殊ブロックＳＢＬＫ中には不良ブロックＦＢＬＫが存在しないと仮定して説明する。
【００６９】
先ず、テスト工程におけるＢＩＳＴシーケンスにより、メモリセルアレイ１０６内部のメモリセルＭＣの不良の有無を判定する。このＢＩＳＴシーケンスにより不良判定されたメモリセルＭＣを含むブロックＢＬＫに対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータは、“Ａ_ｉ”＝“１”にセットされ、不良ブロックＦＢＬＫとして記憶保持される。
【００７０】
また、特殊ブロックＳＢＬＫについても、内部に不良判定されたメモリセルＭＣを含む場合は、第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータは、“Ａ_ｂｊ”＝“１”にセットされ、不良ブロックＦＢＬＫとして記憶保持される。
【００７１】
また、不良判定されたメモリセルを含まないブロックＢＬＫ及び特殊ブロックＳＢＬＫに対して、第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータは、“Ａ_ｉ”＝“０”にセットされ、第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータは、“Ａ_ｂｊ”＝“０”にセットされる。
【００７２】
本実施形態においては、バンクＢＡＮＫ１内部のブロックＢＬＫ３、バンクＢＡＮＫ４内部のブロックＢＬＫ７及びブロックＢＬＫ１３が不良ブロックＦＢＬＫであると仮定しているから、バンクＢＡＮＫ１内部のブロックＢＬＫ３に対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_３”は、“Ａ_３”＝“１”に、バンクＢＡＮＫ４内部のブロックＢＬＫ７に対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_７”は、“Ａ_７”＝“１”に、バンクＢＡＮＫ１内部のブロックＢＬＫ１３に対する第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_１３”は、“Ａ_１３”＝“１”にセットされる。
【００７３】
その他の第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータは、“Ａ_ｉ”＝“０”にセットされる。また、特殊ブロックＳＢＬＫ中には不良ブロックＦＢＬＫが存在しないため、第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータは、“Ａ_ｂｊ”＝“０”にセットされる（ステップＳ１０１）。
【００７４】
ＢＩＳＴシーケンスの結果に基づき、第１の不良ブロック記憶回路２０１及び第２の不良ブロック記憶回路２０２の保持データのセットが終了すると、制御回路２１０の制御の下に、不良ブロック自動置き換えシーケンスが自動的に開始される（ステップＳ１０２）。
【００７５】
不良ブロック自動置き換えシーケンス開始後、制御回路２１０は、ＮＯＲ型フラッシュメモリ１００内部（メモリセルアレイ１０６内部）に、不良ブロックＦＢＬＫが存在するか否かを、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”の論理レベルを検知することにより判別する。即ち、ＮＯＲ型フラッシュメモリ１００内部に不良ブロックＦＢＬＫが存在しない場合、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”は、“ＥＲＲＯＲ”＝“０”であるから、この場合、チップパスとして不良ブロック自動置き換えシーケンスを終了する。
【００７６】
本実施形態においては、バンクＢＡＮＫ１内部のブロックＢＬＫ３、バンクＢＡＮＫ４内部のブロックＢＬＫ７及びブロックＢＬＫ１３が不良ブロックＦＢＬＫであると仮定しているから、第１の論理回路２０３の出力信号“Ａ_ ｂａｎｋｋ”は、“Ａ_ｂａｎｋ０”＝“０”、“Ａ_ｂａｎｋ１”＝“１”、“Ａ_ｂａｎｋ２”＝“０”、“Ａ_ｂａｎｋ３”＝“０”、“Ａ_ｂａｎｋ４”＝“１”、“Ａ_ｂａｎｋ５”＝“０”、“Ａ_ｂａｎｋ６”＝“０”、“Ａ_ｂａｎｋ７”＝“０”である。また、特殊ブロックＳＢＬＫ中には不良ブロックＦＢＬＫが存在しないと仮定しているから、第２の論理回路２０４の出力信号は、“Ａ_ｂ”＝“０”である。よって、第３の論理回路２０５の出力信号“ＥＲＲＯＲ”は、“ＥＲＲＯＲ”＝“１”である（ステップＳ１０３）。
【００７７】
ＮＯＲ型フラッシュメモリ１００内部に不良ブロックが存在する（“ＥＲＲＯＲ”＝“１”）と判別された場合、特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが存在するか否かを、第２の論理回路２０４の出力信号“Ａ_ｂ”の論理レベルを検知することにより判別する。
【００７８】
制御回路２１０は、第２の論理回路２０４の出力信号が“Ａ_ｂ”＝“１”の場合、冗長ブロックＲＢＬＫにより置き換えのできない特殊ブロックＳＢＬＫが不良ブロックＦＢＬＫであるから、チップフェイル（救済不可能）として、不良ブロック自動置き換えシーケンスを終了する。
【００７９】
本実施形態においては、特殊ブロックＳＢＬＫ中には不良ブロックＦＢＬＫが存在しないと仮定しているから、上述したように、第２の論理回路の出力信号は、“Ａ_ｂ”＝“０”である（ステップＳ１０４）。
【００８０】
特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが存在しない（“Ａ_ｂ”＝”０”）場合、加算回路２０６により各々のバンクＢＡＮＫ内部の不良ブロックＦＢＬＫの個数をカウントし、比較回路２０７において、置き換え可能な冗長ブロックＲＢＬＫの個数と比較する。
【００８１】
制御回路２１０は、不良ブロックＦＢＬＫの個数が置き換え可能な冗長ブロックＲＢＬＫの個数より多い場合は、救済不可能であるから、チップフェイルとして不良ブロック自動置き換えシーケンスを終了する。
【００８２】
本実施形態においては、バンクＢＡＮＫ１内部の不良ブロックＦＢＬＫの個数が１個、バンクＢＡＮＫ４内部の不良ブロックＦＢＬＫの個数が２個であり、各々のバンクＢＡＮＫにおける置き換え可能な冗長ブロックＲＢＬＫの個数である２個以下であるから、不良ブロック自動置き換えシーケンスを継続する（ステップＳ１０５）。
【００８３】
不良ブロックＦＢＬＫの個数が、置き換え可能な冗長ブロックＲＢＬＫの数よりも多くない場合、アドレスカウンタ２０８により、バンクアドレスＢＡ＜０＞乃至ＢＡ＜３＞及びブロックアドレスＢＡ＜４＞乃至ＢＡ＜６＞を“００００００００”から順次インクリメントさせ、各々のバンクＢＡＮＫ内部のブロックＢＬＫが不良ブロックＦＢＬＫであるか否かを、第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータにより判別する。
【００８４】
この際、選択バンクＢＡＮＫが不良ブロックＦＢＬＫを内部に含まない（“Ａ_ｂａｎｋｋ”＝“０”）場合は、カウンタ制御回路２０９によりバンクアドレス制御信号“ＢＣ３”＝“１”となり、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を“００００”からインクリメントすることなく、次のバンクＢＡＮＫへとバンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を遷移させる。
【００８５】
本実施形態においては、バンクＢＡＮＫ０には不良ブロックＦＢＬＫが存在しないと仮定しているから、“Ａ_ｂａｎｋ０”＝“０”である。この状態で、アドレスカウンタ２０８がブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞及びバンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を“００００００００”としてバンクＢＡＮＫ０を選択し、バンク選択信号“Ａ_ＢＡＮＫ０”＝“１”となった場合、カウンタ制御回路２０９によりバンクアドレス制御信号“ＢＣ３”＝“１”となる。
【００８６】
これにより、バンクアドレスＢＡ＜４＞は強制的に１インクリメントされ、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞は“００００”から遷移することなく、バンクアドレス＜４＞乃至ＢＡ＜６＞が“００１”に遷移して、バンクＢＡＮＫ１が選択される（ステップＳ１０６）。
【００８７】
選択バンクＢＡＮＫが不良ブロックＦＢＬＫを内部に含む（“Ａ_ｂａｎｋｋ”＝“１”）場合は、バンクアドレス制御信号“ＢＣ３”は“ＢＣ３”＝“０”であるから、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を順次インクリメントすることにより、選択バンクＢＡＮＫ内部のブロックＢＬＫ０乃至ＢＬＫ１５について、不良ブロックＦＢＬＫであるか否かを、第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータを参照して順次判別する。
【００８８】
即ち、選択バンクＢＡＮＫにおいて、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を“００００”から順次インクリメントし、選択ブロックＢＬＫが第１の不良ブロック記憶回路２０１のデータノードＮ１に不良ブロックＦＢＬＫとして記憶保持されている（“Ａ_ｉ”＝“１”）場合は、フューズ回路１１７にこの不良ブロックＦＢＬＫのアドレスを書き込むことで、冗長ブロックＲＢＬＫとの置き換えを行う。
【００８９】
フューズ回路１１７に不良ブロックＦＢＬＫのアドレスを書き込んだ後、この不良ブロックＦＢＬＫが選択バンクＢＡＮＫ内部の最終ブロックＢＬＫ１５でない場合は、再びブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞をインクリメントして、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞が“１１１１”である最終ブロックＢＬＫ１５まで、不良ブロックＦＢＬＫであるか否かを順次判別する。
【００９０】
本実施形態においては、バンクＢＡＮＫ１内部に不良ブロックＦＢＬＫが存在するから、“Ａ_ｂａｎｋ１”＝“１”である。よって、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が“００１”に遷移してバンクＢＡＮＫ１が選択され、バンク選択信号“Ａ_ＢＡＮＫ１”＝“１”となった場合、バンクアドレス制御信号“ＢＣ３”＝“０”となる。従って、バンクＢＡＮＫ１内部のブロックＢＬＫ０乃至ＢＬＫ１５について、不良ブロックＦＢＬＫであるか否かを、第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_ｉ”を参照して順次判別する。
【００９１】
ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞が“００１１”となり、ブロックＢＬＫ３が選択されると、ブロックＢＬＫ３は不良ブロックＦＢＬＫとして第１の不良ブロック記憶回路２０１のデータノードＮ１に記憶保持されている（“Ａ_３”＝“１”）から、制御回路２１０は、このアドレスをフューズ回路１１７に書き込む。書き込み後は、再びブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞をインクリメントし、バンクＢＡＮＫ１内部の最終ブロックＢＬＫ１５まで順次判別を行う（ステップＳ１０７）。
【００９２】
選択バンクＢＡＮＫが不良ＢＬＫを含む場合に、バンクＢＡＮＫ内部の最終ブロックＢＬＫ１５まで不良ブロックＦＢＬＫであるか否かの判別が終了したら、或いは、選択バンクＢＡＮＫが不良ＢＬＫを含まないと判別されたら、このバンクＢＡＮＫが、バンクアドレス＜４＞乃至ＢＡ＜６＞が“１１１”である最終バンクＢＡＮＫ７であるか否かを判別する。最終バンクＢＡＮＫ７でなければ、アドレスカウンタ２０８によりバンクアドレス＜４＞乃至ＢＡ＜６＞がインクリメントされる。
【００９３】
本実施形態においては、バンクＢＡＮＫ１内部の最終ブロックＢＬＫ１５（ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞が“１１１１”）まで、不良ブロックＦＢＬＫであるか否かの判別が終了すると、桁上げ信号“ＢＣＡＲＹ３”＝“１”となり、カウンタ制御回路２０９によりバンクアドレス制御信号“ＢＣ３”＝“１”とされることにより、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が遷移し、バンクＢＡＮＫ２が選択される。
【００９４】
バンクＢＡＮＫ２が選択されると、バンク選択信号“Ａ_ＢＡＮＫ２”＝“１”となる。バンクＢＡＮＫ２内部には不良ブロックＦＢＬＫが存在せず、“Ａ_ｂａｎｋ２”＝“０”であるため、バンクアドレス制御信号“ＢＣ３”＝“１”となり、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が遷移し、バンクＢＡＮＫ３が選択される。
【００９５】
バンクＢＡＮＫ３が選択されると、バンク選択信号“Ａ_ＢＡＮＫ３”＝“１”となる。バンクＢＡＮＫ３内部には不良ブロックＦＢＬＫが存在せず、“Ａ_ｂａｎｋ３”＝“０”であるため、バンクアドレス制御信号“ＢＣ３”＝“１”となり、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が遷移し、バンクＢＡＮＫ４が選択される。
【００９６】
バンクＢＡＮＫ４内部には不良ブロックＦＢＬＫが存在するから、“Ａ_ｂａｎｋ４”＝“１”である。よって、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が“１００”に遷移してバンクＢＡＮＫ４が選択され、バンク選択信号“Ａ_ＢＡＮＫ４”＝“１”となった場合、バンクアドレス制御信号“ＢＣ３”＝“０”となる。従って、バンクＢＡＮＫ４内部のブロックＢＬＫ０乃至ＢＬＫ１５について、不良ブロックＦＢＬＫであるか否かを、第１の不良ブロック記憶回路２０１のデータノードＮ１の保持するデータ“Ａ_ｉ”を参照して順次判別する。
【００９７】
ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞が“０１１１”となり、ブロックＢＬＫ７が選択されると、ブロックＢＬＫ７は不良ブロックＦＢＬＫとして第１の不良ブロック記憶回路２０１のデータノードＮ１に記憶保持されている（“Ａ_７”＝“１”）から、制御回路２１０は、このアドレスをフューズ回路１１７に書き込む。書き込み後は、再びブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞をインクリメントする。
【００９８】
ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞が“１１０１”となり、ブロックＢＬＫ１３が選択されると、ブロックＢＬＫ１３は不良ブロックＦＢＬＫとして第１の不良ブロック記憶回路２０１のデータノードＮ１に記憶保持されている（“Ａ_１３”＝“１”）から、制御回路２１０は、このアドレスをフューズ回路１１７に書き込む。書き込み後は、再びブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞をインクリメントし、バンクＢＡＮＫ４内部の最終ブロックＢＬＫ１５まで順次判別を行う。
【００９９】
バンクＢＡＮＫ４内部の最終ブロックＢＬＫ１５まで、不良ブロックＦＢＬＫであるか否かの判別が終了すると、桁上げ信号“ＢＣＡＲＹ３”＝“１”となり、カウンタ制御回路２０９によりバンクアドレス制御信号“ＢＣ３”＝“１”とされることにより、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が遷移し、バンクＢＡＮＫ５が選択される。
【０１００】
バンクＢＡＮＫ５及びバンクＢＡＮＫ６については、不良ブロックＦＢＬＫが存在しない（“Ａ_ｂａｎｋ５”＝“０”、“Ａ_ｂａｎｋ６”＝“０”）ので、バンクＢＡＮＫ内部のブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を遷移させる事なく、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞を遷移することにより、バンクＢＡＮＫ７が選択される。
【０１０１】
バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が“１１１”に遷移してバンクＢＡＮＫ７が選択されると、バンクＢＡＮＫ７については、不良ブロックＦＢＬＫが存在しない（“Ａ_ｂａｎｋ７”＝“０”）ので、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を遷移させる事はない。また、バンクＢＡＮＫ７は最終バンクであるので、バンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞についても遷移させることはない（ステップＳ１０８）。
【０１０２】
最終バンクＢＡＮＫ７について、不良ブロックＦＢＬＫが存在し（“Ａ_ｂａｎｋ７”＝“１”）、この不良ブロックＦＢＬＫの置き換えが終了し、最終的にブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞及びバンクアドレスＢＡ＜４＞乃至ＢＡ＜６＞が“１１１１１１１”に達した場合、或いは、最終バンクＢＡＮＫ７について、不良ブロックＦＢＬＫが存在せず（“Ａ_ｂａｎｋ７”＝“０”）、このバンク内部のブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を遷移させる必要の無い場合、制御回路２１０は、チップパスとして、不良ブロック自動置き換えシーケンスを終了する（ステップＳ１０９）。
【０１０３】
以上のように、本実施形態に係るＮＯＲ型フラッシュメモリ１００は、装置内部に簡単な回路を付加することにより、従来と比較して、不良ブロック自動置き換えシーケンスに要する時間を短縮できる。比較例として、図１４に従来の不良ブロック自動置き換えシーケンスを示す。図１４は、比較例における不良ブロック置き換えシーケンスを示すフローチャートである。
【０１０４】
比較例の不良ブロック置き換えシーケンスにおいては、図１４に示すように、先ず、ＮＯＲ型フラッシュメモリ内部の先頭ブロックＢＬＫ０から最終ブロックＢＬＫlastまでアドレスをインクリメントさせて、都度、不良ブロックＦＢＬＫであるか否か、及び置き換え可能な冗長ブロックＲＢＬＫに余りがあるか否かを判別する。
【０１０５】
選択ブロックＢＬＫが不良ブロックＦＢＬＫであり、且つ、冗長ブロックＲＢＬＫに余りがあれば、不良ブロックＦＢＬＫのアドレスをフューズ回路に書き込み、冗長ブロックＲＢＬＫと置き換える。一方、選択ブロックＢＬＫが不良ブロックＦＢＬＫであり、且つ、冗長ブロックＲＢＬＫに余りが無ければ、その段階でチップフェイルとする。
【０１０６】
次に、ＮＯＲ型フラッシュメモリ内部の特殊ブロックＳＢＬＫについてアドレスをインクリメントさせて、都度、不良ブロックＦＢＬＫであるか否かを判別する。特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが存在すれば、その段階でチップフェイルとする。
【０１０７】
即ち、最終的にチップパスとなる場合、仮に不良ブロックＦＢＬＫが１個も存在しない場合であっても、全てのブロックＢＬＫ及び全ての特殊ブロックＳＢＬＫについてアドレスをインクリメントし、その都度、不良ブロックＦＢＬＫであるか否かの判別を行う必要がある。
【０１０８】
上述した比較例に対し、本実施形態によれば、下記（１）乃至（４）の効果が得られる。
【０１０９】
（１）：第１の不良ブロック記憶回路２０１、第２の不良ブロック記憶回路２０２、第１の論理回路２０３、第２の論理回路２０４、及び第３の論理回路２０５を設けることにより、ＮＯＲ型フラッシュメモリ１００内部に不良ブロックＦＢＬＫが存在しない場合には、個々のブロックＢＬＫの不良の有無の判別を省略することができ、これにより、不良ブロック自動置き換えシーケンスに要する時間を短縮できる。
【０１１０】
（２）：特殊ブロックＳＢＬＫ中に不良ブロックＦＢＬＫが存在する場合には、個々のブロックＢＬＫの不良の有無の判別を省略することができ、これにより、不良ブロック自動置き換えシーケンスに要する時間を短縮できる。
【０１１１】
（３）：（１）の構成に加え、更に加算回路２０６及び比較回路２０７を設けることにより、不良ブロックＦＢＬＫの個数が、置き換え可能な冗長ブロックの個数よりも多い場合に、個々のブロックＢＬＫの不良の有無の判別を省略することができ、これにより、不良ブロック自動置き換えシーケンスに要する時間を短縮できる。
【０１１２】
（４）：（３）の構成に加え、更にアドレスカウンタ２０８及びカウンタ制御回路２０９を設けることにより、不良ブロックＦＢＬＫの存在しないバンクＢＡＮＫについて、個々のブロックＢＬＫの不良の有無の判別を省略し、不良ブロックＦＢＬＫが存在するバンクＢＡＮＫについてのみ、ブロックアドレスＢＡ＜０＞乃至ＢＡ＜３＞を遷移させて検査を行うことができ、不良ブロック自動置き換えシーケンスに要する時間を短縮できる。
【０１１３】
また、本実施形態においては、メモリセルアレイ１０６内部に８個のバンクＢＡＮＫを有するとして説明したが、これに限らず、例えば、１６個のバンクＢＡＮＫを有していても良い。また、各々のバンクＢＡＮＫは、必ずしも均等な記憶容量に分割されている必要は無い。
【０１１４】
また、本実施形態においては、１個のブロックＢＬＫが１２８ｋＢの記憶容量を有するとして説明したが、これに限らず、１個のブロックＢＬＫが例えば６４ｋＢ、或いは２５６ｋＢの記憶容量を有していても良い。
【０１１５】
また、本実施形態においては、ＮＯＲ型フラッシュメモリ１００が内部にＢＩＳＴ回路１１６を有し、ＢＩＳＴシーケンスに基づきメモリセルＭＣの不良の有無を判定する場合について説明したが、ＢＩＳＴ回路１１６を設ける事無く、外部テスタから入力されるテストパターンに基づきメモリセルＭＣの不良の有無を判定し、この結果により第１の不良ブロック記憶回路２０１のデータノードＮ１及び第２の不良ブロック記憶回路２０２のデータノードＮ３の保持するデータをセットしても良い。
【０１１６】
また、本実施形態においては、メモリセルＭＣが浮遊ゲート電極に注入された電子の多寡により不揮発にデータを保持する場合について説明したが、これに限らず、電荷蓄積層としての窒化膜中にトラップされた電子の多寡によるトランジスタの閾値電圧の変化を利用してデータを記憶しても良い。
【０１１７】
また、本実施形態においては、第１の不良ブロック記憶回路２０１及び第２の不良ブロック記憶回路２０２として、図４（ａ）及び図４（ｂ）に示すラッチ回路を使用する場合について説明したが、これに限らず、各種ラッチ回路、或いは他の記憶回路を使用しても良い。
【０１１８】
また、本実施形態においては、各々のバンクＢＡＮＫ内部に冗長ブロックＲＢＬＫを有する場合について説明したが、これに限らず、バンクＢＡＮＫ内部とは別領域に独立して冗長ブロックＲＢＬＫを設けても良い。また、バンクＢＡＮＫを構成するブロックＢＬＫの一部を特殊ブロックＳＢＬＫとして使用してもよい。また、バンクＢＡＮＫ内部に、通常使用されないブロックＢＬＫが存在していても良い。
【０１１９】
また、本実施形態においては、ワード線ＷＬ方向にバンクＢＡＮＫを構成した場合について説明したが、ビット線ＢＬ方向にバンクを構成しても良い。
【０１２０】
また、本実施形態においては、不揮発性半導体記憶装置として、ＮＯＲ型フラッシュメモリについて説明したが、これに限らず、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリ、或いは、ＰＲＡＭ（Phase-change Random Access Memory）、ＦｅＲＡＭ（Ferro electric Random Access Memory）、ＭＲＡＭ(Magnetic random Access Memory)、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリに対して適用しても良い。
【０１２１】
以上、本実施形態を用いて本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々変形することが可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施形態に係るＮＯＲ型フラッシュメモリの構成を示すブロック図。
【図２】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるメモリコア部の構成を示す模式図。
【図３】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるブロックのレイアウトの一部及びその等価回路。
【図４】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるメモリセルの保持可能なデータの一例を示す模式図。
【図５】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける第１の不良ブロック記憶回路または第２の不良ブロック記憶回路を示す回路図。
【図６】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける第１の論理回路を示す回路図。
【図７】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける第２の論理回路を示す回路図。
【図８】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける第３の論理回路を示す回路図。
【図９】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける加算回路及び比較回路を示す回路図。
【図１０】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるアドレスカウンタの構成を示すブロック図。
【図１１】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるアドレスカウンタが生成するブロックアドレス及びバンクアドレスを示す対応表。
【図１２】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおけるカウンタ制御回路を示す回路図。
【図１３】本発明の実施形態に係るＮＯＲ型フラッシュメモリにおける不良ブロック自動置き換えシーケンスを示すフローチャート。
【図１４】比較例に係るＮＯＲ型フラッシュメモリにおける不良ブロック自動置き換えシーケンスを示すフローチャート。
【符号の説明】
【０１２３】
１００  ＮＯＲ型フラッシュメモリ
１０１  コマンドレジスタ
１０２  アドレスバッファ
１０３  データ入出力バッファ
１０４  カラムデコーダ
１０５  データ入出力線制御回路
１０６  メモリセルアレイ
１０７  ビット線制御回路
１０８  ワード線制御回路
１０９  ロウデコーダ電源制御回路
１１０  ロウデコーダ
１１１  ウェル電位制御回路
１１２  ソース線制御回路
１１３  高電圧発生回路
１１４  制御回路
１１５  ＢＩＳＴインタフェース
１１６  ＢＩＳＴ回路
１１７  フューズ回路
２００  不良ブロック自動置き換えシーケンス制御回路
２０１  第１の不良ブロック記憶回路
２０２  第２の不良ブロック記憶回路
２０３  第１の論理回路
２０４  第２の論理回路
２０５  第３の論理回路
２０６  加算回路
２０７  比較回路
２０８  カウンタ制御回路
２０９  アドレスカウンタ
２１０  制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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