(57)【要約】【課題】ＣＬ６（ＣＡＳレイテンシ６）時における制御方式をＣＬ５（ＣＡＳレイテンシ５）と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、回路規模を大きくせずに、ｔＡＡの高速化を図る。【解決手段】図３の従来技術の場合のＣＬ６のタイミングチャートと、図４の本発明の場 合のＣＬ６のタイミングチャートに示すように、本発明の場合（図４）は、ＣＬ６選択時に位相を前に進めた（生成タイミングを早めた）リード出力用クロック 信号ＬＣＬＫＯＥ２を用いると共に、位相を前に進めたカラムストローブ信号ＹＳＴ２信号、およびデータアンプ活性化信号ＤＲＡＥＴ２を使用する。【選択図】図４
2008299935.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイに記憶されたメモリセルのデータをデータアンプにより読み出し、 ラッチ回路に保持すると共に、該データをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送する半導体記憶装置であって、入力されたリードコマンド に対し、ＣＡＳレイテンシ５（ＣＬ５）の選択時には、制御クロック信号ＣＬＫの５クロックサイクルでデータを読み出すと共に、ＣＡＳレイテンシ６ （ＣＬ６）の選択時には、前記リードコマンドの入力から１クロックサイクル遅れて生成されるカラム選択信号ＭＤＣＡＹＳＴをさらに１クロックサイクル遅延 させることにより、６クロックサイクルでデータを読み出す半導体記憶装置において、
ＣＬ５の選択時に、前記制御クロック信号ＣＬＫを所定時間遅延させて同期を取った第 １のリード出力用クロック信号ＬＣＬＫＯＥを生成すると共に、ＣＬ６の選択時に、前記第１のリード出力用クロック信号ＬＣＬＫＯＥのタイミングを所定時間 だけ早めた第２のリード出力用クロック信号ＬＣＬＫＯＥ２を生成するリード出力用クロック信号制御手段と、
ＣＬ５の選択時に、前記カラム選択信号ＭＤＣＡＹＳＴを基に第１のカラムストローブ 信号ＹＳＴを生成すると共に、ＣＬ６の選択時に、前記第１のＹＳＴ信号の生成タイミングを所定時間だけ早めた第２のカラムストローブ信号ＹＳＴ２を出力するＹＳＴ信号制御手段と、
ＣＬ５の選択時に、前記カラム選択信号ＭＤＣＡＹＳＴを基に第１のデータアンプ活性 化信号ＤＲＡＥＴを生成すると共に、ＣＬ６の選択時に、前記第１のＤＲＡＴＥ信号の生成タイミングを所定時間だけ早めた第２のデータアンプ活性化信号 ＤＲＡＥＴ２を出力するＤＲＡＥＴ信号制御手段と、
前記リード出力用クロック信号ＬＣＬＫＯＥまたはＬＣＬＫＯＥ２を基に前記データア ンプの出力をラッチ回路に保持する信号ＤＲ＊Ｔを生成するＤＲ＊Ｔ信号制御手段と、
前記リード出力用クロック信号ＬＣＬＫＯＥまたはＬＣＬＫＯＥ２を基に、前記ラッチ 回路に保持されたデータを前サイクルと後サイクルに分けてデータバスＲＷＳＢに転送する信号を生成するデータ出力信号選択手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記ＹＳＴ信号制御手段は、
前記カラム選択信号ＭＤＣＡＹＳＴを基に、前記ＹＳＴ信号を生成する第１の遅延回路 （Ｄｅｌａｙ回路１）と、
前記ＹＳＴ信号をラッチするコマンドラッチ回路と、
前記コマンドラッチ回路にラッチされたＹＳＴ信号を入力とし、また前記ＣＬ６の選択 信号を入力とし、前記ＣＬ５の選択時には前記ＹＳＴ信号を第２の遅延回路（Ｄｅｌａｙ回路２）を介して第１のＹＳＴ信号として出力すると共に、ＣＬ６の選 択時には前記ＹＳＴ信号を前記第２の遅延回路（Ｄｅｌａｙ回路２）を介すことなくそのまま第２のＹＳＴ２信号として出力する第１のセレクタ回路と、
を備えることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ＤＲＡＥＴ信号制御手段は、
前記カラム選択信号ＭＤＣＡＹＳＴを基に、前記ＤＲＡＥＴ信号を生成する第３の遅延 回路（Ｄｅｌａｙ回路３）と、
前記ＤＲＡＥＴ信号をラッチするＤＲＡＥＴラッチ回路と、
前記ＤＲＡＥＴラッチ回路にラッチされたＤＲＡＥＴ信号を入力とし、また前記ＣＬ６ の選択信号を入力とし、前記ＣＬ５の選択時には前記ＤＲＡＥＴを第４の遅延回路（Ｄｅｌａｙ回路４）を介して第１のＤＲＡＥＴ信号として出力すると共に、 ＣＬ６の選択時には前記ＤＲＡＥＴ信号を前記第４の遅延回路（Ｄｅｌａｙ回路４）を介すことなくそのまま第２のＤＲＡＥＴ２信号として出力する第２のセレ クタ回路と、
を備えることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記リード出力用クロック信号制御手段は、
前記制御クロック信号ＣＬＫと前記リード出力用クロック信号ＬＣＬＫＯＥとの同期を 取りタイミングを合わせるためのＤＬＬ（Digital Locked Loop）回路と、
前記ＤＬＬ回路の出力信号を入力とし、また前記ＣＬ６の選択信号を入力とし、前記 ＣＬ６の選択時には前記ＤＬＬの出力信号を第５の遅延回路（Ｄｅｌａｙ回路５）に向けて出力すると共に、前記ＣＬ５の選択時にはＤＬＬ回路の出力信号をそのまま出力する第３セレクタ回路と、
前記第３のセレクタ回路または前記第５の遅延回路（Ｄｅｌａｙ回路５）から出力されるＤＬＬ出力信号を入力とし、前記制御クロック信号ＣＬＫとの位相比較を行うと共に、位相比較の結果の信号を前記ＤＬＬ回路の制御信号として出力する位相 比較回路と、
を備えることを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＬ６（ＣＡＳレイテンシ６）時における制御方式をＣＬ５（ＣＡＳレイテ ンシ５）と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、ＣＬ６時の「ＣＬ５+１クロックサイクル」の構成を用いた際に、ｔＡＡ（アクセスタイム）の高速化を図ることができる、半導 体記憶装置に関する。
【背景技術】
【０００２】
従来、ＤＲＡＭ回路内のカラム（Ｃｏｌｕｍｎ）系制御回路において、制御クロックの 高速化に伴い、ＣＬ（ＣＡＳレイテンシ）制御数が増え、ＣＬ制御回路規模が大きくなるため、最近では、回路規模を増大させずに済む方法として、ＣＬ６時のＣＬ回路制御方式を「ＣＬ５＋１クロックサイクル」としていた。但し、このＣＬ回路構成においては、ＭＤＣＡＹＳＴ信号（カラム選択信号）が単純に1クロックサイクル遅延する為、内部的なｔＲＣＤ（ＡＣＴコマンドからＹＳ起動までの時間）は緩和される方向になるが、カラム（Ｃｏｌｕｍｎ）動作仕様におけるｔＡＡ（アクセスタイム）が単純に１サイクル分悪化する。
【０００３】
図２は、従来のＣｏｌｕｍｎ系（ＡＬ０／ＣＬ５)の動作を示すタイミングチャートであり、図３は、従来のＣｏｌｕｍｎ系（ＡＬ０／ＣＬ６)の動作を示すタイミングチャートであり、 メモリセルアレイから４ビット単位でデータＤ０，Ｄ１，Ｄ２，Ｄ３を読み出す際のタイミングチャートである。なお、（ＡＬ０／ＣＬ５)は（ＡＤＤＩＴＩＶＥレイテン シ：０クロックサイクル／ＣＡＳレイテンシ：５クロックサイクル）を意味している。なお、従来技術の半導体記憶装置のハードウェア構成については、図１に示す本発明の半導体記憶装置の構成と基本的に共通である（但し、主制御部の構成と、動作が一部異なる）。
【０００４】
図２、および図３に示すタイミングチャートにおいて、ＣＬＫは制御クロック信号であ り、ＬＣＬＫＯＥは制御クロック信号ＣＬＫを基にＤＬＬ(Digital Locked Loop)等により生成されるリード出力用の内部制御クロック信号である。ＭＤＣＡＹＳＴはカラム選択信号であり、制御クロック信号ＣＬＫを基に生成される信号であり、ＹＳＴは、信号ＭＤＣＡＹＳＴを基に生成されるカラムストローブ信号である。
【０００５】
ＭＩＯは、メインＩ／Ｏ線（ＭＩＯ）上の信号を示している。ＤＲＡＥＴ、ＤＦ＊Ｔ、ＦＲＤ０１、ＦＲＤ２３は、主制御部（ＭＣｏｎｔ）により生成されるデータ読み込みのための制御信号である。ＤＲＡＥＴはデータアンプ活性化信号、 ＤＦ＊Ｔはデータアンプから出力されるデータをセレクタ（データアンプ出力を保持すると共入力に、保持したデータを選択して出力するラッチ回路）に保持す るために信号であり、ＦＲＤ０１、ＦＲＤ２３はセレクタからデータバスＲＷＢＳへのデータ出力を制御する信号である。また、ＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆは、データバス上の信号を示し、ＤＱはＤＱ（データ入出力）部から出力される出力信号（シリアルデータ）を示している。
【０００６】
図２に示す「ＡＬ０／ＣＬ５」の場合は、時刻ｔ０にリードコマンド（Ｒｅａｄ）が発行されると、１クロックサイクル後の時刻ｔ１においてクロック信号ＣＬＫを基に信号ＭＤＣＡＹＳＴ（カラム選択信号）が生成される。この信号 ＭＤＣＡＹＳＴを基に生成された信号ＹＳＴ（カラムストローブ信号）により、時刻ｔ３から時刻ｔ４の間にメモリセルアレイからデータ（信号ＭＩＯ）が読み 出され、ＤＲＡＥＴ信号によりデータアンプ（センスアンプ）を活性化してデータ（信号ＭＩＯ）を増幅し、ＤＦ＊Ｔ信号により、読み出したデータＤ０、Ｄ１、Ｄ２、Ｄ３をセレクタにラッチする。
【０００７】
そして、時刻ｔ４において、信号ＤＲＤ０１により、セレクタにラッチしたデータの内 のデータＤ０、Ｄ１をそれぞれデータバスＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆに出力し、時刻ｔ５において、信号ＤＲＤ２３により、セレクタにラッチしたデータの内 のデータＤ２、Ｄ３をそれぞれデータバスＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆに出力する。これらのデータＤ０、Ｄ１、Ｄ２、Ｄ３は、ＤＱ部にラッチされる。ＤＱ部は、時刻ｔ５から、ラッチしたデータＤ０、Ｄ１、Ｄ２、Ｄ３をシリアルデータに変換して出力する。
【０００８】
また、図３に示す「ＡＬ＝０／ＣＬ＝６」の場合は、時刻ｔ０にリードコマンド（Ｒｅａｄ）が発行されると、時刻ｔ２においてクロック信号ＣＬＫを基に信号ＭＤＣＡＹＳＴ（カラム選択信号）が生成される。この信号ＭＤＣＡＹＳＴは、矢印ａで示すように、破線で示す信号ＭＤＣＡＹＳＴ（図２に示すＭＤＣＡＹＳＴ）の生成タイミングを単純に１クロックサイクル遅らして生成した信号である。
【０００９】
この信号ＭＤＣＡＹＳＴを基に生成されたカラムストローブ信号ＹＳＴにより、時刻 ｔ４から時刻ｔ５の間にメモリセルアレイからデータ（信号ＭＩＯ）が読み出され、ＤＲＡＥＴ信号によりデータアンプを活性化してデータ（信号ＭＩＯ）を増幅し、ＤＦ＊Ｔ信号により、読み出したデータＤ０、Ｄ１、Ｄ２、Ｄ３をセレクタにラッチする。
【００１０】
そして、時刻ｔ５において、信号ＤＲＤ０１により、セレクタにラッチしたデータの内のデータＤ０、Ｄ１をそれぞれデータバスＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆに出力し、時刻ｔ６において、信号ＤＲＤ２３により、セレクタにラッチしたデータの内 のデータＤ２、Ｄ３をそれぞれデータバスＲＷＢＳ＿Ｒ、ＲＷＢＳ＿Ｆに出力する。これらのデータＤ０、Ｄ１、Ｄ２、Ｄ３は、ＤＱ部にラッチされる。ＤＱ部 は、時刻ｔ６から、ラッチしたデータＤ０、Ｄ１、Ｄ２、Ｄ３をシリアルデータに変換して出力する。
【００１１】
従って、この方式は、ｔＡＡ（アクセスタイム）に動作マージンがあれば、回路増加を抑え、且つ、ｔＲＣＤ（ＡＣＴコマンドからＹＳ起動までの時間）を緩和できる方式であるため、非常に有効な手段となるが、ｔＡＡに余裕が無い場合は、困難な構成となる。
【００１２】
従って、ＣＬ６時における制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装 置において、ＣＬ６時の「ＣＬ５+１クロックサイクル」の構成を用いた際に、ｔＡＡの高速化を図ることが望まれていた。
【００１３】
なお、従来技術の半導体記憶装置がある（例えば、特許文献１を参照）。この特許文献 １の半導体記憶装置は、従来のダブルデータレート・シンクロナスＤＲＡＭにおいては、動作開始コマンドが投入されてから例えば２サイクル後に投入される読 出しコマンドの投入サイクルを早くすると、列アドレスが前倒しに取り込まれてしまい、センスアンプでビット線のデータが増幅される前に、ビット線が選択さ れて、正しいデータが読み出されない。また、書込みコマンドの投入サイクルが早くすると、書き込み回路に正しい書き込みデータが入力される前に、ビット線 が選択されることになるため、正しいデータが書き込まれないという問題の解決を目的としている。
【００１４】
しかしながら、この特許文献１の半導体記憶装置は、本発明のようにＣＬ６時における 制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、ＣＬ６時におけるｔＡＡの高速化を図ることを目的としたものではなく、本発明とは発明の目的、対象となる回路および発明の構成が異なるものである。
【００１５】
また、従来技術の他の半導体記憶装置がある（例えば、特許文献２を参照）。この特許 文献２の半導体記憶装置は、読み出しマージンが少ないことによる不良メモリセルを容易に救済することができ、歩留まりの向上を実現できる半導体記憶装置を 提供することを目的としている。
【００１６】
しかしながら、この特許文献２の半導体記憶装置は、本発明のようにＣＬ６時における 制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、ＣＬ６時におけるｔＡＡの高速化を図ることを目的としたものではなく、本発明とは、発明の目的、対象となる回路および発明の構成が異なるものである。
【特許文献１】特開２００２−０２５２５５号公報
【特許文献２】特開２００２−０７４９６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述したように、ＣＬ６時のＣｏｌｕｍｎ系制御方式において「ＣＬ５＋１クロックサ イクル」を使用する方式は、ｔＡＡ（アクセスタイム）に動作マージンがあれば、回路増加を抑え、且つ、ｔＲＣＤを緩和できる方式であるため、非常に有効な 手段となるが、ｔＡＡに余裕が無い場合は、困難な構成となる。
【００１８】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、カラム系回路構成 で、ＣＬ６時における制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、回路規模を大きくせずに、ｔＡＡの高速 化を図ることができる、半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、 メモリセルアレイに記憶されたメモリセルのデータをデータアンプにより読み出し、ラッチ回路に保持すると共に、該データをデータバスＲＷＢＳを介してＤＱ （データ入出力）部に転送する半導体記憶装置であって、入力されたリードコマンドに対し、ＣＡＳレイテンシ５（ＣＬ５）の選択時には、制御クロック信号 ＣＬＫの５クロックサイクルでデータを読み出すと共に、ＣＡＳレイテンシ６（ＣＬ６）の選択時には、前記リードコマンドの入力から１クロックサイクル遅れて生成されるカラム選択信号ＭＤＣＡＹＳＴをさらに１クロックサイクル遅延させることにより、６クロックサイクルでデータを読み出す半導体記憶装置におい て、ＣＬ５の選択時に、前記制御クロック信号ＣＬＫを所定時間遅延させて同期を取った第１のリード出力用クロック信号ＬＣＬＫＯＥを生成すると共に、 ＣＬ６の選択時に、前記第１のリード出力用クロック信号ＬＣＬＫＯＥのタイミングを所定時間だけ早めた第２のリード出力用クロック信号ＬＣＬＫＯＥ２を生 成するリード出力用クロック信号制御手段と、ＣＬ５の選択時に、前記カラム選択信号ＭＤＣＡＹＳＴを基に第１のカラムストローブ信号ＹＳＴを生成すると共に、ＣＬ６の選択時に、前記第１のＹＳＴ信号の生成タイミングを所定時間だけ早めた第２のカラムストローブ信号ＹＳＴ２を出力するＹＳＴ信号制御手段と、ＣＬ５の選択時に、前記カラム選択信号ＭＤＣＡＹＳＴを基に第１のデータアンプ活性化信号ＤＲＡＥＴを生成すると共に、ＣＬ６の選択時に、前記第１のＤＲＡＴＥ信号の生成タイミングを所定時間だけ早めた第２のデータアンプ活性化信号ＤＲＡＥＴ２を出力するＤＲＡＥＴ信号制御手段と、前記リード出力用クロック信号ＬＣＬＫＯＥまたはＬＣＬＫＯＥ２を基に前記データアンプの出力をラッチ回路に保持する信号ＤＲ＊Ｔを生成するＤＲ＊Ｔ信号制御手段と、前記リード出力用クロック信号ＬＣＬＫＯＥまたはＬＣＬＫＯＥ２を基に、前記ラッチ回路に保持されたデータを前サイクルと後サイクルに分けてデータバス ＲＷＳＢに転送する信号を生成するデータ出力信号選択手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体 記憶装置では、カラム（Ｃｏｌｕｍｎ系）回路構成で、ＣＬ６時における制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装 置において、図３に示す従来技術の場合のＣＬ６のタイミングチャートと、図４に示す本発明の場合のＣＬ６のタイミングチャートに示すように、本発明の場合（図４）は、ＣＬ６選択時に位相を前に進めたＬＣＬＫＯＥ２信号を用いると共に、位相を早めた（生成タイミングを早めた）カラムストローブ信号ＹＳＴ２、 データアンプ活性化信号ＤＲＡＥＴ２を使用する。
これにより、ＣＬ６時における制 御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装置において、リード出力用クロック信号ＬＣＬＫＯＥと、リード時のカラムスト ローブ信号ＹＳＴと、及びデータアンプ活性化信号ＤＲＡＥＴとを、ＣＬ６信号により選択制御できるようになり、ＣＬ６選択時におけるｔＡＡの高速化を図る ことができる。
【００２０】
また、本発明の半導体記憶装置は、前記ＹＳＴ信号制御手段は、前記カラム選択信号 ＭＤＣＡＹＳＴを基に、前記ＹＳＴ信号を生成する第１の遅延回路（Ｄｅｌａｙ回路１）と、前記ＹＳＴ信号をラッチするコマンドラッチ回路と、前記コマンド ラッチ回路にラッチされたＹＳＴ信号を入力とし、また前記ＣＬ６の選択信号を入力とし、前記ＣＬ５の選択時には前記ＹＳＴ信号を第２の遅延回路 （Ｄｅｌａｙ回路２）を介して第１のＹＳＴ信号として出力すると共に、ＣＬ６の選択時には前記ＹＳＴ信号を前記第２の遅延回路（Ｄｅｌａｙ回路２）を介すことなくそのまま第２のＹＳＴ２信号として出力する第１のセレクタ回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体 記憶装置では、ＹＳＴ信号制御手段において、カラム選択信号ＭＤＣＡＹＳＴを基に第１の遅延回路によりＹＳＴ信号を生成し、これをコマンドラッチ回路に保 持する。そして、ＣＬ５の選択時にはＹＳＴ信号を第２の遅延回路（Ｄｅｌａｙ回路２）を介して第１のＹＳＴ信号として出力する。また、ＣＬ６の選択時には 前記ＹＳＴ信号を第２の遅延回路（Ｄｅｌａｙ回路２）を介すことなくそのまま第２のＹＳＴ２信号として出力する。
これにより、ＣＬ６選択時に位相 を進めた（生成タイミングを早めた）ＹＳＴ信号を出力できる。このため、ＣＬ６選択時におけるＹＳＴ信号の生成タイミングを早め、ｔＡＡの高速化を図ることができる。
【００２１】
また、本発明の半導体記憶装置は、前記ＤＲＡＥＴ信号制御手段は、前記カラム選択信 号ＭＤＣＡＹＳＴを基に、前記ＤＲＡＥＴ信号を生成する第３の遅延回路（Ｄｅｌａｙ回路３）と、前記ＤＲＡＥＴ信号をラッチするＤＲＡＥＴラッチ回路と、 前記ＤＲＡＥＴラッチ回路にラッチされたＤＲＡＥＴ信号を入力とし、また前記ＣＬ６の選択信号を入力とし、前記ＣＬ５の選択時には前記ＤＲＡＥＴを第４の 遅延回路（Ｄｅｌａｙ回路４）を介して第１のＤＲＡＥＴ信号として出力すると共に、ＣＬ６の選択時には前記ＤＲＡＥＴ信号を前記第４の遅延回路 （Ｄｅｌａｙ回路４）を介すことなくそのまま第２のＤＲＡＥＴ２信号として出力する第２のセレクタ回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体 記憶装置では、ＤＲＡＥＴ信号制御手段において、カラム選択信号ＭＤＣＡＹＳＴを基に第３の遅延回路（Ｄｅｌａｙ回路３）によりＤＲＡＥＴ信号を生成し、これをＤＲＡＥＴラッチ回路に保持する。そして、ＣＬ５の選択時にはＤＲＡＥＴ信号を第４の遅延回路（Ｄｅｌａｙ回路４）を介して第１のＤＲＡＥＴ信号と して出力する。また、ＣＬ６の選択時にはＤＲＡＥＴ信号を第４の遅延回路（Ｄｅｌａｙ回路４）を介すことなくそのまま第２のＤＲＡＥＴ２信号として出力する。
これにより、ＣＬ６選択時に位相 を進めた（生成タイミングを早めた）ＤＲＡＥＴ信号を出力できる。このため、ＣＬ６選択時におけるＤＲＡＥＴ信号の生成タイミングを早め、ｔＡＡの高速化 を図ることができる。
【００２２】
また、本発明の半導体記憶装置は、前記リード出力用クロック信号制御手段は、前記制 御クロック信号ＣＬＫと前記リード出力用クロック信号ＬＣＬＫＯＥとの同期を取りタイミングを合わせるためのＤＬＬ（Digital Locked Loop）回路と、前記ＤＬＬ回路の出力信号を入力とし、また前記ＣＬ６の選択信号を入力とし、前記ＣＬ６の選択時には前記ＤＬＬの出力信号を第５の遅延回路（Ｄｅｌａｙ回路 ５）に向けて出力すると共に、前記ＣＬ５の選択時にはＤＬＬ回路の出力信号をそのまま出力する第３セレクタ回路と、前記第３のセレクタ回路または前記第５の遅延回路（Ｄｅｌａｙ回路５）から出力されるＤＬＬ出力信号を入力とし、前記制御クロック信号ＣＬＫとの位相比較を行うと共に、位相比較の結果の信号を 前記ＤＬＬ回路の制御信号として出力する位相比較回路と、を備えることを特徴とする。
上記構成からなる本発明の半導体 記憶装置では、第１のリード出力用クロック信号ＬＣＬＫＯＥまたは第２のリード出力用クロック信号ＬＣＬＫＯＥ２をＤＬＬ回路により生成する。この場合 に、ＣＬ６の選択時にはＤＬＬの出力信号を第５の遅延回路（Ｄｅｌａｙ回路５）を介して位相比較回路に出力する。位相比較回路では、第５の遅延回路（Ｄｅｌａｙ回路５）を介してＤＬＬ出力信号を入力し、制御クロック信号ＣＬＫとの位相比較を行うと共に、位相比較の結果の信号をＤＬＬ回路の制御信号と して出力する。
これにより、第１のリード出力用 クロック信号ＬＣＬＫＯＥの位相を第５の遅延回路（Ｄｅｌａｙ回路５）の遅延時間分だけ早めた第２のリード出力用クロック信号ＬＣＬＫＯＥ２を生成することができる。このため、ＣＬ６選択時にリード出力用クロック信号ＬＣＬＫＯＥの位相を進め（生成タイミングを早め）、ｔＡＡの高速化を図ることができる。
【発明の効果】
【００２３】
本発明によれば、ＣＬ６時における制御方式をＣＬ５と共有し、ＣＬ６時のみ「ＣＬ５+１クロックサイクル」の出力構成を持つ半導体記憶装 置において、リード時のＹＳＴ信号（カラム選択信号）、データアンプ活性化信号ＤＲＡＥＴ、及びリード出力用クロック信号ＬＣＬＫＯＥをＣＬ６信号により 選択制御できるようになり、ＣＬ６選択時におけるｔＡＡの高速化を図ることができる。
【発明を実施するための最良の形態】
【００２４】
次に、本発明の実施例について図面を参照して詳細に説明する。
【００２５】
（本発明の半導体記憶装置の構成の説明）
図１は、本発明の実施の形態に係る半導体記憶装置の構成を示す図であり、図１（Ａ）は、ＤＲＡＭの全体構成を示すブロック図を示している。図１（Ａ）に示す構成自体は、一般的な ＤＲＡＭの構成を階層構成で示したものであるが、主制御部４内の構成と制御動作（後述する）に特徴がある。
【００２６】
図１（Ａ）において、ＤＲＡＭはメモリセルアレイ１と、Ｙデコーダ（カラムデコー ダ）２と、データアンプ部３と、主制御部（ＭＣｏｎｔ）４と、ＤＬＬ５と、ＡＤＤ／ＣＭＤ（アドレス／コマンド生成部）６と、ＤＱ（データ入出力）部７等 で構成されている。なお、符号ＬＩＯはローカルアイオー、ＭＩＯはメインアイオー、ＹＳはリード（Ｒｅａｄ）用のＹＳ信号を示し、ＲＷＢＳはデータバスを 示している。
【００２７】
また、図１（Ｂ）は、データアンプ部３内のブロック構成を示し、図１（Ｂ）内のデー タアンプ１１は、メモリセルのデータリード（Ｒｅａｄ）時のデータ増幅回路（センスアンプ）である。セレクタ１２は、メイン制御ブロック（ＭＣｏｎｔ）からのＤＦ＊Ｔ信号により、データアンプ１１から出力される読み出しデータＲＤＡＴ（例えば、４ビットのデータＤ０，Ｄ１，Ｄ２，Ｄ３）を保持する回路である。また、セレクタ１２は、保持したデータを選択信号ＤＲＤ０１、ＤＲＤ２３により選択し（例えば、２ビット単位で選択）、データバスＲＷＢＳ＿Ｒ／Ｆへ 転送する。
【００２８】
また、図１（Ｃ）は、主制御部（ＭＣｏｎｔ）４内のブロック構成を示しており、主に本発明に関係する部分を示したものである。図１（Ｃ）に示すように、主制御部（ＭＣｏｎｔ）４内には、ＭＤＣＡＹＳＴ信号発生回路（ＢＰＣＭＤ）２１と、ＹＳＴ信号制御回路２２と、ＤＲＡＥＴ信号制御回路２３と、カラム系制御回路（ＢＰＣＯＬ）２４と、リード出力用クロック信号制御回路２５とを備えている。
【００２９】
ＭＤＣＡＹＳＴ信号発生回路（ＢＰＣＭＤ）２１は、ＣＳ（チップセレクト信号）／ＣＡＳ（カラムアドレスストローブ信号）を基に、ＭＤＣＡＹＳＴ（カラム選択信号）を生成する。ＹＳＴ信号制御回路２２はＭＤＣＡＹＳＴ信号を基にカラ ムストローブ信号ＹＳＴまたはＹＳＴ２を生成する。ＤＲＡＥＴ信号制御回路２３は、ＭＤＣＡＹＳＴ信号を基にデータアンプ活性化信号ＤＲＡＥＴまたは ＤＲＡＥＴ２を生成する。
【００３０】
カラム系制御回路（ＢＰＣＯＬ）２４は、カラムアドレス信号の下位２ビットの Ｙ１／Ｙ０信号と、モードレジスタセット（ＭＲＳ）からのＳＥＱ信号を基に、セレクタ１２に対するデータラッチ用の信号ＤＦ００１Ｔ／ＤＦ１０Ｔを生成する。また、リード出力用クロック信号制御回路２５は、外部入力される制御クロック信号ＣＬＫを基にリード出力用クロック信号ＬＣＬＫＯＥまたは ＬＣＬＫＯＥ２を生成する。
【００３１】
なお、本発明の半導体記憶装置においては、主制御部４内のＹＳＴ信号制御回路２２ と、ＤＲＡＥＴ信号制御回路２３と、リード出力用クロック信号制御回路２５等の構成と、これらを用いたＣＬ６選択時の制御動作に特徴がある。
【００３２】
（本発明の半導体記憶装置の動作の説明）
まず、図２、図３、図４のタイミ ングチャートを参照して、本発明の半導体記憶装置の動作について説明する。
【００３３】
図２のタイミングチャートは従来例でのＣＬ５の動作を示し、図３のタイミングチャー トは、「ＣＬ５+１クロック サイクル方式」を採用している従来例でのＣＬ６の動作を示している。この場合は、時刻ｔ０で発行されるリードコマンド（ＲＥＡＤ）を基に生成される ＭＤＣＡＹＳＴ信号（カラム選択信号）の生成タイミングが、ＣＬ６では時刻ｔ２となり、ＣＬ５の場合の時刻ｔ１よりも単純に１クロックサイクル遅延する構成となっている。
【００３４】
しかし、図４に示す本発明によるタイミングチャートでは、図５に示すＹＳＴ信号制御 回路２２を使用することで、ＣＬ６の選択時に、従来のカラムストローブ信号ＹＳＴ（図３を参照）よりも生成タイミングを早めた（図中の矢印ｂの分だけ早め た）ＹＳＴ２信号を生成することにより、メモリセルからのデータ読み出しタイミングが早まり、ＭＩＯ出力も高速化される。また、同様にして、図６に示す ＤＲＡＥＴ信号制御回路２３を使用することで、ＣＬ６の選択時に、従来のデータアンプ活性化信号ＤＲＡＥＴ（図３を参照）よりも生成タイミングを早めた ＤＲＡＥＴ２信号を生成することにより、データアンプ１１からの出力が高速化される。
【００３５】
更に、このデータをＤＱ部７へ出力するために、図７に示すリード出力用クロック信号 制御回路２５を使用することで、従来のリード出力用クロック信号ＬＣＬＫＯＥ（図３を参照）よりも、矢印ｃの方向に位相を進めた（生成タイミングを早め た）リード出力用クロック信号ＬＣＬＫＯＥ２を使用し、この位相を進めたリード出力用クロック信号ＬＣＬＫＯＥ２を基にＤＲＤ０１／ＤＲＤ２３信号を生成し、セレクタ１２にてデータバスＲＷＢＳへデータを転送する。
【００３６】
図５は、上述のＹＳＴ信号制御回路の構成例を示す図である。
図５に示すＹＳＴ信号制御回路 ２２は、リード出力用として、遅延回路（Ｄｅｌａｙ回路１）３１、コマンドラッチ回路３２、セレクタ回路３４、および遅延回路（Ｄｅｌａｙ回路２）３５とを備えている。また、データ書き込み用のコマンドラッチ回路３３と、遅延回路（Ｄｅｌａｙ回路２）３６とを備えている。
【００３７】
図５において、信号ＭＤＣＡＹＳＴ（カラム選択信号）は、遅延回路（Ｄｅｌａｙ回路１）３１により所定時間（ここでは、概略、時刻ｔ２から時刻ｔ４の期間）だけ遅延され、Ｒｅａｄ＿ＹＳ＿Ｅｎａｂｌｅ信号により、コマンドラッチ回路３２ にカラムストローブ信号ＹＳＴとしてラッチされる。コマンドラッチ回路３２にラッチされたＹＳＴ信号はセレクタ回路３４を介して、Ｒｅａｄ＿ＹＳＴ信号と して出力される。
【００３８】
この場合に、ＣＬ５選択時、すなわち、セレクタ回路３４にＣＬ信号（ＣＬ６論理信号）が印加されていない時は、遅延回路（Ｄｅｌａｙ回路２）３５を通して、Ｒｅａｄ＿ＹＳＴ信号（ＹＳＴ）を出力する。また、セレクタ回路３４にＣＬ信号 （ＣＬ６論理信号）が印加されている時は、遅延回路（Ｄｅｌａｙ回路２）３５を通さずに、セレクタ回路３４から直接にＲｅａｄ＿ＹＳＴ信号（ＹＳＴ２）を 出力する。
【００３９】
上記構成のＹＳＴ信号制御回路２２により、ＣＬ６選択時には、ＣＬ５選択時よりも、 遅延回路（Ｄｅｌａｙ回路２）３５の遅延時間だけ位相を進めたＹＳＴ２信号を生成することができる。
【００４０】
なお、前述のＹＳＴ信号制御手段は、図５に示すＹＳＴ信号制御回路２２が相当し、前述の第１の遅延回路は遅延回路（Ｄｅｌａｙ回路１）３１が相当する。また、前述の第２の遅延回路は遅延回路（Ｄｅｌａｙ回路２）３５が、第１のセレクタ回 路はセレクタ回路３４が相当する。また、前述のＤＲ＊Ｔ信号制御手段およびデータ出力信号選択手段は、主制御部（ＭＣｏｎｔ）４が相当する。
【００４１】
図６は、上述のＤＲＡＥＴ信号制御回路の構成例を示す図である。
図６に示すＤＲＡＥＴ信号制御回 路２２は、遅延回路（Ｄｅｌａｙ回路３）４１と、ＤＲＡＥＴラッチ回路４２、セレクタ回路４３、遅延回路（Ｄｅｌａｙ回路４）４４とを備えている。
【００４２】
図６において、ＭＤＣＡＹＳＴ（カラム選択信号）は、遅延回路（Ｄｅｌａｙ回路３）４１により所定時間遅延され、ＤＲＡＥＴラッチ回路４２にデータアンプ活性化信号ＤＲＡＥＴとしてラッチされる。ＤＲＡＥＴラッチ回路４２にラッチされた ＤＲＡＥＴ信号はセレクタ回路４３を介して、データアンプ活性化信号Ｒｅａｄ＿ＤＲＡＥＴとして出力される。
【００４３】
この場合に、ＣＬ５選択時、すなわちセレクタ回路４３にＣＬ信号（ＣＬ６論理信号）が印加されていない時は、遅延回路（Ｄｅｌａｙ回路４）４４を通して、Ｒｅａｄ＿ＤＲＡＥＴ信号（ＤＲＡＥＴ）を出力する。また、ＣＬ６選択時、すなわち セレクタ回路４３にＣＬ信号（ＣＬ６論理信号）が印加されている時は、遅延回路（Ｄｅｌａｙ回路４）４４を通さずに、セレクタ回路４３から直接にＲｅａｄ＿ＤＲＡＥＴ信号（ＤＲＡＥＴ２）を出力する。
【００４４】
上記構成のＤＲＡＥＴ信号制御回路２３により、ＣＬ６選択時には、ＣＬ５選択時より も、遅延回路（Ｄｅｌａｙ回路４）４４の遅延時間だけ位相を進めたＤＲＡＥＴ２信号を生成することができる。
【００４５】
なお、前述のＤＲＡＥＴ信号制御手段は、図６に示すＤＲＡＥＴ信号制御回路２３に相 当し、前述の第３の遅延回路は遅延回路（Ｄｅｌａｙ回路３）４２に相当する。また、前述の第２セレクタ回路はセレクタ回路４３に相当し、前述の第４の遅延回路は遅延回路（Ｄｅｌａｙ回路４）４４に相当する。
【００４６】
図７は、上述のリード出力用クロック信号制御回路の構成例を示す図である。
図７に示すリード出力用クロック 信号制御回路２５は、位相比較回路５１と、ＤＬＬ回路５２と、セレクタ回路５３と、遅延回路（Ｄｅｌａｙ回路）５４とで構成されている。
【００４７】
ＤＬＬ回路５２は、制御クロック信号ＣＬＫとリード出力用クロック信号ＬＣＬＫＯＥ とのタイミングを合わせるためのＤＬＬ（Digital Locked Loop）回路であり、セレクタ回路５３は、ＤＬＬ回路５２の出力信号を入力とし、またＣＬ６の選択信号を入力 とし、ＣＬ６の選択時にはＤＬＬ回路５２の出力信号を、遅延回路（Ｄｅｌａｙ回路５）５４を介して位相比較回路５１に向けて出力すると共に、ＣＬ５の選択時 にはＤＬＬ回路５２の出力信号をそのまま位相比較回路５１に出力する。位相比較回路５１では、セレクタ回路５３または遅延回路（Ｄｅｌａｙ回路５）５４か ら出力されるＤＬＬ出力信号を入力とし、制御クロック信号ＣＬＫとの位相比較を行うと共に、位相比較の結果の信号をＤＬＬ回路５２の制御信号として出力する。
【００４８】
上記構成により、セレクタ回路５３にＣＬ信号（ＣＬ６論理信号）を印加した場合、セ レクタ回路５３では遅延回路（Ｄｅｌａｙ回路５）５４を選択し、ＤＬＬ回路 ５２の出力信号を遅延させて位相比較回路５１に出力することにより、従来のリード出力用クロック信号ＬＣＬＫＯＥ（図３を参照）より位相を進めた（生成タ イミングを早めた）ＬＣＬＫＯＥ２信号を生成することができる。
【００４９】
これは、位相比較回路５１およびＤＬＬ回路５２の特性が、位相比較回路５１に入力されるクロック信号を外部ＣＬＫにタイミングを合わせる特性を持った回路であるため、ＣＬ６選択時には、遅延回路（Ｄｅｌａｙ回路５）５４の遅延量分だけ ＤＬＬ回路内のクロック信号が高速化され、その結果、出力ＬＣＬＫＯＥ２が高速化されることになる。この動作に関しては、既知のＤＬＬ回路動作であるため、詳細な説明については省略する。
【００５０】
なお、前述のリード出力用クロック信号制御手段は、リード出力用クロック信号制御回 路２５が相当し、前述の第３のセレクタ回路はセレクタ回路５３が相当し、前述の第５の遅延回路は遅延回路（Ｄｅｌａｙ回路５）５４が相当する。
【００５１】
このように、図５に示すＹＳＴ信号制御回路、図６に示すＤＲＡＥＴ信号制御回路、および図７に示すリード出力用クロック信号制御回路のそれぞれの回路においてＣＬ６制御を行うことで、出力データが高速化され、ｔＡＡ（アクセスタイム）の マージン確保が可能となる。
【００５２】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施の形態に係わるＤＲＡＭ回路の構成例を示すブロック図であ る。
【図２】従来のカラム系（ＡＬ０／ＣＬ５)の動作を示すタイミングチャートである。
【図３】従来のカラム系（ＡＬ０／ＣＬ６)の動作を示すタイミングチャートである。
【図４】本発明によるカラム系（ＡＬ０／ＣＬ６)の動作を示すタイミングチャートである。
【図５】ＹＳＴ信号制御回路の構成例を示す図である。
【図６】ＤＲＡＥＴ信号制御回路の構成例を示す図である。
【図７】リード出力用クロック信号制御回路の構成例を示す図である。
【符号の説明】
【００５４】
１・・・メモリセルアレイ、２・・・Ｙデコーダ（カラムデコーダ）、３・・・データア ンプ部、４・・・主制御部（ＭＣｏｎｔ）、５・・・ＤＬＬ、６・・・アドレス／コマンド生成部（ＡＤＤ／ＣＭＤ）、７・・・ＤＱ部、１１・・・データアン プ（センスアンプ）、１２・・・セレクタ、２１・・・ＭＤＣＡＹＳＴ信号発生回路（ＢＰＣＭＤ）、２２・・・ＹＳＴ信号制御回路、２３・・・ＤＲＡＥＴ信 号制御回路、２４・・・カラム系制御回路（ＢＰＣＯＬ）、２５・・・リード出力用クロック信号制御回路、３１・・・遅延回路（Ｄｅｌａｙ回路１）、３２， ３３・・・コマンドラッチ回路、３４・・・セレクタ回路、３５，３６・・・遅延回路（Ｄｅｌａｙ回路２）、４１・・・遅延回路（Ｄｅｌａｙ回路３）、 ４２・・・ＤＲＡＥＴラッチ回路、４３・・・セレクタ回路、４４・・・遅延回路（Ｄｅｌａｙ回路４）、５１・・・位相比較回路、５２・・・ＤＬＬ回路、 ５３・・・セレクタ回路、５４・・・遅延回路（Ｄｅｌａｙ回路５）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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