(57)【要約】【課題】本発明により、素子特性のばらつきに影響を受けずにセンスアンプ毎に精度良くオーバードライブを制御することができる半導体装置を提供する。【解決手段】メモリセル２と、センスアンプ３と、電源回路４と、電源制御回路５と、センスダミー回路６とを具備する。センスアンプ３は、メモリセル２のデータの読出しに用いられる。電源回路４は、電源電圧を切り換えてセンスアンプ３に供給する。電源制御回路５は、電源回路を制御する。センスダミー回路６は、センスアンプ３を構成する素子数よりも少ない素子数で、センスアンプ３の活性化直後の動作を再現する。センスダミー回路６は、電源制御回路５を制御する。【選択図】図５
2008299893.tif 000002
【特許請求の範囲】
【請求項１】
ＤＲＡＭセルと、
前記ＤＲＡＭセルのデータの読出しに用いられるセンスアンプと、
電源電圧を切り換えて前記センスアンプに供給する電源回路と、
前記電源回路を制御する電源制御回路と、
前記センスアンプの活性化直後の動作を再現するセンスダミー回路と
を具備し、
前記センスダミー回路は、前記再現に基づいて、前記電源制御回路を制御する
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記センスダミー回路は、複数の前記ＤＲＡＭセルで構成されるサブアレイの近傍に配置されている
半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記センスダミー回路は、複数の前記サブアレイで構成されるメモリアレイ内に、前記サブアレイ単位で配置されている
半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記電源回路が前記センスアンプに第３の電圧及び第２の電圧を供給し、その後に前記第３の電圧に切り換えて、前記第３の電圧よりも小さい第１の電圧を供給するように、前記電源制御回路は前記電源回路を制御する
半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記電源回路が前記センスアンプに第１の電圧及び第４の電圧を供給し、その後に前記第４の電圧に切り換えて、前記第４の電圧よりも大きい第２の電圧を供給するように、前記電源制御回路は前記電源回路を制御する
半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記電源回路が前記センスアンプに第３の電圧及び第４の電圧を供給し、その後に、前記第３の電圧に切り換えて前記第３の電圧よりも小さい第１の電圧を供給し、前記第４の電圧に切り換えて前記第４の電圧よりも大きい第２の電圧を供給するように、前記電源制御回路は前記電源回路を制御する
半導体装置。
【請求項７】
請求項４乃至６のいずれかに記載の半導体装置において、
前記センスダミー回路は、ソースを前記センスアンプの低電位側に接続され、ゲートに前記第１の電圧と等しい電圧を供給されるトランジスタを有する
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記センスダミー回路は、前記トランジスタのゲート電圧を微調整する電圧調整回路を更に具備する
半導体装置。
【請求項９】
ＤＲＡＭセルと、
前記ＤＲＡＭセルの情報を読み出すセンスアンプと、
前記センスアンプにそれぞれ所望の電圧を供給する第１、２の電源線と、
前記第１の電源線に第１電圧または前記第１電圧よりも高い第２電圧のいずれかを切換えて供給するスイッチ回路と、
前記スイッチ回路を制御する論理回路と、
前記第２の電源線に直接接続され前記論理回路を制御するセンスダミー回路と
を備える
半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記センスダミー回路は、前記センスアンプを構成する一部の素子を用いて構成される
半導体装置。
【請求項１１】
請求項１０記載の半導体装置において、
前記センスダミー回路は前記センスアンプのプリチャージ直後からセンス開始を経たセンス完了までの所定の期間を再現することを特徴とする
半導体装置。
【請求項１２】
ＤＲＡＭセルと、
前記ＤＲＡＭセルが接続されるビット線と
前記ビット線が入力され前記ビット線の電位を増幅するセンスアンプ回路と、
前記センスアンプ回路にそれぞれ所望の電圧を供給する第１、２の電源線と、
前記第１の電源線に第１電圧または前記第１電圧よりも高い第２電圧のいずれかを切換えて供給するスイッチ回路と、
前記スイッチ回路を制御する論理回路と、
前記論理回路を制御するセンスダミー回路と
を備え、
前記センスダミー回路は増幅すべきビット線を備えないことを特徴とする
半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記センスダミー回路は前記センスアンプ回路の動作を部分的に再現することを特徴とする
半導体装置。
【請求項１４】
請求項１２に記載の半導体装置において、
前記センスダミー回路は前記センスアンプ回路が増幅するセンス開始後のビット線の高位側の電位が前記第１電圧よりも高くならないように前記第１の電源線の電位を前記第１電圧と前記第２電圧との間で前記スイッチ回路を制御することを特徴とする
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、センスアンプを有する半導体装置に関する。
【背景技術】
【０００２】
低消費電力化及び高速化に対応して、外部電源の電圧より低い電圧の内部電源を生成し、その内部電源をメモリセルの電源として利用するメモリ（例示；ＤＲＡＭ）が知られている。図１１は、そのようなＤＲＡＭにおけるセンスアンプの一般的な構成を示す回路図である。センスアンプは、ビット線Ｂｉｔ、Ｂｉｔ／、及び、その内部電源の電圧を供給する配線ＳＡＰ、接地電圧を供給するＳＡＮにぞれぞれ接続されている。配線ＳＡＰから供給されるセンスアンプの電源電圧、すなわちビット線Ｂｉｔ（、Ｂｉｔ／）のＨｉｇｈレベルの電圧を、その内部電源の電圧にすることにより、読み出し動作時にビット線を駆動することで消費される電力を抑えることができる。
【０００３】
図１は、センスアンプにおけるＰＭＯＳトランジスタ及びビット線の電圧の時間依存性を示すグラフである。縦軸はＰＭＯＳトランジスタのソース電位及びビット線の電圧、横軸は時間を示している。曲線Ｅ、Ｆは、ＰＭＯＳトランジスタＴｒ１２，Ｔｒ１４のソース電位の変化を示している。曲線Ｇ、Ｈは、ビット線Ｂｉｔ、Ｂｉｔ／の電圧の変化を示している。
【０００４】
センスアンプに供給される電源電圧ＶＤＤが低電圧になると、センスアンプの遅れが発生する。すなわち、センスアンプは、曲線Ｇ、Ｈに示されるように、時間ｔａで動作を開始後、概ね時間ｔｃまではビット線Ｂｉｔ、Ｂｉｔ／の微少電位差をほとんど増幅していない。遅れの原因は、ＰＭＯＳトランジスタＴｒ１２（、Ｔｒ１４）とＮＭＯＳトランジスタＴｒ１３（、Ｔｒ１１）の閾値電圧Ｖｔｈの合計に対して、センスアンプ１０３に印加される電源電圧ＶＤＤが十分に大きくないので、トランジスタのスイッチング能力が不足して、ビット線Ｂｉｔ、Ｂｉｔ／の電位を速く増幅できないためである。
【０００５】
具体的には、ＰＭＯＳトランジスタＴｒ１２（、Ｔｒ１４）のソース電位は、時間ｔａでセンスアンプが動作を開始した後、直ぐに立ち上がる（曲線Ｅ）。しかし、ビット線Ｂｉｔ（、Ｂｉｔ／）の電圧が僅かに上昇したとき（時間ｔｂ付近：曲線Ｇ）、電源電圧ＶＤＤの駆動能力が十分大きくなく応答が遅れて、ＰＭＯＳトランジスタＴｒ１２（、Ｔｒ１４）のソース電位が一時的に沈み込む（時間ｔｂ付近：曲線Ｅ）。その結果、ビット線Ｂｉｔ（、Ｂｉｔ／）の電圧の上昇が停滞し、急激に立ち上がらず（時間ｔｂ付近：曲線Ｇ）、センスアンプの遅れを招いている。ビット線Ｂｉｔ、Ｂｉｔ／間の電位差がある値まで達すると、回路的な増幅帰還が急速にかかり、電位差は一気に開く（時間ｔｃ付近：曲線Ｇ）。
【０００６】
したがって、この内部電源の電圧が低い場合、センスアンプの電源電圧（ソース電位）の浮き、沈みに対するセンスアンプの感度が非常に高い状態になる。その結果、センスアンプの高速動作に悪影響が発生する。このような状態を改善する方法として、オーバードライブ方式がある。オーバードライブ方式を用いると、センスアンプの電流供給能力を十分に得ることできる。それにより、ＰＭＯＳトランジスタＴｒ１２（、Ｔｒ１４）におけるソース電位の沈みを抑えることができ、高速化の効果は大きい。
【０００７】
関連する技術として特開２０００−２８５６７６号公報にオーバードライブ方式のセンスアンプを有するメモリデバイスが開示されている。このメモリデバイスは、第１の電源と、該第１の電源より低い第２の電源と、メモリセルにビット線を介して接続され前記ビット線電位を増幅するセンスアンプを有する。そのメモリデバイスは、前記センスアンプが活性化された時、前記センスアンプに対して第１の期間に前記第１の電源を供給し、その後の第２の期間に前記第２の電源を供給するセンスアンプ制御回路を更に有する。前記センスアンプ制御回路は、前記センスアンプの活性化とほぼ同じタイミングでダミービット線を増幅するモニタ用センスアンプとを有する。前記センスアンプ制御回路は、前記センスアンプが活性化された時、前記ダミービット線の電位に応じて、前記第１の電源から第２の電源への切り替えを行う。
【０００８】
特開平１１−１２１７１７号公報に半導体記憶装置が開示されている。この半導体記憶装置は、コモンソース線に所定の駆動電圧が供給されることで選択的に動作状態とされる複数の単位増幅回路と、所定の駆動制御信号を受けて選択的にオン状態とされ対応する上記コモンソース線に上記駆動電圧を選択的に伝達する駆動ＭＯＳＦＥＴとをそれぞれ含み、半導体基板面に分散配置される複数のセンスアンプを具備する。この半導体記憶装置は、上記センスアンプの上記駆動電圧の供給ノードからの配置距離に応じて対応する上記コモンソース線の配線幅あるいは上記駆動ＭＯＳＦＥＴのゲート幅又はそのゲート長が変化される。
【０００９】
特開平１１−３９８７５号公報に半導体記憶装置が開示されている。この半導体記憶装置は、第１、第２及び第３の電圧供給ノードと、メモリセルアレイと、センスアンプブロックと、第１、第２及び第３の配線と、センスアンプ駆動制御手段とを有する。第１、第２及び第３の電圧供給ノードは、第１の電圧、上記第１の電圧よりも高い第２の電圧及び上記第２の電圧よりも高い第３の電圧をそれぞれ供給する。メモリセルアレイは、上記第１の電圧又は上記第２の電圧に応じた電荷をデータとして保持するメモリセルがワード線とビット線対との交点に配置されている。センスアンプブロックは、上記ビット線対に接続されており、上記メモリセルに保持されているデータを読み出す際、第１の期間においては上記第１の電圧と上記第３の電圧に応答して動作し、第２の期間においては上記第１の電圧と上記第２の電圧とに応答して動作するセンスアンプを含む。第１、第２及び第３の配線は、上記電圧供給ノードに接続されており、上記センスアンプブロックに上記第１の電圧、上記第２の電圧及び上記第３の電圧を夫々供給する。センスアンプ駆動制御手段は、上記配線の上記電圧供給ノードと上記センスアンプブロックとの間の配線長に応じて上記第１及び第２の期間の長さを調整する。
【００１０】
【特許文献１】特開２０００−２８５６７６号公報
【特許文献２】特開平１１−１２１７１７号公報
【特許文献３】特開平１１−３９８７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図２は、オーバードライブ方式のセンスアンプにおけるＰＭＯＳトランジスタのソース電位の時間依存性を示すグラフである。シミュレーションによる。縦軸はＰＭＯＳトランジスタＴｒ１２、Ｔｒ１４のソース電位、横軸は時間を示している。曲線Ａ１とＡ２、Ｂ１とＢ２、Ｃ１とＣ２、Ｄ１とＤ２は、それぞれ、オーバードライブを実施しない、ｔＡ時間実施、ｔＢ時間実施、ｔＣ時間実施（ｔＡ＜ｔＢ＜ｔＣ）の場合を示している。また、図３は、オーバードライブ方式のセンスアンプにおけるビット線の電圧の時間依存性を示すグラフである。シミュレーションによる。縦軸はビット線Ｂｉｔ、Ｂｉｔ／の電圧、横軸は時間を示している。曲線Ａ３とＡ４、Ｂ３とＢ４、Ｃ３とＣ４、Ｄ３とＤ４は、それぞれ、オーバードライブを実施しない、ｔＡ時間実施、ｔＢ時間実施、ｔＣ時間実施（ｔＡ＜ｔＢ＜ｔＣ）の場合をそれぞれ示している。
【００１２】
図３に示されるように、オーバードライブの最適な実施時間はｔＣ時間（曲線Ｃ１〜Ｃ４）である。オーバードライブし過ぎてソース電位がオーバーシュートすると（曲線Ｄ１）、ビット線電位もオーバーシュートして（曲線Ｄ３）、ビット線Ｂｉｔ（、Ｂｉｔ／）のＨｉｇｈレベルが電源電圧ＶＤＤよりも高くなる可能性がある。その場合、読み出し動作後にビット線Ｂｉｔ、Ｂｉｔ／間をショートしたとき、ビット線Ｂｉｔ、Ｂｉｔ／の電位が１／２ＶＤＤ以上になってしまい、１／２ＶＤＤにプリチャージすることができない。逆に、オーバードライブが不足すると（曲線Ｂ１、Ｂ３）、センスアンプの動作速度が遅くなる。したがって、オーバードライブを制御することが必要になる。
【００１３】
それに関し、本発明の発明者は、今回新たに以下の知見を見出した。特に、上記のように電源電圧ＶＤＤが低電圧である場合、ＰＭＯＳトランジスタのソース電位に対するセンスアンプの感度が非常に高いため、最適なタイミング範囲が非常に狭くなる。このような場合、トランジスタ等の素子の製造ばらつきに伴う素子性能のばらつきの影響を考慮することも重要となる。ここで、特開２０００−２８５６７６号公報は、センスアンプのオーバードライブ動作のタイミング制御を行うためのオーバードライブセンスアンプ制御回路を開示している。しかし、このオーバードライブセンスアンプ制御回路は、メモリコア全体に対して一つ設けられているだけでなので、素子性能のばらつきの影響に対応することは困難である。加えて、前述のオーバードライブセンスアンプ制御回路は、回路が複雑で比較的大きな面積を占有する。なぜなら、ダミービット線やダミープリチャージ回路などの全てのセンスアンプまわりの回路からなるダミーセンスアンプアレイを形成しているからである。言い換えれば、そのようなダミーアレイをメモリコア内に複数配置することは、チップペナルティ・消費電力などの面からも現実的ではない。センスアンプ毎に精度良くオーバードライブを制御することができる技術が望まれる。素子性能のばらつきに対応してオーバードライブを高精度に制御することが可能な技術が求められる。
【課題を解決するための手段】
【００１４】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１５】
本発明の半導体装置は、メモリセル（２）と、センスアンプ（３）と、電源回路（４）と、電源制御回路（５）と、センスダミー回路（６）とを具備する。センスアンプ（３）は、メモリセル（２）のデータの読出しに用いられる。電源回路（４）は、電源電圧（ＶＳＤ１、ＶＤＤ）を切り換えてセンスアンプ（３）に供給する。電源制御回路（５）は、電源回路（４）を制御する。センスダミー回路（６）は、センスアンプ（３）の活性化直後の動作を再現する。センスダミー回路（６）は、その再現に基づいて、電源制御回路（５）を制御する。
【００１６】
本発明では、センスダミー回路（６）でセンスアンプ（３）の活性化直後の動作を再現している。したがって、そのセンスダミー回路（６）のタイミングを用いて電源制御回路（５）を制御することで、電源制御回路（５）は、適切なタイミングで電源電圧（ＶＳＤ１、ＶＤＤ）を切り換えてセンスアンプに供給するように電源回路（４）を制御することができる。それにより、センスアンプ（３）の動作を高速にすることができる。そのとき、センスダミー回路（６）を、例えば、センスアンプ（３）の近傍のローカルな位置に設けることで、半導体チップにおける素子特性の場所依存性を考慮したタイミングを実現することが可能となる。
【発明の効果】
【００１７】
本発明により、センスアンプ毎に精度良くオーバードライブを制御することができ、素子性能のばらつきに対応してオーバードライブを高精度に制御することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の半導体装置の実施の形態に関して、添付図面を参照して説明する。
【００１９】
本発明では、センスアンプにオーバードライブ方式を用いている。ここで、従来のオーバードライブ方式は、ビット線Ｂｉｔ、Ｂｉｔ／への電流供給能力の不足を補うことを目的としていた。しかし、発明者の研究により、以下の点が明らかとなった。
ビット線Ｂｉｔ、Ｂｉｔ／の長さに関わらず、センスアンプ３の電源電圧が低いとき、ビット線Ｂｉｔ、Ｂｉｔ／間の電位差を高速に増幅することが困難になる場合がある。その理由は、電流供給能力の問題ではなく、センスアンプのＰＭＯＳトランジスタとＮＭＯＳトランジスタをスイッチングする能力が不足するためである。それに対処するためには、従来のような、センスアンプのＰＭＯＳトランジスタをオーバードライブする方法だけではなく、ＮＭＯＳトランジスタを負の電圧の側へオーバードライブすること、及び、ＰＭＯＳトランジスタを正の電圧の側へオーバードライブこと、のうちの少なくとも一方を実施すればよい。それにより、センスアンプ３のトランジスタの少なくとも一つがオーバードライブされ、回路的な増幅帰還が急速にかかり、ビット線Ｂｉｔ、Ｂｉｔ／間の電位差を一気に開くことができる。すなわち、センスアンプ３を高速に動作させることができる。
【００２０】
（第１の実施の形態）
本実施の形態では、センスアンプのＰＭＯＳトランジスタを正の電圧の側へオーバードライブする。
図４は、本発明の半導体装置の第１の実施の形態を示すブロック図である。半導体装置１は、メモリコア２０を具備している。ここで、半導体装置１は、メモリコア２０を有していればよく、ＤＲＡＭのような半導体メモリそのものであっても良いし、メモリコアを有するシステムＬＳＩであっても良い。メモリコア２０は、メモリの機能を有し、ＤＲＡＭコアに例示される。だだし、センスアンプを用いた読み出しを行うものであれば、ＤＲＡＭコアに限定されるものではない。メモリコア２０は、複数のサブアレイコア２１と、ＶＳＤ電源部２２と、ＶＤＤ入力部２３と、ＧＮＤ入力部２４とを備えている。
【００２１】
複数のサブアレイコア２１は、メモリコア２０内にマトリクス状に配置されている。サブアレイコア２１は、メモリコア２０におけるメモリアレイの最小単位である。後述されるセンスアンプのオーバードライブを制御する回路（電源回路４と電源制御回路５とセンスアンプダミー回路６）は、この最小単位ごとに設けられていることが好ましい。ただし、当該回路がセンスアンプの増幅を高速化でき、増幅し過ぎない単位であれば、サブアレイコア２１より大きな単位、例えば、複数のサブアレイコア２１毎に設けられていても良い。サブアレイコア２１は、セルアレイ３１と、センスアンプ部３２と、サブアレイ制御部３３を含んでいる。
【００２２】
セルアレイ３１は、マトリクス状に配置された複数のメモリセルを有している。メモリコア２０がＤＲＡＭコアの場合、メモリセルはＤＲＡＭ用のメモリセルである。センスアンプ部３２は、複数のセンスアンプを有する。セルアレイ３１のビット線対ごとに、一つのセンスアンプを有している。サブアレイ制御部３３は、サブアレイコア２１の動作を制御する。後述されるオーバードライブを制御する回路（電源回路４と電源制御回路５とセンスアンプダミー回路６）を含んでいる。
【００２３】
ＶＤＤ入力部２３は、メモリコア２０の外部から電源電圧ＶＤＤを供給され、各サブアレイコア２１へ供給する。ＧＮＤ入力部２４は、メモリコア２０の外部から接地電圧ＧＮＤを供給され、各サブアレイコア２１へ供給する。ＶＳＤ電源部２２は、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて、電源電圧ＶＤＤよりも大きい、オーバードライブ用の電源電圧ＶＳＤ１を生成する。そして、その電源電圧ＶＤＳ１を各サブアレイコア２１へ供給する。
【００２４】
図５は、本発明の半導体装置の第１の実施の形態におけるサブアレイコア２１のセンスアンプとそれに関わる回路の詳細を示す回路図の一例である。
【００２５】
セルアレイ３１は、ビット線Ｂｉｔ、Ｂｉｔ／、ワード線ＷＬ、メモリセル２、プリチャージ線ＰＤＬ、プリチャージ回路７を備えている。ビット線Ｂｉｔ、Ｂｉｔ／は、Ｙ方向に延伸している。ワード線ＷＬは、Ｙ方向に垂直なＸ方向に延伸している。メモリセル２は、ビット線Ｂｉｔ、Ｂｉｔ／とワード線ＷＬとの交点に対応して設けられている。メモリセル２は、選択トランジスタＱｃとセル容量Ｃｓを含んでいる。セル容量Ｃｓは、電荷を蓄積し、一方を参照電圧ＨＶＤＤ（例示：０．４Ｖ）を供給する配線に、他方を選択トランジスタＱｃにそれぞれ接続されている。選択トランジスタＱｃは、ＮＭＯＳトランジスタに例示され、ゲートをワード線ＷＬに、ソース／ドレインの一方をビット線Ｂｉｔに、他方をセル容量Ｃｓにぞれぞれ接続されている。
【００２６】
プリチャージ線ＰＤＬは、Ｘ方向に延伸し、プリチャージ回路７に接続されている。
プリチャージ回路７は、一組のビット線Ｂｉｔ、Ｂｉｔ／ごとに、それらの間に設けられている。トランジスタＴｒ２１〜Ｔｒ２３（例示：ＮＭＯＳトランジスタ）を備える。Ｔｒ２１，Ｔｒ２２は、直列接続され、ゲートをプリチャージ線ＰＤＬに、Ｔｒ２１のソース／ドレインの一方をビット線Ｂｉｔに、Ｔｒ２２のソース／ドレインの一方をＢｉｔ／に、トランジスタＴｒ２１，Ｔｒ２２の接続点を参照電圧ＨＶＤＤ（例示：０．４Ｖ）を供給する配線にそれぞれ接続されている。トランジスタＴｒ２３は、ゲートをプリチャージ線ＰＤＬに、ソース／ドレインをビット線Ｂｉｔ、Ｂｉｔ／に接続されている。プリチャージ回路７は、メモリセル２の待機時に、一組のビット線Ｂｉｔ、Ｂｉｔ／を参照電圧ＨＶＤＤにプリチャージする。参照電圧ＨＶＤＤは、電源電圧ＶＤＤの１／２に設定されている。
【００２７】
センスアンプ部３２は、一組のビット線Ｂｉｔ、Ｂｉｔ／の対ごとに、それらの間にセンスアンプ３を有している。センスアンプ３は、センスアンプ電源供給線ＳＡＰ、ＳＡＮとビット線Ｂｉｔ、Ｂｉｔ／とに接続されている。センスアンプ３は、メモリセル２の読み出し動作時に、一組のビット線Ｂｉｔ、Ｂｉｔ／間の電圧差を検出して増幅する。増幅された電位差に基づいて、メモリセル２のデータが読み出される。
センスアンプ３はトランジスタＴｒ１〜Ｔｒ４を備える。トランジスタＴｒ２（例示：ＰＭＯＳトランジスタ）、Ｔｒ４（例示：ＰＭＯＳトランジスタ）のソースに、センスアンプ電源供給線ＳＡＰを介してＨｉｇｈ側の電源電圧ＶＤＤ（例示：０．８Ｖ）が供給される。ただし、オーバードライブ時には電源電圧ＶＳＤ１（例示：１．０Ｖ）が供給される。また、トランジスタＴｒ１（例示：ＮＭＯＳトランジスタ）、Ｔｒ３（例示：ＮＭＯＳトランジスタ）のソースに、センスアンプ電源供給線ＳＡＮを介してＬｏｗ側の接地電圧ＧＮＤ（例示：０Ｖ）が供給される。トランジスタＴｒ１，Ｔｒ２は、直列接続され、ゲートをＢｉｔ／及びトランジスタＴｒ３とＴｒ４との接続点に接続されている。トランジスタＴｒ３，Ｔｒ４は、直列接続され、ゲートをＢｉｔ及びトランジスタＴｒ１とＴｒ２との接続点に接続されている。
【００２８】
サブアレイ制御部３３は、ワード線ＷＬを駆動するワード線駆動回路（図示されず）、プリチャージ線ＰＤＬを駆動するビット線プリチャージ駆動回路（図示されず）、及び、センスアンプ電源供給線ＳＡＰ、ＳＡＮを駆動するセンスアンプ駆動回路８を備えている。センスアンプ駆動回路８は、センスアンプ電源供給線ＳＡＰを介して電源電圧ＶＤＤ、ＶＳＤ１を供給し、センスアンプ電源供給線ＳＡＮを介して接地電圧ＧＮＤを供給して、センスアンプのオーバードライブ方式の読み出し動作を制御する。センスアンプ駆動回路８は、電源回路４と電源制御回路５とセンスアンプダミー回路６を含んでいる。
【００２９】
電源回路４は、電源制御回路５からの制御信号に基づいて、読み出し動作時に、センスアンプ電源供給線ＳＡＰにオーバードライブ用の電源電圧ＶＳＤ１（例示：１．０Ｖ）を供給し、その後に通常の電源電圧ＶＤＤ（例示：０．８Ｖ）を供給する。すなわち、電源電圧を切り換えて供給する。同時に、センスアンプ電源供給線ＳＡＮに接地電圧ＧＮＤ（例示：０Ｖ）を供給する。
電源回路４は、ＰＭＯＳトランジスタＴｒ５，Ｔｒ６，及びＮＭＯＳトランジスタＴｒ９を備えている。ＰＭＯＳトランジスタＴｒ５は、ソースを電源電圧ＶＤＤを供給する配線に、ゲートを電源制御回路５のＮＡＮＤ回路１２に、ドレインをセンスアンプ電源供給線ＳＡＰにそれぞれ接続されている。ＰＭＯＳトランジスタＴｒ６は、ソースを電源電圧ＶＳＤ１を供給する配線に、ゲートを電源制御回路５のＮＡＮＤ回路１３に、ドレインをセンスアンプ電源供給線ＳＡＰにそれぞれ接続されている。ＮＭＯＳトランジスタＴｒ９は、ソースを接地電圧ＧＮＤを供給する配線に、ゲートを電源制御回路５のセンスアンプイネーブル信号ＳＥを供給する配線に、ドレインをセンスアンプ電源供給線ＳＡＮにそれぞれ接続されている。すなわち、
【００３０】
電源制御回路５は、センスアンプダミー回路６の出力に基づいて、電源回路４を制御する。
この例では、電源制御回路５は、ＰＭＯＳトランジスタＴｒ７，インバータ回路１１、ＮＡＮＤ回路１２、１３を備えている。ＰＭＯＳトランジスタＴｒ７は、ソースを電源電圧ＶＤＤを供給する配線に、ゲートをプリチャージ線ＰＤＬを反転した信号ＰＤＬ／を供給する配線に、ドレインをインバータ回路１１の入力、ＮＡＮＤ回路１３の一方の入力、及びセンスアンプダミー回路６（ＮＭＯＳトランジスタＴｒ８のドレイン）にそれぞれ接続されている。インバータ回路１１は、出力をＮＡＮＤ回路１２の一方の入力に接続されている。ＮＡＮＤ回路１２のもう一方の入力はセンスアンプイネーブル信号ＳＥを供給する配線に、出力は電源回路４のＰＭＯＳトランジスタＴｒ５のゲートにそれぞれ接続されている。ＮＡＮＤ回路１３のもう一方の入力はセンスアンプイネーブル信号ＳＥを供給する配線に、出力は電源回路４のＰＭＯＳトランジスタＴｒ６のゲートにそれぞれ接続されている。
【００３１】
センスアンプダミー回路６は、センスアンプ３を構成する素子数よりも少ない素子数を用いて、センスアンプ３の活性化直後の動作を再現（模擬）する。センスアンプダミー回路６は、センスアンプ３の極めて近くに設けられているので、センスアンプ３の素子とセンスアンプダミー回路６の素子とは、素子特性はほぼ同じと考えることができる。したがって、センスアンプダミー回路６は、素子性能のばらつきに影響を受けずにセンスアンプ３の動作を再現することができる。
【００３２】
センスアンプダミー回路６は、センスアンプ３の活性化直後の動作、すなわち、センスアンプ３のプリチャージ直後からセンス開始を経たセンス完了までの所定の期間を再現する。センスアンプ３の動作を部分的に再現するため、このセンスアンプダミー回路６は、センスアンプ回路の要素（センスアンプを構成する一部の素子）のみで構成されており、ダミービット線すなわち増幅すべきビット線やダミープリチャージ回路などのセンスアンプまわりの回路、配線等を有していない。このように、センスアンプダミー回路６により再現する動作を、特にセンスアンプ３の活性化直後に絞ることで、動作の再現に必ずしも必要のない素子や配線等を省くことができる。それにより、センスアンプ３の動作を再現する回路を極めて小さく作ることができる。
【００３３】
この図の例では、ＮＭＯＳトランジスタＴｒ８という一個の素子で、少なくとも４個のＭＯＳトランジスタＴｒ１〜Ｔｒ４で構成されセンスアンプ３の活性化直後の動作を再現する。センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８は、ソースをセンスアンプ電源供給線ＳＡＮに、ゲートをＨＶＤＤを供給する配線に、ドレインをＰＭＯＳトランジスタＴｒ７にそれぞれ接続されている。ＮＭＯＳトランジスタＴｒ８は、ソースをセンスアンプ電源供給線ＳＡＮに直接接続されていることが好ましい。センスアンプ３の、活性化直後の動作を、他の素子の影響を受けずに適切に再現できるからである。
【００３４】
このセンスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８は、センスアンプ３のＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）に対応している。
すなわち、ＮＭＯＳトランジスタＴｒ８では、ゲートの電圧はＨＶＤＤに、ソースの電圧はセンスアンプ電源供給線ＳＡＮの電圧になる。一方、ＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）は、ＨＶＤＤにプリチャージされたビット線Ｂｉｔ／（、Ｂｉｔ）にゲートを接続されているので、ゲートの電圧はＨＶＤＤに、ソースの電圧はセンスアンプ電源供給線ＳＡＮの電圧になる。従って、ＮＭＯＳトランジスタＴｒ８とＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）とは、ソースとドレインとの関係が同じである。ＮＭＯＳトランジスタの動作は、主にソース−ドレイン電圧により支配されることから、センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８は、センスアンプ３のＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）の活性化直後の動作を再現できる。
【００３５】
以上のようにセンスアンプダミー回路６はセンスアンプ３の活性化直後の動作を再現することができる。加えて、このＮＭＯＳトランジスタＴｒ８は、ＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）と同じ設計（構造）の素子であり、極めて近くに形成されているので、その素子特性はほほ同じと考えることができる。従って、センスアンプダミー回路６は、素子特性のばらつきに影響を受けずにセンスアンプ３の動作を極めて正確に再現することができる。
【００３６】
次に、本発明の半導体装置の第１の実施の形態の動作について説明する。図６は、本発明の半導体装置の第１の実施の形態の動作を示すタイミングチャートである。ただし、図６（ａ）は、ワード線ＷＬの昇圧用の電圧を示す。図６（ｂ）は、プリチャージ線ＰＤＬの電圧を示す。図６（ｃ）は、センスアンプイネーブル信号ＳＥを示す。図６（ｄ）は、ノードＡにおける電圧を示す。ここで、ノードＡは、センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８のドレインと、電源制御回路５のＰＭＯＳトランジスタＴｒ７のドレインと、インバータ回路１１の入力と、ＮＡＮＤ回路１３の一方の入力との接続点である。図６（ｅ）は、ＮＡＮＤ回路１３の出力を示す。図６（ｆ）は、ＮＡＮＤ回路１２の出力を示す。図６（ｇ）は、センスアンプ電源供給線ＳＡＰ、ＳＡＮの電位を示す。図６（ｈ）は、ビット線Ｂｉｔ、Ｂｉｔ／の電圧を示す。
【００３７】
時間ｔ１において、プリチャージ線ＰＤＬの電圧がＬｏｗ状態になり（図６（ｂ））、ワード線ＷＬが昇圧されて（図６（ａ））、センス動作が開始される。これにより、ビット線Ｂｉｔ，Ｂｉｔ／間に電位差が発生する（図６（ｈ））。ここでは、仮に、高電位側をビット線Ｂｉｔ／とし、低電位側をビット線Ｂｉｔとする。センスイネーブルＳＥはＬｏｗ状態であるため（図６（ｃ））、ＮＭＯＳトランジスタＴｒ９はオフである。また、電源制御回路５のＰＭＯＳトランジスタＴｒ７は、ＰＤＬ／信号がＨｉｇｈ状態になるのでオフになる。このとき、ノードＡの電圧は、電源電圧ＶＤＤ（Ｈｉｇｈ状態）である（図６（ｄ））。従って、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態であるため（図６（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフである。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態であるため（図６（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフである。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＳＤ１、ＶＤＤのいずれも供給されず、センスアンプ電源供給線ＳＡＮには接地電圧ＧＮＤが供給されず、いずれもＨＶＤＤである（図６（ｇ））。
【００３８】
時間ｔ２において、センスイネーブルＳＥはＨｉｇｈ状態になるため（図６（ｃ））、ＮＭＯＳトランジスタＴｒ９はオンになる。その結果、センスアンプ電源供給線ＳＡＮには、接地電圧ＧＮＤが供給される。また、電源制御回路５のＰＭＯＳトランジスタＴｒ７は、オフである。このとき、ノードＡの電圧は、電源電圧ＶＤＤ（Ｈｉｇｈ状態）である（図６（ｄ））。従って、ＮＡＮＤ回路１３の出力はＬｏｗ状態になるため（図６（ｅ））、ＰＭＯＳトランジスタＴｒ６はオンになる。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態のままであるため（図６（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフのままである。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＳＤ１が供給され、センスアンプ電源供給線ＳＡＮには接地電圧ＧＮＤが供給される（図６（ｇ））。
センスアンプ電源供給線ＳＡＰ、ＳＡＮには、それぞれ電源電圧ＶＳＤ１、接地電圧ＧＮＤが供給されるので、センスアンプＳＡの動作により、ビット線Ｂｉｔ、Ｂｉｔ／のいずれか一方が高電位に、他方が低電位に急速に変わり始める（図６（ｈ））。このとき、センス動作の初期において、センスアンプ電源供給線ＳＡＰ側に、通常の電源電圧ＶＤＤよりも高い電源電圧ＶＳＤ１を供給する（オーバードライブする）ので、通常の電源電圧ＶＤＤを用いる場合（図６（ｈ）：破線）に比較して、高速に高電位側（例示：ビット線Ｂｉｔ／）を立ち上げ、高速に低電位側（例示：ビット線Ｂｉｔ）を立ち下げることができる。
【００３９】
時間ｔ３において、センスアンプ電源供給線ＳＡＮが接地電圧ＧＮＤになっているので、センスアンプ電源供給線ＳＡＮとノードＡとの間に電位差が発生する。センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８にはゲートにＨＶＤＤが供給されているので、ノードＡからセンスアンプ電源供給線ＳＡＮへ電荷が移動する。その結果、ノードＡの電圧が低下し、Ｌｏｗ状態（接地電圧ＧＮＤ）になる（図６（ｄ））。
同様に、センスアンプ電源供給線ＳＡＮが接地電圧ＧＮＤになっているので、センスアンプ電源供給線ＳＡＮとＮＭＯＳトランジスタＴｒ１のドレインとの間に電位差が発生する。センスアンプ３のＮＭＯＳトランジスタＴｒ１ではゲートがＨＶＤＤよりも高電位になっているので、ＮＭＯＳトランジスタＴｒ１がオンになり、そのドレインからセンスアンプ電源供給線ＳＡＮへ電荷が移動する。その結果、そのドレイン及びビット線Ｂｉｔの電圧が低下し、接地電圧ＧＮＤになる。ＮＭＯＳトランジスタＴｒ１の電位低下のタイミングが、ＮＭＯＳトランジスタＴｒ８の電位低下のタイミングに対応している。すなわち、ＮＭＯＳトランジスタＴｒ１はＮＭＯＳトランジスタＴｒ８（センスアンプ３）の活性化直後の動作を再現できる。
その結果、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態になるため（図６（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフになる。一方、ＮＡＮＤ回路１２の出力はＬｏｗ状態になるため（図６（ｆ））、ＰＭＯＳトランジスタＴｒ５はオンになる。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＤＤが供給され、センスアンプ電源供給線ＳＡＮには接地電圧ＧＮＤが維持される（図６（ｇ））。
ビット線Ｂｉｔ／が概ね高電位のＶＤＤに、ビット線Ｂｉｔが概ね低電位のＧＮＤになっている（図６（ｈ））。このとき、センスアンプ電源供給線ＳＡＰに供給される電圧は、高電圧の電源電圧ＶＳＤ１から通常の電源電圧ＶＤＤに換わる。このタイミングが適切に設定されているので、センスアンプ３のＰＭＯＳトランジスタＴｒ４のソース電位が正の側へオーバーシュートすることが無い。そのため、ビット線Ｂｉｔ／がＶＤＤ以上の高電圧になることはなくなる。そのため、センス動作後に、ビット線Ｂｉｔ，Ｂｉｔ／が１／２ＶＤＤを超えることが無くなり、プリチャージを適切に行うことができる。すなわち、センスアンプダミー回路６は、センスアンプ３が増幅するセンス開始後のビット線Ｂｉｔ／（高位側）の電位が電源電圧ＶＤＤよりも高くならないようにセンスアンプ電源供給線ＳＡＰの電位を電源電圧ＶＳＤ１から電源電圧ＶＤＤに切換えるように前記スイッチ回路を制御する。
【００４０】
時間ｔ３〜時間ｔ４で読み出し動作が終了後、時間ｔ４において、センスイネーブルＳＥはＬｏｗ状態になるため（図６（ｃ））、ＮＭＯＳトランジスタＴｒ９はオフになる。その結果、センスアンプ電源供給線ＳＡＮには、接地電圧ＧＮＤが供給されなくなる。ノードＡの電圧は、Ｌｏｗ状態（接地電圧ＧＮＤ）である（図６（ｄ））。従って、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態のままであり（図６（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフのままである。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態になるため（図６（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフになる。その結果、センスアンプ電源供給線ＳＡＰ、ＳＡＮでは、それぞれ電源電圧ＶＤＤ、接地電圧ＧＮＤが供給されなくなるが、それら電圧が維持される（図６（ｇ））。また、ビット線Ｂｉｔ／が高電位に、ビット線Ｂｉｔが低電位に維持される（図６（ｈ））。
【００４１】
時間ｔ５において、ワード線ＷＬが降圧されて（図６（ａ））、プリチャージ線ＰＤＬの電圧がＨｉｇｈ状態になり（図６（ｂ））、センス動作が終了する。ビット線Ｂｉｔとビット線Ｂｉｔ／とがショートされるので、ビット線Ｂｉｔ、Ｂｉｔ／はいずれも１／２ＶＤＤにプリチャージされる（図６（ｈ））。このとき、ビット線Ｂｉｔ／がＶＤＤであり、ビット線ＢｉｔがＧＮＤであるから、プリチャージ電位が１／２ＶＤＤを超えることが無くなり、プリチャージを適切に行うことができる。
【００４２】
本発明により、ＰＭＯＳトランジスタＴｒ２（、Ｔｒ４）を正の電圧の側へオーバードライブことにより、回路的な増幅帰還が急速にかかり、ビット線Ｂｉｔ、Ｂｉｔ／間の電位差を一気に開くことができる。すなわち、センスアンプ３を高速に動作させることができる。
【００４３】
本発明では、オーバードライブ用の電源電圧ＶＳＤ１から通常の電源電圧ＶＤＤへの切り換えを、センスアンプ３の動作を再現可能なセンスアンプダミー回路６を使ってセルフタイミングで実現するので、最適なタイミングで切り換えを実行することが可能となる。特に、サブアレイ毎のローカルな領域（センスアンプ３の近傍）に設けられたセンスアンプダミー回路６を用いているので、半導体チップにおける素子特性の場所依存性を考慮したタイミングを実現することが可能となる。
【００４４】
（第２の実施の形態）
本実施の形態では、ＮＭＯＳトランジスタを負の電圧の側へオーバードライブすること、及び、ＰＭＯＳトランジスタを正の電圧の側へオーバードライブことを両方実施する。
図７は、本発明の半導体装置の第２の実施の形態を示すブロック図である。半導体装置１ａは、メモリコア２０を具備している。ここで、半導体装置は、メモリコア２０ａを有していればよく、ＤＲＡＭのような半導体メモリそのものであっても良いし、メモリコアを有するシステムＬＳＩであっても良い。メモリコア２０ａは、メモリの機能を有し、ＤＲＡＭコアに例示される。だだし、センスアンプを用いた読み出しを行うものであれば、ＤＲＡＭコアに限定されるものではない。このメモリコア２０ａは、ＶＳＤ電源部２２及びサブアレイコア２１の替わりに、ＶＳＤ電源部２２ａ及びサブアレイコア２１ａを有する点で、第１の実施の形態のメモリコア２０と異なる。
【００４５】
ＶＳＤ電源部２２ａは、電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いて、オーバードライブ用の、電源電圧ＶＤＤよりも大きい電源電圧ＶＳＤ１に加えて、接地電圧ＧＮＤより小さい（負の）電源電圧ＶＳＤ２を生成する。サブアレイコア２１ａは、サブアレイ制御部３３の替わりにサブアレイ制御部３３ａを有する点で、第１の実施の形態のサブアレイコア２１と異なる。サブアレイ制御部３３ａについては後述する。
その他の構成については、第１の実施の形態と同様のであるのでその説明を省略する。
【００４６】
図８は、本発明の半導体装置の第２の実施の形態におけるサブアレイコア２１ａのセンスアンプとそれに関わる回路の詳細を示す回路図の一例である。サブアレイコア２１ａのサブアレイ制御部３３ａは、電源回路４の替わりに電源回路４ａを有する点で第１の実施の形態と異なる。
【００４７】
電源回路４ａは、電源制御回路５からの制御信号に基づいて、読み出し動作時に、センスアンプ電源供給線ＳＡＰにオーバードライブ用の電源電圧ＶＳＤ１（例示：１．０Ｖ）を供給し、その後に通常の電源電圧ＶＤＤ（例示：０．８Ｖ）を供給する。同時に、センスアンプ電源供給線ＳＡＮにオーバードライブ用の電源電圧ＶＳＤ２（例示：−０．２Ｖ）を供給し、その後に通常の接地電圧ＧＮＤ（例示：０Ｖ）を供給する。
電源回路４ａは、センスアンプ電源供給線ＳＡＰの側にＰＭＯＳトランジスタＴｒ５，Ｔｒ６を備えている。ＰＭＯＳトランジスタＴｒ５は、ソースを電源電圧ＶＤＤを供給する配線に、ゲートを電源制御回路５に、ドレインをセンスアンプ電源供給線ＳＡＰにそれぞれ接続されている。ＰＭＯＳトランジスタＴｒ６は、ソースを電源電圧ＶＳＤ１を供給する配線に、ゲートを電源制御回路５に、ドレインをセンスアンプ電源供給線ＳＡＰにそれぞれ接続されている。
電源回路４ａは、センスアンプ電源供給線ＳＡＰの側にＮＭＯＳトランジスタＴｒ９，Ｔｒ１０を備えている。ＮＭＯＳトランジスタＴｒ９は、ソースを接地電圧ＧＮＤを供給する配線に、ゲートをインバータ回路１４を介して電源制御回路５のＮＡＮＤ回路１２に、ドレインをセンスアンプ電源供給線ＳＡＮにそれぞれ接続されている。ＮＭＯＳトランジスタＴｒ１０は、ソースを電源電圧ＶＳＤ２を供給する配線に、ゲートをインバータ回路１５を介して電源制御回路５のＮＡＮＤ回路１３に、ドレインをセンスアンプ電源供給線ＳＡＮにそれぞれ接続されている。
その他の構成については、第１の実施の形態と同様のであるのでその説明を省略する。
【００４８】
次に、本発明の半導体装置の第２実施の形態の動作について説明する。図９は、本発明の半導体装置の第２の実施の形態の動作を示すタイミングチャートである。ただし、図９（ａ）は、ワード線ＷＬの昇圧用の電圧を示す。図９（ｂ）は、プリチャージ線ＰＤＬの電圧を示す。図９（ｃ）は、センスアンプイネーブル信号ＳＥを示す。図９（ｄ）は、ノードＡにおける電圧を示す。ここで、ノードＡは、センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８のドレインと、電源制御回路５のＰＭＯＳトランジスタＴｒ７のドレインと、インバータ回路１１の入力と、ＮＡＮＤ回路１３の一方の入力との接続点である。図９（ｅ）は、ＮＡＮＤ回路１３の出力を示す。図９（ｆ）は、ＮＡＮＤ回路１２の出力を示す。図９（ｇ）は、センスアンプ電源供給線ＳＡＰ、ＳＡＮの電圧を示す。図９（ｈ）は、ビット線Ｂｉｔ、Ｂｉｔ／の電圧を示す。
【００４９】
時間ｔ１において、プリチャージ線ＰＤＬの電圧がＬｏｗ状態になり（図９（ｂ））、ワード線ＷＬが昇圧されて（図９（ａ））、センス動作が開始される。これにより、ビット線Ｂｉｔ，Ｂｉｔ／間に電位差が発生する（図９（ｈ））。ここでは、仮に、高電位側をビット線Ｂｉｔ／とし、低電位側をビット線Ｂｉｔとする。センスイネーブルＳＥはＬｏｗ状態である（図９（ｃ））。また、電源制御回路５のＰＭＯＳトランジスタＴｒ７は、ＰＤＬ／信号がＨｉｇｈ状態になるのでオフになる。このとき、ノードＡの電圧は、電源電圧ＶＤＤ（Ｈｉｇｈ状態）である（図９（ｄ））。従って、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態であるため（図９（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフ、ＮＭＯＳトランジスタＴｒ１０もオフである。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態であるため（図９（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフ、ＮＭＯＳトランジスタＴｒ９もオフである。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＳＤ１、ＶＤＤのいずれも供給されず、センスアンプ電源供給線ＳＡＮには電源電圧ＶＳＤ２、接地電圧ＧＮＤのいずれも供給されず、いずれもＨＶＤＤである（図９（ｇ））。
【００５０】
時間ｔ２において、センスイネーブルＳＥはＨｉｇｈ状態になる（図９（ｃ））。電源制御回路５のＰＭＯＳトランジスタＴｒ７は、オフである。このとき、ノードＡの電圧は、電源電圧ＶＤＤ（Ｈｉｇｈ状態）である（図９（ｄ））。従って、ＮＡＮＤ回路１３の出力はＬｏｗ状態になるため（図９（ｅ））、ＰＭＯＳトランジスタＴｒ６はオン、ＮＭＯＳトランジスタＴｒ１０もオンになる。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態のままであるため（図９（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフ、ＮＭＯＳトランジスタＴｒ９もオフのままである。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＳＤ１が供給され、センスアンプ電源供給線ＳＡＮには電源電圧ＶＳＤ２が供給される（図９（ｇ））。
センスアンプ電源供給線ＳＡＰ、ＳＡＮには、それぞれ電源電圧ＶＳＤ１、電源電圧ＶＳＤ２が供給されるので、センスアンプＳＡの動作により、ビット線Ｂｉｔ、Ｂｉｔ／のいずれか一方が高電位に、他方が低電位により急速に変わり始める（図９（ｈ））。このとき、センス動作の初期において、センスアンプ電源供給線ＳＡＰ側に通常の電源電圧ＶＤＤよりも高い電源電圧ＶＳＤ１を供給し（正の側へオーバードライブし）、加えて、センスアンプ電源供給線ＳＡＮ側に更に通常の接地電圧ＧＮＤよりも低い電源電圧ＶＳＤ２を供給する（負の側へオーバードライブする）ので、通常の電源電圧ＶＤＤ及び接地電圧ＧＮＤを用いる場合（図９（ｈ）：破線）に比較して、極めて高速に高電位側（例示：ビット線Ｂｉｔ／）を立ち上げ、極めて高速に低電位側（例示：ビット線Ｂｉｔ）を立ち下げることができる。
【００５１】
時間ｔ３において、センスアンプ電源供給線ＳＡＮが負の電源電圧ＶＳＤ２になっているので、センスアンプ電源供給線ＳＡＮとノードＡとの間に電位差が発生する。センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８にはゲートにＨＶＤＤが供給されているので、ノードＡからセンスアンプ電源供給線ＳＡＮへ電荷が移動する。その結果、ノードＡの電圧が低下し、Ｌｏｗ状態（接地電圧ＧＮＤ）に達する（図９（ｄ））。
同様に、センスアンプ電源供給線ＳＡＮが負の電源電圧ＶＳＤ２になっているので、センスアンプ電源供給線ＳＡＮとＮＭＯＳトランジスタＴｒ１のドレインとの間に電位差が発生する。センスアンプ３のＮＭＯＳトランジスタＴｒ１ではゲートがＨＶＤＤよりも高電位になっているので、ＮＭＯＳトランジスタＴｒ１がオンになり、そのドレインからセンスアンプ電源供給線ＳＡＮへ電荷が移動する。その結果、そのドレイン及びビット線Ｂｉｔの電圧が低下し、接地電圧ＧＮＤに達する。ＮＭＯＳトランジスタＴｒ１の電位低下のタイミングが、ＮＭＯＳトランジスタＴｒ８の電位低下のタイミングに対応している。すなわち、ＮＭＯＳトランジスタＴｒ１はＮＭＯＳトランジスタＴｒ８（センスアンプ３）の活性化直後の動作を再現できる。
その結果、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態になるため（図９（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフ、ＮＭＯＳトランジスタＴｒ１０もオフになる。一方、ＮＡＮＤ回路１２の出力はＬｏｗ状態になるため（図９（ｆ））、ＰＭＯＳトランジスタＴｒ５はオン、ＮＭＯＳトランジスタＴｒ９もオンになる。その結果、センスアンプ電源供給線ＳＡＰには電源電圧ＶＤＤが供給され、センスアンプ電源供給線ＳＡＮには接地電圧ＧＮＤが供給される（図９（ｇ））。
ビット線Ｂｉｔ／が概ね高電位のＶＤＤに、ビット線Ｂｉｔが概ね低電位のＧＮＤになっている（図９（ｈ））。このとき、センスアンプ電源供給線ＳＡＰに供給される電圧は、高電圧の電源電圧ＶＳＤ１から通常の電源電圧ＶＤＤに換わる。一方、センスアンプ電源供給線ＳＡＮに供給される電圧は、低電圧の電源電圧ＶＳＤ２から通常の接地電圧ＧＮＤに換わる。このタイミングが適切に設定されているので、センスアンプ３のＰＭＯＳトランジスタＴｒ４のソース電位が正の側へオーバーシュートすることが無く、ＮＭＯＳトランジスタＴｒ１のソース電位が負の側へオーバーシュートすることが無い。そのため、ビット線Ｂｉｔ／がＶＤＤ以上の高電圧になることはなくなる。そのため、センス動作後に、ビット線Ｂｉｔ，Ｂｉｔ／が１／２ＶＤＤを超えることが無くなり、プリチャージを適切に行うことができる。
【００５２】
時間ｔ３〜時間ｔ４で読み出し動作が終了後、時間ｔ４において、センスイネーブルＳＥはＬｏｗ状態になる（図９（ｃ））。ノードＡの電圧は、Ｌｏｗ状態（接地電圧ＧＮＤ）である（図９（ｄ））。従って、ＮＡＮＤ回路１３の出力はＨｉｇｈ状態のままであり（図９（ｅ））、ＰＭＯＳトランジスタＴｒ６はオフ、ＮＭＯＳトランジスタＴｒ１０もオフである。一方、ＮＡＮＤ回路１２の出力はＨｉｇｈ状態になるため（図９（ｆ））、ＰＭＯＳトランジスタＴｒ５はオフ、ＮＭＯＳトランジスタＴｒ９もオフになる。その結果、センスアンプ電源供給線ＳＡＰ、ＳＡＮでは、それぞれ電源電圧ＶＤＤ、接地電圧ＧＮＤは供給されなくなるが、それら電圧が維持される（図９（ｇ））。また、ビット線Ｂｉｔ／が高電位に、ビット線Ｂｉｔが低電位に維持される（図９（ｈ））。
【００５３】
時間ｔ５において、ワード線ＷＬが降圧されて（図９（ａ））、プリチャージ線ＰＤＬの電圧がＨｉｇｈ状態になり（図９（ｂ））、センス動作が終了する。ビット線Ｂｉｔとビット線Ｂｉｔ／とがショートされるので、ビット線Ｂｉｔ、Ｂｉｔ／はいずれも１／２ＶＤＤにプリチャージされる（図９（ｈ））。このとき、ビット線Ｂｉｔ／がＶＤＤであり、ビット線ＢｉｔがＧＮＤであるから、プリチャージ電位が１／２ＶＤＤを超えることが無くなり、プリチャージを適切に行うことができる。
【００５４】
本発明により、ＰＭＯＳトランジスタＴｒ２（、Ｔｒ４）を正の電圧の側へオーバードライブし、ＮＭＯＳトランジスタＴｒ３（、Ｔｒ１）を負の電圧側へオーバードライブすることにより、回路的な増幅帰還がより急速にかかり、ビット線Ｂｉｔ、Ｂｉｔ／間の電位差をより一気に開くことができる。すなわち、センスアンプ３をより高速に動作させることができる。
【００５５】
本発明では、オーバードライブ用の電源電圧ＶＳＤ１から通常の電源電圧ＶＤＤへの切り換え、及び、オーバードライブ用の電源電圧ＶＳＤ２から通常の接地電圧ＧＮＤへの切り換えを、センスアンプ３の動作を再現可能なセンスアンプダミー回路６を使ってセルフタイミングで実現するので、最適なタイミングで切り換えを実行することが可能となる。特に、サブアレイ毎のローカルな領域（センスアンプ３の近傍）に設けられたセンスアンプダミー回路６を用いているので、半導体チップにおける素子特性の場所依存性を考慮したタイミングを実現することが可能となる。
【００５６】
上記第１の実施の形態、及び、第２の実施の形態において、上記センスアンプダミー回路６におけるセンスアンプ３の活性化直後の動作を再現するとき、ノードＡでの電位の変化（電荷移動）のタイミングが重要である。センスアンプ３のＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）と、センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８とは、構成が同一で互いに接近した位置に設けられている。そｎため、製造歩留まりによる素子性能の相違はほとんど無いと考えられる。ただし、センスアンプ３の活性化直後の動作をより厳密に再現するためには、素子性能の僅かな相違に伴う両素子間の動作のずれを、調整できることが好ましい。図１０は、そのようなセンスアンプダミー回路の構成の一例を示すブロック図である。図に示されるように、例えば、センスアンプダミー回路６のＮＭＯＳトランジスタＴｒ８のゲート電圧をＨＶＤＤから微調整する電圧調整部１６を有することで、素子性能の僅かな相違に伴う両素子間の動作のずれを、微調整することができる。例えば、ゲート電圧のＨＶＤＤを高くすると、ＮＭＯＳトランジスタＴｒ８に電荷が通り易くなるので、時間ｔ３前後におけるノードＡでの電位低下が速くなる。それにより、電源電圧ＶＳＤ１（、ＶＳＤ２）の印加時間を短縮できる。逆に、ゲート電圧のＨＶＤＤを低くすると、ＮＭＯＳトランジスタＴｒ８に電荷が通り難くなるので、時間ｔ３前後におけるノードＡでの電位低下が遅くなる。それにより、電源電圧ＶＳＤ１（、ＶＳＤ２）の印加時間を延長できる。
【００５７】
第２の実施の形態では、ＮＭＯＳトランジスタを負の電圧の側へオーバードライブすること、及び、ＰＭＯＳトランジスタを正の電圧の側へオーバードライブことを両方実施していたが、既述のように、ＮＭＯＳトランジスタを負の電圧の側へオーバードライブすることだけを実施しても良い。その場合、図８において、例えば、ＰＭＯＳトランジスタＴｒ６は無く、ＰＭＯＳトランジスタＴｒ５のゲートにセンスアンプイネーブル信号ＳＥの反転信号を入力し、センスアンプ電源供給線ＳＡＰにはＰＭＯＳトランジスタＴｒ５を介して電源電圧ＶＤＤを供給すればよい。それにより、センスアンプ３のＮＭＯＳトランジスタＴｒ１（、Ｔｒ３）がオーバードライブされ、回路的な増幅帰還が急速にかかり、ビット線Ｂｉｔ、Ｂｉｔ／間の電位差を一気に開くことができる。すなわち、センスアンプ３を高速に動作させることができる。
【００５８】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００５９】
【図１】図１は、センスアンプにおけるＰＭＯＳトランジスタ及びビット線の電圧の時間依存性を示すグラフである。
【図２】図２は、オーバードライブ方式のセンスアンプにおけるＰＭＯＳトランジスタのソース電位の時間依存性を示すグラフである。
【図３】図３は、オーバードライブ方式のセンスアンプにおけるビット線の電圧の時間依存性を示すグラフである。
【図４】図４は、本発明の半導体装置の第１の実施の形態を示すブロック図である。
【図５】図５は、本発明の半導体装置の第１の実施の形態におけるサブアレイコアのセンスアンプとそれに関わる回路の詳細を示す回路図の一例である。
【図６】図６は、本発明の半導体装置の第１の実施の形態の動作を示すタイミングチャートである。
【図７】図７は、本発明の半導体装置の第２の実施の形態を示すブロック図である。
【図８】図８は、本発明の半導体装置の第２の実施の形態におけるサブアレイコア２１ａのセンスアンプとそれに関わる回路の詳細を示す回路図の一例である。
【図９】図９は、本発明の半導体装置の第２の実施の形態の動作を示すタイミングチャートである。
【図１０】図１０は、センスアンプダミー回路の他の構成の一例を示すブロック図である。
【図１１】図１１は、ＤＲＡＭにおけるセンスアンプの一般的な構成を示す回路図である。
【符号の説明】
【００６０】
１    半導体装置
２    メモリセル
３    センスアンプ
４    電源回路
５    電源制御回路
６    センスアンプダミー回路
７    プリチャージ回路
８    センスアンプ駆動回路
１１    インバータ回路
１２、１３    ＮＡＮＤ回路
１４、１５    インバータ回路
１６    電圧調整回路
２０    メモリコア
２１    サブアレイコア
２２    ＶＳＤ電源部
２３    ＶＤＤ入力部
２４    ＧＮＤ入力部
３１    セルアレイ
３２    センスアンプ部
３３    サブアレイ制御部
【図１】
2008299893.tif 000003
【図２】
2008299893.tif 000004
【図３】
2008299893.tif 000005
【図４】
2008299893.tif 000006
【図５】
2008299893.tif 000007
【図６】
2008299893.tif 000008
【図７】
2008299893.tif 000009
【図８】
2008299893.tif 000010
【図９】
2008299893.tif 000011
【図１０】
2008299893.tif 000012
【図１１】
2008299893.tif 000013