(57)【要約】【課題】高速に動作するメモリに対応可能で、高周波回路を削減し、ノイズ発生を抑制することが可能で、しかも電力消費量を削減することが可能なメモリ制御装置を提供する。【解決手段】メモリコントローラ２１は、メモリクロックの1/2N周波数（Nは2以上の整数）で動作し、メモリを制御する各メモリ制御信号を2N相発行し、ライトデータを2M相（Mは2以上の整数）で発行し、メモリインターフェース回路２２は、メモリクロック周波数に同期するよう2N相のメモリ制御信号を１相に、2M相のライトデータを１相に変換し、メモリからのリードデータを１相から2M相に変換する。【選択図】図３
2008225775.tif 000002
【特許請求の範囲】
【請求項１】
メモリへのアクセスを制御するメモリ制御装置であって、
メモリを制御するメモリ制御信号を発行し、上記メモリに対するライトデータおよびリードデータのタイミング調整を行うメモリコントローラと、
上記メモリコントローラによるメモリ制御信号に応答してメモリへのライトデータの転送、およびメモリからのリードデータの上記メモリコントローラへの転送を行うメモリインターフェース回路と、を有し、
上記メモリコントローラは、
メモリクロックの1/2N周波数（Nは2以上の整数）で動作し、メモリを制御する各メモリ制御信号を2N相発行し、ライトデータを2M相（Mは2以上の整数）で発行し、
上記メモリインターフェース回路は、
メモリクロック周波数に同期するよう上記2N相のメモリ制御信号を１相に、2M相のライトデータを１相に変換し、メモリからのリードデータを１相から2M相に変換する
メモリ制御装置。
【請求項２】
上記メモリコントローラは、
メモリ制御信号に含まれるライトコマンドまたはリードコマンドが１相目から2N相目までのいずれかの相で発行されたか判断する判断用信号を発行し、
上記メモリのインターフェース回路は、
上記判断用信号を受けてライトデータまたはリードデータのレイテンシを最適に調節する
請求項１記載のメモリ制御装置。
【請求項３】
メモリ制御信号、ライトデータおよびリードデータに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を有する
請求項２記載のメモリ制御装置。
【請求項４】
上記メモリコントローラは、
外部からターゲットメモリのメモリ情報を受けて、当該メモリ情報に応じてメモリ制御信号とライトデータ、リードデータのレイテンシを調節するように上記メモリインターフェースに指示する信号を出力する
請求項２記載のメモリ制御装置。
【請求項５】
メモリ制御信号、ライトデータおよびリードデータに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を有する
請求項４記載のメモリ制御装置。
【請求項６】
メモリへのアクセスを制御するメモリ制御装置であって、
メモリを制御するメモリ制御信号を発行し、上記メモリに対するライトデータおよびリードデータのタイミング調整を行うメモリコントローラと、
上記メモリコントローラによるメモリ制御信号に応答してメモリへのライトデータの転送、およびメモリからのリードデータの上記メモリコントローラへの転送を行うメモリインターフェース回路と、を有し、
上記メモリコントローラは、
メモリクロックの1/2の周波数で動作し、メモリを制御する各メモリ制御信号を1/2の周波数に同期させて２相で（パラレルで）発行し、ライトデータを４相で発行し、
上記メモリインターフェース回路は、
メモリクロック周波数に同期するよう上記２相のメモリ制御信号を１相に、４相のライトデータを１相に変換し、メモリからのリードデータを１相から４相に変換する
メモリ制御装置。
【請求項７】
上記メモリコントローラは、
メモリ制御信号に含まれるライトコマンドまたはリードコマンドが１相目と２相目のどちら側で発行されたか判断する判断用信号を発行し、
上記メモリのインターフェース回路は、
上記判断用信号を受けてライトデータまたはリードデータのレイテンシを最適に調節する
請求項６記載のメモリ制御装置。
【請求項８】
メモリ制御信号、ライトデータおよびリードデータに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を有する
請求項７記載のメモリ制御装置。
【請求項９】
上記メモリコントローラは、
外部からターゲットメモリのメモリ情報を受けて、当該メモリ情報に応じてメモリ制御信号とライトデータ、リードデータのレイテンシを調節するように上記メモリインターフェースに指示する信号を出力する
請求項７記載のメモリ制御装置。
【請求項１０】
メモリ制御信号、ライトデータおよびリードデータに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を有する
請求項９記載のメモリ制御装置。
【請求項１１】
上記メモリコントローラとメモリインターフェース回路が一体化されている
請求項１から１０のいずれか一に記載のメモリ制御装置。
【請求項１２】
上記メモリコントローラは、
外部からのセレクト信号によりメモリ制御信号を発行する相の数を設定できる機能を有する
請求項１から１１のいずれか一に記載のメモリ制御装置。
【請求項１３】
稼動しない相にあたる部分の回路へのクロック供給を止めることが可能である
請求項１から１２のいずれか一に記載のメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、動作速度の異なるメモリと、メモリへのアクセスを所望するモジュールとのデータ転送タイミング調整を行うメモリ制御装置に係り、特に、ＤＤＲ２やＤＤＲ３のメモリのように動作速度の高速化が行われるメモリアクセスに適したメモリ制御装置に関するものである。
【背景技術】
【０００２】
高速で動作するメモリに対して、コマンド信号やアドレス信号などのメモリを制御する信号（以下、メモリ制御信号）を発行し、ライトデータ(Write Data)、リードデータ(Read Data)のデータ転送タイミングを調整するメモリコントローラを含むメモリ制御装置が種々提案されている（たとえば、特許文献１〜８参照）。
【０００３】
特許文献１には、外部からCASレイテンシ情報を受け取る、メモリ制御信号のタイミング調節を行う機能を有する半導体メモリ装置とそのタイミング制御が開示されている。
このメモリ装置は、主な、ターゲットメモリはSDRAM-DDRであり、たとえばＤＤＲ２やＤＤＲ３等の高速で動作するメモリを想定してない。
【０００４】
特許文献２には、色々なメモリに対応するメモリ制御装置が開示されている。このメモリ制御装置も、たとえばＤＤＲ２やＤＤＲ３等の高速で動作するメモリを想定してない。
【０００５】
特許文献３には、メモリへのアクセス要求を行う順番の調整と、データのバッファによって帯域の効率を上げて帯域を無駄なく使えることを可能としたメモリ帯域制御装置が開示されている。
【０００６】
特許文献４には、複数のメモリデバイスを同期させて使うためのメモリ制御システムが開示されている。
このメモリ制御装置も、たとえばＤＤＲ２やＤＤＲ３等の高速で動作するメモリを想定してない。
【０００７】
特許文献５には、デュアル・エッジ・クロック・データを受信する回路を有するデュアル・エッジ・クロック・データを受信する方法および回路が開示されている。
この回路は、メモリインターフェース回路にデュアル・エッジ・クロック・データの授受を行う回路を備えている必要がある。
【０００８】
特許文献６には、特許文献２と同様、さまざまな種類のメモリに対応できることを目的としたメモリインターフェース回路が開示されている。
【０００９】
特許文献７には、データ幅とデータレートを変換することでバンド幅を増やしたり、外部データピンの数を減らしてパッケージコストの低減をしたりするのを目的としたメモリサブシステムが開示されている。
このメモリサブシステムにおいては、メモリコントローラの１つのピンを複数のメモリアレイにつなげてデータレートを増加させることでバンド幅を増やしている。
【００１０】
特許文献８には、特許文献５と同様、クロックの両エッジ（立上り・立下り）に同期したデータを処理するバスインターフェース回路およびデータ転送システムが開示されている。
【特許文献１】特開２００５−１２９２１０号公報
【特許文献２】特開２００５−２９３０１３号公報
【特許文献３】特開２００５−８４９０７号公報
【特許文献４】特開平１１−３２８００４号公報
【特許文献５】特表２００５−５２３５４８号公報
【特許文献６】特開平０９−３１１８１６号公報
【特許文献７】特許第３６４４２６５号公報
【特許文献８】特開平０７−２８２０００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、特許文献１，２，４，６に開示された技術は、ＤＤＲ２やＤＤＲ３等の高速で動作するメモリに対応することができない。
【００１２】
また、特許文献３に開示された技術では、データのバッファによって帯域の効率を上げているが、回路規模の増大と回路の複雑化を招くおそれがあり、最適に帯域効率を上げることが困難なおそれがある。
【００１３】
特許文献７に開示された技術では、メモリコントローラの１つのピンを複数のメモリアレイにつなげてデータレートを増加させることでバンド幅を増やしているが、１つのメモリアレイに対して、メモリ制御信号とデータのレイテンシを調節することでデータがやり取りされる間の空白期間を減らしてやりバンド幅の向上を実現することは考慮されておらず、その実現が困難である。
【００１４】
また、特許文献５，８に開示された技術では、デュアル・エッジ・クロック・データを扱うことから制御および回路が複雑にならざるを得ない。
【００１５】
以下、ＤＤＲ−３３３メモリに対応した一般的なメモリ制御装置について説明する。
図１は、ＤＤＲ−３３３メモリに対応した一般的なメモリ制御システムの構成例を示すブロック図である。
【００１６】
このメモリ制御システム１０は、図１に示すように、メモリコントローラ１１、メモリインターフェース回路１２、およびＤＤＲ−３３３メモリ１３を有する。
【００１７】
また、図２は、図１のメモリコントローラ１１およびインターフェース回路１２の出力信号のタイミングを示す図である。
図１において、ＲＱＰＴは他モジュールへの要求許可信号を、ＭＡＲＱは他モジュールからのメモリアクセス要求信号を、ＭＩＳは他モジュールからのメモリ情報信号を、ＭＣＳ１１はメモリコントローラ１１からメモリインターフェース回路１２に出力されるメモリ制御信号を、ＭＣＳ１２はメモリインターフェース回路１２からメモリ１３に出力されるメモリ制御信号を、それぞれ示している。なお、メモリ制御信号ＭＣＳには、コマンド信号ＣＭＤ、アドレス信号ＡＤＲを含む。
【００１８】
図１のメモリ制御システム１０において、メモリ制御信号ＭＣＳはメモリクロックと同じ１６６ＭＨｚで発行されており、データだけがメモリインターフェース回路１３において１６６ＭＨｚから３３３ＭＨｚへの変換を行っている。
すなわち、たとえばターゲットのメモリがＤＤＲ−３３３であった場合、図１のメモリ制御システム１０において、メモリクロックは１６６ＭＨｚであり、メモリコントローラ１１も同じ１６６ＭＨｚで動作させ、データだけメモリのインターフェース回路１３で１６６ＭＨｚから３３３ＭＨｚの２相から1相への変換を行ってメモリ１３へデータと信号を送っていた。
【００１９】
しかし、メモリの高速化が進みＤＤＲ２−６６７、ＤＤＲ２−８００の高速メモリが登場、さらに今後もＤＤＲ３−８００、ＤＤＲ３−１０６６、ＤＤＲ３−１３３３など、さらに高速なメモリが登場する予定であり、こういった高速メモリがターゲットメモリとなる場合に、ＤＤＲ−３３３と同じようにメモリクロックに合わせてメモリコントローラの周波数も上げていくと、メモリ制御回路が高速で動作することで発生する高周波ノイズが周辺回路に及ぼす影響は少なくない。
また、メモリ制御回路全体が高速で動作することによる電力消費量も現在より増加することが予想される。
【００２０】
本発明は、高速に動作するメモリに対応可能で、高周波回路を削減し、ノイズ発生を抑制することが可能で、しかも電力消費量を削減することが可能なメモリ制御装置を提供することにある。
【課題を解決するための手段】
【００２１】
本発明の第１の観点は、メモリへのアクセスを制御するメモリ制御装置であって、メモリを制御するメモリ制御信号を発行し、上記メモリに対するライトデータおよびリードデータのタイミング調整を行うメモリコントローラと、上記メモリコントローラによるメモリ制御信号に応答してメモリへのライトデータの転送、およびメモリからのリードデータの上記メモリコントローラへの転送を行うメモリインターフェース回路と、を有し、上記メモリコントローラは、メモリクロックの1/2N周波数（Nは2以上の整数）で動作し、メモリを制御する各メモリ制御信号を2N相発行し、ライトデータを2M相（Mは2以上の整数）で発行し、上記メモリインターフェース回路は、メモリクロック周波数に同期するよう上記2N相のメモリ制御信号を１相に、2M相のライトデータを１相に変換し、メモリからのリードデータを１相から2M相に変換する。
【００２２】
本発明の第２の観点は、メモリへのアクセスを制御するメモリ制御装置であって、メモリを制御するメモリ制御信号を発行し、上記メモリに対するライトデータおよびリードデータのタイミング調整を行うメモリコントローラと、上記メモリコントローラによるメモリ制御信号に応答してメモリへのライトデータの転送、およびメモリからのリードデータの上記メモリコントローラへの転送を行うメモリインターフェース回路と、を有し、上記メモリコントローラは、メモリクロックの1/2の周波数で動作し、メモリを制御する各メモリ制御信号を1/2の周波数に同期させて２相で（パラレルで）発行し、ライトデータを４相で発行し、上記メモリインターフェース回路は、メモリクロック周波数に同期するよう上記２相のメモリ制御信号を１相に、４相のライトデータを１相に変換し、メモリからのリードデータを１相から４相に変換する。
【００２３】
本発明によれば、メモリコントローラは、メモリクロックの1/2N周波数（Nは2以上の整数）で動作させる。メモリコントローラは、メモリを制御する各メモリ制御信号を2N相発行し、ライトデータを2M相（Mは2以上の整数）で発行し、メモリインターフェース回路に出力する。
メモリインターフェース回路は、メモリクロック周波数に同期するよう2N相のメモリ制御信号を１相に、2M相のライトデータを１相に変換し、メモリからのリードデータを１相から2M相に変換する。
【発明の効果】
【００２４】
本発明によれば、高速に動作するメモリに対応可能で、高周波回路を削減でき、ノイズ発生を抑制することができる。
そして、電力消費量を削減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に関連付けて説明する。
【００２６】
図３は、本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの構成例を示す図である。
図４は、図３のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【００２７】
このメモリ制御システム２０は、図３に示すように、メモリコントローラ２１、メモリインターフェース回路２２、およびＤＤＲ２−６６７メモリ２３を有する。そして、メモリコントローラ２１およびメモリインターフェース回路２２によりメモリ制御装置が構成される。
以下、図３に示してある信号について説明した後、各部の構成および機能について説明する。
【００２８】
図３において、ＲＱＰＴは他モジュールへの要求許可信号を、ＭＡＲＱは他モジュールからのメモリアクセス要求信号を、ＭＩＳは他モジュールからのメモリ情報信号を、ＷＤＴはライトデータを、ＲＤＴはリードデータを、ＭＣＳ２１１はメモリコントローラ２１からメモリインターフェース回路２２に出力される第１相メモリ制御信号を、ＭＣＳ２１２はメモリコントローラ２１からメモリインターフェース回路２２に出力される第２相メモリ制御信号を、ＷＣＰＳはメモリコントローラ２１からメモリインターフェース回路２２に出力されるライトコマンドポジション信号を、ＲＣＰＳはメモリコントローラ２１からメモリインターフェース回路２２に出力されるリードコマンドポジション信号を、ＤＬＹＩはメモリコントローラ２１からメモリインターフェース回路２２に出力される遅延情報を、ＷＤＴ２１はメモリコントローラ２１からメモリインターフェース回路２２に出力されるライトデータを、ＲＥＮはメモリコントローラ２１からメモリインターフェース回路２２に出力されるリードイネーブル信号を、ＲＤＴ２２はメモリインターフェース回路２２からメモリコントローラ回路２１に出力されるリードデータを、ＭＣＳ２２はメモリインターフェース回路２２からメモリ２３に出力されるメモリ制御信号を、ＷＤＴ２２はメモリインターフェース回路２２からメモリ２３に出力されるライトデータを、ＲＤＴ２３はメモリ２３から読み出されたリードデータを、それぞれ示している。
【００２９】
図３における「メモリ制御信号ＭＣＳ」とは、メモリ(DDR2)に対して発行するコマンド信号ＣＭＤ、アドレス信号ＡＤＲのことを意味しており、タイミング図ではアドレス信号を省略してコマンド信号のみを記している。
【００３０】
図３における「メモリ情報信号ＭＩＳ」とは、CASレイテンシ・メモリサイズ・データ幅など、メモリ制御信号ＭＣＳの発行を最適化する上で必要な情報信号のことを意味する。
たとえばメモリ情報は、CASレイテンシ、メモリサイズ、データ幅、メモリ動作周波数の４つであり、たとえば図示しないＣＰＵからライト可能なレジスタで値を変えられるように構成されたり、または図示しないモジュールにおいてメモリ２３からのＳＰＤを受信して情報を得るように構成されたりする。
【００３１】
図３における「ライト（Write）コマンドポジション信号ＷＣＰＳ」とは、２相出力されているライトコマンドが１相目にくるか２相目にくるかを示した判断用信号であるが、本実施形態においては、「CLによる遅延情報信号ＤＬＹＩ」と併せて、メモリインターフェース回路２３においてライトデータＷＤＴ２２に与えるレイテンシ量を調節する役割を果たしている。
【００３２】
「ライト（Write）コマンドポジション信号ＷＣＰＳ」と「CLによる遅延情報信号ＤＬＹＩ」の違いについては、前者はメモリコントローラ２１から出力されるライトコマンドの位置に従って常に動的に変化する信号であるが、後者はメモリのスペックであるCASレイテンシに依存し、レジスタなどでユーザーが設定する静的な信号である。
【００３３】
なお、図示していなが、図３のシステムにおいては、データと同じようにデータマスク信号も適切なタイミング調節を行って入出力されている。
【００３４】
本実施形態のメモリ制御システム１０においては、バンド幅に無駄を作らないため、ライト（Write）コマンドは１相目と２相目のどちらからも発行できるようにし、ライトコマンドが１相目と２相目のいずれかで発行されたかを知らせる信号をコマンド発行回路からメモリインターフェース回路２２に渡してやり、メモリインターフェース回路２２はこの信号を元にライトデータＷＤＴのレイテンシを調節するように構成されている。
【００３５】
また、本実施形態においては。メモリ制御信号、ライトデータ、リードデータに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を備えている。
ここでいう回路面積が最小になるような回路機構とは、たとえばメモリクロックで5cycのレイテンシが必要な場合に、メモリクロックの1/2の周波数で2cycのレイテンシを、メモリクロックと同じ周波数で1cycのレイテンシを与えることで、使用されるフリップフロップ数が最小で済むようにした回路機構のことを意味する。
【００３６】
次に、各部の構成および機能について説明する。
【００３７】
メモリコントローラ２１は、たとえば１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫに同期して動作し、メモリ２３にアクセス可能な図示しないモジュールに要求許可信号ＲＱＰＴをたとえばハイレベル“HIGH”で出力しているときに、モジュールからのメモリアクセス要求信号ＭＡＲＱを受け付け、メモリアクセス要求信号ＭＡＲＱを受けると、要求許可信号をローレベル“LOW”に切り替える。
メモリコントローラ２１は、メモリ情報信号ＭＩＳ、リクエストされたデータ量から適切なメモリ制御信号（コマンドとアドレス）を選択し、メモリクロックの半分の周波数のクロックに同期させて、図４に示すように、（Act/Nop）（Write/Nop）…といった２相の形でメモリインターフェース回路２２に出力する。
メモリコントローラ２１は、他モジュールから送られてきているメモリアクセス要求信号ＭＡＲＱから、次に発行するメモリ制御信号ＭＣＳが１相目（ＭＣＳ２１１）、２相目（ＭＣＳ２１２）のどちらから発行されればバンド幅に無駄が生じないかを判断し、そのためのタイミング調整を行う。
【００３８】
また、メモリコントローラ２１は、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとライトデータＷＤＴでレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」および「ライト（Write）コマンドポジション信号」ＷＣＰＳを生成する。
また、メモリコントローラ２１は、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとリード（Read）イネーブルに与えるレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」および「リード（Read）コマンドポジション信号」ＲＣＰＳを生成する。
【００３９】
図５は、本実施形態に係るメモリコントローラにおけるメモリ制御信号２相化回路の構成例を示す図である。
【００４０】
図５のメモリ制御信号２相化回路２１Ａは、コマンドデコーダ２１１および次コマンドタイミング調整信号生成器２１２を有する。
【００４１】
コマンドデコーダ２１１は、メモリ情報信号ＭＩＳ、リクエストされたデータ量から適切なメモリ制御信号（コマンドとアドレス）を選択し、メモリクロックの半分の周波数のクロックに同期させて、図４に示すように（Act/Nop）（Write/Nop）…といった2相の形でメモリインターフェース回路２２に出力する。これと同時に次の要求信号を受け付けるため「要求許可信号ＲＱＰＴ」を“HIGH”にする。
このときコマンドデコーダ２１１は、現在発行中のメモリ制御信号ＭＣＳ２１およびＭＣＳ２２から鑑みて、もっともメモリ２３のバンド幅に無駄を与えないようなタイミングで次のメモリ制御信号を発行するために、次のメモリ制御信号のイネーブル信号Ｓ２１１を次コマンドタイミング調整信号生成器２１２にと出力する。
【００４２】
次コマンドタイミング調整信号生成器２１２は、このイネーブル信号Ｓ２１１と他モジュールから送られてきているメモリアクセス要求信号ＭＡＲＱから、次に発行するメモリ制御信号が１相目、２相目のどちらから発行されればバンド幅に無駄が生じないかを判断し、そのためのタイミング調整信号Ｓ２１２をコマンドデコーダ２１１へと返す。
【００４３】
なお、図５の回路図は、レイテンシ調節用のフリップフロップ（FF）や、信号を安定化させるためのFFを省略している。
【００４４】
メモリインターフェース回路２２は、メモリコントローラ２１から受け取った２相の制御信号ＭＣＳ２１，ＭＣＳ２２（（Act/Nop）（Write/Nop）…）を３３３ＭＨｚのメモリクロックＭＣＬＫに同期させて（Act）（Nop）（Write）… という1相化してメモリ２３に出力する。
また、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたライト（Write）コマンドポジション信号ＷＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号ＭＣＳ２２・WriteデータＷＤＴ２２に与えるレイテンシを調節することで、ライト（Write）データＷＤＴ２２を適切なタイミングでメモリ２３に出力する。メモリインターフェース回路２２は、このときライト（Write）データも128bitから32bitへと変換する。
また、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたリード（Read）コマンドポジション信号ＲＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号ＭＣＳ２２・Readイネーブル信号に与えるレイテンシを調節することで、メモリ２３から出力されるリード（Read）データＲＤＴ２３を適切なタイミングで受け取り、さらにリード（Read）イネーブルをつけてメモリコントローラ２１に返す。メモリインターフェース回路２２は、このときリード（Read）データを32bitから128bitへと変換する。
【００４５】
図６は、本実施形態に係るメモリインターフェース回路におけるメモリ制御信号の２相から１相へのメモリ制御信号変換回路の構成例を示す図である。
また、図７は、図６の変換回路のタイミングチャートである。
【００４６】
図６のメモリ制御信号変換回路２２Ａは、メモリ制御信号のセレクト信号生成部２２１およびメモリ制御信号選択部２２２を有する。
【００４７】
セレクト信号生成部２２１は、ＦＦ（フリップフロップ）２２１１〜２２１４、ＡＮＤ回路２２１５、およびＯＲ回路２１６により構成されている。
【００４８】
ＦＦ２２１１は、１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫに同期してその反転出力をセットして出力する。ＦＦ２２１２は、３３３ＭＨｚのメモリクロックＭＣＬＫに同期してＦＦ２２１１の出力をセットする。すなわちＦＦ２２１２でクロック周波数を１６６ＭＨｚから３３３ＭＨｚに乗り換える。そして、ＦＦ２２１３でＦＦ２２１２の出力をメモリクロックＭＣＬＫでセット、出力し、さらに、ＡＮＤ回路２２１５、ＯＲ回路２２１６、ＦＦ２２１４を介して、タイミングを調整し、周期がメモリコントローラクロックと同等のメモリ制御信号のセレクト信号Ｓ２２１を生成して、メモリ制御信号選択部２２２に出力する。
【００４９】
メモリ制御信号選択部２２２は、セレクタ２２２１、およびＦＦ２２２２，２２２３により構成されている。
セレクタ２２２１は、たとえばメモリ制御信号セレクト信号Ｓ２２１がハイレベルの場合には１相目のメモリ制御信号ＭＣＳ２１を選択し、ローレベルの場合には２相目のメモリ制御信号ＭＣＳ２２を選択してＦＦ２２２２に出力する。
ＦＦ２２２２は、メモリクロックＭＣＬＫに同期してセレクタ２２２１で選択されたメモリ制御信号をセット、出力する。
ＦＦ２２２３は、メモリクロックＭＣＬＫの反転クロックＸＭＣＬＫに同期してＦＦ２２２２から出力されたメモリ制御信号をセット、出力する。
【００５０】
なお、図６の回路図は、レイテンシ調節用のＦＦや、信号を安定化させるためのＦＦを省略している。
また、図７のタイミングチャートではコマンド信号の２相から１相変換のみ描かれているが、実際は同じようにしてアドレス信号も２相から１相変換が行われている。
【００５１】
図８は、本実施形態に係るメモリインターフェース回路におけるライトデータの４相から１相へのライトデータ変換回路の構成例を示す図である。
また、図９は、図８のライトデータ変換回路のタイミングチャートである。
【００５２】
図８のライトデータ変換回路２２Ｂは、ライトデータ選択部２２３、ライトデータのセレクト信号生成部２２４、およびライトデータ出力部２２５を有する。
【００５３】
ライトデータ選択部２２３は、セレクタ２２３１〜２２３３、およびＦＦ２２３４，２２３５Ｒにより構成されている。
【００５４】
セレクタ２２３１は、メモリ制御信号変換回路２２Ａのセレクト信号生成部２２１で生成されたメモリ制御信号セレクト信号Ｓ２２１に応じて、メモリコントローラ２１から転送される１２８ビットのライトデータＷＤＴ２１を６４ビットずつに分けて選択し、ＦＦ２２３４およびセレクタ２２３２に出力する。
セレクタ２２３１は、メモリ制御信号セレクト信号Ｓ２２１がハイレベルの場合には、ライトデータＷＤＴ２１の上位６４ビット［127:64］を選択し、ローレベルの場合には、ライトデータＷＤＴ２１の下位６４ビット［63:0］を選択する。
【００５５】
ＦＦ２２３４は、３３３ＭＨｚのメモリクロックＭＣＬＫに同期してセレクタ２２３１の出力をセット、出力する。
【００５６】
セレクタ２２３２は、メモリコントローラ２１によるライトコマンドポジション信号ＷＣＰＳに応じてセレクタ２２３１の出力またはＦＦ２２３４の出力を選択し、ＦＦ２２３５およびセレクタ２２３３に出力する。
セレクタ２２３２は、ライトコマンドポジション信号ＷＣＰＳがローレベルの場合にはセレクタ２２３１の出力を選択し、ハイレベルの場合にはＦＦ２２３４の出力を選択する。
【００５７】
ＦＦ２２３５は、３３３ＭＨｚのメモリクロックＭＣＬＫに同期してセレクタ２２３２の出力をセット、出力する。
【００５８】
セレクタ２２３３は、メモリコントローラ２１によるＣＬによる遅延情報信号ＤＬＹＩに応じてセレクタ２２３２の出力またはＦＦ２２３５の出力を選択し、信号Ｓ２２３としてライトデータ出力部２２５に出力する。
セレクタ２２３３は、ＣＬによる遅延情報信号ＤＬＹＩがローレベルの場合にはセレクタ２２３２の出力を選択し、ハイレベルの場合にはＦＦ２２３５の出力を選択する。
【００５９】
ライトデータセレクト信号生成部２２４は、ＦＦ（フリップフロップ）２２４１〜２２４４、ＡＮＤ回路２２４５、およびＯＲ回路２４６により構成されている。
【００６０】
ＦＦ２２４１は、３３３ＭＨｚのメモリクロックＭＣＬＫに同期してその反転出力をセットして出力する。ＦＦ２２４２は、６６７ＭＨｚのメモリデータクロックＭＤＣＬＫに同期してＦＦ２２４１の出力をセットする。すなわちＦＦ２２４２でクロック周波数を３３３ＭＨｚから６６７ＭＨｚに乗り換える。そして、ＦＦ２２４３でＦＦ２２４２の出力をメモリデータクロックＭＤＣＬＫでセット、出力し、さらに、ＡＮＤ回路２２４５、ＯＲ回路２２４６、ＦＦ２２４４を介して、タイミングを調整し、周期がメモリクロックと同等のライトデータのセレクト信号Ｓ２２４を生成して、ライトデータ出力部２２５に出力する。
【００６１】
ライトデータ出力部２２５は、ＦＦ２２５１〜２２５５、およびセレクタ２２５６により構成されている。
【００６２】
ＦＦ２２５１は、メモリデータクロックＭＤＣＬＫに同期して、ライトデータ選択部２２３で選択された６４ビットのデータのうち、上位３２ビット[63:32]をセット、出力する。
ＦＦ２２５２，２２５３は、縦続接続され、モリデータクロックＭＤＣＬＫに同期して、ライトデータ選択部２２３で選択された６４ビットのデータのうち、下位３２ビット[31:0]をセット、出力する。
【００６３】
セレクタ２２５６は、ライトデータセレクト信号Ｓ２２４がローレベルの場合にはＦＦ２２５１の出力データを選択し、ハイレベルの場合にはＦＦ２２５３の出力を選択し、ＦＦ２２５４に出力する。
ＦＦ２２５４は、メモリデータクロックＭＤＣＬＫに同期してセレクタ２２５６で選択されたライトデータをセット、出力する。
ＦＦ２２５５は、メモリデータクロックＭＤＣＬＫの反転クロックＸＭＤＣＬＫに同期してＦＦ２２５４から出力されたライトデータをセット、出力する。
【００６４】
なお、図８の回路図は、レイテンシ調節用のＦＦや、信号を安定化させるためのＦＦを省略している。
【００６５】
図１０は、本実施形態に係るメモリインターフェース回路におけるリードデータの１相から４相へのリードデータ変換回路の構成例を示す図である。
また、図１１は、図１０のリードデータ変換回路のタイミングチャートである。
【００６６】
図１０のリードデータ変換回路２２Ｃは、リードデータ取込部２２６、およびリードデータ出力部２２７を有する。
【００６７】
リードデータ取込部２２６は、ＦＦ２２６１〜２２６８により構成されている。
ＦＦ２２６１は、信号ＤＱＳ ＭＳＫＩによりプリセットされ、メモリクロックと同等の周波数の信号ＤＱＳ［０］に同期してその負出力をセットし、ＦＦ２２６２〜ＦＦ２２６８のイネーブル信号（ｅｎ）として出力する。
ＦＦ２２６２，ＦＦ２２６４は信号ＤＱＳ［０］に同期して、ＦＦ２２６３，ＦＦ２２６５は信号ＤＱＳ［０］の反転信号に同期してメモリ２３から読み出されたたとえば８ビットのリードデータＤＱ[7:0]をセットし、出力する。
ＦＦ２２６６、ＦＦ２２６７、ＦＦ２２６８は、信号ＤＱＳ［０］の反転信号に同期してＦＦ２２６２、ＦＦ２２６３、ＦＦ２２６４の出力をセット、出力する。
そして、ＦＦ２２６６、ＦＦ２２６７、ＦＦ２２６８、およびＦＦ２２６５の出力データが合成されて３２ビットとなり、リードデータ出力部２２７に供給される。
【００６８】
リードデータ出力部２２７は、ＦＦ２２７１〜２２７４、およびセレクタ２２７５，２２７６により構成されている。
【００６９】
ＦＦ２２７１は、１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫに同期して、リードデータ取込部２２６によるリードデータをセットし、ＦＦ２２７２に出力する。
ＦＦ２２７２は、１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫに同期して、ＦＦ２２７１によるリードデータをセットし、セレクタ２２７６に出力する。
ＦＦ２２７３は、１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫの反転信号に同期して、リードデータ取込部２２６によるリードデータをセットし、ＦＦ２２７４に出力する。
ＦＦ２２７４は、１６６ＭＨｚのメモリコントローラクロックＭＣＣＬＫに同期して、ＦＦ２２７３によるリードデータをセットし、セレクタ２２７６に出力する。
【００７０】
セレクタ２２７５は、ＣＬによる遅延情報信号ＤＬＹＩがローレベルの場合にはリードコマンドポジション信号ＲＣＰＳを選択し、ハイレベルの場合にはリードコマンドポジション信号ＲＣＰＳの反転信号を選択してセレクト信号Ｓ２２７５としてセレクタ２２７６に出力する。
セレクタ２２７６は、セレクト信号Ｓ２２７５がリードコマンドポジション信号ＲＣＰＳの場合にはＦＦ２２７２の出力を選択し、リードコマンドポジション信号ＲＣＰＳの反転信号の場合にはＦＦ２２７４の出力を選択する。
【００７１】
なお、図１０の回路図は、レイテンシ調節用のＦＦや、信号を安定化させるためのＦＦを省略している。
また、図１１のタイミング図ではDQ[7:0]しか扱っていないが、他DQ[31:8]についても同様な回路が構成されていて、リード（Read）データ[127:32]が出力されている。
【００７２】
次に、上記構成による動作を、ライト動作とリード動作に分けて説明する。
【００７３】
＜ライト（Write）の場合＞
メモリ２３へメモリアクセスを行いたいモジュールが、「要求許可信号ＲＱＰＴ」が“HIGH”である場合に限り、メモリコントローラ２１に対してライト（Write）のメモリアクセス要求信号ＭＡＲＱを出す。
メモリコントローラ２１は、モジュールからのメモリアクセス要求信号ＭＡＲＱを受け、「要求許可信号ＲＱＰＴ」のレベルを“LOW”に切り替える。
【００７４】
メモリコントローラ２１のコマンドデコーダ２１１は、メモリ情報信号ＭＩＳ、リクエストされたデータ量から適切なメモリ制御信号（コマンドＣＭＤとアドレスＡＤＲ）ＭＣＳを選択し、メモリクロックＭＣＬＫの半分の周波数のクロックＭＣＣＬＫに同期させて図４に示すように、（Act/Nop）（Write/Nop）…といった２相の形でメモリインターフェース回路２２に出力する。これと同時に次のメモリアクセス要求信号ＭＡＲＱを受け付けるため「要求許可信号ＲＱＰＴ」のレベルを“HIGH”に切り替える。
このときコマンドデコーダ２１１は、現在発行中のメモリ制御信号ＭＣＳから鑑みて、もっともメモリ２３のバンド幅に無駄を与えないようなタイミングで次のメモリ制御信号ＭＣＳを発行するために、次のメモリ制御信号のイネーブル信号Ｓ２１１を次コマンドタイミング調整信号生成器２１２に出力する。
【００７５】
次コマンドタイミング調整信号生成器２１２は、このイネーブルと他モジュールから送られてきているメモリアクセス要求信号ＭＡＲＱから、次に発行するメモリ制御信号が１相目、２相目のどちらから発行されればバンド幅に無駄が生じないかを判断し、そのためのタイミング調整信号Ｓ２１２をコマンドデコーダ２１２へと返す。
また、メモリコントローラ２１において、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとライト（Write）データでレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」を生成する。さらに、メモリコントローラ２１においては、コマンドデコーダ２１１から発行されたコマンドから「ライト（Write）コマンドポジション信号ＷＣＰＳ」も同じ目的で生成する。
【００７６】
メモリインターフェース回路２２は、メモリ制御信号変換回路２２Ａにおいて、受け取った２相の制御信号（Act/Nop）（Write/Nop）…をメモリクロックＭＣＬＫに同期させて（Act）（Nop）（Write）… という１相化して出力する。
また、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたライト（Write）コマンドポジション信号ＷＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号ＭＣＳおよびライトデータに与えるレイテンシを調節することで、ライトデータＷＤＴ２２を適切なタイミングでメモリ２３に出力する。このとき、メモリインターフェース回路２２のライトデータ変換回路２２Ｂにおいて、ライトデータも128bitから32bitへと変換される。
そして、メモリ２３は、入力されたメモリ制御信号ＭＣＳ２２に応じてライトデータＷＤＴ２２を格納する。
【００７７】
＜Readの場合＞
メモリ２３へメモリアクセスを行いたいモジュールが、「要求許可信号ＲＱＰＴ」が“HIGH”である場合に限り、メモリコントローラ２１に対してリード（Read）のメモリアクセス要求信号ＭＡＲＱを出す。
メモリコントローラ２１は、モジュールからのメモリアクセス要求信号ＭＡＲＱを受け、「要求許可信号ＲＱＰＴ」のレベルを“LOW”に切り替える。
【００７８】
メモリコントローラ２１のコマンドデコーダ２１１は、メモリ情報信号ＭＩＳ、リクエストされたデータ量から適切なメモリ制御信号（コマンドＣＭＤとアドレスＡＤＲ）ＭＣＳを選択し、メモリクロックＭＣＬＫの半分の周波数のクロックＭＣＣＬＫに同期させてＭ図４に示すように、（Act/Nop）（Write/Nop）…といった２相の形でメモリインターフェース回路２２に出力する。これと同時に次のメモリアクセス要求信号ＭＡＲＱを受け付けるため「要求許可信号ＲＱＰＴ」のレベルを“HIGH”に切り替える。
このときコマンドデコーダ２１１は、現在発行中のメモリ制御信号ＭＣＳから鑑みて、もっともメモリ２３のバンド幅に無駄を与えないようなタイミングで次のメモリ制御信号ＭＣＳを発行するために、次のメモリ制御信号のイネーブル信号Ｓ２１１を次コマンドタイミング調整信号生成器２１２に出力する。
【００７９】
次コマンドタイミング調整信号生成器２１２は、このイネーブルと他モジュールから送られてきているメモリアクセス要求信号ＭＡＲＱから、次に発行するメモリ制御信号が１相目、２相目のどちらから発行されればバンド幅に無駄が生じないかを判断し、そのためのタイミング調整信号Ｓ２１２をコマンドデコーダ２１２へと返す。
また、メモリコントローラ２１において、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとリード（Read）イネーブルに与えるレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」を生成する。さらに、メモリコントローラ２１においては、コマンドデコーダ２１１から発行されたコマンドから「リード（Read）コマンドポジション信号ＲＣＰＳ」も同じ目的で生成する。
また、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたリード（Read）コマンドポジション信号ＲＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号ＭＣＳおよびリード（Read）イネーブル信号に与えるレイテンシを調節することで、メモリ２３から出力されるリード（Read）データＲＤＴ２３を適切なタイミングで受け取り、さらにリード（Read）イネーブルをつけてメモリコントローラ２１に返す。このとき、リードデータ変換回路２２Ｃによりリード（Read）データは32bitから128bitへと変換される。
【００８０】
以上説明したように、本実施形態によれば、メモリコントローラ２１は、メモリ情報信号ＭＩＳ、リクエストされたデータ量から適切なメモリ制御信号（コマンドとアドレス）を選択し、メモリクロックの半分の周波数のクロックに同期させて、図４に示すように、（Act/Nop）（Write/Nop）…といった２相の形でメモリインターフェース回路２２に出力し、他モジュールから送られてきているメモリアクセス要求信号ＭＡＲＱから、次に発行するメモリ制御信号ＭＣＳが１相目（ＭＣＳ２１）、２相目（ＭＣＳ２２）のどちらから発行されればバンド幅に無駄が生じないかを判断し、そのためのタイミング調整を行い、また、メモリコントローラ２１は、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとライトデータＷＤＴでレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」および「ライト（Write）コマンドポジション信号」ＷＣＰＳを生成し、また、メモリコントローラ２１は、メモリ２３に関してのCASレイテンシ情報・メモリサイズ情報などから、メモリインターフェース回路２２でコマンドとリード（Read）イネーブルに与えるレイテンシ調整を行うための信号「CLによる遅延情報信号ＤＬＹＩ」および「リード（Read）コマンドポジション信号」ＲＣＰＳを生成する。
そして、メモリインターフェース回路２２は、メモリコントローラ２１から受け取った２相の制御信号ＭＣＳ２１１，ＭＣＳ２１２（（Act/Nop）（Write/Nop）…）を３３３ＭＨｚのメモリクロックＭＣＬＫに同期させて（Act）（Nop）（Write）… という１相化してメモリ２３に出力し、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたライト（Write）コマンドポジション信号ＷＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号ＭＣＳ２２・WriteデータＷＤＴ２２に与えるレイテンシを調節することで、ライト（Write）データＷＤＴ２２を適切なタイミングでメモリ２３に出力する。メモリインターフェース回路２２は、このときライト（Write）データも128bitから32bitへと変換する。
また、メモリインターフェース回路２２は、メモリコントローラ回路２１から発行されたリード（Read）コマンドポジション信号ＲＣＰＳとCLによる遅延情報信号ＤＬＹＩに従い、メモリ制御信号・Readイネーブル信号に与えるレイテンシを調節することで、メモリ２３から出力されるリード（Read）データＲＤＴ２３を適切なタイミングで受け取り、さらにリード（Read）イネーブルをつけてメモリコントローラ２１に返す。メモリインターフェース回路２２は、このときリード（Read）データを32bitから128bitへと変換する。
【００８１】
したがって、本メモリ制御システムによれば、高速に動作するメモリに対応可能で、高周波回路を削減し、ノイズ発生を抑制することが可能で、しかも電力消費量を削減することができ、バンド幅の効率改善を実現することができる利点がある。
【００８２】
なおメモリコントローラ２１とメモリインターフェース回路２２が一体化されている構成を採用することも可能である。
また、外部からのセレクト信号によりメモリ制御信号を発行する相の数を設定できる機能を有するように構成することも可能である。
また、稼動しない相にあたる部分の回路へのクロック供給を止めることが可能に構成することも可能である。
【００８３】
＜変形例１＞
図１２は、本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの第１の変形例を示す図である。
図１３は、図１２のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【００８４】
図１２のメモリ制御システム２０Ａが図３のメモリ制御システム２０と異なる点は、メモリ制御信号が２相であったものを４相とし、データを４相から８相へと変化させたことにある。
【００８５】
４相とした本変形例では、図３および図４に示した「ライト（Write）コマンドポジション信号」と「CLによる遅延情報信号」をまとめた「ライト（Write）データレイテンシ調整信号ＷＬＡＪ」としている。また、「リード(Read)コマンドポジション信号」と「CLによる遅延情報信号」をまとめた「リード(Read)イネーブルレイテンシ調整信号ＷＬＡＪ」としている。
【００８６】
「ライト（Write）データレイテンシ調整信号ＷＬＡＪ」の上位2bitがCL遅延情報を受け持っており、メモリのスペックであるCLの値をレジスタに設定することから求められる静的な信号である。
一方、下位2bitはライト（Write）データに対して 0〜3cyc の遅延を与えるよう調整する役割を持っていて、この信号はメモリのスペックであるCLの値、アクティブコマンドActが発行された相の情報、ライトコマンド（Write）が発行された相の情報から総合的に判断されて出力される動的な信号である。
【００８７】
これと同様の考え方で、メモリ制御信号をメモリクロックの1/2Nのクロック周波数、かつ2N相で出力し、データを2M相で入出力するようなメモリコントローラ・メモリインターフェースによるメモリ制御システムを形成することが可能である。
【００８８】
すなわち、図３、図１２の構成と同様の考え方で、メモリクロックの1/2N周波数（Nは2以上の整数）でメモリコントローラを動作させ、2N相で制御信号を発行、同様にWriteデータを2M相（Mは2以上の整数）で発行し、メモリのインターフェース回路でメモリ制御回路を2N相から1相に、Writeデータを2M相から1相に変換し、逆にメモリからのReadデータを1相から2M相に変換する機構を持ったメモリ制御システムを構成することが可能である。
この場合も、メモリコントローラ２１からメモリ制御信号を多相で発行する回路において、Write(Read)コマンドが何相目に発行されたかを判断する信号をメモリコントローラが発行し、メモリのインターフェース回路がその信号を受けてWrite(Read)データのレイテンシを最適に調節することで、バンド幅効率を落とさずに高周波回路部分を減らすことができる。
また、メモリ制御信号・ライトおよびリード（Write、Read)データに与えるレイテンシを調節する部分の回路面積が最小になるような回路機構を備えるように構成することも可能である。
ここでいう回路面積が最小になるような回路機構とは、たとえばメモリクロックでXcycのレイテンシが必要な場合に、メモリクロックの1/2N周波数（Nは2以上の整数）でRcyc（RはXを2Nで割ったときの商）のレイテンシを、メモリクロックと同じ周波数でPcyc（PはXを2Nで割ったときの剰余）のレイテンシを与えることで、使用されるフリップフロップ数が最小で済むようにした回路機構のことを意味する。
【００８９】
＜変形例２＞
図１４は、本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの第２の変形例を示す図である。
図１５は、図１４のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【００９０】
以上の実施形態では、第２段階としてバンド幅に無駄を作らないため、ライト（Write）コマンドは１相目と２相目のどちらからも発行できるようにし、ライト（Write）コマンドが１相目と２相目のいずれかで発行されたかを知らせる信号をコマンドデコーダからメモリインターフェース回路に渡してやり、この信号を元にライト（Write）データのレイテンシを調節するメモリインターフェース回路とした。
この第２の変形例では、ライト（Write）コマンドを１相目でしか発行されないようにメモリコントローラの仕様を変更したものである。
そのため、2回目のActive-Nop-Write-Nop-Nopのコマンドを発行する前にNopコマンドを入れる必要があり、結果としてWriteデータを転送する際に(333MHzで)1cyc分空白サイクルができる。したがって、バンド幅も効率改善の点では、上記した実施形態によりは劣るが、高速に動作するメモリに対応可能で、高周波回路を削減し、ノイズ発生を抑制することが可能で、しかも電力消費量を削減することができる。
【図面の簡単な説明】
【００９１】
【図１】ＤＤＲ−３３３メモリに対応した一般的なメモリ制御システムの構成例を示すブロック図である。
【図２】図１のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【図３】本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの構成例を示す図である。
【図４】図３のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【図５】本実施形態に係るメモリコントローラにおけるメモリ制御信号２相化回路の構成例を示す図である。
【図６】本実施形態に係るメモリインターフェース回路におけるメモリ制御信号の２相から１相へのメモリ制御信号変換回路の構成例を示す図である。
【図７】図６のメモリ制御信号変換回路のタイミングチャートである。
【図８】本実施形態に係るメモリインターフェース回路におけるライトデータの４相から１相へのライトデータ変換回路の構成例を示す図である。
【図９】図８のライトデータ変換回路のタイミングチャートである。
【図１０】本実施形態に係るメモリインターフェース回路におけるリードデータの１相から４相へのリードデータ変換回路の構成例を示す図である。
【図１１】図１０のリードデータ変換回路のタイミングチャートである。
【図１２】本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの第１の変形例を示す図である。
【図１３】図１３は、図１２のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【図１４】本発明の実施形態に係るメモリ制御装置を採用したメモリ制御システムの第２の変形例を示す図である。
【図１５】図１４のメモリコントローラおよびインターフェース回路の出力信号のタイミングを示す図である。
【符号の説明】
【００９２】
２０，２０Ａ，２０Ｂ・・・メモリ制御システム、２１，２１Ａ，２１Ｂ・・・メモリコントローラ、２２・・・メモリインターフェース回路、２３・・・メモリ。
【図１】
2008225775.tif 000003
【図２】
2008225775.tif 000004
【図３】
2008225775.tif 000005
【図４】
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【図５】
2008225775.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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