(57)【要約】【課題】半導体基板にダメージが与えられることを抑制しながら半導体基板上の絶縁膜を除去することが可能な半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置する絶縁膜４０上に塗布型反射防止膜ＢＡＲＣを形成する工程と、塗布型反射防止膜ＢＡＲＣが形成された状態で、エッチングによりハードマスク膜ＨＭ上に位置する絶縁膜４０の厚みを減じる工程と、ハードマスク膜ＨＭ上に位置する絶縁膜４０の厚みを減じた後に塗布型反射防止膜ＢＡＲＣを除去する工程と、塗布型反射防止膜ＢＡＲＣを除去した後に絶縁膜４０にエッチングを施す工程とを備える。ここで、塗布型反射防止膜ＢＡＲＣが除去された後の絶縁膜４０のエッチングの終点検出は、ゲート電極Ｇ上に位置するハードマスク膜ＨＭにより行なわれる。【選択図】図６
2008010631.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いて前記導電膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極に隣接する前記半導体基板の主表面上から前記ゲート電極の側壁上および前記マスク膜上に絶縁膜を形成する工程と、
前記ゲート電極に隣接する前記半導体基板の主表面上に位置する前記絶縁膜上に保護膜を形成する工程と、
前記保護膜が形成された状態で、エッチングにより前記マスク膜上に位置する前記絶縁膜の厚みを減じる工程と、
前記マスク膜上に位置する前記絶縁膜の厚みを減じた後に前記保護膜を除去する工程と、
前記保護膜を除去した後に前記絶縁膜にエッチングを施す工程とを備え、
前記保護膜が除去された後の前記絶縁膜のエッチングの終点検出は、前記導電膜上に位置する前記マスク膜により行なわれる、半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を介して導電膜を形成する工程と、
前記導電膜をパターニングしてゲート電極を形成する工程と、
前記ゲート電極に隣接する前記半導体基板の主表面上から前記ゲート電極の側壁上および前記ゲート電極の上層に酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を形成する工程と、
前記ゲート電極に隣接する前記半導体基板の主表面上に位置する前記ＯＮＯ膜上に保護膜を形成する工程と、
前記保護膜が形成された状態で、エッチングにより前記ゲート電極の上層に位置する前記ＯＮＯ膜の厚みを減じる工程と、
前記ゲート電極の上層に位置する前記ＯＮＯ膜にエッチングを施した後に前記保護膜を除去する工程と、
前記保護膜を除去した後に前記ＯＮＯ膜にエッチングを施す工程とを備え、
前記保護膜が除去された後の前記ＯＮＯ膜のエッチングの終点検出は、前記ゲート電極に隣接する前記半導体基板の主表面上に位置する前記ＯＮＯ膜により行なわれる、半導体装置の製造方法。
【請求項３】
複数の前記ゲート電極間に位置する前記半導体基板の主表面上に電荷蓄積用のフローティングゲート電極を形成する工程をさらに備えた、請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記半導体基板における前記ゲート電極の両側にソース／ドレイン領域を形成する工程と、
前記半導体基板の主表面上から前記ゲート電極上に絶縁膜を形成する工程と、
前記ゲート電極上および前記ソース／ドレイン領域上にマスク膜を形成する工程と、
前記マスク膜をマスクとして用いながら、エッチングにより前記ソース／ドレイン領域の外側に位置する前記絶縁膜の厚みを減じる工程と、
前記ソース／ドレイン領域の外側に位置する前記絶縁膜の厚みを減じた後に前記マスク膜を除去する工程と、
前記マスク膜を除去した後に前記絶縁膜にエッチングを施す工程とを備え、
前記マスク膜が除去された後の前記絶縁膜のエッチングの終点検出は、前記ソース／ドレイン領域の外側に位置する前記半導体基板により行なわれる、半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極上にキャップ膜を形成する工程と、
前記半導体基板の主表面上から前記キャップ膜上に該キャップ膜と異なる組成の絶縁膜を形成する工程と、
前記絶縁膜上に設けられ、前記キャップ膜上に開口を有するマスク膜を形成する工程と、
前記マスク膜をマスクとして用いながら、エッチングにより前記キャップ膜上に位置する前記絶縁膜の厚みを減じる工程と、
前記キャップ膜上に位置する前記絶縁膜の厚みを減じた後に前記マスク膜を除去する工程と、
前記マスク膜を除去した後に前記絶縁膜にエッチングを施す工程とを備え、
前記マスク膜が除去された後の前記絶縁膜のエッチングの終点検出は、前記キャップ膜により行なわれる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板の主表面上に形成された絶縁膜にエッチングが施される半導体装置の製造方法に関する。
【背景技術】
【０００２】
特開２００５−８５９０３号公報（特許文献１）においては、フローティングゲート電極およびコントロールゲート電極とともに、半導体基板に反転層を形成するためのアシストゲート電極を有する不揮発性半導体メモリセルの形成方法が開示されている。ここでは、アシストゲート電極の側壁上にサイドウォール絶縁膜を形成する際に、半導体基板の主表面上に形成された絶縁膜にエッチングを施している。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体基板の主表面上に形成された絶縁膜にエッチングを施す際に、半導体基板自体でエッチングの終点検出を行なう場合、半導体基板にダメージが与えられる。このダメージを除去するために基板を削ると、半導体基板上に凹部が形成される。たとえば、特許文献１に記載の半導体装置において、上記凹部上にフローティングゲート電極を形成した場合、閾値電圧のばらつきの要因になる。他方、半導体基板のダメージを抑制するために、エッチング量をエッチング時間で管理した場合、絶縁膜の厚みおよびエッチングレートのばらつきにより、基板上に残る絶縁膜の厚みが安定しないという問題がある。
【０００４】
本発明は、上記のような問題に鑑みてなされたものであり、本発明の目的は、半導体基板にダメージが与えられることを抑制しながら半導体基板上の絶縁膜を除去することが可能な半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、１つの局面では、半導体基板上にゲート絶縁膜を介して導電膜を形成する工程と、導電膜上にマスク膜を形成する工程と、マスク膜をマスクとして用いて導電膜をパターニングしてゲート電極を形成する工程と、ゲート電極に隣接する半導体基板の主表面上からゲート電極の側壁上およびマスク膜上に絶縁膜を形成する工程と、ゲート電極に隣接する半導体基板の主表面上に位置する絶縁膜上に保護膜を形成する工程と、保護膜が形成された状態で、エッチングによりマスク膜上に位置する絶縁膜の厚みを減じる工程と、マスク膜上に位置する絶縁膜の厚みを減じた後に保護膜を除去する工程と、保護膜を除去した後に絶縁膜にエッチングを施す工程とを備える。ここで、保護膜が除去された後の絶縁膜のエッチングの終点検出は、導電膜上に位置するマスク膜により行なわれる。
【０００６】
本発明に係る半導体装置の製造方法は、他の局面では、半導体基板上にゲート絶縁膜を介して導電膜を形成する工程と、導電膜をパターニングしてゲート電極を形成する工程と、ゲート電極に隣接する半導体基板の主表面上からゲート電極の側壁上およびゲート電極の上層に酸化膜−窒化膜−酸化膜の積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を形成する工程と、ゲート電極に隣接する半導体基板の主表面上に位置するＯＮＯ膜上に保護膜を形成する工程と、保護膜が形成された状態で、エッチングによりゲート電極の上層に位置するＯＮＯ膜の厚みを減じる工程と、ゲート電極の上層に位置するＯＮＯ膜にエッチングを施した後に保護膜を除去する工程と、保護膜を除去した後にＯＮＯ膜にエッチングを施す工程とを備える。ここで、保護膜が除去された後のＯＮＯ膜のエッチングの終点検出は、ゲート電極に隣接する半導体基板の主表面上に位置するＯＮＯ膜により行なわれる。
【０００７】
本発明に係る半導体装置の製造方法は、さらに他の局面では、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、半導体基板におけるゲート電極の両側にソース／ドレイン領域を形成する工程と、半導体基板の主表面上からゲート電極上に絶縁膜を形成する工程と、ゲート電極上およびソース／ドレイン領域上にマスク膜を形成する工程と、マスク膜をマスクとして用いながら、エッチングによりソース／ドレイン領域の外側に位置する絶縁膜の厚みを減じる工程と、ソース／ドレイン領域の外側に位置する絶縁膜の厚みを減じた後にマスク膜を除去する工程と、マスク膜を除去した後に絶縁膜にエッチングを施す工程とを備える。ここで、マスク膜が除去された後の絶縁膜のエッチングの終点検出は、ソース／ドレイン領域の外側に位置する半導体基板により行なわれる。
【０００８】
本発明に係る半導体装置の製造方法は、さらに他の局面では、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、ゲート電極上にキャップ膜を形成する工程と、半導体基板の主表面上からキャップ膜上に該キャップ膜と異なる組成の絶縁膜を形成する工程と、絶縁膜上に設けられ、キャップ膜上に開口を有するマスク膜を形成する工程と、マスク膜をマスクとして用いながら、エッチングによりキャップ膜上に位置する絶縁膜の厚みを減じる工程と、キャップ膜上に位置する絶縁膜の厚みを減じた後にマスク膜を除去する工程と、マスク膜を除去した後に絶縁膜にエッチングを施す工程とを備える。ここで、マスク膜が除去された後の絶縁膜のエッチングの終点検出は、キャップ膜により行なわれる。
【発明の効果】
【０００９】
本発明によれば、半導体基板にダメージが与えられることを抑制しながら半導体基板上の絶縁膜を除去することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態について説明する。なお、同一または相当する部分に同一の参照符号を付し、その説明を繰返さない場合がある。
【００１１】
なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、以下の実施の形態において、各々の構成要素は、特に記載がある場合を除き、本発明にとって必ずしも必須のものではない。また、以下に複数の実施の形態が存在する場合、特に記載がある場合を除き、各々の実施の形態の特徴部分を適宜組合わせることは、当初から予定されている。
【００１２】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置におけるメモリセルアレイ部を示した図である。図１を参照して、本実施の形態に係る半導体装置は、ＡＧ（Ａｓｓｉｓｔ  Ｇａｔｅ）−ＡＮＤ型のフラッシュメモリ（不揮発性半導体記憶装置）であって、図１に示されるメモリセルアレイ部と、メモリセルアレイ部の周辺に配置された周辺回路部とを備える。メモリセルアレイ部は、電荷蓄積用の孤立パターンであるフローティングゲート電極ＦＧと、半導体基板上にビット線としての反転層を形成するためのアシストゲート電極ＡＧと、ワード線としてのコントロールゲート電極ＣＧとを有する。アシストゲート電極ＡＧは、フローティングゲート電極ＦＧの両側に形成されている。アシストゲート電極ＡＧに電圧が印加されると、半導体基板上におけるアシストゲート電極ＡＧの直下に位置する部分にソース／ドレインとしての反転層（図示せず）が形成される。コントロールゲート電極ＣＧは、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に形成されている。そして、アシストゲート電極ＡＧと、コントロールゲート電極ＣＧとは、互いに交差（ほぼ直交）するように形成されている。
【００１３】
図２は、図１におけるII−II断面図である。図２を参照して、たとえばシリコンからなる半導体基板１０上に、たとえばＳｉＯ2膜からなるゲート絶縁膜２０（２１，２２）を介して、アシストゲート電極ＡＧおよびフローティングゲート電極ＦＧが形成されている。アシストゲート電極ＡＧ上には、絶縁膜３０が形成されている。また、フローティングゲート電極ＦＧとアシストゲート電極ＡＧとの間には、絶縁膜４０が形成されている。そして、フローティングゲート電極ＦＧ上からアシストゲート電極ＡＧ上に、ＯＮＯ膜５０が形成されている。ＯＮＯ膜５０上に、ポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２からなるコントロールゲート電極ＣＧが形成される。
【００１４】
次に、フラッシュメモリである上記半導体装置の書込み、読み出しおよび消去の動作について、図１，図２を参照しながら説明する。
【００１５】
データ書込み時には、所定のアシストゲート電極ＡＧに電圧が印加される。これにより所定のメモリセル（選択メモリセル）が選択される。該データ書込みは、ソースサイドホットエレクトロン注入方式により行なわれる。これにより、高速に、かつ、低電流で効率的なデータ書込みが実現される。個々のメモリセルには、多値のデータを記憶することが可能である。この多値記憶は、コントロールゲート電極に印加される書込み電圧を一定にしながら、個々のメモリセルごとに書込み時間を変化させ、それぞれ異なる閾値レベルを有するメモリセルを形成することで実現される。たとえば、“００”／“０１”／“１０”／“１１”などのような４つ以上の値が記憶可能である。したがって、１つのメモリセルで２つ以上のメモリセル分の働きを実現することができる。この結果、フラッシュメモリの小型化が実現される。
【００１６】
データ書込み動作においては、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば１５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース形成用のアシストゲート電極ＡＧに、たとえば５Ｖ程度の電圧が印加され、ドレイン形成用のアシストゲート電極ＡＧ（たとえば、ソース形成用のアシストゲート電極ＡＧに隣接するアシストゲート電極ＡＧ）に、たとえば８Ｖ程度の電圧が印加される。これにより、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上にソース／ドレインとなる反転層（図示せず）が形成される。一方で、上記以外のアシストゲート電極ＡＧには、たとえば−２Ｖ程度の電圧が印加されており、これらのアシストゲート電極ＡＧに対向する半導体基板１０の主表面上には反転層が形成されていない。これにより、選択メモリセルと非選択メモリセルとの間のアイソレーションが行なわれる。さらに、選択メモリセルにおけるドレインとなる反転層に接続されるビット線に、たとえば４．５Ｖ程度の電圧が印加される。ここで、選択メモリセルにおけるソースとなる反転層に接続されたビット線に、たとえば０Ｖ程度の電圧が印加される一方で、非選択メモリセルにおけるソースとなる反転層に接続されるビット線に、たとえば２Ｖ程度の電圧が印加される。これにより、選択メモリセルにおいてはドレインからソースに向かって書込み用の電流が流れ、ソース側の反転層に蓄積された電荷がゲート絶縁膜２２を介してフローティングゲート電極ＦＧに注入される。一方で、非選択メモリセルにおいては、ドレインからソースに向かう電流は流れず、フローティングゲート電極ＦＧへの電荷の注入は行なわれない。以上の動作により、所定のメモリセルに選択的にデータの書込みが行なわれる。
【００１７】
データ読み出し動作においては、上記書込み動作と逆の動作が行なわれる。ここでは、選択メモリセルが接続されるコントロールゲート電極ＣＧに、たとえば２〜５Ｖ程度の電圧が印加され、それ以外のコントロールゲート電極ＣＧに、たとえば−２Ｖ程度の電圧が印加される。また、選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば４Ｖ程度の電圧が印加される。これにより、選択メモリセルにおけるソース／ドレインが形成される。一方、非選択メモリセルにおけるソース／ドレイン形成用のアシストゲート電極ＡＧに、たとえば−２Ｖ程度の電圧が印加される。これにより、非選択メモリセルにおいては、ソース／ドレインとなる反転層が形成されない。この結果、選択メモリセルと非選択メモリセルとのアイソレーションが実現される。ここで、選択メモリセルにおいてドレインとなる反転層が接続されるビット線に、たとえば１Ｖ程度の電圧が印加される。一方、他のビット線に、たとえば０Ｖ程度の電圧が印加される。さらに、選択メモリセルにおいてソースとなる反転層に接続されるビット線に、たとえば０Ｖ程度の電圧が印加される。ここで、フローティングゲート電極ＦＧの蓄積電荷の状態によって選択メモリセルの閾値電圧が変化する。したがって、選択メモリセルのソース−ドレイン間に流れる電流の状況から該メモリセルのデータを判別することができる。以上の動作により、多値記憶のメモリセルに対して読み出し動作を行なうことができる。
【００１８】
データ消去動作においては、選択対象のワード線に負電圧（たとえば−１６Ｖ程度）が印加される一方で、半導体基板１０に正の電圧が印加される。なお、アシストゲート電極ＡＧには０Ｖ程度の電圧が印加され、反転層は形成されない。これにより、フローティングゲート電極ＦＧから半導体基板１０に電荷が放出される。該放出は、Ｆ−Ｎ（Ｆｏｗｌｏｒ  Ｎｏｒｄｈｅｉｍ）トンネル放出により行なわれる。以上の動作により、複数のメモリセルのデータが一括で消去される。
【００１９】
次に、図１，図２に示す半導体装置の製造プロセスについて説明する。
図３〜図１１は、それぞれ、上記半導体装置の製造方法における第１〜第９工程を示した図である。
【００２０】
図３を参照して、半導体基板１０上に、たとえば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さになるように、ゲート絶縁膜２１が形成される。ゲート絶縁膜２１は、たとえばＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法などの熱酸化法により形成される。そして、ゲート絶縁膜２１上に、５０ｎｍ程度の厚さになるように、多結晶シリコンなどからなる導電膜ＡＧ０がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて形成される。この導電膜ＡＧ０は、アシストゲート電極ＡＧ用の導電膜である。そして、導電膜ＡＧ０上に、７０ｎｍ程度の厚みを有する窒化シリコン膜からなる絶縁膜３０が形成される。絶縁膜３０は、ＣＶＤ法などにより形成される。さらに、絶縁膜３０上にＴＥＯＳ酸化膜などからなる絶縁膜３５が堆積される。絶縁膜３５上には、たとえばポリシリコンからなるハードマスク膜ＨＭが形成される。そして、ハードマスク膜ＨＭをマスクとして、絶縁膜３０，３５がパターニングされる。そして、図４に示すように、導電膜ＡＧ０がパターニングされる。これにより、メモリセルアレイ部ではアシストゲート電極ＡＧが形成され、周辺回路部ではゲート電極Ｇが形成される。この際、周辺回路部の絶縁膜３５上に１０ｎｍ程度の厚みのハードマスク膜ＨＭを残存させる。
【００２１】
図５を参照して、ゲート絶縁膜２１上から絶縁膜３５上に、４０ｎｍ程度の厚みを有するシラン系ガスを用いたＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜であるＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｉｌｉｃｏｎ  Ｏｘｉｄｅ）膜からなる絶縁膜４０が形成される。図６を参照して、絶縁膜４０上に塗布型反射防止膜ＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｎｇ  Ｃｏａｔｉｎｇ）が塗布され、該塗布型反射防止膜ＢＡＲＣがエッチバックされる。これにより、複数のアシストゲート電極ＡＧ間に位置する絶縁膜４０上に塗布型反射防止膜ＢＡＲＣが形成される。その後、塗布型反射防止膜ＢＡＲＣが形成された状態で、エッチング処理が施される（プリエッチング工程）。これにより、図７に示すように、ハードマスク膜ＨＭ上に位置する絶縁膜４０の厚みが１０ｎｍ程度減じられる。そして、塗布型反射防止膜ＢＡＲＣが除去される。塗布型反射防止膜ＢＡＲＣが除去された後、図８に示すように、絶縁膜４０に再度エッチングが施される。以上の工程により、アシストゲート電極ＡＧから絶縁膜３５の側壁上にサイドウォール絶縁膜である絶縁膜４０が形成される。ここで、塗布型反射防止膜ＢＡＲＣが除去された後の絶縁膜４０のエッチングの終点は、周辺回路部における絶縁膜３５上に残存しているハードマスク膜ＨＭが露出することにより検出される。上述したプリエッチング工程により、絶縁膜３５上に形成された絶縁膜４０は、アシストゲート電極ＡＧ間に位置する絶縁膜４０よりも１０ｎｍ程度薄膜とされているため、アシストゲート電極ＡＧ間に位置する半導体基板１０が露出する前に、絶縁膜４０のエッチングを終了させることができる。そして、アシストゲート電極ＡＧ間に位置する半導体基板１０上に残存した絶縁膜４０は、低レートのエッチングにより除去される。したがって、アシストゲート電極ＡＧ間に位置する半導体基板１０がダメージを受けることが抑制される。図９を参照して、絶縁膜４０が除去されて半導体基板１０が露出した部分には、ゲート絶縁膜２２が形成される。この際、絶縁膜３５上に残存したハードマスク膜ＨＭも酸化される。ゲート絶縁膜２２は、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となる。そして、ゲート絶縁膜２２上から絶縁膜３５上に、多結晶シリコンなどからなる導電膜ＦＧ０がＣＶＤ法などを用いて形成される。この導電膜ＦＧ０は、フローティングゲート電極ＦＧ用の導電膜である。その後、図１０に示すように、導電膜ＦＧ０の厚みが減じられ、メモリセルアレイ部において、絶縁膜３５と、絶縁膜３０よりも上方に位置する絶縁膜４０とが除去される。
【００２２】
図１１を参照して、絶縁膜３０から導電膜ＦＧ０を覆うように、ＯＮＯ膜５０が形成される。ＯＮＯ膜５０は、たとえばその厚みがそれぞれ５ｎｍ，８ｎｍ，５ｎｍ程度である酸化膜−窒化膜−酸化膜の積層構造を有する。その後、ＯＮＯ膜５０上にポリシリコン膜ＣＧ１およびシリサイド膜ＣＧ２を含むコントロールゲート電極ＣＧが形成される。
【００２３】
再び図２を参照して、コントロールゲート電極ＣＧをマスクとして絶縁膜５０および導電膜ＦＧ０がパターニングされ、孤立パターンであるフローティングゲート電極ＦＧが形成される。
【００２４】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜２１を介して導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０上にハードマスク膜ＨＭを形成する工程（以上、図３）と、ハードマスク膜ＨＭをマスクとして用いて導電膜ＡＧ０をパターニングしてアシストゲート電極ＡＧおよびゲート電極Ｇを形成する工程（図４）と、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上からアシストゲート電極ＡＧの側壁上およびハードマスク膜ＨＭ上に絶縁膜４０を形成する工程（図５）と、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置する絶縁膜４０上に「保護膜」としての塗布型反射防止膜ＢＡＲＣを形成する工程（図６）と、塗布型反射防止膜ＢＡＲＣが形成された状態で、エッチングによりハードマスク膜ＨＭ上に位置する絶縁膜４０の厚みを減じる工程と、ハードマスク膜ＨＭ上に位置する絶縁膜４０の厚みを減じた後に塗布型反射防止膜ＢＡＲＣを除去する工程（以上、図７）と、塗布型反射防止膜ＢＡＲＣを除去した後に絶縁膜４０にエッチングを施す工程（図８）と、複数のアシストゲート電極ＡＧ間に位置する半導体基板１０の主表面上に電荷蓄積用のフローティングゲート電極ＦＧを形成する工程（図９，図１０）とを備える。ここで、塗布型反射防止膜ＢＡＲＣが除去された後の絶縁膜４０のエッチングの終点検出は、導電膜ＡＧ０から形成されたゲート電極Ｇ上に位置するハードマスク膜ＨＭにより行なわれる。
【００２５】
本実施の形態に係る半導体装置によれば、ハードマスク膜ＨＭを用いて絶縁膜４０のエッチングの終点を検出することで、半導体基板１０にダメージが与えられることを抑制しながら半導体基板１０上の絶縁膜４０を除去することができる。
【００２６】
（実施の形態２）
図１２〜図１７は、実施の形態２に係る半導体装置の製造方法における第１〜第６工程を示した図である。本実施の形態に係る半導体装置は、実施の形態１に係る半導体装置と同様にＡＧ−ＡＮＤ型のフラッシュメモリであるため、その構造、動作に関する詳細な説明は繰返さない。
【００２７】
本実施の形態に係る半導体装置の製造方法は、実施の形態１に係る半導体装置の製造方法の変形例であって、アシストゲート電極ＡＧの側壁上に形成されるサイドウォール絶縁膜としてＯＮＯ膜４００を用い、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置するＯＮＯ膜４００を用いてＯＮＯ膜４００のエッチングの終点を検出することを特徴とする。
【００２８】
本実施の形態に係る半導体装置の製造方法について、以下に説明する。
図１２を参照して、半導体基板１０上にゲート絶縁膜２１を介して導電膜ＡＧ０および絶縁膜３５が形成され、導電膜ＡＧ０および絶縁膜３５がパターニングされる。これにより、アシストゲート電極ＡＧが形成される。次に、図１３に示すように、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上からアシストゲート電極ＡＧの側壁上および絶縁膜３５上にＯＮＯ膜４００が形成される。ＯＮＯ膜４００は、熱酸化膜４１−ＳｉＮ膜４２−ＨＴＯ膜４３の積層構造を有する。そして、図１４に示すように、アシストゲート電極ＡＧ間に位置するＯＮＯ膜４００上に塗布型反射防止膜ＢＡＲＣが形成される。その後、塗布型反射防止膜ＢＡＲＣが形成された状態で、エッチング処理が施される（プリエッチング工程）。これにより、図１５に示すように、絶縁膜３５上に位置するＯＮＯ膜４００の厚みが減じられる。より具体的には、プリエッチング工程により、熱酸化膜４１が露出する。そして、塗布型反射防止膜ＢＡＲＣが除去される。塗布型反射防止膜ＢＡＲＣが除去された後、図１６に示すように、ＯＮＯ膜４００に再度エッチングが施される。以上の工程により、アシストゲート電極ＡＧから絶縁膜３５の側壁上にサイドウォール絶縁膜であるＯＮＯ膜４００が形成される。ここで、塗布型反射防止膜ＢＡＲＣが除去された後のＯＮＯ膜４００のエッチングの終点は、アシストゲート電極ＡＧ間に位置するＯＮＯ膜４００（Ａ部）により検出される。より具体的には、当該エッチングの終点は、半導体基板１０上に形成されたＳｉＮ膜４２が露出することにより検出される。このようにすることで、アシストゲート電極ＡＧ間に位置する半導体基板１０が露出する前に、ＯＮＯ膜４００のエッチングを終了させることができる。そして、アシストゲート電極ＡＧ間に位置する半導体基板１０上に残存したＯＮＯ膜４００は、低レートのエッチングにより除去される。したがって、アシストゲート電極ＡＧ間に位置する半導体基板１０がダメージを受けることが抑制される。
【００２９】
図１７に示す工程の後は、実施の形態１と同様である。すなわち、ＯＮＯ膜４００が除去されて半導体基板１０が露出した部分に、データ書き込み時／消去時に電荷を通過させるトンネル酸化膜となるゲート絶縁膜２２が形成され、フローティングゲート電極ＦＧ、ＯＮＯ膜５０およびコントロールゲート電極ＣＧが形成される。
【００３０】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜２１を介して導電膜ＡＧ０を形成する工程と、導電膜ＡＧ０をパターニングしてアシストゲート電極ＡＧを形成する工程（以上、図１２）と、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上からアシストゲート電極ＡＧの側壁上およびアシストゲート電極ＡＧの上層に熱酸化膜４１−ＳｉＮ膜４２−ＨＴＯ膜４３の積層構造を有するＯＮＯ膜４００を形成する工程（図１３）と、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置するＯＮＯ膜４００上に「保護膜」としての塗布型反射防止膜ＢＡＲＣを形成する工程（図１４）と、塗布型反射防止膜ＢＡＲＣが形成された状態で、エッチングによりアシストゲート電極ＡＧの上層に位置するＯＮＯ膜４００の厚みを減じる工程（図１５）と、アシストゲート電極ＡＧの上層に位置するＯＮＯ膜４００にエッチングを施した後に塗布型反射防止膜ＢＡＲＣを除去する工程と、塗布型反射防止膜ＢＡＲＣを除去した後にＯＮＯ膜４００にエッチングを施す工程（以上、図１６）とを備える。ここで、塗布型反射防止膜ＢＡＲＣが除去された後のＯＮＯ膜４００のエッチングの終点検出は、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置するＯＮＯ膜４００により行なわれる。
【００３１】
本実施の形態に係る半導体装置によれば、アシストゲート電極ＡＧに隣接する半導体基板１０の主表面上に位置するＯＮＯ膜４００を用いてＯＮＯ膜４００のエッチングの終点を検出することで、半導体基板１０にダメージが与えられることを抑制しながら半導体基板１０上のＯＮＯ膜４００を除去することができる。
【００３２】
（実施の形態３）
図１８〜図２１は、実施の形態３に係る半導体装置の製造方法における第１〜第４工程を示した図である。本実施の形態に係る半導体装置は、一般的なＭＯＳトランジスタであるため、その構造、動作に関する詳細な説明は行なわない。
【００３３】
本実施の形態に係る半導体装置の製造方法は、実施の形態１，２に係る半導体装置の製造方法の変形例であって、ゲート電極Ｇの側壁上に形成されるサイドウォール絶縁膜として絶縁膜４０を用い、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する半導体基板１０を用いて絶縁膜４０のエッチングの終点を検出することを特徴とする。
【００３４】
本実施の形態に係る半導体装置の製造方法について、以下に説明する。図１８に示すように、半導体基板１０上にゲート絶縁膜２１を介してゲート電極Ｇおよび絶縁膜３０が形成される。そして、半導体基板１０におけるゲート電極Ｇの両側にソース領域Ｓおよびドレイン領域Ｄが形成され、半導体基板１０の主表面上からゲート電極Ｇ上に絶縁膜４０が形成される。その後、ゲート電極Ｇ上、ソース領域Ｓ上およびドレイン領域Ｄ上にレジスト膜ＲＭが形成される。ここで、レジスト膜ＲＭは、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する領域（ソース領域Ｓおよびドレイン領域Ｄとしての機能を期待しないダミー領域）に開口を有し、当該領域の半導体基板１０を露出させている。図１９を参照して、レジスト膜ＲＭをマスクとして用いながらエッチングを行ない、上記開口領域に位置する絶縁膜４０の厚みを減じる（プリエッチング工程）。その後、図２０に示すように、レジスト膜ＲＭが除去される。そして、図２１に示すように、絶縁膜４０にエッチングが施される。以上の工程により、ゲート電極Ｇから絶縁膜３０の側壁上にサイドウォール絶縁膜である絶縁膜４０が形成される。ここで、レジスト膜ＲＭが除去された後の絶縁膜４０のエッチングの終点は、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する半導体基板１０（Ｂ部）により検出される。上述したプリエッチング工程により、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する絶縁膜４０は、ソース領域Ｓ上およびドレイン領域Ｄ上に位置する絶縁膜４０よりも薄膜とされているため、ソース領域Ｓおよびドレイン領域Ｄに位置する半導体基板１０が露出する前に、絶縁膜４０のエッチングを終了させることができる。したがって、ソース領域Ｓおよびドレイン領域Ｄに位置する半導体基板１０がダメージを受けることを抑制しながら、ソース領域Ｓ上およびドレイン領域Ｄ上の絶縁膜４０を除去することができる。
【００３５】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜２１を介してゲート電極Ｇを形成する工程と、半導体基板１０におけるゲート電極Ｇの両側にソース領域Ｓおよびドレイン領域Ｄを形成する工程と、半導体基板１０の主表面上からゲート電極Ｇ上に絶縁膜４０を形成する工程と、ゲート電極Ｇ上、ソース領域Ｓ上およびドレイン領域Ｄ上に「マスク膜」としてのレジスト膜ＲＭを形成する工程（以上、図１８）と、レジスト膜ＲＭをマスクとして用いながら、エッチングによりソース領域Ｓおよびドレイン領域Ｄの外側に位置する絶縁膜４０の厚みを減じる工程（図１９）と、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する絶縁膜４０の厚みを減じた後にレジスト膜ＲＭを除去する工程（図２０）と、レジスト膜ＲＭを除去した後に絶縁膜４０にエッチングを施す工程（図２１）とを備える。ここで、レジスト膜ＲＭが除去された後の絶縁膜４０のエッチングの終点検出は、ソース領域Ｓおよびドレイン領域Ｄの外側に位置する半導体基板１０により行なわれる。
【００３６】
本実施の形態に係る半導体装置によれば、ソース領域Ｓおよびドレイン領域Ｄの外側に位置するダミー領域を用いて絶縁膜４０のエッチングの終点を検出することで、半導体基板１０にダメージが与えられることを抑制しながら半導体基板１０上の絶縁膜４０を除去することができる。
【００３７】
（実施の形態４）
図２２〜図２５は、実施の形態４に係る半導体装置の製造方法における第１〜第４工程を示した図である。本実施の形態に係る半導体装置は、実施の形態３と同様に、一般的なＭＯＳトランジスタであるため、その構造、動作に関する詳細な説明は行なわない。
【００３８】
本実施の形態に係る半導体装置の製造方法は、実施の形態１〜３に係る半導体装置の製造方法の変形例であって、ゲート電極Ｇの側壁上に形成されるサイドウォール絶縁膜として絶縁膜４０を用い、ゲート電極Ｇ上に形成された終点検出用キャップ膜３０Ａを用いて絶縁膜４０のエッチングの終点を検出することを特徴とする。
【００３９】
本実施の形態に係る半導体装置の製造方法について、以下に説明する。図２２に示すように、半導体基板１０上にゲート絶縁膜２１を介してゲート電極Ｇ、絶縁膜３０および終点検出用キャップ膜３０Ａが形成される。そして、半導体基板１０におけるゲート電極Ｇの両側にソース領域Ｓおよびドレイン領域Ｄが形成され、半導体基板１０の主表面上からゲート電極Ｇ上に絶縁膜４０が形成される。なお、終点検出用キャップ膜３０Ａは、絶縁膜４０と組成が異なるものである限り、導電膜であってもよいし、絶縁膜であってもよい。たとえば、絶縁膜４０がＳｉＯ2からなる場合、終点検出用キャップ膜３０Ａは、ＳｉＮ膜であってもよいし、ポリシリコン膜であってもよい。その後、ゲート電極Ｇ上、ソース領域Ｓ上およびドレイン領域Ｄ上にレジスト膜ＲＭが形成される。ここで、レジスト膜ＲＭは、終点検出用キャップ膜３０Ａ上に位置する領域に開口を有し、当該領域の絶縁膜４０を露出させている。図２３を参照して、レジスト膜ＲＭをマスクとして用いながらエッチングを行ない、上記開口領域に位置する絶縁膜４０の厚みを減じる（プリエッチング工程）。その後、図２４に示すように、レジスト膜ＲＭが除去される。そして、図２５に示すように、絶縁膜４０にエッチングが施される。以上の工程により、ゲート電極Ｇから絶縁膜３０および終点検出用キャップ膜３０Ａの側壁上にサイドウォール絶縁膜である絶縁膜４０が形成される。ここで、レジスト膜ＲＭが除去された後の絶縁膜４０のエッチングの終点は、ゲート電極Ｇ上に位置する終点検出用キャップ膜３０Ａ（Ｃ部）により検出される。上述したプリエッチング工程により終点検出用キャップ膜３０Ａ上に位置する絶縁膜４０は、ソース領域Ｓ上およびドレイン領域Ｄ上に位置する絶縁膜４０よりも薄膜とされているため、ソース領域Ｓおよびドレイン領域Ｄに位置する半導体基板１０が露出する前に、絶縁膜４０のエッチングを終了させることができる。したがって、ソース領域Ｓおよびドレイン領域Ｄに位置する半導体基板１０がダメージを受けることを抑制しながら、ソース領域Ｓ上およびドレイン領域Ｄ上の絶縁膜４０を除去することができる。
【００４０】
上述した内容について要約すると、以下のようになる。すなわち、本実施の形態に係る半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜２１を介してゲート電極Ｇを形成する工程と、ゲート電極Ｇ上に終点検出用キャップ膜３０Ａを形成する工程と、半導体基板１０の主表面上から終点検出用キャップ膜３０Ａ上に該キャップ膜３０Ａと異なる組成の絶縁膜４０を形成する工程と、絶縁膜４０上に設けられ、終点検出用キャップ膜３０Ａ上に開口を有する「マスク膜」としてのレジスト膜ＲＭを形成する工程（以上、図２２）と、レジスト膜ＲＭをマスクとして用いながら、エッチングにより終点検出用キャップ膜３０Ａ上に位置する絶縁膜４０の厚みを減じる工程（図２３）と、終点検出用キャップ膜３０Ａ上に位置する絶縁膜４０の厚みを減じた後にレジスト膜ＲＭを除去する工程（図２４）と、レジスト膜ＲＭを除去した後に絶縁膜４０にエッチングを施す工程（図２５）とを備える。ここで、レジスト膜ＲＭが除去された後の絶縁膜４０のエッチングの終点検出は、終点検出用キャップ膜３０Ａにより行なわれる。
【００４１】
本実施の形態に係る半導体装置によれば、終点検出用キャップ膜３０Ａを用いて絶縁膜４０のエッチングの終点を検出することで、半導体基板１０にダメージが与えられることを抑制しながら半導体基板１０上の絶縁膜４０を除去することができる。
【００４２】
以上、本発明の実施の形態について説明したが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態１に係る半導体装置におけるメモリセルアレイ部を示した図である。
【図２】図１におけるII−II断面図である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法における第１工程を示した図である。
【図４】本発明の実施の形態１に係る半導体装置の製造方法における第２工程を示した図である。
【図５】本発明の実施の形態１に係る半導体装置の製造方法における第３工程を示した図である。
【図６】本発明の実施の形態１に係る半導体装置の製造方法における第４工程を示した図である。
【図７】本発明の実施の形態１に係る半導体装置の製造方法における第５工程を示した図である。
【図８】本発明の実施の形態１に係る半導体装置の製造方法における第６工程を示した図である。
【図９】本発明の実施の形態１に係る半導体装置の製造方法における第７工程を示した図である。
【図１０】本発明の実施の形態１に係る半導体装置の製造方法における第８工程を示した図である。
【図１１】本発明の実施の形態１に係る半導体装置の製造方法における第９工程を示した図である。
【図１２】本発明の実施の形態２に係る半導体装置の製造方法における第１工程を示した図である。
【図１３】本発明の実施の形態２に係る半導体装置の製造方法における第２工程を示した図である。
【図１４】本発明の実施の形態２に係る半導体装置の製造方法における第３工程を示した図である。
【図１５】本発明の実施の形態２に係る半導体装置の製造方法における第４工程を示した図である。
【図１６】本発明の実施の形態２に係る半導体装置の製造方法における第５工程を示した図である。
【図１７】本発明の実施の形態２に係る半導体装置の製造方法における第６工程を示した図である。
【図１８】本発明の実施の形態３に係る半導体装置の製造方法における第１工程を示した図である。
【図１９】本発明の実施の形態３に係る半導体装置の製造方法における第２工程を示した図である。
【図２０】本発明の実施の形態３に係る半導体装置の製造方法における第３工程を示した図である。
【図２１】本発明の実施の形態３に係る半導体装置の製造方法における第４工程を示した図である。
【図２２】本発明の実施の形態４に係る半導体装置の製造方法における第１工程を示した図である。
【図２３】本発明の実施の形態４に係る半導体装置の製造方法における第２工程を示した図である。
【図２４】本発明の実施の形態４に係る半導体装置の製造方法における第３工程を示した図である。
【図２５】本発明の実施の形態４に係る半導体装置の製造方法における第４工程を示した図である。
【符号の説明】
【００４４】
１０  半導体基板、２０，２１，２２  ゲート絶縁膜、３０，３５，４０  絶縁膜、３０Ａ  終点検出用キャップ膜、４１  熱酸化膜、４２  ＳｉＮ膜、４３  ＨＴＯ膜、５０，４００  ＯＮＯ膜、ＡＧ  アシストゲート電極、ＣＧ  コントロールゲート電極、ＦＧ  フローティングゲート電極、Ｇ  ゲート電極、ＡＧ０，ＦＧ０  導電膜、ＣＧ１  ポリシリコン膜、ＣＧ２  シリサイド膜、ＨＭ  ハードマスク膜、ＢＡＲＣ  塗布型反射防止膜。
【図１】
2008010631.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008010631.tif 000007
【図６】
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【図７】
2008010631.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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