(57)【要約】【課題】メモリセルにおけるデータ保持の安定性を向上させる。【解決手段】半導体記憶装置は、ＭＯＳトランジスタから構成されたインバータ回路ＩＶ１，ＩＶ２と、インバータ回路ＩＶ１の出力端子とインバータ回路ＩＶ２の入力端子とに接続された記憶ノードＮ１と、インバータ回路ＩＶ１の入力端子とインバータ回路ＩＶ２の出力端子とに接続された記憶ノードＮ０と、データ書き込み時に、記憶ノードＮ１とビット線ＢＬ０とを接続し、かつカラム選択信号により制御される第１の書き込みパスと、データ書き込み時に、記憶ノードＮ０とビット線ＢＬ１とを接続し、かつカラム選択信号により制御される第２の書き込みパスと、データ読み出し時に、記憶ノードＮ１又Ｎ０に記憶されたデータをビット線ＢＬ０に転送する読み出しパスとを含む。【選択図】      図２
2008065863.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、
前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、
前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、
データ書き込み時に、前記第１の記憶ノードと第１のビット線とを接続し、かつカラム選択信号により制御される第１の書き込みパスと、
データ書き込み時に、前記第２の記憶ノードと第２のビット線とを接続し、かつ前記カラム選択信号により制御される第２の書き込みパスと、
データ読み出し時に、前記第１の記憶ノード又は前記第２の記憶ノードに記憶されたデータを前記第１のビット線に転送する読み出しパスと
を具備するメモリセルを有することを特徴とする半導体記憶装置。
【請求項２】
前記読み出しパスは、駆動トランジスタと、前記駆動トランジスタのドレイン端子と前記第１のビット線との間に接続されかつトランジスタからなる読み出し用トランスファーゲートとを含み、
前記駆動トランジスタのゲート端子は、前記第１の記憶ノード又は前記第２の記憶ノードに接続され、
前記駆動トランジスタのソース端子には、接地電位が印加され、
前記読み出し用トランスファーゲートのゲート端子は、データ読み出し時に活性化されるワード線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記読み出しパスは、駆動トランジスタと、前記駆動トランジスタのドレイン端子と前記第１のビット線との間に接続されかつトランジスタからなる読み出し用トランスファーゲートとを含み、
前記駆動トランジスタのゲート端子は、前記第１の記憶ノード又は前記第２の記憶ノードに接続され、
前記駆動トランジスタのソース端子は、データ読み出し時にカラム選択信号の反転信号が供給される第２のカラム選択線に接続され、
前記読み出し用トランスファーゲートのゲート端子は、データ読み出し時に活性化されるワード線に接続されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記第１の書き込みパスは、前記第１の記憶ノードと第１の接続ノードとの間に接続された第１のカラム選択トランジスタと、前記第１の接続ノードと前記第１のビット線との間に接続されかつトランジスタからなる第１の書き込み用トランスファーゲートとを含み、
前記第２の書き込みパスは、前記第２の記憶ノードと第２の接続ノードとの間に接続された第２のカラム選択トランジスタと、前記第２の接続ノードと前記第２のビット線との間に接続されかつトランジスタからなる第２の書き込み用トランスファーゲートとを含み、
前記第１及び第２のカラム選択トランジスタのゲート端子はそれぞれ、第１のカラム選択線に接続され、
前記第１及び第２の書き込み用トランスファーゲートのゲート端子はそれぞれ、前記ワード線に接続され、
前記ワード線は、データ読み出し時及びデータ書き込み時に活性化されることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記ワード線は、データ読み出し時に活性化される読み出しワード線と、データ書き込み時に活性化される書き込みワード線とを含み、
前記読み出し用トランスファーゲートのゲート端子は、前記読み出しワード線に接続され、
前記第１及び第２の書き込み用トランスファーゲートのゲート端子はそれぞれ、前記書き込みワード線に接続されることを特徴とする請求項４に記載の半導体記憶装置。
【請求項６】
前記第１のビット線は、読み出しデータが転送される第１の読み出しビット線と、書き込みデータが転送される第１の書き込みビット線とを含み、
前記第２のビット線は、読み出しデータが転送される第２の読み出しビット線と、書き込みデータが転送される第２の書き込みビット線とを含み、
前記読み出し用トランスファーゲートは、前記第１の読み出しビット線に接続され、
前記第１の書き込み用トランスファーゲートは、前記第１の書き込みビット線に接続され、
前記第２の書き込み用トランスファーゲートは、前記第２の書き込みビット線に接続されることを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にＳＲＡＭ（Static Random Access Memory）に関する。
【背景技術】
【０００２】
半導体記憶装置の一種としてＳＲＡＭが知られている。このＳＲＡＭを構成するメモリセルには、例えば６個のＭＯＳ（Metal Oxide Semiconductor）トランジスタから構成されるＳＲＡＭセル（６Ｔｒ．型ＳＲＡＭセル）が用いられている。
【０００３】
６Ｔｒ．型ＳＲＡＭセルは、２組のインバータ回路を備え、一方のインバータ回路の出力端子を他方のインバータ回路の入力端子に接続した構造を有する。さらに、データの読み出し時及び書き込み時にインバータ回路のデータ記憶ノードをビット線に接続する２つのトランスファーゲートを備えている。
【０００４】
ＳＲＡＭの動作マージンを示す指標に、スタティックノイズマージン（ＳＮＭ：Static Noise Margin）がある。ＳＮＭは、ワード線が選択され、かつビット線が電源電圧にプリチャージされた場合の、２つのインバータ回路の入出力特性を重ね合わせたもので、この曲線間に書ける正方形の１辺の長さに相当する。
【０００５】
近年、半導体記憶装置の集積度向上のため、メモリセル等に用いられるトランジスタのサイズが縮小されている。また、電源電圧の低下に対応して、トランジスタの閾値電圧も低下している。これらに伴い、メモリセルを構成するトランジスタの閾値電圧ばらつきが大きくなるという問題が発生している。
【０００６】
このため、メモリセルを構成するトランジスタの閾値電圧ばらつきの影響により、ＳＮＭが低下し、メモリセルによっては、ＳＮＭが十分でないものが現れるという問題が発生している。
【０００７】
したがって、このＳＮＭが低いためにデータ保持の安定性が低いメモリセルにおいては、メモリセルからデータを読み出すためにメモリセルに接続されたワード線を活性化すると、データを記憶したインバータ対の記憶状態が反転し、データが破壊されてしまうという問題がある。
【０００８】
この種の関連技術として、低消費電力化に対応することが可能なＳＲＡＭセルが開示されている（非特許文献１）。６Ｔｒ．型ＳＲＡＭセルにおいては、選択ロウかつ非選択カラムのメモリセルにおいて、データの読み出し時及び書き込み時にセル電流を流してしまい、余分な電力を消費してしまうという問題点がある。上記非特許文献１はその対策をしているが、前記ＳＮＭに関する問題点は残っている。
【非特許文献１】Hiroki Morimura et al., “A Shared-Bitline SRAM Cell Architecture for 1-V Ultra Low-Power Word-Bit Configurable Macrocells”, NTT Lifestyle and Environmental Technology Laboratories, ISLPED99, San Diego, CA, USA, pp.12-17
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の第１の視点に係る半導体記憶装置は、ＭＯＳトランジスタから構成された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力端子と前記第２のインバータ回路の入力端子とに接続された第１の記憶ノードと、前記第１のインバータ回路の入力端子と前記第２のインバータ回路の出力端子とに接続された第２の記憶ノードと、データ書き込み時に、前記第１の記憶ノードと第１のビット線とを接続し、かつカラム選択信号により制御される第１の書き込みパスと、データ書き込み時に、前記第２の記憶ノードと第２のビット線とを接続し、かつ前記カラム選択信号により制御される第２の書き込みパスと、データ読み出し時に、前記第１の記憶ノード又は前記第２の記憶ノードに記憶されたデータを前記第１のビット線に転送する読み出しパスとを具備するメモリセルを有する。
【発明の効果】
【００１１】
本発明によれば、メモリセルにおけるデータ保持の安定性を向上させることが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。図１に示したメモリセルＭＣは、９個のＭＯＳトランジスタから構成される９Ｔｒ．型ＳＲＡＭセルである。
【００１４】
メモリセルＭＣは、第１のインバータ回路ＩＶ１及び第２のインバータ回路ＩＶ２を備えている。第１のインバータ回路ＩＶ１は、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳトランジスタ）からなる負荷トランジスタＬ０と、ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタ）からなる駆動トランジスタＤ０とにより構成されている。負荷トランジスタＬ０及び駆動トランジスタＤ０は、電源電圧Ｖｄｄ（例えば、電源電圧Ｖｄｄが印加される電源端子）と接地電位Ｖｓｓ（例えば、接地電位Ｖｓｓが印加される接地端子）との間に直列に接続されている。
【００１５】
第２のインバータ回路ＩＶ２は、ＰＭＯＳトランジスタからなる負荷トランジスタＬ１と、ＮＭＯＳトランジスタからなる駆動トランジスタＤ１とにより構成されている。負荷トランジスタＬ１及び駆動トランジスタＤ１は、電源端子と接地端子との間に直列に接続されている。
【００１６】
具体的には、負荷トランジスタＬ０のソース端子には、電源電圧Ｖｄｄが印加されている。負荷トランジスタＬ０のドレイン端子は、記憶ノードＮ０を介して駆動トランジスタＤ０のドレイン端子に接続されている。負荷トランジスタＬ０のゲート端子は、駆動トランジスタＤ０のゲート端子に接続されている。駆動トランジスタＤ０のソース端子には、接地電位Ｖｓｓが印加されている。
【００１７】
負荷トランジスタＬ１のソース端子には、電源電圧Ｖｄｄが印加されている。負荷トランジスタＬ１のドレイン端子は、記憶ノードＮ１を介して駆動トランジスタＤ１のドレイン端子に接続されている。負荷トランジスタＬ１のゲート端子は、駆動トランジスタＤ１のゲート端子に接続されている。駆動トランジスタＤ１のソース端子には、接地電位Ｖｓｓが印加されている。
【００１８】
負荷トランジスタＬ０のゲート端子は、記憶ノードＮ１に接続されている。負荷トランジスタＬ１のゲート端子は、記憶ノードＮ０に接続されている。換言すると、第１のインバータ回路ＩＶ１の出力端子は第２のインバータ回路ＩＶ２の入力端子に接続され、第２のインバータ回路ＩＶ２の出力端子は第１のインバータ回路ＩＶ１の入力端子に接続されている。
【００１９】
記憶ノードＮ１は、書き込みパスに電気的に接続されている。書き込みパスは、データ書き込み時に、記憶ノードＮ１とビット線ＢＬとを電気的に接続する。書き込みパスは、ＮＭＯＳトランジスタからなるカラム選択トランジスタＴＣ１、及びＮＭＯＳトランジスタからなる書き込み用トランスファーゲートＴ１を含む。
【００２０】
具体的には、記憶ノードＮ１は、カラム選択トランジスタＴＣ１を介して、接続ノードＳＢＬに接続されている。カラム選択トランジスタＴＣ１のゲート端子は、書き込み用カラム選択線ＹＳＥＬＷに接続されている。接続ノードＳＢＬは、書き込み用トランスファーゲートＴ１を介して、ビット線ＢＬに接続されている。書き込み用トランスファーゲートＴ１のゲート端子は、ワード線ＷＬに接続されている。
【００２１】
記憶ノードＮ０は、書き込みパスに電気的に接続されている。書き込みパスは、データ書き込み時に、記憶ノードＮ０と隣接メモリセルのビット線ＢＬとを電気的に接続する。書き込みパスは、ＮＭＯＳトランジスタからなるカラム選択トランジスタＴＣ０、及びＮＭＯＳトランジスタからなる書き込み用トランスファーゲートＴ１を含む。
【００２２】
具体的には、記憶ノードＮ０は、カラム選択トランジスタＴＣ０を介して、接続ノード／ＳＢＬに接続されている。カラム選択トランジスタＴＣ０のゲート端子は、書き込み用カラム選択線ＹＳＥＬＷに接続されている。接続ノード／ＳＢＬは、隣接メモリセルの書き込み用トランスファーゲートＴ１を介して、隣接メモリセルのビット線ＢＬに接続されている。隣接メモリセルの書き込み用トランスファーゲートＴ１のゲート端子は、ワード線ＷＬに接続されている。
【００２３】
さらに、記憶ノードＮ０は、読み出しパスに電気的に接続されている。読み出しパスは、データ読み出し時に、ビット線ＢＬにデータに応じた電位を読み出すために設けられている。読み出しパスは、ＮＭＯＳトランジスタからなる読み出し用駆動トランジスタＲＤ１、及びＮＭＯＳトランジスタからなる読み出し用トランスファーゲートＲＴ１から構成される読み出し用トランジスタを含む。
【００２４】
具体的には、記憶ノードＮ０は、読み出し用駆動トランジスタＲＤ１のゲート端子に接続されている。読み出し用駆動トランジスタＲＤ１のソース端子には、接地電位Ｖｓｓが印加されている。読み出し用駆動トランジスタＲＤ１のドレイン端子は、読み出し用トランスファーゲートＲＴ１を介して、ビット線ＢＬに接続されている。読み出し用トランスファーゲートＲＴ１のゲート端子は、ワード線ＷＬに接続されている。
【００２５】
図１に示したメモリセルＭＣでは、データ読み出し時に記憶ノードＮ０のデータをビット線ＢＬに転送するための読み出しパス、データ書き込み時にビット線ＢＬのデータを記憶ノードＮ１に転送する書き込みパス、及びデータ書き込み時に隣接メモリセルのビット線ＢＬのデータを記憶ノードＮ０に転送する書き込みパスを別に設けている。
【００２６】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図２は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図２には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【００２７】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図１と同じである。図１に示したメモリセルＭＣを用いてメモリセルアレイを形成する場合、同一ロウで隣接した２つのメモリセルのうちの一方のメモリセルの接続ノード／ＳＢＬは、他方のメモリセルの接続ノードＳＢＬに接続される。このようにしてメモリセルアレイを形成する。
【００２８】
メモリセルＭＣ１及びＭＣ２は、同一のワード線ＷＬに接続されている。メモリセルＭＣ１には、ビット線ＢＬ０及び書き込み用カラム選択線ＹＳＥＬＷ０が接続されている。メモリセルＭＣ２には、ビット線ＢＬ１及び書き込み用カラム選択線ＹＳＥＬＷ１が接続されている。
【００２９】
このように構成されたメモリセルアレイにおいて、メモリセルＭＣ２に含まれる書き込み用トランスファーゲートＴ１及びビット線ＢＬ１は、この同一ロウの隣接した２つのメモリセルＭＣ１及びＭＣ２で共有される。すなわち、メモリセルＭＣ１に関して言えば、ビット線ＢＬ０及びＢＬ１で、一対のビット線を構成している。したがって、１つのメモリセルあたり、メモリセルアレイ上をカラム方向に走る電源線以外の配線の数は、ビット線ＢＬ及び書き込み用カラム選択線ＹＳＥＬＷの２本であり、６個のＭＯＳトランジスタから構成される従来の６Ｔｒ．型ＳＲＡＭセルではビット線ＢＬ及び／ＢＬの２本であるから、上記配線の数が増加しないという利点がある。
【００３０】
以下に、図２を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図３は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【００３１】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。この時、メモリセルＭＣ２は非選択状態である。
【００３２】
選択ロウのワード線ＷＬがハイレベルに設定される。選択カラムの一対のビット線ＢＬ０，ＢＬ１は、書き込むデータに応じて、一方がハイレベル（電源電圧Ｖｄｄ）に、他方がローレベルに設定される。図２等には図示されていない非選択ロウのワード線ＷＬはローレベルに設定され、非選択カラムのビット線（すなわち、ＢＬ０及びＢＬ１以外のビット線）は、ハイレベルに設定される。さらに、選択カラムの書き込み用カラム選択信号ＹＳＥＬＷ０はハイレベルに設定され、ＹＳＥＬＷ１を含む非選択カラムの書き込み用カラム選択信号はローレベルに設定される。
【００３３】
このようなデータ書き込み動作により、選択されたメモリセルＭＣ１には、ビット線ＢＬ０，ＢＬ１に設定されたデータが書き込まれる。なお、選択されたメモリセルＭＣ１と同一ロウのワード線ＷＬに接続された全てのメモリセルの書き込み用トランスファーゲートＴ１がオンしてしまう。しかし、この選択ロウのワード線ＷＬに接続された非選択のメモリセル（メモリセルＭＣ２等）に関しては、カラム選択トランジスタＴＣ０及びＴＣ１がオフしている。このため、非選択のメモリセルは、ライトディスターブの問題が回避される。
【００３４】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【００３５】
選択ロウのワード線ＷＬがハイレベルに設定され、選択カラムのビット線ＢＬ０はハイレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、ビット線ＢＬ１を含む非選択カラムのビット線はハイレベルに設定される。また、全ての書き込み用カラム選択信号ＹＳＥＬＷ（ＹＳＥＬＷ０、ＹＳＥＬＷ１等）は、ローレベルに設定される。
【００３６】
このようなデータ読み出し動作により、選択されたメモリセルＭＣ１の読み出し用トランスファーゲートＲＴ１がオンし、読み出し用駆動トランジスタＲＤ１は、記憶ノードＮ０のデータに応じてオン或いはオフする。したがって、選択カラムのビット線ＢＬ０の電圧は、データに応じてハイレベル或いはローレベルになる。この結果、選択されたメモリセルＭＣ１のデータを読み出すことができる。
【００３７】
また、選択されたメモリセルＭＣ１と同一ロウのワード線ＷＬに接続された全てのメモリセルの書き込み用トランスファーゲートＴ１がオンしてしまう。しかし、上記全てのメモリセルＭＣに関しては、書き込みパスを通じて記憶ノードとビット線とが接続されることはなく、また非選択カラムのメモリセル（ＭＣ２等）に関してはリードディスターブの問題が回避される。
【００３８】
図４は、スタティックノイズマージンを説明する図である。図４に示した２つのカーブは、第１及び第２のインバータ回路ＩＶ１，ＩＶ２の入出力特性を重ね合わせたものである。このとき、ワード線ＷＬはハイレベルに設定され、ビット線対ＢＬ０，ＢＬ１はハイレベルに設定されている。
【００３９】
２つの曲線に囲まれた領域に内接する最大正方形の１辺の長さをスタティックノイズマージン（ＳＮＭ）と定義する。このＳＮＭは、記憶データの安定性を示す指標となる。一般に、ＳＮＭが大きいほどＳＲＡＭセルに記憶されたデータの安定性は高く、チップ内の電源電圧ノイズなどによるデータ破壊が起こりにくい。したがって、ＳＮＭを大きく取ることがＳＲＡＭセルを設計する上で重要なポイントとなる。
【００４０】
図２に示したメモリセルアレイにおいて、メモリセルからデータを読み出す際に使用される読み出し用トランジスタ（読み出し用駆動トランジスタＲＤ１と読み出し用トランスファーゲートＲＴ１とで構成される）のソース／ドレイン端子は、どれもデータを記憶している記憶ノードＮ０，Ｎ１に接続されていない。このため、図４に示すようにスタティックノイズマージン（ＳＮＭ）が向上するため、データ保持の安定性を向上させることができる。この結果、データの読み出し時にデータが破壊されるのを防ぐことができる。
【００４１】
以上詳述したように本実施形態によれば、データ読み出し時に、選択されたメモリセルのスタティックノイズマージン（ＳＮＭ）を向上させることができる。これにより、データ保持の安定性を向上させることができるため、微細化に伴うトランジスタの閾値電圧のばらつきや、電源電圧の低電圧化に対して十分に対応することが可能となる。
【００４２】
また、データ書き込み時、活性化されたワード線ＷＬに接続された全ての非選択カラムのメモリセルがライトディスターブを受けるのを防止することができる。また、データ読み出し時、活性化されたワード線ＷＬに接続された全ての非選択カラムのメモリセルがリードディスターブを受けるのを防止することができる。
【００４３】
なお、図２に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更したメモリセルアレイの構成も考えられる。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図２のメモリセルアレイと同様の効果を得ることができる。
【００４４】
（第２の実施形態）
第２の実施形態は、データ書き込み時に使用されるワード線と、データ読み出し時に使用されるワード線とを分けるようにしてメモリセルを構成している。図５は、本発明の第２の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。
【００４５】
図５のメモリセルＭＣの構成は、ワード線ＷＬの代わりに読み出しワード線ＲＷＬと書き込みワード線ＷＷＬとが設けられている点、及びカラム選択トランジスタのゲートを書き込み用カラム選択線ＹＳＥＬＷではなく（書き込み／読み出し共通の）カラム選択線ＹＳＥＬで制御する点が、図１のメモリセルＭＣと異なっている。そして、書き込み用トランスファーゲートＴ１のゲート端子は、書き込みワード線ＷＷＬに接続されている。また、読み出し用トランスファーゲートＲＴ１のゲート端子は、読み出しワード線ＲＷＬに接続されている。
【００４６】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図６は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図６には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【００４７】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図５と同じである。図５に示したメモリセルＭＣを用いてメモリセルアレイを形成する場合、同一ロウで隣接した２つのメモリセルのうちの一方のメモリセルの接続ノード／ＳＢＬは、他方のメモリセルの接続ノードＳＢＬに接続される。このようにしてメモリセルアレイを形成する。
【００４８】
メモリセルＭＣ１及びＭＣ２は、同一の読み出しワード線ＲＷＬ、及び同一の書き込みワード線ＷＷＬに接続されている。メモリセルＭＣ１には、ビット線ＢＬ０及びカラム選択線ＹＳＥＬ０が接続されている。メモリセルＭＣ２には、ビット線ＢＬ１及びカラム選択線ＹＳＥＬ１が接続されている。
【００４９】
以下に、図６を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図７は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【００５０】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。
【００５１】
選択ロウの書き込みワード線ＷＷＬがハイレベルに設定される。選択カラムの一対のビット線ＢＬ０，ＢＬ１は、書き込むデータに応じて、一方がハイレベルに、他方がローレベルに設定される。非選択ロウの書き込みワード線ＷＷＬはローレベルに設定され、非選択カラムのビット線（すなわち、ＢＬ０及びＢＬ１以外のビット線）は、ハイレベルに設定される。
【００５２】
さらに、選択カラムのカラム選択信号ＹＳＥＬ０はハイレベルに設定され、カラム選択信号ＹＳＥＬ１を含む非選択カラムのカラム選択信号はローレベルに設定される。また、全ての読み出しワード線ＲＷＬは、ローレベルに設定される。
【００５３】
このようなデータ書き込み動作により、選択されたメモリセルＭＣ１には、ビット線ＢＬ０，ＢＬ１に設定されたデータが書き込まれる。なお、選択されたメモリセルＭＣ１と同一ロウの書き込みワード線ＷＷＬに接続された全てのメモリセルの書き込み用トランスファーゲートＴ１がオンしてしまう。しかし、この選択ロウの書き込みワード線ＷＷＬに接続された非選択のメモリセル（メモリセルＭＣ２等）に関しては、カラム選択トランジスタＴＣ０及びＴＣ１がオフしている。このため、非選択のメモリセルがライトディスターブを受けるのを防止することができる。
【００５４】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【００５５】
選択ロウの読み出しワード線ＲＷＬがハイレベルに設定され、選択カラムのビット線ＢＬ０はハイレベルに設定される。非選択ロウの読み出しワード線ＲＷＬはローレベルに設定され、ビット線ＢＬ１を含む非選択カラムのビット線はハイレベルに設定される。
【００５６】
さらに、選択カラムのカラム選択信号ＹＳＥＬ０はハイレベルに設定され、カラム選択信号ＹＳＥＬ１を含む非選択カラムのカラム選択信号はローレベルに設定される。また、全ての書き込みワード線ＷＷＬは、ローレベルに設定される。
【００５７】
このようなデータ読み出し動作により、選択されたメモリセルＭＣ１の読み出し用トランスファーゲートＲＴ１がオンし、読み出し用駆動トランジスタＲＤ１は、記憶ノードＮ０のデータに応じてオン或いはオフする。したがって、選択カラムのビット線ＢＬ０の電圧は、データに応じてハイレベル或いはローレベルになる。この結果、選択されたメモリセルＭＣ１のデータを読み出すことができる。なお、選択されたメモリセルＭＣ１のカラム選択トランジスタＴＣ０及びＴＣ１がオンしている。しかし、書き込み用トランスファーゲートＴ１がオフしているため、書き込みパスを通じて記憶ノードとビット線とが接続されることはない。また、このようなデータ読み出し動作の際、非選択カラムのメモリセル（ＭＣ２等）に関しては、リードディスターブの問題は回避されている。
【００５８】
また、メモリセルからデータを読み出す際に使用される読み出し用トランジスタ（読み出し用駆動トランジスタＲＤ１と読み出し用トランスファーゲートＲＴ１とで構成される）のソース／ドレイン端子は、どれもデータを記憶している記憶ノードＮ０，Ｎ１に接続されていない。このため、スタティックノイズマージン（ＳＮＭ）が向上するため、データ保持の安定性を向上させることができる。この結果、データの読み出し時にデータが破壊されてしまうのを防ぐことができる。
【００５９】
また、選択ロウの読み出しワード線ＲＷＬに接続された非選択のメモリセル（メモリセルＭＣ２等）に関しては、カラム選択トランジスタＴＣ０及びＴＣ１がオフしている。このため、非選択のメモリセルがリードディスターブを受けるのを防止することができる。
【００６０】
なお、図６に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更したメモリセルアレイの構成も考えられる。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図６のメモリセルアレイと同様の効果を得ることができる。
【００６１】
（第３の実施形態）
第３の実施形態は、データ書き込み時に使用されるビット線と、データ読み出し時に使用されるビット線とを分けるようにしてメモリセルを構成している。図８は、本発明の第３の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。
【００６２】
図８のメモリセルＭＣの構成は、ビット線ＢＬの代わりに読み出しビット線ＲＢＬと書き込みビット線ＷＢＬとが設けられている点が図１のメモリセルＭＣと異なっている。そして、読み出し用トランスファーゲートＲＴ１のソース／ドレイン端子の一方は、読み出しビット線ＲＢＬに接続されている。また、書き込み用トランスファーゲートＴ１のソース／ドレイン端子の一方は、書き込みビット線ＷＢＬに接続されている。
【００６３】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図９は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図９には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【００６４】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図８と同じである。図８に示したメモリセルＭＣを用いてメモリセルアレイを形成する場合、同一ロウで隣接した２つのメモリセルのうちの一方のメモリセルの接続ノード／ＳＢＬは、他方のメモリセルの接続ノードＳＢＬに接続される。
【００６５】
メモリセルＭＣ１及びＭＣ２は、同一のワード線ＷＬに接続されている。メモリセルＭＣ１には、書き込みビット線ＷＢＬ０、読み出しビット線ＲＢＬ０、及び書き込み用カラム選択線ＹＳＥＬＷ０が接続されている。メモリセルＭＣ２には、書き込みビット線ＷＢＬ１、読み出しビット線ＲＢＬ１、及び書き込み用カラム選択線ＹＳＥＬＷ１が接続されている。
【００６６】
以下に、図９を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図１０は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【００６７】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。
【００６８】
選択ロウのワード線ＷＬがハイレベルに設定される。選択カラムの一対の書き込みビット線ＷＢＬ０，ＷＢＬ１は、書き込むデータに応じて、一方がハイレベルに、他方がローレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、非選択カラムの書き込みビット線（すなわち、ＷＢＬ０及びＷＢＬ１以外の書き込みビット線）は、ハイレベルに設定される。
【００６９】
さらに、選択カラムの書き込み用カラム選択信号ＹＳＥＬＷ０はハイレベルに設定され、ＹＳＥＬＷ１を含む非選択カラムの書き込み用カラム選択信号はローレベルに設定される。また、全ての読み出しビット線ＲＢＬは、ハイレベルに設定される。
【００７０】
このようなデータ書き込み動作により、選択されたメモリセルＭＣ１には、書き込みビット線ＷＢＬ０，ＷＢＬ１に設定されたデータが書き込まれる。なお、選択されたメモリセルＭＣ１と同一ロウのワード線ＷＬに接続された全てのメモリセルの書き込み用トランスファーゲートＴ１がオンしてしまう。しかし、この選択ロウのワード線ＷＬに接続された非選択のメモリセル（メモリセルＭＣ２等）に関しては、カラム選択トランジスタＴＣ０及びＴＣ１がオフしている。このため、非選択のメモリセルがライトディスターブを受けるのを防止することができる。
【００７１】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【００７２】
選択ロウのワード線ＷＬがハイレベルに設定され、選択カラムの読み出しビット線ＲＢＬ０はハイレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、読み出しビット線ＲＢＬ１を含む非選択カラムの読み出しビット線はハイレベルに設定される。
【００７３】
さらに、全ての書き込み用カラム選択信号ＹＳＥＬＷ（ＹＳＥＬＷ０、ＹＳＥＬＷ１等）は、ローレベルに設定される。また、全ての書き込みビット線ＷＢＬは、ハイレベルに設定される。
【００７４】
このようなデータ読み出し動作により、選択されたメモリセルＭＣ１の読み出し用トランスファーゲートＲＴ１がオンし、読み出し用駆動トランジスタＲＤ１は、記憶ノードＮ０のデータに応じてオン或いはオフする。したがって、選択カラムの読み出しビット線ＲＢＬ０の電圧は、データに応じてハイレベル或いはローレベルになる。この結果、選択されたメモリセルＭＣ１のデータを読み出すことができる。その他の効果は、上記第１の実施形態と同じである。
【００７５】
なお、図９に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更したメモリセルアレイの構成も考えられる。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図９のメモリセルアレイと同様の効果を得ることができる。
【００７６】
（第４の実施形態）
第４の実施形態は、上記第１の実施形態の変形例であり、読み出し用トランジスタ（読み出し用駆動トランジスタＲＤ１と読み出し用トランスファーゲートＲＴ１とで構成される）を介して流れるセル電流を低減することで、消費電力を低減するようにしている。
【００７７】
図１１は、本発明の第４の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。読み出し用駆動トランジスタＲＤ１のソース端子は、読み出し用カラム選択線／ＹＳＥＬＲに接続されている。この読み出し用カラム選択線には、読み出し用カラム選択信号ＹＳＥＬＲの反転信号／ＹＳＥＬＲが供給される。その他の構成は、図１のメモリセルＭＣと同じである。
【００７８】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図１２は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図１２には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【００７９】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図１１と同じである。メモリセルＭＣ１及びＭＣ２は、同一のワード線ＷＬに接続されている。メモリセルＭＣ１には、ビット線ＢＬ０、読み出し用カラム選択線／ＹＳＥＬＲ０、及び書き込み用カラム選択線ＹＳＥＬＷ０が接続されている。メモリセルＭＣ２には、ビット線ＢＬ１、読み出し用カラム選択線／ＹＳＥＬＲ１、及び書き込み用カラム選択線ＹＳＥＬＷ１が接続されている。
【００８０】
以下に、図１２を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図１３は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【００８１】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。
【００８２】
選択ロウのワード線ＷＬがハイレベルに設定される。選択カラムの一対のビット線ＢＬ０，ＢＬ１は、書き込むデータに応じて、一方がハイレベルに、他方がローレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、非選択カラムのビット線（すなわち、ＢＬ０及びＢＬ１以外のビット線）は、ハイレベルに設定される。
【００８３】
さらに、選択カラムの書き込み用カラム選択信号ＹＳＥＬＷ０はハイレベルに設定され、ＹＳＥＬＷ１を含む非選択カラムの書き込み用カラム選択信号はローレベルに設定される。また、読み出し用カラム選択信号の反転信号／ＹＳＥＬＲはそれぞれ、読み出し用トランジスタ（ＲＤ１とＲＴ１とで構成される）を介して１対１で接続されたビット線ＢＬと同レベルに設定される。
【００８４】
このようなデータ書き込み動作により、選択されたメモリセルＭＣ１には、ビット線ＢＬ０，ＢＬ１に設定されたデータが書き込まれる。また、ＲＤ１とＲＴ１とで構成される読み出し用トランジスタを介して１対１で接続されたビット線ＢＬと読み出し用カラム選択線／ＹＳＥＬＲとは、全て同レベルとなっている。このため、データ書き込み時に、読み出し用トランジスタがセル電流を流すことはない。この結果、データ書き込み時の消費電力を低減することができる。
【００８５】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【００８６】
選択ロウのワード線ＷＬがハイレベルに設定され、選択カラムのビット線ＢＬ０はハイレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、ビット線ＢＬ１を含む非選択カラムのビット線はハイレベルに設定される。
【００８７】
さらに、選択カラムの読み出し用カラム選択信号の反転信号／ＹＳＥＬＲ０はローレベルに設定され、／ＹＳＥＬＲ１を含む非選択カラムの読み出し用カラム選択信号の反転信号はハイレベルに設定される。また、全ての書き込み用カラム選択信号ＹＳＥＬＷは、ローレベルに設定される。
【００８８】
このようなデータ読み出し動作により、選択されたメモリセルＭＣ１の読み出し用トランスファーゲートＲＴ１がオンし、読み出し用駆動トランジスタＲＤ１は、記憶ノードＮ０のデータに応じてオン或いはオフする。したがって、選択カラムのビット線ＢＬ０の電圧は、データに応じてハイレベル或いはローレベルになる。この結果、選択されたメモリセルＭＣ１のデータを読み出すことができる。
【００８９】
この際、選択されたメモリセルＭＣ１以外のメモリセルでは、ビット線ＢＬと読み出し用カラム選択線／ＹＳＥＬＲとが共にハイレベルとなっている。このため、読み出し用駆動トランジスタＲＤ１が記憶ノードＮ０のデータに応じてオンとなった場合でも、読み出し用トランジスタがセル電流を流すことはない。この結果、データ読み出し時の消費電力を低減することができる。
【００９０】
なお、ライトディスターブ及びリードディスターブを防ぐことができる効果、及びスタティックノイズマージン（ＳＮＭ）を向上させることができる効果は、上記第１の実施形態と同様である。
【００９１】
さらに、図１２に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更してもよい。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図１２のメモリセルアレイと同様の効果を得ることができる。
【００９２】
（第５の実施形態）
第５の実施形態は、上記第２の実施形態の変形例であり、読み出し用トランジスタ（ＲＤ１とＲＴ１とで構成される）を介して流れるセル電流を低減することで、消費電力を低減するようにしている。
【００９３】
図１４は、本発明の第５の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。読み出し用駆動トランジスタＲＤ１のソース端子は、カラム選択線／ＹＳＥＬに接続されている。このカラム選択線には、カラム選択信号ＹＳＥＬの反転信号／ＹＳＥＬが供給される。その他の構成は、図５のメモリセルＭＣと同じである。
【００９４】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図１５は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図１５には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【００９５】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図１４と同じである。メモリセルＭＣ１及びＭＣ２は、同一の読み出しワード線ＲＷＬ及び同一の書き込みワード線ＷＷＬに接続されている。メモリセルＭＣ１には、ビット線ＢＬ０、カラム選択線ＹＳＥＬ０、及びカラム選択線／ＹＳＥＬ０が接続されている。メモリセルＭＣ２には、ビット線ＢＬ１、カラム選択線ＹＳＥＬ１、及びカラム選択線／ＹＳＥＬ１が接続されている。
【００９６】
以下に、図１５を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図１６は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【００９７】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。
【００９８】
選択ロウの書き込みワード線ＷＷＬがハイレベルに設定される。選択カラムの一対のビット線ＢＬ０，ＢＬ１は、書き込むデータに応じて、一方がハイレベルに、他方がローレベルに設定される。非選択ロウの書き込みワード線ＷＷＬはローレベルに設定され、非選択カラムのビット線（すなわち、ＢＬ０及びＢＬ１以外のビット線）は、ハイレベルに設定される。
【００９９】
さらに、選択カラムのカラム選択信号ＹＳＥＬ０はハイレベルに設定され、ＹＳＥＬ１を含む非選択カラムのカラム選択信号はローレベルに設定される。カラム選択信号の反転信号は、カラム選択信号に対してハイレベルとローレベルとがそれぞれ逆になるので、カラム選択信号ＹＳＥＬ０の反転信号／ＹＳＥＬ０はローレベルに設定され、／ＹＳＥＬ１を含む非選択カラムのカラム選択信号の反転信号はハイレベルに設定される。そして、全ての読み出しワード線ＲＷＬは、ローレベルに設定される。
【０１００】
このようなデータ書き込み動作により、上記第２の実施形態と同様に、非選択のメモリセルがライトディスターブを受けるのを防止することができる。また、全てのメモリセルにおいて読み出し用トランスファーゲートＲＴ１がオフしている。このため、データ書き込み時に、ＲＤ１とＲＴ１とで構成される読み出し用トランジスタがセル電流を流すことはない。この結果、データ書き込み時の消費電力を低減することができる。
【０１０１】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【０１０２】
選択ロウの読み出しワード線ＲＷＬがハイレベルに設定され、選択カラムのビット線ＢＬ０はハイレベルに設定される。非選択ロウの読み出しワード線ＲＷＬはローレベルに設定され、ビット線ＢＬ１を含む非選択カラムのビット線はハイレベルに設定される。
【０１０３】
さらに、選択カラムのカラム選択信号ＹＳＥＬ０はハイレベルに設定され、カラム選択信号ＹＳＥＬ１を含む非選択カラムのカラム選択信号はローレベルに設定される。カラム選択信号ＹＳＥＬ０の反転信号／ＹＳＥＬ０はローレベルに設定され、／ＹＳＥＬ１を含む非選択カラムのカラム選択信号の反転信号はハイレベルに設定される。そして、全ての書き込みワード線ＷＷＬは、ローレベルに設定される。
【０１０４】
このようなデータ読み出し動作により、上記第２の実施形態と同様に、全ての非選択メモリセルがリードディスターブを受けるのを防ぐことができる。この際、選択されたメモリセルＭＣ１と同一ロウの読み出しワード線ＲＷＬに接続された全てのメモリセルの読み出し用トランスファーゲートＲＴ１がオンしてしまう。しかし、選択されたメモリセルＭＣ１以外のメモリセルでは、ビット線ＢＬとカラム選択信号の反転信号／ＹＳＥＬとが共にハイレベルとなっている。このため、読み出し用駆動トランジスタＲＤ１が記憶ノードＮ０のデータに応じてオンとなった場合でも、読み出し用トランジスタがセル電流を流すことはない。この結果、データ読み出し時の消費電力を低減することができる。
【０１０５】
なお、図１５に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更してもよい。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図１５のメモリセルアレイと同様の効果を得ることができる。
【０１０６】
（第６の実施形態）
第６の実施形態は、上記第３の実施形態の変形例であり、読み出し用トランジスタ（ＲＤ１とＲＴ１とで構成される）を介して流れるセル電流を低減することで、消費電力を低減するようにしている。
【０１０７】
図１７は、本発明の第６の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図である。読み出し用駆動トランジスタＲＤ１のソース端子は、読み出し用カラム選択線／ＹＳＥＬＲに接続されている。この読み出し用カラム選択線には、読み出し時に読み出し用カラム選択信号ＹＳＥＬＲの反転信号／ＹＳＥＬＲが供給される。その他の構成は、図８のメモリセルＭＣと同じである。
【０１０８】
次に、ＳＲＡＭに含まれるメモリセルアレイの構成について説明する。図１８は、メモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図である。なお、図１８には、同一ロウの隣接する２つのメモリセルＭＣ１及びＭＣ２を示している。
【０１０９】
メモリセルＭＣ１及びＭＣ２の構成はそれぞれ図１７と同じである。メモリセルＭＣ１及びＭＣ２は、同一のワード線ＷＬに接続されている。メモリセルＭＣ１には、書き込みビット線ＷＢＬ０、読み出しビット線ＲＢＬ０、読み出し用カラム選択線／ＹＳＥＬＲ０、及び書き込み用カラム選択線ＹＳＥＬＷ０が接続されている。メモリセルＭＣ２には、書き込みビット線ＷＢＬ１、読み出しビット線ＲＢＬ１、読み出し用カラム選択線／ＹＳＥＬＲ１、及び書き込み用カラム選択線ＹＳＥＬＷ１が接続されている。
【０１１０】
以下に、図１８を参照して、ＳＲＡＭのデータ書き込み動作及びデータ読み出し動作について説明する。図１９は、ＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャートである。
【０１１１】
始めに、ＳＲＡＭのデータ書き込み動作について説明する。なお、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１にデータを書き込む場合を例に説明する。
【０１１２】
選択ロウのワード線ＷＬがハイレベルに設定される。選択カラムの一対の書き込みビット線ＷＢＬ０，ＷＢＬ１は、書き込むデータに応じて、一方がハイレベルに、他方がローレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、非選択カラムの書き込みビット線（すなわち、ＷＢＬ０及びＷＢＬ１以外の書き込みビット線）は、ハイレベルに設定される。
【０１１３】
さらに、選択カラムの書き込み用カラム選択信号ＹＳＥＬＷ０はハイレベルに設定され、ＹＳＥＬＷ１を含む非選択カラムの書き込み用カラム選択信号はローレベルに設定される。そして、全ての読み出しビット線ＲＢＬは、ハイレベルに設定される。全ての読み出し用カラム選択信号ＹＳＥＬＲの反転信号／ＹＳＥＬＲは、ハイレベルに設定される。
【０１１４】
このようなデータ書き込み動作により、上記第３の実施形態と同様に、非選択のメモリセルがライトディスターブを受けるのを防止することができる。また、ＲＤ１とＲＴ１とで構成される読み出し用トランジスタを介して１対１で接続された読み出しビット線ＲＢＬと読み出し用カラム選択線／ＹＳＥＬＲとは、全て同レベルとなっている。このため、データ書き込み時に、読み出し用トランジスタがセル電流を流すことはない。この結果、データ書き込み時の消費電力を低減することができる。
【０１１５】
次に、ＳＲＡＭのデータ読み出し動作について説明する。なお、データ書き込み動作と同様に、メモリセルＭＣ１が選択され、この選択されたメモリセルＭＣ１のデータを読み出す場合を例に説明する。
【０１１６】
選択ロウのワード線ＷＬがハイレベルに設定され、選択カラムの読み出しビット線ＲＢＬ０はハイレベルに設定される。非選択ロウのワード線ＷＬはローレベルに設定され、読み出しビット線ＲＢＬ１を含む非選択カラムの読み出しビット線はハイレベルに設定される。
【０１１７】
さらに、選択カラムの読み出し用カラム選択信号の反転信号／ＹＳＥＬＲ０はローレベルに設定され、／ＹＳＥＬＲ１を含む非選択カラムの読み出し用カラム選択信号の反転信号はハイレベルに設定される。また、全ての書き込み用カラム選択信号ＹＳＥＬＷは、ローレベルに設定される。また、全ての書き込みビット線ＷＢＬは、ハイレベルに設定される。
【０１１８】
このようなデータ読み出し動作により、上記第３の実施形態と同様に、全てのメモリセルがリードディスターブを受けるのを防止することができる。この際、選択されたメモリセルＭＣ１と同一ロウのワード線ＷＬに接続された全てのメモリセルの読み出し用トランスファーゲートＲＴ１がオンしてしまう。しかし、選択されたメモリセルＭＣ１以外のメモリセルでは、読み出しビット線ＲＢＬと読み出し用カラム選択信号の反転信号／ＹＳＥＬＲとが共にハイレベルとなっている。このため、読み出し用駆動トランジスタＲＤ１が記憶ノードＮ０のデータに応じてオンとなった場合でも、読み出し用トランジスタがセル電流を流すことはない。この結果、データ読み出し時の消費電力を低減することができる。
【０１１９】
なお、図１８に示したメモリセルアレイの構成に対して、読み出し用駆動トランジスタＲＤ１のゲート端子を、駆動トランジスタＤ１のゲート端子と共通の記憶ノードＮ０ではなく、駆動トランジスタＤ０のゲート端子と共通の記憶ノードＮ１に接続するように変更してもよい。このような構成にした場合でも、データ読み出し時のロジックを変更することで、図１８のメモリセルアレイと同様の効果を得ることができる。
【０１２０】
本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２１】
【図１】本発明の第１の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図２】第１の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図３】第１の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【図４】スタティックノイズマージンを説明する図。
【図５】本発明の第２の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図６】第２の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図７】第２の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【図８】本発明の第３の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図９】第３の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図１０】第３の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【図１１】本発明の第４の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図１２】第４の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図１３】第４の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【図１４】本発明の第５の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図１５】第５の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図１６】第５の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【図１７】本発明の第６の実施形態に係るＳＲＡＭのメモリセルＭＣを中心に示した回路図。
【図１８】第６の実施形態に係るメモリセルアレイに含まれる２つのメモリセルＭＣ１及びＭＣ２を中心に示した回路図。
【図１９】第６の実施形態に係るＳＲＡＭのデータ書き込み動作及び読み出し動作を説明するタイミングチャート。
【符号の説明】
【０１２２】
ＭＣ…メモリセル、ＩＶ１，ＩＶ２…インバータ回路、Ｌ０，Ｌ１…負荷トランジスタ、Ｄ０，Ｄ１…駆動トランジスタ、Ｎ０，Ｎ１…記憶ノード、Ｔ１…書き込み用トランスファーゲート、ＴＣ０，ＴＣ１…カラム選択トランジスタ、ＲＴ１…読み出し用トランスファーゲート、ＲＤ１…読み出し用駆動トランジスタ、ＳＢＬ，／ＳＢＬ…接続ノード、ＢＬ…ビット線、ＷＬ…ワード線、ＲＢＬ…読み出しビット線、ＷＢＬ…書き込みビット線、ＲＷＬ…読み出しワード線、ＷＷＬ…書き込みワード線、ＹＳＥＬ，／ＹＳＥＬ…カラム選択線、ＹＳＥＬＷ…書き込み用カラム選択線、／ＹＳＥＬＲ…読み出し用カラム選択線。
【図１】
2008065863.tif 000003
【図２】
2008065863.tif 000004
【図３】
2008065863.tif 000005
【図４】
2008065863.tif 000006
【図５】
2008065863.tif 000007
【図６】
2008065863.tif 000008
【図７】
2008065863.tif 000009
【図８】
2008065863.tif 000010
【図９】
2008065863.tif 000011
【図１０】
2008065863.tif 000012
【図１１】
2008065863.tif 000013
【図１２】
2008065863.tif 000014
【図１３】
2008065863.tif 000015
【図１４】
2008065863.tif 000016
【図１５】
2008065863.tif 000017
【図１６】
2008065863.tif 000018
【図１７】
2008065863.tif 000019
【図１８】
2008065863.tif 000020
【図１９】
2008065863.tif 000021