(57)【要約】【課題】発光素子の短絡欠陥による滅点不良を簡便な操作で修復可能なアクティブマトリクス表示装置を提供する。【解決手段】発光素子ＥＬは、アノード及びカソードになる一対の電極と、その間に保持された発光層とからなる二端子型の薄膜素子である。この一対の電極のうち少なくとも片方を複数個に分割することで、発光素子ＥＬが複数のサブ発光素子ＥＬ１及びＥＬ２に分割されている。複数のサブ発光素子ＥＬ１及びＥＬ２は、一個のドライブトランジスタＴｒ２から駆動電流の供給を受け、全体として映像信号に応じた輝度で発光する。一つのサブ発光素子ＥＬ１に短絡欠陥がある場合、これを画素２から切り離して、駆動電流を残りのサブ発光素子ＥＬ２に供給し、以って残りのサブ発光素子ＥＬ２で映像信号に応じた輝度の発光を維持する。【選択図】図６
2008065200.tif 000002
【特許請求の範囲】
【請求項１】
制御信号を供給する行状の走査線と、映像信号を供給する列状の信号線と、両者が交差する部分に配された行列状の画素とが、基板上に形成されたアクティブマトリクス表示装置であって、
前記画素は、制御信号に応じて映像信号を取り込むサンプリングトランジスタと、取り込んだ映像信号に応じて駆動電流を生成する一個のドライブトランジスタと、該駆動電流の供給を受けて映像信号に応じた輝度で発光する発光素子とを含み、
前記発光素子は、アノード及びカソードになる一対の電極と、その間に保持された発光層とからなる二端子型の薄膜素子であり、
前記一対の電極のうち少なくとも片方を複数個に分割することで、該発光素子が複数のサブ発光素子に分割され、
該複数のサブ発光素子は、該一個のドライブトランジスタから該駆動電流の供給を受け、全体として該映像信号に応じた輝度で発光し、
一つのサブ発光素子に短絡欠陥がある場合、これを該画素から切り離して、該駆動電流を残りのサブ発光素子に供給し、以って残りのサブ発光素子で映像信号に応じた輝度の発光を維持可能にしたことを特徴とするアクティブマトリクス表示装置。
【請求項２】
前記複数個に分割された電極は、各々が配線により該一個のドライブトランジスタから供給される電流路に接続されており、前記配線が基板の外からのレーザ光照射により切断可能であり、これにより短絡欠陥の生じたサブ発光素子を該電流路から切り離すことを可能にすることを特徴とする請求項１記載のアクティブマトリクス表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は有機ＥＬ素子などの発光素子を画素とするアクティブマトリクス表示装置に関する。より詳しくは画素の欠陥を修復する技術に関する。
【背景技術】
【０００２】
近年平面型の表示装置として、有機エレクトルルミネッセンス（ＥＬ）表示装置が注目されている。この有機ＥＬ表示装置は、自発光性素子を画素とする事から視野角が広くバックライトを必要とせず薄型化が可能であり、消費電力が抑えられ、且つ応答速度が速いといった特徴を有している。
【０００３】
この有機ＥＬ表示装置は、基板上にアノード電極とカソード電極と両者の間に保持された発光機能を有する有機発光層とからなる有機ＥＬ素子をマトリクス状に配置する事により構成される。
【０００４】
この有機ＥＬ素子を形成する際、空中に浮遊する微細な異物などがアノード電極とカソード電極との間に付着すると、短絡欠陥が生じ有機ＥＬ素子が発光せず、いわゆる滅点不良として視認される。この滅点不良を修復する技術が従来から開発されており、例えば以下の特許文献１〜３に記載がある。
【特許文献１】特開２００３‐１７８８７１公報
【特許文献２】特開２００３‐２３３３２９公報
【特許文献３】特開２００３‐２８０５９３公報
【０００５】
特許文献１によると、短絡欠陥（ショート欠陥）に起因する滅点画素の場合には、光学顕微鏡を用いて滅点画素内のショート欠陥箇所を探し出す。ショート欠陥部分を見つけたらレーザ照射し、ショート欠陥部分の有機ＥＬ層を絶縁化する。ショート欠陥部分が絶縁化すれば、画素は点灯し修復される。
【０００６】
特許文献２によると、滅点不良を発生した有機ＥＬ素子に対し、不良部にレーザービームを照射してショート部を含む領域から電極を除去している。この様にすると、有機ＥＬ素子の電極を除去した部分は発光しない。しかしながら残された部分に電流が流れるため画素は発光する。これにより擬似的に画素を正常化する事が可能になる。
【０００７】
特許文献３は、画素が複数の副画素から構成されるアクティブ駆動型の表示装置を開示している。この表示装置は、光変調素子からなる画素と、画素を駆動制御するためのアクティブ素子とを備える画素部を少なくとも１つ有し、画素が第１の副画素および第２の副画素から構成されるアクティブ駆動型の表示素子を駆動する。第１の副画素を、中間調を含む多階調を表示するように駆動制御する第１の副画素制御手段と、第２の副画素を、明表示または暗表示の２値表示を行なうように駆動制御する第２の副画素制御手段とを設けている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１及び特許文献２に記載されたリペア技術はいずれも有機ＥＬ素子の短絡欠陥が生じた部分にピンポイントでレーザ光を照射して修復を行っている。特許文献１の場合はレーザ光を照射して欠陥部分の有機ＥＬ層を絶縁化している。特許文献２は欠陥部分の電極を除去している。いずれも短絡欠陥部分にピンポイントでレーザ光を照射する為、作業が困難である。欠陥部分は微細な場合が多く、顕微鏡で場所を特定すること自体が多大の労力を要し、さらにピンポイントでレーザ光を照射するため修復作業も複雑になるという課題がある。
【０００９】
一方特許文献３にあるように、滅点不良の対策として、一画素内に複数のドライブトランジスタを有し、それらを各々サブ画素として一画素内に重複して集積する方式も考案されている。しかしながら本方式では、分割するサブ画素数に比例してドライブトランジスタやスイッチングトランジスタ数が増加してしまう。更に、信号配線や画素容量数も増加してしまう。これら画素回路素子数の増加はパネルの高精細化を困難にする大きな要因である。現在パネルの高精細化が強く要求されているなかで、高精細化が困難な従来方式は大きな問題となる。
【課題を解決するための手段】
【００１０】
上述した従来の技術の課題に鑑み、本発明は画素回路の構成を複雑化することなく、発光素子の短絡欠陥による滅点不良を簡便な操作で修復可能なアクティブマトリクス表示装置を提供する事を目的とする。かかる目的を達成する為に以下の手段を講じた。即ち本発明は、制御信号を供給する行状の走査線と、映像信号を供給する列状の信号線と、両者が交差する部分に配された行列状の画素とが、基板上に形成されたアクティブマトリクス表示装置であって、前記画素は、制御信号に応じて映像信号を取り込むサンプリングトランジスタと、取り込んだ映像信号に応じて駆動電流を生成する一個のドライブトランジスタと、該駆動電流の供給を受け映像信号に応じた輝度で発光する発光素子とを含み、前記発光素子は、アノード及びカソードになる一対の電極と、その間に保持された発光層とからなる二端子型の薄膜素子であり、前記一対の電極のうち少なくとも片方を複数個に分割することで、該発光素子が複数のサブ発光素子に分割され、該複数のサブ発光素子は、該一個のドライブトランジスタから該駆動電流の供給を受け、全体として該映像信号に応じた輝度で発光し、一つのサブ発光素子に短絡欠陥がある場合、これを該画素から切り離して、該駆動電流を残りのサブ発光素子に供給し、以って残りのサブ発光素子で映像信号に応じた輝度の発光を維持可能にしたことを特徴とする。
【００１１】
好ましくは、前記複数個に分割された電極は、各々が配線により該一個のドライブトランジスタから供給される電流路に接続されており、前記配線が基板の外からのレーザ光照射により切断可能であり、これにより短絡欠陥の生じたサブ発光素子を該電流路から切り離すことを可能にする。
【発明の効果】
【００１２】
本発明によれば予め１個の画素に含まれる１個の発光素子を複数のサブ発光素子、例えば一対のサブ発光素子に分割している。そして、一方のサブ発光素子に短絡欠陥が生じた場合、これを画素回路から切り離す事で容易に滅点不良を修復する事ができる。一対のサブ発光素子の両方に異物などの付着などで同時に短絡欠陥が生じる確率は極めて低い。通常は一方のサブ発光素子にのみ短絡欠陥が生じる。但しこのままでは短絡部に電流が集中する為、両方のサブ発光素子が共に発光せず画素としては滅点不良になる。そこで短絡欠陥を含むサブ発光素子を切り離す事で、残りのサブ発光素子に駆動電流を供給し、滅点不良から救済する事が可能である。本発明にでは短絡欠陥箇所にレーザ光をピンポイントで照射して修復する必要はなく、単に片方のサブ発光素子のみを切り離すだけで良い為、修復作業が非常に容易になる。特に本発明は、画素内に同じ画素回路を２個作りこむ冗長構成ではなく、サンプリングトランジスタやドライブトランジスタは１個のままで、発光素子のみを複数個に分割する構成なので、画素の構成が複雑化することはない。
【発明を実施するための最良の形態】
【００１３】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明にかかるアクティブマトリクス表示装置の全体構成を示すブロック図である。図示するように、アクティブマトリクス表示装置は主要部となる画素アレイ１と周辺の回路部とで構成されている。周辺の回路部はシグナルドライバ３、ライトスキャナ４、ドライブスキャナ５などを含んでいる。画素アレイ１は行状の走査線ＷＳと列行の信号線ＳＬと両者の交差する部分にマトリクス状に配列した画素Ｒ，Ｇ，Ｂとで構成されている。カラー表示を可能とする為、ＲＧＢの三原色画素を用意しているが、本発明はこれに限られるものではない。信号線ＳＬはシグナルドライバ３によって駆動される。シグナルドライバ３は信号線ＳＬに映像信号を供給する。走査線ＷＳはライトスキャナ４によって走査される。なお、走査線ＷＳと平行に別の走査線ＤＳも配線されている。走査線ＤＳはドライブスキャナ５によって走査される。ライトスキャナ４及びドライブスキャナ５はスキャナ部を構成しており、１水平期間ごと画素の行を順次走査する。各画素は走査線ＷＳによって選択されたとき信号線ＳＬから映像信号をサンプリングする。さらに走査線ＤＳによって選択された時、サンプリングされた映像信号に応じて各画素に含まれる発光素子を駆動する。
【００１４】
上述した画素アレイ１は通常ガラスなどの絶縁基板上に形成されており、フラットパネルとなっている。各画素は発光素子とこれを駆動する画素回路とからなる。各画素回路はアモルファスシリコン薄膜トランジスタ（ＴＦＴ）または低温ポリシリコンＴＦＴで形成されている。アモルファスシリコンＴＦＴの場合、スキャナ部はパネルとは別のＴＡＢなどで構成され、フレキシブルケーブルにてフラットパネルに接続される。低温ポリシリコンＴＦＴの場合、スキャナ部も同じ低温ポリシリコンＴＦＴで形成できるので、フラットパネル上に画素アレイ部とスキャナ部を一体に形成する事ができる。
【００１５】
図２は、図１に示した表示装置の画素構成の参考例を示す模式的な回路図である。図示するように、画素は画素回路２と発光素子ＥＬとで構成されている。画素回路２は、Ｎチャネル型のサンプリングトランジスタＴｒ１、Ｐチャネル型のドライブトランジスタＴｒ２、Ｎチャネル型のスイッチングトランジスタＴｒ３、保持容量Ｃｓなどで構成されている。これらのトランジスタＴｒ１ないしＴｒ３は薄膜トランジスタ（ＴＦＴ）であり、保持容量Ｃｓも同じく薄膜容量素子である。一方発光素子ＥＬはアノードＡ及びカソードＫからなる一対の電極と、その間に保持された発光層とを備えた２端子型の薄膜素子である。
【００１６】
ドライブトランジスタＴｒ２のソースＳは電源電位Ｖｃｃに接続されている。ドライブトランジスタＴｒ２のドレインＤはスイッチングトランジスタＴｒ３を介して発光素子ＥＬのアノードＡに接続している。なおスイッチングトランジスタＴｒ３のゲートは走査線ＤＳを介してドライブスキャナ５に接続されている。また発光素子ＥＬのカソードＫは接地電位ＧＮＤに接続されている。ドライブトランジスタＴｒ２のゲートＧはサンプリングトランジスタＴｒ１を介して信号線ＳＬに接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続されている。またドライブトランジスタＴｒ２のゲートＧと電源電位Ｖｃｃとの間に保持容量Ｃｓが接続されている。
【００１７】
画素回路２の動作であるが、まず走査線ＷＳを選択状態（ここでは高レベル）とし、信号線ＳＬにシグナルドライバ３から映像信号を印加すると、サンプリングトランジスタＴｒ１が導通して映像信号が保持容量Ｃｓに書き込まれる。保持容量Ｃｓに書き込まれた信号電位がドライブトランジスタＴｒ２のゲート電位となる。続いて、走査線ＷＳを非選択状態（ここでは低レベル）とすると、信号線ＳＬとドライブトランジスタＴｒ２とは電気的に切り離されるが、ドライブトランジスタＴｒ２のゲート電位Ｖｇｓは保持容量Ｃｓによって安定に保持される。続いて他の走査線ＤＳを選択状態（ここでは高レベル）にすると、スイッチングトランジスタＴｒ３が導通し、電源電位Ｖｃｃから接地電位ＧＮＤに向かって駆動電流がドライブトランジスタＴｒ２、スイッチングトランジスタＴｒ３及び発光素子ＥＬを流れる。走査線ＤＳが非選択状態になるとスイッチングトランジスタＴｒ３がオフし、駆動電流は流れなくなる。スイッチングトランジスタＴｒ３は発光素子ＥＬの発光時間を制御する為に挿入されたものである。
【００１８】
ドライブトランジスタＴｒ２及び発光素子ＥＬに流れる駆動電流は、ドライブトランジスタＴｒ２のゲートＧ・ソースＳ間電圧Ｖｇｓに応じた値となり、発光素子ＥＬはその電流値に応じた輝度で発光し続ける。上記のように、走査線ＷＳを選択して信号線ＳＬに与えられた映像信号を画素回路２の内部に伝える動作を、書き込みと呼ぶ。上述のように、一度映像信号の書き込みを行えば、次に書き換えられるまでの間、発光素子ＥＬは一定の輝度で発光を続ける。
【００１９】
図３は、図２に示した画素の具体的な層構成を示す模式的な断面図であり、図示を簡略化する為２個の画素を表してある。図示するように、各画素はガラスなどの基板１０の上に形成されている。基板１０の裏面は金属などの遮光層１１で被覆されている。前述したように、各画素は基本的に発光素子ＥＬとこれを駆動する画素回路２とで構成されている。基板１０の上には薄膜トランジスタや薄膜容量などの薄膜素子からなる画素回路２が形成されている。基板１０の上には同時に電源配線（Ｖｃｃ）１２も形成されている。これらの画素回路２及び電源配線１２などは平坦化膜１３によって被覆されている。この平坦化膜１３の上に発光素子ＥＬが形成されている。発光素子ＥＬはアノードＡとカソードＫと両者の間に保持された有機発光層１４とで構成されている。アノードＡは画素単位で区切られており、平坦化膜１３に形成されたコンタクトホールを介して、対応する画素回路２に接続している。平坦化膜１３の上にはこのアノードＡに加え、補助配線（ＧＮＤ）１５も形成されている。アノードＡ及び補助配線１５は有機発光層１４によって被覆されている。有機発光層１４の上にカソードＫが形成されている。このカソードＫは各画素に対して共通に形成されており、有機発光層１４中に形成されたコンタクトホールを介して補助配線（ＧＮＤ）１５に接続している。カソードＫはＩＴＯなどの透明電極材料からなる。
【００２０】
図４は、画素の短絡欠陥を示す模式図である。理解を容易にする為、図３と対応する部分には対応する参照番号を付してある。２個の画素のうち、左側の画素は正常であるが、右側の画素は短絡欠陥が生じており滅点不良となっている。具体的には、カソードＫとアノードＡの間に導電性異物１７が付着し、これにより短絡欠陥が生じている。左側の正常画素では、電源配線（Ｖｃｃ）１２から取り込まれた駆動電流が画素回路２を介してアノードＡに供給され、有機発光層１４中を流れてカソードＫに吸収され、さらに補助配線（ＧＮＤ）１５を通って接地される。これにより発光素子ＥＬは駆動電流に応じた輝度で正常に発光する。一方右側の短絡欠陥が生じた画素では、画素回路２からアノードＡに供給された駆動電流が有機発光層１４を通過する事なく導電性の異物１７に集中してカソードＫ側に流れ、補助配線１５を介して接地に落ちる。駆動電流は流れるものの有機発光層１４はほとんど発光せず、滅点不良となる。滅点不良は画品位を落とすため修復する必要がある。修復する事でパネルの製造歩留まりが改善する。
【００２１】
図５は、本発明にかかるアクティブマトリクス型表示装置を示す模式的な部分断面図である。理解を容易にする為、図３及び図４に示した参考例と対応する部分には対応する参照番号を付してある。本発明にかかるアクティブマトリクス表示装置は、基本的に制御信号を供給する行状の走査線と、映像信号を供給する列状の信号線と、両者が交差する部分違背された行列状の画素とが、基板１０上に形成されたものである。なお基板１０の裏には遮光層１１が形成されている。
【００２２】
各画素は、制御信号に応じて映像信号を取り込み且つ取り込んだ映像信号に応じた駆動電流を生成する画素回路２と、駆動電流の供給を受けて映像信号に応じた輝度で発光する発光素子ＥＬとを含む。発光素子ＥＬは、アノードＡ及びカソードＫからなる一対の電極と、その間に保持された発光層１４とを備えた２端子型の薄膜素子である。本発明の特徴事項として、一対の電極のうち少なくとも片方を少なくとも２分割する事で、発光素子ＥＬが一対のサブ発光素子ＥＬ１，ＥＬ２に分割されている。図示の例では、アノードがＡ１，Ａ２と２分割されている一方、カソードＫは各画素で共通に形成されている。一方のサブ発光素子ＥＬ１に異物１７の付着などで短絡欠陥がある場合、これを画素回路２から切り離して駆動電流を他方の正常なサブ発光素子Ａ２に供給し、以って映像信号に応じた輝度の発光を維持可能にしている。
【００２３】
２分割された電極Ａ１，Ａ２は、各々が配線により画素回路２に接続されている。この配線が基板１０の外からのレーザ光照射により切断可能であり、これにより短絡欠陥の生じたサブ発光素子ＥＬ１を画素回路２から切り離す事ができる。なお画素回路２は、薄膜トランジスタ及び薄膜容量を含む薄膜素子で形成されている。前述したようにこの薄膜素子は平坦化膜１３で被覆されており、その上に発光素子ＥＬが形成されている。
【００２４】
図６は、図５に示した本発明にかかる表示装置の回路構成を示す回路図である。理解を容易にする為、図２に示した参考例にかかる回路構成と対応する部分には対応する参照番号を付してある。基本的には参考例と同様であり、画素回路２はサンプリングトランジスタＴｒ１とドライブトランジスタＴｒ２とスイッチングトランジスタＴｒ３と保持容量Ｃｓとで構成されている。異なる点は、発光素子が２分割されている事であり、一対のサブ発光素子ＥＬ１とＥＬ２とからなる。一方のサブ発光素子ＥＬ１はアノードがスイッチングトランジスタＴｒ３に接続され、カソードが接地されている。他方のサブ発光素子ＥＬ２も同様であり、アノードがスイッチングトランジスタＴｒ３に接続され、カソードが接地されている。両方のサブ発光素子ＥＬ１，ＥＬ２が正常な場合、ドライブトランジスタＴｒ２から供給される駆動電流が両方のサブ発光素子ＥＬ１，ＥＬ２に分配される。両サブ発光素子ＥＬ１，ＥＬ２の合計発光輝度が駆動電流に対応する事になる。
【００２５】
ここでは、一つのドライブトランジスタに対して２つのサブ発光素子に分割した場合を示してある。但し本発明は２分割に限られるものではなく、３分割若しくは４分割以上でも良い。この画素回路の断面図に示した様に、一画素内のアノード電極を複数に（ここでは二つに）分割している。これら分割したアノード電極はスイッチングトランジスタＴｒ３を介し一つのドライブトランジスタＴｒ２に接続している。これら分割したサブ発光素子には同一のドライブトランジスタＴｒ２が接続されており、ドライブトランジスタＴｒ２にて制御される電流値が分割されて流れる。発光輝度は、発光面積に関わらず流れる電流値によって決められるので、サブ発光素子に分割することで輝度は低下しない。この様にサブ発光素子に分割することで滅点不良の分割リペアが可能となる。
【００２６】
ここでは、二つのサブピクセルに分割した場合について考えている。例えば、二分割した発光素子ＥＬのサブ発光素子ＥＬ１にダストが乗り、滅点不良になったとする。この時の画素の等価回路は図６に示したとおりである。図５のようにダスト１７によりサブ発光素子ＥＬ１のアノード／カソード間が短絡されてしまう。これにより、サブ発光素子ＥＬ１，ＥＬ２ともにアノードとカソード電位が殆ど同一になり、発光素子ＥＬに電流が殆ど流れなくなり滅点化してしまう。しかしながら本発明の画素回路では、この滅点不良をリペアすることができる。例えば、ダストにより短絡されたサブ発光素子ＥＬ１のＴＦＴ側もしくはアノード配線をレーザで切断する。これにより、ショートしたサブ発光素子ＥＬ１はフローティングになり、ショートしていないサブ発光素子ＥＬ２が発光する。ここで、ドライブトランジスタが供給する電流量は変わらないので、従来の半分の面積のサブ発光素子ＥＬ２だけでも輝度は低下しない（画素面積辺りの電流量は倍増する）。サブ発光素子ＥＬ２がショートした場合も同様な事が言える。
【００２７】
図７は、片方のサブ発光素子ＥＬ１に短絡欠陥が発生した場合の修復操作を示す模式図である。例えば、２分割した一方のサブ発光素子ＥＬ１にダストが乗り、短絡欠陥が生じたとする。この場合ドライブトランジスタＴｒ２から供給される駆動電流の大部分が短絡欠陥部位を通って接地電位ＧＮＤに流れ込むので、一対のサブ発光素子ＥＬ１，ＥＬ２は共にほとんど発光せず、滅点不良になる。そこで本発明では、短絡欠陥の生じたサブ発光素子ＥＬ１のアノード配線１８をレーザ光照射で切断する。これにより短絡欠陥の生じたサブ発光素子ＥＬ１はフローティングになり、正常なサブ発光素子ＥＬ２に駆動電流が全て流れ、所定の輝度で発光する。ここでドライブトランジスタＴｒ２が供給する駆動電流量は変わらないので、正常な場合に比べて半分の面積のサブ発光素子ＥＬ２だけでも輝度は低下しない。逆にサブ発光素子ＥＬ２に短絡欠陥が生じた場合は、これをスイッチングトランジスタＴｒ３から切り離し、正常なサブ発光素子ＥＬ１のみで発光を行う。この様にしてレーザ光照射で滅点不良をリペアすることで、有機ＥＬパネルの歩留まりを飛躍的に向上する事ができる。なお、元々異物付着などで短絡欠陥が発生する確率は極めて低く、十万分の一ないし百万分の一程度である。したがって一対のサブ発光素子の両方に同時に短絡欠陥が発生する確率は非常に低い。したがって実用上本発明にかかるリペア方式は極めて歩留まりを改善する上で有効である。滅点の原因のダストは非常に微少なものであり、発光面積に対して占める割合は非常に小さい。その為、複数に分割したサブ発光素子のどれかが滅点になることはありえても、それら全てにダストが付着し、全てが滅点化する事が非常に低い確率となる。つまり、一発光素子を複数のサブ発光素子に分割し、一つのドライブトランジスタに接続することで、レーザなどにて滅点不良のリペアが可能となり、有機ＥＬパネルの歩留まりを飛躍的に向上する事ができる。
【００２８】
図８は参考例にかかる表示装置を示す回路図である。理解を容易にするため図６に示した本発明にかかる表示装置と対応する部分には対応する番号を付してある。図示するように、この表示装置は、画素２と、画素２を駆動制御するためのアクティブ素子とを備える。画素２が第１の副画素および第２の副画素から構成されている。両副画素は同じ構成となっており、冗長構造である。一方の副画素は、サンプリングトランジスタＴｒ１ＡとドライブトランジスタＴｒ２ＡとスイッチングトランジスタＴＲｒＡと保持容量ＣｓＡとで構成されている。他方の副画素は、サンプリングトランジスタＴｒ１ＢとドライブトランジスタＴｒ２ＢとスイッチングトランジスタＴｒ３Ｂと保持容量ＣｓＢとで構成されている。この参考例は画素２を一対のサブ画素で構成しているのに対し、本発明は発光素子のみを一対のサブ発光素子に分けている。
【００２９】
図９は、図６に示した本発明にかかる表示装置の改良例を示す回路図である。理解を容易にする為、図６に示した先の実施形態と対応する部分には対応する参照番号を付してある。異なる点は、片方のサブ発光素子ＥＬ２とスイッチングトランジスタＴｒ３との間に追加のトランジスタＴｒ９を挿入した事である。この追加トランジスタＴｒ９のゲートは別の走査線ＴＬによって制御される。通常の発光期間で走査線ＴＬが選択状態となり、トランジスタＴｒ９はオンしてサブ発光素子ＥＬ２がスイッチングトランジスタＴｒ３に接続される。
【００３０】
図６及び図７に示した実施形態では、一対のサブ発光素子ＥＬ１，ＥＬ２の内いずれに短絡欠陥が生じたか、例えば光学顕微鏡で観察して特定する必要がある。即ち滅点不良の生じた画素は、光学顕微鏡で観察し短絡欠陥部位がどちらのサブ発光素子側にあるか特定する必要がある。これに対し図９の改良例では、追加トランジスタＴｒ９を利用して短絡欠陥の生じたサブ発光素子を特定している。具体的には、滅点不良の画素において、駆動電流を供給しながらトランジスタＴｒ９をオフにする。この状態で画素が依然として滅点不良であれば、サブ発光素子ＥＬ１に短絡欠陥が生じている事になる。逆に滅点不良が消滅した場合には、サブ発光素子ＥＬ２に短絡欠陥が生じている事になる。この様にして、単にトランジスタＴｒ９をオンオフ制御するだけで、短絡欠陥の生じたサブ発光素子を特定する事ができる。特定した後の修復方法は図７の場合と同様である。
【００３１】
図１０は、本発明にかかる表示装置の他の実施形態を示す回路図である。理解を容易にする為、図６に示した先の実施形態と対応する部分には対応する参照番号を付してある。発光素子を分割する点は同様であるが、画素回路２の具体的な構成が異なっている。図示するように、画素回路２は、Ｎチャネル型のトランジスタＴｒ１，Ｔｒ２，Ｔｒ３と保持容量Ｃｓとで構成されている。ドライブトランジスタＴｒ２のソースＳと接地電位ＧＮＤとの間に発光素子ＥＬが接続されている。この発光素子ＥＬは本発明にしたがって複数のサブ発光素子ＥＬ１，ＥＬ２，ＥＬ３に分割されている。サブ発光素子ＥＬ１のアノードがドライブトランジスタＴｒ２のソースＳに接続され、カソードが接地電位に接続されている。同様に他のサブ発光素子ＥＬ２及びＥＬ３もアノードがドライブトランジスタＴｒ２のソースＳに接続され、カソードが接地されている。ドライブトランジスタＴｒ２のソースＳがスイッチングトランジスタＴｒ３のドレイン及び保持容量Ｃｓの第１電極に接続され、ドライブトランジスタＴｒ２のゲートＧが保持容量Ｃｓの第２電極に接続されている。ドライブトランジスタＴｒ３のソースが固定電位（本実施形態では接地電位ＧＮＤ）に接続され、スイッチングトランジスタＴｒ３のゲートが走査線ＤＳに接続されている。また信号線ＳＬとドライブトランジスタＴｒ２のゲートＧとの間にサンプリングトランジスタＴｒ１のソース・ドレインが接続されている。そしてサンプリングトランジスタＴｒ１のゲートが走査線ＷＳに接続されている。なおドライブトランジスタＴｒ２のドレインＤは電源電位Ｖｃｃに接続されている。
【００３２】
本実施形態によれば、ドライブトランジスタＴｒ２のソースＳが各サブ発光素子ＥＬ１，ＥＬ２，ＥＬ３のアノードに接続され、ドレインＤが電源電位Ｖｃｃに接続され、ドライブトランジスタＴｒ２のゲートＧ・ソースＳ間に保持容量Ｃｓが接続され、ドライブトランジスタＴｒ２のソース電位をスイッチングトランジスタＴｒ３を介して固定電位に接続するように構成されている事から、次の効果を得る事ができる。即ち発光素子ＥＬのＩ‐Ｖ特性が経時変化しても、輝度劣化のないソースフォロワー出力が行える。ｎチャネルトランジスタＴｒ２のソースフォロワー回路が可能となり、現状のアノード・カソード電極を用いたままで、ｎチャネルトランジスタを発光素子ＥＬのドライブトランジスタＴｒ２として用いる事ができる。また、ｎチャネルのみで画素回路２のトランジスタを構成する事ができ、ＴＦＴ作成においてａ‐Ｓｉプロセスを用いる事ができる様になる。これにより、ＴＦＴ基板の低コスト化が可能になる。
【００３３】
図１０に示した実施形態の具体的な動作であるが、まずサンプリング期間でサンプリングトランジスタＴｒ１がオンし、シグナルドライバ３から信号線ＳＬに供給された映像信号がサンプリングされて、保持容量Ｃｓに保持される。この時スイッチングトランジスタＴｒ３がオンしており、保持容量Ｃｓの第１電極は接地電位ＧＮＤに固定されている。続いて発光期間になると走査線ＤＳが非選択状態となり、スイッチングトランジスタＴｒ３がオフする。この結果ドライブトランジスタＴｒ２のソースＳは接地電位ＧＮＤから切り離され、保持容量Ｃｓに保持されたゲート電圧Ｖｇｓに応じて駆動電流が発光素子ＥＬに流れる。このとき駆動電流が流れる事によって発光素子ＥＬのアノード電位が上昇し、したがってドライブトランジスタＴｒ２のソース電位の上昇をもたらす。このとき保持容量Ｃｓの第１電極は接地電位から切り離されている為、ブートストラップ動作が行われ、ソース電位の上昇に伴ってゲート電位も上昇するので、保持容量Ｃｓに保持されたＶｇｓは一定のまま保たれる。したがってドライブトランジスタＴｒ２はソースフォロワー型の定電流源として動作し、発光素子ＥＬのＩ／Ｖ特性の変動に関わらず常にＶｇｓに応じた一定の駆動電流を供給する事ができる。
【００３４】
なお本発明は、電圧駆動の閾電圧補正型画素回路、移動度補正型画素回路などや電流駆動型の画素回路、電流差分回路、コンパレータ回路など様々な方式の画素回路に適用可能である。例えば図１１Ａに示した画素回路は、４個のＰチャネル型トランジスタＴｒ１〜Ｔｒ４と、２個の容量Ｃｓ１及びＣｓ２と、発光素子ＥＬとで構成されている。４個のトランジスタＴｒ１〜Ｔｒ４の内、Ｔｒ２はドライブトランジスタ、Ｔｒ３及びＴｒ４はスイッチングトランジスタ、Ｔｒ１はサンプリングトランジスタである。ドライブトランジスタＴｒ２の一方の電流端（ソース）は電源電位Ｖｃｃに接続し、他方の電流端（ドレインＤ）はスイッチングトランジスタＴｒ３を介して二個の発光素子ＥＬ１，ＥＬ２のアノードに接続している。発光素子ＥＬ１，ＥＬ２のカソードは接地電位ＧＮＤに接続している。スイッチングトランジスタＴｒ３のゲートは走査線ＷＳと並行に配された駆動線ＤＳに接続している。ドライブトランジスタＴｒ２のドレインＤはもう１つのスイッチングトランジスタＴｒ４を介してドライブトランジスタＴｒ２のゲートＧに接続している。スイッチングトランジスタＴｒ４のゲートには走査線ＷＳと並行に配されたオートゼロ線ＡＺが接続している。サンプリングトランジスタＴｒ１の一方の電流端は容量Ｃｓ１及びＣｓ２の一端と接続している。容量Ｃｓ１の他方の端部は所定の電源電位に接続している。容量Ｃｓ２の他方の端部はドライブトランジスタＴｒ２のゲートＧに接続している。サンプリングトランジスタＴｒ１の他方の電流端は信号線に接続している。したがって、サンプリングトランジスタＴｒ１の電流端とドライブトランジスタＴｒ２の制御端（ゲートＧ）は、結合容量Ｃｓ２によって交流的に接続している。サンプリングトランジスタＴｒ１のゲートには走査線ＷＳが接続している。
【００３５】
図１１Ｂは、図１１Ａに示した画素回路の動作説明に供するタイミングチャートである。各トランジスタＴｒ３，Ｔｒ４，Ｔｒ１の制御端（ゲート）に接続している駆動線ＤＳ、オートゼロ線ＡＺ及び走査線ＷＳの電位変化（即ち制御信号波形）を表すと共に、信号線上の信号電位の変化も表してある。加えて、ドライブトランジスタＴｒ２のゲート電位の変化波形も表してある。
【００３６】
まず最初の準備期間Ｊ１で、駆動線ＤＳ及びオートゼロ線ＡＺを低レベルとし、トランジスタＴｒ３及びＴｒ４を導通状態とする。このときドライブトランジスタＴｒ２はダイオード接続された状態で発光素子ＥＬと接続するため、ドライブトランジスタＴｒ２にドレイン電流が流れる。
【００３７】
続くオートゼロ期間Ｊ２で、駆動線ＤＳを高レベルとし、スイッチングトランジスタＴｒ３を非導通にする。このとき走査線ＷＳは低レベルでサンプリングトランジスタＴｒ１が導通状態とされ、信号線には基準電位Ｖｒｅｆが与えられる。ドライブトランジスタＴｒ２に流れる電流が遮断されるため、ドライブトランジスタＴｒ２のゲート電位は上昇するが、その電位がＶｃｃ−｜Ｖｔｈ｜まで上昇した時点でドライブトランジスタＴｒ２は非導通状態となって、電位が安定する。この動作を「オートゼロ動作」と称する。このオートゼロ動作により、ドライブトランジスタＴｒ２の閾電圧Ｖｔｈに相当する電圧をそのゲートＧに書き込むことが出来る。
【００３８】
続いてデータ書込み期間Ｊ３で、オートゼロ線ＡＺを高レベルに切換え、スイッチングトランジスタＴｒ４を非導通とする。また信号線の電位をＶｒｅｆから信号電圧ΔＶｄａｔａだけ低い電位にする。この信号線電位の変化は容量Ｃｓ２を介してドライブトランジスタＴｒ２のゲート電位をΔＶｇだけ低下させる。
【００３９】
発光期間Ｊ４に入ると、走査線ＷＳを高レベルとしてサンプリングトランジスタＴｒ１を非導通とし、駆動線ＤＳを低レベルとしてスイッチングトランジスタＴｒ３を導通状態にする。これによりドライブトランジスタＴｒ２及び発光素子ＥＬに出力電流が流れ、発光素子ＥＬ１，２が発光を開始する。
【００４０】
上述したデータ書込み期間Ｊ３におけるデータ書込みでは、寄生容量を無視すると、ΔＶｇ及びドライブトランジスタＴｒ２のゲート電位Ｖｇはそれぞれ以下の式１及び２によって表される。
ΔＶｇ＝ΔＶｄａｔａ×Ｃｓ１／（Ｃｓ１＋Ｃｓ２）・・・（１）
Ｖｇ＝Ｖｃｃ−｜Ｖｔｈ｜−ΔＶｄａｔａ×Ｃｓ１／（Ｃｓ１＋Ｃｓ２）・（２）
【００４１】
発光期間Ｊ４で発光素子ＥＬに流れる電流をＩｏｌｅｄとすると、これは発光素子ＥＬ１，２と直列に接続しているドライブトランジスタＴｒ２によってその電流値が制御される。ドライブトランジスタＴｒ２が飽和領域で動作すると仮定すれば、良く知られたＭＯＳトランジスタの特性式１及び上記２式を用いて、Ｉｏｌｅｄは以下の式３のように表される。
Ｉｏｌｅｄ＝μ・Ｃｏｘ（Ｗ／Ｌ）（１／２）（Ｖｃｃ−Ｖｇ−｜Ｖｔｈ｜）２
＝μ・Ｃｏｘ（Ｗ／Ｌ）（１／２）（ΔＶｄａｔａ×Ｃｓ１／（Ｃｓ１＋
Ｃｓ２））２・・・・（３）
ここでμはドライブトランジスタＴｒ２の多数キャリアの移動度、Ｃｏｘは単位面積当りのゲート容量、Ｗはゲート幅、Ｌはゲート長である。上記の式３によれば、ＩｏｌｅｄはドライブトランジスタＴｒ２の閾電圧Ｖｔｈによらず、外部から与えられる信号電圧ΔＶｄａｔａによって制御される。言い換えれば、図１１Ａの画素回路は、画素毎にばらつくドライブトランジスタの閾電圧Ｖｔｈの影響を受けず、電流の均一性ひいては輝度の均一性が比較的高い表示装置を実現することが出来る。
【００４２】
本発明は又、ドライブトランジスタの閾電圧Ｖｔｈのバラつきを補正する機能を備えた別の画素回路にも同様に適用できる。図１２は、ドライブトランジスタの閾電圧Ｖｔｈのバラつきを補正する機能を備えた画素回路の一実施形態を示す回路図である。なお理解を容易にするため、図２に示した先の実施形態と対応する部分には対応する参照符号を用いている。図示するように、本画素回路は、５個のトランジスタＴｒ１〜Ｔｒ５と、２個の画素容量Ｃｓ１，Ｃｓ２と、２個の発光素子ＥＬ１，ＥＬ２とからなる。５個のトランジスタＴｒ１〜Ｔｒ５は全てＰチャネル型である。本画素回路は、基本的なトランジスタ素子であるサンプリングトランジスタＴｒ１、ドライブトランジスタＴｒ２及び発光制御用のスイッチングトランジスタＴｒ３に加え、閾電圧Ｖｔｈ補正用のスイッチトランジスタＴｒ４及びＴｒ５を備えている。これらのトランジスタＴｒ４及びＴｒ５は、走査線ＡＺを介して補正用スキャナ７により制御され、あらかじめ映像信号のサンプリングに先立って、ドライブトランジスタＴｒ２のＶｔｈを検出し、これに相当する電圧を画素容量Ｃｓ１に保持しておくことで、ドライブトランジスタＴｒ２のＶｔｈをキャンセルする。よって、ドライブトランジスタＴｒ２のＶｔｈが画素毎にばらついても、その影響をキャンセルすることができる。
【００４３】
更に本発明は、ドライブトランジスタの閾電圧Ｖｔｈと移動度μのバラツキの両方を補正する機能を備えた画素回路にも同様に適用できる。図１３は、ドライブトランジスタの閾電圧Ｖｔｈのバラつき及び移動度μを補正する機能を備えた画素回路の実施形態を示す回路図である。画素回路２は、５個の薄膜トランジスタＴｒ１〜Ｔｒ５と１個の容量素子（画素容量）Ｃｓと２個の発光素子ＥＬ１及びＥＬ２とで構成されている。トランジスタＴｒ１、Ｔｒ２、Ｔｒ４及びＴｒ５はＮチャネル型のポリシリコンＴＦＴである。トランジスタＴｒ３のみＰチャネル型のポリシリコンＴＦＴである。１個の容量素子Ｃｓは本画素回路２の画素容量を構成している。発光素子ＥＬ１，２は例えばアノード及びカソードを備えたダイオード型の有機ＥＬ素子である。但し本発明はこれに限られるものではなく、発光素子は一般的に電流駆動で発光する全てのデバイスを含む。
【００４４】
画素回路２の中心となるドライブトランジスタＴｒ２はそのゲートＧが画素容量Ｃｓの一端に接続され、そのソースＳが同じく画素容量Ｃｓの他端に接続されている。またドライブトランジスタＴｒ２のゲートＧはスイッチングトランジスタＴｒ４を介して別の基準電位Ｖｓｓ１に接続されている。ドライブトランジスタＴｒ２のドレインはスイッチングトランジスタＴｒ３を介して電源Ｖｃｃに接続されている。このスイッチングトランジスタＴｒ４のゲートは走査線ＡＺ１に接続されている。スイッチングトランジスタＴｒ３のゲートは走査線ＤＳに接続している。発光素子ＥＬのアノードはドライブトランジスタＴｒ２のソースＳに接続し、カソードは接地されている。この接地電位はＶｃａｔｈで表される場合がある。また、ドライブトランジスタＴｒ２のソースＳと所定の基準電位Ｖｓｓ２との間にスイッチングトランジスタＴｒ５が介在している。このトランジスタＴｒ５のゲートは走査線ＡＺ２に接続している。一方サンプリングトランジスタＴｒ１は信号線ＳＬとドライブトランジスタＴｒ２のゲートＧとの間に接続されている。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳに接続している。
【００４５】
かかる構成において、サンプリングトランジスタＴｒ１は、所定のサンプリング期間に走査線ＷＳから供給される制御信号ＷＳに応じ導通して信号線ＳＬから供給された映像信号Ｖｓｉｇを画素容量Ｃｓにサンプリングする。画素容量Ｃｓは、サンプリングされた映像信号Ｖｓｉｇに応じてドライブトランジスタのゲートＧとソースＳ間に入力電圧Ｖｇｓを印加する。ドライブトランジスタＴｒ２は、所定の発光期間中入力電圧Ｖｇｓに応じた出力電流Ｉｄｓを発光素子ＥＬに供給する。なおこの出力電流（ドレイン電流）ＩｄｓはドライブトランジスタＴｒ２のチャネル領域のキャリア移動度μ及び閾電圧Ｖｔｈに対して依存性を有する。発光素子ＥＬは、ドライブトランジスタＴｒ２から供給された出力電流Ｉｄｓにより映像信号Ｖｓｉｇに応じた輝度で発光する。
【００４６】
本実施形態の特徴として、画素回路２はスイッチングトランジスタＴｒ３〜Ｔｒ４で構成される補正手段を備えており、出力電流Ｉｄｓのキャリア移動度μに対する依存性を打ち消す為に、予め発光期間の先頭で画素容量Ｃｓに保持された入力電圧Ｖｇｓを補正する。具体的には、この補正手段（Ｔｒ３〜Ｔｒ４）は、走査線ＷＳ及びＤＳから供給される制御信号ＷＳ，ＤＳに応じてサンプリング期間の一部で動作し、映像信号Ｖｓｉｇがサンプリングされている状態でドライブトランジスタＴｒ２から出力電流Ｉｄｓを取り出し、これを画素容量Ｃｓに負帰還して入力電圧Ｖｇｓを補正する。さらにこの補正手段（Ｔｒ３〜Ｔｒ４）は、出力電流Ｉｄｓの閾電圧Ｖｔｈに対する依存性を打ち消すために、予めサンプリング期間に先立ってドライブトランジスタＴｒ２の閾電圧Ｖｔｈを検出し、且つ検出された閾電圧Ｖｔｈを入力電圧Ｖｇｓに足し込む様にしている。
【００４７】
本実施形態の場合、ドライブトランジスタＴｒ２はＮチャネル型トランジスタでドレインが電源Ｖｃｃ側に接続する一方、ソースＳが発光素子ＥＬ側に接続している。この場合、前述した補正手段は、サンプリング期間の後部分に重なる発光期間の先頭部分でドライブトランジスタＴｒ２から出力電流Ｉｄｓを取り出して、画素容量Ｃｓ側に負帰還する。その際本補正手段は、発光期間の先頭部分でドライブトランジスタＴｒ２のソースＳ側から取り出した出力電流Ｉｄｓが、発光素子ＥＬの有する容量に流れ込むようにしている。具体的には、発光素子ＥＬはアノード及びカソードを備えたダイオード型の発光素子からなり、アノード側がドライブトランジスタＴｒ２のソースＳに接続する一方カソード側が接地されている。この構成で、本補正手段（Ｔｒ３〜Ｔｒ４）は、予め発光素子ＥＬのアノード／カソード間を逆バイアス状態にセットしておき、ドライブトランジスタＴｒ２のソースＳ側から取り出した出力電流Ｉｄｓが発光素子ＥＬに流れ込む時、このダイオード型の発光素子ＥＬを容量性素子として機能させている。なお本補正手段は、サンプリング期間内でドライブトランジスタＴｒ２から出力電流Ｉｄｓを取り出す時間幅ｔを調整可能であり、これにより画素容量Ｃｓに対する出力電流Ｉｄｓの負帰還量を最適化している。
【００４８】
本発明は電流駆動型の画素回路にも適用できる。図１４は、電流駆動型の画素回路の実施例を示す回路図である。図示するように、本画素は画素回路２と発光素子ＥＬ１，ＥＬ２とで構成されている。画素回路２は、Ｎチャネル型のサンプリングトランジスタＴｒ１、Ｐチャネル型のドライブトランジスタＴｒ２、Ｎチャネル型のスイッチングトランジスタＴｒ３及びＴｒ４、保持容量Ｃｓなどで構成されている。これらのトランジスタＴｒ１ないしＴｒ４は薄膜トランジスタ（ＴＦＴ）であり、保持容量Ｃｓも同じく薄膜容量素子である。一方発光素子ＥＬ１，ＥＬ２はアノードＡ及びカソードＫからなる一対の電極と、その間に保持された発光層とを備えた２端子型の薄膜素子である。
【００４９】
ドライブトランジスタＴｒ２のソースＳは電源電位Ｖｃｃに接続されている。ドライブトランジスタＴｒ２のドレインＤはスイッチングトランジスタＴｒ３を介して発光素子ＥＬ１，２のアノードに接続している。なおスイッチングトランジスタＴｒ３のゲートは走査線ＤＳを介してドライブスキャナ５に接続されている。また発光素子ＥＬ１，２のカソードは接地電位ＧＮＤに接続されている。ドライブトランジスタＴｒ２のゲートＧはサンプリングトランジスタＴｒ１を介して信号線ＳＬに接続されている。信号線ＳＬは電流ドライバ３ａに接続している。サンプリングトランジスタＴｒ１のゲートは走査線ＷＳを介してライトスキャナ４に接続されている。またドライブトランジスタＴｒ２のゲートと電源電位Ｖｃｃとの間に保持容量Ｃｓが接続されている。スイッチングトランジスタＴｒ４はドライブトランジスタＴｒ２のゲートとドレインとの間に接続されている。スイッチングトランジスタＴｒ４のゲートは制御線ＡＺを介して補正用スキャナ７に接続している。
【００５０】
続いてこの画素回路の電流駆動動作を説明する。先ず制御線ＤＳを低レベルにした状態で、走査線ＷＳと制御線ＡＺを高レベルにする。これにより、スイッチングトランジスタＴｒ３がオフの状態で、サンプリングトランジスタＴｒ１及びスイッチングトランジスタＴｒ４がオンする。この時、電流ドライバ３ａは信号線ＳＬを駆動して信号電流Ｉｓｉｇを流す。その結果、信号電流Ｉｓｉｇは、電源ＶｃｃからドライブトランジスタＴｒ２、スイッチングトランジスタＴｒ４及びサンプリングトランジスタＴｒ１を通って、信号線ＳＬに流れる。この時、ドライブトランジスタＴｒ２のソース／ゲート間に発生したゲート電圧Ｖｇｓが画素容量Ｃｓに書き込まれる。続いて、走査線ＷＳ及び制御線ＡＺが低レベルに戻ると、Ｖｇｓが画素容量Ｃｓに保持される。この後、制御線ＤＳが高レベルに切り換り、スイッチングトランジスタＴｒ３がオンする。これにより、電源ＶｃｃからドライブトランジスタＴｒ２及びスイッチングトランジスタＴｒ３を通って駆動電流Ｉｄｓが発光素子ＥＬ１，２を流れる。この時流れる駆動電流Ｉｄｓはゲート電圧Ｖｇｓにより決まる。ここで、Ｖｇｓは先に信号電流Ｉｓｉｇを流して画素容量Ｃｓに書き込んだものである。従って、駆動電流Ｉｄｓは信号電流Ｉｓｉｇと同じである。よって本画素回路は、信号電流Ｉｓｉｇにより発光素子ＥＬ１，２を駆動する方式である。
【００５１】
図１５は電流差分駆動方式の画素回路の例を示している。本画素回路２は、６個の薄膜トランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５及びＴｒ６と、２個の画素容量Ｃｓ１，Ｃｓ２と２個の発光素子ＥＬ１，２とで構成されている。６個の薄膜トランジスタの内、スイッチング制御用のトランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ５及びＴｒ６はＮチャネル型である。残るトランジスタＴｒ２は、発光素子ＥＬを駆動する為のドライブトランジスタである。ドライブトランジスタＴｒ２はＰチャネル型となっている。本例では、これら６個の薄膜トランジスタは低温ポリシリコン薄膜をチャネル領域としている。発光素子ＥＬはアノード及びカソードを備えた二端子型デバイスであり、例えば有機ＥＬ発光素子を用いる事ができる。なお、上記実施例ではトランジスタＴｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ５及びＴｒ６は全てＮチャネル型としているが、これらは全てＰチャネル型もしくはＮチャネル型とＰチャネル型が混在していても構わない。
【００５２】
ドライブトランジスタＴｒ２のソースＳは電源Ｖｃｃに接続している。ドライブトランジスタＴｒ２のドレインＤは発光素子ＥＬ１，２のアノード側に接続している。発光素子ＥＬ１，２のカソードは接地されている。ドライブトランジスタＴｒ２のゲートＧは画素容量Ｃｓ２の一端に接続している。この画素容量Ｃｓ２の他端はもう１つの画素容量Ｃｓ１の一端に接続している。この画素容量Ｃｓ１の他端は電源Ｖｃｃに接続している。
【００５３】
スイッチングトランジスタＴｒ１のソース／ドレインは信号線ＳＬとドライブトランジスタＴｒ２のゲートＧに接続しており、そのゲートは走査線ＷＳ１を介して第一ライトスキャナ４１に接続されている。スイッチングトランジスタＴｒ５はそのソース／ドレインがドライブトランジスタＴｒ２のゲートＧと画素容量Ｃｓ１の一端との間に接続され、ゲートが走査線ＷＳ２を介して第二ライトスキャナ４２に接続している。スイッチングトランジスタＴｒ６はソース／ドレインが一対の画素容量Ｃｓ１，Ｃｓ２の間に接続され、このゲートが走査線ＷＳ３を介して第三ライトスキャナ４３に接続している。スイッチングトランジスタＴｒ４は、そのソース／ドレインがドライブトランジスタＴｒ２のゲートＧとドレインＤとの間に接続されており、そのゲートが走査線ＡＺを介して補正用スキャナ７に接続している。スイッチングトランジスタＴｒ３は、そのソース／ドレインがドライブトランジスタＴｒ２のドレインＤと発光素子ＥＬのアノードとの間に接続され、そのゲートが走査線ＤＳを介してドライブスキャナ５に接続されている。
【００５４】
以上説明したように、図１５に示した画素回路は、信号電流Ｉｓｉｇが流れる信号線ＳＬと、制御信号を供給する走査線ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳとが交差する部分に配されている。この画素回路２は、発光素子ＥＬ１，２と、発光素子ＥＬ１，２に駆動電流Ｉｄｓを供給するドライブトランジスタＴｒ２と、制御信号ＷＳ１，ＷＳ２，ＷＳ３，ＡＺ，ＤＳに応じて動作し信号電流Ｉｓｉｇに基づいてドライブトランジスタＴｒ２の駆動電流Ｉｄｓを制御する制御部とで構成されている。この制御部は、第１サンプリング手段と第２サンプリング手段と差分手段とを含んでいる。第１サンプリング手段は、トランジスタＴｒ１，Ｔｒ６，Ｔｒ４と画素容量Ｃ２とで構成されており、信号線ＳＬに流れる信号電流Ｉｓｉｇをサンプリングする。第２サンプリング手段はトランジスタＴｒ１，Ｔｒ５，Ｔｒ６，Ｔｒ４と画素容量Ｃｓ１とで構成され、信号電流Ｉｓｉｇに前後して信号線ＳＬに流れる所定の基準電流Ｉｒｅｆをサンプリングする。差分手段はトランジスタＴｒ１，Ｔｒ６，Ｔｒ４と一対の画素容量Ｃｓ１，Ｃｓ２で構成されており、サンプリングされた基準電流Ｉｒｅｆに対するサンプリングされた信号電流Ｉｓｉｇの差分に応じた制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２を生成する。ドライブトランジスタＴｒ２は、この制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２をゲートＧに受けてソースＳ／ドレインＤ間に流れる駆動電流Ｉｄｓを発光素子ＥＬに供給して発光を行わせる。
【００５５】
第１及び第２サンプリング手段が各々サンプリングする信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆは、両者の相対的な差分が小さいとき発光素子ＥＬ１，２の発光量が小さくなり且つ差分が大きいとき発光量が大きくなる一方、相対的な差分が小さいときでも信号電流Ｉｓｉｇ及び基準電流Ｉｒｅｆの絶対的なレベルはサンプリングを可能とするように大きく設定されている。
【００５６】
画素回路２の制御部は、上述した第１及び第２サンプリング手段と差分手段に加え、補正手段を有している。この補正手段はトランジスタＴｒ５，Ｔｒ４と画素容量Ｃ１とで構成されており、ドライブトランジスタＴｒ２の閾電圧Ｖｔｈを検出してこれを前述した制御電圧（Ｖｒｅｆ−Ｖｓｉｇ）／２に加える事ができる様にしている。これにより、閾電圧Ｖｔｈの影響を駆動電流Ｉｄｓからキャンセルする事ができる。
【００５７】
図１６は、補正機能を組み込んだ画素回路の別方式を示す模式的な回路図である。図示するように画素回路２は２本の信号線ＳＬ１，ＳＬ２と３本の制御線ＷＳ，ＲＳ，ＳＷＰとが交差する部分に配されている。画素回路２は５個のトランジスタＴｒ１ないしＴｒ５と１個の画素容量（結合容量）Ｃｓとからなり、発光素子ＥＬ１，２を駆動する。トランジスタＴｒ１のゲートは制御線ＷＳに接続し、トランジスタＴｒ２のゲートは制御線ＳＷＰに接続している。またトランジスタＴｒ３のゲートは制御線ＲＳに接続している。トランジスタＴｒ４及びＴｒ５はインバータを構成している。このインバータの入力ノードＢと出力ノードＣとの間にトランジスタＴｒ３が接続している。インバータの出力ノードＣに発光素子ＥＬ１，２が接続している。信号線ＳＬ１には図示しないドライバから映像信号が供給される。また信号線ＳＬ２には同じく図示しないドライバから掃引信号が供給される。
【００５８】
図１７は、掃引信号の波形を表すと共に、スキャナから供給される制御信号ＷＳ，ＲＳ，ＳＷＰの波形を表してある。なお理解を容易にするため制御信号の符号は、対応する制御線と同じものを用いている。図示するように、掃引信号は映像信号電位を間にして所定の高低電位間で往復掃引される波形となっている。
【００５９】
制御信号ＷＳがハイレベルになるとトランジスタＴｒ１がオンする。略同時に制御信号ＲＳがハイレベルになるとトランジスタＴｒ３がオンする。トランジスタＴｒ１がオンすると、ノードＡに信号電位が書き込まれる。一方、トランジスタＴｒ３がオンする事で、トランジスタＴｒ４とＴｒ５とで構成されるインバータ素子の入力ノードＢと出力ノードＣが接続され、Ｂノードの電位はトランジスタＴｒ４とＴｒ５のチャネル抵抗の分割比によって決められる。一般にＢノードの電位は、電源電位Ｖｃｃと接地電位ＧＮＤとの中間値となるように設定される。
【００６０】
続いて制御信号ＷＳ及びＲＳがローレベルに戻りトランジスタＴｒ１，Ｔｒ３がオフになった後、制御信号ＳＷＰがハイレベルになりトランジスタＴｒ２がオンになる。この時に合わせて信号線ＳＬ２から掃引信号を供給する。掃引信号の電位がノードＡに保持されている信号電位よりも大きければ、ノードＡの電位は増加し、結合容量Ｃｓを介してノードＢには正極性のカップリング電位が入る。逆に掃引信号の電位がノードＡに保持されている信号電位よりも低ければ、負極性のカップリング電位が結合容量Ｃｓを介してノードＢに入る。プラスカップリング時は、インバータのトランジスタＴｒ５側がオンして出力ノードＣには接地電位ＧＮＤが出力され、発光素子ＥＬ１，２は発光しない。一方で、マイナスカップリング時は、インバータのトランジスタＴｒ４側がオンして出力ノードＣには電源電位Ｖｃｃが供給され、発光素子ＥＬ１，２は発光する。この様にして発光素子ＥＬ１，２は定電圧駆動で発光し、且つその発光期間は映像信号の信号電位と掃引信号の電位とを比較することで決定される。換言すると、一対のトランジスタで構成されるインバータ素子は、映像信号の信号電位を発光時間幅に変調して、所望の階調表示を実現している。この方式は発光素子ＥＬ１，２に流れる駆動電流が画素回路を構成するトランジスタ特性のばらつきの影響を受けない為、ユニフォーミティの高い画質を得ることができる。換言すると、図１６に示したインバータを用いたコンパレータ方式の画素回路は、映像信号の信号電位を発光時間幅に転換する事で、トランジスタの閾電圧や移動度の影響をキャンセルしている
【図面の簡単な説明】
【００６１】
【図１】本発明にかかる表示装置の基本構成を示すブロック図である。
【図２】図１に示した表示装置に含まれる画素回路の参考例を示す回路図である。
【図３】図２に示した参考例にかかる画素の構造を示す模式的な断面図である。
【図４】同じく参考例を示す断面図である。
【図５】本発明にかかる表示装置の動作説明に供する模式的な断面図である。
【図６】本発明にかかる表示装置の実施形態を示す回路図である。
【図７】図６に示した実施形態の動作説明に供する回路図である。
【図８】参考例にかかる表示装置を示す回路図である。
【図９】本発明にかかる表示装置の他の実施形態を示す回路図である。
【図１０】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１１Ａ】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１１Ｂ】図１１Ａに示した表示装置の動作説明に供するタイミングチャートである。
【図１２】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１３】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１４】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１５】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１６】本発明にかかる表示装置の別の実施形態を示す回路図である。
【図１７】図１６に示した表示装置の動作説明に供するタイミングチャートである。
【符号の説明】
【００６２】
１・・・画素アレイ、２・・・画素回路、３・・・シグナルドライバ、４・・・ライトスキャナ、５・・・ドライブスキャナ、１０・・・基板、１２・・・電源配線、１４・・・有機発光層、１５・・・補助配線、Ｔｒ１・・・サンプリングトランジスタ、Ｔｒ２・・・ドライブトランジスタ、Ｃｓ・・・保持容量、ＥＬ・・・発光素子、ＥＬ１・・・サブ発光素子、ＥＬ２・・・サブ発光素子、Ａ・・・アノード、Ｋ・・・カソード
【図１】
2008065200.tif 000003
【図２】
2008065200.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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