(57)【要約】【課題】第１の要求信号のレートで第１のデータを受け付け、第２の要求信号のレートで第１のデータに対応する第２のデータを送出するアダプタ回路を提供する。【解決手段】前記回路を、第１の要求信号のレートで変更され得る、３つの命令のうち１つを指示する制御データを生成する制御装置と、第１の要求信号及び制御データに基づき第３の要求信号を送出し、第１の要求信号の活性化毎に、制御データに応じて第３の要求信号を０回、１回、又は２回活性化処理する処理装置と、処理可能な、第３の要求信号の活性化のそれぞれに対して第１のデータの値を記憶し、第２の要求信号の活性化毎に第２のデータを送出するＦＩＦＯ型メモリとを備える構成とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１の要求信号（ｒｅｑ１）のレートで第１のデータ（Ｄ１）を受け付け、第２の要求信号（ｒｅｑ２）のレートで第１のデータに対応する第２のデータ（Ｄ２）を送出するアダプタ回路において、
「抑制」、「送信」又は「複製」の３つの可能な命令のうちの１つを所与の時点で指示する制御データ（ｃｍｄ）を生成し、配信された制御データが第１の要求信号のレートで変化し得る制御デバイス（５２）と、
第１の要求信号（ｒｅｑ’）及び制御データに基づいて第３の要求信号を送出し、第１の要求信号の活性化毎に、制御が「抑制」、「送信」又は「複製」のそれぞれのうち何れであるかに応じて第３の要求信号を０回、１回、又は２回活性化処理する処理デバイス（５１）と、
処理可能な、第３の要求信号の活性化それぞれに対して第１の要求信号の所与の活性化に用いられた第１のデータの値を記憶し、第２の要求信号の活性化毎に第２のデータを送出するＦＩＦＯ型メモリ（５３）と
を備えることを特徴とする回路。
【請求項２】
初期データ（Ｄｉｎ）を受け付け、且つ第１のデータを送出する補間デバイス又は間引きデバイス（１００）を更に備えることを特徴とする請求項１に記載のアダプタ回路。
【請求項３】
第２のデータを受け付け、且つ出力データ（Ｄｏｕｔ）を送出する補間デバイス又は間引きデバイス（１０２）を更に備えたことを特徴とする請求項１に記載のアダプタ回路。
【請求項４】
第１の要求信号の周波数Ｆ１は第２の要求信号の周波数Ｆ２よりも高く、周波数Ｆ１は周波数Ｆ２の２倍よりも低いことを特徴とする請求項１に記載のアダプタ回路。
【請求項５】
第１の要求信号の周波数Ｆ１は前記第２の要求信号の周波数Ｆ２よりも低く、周波数Ｆ１は周波数Ｆ２の２分の１より高いことを特徴とする請求項１に記載のアダプタ回路。
【請求項６】
制御データ（ｃｍｄ）は、前記３つの可能な命令のうちの１つと対応する３つの異なる値をとり得る２進数であることを特徴とする請求項１に記載のアダプタ回路。
【請求項７】
第１の要求信号（ｒｅｑ１）及び／又は第２の要求信号（ｒｅｑ２）は、第１の要求信号の平均活性化周波数及び／又は前記第２の要求信号の平均活性化周波数よりも高い周波数であるクロック信号（Ｃｌｋ）により同期化したカウンタを有する要求発生デバイス（１５３、１６３）により生成されることを特徴とする請求項１に記載のアダプタ回路。
【請求項８】
請求項１に記載のアダプタ回路（５０）を備えることを特徴とするアナログ−ディジタル変換器。
【請求項９】
請求項１に記載のアダプタ回路（５０）を備えることを特徴とするディジタル−アナログ変換器。
【請求項１０】
請求項１に記載のアダプタ回路（５０）を備える集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データフローを適応させるための回路、又は周波数アダプタ回路に関する。アダプタ回路は、信号又は現象を表す周波数Ｆ１において、データＤ１を受け取り、周波数Ｆ１とは異なる周波数Ｆ２において、データＤ１に基づき決定されたデータＤ２であり、データＤ１と同一の信号、又は現象を表すデータＤ２を提供することを目的としている。
【背景技術】
【０００２】
アダプタ回路は、図１に示されたブロックに相当する。
【０００３】
周波数Ｆ２が周波数Ｆ１より大きい場合、かつ比率Ｆ２／Ｆ１が整数Ｎと等しい場合、アダプタ回路は、比率Ｎの補間デバイスにより形成されてもよい。たとえば、データＤ１に基づき、従来のディジタル補間デバイスは、データＤ１の初期値間に介在する、０から構成される中間データを提供する。次に中間データは、データＤ２を送り出すディジタルローパスフィルタを通過する。
【０００４】
周波数Ｆ２が周波数Ｆ１より低く、かつ比率Ｆ１／Ｆ２＝Ｎ（Ｎは整数）である場合、アダプタ回路は、比率Ｎの間引きデバイスにより形成されてもよい。たとえば、従来のディジタル間引きデバイスは、データＤ１のディジタルフィルタリングを行い、次にＮから（Ｎ−１）サンプルを抑制し、データＤ２を提供する。
【０００５】
周波数Ｆ２及びＦ１の比率が整数ではない場合、単純な間引き及び単純な補間は可能でない。
【０００６】
図２は、Ｆ２／Ｆ１＝Ｐ／Ｎの場合で、Ｐ及びＮが整数の場合の公知のアダプタ回路を示している。当該回路は、順次、比率Ｐの補間デバイス１、及び比率Ｎの間引きデバイス２を含む。補間デバイスは、Ｐ＊Ｆ１に等しい周波数Ｆ’における、中間データＤ’を提供する。
【０００７】
上記のいずれの場合においても、周波数Ｆｃｋのクロック信号Ｃｌｋを有し、補間デバイス、又は間引きデバイスの実行を制御することが必要である。データＤ１、Ｄ’、Ｄ２の周波数Ｆ１、Ｆ’、Ｆ２よりも、周波数Ｆｃｋが大きい必要があることに、注意すべきである。なぜなら、ディジタルフィルタは一般に、各データについて、複数の操作を行う必要があるからである。
【０００８】
最も簡単な方法では、アダプタ回路は、集積回路に属し、クロック信号Ｃｌｋは、一般の集積回路クロック信号に対応する。かかる一般のクロック信号は従来、水晶発振器（クオーツ）により得られる。
【０００９】
周波数Ｆ１及びＦ２がＦｃｋの整数の約数である場合には、上記アダプタ回路は、形成が容易である。しかし、クオーツから得ることのできるクロック信号の周波数Ｆｃｋは、限定された数となる。また、Ｆ１及びＦ２の整数倍である周波数を示すクオーツが、常に存在するわけではない。
【００１０】
更に、種々の周波数のデータＤ１を受け取り、及び／又はデータＤ２を提供することを可能にするアダプタ回路が設計されることが好ましく、バルク容量及びコストの理由により、可能な周波数Ｆ１及びＦ２の各々に対応する、複数のクオーツを備えることは不可能である。
【００１１】
複数のクオーツの使用を回避するために、フェーズロックドループ回路、すなわちＰＬＬを備える方法がある。かかる回路により、たとえば、連続データＤ１のクロック信号に基づく１又は複数のクロック信号の生成が可能となる。
【００１２】
しかし、フェーズロックドループ回路は通常非常にかさばり、各種の集積回路製造工程について、最適化される必要がある。
【００１３】
また、図２で示されるような回路の形成は、数Ｐが高く、中間データＤ’の周波数Ｆ’も高い場合には、非常に高い周波数Ｆｃｋを示すクロック信号を必要とすることがある。更に、Ｐ及びＮが大きい程、補間デバイス、及び間引きデバイスの寸法も大きくなる。実際には、この種の回路は使用には不適切なことが多い。
【特許文献１】特開２００６−１９１２１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、周波数比率Ｆ２／Ｆ１がいかなる場合であっても用いることができる、アダプタ回路を提供することである。
【００１５】
本発明の他の目的は、使用される製造工程がいかなるものであっても、簡易な設計のディジタル回路の形式で形成される回路を提供することである。
【００１６】
本発明の他の目的は、可変周波数を示すデータＤ１及びＤ２を受信し、かつ送信することのできる回路を提供することである。
【課題を解決するための手段】
【００１７】
上記目的の全部又は一部を達成するために、本発明の一つの態様は、第１の要求信号のレートで第１のデータを受け付け、第２の要求信号のレートで第１のデータに対応する第２のデータを送出するアダプタ回路において、「抑制」、「送信」又は「複製」の３つの可能な命令のうちの１つを所与の時点で指示する制御データを生成し、配信された制御データが第１の要求信号のレートで変化し得る制御デバイスと、第１の要求信号及び制御データに基づいて第３の要求信号を送出し、第１の要求信号の活性化毎に、制御が「抑制」、「送信」又は「複製」のそれぞれのうち何れであるかに応じて第３の要求信号を０回、１回、又は２回活性化処理する処理デバイスと、処理可能な、第３の要求信号の活性化それぞれに対して第１の要求信号の所与の活性化に用いられた第１のデータの値を記憶し、第２の要求信号の活性化毎に第２のデータを送出するＦＩＦＯ型メモリとを備えることを特徴とする回路を提供する。
【００１８】
本発明の実施形態によれば、回路は更に、初期データを受け付け、第１のデータを送出する補間デバイス又は間引きデバイスを備えている。
【００１９】
本発明の実施形態によれば、回路は更に、第２のデータを受け付け、且つ出力データを送出する、補間デバイス又は間引きデバイスを備えている。
【００２０】
本発明の実施形態によれば、第１の要求信号の周波数Ｆ１は第２の要求信号の周波数Ｆ２よりも高く、周波数Ｆ１は周波数Ｆ２の２倍よりも低い。
【００２１】
本発明の実施形態によれば、第１の要求信号の周波数Ｆ１は第２の要求信号の周波数Ｆ２よりも低く、周波数Ｆ１は周波数Ｆ２の２分の１より高い。
【００２２】
本発明の実施形態によれば、制御データは、前記３つの可能な命令のうちの１つと対応する３つの異なる値をとり得る２進数である。
【００２３】
本発明の実施形態によれば、第１の要求信号及び／又は第２の要求信号は、第１の要求信号の平均駆動周波数及び／又は第２の要求信号の平均駆動周波数よりも高い周波数を示すクロック信号により同期化したカウンタを有する要求発生デバイスにより生成される。
【００２４】
本発明の他の態様は、既に定義したようなアダプタ回路を備えるアナログ−ディジタル変換器を提供する。
【００２５】
本発明の他の態様は、既に定義したようなアダプタ回路を備えるディジタル−アナログ変換器を提供する。
【００２６】
本発明の他の態様は、既に定義したようなアダプタ回路を備える集積回路を提供する。
【発明を実施するための最良の形態】
【００２７】
本発明の前記及び他の目的、特徴、利点は、添付図面との関連において、特定の実施形態の以下の限定されない説明において、詳細に記述される。
【００２８】
説明のために、同一の要素は、異なる図面において、同一の参照番号を付して特定されている。
【００２９】
以下の説明において記述されているアダプタ回路は、周波数Ｆｃｋの「一般的な」クロック信号Ｃｌｋを用いている。クロック信号Ｃｌｋ、又はＣｌｋから導き出され、かつＦｃｋの約数に等しい周波数を示すクロック信号は、アダプタ回路により用いられ、種々の装置により実行される動作を定めている。
【００３０】
また、以下の記述において、「データＤ１又はＤ２」、及び「データ信号Ｄ１又はＤ２」の用語は、区別せずに用いられている。ここで考慮されている各データは、１又は複数のビットよりなる。データ信号はたとえば、オーディオ信号又はビデオ信号が該当する。
【００３１】
出願人が検討し、前記出願人に本発明に係るアダプタ回路の設計を可能とした異なる態様を説明する。
【００３２】
既存のアダプタ回路は、受信データＤ１の周波数Ｆ１、及び／又受信データＤ２の周波数Ｆ２が、クロック信号Ｃｌｋの周波数Ｆｃｋの約数でない場合には、「適応され（ａｄａｐｔｅｄ）」又は改変されてもよい。この目的のために、平均周波数がＦ１に等しいデータＤ１を受け付け（受信し）、及び／又は平均周波数がＦ２に等しいデータＤ２を送出する（送信する）ことを可能にする要求システムが用いられている。かかる改変は、以下の実施例を読めば、より容易に理解できる。
【００３３】
図３は、３．６ｋＨｚに等しい周波数Ｆ１を示すデータＤ１を受信し、１．２ＭＨｚに等しい周波数Ｆ２のデータＤ２を送信するアダプタ回路の図である。クロック信号Ｃｌｋの周波数Ｆｃｋは、１２ＭＨｚである。Ｆ２はＦｃｋ（Ｆ２＝Ｆｃｋ／１０）の整数の約数であり、Ｆ１はＦｃｋの整数の約数ではない。また、Ｆ２／Ｆ１の比率は、１，０００／３に等しく、図３のアダプタ回路は、Ｐ＝１，０００、Ｎ＝３の場合の図２に示された回路の改変又は「適応（ａｄａｐｔａｔｉｏｎ）」に該当する。
【００３４】
アダプタ回路は、データＤ１を受信し、比率３の間引きデバイス１１にデータＤ’を提供する、比率１，０００の補間デバイス１０を備える。間引きデバイス１１は、先入れ先出し（ｆｉｒｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ）型のメモリ１２、すなわちＦＩＦＯにデータＤ”を提供する。装置１０及び１１の動作は、クロック信号Ｃｌｋを受け取る要求発生装置１３により提供される、要求信号ｒｅｑ’により定められる。また、補間デバイス１０は、データＤ１を提供する装置に、要求信号ｒｅｑ１を提供し、その結果、当該装置は、データＤ１を要求信号ｒｅｑ１のレートで提供する。間引きデバイス１１は、ＦＩＦＯメモリ１２におけるデータＤ”の格納を制御する、要求信号ｒｅｑ”を提供する。また、ＦＩＦＯメモリは、生成された要求信号ｒｅｑ２に応じて、たとえば、クロック信号Ｃｌｋに基づき、データＤ２を配信する。
【００３５】
要求信号であるｒｅｑ１、ｒｅｑ’、ｒｅｑ”は、「擬似的な」クロック信号であり、「完全に」周期的ではない。信号、ｒｅｑ１、ｒｅｑ’、ｒｅｑ”の周波数は、平均して各々、周波数Ｆ１、Ｆ’、Ｆ２に等しい。要求信号ｒｅｑ１、ｒｅｑ”は、最高平均周波数を有する要求信号ｒｅｑ’から生成され、ここでＦ’は３．６ＭＨｚに等しい（３／１０＊Ｆｃｋ）。
【００３６】
図４は、図３に示したアダプタ回路の、要求発生装置１３の動作を示している。装置１３は、カウンタ・モジュロ１０により構成され、事前にもたらされた値に＋３を加えることにより、クロック信号Ｃｌｋの各々の活性化後の出力をインクリメントしている。このように、０から出発して、カウンタは、次々と３、６、９、２、５、８、１、４、７、０等の値を取る。カウンタより提供された値の各「減少」に際して、すなわち、７、８、９のいずれか１つの値から、０、１、２の値のいずれか１つへと移る場合には、要求信号のｒｅｑ’の活性化が発生する。カウンタの値の他の変化においては、信号ｒｅｑ’の活性化はなされない。０から０への所与のカウンタサイクルについては、信号ｒｅｑ’の活性化は、４＊Ｔｃｋ、３＊Ｔｃｋ、３＊Ｔｃｋ（ここで、ＴｃＫ＝１／Ｆｃｋ）に等しい間隔で次々生成される。このとき要求信号ｒｅｑ’の平均周波数は３／１０＊Ｆｃｋである。
【００３７】
かかる要求発生装置の使用により、クロック信号Ｃｌｋが周波数Ｆ１及びＦ２の整数倍に等しい周波数Ｆｃｋを有していなければならないという制限を取り除くことが可能になる。
【００３８】
ＦＩＦＯメモリ１２は必須ではないことに注意すべきである。このメモリにより、データＤ２がＦ２に「完全に」等しい周波数を備えることが可能となる。しかし、データＤ２を受信する装置が、Ｆ２に等しい平均の周波数でこれを受信することができる場合、この装置は直接、間引きデバイス１１に接続されてもよい。
【００３９】
既存のアダプタ回路の他の制限である、Ｐ／Ｎと記載できる比率Ｆ２／Ｆ１（Ｐ及びＮは中程度の整数）を有していることは、周期的な抑制又は複製を行う、補間デバイス又は間引きデバイス及び規制装置を備えたアダプタ回路により解決できる。かかるアダプタ回路の一例を以下に説明する。
【００４０】
図５は、２．４ＭＨｚに等しい周波数Ｆ１のデータＤ１を受信し、４４．１ｋＨｚに等しい周波数Ｆ２のデータＤ２を送信するアダプタ回路の図であり、後者は、オーディオディスク（ＣＤ）リーダにより提供／受信される信号の周波数に対応している。クロック信号Ｃｌｋの周波数Ｆｃｋは、１２ＭＨｚに等しい。Ｆ１はＦｃｋ（Ｆ１＝Ｆｃｋ／５）の整数の約数であり、Ｆ２はＦｃｋの整数の約数ではない。Ｎ及びＰが中程度の整数である場合には、比率Ｆ１／Ｆ２は５４．４２１７に等しく、Ｎ／Ｐとして記載することはできない。解決手段は以下のとおりである。
【００４１】
アダプタ回路は、データＤ１を受信し、データＤ２を提供する規制装置２１にデータＤ’を提供する、比率５４の間引きデバイス２０を備えている。装置２１はデータＤ２を形成するために、データ系列Ｄ’から、データの１つを定期的に抑制する。更に詳細には、データＤ’の周波数は、Ｆ１／５４に等しく、４４．４４ｋＨｚである。比率Ｆ２／Ｆ’は０．９９に等しく、９９／１００である。規制装置２１が受信した１００のデータに対して、当該装置は、その９９を提供する必要がある。このように制御装置は、１００の受信データ毎に１つのデータを抑制する。
【００４２】
図５のアダプタ回路の欠点は、データ信号Ｄ２にノイズを導入してしまうことである。導入されたノイズは、本実施例では、周波数Ｆ’／１００、すなわち４４４Ｈｚを有する。４４４Ｈｚの周波数は、実質的に２０Ｈｚ乃至２０ｋＨｚの範囲に対応する可聴信号の有効なスペクトルバンドに含まれるため、データ信号Ｄ２がオーディオ信号の場合には、このノイズは妨げとなる。
【００４３】
アダプタ回路の上記実施例を読めば分かるように、各々の場合、特定のアダプタ回路の型が必要とされる。本発明は、周波数比率Ｆ２／Ｆ１がいかようでも、クロックＣｌｋの周波数Ｆｃｋ及び周波数Ｆ１又はＦ２の比率がいかようでも用いることができる、「普遍的な」アダプタ回路を提供する。
【００４４】
図６は、Ｆ２が、２で割ったＦ１（Ｆ１／２）及び２倍のＦ１（２Ｆ１）の間の範囲である場合に適合される、本発明に係るアダプタ回路５０の実施形態の図である。回路５０はプロセサ（処理装置）５１、ΔΣ制御装置５２、ＦＩＦＯ型メモリ５３を備えている。処理装置５１は、要求信号ｒｅｑ１の活性化のレートでデータＤ１を受け付ける（受信する）。処理装置５１は、データＤ’及び要求信号ｒｅｑ’をメモリ５３に送出（提供し）、ここでデータＤ’は、要求信号ｒｅｑ’の活性化のレートで格納される。ＦＩＦＯメモリは、データＤ２を要求信号ｒｅｑ２の活性化のレートで提供する。ΔΣ制御装置５２は、制御信号ｃｍｄを処理装置５１に配信し（提供し）、より詳細には、処理装置５１に備えられるデコーダに提供する。処理装置５１については、ΔΣ制御装置５２の動作が要求信号ｒｅｑ１により定められる。制御装置５２により提供される制御信号ｃｍｄは、周波数Ｆ１及びＦ２により画定される、数値Ｃの値の関数である。数値Ｃは、以下の関係式により得られる。
Ｃ＝Ｆ２／Ｆ１−１        （１）
ここでＦ１は信号ｒｅｑ１の周波数（又は平均周波数）、及びＦ２は信号ｒｅｑ２の周波数（又は平均周波数）である。
【００４５】
図７は、処理装置５１に備えられるデコーダの図である。制御信号ｃｍｄに基づき、デコーダは３つの他の信号、抑制信号”ｓｕｐ”、送信信号”ｔｒａｎｓ”、複製信号”ｄｕｐ”を生成する。
【００４６】
処理装置及びＦＩＦＯメモリの連関により、データＤ１の第１の部分を抑制し、データＤ１の第２の部分をコピーし、データＤ１の第３の部分を複製することで、データ信号Ｄ１からデータ信号Ｄ２を生成することが可能になる。抑制、コピー、複製処理の順序付けは、制御装置５２により提供される、制御信号ｃｍｄにより指示される。制御信号ｃｍｄは数値Ｃにより変動する。
【００４７】
図８は、処理装置５１の動作を示した図である。信号ｒｅｑ１、ｃｍｄ、ｓｕｐ、ｔｒａｎｓ、ｄｕｐ、ｒｅｑ’が示されている。信号ｒｅｑ１は、本実施例では、「０」と「１」の２つの状態の周期的な交代を示すクロック信号の形態を採用している。制御信号ｃｍｄは３つの以下の値「００」、「０１」、「１０」からとられた２進数値の連続である。信号ｒｅｑ１の立ち上がり後、制御信号ｃｍｄの値の可能な変化が起こる。制御信号ｃｍｄの各値は、少なくとも１周期、すなわち信号ｒｅｑ１の１周期の間存続する。制御信号の各値は本実施例では、少なくとも１周期、すなわち信号ｒｅｑ１の１周期は存続する。制御信号は、本実施例では、当初は００に等しく、次に信号ｒｅｑ１の２周期の間は０１に等しく、次の１周期の間は１０に等しく、次の１周期は０１に等しく、次の１周期は１０に等しく、次の３周期は０１に等しく、次の１周期は００に等しく、次の２周期は０１に等しく、次の１周期は１０に等しく、次の１周期は０１に等しい。抑制、送信、複製信号である、「ｓｕｐ」、「ｔｒａｎｓ」、「ｄｕｐ」は、制御信号ｃｍｄが００、０１、１０の値を各々有している場合、レベル「１」において、アクティブである。要求信号ｒｅｑ’は、状態「０」と「１」の交代を示している。要求信号ｒｅｑ１の各立ち上がりにおいて、抑制信号「ｓｕｐ」、送信信号「ｔｒａｎｓ」、又は複製信号「ｄｕｐ」が各々、活性化されるか否かにより、処理装置５１は、要求信号ｒｅｑ’をゼロ、１つ又は２つ活性化させる。
【００４８】
処理装置５１の別の実施形態によれば、要求信号ｒｅｑ’の活性化の生成は、要求信号ｒｅｑ１の立ち下がり、すなわち制御信号ｃｍｄの可能な変化に引き続いて行われる。当業者は、たとえば、一般的なクロックＣｌｋを利用して、要求信号ｒｅｑ１及び制御信号ｃｍｄに関する要求信号ｒｅｑ’の他の同期モードを案出することが可能である。
【００４９】
データ信号Ｄ’は、データ信号Ｄ１の単純な送信であってよい。しかし、複製命令の場合に同一データ値Ｄ１が信号ｒｅｑ’の２つの連続的活性化に対してＦＩＦＯメモリ５３に２回格納できるように、データ信号Ｄ’の値は、要求信号ｒｅｑ１の立ち上がり後、あまりにも迅速に変化してはならない。このときデータ信号Ｄ１により制限が満たされない場合には、データ信号Ｄ’の値の変化が、複製命令に対応する信号ｒｅｑ’の２つの連続的活性化の間では起こらないように、処理装置５１は、データ信号Ｄ１をデータ信号Ｄ’にコピーしなければならない。
【００５０】
制御装置５２は、擬似乱数制御信号発生回路として説明されてもよい。信号ｃｍｄの一連の制御は、取得された要求信号ｒｅｑ’が、要求信号ｒｅｑ２の周波数Ｆ２に等しい平均周波数を示すようになされるべきである。周波数Ｆ２が周波数Ｆ１よりも大きい場合、複製の数は、抑制の数よりも大きく、またその逆でなければならない。
【００５１】
また、抑制及び複製処理の実行により、データ信号Ｄ２にノイズを導入してしまう。しかし、ΔΣ回路として知られる回路の制御装置としての使用により、結果として本質的に高周波のノイズをデータ信号Ｄ２に導入することが可能となる。データ信号Ｄ２の有効スペクトルは無限ではなく、たとえば、１オーディオ信号につき２０Ｈｚ乃至２０ｋＨｚのような「低周波」領域に制限されているため、このノイズが支障を来している場合は、アダプタ回路の出力にローパスフィルタを設けて、導入された高周波ノイズを抑制することが可能である。
【００５２】
図９は、本発明に係るアダプタ回路における、制御回路５２として使用できるディジタルΔΣ回路の一例の図である。ΔΣ回路は、乗算ファクタが記載されている三角形により表される、乗算装置６０乃至６７、加算器７０乃至７２、及び１／（ｚ−１）が記載された四角によって表される、フリップフロップ７５及び７６を備えている。ΔΣ回路は更に、コンパレータ８０及びコンバータ８１を備えている。
【００５３】
乗算装置６０、６１、及び６２は、Ｃの数を受け取る。加算器７０は、乗算器６０、６３、及び６５の出力を受け取る。加算器７０の出力は、フリップフロップ７５の入力に接続されている。フリップフロップ７５の出力は、乗算器６４及び６７の入力に接続されている。加算器７１は、乗算器６１及び６４の出力を受け取る。フリップフロップ７６は、加算器７１の出力を受け取る。フリップフロップ７６の出力は、乗算器６５及び６６の入力に接続されている。加算器７２は、乗算器６２、６６及び６７の出力を受け取る。加算器７２は信号ｙをコンパレータ８０に配信する。コンパレータ８０は、制御信号ｃｍｄを提供する。コンバータ８１は信号ｃｍｄを受け取り、その出力は乗算器６３の入力に接続されている。
【００５４】
Ｃ及びｙの数並びにΔΣ回路の各要素により処理される他の全ての数は、本実施例では、２０ビットにコード化される。数ｙは、たとえば０乃至１．５のような所定の値の範囲内で変動する。コンパレータ８０は、数ｙが［０；０．５］［０．５；１］，又は［１；１．５］の値の範囲に属するか否かにより、００、０１、又は１０に等しい制御信号ｃｍｄを生成する。コンバータ８１は、信号ｃｍｄが「００」、「０１」、又は「１０」に等しいか否かにより、各々、０、０．５、又は１に等しい数を提供する。
【００５５】
関係式（１）によれば、数Ｃが正であるときは、これはＦ２がＦ１より大きいことを意味する。逆に数Ｃが負であるときは、これはＦ２がＦ１より小さいことを意味する。Ｆ２はＦ１／２と２Ｆ１との間の範囲であるとして、数Ｃが大きくなる程、比率Ｆ２／Ｆ１は高くなる。一般的に、数Ｃが大きくなるほど、複製制御データ「１０」の数と抑制制御データ「００」の数との比率は高くなり、その逆の場合もある。
【００５６】
図９に示されているΔΣ回路は、２次の偶数回路である。他のタイプのΔΣ回路が用いられてもよい。一般的には、上位のΔΣ回路の使用により、確実にノイズが効率的に高周波に押し出されることが可能となり、ノイズが押し出される周波数を超える周波数の値は、ΔΣ回路乗算器の係数の選択により、少なくとも部分的に決定される。オーディオ信号の分野での例としては、４次のΔΣ回路を用いることができる。
【００５７】
図６に示されたアダプタ回路は、Ｆ２がＦ１／２及び２Ｆ１の間の範囲である場合、いかなるタイプの周波数比率Ｆ２／Ｆ１にも適応する。Ｆ２がＦ１／２より小さい場合、又は２Ｆ１より大きい場合には、図６のアダプタ回路は、以下のように完結することができる。
【００５８】
図１０は、本発明に係るアダプタ回路の別の実施形態の図である。この別の実施形態は、図６に示されたアダプタ回路５０を備えている。比率ｎ１の補間デバイス又は間引きデバイス１００は、周波数ＦｉｎのデータＤｉｎを受信し、データＤ１をフローアダプタ（アダプタ回路）５０に提供する。アダプタ回路５０により提供されたデータＤ２は、ローパスディジタルフィルタ１０１に送信される。フィルタ１０１は、データＤ２’を比率ｎ２の補間デバイス又は間引きデバイス１０２に提供する。装置１０２は、周波数ＦｏｕｔのデータＤｏｕｔを提供する。
【００５９】
アダプタ回路５０は要求信号ｒｅｑ１及びｒｅｑ２を受信し、フィルタ１０１は要求ｒｅｑ２を受信する。装置１００及び１０２もまた、要求信号を受信し、かつ提供することができる。要求信号の到着「側」と出発「側」になるかは、装置１００及び１０２の性質、すなわち、間引き器であるか、補間器であるかによるため、要求信号は示されていない。また、要求は種々の発生源を有しているため、それらの発生源は図面に特定されていない。要求信号は特に、一般的なクロック信号Ｃｌｋから、必要であれば、除算器又は図４に関連して上述したものと類似する要求発生装置により生成され得る。
【００６０】
提供されたデータの周波数Ｆｉｎが、送信されたデータの周波数Ｆｏｕｔより大きい場合、装置１００及び１０２は間引きデバイスとなる。比率ｎ１及びｎ２は、アダプタ回路５０が適正に動作するために、Ｆ２がＦ１／２と２Ｆ１との間の範囲であるように選択される。また、比率ｎ１は、回路５０の最適動作が保証されるように、Ｆ１が充分に高くなるように選択されるのが好ましい。
【００６１】
周波数Ｆｉｎが周波数Ｆｏｕｔより低い場合には、装置１００及び１０２は補間デバイスとなる。比率ｎ１及びｎ２も同様に、アダプタ回路５０が適正に動作するために、Ｆ２がＦ１／２と２Ｆ１との間の範囲であるように選択される。ある変形例によれば、回路５０により実行される適応（ａｄａｐｔａｔｉｏｎ）が高周波で生じるように、アダプタ回路５０以前にオーバーサンプリングし、アダプタ回路５０の後に間引きする工程を備えてもよい。
【００６２】
図１０に示す回路の例では、２つの補間デバイス又は間引きデバイス１００、１０２が用いられている。しかし、アダプタ回路５０の前後に配置される、単一の補間デバイス又は間引きデバイスで充分である。
【００６３】
フィルタ１０１は、データ信号Ｄ２の高周波ノイズを抑制することを可能にする。しかし、間引きデバイス１０２の使用の場合には、ローパスフィルタを備えることや、フィルタ１０１の存在は役に立たないことに注意すべきである。
【００６４】
また、周波数Ｆｏｕｔ及びＦｉｎの間の比率がいかなるものであっても、データＤｉｎをデータＤｏｕｔに変換することができるように、比率ｎ１及びｎ２は可変であるように構成されてもよい。
【００６５】
本発明に係るアダプタ回路の利点は、受信データ及び送信データの周波数間の所望の変換比率がいかなるものであっても、データ周波数を変換することが可能であることである。
【００６６】
本発明に係るアダプタ回路は、アナログ−ディジタル変換器、又はディジタル−アナログ変換器等の種々の回路において使用することができる。
【００６７】
図１１は、図６に示した、アダプタ回路「フローアダプタ」（ＦＬＯＷ  ＡＤＡＰＴＥＲ）を備えた、アナログ−ディジタル変換器の一部の図である。変換器の動作は、たとえば１２ＭＨｚに等しい周波数Ｆｃｋの一般的なクロック信号Ｃｌｋにより定められる。アダプタ回路５０は、データＤ１を周波数Ｆ１の要求信号ｒｅｑ１のレートで受信し、これは本実施例では、２．４ＭＨｚに等しく、要求信号ｒｅｑ１は、周波数分割回路１５０により生成される。分周回路１５０は例えば、クロック信号Ｃｌｋにより定められるカウンタ・モジュロ５である。アダプタ回路５０は、比率Ｎの間引きデバイス１５２にデータＤ２’を配信する、ディジタルローパスフィルタ１５１にデータＤ２を提供する。間引きデバイス１５２は、データＤｏｕｔを配信する。データＤ２は、アダプタ回路５０により提供され、クロック信号Ｃｌｋに基づき要求１５３を発生させる装置により生成される、要求信号ｒｅｑ２のレートでフィルタ１５１により処理される。要求信号ｒｅｑ２は、Ｆ２に等しい平均周波数を示している。フィルタ１５１は、間引きデバイス１５２に、Ｆ２に等しい平均周波数を示す、要求信号ｒｅｑ２’を提供する。間引きデバイス１５２は、周波数Ｆｏｕｔに等しい平均周波数を有する、要求信号ｒｅｑｏｕｔを提供する。要求発生装置１５３の動作原理は、図３に関連して上述した、要求発生装置１３の動作原理と類似であってよい。
【００６８】
データＤ１は、例えば、本実施例では２．４ＭＨｚに等しい高周波を持つ、オーディオ信号及びビデオ信号のサンプリング後に得られたディジタルデータである。次にデータＤｏｕｔは、この同一のオーディオ信号又はビデオ信号のサンプリングに対応するが、ディスク（ＣＤ又はＤＶＤ）に記憶されたオーディオ信号又はビデオ信号の標準周波数に対応する、より低い周波数である。
【００６９】
データＤｏｕｔがＣＤに記録されたオーディオ信号に対応している場合、周波数Ｆｏｕｔは４４．１ｋＨｚに等しい。この周波数はＦｃｋの約数ではないため、要求発生装置１５３を用いて信号ｒｅｑ２を取得し、それによって信号ｒｅｑｏｕｔを得ることが必要である。このとき間引き比率Ｎは５４に等しく、要求信号ｒｅｑ２の平均周波数に対応する周波数Ｆ２は２．３８ＭＨｚである。周波数Ｆ２は、２．４ＭＨｚに等しい周波数Ｆ１に非常に近接しており、アダプタ回路５０は、最適条件で動作する。
【００７０】
図１２は、図６に示した、アダプタ回路「フローアダプタ」（ＦＬＯＷ  ＡＤＡＰＴＥＲ）５０を備えた、ディジタル−アナログ変換器の一部の図である。変換器の動作は、たとえば１２ＭＨｚに等しい周波数Ｆｃｋの一般的なクロック信号Ｃｌｋにより定められる。比率Ｎの補間デバイス１６０は、要求信号ｒｅｑｉｎのレートでデータＤｉｎを受信し、アダプタ回路５０にデータＤ１を提供する。ローパスフィルタ１６１は、周波数Ｆ２の要求信号ｒｅｑ２のレートで、アダプタ回路５０により提供されたデータＤ２を受信し、周波数Ｆ２に等しい周波数Ｆｏｕｔの要求信号ｒｅｑｏｕｔのレートで、データＤｏｕｔを配信する。周波数Ｆ２は例えば２．４ＭＨｚに等しく、要求信号ｒｅｑ２は、クロック信号Ｃｌｋにより定められる周波数分割回路１６２により提供される。周波数Ｆ１に等しい平均周波数を有する要求信号ｒｅｑ１は、アダプタ回路５０に提供され、クロック信号Ｃｌｋを受信する要求発生装置１６３により、補間デバイス１６０に提供される。補間デバイス１６０は、Ｆ１／Ｎに等しい平均周波数を示す、要求信号ｒｅｑｉｎを配信する。要求発生装置１６３の動作原理は、図３に関連して上述した、要求発生装置１３の動作原理と類似であってよい。
【００７１】
データ信号Ｄｉｎは例えば、ＣＤ又はＤＶＤから読み込まれるオーディオ又はビデオディジタル信号に該当する。そして、データ信号Ｄｏｕｔは、従来の変換及び増幅装置により容易にアナログオーディオ又はビデオ信号に変換され得る大量のサンプルを有する、ディジタルオーディオ又はビデオ信号に該当する。
【００７２】
データＤｉｎがＣＤに記録されたオーディオ信号に該当する場合、４４．１ｋＨｚに等しい周波数Ｆｉｎは、Ｆｃｋの約数ではなく、要求発生装置１５３は、信号ｒｅｑ１を得て、それによって信号ｒｅｑｉｎを得る必要がある。このとき、補間比率Ｎは５４に等しく、要求信号ｒｅｑ１の平均周波数に相当する周波数Ｆ１は２．３８ＭＨｚである。周波数Ｆ１は２．４ＭＨｚに等しい周波数Ｆ２に非常に近接しており、アダプタ回路は、最適条件で動作する。
【００７３】
コンバータの上記例では、レコーダを対象とし、又はＣＤ又はＤＶＤリーダから発生する、図１１のアナログ−ディジタル変換器のデータＤｏｕｔ、及び図１２のディジタル−アナログ変換器のデータＤｉｎは、完全に周期的ではない要求信号ｒｅｑｏｕｔ又はｒｅｑｉｎのレートで提供され、又は受信される。レコーダ／リーダが非周期的要求で動作できない場合には、レコーダ／リーダ及びコンバータの間にＦＩＦＯ型メモリを介在させることができる。
【００７４】
また、図１１のコンバータの間引きデバイス１５２、又は図１２のコンバータの補間デバイス１６０の比率Ｎは可変であってもよい。従って、コンバータは異なる周波数の信号を受信しかつ送信できる。
【００７５】
もちろん、本発明は、当業者ならば容易に想到する、種々の変更、改良、改変を加えることが可能である。特に、本発明に係るアダプタ回路、及び特に他のアナログ−ディジタル変換器、又はディジタル−アナログ変換器の他の用途を案出することは、当業者の技能の範囲内である。
【００７６】
かかる変更、改変、改良は、本開示の一部として意図されており、また本発明の精神及び範囲内であることが意図されている。従って、上記説明は単に一例であり、限定を加えることを意図したものではない。本発明は、以下の請求の範囲、及びその均等物における定義によってのみ、限定される。
【図面の簡単な説明】
【００７７】
【図１】既に説明したように、データフローアダプタ回路の概略図である。
【図２】既に説明したように、送受信データの周波数の比率が整数でない場合の、アダプタ回路の従来の実施形態を示している。
【図３】送受信データの周波数の比率が整数でない場合、及び一般のクロック信号が、受信データの周波数の倍数でない場合の、アダプタ回路の実施形態を示している。
【図４】図３で示したアダプタ回路の要求発生装置の動作を記載した図である。
【図５】送受信データの周波数比率が、中程度の２つの整数の比率として記載できない場合の、アダプタ回路の実施形態を示している。
【図６】本発明に係るアダプタ回路の図である。
【図７】図６で示したアダプタ回路の処理装置内に構成される、デコーダの実施形態の図である。
【図８】図６で示したアダプタ回路の動作を示した図である。
【図９】図６で示したアダプタ回路を制御するための装置の図である。
【図１０】本発明に係る回路を用いた、アダプタ回路の図である。
【図１１】本発明に係るアダプタ回路を用いた、アナログ−ディジタル変換器の図である。
【図１２】本発明に係るアダプタ回路を用いた、ディジタル−アナログ変換器の図である
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【外国語明細書】
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