(57)【要約】【課題】半導体装置のセルフアラインシリサイドの形成方法を提供する。 【解決手段】半導体基板の上部にゲート層を形成してそのゲート層をパターニングした後、生成物の上部に金属層を形成する。金属層の上部に金属で成る第１キャッピング層を形成した後、基板を第１温度で加熱してゲート層の上部に金属シリサイドを形成する。未反応の金属層と第１キャッピング層を取り除いた後、生成物の上部に第２キャッピング層を形成する。基板を第１温度より高い第２温度で加熱する。第２キャッピング層により高温の２次熱処理時のシリサイド反応速度を抑制して良好な形態のシリサイドを得る。 【選択図】図１
2008022027.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
前記金属層の上部に金属でなる第１キャッピング層を形成する段階と、
前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
未反応の金属層と第１キャッピング層を取り除く段階と、
前記生成物の上部に第２キャッピング層を形成する段階とを備え、
前記第２キャッピング層は絶縁体で形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記金属層はコバルトで形成することを特徴とする請求項１に記載の半導体装置の製造方法。 
【請求項３】
前記金属層を生成する段階以前に、前記ゲート層の両エッジに側壁スペーサーを形成する段階をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。 
【請求項４】
前記金属層を生成する段階以前に、前記ゲート層の両側の前記基板の表面にソース／ドレイン領域を形成する段階をさらに備えることを特徴とする請求項１に記載の半導体装置の製造方法。 
【請求項５】
前記金属シリサイドは前記ソース／ドレイン領域の表面に形成されることを特徴とする請求項４に記載の半導体装置の製造方法。 
【請求項６】
半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、
前記金属層の上部に金属でなる第１キャッピング層を形成する段階と、
前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、
未反応の金属層と第１キャッピング層を取り除く段階と、
前記生成物の上部に第２キャッピング層を形成する段階とを備え、
前記第２キャッピング層は導電体で形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記導電体はチタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）及びタングステンナイトライド（ＷＮ）の群から選ばれたいずれか一つであることを特徴とする請求項６に記載の半導体装置の製造方法。 
【請求項８】
前記基板を前記第１温度より高い第２温度で加熱する段階以後に、前記第２キャッピング層を取り除く段階をさらに備えることを特徴とする請求項６に記載の半導体装置の製造方法。 
【請求項９】
前記絶縁体は酸化物、ＳｉＮ及びＳｉＯＮの群から選ばれたいずれか一つであることを特徴とする請求項１に記載の半導体装置の製造方法。 
【請求項１０】
前記第２キャッピング層は１０Å以上の厚さで形成することを特徴とする請求項１に記載の半導体装置の製造方法。 
【請求項１１】
前記基板を第１温度で加熱する段階により前記ゲート層の上部に金属モノシリサイドが形成され、前記基板を前記第１温度より高い第２温度で加熱する段階により前記金属モノシリサイドが金属ダイシリサイドに変わることを特徴とする請求項１に記載の半導体装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に係り、より詳しくは、半導体装置にセルフアラインシリサイド（self-aligned silicide）領域を形成する方法に関する。 
【背景技術】
【０００２】
半導体装置の高集積化、高性能化及び低電圧化傾向により、微細パターンの形成によるトランジスタ及びメモリセルにおけるゲート長さの減少及び素子特性の向上を満たすために低抵抗ゲート物質が求められている。かつ、低電圧化によるトランジスタ及びメモリセルのチャネル電流を増加させるためにゲート絶縁層の厚さが次第に減少しつつある。さらに、トランジスタのゲート長さの減少によるショートチャネル効果の防止及びパンチスルーに対するマージンの確保のためにソース／ドレイン領域の接合深さを浅く形成するとともに、ソース／ドレイン領域の寄生抵抗、例えば、面抵抗及びコンタクト抵抗を減少させるべきである。 
【０００３】
したがって、ゲート及びソース／ドレイン領域の表面にシリサイドを形成することにより、ゲートの比抵抗、ソース／ドレイン領域の面抵抗及びコンタクト抵抗を減少させうるサリサイド（self-aligned silicide：salicide）工程に対する研究が行われている。ここで、サリサイド工程とは、ゲート及びソース／ドレイン領域のみに選択的にシリサイド領域を形成する工程である。シリサイド領域はチタンシリサイド（ＴｉＳｉ2）やグループ VIIIのシリサイド（例えば、ＰｔＳｉ2，ＰｄＳｉ2，ＣｏＳｉ2及びＮｉＳｉ2）などの物質で形成される。 
【０００４】
一方、メモリ素子と論理素子が同一のチップ内に形成されるＭＤＬ（Murged DRAM Logic）装置ではサリサイド工程以後にキャパシタを形成するが、キャパシタ形成時の熱処理によりシリサイドが凝集されてソース／ドレイン領域のコンタクト抵抗と面抵抗が増加するのみならず、金属原子の拡散により接合漏れ特性が劣化する。 
【０００５】
したがって、高温安定性と低い比抵抗を有するチタンシリサイドとコバルトシリサイドが多用されている。特に、０．２５μmデザインルールを有する半導体装置ではゲートの臨界寸法に対する依存性の少ないコバルトシリサイドが広く用いられている。コバルトシリサイドは１６〜１８μΩ・ｃｍの低い比抵抗及び高温（約９００℃）安定性を有する。 
【０００６】
コバルトサリサイド工程によれば、シリサイド領域をセルフアラインさせるために使用されるゲート側壁スペーサーの上にシリサイドが過度に成長するか、或いは、コバルトが酸化する。このようなコバルト層の酸化を防止し、良質のシリサイドを得るために、コバルト層の上部にチタンナイトライド（ＴｉＮ）やチタンタングステン（ＴｉＷ）のような導電体を蒸着してキャッピング層（cappinglayer）を形成する方法が米国特許第５，５６７，６５１号明細書に開示されている。図１は米国特許第５，５６７，６５１号明細書に記載のコバルトサリサイド工程を示したフローチャートである。 
【０００７】
図１を参照すれば、シリコン及びポリシリコン表面の自然酸化膜を取り除くために湿式洗浄した後、コバルト層を蒸着する。次に、in−situ(“その場”）でコバルト層の上部にチタンナイトライドのようなキャッピング層を蒸着する。１次熱処理工程によりコバルトモノシリサイド（ＣｏＳｉ）を形成した後、未反応のコバルト層とチタンナイトライド層を湿式エッチング工程で取り除く。その後、２次熱処理工程によりコバルトモノシリサイド（ＣｏＳｉ）を低い比抵抗のコバルトダイシリサイド（ＣｏＳｉ2）に変換させる。 
【０００８】
図２及び図３は、上述した従来のコバルトサリサイド工程を適用したＭＯＳ（metal-oxide-semiconductor）トランジスタの形成方法を説明するための断面図である。 
【０００９】
図２を参照すれば、通常の素子分離工程によりシリコン基板１０の上部にフィールド酸化膜１２を形成することにより、基板１０を非活性領域（即ち、フィールド酸化膜が形成されている領域）と活性領域に区分する。その後、活性領域の上部にトランジスタのゲート絶縁層１４及びポリシリコンゲート層１６を順次に形成した後、生成物の上部に絶縁膜を蒸着して異方性エッチングを行いゲート層１６のエッジに側壁スペーサー１８を形成する。次に、Ｎ−チャネルトランジスタの場合にはＮ型の不純物をイオン注入し、Ｐ−チャネルトランジスタの場合にはＰ型の不純物をイオン注入してソース／ドレイン領域２０を形成する。 
【００１０】
生成物の上部にコバルト２２をスパッタリング法により蒸着した後、in-situでコバルト層２２の上部にチタンナイトライドをスパッタリング方法で蒸着してキャッピング層２４を形成する。 
【００１１】
図３を参照すれば、通常の高速加熱器で４００〜６００℃の温度で１次熱処理を行ってコバルトとシリコンが接触する領域でシリサイド反応を引き起こす。その結果、ソース／ドレイン領域２０とポリシリコンゲート層１６の上部にはコバルトモノシリサイド領域２６，２８が形成され、非活性領域と側壁スペーサー１８の上部にはシリサイドが形成されない。次いで、コバルトモノシリサイド領域２６，２８、シリコン基板１０及びゲート絶縁層１４を損なわないエッチング剤を用いる湿式エッチング法により未反応のコバルト層とキャッピング層を選択的に取り除く。 
【００１２】
次に、通常の高速加熱器で７００〜９００℃の温度で２次熱処理を行ってコバルトモノシリサイド領域２６，２８を低い比抵抗を有するコバルトダイシリサイドに変換させる。 
【００１３】
上述した従来の方法によれば、高温の２次熱処理による急激なシリサイド反応のためにストレスが集中するか、図４の走査電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）写真からわかるように、コバルトダイシリサイド領域の形態（morphology）が不良になる。これにより、シリサイドとシリコンとの界面が粗く（rough）なる。かつ、シリサイド反応はコバルトとシリコンの拡散を随伴するので、２次熱処理時のコバルト拡散によりシリサイドスパイキング（spiking）がソース／ドレイン接合の空乏層近傍まで接近して接合漏れ電流が増加するという問題点を有する。 
【発明の開示】
【発明が解決しようとする課題】
【００１４】
従って、本発明の目的は、良好な形態のシリサイドを形成することのできる半導体装置の製造方法を提供することにある。 
【課題を解決するための手段】
【００１５】
前記目的を達成するための本発明は、半導体基板の上部にゲート層を形成した後、そのゲート層をパターニングする段階と、前記生成物の上部に金属層を形成する段階と、前記金属層の上部に金属でなる第１キャッピング層を形成する段階と、前記基板を第１温度で加熱して前記ゲート層の上部に金属シリサイドを形成する段階と、未反応の金属層と第１キャッピング層を取り除く段階と、前記生成物の上部に第２キャッピング層を形成する段階とを備え、前記第２キャッピング層は絶縁体又は導電体で形成することを特徴とする半導体装置の製造方法を提供する。
【００１６】
望ましくは、金属層はコバルトで形成する。 
【００１７】
望ましくは、金属層を生成する段階以前に、ゲート層の両エッジに側壁スペーサーを形成する段階をさらに備える。 
【００１８】
望ましくは、金属層を生成する段階以前に、ゲート層の両側の基板の表面にソース／ドレイン領域を形成する段階をさらに備える。金属シリサイドはソース／ドレイン領域の表面に形成される。 
【００１９】
望ましくは、第２キャッピング層は導電体で形成する。導電体はチタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）及びタングステンナイトライド（ＷＮ）の群から選ばれたいずれか一つである。第２キャッピング層を導電体で形成する場合、基板を第１温度より高い第２温度で加熱する段階後、第２キャッピング層を取り除く段階をさらに備える。 
【００２０】
望ましくは、第２キャッピング層は絶縁体で形成する。絶縁体は酸化物、ＳｉＮ及びＳｉＯＮの群から選ばれたいずれか一つである。 
【００２１】
望ましくは、第２キャッピング層は１０Å以上の厚さで形成する。 
【００２２】
望ましくは、基板を第１温度で加熱する段階によりゲート層の上部に金属モノシリサイド（monosilicide）が形成され、基板を第１温度より高い第２温度で加熱する段階により金属モノシリサイドが金属ダイシリサイド（desilicide）に変わる。 
【００２３】
上述したように、本発明によれば、１次熱処理後に形成される金属シリサイドの表面に第２キャッピング層を形成することにより、高温の２次熱処理時の金属の拡散及びシリサイド反応速度を抑制して良好な形態の金属シリサイドを形成することができる。 
【特許文献１】米国特許第５，５６７，６５１号明細書
【特許文献２】特開平１０−２２９０５２号公報
【特許文献３】特開平１０−１１６７９８号公報
【特許文献４】特開平０９−２１９５１４号公報
【特許文献５】特開平０９−２５２１２４号公報
【発明を実施するための最良の形態】
【００２４】
以下、添付図面に基づいて本発明の望ましい実施例を詳しく説明する。 
【００２５】
図５は、本発明によるコバルトサリサイド工程を示したフローチャートである。 
【００２６】
図５を参照すれば、シリコン及びポリシリコン表面の自然酸化膜を取り除くためにフッ化水素（ＨＦ）のような薬液を用いて湿式洗浄を行った後、コバルト層を蒸着する。その後、in-situでコバルト層の上部にチタンナイトライド、チタンタングステン、タンタルナイトライド又はタングステンナイトライドからなる第１キャッピング層を形成する。ここで、第１キャッピング層はコバルトの酸化を防止し、望まない領域へのコバルトシリサイドの過度成長を防止する。 
【００２７】
その後、第１温度、例えば、４００〜６００℃の温度で１次熱処理を施してコバルトモノシリサイド層を形成した後、未反応のコバルト層と第１キャッピング層を湿式エッチング工程で取り除く。 
【００２８】
生成物の上部にチタンナイトライド、チタンタングステン、タンタルナイトライド及びタングステンナイトライドの群から選ばれたいずれか一つの導電体又は酸化物、ＳｉＮ及びＳｉＯＮの群から選ばれたいずれか一つの絶縁体からなる第２キャッピング層を１０Å以上の厚さで形成する。ここで、第２キャッピング層は２次熱処理時のコバルトの拡散及びシリサイド反応速度を制御する役割を果たす。 
【００２９】
次いで、前記第１温度より高い第２温度、例えば、７００〜９００℃の温度で２次熱処理を施してコバルトモノシリサイド層を低い比抵抗のコバルトダイシリサイドに変換させる。その後、第２キャッピング層を導電体で形成した場合、残存する第２キャッピング層を湿式エッチング工程で取り除く。 
【００３０】
図６乃至図１０は、本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。 
【００３１】
図６はトランジスタの形成段階を示す。通常の素子分離工程によりシリコン基板１００の上部にフィールド酸化膜１０２を形成することにより、基板１００を活性領域と非活性領域に分ける。その後、熱酸化工程により活性領域の表面にゲート絶縁層１０４を形成した後、その上にポリシリコンを低圧化学気相蒸着（ＬＰＣＶＤ：low pressure chemical vapor deposition）法で蒸着してこれをフォトエッチング工程でパターニングしてゲート層１０６を形成する。生成物の上部に絶縁層を蒸着した後、これを反応性イオンエッチング（ＲＩＥ：reactive ion etching）のような異方性エッチング方法でエッチバックすることにより、ゲート層１０６のエッジに側壁スペーサー１０８を形成する。望ましくは、側壁スペーサー１０８を構成する絶縁層はシリサイド反応を抑制する物質、例えば、窒化物や酸化物で形成する。 
【００３２】
次に、側壁スペーサー１０８及びゲート層１０６をイオン注入マスクとして用いてＮ−チャネルトランジスタの場合にはＮ型の不純物をイオン注入することにより、基板１００の表面に高濃度のソース／ドレイン領域１１０を形成する。 
【００３３】
図７はコバルト層１１２及び第１キャッピング層１１４を形成する段階を示す。上述したようにトランジスタが形成されている生成物の上部にシリサイドを形成するための金属物質としてコバルト１１２をスパッタリング方法により約１００〜３００Åの厚さで蒸着する。その後、in-situでコバルト層１１２の上部にチタンナイトライドをスパッタリング方法により約１００Åの厚さで蒸着して第１キャッピング層１１４を形成する。第１キャッピング層１１４はチタンタングステン、タンタルナイトライド又はタングステンナイトライドで形成することができる。 
【００３４】
図８は１次熱処理段階を示す。上述したように、第１キャッピング層１１４が形成されている基板１００を通常の高速加熱器の反応チャンバーに入れた後、窒素（Ｎ2）雰囲気下で４００〜６００℃の温度で１０〜１２０秒間基板１００を１次加熱してコバルトとシリコンが接触する領域でシリサイド反応を引き起こす。その結果、ソース／ドレイン領域１１０とポリシリコンゲート１０６の上部にコバルトモノシリサイド領域１１６，１１８が形成される。 
【００３５】
その後、コバルトモノシリサイド領域１１６，１１８、シリコン基板１００及びゲート絶縁層１０４を損なわないエッチング剤を用いて未反応のコバルト層と第１キャッピング層を湿式エッチングで取り除く。 
【００３６】
図９は生成物の上部に導電体、望ましくは、チタンナイトライドをスパッタリング方法により１０Å以上の厚さで蒸着して第２キャッピング層１２０を形成する段階を示す。第２キャッピング層１２０はチタンタングステン、タンタルナイトライド又はタングステンナイトライドで形成することができる。ここで、第２キャッピング層１２０は２次熱処理時のシリサイド反応の速度を制御する役割を果たす。 
【００３７】
図１０は２次熱処理段階を示す。上述したように、第２キャッピング層１２０が形成されている基板１００を通常の高速加熱器の反応チャンバーに入れた後、窒素（Ｎ2）雰囲気下で７００〜９００℃の温度で１０〜１２０秒間基板１００を２次加熱する。その結果、コバルトモノシリサイドとシリコンが反応してコバルトモノシリサイド領域１１６，１１８が低い比抵抗のコバルトダイシリサイド領域１２２，１２４に変換する。例えば、コバルト層を１００Åの厚さで形成した場合、１次熱処理時に約２００Å厚さのコバルトモノシリサイド層が形成され、２次熱処理時には約４００Å厚さのコバルトダイシリサイド層が形成される。 
【００３８】
次に、コバルトダイシリサイド１２２，１２４、シリコン基板１００及びゲート絶縁層１０４を損なわないエッチング剤、例えば、硫酸を用いる湿式エッチング方法により残存する第２キャッピング層１２０を選択的に取り除く。
【００３９】
図１１は、本発明の第１実施形態により形成されたコバルトダイシリサイドの形態を示したＳＥＭ写真である。示したように、コバルトモノシリサイドの表面に蒸着されている第２キャッピング層により２次熱処理時のシリサイド反応速度が抑制されることにより、コバルトダイシリサイドの形態が良好になる。 
【００４０】
図１２は本発明の第２実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図であって、第２キャッピング層を絶縁体で形成した場合を示す。 
【００４１】
図１２を参照すれば、上述した本発明の第１実施形態と同様の方法で１次熱処理を行い、未反応のコバルト層及び第１キャッピング層を取り除いた後、絶縁体、望ましくは、酸化物、ＳｉＮ又はＳｉＯＮの群から選ばれたいずれか一つで第２キャッピング層１２１を形成する。その後、上述した第１実施形態と同一の条件で２次熱処理を行うと、コバルトモノシリサイドとシリコンが反応してコバルトモノシリサイド領域が低い比抵抗のコバルトダイシリサイド領域１２２，１２４に相変移する。この際、絶縁体からなる第２キャッピング層１２１は、第１実施形態における導電体からなる第２キャッピング層と同様に２次熱処理時のコバルトの表面拡散を抑制し、シリサイド反応速度を制御する役割を果たす。しかしながら、第１実施形態では２次熱処理後に導電体からなる第２キャッピング層を取り除いたが、第２実施形態では第２キャッピング層を絶縁体で形成したので、取り除かない。 
【００４２】
上述した本発明の実施例ではコバルトサリサイド工程を説明したが、コバルトの代わりにチタン（Ｔｉ）やニッケル（Ｎｉ）を使用するサリサイド工程にも本発明を適用することができる。 
【００４３】
図１３は、従来の方法と本発明によるコバルトサリサイド工程をそれぞれ適用したＭＯＳトランジスタにおける接合漏れ特性を比較したグラフである。図１３において、○は従来の方法による接合漏れ特性を示し、□はプラズマ化学気相蒸着（ＰＥＣＶＤ：plasma enhanced chemical vapor deposition）法で蒸着される酸化膜を第２キャッピング層で形成した本発明による接合漏れ特性を示す。 
【００４４】
図１３を参照すれば、コバルトサリサイド工程で第２キャッピング層を形成しない従来の方法によれば、10-14［Ａ］から10-12［Ａ］まで接合漏れ電流が広く分布するが、コバルトサリサイド工程で第２キャッピング層を形成する本発明による接合漏れ電流は10-14［Ａ］で殆ど均一である。即ち、本発明によれば、２次熱処理時に第２キャッピング層がコバルトの表面拡散を抑制するので、ソース／ドレイン接合の空乏層近所でシリサイドスパイキングの発生を防止して良好な接合漏れ特性を示す。 
【００４５】
図１４は、従来の方法と本発明によるコバルトサリサイド工程をそれぞれ適用したＭＯＳトランジスタにおけるコバルトシリサイドの熱安定性を比較したグラフである。コバルトサリサイド工程後、８５０℃の温度で６０分間熱処理を施してソース／ドレイン領域の面抵抗（Ｒｓ）の分布を測定した。図１４において、○は従来の方法によるソース／ドレイン領域の面抵抗（Ｒｓ）を示し、□はチタンナイトライドを第２キャッピング層で形成した本発明によるソース／ドレイン領域の面抵抗（Ｒｓ）を示す。 
【００４６】
図１４を参照すれば、第２キャッピング層を形成しない従来の方法によれば、ソース／ドレイン領域の面抵抗の分布が数乃至数百［ohm(Ω)/sq］で広い。反面、第２キャッピング層を形成する本発明によるソース／ドレイン領域の面抵抗の分布は１０［ohm(Ω)/sq］以下で均一である。すなわち、本発明によれば、２次熱処理時に第２キャッピング層がシリサイド反応速度を抑制するので、シリサイドとシリコンとの界面粗度が改善されて後続熱処理によるシリサイドの熱安定性を向上させることができる。 
【００４７】
［発明の効果］
上述したように、本発明によれば、１次熱処理後に形成されるコバルトシリサイドの表面に第２キャッピング層を形成することにより、高温の２次熱処理時のシリサイド反応速度を抑制してシリサイドとシリコンとの界面粗度を改善して良好な形態のコバルトシリサイドを得る。したがって、安定的な接合漏れ特性を確保することができ、コバルトシリサイドの熱安定性を向上させることができる。 
【００４８】
以上、本発明の望ましい実施形態を参照して説明したが、該当技術分野の通常の知識を持つ者なら、特許請求の範囲に記載の本発明の思想及び領域を逸脱しない限り、各種の変形が可能なのは明らかである。 
【図面の簡単な説明】
【００４９】
【図１】従来の方法によるコバルトサリサイド工程を示したフローチャートである。
【図２】図１のコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図３】図１のコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図４】従来の方法により形成されたコバルトシリサイドの形態を示したＳＥＭ写真である。
【図５】本発明によるコバルトサリサイド工程を示したフローチャートである。
【図６】本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図７】本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図８】本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図９】本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図１０】本発明の第１実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図１１】本発明の第１実施形態により形成されたコバルトシリサイドの形態を示したＳＥＭ写真である。
【図１２】本発明の第２実施形態によるコバルトサリサイド工程を適用したＭＯＳトランジスタの形成方法を説明するための断面図である。
【図１３】従来の方法と本発明によるコバルトサリサイド工程をそれぞれ適用したＭＯＳトランジスタにおける接合漏れ特性を比較したグラフである。
【図１４】従来の方法と本発明によるコバルトサリサイド工程をそれぞれ適用したＭＯＳトランジスタにおけるコバルトシリサイドの熱安定性を比較したグラフである。
【符号の説明】
【００５０】
１００  シリコン基板
１０２  フィールド酸化膜
１０４  ゲート絶縁層
１０６  ゲート層
１０８  側壁スペーサー
１１０  ソース／ドレイン領域
１１２  コバルト層
１１４  第１キャッピング層
１１６，１１８  コバルトモノシリサイド領域
１２０  第２キャッピング
１２２，１２４  コバルトダイシリサイド
【図１】
2008022027.tif 000003
【図２】
2008022027.tif 000004
【図３】
2008022027.tif 000005
【図４】
2008022027.tif 000006
【図５】
2008022027.tif 000007
【図６】
2008022027.tif 000008
【図７】
2008022027.tif 000009
【図８】
2008022027.tif 000010
【図９】
2008022027.tif 000011
【図１０】
2008022027.tif 000012
【図１１】
2008022027.tif 000013
【図１２】
2008022027.tif 000014
【図１３】
2008022027.tif 000015
【図１４】
2008022027.tif 000016