(57)【要約】      （修正有）【課題】制御情報を、ＲＡＩＤ方式で運用し共有メモリよりも低廉なハードディスクドライブに格納し、かつ、共有メモリに格納するよりも高いアクセス性能を図り得る記憶システム及びその制御方法並びに記憶制御装置を提案しようとするものである。【解決手段】共有メモリは、記憶制御装置を制御する制御情報を記憶する共有記憶部を備え、チャネルアダプタは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第１の制御情報として記憶する第１の記憶部と、前記第１の記憶部が記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索部と、前記第１の検索部により検出された前記第１の制御情報に基づいて、対応する制御処理を実行するプロセッサと、を備えることとした。【選択図】図２
2008065706.tif 000002
【特許請求の範囲】
【請求項１】
データの読み書き要求を行う上位装置と、前記上位装置からのデータを記憶する記憶制御装置とを有する記憶システムにおいて、
前記記憶制御装置は、
前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、
前記共有メモリは、
前記記憶制御装置を制御する制御情報を記憶する共有記憶部を備え、
前記チャネルアダプタは、
前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第１の制御情報として記憶する第１の記憶部と、
前記第１の記憶部が記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索部と、
前記第１の検索部により検出された前記第１の制御情報に基づいて、対応する制御処理を実行するプロセッサと、を備える
ことを特徴とする記憶システム。
【請求項２】
前記第１の記憶部は、
前記第１の制御情報の更新を管理する第１の世代管理情報を記憶し、
前記共有記憶部は、
前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報の更新を管理する第２の世代管理情報を記憶し、
前記プロセッサは、
前記第１の検索部により検出された前記第１の制御情報に基づいて前記第１の世代管理情報と前記第２の世代管理情報とを比較する比較部を備え、
前記比較部に基づいて前記第１の世代管理情報と前記第２の世代管理情報とが一致する場合には検出された制御情報を前記第１の制御情報として第１の記憶部へ送信する
ことを特徴とする請求項１記載の記憶システム。
【請求項３】
前記記憶制御装置は、
前記チャネルアダプタと接続するキャッシュメモリを有し、
前記キャッシュメモリは、
前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第２の制御情報として記憶する第２の記憶部を有し、
前記プロセッサは、
前記第１の検索部に基づいて前記第１の制御情報を検出できない場合に前記第２の制御情報を検索する第２の検索部を備え、
前記第２の検索部に基づいて検出された第２の制御情報を前記第１の制御情報としてとして第１の記憶部へ送信する
ことを特徴とする請求項１記載の記憶システム。
【請求項４】
前記第１の制御情報は、
前記記憶制御装置を停止しても保存されるべき複数の制御情報又は前記共有記憶部に格納しきれない複数の制御情報を集約した集約制御情報である
ことを特徴とする請求項１記載の記憶システム。
【請求項５】
前記第２の検索部は、
前記比較部により前記第１の世代管理情報と前記第２の世代管理情報とが一致しない場合には前記第２の制御情報を検索する
ことを特徴とする請求項２記載の記憶システム。
【請求項６】
データの読み書き要求を行う上位装置と、前記上位装置からのデータを記憶する記憶制御装置とを有する記憶システムの制御方法において、
前記記憶制御装置は、前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、
前記共有メモリは、前記記憶制御装置を制御する制御情報を記憶する共有記憶ステップを備え、
前記チャネルアダプタは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有メモリに格納しきれない制御情報を第１の制御情報として記憶する第１の記憶ステップと、
前記記憶ステップが記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索ステップと、
前記第１の検索ステップにより検出された前記第１の制御情報に基づいて、対応する制御処理を実行する実行ステップと、を備える
ことを特徴とする記憶システムの制御方法。
【請求項７】
前記第１の記憶ステップでは、前記第１の制御情報の更新を管理する第１の世代管理情報を記憶し、
前記共有記憶ステップでは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有メモリに格納しきれない制御情報の更新を管理する第２の世代管理情報を記憶し、
前記実行ステップでは、前記第１の検索ステップにより検出された前記第１の制御情報に基づいて前記第１の世代管理情報と前記第２の世代管理情報とを比較する比較ステップを備え、前記比較ステップに基づいて前記第１の世代管理情報と前記第２の世代管理情報とが一致する場合には検出された制御情報を前記第１の制御情報として送信する
ことを特徴とする請求項６記載の記憶システムの制御方法。
【請求項８】
前記記憶制御装置は、前記チャネルアダプタと接続するキャッシュメモリを有し、
前記キャッシュメモリは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有メモリに格納しきれない制御情報を第２の制御情報として記憶する第２の記憶ステップを有し、
前記実行ステップは、前記第１の検索ステップに基づいて前記第１の制御情報を検出できない場合に前記第２の制御情報を検索する第２の検索ステップを備え、前記第２の検索ステップに基づいて検出された第２の制御情報を前記第１の制御情報として送信する
ことを特徴とする請求項６記載の記憶システムの制御方法。
【請求項９】
前記第１の記憶ステップでは、前記第１の制御情報を、前記記憶制御装置を停止しても保存されるべき複数の制御情報又は前記共有メモリに格納しきれない複数の制御情報を集約した集約制御情報として記憶する
ことを特徴とする請求項６記載の記憶システムの制御方法。
【請求項１０】
前記第２の検索ステップは、
前記比較部により前記第１の世代管理情報と前記第２の世代管理情報とが一致しない場合には前記第２の制御情報を検索する
ことを特徴とする請求項７記載の記憶システムの制御方法。
【請求項１１】
データの読み書き要求を行う上位装置からのデータを記憶する記憶制御装置において、
前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、
前記共有メモリは、
当該記憶制御装置を制御する制御情報を記憶する共有記憶部を備え、
前記チャネルアダプタは、
前記制御情報のうち、当該記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第１の制御情報として記憶する第１の記憶部と、
前記第１の記憶部が記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索部と、
前記第１の検索部により検出された前記第１の制御情報に基づいて、対応する制御処理を実行するプロセッサと、を備える
ことを特徴とする記憶制御装置。
【請求項１２】
前記第１の記憶部は、
前記第１の制御情報の更新を管理する第１の世代管理情報を記憶し、
前記共有記憶部は、
前記制御情報のうち、当該記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報の更新を管理する第２の世代管理情報を記憶し、
前記プロセッサは、
前記第１の検索部により検出された前記第１の制御情報に基づいて前記第１の世代管理情報と前記第２の世代管理情報とを比較する比較部を備え、
前記比較部に基づいて前記第１の世代管理情報と前記第２の世代管理情報とが一致する場合には検出された制御情報を前記第１の制御情報として第１の記憶部へ送信する
ことを特徴とする請求項１１記載の記憶制御装置。
【請求項１３】
前記チャネルアダプタと接続するキャッシュメモリを有し、
前記キャッシュメモリは、
前記制御情報のうち、当該記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第２の制御情報として記憶する第２の記憶部を有し、
前記プロセッサは、
前記第１の検索部に基づいて前記第１の制御情報を検出できない場合に前記第２の制御情報を検索する第２の検索部を備え、
前記第２の検索部に基づいて検出された第２の制御情報を前記第１の制御情報として第１の記憶部へ送信する
ことを特徴とする請求項１１記載の記憶制御装置。
【請求項１４】
前記第１の制御情報は、
当該記憶制御装置を停止しても保存されるべき複数の制御情報又は前記共有記憶部に格納しきれない複数の制御情報を集約した集約制御情報である
ことを特徴とする請求項１１記載の記憶制御装置。
【請求項１５】
前記第２の検索部は、
前記比較部により前記第１の世代管理情報と前記第２の世代管理情報とが一致しない場合には前記第２の制御情報を検索する
ことを特徴とする請求項１２記載の記憶制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記憶システム及びその制御方法並びに記憶制御装置に関し、特に、記憶制御装置を有する記憶システムに適用して好適なものである。
【背景技術】
【０００２】
近年、大規模なデータを取り扱う記憶システムにおいて、日々増加する大容量のデータを多数のハードディスクデバイスに格納するために、記憶システム自体の機能を拡張し、アレイ状に配設された多数のハードディスクデバイスが提供する物理的な記憶領域上に形成される論理的なボリューム（以下、これを論理ボリュームという）の数を増やす必要がある。これに伴い通常は、記憶システムを制御する制御情報も増量するため、当該制御情報を格納するために必要な共有メモリの容量を増やす対策が行われる。
【０００３】
一方、バックアップ機能を有する記憶システムの電源を停止させてしまった場合には、共有メモリに格納される上記制御情報は、一定時間を経過した後に失われてしまう。これを防止するため制御情報は不揮発性の半導体メモリやサービスプロセッサに設けられるハードディスクドライブに回避して格納される。
【０００４】
なお、記憶システムの稼働率や稼動時刻等の稼動情報を、ＲＡＩＤ（Redundant Array of Independent Inexpensive Disks）方式で運用するように構築された多数のハードディスクドライブに格納する技術が特許文献１に開示されている。また、記憶システム内にあるキャッシュメモリを階層化させて、ホスト装置からのホストデータをキャッシュメモリに格納する技術が特許文献２に開示されている。
【特許文献１】特開２００５−１９６６７３号公報
【特許文献２】特開２００５−２５８９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、記憶システム自体の機能を拡張する場合や、論理ボリュームの数を増やす場合には、共有メモリの増量が必要となるが、共有メモリは高価であるため費用がかかるという問題が生じる。
【０００６】
また、半導体メモリに制御情報を回避して格納する場合には、制御情報は失われないものの、半導体メモリに格納される制御情報量は共有メモリに格納される制御情報量よりも少ない。このため共有メモリに格納される制御情報量と同じ容量分を半導体メモリに格納しようとすると、半導体メモリ自体の費用がかかってしまう。
【０００７】
そしてサービスプロセッサに設けられるハードディスクドライブに回避して格納する場合には、多数のハードディスクドライブがＲＡＩＤ方式で運用するように構築されていないため、万一ハードディスクドライブに故障が生じても当該ハードディスクドライブに格納された制御情報を回復させることは難しい。
【０００８】
加えて、制御情報を記憶システムの共有メモリ以外に格納する場合には、共有メモリに格納される場合と同等又はそれ以上のアクセス性能を要する必要もある。
【０００９】
本発明は以上の点を考慮してなされたもので、制御情報を、ＲＡＩＤ方式で運用し共有メモリよりも低廉なハードディスクドライブに格納し、かつ、共有メモリに格納するよりも高いアクセス性能を図り得る記憶システム及びその制御方法並びに記憶制御装置を提案しようとするものである。
【課題を解決するための手段】
【００１０】
かかる課題を解決するため本発明は、データの読み書き要求を行う上位装置と、前記上位装置からのデータを記憶する記憶制御装置とを有する記憶システムにおいて、前記記憶制御装置は、前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、前記共有メモリは、前記記憶制御装置を制御する制御情報を記憶する共有記憶部を備え、前記チャネルアダプタは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第１の制御情報として記憶する第１の記憶部と、前記第１の記憶部が記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索部と、前記第１の検索部により検出された前記第１の制御情報に基づいて、対応する制御処理を実行するプロセッサと、を備えることを特徴とする。
【００１１】
その結果、最新の制御情報をチャネルアダプタ内の第１の記憶部に記憶し格納するので、チャネルアダプタ内のプロセッサが必要な制御情報を即座に読み出し、上位装置側に読み出した制御情報を提供することができる。
【００１２】
また本発明は、データの読み書き要求を行う上位装置と、前記上位装置からのデータを記憶する記憶制御装置とを有する記憶システムの制御方法において、前記記憶制御装置は、前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、前記共有メモリは、前記記憶制御装置を制御する制御情報を記憶する共有記憶ステップを備え、前記チャネルアダプタは、前記制御情報のうち、前記記憶制御装置を停止しても保存されるべき制御情報又は前記共有メモリに格納しきれない制御情報を第１の制御情報として記憶する第１の記憶ステップと、前記記憶ステップが記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索ステップと、前記第１の検索ステップにより検出された前記第１の制御情報に基づいて、対応する制御処理を実行する実行ステップと、を備えることを特徴とする。
【００１３】
その結果、最新の制御情報をチャネルアダプタ内に記憶し格納するので、チャネルアダプタ内のプロセッサが必要な制御情報を即座に読み出し、上位装置側に読み出した制御情報を提供することができる。
【００１４】
さらに本発明は、データの読み書き要求を行う上位装置からのデータを記憶する記憶制御装置において、前記上位装置との間の通信インタフェースでなるチャネルアダプタと前記チャネルアダプタと接続する共有メモリとを有し、前記共有メモリは、当該記憶制御装置を制御する制御情報を記憶する共有記憶部を備え、前記チャネルアダプタは、前記制御情報のうち、当該記憶制御装置を停止しても保存されるべき制御情報又は前記共有記憶部に格納しきれない制御情報を第１の制御情報として記憶する第１の記憶部と、前記第１の記憶部が記憶する１又は複数の前記第１の制御情報のうちの必要な前記第１の制御情報を検索する第１の検索部と、前記第１の検索部により検出された前記第１の制御情報に基づいて、対応する制御処理を実行するプロセッサと、を備えることを特徴とする。
【００１５】
その結果、最新の制御情報をチャネルアダプタ内の第１の記憶部に記憶し格納するので、チャネルアダプタ内のプロセッサが必要な制御情報を即座に読み出し、上位装置側に読み出した制御情報を提供することができる。
【発明の効果】
【００１６】
本発明によれば、制御情報をＲＡＩＤ方式で運用する低廉なハードディスクドライブに格納することができ、記憶システムの電源が停止しても制御情報を保存することができる。
【００１７】
また、制御情報をハードディスクドライブに格納するとともに、チャネルアダプタのローカルメモリ内にもバッファとして格納するため、共有メモリに格納するよりも高いアクセス性能を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下図面について、本発明の一実施の形態を詳述する。
【００１９】
（１）本実施の形態による記憶システムの構成
まず、本実施の形態による記憶システムについて以下に説明する。
【００２０】
図１において、１は全体として本実施の形態による記憶システムを示す。この記憶システム１は、ホスト装置２がネットワーク３を介してストレージ装置４と接続され、ストレージ装置４がサービスプロセッサ１０と接続される構成である。
【００２１】
ホスト装置２は、ＣＰＵ（Central Processing Unit）やメモリ等の情報処理資源を備えたコンピュータ装置であり、例えばパーソナルコンピュータや、ワークステーション、メインフレームなどから構成される。またホスト装置２は、キーボード、スイッチやポインティングデバイス、マイクロフォン等の情報入力装置（図示せず）と、モニタディスプレイやスピーカ等の情報出力装置（図示せず）とを備える。
【００２２】
ネットワーク３は、例えばＳＡＮ（Storage Area Network）、ＬＡＮ（Local Area Network）、インターネット、公衆回線又は専用回線などから構成される。このネットワーク３を介したホスト装置２及びストレージ装置４間の通信は、例えばネットワーク３がＳＡＮである場合にはファイバチャネルプロトコルに従って行われ、ネットワーク３がＬＡＮである場合にはＴＣＰ／ＩＰ（Transmission Control Protocol/Internet Protocol）プロトコルに従って行われる。
【００２３】
ストレージ装置４は、チャネルアダプタ５Ａ、５Ｂ、共有メモリ６、キャッシュメモリ７、ディスクアダプタ部８及びハードディスクドライブ部９を備えて構成される。チャネルアダプタ５Ａ、５Ｂ、共有メモリ６、キャッシュメモリ７及びディスクアダプタ部８間のデータやコマンドの授受は、例えば高速スイッチングによりデータ伝送を行う超高速クロスバススイッチなどのスイッチ又はバス等を介して行われる。
【００２４】
チャネルアダプタ５Ａ、５Ｂは、マイクロプロセッサ５０Ａ、５０Ｂ、ローカルメモリ５１Ａ、５１Ｂ及び通信インタフェース等を備えたマイクロコンピュータシステムとして構成されており、ネットワーク３に接続するためのポート（図示せず）を備える。チャネルアダプタ５Ａ、５Ｂは、ホスト装置２から送信される各種コマンドを解釈して、必要な処理を実行する。チャネルアダプタ５Ａ、５Ｂのポートには、それぞれを識別するためのネットワークアドレス（例えば、ＩＰアドレスやＷＷＮ）が割り当てられており、これにより、各チャネルアダプタ５Ａ、５Ｂがそれぞれ個別にＮＡＳ（Network Attached Storage）として振る舞うことができるようになされている。
【００２５】
共有メモリ６は、チャネルアダプタ５Ａ、５Ｂ及びディスクアダプタ部８により共有される記憶メモリである。共有メモリ６は、主にストレージ装置４の電源投入時にシステムボリュームから読み出されたシステム構成情報及び各種制御プログラムや、ホスト装置２からのコマンドなどを記憶するために利用される。
【００２６】
キャッシュメモリ７も、チャネルアダプタ５Ａ、５Ｂ及びディスクアダプタ部８により共有される記憶メモリである。このキャッシュメモリ７は、主にストレージ装置４に入出力するユーザデータを一時的に記憶するために利用される。
【００２７】
ディスクアダプタ部８は、複数のディスクアダプタ（図示せず）から構成されている。そしてディスクアダプタ部８は、マイクロプロセッサやメモリ等を備えたマイクロコンピュータシステムとして構成され、ハードディスクドライブ部９との通信時におけるプロトコル制御を行うインタフェースとして機能する。ディスクアダプタ部８は、例えばファイバチャネルケーブルを介してハードディスクドライブ部９と接続されており、ファイバチャネルプロトコルに従ってハードディスクドライブ部９との間でデータの授受を行う。
【００２８】
ハードディスクドライブ部９は、例えばＳＣＳＩ（Small Computer System Interface）ディスク等の高価なハードディスクドライブ９０又はＳＡＴＡ（Serial AT Attachment）ディスク等の安価なハードディスクドライブでなる複数のハードディスクドライブ９０から構成される。
【００２９】
これらハードディスクドライブ９０が提供する記憶領域上には、１又は複数の論理ボリュームＶＯＬ０〜ＶＯＬｎが定義される。そして、この論理ボリュームＶＯＬ０〜ＶＯＬｎにホスト装置２からのデータが所定大きさのブロックを単位として読み書きされる。
【００３０】
各論理ボリュームＶＯＬ０〜ＶＯＬｎには、それぞれ固有の識別子（ＬＵＮ：Logical Unit Number）が割り当てられる。本実施の形態の場合、ユーザデータの入出力は、この識別子と、各ブロックにそれぞれ割り当てられるそのブロックに固有の番号（ＬＢＡ：Logical Block Address）との組み合わせたものをアドレスとして、当該アドレスを指定して行われる。
【００３１】
サービスプロセッサ１０は、ストレージ装置４の保守又は管理のために操作されるサーバ用のコンピュータ装置であり、例えばノート型のパーソナルコンピュータから構成される。サービスプロセッサ１０は、ストレージ装置４内の障害発生を監視してディスプレイ画面（図示せず）に表示することができる。そして、サービスプロセッサ１０は、１又は複数のハードディスクドライブ１００を備えている。
【００３２】
このように構成された記憶システム１は、ホスト装置２からデータの書き込み要求があると、チャネルアダプタ５Ａ、５Ｂを介してキャッシュメモリ７にデータが一時的に記憶される。そして、ディスクアダプタ部８のマイクロプロセッサが、キャッシュメモリ７にデータが一時的に書き込まれたという情報を、共有メモリ６を介して認識する。その後ディスクアダプタ部８のマイクロプロセッサは、キャッシュメモリ７からデータを取得して、ハードディスクドライブ部９のハードディスクドライブ９０にデータを書き込むこととなる。一方、ホスト装置２からデータの読み出し要求があった場合には、ディスクアダプタ部８のマイクロプロセッサが、ハードディスクドライブ９０からデータを読み出すと、データがキャッシュメモリ７及びチャネルアダプタ５Ａ、５Ｂを介してホスト装置２に読み出されることとなる。
【００３３】
（２）本実施の形態による記憶システムの制御情報
（２−１）制御情報
次に、本実施の形態による記憶システム１を制御する制御情報について説明する。
【００３４】
この記憶システム１は、当該記憶システム１を制御する制御情報を論理ボリュームＶＯＬ０〜ＶＯＬｎに格納するともに、チャネルアダプタ５Ａ、５Ｂのローカルメモリ５１Ａ、５１Ｂ内にも格納する点を特徴としている。
【００３５】
ここで本実施の形態による制御情報とは、記憶システム１のうち特にストレージ装置４の電源を停止した場合に、揮発性の共有メモリ６に格納されると、本来ならば保存されるべき制御情報を失うため、記憶システム１全体の動作を継続するのに支障が生じる制御情報や、共有メモリ６に格納しきれない大容量の制御情報をいう。
【００３６】
具体的な制御情報としては、例えば、モニタ情報、ログ情報及びコピー差分管理情報が挙げられる。
【００３７】
また本実施の形態による制御情報には、例えば、共有メモリ６の容量情報、キャッシュメモリ７の容量情報及びハードディスクドライブ９０の起動情報等の、ストレージ装置４を立ち上げるときに必要な制御情報は除かれる。このようなストレージ装置４の立ち上げに必要な制御情報は、共有メモリ６に格納される。したがって、共有メモリ６に記憶され格納されるすべての制御情報が論理ボリュームＶＯＬｎに格納されるわけではない。
【００３８】
図２は、記憶システム１の一部のうち、チャネルアダプタ５Ａ、５Ｂ、共有メモリ６及びキャッシュメモリ７の関係を示したブロック図である。
【００３９】
チャネルアダプタ５Ａ、５Ｂのローカルメモリ５１Ａ、５１Ｂには、制御情報５３Ａ、５３Ｂを格納するための制御情報領域５４Ａ、５４Ｂと、ホスト装置２からのホストデータを格納するためのホストデータ領域５５Ａ、５５Ｂと、を有している。
【００４０】
また、共有メモリ６は、制御情報６３と、キャッシュメモリ７の制御情報７３を管理する属性情報管理テーブル６０及びデータスロット管理テーブル６１と、ローカルメモリ５１Ａ、５１Ｂ内の制御情報を管理する世代管理情報テーブル６２と、を有している。各テーブルの説明は後述する。
【００４１】
さらに、キャッシュメモリ７には、制御情報７３とホストデータ７５とがキャッシュメモリ７に設定される格納情報数内で無作為に格納されている。
【００４２】
本実施の形態による制御情報は、通常はハードディスクドライブ９０内に格納される他、ローカルメモリ５１Ａ、５１Ｂの制御情報領域内に格納される。そして、ローカルメモリ５１Ａ、５１Ｂに格納される制御情報５３Ａ、５３Ｂはキャッシュメモリ７に反映されるため、キャッシュメモリ７にも制御情報７３が格納されることとなる。
【００４３】
（２−２）テーブル
（２−２−１）属性情報管理テーブル
次に、ここでは共有メモリ６に格納される属性情報管理テーブル６０について説明をする。
【００４４】
属性情報管理テーブル６０は、キャッシュメモリ７内に格納される情報を管理するテーブルである。図３に示すように、属性情報管理テーブル６０は、「データスロット番号」フィールド６０Ａ及び「属性情報」フィールド６０Ｂから構成される。
【００４５】
「データスロット番号」フィールド６０Ａには、キャッシュメモリ７内での制御情報７３やホストデータ７５を管理する最小単位であるデータスロットの番号が格納されている。キャッシュメモリ７には、制御情報７３及びホストデータ７５が格納されるためのデータスロットが複数個用意されている。
【００４６】
「属性情報」フィールド６０Ｂには、キャッシュメモリ７内の、あるデータスロット番号に格納される情報が制御情報７３であるか、ホストデータ７５であるかの情報が格納されている。
【００４７】
（２−２−２）データスロット管理テーブル
次に、共有メモリ６に格納されるデータスロット管理テーブル６１について説明をする。
【００４８】
データスロット管理テーブル６１は、属性情報管理テーブル６０と同様にキャッシュメモリ７内に格納される制御情報７３やホストデータ７５を管理するテーブルである。
【００４９】
図４に示すように、データスロット管理テーブル６１は、「属性情報」フィールド６１Ａ、「データスロット数」フィールド６１Ｂ及び「最大データスロット数」フィールド６１Ｃから構成される。
【００５０】
「属性情報」フィールド６１Ａは、上述した「属性情報」フィールド６０Ｂと同様のフィールドなので、説明を省略する。
【００５１】
「データスロット数」フィールド６１Ｂは、キャッシュメモリ７のデータスロットに格納される情報数が情報の属性ごとに格納されている。図４に示すように、例えば、制御情報７３がキャッシュメモリ７に格納されている数は「２」であることがわかる。
【００５２】
「最大データスロット数」フィールド６１Ｃは、キャッシュメモリ７のデータスロットに格納できる最大の情報数が情報の属性ごとに示されている。図４に示すように、例えば、制御情報７３がキャッシュメモリ７に格納できる最大数は「５００」であることがわかる。
【００５３】
（２−２−３）世代管理情報テーブル
それぞれのローカルメモリ５１Ａ、５１Ｂ内に格納される制御情報５３Ａ、５３Ｂは、それぞれのローカルメモリ５１Ａ、５１Ｂ内で個別に制御情報５３Ａ、５３Ｂを更新する。このため、一方のローカルメモリ５１Ａ内で制御情報５３Ａが更新されても、他方のローカルメモリ５１Ｂ内で制御情報５３Ｂが更新されず、キャッシュメモリ７に円滑に反映されない場合が生じる。これを防止するために、ローカルメモリ５１Ａ、５１Ｂ及び共有メモリ６に世代管理情報が格納されている。
【００５４】
世代管理情報は、ある制御情報についての更新履歴を世代として管理する情報である。そして図２に示すように、ローカルメモリ５１Ａ、５１Ｂ及び共有メモリ６に格納される世代管理情報テーブル５２Ａ、５２Ｂ、６２を用いて世代管理情報を管理している。
【００５５】
世代管理情報テーブル５２Ａ、５２Ｂ、６２は、世代管理情報を管理するためのテーブルである。なお、本実施の形態では、ローカルメモリ５１Ａ内に格納される世代管理情報テーブル５２Ａについて説明をするが、ローカルメモリ５１Ｂ及び共有メモリ６内に格納される世代管理情報テーブル５２Ｂ、６２についても同様の構成である。
【００５６】
そして図５に示すように、世代管理情報テーブル５２Ａは、「ページ番号」フィールド５２Ｘ、「世代番号」フィールド５２Ｙ及び「更新日時」フィールド５２Ｚから構成される。
【００５７】
「ページ番号」フィールド５２Ｘには、ローカルメモリ５１Ａ上に格納される制御情報５３Ａの位置番号が格納されている。ここでページとは、ローカルメモリ内に格納される制御情報の最小単位のことをいう。
【００５８】
「世代番号」フィールド５２Ｙには、ページ番号に対応した制御情報の更新履歴の番号が格納されている。「世代番号」フィールド５２Ｙに格納される世代番号が大きくなるほど、更新した回数が多いことを示している。
【００５９】
「更新日時」フィールド５２Ｚには、ページ番号に対応した制御情報の最新の更新日及び更新時間が格納されている。
【００６０】
ページ番号に対応する世代番号及び更新日時の情報が世代管理情報５２０である。
【００６１】
（２−３）制御情報の参照
上記のように各種のテーブルが構成されているため、例えば、記憶システム１内のストレージ装置４の構成が変更した場合等には、あるチャネルアダプタ５Ａがキャッシュメモリ７内に格納された制御情報７３を参照して最新の制御情報を認識する場合がある。以下では、チャネルアダプタ５Ａがキャッシュメモリ７内に格納された制御情報７３を参照する具体的な手順について説明をする。
【００６２】
図６に示すように、まずマイクロプロセッサ５０Ａは参照したい制御情報５３Ａのページ番号を確認する（ＳＰ０）。そしてマイクロプロセッサ５０Ａはページ番号に対応する世代番号及び更新日時（以下、これを世代管理情報をいう）５２０をローカルメモリ５１Ａに要求する（ＳＰ１）。
【００６３】
この要求を受け取ったローカルメモリ５１Ａは、世代管理情報テーブル５２Ａからページ番号に対応する世代管理情報５２０をマイクロプロセッサ５０Ａに送信する（ＳＰ２）。
【００６４】
マイクロプロセッサ５０Ａは世代管理情報５２０を取得すると（ＳＰ３）、同様に、ページ番号に対応する世代管理情報（図示せず）を共有メモリ６に要求する（ＳＰ４）。
【００６５】
この要求を受け取った共有メモリ６は、世代管理情報テーブル６２からページ番号に対応する世代管理情報をマイクロプロセッサ５０Ａに送信する（ＳＰ５）。
【００６６】
そうするとマイクロプロセッサ５０Ａは、ローカルメモリ５１Ａから受け取った世代管理情報５２０と、共有メモリ６から受け取った世代管理情報とを比較して、両者の世代番号と更新日時とをチェックする（ＳＰ６）。
【００６７】
マイクロプロセッサ５０Ａは、ローカルメモリ５１Ａから受け取った世代管理情報５２０と、共有メモリ６から受け取った世代管理情報とが一致すると判断した場合には（ＳＰ７）、ローカルメモリ５１Ａ内の制御情報５３Ａは最新の制御情報であると判断したので、ローカルメモリ５１Ａの制御情報５３Ａをそのまま取得する要求をする（ＳＰ８）。
【００６８】
この要求を受け取ったローカルメモリ５１Ａは、制御情報５３Ａをマイクロプロセッサ５０Ａに送信する（ＳＰ９）。
【００６９】
そしてマイクロプロセッサ５０Ａは、ローカルメモリ５１Ａから送信された制御情報５３Ａを取得することで（ＳＰ１０）、キャッシュメモリ７内に格納された最新の制御情報７３と同じ制御情報である制御情報５３Ａを参照することができる。
【００７０】
一方、図７に示すように、マイクロプロセッサ５０Ａは、ローカルメモリ５１Ａから受け取った世代管理情報５２０と、共有メモリ６から受け取った世代管理情報とが一致しないと判断した場合には（ＳＰ２０）、ローカルメモリ５１Ａの制御情報５３は最新の制御情報ではないと判断したので、キャッシュメモリ７に制御情報７３を取得する要求をする（ＳＰ２１）。
【００７１】
この要求を受け取ったキャッシュメモリ７は、制御情報７３をまずローカルメモリ５１Ａに送信する（ＳＰ２２）。
【００７２】
制御情報７３を受け取ったローカルメモリ５１Ａは、制御情報７３をマイクロプロセッサ５０Ａに送信する（ＳＰ２３）。
【００７３】
そしてマイクロプロセッサ５０Ａは、受け取った制御情報７３を参照すると、ローカルメモリ５１Ａの世代管理情報テーブル５２Ａ内の世代管理情報を更新する要求を、ローカルメモリ５１Ａに行う（ＳＰ２４）。
【００７４】
この要求を受け取ったローカルメモリ５１Ａは、共有メモリ６から受け取った世代管理情報と一致しない世代管理情報について更新を行うことで（ＳＰ２５）、キャッシュメモリ７内に格納された最新の制御情報７３と同じ制御情報である制御情報５３Ａを参照することができる。
【００７５】
なお、図７に示すステップＳＰ０〜ステップＳＰ６までの処理は、図６に示すステップＳＰ０〜ステップＳＰ６までの処理と同じ処理のため、説明を省略する。
【００７６】
（２−４）制御情報の更新
記憶システム１内のストレージ装置４に新しい論理ボリュームＶＯＬ０〜ＶＯＬｎを形成した場合等には、あるチャネルアダプタ５Ａがキャッシュメモリ７にアクセスすることで、キャッシュメモリ７内に格納された制御情報７３を更新させ、チャネルアダプタ５Ａ内の制御情報５３Ａをキャッシュメモリ７に反映できる。以下では、チャネルアダプタ５Ａがキャッシュメモリ７内に格納された制御情報７３を更新する具体的な手順について説明をする。
【００７７】
図８に示すように、マイクロプロセッサ５０Ａは、まずローカルメモリ５１Ａにある自身の制御情報５３Ａを更新する（ＳＰ３０）。その後、マイクロプロセッサ５０Ａは、他のマイクロプロセッサ５０Ｂによる制御情報の更新を行わない排他要求を共有メモリ６に行う（ＳＰ３１）。
【００７８】
この要求を受け取った共有メモリ６は、他のマイクロプロセッサ５０Ｂによる制御情報６３の更新を受け付けないように排他設定をすると（ＳＰ３２）、排他設定が完了した旨をマイクロプロセッサ５０Ａに通知する（ＳＰ３３）。
【００７９】
そしてマイクロプロセッサ５０Ａは、更新した制御情報５３Ａをローカルメモリ５１Ａ及びキャッシュメモリ７に送信する（ＳＰ３４）。
【００８０】
ローカルメモリ５１Ａ及びキャッシュメモリ７は、それぞれの制御情報５３Ａ、７３を更新すると（ＳＰ３５、ＳＰ３７）、ローカルメモリ５１Ａ及びキャッシュメモリ７は制御情報５３Ａ、７３の更新が完了した旨をマイクロプロセッサ５０Ａに通知する（ＳＰ３６、ＳＰ３８）。
【００８１】
そうすると次にマイクロプロセッサ５０Ａは、共有メモリ６に世代管理情報テーブル６２内の世代管理情報を更新する要求を行う（ＳＰ３９）。
【００８２】
この要求を受け取った共有メモリ６は、更新した制御情報のページ番号に対応する世代管理情報を更新すると（ＳＰ４０）、更新が完了した旨をマイクロプロセッサ５０Ａに通知する（ＳＰ４１）。
【００８３】
引き続きマイクロプロセッサ５０Ａは、ローカルメモリ５１Ａに世代管理情報テーブル５２Ａ内の世代管理情報５２０を更新する要求を行う（ＳＰ４２）。
【００８４】
この要求を受け取ったローカルメモリ５１Ａは、更新した制御情報のページ番号に対応する世代管理情報５２０を更新すると（ＳＰ４３）、更新が完了した旨をマイクロプロセッサ５０Ａに通知する（ＳＰ４４）。
【００８５】
ローカルメモリ５１Ａ及び共有メモリ６の世代管理情報を更新し終えると、マイクロプロセッサ５０Ａは、他のマイクロプロセッサ５０Ｂによる制御情報の更新を行わない排他解除の要求を共有メモリ６に行う（ＳＰ４５）。
【００８６】
この要求を受け取った共有メモリ６は、他のマイクロプロセッサ５０Ｂによる制御情報の更新を受け付けるように排他の解除設定をすると（ＳＰ４６）、排他の解除設定が完了した旨をマイクロプロセッサ５０Ａに通知する（ＳＰ４７）。
【００８７】
以上の処理手順により、チャネルアダプタ５Ａがキャッシュメモリ７内に格納された制御情報７３を更新することができる。
【００８８】
（２−５）制御情報の読み出し
上述のように制御情報を参照又は更新する場合には、マイクロプロセッサ５０Ａがローカルメモリ５１Ａに格納される制御情報５３Ａを読み出した後に参照処理又は更新処理が行われる。以下では、チャネルアダプタ５Ａのマイクロプロセッサ５０Ａがローカルメモリ５１Ａ内の制御情報５３Ａを読み出すための手順について説明をする。
【００８９】
具体的には、図９に示すように、マイクロプロセッサ５０Ａは制御情報を参照又は更新する場合に制御情報の読み出し処理を開始する（ＳＰ５０）。
【００９０】
そしてマイクロプロセッサ５０Ａは、ローカルメモリ５１Ａに制御情報５３Ａが格納されているか否かを判断する（ＳＰ５１）。
【００９１】
次にマイクロプロセッサ５０Ａは、ローカルメモリ５１Ａに制御情報５３Ａが格納されていると判断した場合には（ＳＰ５１：ＹＥＳ）、ローカルメモリ５１Ａ及び共有メモリ６のそれぞれの世代管理情報テーブル５２Ａ、６２から世代管理情報を読み出し、ローカルメモリ５１Ａの世代管理情報５２０と共有メモリ６の世代管理情報とを比較する（ＳＰ５２）。
【００９２】
マイクロプロセッサ５０Ａは、両者の世代管理情報が一致するか否かを判断する（ＳＰ５３）。そしてマイクロプロセッサ５０Ａは、両者の世代管理情報が一致と判断した場合には（ＳＰ５３：ＹＥＳ）、ローカルメモリ５１Ａの制御情報５３Ａが最新の制御情報であると判断し、ローカルメモリ５１Ａの制御情報５３Ａをそのまま読み出して（ＳＰ５４）、制御情報の読み出し処理を終了する（ＳＰ５５）。
【００９３】
一方、ステップＳＰ５１において、マイクロプロセッサ５０Ａがローカルメモリ５１Ａに制御情報５３Ａが格納されていないと判断した場合（ＳＰ５１：ＮＯ）及びステップＳＰ５３において、マイクロプロセッサ５０Ａがローカルメモリ５１Ａの世代管理情報５２０と共有メモリ６の世代管理情報とが一致しないと判断した場合には（ＳＰ５３：ＮＯ）、次に、キャッシュメモリ７に制御情報７３が格納されているか否かを判断する（ＳＰ５６）。
【００９４】
そして、マイクロプロセッサ５０Ａは、キャッシュメモリ７内に制御情報７３が格納されていると判断した場合には（ＳＰ５６：ＹＥＳ）、当該制御情報７３が最新の制御情報であると判断したので、キャッシュメモリ７の制御情報７３をローカルメモリ５１Ａに送信するよう要求をする（ＳＰ５７）。
【００９５】
そうして、マイクロプロセッサ５０Ａはキャッシュメモリ７の制御情報７３をローカルメモリ５１Ａの制御情報として、ステップＳＰ５４の処理を行い、制御情報の読み出し処理を終了する（ＳＰ５５）。
【００９６】
一方、マイクロプロセッサ５０Ａは、キャッシュメモリ７内に制御情報７３が格納されていないと判断した場合には（ＳＰ５６：ＮＯ）、制御情報１１３が格納されている論理ボリュームＶＯＬ０〜ＶＯＬｎからキャッシュメモリ７に制御情報１１３を送信する要求を行う（ＳＰ５８）。
【００９７】
そしてマイクロプロセッサ５０Ａは、制御情報１１３が格納されている論理ボリュームＶＯＬ０〜ＶＯＬｎからキャッシュメモリ７に制御情報１１３を送信したか否かを判断し（ＳＰ５９）、送信していないと判断した場合には（ＳＰ５９：ＮＯ）再び送信したか否かの判断をする。
【００９８】
マイクロプロセッサ５０Ａは、制御情報１１３が格納されている論理ボリュームＶＯＬ０〜ＶＯＬｎからキャッシュメモリ７に制御情報１１３を送信したと判断した場合には（ＳＰ５９：ＹＥＳ）、ステップＳＰ５７の処理を行った後、制御情報１１３をローカルメモリ５１Ａの制御情報としてステップＳＰ５４の処理を行い、制御情報の読み出し処理を終了する（ＳＰ５５）。
【００９９】
上述のような制御情報の読み出し処理は、ストレージ装置４内で行われるが、読み出された一部の制御情報はホスト装置２側に送信され、当該一部の制御情報に基づいてユーザが記憶システム１の設定や変更を行う場合もある。
【０１００】
このようにマイクロプロセッサ５０Ａが各箇所に格納された制御情報の読み出し処理を行うことにより、制御情報を確実に読み出すことができる。
【０１０１】
（２−６）キャッシュメモリ内に格納される制御情報の構造
次に、キャッシュメモリ７内に格納される制御情報７３の構造について、具体的に説明をする。
【０１０２】
キャッシュメモリ７は、数十ｂｙｔｅ単位のまとまったデータを転送することができる。本実施の形態の制御情報７３も数十ｂｙｔｅ単位のデータ情報としてまとめた方が転送効率がよい。そこで例えば図１０に示すように、制御情報を差分管理情報とした場合の制御情報の構造を説明する。
【０１０３】
従来では、例えばＡ機能からＣ機能等の機能ごとに、かつ、データブロックごとの差分管理情報が共有メモリ６内に格納されていた。
【０１０４】
なおデータスロットとはビットマップ上のデータブロックをいう。また図１０に示す各種の機能とは、例えば、遠隔地へデータを二重化するために必要なリモートコピー機能や、ある特定時点での瞬間的なデータの状態を記録するシャドウコピー機能等のコピー機能を主に示している。
【０１０５】
本実施の形態の制御情報７３は、同じデータスロット番号ごとに複数の機能の差分管理情報をまとめた構造とする。この構造によりキャッシュメモリ７内の制御情報７３を検索するための検索率が向上するため、マイクロプログラム５０Ａ、５０Ｂがキャッシュメモリ７内の制御情報７３を検索する際にも（図９に示すステップＳＰ５６の処理）、確実に検索でき、かつ、必要な制御情報を検出することができる。
【０１０６】
（２−７）ローカルメモリ内に格納される制御情報の構造
次に、ローカルメモリ５０Ａ、５０Ｂ内に格納される制御情報５３Ａ、５３Ｂの構造について、具体的に説明をする。ここでは、制御情報を差分管理情報とした場合を説明する。
【０１０７】
ローカルメモリ５０Ａ、５０Ｂは、情報を格納できる容量は少ないものの、アクセス性能は高い。そこで図１１に示すように、上述したキャッシュメモリ７内にデータスロットごとに格納される差分管理情報をそのまま記憶して格納せずに、複数のデータスロットを１つのグループに集約し代表差分管理情報として格納する差分管理情報の構造としている。
【０１０８】
例えば、ボリュームをコピーする際、データスロット０から９までの差分管理情報の全てに差分が生じている場合には、代表差分管理情報も差分が生じることとなる。これにより、正側の論理ボリュームと副側の論理ボリューム間の差分をコピーする際に、各データスロットの差分管理情報を参照する必要はなく、この代表差分管理情報を参照することでコピー処理を実施することができる。
【０１０９】
ローカルメモリ５０Ａ、５０Ｂに格納される制御情報とは、複数の制御情報をいくつかのグループにまとめて当該グループ毎の代表制御情報とした、複数の制御情報を集約した集約制御情報である。
【０１１０】
この構造によりローカルメモリ５０Ａ、５０Ｂ内の制御情報５３Ａ、５３Ｂを検索するための検索率が向上するため、マイクロプログラム５０Ａ、５０Ｂがローカルメモリ５０Ａ、５０Ｂ内の制御情報５３Ａ、５３Ｂを検索する際にも（図９に示すステップＳＰ５１の処理）、確実に検索でき、かつ、必要な制御情報を検出することができる。
【０１１１】
（２−８）論理ボリューム内に格納される制御情報の構造
次に、論理ボリュームＶＯＬ０〜ＶＯＬｎ内に格納される制御情報１１３の構造について、具体的に説明をする。
【０１１２】
図１２に示すように、論理ボリュームＶＯＬｎ内に格納される制御情報１１３としては、制御情報を管理する管理情報領域１１３Ａ内に制御情報１１３を管理する管理情報と、各機能領域１１３Ｂ〜１１３Ｄ内に機能ごとの機能情報と、から構成される。制御情報１１３は、制御情報を格納するための専用の論理ボリュームに格納してもよいし、論理ボリューム内にある管理情報領域１１３Ａ及び各機能情報領域１１３Ｂ〜１１３Ｄを確保して、当該領域に格納してもよい。
【０１１３】
そして、管理情報領域１１３Ａ及び各機能情報領域１１３Ｂ〜１１３Ｄを論理ボリュームＶＯＬｎ内に確保する方法としては、設定時にシステム管理者等が各領域１１３Ａ〜１１３Ｄを予め設定して確保する方法や、各領域１１３Ａ〜１１３Ｄが必要となる必要時にシステム管理者等が設定して確保する方法がある。特に、必要時の各領域を確保する場合には、システム管理者等が管理情報に機能名、先頭アドレス、データサイズ等を設定する。この機能情報へのアクセス方法としては、システム管理者等が設定した管理情報に基づいて、機能情報領域１１３Ｂ〜１１３Ｄの位置を確認し、指定した機能情報にアクセスする。
【０１１４】
なお説明の便宜上、制御情報の各機能をＡ機能からＣ機能までとしたが、制御情報によって各種機能の数は増減するものである。
【０１１５】
（３）本実施の形態の制御情報の格納手順
それでは次に、チャネルアダプタ５Ａに格納される制御情報５３Ａが記憶システム１内でどのように格納されるのかを以下に説明する。
【０１１６】
（３−１）差分管理情報の格納手順
記憶システム１が稼動中に制御情報５３Ａを格納する格納先としては、論理ボリュームＶＯＬｎに全て格納する場合と、記憶システム１が拡張することを契機として共有メモリ６又は論理ボリュームＶＯＬｎに格納する場合とがある。
【０１１７】
ここでは制御情報５３Ａが差分管理情報である場合に、チャネルアダプタ５Ａから共有メモリ６又は論理ボリュームＶＯＬｎに格納されるまでの格納手順を説明する。
【０１１８】
また、記憶システム１を拡張する場合の一例としては、マイクロプロセッサ５０Ａが複数の論理ボリュームＶＯＬ０〜ＶＯＬｎの中から正側の論理ボリュームと副側の論理ボリュームとを選択しペアとして作成する場合を挙げる。
【０１１９】
具体的には図１３に示すように、マイクロプロセッサ５０Ａは、まず正側の論理ボリューム及び副側の論理ボリュームをペアとして作成する（ＳＰ６０）。そしてマイクロプロセッサ５０Ａは、Ａ個未満の差分管理情報数である差分管理情報を作成する（ＳＰ６１）。
【０１２０】
そしてマイクロプロセッサ５０Ａは、共有メモリ６にも差分管理情報の作成を要求する（ＳＰ６２）。
【０１２１】
例えば共有メモリ６に格納できる差分管理情報数をＡ個とした場合に、この要求を受け取った共有メモリ６は、Ａ個未満の差分管理情報数を格納するだけの空き容量があるかを判断し、空き容量があると判断した場合には（ＳＰ６３）、差分管理情報を作成する（ＳＰ６４）。そして共有メモリ６は、マイクロプロセッサ５０Ａに差分管理情報を作成終了した旨を通知する（ＳＰ６５）。
【０１２２】
そうするとマイクロプロセッサ５０Ａは、ペアの作成をした論理ボリュームのデータスロット内の差分管理情報を参照してＡ個未満の差分管理情報であると判断すると（ＳＰ６６）、共有メモリ６に当該差分管理情報を格納するよう要求する（ＳＰ６７）。
【０１２３】
この要求を受け取った共有メモリ６は、Ａ個未満の差分管理情報を格納する（ＳＰ６８）。
【０１２４】
一方、図１４に示すように、マイクロプロセッサ５０Ａは、正側の論理ボリューム及び副側の論理ボリュームをペアとして作成し（ＳＰ７０），Ａ個以上の差分管理情報数である差分管理情報を作成する（ＳＰ７１）。
【０１２５】
そしてマイクロプロセッサ５０Ａは、共有メモリ６に差分管理情報の作成を要求する（ＳＰ７２）。
【０１２６】
この要求を受け取った共有メモリ６は、Ａ個以上の差分管理情報数を格納するだけの空き容量があるかを判断し、空き容量がないと判断した場合には当該差分管理情報を作成せずに、マイクロプロセッサ５０Ａに空き容量がない旨を通知する（ＳＰ７３）。
【０１２７】
この通知を受け取ったマイクロプロセッサ５０Ａは、次に論理ボリュームＶＯＬｎに差分管理情報の作成を要求する（ＳＰ７４）。
【０１２８】
この要求を、ローカルメモリ５１Ａ及びキャッシュメモリ７を介して論理ボリュームＶＯＬｎが受け取ると、論理ボリュームＶＯＬｎは差分管理情報を作成する（ＳＰ７５）。そして論理ボリュームＶＯＬｎはマイクロプロセッサ５０Ａに差分管理情報を作成終了した旨を通知する（ＳＰ７６）。
【０１２９】
そうするとマイクロプロセッサ５０Ａは、ペアの作成をした論理ボリュームのデータスロット内の差分管理情報を参照してＡ個以上の差分管理情報であると判断すると（ＳＰ７７）、論理ボリュームＶＯＬｎに当該差分管理情報を格納するよう要求する（ＳＰ７８）。
【０１３０】
この要求を、ローカルメモリ５１Ａ及びキャッシュメモリ７を介して論理ボリュームＶＯＬｎが受け取ると、論理ボリュームＶＯＬｎは、Ａ個以上の差分管理情報数である差分管理情報を格納する（ＳＰ７９）。
【０１３１】
次に、図１３及び図１４に示した格納手順をマイクロプロセッサ５０Ａ側が判断して処理する場合のフローチャートを以下に説明をする。
【０１３２】
すなわち、図１５に示すように、マイクロプロセッサ５０Ａが複数の論理ボリュームＶＯＬ０〜ＶＯＬｎの中から正側の論理ボリュームと副側の論理ボリュームとを選択しペアとして作成すると処理が開始される（ＳＰ８０）。
【０１３３】
そしてマイクロプロセッサ５０Ａは、差分管理情報を作成し（ＳＰ８１）、当該差分管理情報の差分管理情報数がＡ個未満か否かを判断して格納先を判断する（ＳＰ８２）。
【０１３４】
マイクロプロセッサ５０Ａは、作成した差分管理情報の差分管理情報数がＡ個未満と判断した場合には（ＳＰ８２：ＹＥＳ）、共有メモリ６内に格納するよう要求を行い（ＳＰ８３）この処理を終了する（ＳＰ８５）。
【０１３５】
一方、マイクロプロセッサ５０Ａは、作成した差分管理情報の差分管理情報数がＡ個以上と判断した場合には（ＳＰ８２：ＮＯ）、論理ボリュームＶＯＬｎ内に格納するよう要求を行い（ＳＰ８４）この処理を終了する（ＳＰ８５）。
【０１３６】
なお、マイクロプロセッサ５０Ａが行う処理は、図１３及び図１４に示した手順と対応している。具体的には、ステップＳＰ８０はステップＳＰ６０に、ステップＳＰ８１はステップＳＰ６１及びステップＳＰ７１に、ステップＳＰ８２はステップＳＰ６６及びステップＳＰ７７に、ステップＳＰ８３はステップＳＰ６７に、ステップＳＰ８４はステップＳＰ７８に対応している。
【０１３７】
以上のように本実施の形態の記憶システム１によれば、共有メモリ６に格納していた制御情報を論理ボリュームＶＯＬｎにも格納できるように選択できるので、共有メモリ６の容量の圧迫を回避することができる。また、制御情報は論理ボリュームＶＯＬｎに格納できるため、格納できる制御情報が論理ボリュームＶＯＬｎ内で万一故障した場合にも回復することができるので、耐障害性が向上する。
【０１３８】
（３−２）ログ情報の格納手順
記憶システム１が稼動中に制御情報５３Ａを格納する格納先としては、上述した共有メモリ６に格納する場合の他に、共有メモリ６に格納しきれない制御情報をサービスプロセッサ１０のハードディスクドライブ１００に格納する場合もある。
【０１３９】
ここでは制御情報５３Ａがログ情報である場合に、共有メモリ６に格納しきれない制御情報５３Ａをチャネルアダプタ５Ａから論理ボリュームＶＯＬｎ又はサービスプロセッサ１０のハードディスクドライブ１００に格納されるまでの格納手順を説明する。なお、制御情報５３Ａがモニタ情報である場合にも同様の格納手順となる。
【０１４０】
具体的には図１６に示すように、マイクロプロセッサ５０Ｂは、共有メモリ６にログ情報を格納するように要求する（ＳＰ９０）。
【０１４１】
この要求を受け取った共有メモリ６は、チャネルアダプタ５Ｂに記録されるログ情報を格納する（ＳＰ９１）。
【０１４２】
一方、マイクロプロセッサ５０Ａは、マイクロプロセッサ５０Ｂとは非同期又は同期のタイミングでログ情報を監視し（ＳＰ９２）、共有メモリ６にログ情報の取得を要求する（ＳＰ９３）。
【０１４３】
共有メモリ６は、マイクロプロセッサ５０Ａからの要求を取得すると、最新のログ情報をマイクロプロセッサ５０Ａに送信する（ＳＰ９４）。
【０１４４】
そして、マイクロプロセッサ５０Ａは、共有メモリ６から送信されたログ情報を受け取って、最新のログ情報を取得する（ＳＰ９５）。
【０１４５】
そうすると、マイクロプロセッサ５０Ａは、サービスプロセッサ１０のハードディスクドライブ１００又は論理ボリュームＶＯＬｎにマイクロプロセッサ５０Ａ内のログ情報を送信する必要か否かをチェックする（ＳＰ９６）。このとき、マイクロプロセッサ５０Ａは、共有メモリ６にログ情報がどのくらい格納されているのかというログ情報の蓄積量を送信するよう要求する（ＳＰ９７）。
【０１４６】
この要求を受け取った共有メモリ６は、ログ情報の蓄積量をマイクロプロセッサ５０Ａに送信する（ＳＰ９８）。
【０１４７】
マイクロプロセッサ５０Ａは、論理ボリュームＶＯＬｎ内にマイクロプロセッサ５０Ａ内のログ情報を格納するための領域が確保されているか、及び共有メモリ６内にログ情報がどれだけ蓄積されているかをチェックする（ＳＰ９９）。
【０１４８】
このチェックに結果に基づいてマイクロプロセッサ５０Ａは、サービスプロセッサ１０のハードディスクドライブ１００又は論理ボリュームＶＯＬｎにログ情報を送信する（ＳＰ１００）。
【０１４９】
論理ボリュームＶＯＬｎ内にログ情報を確保する領域がなく、共有メモリ内のログ情報の蓄積量が少ない場合には、サービスプロセッサ１０のハードディスクドライブ１００がマイクロプロセッサ５０Ａから送信されたログ情報を受け取って、当該ログ情報を格納する（ＳＰ１０１）。
【０１５０】
一方、論理ボリュームＶＯＬｎ内にログ情報を確保する領域があり、共有メモリ内のログ情報の蓄積量が多い場合には、論理ボリュームＶＯＬｎがマイクロプロセッサ５０Ａから送信されたログ情報を受け取って、当該ログ情報を格納する（ＳＰ１０２）。
【０１５１】
次に、図１７に示した格納手順をマイクロプロセッサ５０Ａ側が判断して処理する場合のフローチャートを以下に説明をする。
【０１５２】
すなわち、図１７に示すように、マイクロプロセッサ５０Ａがログ情報を常時監視することで、処理が開始される（ＳＰ１１０）。
【０１５３】
マイクロプロセッサ５０Ａは、共有メモリ６にログ情報の取得を要求し（ＳＰ１１１）、共有メモリ６から最新のログ情報を取得する（ＳＰ１１２）。
【０１５４】
マイクロプロセッサ５０Ａは、サービスプロセッサ１０のハードディスクドライブ１００又は論理ボリュームＶＯＬｎにマイクロプロセッサ５０Ａ内のログ情報を送信する必要か否かをチェックする（ＳＰ１１３）。
【０１５５】
そしてマイクロプロセッサ５０Ａは、サービスプロセッサ１０のハードディスクドライブ１００又は論理ボリュームＶＯＬｎに当該ログ情報を送信する必要があると判断した場合には（ＳＰ１１３：ＹＥＳ）、次に、論理ボリュームＶＯＬｎ内に当該ログ情報を格納するための領域が確保され、かつ、共有メモリ６内のログ情報の蓄積量が多いか否かを判断する（ＳＰ１１４）。
【０１５６】
マイクロプロセッサ５０Ａは、論理ボリュームＶＯＬｎ内に当該ログ情報を格納するための領域が確保され、かつ、共有メモリ６内のログ情報の蓄積量が多いと判断した場合には（ＳＰ１１４：ＹＥＳ）、ログ情報を論理ボリュームＶＯＬｎに送信し（ＳＰ１１５）、この処理を終了する（ＳＰ１１７）。
【０１５７】
一方、マイクロプロセッサ５０Ａは、論理ボリュームＶＯＬｎ内に当該ログ情報を格納するための領域が確保されず、かつ、共有メモリ６内のログ情報の蓄積量が少ないと判断した場合には（ＳＰ１１４：ＮＯ）、ログ情報をサービスプロセッサ１０のハードディスクドライブ１００に送信し（ＳＰ１１６）、この処理を終了する（ＳＰ１１７）。
【０１５８】
なお、ステップＳＰ１１３において、マイクロプロセッサ５０Ａは、サービスプロセッサ１０のハードディスクドライブ１００又は論理ボリュームＶＯＬｎに当該ログ情報を送信する必要がないと判断した場合には（ＳＰ１１３：ＮＯ）、この処理を終了する（ＳＰ１１７）。
【０１５９】
なお、マイクロプロセッサ５０Ａが行う処理は、図１６に示した手順と対応している。具体的には、図１７に示したステップＳＰ１１０〜ステップＳＰ１１６は、図１６に示したステップＳＰ９２、ステップＳＰ９３、ステップＳＰ９５、ステップＳＰ９６、ステップＳＰ９９及びステップＳＰ１００に対応している。
【０１６０】
以上のように本実施の形態の記憶システム１によれば、共有メモリ６に格納しきれない制御情報をサービスプロセッサ１０のハードディスクドライブ１００に全て格納する必要がなくなり、サービスプロセッサ１０のハードディスクドライブ１００の容量の圧迫を回避することができる。また、制御情報は論理ボリュームＶＯＬｎに格納できるため、格納できる制御情報が万一故障した場合にも回復することができるので、耐障害性が向上する。
【０１６１】
（３−３）記憶システム停止時の差分管理情報の格納手順
次に、記憶システムが停止する場合に共有メモリ６に格納されている制御情報を論理ボリュームＶＯＬｎに格納する手順を説明する。
【０１６２】
ここでは制御情報５３Ａが差分管理情報である場合に、共有メモリ６から論理ボリュームＶＯＬｎに格納されるまでの格納手順を説明する。
【０１６３】
具体的には、図１８に示すように、マイクロプロセッサ５０Ａは記憶システム１が停止することを確認すると（ＳＰ１２０）、共有メモリ６に対して、ローカルメモリ５１Ａ内に最新の差分管理情報を取得する要求を行う（ＳＰ１２１）。
【０１６４】
この要求を受け取った共有メモリ６は、ローカルメモリ５１Ａに最新の差分管理情報を送信する（ＳＰ１２２）。
【０１６５】
ローカルメモリ５１Ａは、最新の差分管理情報を取得すると（ＳＰ１２３）、当該差分管理情報をキャッシュメモリ７に一旦退避させるため、キャッシュメモリ７に差分管理情報を送信する（ＳＰ１２４）。このときローカルメモリ５１Ａが格納する差分管理情報は、図１１に示すように、複数の差分管理情報を集約した集約制御情報である。
【０１６６】
キャッシュメモリ７は、最新の差分管理情報を取得すると、論理ボリュームＶＯＬｎに当該差分管理情報を送信する（ＳＰ１２５）。
【０１６７】
論理ボリュームＶＯＬｎは、キャッシュメモリ７から送信された最新の差分管理情報を受け取ると、当該差分管理情報を論理ボリュームＶＯＬｎに確保された領域に格納する（ＳＰ１２６）。
【０１６８】
以上のように本実施の形態による記憶システム１によれば、記憶システム１を停止する場合に論理ボリュームＶＯＬｎは揮発性である共有メモリ６のバックアップとしての役割を果たし、論理ボリュームＶＯＬｎ内に制御情報を格納することができる。
【０１６９】
（３−４）記憶システム稼動時の差分管理情報の格納手順
次に、記憶システムが稼動する場合に論理ボリュームＶＯＬｎに格納される制御情報１１３を共有メモリに格納されるまでの格納手順を説明する。
【０１７０】
ここでは制御情報５３Ａが差分管理情報である場合に、共有メモリ６から論理ボリュームＶＯＬｎに格納されるまでの格納手順を説明する。
【０１７１】
具体的には図１９に示すように、マイクロプロセッサ５０Ａは記憶システム１の稼動を確認すると（ＳＰ１３０）、論理ボリュームＶＯＬｎに対して、ローカルメモリ５１Ａ内に差分管理情報を送信するよう要求を行う（ＳＰ１３１）。
【０１７２】
この要求を受け取った論理ボリュームＶＯＬｎは、まずキャッシュメモリ６に差分管理情報を送信する（ＳＰ１３２）。
【０１７３】
そうしてキャッシュメモリ６は、論理ボリュームＶＯＬｎから送信された差分管理情報を受け取ると、当該差分管理情報をローカルメモリ５１Ａに送信する（ＳＰ１３３）。
【０１７４】
ローカルメモリ５１Ａは、キャッシュメモリ６から送信された差分管理情報を取得すると（ＳＰ１３４）、当該差分管理情報を共有メモリ６に送信する（ＳＰ１３５）。このときローカルメモリ５１Ａが格納する差分管理情報は、図１１に示すように、差分管理情報を管理する管理情報である。
【０１７５】
共有メモリ６は、ローカルメモリ５１Ａから送信される差分管理情報を取得すると、共有メモリ６内に格納する（ＳＰ１３６）。
【０１７６】
以上のように本実施の形態による記憶システム１によれば、記憶システム１を稼動する場合に、論理ボリュームＶＯＬｎは揮発性である共有メモリ６のバックアップとしての役割を果たし、論理ボリュームＶＯＬｎ内から制御情報を共有メモリ６に読み出すことができる。
【０１７７】
（３−５）ホスト装置からの読み書き要求に伴う差分管理情報の格納手順
次に、ホスト装置２からの読み書き要求に伴って、制御情報がローカルメモリ５１Ａ又は共有メモリ６に格納されるまでの手順を以下に説明をする。なお、ここでは制御情報が差分管理情報である場合についての格納手順を説明する。
【０１７８】
図２０に示す破線はホスト装置２からの書き込み要求の流れを示し、長鎖線及び実線は差分管理情報の流れを示している。そして図２０は、ホスト装置２からチャネルアダプタ５Ａを介して共有メモリ６内に制御情報を格納する経路（〔Ａ〕）と、ホスト装置２からチャネルアダプタ５Ａのローカルメモリ及びキャッシュメモリ７を経由して論理ボリュームＶＯＬｎ内に制御情報を格納する経路（〔Ｂ〕）とを示している。
【０１７９】
このような経路を選択する具体的な手順としては、まず、チャネルアダプタ５Ａはホスト装置２からの書き込み要求を受け取ると、書き込み対象となる論理ボリュームがペアを組んでいるかを判断する。
【０１８０】
チャネルアダプタ５Ａは、書き込み対象となる論理ボリュームＶＯＬｎがペアを組んでいると判断した場合には、正側の論理ボリュームと副側の論理ボリュームのデータスロット内に差分が生じるので、差分管理情報を更新する必要が生じると判断する。
【０１８１】
更新の対象となる差分管理情報が共有メモリ６内に格納されている場合には、共有メモリ６は、従来通りに更新の対象となる差分管理情報を更新する。更新する際、チャネルアダプタ５Ａのローカルメモリ５１Ａ内の制御情報領域を差分管理情報が流れるため、制御情報領域を使用することになるが、差分管理情報が格納されることはない。
【０１８２】
一方、更新の対象となる差分管理情報が論理ボリュームＶＯＬｎ内に格納されている場合には、図８で説明をした制御情報の更新手順及び図９で説明をした制御情報の読み出し手順を使用して、差分管理情報を更新する。更新する際、チャネルアダプタ５Ａのローカルメモリ５１Ａ内の制御情報領域に格納される差分管理情報も更新されるため、ローカルメモリ５１Ａ内の差分管理情報を一時的に保存するバッファとして活用されることになる。
【０１８３】
なお、ホスト装置２からの読み出し要求の場合には、差分管理情報は更新されないため、差分管理情報の格納手順を行う必要はない。
【０１８４】
以上のように本実施の形態による記憶システム１によれば、論理ボリュームＶＯＬｎは揮発性である共有メモリ６のバックアップとしての役割を果たし、ローカルメモリ５１Ａは論理ボリュームＶＯＬｎにおけるバッファとしての役割を果たすため、論理ボリュームＶＯＬｎ又は共有メモリ６の制御情報にアクセスする際もアクセス性能の速度差を生じないことができる。
【０１８５】
（３−６）ホスト装置からの読み書き要求に伴う差分管理情報の参照・更新手順
次に、ホスト装置２からの読み書き要求に伴って、ローカルメモリ５１Ａ又は共有メモリ６に格納されている制御情報が参照や更新が行われるまでの手順を以下に説明をする。なお、ここでは制御情報が差分管理情報である場合についての格納手順を説明する。
【０１８６】
図２１に示す破線はホスト装置２からの書き込み要求の流れを示し、実線は差分管理情報の流れを示している。また図２１は、ホスト装置２からチャネルアダプタ５Ａを介して共有メモリ６内の制御情報にアクセスして参照や更新を行う経路（〔Ｃ〕）と、ホスト装置２からチャネルアダプタ５Ａのローカルメモリ５１Ａ及びキャッシュメモリ７を経由して論理ボリュームＶＯＬｎ内の制御情報１１３にアクセスして参照や更新を行う経路（〔Ｄ〕）とを示している。
【０１８７】
一例としては、図２２に示すように、チャネルアダプタ５Ａのマイクロプロセッサ５０Ａは、まず書き込み対象となる論理ボリュームを正側の論理ボリュームとして作成し、また当該論理ボリュームに対する副側の論理ボリュームをペアとして作成する（ＳＰ１４０）。
【０１８８】
そしてマイクロプロセッサ５０Ａは、共有メモリ６に差分管理情報の格納先を判断する制御情報の参照を要求すると（ＳＰ１４１）、共有メモリ６はローカルメモリ５１Ａを介して差分管理情報の格納先を判断する制御情報を送信する（ＳＰ１４２）。
【０１８９】
共有メモリ６からの差分管理情報の格納先を判断する制御情報を受け取ると、マイクロプロセッサ５０Ａは、当該制御情報を参照し（ＳＰ１４３）、差分管理情報を共有メモリ６又は論理ボリュームＶＯＬｎに格納するのかを判断する。図２２では、マイクロプロセッサ５０Ａは、論理ボリュームＶＯＬｎに差分管理情報を格納すると判断をする。
【０１９０】
なお、ステップＳＰ１４１からＳＰ１４３までに示した格納先を判断する処理は、図１３のステップＳＰ６１からステップＳＰ６６又は図１４のステップＳＰ７１からステップＳＰ７７と対応している。
【０１９１】
そしてマイクロプロセッサ５０Ａは、差分管理情報を論理ボリュームＶＯＬｎに格納するよう要求する（ＳＰ１４４）。
【０１９２】
この要求を受け取った論理ボリュームＶＯＬｎは、まずローカルメモリ５１Ａに差分管理情報を管理する管理情報が格納され（ＳＰ１４５）、次にキャッシュメモリ７に差分管理情報をデータスロットごとにまとめた情報が格納される（ＳＰ１４６）。
【０１９３】
そうしてキャッシュメモリ７は論理ボリュームＶＯＬｎに差分管理情報を送信すると、論理ボリュームＶＯＬｎは差分管理情報を格納する（ＳＰ１４７）。
【０１９４】
次に、マイクロプロセッサ５０Ａは、副側の論理ボリュームに正側の論理ボリューム内のホストデータをコピーする（ＳＰ１４８）。ホストデータのコピーに伴い、正側の論理ボリュームと副側の論理ボリュームに差分がなくなるため、当該ホストデータに対応する差分管理情報の更新が必要となる。そこでマイクロプロセッサ５０Ａは、キャッシュメモリ７内に格納される差分管理情報の参照を要求する（ＳＰ１４９）。
【０１９５】
この要求を受け取ったキャッシュメモリ７は、ローカルメモリ５１Ａを介してマイクロプロセッサ５０Ａに差分管理情報を送信する（ＳＰ１５０）。
【０１９６】
差分管理情報を受け取ったマイクロプロセッサ５０Ａは、図８において説明をした手順で差分管理情報を更新の要求をする（ＳＰ１５１）。
【０１９７】
この要求を受け取ったローカルメモリ５１Ａ、キャッシュメモリ７及び論理ボリュームＶＯＬｎは、それぞれに格納される差分管理情報を更新する（ＳＰ１５２〜ＳＰ１５４）。
【０１９８】
次にホスト装置２から正側の論理ボリュームに書込みがあった場合に（ＳＰ１５５）、マイクロプロセッサ５０Ａは、ローカルメモリ５１Ａから差分管理情報の参照を要求する（ＳＰ１５６）。
【０１９９】
そしてこの要求を受け取ったローカルメモリ５１Ａは、差分管理情報をマイクロプロセッサ５０Ａに送信する（ＳＰ１５７）。
【０２００】
差分管理情報を受け取ったマイクロプロセッサ５０Ａは、同期又は非同期のタイミングで、図８において説明をした手順で差分管理情報を更新の要求をすると（ＳＰ１５８）、ステップＳＰ１５９〜ステップＳＰ１６１までの処理は、上述したステップＳＰ１５２〜ＳＰ１５４までの処理と同様の処理を行うこととなる。
【０２０１】
以上のように本実施の形態による記憶システム１によれば、論理ボリュームＶＯＬｎは揮発性である共有メモリ６のバックアップとしての役割を果たし、ローカルメモリ５１Ａは論理ボリュームＶＯＬｎにおけるバッファとしての役割を果たすため、論理ボリュームＶＯＬｎ又は共有メモリ６の制御情報にアクセスする際もアクセス性能の速度差を生じないことができる。
【０２０２】
（４）本実施の形態の効果
本実施の形態によれば、制御情報１１３をＲＡＩＤ方式で運用する低廉なハードディスクドライブ９０に格納することで共有メモリ６のバックアップ機能としての役割を果たすため、記憶システム１の電源が停止しても制御情報１１３を保存することができる。
【０２０３】
また、制御情報１１３をＲＡＩＤ方式で運用するハードディスクドライブ９０に格納するとともにチャネルアダプタ５のローカルメモリ５１内にも制御情報の管理情報を格納することで、ローカルメモリ５１内の制御情報はバッファとして用いられるので、共有メモリ６に格納するよりも高いアクセス性能を図ることができる。
【０２０４】
（５）他の実施の形態
データの読み書き要求を行うホスト装置２と、ホスト装置２からのデータを記憶するストレージ装置４とを有する記憶システム１において、ストレージ装置４は、ホスト装置２との間の通信インタフェースでなるチャネルアダプタ５と、当該チャネルアダプタ５と接続する共有メモリ６とを有し、当該共有メモリ６は、ストレージ装置４を制御する制御情報を記憶する共有記憶部を備え、前記チャネルアダプタ５は、前記制御情報のうち、ストレージ装置４を停止しても保存されるべき情報又は共有メモリ６の共有記憶部に格納しきれない情報を制御情報５３Ａとして記憶するローカルメモリ５１Ａと、ローカルメモリ５１Ａが記憶する１又は複数の制御情報５３Ａのうちの必要な制御情報５３Ａを検索する第１の検索部（ＳＰ５１）と、第１の検索部により検出された制御情報５３Ａに基づいて、対応する制御処理を実行するマイクロプロセッサ５０Ａとを備えたが、第１の検索部を個別のハードウェア構成としてもよい。また、本実施の形態では共有記憶部は、共有メモリ６としたため図示しなかったが、共有メモリ６内に共有記憶部を設けてもよい。
【０２０５】
また、ローカルメモリ５１Ａは、制御情報５３Ａの更新を管理する第１の世代管理情報を世代管理情報テーブル５２Ａとして記憶し、共有メモリ６は、制御情報のうち、ストレージ装置４を停止しても保存されるべき制御情報又は共有メモリ６に格納しきれない制御情報の更新を管理する第２の世代管理情報を世代管理情報テーブル６２として記憶し、マイクロプロセッサ５０Ａは、第１の検索部（ＳＰ５１）により検出された制御情報５３Ａに基づいて前記第１の世代管理情報５２０と前記第２の世代管理情報とを比較する比較部（ＳＰ５２及びＳＰ５３）を備え、比較部に基づいて前記第１の世代管理情報５２０と前記第２の世代管理情報とが一致する場合には（ＳＰ５３：ＹＥＳ）検出された制御情報を前記第１の制御情報としてローカルメモリ５１Ａに送信することとしたが、比較部を個別のハードウェア構成としてもよい。
【０２０６】
さらに、ストレージ装置４は、チャネルアダプタ５と接続するキャッシュメモリ７を有し、キャッシュメモリ７は、制御情報のうちストレージ装置４を停止しても保存されるべき情報又は共有メモリ６に格納しきれない情報を第２の制御情報７３として記憶する第２の記憶部を有し、マイクロプロセッサ５０Ａは、第１の検索部に基づいて制御情報５３Ａを検出できない場合に（ＳＰ５１：ＮＯ）、第２の制御情報７３を検索する第２の検索部を備え（ＳＰ５６）、第２の検索部に基づいて検出された第２の制御情報７３を前記第１の制御情報としてローカルメモリ５１Ａに送信することとしたが、第２の検索部を個別のハードウェア構成としてもよい。
【０２０７】
加えて、第２の検索部（ＳＰ５６）は、比較部（ＳＰ５２及びＳＰ５３）により前記第１の世代管理情報５２０と前記第２の世代管理情報とが一致しない場合には（ＳＰ５３：ＮＯ）、第２の制御情報７３を検索するとした。
【０２０８】
また、本実施の形態では第２の記憶部は、キャッシュメモリ７としたため図示しなかったが、キャッシュメモリ７内に第２の記憶部を設けてもよい。
【産業上の利用可能性】
【０２０９】
本発明は、１又は複数のストレージシステムを有する記憶システムや、その他の形態の記憶システムに広く適用することができる。
【図面の簡単な説明】
【０２１０】
【図１】本実施の形態における記憶システムの全体構成を示すブロック図である。
【図２】本実施の形態における記憶システムの一部構成を示すブロック図である。
【図３】本実施の形態における属性情報管理テーブルを示す図表である。
【図４】本実施の形態におけるデータスロット管理テーブルを示す図表である。
【図５】本実施の形態における世代管理情報テーブルを示す図表である。
【図６】本実施の形態における制御情報の参照の説明に供するシーケンスである。
【図７】本実施の形態における制御情報の参照の説明に供するシーケンスである。
【図８】本実施の形態における制御情報の更新の説明に供するシーケンスである。
【図９】本実施の形態における制御情報の読み出し時のフローチャートである。
【図１０】本実施の形態におけるキャッシュメモリに格納される制御情報の構造図の一例である。
【図１１】本実施の形態におけるキャッシュメモリローカルメモリに格納される制御情報の構造図の一例である。
【図１２】本実施の形態における論理ボリュームに格納される制御情報の構造図の一例である。
【図１３】本実施の形態における制御情報を差分管理情報とした場合の格納手順を示すシーケンスである。
【図１４】本実施の形態における制御情報を差分管理情報とした場合の格納手順を示すシーケンスである。
【図１５】本実施の形態における制御情報を差分管理情報とした場合の格納手順を示すフローチャートである。
【図１６】本実施の形態における制御情報をログ情報とした場合の格納手順を示すシーケンスである。
【図１７】本実施の形態における制御情報をログ情報とした場合の格納手順を示すフローチャートである。
【図１８】本実施の形態における記憶システム停止時の制御情報の格納手順を示すシーケンスである。
【図１９】本実施の形態における記憶システム稼動時の制御情報の格納手順を示すシーケンスである。
【図２０】本実施の形態におけるホスト装置の読み書き要求に伴う制御情報の格納手順を示すブロック図である。
【図２１】本実施の形態におけるホスト装置の読み書き要求に伴う制御情報のアクセス手順を示すブロック図である。
【図２２】本実施の形態におけるホスト装置の読み書き要求に伴う制御情報のアクセス手順を示すシーケンスである。
【符号の説明】
【０２１１】
１……記憶システム、２……ホスト装置、４……ストレージ装置、５Ａ、５Ｂ……チャネルアダプタ、５１Ａ、５１Ｂ……ローカルメモリ、５２Ａ、５２Ｂ……世代管理情報テーブル、５３Ａ、５３Ｂ……制御情報、６……共有メモリ、６２……世代管理情報テーブル、７……キャッシュメモリ、７３……制御情報、１０……サービスプロセッサ
【図１】
2008065706.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008065706.tif 000007
【図６】
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【図７】
2008065706.tif 000009
【図８】
2008065706.tif 000010
【図９】
2008065706.tif 000011
【図１０】
2008065706.tif 000012
【図１１】
2008065706.tif 000013
【図１２】
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【図１３】
2008065706.tif 000015
【図１４】
2008065706.tif 000016
【図１５】
2008065706.tif 000017
【図１６】
2008065706.tif 000018
【図１７】
2008065706.tif 000019
【図１８】
2008065706.tif 000020
【図１９】
2008065706.tif 000021
【図２０】
2008065706.tif 000022
【図２１】
2008065706.tif 000023
【図２２】
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