(57)【要約】【課題】真性乱数を適切に得ることができるＡ／Ｄ変換器を提供する。【解決手段】入力信号に応じてスイッチングを行うことにより１または０の信号を出力する基本回路１１−１〜１１−ｎと、この基本回路１１−１〜１１−ｎの出力信号をラッチするラッチ回路１２−１〜１２−ｎとを１ブロック回路１３−１〜１３−ｎとして、この１ブロック回路１３−１〜１３−ｎを複数用いて構成したＡ／Ｄ変換器１０であって、前記複数の１ブロック回路１３−１〜１３−ｎの出力信号に基づき１ビットの出力信号を作成する１ビット作成回路１４と、前記複数の基本回路１１−１〜１１−ｎにおけるスイッチングを規定する電圧を各基本回路１１−１〜１１−ｎに供給するアナログカオス回路２１とを具備する。【選択図】図４
2008123374.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じてスイッチングを行うことにより１または０の信号を出力する基本回路と、この基本回路の出力信号をラッチするラッチ回路とを１ブロック回路として、この１ブロック回路を複数用いて構成したＡ／Ｄ変換器であって、
前記複数の１ブロック回路の出力信号に基づき１ビットの出力信号を作成する１ビット作成回路と、
前記複数の基本回路におけるスイッチングを規定する電圧を各基本回路に供給するアナログカオス回路と
を具備することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記基本回路は、インバータを含んで構成され、アナログカオス回路の出力を異なる抵抗を介して各インバータのバイアス電圧として供給することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
前記基本回路は、オペアンプを含んで構成され、アナログカオス回路の出力を異なる抵抗を介して各オペアンプのレファレンス電圧として供給することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項４】
１ビット作成回路は、予め１または０を保持した複数のレジスタと、各ラッチ回路の出力に基づき前記複数のレジスタから一つを選択する選択回路とを備えることを特徴とする請求項１乃至３のいずれかに記載のＡ／Ｄ変換器。
【請求項５】
選択回路は、各ラッチ回路毎に設けられ、対応のラッチ回路の出力を一方の入力端子に入力し、隣接するラッチ回路の出力を他方の入力端子に入力した複数の排他的論理和回路により構成されることを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項６】
選択回路は、隣接する二つのラッチ回路の出力をそれぞれの入力端子に入力した複数の第１段の排他的論理和回路と、隣接する二つの第１段の排他的論理和回路の出力をそれぞれの入力端子に入力した第２段の排他的論理和回路と、以下同様に隣接する前段の二つの排他的論理和回路の出力をそれぞれの入力端子に入力する排他的論理和回路とにより構成され、
第２段以降の排他的論理和回路は、前段から２以上の出力が得られる場合に設けられることを特徴とする請求項４に記載のＡ／Ｄ変換器。
【請求項７】
請求項１乃至６のいずれか１項に記載のＡ／Ｄ変換器と、
基本回路の入力端子に対し信号を与える第２のアナログカオス回路と
前記Ａ／Ｄ変換器の１ビット出力を経時的に所要ビット収集して出力する出力回路と、
を具備することを特徴とする乱数生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、真性乱数の生成に好適なＡ／Ｄ変換器及びそれを用いた乱数生成回路に関するものである。
【背景技術】
【０００２】
従来、アナログ回路を用いた乱数生成回路としては、例えば、特許文献１に示されているものが知られている。この特許文献１に記載のものでは、Ａ／Ｄ変換により得られた結果に対し可逆変換可能なデータ圧縮回路によって乱数性を抽出する操作を行っており、辞書に相当するデータが必要であり、処理も煩雑なものである。
【０００３】
一方、熱雑音やノイズを利用した真性乱数の生成手法では、生成される１／０に偏りが生じる傾向があり、また物理的条件によっては入出力に相関性が生じる場合がある。
【０００４】
更に、インバータを有するリング発振器についてインバータのサブストレートに印加する電源として電圧変動を生じるものを用いて、その出力をｎビットカウンタによりカウントした値を乱数として用いるものが開示されている。しかしながら、この手法においても、電源の電圧変動が頼りであり、電圧変動がパターン化するなどを原因として不規則性が失われる可能性がある。
【特許文献１】特許第３０３６６９８号公報
【特許文献２】特開２０００−３３１３０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記のような従来の乱数生成に係る問題点を解決せんとしてなされたもので、その目的は、真性乱数を適切に得ることができるＡ／Ｄ変換器を提供することであり、またそのＡ／Ｄ変換器を用いて構成した乱数生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係るＡ／Ｄ変換器は、入力信号に応じてスイッチングを行うことにより１または０の信号を出力する基本回路と、この基本回路の出力信号をラッチするラッチ回路とを１ブロック回路として、この１ブロック回路を複数用いて構成したＡ／Ｄ変換器であって、前記複数の１ブロック回路の出力信号に基づき１ビットの出力信号を作成する１ビット作成回路と、前記複数の基本回路におけるスイッチングを規定する電圧を各基本回路に供給するアナログカオス回路とを具備することを特徴とする。
【０００７】
本発明に係るＡ／Ｄ変換器では、前記基本回路は、インバータを含んで構成され、アナログカオス回路の出力を異なる抵抗を介して各インバータのバイアス電圧として供給することを特徴とする。
【０００８】
本発明に係るＡ／Ｄ変換器では、前記基本回路は、オペアンプを含んで構成され、アナログカオス回路の出力を異なる抵抗を介して各オペアンプのレファレンス電圧として供給することを特徴とする。
【０００９】
本発明に係るＡ／Ｄ変換器では、１ビット作成回路は、予め１または０を保持した複数のレジスタと、各ラッチ回路の出力に基づき前記複数のレジスタから一つを選択する選択回路とを備えることを特徴とする。
【００１０】
本発明に係るＡ／Ｄ変換器では、選択回路は、各ラッチ回路毎に設けられ、対応のラッチ回路の出力を一方の入力端子に入力し、隣接するラッチ回路の出力を他方の入力端子に入力した複数の排他的論理和回路により構成されることを特徴とする。
【００１１】
本発明に係るＡ／Ｄ変換器では、選択回路は、隣接する二つのラッチ回路の出力をそれぞれの入力端子に入力した複数の第１段の排他的論理和回路と、隣接する二つの第１段の排他的論理和回路の出力をそれぞれの入力端子に入力した第２段の排他的論理和回路と、以下同様に隣接する前段の二つの排他的論理和回路の出力をそれぞれの入力端子に入力する排他的論理和回路とにより構成され、第２段以降の排他的論理和回路は、前段から２以上の出力が得られる場合に設けられることを特徴とする。
【００１２】
本発明に係る乱数生成回路は、請求項１乃至６のいずれか１項に記載のＡ／Ｄ変換器と、基本回路の入力端子に対し信号を与える第２のアナログカオス回路と前記Ａ／Ｄ変換器の１ビット出力を経時的に所要ビット収集して出力する出力回路と、を具備することを特徴とする。
【発明の効果】
【００１３】
本発明では、入力信号に応じてスイッチングを行うことにより１または０の信号を出力する基本回路と、この基本回路の出力信号をラッチするラッチ回路とを１ブロック回路として、この１ブロック回路を複数用いて構成したので、基本回路が複数であることにより乱数性が確保され、更に複数の１ブロック回路の出力信号に基づき１ビットの出力信号を作成するので、選択により１と０の選択がランダムにされ得る。そして、複数の基本回路におけるスイッチングを規定する電圧を各基本回路に供給するアナログカオス回路を用いることにより更に乱数性の確保がなされる。
【発明を実施するための最良の形態】
【００１４】
＜実施例１＞
以下添付図面を参照して、本発明に係るＡ／Ｄ変換器及びそれを用いた乱数生成回路の実施例を説明する。各図において、同一の構成要素には、同一の符号を付して重複する説明を省略する。図１には、本発明の実施例に係るＡ／Ｄ変換器１０を用いて構成した乱数生成回路５０の構成を示すブロック図が示されている。
【００１５】
Ａ／Ｄ変換器１０には、入力信号をアナログカオス回路２０から得ている。アナログカオス回路２０としては、“負性抵抗発振回路”、“非線形インダクタンスをもつ直列共振回路”、“ダブルスクロール回路”等があるが、カオスを発生させる電子回路ならば基本的にどれを使用してもよい。本実施例では図２の等価回路に該当する“負性抵抗発振回路”を用いた。この“負性抵抗発振回路”を用いた回路としては、例えば特願２００５−３７６６２９号のものを用いることができる。図２の回路においては、負性抵抗ＭＲとコンデンサＣとを並列接続した回路を、抵抗ＲとインダクタンスＬとの直列回路に接続し、上記回路の端子である上記並列回路の端側接続点と抵抗Ｒの端側に対し電源Ｅｃｏｓ（ωｔ）を接続して電源供給を行うようにしたものである。
【００１６】
この図２の等価回路における回路方程式は次の(1)となる。
【００１７】
【数１】
2008123374.tif 000003
【００１８】
ここで図２中の電流 iについてキルヒホッフの法則を適用すると
【００１９】
【数２】
2008123374.tif 000004
【００２０】
が成り立つ。ここでコンデンサＣの電流値 i1 、 負性（非線形）抵抗ＭＲの電流値 i2 については次の(３)式及び(４)式が成り立つ。
【００２１】
【数３】
2008123374.tif 000005
【００２２】
上記(３)式と(４)式を(２)式に代入し得られた i を(１)式の微分方程式（R=1[Ω]とした）に適合後、式を整理すると次の（５）式となる。なお本稿での理論シミュレーション実験では（５）式を用いた。なお理論シミュレーションで得た電圧値Ｖは振幅値をそのままで昇圧／降圧されＡ／Ｄ変換器１０のトランジスタ（ＦＥＴ）に入力されるものとした。昇圧／降圧には電源を用いる。
【００２３】
【数４】
2008123374.tif 000006
【００２４】
図１のＡ／Ｄ変換器１０では、入力信号に応じてスイッチングを行うことにより１または０の信号を出力する基本回路１１−１、１１−２、・・・、１１−ｎと、この基本回路１１−１、１１−２、・・・、１１−ｎのそれぞれに対応し、基本回路１１−１、１１−２、・・・、１１−ｎの出力信号をラッチするラッチ回路１２−１、１２−２、・・・、１２−ｎを備える。基本回路１１−１、１１−２、・・・、１１−ｎにおけるそれぞれの一つと、このそれぞれに対応するラッチ回路１２−１、１２−２、・・・、１２−ｎにおけるそれぞれの一つとは、１ブロック回路１３−１、１３−２、・・・、１３−ｎを構成している。
【００２５】
１ブロック回路１３−１、１３−２、・・・、１３−ｎの出力信号は、１ビット作成回路１４に与えられ、１ビット作成回路１４では、１ブロック回路１３−１、１３−２、・・・、１３−ｎの出力信号に基づき１ビットの出力信号を作成するように構成されている。１ビット作成回路１４に接続された乱数値取得回路１９は、１ビット作成回路１４から出力される１ビットを所要ビット（ｍビット）蓄積して出力する。
【００２６】
基本回路１１−１、１１−２、・・・、１１−ｎに対しては、基本回路１１−１、１１−２、・・・、１１−ｎにおけるスイッチングを規定する電圧を各基本回路１１−１、１１−２、・・・、１１−ｎに供給するアナログカオス回路２１が接続されている。アナログカオス回路２１としては、“負性抵抗発振回路”、“非線形インダクタンスをもつ直列共振回路”、“ダブルスクロール回路”等があるが、カオスを発生させる電子回路ならば基本的にどれを使用してもよい。本実施例では図２の等価回路に該当する“負性抵抗発振回路”を用いた。この“負性抵抗発振回路”を用いた回路としては、例えば特願２００５−３７６６２９号のものを用いることができる。また、ラッチ回路１２−１、１２−２、・・・、１２−ｎに対してはラッチタイミングを与えるクロック源２２が接続されている。
【００２７】
図３に基本回路１１の構成を示す。この基本回路１１は、基本回路１１−１、１１−２、・・・、１１−ｎの構成である。基本回路１１は、ＦＥＴ１５、１６によるインバータであり、ＦＥＴ１５のドレインに電源電圧ＶDDを与え、ＦＥＴ１６のソースを接地し、ＦＥＴ１５、１６の接続点から出力を得ている。またＮＭＯＳのＦＥＴ１６におけるゲートに対しアナログカオス回路２０の出力信号を与え、ＮＭＯＳのＦＥＴ１６のサブストレートにアナログカオス回路２１の出力により作成された電位が与えられ、基板バイアス効果を与えている。ＦＥＴ１５、１６の接続点から出力された信号はインバータ１７により反転されてラッチ回路１２−１、１２−２、・・・、１２−ｎへ与えられる。
【００２８】
図４には、基本回路１１−１、１１−２、・・・、１１−ｎを除く構成を詳細に示した乱数生成回路５０が示されている。アナログカオス回路２０の出力は＋１．１８Ｖを介して基本回路１１−１、１１−２、・・・、１１−ｎのゲートに供給されている。また、アナログカオス回路２１の出力は−３．０Ｖを介して基本回路１１−１におけるＦＥＴ１６のサブストレートに供給され、各基本回路１１−１、１１−２、・・・、１１−ｎのＦＥＴ１６のサブストレート間には、抵抗素子Ｒ１〜Ｒｎ-1が接続され、更に基本回路１１−ｎのＦＥＴ１６のサブストレートとグラントとの間には、抵抗素子Ｒｎが接続され、抵抗分圧された電圧が基本回路１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートにバイアス電圧として供給されている。このため、基本回路１１−１、・・・、１１−ｎにおけるインバータの閾値が図４の下方（１１−ｎ）側へ向かう程低くなっている。
【００２９】
ラッチ回路１２−１、１２−２、・・・、１２−ｎは同一構成であり、図４に示されるようにインバータを三個直列接続し、中央のインバータに対しては向きを逆にしたインバータが接続されている。ＣＬＫはクロック源２２の出力であり、ｂＣＬＫはＣＬＫを反転したクロックを示す記号である。インバータには、出力端子の下段に示された側のクロック（クロックＣＬＫまたは反転クロックｂＣＬＫ）が入力され、下段に示された側のクロックがＨ（１）レベルに変化するタイミングで、インバータはその出力を変化させる。このためラッチ回路１２−１、１２−２、・・・、１２−ｎのそれぞれにおける最終段のインバータから出力される信号は、クロックＣＬＫがＨレベルへ変化した際に、出力側に接続されているＥＸ−ＯＲ（排他的論理和回路）へ供給される。各ＥＸ−ＯＲより後段が図１の１ビット作成回路１４となっている。
【００３０】
図４の実施例では、複数のＥＸ−ＯＲのそれぞれは、対応するラッチ回路の出力を一方の入力端子に入力し、隣接するラッチ回路の出力を他方の入力端子に入力する構成となっている。ラッチ回路１２−１、１２−２、・・・、１２−ｎからは、クロックＣＬＫがＨレベルとなると各ＥＸ−ＯＲへラッチされていた信号が送出される。
【００３１】
各ＥＸ−ＯＲの出力端子とグランドとの間には、ＦＥＴ１８が設けられており、また各ＥＸ−ＯＲの出力端子にはメモリセルＭのゲートが接続されており、ＦＥＴ１８のゲートに反転クロックｂＣＬＫがＬレベル（即ち、ＣＬＫがＨレベル）として与えられる毎に、出力がＨレベルであるＥＸ−ＯＲに接続されたメモリセルＭのみがオンとされるように構成されている。ｂＣＬＫがＨレベル（即ち、ＣＬＫがＬレベル）では、全てのＥＸ−ＯＲ出力端子の電荷を放電し、Ｌレベルとなりリセット状態となる。
【００３２】
メモリセルＭのドレイン側には、二つのインバータを相互に反対向きに並列接続して構成したレジスタＲＥＧが接続され、このレジスタＲＥＧには、インバータまたはバッファとを介してクロックカウンタ２５から供給される信号が格納されるように構成されている。図４に示す通り各レジスタに対してインバータとバッファとが、交互に設置されている。各メモリセルＭのソースはワイヤードオア接続され、１ビットの出力が出力端子から得られるように構成されている。
【００３３】
上記において、＋１．１８Ｖを介して基本回路１１−１、１１−２、・・・、１１−ｎのゲートに供給されているアナログカオス回路２０の出力は、基本回路１１におけるＮＭＯＳＦＥＴ１６におけるサブストレートのバイアス電圧から規定される閾値電圧範囲内において振幅が変化されるように構成されている。また、−３．０Ｖを介して基本回路１１−１におけるＦＥＴ１６のサブストレートに供給され、また、抵抗素子Ｒ１〜Ｒｎにより分圧されて基本回路１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートに供給されているアナログカオス回路２１の出力は、基本回路１１−１、・・・、１１−ｎにおける閾値として許容される範囲において振幅が変化されるように構成されている。
【００３４】
以上の通りに構成された乱数生成回路においては、＋１．１８Ｖを介して基本回路１１−１、１１−２、・・・、１１−ｎのゲートにアナログカオス回路２０の出力が供給され、−３．０Ｖを介してアナログカオス回路２１の出力が、基本回路１１−１におけるＦＥＴ１６のサブストレートに供給され、また、抵抗素子Ｒ１〜Ｒｎにより分圧されて基本回路１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートに供給される。抵抗素子Ｒ１〜Ｒｎにより分圧されている結果、ＮＭＯＳＦＥＴの閾値が図４の下方（１１−ｎ）側へ向かう程低くなっており、或る基本回路１１−ｉを境にして図４の上方側と下方側の出力は１と０とに分かれる。
【００３５】
従って、ラッチ回路１２−１、１２−２、・・・、１２−ｎに保持される信号も、ラッチ回路１２−ｉを境にして図４の上方側と下方側では、出力が１と０とに分かれる。このため、各ＥＸ−ＯＲの中で入力に１と０が揃うものは１つであって、各レジスタＲＥＧの中の１つのレジスタＲＥＧに保持されていた信号（１または０）が、クロックＣＬＫがＨレベルとされるタイミングでワイヤードオア接続へ出力される。
【００３６】
以降、クロックＣＬＫがＨレベルとされる毎に１ビット作成回路１４のメモリセルＭから信号が出力され、乱数値取得回路１９は所要ビット数を蓄積して所要ビット数を一単位として出力する。この間、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートにバイアス電圧として供給されている電圧は、アナログカオス回路２１から出力される信号の遷移に伴い変化しており、各インバータの閾値が変更され、アナログカオス回路２０から基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のゲートに供給される信号のレベルも変動することから、出力が１と０とに別れる境界の基本回路１１−ｉもランダム化され、加えて論理が１となるＥＸ−ＯＲについてもランダム化され、信号が取り出されるレジスタＲＥＧもランダム化され、真性乱数が得られる。
【００３７】
更に、クロックカウンタ２５は、乱数値取得回路１９が所要ビット（ｍビット）を揃える毎に出力を変化（１，０を変化）させるｍビットカウンタであり、各レジスタＲＥＧでは蓄積されていた信号値が図４に示されるように１から０へ(または、０から１へ)変更される。つまり、１を保持していたレジスタＲＥＧには０が保持され、０を保持していたレジスタＲＥＧには１が保持されることになる。係る処理は、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のゲートに与えられる振幅電圧値の最大幅によって取得される１／０頻度の偏りを補正する機能を与えるために行い、これはさらにランダム化にも寄与する。本実施例では、基本回路１１等の個数ｎは、アナログカオス回路２０の出力電圧をｎ段階で分割し得るＡ／Ｄ変換機１０の分解能に相当しているため、ｎは所望の分解能に応じて決定される。
【００３８】
図５に、上記乱数生成回路の各部における信号波形を示す。（ａ）は、アナログカオス回路２１の出力であり、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートにバイアス電圧として与えられているものを示す。（ｂ）は、アナログカオス回路２０の出力であり、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のゲートに与えられているものを示す。（ｃ）は、クロック源２２から供給されるクロックＣＬＫの例を示すものである。（ｄ）は、乱数値取得回路１９が揃えた所要ビット（ｍ＝８ビット）の乱数信号を示し、ここでは、乱数（11000010）が得られている。
【００３９】
図６に、先に述べた論理シミュレーションにおいて抽出した１００個の乱数値の時系列的変化を示すもので、乱数値を８ビット（０〜２５５）により示してある。更に、図７は、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のゲートに与えられているアナログカオス回路２０の出力を図６の場合とは僅かにインダクタンスＬを異ならせた場合に抽出された１００個の乱数値の時系列的変化を示す。図６と図７とを比較すると、時間軸は同一であるから、カオスの初期鋭敏性によって乱数生成パターンが変化することが分かる。このことから、ＲＬＣ等の各種パラメータを、例えば、既に出力された乱数値に基づき変更するなどの機構をアナログカオス回路２０に備えさせる等ことにより、予測不可能性を増大させ乱数性能を向上させる効果がある。
【００４０】
ここでMOSトランジスタの閾値電圧特性としての式Vth(通常およそ0.7[V])は、次の式(６)により表すことができる。なお、本実施例における理論シミュレーションで使用した具体的な数値は以下の表１の通りである。
【００４１】
【数５】
2008123374.tif 000007
【００４２】
【表１】
2008123374.tif 000008
【００４３】
ここで、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートにバイアス電圧として与えた閾値特性は図８のようであり、線形でないため、閾値特性を図９に示すように線形とすべく、基本回路１１−１、１１−２、・・・、１１−ｎにおけるＦＥＴ１６のサブストレートに入力される閾値電圧がリニアに参照されるように予め基本回路１１−１、１１−２、・・・、１１−ｎ間（図４）の抵抗Ｒ（Ｒ1〜Ｒn）の値を例えば図１０のように調整しておくことで乱数性が向上する。図１０に示した例は、本シミュレーションで行った分解能１６として実験した場合における抵抗Ｒの具体的比率例を示してある。
【００４４】
次に、図１に示される如く負性抵抗回路を用い、基本回路は図３に示したＮＭＯＳ型とし、Ａ／Ｄ変換器１０を用いた乱数生成回路５０として図４に示した回路を想定して理論シミュレーションを行い乱数抽出し、乱数検定を行った結果を説明する。
【００４５】
＜理論シミュレーション＞
図２の等価回路に該当する(５)式を用い、カオス信号を発生させ図４のＡ／Ｄ変換器１０を想定して、乱数抽出を行う理論シミュレーションを実行した。(５)式での本実験で使用した具体的パラメータを以下の表２、表３に列記する。
【００４６】
【表２】
2008123374.tif 000009
【００４７】
【表３】
2008123374.tif 000010
【００４８】
上記の表２に示す通り、バイアス電圧の周波数はゲート入力電圧の周波数の約0.3倍を与えている。また、生成した信号の電圧値（図２のＶ）ついて、電源により、バイアス入力信号は -3 [V] 降圧したものを、また、ゲート入力信号は +1.18[V] 昇圧したものを基本回路１１に与えるものとした（図４）。ここで、上記表２、表３のパラメータ条件にて外部入力信号Ｖについて１周期当りの微分した結果を横軸dV/dtとし、縦軸にＶをプロット（ポアンカレプロット）したグラフを図１１と図１２に示す。この図１１、図１２を観察すると、カオスの特徴であるストレンジアトラクタが確認できる。
【００４９】
ここで、乱数の取得方法としては31ビット連続取得して整数（0〜2147483647）とし、それを2147483647で割った０〜1までの数値を乱数として、それを５万個分採った（分解能は48段）。その乱数値は図１３に示すようである。乱数を取得するタイミングは、基本回路のゲートに入力されるアナログカオス回路２０（図1）の外部強制振動の１周期を１クロック長とし、その１クロックのHigh-Edgeを受け乱数ビットとして抽出を行った。更に、任意クロック数でクロックカウンタ２５（図４）により各レジスタＲＥＧの１／０反転を行っているが、ここではクロック数が５０となる毎に反転を行っている。
【００５０】
＜乱数検定＞
＜１．NIST乱数検定＞
乱数性能の指標としてNIST乱数検定を実施した。以下にNIST乱数検定の概要について簡単に説明する。
＜NIST乱数検定について＞
現在最も広く使われている乱数検定法の１つで、米国国立標準技術研究所（NIST：National Institute of Standard   and Technology）が公開し、１５の検定方式で構成される。被検定データは、１系列を1,000,000[bit]とし、それを1,000系列分用意し、計1,000,000,000[bit]で検定することを推奨している。また、系列ごとにp-valueを算出し，計1,000個のp-valueに対して、UNIFORMITY（一様性）とPROPORTION（棄却率１％での３σ範囲にあるかどうか）の視点から乱数性を評価するものである。
【００５１】
NIST乱数検定で行ったパラメータ条件は上記実施条件で分解能のみ５６で行い、計1,000,000,000[bit]分を取得しNIST乱数検定ツールにより検定を実施した。実施した結果はUNIFORMITYでは全て合格し、PROPORTIONでは１件について僅かな値で不合格となったが、（nonperiodic-templatesテスト148件中の１件）、許容範囲から大幅にずれた異常値によるものではない。これより、本発明による手法にて生成される乱数列は極めて高い割合でNIST検定に合格しているため良質であると判断できた。
【００５２】
＜２．分解能による平均値測定とシリアル相関検定＞
カオス信号の振幅による１／０頻度の偏り防止を目的とし、クロックカウンタによる効果を見るため平均値を測定し、外部強制信号入力が線形のため、その相関が生じていないかを見積るため相関検定を実施した。この2項目について分解能を変化させたことによる乱数検定を行った。実施した条件は上記理論シミュレーションをそのまま使用した。
【００５３】
＜２−１．平均値測定＞
０から１までの実数の一様乱数ｎ個の平均値、95％以上が次の（７）式の範囲に入ることが要件である。
【００５４】
【数６】
2008123374.tif 000011
【００５５】
本実験では０〜１の実数値を5万サンプリングしたことにより、平均値が約95％以上の確率で0.49741801 〜 0.50258199の間に入る。
【００５６】
＜２−２．シリアル相関検定＞
隣同士乱数値（Un-1,Un : 0<n）の依存度を測る相関係数Cの統計量計算を行った。相関係数Cは次の式(８)により定義される。
【００５７】
【数７】
2008123374.tif 000012
【００５８】
上記で、Ｃの値として良いものは次の式(９)によりμnとσnとを定義して、μn - 2σn 〜μn - 2σnの間で、Ｃは約95%以上の確率でこの範囲に入ることが条件である。
【００５９】
【数８】
2008123374.tif 000013
【００６０】
本シミュレーションでは０〜１の実数値を５万採ったため、 -0.00896463 〜 0.00892463の範囲になる。乱数検定は乱数値サンプル数５万個（155万ビット分）取得し分解能（図４の基本回路数）を６〜６４までとし、さらに各分解能でバイアスに入力されるアナログカオス回路２１（図４）のL値(図２)を5種類(L1=1.3331e-06, L2=1.3332e-06, L3=1.3333e-06, L4=1.3334e-06, L5=1.3335e-06)用意し平均値と相関係数を出した。
【００６１】
上記の結果を図１４に示す。ここで、平均値については分解能６まで合格範囲に入っており、シリアル相関検定では分解能８までがほとんど合格範囲に入っているが、分解能６で合格範囲外になっている。この検定結果からは分解能８までが許容されることが推察されるが、実装ではその他の検定を考え分解能やパラメータを設定する。
【００６２】
＜実施例２＞
第１の実施例では、基本回路１１として図３に示したＮＭＯＳ型のインバータを採用したが、第２の実施例においては図１５に示すＣＭＯＳ型を基本回路１１に採用する。その他は、第１の実施例と同様の構成を採用する。この図１５の構成ではＮＭＯＳのＦＥＴ１６とPＭＯＳのＦＥＴ１５の両サブストレートにアナログカオス回路２１の出力により作成された電位を与え、基板バイアス効果を与えている。これにより、ＮＭＯＳのＦＥＴ１６とＰＭＯＳのＦＥＴ１５による相乗効果で、閾値電圧の区分けがより敏感になる効果が期待され、インバータのように振舞うところから消費電流の削減が狙える。
【００６３】
＜実施例３＞
この第３の実施例においては図１６に示すＯＰアンプ２６を含む回路を基本回路１１に採用する。ＯＰアンプ２６の入力端子(非反転端子)にアナログカオス回路２０による出力を供給し、ＯＰアンプ２６のレファレンス端子にアナログカオス回路による出力を供給する。図１６のＯＰアンプ型は、一般的に高速Ａ／Ｄコンバータとして使用されているが、参照電圧にアナログカオス回路による非線形な振動を加えて協調させる方式となる。ＯＰアンプ２６では、閾値の区分けがより明確になり、カオス信号をより正確に量子化して１／０ビットを抽出する機能を与える。
【００６４】
＜実施例４＞
図４に示した第１の実施例では、メモリセルＭからデータを取り出すようにしているが、本第４の実施例では、図１７に示すようにパリティ回路（偶数か奇数か）を使用した１ビット作成回路１４Ａを採用し、１か０を出力する。即ち、１ビット作成回路１４Ａは、隣接する二つのラッチ回路の出力をそれぞれの入力端子に入力した複数の第１段の排他的論理和回路と、隣接する二つの第１段の排他的論理和回路の出力をそれぞれの入力端子に入力した第２段の排他的論理和回路と、以下同様に隣接する前段の二つの排他的論理和回路の出力をそれぞれの入力端子に入力する排他的論理和回路とにより構成する。第２段以降の排他的論理和回路は、前段から２以上の出力が得られる場合に設けられる。これ以外の点において第１の実施例と同一の構成を備える。このような構成によっても、ランダムな１ビットの検出を行うことができ、第１の実施例と同様の効果を得ることができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施例に係るＡ／Ｄ変換器及びそれを用いて構成した乱数生成回路の構成を示すブロック図。
【図２】本発明の第１の実施例に係るＡ／Ｄ変換器及び乱数生成回路に用いたアナログカオス回路の等価回路を示す図。
【図３】本発明の第１の実施例に係るＡ／Ｄ変換器及び乱数生成回路に用いた基本回路の詳細構成を示す図。
【図４】本発明の第１の実施例に係るＡ／Ｄ変換器及びそれを用いて構成した乱数生成回路の詳細構成を示す図。
【図５】本発明の第１の実施例に係るＡ／Ｄ変換器及びそれを用いて構成した乱数生成回路の各部における信号波形を示す図。
【図６】論理シミュレーションにおいて抽出した１００個の乱数値の時系列的変化を示す図。
【図７】図６とはパラメータを異ならせた論理シミュレーションにおいて抽出した１００個の乱数値の時系列的変化を示す図。
【図８】本発明の第１の実施例に係るＡ／Ｄ変換器及びそれを用いて構成した乱数生成回路の基本回路におけるＦＥＴのサブストレートにバイアス電圧として与えた閾値特性を示す図。
【図９】図８の閾値特性を線形にした場合の特性図。
【図１０】図９の特性を得るための、基本回路間に接続された抵抗の抵抗値を示す図。
【図１１】所定パラメータ条件にて外部入力信号Ｖについて１周期当りの微分した結果を横軸dV/dtとし、縦軸にＶをプロット（ポアンカレプロット）したグラフ。
【図１２】所定パラメータ条件にて外部入力信号Ｖについて１周期当りの微分した結果を横軸dV/dtとし、縦軸にＶをプロット（ポアンカレプロット）したグラフ。
【図１３】所定取得方法により取得した乱数値の分布を示す図。
【図１４】本シミュレーションによる乱数検定結果を示す図。
【図１５】２の実施例に係るＡ／Ｄ変換器及び乱数生成回路に用いた基本回路の詳細構成を示す図。
【図１６】本発明の第３の実施例に係るＡ／Ｄ変換器及び乱数生成回路に用いた基本回路の詳細構成を示す図。
【図１７】本発明の第４の実施例に係るＡ／Ｄ変換器及び乱数生成回路に用いた基本回路の詳細構成を示す図。
【符号の説明】
【００６６】
１０  Ａ／Ｄ変換器
１１、１１−１〜１１−ｎ  基本回路
１２−１〜１２−ｎ  ラッチ回路
１３−１〜１３−ｎ  ブロック回路
１４、１４Ａ  １ビット作成回路
１５、１６、１８  ＦＥＴ
１７  インバータ
２０、２１  アナログカオス回路
２２  クロック源
２５  クロックカウンタ
２６  ＯＰアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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