(57)【要約】【課題】動作電圧を低電圧化した場合のデータ読出動作の安定性向上を実現する。【解決手段】フラッシュメモリで構成されたメモリセルアレイ102には、互いに逆相のデータが書き込まれる正メモリセル100と負メモリセル101の対が複数設けられており、データ読出対象のメモリセル100,101に接続されたビット線105,107、Ｉ／Ｏ線124,129を充電した後に、データ読出対象のメモリセル100,101に接続されたワード線103の電位WLを上昇させる。これにより、書き込まれているデータに応じてデータ読出対象のメモリセル100,101に流れる電流によりＩ／Ｏ線124,129の電位BL,BLNの一方が低下し始める。電位BL,BLNの一方がセンスアンプ148の回路閾値以下に低下すると読出データが確定し、確定した読出データがセンスアンプ出力信号SAOUTとして出力される。【選択図】図１
2008065966.tif 000002
【特許請求の範囲】
【請求項１】
互いに逆相のデータが書き込まれる記憶セル対が複数設けられた不揮発性の記憶部と、
前記データ読出対象の記憶セル対に選択信号が各々入力されることで、前記データ読出対象の記憶セル対の各々に流れる、前記データ読出対象の記憶セル対の各々に書き込まれているデータに応じた電流によって、前記データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線の一方の電圧が閾値を越えて変化した後の前記第１及び第２信号線の電圧の大小関係に基づいて、前記データ読出対象の記憶セル対に書き込まれているデータを検知する検知手段と、
を含む不揮発性半導体記憶装置。
【請求項２】
データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線を充電する充電手段を更に備え、
前記検知手段は、前記充電手段によって前記第１及び第２信号線が充電された後に、前記データ読出対象の記憶セル対に選択信号を各々入力することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記検知手段は、前記第１及び第２信号線の電圧が各々前記閾値を越えて変化していない間は、第１出力信号及び第２出力信号として同レベルの信号を出力し、前記第１及び第２信号線の一方の電圧が閾値を越えて変化すると、前記第１及び第２出力信号のレベルを相違させると共に、電圧が閾値を越えて変化した信号線が前記第１信号線か前記第２信号線かに応じて前記第１及び第２出力信号のレベルの大小関係を切り替える検知回路を備え、前記第１及び第２出力信号の一方を読出データとして出力することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第１及び第２信号線の一方の電圧が閾値を越えて変化したことをトリガとして、前記充電手段及び前記検知手段を含む周辺回路の動作を停止させる動作停止制御手段を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記検知手段から出力された読出データを、前記第１及び第２信号線の一方の電圧が閾値を越えて変化したことをトリガとしてラッチするラッチ手段を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記不揮発性の記憶部には複数本のビット線が設けられ、互いに逆相のデータが書き込まれる前記記憶セル対を成す一対の記憶セルが前記複数本のビット線のうちの互いに異なるビット線に接続されるように、前記不揮発性の記憶部に設けられた個々の記憶セルが前記複数本のビット線の何れかに各々接続されており、
前記充電手段は、前記不揮発性の記憶部に設けられた複数のビット線のうちデータ読出対象の記憶セル対に接続された一対のビット線のみを前記第１信号線及び前記第２信号線を介して充電すると共に、前記検知手段による前記データ読出対象の記憶セル対に書き込まれているデータの検知が完了すると、前記一対のビット線を放電させて基準電圧にすることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記記憶セル対が複数設けられた前記不揮発性の記憶部は、個々の記憶セル対を成す一対の記憶セルに接続された一対のビット線の間に、別の記憶セル対の記憶セルに接続されたビット線が位置しているように、前記複数の記憶セル対及び前記複数のビット線が配置されていることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に係り、特に、フラッシュメモリ等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
図５を参照し、従来のフラッシュメモリ記憶装置の構成の一例を説明する。図５に示すフラッシュメモリ記憶装置２０はフラッシュメモリで構成されたメモリセルアレイ２２を備え、メモリセルアレイ２２には、浮遊ゲートを有するトランジスタから成るフラッシュメモリのメモリセル２４がマトリクス状に多数個配置されている。また、メモリセルアレイ２２には複数本のワード線２６が設けられ、個々のメモリセル２４のゲート電極は何れかのワード線２６に各々接続されている。ワード線２６はワード線ドライバ２８を介して複数本のワードアドレス信号線３０の何れかに各々接続されている。また、メモリセルアレイ２２には複数本のソース線３２も設けられ、個々のメモリセル２４のソース電極は複数本のソース線３２の何れかに各々接続されている。またメモリセルアレイ２２には複数本のビット線３４も設けられ、個々のメモリセル２４のドレイン電極は複数本のビット線３４の何れかに各々接続されている。
【０００３】
複数本のビット線３４はビット線選択ゲート３６に各々接続されている。個々のビット線選択ゲート３６は、ソース電極にビット線３４が接続され、ゲート電極に複数本の正ビットアドレス信号線３８の何れかが接続され、ドレイン電極にＩ／Ｏ線４０が接続されたＮ型トランジスタ４２と、各々インバータ４４を介して正ビットアドレス信号線３８に接続された複数本の負ビットアドレス信号線４６の何れかがゲート電極に接続され、ドレイン電極にビット線３４が接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ４８から構成されている。
【０００４】
また、Ｉ／Ｏ線４０はセンスアンプ５０に接続されている。センスアンプ５０は、センスアンプ活性化信号SAENが入力されるインバータ５２と、ゲート電極にセンスアンプ活性化信号SAENが入力され、ドレイン電極にＩ／Ｏ線４０が接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ５４と、ゲート電極にインバータ５２の出力端が接続され、ドレイン電極がセンスノードSNに接続され、ソース電極にＩ／Ｏ線４０が接続されたＮ型トランジスタ５６と、ゲート電極にインバータ５２の出力端が接続され、ドレイン電極がセンスノードSNに接続され、ソース電極に電源電圧Ｖddが供給されるＰ型トランジスタ５８と、入力端がセンスノードSNに接続されたインバータ６０と、ゲート電極及びドレイン電極がセンスノードSNに接続され、ソース電極に電源電圧Ｖddが供給されるＰ型トランジスタ６２から構成されている。
【０００５】
図６を参照し、上記構成のフラッシュメモリ記憶装置２０におけるメモリセルアレイ２２からのデータ読出動作を説明する。図６に示す時刻ｔ＝t0ではフラッシュメモリ記憶装置２０がスタンバイ状態となっており、ワード線ドライバ２８に供給されるワード線電圧VWL、個々のワード線２６の電位WLは何れも基準電圧Ｖssになっている。またスタンバイ状態では、複数本のワードアドレス信号線３０を伝送されるワードアドレス信号PX、複数本の正ビットアドレス信号線３８を伝送される正ビットアドレス信号PYは何れも基準電圧Ｖssになっており、個々のビット線選択ゲート３６のＮ型トランジスタ４２が何れもオフ、Ｎ型トランジスタ４８が何れもオンとなっていることで、個々のビット線３４の電位BLは何れも基準電圧Ｖssになっている。またスタンバイ状態では、センスアンプ５０に供給されるセンスアンプ活性化信号SAENが電源電圧Ｖddになっており、センスアンプ５０のＮ型トランジスタ５４がオンに、Ｎ型トランジスタ５６がオフになっていることで、Ｉ／Ｏ線４０の電位IOは基準電圧Ｖssになっている。また、Ｐ型トランジスタ５８がオンになっていることで、センスノードSNの電位は電源電圧Ｖddになっており、センスアンプ出力信号SAOUTは基準電圧Ｖssになっている。
【０００６】
ここで、時刻ｔ＝t1のデータ読出動作開始時には、ワード線ドライバ２８に供給されるワード線電圧VWLが、図示しない昇圧回路によって昇圧されることで電圧Ｖrd迄上昇し始める（但し、Ｖrd＞メモリセル２４の閾値Ｖt）。また、時刻ｔ＝t1では読出対象のメモリセル２４を指定するワードアドレス信号PXがワードアドレス信号線３０を伝送される。これにより、読出対象のメモリセル２４に接続されたワード線２６がワード線ドライバ２８によって選択され、選択されたワード線２６にワード線電圧VWLが供給されることで、選択されたワード線２６の電位WLも電圧Ｖrd迄上昇し始める。また、時刻ｔ＝t1では読出対象のメモリセル２４を指定する正ビットアドレス信号PYが正ビットアドレス信号線３８を伝送される。これにより、読出対象のメモリセル２４に接続されたビット線３４と接続されているビット線選択ゲート３６では、Ｎ型トランジスタ４２がオン、Ｎ型トランジスタ４８がオフになることで、読出対象のメモリセル２４に接続されたビット線３４をＩ／Ｏ線４０と接続する。
【０００７】
更に、時刻ｔ＝t1ではセンスアンプ活性化信号SAENが電源電圧Ｖddから基準電圧Ｖssに切り替わる。これにより、センスアンプ５０のＮ型トランジスタ５４及びＰ型トランジスタ５８がオフに、Ｎ型トランジスタ５６がオンに切り替わり、センスノードSNは電源電圧Ｖddの供給が遮断される一方でＩ／Ｏ線４０と接続される。このときのセンスノードSNの電位は、センスノードSNの容量に蓄積された正電荷と、ビット線３４及びＩ／Ｏ線４０の容量に蓄積された負電荷との差引きによって定まるが、センスノードSNの容量はビット線３４及びＩ／Ｏ線４０の容量よりも大幅に小さいので、センスノードSNの容量に蓄積された正電荷が放電されることでセンスノードSNの電位はセンスアンプ５０の回路閾値以下に低下する。
【０００８】
また、時刻ｔ＝t2では読出対象のメモリセル２４に接続されたワード線２６の電位WLがメモリセル２４の閾値Ｖt未満となっているため、読出対象のメモリセル２４に書き込まれているデータの値に拘わらず読出対象のメモリセル２４はオンにはならないが、センスノードSNの電位がセンスアンプ５０の回路閾値以下に低下することで、Ｐ型トランジスタ６２がオンになり、Ｐ型トランジスタ６２を流れる電流によってセンスノードSN、Ｉ／Ｏ線４０及びビット線３４が充電されることで、センスノードSNの電位、Ｉ／Ｏ線４０の電位IO及びビット線３４の電位BLは上昇する。
【０００９】
また、時刻ｔ＝t3では読出対象のメモリセル２４に接続されたワード線２６の電位WLがメモリセル２４の閾値Ｖt以上となり、読出対象のメモリセル２４にデータ１が書き込まれている場合には読出対象のメモリセル２４がオンになる。この場合、センスノードSNの電位、Ｉ／Ｏ線４０の電位IO及びビット線３４の電位BLは、オンしたメモリセル２４を流れる電流とＰ型トランジスタ６２を流れる電流の比率によって定まるが、オンしたメモリセル２４を流れる電流に比べてＰ型トランジスタ６２を流れる電流の方が小さいため、センスノードSNの電位は低下し、センスアンプ５０の回路閾値以下になる。これにより、インバータ６０からセンスアンプ出力信号SAOUTとして電源電圧Ｖdd（読出データ＝１）が出力される。
【００１０】
一方、読出対象のメモリセル２４にデータ０が書き込まれている場合には読出対象のメモリセル２４がオフ状態になり、この場合、センスノードSNの電位、Ｉ／Ｏ線４０の電位IO及びビット線３４の電位BLは、オフ状態のメモリセル２４を流れる電流とＰ型トランジスタ６２を流れる電流の比率によって定まるが、Ｐ型トランジスタ６２を流れる電流に比べてオフ状態のメモリセル２４を流れる電流の方が小さいため、センスノードSNの電位は上昇し、センスアンプ５０の回路閾値よりも大きくなる。これにより、インバータ６０からセンスアンプ出力信号SAOUT（読出データ）として基準電圧Ｖss（読出データ＝０）が出力される。
【００１１】
上記に関連して特許文献１には、フラッシュメモリセルが、蓄積ゲートを有する蓄積トランジスタと、選択ゲートを有する選択トランジスタとを備えた構成において、第１電圧から第２電圧へ選択ゲートがスイッチングされる間、スイッチング回路によって蓄積ゲートをフローティングのままとし、第１電圧を第２電圧よりも低くした技術が開示されている。
【特許文献１】特表２００５−５１２２６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
最近、不揮発性メモリであるフラッシュメモリは、低コスト化に伴って用途が多様化してきているが、特に各種の携帯機器用のフラッシュメモリに対しては、消費電流（消費電力）の低減を目的として動作電圧の低電圧化が求められている。これに対し、図５に示すような構成のフラッシュメモリ記憶装置は、動作電圧を低電圧化するとデータ読出動作が不安定になるという問題がある。
【００１３】
すなわち、図５に示すフラッシュメモリ記憶装置２０において、メモリセルアレイ２２から正しくデータを読み出すためには、Ｐ型トランジスタ６２を流れる電流をＩp、オン状態のメモリセル２４を流れる電流Ｉonの最小値をＩonmin、オフ状態のメモリセル２４を流れる電流Ｉoffの最大値をＩoffmaxとすると、
Ｉoffmax＜Ｉp＜Ｉonmin
なる条件を常に満足するように回路を設計する必要がある。電流Ｉon,Ｉoffは動作電圧や周囲温度に応じて変化するが、動作電圧(電源電圧Ｖdd)が十分に高ければ電流Ｉonと電流Ｉoffの差を大きくすることができ、これに伴い電流Ｉoffmaxと電流Ｉonminにも十分な差を確保できるので、上記条件を満足するように回路を設計することは容易である。
【００１４】
しかし、動作電圧を低電圧化すると電流Ｉonは低下する。また、電流Ｉonはメモリセル２４の閾値電圧Ｖtcによっても変化するが、動作電圧を低電圧化すると閾値電圧Ｖtcの変化が電流Ｉonに与える影響が大きくなる（閾値電圧Ｖtcの変化に対する電流Ｉonの変化の傾きが大きくなる）ので、メモリセルアレイ２２の製造ばらつきに起因する個々のメモリセル２４の閾値電圧Ｖtcのばらつきの影響も受け、動作電圧の低電圧化に伴って電流Ｉonminはかなり小さな値となる。従って、動作電圧の低電圧化に伴って電流Ｉoffmaxと電流Ｉonminの差は非常に小さくなる。
【００１５】
更に、Ｐ型トランジスタ６２を流れる電流ＩpもＰ型トランジスタ６２の閾値電圧Ｖtpによって変化するが、動作電圧を低電圧化すると閾値電圧Ｖtpの変化が電流Ｉpに与える影響が大きくなる（閾値電圧Ｖtpの変化に対する電流Ｉpの変化の傾きが大きくなる）ので、Ｐ型トランジスタ６２の製造ばらつきに起因する個々のＰ型トランジスタ６２の閾値電圧Ｖtpのばらつきの影響により、動作電圧の低電圧化に伴って電流Ｉpの変動範囲も大きくなる。従って、動作電圧を低電圧化すると、前述の条件を常に満足するように回路を設計することが困難となり、データ読出動作が不安定化することになる。
【００１６】
これに対して特許文献１には、フラッシュメモリセルを２個のトランジスタ（蓄積トランジスタと選択トランジスタ）で構成することが開示されているものの、動作電圧を低電圧化した場合のデータ読出動作の安定性向上を実現する技術については何ら記載されていない。
【００１７】
本発明は上記事実を考慮して成されたもので、動作電圧を低電圧化した場合のデータ読出動作の安定性向上を実現できる不揮発性半導体記憶装置を得ることが目的である。
【課題を解決するための手段】
【００１８】
上記目的を達成するために請求項１記載の発明に係る不揮発性半導体記憶装置は、互いに逆相のデータが書き込まれる記憶セル対が複数設けられた不揮発性の記憶部と、前記データ読出対象の記憶セル対に選択信号が各々入力されることで、前記データ読出対象の記憶セル対の各々に流れる、前記データ読出対象の記憶セル対の各々に書き込まれているデータに応じた電流によって、前記データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線の一方の電圧が閾値を越えて変化した後の前記第１及び第２信号線の電圧の大小関係に基づいて、前記データ読出対象の記憶セル対に書き込まれているデータを検知する検知手段と、を含んで構成されている。
【００１９】
請求項１記載の発明に係る不揮発性の記憶部には、互いに逆相のデータが書き込まれる記憶セル対が複数設けられている。また請求項１記載の発明では、データ読出対象の記憶セル対に選択信号が各々入力される。これにより、データ読出対象の記憶セル対の各々には、当該記憶セル対の各々に書き込まれているデータに応じた電流が流れる。本発明によれば、互いに逆相のデータが記憶セル対に書き込まれているので、選択信号が入力されることでデータ読出対象の記憶セル対の各々に流れる電流の大きさは相違するものの、動作電圧を低電圧化した場合、データ読出対象の記憶セル対の各々に流れる電流の差は小さくなる。
【００２０】
一方、記憶セルに電流が流れると、記憶セルに接続された信号線の電圧が記憶セルに流れる電流の大きさに応じた速度で変化するので、データ読出対象の記憶セル対の各々に流れる電流の差が小さい場合にも、データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線の電圧は、接続されている記憶セルを流れる電流の時間積分に相当する変化を示し、時間をおくことで明瞭な差を生ずる。上記に基づき請求項１記載の発明に係る検知手段は、データ読出対象の記憶セル対の各々に流れる、データ読出対象の記憶セル対の各々に書き込まれているデータに応じた電流によって、データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線の一方の電圧が閾値を越えて変化した後の第１及び第２信号線の電圧の大小関係に基づいて、データ読出対象の記憶セル対に書き込まれているデータを検知している。
【００２１】
このように請求項１記載の発明では、従来のように記憶セルを流れる電流自体の大きさに基づいて、データ読出対象の記憶セルに書き込まれているデータを検知することに代えて、データ読出対象の記憶セル対の各々を流れる電流によって第１及び第２信号線の電圧を変化させることを、一方の電圧が閾値を越えて変化する迄継続させることで、データ読出対象の記憶セル対の各々に流れる電流の差を増幅して第１及び第２信号線の電圧の差に反映させており、第１及び第２信号線の一方の電圧が閾値を越えて変化した後の第１及び第２信号線の電圧の大小関係に基づいて、データ読出対象の記憶セル対に書き込まれているデータを検知しているので、動作電圧の低電圧化に伴ってデータ読出対象の記憶セル対の各々に流れる電流の差が小さくなったとしても、データ読出対象の記憶セル対に書き込まれているデータを確実に検知することができ、動作電圧を低電圧化した場合のデータ読出動作の安定性向上を実現することができる。
【００２２】
なお、請求項１記載の発明において、例えば請求項２に記載したように、データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線を充電する充電手段を更に設け、検知手段を、充電手段によって第１及び第２信号線が充電された後に、データ読出対象の記憶セル対に選択信号を各々入力するように構成してもよい。この場合、第１及び第２信号線の電圧は、充電手段によって充電されることで或る値迄上昇された後に、接続されている記憶セルを流れる電流の大きさに応じた速度で低下することになり、第１及び第２信号線の一方の電圧が閾値以下に低下した後の第１及び第２信号線の電圧の大小関係に基づいて、データ読出対象の記憶セル対に書き込まれているデータが検知されることになる。
【００２３】
また、請求項１記載の発明において、検知手段は、例えば請求項３に記載したように、第１及び第２信号線の電圧が各々閾値を越えて変化していない間は、第１出力信号及び第２出力信号として同レベルの信号を出力し、第１及び第２信号線の一方の電圧が閾値を越えて変化すると、第１及び第２出力信号のレベルを相違させると共に、電圧が閾値を越えて変化した信号線が第１信号線か第２信号線かに応じて第１及び第２出力信号のレベルの大小関係を切り替える検知回路を備え、第１及び第２出力信号の一方（又はそれを反転させた信号）を読出データとして出力するように構成することが好ましい。これにより、検知手段の検知回路から出力される第１及び第２出力信号のレベルに基づいて、第１及び第２信号線の一方の電圧が閾値を越えて変化したか否か（すなわち読出データが確定したか否か）を、検知手段の外部の回路が判断することが可能となる。
【００２４】
また、請求項１記載の発明において、例えば請求項４に記載したように、第１及び第２信号線の一方の電圧が閾値を越えて変化したことをトリガとして、充電手段及び検知手段を含む周辺回路の動作を停止させる動作停止制御手段を更に設けることが好ましい。なお、第１及び第２信号線の一方の電圧が閾値を越えて変化したことは、例えば検知手段が請求項３に記載した構成であれば、検知手段の検知回路から出力される第１及び第２出力信号のレベルが、同レベルからレベルが相違している状態に切り替わったか否かを検出することで検知することができる。請求項４記載の発明では、第１及び第２信号線の一方の電圧が閾値を越えて変化して読出データが確定すると、充電手段及び検知手段を含む周辺回路の動作が動作停止制御手段によって停止されるので、本発明に係る不揮発性半導体記憶装置の消費電流（消費電力）を低減することができる。
【００２５】
また、請求項１記載の発明において、例えば請求項５に記載したように、検知手段から出力された読出データを、第１及び第２信号線の一方の電圧が閾値を越えて変化したことをトリガとしてラッチするラッチ手段を更に設けることが好ましい。なお、第１及び第２信号線の一方の電圧が閾値を越えて変化したことは、例えば検知手段が請求項３に記載した構成であれば、検知手段の検知回路から出力される第１及び第２出力信号のレベルが、同レベルからレベルが相違している状態に切り替わったか否かを検出することで検知することができ、例えば請求項４に記載した動作停止制御手段が設けられている構成であれば、当該動作停止手段から周辺回路の動作を停止させる信号が出力されたか否かを検出することで検知することも可能である。請求項５記載の発明では、第１及び第２信号線の一方の電圧が閾値を越えて変化して読出データが確定すると、検知手段から出力された読出データがラッチ手段によってラッチされるので、例えば読出データが確定すると請求項４に記載した動作停止制御手段によって周辺回路の動作が停止される構成であっても、読出データを確実に保持することができる。
【００２６】
ところで、不揮発性の記憶部に複数本のビット線が設けられ、互いに逆相のデータが書き込まれる記憶セル対を成す一対の記憶セルが複数本のビット線のうちの互いに異なるビット線に接続されるように、不揮発性の記憶部に設けられた個々の記憶セルが複数本のビット線の何れかに各々接続されている構成において、前述した請求項２記載の発明のように、データ読出対象の記憶セル対に選択信号を各々入力する前に、データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１信号線及び第２信号線を予め充電する場合、データ読出対象の記憶セル対に選択信号を各々入力する前に、不揮発性の記憶部に設けられたビット線も予め（選択信号入力前に）充電することが望ましい。
【００２７】
ここで、ビット線の充電は、不揮発性の記憶部に設けられた全てのビット線を対象として行うことも可能であるが、不揮発性の記憶部には、一般に複数の記憶セルがマトリクス状に配列され、記憶セルに選択信号を入力するために不揮発性の記憶部に設けられる信号線（ワード線）の各々にも、互いに異なるビット線に接続された複数の記憶セルが接続されていることが多い。このため、不揮発性の記憶部に設けられた全てのビット線を予め充電する構成を採用したとすると、データ読出対象の記憶セル対と同一のワード線に接続されたデータ読出対象でない記憶セルにも選択信号が入力され、当該記憶セルに書き込まれているデータに応じた電流（放電電流）が流れてしまうことで、データ読み出し時の消費電流（電力）が大きいという問題がある。
【００２８】
上記を考慮すると、請求項２記載の発明において、不揮発性の記憶部に複数本のビット線が設けられ、互いに逆相のデータが書き込まれる記憶セル対を成す一対の記憶セルが複数本のビット線のうちの互いに異なるビット線に接続されるように、不揮発性の記憶部に設けられた個々の記憶セルが複数本のビット線の何れかに各々接続されている場合は、請求項６に記載したように、充電手段を、不揮発性の記憶部に設けられた複数のビット線のうちデータ読出対象の記憶セル対に接続された一対のビット線のみを第１信号線及び第２信号線を介して充電すると共に、検知手段によるデータ読出対象の記憶セル対に書き込まれているデータの検知が完了すると、前記一対のビット線を放電させて基準電圧にするように構成することが好ましい。
【００２９】
これにより、データ読出対象の記憶セル対からデータが読み出される（データ読出対象の記憶セル対に書き込まれているデータが検知手段によって検知される）際に、不揮発性の記憶部に設けられた複数のビット線のうちデータ読出対象の記憶セル対に接続された一対のビット線が充電手段により第１又は第２信号線を介して充電される一方で、それ以外のビット線は充電されないので、不揮発性の記憶部が、データ読出対象の記憶セル対以外の記憶セルにも選択信号が入力される構成であったとしても、選択信号が入力されたデータ読出対象の記憶セル対以外の記憶セルに、書き込まれているデータに応じた電流（放電電流）が流れることを防止することができるので、不揮発性の記憶部からのデータの読み出し時の消費電力を低減することができる。
【００３０】
また、請求項６記載の発明において、データ読出対象の記憶セル対に接続された一対のビット線の電圧は、データ読出対象の記憶セル対からのデータ読み出し時に、第１信号線及び第２信号線と同じく、時間をおくことで明瞭な差を生ずる変化を示すが、不揮発性の記憶部は集積回路化されることが一般的であるので、不揮発性の記憶部上ではビット線を含む各配線が元々接近しており、不揮発性の記憶部上でのデータ読出対象の記憶セル対に接続された一対のビット線の間隔が比較的小さかったとすると、データ読み出し時に一対のビット線の電圧が前述のように変化することで、一対のビット線を流れる電流（電圧の変化）が干渉し合って電圧が変動し、データの誤読み出しが発生する等のように、不揮発性の記憶部からのデータ読み出しの安定性が低下するという問題がある。
【００３１】
上記を考慮すると、請求項６記載の発明において、記憶セル対が複数設けられた不揮発性の記憶部は、例えば請求項７に記載したように、個々の記憶セル対を成す一対の記憶セルに接続された一対のビット線の間に、別の記憶セル対の記憶セルに接続されたビット線が位置しているように、複数の記憶セル対及び複数のビット線が配置されていることが好ましい。これにより、前記一対の記憶セルに接続された一対のビット線の間に位置している別の記憶セル対の記憶セルに接続されたビット線がシールド線として作用することになるので、前記当該一対のビット線を流れる電流（電圧の変化）が干渉し合って電圧が変動することを防止することができ、不揮発性の記憶部からのデータ読み出しの安定性を向上させることができる。
【発明の効果】
【００３２】
以上説明したように本発明は、互いに逆相のデータが書き込まれたデータ読出対象の記憶セル対に選択信号を各々入力されることで、データ読出対象の記憶セル対の各々に流れる、データ読出対象の記憶セル対の各々に書き込まれているデータに応じた電流によって、データ読出対象の記憶セル対のうちの互いに異なる記憶セルに接続された第１及び第２信号線の一方の電圧が閾値を越えて変化した後の第１及び第２信号線の電圧の大小関係に基づいて、データ読出対象の記憶セル対に書き込まれているデータを検知するようにしたので、動作電圧を低電圧化した場合のデータ読出動作の安定性向上を実現できる、という優れた効果を有する。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して本発明の実施形態の一例を詳細に説明する。
【００３４】
〔第１実施形態〕
図１には本第１実施形態に係る不揮発性半導体記憶装置１０が示されている。不揮発性半導体記憶装置１０は不揮発性の記憶部としてフラッシュメモリで構成されたメモリセルアレイ１０２を備えている。メモリセルアレイ１０２には、浮遊ゲートを有するトランジスタから成るフラッシュメモリのセルがマトリクス状に多数個配置されており、メモリセルアレイ１０２に設けられた多数個のメモリセルのうち、半数のメモリセルが正メモリセル１００として用いられ、残りのメモリセルが負メモリセル１０１として用いられる。個々の負メモリセル１０１は互いに異なる正メモリセル１００に対応しており、個々の負メモリセル１０１には、対応する正メモリセル１００に書き込まれるデータを反転させた逆相のデータが各々書き込まれる。
【００３５】
メモリセルアレイ１０２には、複数本のワード線１０３から成るワード線群１０４が設けられており、対応する正メモリセル１００と負メモリセル１０１が同一のワード線１０３に各々接続されるように、個々のメモリセル１００，１０１のゲート電極は複数本のワード線１０３の何れかに各々接続されている。また、メモリセルアレイ１０２には複数本（ワード線１０３と同数）のソース線１０９から成るソース線群１１０も設けられており、対応する正メモリセル１００と負メモリセル１０１が同一のソース線１０９に各々接続されるように、個々のメモリセル１００，１０１のソース電極は複数本のソース線１０９の何れかに各々接続されている。またメモリセルアレイ１０２には、複数本の正ビット線１０５から成る正ビット線群１０６及び複数本（正ビット線１０５と同数）の負ビット線１０７から成る負ビット線群１０８も設けられており、個々の正メモリセル１００のドレイン電極は複数本の正ビット線１０５の何れかに各々接続され、個々の負メモリセル１０１のドレイン電極は複数本の負ビット線１０７の何れかに各々接続されている。
【００３６】
なお、メモリセルアレイ１０２に設けられた多数個のメモリセルのうち、半数の正メモリセル１００は、全ての正メモリセル１００がマトリクス状に配置されて成る正メモリセル群を形成し、残りの半数の負メモリセル１０１は、全ての負メモリセル１０１がマトリクス状に配置されて成り前記正メモリセル群の隣に配置された負メモリセル群を形成している。このように、メモリセルアレイ１０２上では正メモリセル１００の配置領域と負メモリセル１０１の配置領域が分けられており、これにより、メモリセルアレイ１０２に設けられた対応する正メモリセル１００と負メモリセル１０１の個々の対は、メモリセルアレイ１０２上において、正メモリセル１００に接続された正ビット線１０５と、負メモリセル１０１に接続された負ビット線１０７の間に、別のメモリセルに接続されたビット線が各々複数本配置されている状態とされている。このように、メモリセルアレイ１０２は詳しくは請求項７に記載の不揮発性の記憶部に対応している。
【００３７】
また、メモリセルアレイ１０２のワード線群１０４はワード線ドライバ群１１７に接続されている。不揮発性半導体記憶装置１０には、ワードアドレス信号PXを伝送するワードアドレス信号線１１４がワード線１０３と同数だけ設けられて成るワードアドレス信号線群１１５が設けられており、ワード線ドライバ群１１７はワード線１０３及びワードアドレス信号線１１４と同数のワード線ドライバ１１６を備えている。個々のワード線ドライバ１１６は、入力端が複数本のワードアドレス信号線１１４のうちの互いに異なるワードアドレス信号線１１４に各々接続されると共に、出力端が複数本のワード線１０３のうちの互いに異なるワード線１０３に各々接続されている。不揮発性半導体記憶装置１０は、ポンプ活性化信号PUMPENが入力されワード線電圧VWLを出力するワード線電圧昇圧回路１１３を備えており、ワード線電圧昇圧回路１１３から出力されたワード線電圧VWLは正電源電圧として個々のワード線ドライバ１１６に各々供給される。
【００３８】
また不揮発性半導体記憶装置１０には、正ビットアドレス信号PYを伝送する正ビットアドレス信号線１１８が正ビット線１０５及び負ビット線１０７と同数設けられて成る正ビットアドレス信号線群１１９と、負ビットアドレス信号線１２０が正ビットアドレス信号線１１８（及び正ビット線１０５、負ビット線）と同数設けられて成る負ビットアドレス信号線群１２１が各々設けられている。負ビットアドレス信号線群１２１の個々の負ビットアドレス信号線１２０は、正ビットアドレス信号線群１１９のうちの互いに異なる正ビットアドレス信号線１１８に対応している。正ビットアドレス信号線群１１９と負ビットアドレス信号線群１２１の間には、正ビットアドレス信号線１１８及び負ビットアドレス信号線１２０と同数のインバータ１２２を備えたインバータ群１２３が接続されている。インバータ群１２３の個々のインバータ１２２は、入力端が正ビットアドレス信号線群１１９のうちの互いに異なる正ビットアドレス信号線１１８に各々接続されており、個々のインバータ１２２の出力端は、負ビットアドレス信号線群１２１のうちの互いに異なる負ビットアドレス信号線１２０（入力端に接続された正ビットアドレス信号線１１８に対応する負ビットアドレス信号線１２０）に接続されている。これにより、負ビットアドレス信号線群１２１の個々の負ビットアドレス信号線１２０には、対応する正ビットアドレス信号線１１８に供給された正ビットアドレス信号PYのレベルを反転した負ビットアドレス信号PYNがインバータ群１２３より供給される。
【００３９】
また、メモリセルアレイ１０２の正ビット線群１０６には正ビット線選択ゲート群１２８が接続されており、メモリセルアレイ１０２の負ビット線群１０８には負ビット線選択ゲート群１３３が接続されている。正ビット線選択ゲート群１２８は、正ビット線群１０６と同数設けられ互いに異なる正ビット線１０５、互いに異なる正ビットアドレス信号線１１８、及び、互いに異なる負ビットアドレス信号線１２０と接続された正ビット線選択ゲート１２７を備えており、個々の正ビット線選択ゲート１２７は、正ビットアドレス信号線１１８がゲート電極に接続され、正Ｉ／Ｏ線１２４がドレイン電極に接続され、正ビット線１０５がソース電極に接続されたＮ型トランジスタ１２５と、負ビットアドレス信号線１２０がゲート電極に接続され、正ビット線１０５がドレイン電極に接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ１２６から構成されている。なお、同一の正ビット線選択ゲート１２７に設けられたＮ型トランジスタ１２５，１２６には、対応するビットアドレス信号線１１８，１２０が接続されている。
【００４０】
また、負ビット線選択ゲート群１３３は、負ビット線１０７と同数設けられ互いに異なる負ビット線１０７、互いに異なる正ビットアドレス信号線１１８、及び、互いに異なる負ビットアドレス信号線１２０と接続された負ビット線選択ゲート１３２を備えており、個々の負ビット線選択ゲート１３２は、正ビットアドレス信号線１１８がゲート電極に接続され、負Ｉ／Ｏ線１２９がドレイン電極に接続され、負ビット線１０７がソース電極に接続されたＮ型トランジスタ１３０と、負ビットアドレス信号線１２０がゲート電極に接続され、負ビット線１０７がドレイン電極に接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ１３１から構成されている。なお、個々の負ビット線選択ゲート１３２は、対応する正ビット線選択ゲート１２７（接続されている負ビット線１０７に対応する正ビット線１０５（本実施形態では、対応するメモリセル１００，１０１が接続されているビット線１０５，１０７を「対応する」と称している))と同一のビットアドレス信号線１１８，１２０に接続されている。
【００４１】
また、不揮発性半導体記憶装置１０はプリチャージ回路１４１を備えている。プリチャージ回路１４１は、センスアンプ活性化信号SAEN及びプリチャージ活性化信号PRENが各々入力される２入力２入力ＡＮＤゲート１３６と、ゲート電極に２入力ＡＮＤゲート１３６の出力端が接続され、ドレイン電極に正Ｉ／Ｏ線１２４が接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ１３７と、ゲート電極に２入力ＡＮＤゲート１３６の出力端が接続され、ドレイン電極に負Ｉ／Ｏ線１２９が接続され、ソース電極に基準電圧Ｖssが供給されるＮ型トランジスタ１３８と、ゲート電極にプリチャージ活性化信号PRENが入力され、ドレイン電極に正Ｉ／Ｏ線１２４が接続され、ソース電極に電源電圧Ｖddが供給されるＰ型トランジスタ１３９と、ゲート電極にプリチャージ活性化信号PRENが入力され、ドレイン電極に負Ｉ／Ｏ線１２９が接続され、ソース電極に電源電圧Ｖddが供給されるＰ型トランジスタ１４０と、から構成されている。なお、プリチャージ回路１４１は請求項２に記載の充電手段に対応している。また、プリチャージ回路１４１は、正ビット線選択ゲート群１２８及び負ビット線選択ゲート群１３３と共に請求項６に記載の充電手段に対応している。
【００４２】
更に、不揮発性半導体記憶装置１０はセンスアンプ１４８を備えている。センスアンプ１４８は、３個の入力端のうちの第１入力端が負Ｉ／Ｏ線１２９に接続され、第２入力端にセンスアンプ活性化信号SAENが入力され、第３入力端に正データ出力信号DN（後述する３入力ＮＯＲゲート１４５の出力信号）が入力され、負データ出力信号DNNを出力する３入力ＮＯＲゲート１４４と、３個の入力端のうちの第１入力端が正Ｉ／Ｏ線１２４に接続され、第２入力端にセンスアンプ活性化信号SAENが入力され、第３入力端に負データ出力信号DNNが入力され、正データ出力信号DNを出力する３入力ＮＯＲゲート１４５と、正データ出力信号DNが入力されセンスアンプ出力信号SAOUTを出力するバッファ１４７と、から構成されている。なお、センスアンプ１４８は請求項１に記載の検知手段（詳しくは請求項２，３に記載の検知手段）に対応している。
【００４３】
次に本第１実施形態の作用として、不揮発性半導体記憶装置１０のメモリセルアレイ１０２に記憶されているデータの読出動作について、図２を参照して説明する。なお、説明の簡略化のため、ソース線群１１０の個々のソース線１０９は全て基準電圧Ｖssに固定されているものとする。また図２において、データの読出動作は時刻ｔ＝t1より開始されるが、以下ではデータ読出動作の説明に先立ち、時刻ｔ＝t1以前（時刻ｔ＝t0）の期間（スタンバイ状態となっている期間）における不揮発性半導体記憶装置１０の動作について説明する。
【００４４】
スタンバイ状態の期間には、ポンプ活性化信号PUMPENが電源電圧Ｖddになっている。このため、ポンプ活性化信号PUMPENが入力されるワード線電圧昇圧回路１１３はスタンバイ状態では非活性状態になっており、ワード線電圧VWLとして基準電圧Ｖssをワード線電圧昇圧回路１１３へ供給する。またスタンバイ状態では、ワードアドレス信号線群１１５の個々のワードアドレス信号線１１４を伝送されるワードアドレス信号PXが全て基準電圧Ｖssになっており、ワード線ドライバ群１１７の個々のワード線ドライバ１１６は全て非選択状態となり、ワード線群１０４の個々のワード線１０３に基準電圧Ｖssを出力している（個々のワード線１０３の電位WLを全て基準電圧Ｖssにしている）。
【００４５】
またスタンバイ状態では、正ビットアドレス信号線群１１９の個々の正ビットアドレス信号線１１８を伝送される正ビットアドレス信号PYが全て基準電圧Ｖssになっており、この正ビットアドレス信号PYのレベルがインバータ群１２３の個々のインバータ１２２によって各々反転されることで、負ビットアドレス信号線群１２１の個々の負ビットアドレス信号線１２０を伝送される負ビットアドレス信号PYNは全て電源電圧Ｖddになっている。これに伴い、正ビット線選択ゲート群１２８の個々の正ビット線選択ゲート１２７は、スタンバイ状態ではＮ型トランジスタ１２５がオフ、Ｎ型トランジスタ１２６がオンになっており、オンになっているＮ型トランジスタ１２６によって正ビット線群１０６の個々の正ビット線１０５が基準電圧Ｖssに各々接続されることで、個々の正ビット線１０５の電位BLは全て基準電圧Ｖssになっている。また負ビット線選択ゲート群１３３の個々の負ビット線選択ゲート１３２についても、同様にＮ型トランジスタ１３０がオフ、Ｎ型トランジスタ１３１がオンになっており、オンになっているＮ型トランジスタ１３１によって負ビット線群１０８の個々の負ビット線１０７が基準電圧Ｖssに各々接続されることで、個々の負ビット線１０７の電位BLNも全て基準電圧Ｖssになっている。
【００４６】
更に、スタンバイ状態では、センスアンプ活性化信号SAEN及びプリチャージ活性化信号PRENが各々電源電圧Ｖddになっており、プリチャージ回路１４１のＰ型トランジスタ１３９，１４０が各々オフに、Ｎ型トランジスタ１３７，１３８が各々オンになっている。従って、オンになっているＮ型トランジスタ１３７によって正Ｉ／Ｏ線１２４が基準電圧Ｖssに接続されることで、正Ｉ／Ｏ線１２４の電位IOは基準電圧Ｖssになっており、オンになっているＮ型トランジスタ１３８によって負Ｉ／Ｏ線１２９が基準電圧Ｖssに接続されることで、負Ｉ／Ｏ線１２９の電位IONも基準電圧Ｖssになっている。また、正Ｉ／Ｏ線１２４の電位IO及び負Ｉ／Ｏ線１２９の電位IONが各々基準電圧Ｖssになっていることに伴い、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９に接続されたセンスアンプ１４８では、正データ出力信号DN、負データ出力信号DNN及びセンスアンプ出力信号SAOUTが各々基準電圧Ｖssになっている。
【００４７】
メモリセルアレイ１０２に記憶されているデータの読出動作は、時刻ｔ＝t1より正ビット線１０５及び負ビット線１０７を充電するプリチャージ動作が行われることで開始される。すなわち、時刻ｔ＝t1ではプリチャージ活性化信号PRENが基準電圧Ｖssへ変化し、このプリチャージ活性化信号PRENのレベル変化に伴い、プリチャージ回路１４１のＮ型トランジスタ１３７，１３８がオンからオフへ切り替わる一方、Ｐ型トランジスタ１３９，１４０がオフからオンへ切り替わり、オンになったＰ型トランジスタ１３９によって正Ｉ／Ｏ線１２４が電源電圧Ｖddに接続されると共に、オンになったＰ型トランジスタ１４０によって負Ｉ／Ｏ線１２９が電源電圧Ｖddに接続される。
【００４８】
また時刻ｔ＝t1では、正ビットアドレス信号線群１１９の個々の正ビットアドレス信号線１１８を伝送される正ビットアドレス信号PYのうち、読出対象のメモリセル１００，１０１に対応する（読出対象のメモリセル１００，１０１に接続された）特定の正ビットアドレス信号線１１８を伝送される正ビットアドレス信号PY<j>のみが基準電圧Ｖssから電源電圧Ｖddに切り替わり（正ビットアドレス信号PY<j>を伝送する特定の正ビットアドレス信号線１１８が選択され）、この正ビットアドレス信号PY<j>のレベルが、インバータ群１２３のうちの対応するインバータ１２２によって反転されることで、特定の正ビットアドレス信号線１１８に対応する特定の負ビットアドレス信号線１２０を伝送される負ビットアドレス信号PYN<j>が電源電圧Ｖddから基準電圧Ｖssに切り替わる(図示省略)。
【００４９】
これに伴い、正ビット線選択ゲート群１２８のうち、選択された正ビットアドレス信号線１１８及び対応する負ビットアドレス信号線１２０に接続された正ビット線選択ゲート１２７では、Ｎ型トランジスタ１２５がオフからオンに切り替わる一方、Ｎ型トランジスタ１２６がオンからオフに切り替わり、当該正ビット線選択ゲート１２７に接続されている正ビット線１０５が正Ｉ／Ｏ線１２４と接続される。また、負ビット線選択ゲート群１３３のうち、選択された正ビットアドレス信号線１１８及び対応する負ビットアドレス信号線１２０に接続された負ビット線選択ゲート１３２では、Ｎ型トランジスタ１３０がオフからオンに切り替わる一方、Ｎ型トランジスタ１３１がオンからオフに切り替わり、当該負ビット線選択ゲート１３２に接続されている負ビット線１０７が負Ｉ／Ｏ線１２９と接続される。
【００５０】
これにより、プリチャージ回路１４１によって正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９に電流が供給され、図２に正Ｉ／Ｏ線電位IO、負Ｉ／Ｏ線電位ION、正ビット線電位BL<j>及び負ビット線電位BLN<j>として示すように、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９が電源電圧Ｖddに充電され、読出対象のメモリセル１００，１０１に対応する（読出対象のメモリセル１００，１０１に接続された）正ビット線１０５及び負ビット線１０７が(Ｖdd−Ｖtn)に充電される（但し、ＶtnはＮ型トランジスタの閾値電圧Ｖt）。なお、このときの正ビット線１０５及び正Ｉ／Ｏ線１２４と、負ビット線１０７及び負Ｉ／Ｏ線１２９は、一方が請求項１に記載の第１信号線に、他方が請求項１に記載の第２信号線に対応している。
【００５１】
一方、その他の正ビットアドレス信号線１１８（読出対象のメモリセル１００，１０１に対応する特定の正ビットアドレス信号線１１８以外の正ビットアドレス信号線１１８）を伝送される正ビットアドレス信号PY<x>は基準電圧Ｖssのまま維持されるので、その他の負ビットアドレス信号線１２０（特定の正ビットアドレス信号線１１８に対応する特定の負ビットアドレス信号線１２０以外の負ビットアドレス信号線１２０）を伝送される負ビットアドレス信号PYN<x>は電源電圧Ｖddのまま維持される。従って、正ビット線選択ゲート群１２８のうち、その他の正ビットアドレス信号線１１８及びその他の負ビットアドレス信号線１２０に接続された個々の正ビット線選択ゲート１２７では、Ｎ型トランジスタ１２５がオフ、Ｎ型トランジスタ１２６がオンのまま維持され、これらの正ビット線選択ゲート１２７に接続されているその他の正ビット線１０５は正Ｉ／Ｏ線１２４と接続されない。また、負ビット線選択ゲート群１３３のうち、その他の正ビットアドレス信号線１１８及びその他の負ビットアドレス信号線１２０に接続された個々の負ビット線選択ゲート１３２では、Ｎ型トランジスタ１３０がオフ、Ｎ型トランジスタ１３１がオンのまま維持され、これらの負ビット線選択ゲート１３２に接続されているその他の負ビット線１０７も負Ｉ／Ｏ線１２９と接続されない。
【００５２】
これにより、図２に正ビット線電位BL<j-1>, BL<j+1>及び負ビット線電位BLN<j-1>, BLN<j+1>として示すように、読出対象のメモリセル１００，１０１に対応しない（読出対象のメモリセル１００，１０１に接続されていない）正ビット線１０５及び負ビット線１０７の電位は基準電圧Ｖssのまま維持されるので、メモリセルアレイ１０２に設けられた正ビット線群１０６及び負ビット線群１０８のうち、読出対象のメモリセル１００，１０１に対応する正ビット線１０５及び負ビット線１０７のみが、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９を介して(Ｖdd−Ｖtn)に充電されることになる。
【００５３】
また、時刻ｔ＝t1〜t2の期間におけるプリチャージ動作により、正Ｉ／Ｏ線１２４の電位IO及び負Ｉ／Ｏ線１２９の電位IONが電源電圧Ｖddに達すると共に、読出対象のメモリセル１００，１０１に対応する正ビット線１０５の電位BL<j>及び負ビット線１０７の電位BLN<j>が(Ｖdd−Ｖtn)に達することで、時刻ｔ＝t2になると、読出対象のメモリセル１００，１０１に対応する正ビット線１０５及び負ビット線１０７へのプリチャージ動作が終了され、センスアンプの活性化動作及びＶＷＬポンプ活性化動作が行われる。
【００５４】
すなわち時刻ｔ＝t2になると、ポンプ活性化信号PUMPENが電源電圧Ｖddから基準電圧Ｖssへ切り替わり、これに伴い活性状態となったワード線電圧昇圧回路１１３がワード線電圧VWLの昇圧動作を開始することで、ワード線電圧VWLが基準電圧Ｖssから上昇し始め、最終的には電圧Ｖrd（Ｖrd＞Ｖdd：但し図２も参照）に達する。また、時刻ｔ＝t2になると、センスアンプ活性化信号SAENが電源電圧Ｖddから基準電圧Ｖssへ切り替わると共に、プリチャージ活性化信号PRENが基準電圧Ｖssから電源電圧Ｖddへ切り替わる。これにより、プリチャージ回路１４１のＰ型トランジスタ１３９，１４０がオンからオフへ切り替わり、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９と電源電圧Ｖddとの接続が切断されることで、読出対象のメモリセル１００，１０１に対応する正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９への電流供給（プリチャージ）が停止される。
【００５５】
また、時刻ｔ＜t2の期間にはセンスアンプ活性化信号SAENが電源電圧Ｖddになっているので、センスアンプ１４８の２入力ＮＯＲゲート１４５から出力される正データ出力信号DN及び２入力ＮＯＲゲート１４４から出力される負データ出力信号DNNは、無条件に（他の入力端から入力される信号のレベルに拘わらず）基準電圧Ｖssになっているが、時刻ｔ＝t2になりセンスアンプ活性化信号SAENが電源電圧Ｖddから基準電圧Ｖssへ切り替わると、正データ出力信号DN及び負データ出力信号DNNは、２入力ＮＯＲゲート１４５，１４４の他の入力端から入力される信号のレベルに応じて切り替わる状態（活性状態）となる。但し、センスアンプ１４８の２入力ＮＯＲゲート１４５，１４４に入力される正Ｉ／Ｏ線１２４の電位IO及び負Ｉ／Ｏ線１２９の電位IONは、前述のプリチャージ動作によって電源電圧Ｖddになっているので、センスアンプ１４８の正データ出力信号DN及び負データ出力信号DNNは、センスアンプ活性化信号SAENのレベルの変化に拘わらず時刻ｔ＜t2の期間と同様に基準電圧Ｖssに維持され、これに伴いセンスアンプ出力信号SAOUTも基準電圧Ｖssに維持される。
【００５６】
また、時刻ｔ＝t3になるとワード線の選択動作が行われる。すなわち時刻ｔ＝t3になると、ワードアドレス信号線群１１５の個々のワードアドレス信号線１１４を伝送されるワードアドレス信号PXのうち、読出対象のメモリセル１００，１０１に対応する特定のワードアドレス信号線１１４を伝送されるワードアドレス信号PX< i >のみが選択的に基準電圧Ｖssから電源電圧Ｖddに切り替わる（ワードアドレス信号PX< i >を伝送する特定のワードアドレス信号線１１４が選択される）。これにより、ワード線ドライバ群１１７のうち選択されたワードアドレス信号線１１４と接続されたワード線ドライバ１１６は、ワード線電圧昇圧回路１１３より供給されているワード線電圧VWLを、ワード線ドライバ１１６に接続されているワード線１０３（読出対象のメモリセル１００，１０１が接続されたワード線１０３）に供給（出力）する。
【００５７】
また、時刻ｔ＝t3に行われたワード線の選択動作により、当該ワード線１０３の電位WLは、図２に示すように時刻ｔ＝t4にはメモリセル１００，１０１の閾値電圧である電圧Ｖtを越え、最終的には電圧Ｖrdまで上昇する。なお、読出対象のメモリセル１００，１０１が接続されたワード線１０３の電位WLの上昇は、請求項１に記載の選択信号の入力に対応している。ワード線１０３の電位WLが電圧Ｖtを越えると（時刻ｔ＝t4になると）、センスアンプ１４８による読出対象のメモリセル１００，１０１からのデータ読出動作が行われる。
【００５８】
すなわち、対応する正メモリセル１００、負メモリセル１０１には逆相のデータが書き込まれており、ワード線１０３の電位WLが電圧Ｖtを越えると、読出対象のメモリセル１００，１０１のうちデータ１が書き込まれているメモリセルはオンになり、データ０が書き込まれているメモリセルはオフのままとなる。例えば読出対象の正メモリセル１００にデータ１が、読出対象の負メモリセル１０１にデータ０が書き込まれていた場合、オンになった読出対象の正メモリセル１００のドレイン電極と接続された正ビット線１０５、及び、当該正ビット線１０５と接続された正Ｉ／Ｏ線１２４は、正メモリセル１００を流れるオン電流により放電されることで、正ビット線１０５の電位BL<j>及び正Ｉ／Ｏ線１２４の電位IOは図２に実線で示すように低下していき、放電が終了した時点では共に基準電圧Ｖssになる。また、オフのままとなっている読出対象の負メモリセル１０１を流れるオフ電流は微小であるので、オフのままとなっている読出対象の負メモリセル１０１のドレイン電極と接続された負ビット線１０７、及び、当該負ビット線１０７と接続された負Ｉ／Ｏ線１２９は放電されず、図２に実線で示すように、負ビット線１０７の電位BLN<j>は電圧(Ｖdd−Ｖtn)のまま、負Ｉ／Ｏ線１２９の電位IONは電源電圧Ｖddのまま保持される。
【００５９】
一方、例えば読出対象の正メモリセル１００にデータ０が、読出対象の負メモリセル１０１にデータ１が書き込まれていた場合、オンになった読出対象の負メモリセル１０１のドレイン電極と接続された負ビット線１０７、及び、当該負ビット線１０７と接続された負Ｉ／Ｏ線１２９は、負メモリセル１０１を流れるオン電流により放電されることで、負ビット線１０７の電位BLN<j>及び負Ｉ／Ｏ線１２９の電位IONは図２に破線で示すように低下していき、放電が終了した時点では共に基準電圧Ｖssになる。また、オフのままとなっている読出対象の正メモリセル１００を流れるオフ電流は微小であるので、オフのままとなっている読出対象の正メモリセル１００のドレイン電極と接続された正ビット線１０５、及び、当該正ビット線１０５と接続された正Ｉ／Ｏ線１２４は放電されず、図２に破線で示すように、正ビット線１０５の電位BL<j>は電圧(Ｖdd−Ｖtn)のまま、正Ｉ／Ｏ線１２４の電位IOは電源電圧Ｖddのまま保持される。
【００６０】
このように、本第１実施形態では、対応する正メモリセル１００と負メモリセル１０１に逆相のデータを書き込んでおき、読出対象の正メモリセル１００に接続された正ビット線１０５の電位BL<j>及び読出対象の負メモリセル１０１に接続された負ビット線１０７の電位BLN<j>を各々(Ｖdd−Ｖtn)に、正ビット線１０５に接続された正Ｉ／Ｏ線１２４の電位IO及び負ビット線１０７に接続された負Ｉ／Ｏ線１２９の電位IONを各々Ｖddに充電した後に、それぞれのメモリセル１００，１０１に接続されたワード線１０３の電位WLをメモリセル１００，１０１の閾値電圧Ｖtよりも大きくすることで、メモリセル１００，１０１のうちデータ１が書き込まれている一方のメモリセルをオンさせるので、ビット線１０５，１０７の電位BL<j>,BLN<j>及びＩ／Ｏ線１２４，１２９の電位IO,IONは、接続されているメモリセルを流れる電流（オン電流又はオフ電流）を時間積分したに相当する変化を示し、不揮発性半導体記憶装置１０の動作電圧（電源電圧Ｖdd）の低電圧化に伴い、読出対象のメモリセル１００，１０１を流れるオン電流とオフ電流の差が小さくなっていたとしても、ワード線１０３の電位WLが電圧Ｖtを越え、読出対象のメモリセル１００，１０１の一方がオンになったタイミング（時刻ｔ＝t4）より一定時間が経過した後には（例えば時刻ｔ＝t5となったタイミングには）、正ビット線１０５を介して正メモリセル１００と接続されている正Ｉ／Ｏ線１２４の電位IOと、負ビット線１０７を介して負メモリセル１０１と接続されている負Ｉ／Ｏ線１２９の電位IONには大きな差が生ずる（オンしたメモリセルに接続されているビット線及びＩ／Ｏ線の電位のみが大きく低下する）。
【００６１】
そして、時刻ｔ＝t5となり、正Ｉ／Ｏ線１２４の電位IO及び負Ｉ／Ｏ線１２９の電位IONの一方がセンスアンプ１４８の回路閾値以下に低下すると、読出対象のメモリセル１００，１０１に書き込まれていたデータがセンスアンプ１４８でラッチされる。すなわち、例えば読出対象のメモリセル１００，１０１のうち正メモリセル１００にデータ１が書き込まれていた場合、図２に実線で示すように、時刻ｔ＝t5には正Ｉ／Ｏ線１２４の電位IOのみがセンスアンプ１４８の回路閾値以下に低下する。これにより、３入力ＮＯＲゲート１４５から出力される正データ出力信号DNが図２に実線で示すように電源電圧Ｖddに切り替わる一方、３入力ＮＯＲゲート１４５から出力される負データ出力信号DNNは図２に実線で示すように基準電圧Ｖssのまま保持され、読出対象のメモリセル１００，１０１から読み出されたデータが３入力ＮＯＲゲート１４５，１４４から成るラッチ回路にラッチされる。また、センスアンプ出力信号SAOUTも電源電圧Ｖddになり、読み出されたデータがセンスアンプ出力信号SAOUTとして出力される。
【００６２】
また、例えば読出対象のメモリセル１００，１０１のうち正メモリセル１００にデータ０が書き込まれていた場合、図２に破線で示すように、時刻ｔ＝t5には負Ｉ／Ｏ線１２９の電位IONのみがセンスアンプ１４８の回路閾値以下に低下する。これにより、３入力ＮＯＲゲート１４４から出力される負データ出力信号DNNが図２に破線で示すように電源電圧Ｖddに切り替わる一方、３入力ＮＯＲゲート１４４から出力される正データ出力信号DNは図２に破線で示すように基準電圧Ｖssのまま保持され、読出対象のメモリセル１００，１０１から読み出されたデータが３入力ＮＯＲゲート１４５，１４４から成るラッチ回路にラッチされる。また、センスアンプ出力信号SAOUTも基準電圧Ｖssのままになり、読み出されたデータがセンスアンプ出力信号SAOUTとして出力される。
【００６３】
また、時刻ｔ＝t7になるとデータ読出動作が終了される。すなわち、時刻ｔ＝t7になるとポンプ活性化信号PUMPENが基準電圧Ｖssから電源電圧Ｖddへ切り替わり、これに伴い、ワード線電圧昇圧回路１１３が不活性状態となることでワード線電圧VWLが基準電圧Ｖss迄低下し、ワードアドレス信号線群１１５の全てのワードアドレス信号線１１４を伝送されるワードアドレス信号PX（読出対象のメモリセル１００，１０１に対応する特定のワードアドレス信号線１１４を伝送されるワードアドレス信号PX< i >を含む）が基準電圧Ｖssになる。これにより、読出対象のメモリセル１００，１０１のうちデータ１が書き込まれていることでオンしたメモリセルがオフになる。
【００６４】
また、時刻ｔ＝t7になると正ビットアドレス信号線群１１９の全ての正ビットアドレス信号線１１８を伝送される正ビットアドレス信号PY（読出対象のメモリセル１００，１０１に対応する特定の正ビットアドレス信号線１１８を伝送される正ビットアドレス信号PY<j>を含む）が基準電圧Ｖssになり、これに伴い、負ビットアドレス信号線群１２１の全ての負ビットアドレス信号線１２０を伝送される負ビットアドレス信号PYN（特定の正ビットアドレス信号線１１８に対応する特定の負ビットアドレス信号線１２０を伝送される負ビットアドレス信号PYN<j>を含む）が電源電圧Ｖddになる。
【００６５】
これにより、正ビット線選択ゲート群１２８の全ての正ビット線選択ゲート１２７でＮ型トランジスタ１２５がオフ、Ｎ型トランジスタ１２６がオンになり、読出対象の正メモリセル１００と接続された正ビット線１０５が正Ｉ／Ｏ線１２４から切り離されると共に基準電圧Ｖssに接続されることで、当該正ビット線１０５の電位BL<j>は基準電圧Ｖssになる（放電される）。また、負ビット線選択ゲート群１３３の全ての負ビット線選択ゲート１３２においても、Ｎ型トランジスタ１３０がオフ、Ｎ型トランジスタ１３１がオンになり、読出対象の負メモリセル１０１と接続された負ビット線１０７が負Ｉ／Ｏ線１２９から切り離されると共に基準電圧Ｖssに接続されることで、当該負ビット線１０７の電位BLN<j>が基準電圧Ｖssになる（放電される）。
【００６６】
更に、時刻ｔ＝t7になると、センスアンプ活性化信号SAENが電源電圧Ｖddに切り替わることで、プリチャージ回路１４１のＮ型トランジスタ１３７，１３８が各々オンになり、オンになったＮ型トランジスタ１３７によって正Ｉ／Ｏ線１２４が基準電圧Ｖssに接続されることで、正Ｉ／Ｏ線１２４の電位IOが基準電圧Ｖssになり（放電され）、オンになったＮ型トランジスタ１３８によって負Ｉ／Ｏ線１２９が基準電圧Ｖssに接続されることで、負Ｉ／Ｏ線１２９の電位IONも基準電圧Ｖssになる（放電される）。また、正Ｉ／Ｏ線１２４の電位IO及び負Ｉ／Ｏ線１２９の電位IONが各々基準電圧Ｖssになったことに伴い、正データ出力信号DN、負データ出力信号DNN及びセンスアンプ出力信号SAOUTが各々基準電圧Ｖssになる。従って、以上の動作により不揮発性半導体記憶装置１０がスタンバイ状態に戻ることになる。
【００６７】
このように、本第１実施形態によれば、対応する正メモリセル１００と負メモリセル１０１に逆相のデータを書き込んでおき、データの読み出し時には、それぞれのメモリセルを流れる電流の時間積分をそれぞれのメモリセルに接続されたビット線（及びＩ／Ｏ線）の電位に変換し、時間が経過し一方のメモリセルに接続されたＩ／Ｏ線の電位が所定値以下に低下した時点でのそれぞれのＩ／Ｏ線の電位を読み出しデータとして保持するので、メモリセルのＶt値のばらつきやトランジスタの動作電圧帯域のばらつきの影響を排除した、より安定な低電圧読み出し動作を実現することができる。
【００６８】
また、本実施形態に係るメモリセルアレイ１０２は、メモリセルアレイ１０２上での正メモリセル１００の配置領域と負メモリセル１０１の配置領域が分けられており、メモリセルアレイ１０２に設けられた対応する正メモリセル１００と負メモリセル１０１の個々の対は、メモリセルアレイ１０２上において、読出対象の正メモリセル１００に接続された正ビット線１０５と、読出対象の負メモリセル１０１に接続された負ビット線１０７の間に、別のメモリセルに接続されたビット線が各々複数本配置されている。これにより、読出対象のメモリセル１００，１０１に接続されたビット線１０５，１０７の間に配置された、別のメモリセルに接続された複数本のビット線がシールド線として作用することになるので、読出対象のメモリセル１００，１０１に接続されたビット線１０５，１０７のうち、オンしたメモリセルに接続されているビット線の電位のみが大きく低下する際にも、ビット線１０５，１０７を流れる電流（電圧の変化）が干渉し合って電圧（電位）が変動することで、データの誤読み出し等が発生することを防止することができる。
【００６９】
また、本実施形態では、メモリセルアレイ１０２からのデータ読み出し時のワード線の選択動作により、読出対象のメモリセル１００，１０１が接続されたワード線１０３の電位WLが上昇され、上昇された電位WLは読出対象のメモリセル１００，１０１と同一のワード線１０３に接続された他のメモリセル１００，１０１のゲート電極にも供給される。これに対して本実施形態では、正ビット線群１０６及び負ビット線群１０８のうち、読出対象のメモリセル１００，１０１に対応しない正ビット線１０５及び負ビット線１０７は、データ読出動作の間中、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９とは接続されず、電位が基準電圧Ｖssのまま維持されるので、読出対象のメモリセル１００，１０１と同一のワード線１０３に接続された他のメモリセル１００，１０１のゲート電極に、ワード線の選択動作によって上昇された電位WLが供給されても、前記他のメモリセル１００，１０１に無駄なオン電流又はオフ電流（放電電流）が流れることを防止することができる。従って、メモリセルアレイ１０２からデータを読み出す際の消費電流（消費電力）を低減することができる。
【００７０】
〔第２実施形態〕
次に本発明の第２実施形態について説明する。なお、第１実施形態と同一の部分には同一の符号を付し、説明を省略する。本第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態で説明した不揮発性半導体記憶装置１０に対し、フラッシュメモリからのデータ読み出し時の消費電力を更に削減することを目的として、図３に示すセンスアンプ制御回路２５８、ワードアドレス制御回路２６３、ビットアドレス制御回路２６８、ポンプ活性化信号制御回路２７１及びデータラッチ回路２８０が各々付加されて構成されている。
【００７１】
センスアンプ制御回路２５８は、主センスアンプ活性化信号MSAENが入力されるインバータ２５１と、センスアンプ１４８で生成された正データ出力信号DN及び負データ出力信号DNNが各々入力される２入力ＮＯＲゲート２５２と、２個の入力端の一方がインバータ２５１の出力端に接続された２入力ＮＡＮＤゲート２５３と、２個の入力端の一方が２入力ＮＯＲゲート２５２の出力端に接続されると共に２個の入力端の他方が２入力ＮＡＮＤゲート２５３の出力端に接続され、出力端が２入力ＮＡＮＤゲート２５３の２個の入力端の他方に接続された２入力ＮＡＮＤゲート２５４と、入力端が２入力ＮＡＮＤゲート２５３の出力端に接続され、センスアンプ停止信号SAENDを出力するインバータ２５６と、２個の入力端の一方に主センスアンプ活性化信号MSAENが、他方にセンスアンプ停止信号SAENDが各々入力され、センスアンプ活性化信号SAENを出力する２入力ＯＲゲート２５７から構成されている。
【００７２】
また、本第２実施形態に係る不揮発性半導体記憶装置には、ワードアドレス信号線１１４と同数の主ワードアドレス信号線２６０から成り、主ワードアドレス信号MPXを伝送する主ワードアドレス信号線群２６１が設けられており、ワードアドレス制御回路２６３は、センスアンプ停止信号SAENDが入力されるインバータ２５９と、主ワードアドレス信号線２６０と同数設けられた２入力ＡＮＤゲート２６２から構成されている。個々の２入力ＡＮＤゲート２６２は、２個の入力端の一方がインバータ２５９の出力端に各々接続され、２個の入力端の他方が主ワードアドレス信号線群２６１のうちの互いに異なる主ワードアドレス信号線２４０に各々接続されると共に、ワードアドレス信号線群１１５のうちの互いに異なるワードアドレス信号線１１４に各々接続されている。
【００７３】
また、本第２実施形態に係る不揮発性半導体記憶装置には、正ビットアドレス信号線１１８と同数の主ビットアドレス信号線２６５から成り、主ビットアドレス信号MPYを伝送する主ビットアドレス信号線群２６６も設けられており、ビットアドレス制御回路２６８は、センスアンプ停止信号SAENDが入力されるインバータ２６４と、主ビットアドレス信号線２６５と同数設けられた２入力ＡＮＤゲート２６７から構成されている。個々の２入力ＡＮＤゲート２６７は、２個の入力端の一方がインバータ２６４の出力端に各々接続され、２個の入力端の他方が主ビットアドレス信号線群２６６のうちの互いに異なる主ビットアドレス信号線２６５に各々接続されると共に、出力端が正ビットアドレス信号線群１１９のうちの互いに異なる正ビットアドレス信号線１１８に各々接続されている。
【００７４】
また、ポンプ活性化信号制御回路２７１は、主ポンプ活性化信号MPMPEN及びセンスアンプ停止信号SAENDが各々入力され、ポンプ活性化信号PMPENを出力する２入力ＯＲゲート２７０から構成されている。
【００７５】
更に、データラッチ回路２８０は、センスアンプ停止信号SAENDが入力され信号SAENDNを出力するインバータ２７３と、Ｐ型ゲート入力としてセンスアンプ停止信号SAENDが、Ｎ型ゲート入力として信号SAENDNが、通常入力としてセンスアンプ出力信号SAOUTが各々入力され、信号SAOUTBを出力するトランスファーゲート２７５と、信号SAOUTBが入力され信号DOUTを出力するバッファ２７７と、信号DOUTが入力され信号DOUTを出力するバッファ２７８と、Ｐ型ゲート入力として信号SAENDNが、Ｎ型ゲート入力としてセンスアンプ停止信号SAENDが、通常入力として信号DOUTが各々入力され、信号SAOUTBを出力するトランスファーゲート２７９と、から構成されている。
【００７６】
なお、上述したセンスアンプ制御回路２５８、ワードアドレス制御回路２６３、ビットアドレス制御回路２６８及びポンプ活性化信号制御回路２７１は請求項４に記載の動作停止制御手段に対応しており、データラッチ回路２８０は請求項５に記載のラッチ手段に対応している。
【００７７】
次に本第２実施形態の作用として、本第２実施形態に係る不揮発性半導体記憶装置におけるデータの読出動作について、図４を参照し、第１実施形態と異なる部分についてのみ説明する。
【００７８】
本第２実施形態に係る不揮発性半導体記憶装置では、時刻ｔ＝t1以前（時刻ｔ＝t0）のスタンバイ状態において、主ポンプ活性化信号MPMPEN、主センスアンプ活性化信号MSAENが電源電圧Ｖddになっている一方、主ワードアドレス信号線群２６１の個々の主ワードアドレス信号線２６０を伝送される主ワードアドレス信号MPXが全て基準電圧Ｖssになっており、主ビットアドレス信号線群２６６の個々の主ビットアドレス信号線２６５を伝送される主ビットアドレス信号MPYも全て基準電圧Ｖssになっている。
【００７９】
第１実施形態で説明したように、センスアンプ１４８から出力される正データ出力信号DN及び負データ出力信号DNNは、スタンバイ状態では何れも基準電圧Ｖssになっているので、センスアンプ制御回路２５８の２入力ＮＡＮＤゲート２５３，２５４で構成されるフリップフロップがリセットされ、インバータ２５６はセンスアンプ停止信号SAENDとして基準電圧Ｖssを出力している。また、バッファとして機能する２入力ＯＲゲート２５７は、センスアンプ停止信号SAENDが基準電圧Ｖssとなっている一方で、主センスアンプ活性化信号MSAENが電源電圧Ｖddになっていることで、センスアンプ活性化信号SAENとして電源電圧Ｖddを出力している。
【００８０】
また、スタンバイ状態では、前述のように主ワードアドレス信号線群２６１の個々の主ワードアドレス信号線２６０を伝送される主ワードアドレス信号MPXが全て基準電圧Ｖssになっているので、ワードアドレス制御回路２６３の個々の２入力ＡＮＤゲート２６２は、ワードアドレス信号線群１１５の個々のワードアドレス信号線１１４へワードアドレス信号PXとして各々基準電圧Ｖssを出力している。
【００８１】
また、スタンバイ状態では、前述のように主ビットアドレス信号線群２６６の個々の主ビットアドレス信号線２６５を伝送される主ビットアドレス信号MPYも全て基準電圧Ｖssになっているので、ビットアドレス制御回路２６８の個々の２入力ＡＮＤゲート２６７は、正ビットアドレス信号線群１１９の個々の正ビットアドレス信号線１１８へ、正ビットアドレス信号PYとして各々基準電圧Ｖssを出力している。
【００８２】
更に、スタンバイ状態では、センスアンプ停止信号SAENDが基準電圧Ｖssになっている一方で、主ポンプ活性化信号MPMPENが電源電圧Ｖddになっているので、ポンプ活性化信号制御回路２７１の２入力ＯＲゲート２７０はポンプ活性化信号PMPENとして電源電圧Ｖddを出力している。
【００８３】
また、スタンバイ状態ではセンスアンプ停止信号SAENDが基準電圧Ｖssになっており、第１実施形態で説明したようにセンスアンプ出力信号SAOUTも基準電圧Ｖssになっているので、データラッチ回路２８０では、トランスファーゲート２７５がオンに、トランスファーゲート２７９がオフになり、入力されたセンスアンプ出力信号SAOUTが信号DOUTとして出力され、信号DOUTは基準電圧Ｖssになっている。
【００８４】
なお、本第２実施形態に係る不揮発性半導体記憶装置において、スタンバイ状態での他の部分の状態は第１実施形態で説明した通りである。
【００８５】
時刻ｔ＝t1のデータ読出動作の開始時には、プリチャージ活性化信号PRENが基準電圧Ｖssへ変化し、また、主ビットアドレス信号線群２６６の個々の主ビットアドレス信号線２６５を伝送される主ビットアドレス信号MPYのうち、読出対象のメモリセル１００，１０１に対応する特定の主ビットアドレス信号線２６５を伝送される主ビットアドレス信号MPY<j>のみが基準電圧Ｖssから電源電圧Ｖddに切り替わる（主ビットアドレス信号MPY<j>を伝送する特定の主ビットアドレス信号線２６５が選択される）。
【００８６】
時刻ｔ＝t1ではセンスアンプ停止信号SAENDが基準電圧Ｖssに維持されているので、ビットアドレス制御回路２６８の複数個の２入力ＡＮＤゲート２６７のうち、選択された主ビットアドレス信号線２６５と接続されている特定の２入力ＡＮＤゲート２６７は、接続されている正ビットアドレス信号線１１８（選択された主ビットアドレス信号線２６５に対応する正ビットアドレス信号線１１８）へ、正ビットアドレス信号PY<j>として電源電圧Ｖddを出力する。
【００８７】
なお、時刻ｔ＝t1において、プリチャージ活性化信号PRENが基準電圧Ｖssへ変化したことに伴い、正Ｉ／Ｏ線１２４及び負Ｉ／Ｏ線１２９を電源電圧Ｖddに充電すると共に、読出対象のメモリセル１００，１０１に接続された正ビット線１０５及び負ビット線１０７を(Ｖdd−Ｖtn)に充電するプリチャージ動作が行われることは第１実施形態で説明した通りである。
【００８８】
時刻ｔ＝t2では、プリチャージ活性化信号PRENが基準電圧Ｖssから電源電圧Ｖddに切り替わることで、第１実施形態で説明した通りプリチャージ動作が停止される。また時刻ｔ＝t2では、主センスアンプ活性化信号MSAENが電源電圧Ｖddから基準電圧Ｖssに切り替わり、センスアンプ制御回路２５８では、２入力ＮＡＮＤゲート２５３，２５４から成るフリップフロップのリセットが解除されるが、時刻ｔ＝t2ではセンスアンプ１４８から出力される正データ出力信号DN及び負データ出力信号DNNが基準電圧Ｖssのまま維持されているので、インバータ２５６から出力されるセンスアンプ停止信号SAENDも基準電圧Ｖssのまま維持される。また、主センスアンプ活性化信号MSAENが電源電圧Ｖddから基準電圧Ｖssに切り替わる一方で、センスアンプ停止信号SAENDが基準電圧Ｖssのまま維持されていることで、２入力ＯＲゲート２５７から出力されるセンスアンプ活性化信号SAENは電源電圧Ｖddから基準電圧Ｖssに切り替わる。
【００８９】
また時刻ｔ＝t2では、主ポンプ活性化信号MPMPENが電源電圧Ｖddから基準電圧Ｖssに切り替わり、前述のようにセンスアンプ停止信号SAENDが基準電圧Ｖssのまま維持されていることで、ポンプ活性化信号制御回路２７１の２入力ＯＲゲート２７０が出力するポンプ活性化信号PMPENは電源電圧Ｖddから基準電圧Ｖssに切り替わる。なお、時刻ｔ＝t2において、センスアンプ１４８の活性化動作及びＶＷＬポンプ活性化動作が行われることは第１実施形態で説明した通りである。
【００９０】
時刻ｔ＝t3では、主ワードアドレス信号線群２６１の個々の主ワードアドレス信号線２６０を伝送される主ワードアドレス信号MPXのうち、読出対象のメモリセル１００，１０１に対応する特定の主ワードアドレス信号線２６０を伝送される主ワードアドレス信号MPX< i >のみが基準電圧Ｖssから電源電圧Ｖddに切り替わる（主ワードアドレス信号MPX< i >を伝送する特定の主ワードアドレス信号線２６０が選択される）。
【００９１】
センスアンプ停止信号SAENDは時刻ｔ＝t3でも基準電圧Ｖssに維持されているので、ワードアドレス制御回路２６３の複数個の２入力ＡＮＤゲート２６２のうち、選択された主ワードアドレス信号線２６０と接続されている特定の２入力ＡＮＤゲート２６２は、接続されているワードアドレス信号線１１４（選択された主ワードアドレス信号線２６０に対応するワードアドレス信号線１１４）へ、ワードアドレス信号PX< i >として電源電圧Ｖddを出力する。なお、時刻ｔ＝t3でワード線選択動作が行われることは第１実施形態で説明した通りである。
【００９２】
また、時刻ｔ＝t4では第１実施形態と同様に、センスアンプ１４８により読出対象のメモリセル１００，１０１からのデータ読み出し動作が行われる。
【００９３】
そして時刻ｔ＝t5では、第１実施形態でも説明したように、正Ｉ／Ｏ線１２４の電位IO又は負Ｉ／Ｏ線１２９の電位IONがセンスアンプ１４８の回路閾値以下に低下することで、読出データがセンスアンプ１４８の３入力ＮＯＲゲート１４５，１４４から成るラッチ回路にラッチされ、正メモリセル１００にデータ１（負メモリセル１０１にデータ０）が書き込まれていた場合は、正データ出力信号DNが電源電圧Ｖddに、負データ出力信号DNNが基準電圧Ｖssに、センスアンプ出力信号SAOUTが電源電圧Ｖddになり、正メモリセル１００にデータ０（負メモリセル１０１にデータ１）が書き込まれていた場合は、正データ出力信号DNが基準電圧Ｖssに、負データ出力信号DNNが電源電圧Ｖddに、センスアンプ出力信号SAOUTが基準電圧Ｖssになる。
【００９４】
ここで、上記のように正データ出力信号DN又は負データ出力信号DNNが基準電圧Ｖssから電源電圧Ｖddに切り替わると、正データ出力信号DN又は負データ出力信号DNNが基準電圧Ｖssから電源電圧Ｖddに切り替わったことが、センスアンプ制御回路２５８の２入力ＮＡＮＤゲート２５３，２５４から成るフリップフロップに記憶され、時刻ｔ＝t6において、インバータ２５６から出力されるセンスアンプ停止信号SAENDが基準電圧Ｖssから電源電圧Ｖddに切り替わり、２入力ＯＲゲート２５７から出力されるセンスアンプ活性化信号SAENが基準電圧Ｖssから電源電圧Ｖddに切り替わる。
【００９５】
また、データラッチ回路２８０では、センスアンプ停止信号SAENDが基準電圧Ｖssから電源電圧Ｖddに切り替わったことに伴い、トランスファーゲート２７５がオフに、トランスファーゲート２７９がオンになり、直前に入力されていたセンスアンプ出力信号SAOUTがデータ（信号DOUT）としてラッチされる。
【００９６】
また、ワードアドレス制御回路２６３では、センスアンプ停止信号SAENDが基準電圧Ｖssから電源電圧Ｖddに切り替わったことに伴い、個々の２入力ＡＮＤゲート２６２からワードアドレス信号線群１１５の個々のワードアドレス信号線１１４へ出力されるワードアドレス信号PXが全て基準電圧Ｖssになる。同様に、ビットアドレス制御回路２６８は、個々の２入力ＡＮＤゲート２６７から正ビットアドレス信号線群１１９の個々の正ビットアドレス信号線１１８へ出力される正ビットアドレス信号PYが全て基準電圧Ｖssになる。更に、ポンプ活性化信号制御回路２７１では、センスアンプ停止信号SAENDが基準電圧Ｖssから電源電圧Ｖddに切り替わったことに伴い、時刻ｔ＝t7で２入力ＯＲゲート２７０から出力されるポンプ活性化信号PMPENが電源電圧Ｖddに切り替わり、ワード線電圧昇圧回路１１３によるワード線電圧VWLの昇圧動作が停止される。
【００９７】
このように、本第２実施形態では、読出対象のメモリセル１００，１０１からのデータ読出動作に伴い、正データ出力信号DN又は負データ出力信号DNNが基準電圧Ｖssから電源電圧Ｖddに切り替わったことをトリガとして、不揮発性半導体記憶装置の各部分をスタンバイ状態に戻しているので、第１実施形態で説明した不揮発性半導体記憶装置１０と比較して、メモリセルアレイ１０２からデータを読み出す際の消費電流（消費電力）を低減することができる。
【００９８】
なお、上記では、本発明に係る不揮発性の記憶部としてフラッシュメモリで構成されたメモリセルアレイ１０２を説明したが、本発明はこれに限定されるものではなく、書き込まれているデータに応じてメモリセルのオン／オフが切り替わる他の不揮発性メモリにも適用可能である。
【００９９】
また、上記ではスタンバイ状態でビット線１０５，１０７及びソース線１０９を各々基準電圧Ｖssにしておき、読出動作時に読出対象のメモリセル１００，１０１に接続されたビット線１０５，１０７を充電する態様を説明したが、本発明はこれに限定されるものではなく、例えばスタンバイ状態でビット線１０５，１０７及びソース線１０９を電源電圧Ｖddにしておき、読出動作時に読出対象のメモリセル１００，１０１に接続されたソース線１０９を選択的に基準電圧Ｖssにする読み出し方式にも適用可能である。
【０１００】
また、ワード線アドレス信号PX及びビット線アドレス信号PYは上記で説明した信号構成や信号数に限定されるものではなく、本発明を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１０１】
また、上記で説明したワード線ドライバ２８、ビット線選択ゲート１２７，１３２、ワード線電圧昇圧回路１１３、プリチャージ回路１４１、センスアンプ１４８、センスアンプ制御回路２５８、ワードアドレス制御回路２６３、ビットアドレス制御回路２６８、ポンプ活性化信号制御回路２７１、データラッチ回路２８０の各々の回路構成は単なる一例であり、本発明を逸脱しない範囲で適宜変更可能であることは言うまでもない。
【０１０２】
また、上記では、本発明に係る不揮発性の記憶部として、正メモリセル１００の配置領域と負メモリセル１０１の配置領域が分けられ、メモリセルアレイ上の、正メモリセル１００に接続された正ビット線１０５と、対応する負メモリセル１０１に接続された負ビット線１０７の間に、別のメモリセルに接続されたビット線が各々複数本配置されている構成のメモリセルアレイ１０２を例に説明したが、本発明はこれに限定されるものではなく、メモリセルアレイ上で、正メモリセルに接続された正ビット線と、対応する負メモリセルに接続された負ビット線が隣り合っている構成のメモリセルアレイを用いてもよい。但し、データ読出時に正ビット線と負ビット線を流れる電流（電圧の変化）の干渉を回避するために、メモリセルアレイが、正メモリセルに接続された正ビット線と、対応する負メモリセルに接続された負ビット線の間に、別のメモリセルに接続されたビット線が位置しているように、個々のメモリセル及び個々のビット線が配置された構成であることが望ましい。
【図面の簡単な説明】
【０１０３】
【図１】第１実施形態に係る不揮発性半導体記憶装置の回路図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の動作を説明するタイミングチャートである。
【図３】第２実施形態に係る不揮発性半導体記憶装置のうち、図１の装置に対する追加部分の回路図である。
【図４】第２実施形態に係る不揮発性半導体記憶装置の動作を説明するタイミングチャートである。
【図５】従来のフラッシュメモリ記憶装置の構成の一例を示す回路図である。
【図６】図５に示すフラッシュメモリ記憶装置の動作を説明するタイミングチャートである。
【符号の説明】
【０１０４】
１０  不揮発性半導体記憶装置
１００  正メモリセル
１０１  負メモリセル
１０２  メモリセルアレイ
１２８  ビット線選択ゲート群
１３３  負ビット線選択ゲート群
１４１  プリチャージ回路
１４８  センスアンプ
２５８  センスアンプ制御回路
２６３  ワードアドレス制御回路
２６８  ビットアドレス制御回路
２７１  ポンプ活性化信号制御回路
２８０  データラッチ回路
【図１】
2008065966.tif 000003
【図２】
2008065966.tif 000004
【図３】
2008065966.tif 000005
【図４】
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【図５】
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【図６】
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