(57)【要約】【課題】差動信号が伝搬する配線に接続されるＥＳＤ保護回路の容量を低減し、差動信号の高速化を図る。【解決手段】伝送線路１４ａ，１４ｂは、ＩＮ端子およびＩＮＢａｒ端子に接続され、差動信号が入力される。ＥＳＤ保護回路１１は、伝送線路１４ａ，１４ｂに接続され、ＩＮ端子およびＩＮＢａｒ端子に印加されるサージから内部回路を保護する。ＥＳＤ保護回路１１のトランジスタＭ１，Ｍ２は同一ウェルに形成されている。トランジスタＭ３，Ｍ４は同一ウェルに形成されている。これにより、差動信号が遷移したとき、遷移前の状態を保持していたトランジスタＭ１〜Ｍ４のドレインの電荷は、同一ウェル内を移動し、差動信号の遷移に対するトランジスタＭ１〜Ｍ４のドレインの容量が低減され、差動信号の高速化を図ることができる。【選択図】図１
2008010542.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、
前記半導体装置の外部端子と接続された差動信号が伝搬する前記半導体装置内の２つの配線のそれぞれに設けられ、前記外部端子に印加される前記静電気放電をクランプする、同一ウェル内に形成されたトランジスタ、
を有することを特徴とする静電気放電保護回路。
【請求項２】
前記配線は、ペアの伝送線路で構成されていることを特徴とする請求項１記載の静電気放電保護回路。
【請求項３】
前記伝送線路から前記トランジスタに接続される分岐伝送線路の特性インピーダンスは、前記伝送線路の特性インピーダンス以下であることを特徴とする請求項２記載の静電気放電保護回路。
【請求項４】
前記トランジスタのオン抵抗は、前記伝送線路の特性インピーダンス以下であることを特徴とする請求項２記載の静電気放電保護回路。
【請求項５】
前記トランジスタは、そのオン抵抗以下の特性インピーダンスを有する電源とグランドとのペアの伝送線路に接続されることを特徴とする請求項１記載の静電気放電保護回路。
【請求項６】
前記トランジスタのドレイン拡散領域間の距離は、前記ドレイン拡散領域間を移動する電荷の移動時間が、前記差動信号の遷移時間以下となるように決定されることを特徴とする請求項１記載の静電気放電保護回路。
【請求項７】
前記トランジスタは、電源とグランドの一方または両方に前記静電気放電をクランプすることを特徴とする請求項１記載の静電気放電保護回路。
【請求項８】
前記電源に前記静電気放電をクランプする前記トランジスタが前記同一ウェル内に形成され、前記グランドに前記静電気放電をクランプする前記トランジスタが前記同一ウェル内に形成されることを特徴とする請求項７記載の静電気放電保護回路。
【請求項９】
前記トランジスタは、ゲートが平行して形成され、前記ゲートの互いに対向する側にそれぞれの第１のソースとドレインとが形成され、前記ゲートを挟んだ前記第１のソースと前記ドレインとの反対側にそれぞれの第２のソースが形成されることを特徴とする請求項１記載の静電気放電保護回路。
【請求項１０】
半導体装置の信号を安定させる終端抵抗回路において、
前記半導体装置の外部端子と接続された差動信号が伝搬する前記半導体装置内の２つの配線のそれぞれに設けられ、前記差動信号の反射を防止する、同一ウェル内に形成された抵抗、
を有することを特徴とする終端抵抗回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は静電気放電保護回路および終端抵抗回路に関し、特に半導体装置の内部回路を静電気放電から保護する静電気放電保護回路および半導体装置の信号を安定させる終端抵抗回路に関する。
【背景技術】
【０００２】
ＬＳＩの内部回路は、人による接触や収納箱との摩擦などにより、静電気放電（ＥＳＤ：Electro Static Discharge）を受け、破損することがある。ＬＳＩは、ＥＳＤから内部回路を保護するため、電源端子、信号の入出力端子にＥＳＤ保護回路を具備する。
【０００３】
このＥＳＤ保護回路は、サージを入力する入力段のトランジスタにより容量を持ち、ＬＳＩの端子に入出力される差動信号に対し、ＲＣまたはＺＣ遅延を引き起こす。そのため、数百ＭＨｚのスイッチング動作（パルス立上り時間ｔｒ＝５００ｐｓ〜１ｎｓ）を保証するＬＳＩでは、ＥＳＤ保護回路によって内部回路の高速性が阻害される。ＬＳＩ内部の伝送線路の特性インピーダンス（Ｚ0）を１００Ω、ＥＳＤ保護回路の容量（Ｃ）を１ｐＦ〜４ｐＦとすると、ＬＳＩの端子における時定数は、Ｚ0Ｃ＝１００ｐｓ〜４００ｐｓとなり、パルス立上り時間ｔｒよりかろうじて小さく、まだ通常のＥＳＤ保護回路で対応可能である。
【０００４】
しかし、クロック周波数が向上し、数ＧＨｚで動作するＬＳＩ（パルス立上り時間ｔｒ＝５０ｐｓ〜２００ｐｓ）になると、ＥＳＤ保護回路の容量が上記の１ｐＦ〜４ｐＦの場合、ＬＳＩの端子における時定数の方が、パルス立上り時間より大きくなる。そのため、ＬＳＩのスイッチングのスルーレートは、ＥＳＤ保護回路で決まり、１ＧＨｚ以下の動作で頭打ちになる。
【０００５】
なお、従来、保護回路内の各保護素子にかかるＥＳＤ負荷を均一にし、内部回路保護用トランジスタの破壊を防止する半導体集積回路装置が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２００４−７１９９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、静電気放電保護回路の容量によって差動信号が遅延し、高速化が困難であるという問題点があった。
また、差動信号が伝搬する信号線に終端抵抗回路が接続される場合も、終端抵抗回路の終端抵抗の持つ容量によって差動信号が遅延し、高速化が困難であるという問題点があった。
【０００７】
本発明はこのような点に鑑みてなされたものであり、静電気放電保護回路の容量を低減し、差動信号の高速化を図ることができる静電気放電保護回路を提供することを目的とする。
【０００８】
また、終端抵抗回路の容量を低減し、差動信号の高速化を図ることができる終端抵抗回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明では上記問題を解決するために、図１に示すような半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、半導体装置の外部端子と接続された差動信号が伝搬する半導体装置内の２つの配線のそれぞれに設けられ、外部端子に印加される静電気放電をクランプする、同一ウェル内に形成されたトランジスタ、を有することを特徴とする静電気放電保護回路が提供される。
【００１０】
このような静電気放電保護回路によれば、静電気放電をクランプするトランジスタを同一ウェル内に形成する。これにより、差動信号が遷移したとき、遷移前の状態を保持していたトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の電荷は、同一ウェル内を移動し、差動信号の遷移に対するトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の容量が低減される。
【００１１】
また、本発明では上記問題を解決するために、半導体装置の信号を安定させる終端抵抗回路において、半導体装置の外部端子と接続された差動信号が伝搬する半導体装置内の２つの配線のそれぞれに設けられ、差動信号の反射を防止する、同一ウェル内に形成された抵抗、を有することを特徴とする終端抵抗回路が提供される。
【００１２】
このような終端抵抗回路によれば、差動信号の反射を防止する抵抗を同一ウェル内に形成する。これにより、差動信号が遷移したとき、遷移前の状態を保持していた抵抗の電荷は、同一ウェル内を移動し、差動信号の遷移に対する抵抗の容量が低減される。
【発明の効果】
【００１３】
本発明の静電気放電保護回路では、静電気放電をクランプするトランジスタを同一ウェル内に形成するようにした。これによって、差動信号が遷移したとき、遷移前の状態を保持していたトランジスタの電荷は、同一ウェル内を移動し、差動信号の遷移に対するトランジスタの容量が低減され、差動信号の高速化を図ることができる。
【００１４】
また、本発明の終端抵抗回路では、差動信号の反射を防止する抵抗を同一ウェル内に形成するようにした。これによって、差動信号が遷移したとき、遷移前の状態を保持していた抵抗の電荷は、同一ウェル内を移動し、差動信号の遷移に対する抵抗の容量が低減され、差動信号の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の第１の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態に係るＥＳＤ保護回路を適用したＬＳＩの回路図である。図に示すようにＬＳＩは、ＥＳＤ保護回路１１，１３、ドライバ回路１２、伝送線路１４ａ，１４ｂ，１５ａ，１５ｂ、ＩＮ端子、ＩＮＢａｒ端子（図中のＩＮの上部に線が示してある端子）、ＯＵＴ端子、およびＯＵＴＢａｒ端子（図中のＯＵＴの上部に線が示してある端子）を有している。
【００１６】
ＩＮ端子およびＩＮＢａｒ端子は、ＬＳＩの外部端子であり、外部から差動信号が入力される。ＩＮ端子およびＩＮＢａｒ端子は、差動ペア線路である伝送線路１４ａ，１４ｂと接続され、ドライバ回路１２と接続されている。
【００１７】
ＯＵＴ端子およびＯＵＴＢａｒ端子は、ＬＳＩの外部端子であり、差動ペア線路である伝送線路１５ａ，１５ｂと接続され、ドライバ回路１２と接続されている。ＯＵＴ端子およびＯＵＴＢａｒ端子は、ドライバ回路１２から出力される差動信号を外部に出力する。
【００１８】
ＥＳＤ保護回路１１は、伝送線路１４ａ，１４ｂに接続されている。ＥＳＤ保護回路１１は、ＩＮ端子およびＩＮＢａｒ端子に印加されるサージから、ＬＳＩの内部回路を保護する。ＥＳＤ保護回路１３は、伝送線路１５ａ，１５ｂに接続されている。ＥＳＤ保護回路１３は、ＯＵＴ端子およびＯＵＴＢａｒ端子に印加されるサージから、ＬＳＩの内部回路を保護する。
【００１９】
ドライバ回路１２は、ＩＮ端子およびＩＮＢａｒ端子に入力される差動信号をドライブし、ＯＵＴ端子およびＯＵＴＢａｒ端子に出力する。なお、図のＬＳＩは、ＩＮ端子およびＩＮＢａｒ端子に入力される差動信号を、ドライバ回路１２によってドライブしてＯＵＴ端子およびＯＵＴＢａｒ端子に出力するリピータ回路の例を示している。ＥＳＤ保護回路１１，１３の回路の間には、例えば、差動信号を処理する回路が存在してもよい。
【００２０】
ＥＳＤ保護回路１１は、ｐＭＯＳのトランジスタＭ１，Ｍ２とｎＭＯＳのトランジスタＭ３，Ｍ４を有している。トランジスタＭ１，Ｍ２のゲートは互いに接続され、電源ＶＤＤに接続されている。トランジスタＭ１，Ｍ２のソースは互いに接続され、電源ＶＤＤに接続されている。トランジスタＭ１，Ｍ２のバックゲートは互いに接続され、電源ＶＤＤに接続されている。トランジスタＭ１のドレインは、伝送線路１４ａに接続され、トランジスタＭ２のドレインは、伝送線路１４ｂに接続されている。
【００２１】
トランジスタＭ３，Ｍ４のゲートは互いに接続され、グランドに接続されている。トランジスタＭ３，Ｍ４のソースは互いに接続され、グランドに接続されている。トランジスタＭ３，Ｍ４のバックゲートは互いに接続され、グランドに接続されている。トランジスタＭ３のドレインは、伝送線路１４ａに接続され、トランジスタＭ４のドレインは、伝送線路１４ｂに接続されている。
【００２２】
ＥＳＤ保護回路１３は、ｐＭＯＳのトランジスタＭ１２，Ｍ１３とｎＭＯＳのトランジスタＭ１４，Ｍ１５を有している。トランジスタＭ１２，Ｍ１３は、ＥＳＤ保護回路１１のトランジスタＭ１，Ｍ２に対応し、トランジスタＭ１４，Ｍ１５は、ＥＳＤ保護回路１１のトランジスタＭ３，Ｍ４に対応し、その詳細な説明を省略する。
【００２３】
ＥＳＤ保護回路１１のトランジスタＭ１，Ｍ２は、同一ウェル内に形成される。トランジスタＭ３，Ｍ４は、同一ウェル内に形成される。また、ＥＳＤ保護回路１３のトランジスタＭ１２，Ｍ１３は、同一ウェル内に形成される。トランジスタＭ１４，Ｍ１５は、同一ウェル内に形成される。なお、図に示す破線１６ａは、トランジスタＭ１，Ｍ２が同一ウェル内に形成されていることを示し、破線１６ｂは、トランジスタＭ３，Ｍ４が同一ウェル内に形成されていることを示す。また、破線１７ａは、トランジスタＭ１２，Ｍ１３が同一ウェル内に形成されていることを示し、破線１７ｂは、トランジスタＭ１４，Ｍ１５が同一ウェル内に形成されていることを示している。
【００２４】
ＥＳＤ保護回路１１のトランジスタＭ１〜Ｍ４は、クランプ機能を実現している。伝送線路１４ａ，１４ｂに電源ＶＤＤの電圧を超えるサージが入力されると、トランジスタＭ１，Ｍ２がオンしてＬＳＩの内部回路（図１の例ではドライバ回路１２）を保護する。伝送線路１４ａ，１４ｂにグランドの電圧より低いサージ電圧が入力されると、トランジスタＭ３，Ｍ４がオンしてＬＳＩの内部回路を保護する。ＥＳＤ保護回路１３のトランジスタＭ１２〜Ｍ１５も同様に、伝送線路１５ａ，１５ｂに入力されるサージに対し、クランプ機能を実現している。
【００２５】
ＥＳＤ保護回路１１のトランジスタＭ１〜Ｍ４は、ドレイン容量を有している。そのため、例えば、伝送線路１４ａの差動信号がＨからＬ、伝送線路１４ｂの差動信号がＬからＨに切替わる（反転する）とき、ドレイン間で電荷の入れ替えが生じ、遅延が生じる。しかし、上述したように、トランジスタＭ１〜Ｍ４は同一ウェル内に形成されているため、例えば、伝送線路１４ａがＨからＬに切替わり、伝送線路１４ｂがＬからＨに切替わったとき、トランジスタＭ２のドレインの電子は、同一ウェル内を通ってトランジスタＭ１のドレインに移動するので、トランジスタＭ１，Ｍ２のドレインの容量は、差動信号の切替わりに対し低減される。同様に、トランジスタＭ３、Ｍ４のドレインの容量も差動信号の切替わりに対し低減される。これにより、差動信号の遅延を抑制し、ＬＳＩの高速化が可能となる。同様にＥＳＤ保護回路１３においても、トランジスタＭ１２，Ｍ１３とトランジスタＭ１４，Ｍ１５はそれぞれ同一ウェル内に形成されているため、トランジスタＭ１２，Ｍ１３とトランジスタＭ１４，Ｍ１５のドレインの容量は、伝送線路１５ａ，１５ｂの差動信号の切替わりに対し低減される。
【００２６】
ドライバ回路１２は、ｐＭＯＳのトランジスタＭ５，Ｍ８，Ｍ９とｎＭＯＳのトランジスタＭ６，Ｍ７，Ｍ１０，Ｍ１１を有している。トランジスタＭ５のゲートとソースとバックゲートは電源ＶＤＤに接続されている。トランジスタＭ５のドレインは、トランジスタＭ６のドレインと接続されている。トランジスタＭ６のゲートは、トランジスタＭ７のゲートと接続されている。トランジスタＭ６，Ｍ７のゲートおよびトランジスタＭ５，Ｍ６のドレインには、電圧ＶＲＥＦが入力される。トランジスタＭ６のソースとバックゲートは、グランドに接続されている。トランジスタＭ７のソースとバックゲートは、グランドに接続されている。トランジスタＭ７のドレインは、トランジスタＭ１０，Ｍ１１のソースと接続されている。
【００２７】
トランジスタＭ８，Ｍ１０のゲートは互いに接続され、伝送線路１４ａに接続されている。トランジスタＭ８，Ｍ１０のドレインは互いに接続され、伝送線路１５ａに接続されている。トランジスタＭ８のソースとバックゲートは、電源ＶＤＤに接続されている。トランジスタＭ１０のソースとバックゲートは、トランジスタＭ７のドレインと接続されている。トランジスタＭ９，Ｍ１１のゲートは互いに接続され、伝送線路１４ｂに接続されている。トランジスタＭ９，Ｍ１１のドレインは互いに接続され、伝送線路１５ｂに接続されている。トランジスタＭ９のソースとバックゲートは、電源ＶＤＤに接続されている。トランジスタＭ１１のソースとバックゲートは、トランジスタＭ７のドレインと接続されている。
【００２８】
トランジスタＭ８，Ｍ１０とトランジスタＭ９，Ｍ１１は、インバータ回路を構成している。トランジスタＭ８，Ｍ１０は、伝送線路１４ａの信号を反転して伝送線路１５ａに出力し、トランジスタＭ９，Ｍ１１は、伝送線路１４ｂの信号を反転して伝送線路１５ｂに出力する。
【００２９】
トランジスタＭ５〜Ｍ７は、定電流回路を構成している。トランジスタＭ５〜Ｍ７は、電圧ＶＲＥＦに応じて、トランジスタＭ１０，Ｍ１１のソースに流れる電流を制御している。これにより、電圧ＶＲＥＦを制御することによって、トランジスタＭ８，Ｍ１０とトランジスタＭ９，Ｍ１１によるインバータ回路の駆動能力を制御することができる。
【００３０】
以下、図１の動作について説明する。ＩＮ端子およびＩＮＢａｒ端子に入力される差動信号は、伝送線路１４ａ，１４ｂ、ドライバ回路１２、および伝送線路１５ａ，１５ｂを介してＯＵＴ端子およびＯＵＴＢａｒ端子に出力される。
【００３１】
伝送線路１４ａ，１４ｂには、サージからドライバ回路１２を保護するためのＥＳＤ保護回路１１が接続されている。ＥＳＤ保護回路１１のトランジスタＭ１，Ｍ２とトランジスタＭ３，Ｍ４はそれぞれ同一ウェル内に形成されているため、トランジスタＭ１〜Ｍ４のドレイン容量は、ＩＮ端子およびＩＮＢａｒ端子に入力される差動信号の切替わりに対し低減され、差動信号の遅延が抑制される。また、ＥＳＤ保護回路１３のトランジスタＭ１２，Ｍ１３とトランジスタＭ１４，Ｍ１５はそれぞれ同一ウェル内に形成されているため、トランジスタＭ１２〜Ｍ１５のドレイン容量は、ＯＵＴ端子およびＯＵＴＢａｒ端子に出力される差動信号に対し低減され、差動信号の遅延が抑制される。
【００３２】
一方、ＩＮ端子およびＩＮＢａｒ端子にサージが入力された場合、トランジスタＭ１〜Ｍ４がオンする。これによりトランジスタＭ１〜Ｍ４にはチャネルが形成され、ドレイン容量が大きくなり、サージが吸収される。同様に、ＯＵＴ端子およびＯＵＴＢａｒ端子にサージが入力された場合、トランジスタＭ１２〜Ｍ１５がオンし、トランジスタＭ１２〜Ｍ１５にはチャネルが形成され、ドレイン容量が大きくなり、サージが吸収される。
【００３３】
このように、ＥＳＤ保護回路１１，１３を構成するトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５を同一ウェル内に形成するようにすることによって、差動信号に対するドレイン容量を低減し、差動信号の遅延を抑制することができる。これにより、ＬＳＩの高速化が可能となる。
【００３４】
次に、伝送線路１４ａ，１４ｂ，１５ａ，１５ｂに適用する差動ペア線路の例について説明する。
図２は、差動ペア線路を示した図である。図の（Ａ）はペアコプレーナ線路を示し、図の（Ｂ）はスタックトペア線路を示している。
【００３５】
図の（Ａ）に示すペア線路２１，２２は、均質な絶縁材料に形成される。ペア線路２１は、２本のペア線路で差動信号を伝送し、例えば、図１の伝送線路１４ａ，１４ｂが対応する。ペア線路２２も同様に２本のペア線路で差動信号を伝送する。ペア線路２１の対抗面間隔をｄとし、隣接するペア線路２２間との距離をｓとすると、２ｄ≦ｓとすることが望ましい。
【００３６】
同様に、図の（Ｂ）に示すペア線路２３，２４も均質な絶縁材料に形成される。ペア線路２３は、２本のペア線路で差動信号を伝送し、例えば、図１の伝送線路１４ａ，１４ｂが対応する。ペア線路２４も同様に２本のペア線路で差動信号を伝送する。ペア線路２３の対抗面間隔をｄとし、隣接するペア線路２４間との距離をｓとすると、２ｄ≧ｓとすることが望ましい。
【００３７】
このように、伝送線路１４ａ，１４ｂ，１５ａ，１５ｂにスタックトペア線路またはペアコプレーナ線路を適用することにより、クロストークを抑制し、差動信号の高速伝送が可能となる。また、後述詳細するが、図２に示すようなペア線路２３，２４は、サージの吸収にも重要な役割を果たす。
【００３８】
次に、ＥＳＤ保護回路１１，１３のトランジスタ間での電荷移動について説明する。
従来のＥＳＤ保護回路のトランジスタ（例えば、同一ウェル内に形成されていない図１のトランジスタＭ１〜Ｍ４）では、差動信号が遷移すると、伝送線路を介して遷移直前に保持している電荷を放出し、新たな電荷を流入するため、遷移後の電荷分布となるのに時間を要する。そのため、差動信号に遅延が生ずる。従って、サージをクランプするトランジスタのドレイン容量を下げれば、この問題は軽減されるが、ＥＳＤの効果に対してトレードオフの関係となるため、トランジスタのドレイン容量を低減することは難しい。
【００３９】
これに対し、ＬＳＩの端子にサージが印加されたとき、電源やグランドに過剰電荷を瞬時に排出し、ＬＳＩ内に形成したバイパスコンデンサに吸収させることができれば、ＥＳＤ保護回路のトランジスタのドレイン容量を小さくすることが可能となる。しかし、伝送線路にインダクタンスが存在すると、瞬時にサージを排出することができず、そのインダクタンスによる遅れにより、ノイズ電荷が内部回路に到達し、静電破壊が生じてしまう。
【００４０】
このことから、従来のＥＳＤ保護回路では、サージをクランプするトランジスタ自身が１ｐＦ〜４ｐＦという大きな容量を持ち、サージを容量内に拡散しながら電源やグランドに放電することで、サージ電圧を下げるように設計されていた。この動作は、本質的に受動的なものであり、能動的変化をするトランジスタによってノイズ電荷を積極的に放出するものではない。サージ電圧により、トランジスタがオンまたはブレイクダウンし、電源やグランドに放出するのは、その次のステップで行われ、さらに電圧が下がるという手順となる。このままではクランプトランジスタの容量を下げることは原理的にできない。
【００４１】
これに対し、図１に示したように相補的に対面している差動ペアのトランジスタＭ１，Ｍ２およびトランジスタＭ３，Ｍ４を同じウェル内に配置すると、それぞれのドレイン拡散層容量に蓄えられる電荷がウェル内を通してお互いに移動して再利用できる。これにより、差動信号に対しては、ドレイン容量を実質的に低減した効果が得られ、差動信号のスルーレートの向上に寄与する。以下、この原理を、図を用いて説明する。
【００４２】
図３は、ＥＳＤ保護回路のトランジスタ間での電荷移動について説明する図である。図の（Ａ）は従来のＥＳＤ保護回路によるトランジスタ間での電荷移動を説明する図であり、図の（Ｂ）は図１のＥＳＤ保護回路１１によるトランジスタ間での電荷移動を説明する図である。
【００４３】
図の（Ａ）に示すコンデンサＣ１，Ｃ２は、図１のＥＳＤ保護回路１１のトランジスタＭ３，Ｍ４が同一ウェルに形成されていない場合のドレイン容量を示している。図の（Ａ）のＩＮ端子およびＩＮＢａｒ端子は、図１のＩＮ端子およびＩＮＢａｒ端子に対応し、差動信号が入力される。インダクタンスＬ１，Ｌ２は、瞬間電流を制限するインダクタンスを示している。トランジスタＭ３，Ｍ４が同一ウェルに形成されていない場合、トランジスタＭ３，Ｍ４のドレインを示す２つのコンデンサの距離は、図の（Ａ）に示すように、十分離れているものと考えることができる。
【００４４】
図の（Ｂ）に示すコンデンサＣ３，Ｃ４は、図１のトランジスタＭ３，Ｍ４が同一ウェルに形成されている場合のドレイン容量を示している。図の（Ｂ）のＩＮ端子およびＩＮＢａｒ端子は、図１のＩＮ端子およびＩＮＢａｒ端子に対応し、差動信号が入力される。インダクタンスＬ３は、瞬間電流を制限するインダクタンスを示している。
【００４５】
トランジスタＭ３，Ｍ４が同一ウェルに形成されている場合、トランジスタＭ３，Ｍ４のドレイン容量を示すコンデンサＣ３，Ｃ４の一端は、図の（Ｂ）に示すように接続されているものと考えることができる。ここで、ＩＮ端子がＨからＬに遷移し、ＩＮＢａｒ端子がＬからＨに遷移するとする。
【００４６】
ＩＮ端子がＨで、ＩＮＢａｒ端子がＬのとき、図の（Ｂ）の左側に示すモデルのように、コンデンサＣ３に電荷が保持されていると考えることができる。この状態から、ＩＮ端子がＬに、ＩＮＢａｒ端子がＨに遷移すると、図の（Ｂ）の中央に示すモデルのように、コンデンサＣ３の正電荷はＩＮ端子に戻り、コンデンサＣ４にはＩＮＢａｒ端子から正電荷が供給される。また、コンデンサＣ３に保持されていた電子は、ウェルを介して、コンデンサＣ４に移動する。そして、図の（Ｂ）の右側のモデルに示すように、コンデンサＣ４への電荷の移動が完了する。
【００４７】
このように、差動信号の反転においては、ウェルを介して電荷が移動することにより、トランジスタＭ３，Ｍ４のドレイン容量が見かけ上低減し、差動信号の切替わり時における遅延を抑制することができる。つまり、差動信号の高速化に対応しながら、ＥＳＤ対策が可能となる。
【００４８】
ここで、トランジスタＭ３，Ｍ４のドレイン間の、正電荷（ホール）の移動時間を計算する。モビリティを４×１０2〔ｃｍ2〕（温度３００ｋ、キャリア濃度１０14〜１０15〔ｃｍ-3〕）、電源ＶＤＤの電圧を１．８Ｖとすると、ドリフト拡散速度Ｄは、Ｄ＝７．２×１０2〔ｃｍ2／ｓ〕となる。キャリア移動の平均寸法を１μｍとし、この平均寸法１μｍをキャリアが移動するのに要する時間をｔとすると、０．０００１ｃｍ＝（Ｄ・ｔ）1/2＝（７．２×１０2・ｔ）1/2が成り立つ。従って、ｔ＝０．０１４×１０-9ｓ＝０．０１４ｎｓが得られる。電子では、１４ｐｓ程度とＧＨｚ帯域の時間となる。
【００４９】
電荷の移動時間は、ＬＳＩに入力される差動信号の遷移時間以下となるよう、トランジスタＭ３，Ｍ４のドレイン間の距離を決める必要がある。上記例のように、入力される差動信号の遷移時間がＧＨｚ帯域である場合には、トランジスタＭ３，Ｍ４のドレイン間の距離を１μｍにする必要がある。
【００５０】
次に、同一ウェル内に形成されたトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の構造例について説明する。以下では、トランジスタＭ３，Ｍ４について説明し、トランジスタＭ１，Ｍ２、トランジスタＭ１２，Ｍ１３、およびトランジスタＭ１４，Ｍ１５については、トランジスタＭ３，Ｍ４の構造と同様であるので、その説明を省略する。
【００５１】
図４は、同一ウェル内に形成されたトランジスタの平面図である。図に示すように、トランジスタＭ３のドレイン拡散層３３ａおよびソース拡散層３４ａは、ウェル３１に形成されている。トランジスタＭ３のゲート電極３２ａは、ウェル３１の上部に形成されている。同様に、トランジスタＭ４のドレイン拡散層３３ｂおよびソース拡散層３４ｂは、ウェル３１に形成されている。トランジスタＭ４のゲート電極３２ｂは、ウェル３１の上部に形成されている。ゲート電極３２ａ，３２ｂおよびソース拡散層３４ａ，３４ｂはグランドに接続され、ドレイン拡散層３３ａ，３３ｂは伝送線路１４ａ，１４ｂに接続される。なお、図の両矢印３５に示すドレイン拡散層３３ａ，３３ｂの距離は、電荷の移動時間が、差動信号の遷移時間以内となるようにする。
【００５２】
図５は、図４のＡ−Ａ断面図である。図５において図４と同じものには同じ符号を付し、その説明を省略する。図に示す黒丸は電子を示し、白丸はホールを示す。また、図中のｎ，ｐは、ドレイン拡散層３３ａ，３３ｂおよびソース拡散層３４ａ，３４ｂがｎ型であることを示し、ウェル３１がｐ型であることを示している。
【００５３】
現在、伝送線路１４ａはＨで、伝送線路１４ｂはＬであり、ドレイン拡散層３３ａ，３３ｂの容量によって、図に示すようにホールと電子が分布しているとする。この状態から、差動信号が切替わり、伝送線路１４ａがＬに、伝送線路１４ｂがＨに切替わると、図の矢印３６，３７に示すようにホールと電子が移動する。これにより、差動信号に対しては、ドレイン拡散層３３ａ，３３ｂによる容量が見かけ上小さくなり、差動信号の遅延を抑制することができる。
【００５４】
次に、トランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の別の構造例について説明する。以下では、トランジスタＭ１，Ｍ２について説明し、トランジスタＭ３，Ｍ４、トランジスタＭ１２，Ｍ１３、およびトランジスタＭ１４，Ｍ１５については、トランジスタＭ１，Ｍ２の構造と同様であるので、その説明を省略する。
【００５５】
図６は、同一ウェル内に形成されたトランジスタの別の例の平面図である。図に示すように、トランジスタＭ１のドレイン拡散層４３ａおよびソース拡散層４４ａ，４５ａは、ウェル４１に形成されている。トランジスタＭ１のゲート電極４２ａは、ウェル４１の上部に形成されている。同様に、トランジスタＭ２のドレイン拡散層４３ｂおよびソース拡散層４４ｂ，４５ｂは、ウェル４１に形成されている。トランジスタＭ２のゲート電極４２ｂは、ウェル４１の上部に形成されている。なお、図に示すＧ１，Ｇ２，Ｄ１，Ｄ２，Ｓ１，Ｓ２は各部の略称を示し、コンデンサは、各部の間に発生する容量を示している。
【００５６】
２つのトランジスタＭ１，Ｍ２のゲート電極４２ａ，４２ｂは、直線状に平行に形成されている。トランジスタＭ１，Ｍ２のドレイン拡散層４３ａ，４３ｂおよびソース拡散層４４ａ，４４ｂは、ゲート電極４２ａ，４２ｂが対向する側に形成されている。トランジスタＭ１のソース拡散層４５ａは、ゲート電極４２ａを挟んで、ドレイン拡散層４３ａおよびソース拡散層４４ａの反対側に形成されている。トランジスタＭ２のソース拡散層４５ｂは、ゲート電極４２ｂを挟んで、ドレイン拡散層４３ｂおよびソース拡散層４４ｂの反対側に形成されている。ゲート電極４２ａ，４２ｂ、ソース拡散層４４ａ，４４ｂ，４５ａ，４５ｂは、図に示すように互いに接続され、電源ＶＤＤに接続される。従って、ソース拡散層４４ａ，４５ａ，４４ｂ，４５ｂは同電位である。ドレイン拡散層４３ａは伝送線路１４ａに接続され、ドレイン拡散層４３ｂは伝送線路１４ｂに接続されている。
【００５７】
図６のようにトランジスタＭ１，Ｍ２を形成すると、差動信号が切替わったとき、図に示すコンデンサ間で電荷の移動が行われるようになる。従って、電荷の移動量が増え、差動信号の切替わりに対し、より高速に対応することができる。一方、図の構成により、チャネル長は両矢印４６ａ，４６ｂに示すように長くなり、サージをすばやく排除することができなくなる。しかし、ソース拡散層４５ａ，４５ｂを設けたことによって、チャネル長は両矢印４７ａ，４７ｂに示すように短縮することができ、サージをすばやく排除することができる。また、図の構成では、同相のサージを効果的に排除することもできる。
【００５８】
次に、図６のトランジスタＭ１，Ｍ２の動作について説明する。
図７は、図６のトランジスタの動作を説明する図である。図の表５１に示す入力電圧の欄は、図６のドレイン拡散層４３ａ，４３ｂに入力される電圧を示している。図中のオーバーＶＤＤ（Ｏｖｅｒ  ＶＤＤ）は、ドレイン拡散層４３ａ，４３ｂに、電源ＶＤＤの電圧を超えた電圧（サージ）が入力される場合を示している。Ｈ／Ｌは、ドレイン拡散層４３ａにＨ、ドレイン拡散層４３ｂにＬの差動信号が入力される場合を示している。Ｌ／Ｈは、ドレイン拡散層４３ａにＬ、ドレイン拡散層４３ｂにＨの差動信号が入力される場合を示している。また、表５１のＭ１，Ｍ２の欄は、図６のトランジスタＭ１，Ｍ２のオン／オフ状態を示している。また、表５１のＳ１，Ｓ２，Ｄ１，Ｄ２の欄は、図６に示すＳ２，Ｓ２，Ｄ１，Ｄ２の電圧状態を示している。
【００５９】
ドレイン拡散層４３ａ，４３ｂにオーバーＶＤＤの電圧が入力された場合、表５１に示すようにトランジスタＭ１，Ｍ２はオンする。Ｓ１，Ｓ２の電圧は電源ＶＤＤの電圧（図中ＶＤＤ）であり、Ｄ１，Ｄ２の電圧はトランジスタＭ１，Ｍ２がオンしているため、オーバーＶＤＤの電圧とはならず、それよりも低い電圧Ｖとなる。
【００６０】
ドレイン拡散層４３ａにＨ、ドレイン拡散層４３ｂにＬの差動信号が入力された場合、表５１に示すようにトランジスタＭ１，Ｍ２はオフしている。Ｓ１，Ｓ２の電圧はＶＤＤであり、Ｄ１の電圧はＶＤＤ、Ｄ２の電圧はグランド電圧となる。
【００６１】
ドレイン拡散層４３ａにＬ、ドレイン拡散層４３ｂにＨの差動信号が入力された場合、表５１に示すようにトランジスタＭ１，Ｍ２はオフしている。Ｓ１，Ｓ２の電圧はＶＤＤであり、Ｄ１の電圧はグランド電圧、Ｄ２の電圧はＶＤＤとなる。
【００６２】
差動信号の切替わりにおける同一ウェル内での電荷の移動は、図中の矢印５２，５３で行われる。また、サージの吸収は、図中の矢印５４，５５で行われる
次に、サージの吸収（エネルギ分散）について説明する。サージの吸収は、オンしたトランジスタのチャネル容量等によって吸収されるが、伝送線路も重要な役割を果たす。そこで、まず、伝送線路の電磁エネルギの伝送について説明する。
【００６３】
ＬＳＩ内の配線は、回路中のシリーズ抵抗と回路中の全ての容量によりＲＣ遅延を生じる。配線に電圧ステップ波を送信すると、電圧ステップ波はＲＣによる積分的な波形になり、立上りステップは、ｖ＝ＶＤＤ（１−ｅｘｐ（−ｔ／ＲＣ））となり、立下りステップは、ｖ＝ＶＤＤ（ｅｘｐ（−ｔ／ＲＣ））となる。そのため、信号状態が遷移する閾値電圧Ｖｔｈに到達する時間が遅れ、信号状態が完全に遷移しないうちに次の状態になる。動作周波数が１０ＧＨｚ以上において、２５ｐｓの遷移時間（ｔr＝ｔf＝０．３／ｆ、ｔr：立上り時間、ｔf：立下り時間）となると、ジッターの許容量は１ｐｓ〜３ｐｓであり、ＲＣ時定数は、数ｐｓ以下にしなければならない。配線とトランジスタのオン抵抗の合計を１００Ωとするならば、回路中の総容量は数十ｆＦ以下にしなければならず、事実上回路がつくれないことになる。すなわち、ＲＣ遅延のない線路が必要となる。一般論としてＬＣＲＧ回路モデルで考えると不可能となる。一方、同軸ケーブルに代表される伝送線路は、ＴＥＭ（Transverse Electromagnetic Mode）電磁波伝送モードとなっていて、電磁エネルギとして伝わることから、ＬＣラダーから開放された概念となる。なお、以下では、あえてＬＣＲＧ回路モデルを用いて、伝送線路について説明する。
【００６４】
図８は、伝送線路の単純モデルである。図の（Ａ）〜（Ｅ）には、電池Ｅ、ペア線路の伝送線路６１ａ，６１ｂ、およびランプ６２が示してある。電気エネルギを伝えるためには、必ず２本の伝送線路６１ａ，６１ｂが必要となる。なお、ランプ６２のインピーダンスは、伝送線路６１ａ，６１ｂのインピーダンスより大きいとする。
【００６５】
電池Ｅは、図の（Ａ）に示すようにポンプの役割を果たす。今、電池Ｅが伝送線路６１ａ，６１ｂ間に接続されたとすると、電池Ｅは、伝送線路６１ａから電子をもらい受け、伝送線路６１ｂに出力する。これにより、図の（Ｂ）に示すように、伝送線路６１ａには、ホールができる。そして、図の（Ｃ）に示すように、ホールと電子は、光速で伝送される。
【００６６】
ホールと電子がランプ６２に到達すると、図の（Ｄ）に示すように結合し、光としてエネルギ放出される。一方、ランプ６２のインピーダンスは、伝送線路６１ａ，６１ｂのインピーダンスより大きいので、図の（Ｅ）に示すように余った電子とホールが存在し、電池Ｅの方向へ逆流（反射）する。このように、伝送線路６１ａ，６１ｂでは、反射が生じる場合がある。
【００６７】
図９は、図８の伝送線路をＬＣＲＧ素子で表現したモデル図である。図に示すように図８で示したペア線路の伝送線路６１ａ，６１ｂは、インダクタンスＬ１１〜Ｌ１３と抵抗Ｒ１１，Ｒ１２とキャパシタンスＣ１１とコンダクタンスＧ１１のラダー回路で表すことができる。なお、伝送線路６１ａ，６１ｂの断面構造は、長さ方向において一定であるため、図のラダー回路の要素ＲＬＣＧは、単位長さあたりで同時に存在し、図の表現とは物理的に異なる。いくら細かく分割してもその比率は一定であり、これを特性インピーダンスで表現すると、Ｚ0＝｛（Ｒ／ｌ）＋（ｊωＬ／ｌ）｝1/2／｛（Ｇ／ｌ）＋（ｊωＣ／ｌ）｝1/2となる。ｌは単位長さ、ωは角周波数、ｊは複素数である。
【００６８】
コンダクタンスＧとキャパシタンスＣは分母にあるが、インピーダンスとして考えると２つの複素数の２乗平均である。キルヒホッフ回路のように加算平均とならないのは、全ての要素が同時に存在するためである。ここで、上式のｌは省略できるため、特性インピーダンスは、長さ単位を持たないものとなる。水が流れるパイプを考えると、間口（断面積、コンダクタンス）を決定しただけで、パイプの長さ方向を規定したものではない単位となる。
【００６９】
次に、図９において抵抗Ｒ１１，Ｒ１２とコンダクタンスＧ１１を０にした場合について説明する。
図１０は、図９の抵抗およびコンダクタンスを０にした場合のモデル図である。図の（Ａ），（Ｂ）には、ＬＣラダー回路を流れる電流の波形７１，７３と電圧の波形７２，７４とが示してある。なお、上記で説明した特性インピーダンスＺ0は、抵抗Ｒ、コンダクタンスＧを０にしたので、Ｚ0＝（Ｌ／Ｃ）1/2となる。電流の最も変化するところに存在するインダクタンスＬがインピーダンス（ωＬ）の主力となり、電圧の最も高いところがキャパシタンスＣによるインピーダンス（１／ωＣ）の主力となるため、図１０では、その部分のＬＣのみを代表して記載している。
【００７０】
図に示す波形７１〜７４が光速で図中右側に移動しても、伝送線路のどの断面も同じ要素のため、その部分にインダクタンスＬとキャパシタンスＣが誘起されるように追従していく。すなわち、インダクタンスＬとキャパシタンスＣに蓄えられる電気エネルギが移動し、Ｐ＝ＩＶ＝Ｖ2／Ｚ0が移動している。インダクタンスＬとキャパシタンスＣは特性インピーダンスＺ0で代表されるため、伝送線路では、インダクタンスＬとキャパシタンスＣが個別に存在しない伝送モードとなる。
【００７１】
図の（Ｂ）は、図の（Ａ）の２倍の周波数モデルを示している。周波数が２倍になると、図の（Ｂ）のインダクタンスＬとキャパシタンスＣの区分は、図の（Ａ）の半分の間隔で誘起される。従って、波形７３，７４は、図の（Ａ）と同じ特性インピーダンスのもとに光速で移動する。これが、抵抗Ｒ１１，Ｒ１２とコンダクタンスＧ１１が０の伝送線路が、周波数特性を持たない理由となる。
【００７２】
抵抗ＲとコンダクタンスＧが無視できないときは、複素数としてωが消えず、周波数特性を持つが、インダクタンスＬとキャパシタンスＣは同時に存在することから、インダクタンスＬとキャパシタンスＣはここでも表面上見えない伝送モードとなる。ＧＨｚ帯域では、このような伝送線路がチップ配線であっても必要となる。なぜなら、６ＧＨｚのデジタルクロックの場合、１０倍の高調波も無視できないエネルギで存在し、６０ＧＨｚの信号を通さなければならないからである。この波長は、３．２ｍｍとなり、共振を防止できる１／４波長では、０．８ｍｍとなり、ＩＰ（Intellectual Property）間のグローバル配線やパッドにつながるＩ／Ｏ配線は、伝送線路としなければならない。
【００７３】
サージは、伝送線路を通っている限りは、特性インピーダンスＺ0とオームの法則の関係となる。Ｖｓｒｇ＝Ｉｓｒｇ・Ｚ0（Ｖｓｒｇ：サージ電圧、Ｉｓｒｇ：サージ電流）が成り立つため、Ｚ0が小さい方がよいが、線路や負荷インピーダンスの不連続部分で反射が起こり、これを考慮しなければならない。例えば、トランジスタのゲートでは、ほぼ開放端とみなせるため、プラスの全反射をすることから２Ｖｓｒｇとなる。分岐配線は、全てインピーダンス不整合になるため、ＥＳＤ保護回路の接続は、工夫を必要とする。
【００７４】
次に、サージエネルギの分散について説明する。
図１１は、ＥＳＤ対策のために設けられるダミー回路の回路図である。図のダミー回路は、従来から用いられているものである。図に示すようにダミー回路は、ダミーＭＯＳ回路８１，８２を有している。図のダミー回路は、信号線８３に対して設けられたものであるが、電源、グランド線も同様に設けられる。
【００７５】
ダミーＭＯＳ回路８１，８２は、拡散容量を増大させるためのもので、高電圧のエネルギを瞬時に平均化し、電源ＶＤＤの電圧以下に落とす働きをしている。しかし、この容量は、信号の高速化に大きな阻害要因となる。これに対し、図１の回路では、クランプ機能を果たすトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の容量が大きいにもかかわらず、差動信号の切替えに対しては実質ほとんど見えないようにして信号の高速化を図り、さらに、サージのエネルギに対しては時間分散して有効に吸収するようにしている。
【００７６】
ところで、人体が持つ等価静電容量は、両足で立ったとき１４０ｐＦ、片足で立ったとき９４ｐＦ、丸椅子に座ったとき５４ｐＦである。今、最大容量状態で人体が１００００Ｖに帯電したとき、Ｑ＝ＣＶ＝１．４μＣとなる。これを飽和時に、容量のみで０．５Ｖ以下にするには、１．４×１０-6／０．５Ｖ＝２．８×１０-6Ｆの容量が必要となる。これは、非常に大きな値で、図１１の回路でも数ｐＦ程度であるにもかかわらず、現実にはこれで何とか耐えている(飽和時の電圧約５００Ｖ)。その一つの理由は自然に時間分散しているからである。そこで、図１の回路では、サージエネルギを積極的に時間分散するようにした。なお、人体の最大電荷量が出力される状態は、人体の内部インピーダンスが約５００Ωのため、ｉ＝（Ｖ／Ｒ）ｅｘｐ｛−（ｔ／ＲＣ）｝となる。チップ側のインピーダンスでこの式のＲが変化することになる。
【００７７】
図１２は、図１のＥＳＤ対策モデルを示した回路図である。図に示すようにＬＳＩは、伝送線路９１〜９６、および電源パッド９７、グランドパッド９８、ドライバ９９、およびスイッチＳＷ１，ＳＷ２を有している。図に示す伝送線路９１〜９６がサージ対策に対し、重要な機能を果たす。なお、図において、スイッチＳＷ１は、図１で示したトランジスタＭ１，Ｍ２に対応し、スイッチＳＷ２は、トランジスタＭ３，Ｍ４に対応する。ドライバ９９は、図１のドライバ回路１２に対応する。伝送線路９１，９２は、図１の伝送線路１４ａ，１４ｂに対応する。伝送線路９３，９４は、図１の伝送線路１４ａ，１４ｂからトランジスタＭ１〜Ｍ４へ分岐される伝送線路に対応する。伝送線路９５は、電源ＶＤＤからドライバ９９へ分岐された伝送線路に対応する。伝送線路９６は、電源ＶＤＤとグランドのペアの伝送線路に対応する。コンデンサＣ２２は、チップパッドの容量を示している。また、図には、各伝送線路の線路長と、特性インピーダンスが示してある。また、ＬＳＩ９０の外に示してある抵抗Ｒ２１とコンデンサＣ２１は、人体の抵抗と容量を示している。また、図には、人体の抵抗値と容量値の例が示してある。
【００７８】
人体からＶｓ＝１００００Ｖで１．４μＣの電荷量がＬＳＩに流れ込むとする。ただし、ＬＳＩのチップパッドの容量（コンデンサＣ２２の容量）は、無視されるとする。この場合、伝送線路９１には、次の式（１）で示される電圧が入力される。
【００７９】
【数１】
2008010542.tif 000003
【００８０】
ただし、Ｒｈ，Ｃｈは、人体の抵抗および容量を示し、Ｚ01は伝送線路９１の特性インピーダンスを示す。これにより、電流ｉは、ｉ＝ｖ／（Ｒh＋Ｚ01）＝ｖ／６００で示される。
【００８１】
次に、伝送線路９１がスイッチＳＷ１，ＳＷ２に分岐するところを考える。伝送線路９１に入力されたサージは、スイッチＳＷ１，ＳＷ２と伝送線路９２への分岐路と３つに分かれ、入力側から見た分岐路以降の特性インピーダンスＺ0tは、１／（１／１００Ω＋１／５０Ω＋１／５０Ω）＝２０Ωとなる。従って、この部分で、大部分のエネルギがマイナス反射し、通過電流は、次の式（２）のようになる。
【００８２】
【数２】
2008010542.tif 000004
【００８３】
キルヒホッフの法則により、分岐路から後半の伝送線路９２に入力する電流は、ｉr＝１／５ｉT＝０．０６６７ｉとなり、電圧Ｖｒは、Ｖｒ＝０．０６６７ｉ・Ｚ02＝６．６７ｉが得られる。ここで、Ｚ02は、伝送線路９２の特性インピーダンスである。ドライバ９９の入力がトランジスタのゲート容量端であれば、その電圧上昇ＶGはゲート容量をＣG＝２０ｆＦとして、次の式（３）に示すようになる。
【００８４】
【数３】
2008010542.tif 000005
【００８５】
図１３は、ＶGの時間変化を示した図である。図は、式（３）においてＺ02＝１００Ω、ＣG＝２０ｆＦとした場合のＶGの時間変化を示している。図に示すように、１００００Ｖの入力でも、最大１１１Ｖしか上昇せず、スタティックな限界予測５００Ｖより、十分小さな値となる。
【００８６】
伝送線路の特性インピーダンスの異なるところは全てこのような反射が起こり、それぞれの線路が多重反射することになる。しかし、反射して戻ってくるという時間の間、静電エネルギが時間分散したことになり、サージを効果的に吸収することができる。
【００８７】
また、上述したように、特性インピーダンスは、電荷が流入する間口の大きさを決めており、特性インピーダンスが小さいほどその間口が大きくなり、サージを吸収しやすくなっている。従って、分岐線路である伝送線路９３，９４と、スイッチＳＷ１，ＳＷ２がオンしたときの抵抗（クランプのトランジスタがオンしたときのオン抵抗）の特性インピーダンスが、伝送線路９１，９２の特性インピーダンスと同じか、それより小さくすることにより、サージを効果的に吸収することができる。また、スイッチＳＷ１，ＳＷ２を、そのオン抵抗と同じか、それより小さい特性インピーダンスを持つ電源・グランドの伝送線路９６に接続することにより、サージを効果的に吸収することができる。
【００８８】
以下、サージに対するシミュレーションについて説明する。
図１４は、サージのシミュレーションを行うＬＳＩの回路図である。なお、図では、シングルエンドのシミュレーションを示しているが、伝送線路１０１，１０２は、図１の伝送線路１４ａ，１４ｂに対応する。伝送線路１０３，１０４は、図１のトランジスタＭ１〜Ｍ４に分岐する伝送線路に対応する。抵抗Ｒ３１はオンした状態のトランジスタＭ１，Ｍ２の抵抗に対応し、抵抗Ｒ３２は、オフした状態のトランジスタＭ３、Ｍ４の抵抗に対応する。伝送線路１０５は、電源ＶＤＤとグランドのペアの伝送線路に対応する。コンデンサＣ３３は、ドライバ回路１２のトランジスタＭ８〜Ｍ１１のゲート容量に対応する。また、図の電源Ｅ１およびコンデンサＣ３１は、人体の電圧と容量を示し、コンデンサＣ３２は、ＬＳＩのチップパッドの容量を示している。また、図には、伝送線路１０１〜１０５の特性インピーダンスの値、遅延時間が示してあり、また、サージの入力状態を規定するためのスイッチＳＷ１１，ＳＷ１２のオン／オフ条件が示してある。具体的には、０ｓから１ｎｓまで、スイッチＳＷ１１を開き（ｔＯｐｅｎ）、その後閉じる。そして、１ｐｓで電圧を飽和状態となるようにし（ｔｔｒａｎ）、１００１ｐｓ間スイッチＳＷ１２を閉じる（ｔＣｌｏｓｅ）。その後、スイッチＳＷ１２を開き１ｐｓで電圧が０Ｖとなるようにする（ｔｔｒａｎ）。また、サージのエネルギは、電源ＶＤＤとグランドの伝送線路１０５の特性インピーダンスで逆進し、電源ＶＤＤに全て吸収されるとして、伝送線路１０５は、５Ωの終端抵抗で整合した。
【００８９】
図１５は、図１４の回路図のシミュレーション結果を示した図である。図の（Ａ）は、図１４のＡ点における電圧波形を示し、図の（Ｂ）は、図１４のＢ点における電圧波形を示している。図の（Ａ）に示すように、Ａ点では、１００００Ｖのサージ電圧が約３００Ｖ位に抑えられ、図の（Ｂ）に示すように、Ｂ点では、１００００Ｖのサージ電圧が約２４０Ｖ位に抑えられている。なお、図の（Ｂ）の電圧波形は、点Ｂで全反射した場合を示しており、コンデンサＣ３３での電圧はその１／２となり、上記の式で説明した電圧とほぼ一致することが分かる。
【００９０】
このように、大きなキャパシタを接続する代わりに、高速対応の伝送線路網で対応することにより、サージを有効に吸収することが可能となる。
次に、ＬＳＩのデバイスレイアウトについて説明する。
【００９１】
図１６は、ＬＳＩの回路のデバイスレイアウトを示した図である。図に示す伝送線路１１５，１１６は、図１の伝送線路１４ａ，１４ｂに対応する。ＥＳＤ保護回路１１１は、図１に示すＥＳＤ保護回路１１に対応する。図に示すＮＭＯＳインバータ回路１１２とＰＭＯＳインバータ回路１１３は、図１のドライバ回路１２に対応する。ＥＳＤ保護回路１１４は、図１のＥＳＤ保護回路１３に対応する。伝送線路１１７，１１８は、図１の伝送線路１５ａ，１５ｂに対応する。また、図中のＶＣＣ＆ＧＮＤは、電源ＶＤＤとグランド線とがペアになった伝送線路を示している。また、図中の５０μｍダミーは、図１１で示したダミーＭＯＳ回路８１，８２に対応し、２０μｍのｎＭＯＳトランジスタのオン抵抗を調整し、設計の自由度を高めることができるようになっている。図中の３０μｍダミーは、図１１で示したダミーＭＯＳ回路８１，８２に対応し、２０μｍのｐＭＯＳトランジスタのオン抵抗を調整し、設計の自由度を高めることができるようになっている。
【００９２】
次に、差動信号に対するシミュレーションについて説明する。ＥＳＤ保護回路のトランジスタのゲート容量とドレイン容量は、次の式（４）に示すように算出される。
【００９３】
【数４】
2008010542.tif 000006
【００９４】
ただし、Ｃoxはゲート酸化膜の容量、κsio2はｓｉｏ2の比誘電率、ε0は真空の誘電率、ｔoxはゲート酸化膜の厚さ、Ｌはゲート長、Ｗはゲート幅、ＣJDはドレイン拡散層の容量、ＣjOは単位面積当たりのドレイン拡散層の容量、ＡDはドレイン拡散層の面積である。そこで、ＥＳＤ保護回路のトランジスタが同一ウェルに形成されない場合のトランジスタの容量を２５０ｆＦ、同一ウェルに形成される場合のトランジスタの容量を、２５０ｆＦの１／５の５０ｆＦとして、１０ＧＨｚの入力差動信号に対する出力をシミュレーションする。
【００９５】
図１７は、トランジスタが同一ウェルにない場合の差動信号に対するシミュレーションを行う回路である。図に示すコンデンサＣ４１〜Ｃ４４は、図１のトランジスタＭ１〜Ｍ４が同一ウェルに形成されていない場合の容量に対応する。コンデンサＣ４５〜Ｃ４８は、トランジスタＭ１２〜Ｍ１５が同一ウェルに形成されていない場合の容量に対応する。トランジスタＭ２１〜Ｍ２４は、ドライバ回路１２のトランジスタＭ８〜Ｍ１１に対応する。伝送線路１２３，１２４は、伝送線路１５ａ，１５ｂに対応する。差動信号１２１，１２２は、シミュレーションを行うための信号を示している。なお、図に示すパラメータでシミュレーションを行ったとする。ＴＤは信号の遅延時間を示し、ＴＲは信号の立上り時間を示し、ＴＦは信号の立下り時間を示し、ＰＷは信号状態が保持される時間を示し、ＰＥＲは周期を示す。また、Ｗはトランジスタのゲート幅、Ｌはトランジスタのゲート長を示す。コンデンサＣ４１〜Ｃ４８の容量値は、上述したように２５０ｆＦとしてある。
【００９６】
図１８は、図１７のシミュレーション結果を示した図である。図には、図１７のシミュレーション回路に入力される差動信号１２１，１２２の電圧波形１３１ａ，１３１ｂと、図１７の点Ａ，Ｂにおける電圧波形１３２ａ，１３２ｂとが示してある。図１７の回路では、ＥＳＤ保護回路を構成するトランジスタの容量（図１７のコンデンサＣ４１〜Ｃ４８）が大きいため、差動信号が遅延し、状態が完全に遷移する前に、次の状態に遷移してしまう。
【００９７】
図１９は、トランジスタが同一ウェルにある場合の差動信号に対するシミュレーションを行う回路である。図に示すコンデンサＣ５１〜Ｃ５４は、図１のトランジスタＭ１〜Ｍ４の容量に対応する。コンデンサＣ５５〜Ｃ５８は、トランジスタＭ１２〜Ｍ１５の容量に対応する。トランジスタＭ３１〜Ｍ３４は、ドライバ回路１２のトランジスタＭ８〜Ｍ１１に対応する。伝送線路１４３，１４４は、伝送線路１５ａ，１５ｂに対応する。差動信号１４１，１４２は、シミュレーションを行う信号を示している。なお、図に示すパラメータでシミュレーションを行ったとする。コンデンサＣ５１〜Ｃ５８の容量値は、上述したように５０ｆＦとしてある。また、図のパラメータの意味は、図１７と同様であり、その説明を省略する。
【００９８】
図２０は、図１９のシミュレーション結果を示した図である。図には、図２０のシミュレーション回路に入力される差動信号１４１，１４２の電圧波形１５１ａ，１５１ｂと、図１９の点Ａ，Ｂにおける電圧波形１５２ａ，１５２ｂとが示してある。図１９の回路では、ＥＳＤ保護回路を構成するトランジスタの容量が小さいため、差動信号は遅延せず、状態遷移が終了する前に、電圧が飽和状態になる。
【００９９】
このように、サージをクランプするトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５を同一ウェル内に形成するようにした。これによって、差動信号が遷移したとき、遷移前の状態を保持していたトランジスタの電荷は、同一ウェル内を移動し、差動信号の遷移に対するトランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５の容量が低減され、差動信号の高速化を図ることができる。
【０１００】
また、伝送線路１４ａ，１４ｂ，１５ａ，１５ｂをペアの伝送線路にすることにより、サージを有効的に吸収することができる。特に、伝送線路１４ａ，１４ｂからトランジスタＭ１〜Ｍ４に分岐される分岐伝送線路の特性インピーダンスを、伝送線路１４ａ，１４ｂの特性インピーダンスと等しいか、もしくはそれより小さくすることにより、サージを有効的に吸収することができる。また、伝送線路１５ａ，１５ｂからトランジスタＭ１２〜Ｍ１５に分岐される分岐伝送線路の特性インピーダンスを、伝送線路１５ａ，１５ｂの特性インピーダンスと等しいか、もしくはそれより小さくすることにより、サージを有効的に吸収することができる。また、トランジスタＭ１〜Ｍ４のオン抵抗を、伝送線路１４ａ，１４ｂの特性インピーダンスと等しいか、もしくはそれより小さくすることにより、サージを有効に吸収することができる。トランジスタＭ１２〜Ｍ１５のオン抵抗を、伝送線路１５ａ，１５ｂの特性インピーダンスと等しいか、もしくはそれより小さくすることにより、サージを有効に吸収することができる。また、トランジスタＭ１〜Ｍ４，Ｍ１２〜Ｍ１５を、そのオン抵抗と等しいか、もしくはそれより小さい特性インピーダンスを有する電源ＶＤＤとグランドのペアの伝送線路に接続することにより、サージを有効に吸収することができる。
【０１０１】
次に、本発明の第２の実施の形態を、図面を参照して詳細に説明する。第２の実施の形態では、ＥＳＤ保護回路のトランジスタが全てｎＭＯＳのトランジスタで構成される。
図２１は、第２の実施の形態に係るＥＳＤ保護回路を適用したＬＳＩの回路図である。図に示すようにＬＳＩは、ＥＳＤ保護回路１６１，１６３、ドライバ回路１６２、伝送線路１６４ａ，１６４ｂ，１６５ａ，１６５ｂ、ＩＮ端子、ＩＮＢａｒ端子、ＯＵＴ端子、およびＯＵＴＢａｒ端子を有している。
【０１０２】
ＥＳＤ保護回路１６１は、トランジスタＭ４１〜Ｍ４４を有している。トランジスタＭ４１〜Ｍ４４は、図１のＥＳＤ保護回路１１のトランジスタＭ１〜Ｍ４に対応するが、トランジスタＭ４１，Ｍ４２がｎＭＯＳのトランジスタとなっているところが異なる。また、トランジスタＭ４１，Ｍ４２のゲートがグランドに接続されているところが異なっている。トランジスタＭ４１，Ｍ４２は同一ウェルに形成され、トランジスタＭ４３，Ｍ４４は同一ウェルに形成される。その他の接続関係は、図１と同様であり、その詳細な説明は省略する。なお、図の破線１６６ａは、トランジスタＭ４１，Ｍ４２が同一のウェルに形成され、破線１６６ｂは、トランジスタＭ４３，Ｍ４４が同一のウェルに形成されていることを示している。
【０１０３】
ドライバ回路１６２は、図１のドライバ回路１２と同様の回路構成を有している。トランジスタＭ４５〜Ｍ５１は、図１のトランジスタＭ５〜Ｍ１１に対応し、その詳細な説明は省略する。
【０１０４】
ＥＳＤ保護回路１６３は、トランジスタＭ５２〜Ｍ５５を有している。トランジスタＭ５２〜Ｍ５５は、図１のＥＳＤ保護回路１３のトランジスタＭ１２〜Ｍ１５に対応するが、トランジスタＭ５２，Ｍ５５がｎＭＯＳのトランジスタとなっているところが異なる。トランジスタＭ５２，Ｍ５５のゲートがグランドに接続されているところが異なっている。トランジスタＭ５２，Ｍ５３は同一ウェルに形成され、トランジスタＭ５４，Ｍ５５は同一ウェルに形成される。その他の接続関係は、図１と同様であり、その詳細な説明は省略する。なお、図の破線１６７ａは、トランジスタＭ５２，Ｍ５３が同一のウェルに形成され、破線１６７ｂは、トランジスタＭ５４，Ｍ５５が同一のウェルに形成されていることを示している。
【０１０５】
伝送線路１６４ａ，１６４ｂ，１６５ａ，１６５ｂは、図１の伝送線路１４ａ，１４ｂ，１５ａ，１５ｂと同様であり、その詳細な説明は省略する。
このように、ＥＳＤ保護回路１６１，１６３のトランジスタＭ４１〜Ｍ４４，Ｍ５２〜Ｍ５５を全てｎＭＯＳで構成することも可能である。
【０１０６】
次に、本発明の第３の実施の形態を、図面を参照して詳細に説明する。伝送線路に接続される終端抵抗回路によっても、その容量によって差動信号の遅延が発生する。そこで、第３の実施の形態では、終端抵抗回路を構成するトランジスタを同一ウェルに形成することにより、差動信号に対する容量を低減する。
【０１０７】
図２２は、第３の実施の形態に係る終端抵抗回路を適用したＬＳＩの回路図である。図に示すようにＬＳＩは、終端抵抗回路１７１、ドライバ回路１７２、伝送線路１７３ａ，１７３ｂ，１７４ａ，１７４ｂ、ＩＮ端子、ＩＮＢａｒ端子、ＯＵＴ端子、およびＯＵＴＢａｒ端子を有している。
【０１０８】
終端抵抗回路１７１は、トランジスタＭ６１〜Ｍ６４を有している。トランジスタＭ６１，Ｍ６２のゲートは、グランドに接続されている。トランジスタＭ６１，Ｍ６２のソースおよびバックゲートは電源ＶＤＤに接続されている。トランジスタＭ６１，Ｍ６２のドレインは、伝送線路１７３ａ，１７３ｂに接続されている。トランジスタＭ６３，Ｍ６４のゲートは、電源ＶＤＤに接続されている。トランジスタＭ６３，Ｍ６４のソースおよびバックゲートはグランドに接続されている。トランジスタＭ６３，Ｍ６４のドレインは、伝送線路１７３ａ，１７３ｂに接続されている。トランジスタＭ６１，Ｍ６２は、同一のウェルに形成され、トランジスタＭ６３，Ｍ６４は、同一のウェルに形成される。トランジスタＭ６１〜Ｍ６４は、抵抗の機能を有し、伝送線路１７３ａ，１７３ｂを伝達する差動信号の反射を防止している。なお、図の破線１７５ａは、トランジスタＭ６１，Ｍ６２が同一のウェルに形成され、破線１７５ｂは、トランジスタＭ６３，Ｍ６４が同一のウェルに形成されていることを示している。
【０１０９】
ドライバ回路１７２は、図１のドライバ回路１２と同様の回路構成を有している。トランジスタＭ６５〜Ｍ７１は、図１のトランジスタＭ５〜Ｍ１１に対応し、その詳細な説明は省略する。伝送線路１７３ａ，１７３ｂ，１７４ａ，１７４ｂは、図１の伝送線路１４ａ，１４ｂ，１５ａ，１５ｂと同様であり、その詳細な説明は省略する。
【０１１０】
終端抵抗を構成するトランジスタＭ６１〜Ｍ６４は、ドレイン容量を持つので、伝送線路１７３ａ，１７３ｂを伝搬する差動信号を遅延させる。しかし、トランジスタＭ６１，Ｍ６２と、トランジスタＭ６３，Ｍ６４は同一ウェルに形成されるので、ドレイン容量は、差動信号の遷移に対し、低減される。
【０１１１】
このように、差動信号の反射を防止するトランジスタＭ６１，Ｍ６２とトランジスタＭ６３，Ｍ６４を同一ウェル内に形成するようにした。これによって、差動信号が遷移したとき、遷移前の状態を保持していたトランジスタＭ６１〜Ｍ６４の電荷は、同一ウェル内を移動し、差動信号の遷移に対する抵抗の容量が低減され、差動信号の高速化を図ることができる。
【０１１２】
次に、本発明の第４の実施の形態を、図面を参照して詳細に説明する。第４の実施の形態では、図２２で示したトランジスタＭ６１〜Ｍ６４が拡散抵抗によって構成されている。
【０１１３】
図２３は、第４の実施の形態に係る終端抵抗回路を適用したＬＳＩの回路図である。図に示すようにＬＳＩは、終端抵抗回路１８１、ドライバ回路１８２、伝送線路１８３ａ，１８３ｂ，１８４ａ，１８４ｂ、ＩＮ端子、ＩＮＢａｒ端子、ＯＵＴ端子、およびＯＵＴＢａｒ端子を有している。
【０１１４】
終端抵抗回路１８１は、拡散抵抗Ｒ４１〜Ｒ４４を有している。拡散抵抗Ｒ４１，Ｒ４２の一端は、伝送線路１８３ａ，１８３ｂに接続され、他端は、電源ＶＤＤに接続されている。拡散抵抗Ｒ４３，Ｒ４４の一端は、伝送線路１８３ａ，１８３ｂに接続され、他端は、グランドに接続されている。
【０１１５】
ドライバ回路１８２は、図１のドライバ回路１２と同様の回路構成を有している。トランジスタＭ８１〜Ｍ８７は、図１のトランジスタＭ５〜Ｍ１１に対応し、その詳細な説明は省略する。伝送線路１８３ａ，１８３ｂ，１８４ａ，１８４ｂは、図１の伝送線路１４ａ，１４ｂ，１５ａ，１５ｂと同様であり、その詳細な説明は省略する。
【０１１６】
終端抵抗を構成する拡散抵抗Ｒ４１〜Ｒ４４は、その拡散層において容量を持つので、伝送線路１８３ａ，１８３ｂを伝搬する差動信号を遅延させる。しかし、拡散抵抗Ｒ４１，Ｒ４２と、拡散抵抗Ｒ４３，Ｒ４４は同一ウェルに形成されるので、容量は差動信号の遷移に対し、低減される。
【０１１７】
このように、差動信号の反射を防止する拡散抵抗Ｒ４１，Ｒ４２と拡散抵抗Ｒ４３，Ｒ４４を同一ウェル内に形成するようにした。これによって、差動信号が遷移したとき、遷移前の状態を保持していた拡散抵抗Ｒ４１〜Ｒ４４の電荷は、同一ウェル内を移動し、差動信号の遷移に対する抵抗の容量が低減され、差動信号の高速化を図ることができる。
【０１１８】
（付記１）  半導体装置の内部回路を静電気放電から保護する静電気放電保護回路において、
前記半導体装置の外部端子と接続された差動信号が伝搬する前記半導体装置内の２つの配線のそれぞれに設けられ、前記外部端子に印加される前記静電気放電をクランプする、同一ウェル内に形成されたトランジスタ、
を有することを特徴とする静電気放電保護回路。
【０１１９】
（付記２）  前記配線は、ペアの伝送線路で構成されていることを特徴とする付記１記載の静電気放電保護回路。
（付記３）  前記伝送線路から前記トランジスタに接続される分岐伝送線路の特性インピーダンスは、前記伝送線路の特性インピーダンス以下であることを特徴とする付記２記載の静電気放電保護回路。
【０１２０】
（付記４）  前記トランジスタのオン抵抗は、前記伝送線路の特性インピーダンス以下であることを特徴とする付記２記載の静電気放電保護回路。
（付記５）  前記トランジスタは、そのオン抵抗以下の特性インピーダンスを有する電源とグランドとのペアの伝送線路に接続されることを特徴とする付記１記載の静電気放電保護回路。
【０１２１】
（付記６）  前記トランジスタのドレイン拡散領域間の距離は、前記ドレイン拡散領域間を移動する電荷の移動時間が、前記差動信号の遷移時間以下となるように決定されることを特徴とする付記１記載の静電気放電保護回路。
【０１２２】
（付記７）  前記トランジスタは、電源とグランドの一方または両方に前記静電気放電をクランプすることを特徴とする付記１記載の静電気放電保護回路。
（付記８）  前記電源に前記静電気放電をクランプする前記トランジスタが前記同一ウェル内に形成され、前記グランドに前記静電気放電をクランプする前記トランジスタが前記同一ウェル内に形成されることを特徴とする付記７記載の静電気放電保護回路。
【０１２３】
（付記９）  前記トランジスタは、ゲートが平行して形成され、前記ゲートの互いに対向する側にそれぞれの第１のソースとドレインとが形成され、前記ゲートを挟んだ前記第１のソースと前記ドレインとの反対側にそれぞれの第２のソースが形成されることを特徴とする付記１記載の静電気放電保護回路。
【０１２４】
（付記１０）  半導体装置の信号を安定させる終端抵抗回路において、
前記半導体装置の外部端子と接続された差動信号が伝搬する前記半導体装置内の２つの配線のそれぞれに設けられ、前記差動信号の反射を防止する、同一ウェル内に形成された抵抗、
を有することを特徴とする終端抵抗回路。
【０１２５】
（付記１１）  前記抵抗は、トランジスタによって構成されることを特徴とする付記１０記載の終端抵抗回路。
（付記１２）  前記抵抗は、拡散抵抗であることを特徴とする付記１０記載の終端抵抗回路。
【図面の簡単な説明】
【０１２６】
【図１】第１の実施の形態に係るＥＳＤ保護回路を適用したＬＳＩの回路図である。
【図２】差動ペア線路を示した図である。
【図３】ＥＳＤ保護回路のトランジスタ間での電荷移動について説明する図である。
【図４】同一ウェル内に形成されたトランジスタの平面図である。
【図５】図４のＡ−Ａ断面図である。
【図６】同一ウェル内に形成されたトランジスタの別の例の平面図である。
【図７】図６のトランジスタの動作を説明する図である。
【図８】伝送線路の単純モデルである。
【図９】図８の伝送線路をＬＣＲＧ素子で表現したモデル図である。
【図１０】図９の抵抗およびコンダクタンスを０にした場合のモデル図である。
【図１１】ＥＳＤ対策のために設けられるダミー回路の回路図である。
【図１２】図１のＥＳＤ対策モデルを示した回路図である。
【図１３】ＶGの時間変化を示した図である。
【図１４】サージのシミュレーションを行うＬＳＩの回路図である。
【図１５】図１４の回路図のシミュレーション結果を示した図である。
【図１６】ＬＳＩの回路のデバイスレイアウトを示した図である。
【図１７】トランジスタが同一ウェルにない場合の差動信号に対するシミュレーションを行う回路である。
【図１８】図１７のシミュレーション結果を示した図である。
【図１９】トランジスタが同一ウェルにある場合の差動信号に対するシミュレーションを行う回路である。
【図２０】図１９のシミュレーション結果を示した図である。
【図２１】第２の実施の形態に係るＥＳＤ保護回路を適用したＬＳＩの回路図である。
【図２２】第３の実施の形態に係る終端抵抗回路を適用したＬＳＩの回路図である。
【図２３】第４の実施の形態に係る終端抵抗回路を適用したＬＳＩの回路図である。
【符号の説明】
【０１２７】
１１，１３  ＥＳＤ保護回路
１２  ドライバ回路
１４ａ，１４ｂ，１５ａ，１５ｂ  伝送線路
Ｍ１〜Ｍ１５  トランジスタ
ＶＤＤ  電源
ＶＲＥＦ  電圧
【図１】
2008010542.tif 000007
【図２】
2008010542.tif 000008
【図３】
2008010542.tif 000009
【図４】
2008010542.tif 000010
【図５】
2008010542.tif 000011
【図６】
2008010542.tif 000012
【図７】
2008010542.tif 000013
【図８】
2008010542.tif 000014
【図９】
2008010542.tif 000015
【図１０】
2008010542.tif 000016
【図１１】
2008010542.tif 000017
【図１２】
2008010542.tif 000018
【図１３】
2008010542.tif 000019
【図１４】
2008010542.tif 000020
【図１５】
2008010542.tif 000021
【図１６】
2008010542.tif 000022
【図１７】
2008010542.tif 000023
【図１８】
2008010542.tif 000024
【図１９】
2008010542.tif 000025
【図２０】
2008010542.tif 000026
【図２１】
2008010542.tif 000027
【図２２】
2008010542.tif 000028
【図２３】
2008010542.tif 000029