(57)【要約】【課題】小型化および微細化を図りつつ、ソース／ドレインとして機能する反転層の抵抗低減を図り、読出し動作等の各種動作を良好に行うことができる半導体記憶装置およびその製造方法を提供する。【解決手段】主表面を有する半導体基板１Ａと、半導体基板１Ａの主表面上に形成され、該半導体基板１Ａとは材質の異なる第１半導体層１Ｂと、第１半導体層１Ｂ上の少なくとも一部に形成され、該第１半導体層１Ｂと材質の異なる第２半導体層１Ｃと、第２半導体層１Ｃの表面上に、第１絶縁層１５を介して形成され、電荷を蓄積可能な第１導電層ＦＧと、第１導電層ＦＧと隣り合う第２半導体層１Ｃの表面上に、第２絶縁層１Ｃを介して形成された第２導電層８と、第１導電層ＦＧ上に第３絶縁層１８を介して形成され、第２導電層ＡＧが延在する方向と交差する方向に延在する第３導電層ＣＧとを備える。【選択図】図２
2008010553.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面上に形成され、該半導体基板とは材質の異なる第１半導体層と、
前記第１半導体層上の少なくとも一部に形成され、該第１半導体層と材質の異なる第２半導体層と、
前記第２半導体層の表面上に、第１絶縁層を介して形成され、電荷を蓄積可能な第１導電層と、
前記第１導電層と隣り合う前記第２半導体層の表面上に、第２絶縁層を介して形成された第２導電層と、
前記第１導電層上に第３絶縁層を介して形成され、前記第２導電層が延在する方向と交差する方向に延在する前記第３導電層と、
を備えた半導体記憶装置。
【請求項２】
前記第１導電層と前記第２導電層と前記第３導電層とを有するメモリセルと、
前記メモリセルの動作を制御する周辺回路トランジスタとをさらに備え、
前記周辺回路トランジスタを、前記第２半導体層上に形成した、請求項１に記載の半導体記憶装置。
【請求項３】
主表面を有する半導体基板と、
前記半導体基板の主表面に選択的に形成され、前記半導体基板と材質の異なる半導体層と、
前記半導体層と隣り合う前記半導体基板の主表面上に、第１絶縁層を介して形成され、電荷を蓄積可能な第１導電層と、
前記第１導電層と隣り合い、前記半導体層と隣り合う前記半導体基板の主表面上に、第２絶縁層を介して形成された第２導電層と、
前記第１導電層上に第３絶縁層を介して形成され、前記第２導電層が延在する方向と交差する方向に延在する前記第３導電層と、
を備えた半導体記憶装置。
【請求項４】
前記第１半導体層の格子定数は、前記第２半導体層の格子定数より大きい、請求項１または請求項２に記載の半導体記憶装置。
【請求項５】
前記半導体層の格子定数は、前記半導体基板の格子定数より大きい、請求項３に記載の半導体記憶装置。
【請求項６】
半導体基板の主表面上に、該半導体基板とは材質の異なる第１半導体層を形成する工程と、
前記第１半導体層上の少なくとも一部に、該第１半導体層の材質と異なる第２半導体層を形成する工程と、
前記２半導体層の表面上に、第１絶縁層を介して、電荷を蓄積可能な第１導電層を形成する工程と、
前記第１導電層と隣り合う前記第２半導体層の表面上に、第２絶縁層を介して、第２度電層を形成する工程と、
前記第１導電層に、第３絶縁膜を介して形成され、前記第２導電層が延在する方向と交差する方向に延在する第３導電層を形成する工程と、
を備えた半導体記憶装置の製造方法。
【請求項７】
半導体基板の主表面上に、第１絶縁膜を介して、電荷を蓄積可能な第１導電層を複数形成する工程と、
前記第１導電膜間に位置する前記半導体基板の主表面上に、第２絶縁膜を介して、第２導電層を複数形成する工程と、
第３絶縁膜を介して前記第１導電層上に、前記第２導電膜の延在方向と交差する方向に向けて第３導電層を複数形成する工程と、
前記第３導電層間であって、前記第２導電層間に位置する前記半導体基板の主表面上に、複数の凹部を形成する工程と、
前記半導体基板の材料とは異なる材料からなる前記半導体層と異なる層を形成することで、前記層と隣接する前記半導体基板に歪みを生じさせる工程と、
を備えた半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体記憶装置として、半導体基板の主表面上に形成された複数のフローティングゲートと、このフローティングゲート間に位置する半導体基板の主表面上に形成されたアシストゲートと、フローティングゲート上にＯＮＯ（Oxide-Nitride-Oxide）膜を介して形成されたコントロールゲートとを備えるＡＧ−ＡＮＤ（Assist Gate-AND）型の半導体記憶装置が知られている。
【０００３】
このＡＧ−ＡＮＤ型の半導体記憶装置においては、アシストゲートに所定の電圧を印加することで、アシストゲート下に位置する半導体基板に反転層を形成し、この反転層をソース／ドレインとして利用している。
【０００４】
反転層は、熱拡散等により拡散しないため、ＡＧ−ＡＮＤ型の半導体記憶装置は、ソースおよびソレインとして不純物拡散層を利用する半導体記憶装置よりも小型化、微細化を図ることができる。
【特許文献１】特開２００５−８５９０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のような半導体記憶装置においては、読出し動作の際、選択されたメモリセルの位置によって、選択されたソースと電源供給部との間の距離が変動し、この距離によって、選択されたメモリセルのソース電位が、選択されたメモリセルに位置によって変動する。ここで、ソース／ドレインとしての反転層の電気的な抵抗は、不純物拡散層よりも大きいものとなっているため、メモリセルの位置によって、ソース電位／ドレイン電位も大きく変動する。このように、選択されたメモリセルの位置によってソース／ドレインに印加される電圧が大きく変動すると、正確な読出し動作や他の動作の正確性が阻害されるという問題が生じる。
【０００６】
そこで、本発明は、上記のような課題に鑑みて、半導体記憶装置の小型化、微細化を図りつつも、ソース／ドレインとして機能可能な反転層の抵抗低減を図ることができる半導体記憶装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、１つの局面では、主表面を有する半導体基板と、半導体基板の主表面上に、該半導体基板とは材質の異なる第１半導体層と、第１半導体層上の少なくとも一部に、該第１半導体層と材質の異なる第２半導体層と、第２半導体層の表面上に、第１絶縁層を介して形成され、電荷を蓄積可能な第１導電層と、第１導電層と隣り合う第２半導体層の表面上に、第２絶縁層を介して形成された第２導電層と、第１導電層上に第３絶縁層を介して形成され、第２導電層が延在する方向と交差する方向に延在する第３導電層とを備える。
【０００８】
本発明に係る半導体記憶装置は、他の局面では、主表面を有する半導体基板と、半導体基板の主表面に選択的に形成され、半導体基板と異なる半導体層と、半導体層と隣り合う半導体基板の主表面上に、第１絶縁層を介して形成され、電荷を蓄積可能な第１導電層と、第１導電層と隣り合い、半導体層と隣り合う半導体基板の主表面上に、第２絶縁層を介して形成された第２導電層と、第１導電層上に第３絶縁層を介して形成され、第２導電層が延在する方向と交差する方向に延在する第３導電層とを備える。
【０００９】
本発明に係る半導体記憶装置の製造方法は、１つの局面では、半導体基板の主表面上に、該半導体基板とは材質の異なる第１半導体層を形成する工程と、第１半導体層上の少なくとも一部に、該第１半導体層の材質と異なる第２半導体層を形成する工程と、２半導体層の表面上に、第１絶縁層を介して、電荷を蓄積可能な第１導電層を形成する工程と、第１導電層と隣り合う第２半導体層の表面上に、第２絶縁層を介して、第２度電層を形成する工程と、第１導電層に、第３絶縁膜を介して形成され、第２導電層が延在する方向と交差する方向に延在する第３導電層を形成する工程とを備える。
【００１０】
本発明に係る半導体記憶装置の製造方法は、他の局面では、半導体基板の主表面上に、第１絶縁膜を介して、電荷を蓄積可能な第１導電層を複数形成する工程と、第１導電膜間に位置する半導体基板の主表面上に、第２絶縁膜を介して、第２導電層を複数形成する工程と、第３絶縁膜を介して第１導電層上に、第２導電膜の延在方向と交差する方向に向けて第３導電層を複数形成する工程と、第３導電層間であって、第２導電層間に位置する半導体基板の主表面上に、複数の凹部を形成する工程と、半導体基板の材料とは異なる材料からなる半導体層と異なる層を形成することで、層と隣接する半導体基板に歪みを生じさせる工程とを備える。
【発明の効果】
【００１１】
本発明に係る半導体記憶装置およびその製造方法によれば、小型化および微細化を図りつつ、ソース／ドレインとして機能する反転層の抵抗低減を図り、読出し動作等の各種動作を良好に行うことができる半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１から図１５を用いて、本実施の形態１に係る半導体記憶装置１００およびその製造方法について説明する。
【００１３】
図１は、本実施の形態１に係る半導体記憶装置１００の平面図であり、図２は、図１に示されたＩＩ−ＩＩ線における断面図である。なお、図１において、フローティングゲートＦＧおよびアシストゲートＡＧには、見易さの観点からハッチングを付しているが、断面を意味するものではない。
【００１４】
図２において、半導体基板１Ａの主表面上には、半導体基板１Ａとは材質の異なる半導体層（第１半導体層）１Ｂが形成されている。この半導体層１Ｂの上面上には、半導体層１Ｂと材質の異なる半導体層１Ｃが形成されている。
【００１５】
半導体基板１Ａは、例えば、ｐ型のシリコン（Ｓｉ）単結晶からなり、半導体層１Ｂは、シリコンゲルマニウム（ＳｉＧｅ）からなる。なお、半導体層１Ｂを構成するものとしては、上記のものに限れず、シリコン元素と、例えば、Sn（スズ）、Pb（鉛）等のシリコン以外のＩＶ族元素を含む半導体層としてもよい。
【００１６】
すなわち、半導体層１Ｂは、シリコン元素と、シリコン元素より格子定数の大きな元素を含み、シリコン結晶の格子定数より大きな格子定数を有するもので構成する。
【００１７】
このようなシリコン結晶の格子定数より大きな格子定数を有する半導体層１Ｂの上面上に、形成され、シリコン結晶からなる半導体層１Ｃは、半導体層１Ｂから引っ張り力が加えられる。このため、半導体層１Ｃ内に引っ張り歪みが生じる。このように、歪みシリコン膜から構成された半導体層１Ｃは、通常のシリコン膜の電子の移動度よりも早く、抵抗の低減および動作速度の向上を図ることができる。
【００１８】
そして、図１に示されるように、複数のメモリセルＭＣを備えたメモリセル領域ＭＲＣは、半導体層１Ｃの表面上に位置している。
【００１９】
メモリセル領域ＲＭＣが位置する半導体層１Ｃの表面上には、活性領域２と、分離領域３と、複数のアシストゲートＡＧと、複数のコントロールゲートＣＧと、複数のフローティングゲートＦＧと、複数のメモリセルＭＣと、複数の選択トランジスタＴＧ１、ＴＧ２とが形成されている。
【００２０】
活性領域２は、メモリセルＭＣが形成される領域であり、分離領域３によって規定されている。分離領域３は、たとえば、ＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、分離領域３は、半導体層１Ｃの表面に掘られた溝部内に、たとえば、酸化シリコン（ＳｉＯ2）等の絶縁膜を埋め込むことにより形成されている。
【００２１】
アシストゲートＡＧは、間隔を隔てて複数配列されており、延在方向と交差する方向のアシストゲートＡＧの幅は、たとえば、６５ｎｍ程度とされており、アシストゲートＡＧ間の間隔は、たとえば、１１５ｎｍ程度とされている。このアシストゲートＡＧに所定の電圧が印加されると、半導体層１Ｃの表面に、ｎ型の反転層が形成される。
【００２２】
なお、アシストゲートＡＧは、互いに離間して配置された配線４ＬＡ，４ＬＢに接続されたアシストゲートＡＧと、配線４ＬＡ，４ＬＢ間に位置する半導体層１Ｃ上に形成されたアシストゲートＡＧとを含む。
【００２３】
選択トランジスタＴＧ１、ＴＧ２は、配線４ＬＣ、４ＬＤと、この配線４ＬＣ，４ＬＤと隣り合う半導体層１Ｃの表面に形成され、アシストゲートＡＧ下に形成される反転層と接続する図示されない不純物領域と、共有ドレイン配線ＣＤ１、ＣＤ２が接続された図示されない不純物領域とを備えている。
【００２４】
このため、アシストゲートＡＧ下に形成される反転層は、選択トランジスタＴＧ１、ＴＧ２を介して、共有ドレイン配線ＣＤ１、ＣＤ２に接続される。
【００２５】
メモリセル領域ＲＭＣが位置する半導体層１Ｃの表面上には、アシストゲートＡＧの延在方向と交差する方向に延在するコントロールゲートＣＧが間隔を隔てて複数形成されている。
【００２６】
フローティングゲートＦＧは、アシストゲートＡＧ間に位置する半導体層１Ｃの表面上であって、コントロールゲートＣＧ下に位置する半導体層１Ｃの表面上に形成されている。
【００２７】
そして、メモリセル領域ＲＭＣが位置する半導体層１Ｃの表面上には、コントロールゲートＣＧと、アシストゲートＡＧと、フローティングゲートＦＧとを有するメモリセルＭＣが複数形成されている。
【００２８】
図２において、半導体基板１Ａの主表面上に形成された半導体層１Ｂの厚さは、例えば、０．７５μｍ以上１．５μｍ以下とされている。
【００２９】
さらに、この半導体層１Ｂの表面上に形成された半導体層１Ｃの厚さは、例えば、１５〜２２ｎｍとされている。そして、アシストゲートＡＧは、酸化シリコン膜等からなる絶縁膜８を介して半導体層１Ｃの表面上に形成されている。この絶縁膜８の厚さは、二酸化シリコン換算膜厚で、例えば８．５ｎｍ程度とされている。
【００３０】
アシストゲートＡＧは、たとえば、低抵抗な多結晶シリコン膜等からなり、厚さが例えば、５０ｎｍ程度とされている。このアシストゲートＡＧの側面には、例えば、シリコン酸化膜等からなる絶縁膜９が形成されており、アシストゲートＡＧの上面上には、例えば、窒化シリコン膜（Ｓｉ3Ｎ4等）等からなる絶縁膜１０が形成されている。
【００３１】
コントロールゲートＣＧは、低抵抗な多結晶シリコンからなる導電膜ＣＧａと、その上面に形成されたタングステンシリサイド（ＷＳｉx）等のような高融点金属シリサイド膜からなる導電膜ＣＧｂとから形成されている。このコントロールゲートＣＧの上面上には、例えば、シリコン酸化膜等からなる絶縁膜１３が形成されている。
【００３２】
また、コントロールゲートＣＧは、フローティングゲートＦＧ間において、フローティングゲートＦＧ間に埋め込まれるように形成されている。フローティングゲートＦＧは、アシストゲートＡＧの間で、コントロールゲートＣＧ下に位置する半導体層１Ｃ上に絶縁された状態で形成されている。
【００３３】
このフローティングゲートＦＧは、電荷を蓄積可能な電荷蓄積層であり、たとえば、低抵抗な多結晶シリコンにより形成されている。コントロールゲートＣＧの延在方向のフローティングゲートＦＧの幅は、例えば、６５ｎｍ程度とされており、アシストゲートＡＧの幅より僅かに小さくなるように形成されている。
【００３４】
このフローティングゲートＦＧは、絶縁膜１５を介して、半導体層１Ｃの表面上に形成されている。この絶縁膜１５は、メモリセルＭＣのトンネル絶縁膜として機能する絶縁膜であり、例えば酸窒化シリコン（ＳｉＯＮ）等からなり、絶縁膜１５の厚さは、二酸化シリコン換算膜厚で、例えば９ｎｍ程度とされている。
【００３５】
なお、フローティングゲートＦＧの高さは、絶縁膜１５の表面上から例えば、２７０ｎｍ以上３００ｎｍ以下程度とされており、アシストゲートＡＧの上面から上方に、たとえば、１９０ｎｍ程度突出している。このようなフローティングゲートＦＧとアシストゲートＡＧとの間には、例えば、シリコン酸化膜等からなる絶縁膜１６、９が形成されている。絶縁膜１６は、たとえば、シリコン酸化膜からなる。
【００３６】
そして、フローティングゲートＦＧの上面上には、例えば、シリコン酸化膜とシリコン窒化膜と、シリコン酸化膜とを順次積層して形成された、絶縁膜１８が形成されている。この絶縁膜１８の厚さは、二酸化シリコン換算膜厚で、例えば１６ｎｍ程度である。
【００３７】
図３は、周辺回路領域上に形成され、メモリセルＭＣの動作を制御する周辺回路トランジスタＱｎの断面図である。この図３に示されるように、半導体層１Ｃの表面上に、周辺回路トランジスタＱｎが形成されている。この周辺回路トランジスタＱｎは、ゲート電極４Ａと、不純物領域３２ａ、３２ｂとからなる。
【００３８】
ゲート電極４Ａは、例えば、シリコン酸化膜等からなる絶縁膜８を介して、半導体層１Ｃの表面上に形成されている。このゲート電極４Ａは、たとえば、低抵抗な多結晶シリコン膜から形成されている。ゲート電極４Ａの上面上には、例えば、シリコン窒化膜等からなる絶縁膜１０と、シリコン酸化膜等からなる絶縁膜１１とが形成されている。そして、ゲート電極４Ａの側面上には、シリコン酸化膜等からなるサイドウォール状の絶縁膜１７が形成されている。
【００３９】
不純物領域３２ａ、３２ｂは、ゲート電極４Ａと隣り合う半導体層１Ｃの表面上に形成されており、ソースまたはドレインとして機能する。
【００４０】
図４は図１のＩＶ−ＩＶ線における断面図である。この図４および図１〜図３に示されるように、メモリセル領域ＲＭＣ下に位置する領域および周辺回路領域下に位置する領域には、半導体層１Ｃが位置している。なお、図４に示すように、各コントロールゲートＣＧ間およびフローティングゲートＦＧ間には、シリコン酸化膜等の絶縁膜１７が充填されている。
【００４１】
上記のように構成された半導体記憶装置１００の書込み動作、読出し動作、消去動作について説明する。
【００４２】
図５は、半導体記憶装置１００の書込み動作を示す断面図である。書込み動作は、ソースサイドホットエレクトロン注入方式が前提となっている。これにより、高速のホットエレクトロン注入がされている。
【００４３】
書込み動作では、選択されたメモリセルＭＣ２が接続されたコントロールゲートＣＧに例えば、１５Ｖ程度の電圧が印加される。そして、他のコントロールゲートＣＧには、例えば、０Ｖ程度の電圧を印加する。また、選択されたメモリセルＭＣ２のソース形成用アシストゲートＡＧ２には、例えば、１Ｖ程度の電圧を印加して、アシストゲートＡＧ２下の半導体層１Ｃに反転層２３ａを形成する。この反転層２３ａは、ソースとして機能する。
【００４４】
また、選択されたメモリセルＭＣ２のドレイン形成用アシストゲートＡＧ３に例えば、７Ｖ程度の電圧を印加して、アシストゲートＡＧ３下に位置する半導体層１Ｃに、ドレインとして機能する反転層２３ｂを形成する。そして、他のアシストゲートＡＧ１、ＡＧ４には、例えば、０Ｖ程度の電圧を印加する。このようにして、他のアシストゲートＡＧ１、ＡＧ４下に位置する半導体層１Ｃの表面に、反転層が形成されることを抑制し、選択されたメモリセルＭＣ２と、非選択のメモリセルＭＣ１、ＭＣ３とのアイソレーションを行う。そして、反転層２３ａには、例えば、０Ｖ程度の電圧を印加し、反転層２３ｂには、たとえば、４Ｖ程度の電圧を印加する。
【００４５】
これにより、選択されたメモリセルＭＣ２において、反転層２３ａから反転層２３ｂに向けて電子が飛び出し、ホットエレクトロンが発生し、フローティングゲートＦＧ２に電子が注入される。
【００４６】
ここで、選択されたメモリセルＭＣ２の位置によって、反転層２３ａ、２３ｂに電圧を供給する電圧供給源からの距離が変動し、反転層２３ａ，２３ｂの抵抗が大きい場合には、選択されるメモリセルＭＣの位置によって、ソース／ドレインとして機能する反転層２３ａ，２３ｂの電位が大きく変動する。
【００４７】
その一方で、反転層２３ａ、２３ｂが位置する半導体層１Ｃを構成するシリコン結晶には、歪みが生じているので、歪みの無いシリコン結晶からなる半導体層よりも、反転層２３ａ、２３ｂの電気的な抵抗が低くなっている。
【００４８】
これは、歪みが形成された半導体基板内に形成された反転層２３ａ，２３ｂは、歪みが形成されていない半導体基板内に形成された反転層よりも、キャリアの移動度が向上するという特性による。このように、選択されるメモリセルＭＣの位置によって、選択するメモリセルの位置によるソース／ドレインの電位変動を小さく抑制することができるので、ソース／ドレインの電位を所望の電位に設定することができ、正確な書込み動作を行うことができる。
【００４９】
さらに、反転層２３ａと反転層２３ｂ間にも、半導体層１Ｃが位置しているため、反転層２３ａから飛び出した電子やホットエレクトロンの移動度が向上し、書込み動作の高速化を図ることができる。
【００５０】
図６は、読出し動作を示す半導体記憶装置１００の断面図である。この図６に示されるように、読出し動作の際には、選択されたメモリセルＭＣ２が接続されたコントロールゲートＣＧに例えば、２Ｖ〜５Ｖ程度の電圧を印加する。
【００５１】
そして、選択されたメモリセルＭＣ２のソース形成用アシストゲートＡＧ２に例えば、５Ｖ程度の電圧を印加して、アシストゲートＡＧ２下に位置する半導体層１Ｃに反転層２３ａを形成する。また、ドレイン形成用アシストゲートＡＧ３に、たとえば、５Ｖ程度の電圧を印加して、半導体層１Ｃ内に反転層２３ｂを形成する。なお、他のアシストゲートＡＧ１、ＡＧ４には、例えば、０Ｖ程度の電圧を印加して、これらのアシストゲートＡＧ１、ＡＧ４下に位置する半導体層１Ｃ内に反転層が形成されることを抑制して、アイソレーションを行う。
【００５２】
そして、反転層２３ａに、例えば、０Ｖ程度の電圧を印加し、反転層２３ｂに例えば、１Ｖ程度の電圧を印加する。ここで、選択されたメモリセルＭＣ２のフローティングゲートＦＧ２内に蓄積された電荷量によって、メモリセルＭＣ２のしきい値電圧が変動する。そこで、反転層２３ａと反転層２３ｂ間で電流が流れをセンシングすることによって、メモリセルＭＣ２に蓄積された電気的情報を読み出すことができる。
【００５３】
このような読出し動作においても、反転層２３ａ、２３ｂは、いずれも電気的抵抗の低減が図られているため、選択されたメモリセルＭＣの位置によって、ソース／ドレインの電位変動が抑制され、正確な読出し動作を行うことができる。特に、読出し動作の正確性に大きな影響を与えるソースの電位についても、ソースとして機能する反転層２３ａの抵抗が低減されているため、選択されたメモリセルＭＣの位置によらず、正確な電圧を反転層２３ａに印加することができ、正確な読出し動作を行うことができる。さらに、反転層２３ａと反転層２３ａとの間にも半導体層１Ｃが位置しているため、電子の移動度の向上が図られ、読出し動作の高速化を図ることができる。
【００５４】
図７は、半導体記憶装置１００の消去動作を示す断面図である。この図７に示されるように、選択されたコントロールゲートＣＧに、たとえば、−１６Ｖ程度の負の電圧を印加して、半導体層１Ｃ、１Ｂ、１Ａに、正の電圧を印加する。このように電圧を印加することにより、選択されたコントロールゲートＣＧに接続されたメモリセルＭＣに蓄積された電荷が、半導体層１ＣへＦ−Ｎ（Fowlor Nordheim）トンネル放出により放出される。
【００５５】
上記のように構成された半導体記憶装置１００の製造方法について、図８から図１５を用いて説明する。
【００５６】
図８は、半導体記憶装置１００の製造工程の第１工程を示す断面図であって、メモリセル領域ＲＭＣとなる領域における断面図であり、図９は、周辺回路領域における断面図である。この図８および図９に示されるように、ｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板１Ａの表面に、ＳｉＧｅの組成比が例えば、０．３とされ、一定組成層とされた半導体層１Ｂを選択エピタキシャル成長法により形成する。
【００５７】
具体的には、減圧ＣＶＤ法により、エピタキシャル成長させ、キャリアガスとしてＳｉＨ4及びＧｅＨ4を用いている。そして、この半導体層１Ｂの表面上に、Ｓｉをエピタキシャル成長させて、歪みＳｉ層からなる半導体層１Ｃを形成する。このように、シリコン結晶よりも、格子定数の大きな半導体層１Ｂ上に、シリコンからなる半導体層１Ｃをエピタキシャル成長させると、半導体層１Ｂによって、半導体層１Ｃ内に引っ張り力が生じる。これにより、半導体層１Ｃの電子移動度が向上する。
【００５８】
このように、半導体基板１Ａ、１Ｂ，１Ｃを形成した後に、図１に示す分離領域３と、この分離領域３によって規定される活性領域２とを形成する。この活性領域２の平面外形を規定する溝型の分離領域３は、半導体層１Ｃ表面に掘られた溝内に、例えば酸化シリコンからなる絶縁膜が埋め込まれることで形成されている。そして、半導体層１Ｃの表面に、例えば酸化シリコン等からなる絶縁膜（第１絶縁膜）８を、例えば二酸化シリコン換算膜厚で８．５ｎｍ程度の厚さとなるように、例えばＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。
【００５９】
図１０は、半導体記憶装置１００の製造工程の第２工程を示す断面図であり、メモリセル領域となる領域の断面図である。この図１０に示されるように、絶縁膜８の上面上に、例えば、多結晶シリコン膜からなる導電膜４を、例えば５０ｎｍ程度の厚さとなるようにＣＶＤ（Chemical Vapor Deposition）法等により堆積する。そして、この導電膜４上に、窒化シリコン膜からなる絶縁膜１０を例えば、７０ｎｍ程度ＣＶＤ法により堆積する。さらに、この絶縁膜１０上に、例えば酸化シリコンからなる絶縁膜１１を、例えばＴＥＯＳ（Tetraethoxysilane）ガスを用いたＣＶＤ法等により堆積する。そして、この導電膜４および絶縁膜１０、１１にパターニングを施して、アシストゲートＡＧを形成する。
【００６０】
図１１は、半導体記憶装置１００の製造工程の第３工程を示す断面図であって、メモリセル領域となる領域の断面図である。
【００６１】
この図１１において、熱酸化処理を施して、アシストゲートＡＧの側面上に、酸化シリコン膜からなる絶縁膜９を形成する。この絶縁膜９の半導体層１Ｃの表面と平行な方向の厚さは例えば、１０ｎｍ程度とされている。
【００６２】
そして、例えば、シリコン酸化膜等からなる絶縁膜を、例えばＴＥＯＳガスを用いたＣＶＤ法により堆積した後、これをエッチバックする。これにより、アシストゲートＡＧ、絶縁膜１０、１１の側面上に、絶縁膜１６からなるサイドウォールを形成する。この際、絶縁膜１６間に位置する半導体層１Ｃの表面は、外方に露出する。
【００６３】
そこで、まず、半導体層１Ｃに対して、ＩＳＳＧ酸化法等のような熱酸化処理を施して、絶縁膜１６間に位置する半導体層１Ｃの表面上に、シリコン酸化膜等からなる絶縁膜を形成する。その後、この絶縁膜に、窒素（Ｎ）を含むガス雰囲気中で熱処理（酸窒化処理）を施すことにより、上記酸窒化シリコン（ＳｉＯＮ）からなる絶縁膜１５を形成する。
【００６４】
続いて、半導体層１Ｃの表面上に、たとえば、低抵抗な多結晶シリコン膜５をＣＶＤ法により形成する。そして、半導体層１Ｃの表面全面に、導電膜６に対して、異方性の奴隷エッチング法により、エッチングまたは、化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）処理を施す。このようにして、絶縁膜１６間に、導電膜６が充填される。
【００６５】
図１２は、半導体記憶装置１００の製造工程の第４工程を示す断面図であり、メモリセル領域となる領域の断面図である。この図１２において、まず、メモリセル領域となる領域以外の領域が覆われるようなレジストパターンを形成する。そして、これをエッチングマスクとして、そこから露出する図１１に示す絶縁膜１１、１６をドライエッチングによりエッチングする。
【００６６】
この際、酸化シリコンの方が、シリコンおよび窒化シリコンよりも除去され易くなるように酸化シリコンとシリコンおよび窒化シリコンとのエッチング選択比を大きくとることにより、窒化シリコンからなる絶縁膜１０をエッチングストッパーとして機能させることができる。これにより、アシストゲートＡＧおよび絶縁膜１０より上方に位置する導電膜６が外方に露出する。その後、レジストパターンを除去する。
【００６７】
ここで、まず、半導体層１Ｃの表面上に、例えば酸化シリコンからなる絶縁膜、窒化シリコンからなる絶縁膜および酸化シリコンからなる絶縁膜をＣＶＤ法等により下層から順に堆積することにより、絶縁膜１８を形成する。絶縁膜１８の上下の酸化シリコンからなる絶縁膜は、例えばＩＳＳＧ酸化法等のような熱酸化法で形成することもできる。
【００６８】
続いて、絶縁膜１８上に、例えば低抵抗な多結晶シリコンからなる導電膜ＣＧａと、導電膜ＣＧａよりも低抵抗な導電膜ＣＧｂとして、例えばタングステンシリサイド等のような高融点金属シリサイド膜等を下層から順にＣＶＤ法等により堆積する。
【００６９】
その後、導電膜ＣＧｂ上に、例えば酸化シリコンからなる絶縁膜１３をＴＥＯＳガスを用いたＣＶＤ法等により堆積した後、その上に、例えば低抵抗な多結晶シリコンからなるハードマスク膜２６ｂをＣＶＤ法等により堆積し、さらにその上に、例えば酸窒化シリコン（ＳｉＯＮ）からなる反射防止膜２７ｂをＣＶＤ法等により堆積する。
【００７０】
そして、反射防止膜２７ｂ上に、ワード線形成用のレジストパターンを形成し、これをエッチングマスクとして反射防止膜２７ｂおよびハードマスク膜２６ｂをパターニングした後、ワード線形成用のレジストパターンを除去する。
【００７１】
図１３は、半導体記憶装置１００の製造工程の第５工程を示す断面図であって、メモリセル領域となる領域の断面図であり、図１４は、第６工程を示す断面図である。
【００７２】
この図１３に示されるように、残されたハードマスク膜２６ｂと反射防止膜２７ｂとの積層膜をエッチングマスクとして、そこから露出される絶縁膜１３、導電膜ＣＧｂおよび導電膜ＣＧａをエッチングする。このエッチングに際しては、層間用の絶縁膜１８をエッチストッパとして機能させる。このようにして、図１３に示すように、コントロールゲートＣＧが形成される。
【００７３】
そして、図１４に示されるように、形成されたコントロールゲートＣＧをマスクとして、コントロールゲートＣＧ間に位置する絶縁膜８および導電膜６にパターニングを施して、フローティングゲートＦＧを形成する。
【００７４】
図１５は、上記第６工程における周辺回路領域の断面図である。この図１５に示されるように、周辺回路領域においては、半導体層１Ｃの表面上には、シリコン酸化膜等からなる絶縁膜８が形成されている。そして、この絶縁膜８の上面上には、多結晶シリコン膜からなる導電膜４と、この導電膜４上に形成された絶縁膜１０、１１，１８とが形成されている。
【００７５】
これら導電膜４と、絶縁膜１０、１１、１８とにパターニングを施して、ゲート電極４Ａを形成する。
【００７６】
そして、図３に示されるように、ゲート電極４Ａと隣り合う半導体層１Ｃの表面に、不純物を注入して、不純物領域３２ａを形成する。その後、シリコン酸化膜等からなる絶縁膜１７を半導体層１Ｃの表面上にＣＶＤ法等により堆積する。この絶縁膜１７にエッチングを施して、ゲート電極４Ａとと、絶縁アク１０と、絶縁膜１１との側面上に、サイドウォール状の絶縁膜１７を形成する。続いて、絶縁膜１７に対して、ゲート電極４Ａと隣り合う半導体層１Ｃの表面上に、不純物を注入して、不純物拡散層３２ｂを形成し、ソースおよびドレインを形成する。
【００７７】
このようにして、周辺回路領域が位置する半導体層１Ｃの表面に、周辺回路トランジスタＱｎを形成する。ここで、周辺回路トランジスタＱｎのチャネル領域が、低抵抗の半導体層１Ｃに位置するため、周辺回路トランジスタＱｎの動作速度の向上を図ることができる。
【００７８】
（実施の形態２）
図１６から図１９を用いて、本実施の形態２に係る半導体記憶装置２００およびその製造方法について説明する。なお、上記実施の形態１に係る半導体記憶装置１００と同様の構成については、同一の符号を付してその説明を省略する。
【００７９】
図１６は、メモリセル領域ＲＭＣが位置する半導体記憶装置２００の断面図であり、コントロールゲートＣＧの延在方向と交差する方向の断面図である。この図１６に示されるように、半導体基板１Ａの表面上には、半導体層１Ｃと、半導体層１Ｃに形成された凹部４１内に形成された半導体層１Ｂとを備えている。
【００８０】
半導体層１Ｂは、シリコンゲルマニウム（ＳｉＧｅ）等からなり、格子定数が、シリコン結晶より大きな元素から構成されている。
【００８１】
この半導体層１Ｂは、図１に示されるコントロールゲートＣＧ間であって、アシストゲートＡＧ間に形成されている。そして、半導体層１Ｃは、半導体層１Ｂ間に形成されており、半導体層１Ｂによって、引っ張り力が加えられており、歪みシリコン膜から構成されている。
【００８２】
このような半導体層１Ｃは、図１６に示すように、フローティングゲートＦＧ下と、図１に示すアシストゲートＡＧ下にも形成されている。
【００８３】
このため、アシストゲートＡＧ下に形成される反転層の抵抗の低減を図ることができ、上記実施の形態１と同様の作用・効果を得ることができる。さらに、フローティングゲートＦＧ下に位置する領域にも、半導体層１Ｃが位置しているため、上記実施の形態１と同様の作用・効果を得ることができる。
【００８４】
そして、半導体層１Ｃ上には、絶縁膜１５を介して、フローティングゲートＦＧが形成されている。フローティングゲートＦＧとコントロールゲートＣＧとの側面上には、シリコン酸化膜等からなる絶縁膜４０が形成されている。
【００８５】
上記のように構成された半導体記憶装置２００の製造方法について、図１７から図１９を用いて説明する。図１７は、半導体記憶装置２００の製造工程を示す断面図であり、上記図１４に示された半導体記憶装置１００の製造工程後の製造工程に対応する工程を示す断面図である。この図１７に示されるように、Ｐ型のシリコン基板からなる半導体基板１Ａの主表面上に、ＩＳＳＧ酸化法等の熱処理をほどこして、コントロールゲートＣＧおよびフローティングゲートＦＧの表面上に、シリコン酸化膜からなる絶縁膜４０を形成する。
【００８６】
図１８は、上記図１７に示された半導体記憶装置１００の製造工程後の工程を示す平面図であり、図１９は、図１８に示された製造工程の断面図である。なお、図１８において、凹部４１に対応する領域には、ハッチングを設けているが、凹部４１の位置を明確にするものであって、断面を意味するものではない。また、凹部４１の位置を明確にするために、アシストゲートＡＧおよびコントロールゲートＣＧは、破線により示している。
【００８７】
この図１８および図１９に示されるように、コントロールゲートＣＧ間であって、アシストゲートＡＧ間に位置する半導体基板１Ａの主表面に、エッチングを施して、凹部４１を形成する。この凹部１８の深さは、例えば、１５ｎｍ以上２２ｎｍ以下程度とされている。
【００８８】
ここで、フローティングゲートＦＧおよびコントロールゲートＣＧの表面上には、絶縁膜４０が形成されているため、半導体基板１Ａにエッチングを施す際に、コントロールゲートＣＧおよびフローティングゲートＦＧまでもエッチングされることを抑制することができる。
【００８９】
そして、図１６に示されるように、選択エピタキシャル成長法により、凹部４１内にＳｉＧｅ等のシリコン結晶の格子定数より大きい格子定数からなる半導体層１Ｂを形成する。このような半導体層１Ｂを形成すると、この半導体層１Ｂに隣接する半導体基板１Ａ内のシリコン結晶の格子定数が大きくなる。
【００９０】
この結果、半導体層１Ｂに隣接する半導体基板１Ａ内に、歪みシリコン膜からなる半導体層１Ｃが形成される。ここで、図１８において、半導体層１Ｂは、コントロールゲートＣＧ間であって、アシストゲートＡＧ間に位置する半導体基板１Ａに形成されるため、半導体層１Ｃは、アシストゲートＡＧ下およびフローティングゲートＦＧ下に位置する半導体基板１Ａ内に形成される。
【００９１】
すなわち、本実施の形態２に係る半導体記憶装置２００も、上記実施の形態１に係る半導体記憶装置１００と同様に、アシストゲートＡＧ下およびフローティングゲートＦＧ下には、キャリアの移動度の向上が図られた半導体層１Ｃが位置しているため、上記実施の形態１に係る半導体記憶装置１００と同様の作用・効果を得ることができる。
【００９２】
さらに、この半導体記憶装置２００においては、従来のＡＧ−ＡＮＤ型の半導体記憶装置１００の製造工程に、凹部４１を形成する工程と、この凹部４１内に半導体層１Ｂを形成すると共に、この半導体層１Ｂと隣接する半導体基板１Ａ内に半導体層１Ｃを形成する工程とを追加するのみである。このため、大きな設計変更を伴うことなく、従来のＡＧ−ＡＮＤ型の半導体記憶装置に簡単に適用させることができる。
【００９３】
さらに、従来のＡＧ−ＡＮＤ型の半導体記憶装置と、本実施の形態２に係る半導体記憶装置２００とは、反転層の抵抗低減およびソース／ドレインとして機能する反転層間の抵抗低減されている点以外の変更点がなく、他の設定値の変更を考慮する必要がなく、容易に適用することができる。
【００９４】
なお、上記のように、凹部４１内にＳｉＧｅ等のシリコン結晶の格子定数より大きな格子定数からなる半導体層１Ｂを形成して、半導体層１Ｂに隣接する半導体基板１Ａ内に、歪みの与えられた半導体層１Ｃを形成する場合に限られない。
【００９５】
図２０は、本実施の形態２に係る半導体記憶装置２００の変形例を示す断面図である。この図２０に示されるように、半導体記憶装置３００は、コントロールゲートＣＧ間であって、アシストゲートＡＧ間に形成され、シリコン酸化膜等からなる絶縁層１Ｄと、この絶縁層１Ｄと隣接する領域に形成され、歪みの与えられた半導体層１Ｃとを備えている。
【００９６】
この半導体記憶装置３００においても、アシストゲートＡＧ下およびフローティングゲートＦＧ下に半導体層１Ｃが形成されているため、上記実施の形態１、２に係る半導体記憶装置１００、２００と同様の作用・効果を得ることができる。
【００９７】
上記のように構成された半導体記憶装置３００の製造方法ついて図１７および図２０を用いて説明する。
【００９８】
図１７に示すように、半導体基板１Ａの主表面上に、コントロールゲートＣＧと、フローティングゲートＦＧと、図示されないアシストゲートＡＧを形成した後、熱酸化処理を施して、コントロールゲートＣＧとフローティングゲートＦＧとの表面に絶縁膜４０を形成する。
【００９９】
その後、コントロールゲートＣＧ間であって、図示されないアシストゲートＡＧ間に位置する半導体基板１Ａの主表面に向けてＯ２元素を注入する。Ｏ２元素を注入すると、コントロールゲートＣＧ間であって、アシストゲートＡＧ間に位置する半導体基板１Ａの主表面上に、シリコン酸化膜からなり、図２０に示される絶縁層１Ｄが形成される。
【０１００】
このように、Ｏ２元素が半導体基板１Ａ内に注入されると、Ｏ２元素が注入された領域では、格子定数が変動し、大きくなる。格子定数が大きくなる領域が生じると、この領域に隣接する半導体基板１Ａに応力が加えられ、歪みの生じた半導体層１Ｃが形成される。
【０１０１】
このようにして、アシストゲートＡＧ下及びフローティングゲートＦＧ下に位置する半導体基板１Ａの主表面に半導体層１Ｃが形成される。
【０１０２】
なお、この例においては、Ｏ２元素を導入して半導体層１Ｃを形成しているが、注入する元素はＯ２元素に限られない。すなわち、シリコン元素（Ｓｉ）と反応して、形成される結晶の格子定数が、外部から応力が加えられていない状態の無歪みのシリコン結晶の格子定数よりも大きくなるような元素であればよい。このような元素を注入することにより、元素が注入された領域と隣り合う半導体基板１Ａ内に、歪み与えられた半導体層１Ｃを形成することができる。
【０１０３】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。さらに、上記数値などは、例示であり、上記数値および範囲にかぎられない。
【産業上の利用可能性】
【０１０４】
本発明は、半導体記憶装置およびその製造方法に好適である。
【図面の簡単な説明】
【０１０５】
【図１】実施の形態１に係る半導体記憶装置の平面図である。
【図２】図１に示されたＩＩ−ＩＩ線における断面図である。
【図３】周辺回路領域上に形成され、メモリセルの動作を制御する周辺回路トランジスタの断面図である。
【図４】図１のＩＶ−ＩＶ線における断面図である。
【図５】半導体記憶装置の書込み動作を示す断面図である。
【図６】読出し動作を示す半導体記憶装置の断面図である。
【図７】半導体記憶装置の消去動作を示す断面図である。
【図８】半導体記憶装置の製造工程の第１工程を示す断面図であって、メモリセル領域となる領域における断面図である。
【図９】半導体記憶装置の製造工程の第１工程を示す断面図であって、周辺回路領域における断面図である。
【図１０】半導体記憶装置の製造工程の第２工程を示す断面図であり、メモリセル領域となる領域の断面図である。
【図１１】半導体記憶装置の製造工程の第３工程を示す断面図であって、メモリセル領域となる領域の断面図である。
【図１２】半導体記憶装置の製造工程の第４工程を示す断面図であり、メモリセル領域となる領域の断面図である。
【図１３】半導体記憶装置の製造工程の第５工程を示す断面図であって、メモリセル領域となる領域の断面図である。
【図１４】半導体記憶装置の製造工程の第６工程を示す断面図であって、メモリセル領域となる領域の断面図である。
【図１５】第６工程における周辺回路領域の断面図である。
【図１６】メモリセル領域が位置する半導体記憶装置の断面図であり、コントロールゲートの延在方向と交差する方向の断面図である。
【図１７】半導体記憶装置製造工程を示す断面図であり、図１４に示された半導体記憶装置の製造工程後の製造工程に対応する工程を示す断面図である。
【図１８】図１７に示された半導体記憶装置の製造工程後の工程を示す平面図である。
【図１９】図１８に示された製造工程の断面図である。
【図２０】実施の形態２に係る半導体記憶装置の変形例を示す断面図である。
【符号の説明】
【０１０６】
１Ａ  半導体基板、１Ｂ，１Ｃ  半導体層、１Ｄ，２  活性領域、３  分離領域、４Ａ  ゲート電極、２３ａ，２３ｂ  反転層、１００，２００，３００  半導体記憶装置、ＡＧ  アシストゲート、ＣＧ  コントロールゲート、ＦＧ  フローティングゲート、ＭＣ  メモリセル、Ｑｎ  周辺回路トランジスタ、ＲＭＣ  メモリセル領域。
【図１】
2008010553.tif 000003
【図２】
2008010553.tif 000004
【図３】
2008010553.tif 000005
【図４】
2008010553.tif 000006
【図５】
2008010553.tif 000007
【図６】
2008010553.tif 000008
【図７】
2008010553.tif 000009
【図８】
2008010553.tif 000010
【図９】
2008010553.tif 000011
【図１０】
2008010553.tif 000012
【図１１】
2008010553.tif 000013
【図１２】
2008010553.tif 000014
【図１３】
2008010553.tif 000015
【図１４】
2008010553.tif 000016
【図１５】
2008010553.tif 000017
【図１６】
2008010553.tif 000018
【図１７】
2008010553.tif 000019
【図１８】
2008010553.tif 000020
【図１９】
2008010553.tif 000021
【図２０】
2008010553.tif 000022