(57)【要約】      （修正有）【課題】ワード線がフローティング状態にならないように動作可能であり、サイズが小さいワード線駆動回路を提供する。【解決手段】不揮発性半導体記憶装置は、ワード線ＷＬｉｊと、プリデコード信号ＰＸｉを生成するプリデコーダと、メインデコード信号ＭＸｊを生成するメインデコーダと、サブデコーダ２とを具備する。サブデコーダ２は、ＭＸｊによって電位が制御されるプルアップ電源線２３ｊと、プルダウン電源線２４と、ＰＸｉに応じてワード線ＷＬｉｊを駆動するドライバ２２とを備える。ドライバ２２は、ソースがプルアップ電源線２３ｊに接続され、ドレインがワード線ＷＬｉｊに接続され、ゲートにプリデコード信号ＰＸｉが供給されるＰＭＯＳトランジスタＰ３と、ドレインがＰＭＯＳＰ３のドレインに接続され、ゲートにプリデコード信号ＰＸｉが供給され、ソースがプルダウン電源線２４に接続されたＮＭＯＳＮ３とからなる。【選択図】図３
2008010082.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートに電荷を蓄積してデータを記憶するメモリセルが設けられたメモリアレイと、
前記メモリアレイに配設された、前記メモリセルのコントロールゲートとして使用されるワード線と、
プリデコード信号を生成するプリデコーダと、
メインデコード信号を生成するメインデコーダと、
サブデコーダ
とを具備し、
前記サブデコーダは、
前記メインデコード信号によって電位が制御されるプルアップ電源線と、
プルダウン電源線と、
前記プリデコード信号に応じて前記ワード線を駆動するドライバ
とを備え、
前記ドライバは、
ソースが前記プルアップ電源線に接続され、ドレインが前記ワード線に接続され、ゲートに前記プリデコード信号が供給されるＰＭＯＳトランジスタと、
ドレインが前記ＰＭＯＳトランジスタのドレインに接続され、ゲートに前記プリデコード信号が供給され、ソースが前記プルダウン電源線に接続されたＮＭＯＳトランジスタ
とからなり、
前記プリデコーダは、前記プリデコード信号を、接地電位よりも低い負電位にプルダウンすることができるように構成されている
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
プログラム動作又はリード動作が行われる場合に前記メインデコード信号が非選択にされ、且つ、前記プリデコード信号が選択されたとき、前記メインデコーダは、前記プルアップ電源線の電位を接地電位になるように制御し、且つ、前記プリデコーダは、前記プリデコード信号を、接地電位よりも低い負電位にプルダウンする
不揮発性半導体記憶装置。
【請求項３】
請求項２に記載の不揮発性半導体記憶装置であって、
プログラム動作又はリード動作が行われる場合に前記プルダウン電源線は接地電位に駆動され、
プログラム動作又はリード動作が行われる場合に前記プリデコード信号が非選択にされたとき、前記プリデコーダは、前記プリデコード信号を、接地電位よりも高い正電位にプルアップする
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、
プログラム動作又はリード動作が行われる場合に前記メインデコード信号及び前記プリデコード信号の両方が選択されたとき、前記メインデコーダは、前記プルアップ電源線の電位を接地電位より高い正電位に駆動し、前記プリデコーダは、前記プリデコード信号を、接地電位よりも低い負電位にプルダウンする
不揮発性半導体記憶装置。
【請求項５】
請求項４に記載の不揮発性半導体記憶装置であって、
イレース動作が行われる場合、前記プリデコーダは、前記プリデコード信号を接地電位よりも高い正電位にプルアップし、
前記プルダウン電源線は、接地電位よりも低い負電位に駆動される
不揮発性半導体記憶装置。
【請求項６】
請求項１に記載の不揮発性半導体記憶装置であって、
前記サブデコーダは複数であり、且つ、
前記サブデコーダのそれぞれは、更に、前記メインデコード信号に応じて前記プルアップ電源線を駆動するレベルシフタを備え、
前記メインデコード信号は、前記複数のサブデコーダのそれぞれの前記レベルシフタに供給される
不揮発性半導体記憶装置。
【請求項７】
ソースがプルアップ電源線に接続され、ドレインがワード線に接続されるＰＭＯＳトランジスタと、ドレインがＰＭＯＳトランジスタのドレインに接続され、ソースが前記プルダウン電源線に接続されたＮＭＯＳトランジスタとからなるドライバを用いて、ワード線を駆動するワード線駆動方法であって、
前記ワード線に対応するプリデコード信号が選択されたとき、前記プリデコード信号を負電位にプルダウンして前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの両方のゲートに供給するステップと、
前記プリデコード信号が非選択であるとき、前記プリデコード信号を正電位にプルアップして前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの両方のゲートに供給するステップと、
前記ワード線に対応するメインデコード信号が選択されたとき、前記プルアップ電源線を正電位にプルアップするステップと、
前記メインデコード信号が非選択であるとき、前記プルアップ電源線を接地電位にプルダウンするステップ
とを具備する
ワード線駆動方法。
【請求項８】
ワード線毎に設けられるサブデコーダ回路と、
複数の前記サブデコーダ回路毎に設けられたメインデコーダ回路と、
所定の前記サブデコーダ回路毎に設けられたプリデコーダ回路と
を備え、
前記サブデコーダ回路は第１のトランジスタと第２のトランジスタとからなり、
前記第１のトランジスタは前記ワード線に第１の電位を供給する第１の端子または第２の電位を供給する第２の端子の一方に結合し、
前記第２のトランジスタは前記ワード線を前記第２の端子に結合する
ことを特徴とする半導体装置。
【請求項９】
前記第１のトランジスタは、
前記プリデコーダ回路の出力する第３の電圧と前記メインデコーダ回路の出力する第５の電圧とによって前記ワード線に前記第１の電位を供給し、
前記プリデコーダ回路の出力する第３の電圧と前記メインデコーダ回路の出力する第６の電圧とによって前記ワード線に前記第２の電位を供給し、
前記第２のトランジスタは、前記プリデコーダ回路の出力する第４の電圧によって前記ワード線に前記第２の電位を供給する
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の電圧は正の電圧であり、
前記第２の電圧は前記第１の電圧よりも低い電圧である
ことを特徴とする請求項９記載の半導体装置。
【請求項１１】
前記第３の電圧は負の電圧であり、
前記第４の電圧は前記第３の電圧よりも高い電圧であり、
前記第５の電圧は正の電圧であり、
前記第６の電圧は前記第５の電圧よりも低い電圧である
ことを特徴とする請求項１０記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各メモリセルのフローティングゲートに電荷を蓄積してデータを記憶するように構成された不揮発性半導体記憶装置に関し、特に、このように構成された不揮発性半導体記憶装置のワード線を階層化されたワード線駆動回路によって駆動するための技術の改良に関する。
【背景技術】
【０００２】
フラッシュメモリやＥＥＰＲＯＭ（electrically erasable programmable read only memory）のように、各メモリセルのフローティングゲートに電荷を蓄積してデータを記憶するように構成された不揮発性半導体記憶装置では、一般に、コントロールゲートがワード線として使用される。ワード線（即ち、コントロールゲート）に適切な電圧を印加することにより、各メモリセルに所望のデータを書き込み（program）、消去し（erase）、また、データを読み出す（read）ことができる。
【０００３】
近年の不揮発性半導体記憶装置は、特開２００５−３１７１３８号公報に開示されているように、ワード線に正電位と負電圧の両方の電位が印加可能であるように構成される。このような構成は、メモリセルやワード線駆動回路を構成するトランジスタのゲートのサイズを縮小し、これにより、不揮発性半導体記憶装置のサイズを縮小することを可能にする。
【０００４】
近年の不揮発性半導体記憶装置のもう一つの傾向は、ワード線駆動回路の階層化である。近年の不揮発性半導体記憶装置では、多数のワード線を駆動することを可能にするために、階層化されたワード線駆動回路が採用される。例えば、特開平１０−３７９４号公報は、ブロックデコーダと、ゲートデコーダと、サブデコーダとから構成された、階層化されたワード線駆動回路を開示している。
【０００５】
階層化されたワード線駆動回路への一つの要求は、ワード線を駆動する最終段のドライバが簡素な構成を有していることである。最終段のドライバの数は、ワード線の数と同一であるため、最終段のドライバの構成の簡素化は、ワード線駆動回路のサイズの縮小のために極めて有効である。
【０００６】
特開２００１−４３６９３号公報は、ワード線を駆動する最終段のドライバが２つのＭＯＳトランジスタで構成された、階層化されたワード線駆動回路を開示している。図１は、この公報に開示されているワード線駆動回路の構成を示す回路図である。図１のワード線駆動回路は、偶数番グローバルデコーダ１００と、奇数番グローバルデコーダ１２０と、行ローカルデコーダ１４０と、行パーシャルデコーダ１６０と、ブロックデコーダ１８０とを備えている。
【０００７】
偶数番グローバルデコーダ１００は、ＮＡＮＤゲート１０２と、ＮＯＲゲート１０４と、レベルシフタ１０６とを備えており、偶数番グローバルワード線ＥＧＷＬｉを駆動する。奇数番グローバルデコーダ１２０は、ＮＡＮＤゲート１２２と、ＮＯＲゲート１２４と、レベルシフタ１２６とを備えており、奇数番グローバルワード線ＯＧＷＬｉを駆動する。
【０００８】
行ローカルデコーダ１４０は、メモリセル（図示されない）に接続されたローカルワード線ＷＬｉを駆動する回路である。行ローカルデコーダ１４０は、ＰＭＯＳトランジスタＰ１０〜Ｐ２４と、ＮＭＯＳトランジスタＮ１０〜Ｎ２４とで構成されている。行パーシャルデコーダ１６０は、ＮＡＮＧゲート１６２とレベルシフタ１６４とを備えており、ワードライン選択信号ＰＷＬ０〜ＰＷＬ７を生成する。ブロックデコーダ１８０は、ＮＡＮＤゲート１８２と、ＡＮＤゲート１８４と、レベルシフタ１８６とを備えており、消去動作の際に使用される負電圧を、行ローカルデコーダ１４０に供給する。
【０００９】
図１のワード線駆動回路では、一本のローカルワード線が、２つのＭＯＳトランジスタ（一のＰＭＯＳトランジスタと一のＮＭＯＳトランジスタ）で構成されたドライバによって駆動される。例えば、ローカルワード線ＷＬ０は、ＰＭＯＳトランジスタＰ１０とＮＭＯＳトランジスタＮ１０とで構成されているドライバによって駆動され、ローカルワード線ＷＬ１は、ＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１とで構成されているドライバによって駆動される。
【００１０】
図１のワード線駆動回路の、プログラム動作における動作は、下記のとおりである。以下では、ローカルワード線ＷＬ２が選択される場合の動作が説明される。プログラム動作が行われる場合、偶数番グローバルデコーダ１００は、偶数番グローバルワードラインＥＧＷＬｉを０Ｖに駆動する。これにより、ＰＭＯＳトランジスタＰ１０〜Ｐ１６はターンオンし、ＮＭＯＳトランジスタＮ１０〜Ｎ１６はターンオフする。一方、奇数番グローバルデコーダ１２０は、奇数番グローバルワードラインＯＧＷＬｉを１０Ｖに駆動する。これにより、ＰＭＯＳトランジスタＰ１０〜Ｐ１６はターンオフし、ＮＭＯＳトランジスタＮ１０〜Ｎ１６はターンオンする。行パーシャルデコーダ１６０は、ワードライン選択信号ＰＷＬ２を１０Ｖに駆動し、残りのワード線選択信号ＰＬＷ０、ＰＬＷ１、ＰＬＷ３〜ＰＷＬ７を接地電位に駆動する。ブロックデコーダ１８０は、０Ｖの電位を生成する。
【００１１】
この結果、ローカルワード線ＷＬ２は、ＰＭＯＳトランジスタＰ１２を介して１０Ｖの電位を有するワードライン選択信号ＰＷＬ２に電気的に接続され、１０Ｖに駆動される。
【００１２】
１０Ｖの電圧の代わりに５Ｖの電圧が使用される点を除けば、図１のワード線駆動回路の、リード動作における動作は、プログラム動作における同様である。
【００１３】
図１のワード線駆動回路の特徴は、一本のローカルワード線が、わずか２つのＭＯＳトランジスタによって駆動される点にある。このような簡素な構成は、ワード線駆動回路の全体としてのサイズを縮小するために有効である。
【特許文献１】特開２００５−３１７１３８号公報
【特許文献２】特開平１０−３７９４号公報
【特許文献３】特開２００１−４３６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、図１のワード線駆動回路では、非選択のローカルワード線の一部がフローティング状態になってしまうという問題がある。確かに、ローカルワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７は、それぞれＮＭＯＳトランジスタＮ１８、Ｎ２０、Ｎ２２、Ｎ２４を介してブロックデコーダ１８０の出力に電気的に接続されるため、０Ｖに駆動される。しかしながら、ローカルワード線ＷＬ０、ＷＬ４、及びＷＬ６は、フローティング状態になる。ＰＭＯＳトランジスタＰ１０、Ｐ１４、Ｐ１６のゲート及びソースの電位はいずれも０Ｖであり、したがって、ＰＭＯＳトランジスタＰ１０、Ｐ１４、Ｐ１６はターンオンしない。一方、ＮＭＯＳトランジスタＮ１０、Ｎ１４、Ｎ１６も、上述のようにターンオンしない。したがって、ローカルワード線ＷＬ０、ＷＬ４、及びＷＬ６は、行パーシャルデコーダ１６０及びブロックデコーダ１８０のいずれの出力からも切り離され、フローティング状態になってしまう。
【００１５】
この点に関し、特開２００１−４３６９３号公報は、ローカルワード線ＷＬ１、ＷＬ３、ＷＬ５、及びＷＬ７が、それぞれＮＭＯＳトランジスタＮ１８，Ｎ２０，Ｎ２２、Ｎ２４を介してブロックデコーダ１８０の出力に電気的に接続されて０Ｖに駆動されるため、ローカルワード線ＷＬ０、ＷＬ４、及びＷＬ６が電気的に遮蔽され、ワード線の間のカップリングが生じないと記載している。
【００１６】
しかしながら、ローカルワード線のように長大な配線がフローティング状態になることは、動作の安定を考えると好ましくない。ローカルワード線がフローティング状態になると、ノイズによってデータが誤って読み出され、又は、書き込まれることがある。非選択のローカルワード線は、一定の電位（典型的には接地電位）に固定されることが望ましい。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１８】
本発明による不揮発性半導体記憶装置は、フローティングゲートに電荷を蓄積してデータを記憶するメモリセルが設けられたメモリアレイ（１）と、メモリアレイ（１）に配設された、前記メモリセルのコントロールゲートとして使用されるワード線（ＷＬ＿ｉ＿ｊ）と、プリデコード信号（ＰＸ＿ｉ）を生成するプリデコーダ（３）と、メインデコード信号（ＭＸ＿ｊ）を生成するメインデコーダ（４）と、サブデコーダ（２）とを具備する。サブデコーダ（２）は、メインデコード信号（ＭＸ＿ｊ）によって電位が制御されるプルアップ電源線（２３ｊ）と、プルダウン電源線（２４）と、プリデコード信号（ＰＸ＿ｉ）に応じてワード線（ＷＬ＿ｉ＿ｊ）を駆動するドライバ（２２）とを備える。ドライバ（２２）は、ソースがプルアップ電源線（２３ｊ）に接続され、ドレインがワード線（ＷＬ＿ｉ＿ｊ）に接続され、ゲートにプリデコード信号（ＰＸ＿ｉ）が供給されるＰＭＯＳトランジスタ（Ｐ３）と、ドレインがＰＭＯＳトランジスタ（Ｐ３）のドレインに接続され、ゲートにプリデコード信号（ＰＸ＿ｉ）が供給され、ソースがプルダウン電源線（２４）に接続されたＮＭＯＳトランジスタ（Ｎ３）とからなる。プリデコーダ（３）は、プリデコード信号（ＰＸ＿ｉ）を、接地電位よりも低い負電位にプルダウンすることができるように構成されている。
【００１９】
このように構成された不揮発性半導体記憶装置は、ドライバが僅か２つのＭＯＳトランジスタで構成されているため、ワード線駆動回路のサイズを小さくすることができる。加えて、当該不揮発性半導体記憶装置は、メインデコード信号（ＭＸ＿ｊ）に応答してプルアップ電源線（２３ｊ）が接地電位に駆動された場合にプリデコード信号（ＰＸ＿ｉ）を接地電位よりも低い負電位にプルダウンすることにより、ワード線（ＷＬ＿ｉ＿ｊ）を接地電位に固定することができる。これにより、本発明による不揮発性半導体記憶装置は、ワード線（ＷＬ＿ｉ＿ｊ）がフローティング状態になることを防ぐことができる。
【発明の効果】
【００２０】
本発明によれば、ワード線がフローティング状態にならないように動作可能でありながら、サイズが小さいワード線駆動回路を提供することができる。
【発明を実施するための最良の形態】
【００２１】
（全体構成）
図２は、本発明の一実施形態における不揮発性半導体記憶装置１０の構成を示すブロック図である。不揮発性半導体記憶装置１０は、メモリアレイ１１〜１４と、サブデコーダ２１〜２４と、プリデコーダ３１、３２と、メインデコーダ４１、４２とを備えている。以下において、同一の複数の構成要素を互いに区別しない必要がない場合、符号に付された添字は省略される場合があることに留意されたい。例えば、メモリアレイ１１〜１４は、メモリアレイ１と総称されることがある。
【００２２】
メモリアレイ１には、フローティングゲートに電荷を蓄積してデータを記憶するメモリセルが行列に配置されている。ここで、フローティングゲートという用語は、ポリシリコンのように導電性のものに限定されず、ＭＯＮＯＳ（metal oxide nitride oxide silicon）技術で採用されるように、電荷を保持可能な絶縁体をも含む意味で使用されていることに留意されたい。各メモリアレイ１には、複数のワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍと、ビット線（図示されない）とが設けられている。以下において、ワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍは、互いに区別しない場合にはワード線ＷＬと総称される。一方、何れのメモリアレイ１に設けられたワード線ＷＬを明示する場合には、括弧付きの番号が付される。例えば、ワード線ＷＬ＿０＿０（１）は、メモリアレイ１１に設けられたワード線を意味している。各メモリセルは、ワード線ＷＬとビット線とが交差する位置に設けられる。ワード線ＷＬは、各メモリセルのコントロールゲートとして機能する。
【００２３】
サブデコーダ２は、プリデコーダ３から供給されるプリデコード信号ＰＸ＿０〜ＰＸ＿ｎ、及び、メインデコーダ４から供給されるメインデコード信号ＭＸ＿０〜ＭＸ＿ｍに応答してワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍのうちから一のワード線を選択し、選択されたワード線を駆動する。詳細には、サブデコーダ２は、プログラム動作時及びリード動作時に、プリデコード信号ＰＸ＿ｉが選択され、且つ、メインデコード信号ＭＸ＿ｊが選択されると、ワード線ＷＬ＿ｉ＿ｊを選択してプルアップする。後述のように、プログラム動作では、選択されたワード線が高電位ＶＰＯＳ（典型的には１０Ｖ）にプルアップされ、リード動作では、選択されたワード線が電源電位ＶＣＣ（典型的には５Ｖ）にプルアップされる。一方、イレース動作では、サブデコーダ２は、全てのワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍを負電位ＶＮＥＧ（典型的には、−１０Ｖ）にプルダウンする。
【００２４】
プリデコーダ３は、上位アドレスＡ０〜Ａ２に応答してプリデコード信号ＰＸ＿０〜ＰＸ＿ｎを選択し、メインデコーダ４は、下位アドレスＡ３〜Ａ８に応答してメインデコード信号ＭＸ＿０〜ＭＸ＿ｍを選択する。図２において、一組のメインデコード信号ＭＸ＿０〜ＭＸ＿０が、複数のサブデコーダ２に供給されていることに留意されたい。本実施形態では、メインデコーダ４１によって生成されたメインデコード信号ＭＸ＿０（１）〜ＭＸ＿ｍ（１）が２つのサブデコーダ２１、２２に供給され、メインデコーダ４２によって生成されたメインデコード信号ＭＸ＿０（２）〜ＭＸ＿ｍ（２）が２つのサブデコーダ２３、２４に供給されている。
【００２５】
以下、サブデコーダ２、プリデコーダ３、メインデコーダ４の構成を詳細に説明する。
【００２６】
（サブデコーダ２の構成）
図３は、サブデコーダ２の構成を示す回路図である。サブデコーダ２は、ｍ＋１個のレベルシフタ２１０〜２１ｍと、（ｎ＋１）×（ｍ＋１）個のドライバ２２−０−０〜２２−ｎ−ｍと、プルアップ電源線２３０〜２３ｍと、プルダウン電源線２４と、電源スイッチ２５とを備えている。互いに区別されない場合、レベルシフタ２１０〜２１ｍは、レベルシフタ２１と総称され、ドライバ２２−０−０〜２２−ｎ−ｍは、ドライバ２２と総称される。
【００２７】
レベルシフタ２１０〜２１ｍは、それぞれ、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍに応答してプルアップ電源線２３０〜２３ｍを駆動する。プルアップ電源線２３０〜２３ｍは、所望の正の電位（電源電位ＶＣＣ又は高電位ＶＰＯＳ）をドライバ２２に分配するために使用される配線である。プルアップ電源線２３０は、ドライバ２２−０−０〜２２−ｎ−０に接続されており、同様に、プルアップ電源線２３ｊは、ドライバ２２−０−ｊ〜２２−ｎ−ｊに接続されている。プルアップ電源線２３０〜２３ｍの電位は、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍを用いてメインデコーダ４によって制御されることになる。
【００２８】
一実施形態では、各レベルシフタ２１は、ＰＭＯＳトランジスタＰ１、Ｐ２と、ＮＭＯＳトランジスタＮ１、Ｎ２とから構成されている。ＰＭＯＳトランジスタＰ１、Ｐ２は、その一方のゲートが他方のドレインに接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは、電源線ＶＸＰＧ１に共通に接続され、基板端子は、電源線ＶＸＰＧ２に共通に接続されている。電源線ＶＸＰＧ１及び電源線ＶＸＰＧ２は、プログラム動作の場合には電源電位ＶＣＣよりも高い高電位ＶＰＯＳに駆動され、リード動作では、電源電位ＶＣＣに駆動される。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続され、ＰＭＯＳトランジスタＰ２のドレインは、ＮＭＯＳトランジスタＮ２のドレインに接続されている。ＮＭＯＳトランジスタＮ１のゲートには、所定の制御電圧ＭＸＣＮＴが供給される。ＮＭＯＳトランジスタＮ２のゲート及びＮＭＯＳトランジスタＮ２のソースには、メインデコーダ４からメインデコード信号が供給される。詳細には、レベルシフタ２１ｊのＮＭＯＳトランジスタＮ２のゲート及びＮＭＯＳトランジスタＮ２のソースには、メインデコード信号ＭＸ＿ｊが供給される。ＮＭＯＳトランジスタＮ２のソースは、接地電位ＶＳＳを有する接地端子に接続されている。プルアップ電源線２３０〜２３ｍは、それぞれ、レベルシフタ２１０〜２１ｍのＰＭＯＳトランジスタＰ２のドレインに接続されている。
【００２９】
ドライバ２２は、プリデコード信号ＰＸ＿０〜ＰＸ＿ｎに応答してワード線を最終的に駆動する出力段であり、各ドライバ２２は、２つのＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ３とで構成されている。ドライバ２２−ｉ−ｊのＰＭＯＳトランジスタＰ３のソースは、プルアップ電源線２３ｊに接続され、ＮＭＯＳトランジスタＮ３のソースは、プルダウン電源線２４に共通に接続されている。ドライバ２２−ｉ−ｊのＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートには、プリデコード信号ＰＸ＿ｉが供給されている。ワード線ＷＬ＿ｉ＿ｊは、ドライバ２２−ｉ−ｊのＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のドレインに接続されている。
【００３０】
各ドライバ２２が、わずか２つのＭＯＳトランジスタで構成されていることに留意されたい。このような構成は、ワード線の駆動に使用される回路のサイズを小さくするために有効である。
【００３１】
電源スイッチ２５は、プルダウン電源線２４を接地電位ＶＳＳ又は負電位ＶＮＥＧに駆動する。詳細には、プログラム動作及びリード動作が行われる場合、電源スイッチ２５は、プルダウン電源線２４（即ち、ＮＭＯＳトランジスタＮ３のソース）を接地電位ＶＳＳに駆動し、イレース動作が行われる場合、プルダウン電源線２４を負電位ＶＮＥＧに駆動する。
【００３２】
（プリデコーダ３の構成）
図４は、プリデコーダ３の構成を示すブロック図である。プリデコーダ３は、セレクタ３１と、出力段３２０〜３２ｎとを備えている。セレクタ３１は、上位アドレスＡ０〜Ａ２に応答して、プリデコード信号ＰＸ＿０〜ＰＸ＿ｎを選択する。詳細には、プリデコード信号ＰＸ＿ｉを選択する場合には、セレクタ３１は、相補の選択信号ＰＳＥＬ＿ｉ及び／ＰＳＥＬ＿ｉを活性化する（即ち、選択信号＿ｉを”Ｈｉｇｈ”レベルにプルアップし、／ＰＳＥＬ＿ｉを”Ｌｏｗ”レベルにプルダウンする）。出力段３２ｉは、選択信号ＰＳＥＬ＿ｉ及び／ＰＳＥＬ＿ｉに応答してプリデコード信号ＰＸ＿ｉを生成する。
【００３３】
図５は、プリデコーダ３の出力段３２ｉの構成を示す回路図である。出力段３２ｉは、正電圧レベルシフタ３３と、負電圧レベルシフタ３４と、バッファ３５とを備えている。
【００３４】
正電圧レベルシフタ３３は、選択信号ＰＳＥＬ＿ｉ及び／ＰＳＥＬ＿ｉに応答して高電位ＶＰＯＳ又は接地電位ＶＳＳを出力する。一実施形態では、正電圧レベルシフタ３３は、ＰＭＯＳトランジスタＰ１１、Ｐ１２と、ＮＭＯＳトランジスタＮ１１、Ｎ１２とで構成されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２は、その一方のゲートが他方のドレインに接続されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２のソースは、高電位ＶＰＯＳを有する高電圧端子に共通に接続されている。ＰＭＯＳトランジスタＰ１１、Ｐ１２のドレインは、それぞれＮＭＯＳトランジスタＮ１１、Ｎ１２のドレインに接続されている。ＮＭＯＳトランジスタＮ１１、Ｎ１２のゲートには選択信号ＰＳＥＬ＿ｉ及び選択信号／ＰＳＥＬ＿ｉが供給され、ＮＭＯＳトランジスタＮ１１、Ｎ１２のソースは接地電位ＶＳＳを有する接地端子に接続されている。
【００３５】
一方、負電圧レベルシフタ３４は、選択信号ＰＳＥＬ＿ｉ及び／ＰＳＥＬ＿ｉに応答して電源電位ＶＣＣ又は負電位ＶＮＥＧを出力する。一実施形態では、負電圧レベルシフタ３４は、ＰＭＯＳトランジスタＰ１３、Ｐ１４と、ＮＭＯＳトランジスタＮ１３、Ｎ１４とで構成されている。ＰＭＯＳトランジスタＰ１３、Ｐ１４は、その一方のゲートが他方のドレインに接続されている。ＰＭＯＳトランジスタＰ１３のゲートには選択信号／ＰＳＥＬ＿ｉが供給され、ＰＭＯＳトランジスタＰ１４のゲートには選択信号ＰＳＥＬ＿ｉが供給される。ＰＭＯＳトランジスタＰ１３、Ｐ１４のソースは、いずれも電源電位ＶＣＣを有する電源端子に接続されている。ＰＭＯＳトランジスタＰ１３、Ｐ１４のドレインは、それぞれＮＭＯＳトランジスタＮ１３、Ｎ１４のドレインに接続されている。ＮＭＯＳトランジスタＮ１３、Ｎ１４のソースは負電位ＶＮＥＧを有する負電圧端子に接続されている。
【００３６】
バッファ３５は、正電圧レベルシフタ３３及び負電圧レベルシフタ３４の出力に応答してプリデコード信号ＰＸ＿ｉを生成する。一実施形態では、バッファ３５は、ＰＭＯＳトランジスタＰ１５とＮＭＯＳトランジスタＮ１５とで構成されている。ＰＭＯＳトランジスタＰ１５は、そのソースが高電位ＶＰＯＳを有する高電圧端子に接続され、ゲートが正電圧レベルシフタ３３の出力に接続されている。ＰＭＯＳトランジスタＰ１５のドレインは、ＮＭＯＳトランジスタＮ１５のドレインに接続されている。ＮＭＯＳトランジスタＮ１５は、そのソースが負電位ＶＮＥＧを有する負電圧端子に接続され、ゲートが負電圧レベルシフタ３４の出力に接続されている。
【００３７】
このように構成されたプリデコーダ３は、アドレスＡ０−Ａ２によってプリデコード信号ＰＸ＿ｉが選択されると（即ち、選択信号ＰＳＥＬ＿ｉ、／ＰＳＥＬ＿ｉが活性化されると）、プリデコード信号ＰＸ＿ｉを負電位ＶＮＥＧにプルダウンし、プリデコード信号ＰＸ＿ｉが非選択であるとプリデコード信号ＰＸ＿ｉを高電位ＶＰＯＳにプルアップする。本実施形態では、プリデコード信号ＰＸ＿ｉはローアクティブの信号であることに留意されたい。
【００３８】
（メインデコーダ４の構成）
図６は、メインデコーダ４の構成を示すブロック図である。メインデコーダ４は、セレクタ４１と出力段４２０〜４２ｍとを備えている。セレクタ４１は、上位アドレスＡ３〜Ａ８に応答して、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍを選択する。詳細には、メインデコード信号ＭＸ＿ｊを選択する場合には、セレクタ４１は、相補の選択信号ＭＳＥＬ＿ｊ及び／ＭＳＥＬ＿ｊを活性化する（即ち、選択信号ＭＳＥＬ＿ｊを”Ｈｉｇｈ”レベルにプルアップし、選択信号／ＭＳＥＬ＿ｊを”Ｌｏｗ”レベルにプルダウンする）。出力段４２ｊは、選択信号ＭＳＥＬ＿ｊ及び／ＭＳＥＬ＿ｊに応答してメインデコード信号ＭＸ＿ｊを生成する。
【００３９】
図７は、メインデコーダ４の出力段４２ｊの構成を示す回路図である。出力段４２ｊとしては、４つのＭＯＳトランジスタ：ＰＭＯＳトランジスタＰ１６、Ｐ１７、ＮＭＯＳトランジスタＮ１６、Ｎ１７で構成されたレベルシフタが使用される。ＰＭＯＳトランジスタＰ１６、Ｐ１７は、その一方のゲートが他方のドレインに接続されている。ＰＭＯＳトランジスタＰ１６、Ｐ１７のソースは、いずれも電源電位ＶＣＣを有する電源端子に接続されている。ＰＭＯＳトランジスタＰ１６、Ｐ１７のドレインは、それぞれＮＭＯＳトランジスタＮ１６、Ｎ１７のドレインに接続されている。ＮＭＯＳトランジスタＮ１６のゲートには、選択信号／ＭＳＥＬ＿ｊが供給され、ＮＭＯＳトランジスタＮ１７のゲートには、選択信号ＭＳＥＬ＿ｊが供給される。ＮＭＯＳトランジスタＮ１６、Ｎ１７のソースは、接地電位ＶＳＳを有する接地端子に接続されている。メインデコード信号ＭＸ＿ｊは、ＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタＮ１７のドレインから出力される。
【００４０】
このように構成されたメインデコーダ４は、アドレスＡ３−Ａ８によってメインデコード信号ＭＸ＿ｊが選択されると（即ち、選択信号ＭＳＥＬ＿ｉ、／ＭＳＥＬ＿ｉが活性化されると）、メインデコード信号ＭＸ＿ｊを接地電位ＶＳＳにプルダウンし、メインデコード信号ＭＸ＿ｊが非選択であると、メインデコード信号ＭＸ＿ｊを電源電位ＶＣＣにプルアップする。メインデコード信号ＭＸ＿ｊは、ローアクティブの信号であることに留意されたい。
【００４１】
（不揮発性半導体記憶装置の動作）
本実施形態の不揮発性半導体記憶装置１０の一つの特徴は、各ワード線が僅か２つのＭＯＳトランジスタで駆動される一方で、その動作の過程でいずれのワード線もフローティング状態にならない点である。このような特徴は、下記のような動作によって実現可能である。
【００４２】
当該不揮発性半導体記憶装置１０がプログラム動作を行う場合、サブデコーダ２の電源線ＶＸＰＧ１、ＶＸＰＧ２には、電源電位ＶＣＣより高い高電位ＶＰＯＳが供給され、更に、プルダウン電源線２４（即ち、ドライバ２２のＮＭＯＳトランジスタＮ３のソース）が電源スイッチ２５によって接地電位ＶＳＳに駆動される。
【００４３】
更に、アドレスＡ０−Ａ８に応答して所望のプリデコード信号及びメインデコード信号が選択される。以下では、メインデコード信号ＭＸ＿ｍ、及びプリデコード信号ＰＸ＿０が選択され、ワード線ＷＬ＿０＿ｍが活性化される（即ち、高電位ＶＰＯＳにプルアップされる）場合の不揮発性半導体記憶装置１０のプログラム動作が説明される。
【００４４】
メインデコード信号ＭＸ＿ｍ、及びプリデコード信号ＰＸ＿０が選択されると、図８の最上段に示されているように、メインデコード信号ＭＸ＿ｍが接地電位ＶＳＳに駆動され、プリデコード信号ＰＸ＿０が負電位ＶＮＥＧに駆動される。これにより、プルアップ電源線２３ｍが高電位ＶＰＯＳに駆動され、他のプルアップ電源線２３ｋ（ｋ≠ｍ）が接地電位ＶＳＳに駆動される。更に、プリデコード信号ＰＸ＿０が負電位ＶＮＥＧにプルダウンされるので、ドライバ２２＿０＿ｍのＰＭＯＳトランジスタＰ３がターンオンし、ワード線ＷＬ＿０＿ｍがプルアップ電源線２３ｍに接続される。これにより、ワード線ＷＬ＿０＿ｍが高電位ＶＰＯＳにプルアップされる。
【００４５】
このとき、以下に詳細に説明されるように、ワード線ＷＬ＿０＿ｍ以外のワード線は、接地電位ＶＳＳに維持される。まず、対応するメインデコード信号が選択され、プリデコード信号が非選択であるワード線ＷＬ＿ｉ＿ｍ（ｉ≠０）について説明する。プリデコード信号ＰＸ＿ｉが高電位ＶＰＯＳに維持されるため、ドライバ２２−ｉ−ｍのＮＭＯＳトランジスタＮ３はターンオンされる。そのため、ワード線ＷＬ＿ｉ＿ｍは、ＮＭＯＳトランジスタＮ３を介してプルダウン電源線２４に接続される。プログラム動作では、プルダウン電源線２４は接地電位ＶＳＳに駆動されるから、その結果、ワード線ＷＬ＿ｉ＿ｍは接地電位ＶＳＳに維持される。
【００４６】
また、対応するメインデコード信号が非選択であり、プリデコード信号が選択されているワード線ＷＬ＿０＿ｋ（ｋ≠ｍ）については、メインデコード信号ＭＸ＿ｋが非選択であるため、プルアップ電源線２３ｋは接地電位ＶＳＳにプルダウンされる。一方で、プリデコード信号ＰＸ＿０は負電位ＶＮＥＧにプルダウンされている。したがって、ドライバ２２−０−ｋのＰＭＯＳトランジスタＰ３のソースには接地電位ＶＳＳが、ゲートには接地電位ＶＳＳよりも低い負電位ＶＮＥＧが供給され、ＰＭＯＳトランジスタＰ３がターンオンする。この結果、ワード線ＷＬ＿０＿ｋは、ＰＭＯＳトランジスタＰ３を介してプルアップ電源線２３ｋに接続され、ワード線ＷＬ＿０＿ｋは接地電位ＶＳＳに維持される。
【００４７】
最後に、対応するメインデコード信号、プリデコード信号のいずれもが非選択であるワード線ＷＬ＿ｉ＿ｋ（ｉ≠０、ｋ≠ｍ）については、プリデコード信号ＰＸ＿ｉが高電位ＶＰＯＳに維持されるため、ドライバ２２−ｉ−ｋのＮＭＯＳトランジスタＮ３はターンオンされる。そのため、ワード線ＷＬ＿ｉ＿ｋは、ＮＭＯＳトランジスタＮ３を介してプルダウン電源線２４に接続される。プログラム動作では、プルダウン電源線２４は接地電位ＶＳＳに駆動されるから、その結果、ワード線ＷＬ＿ｉ＿ｋは接地電位ＶＳＳに維持される。
【００４８】
このように、プログラム動作では、選択されたワード線が高電位ＶＰＯＳにプルアップされる一方、非選択のワード線は、接地電位ＶＳＳに維持される。
【００４９】
リード動作では、サブデコーダ２の電源線ＶＸＰＧ１、ＶＸＰＧ２に、高電位ＶＰＯＳではなく電源電位ＶＣＣが供給される点以外、プログラム動作と同一の動作が行われる。この結果、選択されたワード線が電源電位ＶＣＣにプルアップされる一方、非選択のワード線は、接地電位ＶＳＳに維持されることは、当業者には自明的であろう。
【００５０】
イレース動作では、全てのプリデコード信号及びメインデコード信号が非選択の状態のまま、プルダウン電源線２４が、電源スイッチ２５によって負電位ＶＮＥＧにプルダウンされる。この結果、全てのドライバ２２のＮＭＯＳトランジスタＮ３のソースが負電位ＶＮＥＧにプルダウンされる。一方、非選択のプリデコード信号ＰＸ＿０〜ＰＸ＿ｎは、高電位ＶＰＯＳにプルアップされるから、ＮＭＯＳトランジスタＮ３のゲートに高電位ＶＰＯＳが供給され、この結果、ＮＭＯＳトランジスタＮ３がターンオンする。この結果、全てのワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍがプルダウン電源線２４に接続され、ワード線ＷＬ＿０＿０〜ＷＬ＿ｎ＿ｍが負電位ＶＮＥＧにプルダウンされる。この場合も、フローティング状態になるワード線は存在しない。
【００５１】
このように、本実施形態の不揮発性半導体記憶装置１０では、各ワード線が僅か２つのＭＯＳトランジスタで駆動される一方で、その動作の過程でいずれのワード線もフローティング状態にならない。これは、不揮発性半導体記憶装置１０のサイズを小さくすることを可能にする上、その動作を有効に安定化するため好適である。
【００５２】
本発明の好適な実施形態が詳細に説明されているが、本発明は、上述の実施形態に限定して解釈されてはならない。例えば、図９に示されているように、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍがプルアップ電源線２３０〜２３ｍに（即ち、ドライバ２２のＰＭＯＳトランジスタＰ３のソースに）直接に供給されることも可能である。この場合、サブデコーダ２からレベルシフタ２１０−２１ｍが排除され、更に、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍが、ハイアクティブになるように生成される。具体的には、図９の構成のサブデコーダ２が使用される場合には、選択されたメインデコード信号ＭＸ＿ｊは、プログラム動作では高電位ＶＰＯＳに、リード動作では電源電位ＶＣＣに駆動される。非選択のメインデコード信号ＭＸ＿ｊは、接地電位ＶＳＳに駆動される。メインデコーダ４の出力段４２ｊの構成も、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍが、ハイアクティブになるように変更される。
【００５３】
ただし、本実施形態のように、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍが、各サブデコーダ２のレベルシフタ２１０−２１ｍに供給され、レベルシフタ２１０−２１ｍによってプルアップ電源線２３０〜２３ｍが駆動される構成が、より好適である。なぜなら、メインデコード信号ＭＸ＿０〜ＭＸ＿ｍを生成する回路である出力段４２ｊ、及びレベルシフタ２１０〜２１ｍの両方の負荷を小さくすることができるためである。これは、短時間でワード線を駆動することを可能にするために好ましい。メインデコード信号ＭＸ＿０〜ＭＸ＿ｍがプルアップ電源線２３０〜２３ｍに直接に供給される構成では、メインデコーダ４の出力段４２ｊは、多数のドライバ２２のＰＭＯＳトランジスタＰ３を駆動しなくてはならない。これは、出力段４２ｊの負荷を増大させ、ワード線を駆動するために必要な時間を不所望に増大させる。
【図面の簡単な説明】
【００５４】
【図１】図１は、従来の不揮発性半導体記憶装置のワード線駆動回路の構成を示す回路図である。
【図２】図２は、本発明の一実施形態の不揮発性半導体記憶装置の構成を示すブロック図である。
【図３】図３は、本実施形態におけるサブデコーダの構成を示す回路図である。
【図４】図４は、本実施形態におけるプリデコーダの構成を示すブロック図である。
【図５】図５は、図４のプリデコーダの出力段の構成を示す回路図である。
【図６】図６は、本実施形態におけるメインデコーダの構成を示すブロック図である。
【図７】図７は、図５のメインデコーダの出力段の構成を示す回路図である。
【図８】図８は、本実施形態の不揮発性半導体記憶装置の動作を示すタイミングチャートである。
【図９】図９は、他の実施形態におけるサブデコーダの構成を示す回路図である。
【符号の説明】
【００５５】
１：メモリアレイ
２：サブデコーダ
３：プリデコーダ
４：メインデコーダ
１０：不揮発性半導体記憶装置
２１、２１０、２１ｊ：レベルシフタ
２２：ドライバ
２３、２３０、２３ｊ、２３ｍ、２３ｋ：プルアップ電源線
２４：プルダウン電源線
２５：電源スイッチ
３１：セレクタ
３２０、３２ｉ：出力段
３３：正電圧レベルシフタ
３４：負電圧レベルシフタ
３５：バッファ
４１：セレクタ
４２０、４２ｊ：出力段
１００：偶数番グローバルデコーダ
１０２：ＮＡＮＤゲート
１０４：ＮＯＲゲート
１０６：レベルシフタ
１２０：奇数番グローバルデコーダ
１２２：ＮＡＮＤゲート
１２４：ＮＯＲゲート
１２６：レベルシフタ
１４０：行ローカルデコーダ
１６０：行パーシャルデコーダ
１６２：ＮＡＮＧゲート
１６４：レベルシフタ
１８０：ブロックデコーダ
１８２：ＮＡＮＤゲート
１８４：ＡＮＤゲート
１８６：レベルシフタ
【図１】
2008010082.tif 000003
【図２】
2008010082.tif 000004
【図３】
2008010082.tif 000005
【図４】
2008010082.tif 000006
【図５】
2008010082.tif 000007
【図６】
2008010082.tif 000008
【図７】
2008010082.tif 000009
【図８】
2008010082.tif 000010
【図９】
2008010082.tif 000011