(57)【要約】【課題】制御信号を使用せずに簡単な回路で、入力された２つの電圧の内、いずれか大きい方又は小さい方の電圧を自動的に出力することができる電圧制御回路及びその電圧制御回路を使用した半導体集積回路を得る。【解決手段】２つのエンハンスメント型のＰＭＯＳトランジスタＰ１及びＰ２で構成され、ＰＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジスタＰ２のゲートがそれぞれ入力端ＩＮｐ１に接続されると共に、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のソースがそれぞれ入力端ＩＮｐ２に接続され、ＰＭＯＳトランジスタＰ１及びＰ２の各ドレインと各サブストレートゲートがそれぞれ出力端ＯＵＴｐに接続されるようにした。【選択図】図１
2008010940.tif 000002
【特許請求の範囲】
【請求項１】
第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路において、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力することを特徴とする電圧制御回路。
【請求項２】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力することを特徴とする請求項１記載の電圧制御回路。
【請求項３】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＮＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力することを特徴とする請求項１記載の電圧制御回路。
【請求項４】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、共にエンハンスメント型のＭＯＳトランジスタであることを特徴とする請求項１、２又は３記載の電圧制御回路。
【請求項５】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、いずれか一方がエンハンスメント型のＭＯＳトランジスタであり、他方がデプレッション型のＭＯＳトランジスタであることを特徴とする１、２又は３記載の電圧制御回路。
【請求項６】
前記デプレッション型のＭＯＳトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有することを特徴とする請求項５記載の電圧制御回路。
【請求項７】
前記第１入力電圧は正側電源電圧であり、前記第２入力電圧は該正側電源電圧を昇圧した昇圧電圧であることを特徴とする請求項１、２、３、４、５又は６記載の電圧制御回路。
【請求項８】
前記第１入力電圧は負側電源電圧であり、前記第２入力電圧は該負側電源電圧を降圧した降圧電圧であることを特徴とする請求項１、２、３、４、５又は６記載の電圧制御回路。
【請求項９】
第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がサブストレートゲートに接続された第３ＭＯＳトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力することを特徴とする半導体集積回路。
【請求項１０】
前記第３ＭＯＳトランジスタは、前記電圧制御回路の出力端がソースに接続されること特徴とする請求項９記載の半導体集積回路。
【請求項１１】
第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がソースに接続された第３ＭＯＳトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力することを特徴とする半導体集積回路。
【請求項１２】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力することを特徴とする請求項９、１０又は１１記載の半導体集積回路。
【請求項１３】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＮＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力することを特徴とする請求項９、１０又は１１記載の半導体集積回路。
【請求項１４】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、共にエンハンスメント型のＭＯＳトランジスタであることを特徴とする請求項９、１０、１１、１２又は１３記載の半導体集積回路。
【請求項１５】
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、いずれか一方がエンハンスメント型のＭＯＳトランジスタであり、他方がデプレッション型のＭＯＳトランジスタであることを特徴とする９、１０、１１、１２又は１３記載の半導体集積回路。
【請求項１６】
前記デプレッション型のＭＯＳトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有することを特徴とする請求項１５記載の半導体集積回路。
【請求項１７】
前記第１入力電圧は正側電源電圧であり、前記第２入力電圧は該正側電源電圧を昇圧した昇圧電圧であることを特徴とする請求項９、１０、１１、１２、１３、１４、１５又は１６記載の半導体集積回路。
【請求項１８】
前記第１入力電圧は負側電源電圧であり、前記第２入力電圧は該負側電源電圧を降圧した降圧電圧であることを特徴とする請求項９、１０、１１、１２、１３、１４、１５又は１６記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つの入力電圧のいずれか１つを選択して出力する電圧制御回路及び電圧制御回路を有する半導体集積回路に関し、特にＭＯＳトランジスタを使用した低電源電圧で駆動する半導体集積回路に使用される電圧制御回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の低消費電力化を図るという観点から、半導体集積回路の電源電圧は低下する傾向にある。低い電源電圧でも回路を作動させることができるように、ＭＯＳトランジスタのしきい値電圧を低下させるという手法が使用されていた。しかし、このような手法では、前記ＭＯＳトランジスタをオフさせて遮断状態になるようにした際に該ＭＯＳトランジスタからのリーク電流が増大してしまうという問題があった。
このようなリーク電流の発生を防止するために、図２２のような回路を使用したものがあった（例えば、特許文献１参照。）。
【０００３】
図２２において、例えば、一対のＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２からなる制御回路１０１に制御信号ｓｅｌｅｃｔを入力することにより、通常動作時には制御対象のＮＭＯＳトランジスタ１０２のサブストレートゲート（基板端子）をＮＭＯＳトランジスタ１０２のゲートに接続し、動作を停止するスタンバイ時にはＮＭＯＳトランジスタ１０２のサブストレートゲートをスタンバイ状態のために別途用意された電圧Ｖｓｔｂに接続する。このようにすることで、ＮＭＯＳトランジスタ１０２のしきい値電圧が、通常動作時には小さく、スタンバイ時には大きくなるように設定することができ、通常動作時には低電圧動作を実現すると共に、スタンバイ時には低リーク電流化を実現していた。
【特許文献１】特開２００１−１８６００７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図２２で示したような構成では、ゲート電圧Ｖｇと電圧Ｖｓｔｂ以外に制御信号ｓｅｌｅｃｔが必要になり、制御信号ｓｅｌｅｃｔを生成する回路を別途設けなければならず、回路が増大して集積化を行う際にチップ面積が増大し、コストが増大するという問題があった。
【０００５】
本発明は、このような問題を解決するためになされたものであり、制御信号を使用せずに簡単な回路で、２つの入力電圧の内、いずれか大きい方又は小さい方の電圧を自動的に出力することができるため、制御信号を生成する回路を別途設ける必要がなくチップ面積を低減させてコストの低減を図ることができる電圧制御回路及び電圧制御回路を有する半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【０００６】
この発明に係る電圧制御回路は、第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路において、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力するものである。
【０００７】
具体的には、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力するようにした。
【０００８】
また具体的には、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＮＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力するようにした。
【０００９】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、共にエンハンスメント型のＭＯＳトランジスタであるようにした。
【００１０】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、いずれか一方がエンハンスメント型のＭＯＳトランジスタであり、他方がデプレッション型のＭＯＳトランジスタであるようにしてもよい。
【００１１】
この場合、前記デプレッション型のＭＯＳトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有するようにしてもよい。
【００１２】
具体的には、前記第１入力電圧は正側電源電圧であり、前記第２入力電圧は該正側電源電圧を昇圧した昇圧電圧である。
【００１３】
また、前記第１入力電圧は負側電源電圧であり、前記第２入力電圧は該負側電源電圧を降圧した降圧電圧であるようにしてもよい。
【００１４】
また、この発明に係る半導体集積回路は、第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がサブストレートゲートに接続された第３ＭＯＳトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力するものである。
【００１５】
更に、前記第３ＭＯＳトランジスタは、前記電圧制御回路の出力端がソースに接続されるようにしてもよい。
【００１６】
また、この発明に係る半導体集積回路は、第１入力端及び第２入力端に対応して入力された第１入力電圧及び第２入力電圧からいずれか１つを排他的に選択して出力端から出力する電圧制御回路と、
該電圧制御回路の出力端がソースに接続された第３ＭＯＳトランジスタと、
を有し、
前記電圧制御回路は、
ソースが前記第１入力端に、ゲートが前記第２入力端に、ドレインが前記出力端にそれぞれ接続された第１ＭＯＳトランジスタと、
ソースが前記第２入力端に、ゲートが前記第１入力端に、ドレインが前記出力端にそれぞれ接続された第２ＭＯＳトランジスタと、
を備え、
前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力するものである。
【００１７】
具体的には、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＰＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか大きい方を自動的に選択して前記出力端から出力するようにした。
【００１８】
また具体的には、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、それぞれＮＭＯＳトランジスタであり、前記第１入力電圧及び第２入力電圧のいずれか小さい方を自動的に選択して前記出力端から出力するようにした。
【００１９】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、共にエンハンスメント型のＭＯＳトランジスタであるようにした。
【００２０】
また、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、いずれか一方がエンハンスメント型のＭＯＳトランジスタであり、他方がデプレッション型のＭＯＳトランジスタであるようにしてもよい。
【００２１】
この場合、前記デプレッション型のＭＯＳトランジスタのドレインと前記出力端との間に接続された過電流防止用の抵抗を有するようにしてもよい。
【００２２】
具体的には、前記第１入力電圧は正側電源電圧であり、前記第２入力電圧は該正側電源電圧を昇圧した昇圧電圧である。
【００２３】
また、前記第１入力電圧は負側電源電圧であり、前記第２入力電圧は該負側電源電圧を降圧した降圧電圧であるようにしてもよい。
【発明の効果】
【００２４】
本発明の電圧制御回路及び電圧制御回路を有する半導体集積回路によれば、前記第１ＭＯＳトランジスタ及び第２ＭＯＳトランジスタは、前記第１入力電圧及び第２入力電圧から、電圧値の大小関係が所定の条件を満たしたいずれか１つを排他的に自動選択して前記出力端から出力するようにした。このことから、制御信号を使用せずに簡単な回路で、２つの入力電圧の内、いずれか大きい方又は小さい方の電圧を自動的に出力することができるため、制御信号を生成する回路を別途設ける必要がなくチップ面積を低減させてコストの低減を図ることができる。
【発明を実施するための最良の形態】
【００２５】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における電圧制御回路の回路例を示した図である。
図１において、電圧制御回路１は、２つの入力端ＩＮｐ１及びＩＮｐ２に対応して入力された入力電圧Ｖｐ１及びＶｐ２の内、いずれか電圧の大きい方を自動的に選択して出力端ＯＵＴｐから出力電圧Ｖｏｐとして出力する。
【００２６】
電圧制御回路１は、２つのエンハンスメント型のＰＭＯＳトランジスタＰ１及びＰ２で構成されており、ＰＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジスタＰ２のゲートがそれぞれ入力端ＩＮｐ１に接続されている。また、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のソースがそれぞれ入力端ＩＮｐ２に接続され、ＰＭＯＳトランジスタＰ１及びＰ２の各ドレインと各サブストレートゲートはそれぞれ出力端ＯＵＴｐに接続されている。なお、ＰＭＯＳトランジスタＰ１は第１ＭＯＳトランジスタを、ＰＭＯＳトランジスタＰ２は第２ＭＯＳトランジスタを、入力端ＩＮｐ１は第１入力端を、入力端ＩＮｐ２は第２入力端をそれぞれなす。
【００２７】
このような構成において、ＰＭＯＳトランジスタＰ１及びＰ２のしきい値電圧をそれぞれＶｔｈｐとすると、しきい値電圧Ｖｔｈｐは負電圧であり、Ｖｐ１≧（Ｖｐ２−Ｖｔｈｐ）の状態ではＰＭＯＳトランジスタＰ１がオンしてＰＭＯＳトランジスタＰ２がオフする。また、Ｖｐ２≧（Ｖｐ１−Ｖｔｈｐ）の状態ではＰＭＯＳトランジスタＰ１がオフしてＰＭＯＳトランジスタＰ２がオンする。これを図に表すと、図２のようになり、Ｖｐ１≧（Ｖｐ２−Ｖｔｈｐ）すなわちＶｐ２≦（Ｖｐ１＋Ｖｔｈｐ）のときはＶｏｐ＝Ｖｐ１になり、Ｖｐ２≧（Ｖｐ１−Ｖｔｈｐ）のときはＶｏｐ＝Ｖｐ２になる。
【００２８】
一方、（Ｖｐ１＋Ｖｔｈｐ）＜Ｖｐ２＜（Ｖｐ１−Ｖｔｈｐ）の領域では、ＰＭＯＳトランジスタＰ１及びＰ２は共にオフするが、ＰＭＯＳトランジスタＰ１及びＰ２の各ゲートには、入力電圧Ｖｐ１及びＶｐ２が対応して入力されているため、出力電圧Ｖｏｐは、最低でも、
Ｖｏｐ＝Ｖｐ１−Ｖｔｈｐ（Ｖｐ１≧Ｖｐ２）
Ｖｏｐ＝Ｖｐ２−Ｖｔｈｐ（Ｖｐ２≧Ｖｐ１）
になる。
【００２９】
しかし厳密には、サブスレッショルド領域においてもＰＭＯＳトランジスタは完全に遮断状態にならずリーク電流が発生するため、（Ｖｐ１＋Ｖｔｈｐ）＜Ｖｐ２＜（Ｖｐ１−Ｖｔｈｐ）の領域では、出力電圧Ｖｏｐは、入力電圧Ｖｐ１及び入力電圧Ｖｐ２のいずれか大きい方の電圧に近くなる。したがって、出力電圧Ｖｏｐは、図３の実線で示しているように入力電圧Ｖｐ１及び入力電圧Ｖｐ２のいずれか大きい方の電圧になるが、（Ｖｐ１＋Ｖｔｈｐ）＜Ｖｐ２＜（Ｖｐ１−Ｖｔｈｐ）の領域では、ＰＭＯＳトランジスタＰ１及びＰ２の電流駆動能力は小さい。
【００３０】
ここで、ＰＭＯＳトランジスタＰ１及びＰ２が共にオフしてしまう状態の発生を防止するために、図４で示すように、ＰＭＯＳトランジスタＰ１又はＰ２のいずれか一方にデプレッション型のＭＯＳトランジスタを使用すればよく、図４では、ＰＭＯＳトランジスタＰ１にデプレッション型のＰＭＯＳトランジスタを使用した場合を例にして示している。
図４において、ＰＭＯＳトランジスタＰ１のしきい値電圧をＶｔｈｄｐとすると、ＰＭＯＳトランジスタＰ１及びＰ２が共にオフする領域は、（Ｖｐ１＋Ｖｔｈｄｐ）＜Ｖｐ２＜（Ｖｐ１−Ｖｔｈｐ）になる。しかし、しきい値電圧Ｖｔｈｄｐが正電圧であることから、（Ｖｐ１＋Ｖｔｈｄｐ）の値は（Ｖｐ１−Ｖｔｈｐ）の値に近くなる。なお、ＰＭＯＳトランジスタＰ１及びＰ２が同時にオンした場合、入力電圧Ｖｐ１と入力電圧Ｖｐ２が短絡することから、図５で示すように、図４のＰＭＯＳトランジスタＰ１のドレインと出力端ＯＵＴｐとの間に保護用の抵抗Ｒ１を挿入すればよい。なお、抵抗Ｒ１は過電流防止用の抵抗をなす。
【００３１】
前記説明では、ＰＭＯＳトランジスタを使用した場合を例にして説明したが、ＮＭＯＳトランジスタを使用してもよく、この場合、図１は図６のようになる。
図６において、電圧制御回路１ａは、２つの入力端ＩＮｎ１及びＩＮｎ２に対応して入力された入力電圧Ｖｎ１及びＶｎ２の内、いずれか電圧の小さい方を自動的に選択して出力端ＯＵＴｎから出力電圧Ｖｏｎとして出力する。
電圧制御回路１ａは、２つのエンハンスメント型のＮＭＯＳトランジスタＮ１及びＮ２で構成されており、ＮＭＯＳトランジスタＮ１のソースとＮＭＯＳトランジスタＮ２のゲートがそれぞれ入力端ＩＮｎ１に接続されている。また、ＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトランジスタＮ２のソースがそれぞれ入力端ＩＮｎ２に接続され、ＮＭＯＳトランジスタＮ１及びＮ２の各ドレインと各サブストレートゲートはそれぞれ出力端ＯＵＴｎに接続されている。なお、ＮＭＯＳトランジスタＮ１は第１ＭＯＳトランジスタを、ＮＭＯＳトランジスタＮ２は第２ＭＯＳトランジスタを、入力端ＩＮｎ１は第１入力端を、入力端ＩＮｎ２は第２入力端をそれぞれなす。
【００３２】
このような構成において、ＮＭＯＳトランジスタＮ１及びＮ２のしきい値電圧をそれぞれＶｔｈｎとすると、しきい値電圧Ｖｔｈｎは正電圧であり、Ｖｎ１≦（Ｖｎ２−Ｖｔｈｎ）の状態ではＮＭＯＳトランジスタＮ１がオンしてＮＭＯＳトランジスタＮ２がオフする。また、Ｖｎ２≦（Ｖｎ１−Ｖｔｈｎ）の状態ではＮＭＯＳトランジスタＮ１がオフしてＮＭＯＳトランジスタＮ２がオンする。これを図に表すと、図７のようになり、Ｖｎ１≦（Ｖｎ２−Ｖｔｈｐ）すなわちＶｎ２≧（Ｖｎ１＋Ｖｔｈｐ）のときはＶｏｎ＝Ｖｎ１になり、Ｖｎ２≦（Ｖｎ１−Ｖｔｈｎ）のときはＶｏｎ＝Ｖｎ２になる。
【００３３】
また、サブスレッショルド領域においてもＮＭＯＳトランジスタは完全に遮断状態にならずリーク電流が発生するため、（Ｖｎ１−Ｖｔｈｎ）＜Ｖｎ２＜（Ｖｎ１＋Ｖｔｈｎ）の領域では、出力電圧Ｖｏｎは、入力電圧Ｖｎ１及び入力電圧Ｖｎ２のいずれか小さい方の電圧に近くなる。したがって、出力電圧Ｖｏｎは、図８の実線で示しているように入力電圧Ｖｎ１及び入力電圧Ｖｎ２のいずれか小さい方の電圧になるが、（Ｖｎ１−Ｖｔｈｎ）＜Ｖｎ２＜（Ｖｎ１＋Ｖｔｈｎ）の領域では、ＮＭＯＳトランジスタＮ１及びＮ２の電流駆動能力は小さい。
【００３４】
なお、ＮＭＯＳトランジスタＮ１及びＮ２が共にオフしてしまう状態の発生を防止するために、図４で示した場合と同様に、ＮＭＯＳトランジスタＮ１又はＮ２のいずれか一方にデプレッション型のＭＯＳトランジスタを使用するようにしてもよい。この場合、ＮＭＯＳトランジスタＮ１及びＮ２が同時にオンしたときに、入力電圧Ｖｎ１と入力電圧Ｖｎ２が短絡することから、図５で示した場合と同様に、デプレッション型ＮＭＯＳトランジスタのドレインと出力端ＯＵＴｎとの間に保護用の抵抗を挿入すればよい。
【００３５】
次に、図９〜図１２は、図１又は図６で示した電圧制御回路の使用例を示した図である。なお、図９〜図１２では、ＭＯＳトランジスタのサブストレートゲートに図１又は図６の電圧制御回路からの出力電圧を供給する場合を例にして示しており、該ＭＯＳトランジスタはＮＭＯＳトランジスタであってもよいしＰＭＯＳトランジスタであってもよい。
図９〜図１２では、ＭＯＳトランジスタの基板バイアス効果によるしきい値電圧の変動を利用していることから、まずＭＯＳトランジスタにおける基板バイアス効果について説明する。
基板バイアス効果とは、サブストレートゲートとソースとの電圧差がＭＯＳトランジスタのしきい値電圧に影響を及ぼす現象であり、図１３に示すＰＭＯＳトランジスタにおいて、サブストレートゲートとソースとの間の電圧Ｖｂｓが０未満である場合、電圧Ｖｂｓが０のときと比較して、ＰＭＯＳトランジスタのしきい値電圧の絶対値が小さくなる。逆に電圧Ｖｂｓが０を超えている場合、電圧Ｖｂｓが０のときよりもＰＭＯＳトランジスタのしきい値電圧の絶対値は大きくなる。
【００３６】
このことは、ＮＭＯＳトランジスタについても同様であり、図１４に示すＮＭＯＳトランジスタにおいて、サブストレートゲートとソースとの間の電圧Ｖｂｓが０未満である場合、電圧Ｖｂｓが０のときと比較して、ＮＭＯＳトランジスタのしきい値電圧の絶対値が大きくなる。逆に電圧Ｖｂｓが０を超えている場合、電圧Ｖｂｓが０のときよりもＮＭＯＳトランジスタのしきい値電圧の絶対値は小さくなる。
基板バイアス効果を作り出すためには、ＭＯＳトランジスタのソース及びサブストレートゲートに印加される電圧を制御する必要がある。図９〜図１２では、該電圧制御を行うために図１又は図６で示した電圧制御回路を使用している。
【００３７】
図９では、図１又は図６で示した電圧制御回路を使用してＭＯＳトランジスタのサブストレートゲートに電圧供給を行う場合を示しており、図１０では、図１又は図６で示した電圧制御回路を使用してＭＯＳトランジスタのソースに電圧供給を行う場合を示している。また、図１１では、図１又は図６で示した各電圧制御回路を使用してＭＯＳトランジスタのサブストレートゲート及びソースに対応して電圧供給を行う場合を示しており、図１２では、図１又は図６で示した１つの電圧制御回路からＭＯＳトランジスタのサブストレートゲート及びソースにそれぞれ同じ電圧を供給する場合を示している。
【００３８】
図１５は、図１及び図６の各電圧制御回路を使用した半導体集積回路の回路例を示した図である。なお、図１５では、図１及び図６と同じもの又は同様のものは同じ符号で示している。
図１５の回路は、入力端ＩＮに入力された入力信号の信号レベルを反転させて出力端ＯＵＴに出力するインバータをなしている。
図１５において、入力電圧Ｖｐ１とＶｎ１との間にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２が直列に接続され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との接続部は出力端ＯＵＴに接続されている。また、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の各ゲートは接続され、該接続部が入力端ＩＮに接続されている。ＰＭＯＳトランジスタ１１のサブストレートゲートには電圧制御回路１からの出力電圧Ｖｏｐが、ＮＭＯＳトランジスタ１２のサブストレートゲートには電圧制御回路１ａからの出力電圧Ｖｏｎがそれぞれ入力されている。
【００３９】
このような構成において、通常動作から、動作を停止して低消費電流動作を行うスタンバイ状態に移行させるために、Ｖｐ２＞Ｖｐ１及びＶｎ１＞Ｖｎ２になるように各入力電圧が設定されている。Ｖｐ２≧Ｖｐ１−ＶｔｈｐになるとＶｏｐ＝Ｖｐ２になり、Ｖｎ２≦Ｖｎ１−ＶｔｈｎになるとＶｏｎ＝Ｖｎ２になる。このため、ＰＭＯＳトランジスタ１１のサブストレートゲートとソースとの間の電圧ＶｂｓｐがＶｂｓｐ＝Ｖｐ２−Ｖｐ１＞０になり、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値が大きくなる。また、ＮＭＯＳトランジスタ１２のサブストレートゲートとソースとの間の電圧ＶｂｓｎがＶｂｓｎ＝Ｖｎ２−Ｖｎ１＜０になり、ＮＭＯＳトランジスタ１２においてもしきい値電圧の絶対値が大きくなる。したがって、スタンバイ状態では、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２から流れるリーク電流を抑制することができる。
【００４０】
図１６は、図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。なお、図１６では、図１５と同じもの又は同様のものは同じ符号で示している。
図１６の回路は、図１５と同様、入力端ＩＮに入力された入力信号の信号レベルを反転させて出力端ＯＵＴに出力するインバータをなしている。図１６における図１５との相違点は、ＰＭＯＳトランジスタ１１のサブストレートゲートに電圧制御回路１ａの出力電圧Ｖｏｎを入力し、ＮＭＯＳトランジスタ１２のサブストレートゲートに電圧制御回路１の出力電圧Ｖｏｐを入力するようにしたことにある。
図１６において、入力電圧Ｖｎ１とＶｐ１との間にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２が直列に接続され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との接続部は出力端ＯＵＴに接続されている。
【００４１】
また、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の各ゲートが接続され、該接続部が入力端ＩＮに接続されている。ＰＭＯＳトランジスタ１１のサブストレートゲートには電圧制御回路１ａからの出力電圧Ｖｏｎが、ＮＭＯＳトランジスタ１２のサブストレートゲートには電圧制御回路１からの出力電圧Ｖｏｐがそれぞれ入力されている。なお、このようにした場合、電圧制御回路１におけるＰＭＯＳトランジスタＰ１及びＰ２の各サブストレートゲートには、それぞれ入力電圧Ｖｎ１が入力され、電圧制御回路１ａにおけるＮＭＯＳトランジスタＮ１及びＮ２の各サブストレートゲートには、それぞれ入力電圧Ｖｐ１が入力されている。
【００４２】
このような構成において、Ｖｐ１＞Ｖｐ２及びＶｎ２＞Ｖｎ１になるように各入力電圧が設定されている。このため、ＰＭＯＳトランジスタ１１のサブストレートゲートとソースとの間の電圧ＶｂｓｐがＶｂｓｐ＝Ｖｐ２−Ｖｐ１＜０になり、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値が小さくなる。また、ＮＭＯＳトランジスタ１２のサブストレートゲートとソースとの間の電圧ＶｂｓｎがＶｂｓｎ＝Ｖｎ２−Ｖｎ１＞０になり、ＮＭＯＳトランジスタ１２においてもしきい値電圧の絶対値が小さくなる。したがって、通常動作時のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２の電流駆動能力を大きくすることができる。
【００４３】
図１７は、図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。なお、図１７では、図１５と同じもの又は同様のものは同じ符号で示している。
図１７の回路は、図１５と同様、入力端ＩＮに入力された入力信号の信号レベルを反転させて出力端ＯＵＴに出力するインバータをなしている。図１７における図１５との相違点は、ＰＭＯＳトランジスタ１１のソースに電圧制御回路１の出力電圧Ｖｏｐを入力し、ＮＭＯＳトランジスタ１２のソースに電圧制御回路１ａの出力電圧Ｖｏｎを入力するようにしたことにあり、更に、ＰＭＯＳトランジスタ１１のサブストレートゲートには入力電圧Ｖｐ１が、ＮＭＯＳトランジスタ１２のサブストレートゲートには入力電圧Ｖｎ１がそれぞれ入力されるようにしたことにある。
【００４４】
図１７において、電圧制御回路１からの出力電圧Ｖｏｐと電圧制御回路１ａからの出力電圧Ｖｏｎとの間にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２が直列に接続され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との接続部は出力端ＯＵＴに接続されている。また、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の各ゲートが接続され、該接続部が入力端ＩＮに接続されている。ＰＭＯＳトランジスタ１１のサブストレートゲートには入力電圧Ｖｐ１が、ＮＭＯＳトランジスタ１２のサブストレートゲートには入力電圧Ｖｎ１がそれぞれ入力されている。
【００４５】
このような構成において、Ｖｐ２＞Ｖｐ１及びＶｎ１＞Ｖｎ２になるように各入力電圧が設定されている。このため、ＰＭＯＳトランジスタ１１のサブストレートゲートとソースとの間の電圧ＶｂｓｐがＶｂｓｐ＝Ｖｐ１−Ｖｐ２＜０になり、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値が小さくなる。また、ＮＭＯＳトランジスタ１２のサブストレートゲートとソースとの間の電圧ＶｂｓｎがＶｂｓｎ＝Ｖｎ１−Ｖｎ２＞０になり、ＮＭＯＳトランジスタ１２においてもしきい値電圧の絶対値が小さくなる。したがって、通常動作時のＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２の電流駆動能力を大きくすることができる。また、図１７の回路では、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２からなるインバータに供給される電源電圧の絶対値を大きくすることができる。
【００４６】
図１８は、図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。なお、図１８では、図１７と同じもの又は同様のものは同じ符号で示している。
図１８の回路は、図１７と同様、入力端ＩＮに入力された入力信号の信号レベルを反転させて出力端ＯＵＴに出力するインバータをなしている。図１８における図１７との相違点は、ＰＭＯＳトランジスタ１１のソースに電圧制御回路１ａの出力電圧Ｖｏｎを入力し、ＮＭＯＳトランジスタ１２のソースに電圧制御回路１の出力電圧Ｖｏｐを入力するようにしたことにある。
【００４７】
図１８において、電圧制御回路１ａからの出力電圧Ｖｏｎと電圧制御回路１からの出力電圧Ｖｏｐとの間にＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２が直列に接続され、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２との接続部は出力端ＯＵＴに接続されている。また、ＰＭＯＳトランジスタ１１とＮＭＯＳトランジスタ１２の各ゲートが接続され、該接続部が入力端ＩＮに接続されている。ＰＭＯＳトランジスタ１１のサブストレートゲートには入力電圧Ｖｎ１が、ＮＭＯＳトランジスタ１２のサブストレートゲートには入力電圧Ｖｐ１がそれぞれ入力されている。なお、このようにした場合、電圧制御回路１におけるＰＭＯＳトランジスタＰ１及びＰ２の各サブストレートゲートには、それぞれ入力電圧Ｖｎ１が入力され、電圧制御回路１ａにおけるＮＭＯＳトランジスタＮ１及びＮ２の各サブストレートゲートには、それぞれ入力電圧Ｖｐ１が入力されている。
【００４８】
このような構成において、Ｖｐ１＞Ｖｐ２及びＶｎ２＞Ｖｎ１になるように各入力電圧が設定されている。このため、ＰＭＯＳトランジスタ１１のサブストレートゲートとソースとの間の電圧ＶｂｓｐがＶｂｓｐ＝Ｖｐ１−Ｖｐ２＞０になり、ＰＭＯＳトランジスタ１１のしきい値電圧の絶対値が大きくなる。また、ＮＭＯＳトランジスタ１２のサブストレートゲートとソースとの間の電圧ＶｂｓｎがＶｂｓｎ＝Ｖｎ１−Ｖｎ２＜０になり、ＮＭＯＳトランジスタ１２においてもしきい値電圧の絶対値が大きくなる。更に、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２からなるインバータに供給される電源電圧を小さくすることができる。これらのことから、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２から流れるリーク電流を抑制することができる。
【００４９】
通常、半導体集積回路では、ＭＯＳトランジスタのソースとサブストレートゲートが接続される場合が多いことから、図１５を図１９のように、図１６を図２０のようにそれぞれしてもよい。図１９及び図２０の場合、基板バイアス効果の影響はなくなってしまうが、電源電圧の切り替えによるＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ１２の駆動能力増加及びリーク電流低減の効果を得ることができる。
【００５０】
一方、内部に昇圧回路や負電圧発生回路を持たないＭＯＳ型半導体集積回路においては、内部にかかる電圧の範囲は正側電源電圧から負側電源電圧までの範囲である。このため、ＰＭＯＳトランジスタのサブストレートゲートを半導体集積回路内で最も大きい電圧である正側電源電圧に接続すると共に、ＮＭＯＳトランジスタのサブストレートゲートを半導体集積回路内で最も小さい電圧である負側電源電圧に接続することにより、ＭＯＳトランジスタの寄生ダイオードに逆方向のバイアスをかけて素子分離を行うと同時に、ＭＯＳトランジスタに寄生するバイポーラトランジスタをオフ状態にすることでラッチアップを防止していた。
【００５１】
これに対して、昇圧回路や負電圧発生回路を有するＭＯＳ型半導体集積回路においては、昇圧回路の出力電圧は正側電源電圧よりも大きい電圧であり、負電圧発生回路の出力電圧は負側電源電圧よりも小さい電圧である。このため、ＰＭＯＳトランジスタのサブストレートゲートを正側電源電圧に、ＮＭＯＳトランジスタのサブストレートゲートを負側電源電圧に接続したとしても、素子分離とラッチアップ防止が行えるとは限らなかった。この場合、ＰＭＯＳトランジスタのサブストレートゲートを昇圧回路の出力端に、ＮＭＯＳトランジスタのサブストレートゲートを負電圧発生回路の出力端に接続していた。
【００５２】
しかし、昇圧回路や負電圧発生回路を有するＭＯＳ型半導体集積回路において、昇圧回路は正側電源電圧を電源にして作動する回路であり、例えば、昇圧回路の動作を制御信号等によって制御する場合、昇圧回路が動作を開始してから昇圧回路の出力電圧が正側電源電圧を上回るまでに時間を要することから、昇圧回路から正側電源電圧以上の電圧が出力されない場合があった。昇圧回路の出力電圧が正側電源電圧を下回り、昇圧回路の出力端にサブストレートゲートが接続されたＰＭＯＳトランジスタにおいて、ソース及びドレインにサブストレートゲートの電圧を上回る電圧が印加されると、寄生ダイオードに順方向バイアスが加えられ、該ソース及びドレインからサブストレートゲートにリーク電流が流れるという問題があった。
【００５３】
このことは、ＮＭＯＳトランジスタに対しても同様であり、負電圧発生回路の出力電圧が負側電源電圧を上回った場合、負電圧発生回路の出力端にサブストレートゲートが接続されたＮＭＯＳトランジスタにおいて、ソース及びドレインにサブストレートゲートの電圧を下回る電圧が印加されると、ソース及びドレインからサブストレートゲートにリーク電流が流れるという問題があった。
そこで、図２１は、図１の電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。図２１では、昇圧回路を有する半導体集積回路に形成されたトランスミッションゲートを構成するＰＭＯＳトランジスタのサブストレートゲートに図１の電圧制御回路１からの出力電圧Ｖｏｐを入力する場合を例にして示している。なお、図２１では、図１と同じもの又は同様のものは同じ符号で示している。
【００５４】
図２１において、ＰＭＯＳトランジスタ２１及びＮＭＯＳトランジスタ２２が並列に接続されており、ＮＭＯＳトランジスタ２２のサブストレートゲートは接地電圧に接続されている。ＰＭＯＳトランジスタ２１のサブストレートゲートには、電圧制御回路１からの出力電圧Ｖｏｐが入力されている。
このような構成において、入力電圧Ｖｐ１及びＶｐ２として、正側電源電圧及び昇圧回路の出力電圧を対応して入力することにより、ＰＭＯＳトランジスタ２１のサブストレートゲートには、正側電源電圧及び昇圧回路の出力電圧のいずれか大きい方の電圧が、電圧制御回路１から入力される。ＰＭＯＳトランジスタ２１のドレイン及びソースの各電圧は正側電源電圧と昇圧回路の出力電圧を超えることはないことから、ＰＭＯＳトランジスタ２１の寄生ダイオードによるリーク電流を防止することができる。
【００５５】
なお、図２１において、ＮＭＯＳトランジスタ２２のサブストレートゲートを接地電圧に接続しているが、負電圧発生回路を有している場合は、ＮＭＯＳトランジスタ２２のサブストレートゲートに電圧制御回路１ａの出力電圧Ｖｏｎを入力するようにすればよい。また、負電圧発生回路を有する半導体集積回路の場合、図２１のＰＭＯＳトランジスタ２１のサブストレートゲートを正側電源電圧に接続すると共に、ＮＭＯＳトランジスタ２２のサブストレートゲートに電圧制御回路１ａの出力電圧Ｖｏｎを入力すればよい。これらの場合、入力電圧Ｖｎ１及びＶｎ２として、負側電源電圧及び負電圧発生回路の出力電圧を対応して入力するようにすればよい。
【００５６】
また、図１５から図２１では、図１の電圧制御回路１及び図６の電圧制御回路１ａを使用した場合を例にして示したが、図１の電圧制御回路１の代わりに図４又は図５の電圧制御回路を使用してもよく、図６の電圧制御回路１ａの代わりに一方のＮＭＯＳトランジスタをデプレッション型のＭＯＳトランジスタを使用した電圧制御回路、又は該デプレッション型のＭＯＳトランジスタのドレインと出力端ＯＵＴｐとの間に過電流保護用の抵抗を挿入した電圧制御回路を使用してもよい。
【００５７】
このように、本第１の実施の形態における電圧制御回路は、２つのＰＭＯＳトランジスタＰ１及びＰ２で構成され、ＰＭＯＳトランジスタＰ１のソースとＰＭＯＳトランジスタＰ２のゲートがそれぞれ入力端ＩＮｐ１に接続されると共に、ＰＭＯＳトランジスタＰ１のゲートとＰＭＯＳトランジスタＰ２のソースがそれぞれ入力端ＩＮｐ２に接続され、ＰＭＯＳトランジスタＰ１及びＰ２の各ドレインと各サブストレートゲートがそれぞれ出力端ＯＵＴｐに接続されるようにした。このことから、制御信号を使用せずに簡単な回路で、入力された２つの入力電圧の内、いずれか大きい方の電圧を自動的に出力することができる。
【００５８】
また、２つのＮＭＯＳトランジスタＮ１及びＮ２で構成するようにしてもよく、この場合、ＮＭＯＳトランジスタＮ１のソースとＮＭＯＳトランジスタＮ２のゲートがそれぞれ入力端ＩＮｎ１に接続されると共に、ＮＭＯＳトランジスタＮ１のゲートとＮＭＯＳトランジスタＮ２のソースがそれぞれ入力端ＩＮｎ２に接続され、ＮＭＯＳトランジスタＮ１及びＮ２の各ドレインと各サブストレートゲートはそれぞれ出力端ＯＵＴｎに接続されるようにした。このことから、制御信号を使用せずに簡単な回路で、入力された２つの入力電圧の内、いずれか小さい方の電圧を自動的に出力することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施の形態における電圧制御回路の回路例を示した図である。
【図２】図１の電圧制御回路の動作特性例を示した図である。
【図３】図１の電圧制御回路の他の動作特性例を示した図である。
【図４】本発明の第１の実施の形態における電圧制御回路の他の回路例を示した図である。
【図５】本発明の第１の実施の形態における電圧制御回路の他の回路例を示した図である。
【図６】本発明の第１の実施の形態における電圧制御回路の他の回路例を示した図である。
【図７】図６の電圧制御回路の動作特性例を示した図である。
【図８】図６の電圧制御回路の他の動作特性例を示した図である。
【図９】電圧制御回路の使用例を示した図である。
【図１０】電圧制御回路の他の使用例を示した図である。
【図１１】電圧制御回路の他の使用例を示した図である。
【図１２】電圧制御回路の他の使用例を示した図である。
【図１３】ＰＭＯＳトランジスタを示した図である。
【図１４】ＮＭＯＳトランジスタを示した図である。
【図１５】図１及び図６の各電圧制御回路を使用した半導体集積回路の回路例を示した図である。
【図１６】図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図１７】図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図１８】図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図１９】図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図２０】図１及び図６の各電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図２１】図１の電圧制御回路を使用した半導体集積回路の他の回路例を示した図である。
【図２２】従来の電圧制御回路の回路例を示した図である。
【符号の説明】
【００６０】
１，１ａ  電圧制御回路
Ｐ１，Ｐ２，１１，２１  ＰＭＯＳトランジスタ
Ｎ１，Ｎ２，１２，２２  ＮＭＯＳトランジスタ
Ｒ１  抵抗
【図１】
2008010940.tif 000003
【図２】
2008010940.tif 000004
【図３】
2008010940.tif 000005
【図４】
2008010940.tif 000006
【図５】
2008010940.tif 000007
【図６】
2008010940.tif 000008
【図７】
2008010940.tif 000009
【図８】
2008010940.tif 000010
【図９】
2008010940.tif 000011
【図１０】
2008010940.tif 000012
【図１１】
2008010940.tif 000013
【図１２】
2008010940.tif 000014
【図１３】
2008010940.tif 000015
【図１４】
2008010940.tif 000016
【図１５】
2008010940.tif 000017
【図１６】
2008010940.tif 000018
【図１７】
2008010940.tif 000019
【図１８】
2008010940.tif 000020
【図１９】
2008010940.tif 000021
【図２０】
2008010940.tif 000022
【図２１】
2008010940.tif 000023
【図２２】
2008010940.tif 000024