(57)【要約】【課題】機能異常のビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規の不揮発性メモリアレイ構造を提供する。【解決手段】Ｎ本のビット線と、Ｍ本第１ワード線と、Ｍ×Ｎ個の第１記憶セルと、第２ワード線と、Ｎ個の第２記憶セルと、センス増幅器と、Ｎ個の第１トランジスタと、Ｎ個の第２トランジスタと、エネイブル線と、を包含する。その中で、ＭとＮは自然数であって、第２記憶セルと、第１トランジスタは、対応するビット線とセンス増幅器の間が開路であるか否かを制御し、第２トランジスタとエネイブル線とは、不揮発性メモリアレイのテスト結果を書き込む。【選択図】    図２
2008010132.tif 000002
【特許請求の範囲】
【請求項１】
自然数であるＮ本のビット線と、自然数であるＭ本の第１ワード線とを交差配列させてＭ×Ｎ個の第１記憶セルを制御する回路と、
前記ビット線と交差する第２ワード線と、
前記ビット線及び前記第２ワード線に電気的に接続されたＮ個の欠陥ビット線分離回路と、
前記欠陥ビット線分離回路に電気的に接続されたセンス増幅器と、を含むことを特徴とする不揮発性メモリアレイ。
【請求項２】
それぞれの前記欠陥ビット線分離回路が、
第２記憶セルと、
第１ソース電極／ドレイン電極を、前記ビット線の１本に電気的に接続し、第２ソース電極／ドレイン電極を、前記センス増幅器に電気的に接続し、ゲート電極を、前記第２記憶セルに電気的に接続した第１トランジスタと、
第１ソース電極／ドレイン電極を、前記第２記憶セルと前記第１トランジスタのゲート電極に電気的に接続し、第２ソース電極／ドレイン電極を、前記センス増幅器に電気的に接続した第２トランジスタと、を含むことを特徴とする請求項１に記載の不揮発性メモリアレイ。
【請求項３】
前記第２記憶セルが記憶装置であることを特徴とする請求項２に記載の不揮発性メモリアレイ。
【請求項４】
前記記憶装置が
ゲート電極を、前記第２ワード線に電気的に接続した第３トランジスタと、
第１端を、前記第３トランジスタのソ−ス電極／ドレイン電極の中の１つに電気的に接続したキャパシタと、を含むことを特徴とする請求項３に記載の不揮発性メモリアレイ。
【請求項５】
さらに、前記第２トランジスタのゲート電極に電気的に接続された、前記第２トランジスタを制御するためのエネイブル線を含むことを特徴とする請求項２に記載の不揮発性メモリアレイ。
【請求項６】
請求項５に記載の不揮発性メモリアレイの内における機能に欠陥があるビット線を分離させるための修理方法であって、
前記第２ワード線で第１論理レベル、または、第２論理レベルを前記第２記憶セルに書き込むことにより、前記第１トランジスタをターンオンにすることと、
自動テスト装置で前記ビット線の信号をテストすることと、
前記第２トランジスタをターンオンにして、前記自動テスト装置で前記第１論理レベル、または、前記第２論理レベルを前記第２記憶セルに書き込むことにより、それぞれの前記第１トランジスタが導通か否かを制御することと、
を含むことを特徴とする修理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリアレイに関し、特に感熱式ヒューズを備えていない不揮発性メモリアレイに関する。
【背景技術】
【０００２】
不揮発性メモリ装置、例えば、フラッシュメモリは、電荷を蓄積できるフローティングゲート電極と、電荷の入出力を制御するユニットを備えている。フラッシュメモリは、コンピュータの基本入出力サブシステム（ＢＩＯＳ）に応用することができる。高密度の不揮発性メモリアレイの応用範囲は、携帶式ターミナルサーバにおける大容量記憶装置、ディジタルカメラ、パーソナルコンピュータのインターフェースカードなどを含む。不揮発性メモリアレイには、多くの利点がある。例えば、アクセス時間が速くて、消費電力が低く、かつ堅固で耐用性を備えていることである。不揮発性メモリアレイは、製造プロセスが完了した時点で、プローブテストを行い、欠陥がある記憶セルに対しては、修理または、分離させることで不揮発性メモリアレイ全体にその影響が及ぶことを避けている。
【０００３】
従来、図１に示すように、不揮発性メモリアレイ１００は、センス増幅器１０１と、メタルヒューズ１０３と、ビット線１０５と、第１ワード線１１１と、第１記憶セル（ｍｅｍｏｒｙ ｃｅｌｌ）１１３とを含む。センス増幅器１０１は、複数の単一センス増幅器１１７で構成されている。それぞれのビット線１０５は、すべてがメタルヒューズ１０３を介して単一センス増幅器１１７に電気的に接続されている。第１ワード線１１１とビット線１０５とは交差配列されていて、このビット線１０５と第１ワード線１１１とで第１記憶セル１１３が制御されるようになっている。それぞれのビット線は、同一であるので、ここではビット線１０５ａ及びそれに対応した回路を例にして説明する。
【０００４】
図１から分るように、ビット線１０５ａは、メタルヒューズ１０３ａを介して単一センス増幅器１１７ａに電気的に接続されている。そして、Ｍ本の第１ワード線１１１とビット線１０５ａとでＭ個の第１記憶セル１１３ａが制御されるようになっている。第１記憶セル１１３ａの機能は、データを記憶し、さらに、記憶したデータをビット線１０５ａに出力することである。メタルヒューズ１０３ａは、ビット線１０５ａの信号を単一センス増幅器１１７ａに伝送し、センス増幅器１１７ａでビット線１０５ａの信号が増幅されるようになっている。
【０００５】
不揮発性メモリアレイの製造が完了した時点で、一般に、ウェアテスト工程でビット線１０５ａのテストを行い、ウェアテスト装置でビット線１０５ａの機能に欠陥があることが検出された場合には、レーザートリミング手段でメタルヒューズ１０３ａを焼き切って、ビット線１０５ａと単一センス増幅器１１７ａの間を開路にし、ビット線１０５ａを使用不能にすることによって、欠陥があるビット線１０５ａが、不揮発性メモリアレイ１００全体の動作に影響することを避けている。
【０００６】
しかしながら、レーザートリミングで不揮発性メモリアレイ１００を修復するには、付加的な多くの工程を必要とする。例えば、先ず、最初の段階での（１回目での）ウェアテスト（ｃｉｒｃｕｉｔ ｐｒｏｂｉｎｇ）で、ビット線１０５ａの善し悪しをテストし、続いて機能に欠陥があるビット線１０５ａをレーザートリミングでメタルヒューズ１０３ａの部分を開路にする必要がある。最後に、次の段階での（２回目での）ウェアテストでは、前記レーザートリミングの結果、ビット線１０５ａとセンス増幅器１１７との間に開路が形成されたか否かを確認する必要がある。これらの工程は、さらに、ウェアテストを複雑化させるものである。
【０００７】
そこで、機能に欠陥があるビット線とセンス増幅器の間を開路にして、不揮発性メモリアレイのテスト工程を簡便化し得る新規な不揮発性メモリアレイ構造が要望されている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そのために、本発明の課題は、最初の段階でのウェアテストで、機能に欠陥があるビット線とセンス増幅器の間に開路を形成させることによって、レーザートリミングと、次の段階でのウェアテスト工程とを省略することができる不揮発性メモリアレイ構造を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一形態によれば、不揮発性メモリアレイ構造は、自然数であるＮ本のビット線と、自然数であるＭ本の第１ワード線とを交差配列させてＭ×Ｎ個の第１記憶セルを制御する回路と、Ｎ個の欠陥ビット線分離回路と、第２ワード線と、センス増幅器と、を含む。そして、欠陥ビット線分離回路の一端が、センス増幅器に接続され、他の一端がビット線と第２ワード線に接続されている。
【００１０】
それぞれの欠陥ビット線分離回路は、第２記憶セルと、第１トランジスタと、第２トランジスタとを含み、第１トランジスタのソース電極／ドレイン電極は、それぞれが対応するビット線及びセンス増幅器に電気的に接続され、ゲート電極は、第２記憶セルの一端に電気的に接続され、第２記憶セルの他の一端は、ビット線に跨る第２ワード線に電気的に接続され、第２トランジスタのソース電極／ドレイン電極は、それぞれが対応する第２記憶セル及びセンス増幅器に電気的に接続されている。また、すべての第２トランジスタのゲート電極に電気的に接続されたエネイブル線をも含む。
【００１１】
この形態によれば、最初の段階でのウェアテストでは、先ず、第１トランジスタをターンオンにし、第２トランジスタをターンオフにして、自動テスト装置が各ビット線をテストできる状態にする。ビット線のテストが完了した後、第２トランジスタをターンオンにして、自動テスト装置がこの導通した第２トランジスタを介して、第１論理レベル、または、第２論理レベルを対応する第２記憶セルに書き込めるようにする。若し、ビット線の機能に異常があれば、この第２記憶セル内の第１、または、第２論理レベルが、第１トランジスタをターンオフにして、機能異常のビット線とセンス増幅器の間を分離するようになっている。
【００１２】
前記の如く、本発明では、最初の段階でのウェアテストでは、既に機能に欠陥があるビット線とセンス増幅器の間には開路が形成されているので、レーザートリミング及び次のウェアテスト工程を行う必要がなくなり、ウェアテストの工程が簡便化されることになる。
【発明の効果】
【００１３】
以上の説明から分かるように、本発明では、最初の段階でのウェアテストの時点で、機能に欠陥のあるビット線とセンス増幅器を分離させることができる。それゆえ、レーザートリミングでメタルヒューズを焼き切ることと、次の段階でのウェアテストのステップを必要としなくてすむので、不揮発性メモリアレイテストのコストと、生産時間を削減することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の不揮発性メモリアレイは、最初の段階でのウェアテストで、機能に欠陥があるビット線とセンス増幅器の間に開路が形成されるようになっている。以下、図示及び詳細な?明で本発明の精神をさらに説明する。当然のことながら、この技術に熟知するものなら誰しも各種の変更と修飾を加えることができるが、それは、本発明の精神と範囲から逸脱できるものではない。
【００１５】
図２は、本発明の好ましい実施例による開路機能を備えた不揮発性メモリアレイの構造図である。ここで、不揮発性メモリアレイは、Ｍ本の第１ワード線２０１と、Ｎ本のビット線２０３と、Ｍ×Ｎ個の第１記憶セル２０５と、第２ワード線２０７と、Ｎ個の欠陥ビット線分離回路２０６と、エネイブル線２１７と、センス増幅器２１５とから構成されている。各欠陥ビット線分離回路２０６は第２記憶セル２０９と、第１トランジスタ２１１と、第２トランジスタ２１３とを含む。その中で、第１トランジスタ２１１の第１ソース電極／ドレイン電極と、第２ソース電極／ドレイン電極とは、それぞれを対応するビット線２０３及びセンス増幅器２１５に電気的に接続されている。第１トランジスタ２１１のゲート電極２１９は、対応する第２記憶セル２０９に電気的に接続されている。第２トランジスタ２１３の第１ソース電極／ドレイン電極は、対応する第２記憶セル２０９に電気的に接続され、第２ソース電極／ドレイン電極は、センス増幅器２１５に電気的に接続され、エネイブル線２１７は、第２トランジスタ２１３のゲート電極に電気的に接続されている。第２記憶セル２０９は、第２ワード線２０７に電気的に接続されている。
【００１６】
すべてのビット線２０３の構造が同一なので、ここでは、ビット線２０３ａ及びそれに対応した回路とを例にして説明する。それぞれの欠陥ビット線分離回路２０６ａは、第２記憶セル２０９ａと、第１トランジスタ２１１ａと、第２トランジスタ２１３ａとからなる。その中で、第２記憶セル２０９ａの一端が、第２ワード線２０７に電気的に接続され、他の一端が、第１トランジスタ２１１ａのゲート電極と、第２トランジスタ２１３ａの第１ソース電極／ドレイン電極とに電気的に接続され、第１トランジスタ２１１ａの第１ソース電極／ドレイン電極が、ビット線２０３ａに電気的に接続され、第２ソース電極／ドレイン電極が、第２トランジスタ２１３ａの第２ソース電極／ドレイン電極（２２１）と、単一センス増幅器２１５ａとに電気的に接続されている。
【００１７】
不揮発性メモリアレイの中では，各ビット線は、特定の組み合わせ論理演算を行うことができる。不揮発性メモリアレイの製造が完了した時点で、各ビット線でこの組み合わ論理演算機能が正確に行われたか否かを確認するために、自動テスト装置がそれぞれのビット線を評価するようになっている。この評価は下記のステップで行われる。
【００１８】
１.  第１トランジスタ２１１ａをターンオンにし、第２トランジスタ２１３ａをターンオフにして、自動テスト装置でビット線２０３ａの機能が正確であるか否かをテストする。第２ワード線２０７を介して、第１、または、第２論理レベルを第２記憶セル２０９ａに書き込むことによって、自動テスト装置が第１トランジスタ２１１ａをターンオンし、さらに、エネイブル線２１７から第２、または、第１論理レベルを第２トランジスタ２１３ａのゲート電極に書き込むことにより、第２トランジスタをターンオフにして、自動テスト装置がビット線２０３ａをテストできるようにする。
【００１９】
２.  第１、または、第２論理レベルを第２記憶セル２０９ａに書き込むことにより、対応するビット線の機能が正確であるか否かを記録する。本実施例の不揮発性メモリアレイのテストが完了すれば、先ず、エネイブル線２１７から第１、または、第２論理レベルを第２トランジスタ２１３ａのゲート電極に書き込むことにより、第２トランジスタ２１３ａをターンオンにして、自動テスト装置が、この第２トランジスタ２１３ａを介して、第１、または、第２論理レベルを第２記憶セル２０９ａに書き込み、さらに、第２記憶セル２０９ａでこの第１、または、第２論理レベルを記憶する。若し、ビット線２０３ａの機能が正確であれば、この第１、または、第２論理レベルが、第１トランジスタ２１１ａをターンオンにし、逆の場合にはこの第１、または、第２論理レベルが、第１トランジスタ２１１ａをターンオフにする。
【００２０】
３.  第２トランジスタ２１３ａをターンオフにする。エネイブル線２１７から第１、または、第２論理レベルを第２トランジスタ２１３ａのゲート電極に書き込むことにより、第２トランジスタ２１３ａをターンオフにして、ビット線２０３ａと単一センス増幅器２１５ａの間の接続を完全に第２記憶セル２０９ａと第１トランジスタ２１１ａとで制御する。
【００２１】
本実施例の不揮発性メモリアレイにおける最初の段階でのウェアテストが完了すれば、本実施例の不揮発性メモリアレイに対して読み取り、または、書き込みを開始することができる。若し、ビット線２０３ａの機能が正確であれば、第２記憶セル２０９ａの内に記憶された論理レベルが、第１トランジスタ２１１ａをターンオンにして、ビット線２０３ａの内におけるデータを、単一センス増幅器２１５ａに送り、逆の場合には、第１トランジスタ２１１ａをターンオフにして、ビット線２０３ａと単一センス増幅器２１５ａの間を開路の状態にするので、さらに、レーザートリミングでメタルヒューズを焼き切る必要をなくすことができる。
【００２２】
図３は、本発明の一実施例に係わる第２記憶セル２０９ａの内部回路図である。第２記憶セルは、一種の記憶装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）である。その内部回路は、なおその他の多くの形式があるが、ここではその中の一種のみを挙げて、不揮発性メモリアレイのテストを説明する。第２記憶セル２０９ａの内部には、第３トランジスタ３０３ａと、キャパシタ３０１ａとを含む。第３トランジスタ３０３ａの第１ソース電極／ドレイン電極３１１ａは、電源端３０５ａに電気的に接続され、第２ソース電極／ドレイン電極は、キャパシタ３０１ａの第１端３０９ａと第１トランジスタ２１１ａのゲート電極とに電気的に接続され、キャパシタ３０１ａの他の一端は接地されている。トランジスタ３０３ａのゲート電極端は、第２ワード線２０７に電気的に接続されている。
【００２３】
以上から分るように、自動テスト装置がビット線２０３ａをテストする時点では、第１トランジスタ２０９ａをターンオンにする必要があるが，この場合には、先ず、第２ワード線２０７を介して第３トランジスタ３０３ａをターンオンにし、その次に、電源端３０５ａからこの導通した第３トランジスタ３０３ａが、キャパシタ３０１ａの第１端３０９ａのポテンシャルを第１、または、第２論理レベルまで高め、その後、この第１、または、第２論理レベルで、第１トランジスタ２０９ａを導通させることができる。
【００２４】
ビット線２０３ａのテストが完了した時点で、先ず、第２ワード線２０７を介して第３トランジスタ３０３ａをターンオフにし、その後、ビット線２０３ａの機能が正確であるか否かに基づいて、第１トランジスタ２１１ａを導通させるか否かを決定する。若し、ビット線２０３ａの機能に欠陥があれば、自動テスト装置は導通した第２トランジスタ２１３ａを介して第１、または、第２論理レベルをキャパシタの第１端３０９ａに書き込んで第１トランジスタ２１１ａをターンオフにし、逆の場合では、第２、または、第１レベルをキャパシタの第１端３０９ａに書き込んで、第１トランジスタを導通させる。
【００２５】
本実施例の不揮発性メモリアレイの最初の段階でのウェアテストが完了すれば、ビット線２０３ａと単一センス増幅器２１５ａの間は、電気的に接続された当然有るべきの状態、または、開路状態を呈することになる。このような状態は、ビット線２０３ａの機能が正常であるか否かによって決定されるものである。
【００２６】
本発明では、既に前記の如く幾つかの好適な実施例を開示したが、それは本発明を限定するためのものではなく、当然のことながら、この技術に熟知するものなら誰しも本発明の精神と範囲内を逸脱せずに各種の変更と修飾を加えることができる。それゆえに、本発明の保護範囲は、当然添付の請求項に限定されたものであると見なすべきである。
【図面の簡単な説明】
【００２７】
【図１】従来の技術の不揮発性メモリアレイである。
【図２】本発明の好ましい実施例の自動開路機能を備えた不揮発性メモリアレイである。
【図３】本発明の好ましい実施例の第２記憶セル内部構造図である。
【符号の説明】
【００２８】
１００       不揮発性メモリアレイ
１０１       センス増幅器
１０３       メタルヒューズ
１０３ａ     メタルヒューズ
１０５       ビット線
１０５ａ     ビット線
１１１       第１ワード線
１１３       第１記憶セル
１１３ａ     第１記憶セル
１１７       単一センス増幅器
１１７ａ     単一センス増幅器
【００２９】
２０３       ビット線
２０３ａ     ビット線
２０５       第１記憶セル
２０５ａ     第１記憶セル
２０６       欠陥ビット線分離回路
２０６ａ     欠陥ビット線分離回路
２０７       第２ワード線
２０９       第２記憶セル
２０９ａ     第２記憶セル
２１１       第１トランジスタ
２１１ａ     第１トランジスタ
【００３０】
２１３       第２トランジスタ
２１３ａ     第２トランジスタ
２１５ａ     単一センス増幅器
２１５       センス増幅器
２１７       エネイブル線
２１９       第１トランジスタ２１１のゲート電極
２２１       第１トランジスタ２１１、第２トランジスタ２１３の 第２ソース電極／ドレイン電極
３０１ａ     キャパシタ
３０３ａ     第３トランジスタ
３０５ａ     電源端    
３０９ａ     キャパシタの一端
【図１】
2008010132.tif 000003
【図２】
2008010132.tif 000004
【図３】
2008010132.tif 000005