(57)【要約】【課題】コストの上昇を回避しつつ、低電位側の信号帰還ラインに接続された各ｎチャネルＦＥＴを確実にオン状態に制御する。【解決手段】直列接続されたｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２を含んで構成されて、ｐチャネルＦＥＴ２１に接続された信号供給ライン１２を介して主供給ライン１４に接続されると共にｎチャネルＦＥＴ２２に接続された信号帰還ライン１３を介して主帰還ライン１５に接続されたスイッチモジュール１１を複数備えた信号切換回路２であって、反転入力端子が主帰還ライン１５に接続された演算増幅器１８ａ、および演算増幅器１８ａの反転入力端子と出力端子との間に接続された抵抗１８ｂを有して主帰還ライン１５から供給される試験用定電流を電圧に変換して出力する電流電圧変換部１８と、演算増幅器１８ａにおける非反転入力端子の電圧を規定する可変電圧源１９とを備えている。【選択図】図２
2008175534.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを含んで構成されて、当該ｐチャネルＦＥＴに接続された信号供給ラインを介して主供給ラインに接続されると共に前記ｎチャネルＦＥＴに接続された信号帰還ラインを介して主帰還ラインに接続されたスイッチモジュールを複数備え、
前記ｐチャネルＦＥＴのうちの任意のｐチャネルＦＥＴをオン状態に移行させると共に前記複数のスイッチモジュールのうちの当該ｐチャネルＦＥＴを含まない任意のスイッチモジュールに含まれている前記ｎチャネルＦＥＴをオン状態に移行させることにより、前記オン状態に移行したｐチャネルＦＥＴと当該ｐチャネルＦＥＴに直列接続された前記ｎチャネルＦＥＴとの接続点に接続されたプローブ、および前記オン状態に移行したｎチャネルＦＥＴと当該ｎチャネルＦＥＴに直列接続された前記ｐチャネルＦＥＴとの接続点に接続された他のプローブの間に接続された検査対象体に対して、前記主供給ライン、前記信号供給ライン、前記オン状態に移行したｐチャネルＦＥＴ、前記検査対象体に接続されたプローブ、前記オン状態に移行したｎチャネルＦＥＴ、前記信号帰還ラインおよび前記主帰還ラインを含む経路で試験用電流を供給する信号切換回路であって、
反転入力端子が前記主帰還ラインに接続された演算増幅器、および当該演算増幅器の前記反転入力端子と出力端子との間に接続された抵抗を有して前記経路で供給される試験用電流を電圧に変換して出力する電流電圧変換部と、
前記演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えている信号切換回路。
【請求項２】
請求項１記載の信号切換回路と、
前記１つのプローブおよび前記他の１つのプローブ間に接続された検査対象体の両端間電圧を検出する電圧検出部と、
前記電流電圧変換部から出力される前記電圧および前記電圧検出部において測定された前記両端間電圧に基づいて前記測定対象体に対する検査処理を実行する制御部とを備えている検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴをそれぞれ備えてｐチャネルＦＥＴが信号供給ラインを介して主供給ラインに接続されると共にｎチャネルＦＥＴが信号帰還ラインを介して主帰還ラインに接続された状態で信号帰還ラインと信号供給ラインとの間に複数並列に接続されたスイッチモジュールと、各スイッチモジュールにおける各ＦＥＴ同士の接続点に接続された複数のプローブとを備えた信号切換回路、およびこの信号切換回路を備えた検査装置に関するものである。
【背景技術】
【０００２】
この種の信号切換回路として、特許第３３３２１２０号公報に開示された検査回路に設けられている切り換え回路（信号切換回路）が知られている。この信号切換回路は、電圧または電流供給用の共通供給ラインから並列に分岐した個別供給ラインに接続された第１の端子、電流測定手段によって電流が測定される共通測定ラインから並列に分岐した個別測定ラインに接続された第２の端子、プローブが接続される第３の端子、ソースが第１の端子に接続されてゲートに印加される制御電圧によりオンまたはオフとなる第１のＦＥＴ（ｐチャネルＭＯＳＦＥＴ）、ソースが第２の端子に接続されると共にドレインが第１のＦＥＴのドレインおよび第３の端子に接続されて、ゲートに印加される制御電圧によりオンまたはオフとなる第２のＦＥＴ（ｎチャネルＭＯＳＦＥＴ）、第１のＦＥＴのゲートに印加される制御電圧を生成するレベルシフト回路、および第２のＦＥＴのゲートに印加される制御電圧を生成するレベルシフト回路を備えている。
【０００３】
この信号切換回路では、例えば、ある一つのプローブに接続されている第１のＦＥＴをオン状態に移行させることにより、この一つのプローブから電圧（電流）を与え、他の一つのプローブに接続されている第２のＦＥＴをオン状態に移行させることにより、この他の一つのプローブで検出された電流を測定することで、導通・非導通の検査が実行可能となっている。
【特許文献１】特許第３３３２１２０号公報（第３−４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記の信号切換回路には、以下の問題点がある。すなわち、この信号切換回路では、電圧または電流が供給される個別供給ライン（つまり高電位側のライン）に接続されている各第１のＦＥＴについてはともかく、電流の測定が行われる個別測定ライン（つまり低電位側のライン）に接続されている各第２のＦＥＴについても個々にレベルシフト回路が設けられている。この理由としては、電流が流れることに起因して個別測定ラインに発生する電圧降下、およびこの個別測定ラインに接続されている電流測定回路において電圧降下が発生したとしても、各第２のＦＥＴを確実にオン状態に移行させるためであると考えられる。しかしながら、上記の信号切換回路には、すべての第２のＦＥＴにレベルシフト回路を設けたことによって部品点数が増大するため、コストが上昇するという問題点が存在している。
【０００５】
本発明は、かかる問題点に鑑みてなされたものであり、コストの上昇を回避しつつ、低電位側の信号帰還ラインに接続された各ｎチャネルＦＥＴを確実にオン状態に制御し得る信号切換回路を提供することを主目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成すべく請求項１記載の信号切換回路は、直列に接続されたｐチャネルＦＥＴおよびｎチャネルＦＥＴを含んで構成されて、当該ｐチャネルＦＥＴに接続された信号供給ラインを介して主供給ラインに接続されると共に前記ｎチャネルＦＥＴに接続された信号帰還ラインを介して主帰還ラインに接続されたスイッチモジュールを複数備え、
前記ｐチャネルＦＥＴのうちの任意のｐチャネルＦＥＴをオン状態に移行させると共に前記複数のスイッチモジュールのうちの当該ｐチャネルＦＥＴを含まない任意のスイッチモジュールに含まれている前記ｎチャネルＦＥＴをオン状態に移行させることにより、前記オン状態に移行したｐチャネルＦＥＴと当該ｐチャネルＦＥＴに直列接続された前記ｎチャネルＦＥＴとの接続点に接続されたプローブ、および前記オン状態に移行したｎチャネルＦＥＴと当該ｎチャネルＦＥＴに直列接続された前記ｐチャネルＦＥＴとの接続点に接続された他のプローブの間に接続された検査対象体に対して、前記主供給ライン、前記信号供給ライン、前記オン状態に移行したｐチャネルＦＥＴ、前記検査対象体に接続されたプローブ、前記オン状態に移行したｎチャネルＦＥＴ、前記信号帰還ラインおよび前記主帰還ラインを含む経路で試験用電流を供給する信号切換回路であって、反転入力端子が前記主帰還ラインに接続された演算増幅器、および当該演算増幅器の前記反転入力端子と出力端子との間に接続された抵抗を有して前記経路で供給される試験用電流を電圧に変換して出力する電流電圧変換部と、前記演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えている。
【０００７】
また、請求項２記載の検査装置は、上記の信号切換回路と、前記１つのプローブおよび前記他の１つのプローブ間に接続された検査対象体の両端間電圧を検出する電圧検出部と、前記電流電圧変換部から出力される前記電圧および前記電圧検出部において測定された前記両端間電圧に基づいて前記測定対象体に対する検査処理を実行する制御部とを備えている。
【発明の効果】
【０００８】
請求項１記載の信号切換回路および請求項２記載の検査装置によれば、反転入力端子が主帰還ラインに接続された演算増幅器、およびこの演算増幅器の反転入力端子と出力端子との間に接続された抵抗を有する電流電圧変換部と、演算増幅器における非反転入力端子の電圧を規定する可変電圧源とを備えたことにより、主帰還ラインに接続されている信号帰還ラインに試験用電流が流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧と絶対値が同じで負の電圧となるように可変電圧源を制御して電圧を出力させることで、可変電圧源から出力された電圧で信号帰還ラインでの電圧降下を相殺することができる。したがって、この信号切換回路および基板検査装置によれば、信号帰還ラインに接続されている各ｎチャネルＦＥＴのゲート端子に駆動信号を直接印加する構成を採用しつつ、ソース端子の電位が信号帰還ラインで発生する電圧降下によって上昇する事態を回避することができる結果、各ｎチャネルＦＥＴについてレベル変換部を個別に配設することなく、Ｈｉｇｈレベルの駆動信号がゲート端子に入力されている間において、ｎチャネルＦＥＴを確実にオン状態に維持し続けることができる。この結果、信号帰還ラインに接続されている各ｎチャネルＦＥＴについてレベル変換部を個別に配設する構成と比較して、装置コストを十分に低減することができる。
【発明を実施するための最良の形態】
【０００９】
以下、添付図面を参照して、本発明に係る信号切換回路および検査装置の最良の形態について説明する。なお、本例では、基板検査装置に適用した例について説明する。
【００１０】
最初に、基板検査装置１の構成について、図１，２を参照して説明する。
【００１１】
基板検査装置１は、図１に示すように、信号切換回路２、定電流源３、Ａ／Ｄ変換部４、電圧検出部５、制御部６、記憶部７および出力部８を備え、回路基板（図示せず）に実装された検査対象体としての電子部品（本例では一例として抵抗５１ａ，５１ｂ，５１ｃ）を検査可能に構成されている。
【００１２】
信号切換回路２は、複数（本例では一例として６個）のスイッチモジュール１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆ（以下、特に区別しないときには「スイッチモジュール１１」ともいう）と、スイッチモジュール１１と同数の信号供給ライン１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ（以下、特に区別しないときには「信号供給ライン１２」ともいう）、スイッチモジュール１１と同数の信号帰還ライン１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆ（以下、特に区別しないときには「信号帰還ライン１３」ともいう）、１本の主供給ライン１４、１本の主帰還ライン１５、スイッチモジュール１１と同数のプローブ１６ａ，１６ｂ，１６ｃ，１６ｄ，１６ｅ，１６ｆ（以下、特に区別しないときには「プローブ１６」ともいう）、スイッチモジュール１１と同数のレベル変換部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ（以下、特に区別しないときには「レベル変換部１７」ともいう）、電流電圧変換部１８、および可変電圧源１９を備えて構成されている。
【００１３】
各スイッチモジュール１１は、直列に接続（直列接続）されたｐチャネルＦＥＴ（一例として、ｐチャネルＭＯＳＦＥＴ（電界効果型トランジスタ））、およびｎチャネルＦＥＴ（一例として、ｎチャネルＭＯＳＦＥＴ（電界効果型トランジスタ）を含んでそれぞれ構成されて、その直列回路におけるｐチャネルＦＥＴ側の端部が対応する信号供給ライン１２に接続され、ｎチャネルＦＥＴ側の端部が対応する信号帰還ライン１３に接続されている。また、ｐチャネルＦＥＴおよびｎチャネルＦＥＴの各接続点に１本のプローブ１６がそれぞれ接続されている。一例としてスイッチモジュール１１ａについて具体的に説明すると、スイッチモジュール１１ａは、図１，２に示すように、ｐチャネルＦＥＴ２１ａおよびｎチャネルＦＥＴ２２ａが直列に接続されて構成されて、そのｐチャネルＦＥＴ２１ａ側の端部が信号供給ライン１２ａに接続され、そのｎチャネルＦＥＴ２２ａ側の端部が信号帰還ライン１３ａに接続され、ｐチャネルＦＥＴ２１ａおよびｎチャネルＦＥＴ２２ａの接続点Ａに１本のプローブ１６ａが接続されている。
【００１４】
同様にして、図１，２に示すように、スイッチモジュール１１ｂは、ｐチャネルＦＥＴ２１ｂおよびｎチャネルＦＥＴ２２ｂを含んで構成されて、各端部に信号供給ライン１２ｂおよび信号帰還ライン１３ｂが接続され、接続点Ｂにプローブ１６ｂが接続されている。スイッチモジュール１１ｃは、ｐチャネルＦＥＴ２１ｃおよびｎチャネルＦＥＴ２２ｃを含んで構成されて、各端部に信号供給ライン１２ｃおよび信号帰還ライン１３ｃが接続され、接続点Ｃにプローブ１６ｃが接続されている。スイッチモジュール１１ｄは、ｐチャネルＦＥＴ２１ｄおよびｎチャネルＦＥＴ２２ｄを含んで構成されて、各端部に信号供給ライン１２ｄおよび信号帰還ライン１３ｄが接続され、接続点Ｄにプローブ１６ｄが接続されている。スイッチモジュール１１ｅは、ｐチャネルＦＥＴ２１ｅおよびｎチャネルＦＥＴ２２ｅを含んで構成されて、各端部に信号供給ライン１２ｅおよび信号帰還ライン１３ｅが接続され、接続点Ｅにプローブ１６ｅが接続されている。スイッチモジュール１１ｆは、ｐチャネルＦＥＴ２１ｆおよびｎチャネルＦＥＴ２２ｆを含んで構成されて、各端部に信号供給ライン１２ｆおよび信号帰還ライン１３ｆが接続され、接続点Ｆにプローブ１６ｆが接続されている。
【００１５】
また、各信号供給ライン１２は、各スイッチモジュール１１に接続された端部と反対側の端部が接続点Ｇにおいて主供給ライン１４と接続され、さらにこの主供給ライン１４を介して定電流源３に接続されている。一方、各信号帰還ライン１３は、各スイッチモジュール１１に接続された端部と反対側の端部が接続点Ｈにおいて主帰還ライン１５と接続され、さらにこの主帰還ライン１５を介して電流電圧変換部１８に接続されている。
【００１６】
レベル変換部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆは、図１に示すように、スイッチモジュール１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆを構成するｐチャネルＦＥＴ２１ａ，ｐチャネルＦＥＴ２１ｂ，ｐチャネルＦＥＴ２１ｃ，ｐチャネルＦＥＴ２１ｄ，ｐチャネルＦＥＴ２１ｅ，ｐチャネルＦＥＴ２１ｆ（以下、特に区別しないときには「ｐチャネルＦＥＴ２１」ともいう）の各ゲート端子にそれぞれ接続されている。各レベル変換部１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆは、同一の回路構成を備え、入力した後述の駆動信号Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ１ｆのＨｉｇｈレベルを、ｐチャネルＦＥＴ２１ａ，ｐチャネルＦＥＴ２１ｂ，ｐチャネルＦＥＴ２１ｃ，ｐチャネルＦＥＴ２１ｄ，ｐチャネルＦＥＴ２１ｅおよびｐチャネルＦＥＴ２１ｆが確実にオン状態に移行し得るレベルに変換すると共に、入力した駆動信号Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ１ｆのＬｏｗレベルを、ｐチャネルＦＥＴ２１ａ，ｐチャネルＦＥＴ２１ｂ，ｐチャネルＦＥＴ２１ｃ，ｐチャネルＦＥＴ２１ｄ，ｐチャネルＦＥＴ２１ｅおよびｐチャネルＦＥＴ２１ｆが確実にオフ状態に移行し得るレベルに変換して出力する。一方、各スイッチモジュール１１ａ，１１ｂ，１１ｃ，１１ｄ，１１ｅ，１１ｆを構成するｎチャネルＦＥＴ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ（以下、特に区別しないときには「ｎチャネルＦＥＴ２２」ともいう）の各ゲート端子には、後述する駆動信号Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄ，Ｓ２ｅ，Ｓ２ｆがそれぞれ直接入力されている。
【００１７】
定電流源３は、一例として、試験用信号としての本発明における試験用電流に相当する直流の定電流Ｉｉを生成して、主供給ライン１４に供給する。電流電圧変換部１８は、一例として、１つの演算増幅器１８ａおよび１つの抵抗１８ｂ（抵抗値Ｒｉ）を備え、主帰還ライン１５に流れている電流Ｉｏを電圧Ｖｏに変換して出力する。具体的には、演算増幅器１８ａは、その反転入力端子に、主帰還ライン１５における各信号帰還ライン１３に接続された端部と反対側の端部が接続され、さらに反転入力端子と出力端子との間の帰還経路に抵抗１８ｂが接続されている。可変電圧源１９は、演算増幅器１８ａの非反転入力端子と基準電位（グランド）との間に接続されて、グランドを基準として負の電圧Ｖｒを演算増幅器１８ａの非反転入力端子に印加する。また、可変電圧源１９は、制御部６の制御下で、演算増幅器１８ａの非反転入力端子に印加する負の電圧Ｖｒを変更可能に構成されている。
【００１８】
Ａ／Ｄ変換部４は、図１に示すように、電流電圧変換部１８によって出力された電圧ＶｏをディジタルデータＤｖに変換して出力する。電圧検出部５は、各プローブ１６と同数のプローブ２３ａ，２３ｂ，２３ｃ，２３ｄ，２３ｅ，２３ｆ（以下、特に区別しないときには「プローブ２３」ともいう）を備え、本例では、２本のプローブ２３ａ，２３ｂ間、２本のプローブ２３ｃ，２３ｄ間、２本のプローブ２３ｅ，２３ｆ間に発生している電圧Ｖｄ１，Ｖｄ２，Ｖｄ３をそれぞれ検出して出力する。制御部６は、ＣＰＵなどで構成されて、記憶部７に予め記憶されている動作プログラムに従って作動して、抵抗５１ａ，５１ｂ，５１ｃについての検査処理を実行する。また、制御部６は、この検査処理において、ｐチャネルＦＥＴ２１ａ，２１ｂ，２１ｃ，２１ｄ，２１ｅ，２１ｆ用の駆動信号Ｓ１ａ，Ｓ１ｂ，Ｓ１ｃ，Ｓ１ｄ，Ｓ１ｅ，Ｓ１ｆ（以下、特に区別しないときには「駆動信号Ｓ１」ともいう）、およびｎチャネルＦＥＴ２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ，２２ｆ用の駆動信号Ｓ２ａ，Ｓ２ｂ，Ｓ２ｃ，Ｓ２ｄ，Ｓ２ｅ，Ｓ２ｆ（以下、特に区別しないときには「駆動信号Ｓ２」ともいう）をそれぞれ生成して出力する。この場合、制御部６は、一例としてＴＴＬレベルで作動する回路に構成されており、各駆動信号Ｓ１，Ｓ２をＴＴＬレベルに規定された信号（例えば、Ｈｉｇｈレベルが約５ボルトで、Ｌｏｗレベルが約０ボルトの信号）として出力する。
【００１９】
記憶部７は、ＲＯＭおよびＲＡＭで構成されて、制御部６用の動作プログラム、定電流源３から出力される定電流Ｉｉの電流値Ｉ１、抵抗５１ａ，５１ｂ，５１ｃについての基準抵抗範囲Ｗａ，Ｗｂ，Ｗｃ（以下、特に区別しないときには「基準抵抗範囲Ｗ」ともいう）、抵抗１８ｂの抵抗値Ｒｉ、および各信号帰還ライン１３ａ，１３ｂ，１３ｃ，１３ｄ，１３ｅ，１３ｆのライン抵抗としての抵抗値Ｒｒａ，Ｒｒｂ，Ｒｒｃ，Ｒｒｄ，Ｒｒｅ，Ｒｒｆ（以下、特に区別しないときには「抵抗値Ｒｒ」ともいう）が予め記憶されている。また、記憶部７は制御部６用のワークメモリとしても使用される。出力部８は、一例として表示装置で構成されて、制御部６による検査処理の結果を画面に表示する。
【００２０】
次いで、基板検査装置１の動作について説明する。なお、本例では、図１に示すように、プローブ１６ａ，１６ｂおよびプローブ２３ａ，２３ｂを抵抗５１ａの各端部に、またプローブ１６ｃ，１６ｄおよびプローブ２３ｃ，２３ｄを抵抗５１ｂの各端部に、またプローブ１６ｅ，１６ｆおよびプローブ２３ｅ，２３ｆを抵抗５１ｃの各端部にそれぞれ接続して、各抵抗５１ａ，５１ｂ，５１ｃを検査する例を挙げて説明する。また、主帰還ライン１５の抵抗値は、各信号帰還ライン１３の抵抗値Ｒｒと比べて十分に小さく、主帰還ライン１５での電流Ｉｏに起因する電圧降下は無視できるものとする。
【００２１】
まず、測定に先立ち、上記したように、各プローブ１６および各プローブ２３を各抵抗５１ａ，５１ｂ，５１ｃに接続する。
【００２２】
この状態において、基板検査装置１の電源が投入されると、制御部６は、すべての駆動信号Ｓ１，Ｓ２をＬｏｗレベルに移行させて、信号切換回路２を初期状態に移行させる。また、定電流源３が定電流Ｉｉを生成可能な作動状態に移行する。また、電圧検出部５が、プローブ２３ａ，２３ｂ間、プローブ２３ｃ，２３ｄ間、およびプローブ２３ｅ，２３ｆ間にそれぞれ発生する電圧Ｖｄ１，Ｖｄ２，Ｖｄ３を検出して出力する電圧検出動作を開始する。また、電流電圧変換部１８が、主帰還ライン１５に流れる電流Ｉｏを電圧Ｖｏに変換して出力可能な作動状態に移行する。また、Ａ／Ｄ変換部が、電圧ＶｏをディジタルデータＤｖに変換して出力する作動状態に移行する。
【００２３】
続いて、制御部６が検査処理を実行する。この検査処理では、制御部６は、各抵抗５１ａ，５１ｂ，５１ｃに順次電流を流すことにより、各抵抗５１ａ，５１ｂ，５１ｃの抵抗値Ｒｇａ，Ｒｇｂ，Ｒｇｃ（以下、特に区別しないときには「抵抗値Ｒｇ」ともいう）を算出し、算出した各抵抗値と記憶部７に記憶されている基準抵抗範囲Ｗａ，Ｗｂ，Ｗｃとを比較して各抵抗５１ａ，５１ｂ，５１ｃを検査する。
【００２４】
具体的に、図３を参照しつつ、抵抗５１ａについての検査を例に挙げて説明する。この場合、制御部６は、まず、記憶部７に記憶されている信号帰還ライン１３ｂの抵抗値Ｒｒｂおよび定電流Ｉｉの電流値Ｉ１を読み出すと共に、これらを乗算して可変電圧源１９に対して設定する電圧Ｖｄｒを算出する（ステップ６１）。次いで、制御部６は、可変電圧源１９を制御して、その絶対値が算出した電圧Ｖｄｒとなるように負の電圧Ｖｒを設定する（ステップ６２）。これにより、この負の電圧Ｖｒ（＝−Ｖｄｒ）が電流電圧変換部１８における演算増幅器１８ａの非反転入力端子に印加される。このため、非反転入力端子とバーチャルショートになっている演算増幅器１８ａの反転入力端子の電圧が負の電圧Ｖｒ（＝−Ｖｄｒ）となり、また、この反転入力端子に接続されている主帰還ライン１５、およびこの主帰還ライン１５に接続されているすべての信号帰還ライン１３の電圧も負の電圧Ｖｒとなり、さらには、各信号帰還ライン１３に接続されているすべてのｎチャネルＦＥＴ２２のソース端子も負の電圧Ｖｒ（＝−Ｖｄｒ）となる。
【００２５】
続いて、制御部６は、Ｌｏｗレベルにある全駆動信号Ｓ１，Ｓ２のうちの、抵抗５１ａに対応するｐチャネルＦＥＴ２１およびｎチャネルＦＥＴ２２についての２つの駆動信号Ｓ１ａ，Ｓ２ｂのみをＨｉｇｈレベルに移行させる（ステップ６３）。この場合、レベル変換部１７ａは、入力した駆動信号Ｓ１ａのＨｉｇｈレベルを、ｐチャネルＦＥＴ２１ａが確実にオン状態に移行可能なレベルに変換して、ｐチャネルＦＥＴ２１ａのゲート端子に印加する。このため、ｐチャネルＦＥＴ２１ａは、確実にオン状態に移行する。一方、ｎチャネルＦＥＴ２２ｂは、そのゲート端子にＨｉｇｈレベルの駆動信号Ｓ２ｂが直接印加されるが、上記したように、そのソース端子が負の電圧Ｖｒにバイアス（シフト）されているため、オーバードライブ状態となって確実にオン状態に移行する。この結果、定電流源３からの定電流Ｉｉが流れることに起因して、信号供給ライン１２ａ、ｐチャネルＦＥＴ２１ａ、プローブ１６ａ、抵抗５１ａ、プローブ１６ｂ、ｎチャネルＦＥＴ２２ｂ、信号帰還ライン１３ｂおよび主帰還ライン１５の経路に電流Ｉｏが流れ始め、電流電圧変換部１８の抵抗１８ｂにも電流Ｉｏが流れる。この電流Ｉｏは、上記経路において発生する漏れ電流を定電流Ｉｉから差し引いた電流である。したがって、漏れ電流が極めて微小であって無視できるときには、電流Ｉｏは定電流Ｉｉと一致する。
【００２６】
また、信号帰還ライン１３ｂに電流Ｉｏが流れることにより、信号帰還ライン１３ｂには電圧降下が発生するが、上記の漏れ電流は定電流Ｉｉと比較して小さいため、信号帰還ライン１３ｂでの電圧降下は、上記ステップ６１において算出した電圧Ｖｄｒとほぼ同等となる。このため、信号帰還ライン１３ｂにおいて発生している電圧降下により、可変電圧源１９から主帰還ライン１５および信号帰還ライン１３ｂに印加されている負の電圧Ｖｒがほぼ相殺されて、ｎチャネルＦＥＴ２２ｂのソース端子の電位がほぼゼロになる。したがって、ｎチャネルＦＥＴ２２ｂは、そのソース端子とゲート端子との間にＨｉｇｈレベルの駆動信号Ｓ２ｂが印加された状態となるため、信号帰還ライン１３ｂでの電圧降下の影響を受けることなく、オン状態を確実に維持する。
【００２７】
次いで、制御部６は、ディジタルデータＤｖに基づいて電流電圧変換部１８から出力されている電圧Ｖｏを特定し、この特定した電圧Ｖｏと可変電圧源１９に対して設定した負の電圧Ｖｒ（＝−Ｖｄｒ）との差分電圧（Ｖｏ＋Ｖｄｒ）を算出し、算出した差分電圧を記憶部７に記憶されている抵抗１８ｂの抵抗値Ｒｉで除算することにより、抵抗５１ａを含む上記経路に流れる電流Ｉｏを算出する（ステップ６４）。続いて、制御部６は、電圧検出部５で測定された一対のプローブ２３ａ，２３ｂ間の電圧Ｖｄ１（抵抗５１ａの両端間電圧）を入力し、この電圧Ｖｄ１を電流Ｉｏで除算することにより、抵抗５１ａの抵抗値Ｒｇａを算出し（ステップ６５）、記憶部７に記憶されている抵抗５１ａについての基準抵抗範囲Ｗａと比較する（ステップ６６）。この比較の結果、算出した抵抗５１ａの抵抗値Ｒｇａが基準抵抗範囲Ｗａに入っているときには、制御部６は、抵抗５１ａを正常であると判別し、入っていないときには、不良であると判別して、判別結果を記憶部７に保存（記憶）させると共に、出力部８に出力する（ステップ６７）。これにより、抵抗５１ａに対する検査処理が完了する。その後、制御部６は、残りの抵抗５１ｂ，５１ｃについても、同様の検査処理（ステップ６１）〜（ステップ６７）を順次実行する。これにより、各抵抗５１についての検査処理での判別結果が記憶部７に記憶されると共に出力部８の画面に表示される。
【００２８】
このように、この信号切換回路２および基板検査装置１では、反転入力端子が主帰還ライン１５に接続された演算増幅器１８ａおよび演算増幅器１８ａの反転入力端子と出力端子との間に接続された抵抗１８ｂを有する電流電圧変換部１８と、演算増幅器１８ａにおける非反転入力端子の電圧Ｖｒを規定する可変電圧源１９とを備えて信号切換回路２を構成したことにより、主帰還ライン１５に接続されている信号帰還ライン１３に電流Ｉｏが流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧Ｖｄｒと絶対値が同じで負の電圧となるように可変電圧源１９を制御して電圧Ｖｒを出力させることで、信号帰還ライン１３での電圧降下を電圧Ｖｒで相殺することができる。したがって、この信号切換回路２および基板検査装置１によれば、信号帰還ライン１３に接続されている各ｎチャネルＦＥＴ２２のゲート端子に駆動信号Ｓ２を直接印加する構成を採用しつつ、ソース端子の電位が信号帰還ライン１３で発生する電圧降下によって上昇する事態を回避することができる結果、各ｎチャネルＦＥＴ２２についてレベル変換部を個別に配設することなく、Ｈｉｇｈレベルの駆動信号Ｓ２がゲート端子に入力されている間において、ｎチャネルＦＥＴ２２を確実にオン状態に維持し続けることができる。この結果、信号帰還ライン１３に接続されている各ｎチャネルＦＥＴ２２についてレベル変換部を個別に配設する構成と比較して、装置コストを十分に低減することができる。
【００２９】
なお、本発明は、上記した発明の実施の形態に限定されず、適宜変更が可能である。例えば、上述した実施の形態では、信号切換回路２を基板検査装置１に適用した例を挙げて説明したが、基板検査装置１以外の装置に適用してもよいのは勿論である。また、発明の理解を容易にするため、主帰還ライン１５の抵抗値を無視できるレベルとしたが、主帰還ライン１５の抵抗値を記憶部７に予め記憶させておき、上記のステップ６１において、各信号帰還ライン１３の抵抗値Ｒｒに主帰還ライン１５の抵抗値を加算した値に基づいて電圧Ｖｄｒを算出する構成を採用することもできる。また、各スイッチモジュール１１に対して専用の信号供給ライン１２を配設する例を挙げて説明したが、信号供給ライン１２は共通する１本のラインで構成してもよい。また、検査対象体として各抵抗５１を例に挙げて説明したが、信号切換回路２は配線パターンの検査（断線・短絡検査）にも適用できるのは勿論である。また、電流Ｉｏについては定電流に限らず、多少の変動が存在したとしてもよい。この場合、信号帰還ライン１３に電流Ｉｏが流れることに起因して発生する電圧降下に相当する電圧Ｖｄｒと絶対値が同じで負の電圧となるように可変電圧源１９を制御して電圧Ｖｒを生成させる構成を採用することができる。また、電圧Ｖｄｒと電圧Ｖｒとの絶対値が必ずしも同じである必要はなく、信号帰還ライン１３での電圧降下の一部を電圧Ｖｒで相殺する構成であってもよい。
【００３０】
また、１つの抵抗（例えば５１ａ）の一端および他端に１つのプローブ１６（例えば１６ａ，１６ｂ）をそれぞれ接続し、１つのｐチャネルＦＥＴ（例えば２１ａ）と１つのｎチャネルＦＥＴ（例えば２２ｂ）をオン状態に移行させて電流Ｉｏを１つの抵抗（この例では５１ａ）に供給する例について説明したが、これに限らない。例えば、１つの抵抗（例えば５１ａ）の一端に複数（例えば、プローブ１６ａ，１６ｂの２つ）を接続すると共に他端に複数（例えば、プローブ１６ｃ，１６ｄの２つ）を接続し、複数のｐチャネルＦＥＴ（例えば２１ａ，２１ｂの２つ）と、そのｐチャネルＦＥＴを含まない任意のスイッチモジュール１１に含まれている複数のｎチャネルＦＥＴ（例えば２２ｃ，２２ｄの２つ）をオン状態に移行させて電流Ｉｏを１つの抵抗（この例では５１ａ）に供給することもできる。このような構成においても、上記した基板検査装置１と同様にして、主帰還ライン１５に接続されている信号帰還ライン１３に電流Ｉｏが流れることに起因する電圧降下が発生したとしても、この電圧降下に相当する電圧Ｖｄｒと絶対値が同じで負の電圧となるように可変電圧源１９を制御して電圧Ｖｒを出力させることで、信号帰還ライン１３での電圧降下を電圧Ｖｒで相殺することができる。
【図面の簡単な説明】
【００３１】
【図１】基板検査装置１および信号切換回路２の構成を示す構成図である。
【図２】スイッチモジュール１１（１１ａ）の具体的な構成を示す構成図である。
【図３】基板検査装置１の検査処理を説明するためのフローチャートである。
【符号の説明】
【００３２】
１  基板検査装置
２  信号切換回路
１１ａ〜１１ｆ  スイッチモジュール
１２ａ〜１２ｆ  信号供給ライン
１３ａ〜１３ｆ  信号帰還ライン
１４  主供給ライン
１５  主帰還ライン
１６ａ〜１６ｆ  プローブ
１８  電流電圧変換部
１８ａ  演算増幅器
１８ｂ  抵抗
１９  可変電圧源
２１ａ〜２１ｆ  ｐチャネルＦＥＴ
２２ａ〜２２ｆ  ｎチャネルＦＥＴ
５１ａ〜５１ｃ  抵抗
Ｉｏ  電流
【図１】
2008175534.tif 000003
【図２】
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【図３】
2008175534.tif 000005