(57)【要約】【課題】経年変化に伴う画質劣化を抑制させつつも、暗コントラストの更なる向上を図ることができるプラズマディスプレイ装置を提供する。【解決手段】各放電セル内に二次電子放出材料を含む蛍光体層を備えたプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の累積使用時間に応じて、このプラズマディスプレイパネルに印加する各種駆動パルスのパルス電圧及び／又はパルス幅を調整する。【選択図】図１
2008209644.tif 000002
【特許請求の範囲】
【請求項１】
放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、
前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層と、
前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させる駆動部と、
前記プラズマディスプレイパネルの累積使用時間又は階調表示に寄与する駆動パルスの累積印加数に応じて前記駆動パルスの形状を調整する制御部と、を有することを特徴とするプラズマディスプレイ装置。
【請求項２】
前記制御部は、前記プラズマディスプレイパネルの累積使用時間又は階調表示に寄与する駆動パルスの累積印加数に応じて前記駆動パルスのパルス電圧及び／又はパルス幅を調整することを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
前記駆動部は、前記複数のサブフィールド各々の内の少なくとも１のサブフィールドにおいて前記行電極対にリセットパルスを印加することにより前記放電セル内にリセット放電を生起せしめるリセット手段と、
前記サブフィールド各々において前記行電極対の一方の行電極に走査パルスを印加すると共に前記画素データに応じた画素データパルスを前記列電極に印加することにより前記放電セル各々に選択的にアドレス放電を生起せしめて前記放電セルを点灯モード状態及び消灯モード状態の内のいすれか一方に設定するアドレス手段と、
前記サブフィールド各々において前記行電極対各々にサスティンパルスを印加することにより前記点灯モード状態に設定されている前記放電セルのみをサスティン放電させるサスティン手段と、を含み、
前記制御部は、前記累積使用時間を計時する累積使用時間計時手段又は前記累積印加数を計数する累積印加数計数手段とを含み、前記累積使用時間又は前記累積印加数に応じて前記リセットパルス、前記走査パルス、及び前記サスティンパルスの内の少なくとも１つの形状を調整するパルス調整手段と、を含むことを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項４】
前記パルス調整手段は、前記サスティンパルスに対しては前記サブフィールド各々毎に第１番目に印加される前記サスティンパルスのみにおいてパルス幅の調整を行うことを特徴とする請求項３記載のプラズマディスプレイ装置。
【請求項５】
前記制御部は、前記累積使用時間又は前記累積印加数に応じて前記単位表示期間内での前記サブフィールドの数を変更することを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項６】
前記制御部は、前記累積使用時間又は前記累積印加数に応じて前記映像信号における各色毎の信号レベルを調整することを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項７】
前記二次電子放出材料は酸化マグネシウムからなることを特徴とする請求項１記載のプラズマディスプレイ装置
【請求項８】
前記酸化マグネシウムは、電子線によって励起されて波長域200〜300nm内にピークを有するカソード・ルミネッセンス発光を行う酸化マグネシウム結晶体を含むことを特徴とする請求項７記載のプラズマディスプレイ装置。
【請求項９】
前記酸化マグネシウム結晶体が、気相酸化法によって生成された酸化マグネシウム単結晶体であることを特徴とする請求項８記載のプラズマディスプレイ装置。
【請求項１０】
前記放電空間内において前記二次電子放出材料が前記放電ガスに接触していることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１１】
前記駆動部は、前記単位表示期間内の先頭の前記サブフィールドにて前記放電セルを前記消灯モード状態に初期化するリセット手段と、前記画素データに応じて選択的に前記放電セルをアドレス放電せしめることにより前記放電セルを前記点灯モードに設定するアドレス手段と、を備え、
前記リセット手段は、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項１２】
前記リセット手段は、前記リセット放電が生起されている間に亘り、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１３】
前記先頭のサブフィールドにおいて、前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードに設定されている前記放電セルのみを１回分だけサスティン放電せしめる低輝度サスティン手段を更に備えたことを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１４】
前記リセット手段は、前記単位表示期間内の前記サブフィールド各々の内の前記先頭のサブフィールドのみで前記放電セルをリセット放電させることを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１５】
前記アドレス手段は、前記先頭のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを前記アドレス放電させることによりこの放電セルを前記消灯モードの状態に設定することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１６】
前記アドレス手段は、前記先頭のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを前記アドレス放電させることによりこの放電セルを前記点灯モードの状態に設定することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１７】
前記リセット手段は、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加することにより前記リセット放電を生起させる電圧を前記列電極及び前記一方の行電極間に生じさせることを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１８】
前記アドレス手段は、前記一方の行電極に負極性のベース電位を印加すると共に、前記行電極対の他方の行電極に正極性のベース電位を印加することを特徴とする請求項１１記載のプラズマディスプレイ装置。
【請求項１９】
前記駆動部は、前記単位表示期間内の少なくとも先頭のサブフィールド及び当該先頭のサブフィールドの直後の第２番目のサブフィールド各々において前記放電セルを点灯モード及び消灯モードの内の一方の状態に初期化するリセット手段と、前記先頭のサブフィールド及び前記第２番目のサブフィールド各々において前記画素データに応じて選択的に前記放電セルをアドレス放電させることによりこの放電セルを前記点灯モード及び前記消灯モードの内の他方の状態に遷移させるアドレス手段と、を含み、
前記リセット手段は、前記第２番目のサブフィールドにおいて前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１に記載のプラズマディスプレイ装置。
【請求項２０】
前記リセット手段は、前記先頭のサブフィールドにおいて前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより前記一方の行電極及び前記列電極間においてリセット放電を生起させることを特徴とする請求項１９に記載のプラズマディスプレイ装置。
【請求項２１】
前記リセット手段は、前記放電セルを前記消灯モードの状態に初期化し、
前記アドレス手段は、前記画素データに応じて選択的に前記放電セルをアドレス放電させることによりこの放電セルを前記点灯モードの状態に遷移させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２２】
前記リセット手段は、前記リセット放電が生起されている間に亘り、前記行電極対の他方の行電極及び前記一方の行電極間での放電を防止させる電位を前記他方の行電極に印加することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２３】
前記リセット手段は、前記一方の行電極及び前記他方の行電極各々に正極性の電位を印加することを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２４】
前記先頭のサブフィールドにおいて、前記行電極対の一方の行電極を陽極側、前記列電極を陰極側とした電圧を前記一方の行電極及び前記列電極間に印加することにより、前記点灯モードの状態に設定されている前記放電セル内の前記列電極及び前記一方の行電極間にて微小発光放電を生起させる微小発光手段を更に備えたことを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項２５】
前記微小発光放電は、輝度レベル０よりも１段階だけ高輝度な階調に対応した発光を伴う放電であることを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２６】
前記リセット手段は、前記第２番目のサブフィールドでは、前記微小発光放電を生起させるべく前記一方の行電極に印加した電位を時間経過に伴って徐々に増加させることにより前記リセット放電を生起させることを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２７】
前記微小発光放電を生起させるべく前記一方の行電極に印加される電位の立ち上がり区間での時間経過に伴う変化率が、前記リセット放電を生起させるべく前記一方の行電極に印加される電位の立ち上がり区間での時間経過に伴う変化率よりも高いことを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２８】
前記第２番目のサブフィールドに後続するサブフィールド各々において前記一方の行電極及び前記他方の行電極各々に交互にサスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめるサスティン手段を更に備え、
前記微小発光放電を生起させるべく前記一方の行電極に印加する電位が前記サスティンパルスのピーク電位よりも低いことを特徴とする請求項２４記載のプラズマディスプレイ装置。
【請求項２９】
前記第２番目のサブフィールドにおいて前記一方の行電極のみに１回だけサスティンパルスを印加することにより前記点灯モードの状態にある前記放電セルのみをサスティン放電せしめる低輝度サスティン手段を更に備えたことを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項３０】
前記アドレス手段は、前記第２番目のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを前記アドレス放電させることによりこの放電セルを前記点灯モードの状態から前記消灯モードの状態に遷移させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項３１】
前記アドレス手段は、前記第２番目のサブフィールドに後続するサブフィールド各々において、前記画素データに応じて選択的に前記放電セルを前記アドレス放電させることによりこの放電セルを前記消灯モードの状態から前記点灯モードの状態に遷移させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【請求項３２】
前記リセット手段は、前記一方の行電極に印加する電位を時間経過に伴い徐々に増加させることにより前記一方の行電極及び前記列電極間の電圧を徐々に増加させることを特徴とする請求項１９記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルを搭載したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
現在、薄型で大画面の表示デバイスとして、画素に対応した放電セルがマトリクス状に配列されているプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
又、各放電セル内において電極を被覆すべく設けられている酸化マグネシウム層内に、電子線照射によって２００〜３００ｎｍにピークを有するＣＬ発光を為す気相酸化マグネシウム単結晶体を含ませることにより、放電確率を高めるようにしたＰＤＰが提案されている（例えば、特許文献１参照）。このようなＰＤＰによれば、放電遅れが大幅に短縮されるので、微弱な放電を短時間に安定して生起させることが可能となる。よって、表示画像には関与しない放電（リセット放電等）に伴う発光を抑制させて、暗い画像を表示している際のコントラスト、いわゆる暗コントラストを向上させることが可能となる。
【０００４】
ところが、かかるＰＤＰにおいては、経年変化によって誤放電の確率が高くなり、表示画質が劣化するという問題があった。
【特許文献１】特開２００６−９１４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題を解決すべく為されたものであり、経年変化に伴う画質劣化を抑制させつつも、暗コントラストの更なる向上を図ることができるプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
請求項１記載によるプラズマディスプレイ装置は、放電ガスが封入された放電空間を挟んで第１基板及び第２基板が対向配置されており前記第１基板に形成されている複数の行電極対と前記第２基板に形成されている複数の列電極との各交叉部に放電セルが形成されているプラズマディスプレイパネルを、映像信号に基づく各画素毎の画素データに応じて駆動するプラズマディスプレイ装置であって、前記放電セル各々の前記放電空間に接する面に形成されており、二次電子放出材料を含む蛍光体層と、前記映像信号における単位表示期間毎に複数のサブフィールド各々において前記行電極対及び前記列電極各々に駆動パルスを印加することにより前記放電セル内で放電を生起させる駆動部と、前記プラズマディスプレイパネルの累積使用時間又は階調表示に寄与する駆動パルスの累積印加数に応じて前記駆動パルスの形状を調整する制御部と、を有する。
【発明を実施するための最良の形態】
【０００７】
各放電セル内に二次電子放出材料を含む蛍光体層を備えたプラズマディスプレイパネルを搭載したプラズマディスプレイ装置の累積使用時間、又はプラズマディスプレイパネルを階調駆動すべく印加される駆動パルスの累積印加数に応じて、この駆動パルスのパルス形状を調整する。
【実施例１】
【０００８】
以下、本発明の実施例を図面を参照しつつ詳細に説明する。
【０００９】
図１は、本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【００１０】
図１に示す如く、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、駆動制御回路５６、累積使用時間タイマ５７及び経時変化データメモリ５８から構成される。
【００１１】
ＰＤＰ５０には、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ１〜Ｄｍ、横方向（水平方向）に夫々伸張して配列された行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎが形成されている。この際、互いに隣接するもの同士で対を為す行電極対（Ｙ１，Ｘ１）、（Ｙ２，Ｘ２）、（Ｙ３，Ｘ３）、・・・、（Ｙｎ，Ｘｎ）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ１〜Ｄｍ各々との交叉部(図１中の一点鎖線にて囲まれた領域)には、画素を担う放電セル（表示セル）ＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する放電セルＰＣ1,1〜ＰＣ1,m、第２表示ラインに属する放電セルＰＣ2,1〜ＰＣ2,m、・・・・、第ｎ表示ラインに属する放電セルＰＣn,1〜ＰＣn,mの各々がマトリクス状に配列されているのである。
【００１２】
図２は、表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。尚、図２においては、夫々隣接する３つの列電極Ｄと、互いに隣接する２つの表示ラインとの各交叉部を抜粋して示すものである。又、図３は、図２のＶ−Ｖ線におけるＰＤＰ５０の断面を示す図であり、図４は、図２のＷ−Ｗ線におけるＰＤＰ５０の断面を示す図である。
【００１３】
図２に示すように、各行電極Ｘは、２次元表示画面の水平方向に伸張するバス電極Ｘｂと、かかるバス電極Ｘｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｘａと、から構成される。各行電極Ｙは、２次元表示画面の水平方向に伸張するバス電極Ｙｂと、かかるバス電極Ｙｂ上の各放電セルＰＣに対応した位置に夫々接触して設けられたＴ字形状の透明電極Ｙａと、から構成される。透明電極Ｘａ及びＹａは例えばＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ及びＹｂは例えば金属膜からなる。透明電極Ｘａ及バス電極Ｘｂからなる行電極Ｘ、並びに透明電極Ｙａ及バス電極Ｙｂからなる行電極Ｙは、図３に示す如く、その前面側がＰＤＰ５０の表示面となる前面透明基板１０の背面側に形成されている。この際、各行電極対（Ｘ、Ｙ）における透明電極Ｘａ及びＹａは、互いに対となる相手の行電極側に伸張しており、その幅広部の頂辺同士が所定幅の放電ギャップｇ１を介して互いに対向している。又、前面透明基板１０の背面側には、行電極対（Ｘ、Ｙ）とこの行電極対に隣接する行電極対（Ｘ、Ｙ）との間に、２次元表示画面の水平方向に伸張する黒色または暗色の光吸収層（遮光層）１１が形成されている。さらに、前面透明基板１０の背面側には、行電極対（Ｘ，Ｙ）を被覆するように誘電体層１２が形成されている。この誘電体層１２の背面側（行電極対が接触する面とは反対側の面）には、図３に示す如く、光吸収層１１とこの光吸収層１１に隣接するバス電極Ｘｂ及びＹｂとが形成されている領域に対応した部分に、嵩上げ誘電体層１２Ａが形成されている。
【００１４】
誘電体層１２及び嵩上げ誘電体層１２Ａの表面上には、酸化マグネシウム層１３が形成されている。尚、酸化マグネシウム層１３は、電子線の照射によって励起されて波長２００〜３００ｎｍ内、特に、２３０〜２５０ｎｍ内にピークを有するＣＬ（カソードルミネッセンス）発光を行う二次電子放出材としての酸化マグネシウム結晶体（以下、ＣＬ発光ＭｇＯ結晶体と称する）を含むものである。このＣＬ発光ＭｇＯ結晶体は、マグネシウムを加熱して発生するマグネシウム蒸気を気相酸化して得られるものであり、例えば立方体の結晶体が互いに嵌り込んだ多重結晶構造、あるいは立方体の単結晶構造を有する。ＣＬ発光ＭｇＯ結晶体の平均粒径は、２０００オングストローム以上（ＢＥＴ法による測定結果）である。
【００１５】
平均粒径が２０００オングストローム以上の大きな粒径の気相法酸化マグネシウム単結晶体を形成しようとする場合には、マグネシウム蒸気を発生させる際の加熱温度を高くする必要がある。このため、マグネシウムと酸素が反応する火炎の長さが長くなり、この火炎と周囲との温度差が大きくなることによって、粒径の大きい気相法酸化マグネシウム単結晶体ほど、上述した如きＣＬ発光のピーク波長（例えば、２３５ｎｍ付近、２３０〜２５０ｎｍ内）に対応したエネルギー準位を有するものが多く形成されることになる。
【００１６】
また、一般的な気相酸化法に比べ、単位時間当たりに蒸発させるマグネシウムの量を増加させてマグネシウムと酸素との反応領域をより増大させ、より多くの酸素と反応することによって生成された気相法酸化マグネシウム単結晶体は、上述したＣＬ発光のピーク波長に対応したエネルギー準位を有するものとなる。
【００１７】
このようなＣＬ発光ＭｇＯ結晶体を、スプレー法や静電塗布法等によって、誘電体層１２の表面に付着させることにより酸化マグネシウム層１３が形成されている。尚、誘電体層１２の表面に蒸着又はスパッタ法により薄膜酸化マグネシウム層を形成し、その上にＣＬ発光ＭｇＯ結晶体を付着させて酸化マグネシウム層１３を形成するようにしても良い。
【００１８】
一方、前面透明基板１０と平行に配置された背面基板１４上には、各行電極対（Ｘ，Ｙ）における透明電極Ｘａ及びＹａに対向する位置において、列電極Ｄの各々が行電極対（Ｘ，Ｙ）と直交する方向に伸張して形成されている。背面基板１４上には、更に列電極Ｄを被覆する白色の列電極保護層１５が形成されている。この列電極保護層１５上には隔壁１６が形成されている。隔壁１６は、各行電極対（Ｘ，Ｙ）のバス電極Ｘｂ及びＹｂに対応した位置において夫々２次元表示画面の横方向に伸張している横壁１６Ａと、互いに隣接する列電極Ｄ間の各中間位置において２次元表示画面の縦方向に伸張している縦壁１６Ｂとによって梯子形状に形成されている。更に、図２に示す如き梯子形状の隔壁１６がＰＤＰ５０の各表示ライン毎に形成されている。互いに隣接する隔壁１６の間には、図２に示す如き隙間ＳＬが存在する。又、梯子状の隔壁１６により、夫々独立した放電空間Ｓ、透明電極Ｘａ及びＹａを含む放電セルＰＣが区画されている。放電空間Ｓ内には、キセノンガスを含む放電ガスが封入されている。各放電セルＰＣ内における横壁１６Ａの側面、縦壁１６Ｂの側面、及び列電極保護層１５の表面には、これらの面を全て覆うように蛍光体層１７が形成されている。この蛍光体層１７は、実際には、赤色発光を為す蛍光体、緑色発光を為す蛍光体、及び青色発光を為す蛍光体の３種類からなる。
【００１９】
尚、蛍光体層１７内には、例えば図５に示す如き形態にて、二次電子放出材としてのＭｇＯ結晶体（ＣＬ発光ＭｇＯ結晶体を含む）が含まれている。この際、蛍光体層１７の表面上における放電空間Ｓを覆う面上、つまり放電空間Ｓと接する面上には、放電ガスと接触するようにＭｇＯ結晶体が蛍光体層１７から露出している。
【００２０】
ここで、各放電セルＰＣの放電空間Ｓと隙間ＳＬとの間は、図３に示す如く酸化マグネシウム層１３が横壁１６Ａに当接されることによって互いに閉じられている。又、図４に示す如く、縦壁１６Ｂは酸化マグネシウム層１３に当接されていないので、その間に隙間ｒが存在する。すなわち、２次元表示画面の横方向において互いに隣接する放電セルＰＣ各々の放電空間Ｓは、この隙間ｒを介して互いに連通しているのである。
【００２１】
Ｘ電極ドライバ５１は、リセットパルス発生回路、及びサスティンパルス発生回路からなる。Ｘ電極ドライバ５１のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるピーク電位（パルス電圧）を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。Ｘ電極ドライバ５１のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるピーク電位（パルス電圧）を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｘに印加する。Ｙ電極ドライバ５３は、リセットパルス発生回路、スキャンパルス発生回路及びサスティンパルス発生回路からなる。Ｙ電極ドライバ５３のリセットパルス発生回路は、駆動制御回路５６から供給されたリセットパルス生成信号によって示されるピーク電位（パルス電圧）を有するリセットパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。Ｙ電極ドライバ５３のスキャンパルス発生回路は、駆動制御回路５６から供給された走査パルス生成信号によって示されるピーク電位（パルス電圧）を有する走査パルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙ１〜Ｙｎに順次印加する。Ｙ電極ドライバ５３のサスティンパルス発生回路は、駆動制御回路５６から供給されたサスティンパルス生成信号によって示されるピーク電位（パルス電圧）を有するサスティンパルス（後述する）を発生し、これをＰＤＰ５０の行電極Ｙに印加する。アドレスドライバ５５は、駆動制御回路５６から供給された画素データパルス生成信号に応じてＰＤＰ５０の列電極Ｄに印加すべき画素データパルスを発生する。  
【００２２】
累積使用時間タイマ５７は、このプラズマディスプレイ装置が電源オン状態となった期間の累積、つまり累積使用時間を計測し、この累積使用時間を示す累積使用時間情報を駆動制御回路５６及び経時変化データメモリ５８に供給する。
【００２３】
経時変化データメモリ５８には、後述する各種放電（リセット放電、アドレス放電、サスティン放電）毎に、ＰＤＰ５０の累積使用時間と、その放電を生起させるべく印加される各種駆動パルス（リセットパルス、走査パルス、サスティンパルス）の最適ピーク電位（最適パルス電圧）と、を対応づけして示す経時変化データが予め記憶されている。すなわち、ＰＤＰ５０の各放電セルは、その累積使用時間が長くなるほど放電開始電圧が高くなる。そこで、予め、ＰＤＰ５０の累積使用時間毎（例えば１０時間毎）に、その累積使用時間の段階で確実に放電を生起し得る駆動パルスの最適ピーク電位を測定しておき、両者を対応付けして経時変化データメモリ５８に記憶しておくのである。例えば図６（ａ）はリセットパルスの最適ピーク電位と累積使用時間との対応関係を示す図であり、図６（ｂ）は走査パルスの最適ピーク電位と累積使用時間との対応関係を示す図であり、図６（ｃ）はサスティンパルスの最適ピーク電位と累積使用時間との対応関係を示す図である。尚、図６（ｂ）では、後述する選択書込アドレス行程ＷWにおいて印加される書込走査パルスの最適ピーク電位を示している。又、図６（ｂ）及び図６（ｃ）中の波線はそのピーク電位として取り得る上限の電圧値を示すものであり、図６（ａ）〜図６（ｃ）中の一点鎖線は下限の電圧値を示すものである。図６（ａ）〜図６（ｃ）に示すように、累積使用時間が長くなるほど、走査パルスの最適ピーク電位はサスティンパルスの最適ピーク電位よりも大となり、リセットパルスの最適ピーク電位は、走査パルスの最適ピーク電位よりも大となる。
【００２４】
経時変化データメモリ５８は、駆動制御回路５６から供給された読み出し指令に応じて、上記累積使用時間情報によって示される累積使用時間に対応した最適パルス値を各駆動パルス毎に示す経時変化データを読み出して駆動制御回路５６に供給する。
【００２５】
駆動制御回路５６は、先ず、入力映像信号を各画素毎にその全ての輝度レベルを２５６階調にて表現する８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理からなる多階調化処理を施す。すなわち、先ず、誤差拡散処理では、上記画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとし、周辺画素各々に対応した画素データにおける誤差データを重み付け加算したものを、上記表示データに反映させることにより６ビットの誤差拡散処理画素データを得る。かかる誤差拡散処理によれば、原画素における下位２ビット分の輝度が周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。次に、駆動制御回路５６は、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算することによりディザ加算画素データを得る。かかるディザ係数の加算によれば、上記の如き画素単位で眺めた場合には、ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、上記ディザ加算画素データの上位４ビット分を、図７に示す如き、全輝度レベルを１５階調にて表す４ビットの多階調化画素データＰＤＳに変換する。そして、駆動制御回路５６は、多階調化画素データＰＤＳを図７に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４（後述する）の各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００２６】
更に、駆動制御回路５６は、上記構造を有するＰＤＰ５０を図８に示す如きサブフィールド法（サブフレーム法）を採用した発光駆動シーケンスに従って駆動させるべき各種制御信号をＸ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６は、図８に示す如き先頭のサブフィールドＳＦ１では、リセット行程Ｒ、選択書込アドレス行程ＷＷ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ２〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００２７】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６から供給された各種制御信号に応じて、図９に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００２８】
図９においては、図８に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１のリセット行程Ｒの前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰＹ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、図９に示す如く、リセットパルスＲＰＹ１におけるピーク電位Ｖｒ１は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰＹ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、リセット行程Ｒの前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００３０】
又、リセット行程Ｒの前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰＹ１と同一極性であり、且つ、上記リセットパルスＲＰＹ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００３１】
次に、サブフィールドＳＦ１のリセット行程Ｒの後半部では、Ｙ電極ドライバ５３が、図９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位Ｖｒ２に到るパルス波形を有するリセットパルスＲＰＹ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。更に、リセット行程Ｒの後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰＹ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰＹ２及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰＹ２における負のピーク電位は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰＹ２のピーク電位を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、選択書込アドレス行程ＷＷでのアドレス放電が不安定となるからである。リセット行程Ｒの後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰＹ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、後述する選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００３２】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷＷでは、Ｙ電極ドライバ５３が、図９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位Ｖsel1及びパルス幅Ｗａを有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。Ｘ電極ドライバ５１は、リセット行程Ｒの後半部で行電極Ｘ１〜Ｘｎに印加したベースパルスＢＰ＋をこの選択書込アドレス行程ＷＷにおいても引き続き行電極Ｘ１〜Ｘｎ各々に印加する。尚、上記ベースパルスＢＰ−及びベースパルスＢＰ＋各々の電位は、書込走査パルスＳＰＷの非印加期間中における行電極Ｘ及びＹ間の電圧が放電セルＰＣの放電開始電圧よりも低くなるような電位に設定されている。
【００３３】
更に、この選択書込アドレス行程ＷＷでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有するパルス幅Ｗａの画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びベースパルスＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びベースパルスＢＰ＋に基づく電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、リセット行程Ｒにおいて初期化された消灯モードの状態を維持する。
【００３４】
次に、サブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、上述した如き点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。そして、かかるサスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３５】
次に、サブフィールドＳＦ２〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図９に示す如き負極性のピーク電位Ｖsel2及びパルス幅Ｗａを有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じた画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位、及びパルス幅Ｗａを有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００３６】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図９に示す如く、行電極Ｘ及びＹ交互に、そのサブフィールドの輝度重みに対応した回数（偶数回数）分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。この際、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉにおいて最終に印加されるサスティンパルスＩＰに応じてサスティン放電が生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には正極性の壁電荷が形成される。そして、かかる最終サスティンパルスＩＰの印加後、Ｙ電極ドライバ５３は、図９に示す如く時間経過に伴う前縁部での電位推移が緩やかな負極性のピーク電位を有する壁電荷調整パルスＣＰを行電極Ｙ１〜Ｙｎに印加する。かかる壁電荷調整パルスＣＰの印加に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起され、その内部に形成されていた壁電荷の一部が消去される。これにより、放電セルＰＣ内の壁電荷の量が、次の選択消去アドレス行程ＷＤにおいて正しく選択消去アドレス放電を生起させ得る量に調整される。
【００３７】
そして、最終のサブフィールドＳＦ１４の最後尾において、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００３８】
以上の如き駆動を、図７に示す如き１５通りの画素駆動データＧＤに基づいて実行する。かかる駆動によると、図７に示すように、輝度レベル０を表現する場合（第１階調）を除き、先ず、先頭のサブフィールドＳＦ１において各放電セルＰＣ内で書込アドレス放電が生起され（二重丸にて示す）、この放電セルＰＣは点灯モードに設定される。その後、サブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドの選択消去アドレス行程ＷOのみで選択消去アドレス放電が生起され（黒丸にて示す）、放電セルＰＣは消灯モードに設定される。つまり、各放電セルＰＣは、表現すべき中間輝度に対応した分だけ連続したサブフィールド各々で点灯モードに設定され、これらサブフィールドの各々に割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）。この際、１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。よって、図７に示す如き第１〜第１５階調駆動による１５種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１５階調分の中間輝度が表現される。
【００３９】
かかる駆動によれば、１フィールド表示期間内において、その発光パターン（点灯状態、消灯状態）が互いに反転する領域が１画面内に混在することは無いので、このような状態で生じる疑似輪郭が防止される。
【００４０】
又、かかる駆動によると、先ず、先頭のサブフィールドＳＦ１において、全放電セルＰＣを消灯モード状態に初期化すべきリセット放電を生起させた後、この消灯モード状態にある放電セルＰＣを点灯モード状態に遷移させるべき選択書込アドレス放電を生起させる。そして、ＳＦ１に後続するサブフィールドＳＦ２〜ＳＦ１４各々の内の１のサブフィールドにおいて、点灯モード状態にある放電セルＰＣを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させるという選択消去アドレス法を採用した駆動を実施するようにしている。よって、かかる駆動によって黒表示（輝度レベル０）を行うと、１フィールド表示期間を通して生起される放電は、先頭サブフィールドＳＦ１でのリセット放電だけとなる。つまり、先頭のサブフィールドＳＦ１で全放電セルＰＣを点灯モード状態に初期化するリセット放電を生起させてから、これを消灯モード状態に遷移させるべき選択消去アドレス放電を生起させる駆動を実施する場合に比して、１フィールド表示期間を通して生起される放電回数が少なくなる。従って、かかる駆動によれば、暗い画像を表示する際のコントラスト、いわゆる暗コントラストを向上させることができる。
【００４１】
尚、ＰＤＰ５０を駆動するにあたり、図８に示す如き選択消去アドレス法に代わり図１０に示す如き選択書込アドレス法に基づく発光駆動シーケンスを採用しても良い。
【００４２】
この際、駆動制御回路５６は、図１０に示す如きサブフィールドＳＦ１〜ＳＦ１４各々において、選択書込アドレス行程ＷＷ、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路５６は、先頭のサブフィールドＳＦ１に限り、選択書込アドレス行程ＷＷに先立ち、リセット行程Ｒに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００４３】
パネルドライバ（Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５）は、駆動制御回路５６から供給された各種制御信号に応じて、図１１に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００４４】
尚、図１１においては、図１０に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。又、図１１において、サブフィールドＳＦ１のリセット行程Ｒ及び選択書込アドレス行程ＷＷ各々での動作は図９に示されるものと同一であるのでその説明は省略する。
【００４５】
先ず、先頭のサブフィールドＳＦ１のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【００４６】
次に、サブフィールドＳＦ１〜ＳＦ１４各々の消去行程Ｅでは、Ｙ電極ドライバ５３は、リセット行程Ｒの後半部において印加したリセットパルスＲＰＹ２と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。この間、Ｘ電極ドライバ５１は、リセット行程Ｒの後半部と同様に、正極性の所定ベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ＋に応じて、上記の如きサスティン放電の生起された放電セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、放電セルＰＣ内に形成されていた壁電荷の一部が消去され、この放電セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の選択書込アドレス行程ＷＷにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００４７】
次に、サブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１１に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各放電セルＰＣ内の壁電荷形成状態は、リセット行程Ｒでの第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、リセット行程Ｒの後半部において印加されるリセットパルスＲＰＹ２と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての放電セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【００４８】
そして、図７に示される駆動と同様に、先頭から連続したサブフィールド各々の選択書込アドレス行程ＷＷにおいて選択書込アドレス放電を生起させることにより、（Ｎ＋１）階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度表示を行う。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４により図７と同様に１５階調分の中間輝度表示を行うのである。
【００４９】
この際、かかる駆動を採用した場合には、１フィールド表示期間内の全サブフィールドの内で、選択書込アドレス放電を生起させるサブフィールドの組み合わせ方により、２Ｎ階調分（Ｎ：１フィールド表示期間内のサブフィールド数）の中間輝度を表現することができる。すなわち、１４個のサブフィールドＳＦ１〜ＳＦ１４において、選択書込アドレス放電を生起させるサブフィールドの組み合わせパターンは、２14通り存在するので１６３８４階調分の中間輝度表示が可能となる。
【００５０】
又、図１０に示す如き選択書込アドレス法を採用した駆動によれば、図１１に示されるように、リセット行程Ｒにおいて行電極Ｙに印加されるリセットパルスＲＰＹ２と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では一貫して選択書込アドレス行程ＷＷが実施されるので、走査パルスを生成する回路は１系統だけで済み、且つ各選択書込アドレス行程ＷＷでは、列電極側を陽極とした一般的な列側陽極放電を生起させるものであれば良い。
【００５１】
よって、ＰＤＰ５０を駆動するにあたり、図１０及び図１１に示されるが如き選択書込アドレス法に基づく駆動を採用した場合には、図８及び図９に示されるが如き選択消去アドレス法に基づく駆動を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【００５２】
尚、図９又は図１１に示される駆動では、先頭のサブフィールドＳＦ１のリセット行程Ｒにおいて、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【００５３】
更に、図９又は図１１に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【００５４】
又、図９又は図１１に示される駆動においては、輝度重みが最も小なるサブフィールドＳＦ１のサスティン行程Ｉでは、サスティン放電を１回だけ生起させるようにして、低輝度を表現する低階調時の表示再現性を高めている。更に、サブフィールドＳＦ１のサスティン行程Ｉでは、サスティン放電を生起させるべく印加されるサスティンパルスＩＰが１回だけである。よって、この１回分のサスティンパルスＩＰに応じて生起されたサスティン放電の終息後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成された状態となる。これにより、次のサブフィールドＳＦ２の選択消去アドレス行程ＷＤでは、列電極Ｄ及び行電極Ｙ間において列電極Ｄを陽極側とした放電（以降、列側陽極放電と称する）を選択消去アドレス放電として生起させることが可能となる。一方、後続するサブフィールドＳＦ２〜ＳＦ１４各々のサスティン行程Ｉでは、サスティンパルスＩＰの印加回数を偶数としている。よって、各サスティン行程Ｉの終了直後は、行電極Ｙ近傍に負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となるので、各サスティン行程Ｉに引き続き実施される選択消去アドレス行程ＷＤでは、列側陽極放電が可能となる。従って、列電極Ｄに対しては正極性のパルスが印加されるだけとなり、アドレスドライバ５５の高コスト化を防げる。
【００５５】
又、図１に示されるＰＤＰ５０においては、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【００５６】
以下に、かかる構成を採用したことによる作用効果について図１２及び図１３を参照しつつ説明する。
【００５７】
尚、図１２は、上述した如き酸化マグネシウム層１３及び蛍光体層１７各々の内の酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた、いわゆる従来のＰＤＰに図９又は図１１に示す如きリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５８】
一方、図１３は、酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませた、本発明によるＰＤＰ５０に対して、リセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【００５９】
図１２に示されるように、従来のＰＤＰによると、リセットパルスＲＰＹ１の印加に応じて比較的強い列側陰極放電が１［ｍｓ］以上に亘って継続してしまうが、本発明によるＰＤＰ５０によると、図１３に示す如く列側陰極放電が約0.04［ｍｓ］以内に終息する。すなわち、従来のＰＤＰに比して列側陰極放電における放電遅れ時間を大幅に短縮できるのである。
【００６０】
従って、図９又は図１１の如き、立ち上がり区間での電位推移が緩やかな波形を有するリセットパルスＲＰＹ１をＰＤＰ５０の行電極Ｙに印加することによって列側陰極放電を生起させると、リセットパルスＲＰＹ１の電位がピーク電位に到る前にその放電が終息する。よって、行電極及び列電極間に印加される電圧が低い段階で、列側陰極放電が終息することになるので、図１３に示す如く、その放電強度も図１２の場合よりも大幅に低下する。
【００６１】
すなわち、立ち上がり時の電位推移が緩やかな波形を有する例えば図９に示す如きリセットパルスＲＰＹ１を、酸化マグネシウム層１３のみならず蛍光体層１７にもＣＬ発光ＭｇＯ結晶体が含まれているＰＤＰ５０に印加することにより、放電強度が弱い列側陰極放電を生起させるようにしたのである。従って、本発明によれば、このように放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【００６２】
ところで、上述した如きＣＬ発光ＭｇＯ結晶体を酸化マグネシウム層１３のみならず蛍光体層１７にも含ませることにより、各放電セル内での放電確率を高めることができるようになるが、経時変化により、各放電セル内の放電開始電圧が上昇して誤放電が生じ易くなる。
【００６３】
そこで、図１に示されるプラズマディスプレイ装置においては、経時変化に伴う放電開始電圧の推移に追従させて、リセットパルス、走査パルス、サスティンパルス各々のピーク電位を個別に調整するようにしている。
【００６４】
すなわち、図９又は図１１に示す駆動を実施するにあたり、駆動制御回路５６は、経時変化データメモリ５８から読み出された経時変化データに基づき、所定期間又は各フィールド（又はフレーム）毎に、以下の如く、各駆動パルスにおけるピーク電位の制御を行う。
【００６５】
先ず、図９又は図１１に示されるリセット行程Ｒにおいて、駆動制御回路５６は、かかる経時変化データによって示されるリセットパルスの最適ピーク電位をそのパルスのピーク電位とするリセットパルスを生成させるべきリセットパルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なピーク電位（図６（ａ）の実線にて示す）をピーク電位Ｖｒ１とする、図９又は図１１に示す如き波形を有するリセットパルスＲＰＹ１を生成する。又、図９又は図１１に示される選択書込アドレス行程ＷＷでは、駆動制御回路５６は、上記経時変化データによって示される走査パルスの最適ピーク電位をそのパルスのピーク電位とする走査パルスを生成させるべき走査パルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なピーク電位（図６（ｂ）の実線にて示す）をピーク電位Ｖsel1とする、図９又は図１１に示す如き波形を有する書込走査パルスＳＰＷを生成する。又、図９又は図１１に示されるサスティン行程Ｉにおいて、駆動制御回路５６は、上記経時変化データによって示されるサスティンパルスの最適ピーク電位をそのパルスのピーク電位とするサスティンパルスを生成させるべきサスティンパルス生成信号をＸ電極ドライバ５１及びＹ電極ドライバ５３に供給する。これにより、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々は、現時点での累積使用時間において最適なピーク電位（図６（ｃ）の実線にて示す）をピーク電位Ｖsusとする、図９又は図１１に示す如き波形を有するサスティンパルスＩＰを生成する。
【００６６】
このように、図１に示されるプラズマディスプレイ装置では、各駆動パルス（リセットパルス、走査パルス、サスティンパルス）毎に、予め、ＰＤＰ５０の累積使用時間に対応した最適ピーク電位を求めておき、両者を対応づけして示す経時変化データを記憶しておく。そして、かかる経時変化データによって示される現時点での累積使用時間に対応した最適ピーク電位と一致させるように、リセットパルス、走査パルス、及びサスティンパルス各々のピーク電位を個別に調整するのである。
【００６７】
よって、かかるピーク電位調整によれば、例え経時変化に伴い放電開始電圧が上昇しても、それに追従して駆動パルスのピーク電位も高くなるので放電が確実に生起されるようになり、長期間に亘り誤放電の抑制された良好な表示品質を維持させることが可能になる。
【００６８】
尚、上記実施例では、図９又は図１１に示される各種駆動パルスの内で、リセットパルスＲＰＹ１、書込走査パルスＳＰＷ及びサスティンパルスＩＰに対してのみ、そのピーク電位の調整を行うようにしているが、リセットパルスＲＰＹ２及び消去走査パルスＳＰＤに対しても同様に実施するようにしても良い。すなわち、リセットパルスＲＰＹ２及び消去走査パルスＳＰＤ各々毎に、予め累積使用時間に対応した最適なピーク電位を求めておき、これら駆動パルス（ＲＰＹ２、ＳＰＤ）各々と累積使用時間とを対応付けして示す経時変化データを経時変化データメモリ５８に記憶させておく。そして、駆動制御回路５６により、かかる経時変化データによって示される現時点での累積使用時間に対応した最適ピーク電位と一致させるように、リセットパルスＲＰＹ２のピーク電位Ｖｒ２及び消去走査パルスＳＰＤのピーク電位Ｖsel2を夫々個別に調整するのである。
【００６９】
又、上記実施例においては、累積使用時間に追従させて書込走査パルスＳＰＷのピーク電位Ｖsel1（又は消去走査パルスＳＰＤのピーク電位Ｖsel2）及びサスティンパルスＩＰのピーク電位Ｖsusを調整するようにしているが、ピーク電位を調整する代わりにそのパルス幅を調整するようにしても良い。すなわち、ＰＤＰ５０の累積使用時間が長くなるほど放電開始電圧が高くなり、それに伴い放電遅れが大となる。そこで、その放電遅れに追従させて確実に放電を生起させ得るパルス幅となるように、書込走査パルスＳＰＷ（又は消去走査パルスＳＰＤ）のパルス幅Ｗａ及びサスティンパルスＩＰのパルス幅Ｗｂを広げるべき調整を行うのである。かかる調整を実施するにあたり、先ず、ＰＤＰ５０の累積使用時間に対応した最適なパルス幅を各駆動パルス毎に予め求めておき、この累積使用時間と最適パルス幅とを対応づけして示す経時変化データを経時変化データメモリ５８に記憶させておく。そして、かかる経時変化データメモリ５８から読み出された経時変化データに基づき、駆動制御回路５６は、所定期間又は各フィールド（又はフレーム）毎に、以下の如く、走査パルス及びサスティンパルス各々のパルス幅の制御を行う。
【００７０】
つまり、図９又は図１１に示される選択書込アドレス行程ＷＷ（又は選択消去アドレス行程ＷＤ）では、駆動制御回路５６は、上記経時変化データによって示される走査パルスの最適パルス幅と同一パルス幅を有する書込走査パルス（又は消去走査パルス）を生成させるべき走査パルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なパルス幅Ｗａを有する書込走査パルスＳＰＷ（又は消去走査パルスＳＰＤ）を生成する。又、図９又は図１１に示されるサスティン行程Ｉにおいて、駆動制御回路５６は、上記経時変化データによって示されるサスティンパルスの最適パルス幅と同一パルス幅を有するサスティンパルスを生成させるべきサスティンパルス生成信号をＸ電極ドライバ５１及びＹ電極ドライバ５３に供給する。これにより、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々は、現時点での累積使用時間において最適なパルス幅Ｗｂを有するサスティンパルスＩＰを生成する。
【００７１】
よって、かかるパルス幅調整によれば、経時変化に伴い放電開始電圧が上昇して放電遅れが大となっても、それに追従して駆動パルスのパルス幅も長くなるので放電が確実に生起されるようになり、長期間に亘り誤放電の抑制された良好な表示品質を維持させることが可能になる。尚、サスティンパルスＩＰのパルス幅を調整するにあたり、各サブフィールドＳＦ毎にその先頭のサスティンパルスＩＰのみを対象として上記の如きパルス幅の調整を行うようにしても良い。これにより、サスティンパルスＩＰのパルス幅の増大に伴う各サブフィールド毎のサスティン行程Ｉの実行期間の増加を抑えることが可能となる。
【００７２】
又、上記実施例においては、ＰＤＰ５０の累積使用時間に応じて各駆動パルスのピーク電位及びパルス幅の内の一方を調整するようにしているが、両者を共に調整するようにしても良い。
【００７３】
又、上記リセットパルスＲＰＹ１及びＲＰｒ２の波形としては、図９又は図１１に示されるが如き波形に限定されるものではなく、例えば図１４に示す如き、時間経過に伴い徐々にその電圧推移時の傾きが変化するものであっても良い。更に、図９及び図１１に示されるように、リセット行程Ｒでは、全ての放電セルに対して一斉にリセット放電を生起させるようにしているが、夫々が複数の放電セルからなる放電セルブロック毎に、リセット放電を時間的に分散させて実施するようにしても良い。
【００７４】
又、図５に示す実施例においては、ＰＤＰ５０の背面基板１４側に設けられている蛍光体層１７内にＭｇＯ結晶体を含ませるようにしているが、図１５に示す如く、蛍光体粒子からなる蛍光体粒子層１７ａと、二次電子放出材からなる二次電子放出層１８とを積層したもので蛍光体層１７を形成するようにしても良い。この際、二次電子放出層１８としては、蛍光体粒子層１７ａの表面上に、二次電子放出材からなる結晶（例えば、ＣＬ発光ＭｇＯ結晶体を含んだＭｇＯ結晶）を敷き詰めて形成するようにしてもよく、或いは二次電子放出材を薄膜成膜して形成させるようにしても良い。
【実施例２】
【００７５】
図１６は、本発明によるプラズマディスプレイ装置の他の構成を示す図である。
【００７６】
尚、図１６に示されるプラズマディスプレイ装置のＰＤＰ５０は、図１に示されるプラズマディスプレイ装置のＰＤＰ５０と同一であり、図２〜図５、図１５に示す如き構成を有するものである。更に、図１６に示されるプラズマディスプレイ装置のＸ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、累積使用時間タイマ５７及び経時変化データメモリ５８各々も、図１に示されるものと同一動作を為すものである。ただし、図１６に示されるプラズマディスプレイ装置は、ＰＤＰ５０の駆動方法が図１に示されるものとは異なる。
【００７７】
すなわち、図１６に示される駆動制御回路５６０は、各画素毎の８ビットの画素データに対して前述した如き誤差拡散処理及びディザ処理を施して得られた４ビットの多階調化画素データＰＤＳを、図１７に示す如きデータ変換テーブルに従って１４ビットの画素駆動データＧＤに変換する。駆動制御回路５６０は、かかる画素駆動データＧＤにおける第１〜第１４ビットを夫々サブフィールドＳＦ１〜ＳＦ１４各々に対応させ、そのサブフィールドＳＦに対応したビット桁を画素駆動データビットとして１表示ライン分（ｍ個）ずつアドレスドライバ５５に供給する。
【００７８】
更に、駆動制御回路５６０は、上記構造を有するＰＤＰ５０を図１８に示す如き発光駆動シーケンスに従って駆動させるべき各種制御信号を、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、及びアドレスドライバ５５の各々に供給する。すなわち、駆動制御回路５６０は、１フィールド（１フレーム）表示期間内の先頭のサブフィールドＳＦ１では、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。かかるサブフィールドＳＦ１に後続するＳＦ２では、第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、１フィールド表示期間内の最後尾のサブフィールドＳＦ１４に限り、サスティン行程Ｉの実行後、駆動制御回路５６０は、消去行程Ｅに従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【００７９】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６０から供給された各種制御信号に応じて、図１９に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【００８０】
尚、図１９においては、図１８に示されるサブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１〜ＳＦ３、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。
【００８１】
先ず、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部では、Ｙ電極ドライバ５３が、サスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ１Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、図１９に示す如く、リセットパルスＲＰ１Ｙ１におけるピーク電位Ｖｒ３は、サスティンパルスのピーク電位よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記リセットパルスＲＰ１Ｙ１の印加に応じて、全ての放電セルＰＣ各々内の行電極Ｙ及び列電極Ｄ間において第１リセット放電が生起される。すなわち、第１リセット行程Ｒ１の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる放電（以下、列側陰極放電と称する）を上記第１リセット放電として生起させるのである。かかる第１リセット放電に応じて、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成される。
【００８２】
次に、第１リセット行程Ｒ１の前半部では、Ｘ電極ドライバ５１が、かかるリセットパルスＲＰ１Ｙ１と同一極性であり、且つ、このリセットパルスＲＰ１Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有するリセットパルスＲＰＸを全ての行電極Ｘ１〜Ｘｎ各々に印加する。
【００８３】
そして、第１リセット行程Ｒ１の後半部では、Ｙ電極ドライバ５３が、図１９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位Ｖｒ４に到るパルス波形を有するリセットパルスＲＰ１Ｙ２を発生し、これを全ての行電極Ｙ１〜Ｙｎに印加する。この際、かかるリセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ１Ｙ２のピーク電位Ｖｒ４は、上記第１リセット放電に応じて行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電位である。又、リセットパルスＲＰ１Ｙ２のピーク電位Ｖｒ４は、後述する負極性の書込走査パルスＳＰＷのピーク電位よりも高い電位、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ１Ｙ２のピーク電位Ｖｒ４を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、後述する第１選択書込アドレス行程Ｗ１Ｗでのアドレス放電が不安定となるからである。第１リセット行程Ｒ１の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ１Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第１選択書込アドレス行程Ｗ１Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００８４】
次に、サブフィールドＳＦ１の第１選択書込アドレス行程Ｗ１Ｗでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位Ｖsel1及びパルス幅Ｗａを有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、０ボルトの電圧を行電極Ｘ１〜Ｘｎ各々に印加する。更に、第１選択書込アドレス行程Ｗ１Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ１に対応した画素駆動データビットの論理レベルに応じた画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有するパルス幅Ｗａの画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第１リセット行程Ｒ１において初期化された消灯モードの状態を維持する。
【００８５】
次に、サブフィールドＳＦ１の微小発光行程ＬＬでは、Ｙ電極ドライバ５３が、図１９に示す如き正極性の所定のピーク電位を有する微小発光パルスＬＰを行電極Ｙ１〜Ｙｎに同時に印加する。かかる微小発光パルスＬＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間において放電（以下、微小発光放電と称する）が生起される。つまり、微小発光行程ＬＬでは、放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間では放電が生起されるものの、行電極Ｘ及びＹ間には放電が生起させることのない電位を行電極Ｙに印加することにより、点灯モードに設定されている放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間のみで微小発光放電を生起させるのである。この際、微小発光パルスＬＰのピーク電位は、後述するサブフィールドＳＦ２以降のサスティン行程Ｉにて印加するサスティンパルスＩＰのピーク電位よりも低い電位であり、例えば、後述する選択消去アドレス行程ＷＤにおいて行電極Ｙに印加されるベース電位と同一である。又、図１９に示す如く、微小発光パルスＬＰにおける電位の立ち上がり区間での時間経過に伴う変化率は、リセットパルス（ＲＰ１Ｙ１，ＲＰ２Ｙ１）における立ち上がり区間での変化率よりも高い。つまり、微小発光パルスＬＰの前縁部における電位推移をリセットパルスの前縁部における電位推移よりも急峻にすることにより、第１リセット行程Ｒ１で生起される第１リセット放電よりも強い放電を生起させるのである。ここで、かかる放電は、前述した如き列側陰極放電であり且つ、サスティンパルスＩＰよりもそのピーク電位が低い微小発光パルスＬＰによって生起された放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電（後述する）よりもその放電に伴う発光輝度が低い。すなわち、微小発光行程ＬＬでは、第１リセット放電よりも高い輝度レベルの発光を伴う放電であるものの、サスティン放電よりもその放電に伴う輝度レベルが低い放電、つまり表示用に利用できる程度の微小な発光を伴う放電を微小発光放電として生起させるのである。この際、微小発光行程ＬＬの直前において実施される第１選択書込アドレス行程Ｗ１Ｗでは、放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間で選択書込アドレス放電が生起される。よって、サブフィールドＳＦ１では、かかる選択書込アドレス放電に伴う発光と上記微小発光放電に伴う発光とによって、輝度レベル０よりも１段階だけ高輝度な階調に対応した輝度が表現されるのである。
【００８６】
尚、上記微小発光放電後、行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が夫々形成される。
【００８７】
次に、サブフィールドＳＦ２の第２リセット行程Ｒ２の前半部では、Ｙ電極ドライバ５３が、後述するサスティンパルスに比して時間経過に伴う前縁部での電位推移が緩やかな波形を有する正極性のリセットパルスＲＰ２Ｙ１を全ての行電極Ｙ１〜Ｙｎに印加する。尚、図１９に示す如く、リセットパルスＲＰ２Ｙ１のピーク電位Ｖｒ１は、リセットパルスＲＰ１Ｙ１のピーク電位Ｖｒ３よりも高い。又、この間、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定し、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｙ１の印加に伴う行電極Ｘ及びＹ間での面放電を防止し得るピーク電位を有する正極性のリセットパルスＲＰ２Ｘを全ての行電極Ｘ１〜Ｘｎ各々に印加する。尚、行電極Ｘ及びＹ間で面放電が生じないのであれば、Ｘ電極ドライバ５１は、上記リセットパルスＲＰ２Ｘを印加する代わりに、全ての行電極Ｘ１〜Ｘｎを接地電位（０ボルト）に設定するようにしても良い。上記リセットパルスＲＰ２Ｙ１の印加に応じて、放電セルＰＣ各々の内で上記微小発光行程ＬＬにて列側陰極放電が生起されなかった放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間において、かかる微小発光行程ＬＬでの列側陰極放電よりも弱い第１リセット放電が生起される。すなわち、第２リセット行程Ｒ２の前半部では、行電極Ｙが陽極側、列電極Ｄが陰極側となるように両電極間に電圧を印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を上記第１リセット放電として生起させるのである。一方、上記微小発光行程ＬＬにおいて既に微小発光放電が生起された放電セルＰＣ内では、上記リセットパルスＲＰ２Ｙ１の印加が為されても放電は生起されない。従って、第２リセット行程Ｒ２の前半部の終了直後、全ての放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、列電極Ｄ近傍には正極性の壁電荷が形成された状態となる。そして、サブフィールドＳＦ２の第２リセット行程Ｒ２の後半部では、Ｙ電極ドライバ５３が、図１９に示す如く時間経過に伴い緩やかに電位が下降して負極性のピーク電位Ｖｒ２に到るパルス波形を有するリセットパルスＲＰ２Ｙ２を行電極Ｙ１〜Ｙｎに印加する。更に、第２リセット行程Ｒ２の後半部では、Ｘ電極ドライバ５１が、正極性の所定のベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。この際、これら負極性のリセットパルスＲＰ２Ｙ２及び正極性のベースパルスＢＰ＋の印加に応じて、全ての放電セルＰＣ内の行電極Ｘ及びＹ間において第２リセット放電が生起される。尚、リセットパルスＲＰ２Ｙ２及びベースパルスＢＰ＋各々のピーク電位は、上記第１リセット放電によって行電極Ｘ及びＹ各々の近傍に形成された壁電荷を考慮した上で、行電極Ｘ及びＹ間において確実に上記第２リセット放電を生起させることができる最低の電圧である。又、リセットパルスＲＰ２Ｙ２における負のピーク電位Ｖｒ２は、負極性の書込走査パルスＳＰＷのピーク電位よりも高い電圧、つまり０ボルトに近い電位に設定されている。すなわち、リセットパルスＲＰ２Ｙ２のピーク電位Ｖｒ２を書込走査パルスＳＰＷのピーク電位よりも低くしてしまうと、行電極Ｙ及び列電極Ｄ間において強い放電が生起され、列電極Ｄ近傍に形成されていた壁電荷が大幅に消去されてしまい、第２選択書込アドレス行程Ｗ２Ｗでのアドレス放電が不安定となるからである。ここで、第２リセット行程Ｒ２の後半部において生起された第２リセット放電により、各放電セルＰＣ内の行電極Ｘ及びＹ各々の近傍に形成されていた壁電荷が消去され、全ての放電セルＰＣが消灯モードに初期化される。更に、上記リセットパルスＲＰ２Ｙ２の印加に応じて、全ての放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても微弱な放電が生起され、かかる放電により、列電極Ｄ近傍に形成されていた正極性の壁電荷の一部が消去され、第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。
【００８８】
次に、サブフィールドＳＦ２の第２選択書込アドレス行程Ｗ２Ｗでは、Ｙ電極ドライバ５３が、図１９に示す如き負極性の所定ベース電位を有するベースパルスＢＰ−を行電極Ｙ１〜Ｙｎに同時に印加しつつ、負極性のピーク電位Ｖsel1及びパルス幅Ｗａを有する書込走査パルスＳＰＷを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。この間、Ｘ電極ドライバ５１は、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｘ１〜Ｘｎ各々に印加する。更に、第２選択書込アドレス行程Ｗ２Ｗでは、アドレスドライバ５５が、先ず、サブフィールドＳＦ２に対応した画素駆動データビットの論理レベルに応じたピーク電位を有する、パルス幅Ｗａの画素データパルスＤＰを生成する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットが供給された場合には正極性のピーク電位を有するパルス幅Ｗａの画素データパルスＤＰを生成する。一方、放電セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに応じて、低電圧(０ボルト)の画素データパルスＤＰを生成する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各書込走査パルスＳＰＷの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記書込走査パルスＳＰＷと同時に、点灯モードに設定させるべき高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には選択書込アドレス放電が生起される。更に、かかる選択書込アドレス放電の直後、この放電セルＰＣ内の行電極Ｘ及びＹ間にも微弱な放電が生起される。つまり、書込走査パルスＳＰＷが印加された後、行電極Ｘ及びＹ間にはベースパルスＢＰ−及びＢＰ＋に応じた電圧が印加されるが、この電圧は各放電セルＰＣの放電開始電圧よりも低い電圧に設定されている為、かかる電圧の印加だけでは放電セルＰＣ内で放電が生起されることはない。ところが、上記選択書込アドレス放電が生起されると、この選択書込アドレス放電に誘発されて、ベースパルスＢＰ−及びＢＰ＋による電圧印加だけで、行電極Ｘ及びＹ間に放電が生起されるのである。かかる放電並びに上記選択書込アドレス放電により、この放電セルＰＣは、その行電極Ｙ近傍に正極性の壁電荷、行電極Ｘ近傍に負極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、点灯モードに設定される。一方、上記書込走査パルスＳＰＷと同時に、消灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択書込アドレス放電は生起されず、それ故に行電極Ｘ及びＹ間にも放電が生じることはない。よって、この放電セルＰＣは、その直前までの状態、すなわち、第２リセット行程Ｒ２において初期化された消灯モードの状態を維持する。
【００８９】
次に、サブフィールドＳＦ２のサスティン行程Ｉでは、Ｙ電極ドライバ５３が、正極性のピーク電位を有するサスティンパルスＩＰを１パルス分だけ発生しこれを行電極Ｙ１〜Ｙｎ各々に同時に印加する。この間、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎを接地電位（０ボルト）の状態に設定し、アドレスドライバ５５は、列電極Ｄ１〜Ｄｍを接地電位（０ボルト）の状態に設定する。上記サスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、このサブフィールドＳＦ１の輝度重みに対応した１回分の表示発光が為される。又、かかるサスティンパルスＩＰの印加に応じて、点灯モードに設定されている放電セルＰＣ内の行電極Ｙ及び列電極Ｄ間においても放電が生起される。かかる放電並びに上記サスティン放電により、放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。
【００９０】
次に、サブフィールドＳＦ３〜ＳＦ１４各々の選択消去アドレス行程ＷOでは、Ｙ電極ドライバ５３が、正極性の所定ベース電位を有するベースパルスＢＰ＋を行電極Ｙ１〜Ｙｎ各々に印加しつつ、図１９に示す如き負極性のピーク電位Ｖsel2及びパルス幅Ｗａを有する消去走査パルスＳＰＤを行電極Ｙ１〜Ｙｎ各々に順次択一的に印加して行く。尚、ベースパルスＢＰ＋のピーク電位は、この選択消去アドレス行程ＷOの実行期間中に亘り、行電極Ｘ及びＹ間での誤った放電を防止し得る電位に設定されている。又、選択消去アドレス行程ＷOの実行期間中に亘り、Ｘ電極ドライバ５１は、行電極Ｘ１〜Ｘｎ各々を接地電位（０ボルト）に設定する。又、この選択消去アドレス行程ＷＤにおいて、アドレスドライバ５５は、先ず、そのサブフィールドＳＦに対応した画素駆動データビットをその論理レベルに応じたピーク電位を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、放電セルＰＣを点灯モードから消灯モードに遷移させるべき論理レベル１の画素駆動データビットが供給された場合にはこれを正極性のピーク電位及びパルス幅Ｗａを有する画素データパルスＤＰに変換する。一方、放電セルＰＣの現状態を維持させるべき論理レベル０の画素駆動データビットが供給された場合にはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、アドレスドライバ５５は、かかる画素データパルスＤＰを１表示ライン分(ｍ個)ずつ、各消去走査パルスＳＰＤの印加タイミングに同期して列電極Ｄ１〜Ｄｍに印加して行く。この際、上記消去走査パルスＳＰＤと同時に、高電圧の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間に選択消去アドレス放電が生起される。かかる選択消去アドレス放電により、この放電セルＰＣは、その行電極Ｙ及びＸ各々の近傍に正極性の壁電荷、列電極Ｄ近傍に負極性の壁電荷が夫々形成された状態、すなわち、消灯モードに設定される。一方、上記消去走査パルスＳＰＤと同時に、低電圧（０ボルト）の画素データパルスＤＰが印加された放電セルＰＣ内の列電極Ｄ及び行電極Ｙ間には上述した如き選択消去アドレス放電は生起されない。よって、この放電セルＰＣは、その直前までの状態（点灯モード、消灯モード）を維持する。
【００９１】
又、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図１９に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている放電セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された放電セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各放電セルＰＣ内の壁電荷形成状態は、リセット行程Ｒでの第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、リセット行程Ｒの後半部において印加されるリセットパルスＲＰＹ２と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての放電セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【００９２】
そして、最終のサブフィールドＳＦ１４のサスティン行程Ｉの終了後、Ｙ電極ドライバ５３は、負極性のピーク電位を有する消去パルスＥＰを全ての行電極Ｙ１〜Ｙｎに印加する。かかる消去パルスＥＰの印加に応じて、点灯モード状態にある放電セルＰＣのみに消去放電が生起される。かかる消去放電によって点灯モード状態にあった放電セルＰＣは消灯モードの状態に遷移する。
【００９３】
以上の如き駆動を、図１７に示す如き１６通りの画素駆動データＧＤに基づいて実行する。
【００９４】
先ず、黒表示（輝度レベル０）を表現する第１階調よりも１段階だけ高輝度を表す第２階調では、図１７に示す如く、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。この際、これら選択書込アドレス放電及び微小発光放電に伴う発光時の輝度レベルは、１回分のサスティン放電に伴う発光時の輝度レベルよりも低い。よって、サスティン放電によって視覚される輝度レベルを「１」とした場合、第２階調では、輝度レベル「１」よりも低い輝度レベル「α」に対応した輝度が表現される。
【００９５】
次に、かかる第２階調よりも１段階だけ高輝度を表す第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第３階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のサスティン行程Ｉのみで１回分のサスティン放電に伴う発光が為され、輝度レベル「１」に対応した輝度が表現される。 
【００９６】
次に、かかる第３階調よりも１段階だけ高輝度を表す第４階調では、先ず、サブフィールドＳＦ１において、放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。更に、かかる第４階調では、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで放電セルＰＣを点灯モードに設定させる為の選択書込アドレス放電を生起させ（二重丸にて示す）、次のサブフィールドＳＦ３で放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第４階調では、サブフィールドＳＦ１にて輝度レベル「α」の発光が為され、ＳＦ２にて輝度レベル「１」の発光を伴うサスティン放電が１回分だけ実施されるので、輝度レベル「α」＋「１」に対応した輝度が表現される。
【００９７】
又、第５階調〜第１６階調各々では、サブフィールドＳＦ１において放電セルＰＣを点灯モードに設定させる選択書込アドレス放電を生起させ、この点灯モードに設定された放電セルＰＣを微小発光放電させる（□にて示す）。そして、その階調に対応した１のサブフィールドのみで放電セルＰＣを消灯モードに遷移させる為の選択消去アドレス放電を生起させる（黒丸にて示す）。よって、第５階調〜第１６階調各々では、サブフィールドＳＦ１にて上記微小発光放電が生起され、ＳＦ２にて１回分のサスティン放電を生起された後、その階調に対応した数だけ連続したサブフィールド各々（白丸にて示す）でそのサブフィールドに割り当てられている回数分だけサスティン放電が生起される。これにより、第５階調〜第１６階調各々では、輝度レベル「α」＋「１フィールド（又は１フレーム）表示期間内において生起されたサスティン放電の総数」に対応した輝度が視覚される。従って、図１７〜図１９に示される駆動によれば、輝度レベル「０」〜「２５５＋α」なる輝度範囲を図１７に示す如き１６段階にて表すことが可能となるのである。
【００９８】
この際、図１７〜図１９に示される駆動では、最も輝度重みが小なるサブフィールドＳＦ１において表示画像に寄与する放電として、サスティン放電ではなく微小発光放電を生起させるようにしている。かかる微小発光放電は、列電極Ｄ及び行電極Ｙ間で生起される放電である為、行電極Ｘ及びＹ間で生起されるサスティン放電に比べてその放電に伴う発光時の輝度レベルが低い。よって、かかる微小発光放電によって黒表示（輝度レベル０）よりも１段階だけ高輝度を表す（第２階調）場合には、サスティン放電によってこれを表す場合に比して輝度レベル０との輝度差が小となる。従って、低輝度画像を表現する際の階調表現能力が高まる。又、第２階調においては、サブフィールドＳＦ１に後続するＳＦ２の第２リセット行程Ｒ２ではリセット放電が生起されないので、このリセット放電に伴う暗コントラストの低下が抑制される。尚、図１７に示される駆動では、第４階調以降の各階調においてもサブフィールドＳＦ１において輝度レベルαの発光を伴う微小発光放電を生起させるようにしているが、第３階調以降の階調では、この微小発光放電を生起させないようにしても良い。要するに、微小発光放電に伴う発光は極めて低輝度（輝度レベルα）である為、これよりも高輝度な発光を伴うサスティン放電との併用が為される第４階調以降の階調では、輝度レベルαの輝度増加分を視覚することができなくなる場合があり、この際、微小発光放電を生起させる意義がなくなるからである。
【００９９】
ここで、ＰＤＰ５０を駆動するにあたり、図１８に示す如き選択消去アドレス法に代わり図２０に示す如き選択書込アドレス法に基づく発光駆動シーケンスを採用しても良い。
【０１００】
この際、駆動制御回路５６０は、図２０に示す如き１フィールド（フレーム）表示期間の先頭のサブフィールドＳＦ１において、第１リセット行程Ｒ１、第１選択書込アドレス行程Ｗ１Ｗ、及び微小発光行程ＬＬ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、駆動制御回路５６０は、サブフィールドＳＦ２〜ＳＦ１４各々において、第２選択書込アドレス行程Ｗ２Ｗ、サスティン行程Ｉ及び消去行程Ｅ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。又、駆動制御回路５６０は、サブフィールドＳＦ２において、第２選択書込アドレス行程Ｗ２Ｗに先立ち、第２リセット行程Ｒ２に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。
【０１０１】
パネルドライバ、すなわち、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５は、駆動制御回路５６０から供給された各種制御信号に応じて、図２１に示す如き各種駆動パルスを生成してＰＤＰ５０の列電極Ｄ、行電極Ｘ及びＹに供給する。
【０１０２】
尚、図２１においては、図２０に示されるサブフィールドＳＦ１〜ＳＦ１４の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２、並びに最後尾のサブフィールドＳＦ１４での動作のみを抜粋して示すものである。又、図２１において、サブフィールドＳＦ１の第１リセット行程Ｒ１及び第１選択書込アドレス行程Ｗ１Ｗ及び微小発光行程ＬＬ各々での動作、並びにＳＦ２の第２リセット行程Ｒ２、第２選択書込アドレス行程Ｗ２Ｗ及びサスティン行程Ｉでの動作は図１９に示されるものと同一であるのでその説明は省略する。
【０１０３】
先ず、サブフィールドＳＦ２〜ＳＦ１４各々の消去行程Ｅでは、Ｙ電極ドライバ５３は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加したリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と同一波形を有する負極性の消去パルスＥＰを行電極Ｙ１〜Ｙｎに印加する。この間、Ｘ電極ドライバ５１は、第２リセット行程Ｒ２の後半部と同様に、正極性の所定ベース電位を有するベースパルスＢＰ＋を全ての行電極Ｘ１〜Ｘｎ各々に印加する。かかる消去パルスＥＰ及びベースパルスＢＰ＋に応じて、上記の如きサスティン放電の生起された画素セルＰＣ内で微弱な消去放電が生起される。かかる消去放電により、画素セルＰＣ内に形成されていた壁電荷の一部が消去され、この画素セルＰＣは消灯モード状態に遷移する。更に、消去パルスＥＰの印加に応じて、画素セルＰＣ内の列電極Ｄ及び行電極Ｙ間でも微弱な放電が生起される。かかる放電により、列電極Ｄ近傍に形成されている正極性の壁電荷は、次の第２選択書込アドレス行程Ｗ２Ｗにおいて正しく選択書込アドレス放電を生起させ得る量に調整される。尚、サブフィールドＳＦ３〜ＳＦ１４各々では、選択消去アドレス行程ＷＤに代わり第２選択書込アドレス行程Ｗ２Ｗが実施される。
【０１０４】
次に、サブフィールドＳＦ３〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ５１及びＹ電極ドライバ５３が、図２１に示す如く、行電極Ｙ及びＸ交互に、そのサブフィールドの輝度重みに対応した回数分だけ繰り返し、正極性のピーク電位Ｖsus及びパルス幅Ｗｂを有するサスティンパルスＩＰを行電極Ｙ１〜Ｙｎ及びＸ１〜Ｘｎに印加する。かかるサスティンパルスＩＰが印加される度に、点灯モードに設定されている画素セルＰＣ内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴って蛍光体層１７から照射される光が前面透明基板１０を介して外部に照射されることにより、そのサブフィールドＳＦの輝度重みに対応した回数分の表示発光が為される。尚、各サスティン行程Ｉ内において印加されるサスティンパルスＩＰの総数は奇数である。すなわち、各サスティン行程Ｉ内において、先頭のサスティンパルスＩＰ及び最終のサスティンパルスＩＰは共に、行電極Ｙに印加されることになる。よって、各サスティン行程Ｉの終了直後、サスティン放電の生起された画素セルＰＣ内の行電極Ｙ近傍には負極性の壁電荷、行電極Ｘ及び列電極Ｄ各々の近傍には夫々正極性の壁電荷が形成される。これにより、各画素セルＰＣ内の壁電荷形成状態は、第１リセット行程Ｒ１又は第２リセット行程Ｒ２での第１リセット放電終了直後と同一となる。従って、その直後に実施される消去行程Ｅにおいて、第１リセット行程Ｒ１又は第２リセット行程Ｒ２の後半部において印加されるリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と同一波形を有する消去パルスＥＰを行電極Ｙに印加することにより、全ての画素セルＰＣの状態を消灯モードの状態に遷移させることができるのである。
【０１０５】
ここで、図２０及び図２１に示す駆動により、黒表示（輝度レベル０）を表す第１階調よりも１段階だけ高輝度な第２階調を表す場合には、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１のみで選択書込アドレス放電を生起させる。これによりＳＦ１〜ＳＦ１４各々の内のＳＦ１のみで表示画像に関与する放電として微小発光放電が生起される。又、かかる第２階調よりも１段階だけ高輝度な第３階調を表す場合には、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ２のみで選択書込アドレス放電を生起させる。これによりサブフィールドＳＦ１〜ＳＦ１４各々の内のＳＦ２のみで表示画像に関与する放電とし１回分のサスティン放電が生起される。そして、第４階調以降では、サブフィールドＳＦ１及びＳＦ２各々で選択書込アドレスを生起させ、更に、その階調に対応した数だけ連続したサブフィールド各々で選択書込アドレスを生起させる。これにより、表示画像に関与する放電として、先ず、サブフィールドＳＦ１にて微小発光放電が生起された後、その階調に対応した数だけ連続したサブフィールド各々でサスティン放電が生起される。かかる駆動によれば、図１７と同様な１６階調分の中間輝度表示が可能となる。
【０１０６】
この際、図２０及び図２１に示される駆動によれば、第１リセット行程Ｒ１又は第２リセット行程Ｒ２にて行電極Ｙに印加されるリセットパルスＲＰ１Ｙ２又はＲＰ２Ｙ２と、消去行程Ｅにおいて行電極Ｙに印加される消去パルスＥＰとが同一波形であるので、両者を共通の回路で生成することが可能となる。更に、サブフィールドＳＦ１〜ＳＦ１４各々では、画素セルＰＣの状態（点灯モード、消灯モード）を設定する方法として、選択書込アドレス行程（Ｗ１Ｗ、Ｗ２Ｗ）のみを採用したので、走査パルスを生成する回路は１系統だけで済む。尚、かかる選択書込アドレス行程では、列電極側を陽極とした一般的な列側陽極放電を生起させいる。
【０１０７】
よって、ＰＤＰ５０を駆動するにあたり、図２０及び図２１に示されるが如き選択書込アドレス法を採用した場合には、図１８及び図１９に示されるが如き選択消去アドレス法を採用した場合に比して、各種駆動パルスを生成する為のパネルドライバを安価に構築することが可能となる。
【０１０８】
又、図１９又は図２１に示される駆動では、先頭のサブフィールドＳＦ１の第１リセット行程Ｒ１において、列電極Ｄを陰極側、行電極Ｙを陽極側とした電圧を両電極間に印加することにより、行電極Ｙから列電極Ｄに向けて電流が流れる列側陰極放電を第１リセット放電として生起させるようにしている。よって、かかる第１リセット放電時には、放電ガス内の陽イオンが列電極Ｄへ向かう際に、図５に示す如き蛍光体層１７内に含まれている二次電子放出材料としてのＭｇＯ結晶体に衝突して、このＭｇＯ結晶体から二次電子を放出させる。特に、ＰＤＰ５０では、ＭｇＯ結晶体を図５に示す如く放電空間に露出させることにより、陽イオンとの衝突の確率を高め、二次電子を効率よく放電空間に放出させるようにしている。すると、かかる二次電子によるプライミング作用により放電セルＰＣの放電開始電圧が低くなるので、比較的弱いリセット放電を生起させることが可能となる。よって、リセット放電の微弱化によりその放電に伴う発光輝度が低下するので、暗コントラストを向上させた表示が可能となる。
【０１０９】
更に、図１９又は図２１に示される駆動では、図３に示す如き前面透明基板１０側に形成されている行電極Ｙ、及び背面基板１４側に形成されている列電極Ｄ間で第１リセット放電を生起させている。よって、共に前面透明基板１０側に形成されている行電極Ｘ及びＹ間でリセット放電を生起させる場合に比して、前面透明基板１０側から外部に放出される放電光が少なくなるので、更なる暗コントラストの向上を図ることができる。
【０１１０】
又、図１６に示されるＰＤＰ５０においては、各放電セルＰＣ内の前面透明基板１０側に形成されている酸化マグネシウム層１３内のみならず、背面基板１４側に形成されている蛍光体層１７内にも、図５又は図１５に示すように、二次電子放出材料としてのＣＬ発光ＭｇＯ結晶体を含ませるようにしている。
【０１１１】
よって、酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた放電セルでの列側陰極放電（図１２に示す）に比して、弱い放電を短期間内に終息させることが可能となる（図１３に示す）。従って、放電強度が極めて弱い列側陰極放電をリセット放電として生起させることができるので、画像のコントラスト、特に暗い画像を表示する際の暗コントラストを高めることが可能となる。
【０１１２】
ところで、上述した如きＣＬ発光ＭｇＯ結晶体を酸化マグネシウム層１３のみならず蛍光体層１７にも含ませることにより、各放電セル内での放電確率を高めることができるようになるが、経時変化により、各放電セル内の放電開始電圧が上昇して誤放電が生じ易くなる。
【０１１３】
そこで、図１６に示されるプラズマディスプレイ装置においては、経時変化に伴う放電開始電圧の推移に追従させて、リセットパルス、走査パルス、サスティンパルス各々のピーク電位を個別に調整するようにしている。
【０１１４】
すなわち、図１９又は図２１に示す駆動を実施するにあたり、駆動制御回路５６０は、経時変化データメモリ５８から読み出された経時変化データに基づき、所定期間又は各フィールド（又はフレーム）毎に、以下の如く、各駆動パルスにおけるピーク電位の制御を行う。
【０１１５】
例えば、図１９又は図２１に示される第２リセット行程Ｒ２において、駆動制御回路５６０は、かかる経時変化データによって示されるリセットパルスの最適ピーク電位をそのパルスのピーク電位とするリセットパルスを生成させるべきリセットパルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なピーク電位（図６（ａ）の実線にて示す）をピーク電位Ｖｒ１とする、図１９又は図２１に示す如き波形を有するリセットパルスＲＰ２Ｙ１を生成する。
【０１１６】
又、図１９又は図２１に示される第２選択書込アドレス行程Ｗ２Ｗでは、駆動制御回路５６０は、上記経時変化データによって示される走査パルスの最適ピーク電位をそのパルスのピーク電位とする走査パルスを生成させるべき走査パルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なピーク電位（図６（ｂ）の実線にて示す）をピーク電位Ｖsel1とする、図１９又は図２１に示す如き波形を有する書込走査パルスＳＰＷを生成する。又、図１９又は図２１に示されるサスティン行程Ｉにおいて、駆動制御回路５６０は、上記経時変化データによって示されるサスティンパルスの最適ピーク電位をそのパルスのピーク電位とするサスティンパルスを生成させるべきサスティンパルス生成信号をＸ電極ドライバ５１及びＹ電極ドライバ５３に供給する。これにより、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々は、現時点での累積使用時間において最適なピーク電位（図６（ｃ）の実線にて示す）をピーク電位Ｖsusとする、図１９又は図２１に示す如き波形を有するサスティンパルスＩＰを生成する。
【０１１７】
このように、図１６に示されるプラズマディスプレイ装置では、各駆動パルス（リセットパルス、走査パルス、サスティンパルス）毎に、予め、ＰＤＰ５０の累積使用時間に対応した最適ピーク電位を求めておき、両者を対応づけして示す経時変化データを記憶しておく。そして、かかる経時変化データによって示される現時点での累積使用時間に対応した最適ピーク電位と一致させるように、リセットパルス、走査パルス、及びサスティンパルス各々のピーク電位を個別に調整するのである。
【０１１８】
よって、かかるピーク電位調整によれば、例え経時変化に伴い放電開始電圧が上昇しても、それに追従して駆動パルスのピーク電位も高くなるので放電が確実に生起されるようになり、長期間に亘り誤放電の抑制された良好な表示品質を維持させることが可能になる。
【０１１９】
尚、上記実施例では、図１９又は図２１に示される各種駆動パルスの内で、第２リセットパルスＲＰ２Ｙ１、書込走査パルスＳＰＷ及びサスティンパルスＩＰに対してのみ、そのピーク電位の調整を行うようにしているが、その他のリセットパルス及び消去走査パルスＳＰＤに対しても同様に実施するようにしても良い。すなわち、リセットパルスＲＰ１Ｙ１、ＲＰ１Ｙ２、ＲＰ２Ｙ２及び消去走査パルスＳＰＤ各々毎に、予め累積使用時間に対応した最適なピーク電位を求めておき、これら駆動パルス（ＲＰ１Ｙ１、ＲＰ１Ｙ２、ＲＰ２Ｙ２、ＳＰＤ）各々と累積使用時間とを対応付けして示す経時変化データを経時変化データメモリ５８に記憶させておく。そして、駆動制御回路５６０により、かかる経時変化データによって示される現時点での累積使用時間に対応した最適ピーク電位と一致させるように、リセットパルスＲＰ２Ｙ２、ＲＰ１Ｙ１、ＲＰ１Ｙ２、各々のピーク電位Ｖｒ２〜Ｖｒ４及び消去走査パルスＳＰＤのピーク電位Ｖsel2を夫々個別に調整するのである。
【０１２０】
又、上記実施例においては、累積使用時間に追従させて書込走査パルスＳＰＷのピーク電位Ｖsel1（又は消去走査パルスＳＰＤのピーク電位Ｖsel2）及びサスティンパルスＩＰのピーク電位Ｖsusを調整するようにしているが、ピーク電位を調整する代わりにそのパルス幅を調整するようにしても良い。すなわち、ＰＤＰ５０の累積使用時間が長くなるほど放電開始電圧が高くなり、それに伴い放電遅れが大となる。そこで、その放電遅れに追従させて確実に放電を生起させ得るパルス幅となるように、書込走査パルスＳＰＷ（又は消去走査パルスＳＰＤ）のパルス幅Ｗａ及びサスティンパルスＩＰのパルス幅Ｗｂを広げるべき調整を行うのである。かかる調整を実施するにあたり、先ず、ＰＤＰ５０の累積使用時間に対応した最適なパルス幅を各駆動パルス毎に予め求めておき、この累積使用時間と最適パルス幅とを対応づけして示す経時変化データを経時変化データメモリ５８に記憶させておく。そして、かかる経時変化データメモリ５８から読み出された経時変化データに基づき、駆動制御回路５６０は、所定期間又は各フィールド（又はフレーム）毎に、以下の如く、走査パルス及びサスティンパルス各々のパルス幅の制御を行う。
【０１２１】
つまり、図１９又は図２１に示される選択書込アドレス行程ＷＷ（又は選択消去アドレス行程ＷＤ）では、駆動制御回路５６０は、上記経時変化データによって示される走査パルスの最適パルス幅と同一パルス幅を有する書込走査パルス（又は消去走査パルス）を生成させるべき走査パルス生成信号をＹ電極ドライバ５３に供給する。これにより、Ｙ電極ドライバ５３は、現時点での累積使用時間において最適なパルス幅Ｗａを有する書込走査パルスＳＰＷ（又は消去走査パルスＳＰＤ）を生成する。又、図１９又は図２１に示されるサスティン行程Ｉにおいて、駆動制御回路５６０は、上記経時変化データによって示されるサスティンパルスの最適パルス幅と同一パルス幅を有するサスティンパルスを生成させるべきサスティンパルス生成信号をＸ電極ドライバ５１及びＹ電極ドライバ５３に供給する。これにより、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々は、現時点での累積使用時間において最適なパルス幅Ｗｂを有するサスティンパルスＩＰを生成する。
【０１２２】
よって、かかるパルス幅調整によれば、経時変化に伴い放電開始電圧が上昇して放電遅れが大となっても、それに追従して駆動パルスのパルス幅も長くなるので放電が確実に生起されるようになり、長期間に亘り誤放電の抑制された良好な表示品質を維持させることが可能になる。尚、サスティンパルスＩＰのパルス幅を調整するにあたり、各サブフィールドＳＦ毎にその先頭のサスティンパルスＩＰのみを対象として上記の如きパルス幅の調整を行うようにしても良い。これにより、サスティンパルスＩＰのパルス幅の増大に伴う各サブフィールド毎のサスティン行程Ｉの実行期間の増加を抑えることが可能となる。
【０１２３】
又、上記実施例においては、ＰＤＰ５０の累積使用時間に応じて各駆動パルスのピーク電位及びパルス幅の内の一方を調整するようにしているが、両者を共に調整するようにしても良い。
【０１２４】
尚、図１又は図１６に示されるＰＤＰ５０の累積使用時間が長期に到ると、上述した如き放電開始電圧の上昇と共に、蛍光体層１７の劣化に伴う輝度の低下が生じる。この際、図２２（ａ）に示すように、蛍光体層１７として緑色発光を為す蛍光体が用いられている放電セルＰＣの累積使用時間に対する輝度低下度（実線にて示す）は、赤色発光を為す蛍光体が用いられている放電セルＰＣの輝度低下度（一点鎖線にて示す）に比して大である。又、青色発光を為す蛍光体が用いられている放電セルＰＣの累積使用時間に対する輝度低下度（波線にて示す）は、緑色発光を為す蛍光体が用いられている放電セルＰＣの輝度低下度（一点鎖線にて示す）に比して大である。従って、経年変化に伴い、赤色発光を為す放電セルＰＣ、緑色発光を為す放電セルＰＣ、青色発光を為す放電セルＰＣ各々の輝度レベルにバラツキが生じ、ホワイトバランスが適正値からズレてしまうという問題が生じる。
【０１２５】
そこで、このようなホワイトバランスのズレを補正すべく、図２２（ｂ）に示す如き累積使用時間に対応した各色（Ｒ，Ｇ，Ｂ）毎のレベルシフト量を示す情報を、図６（ａ）〜図６（ｃ）に示す情報と共に経時変化データメモリ５８に予め記憶しておく。経時変化データメモリ５８は、現時点でのＰＤＰ５０の累積使用時間に対応した図２２（ｂ）に示す如き青色信号成分に対するレベルシフト量（波線にて示す）、緑色信号成分に対するレベルシフト量（実線にて示す）、赤色信号成分に対するレベルシフト量（一点鎖線にて示す）を示す情報を読み出し、駆動制御回路５６（又は５６）に供給する。駆動制御回路５６０（又は５６）は、経時変化データメモリ５８から読み出された各色毎のレベルシフト量にて、入力映像信号における赤色信号成分、緑色信号成分、青色信号成分各々のレベルを個別に調整する。この際、図２２（ｂ）に示す如く、ＰＤＰ５０の累積使用時間が長くなるほど、赤色信号成分に対するレベル低下量（一点鎖線にて示す）が、緑色信号成分に対するレベル低下量（実線にて示す）よりも大になる。又、緑色信号成分に対するレベル低下量が青色信号成分に対するレベル低下量（波線にて示す）よりも大になる。
【０１２６】
よって、例え経年変化により赤色発光を為す放電セルＰＣ、緑色発光を為す放電セルＰＣ、青色発光を為す放電セルＰＣ各々の輝度レベルにバラツキが生じても、入力映像信号段階での各色毎のレベル調整により、かかるバラツキを相殺した適切なホワイトバランスを長期間に亘り維持させることが可能となる。
【０１２７】
ところで、図２３に示す如く、ＰＤＰ５０の累積使用時間が長くなり所定の累積時間ｔ１を経過すると、行電極Ｙ及び列電極Ｄ間で生起されるアドレス放電に放電遅れが生じ始める。
【０１２８】
そこで、図１に示されるプラズマディスプレイ装置では、駆動制御回路５６が、現時点でのＰＤＰ５０の累積使用時間が所定の累積時間ｔ１を越えるまでは図２４（ａ）、累積時間ｔ１を越えた場合には図２４（ｂ）に示す如き発光駆動シーケンスに従った駆動を実行する。この際、図２４（ａ）に示す発光駆動シーケンスは図８に示される発光駆動シーケンスと同一である。一方、図２４（ｂ）に示す発光駆動シーケンスは、図２４（ａ）に示す発光駆動シーケンスから最終のサブフィールドＳＦ１４を省いたものである。更に、図２４（ｂ）に示す発光駆動シーケンスでは、このＳＦ１４を削除して得られた時間分だけ、各サブフィールドのアドレス行程（ＷＷ、ＷＤ）にて印加される走査パルス（又は画素データパルス）のパルス幅Ｗａ、及び各サブフィールドのサスティン行程Ｉにおいて第１番目に印加されるサスティンパルスのパルス幅Ｗｂを夫々広げている。
【０１２９】
一方、図１６に示されるプラズマディスプレイ装置では、駆動制御回路５６０が、現時点でのＰＤＰ５０の累積使用時間が所定の累積時間ｔ１を越えるまでは図２５（ａ）、累積時間ｔ１を越えた場合には図２５（ｂ）に示す如き発光駆動シーケンスに従った駆動を実行する。この際、図２５（ａ）に示す発光駆動シーケンスは図１８に示される発光駆動シーケンスと同一である。一方、図２５（ｂ）に示す発光駆動シーケンスは、図２５（ａ）に示す発光駆動シーケンスから最終のサブフィールドＳＦ１４を省いたものである。更に、図２５（ｂ）に示す発光駆動シーケンスでは、このＳＦ１４を削除して得られた時間分だけ、各サブフィールドのアドレス行程（Ｗ1Ｗ、Ｗ2Ｗ、ＷＤ）にて印加される走査パルス（又は画素データパルス）のパルス幅Ｗａ、及び各サブフィールドのサスティン行程Ｉにおいて第１番目に印加されるサスティンパルスのパルス幅Ｗｂを夫々広げている。
【０１３０】
このように、図２４（ａ）及び（ｂ）、或いは図２５（ａ）及び（ｂ）に示す駆動では、ＰＤＰ５０の累積使用時間が所定期間を超えた場合には、１フィールド（又はフレーム）表示期間内のサブフィールド数を減らし、その分だけ各サブフィールドにおいて印加する各種駆動パルスのパルス幅を広げるようにしたのである。
【０１３１】
これにより、例え経年変化によって放電遅れが生じた場合にも確実に放電を生起させることが可能となる。
【０１３２】
尚、図１又は図１６に示されるプラズマディスプレイ装置では、このプラズマディスプレイ装置が電源オン状態となった期間を累積使用時間タイマ５７によって実際に計ることにより、累積使用時間情報を生成するようにしているが、その他の方法で累積使用時間情報を生成するようにしても良い。
【０１３３】
図２６は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。
【０１３４】
尚、図２６に示されるプラズマディスプレイ装置は、上記累積使用時間タイマ５７に代わり、サスティンパルスカウンタ５７０及び累積使用時間変換回路５７１を採用したものであり、その他の構成及びその駆動動作については、図１又は図１６に示されるプラズマディスプレイ装置と同一である。
【０１３５】
図２６において、サスティンパルスカウンタ５７０は、このプラズマディスプレイ装置に最初に電源が投入された時点から現時点までの間に、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々によってＰＤＰ５０の１表示ライン上に印加されたサスティンパルスの累積数を計数する。そして、サスティンパルスカウンタ５７０は、このサスティンパルスの累積数を示すサスティンパルス累積数信号ＳＳを累積使用時間変換回路５７１に供給する。累積使用時間変換回路５７１は、例えば、サスティンパルスの累積数に対応した累積使用時間を示すルックアップテーブルメモリからなる。累積使用時間変換回路５７１は、かかるサスティンパルス累積数信号ＳＳにて示される現時点でのサスティンパルス累積数を、かかるルックアップテーブルに基づきその累積数に対応した累積使用時間を示す情報に変換しこれを駆動制御回路５６（５６０）及び経時変化データメモリ５８に供給する。
【０１３６】
すなわち、１フィールド（フレーム）表示期間内で各表示ライン（行電極Ｘ及びＹ）に印加されるサスティンパルスの総数は所定の一定数であるから、実際に印加されたサスティンパルス数の累積数をもって累積使用時間を求めるようにしたのである。
【０１３７】
又、上記実施例では、放電セルの状態（点灯モード、消灯モード）に拘わらずに、現時点までに印加されたサスティンパルスの累積数を計数しているが、サスティン放電に寄与したもの、つまり点灯モードの状態にある放電セルに印加されたサスティンパルスのみを対象として、その累積数を計数するようにしても良い。
【０１３８】
図２７は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。
【０１３９】
尚、図２７に示されるプラズマディスプレイ装置は、図２６に示される累積使用時間変換回路５７１、経時変化データメモリ５８及びサスティンパルスカウンタ５７０を、経時変化データメモリ５８０及び点灯サスティンパルスカウンタ５８１に置き換えたものである。この際、図２７に示されるプラズマディスプレイ装置において、かかる点を除くその他の構成及びその駆動動作については、図２６に示されるプラズマディスプレイ装置と同一である。
【０１４０】
図２７において、点灯サスティンパルスカウンタ５８１は、先ず、各ＳＦ毎に、アドレスドライバ５５にて点灯モードに設定させるべく放電セルに印加された画素データパルスＤＰの数、及びＸ電極ドライバ５１及びＹ電極ドライバ５３によって印加されたサスティンパルス数を夫々計数する。そして、点灯サスティンパルスカウンタ５８１は、各ＳＦ毎に両者を乗算し、その乗算結果を累算して行くことにより、サスティンパルスの印加によって実際にサスティン放電する、いわゆる表示に寄与するサスティンパルスのみを対象としてその累積印加回数を求める。経時変化データメモリ５８０には、累積印加回数に対応させて、予め、各パルスのピーク電位、パルス幅等のパルス波形を決定する為のパルス波形情報が記憶されている。この際、経時変化データメモリ５８０には、累積印加回数が多くなるほど、パルスのピーク電位が高くなる、又はパルス幅が広がる、或いはパルスのピーク電位が高くなると共にそのパルス幅が広がるようなパルス波形情報が記憶されている。経時変化データメモリ５８０は、かかる累積印加回数に対応したパルス波形情報を読み出し、これを駆動制御回路５６（５６０）に供給する。駆動制御回路５６（５６０）は、かかるパルス波形情報に従った駆動パルスを発生させるべく、アドレスドライバ５５、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々を制御する。アドレスドライバ５５、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々は、パルス波形情報に従ったパルス波形（パルスのピーク電位、パルス幅）を有する駆動パルスを生成する。かかる動作によれば、上記累積印加回数が多くなるほど、パルスのピーク電位を高くした駆動パルス、又はパルス幅を広げた駆動パルス、或いはパルスのピーク電位を高くすると共にパルス幅を広げた各種駆動パルスがアドレスドライバ５５、Ｘ電極ドライバ５１及びＹ電極ドライバ５３各々にて生成される。
【０１４１】
例えば、Ｙ電極ドライバ５３は、リセット行程Ｒの前半期間において印加すべきリセットパルスＲＰＹ１を生成するにあたり、図２８（Ａ）に示す如く、先ず、上記累積印加回数に対応した期間ａに亘り正極性の所定の電源電位を行電極Ｙに印加する。これにより、ＰＤＰ５０の行電極Ｘ及びＹ間に寄生する負荷容量が充電され、行電極Ｙの電位が時間経過に伴い徐々に高くなる。そして、期間ａが経過すると、Ｙ電極ドライバ５３は、リセット行程Ｒの前半期間内での残りの期間ｂに亘り、行電極Ｙをハイインピーダンス状態に設定する。これにより、行電極Ｙは、上記期間ａの経過時点での電位状態を維持することになり、これが図２８（Ａ）に示す如きリセットパルスＲＰＹ１のピーク電位ＶＰとなる。この際、Ｙ電極ドライバ５３は、上記累積印加回数が多い場合には少ない場合に比して上記期間ａを長くする。例えば、Ｙ電極ドライバ５３は、上記累積印加回数が小なる場合には図２８（Ｂ）に示す如き期間ａ１、大なる場合には図２８（Ｃ）に示す如き期間ａ１よりも大なる期間ａ２に亘り所定の電源電位を行電極Ｙに印加し、かかる期間ａ１又はａ２の経過後、行電極Ｙをハイインピーダンス状態に設定する。よって、図２８（Ｂ）に示す如き期間ａ１に亘り電源電位を行電極Ｙに印加した場合に得られるピーク電位Ｖ１に比して、期間ａ２に亘り電源電位を行電極Ｙに印加した場合に得られるピーク電位Ｖ２は大となる。このように、Ｙ電極ドライバ５３は、リセットパルスＲＰＹ１を生成するにあたり、そのパルスの立ち上がり期間ａを、上記累積印加回数が大なるほど大きくすることにより、パルスのピーク電位を調整するのである。尚、パルスのピーク電位を調整するにあたり、図２８（Ｄ）に示す如くそのパルスの立ち上がり期間ａを固定したまま、行電極に印加すべき電源電位Ｖ３自体を変更するようにしても良い。すなわち、上記累積印加回数が大なるほど大なる電位を行電極に印加するのである。この際、累積印加回数が多くなるほど、パルスのピーク電位が高くなるように、行電極に印加すべき電源電位及びパルスの立ち上がり期間ａの双方を調整するようにしても良い。
【０１４２】
又、図１９及び図２１に示される実施例では、サブフィールドＳＦ１の第１リセット行程Ｒ１の前半部にて行電極Ｙ１〜Ｙｎへ正極性のパルスＲＰ１Ｙ１を印加することにより列側陰極放電として、第１リセット放電を生起させるようにしているが、これを省略しても良い。
【０１４３】
この際、図２９に示す如く、第１リセット行程Ｒ１の前半部では行電極Ｙ１〜Ｙｎを接地電位に設定する。
【０１４４】
すなわち、第１リセット行程Ｒ１の前半部における、行電極Ｙから列電極Ｄへの列側陰極放電の目的は、第１選択書込アドレス行程Ｗ１Ｗでの書込放電を安定化させる為、プライミング粒子を放出される点が主目的である。しかしながら、例えば図５や図１５に記載の様なＣＬ発光ＭｇＯ結晶を含むＭｇＯ結晶体を蛍光体層内に含ませる構成を用いた場合にはそのような構成を用いない場合に比べて書込放電が安定化する。従って、第１リセット行程Ｒ１の前半部では行電極Ｙ及び列電極Ｄ共に接地電位として列側陰極放電を生起させない構成を採用することが可能となる。この場合には行電極Ｘについても図２９の如く接地電位レベルとする。
【０１４５】
なお、この場合も第１リセット行程Ｒ１の終了後、その直前のフィールドの消去行程Ｅでの消去パルスＥＰによる放電及びリセットパルスＲＰ１Ｙ２の印加による放電によって全放電セルは消灯モード状態になる。
【０１４６】
また、図１９及び図２１における、第２リセット行程Ｒ２の前半部におけるリセットパルスＲＰ２Ｙ１の印加による列側陰極放電についてであるが、このリセット放電によるプライミング粒子は主に第２選択書込アドレス行程Ｗ２Ｗでの書込放電を安定化させる為に作用する。この際、第２リセット行程Ｒ２の前半部でのリセットパルスＲＰ２Ｙ１の印加による列側陰極放電を省略すると、第２選択書込アドレス行程Ｗ２Ｗで書込ミスが発生した場合には、サブフィールドＳＦ２以降の全サブフィールドにおいてサスティン放電を生起させることができなくなる。そこで、第２リセット行程Ｒ２の前半部については、リセットパルスＲＰ２Ｙ１の印加による列側陰極放電を実施する方が好ましい。第２リセット行程Ｒ２の前半部では上記の如き列側陰極放電を省略しない方が好ましいという点については、図９及び図１１のリセットパルスＲＰＹ１による放電の場合にも同様である。
【図面の簡単な説明】
【０１４７】
【図１】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図２】表示面側から眺めたＰＤＰ５０の内部構造を模式的に示す正面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】蛍光体層１７内に含まれるＭｇＯ結晶体を模式的に表す図である。
【図６】ＰＤＰ５０の累積使用時間に対応したリセットパルス、走査パルス、及びサスティンパルス各々の最適ピーク電位の遷移を示す図である。
【図７】図１に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図８】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図９】図８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１０】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図１１】図１０に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１２】酸化マグネシウム層１３のみにＣＬ発光ＭｇＯ結晶体を含ませた従来のＰＤＰに対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１３】酸化マグネシウム層１３及び蛍光体層１７の双方にＣＬ発光ＭｇＯ結晶体を含ませたＰＤＰ５０に対してリセットパルスＲＰＹ１を印加した際に生起される列側陰極放電における放電強度の推移を表す図である。
【図１４】リセットパルスＲＰＹ１の他の波形を表す図である。
【図１５】蛍光体粒子層１７ａの表面に二次電子放出層１８を積層して蛍光体層１７を構築させた場合の形態を模式的に表す図である。
【図１６】本発明によるプラズマディスプレイ装置の他の構成を示す図である。
【図１７】図１６に示されるプラズマディスプレイ装置における各階調毎の発光パターンの一例を示す図である。
【図１８】図１６に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１９】図１８に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図２０】図１６に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２１】図２０に示される発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図２２】ＰＤＰ５０の累積使用時間に対応した各色毎の輝度低下の推移と、累積使用時間に対応した各色毎の映像信号に対するレベルシフト量を示す情報とを示す図である。
【図２３】ＰＤＰ５０の累積使用時間に対応したアドレス放電の放電遅れ時間の推移を表す図である。
【図２４】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２５】図１６に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図２６】本発明の他の実施例によるプラズマディスプレイ装置の概略構成を示す図である。
【図２７】プラズマディスプレイ装置の他の構成を示す図である。
【図２８】駆動パルスの波形調整動作の一例を示す図である。
【図２９】第１リセット行程Ｒ１において第１リセット放電を省略した場合の発光駆動シーケンスを示す図である。
【符号の説明】
【０１４８】
１３          酸化マグネシウム層
１７          蛍光体層
５０          ＰＤＰ
５１          Ｘ電極ドライバ
５３          Ｙ電極ドライバ
５５          アドレスドライバ  
５６，５６０  駆動制御回路
５７          累積使用時間タイマ
５８          経時変化データメモリ
５７０        サスティンパルスカウンタ
５７１        累積使用時間変換回路
【図１】
2008209644.tif 000003
【図２】
2008209644.tif 000004
【図３】
2008209644.tif 000005
【図４】
2008209644.tif 000006
【図５】
2008209644.tif 000007
【図６】
2008209644.tif 000008
【図７】
2008209644.tif 000009
【図８】
2008209644.tif 000010
【図９】
2008209644.tif 000011
【図１０】
2008209644.tif 000012
【図１１】
2008209644.tif 000013
【図１２】
2008209644.tif 000014
【図１３】
2008209644.tif 000015
【図１４】
2008209644.tif 000016
【図１５】
2008209644.tif 000017
【図１６】
2008209644.tif 000018
【図１７】
2008209644.tif 000019
【図１８】
2008209644.tif 000020
【図１９】
2008209644.tif 000021
【図２０】
2008209644.tif 000022
【図２１】
2008209644.tif 000023
【図２２】
2008209644.tif 000024
【図２３】
2008209644.tif 000025
【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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