(57)【要約】【課題】  ゲート電極を構成する材料とSOI層の仕事関数差によって閾値が定まるアキュムレーション型MOSトランジスタでは、閾値を低下させ、小型化することが困難であった。【解決手段】  SOI層を支持するシリコン基板の不純物濃度を調整すると共に、SOI層と接するシリコン基板表面に形成された埋込絶縁層の厚さを制御することにより、閾値を調整できるトランジスタが得られる。【選択図】    図８
2008010498.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体領域と、その上に形成された埋込絶縁物層と、その上に形成された第２の半導体領域とを少なくとも有する基板を用いて形成され、前記第２の半導体領域の少なくとも一部をチャンネル領域とし、その上にゲート絶縁膜及びゲート電極を有する半導体装置において、前記埋込絶縁物層の厚さ、前記第１の半導体領域の不純物濃度および前記第２の半導体領域の不純物濃度の少なくとも一つによって閾値を制御したことを特徴とする半導体装置。
【請求項２】
請求項１において、前記埋込絶縁物層の厚さおよび前記第１の半導体領域の不純物濃度に依存する前記チャンネル領域の空乏層の厚さを有していることを特徴とする半導体装置。
【請求項３】
請求項１又は２において、前記チャンネル領域に電気的に接続するソース領域およびドレイン領域を備え、前記ゲート電極は前記チャンネル領域とは異なる仕事関数を有する材料を少なくとも一部に用いて構成され、且つ、前記チャンネル領域の空乏層の厚さは、前記ゲート電極及び前記チャンネル領域の仕事関数の差と、前記第１の半導体領域の不純物濃度と、前記埋込絶縁層の厚さとを調整して決定されていることを特徴とする半導体装置。
【請求項４】
請求項３において、前記閾値は前記ゲート電極及び前記チャンネル領域の仕事関数の差によって定まる閾値よりも小さいことを特徴とする半導体装置。
【請求項５】
請求項１〜４の一つにおいて、前記第１の半導体領域と前記第２の半導体領域とは反対導電型のシリコンであることを特徴とする半導体装置。
【請求項６】
請求項５において、前記チャネル領域、前記ソース領域及び前記ドレイン領域が同一の導電型のアキュムレーション型であることを特徴とする半導体装置。
【請求項７】
請求項１〜６の一つにおいて、前記半導体装置はノーマリオフ型であることを特徴とする半導体装置。
【請求項８】
請求項１〜７の一つにおいて、前記第２の半導体領域の不純物濃度が１０１７ｃｍ−３以上であることを特徴とする半導体装置。
【請求項９】
請求項１〜８の一つにおいて、前記埋込絶縁層の厚さが２０ｎｍ以下であることを特徴とする半導体装置。
【請求項１０】
請求項１〜９の一つにおいて、前記埋込絶縁層の厚さが次式を満足することを特徴とする半導体装置。
0.56TSOI<TBOX<0.85TSOI
ここで、TBOX は前記埋込絶縁層のＥＯＴを、TSOIは前記第２の半導体領域の厚さを、それぞれ示す。
【請求項１１】
請求項１０において、前記ドレイン領域に電源電圧が与えられ、ゲート電極が０ボルトのとき、前記チャンネル領域のソース領域側端部が厚さ方向の全体にわたって空乏化していることを特徴とする半導体装置。
【請求項１２】
二つの主面を有する半導体層の一方の主面にゲート絶縁膜を介して設けられたゲート電極を有する半導体装置において、前記半導体層の他方の主面に埋込絶縁物層を介して設けられた導電物層を有し、前記半導体層の少なくとも一部をチャンネル領域とし、前記埋込絶縁物層の厚さを２０ｎｍ以下とし、前記埋込絶縁物層の厚さ、前記ゲート電極材料と前記半導体層との仕事関数の差、および前記導電物層と前記半導体層との仕事関数の差によって前記チャンネル領域の空乏層の厚さを前記半導体層の厚さよりも大きくなるようにしたことを特徴とする半導体装置。
【請求項１３】
埋め込まれた絶縁物層を有する基板を用いて形成され、ゲート電極及び閾値を有する半導体装置の製造方法において、前記基板の不純物濃度を調整することによって、閾値を制御することを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３において、前記基板の不純物濃度はイオン注入によって調整されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ、ＬＳＩ等の半導体装置に関し、特に、アキュムレーション(Accumulation)型MOSトランジスタに関するものである。
【背景技術】
【０００２】
この種の半導体装置として、本発明者等によって提案された特許文献1に記載されたものがある。特許文献1は、異なる導電型のトランジスタを少なくとも一対有する回路を備えた半導体装置において、トランジスタの少なくとも一つはＳＯＩ基板上に設けた半導体層と、その表面の少なくとも一部を覆うゲート絶縁層と、該ゲート絶縁膜上に形成されたゲート電極とを少なくとも含み、ノーマリオフ(normally off)のアキュムレーション(Accumulation)型として形成され、ゲート電極と半導体層との仕事関数差により半導体層に形成される空乏層の厚さが半導体層の膜厚よりも大きくなるように、ゲート電極の材料および半導体層の不純物濃度を選ぶようにした半導体装置を提案している。
【０００３】
更に、特許文献1は、ＣＭＯＳトランジスタを構成するｐチャンネル・トランジスタと、nチャンネル・トランジスタの電流駆動能力を等しくするために、シリコンの（１１０）面を使うことでｐチャンネル・トランジスタの電流駆動能力を向上できることを明らかにしている。この構成によれば、nチャンネル・トランジスタとpチャンネル・トランジスタのスイッチング速度を実質的に等しくできると共に、チャンネル領域上に形成される電極の占有面積を実質的に等しくすることができる。
【０００４】
【特許文献１】特願２００５−３４９８５７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１は、ゲート電極とＳＯＩ層の仕事関数差によって、アキュムレーション型MOSトランジスタをノーマリオフにできることを明らかにしている。例えば、硼素を１０２０ｃｍ−３以上含有する多結晶シリコンでゲート電極を形成すると、Ｐ＋多結晶シリコンの仕事関数は、およそ５．１５ｅＶであり、ＳＯＩ層を不純物濃度１０１７ｃｍ−３のｎ型シリコン層とするとその仕事関数は、およそ４．２５ｅＶであるので、およそ０．９ｅＶの仕事関数差が発生する。このときの空乏層厚さは約９０ｎｍ程度であるので、ＳＯＩ層の厚さを４５ｎｍとしておけばＳＯＩ層は完全に空乏化してノーマリオフのトランジスタ得られる。
【０００６】
しかしながら、この構造ではゲート電極の材料が制約を受けるという問題がある。たとえば、Ｔａをゲート電極に用いようとしても、その仕事関数は４．６ｅＶであるので、ＳＯＩ層との仕事関数の差がごく僅かで、適用が困難である。さらに、アキュムレーション(Accumulation)型MOSトランジスタにおいては、トランジスタがオンするときに蓄積層の電流以外にＳＯＩ層全体でバルク（Ｂｕｌｋ）電流が流れるので、トランジスタの電流駆動能力を高めるためにはＳＯＩ層の不純物濃度を高くする必要がある。ＳＯＩ層の不純物濃度が高ければ高いほど、ＳＯＩ層全体のバルク電流が大きくなるし、1/ｆノイズも下がる。このようにアキュムレーション型MOSトランジスタにおいてはＳＯＩ層を高不純物濃度にするのが望ましいのであるが、ＳＯＩ層の不純物濃度を１桁大きくすると、空乏層の厚さが１／４〜１／７になってしまう。従って、ＳＯＩ層の膜厚を薄くしなければならないがそうするとＳＯＩ層全体のバルク電流が下がってしまうから、結局ゲート電極の材料を、ＳＯＩ層との仕事関数差がより大きいものにしなければならない。その結果トランジスタの閾値電圧が大きくなり、低電源電圧で駆動することが困難になってしまう。
【０００７】
本発明の目的は、閾値電圧を低くすることができ、小型化可能な半導体装置を提供することである。
【０００８】
本発明の具体的な目的は、ＳＯＩ層との仕事関数差が大きくないゲート電極を用いてもノーマリオフとすることができるアキュムレーション型半導体装置を提供することである。
【０００９】
本発明の他の目的は、ＳＯＩ層の不純物濃度を高くしても閾値電圧を高くせずにノーマリオフとすることができるアキュムレーション型半導体装置を提供することである。
【００１０】
本発明の別の目的は、ゲート電極とＳＯＩ層との仕事関数差による以外にＳＯＩ層の空乏層の厚さを制御できる新しい手法を提供することにある。
【００１１】
本発明の他の目的は、閾値電圧を低くすることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の第１の態様によれば、第１の半導体領域と、その上に形成された埋込絶縁物層と、その上に形成された第２の半導体領域とを少なくとも有する基板を用いて形成され、前記第２の半導体領域の少なくとも一部をチャンネル領域とし、その上にゲート絶縁膜及びゲート電極を有する半導体装置において、前記埋込絶縁物層の厚さおよび前記第１の半導体領域の不純物濃度によって前記チャンネル領域の空乏層の厚さを制御したことを特徴とする半導体装置が得られる。
【００１３】
本発明の第２の態様によれば、前記埋込絶縁物層の厚さおよび前記第１の半導体領域の不純物濃度に依存する閾値を有していることを特徴とする半導体装置が得られる。
【００１４】
本発明の第３の態様によれば、前記チャンネル領域に電気的に接続するソース領域およびドレイン領域を備え、前記ゲート電極は前記チャンネル領域とは異なる仕事関数を有する材料を少なくとも一部に用いて構成され、且つ、前記チャンネル領域の空乏層の厚さは、前記ゲート電極及び前記チャンネル領域の仕事関数の差と、前記第１の半導体領域の不純物濃度と、前記埋込絶縁層の厚さとを調整して決定されていることを特徴とする半導体装置が得られる。このとき、前記第２の半導体領域の不純物濃度は好ましくは１０１７ｃｍ−３以上、さらに好ましくは２×１０１７ｃｍ−３以上である。
【００１５】
本発明の第４の態様によれば、前記閾値は前記ゲート電極及び前記チャンネル領域の仕事関数の差によって定まる閾値よりも小さいことを特徴とする半導体装置が得られる。
【００１６】
本発明の第５の態様によれば、前記第１の半導体領域と前記第２の半導体領域とは反対導電型のシリコンであることを特徴とする半導体装置が得られる。
【００１７】
本発明の第６の態様によれば、前記チャネル領域、前記ソース領域及び前記ドレイン領域が同一の導電型のアキュムレーション型であることを特徴とする半導体装置が得られる。
【００１８】
本発明の第７の態様によれば、ノーマリオフ型であることを特徴とする半導体装置が得られる。
【００１９】
本発明の第８の態様によれば、前記埋込絶縁層の厚さが２０ｎｍ以下であり、好ましくは次式を満足することを特徴とする半導体装置が得られる。
【００２０】
0.56TSOI<TBOX<1.17TSOI
ここで、TBOX は前記埋込絶縁層のＥＯＴ(Effective Oxide Thickness、すなわちSiO2換算膜厚）を、TSOIは前記第２の半導体領域の厚さを、それぞれ示す。
【００２１】
本発明の第９の態様によれば、埋め込まれた酸化物層を有する基板上に形成され、ゲート電極及び閾値を有する半導体装置の製造方法において、前記基板の不純物濃度を調整することによって、閾値を制御することを特徴とする半導体装置の製造方法が得られる。
【００２２】
本発明の第９の態様によれば、前記基板の不純物濃度はイオン注入によって調整されることを特徴とする半導体装置の製造方法が得られる。
【００２３】
本発明の他の態様によれば、二つの主面を有する半導体層の一方の主面にゲート絶縁膜を介して設けられたゲート電極を有する半導体装置において、前記半導体層の他方の主面に埋込絶縁物層を介して設けられた導電物層を有し、前記半導体層の少なくとも一部をチャンネル領域とし、前記埋込絶縁物層の厚さを２０ｎｍ以下とし、前記埋込絶縁物層の厚さ、前記ゲート電極材料と前記半導体層との仕事関数の差、および前記導電物層と前記半導体層との仕事関数の差によって前記チャンネル領域の空乏層の厚さを前記半導体層の厚さよりも大きくなるようにしたことを特徴とする半導体装置が得られる。
【発明の効果】
【００２４】
本発明によれば、チャンネル領域の空乏層の厚さを、埋込絶縁層膜厚を薄くすることによって薄くし、基板側の半導体領域の不純物濃度で制御する新しい半導体装置が得られる。特に、アキュムレーション 型のMOSFETにおいて基板の不純物濃度を調整することによって、ゲート電極とチャンネル領域との仕事関数の差による制御をしなくても、あるいは制御と相乗して、閾値を高めずにノーマリオフを実現できる。本発明では、低い閾値電圧を有し、且つ、小型化された半導体装置を得ることができると云う利点がある。即ち、本発明では、高速且つ低電源電圧の半導体装置を構成できる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の半導体装置について、図面を参照して説明する。
【００２６】
図１を参照すると、本発明を適用できるアキュムレーション(Accumulation )型ＭＯＳトランジスタおよびインバーション(Inversion)型ＭＯＳトランジスタを示している。ここで、図１(a)及び(b)は、それぞれn及びpチャンネル・アキュムレーション型ＭＯＳトランジスタ(NMOSトランジスタ及びPMOSトランジスタ)を示し、図１(c)及び(d)は、それぞれn及びpチャンネル インバーション型ＭＯＳトランジスタを示している。
【００２７】
図１(a)に示されたNMOSトランジスタの場合、p型シリコン基板の表面領域に埋込絶縁層(BOX)が形成され、当該埋込絶縁層(BOX)上に、n型のSOI(Silicon On Insulator)層が形成されている。また、n型のSOI層は、ソース、ドレイン、及び、チャンネル領域を形成している。このうち、ソース及びドレイン領域は、チャンネル領域よりも高不純物濃度を有している。また、ソース及びドレイン領域には、ソース電極S及びドレイン電極Dがそれぞれ接続されている。ここで、チャンネル領域上には、ゲート絶縁膜が形成され、当該ゲート絶縁膜上には、p型多結晶シリコンのゲート電極が設けられている。
【００２８】
一方、図１(b)に示されたPMOSトランジスタの場合、n型シリコン基板中に埋込絶縁層(BOX)が形成され、当該埋込絶縁層(BOX)上に、ソース、ドレイン、及び、チャンネル領域を構成するp型のSOI層が形成され、ソース領域及びドレイン領域はチャンネル領域よりも高い不純物濃度を有している。また、チャンネル領域上には、ゲート絶縁膜を介して、n型多結晶シリコンのゲート電極が設けられている。図１(c)及び(d)についても同様に図示した通りである。
【００２９】
図１(a)及び(b)のNMOSトランジスタ、及び、PMOSトランジスタは、ゲート電圧Vgがゼロのとき、空乏層がSOI層全体広がっており、ゲート電圧Vgが印加されると、空乏層がチャンネル領域の上面まで後退して、更に、ゲート電圧Vgが高くなると、バルク電流のほかに、蓄積電流も流れるような動作を行う。図１(c)及び(d)のNMOSトランジスタ、及び、PMOSトランジスタは、ゲート電圧Vgがゼロのときはオフであり、ゲート電圧Vgが印加されると、反転層がチャンネル領域上面に形成されてソース、ドレイン間に電流が流れる。
【００３０】
図２（ａ）〜（ｄ）には、上記したアキュムレーション型NMOSトランジスタの動作原理が示されている。まず、図２（ａ）に示すように、ゲート電圧Ｖｇがゼロの場合、空乏層（depletion-layer）がＳＯＩ層の全体に拡がっている。図２（ｂ）に示すように、ゲート電圧Ｖｇが印加されると、空乏層がチャンネル上面まで後退してバルク電流Ｉbulkが流れ出す。更に、ゲート電圧Vgが増加すると、図２（ｃ）及び（ｄ）に示すように、蓄積電流Ｉaccも流れ出す。
【００３１】
この現象を、NMOSトランジスタを例にとり、図３（ａ）及び（ｂ）を用いて更に説明すると、ＳＯＩ構造をとり、ゲート電極とＳＯＩ層との仕事関数差で発生する空乏層をＳＯＩ層の厚さよりも大きくなるようにすれば、図３（ａ）に示すようなアキュムレーション構造でノーマリオフ型のＭＯＳトランジスタが可能となる。ここで、図示のようなNMOSトランジスタではｐ＋ポリシリコン（仕事関数５．２ｅＶ）をゲート電極に用い、ｐチャンネル・トランジスタではｎ＋ポリシリコン（仕事関数４．１ｅＶ）をゲート電極に用いることでＳＯＩ層との仕事関数差を生じさせることが出来る。
【００３２】
空乏層をSOI層よりも厚くし、ゲート電圧Vgがゼロのとき、オフ状態(即ち、ノーマリオフの状態)を実現するためには、ゲート電極の仕事関数をSOI層の仕事関数に比べて大きく変化させる必要がある。しかしながら、この手法では、先に述べたような問題が生じる。特に、ＳＯＩ層の不純物濃度を高くすると閾値電圧が高くなってしまうと云う欠点がある。換言すれば、通常のアキュムレーション型NMOSトランジスタの製造方法では、閾値電圧の高いトランジスタしか製造することができず、この結果、トランジスタを小型化できないだけでなく、集積回路の低電圧電源化ができない。また、ゲート電極として、仕事関数差の小さいTa(4.6V)を使用できない。
【００３３】
本発明者等は、図１(a)及び(b)に示されたMOSトランジスタ(特に、NMOSトランジスタ)のように、シリコン基板とSOI層とが逆導電型であり、埋込絶縁層(BOX)の厚さが１００nmのアキュムレーション型NMOSトランジスタを作成して実験を行った。この実験に用いたNMOSトランジスタの構成は、特許文献１と同様である。尚、実験では、実効チャンネル長(Leff)４５nm、チャンネル幅１μmで、チャンネル領域における不純物濃度が2×1017cm-3のNMOSトランジスタを用い、シリコン基板として、1×1015cm-3のP型シリコン基板を用いた。
【００３４】
ゲート絶縁膜の厚さはＥＯＴ＝１ｎｍ、ゲート電極にはｐ＋ポリシリコン（仕事関数５．１ｅＶ）を用いた。SOI層の厚さを１７nm程度以下まで薄くすると、シリコン基板の不純物濃度が一定の場合(例えば、１×1015cm-3)にも、NMOSトランジスタの閾値を制御できることが判った。
【００３５】
更に、SOI層の厚さを実効チャンネル長Leffの1/3(15nm)程度まで薄くすると、短チャンネル現象をも有効に抑制できることも判明した。即ち、SOI層の厚さを制御することによって、アキュムレーション 型NMOSトランジスタの閾値を０．４〜０．５Ｖに変化させることができた。
【００３６】
しかしながら、上記した構成のNMOSトランジスタにおける閾値は、ゲート電極とSOI層の仕事関数差にのみ依存しているため、低電圧電源に適用できる程度の閾値電圧まで、閾値電圧を低下させることはできなかった。すなわち、100nm程度の埋込絶縁層(BOX)を用いたアキュムレーション型NMOSトランジスタでは、シリコン基板の不純物濃度を変化させても、仕事関数差によって定まる閾値電圧を変化させることはできず、またTa(仕事関数4.6V)をゲート電極に用いるとノーマリオフのトランスタは実現できなかった。
【００３７】
すなわち、先に提案したトランジスタのように、100nm程度の埋込絶縁層(BOX)を備えている場合、図４に示すように、埋込絶縁層(BOX)が厚くため、ＳＯＩ層の制御はゲート電極側でのみ行われていた。
【００３８】
これに対し本発明者は、図５に示すように、埋込絶縁層(BOX)の厚さを薄くすることによって、基板(Base Substrate)側からもＳＯＩ層の電位を制御できると云う現象を見出した。
【００３９】
すなわち、埋込絶縁層（BOX）の厚さ(TBOX )を20nmよりも薄くして、支持基板であるシリコン基板に表面（のちにゲート電極を構成する側）からイオン注入を行い、シリコン基板の不純物濃度(NBase)を変化させたNMOSトランジスタを得、当該トランジスタに1Vのドレイン電圧Vdを印加して、ドレイン電流の変化を観測したところ、シリコン基板の不純物濃度(NBase)によって、NMOSトランジスタの閾値が変化することが判明した。
【００４０】
図５に示すように、ＳＯＩ層と基板とは逆導電型であり、埋込絶縁層(BOX)を薄くすることで、基板とＳＯＩ層との仕事関数差によってＳＯＩ層を空乏化させ、結果として、Ｔａゲート電極のようなＳＯＩ層との仕事関数差が小さいゲート電極を用いてもノーマリオフを実現でき、高速かつ低電源電圧化が実現できる。この構造によれば、埋込絶縁層(BOX)の厚さおよび／またはＳＯＩ層の不純物濃度を調整することで閾値を効果的に制御でき、支持基板濃度を制御することで閾値を微調整することができる。なお、基板材料にＳＯＩ層に対する仕事関数差の大きい導電材料を用いることもできる。
【００４１】
ここで、基板を所定の不純物濃度(NBase)のシリコンとし、不純物をイオン注入で導入した場合、基板の深さ方向(x)の不純物濃度)N(x)は下記、数１で与えられる。
【数１】
2008010498.tif 000003
【００４２】
但し、Qは注入量、Rpは投影飛程、ΔRp2は標準偏差である。
【００４３】
上式において、濃度の最大値は下記、数２
【数２】
2008010498.tif 000004
【００４４】
であらわすことができ、N(x)は0.2Nmax〜0.5Nmaxで制御する必要がある。このデバイスでのイオン注入条件では、ΔRpは0.3 Rpに近似できるので、0.36Rp<x<0.46Rpという関係が求められる。よって、(0.36/0.64)TSOI< TBOX<(0.46/0.54)TSOIから、0.56TSOI<TBOX<0.85TSOIという式が導かれる。ここで、TBOX は埋込絶縁層のＥＯＴ(Effective Oxide Thickness、すなわちSiO2換算膜厚)を、TSOIはＳＯＩ層の厚さを、それぞれ示す。
【００４５】
図６を参照すると、シリコン基板の(100)面に、SOI層を形成したアキュムレーション型NMOSトランジスタのゲート電圧(Vg)-ドレイン電流(Id)(A)の特性が示されている。この場合、当該トランジスタの実効チャンネル長(Leff)及びチャンネル幅(W)は、それぞれ、45nm及び1μmであり、ゲート絶縁膜のＳｉＯ２換算厚さ(EOT)は1nm、SOI層の厚さ(TSOI)を15nmとし、また、SOI層のうち、チャンネル領域の不純物濃度(Nsub)は2×1017cm-3とした。更に、ゲート電極として、仕事関数(WF)が4.6Vであるタンタル(Ta)を使用し、ドレイン電極にドレイン電圧Vdとして1Vの電圧を印加した場合の特性が図6に示されている。
【００４６】
図６では、上記した条件の下に、埋込絶縁層の厚さ(TBOX)とシリコン支持基板の不純物濃度(NBase)とを変化させている。即ち、曲線C1は、NBaseが1×1018cm-3であり、且つ、TBOXが12nmであるときのゲート電圧-ドレイン電流特性であり、他方、曲線C2は、NBaseが1×1018cm-3であり、且つ、TBOXが15nmであるときのゲート電圧-ドレイン電流特性である。
【００４７】
他方、曲線C3は、NBaseが1×1018cm-3であり、且つ、TBOXが20nmであるときのゲート電圧-ドレイン電流特性であり、同様に、曲線C4及びC5は、TBOXが20nmで、且つ、NBaseがそれぞれ、1×1017cm-3及び1×1016cm-3であるときのゲート電圧-ドレイン電流特性である。
【００４８】
曲線C1〜C5からも明らかな通り、埋込絶縁層の厚さ(TBOX)が20nm以下の範囲では、支持基板であるシリコン基板の不純物濃度(NBase)によっても、ゲート電圧-ドレイン電流特性が変化している。この結果、Ｔａゲート電極でもノーマリオフが実現できる。また、埋込絶縁層の厚さ(TBOX)に依存して、ゲート電圧-ドレイン電流特性、及び、閾値電圧（定電流法により、１μＡの電流が流れるときのゲート電圧が閾値電圧と定義される）を０．０５〜０．２Ｖに制御することができる。また、曲線C1及びC5から、20nm以下の埋込絶縁層(TBOX)のとき、シリコン基板の不純物濃度(NBase)に依存して、NMOSトランジスタの閾値電圧を変化させることができること、曲線Ｃ１〜Ｃ３から埋込絶縁層の厚さ(TBOX)を変化させることにより、閾値電圧を可変できることが判る。支持基板の濃度を調整することで閾値の微調整が可能である。
【００４９】
一方、埋込絶縁層の厚さ(TBOX)が20nmのとき、曲線C3〜C5からも明らかな通り、閾値電圧をシリコン基板の不純物濃度(NBase)で微調整できるが、それより厚くなるとシリコン基板の不純物濃度に依存しなくなってくる。
【００５０】
以上説明したように、シリコン基板の不純物濃度(NBase)を調整することによって閾値電圧を微調整できる。
【００５１】
更に、図７を参照すると、シリコン基板の不純物濃度(NBase)を一定にした状態で、SOI層の不純物濃度(Nsub)及び埋込絶縁層厚さ(TBOX)を変化させた場合におけるゲート電圧-ドレイン電流特性が示されている。ここで、対象となるアキュムレーション型NMOSトランジスタは、図6と同様に、それぞれ、45nm及び1μmの実効チャンネル長(Leff)及びチャンネル幅(W)を有すると共に、1nmのゲート絶縁膜のＳｉＯ２換算厚さ(EOT)、15nmのSOI層の厚さ(TSOI)を備えている。また、シリコン基板の不純物濃度(NBase)は、1×1018cm-3であり、ゲート電極として、仕事関数(WF)が4.6Vであるタンタル(Ta)を使用した。図7においても、ドレイン電極にドレイン電圧Vdとして1Vの電圧を印加した。
【００５２】
図７に示された曲線C6及びC7は、埋込絶縁層の厚さ(TBOX)が12nmの場合の特性であり、他方、曲線C8及びC9は、埋込絶縁層の厚さ(TBOX)が15nmの場合の特性である。また、曲線C6及びC8は、SOI層の不純物濃度(Nsub)が5×1017cm-3のときの特性であり、曲線C7及びC9は、SOI層の不純物濃度(Nsub)が2×1017com-3のときの特性である。
【００５３】
曲線C6及びC7、曲線C8及びC9を比較しても明らかな通り、埋込絶縁層の厚さ(TBOX)が一定のときに、SOI層の不純物濃度(Nsub)が高いほど、低いゲート電圧Vgで大きなドレイン電流Idが流れる。一方、SOI層の不純物濃度(Nsub)が一定のときには、埋込絶縁層の厚さ(TBOX)の厚さが厚いほど大きな電流が流れる。
【００５４】
このことから、SOI層における不純物濃度(Nsub)を調整することによって、或いは、埋込絶縁層の厚さ(TBOX)を調整することによっても、閾値電圧を制御できることが判る。
【００５５】
図８を参照して、本発明に係る半導体装置の具体例を説明する。図示された半導体装置は、P型シリコン基板20上に埋込絶縁層24を介して形成されたSOI層22を用いたアキュムレーション型NMOSトランジスタであり、P型シリコン基板20表面には、12nmの厚さ(TBOX)を有するＳｉＯ２からなる埋込絶縁層24が形成されている。また、P型シリコン基板20には、埋込絶縁層24を介して、イオン打ち込みにより不純物がドープされ、その表面不純物濃度(Nbase)は1018cm-3に調整されている。即ち、図示された半導体装置は、埋込絶縁物層24を介してイオンを打ち込む工程を追加することによって製造することができる。
【００５６】
一方、SOI層22は、15 nmの厚さ(TSOI)を有するシリコン基板20とは逆導電型のN型層であり、当該SOI層22には、ソース領域221、ドレイン領域222、及び、チャンネル領域223が形成されている。このうち、チャンネル領域223の不純物濃度(Nsub)は2×1017cm-3であり、ソース領域221及びドレイン領域222はチャンネル領域223よりも高い不純物濃度を有している。また、チャンネル領域223の実効長(Leff)及び幅(W)はそれぞれ45nm及び1μmである。
【００５７】
更に、チャンネル領域223上には、ＳｉＯ２換算厚さ(EOT)1nmのゲート絶縁膜26が形成されており、当該ゲート絶縁膜26上には、仕事関数(WF)4.6VのTa材料によって形成されたゲート電極28が設けられている。当該ゲート電極28の長さ(L)は0.045nm、幅(W)は1μmである。なお、埋込絶縁層24はＥＯＴが12nmの厚さの他の材料、たとえばＳｉ３Ｎ４で構成しても良い。
【００５８】
図８に示されたアキュムレーション型NMOSトランジスタは、図6の曲線C1で示されたようなゲート電圧-ドレイン電流特性を示すため、仕事関数(WF)の低いTaを用いてゲート電極28を形成することができ、結果として、閾値電圧の低いトランジスタを得ることができる。したがって、図示されたNMOSトランジスタは低電圧源を有する回路にも適用できる。
【００５９】
上に述べた実施の形態は、アキュムレーション型NMOSトランジスタについてのみ説明したが、同様にアキュムレーション型PMOSトランジスタにも適用できる。
【００６０】
また、図１(c)及び(d)に示したn及びpチャンネル インバーション(Inversion)型ＭＯＳトランジスタに本発明を適用しても、ＢＯＸ層の厚さ、基板不純物濃度、ＳＯＩ層の不純物濃度を制御することによって、ＳＯＩ層のチャンネル領域の空乏層を下から制御でき、閾値を調整することが出来る。すなわち基板不純物濃度による基板バイアス効果を利用することができる。
【産業上の利用可能性】
【００６１】
本発明は、単一のアキュムレーション型MOSトランジスタについてのみ説明したが、互いに導電型の異なるアキュムレーション型MOSトランジスタを互いに組み合わせて、CMOSを構成することもできるし、本発明をインバーション型MOSトランジスタに適用することも、アキュムレーション型MOSトランジスタとインバーション型MOSトランジスタの組み合わせにおいてどちらかまたは両方に適用することもできる。
【図面の簡単な説明】
【００６２】
【図１】(a)、(b)、(c)、及び、(d)は、それぞれ本発明を適用できるNMOS及びPMOSトランジスタの概略構成を示す断面図である。
【図２】(a)、(b)、(c)、及び、(d)は、本発明に係るNMOSトランジスタの動作原理を説明する図である。
【図３】(a)及び(b)は、アキュムレーション型NMOSトランジスタにおけるバンド構造をその断面と関連付けて説明する図である。
【図４】先に提案したトランジスタにおけるバンド構造を説明する図である。
【図５】本発明によるトランジスタにおけるバンド構造を説明する図である。
【図６】埋込絶縁層の厚さ(TBOX)及びシリコン基板の不純物濃度を変化させた場合におけるゲート電圧(Vg)-ドレイン電流(Id)特性の変化を示すグラフである。
【図７】SOI層の不純物濃度(Nsub)と埋込絶縁層の厚さ(TBOX)とを変化させた場合におけるゲート電圧(Vg)-ドレイン電流(Id)特性の変化を示すグラフである。
【図８】本発明の実施形態に係るアキュムレーション型NMOSトランジスタの構造を示す断面図である。
【符号の説明】
【００６３】
20          シリコン基板
22          SOI層
24          埋込絶縁層
26          ゲート絶縁膜
28          ゲート電極
221        ソース領域
222        ドレイン領域
223        チャンネル領域
【図１】
2008010498.tif 000005
【図２】
2008010498.tif 000006
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成19年6月25日(2007.6.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
一方、図１(b)に示されたPMOSトランジスタの場合、n型シリコン基板上に埋込絶縁層(BOX)が形成され、当該埋込絶縁層(BOX)上に、ソース、ドレイン、及び、チャンネル領域を構成するp型のSOI層が形成され、ソース領域及びドレイン領域はチャンネル領域よりも高い不純物濃度を有している。また、チャンネル領域上には、ゲート絶縁膜を介して、n型多結晶シリコンのゲート電極が設けられている。図１(c)及び(d)についても同様に図示した通りである。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
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