(57)【要約】【課題】液晶表示装置の画素を駆動する際の保持容量を大きくして、保持能力を向上させること。【解決手段】本発明は、液晶を挟んで形成された一対の基板のうち、一方の基板上に、第１の方向に沿って形成される走査線１−３と、第１の方向に交差する第２の方向に沿って形成される信号線８−１と、走査線１−３および信号線８−１の交差部に対応して設けられる画素電極と、画素電極をスイッチング制御するトランジスタと、画素電極に電気的に接続されるキャパシタ４−１、４−２とを備える液晶表示装置であり、キャパシタ４−１、４−２の画素電位を有する画素電極と対向する電極が、画素電位に対して高電位を有する第１の電極８−２と、画素電位に対して低電位を有する第２の電極８−４とを備えているものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
液晶を挟んで形成された一対の基板のうち、一方の基板上に、第１の方向に沿って形成される走査線と、
前記第１の方向に交差する第２の方向に沿って形成されるデータ線と、
前記走査線および前記データ線の交差部に対応して設けられる画素電極と、
前記画素電極に印加する画素電位をスイッチング制御するトランジスタと、
前記画素電極に電気的に接続される蓄積容量とを備える液晶表示装置において、
前記蓄積容量の前記画素電極と対向する電極が、前記画素電位に対して高電位を有する第１の電極と、前記画素電位に対して低電位を有する第２の電極とを備えている
ことを特徴とする液晶表示装置。
【請求項２】
前記第１の電極と前記第２の電極とが前記基板上の同一の層に形成され、かつ前記画素電極と対応する表示領域において隣接する表示領域間で前記第１の電極同士もしくは前記第２の電極同士が隣接して設けられている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記第１の電極と前記第２の電極とが前記基板上の異なる層に形成され、前記第１の電極と前記第２の電極との間に前記蓄積容量の画素電位側の電極が配置されている
ことを特徴とする請求項１記載の液晶表示装置。
【請求項４】
前記画素電極と対応する表示領域の外部から前記第１の電極および前記第２の電極へ電位を供給するための配線が前記基板上の異なる層に形成されている
ことを特徴とする請求項３記載の液晶表示装置。
【請求項５】
前記第１の電極と前記第２の電極とが前記基板上の同一の層に形成され、かつ前記画素電極と対応する表示領域の中において前記第１の電極と前記第２の電極とが隣接して設けられている
ことを特徴とする請求項１記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶に電圧を印加して表示を行う液晶表示装置に関する。
【背景技術】
【０００２】
一般的に、一対の基板に挟んだ液晶に電圧を印加して表示を行う表示装置では、一方に基準となる一定電圧を印加した対向電極を有し、他方の基板上に交流電位を印加される画素電極と信号線、半導体層、走査線（ゲート)、蓄積容量（ＣＳ）、及びこれらの素子や配線を電気的に分離するための層間絶縁膜と各素子および配線を電気的に接続するためのコンタクトホールを有している。
【０００３】
図１１、図１２、は、従来の液晶表示装置の画素領域の一部分を示す模式図で、（ａ）は平面図、（ｂ）は回路図である。また、図１２は、配線レイアウトを説明する模式平面図である。なお、図１１では、図１２のキャパシタライン１１―１と画素台座１１―２と画素電極１４を削除した状態を表記したものである。また、図１３は、図１１、図１２におけるＡ―Ｂ―Ｃ間の断面図である。
【０００４】
すなわち、図１１に示すように、信号線８−１に直行するように走査線（ゲート）３を設けてあり、信号線８−１と走査線（ゲート）３との直行点にスイッチング素子として半導体層（ソース）１−１と半導体層（ドレイン）１−２と走査線（ゲート）３にて形成される画素トランジスタを設けてある。
【０００５】
図１３に示すように、前記トランジスタの半導体層（ソース）１−１と信号線８−１とは絶縁膜６中の第一コンタクト７−１を介して接続されている。また、半導体層（ドレイン）１−２は第一コンタクト７−３、ドレインと画素を繋ぐ電極８−３、画素台座１１−２、第三コンタクト１３を介して画素電極１４に接続されている。
【０００６】
図１１に示すように、キャパシタ４は各画素に設けられており、図１３に示すように、キャパシタ４は画素側キャパシタ電極１−３に絶縁膜５を挟んで対向するように設けられている。前記キャパシタ４は、第一コンタクト７−２、キャパシタ４と画素を繋ぐ電極８−２、第二コンタクト１０−１を介してキャパシタライン１１−１に接続されている。
【０００７】
ここで、前記画素電極の駆動時の電圧は、画素電極を有する基板と液晶とを介して、対向する基板に形成された電極の電位を基準とした交流駆動で対向電極電位±数Ｖ（例えば７±５Ｖ）となっている（図１１（ｂ）参照）。そして前記画素電位を保持するための蓄積容量（ＣＳ）に印加する電圧は固定電位と同電位（例えば７Ｖ）になっている。
【０００８】
したがって、画素電位を保持するための蓄積容量を増加させるためには、蓄積容量に蓄えられる電荷（Ｑ＝ＣＶ）を増やす必要があり、容量Ｃを増やすか電圧Ｖを増やすことにより実現できる（例えば、特許文献１参照。）。
【０００９】
【特許文献１】特開２００２−９８９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の方法によると蓄積容量の固定電極側の電位は対向基板側の電極電位と同電位としているため、±数Ｖ（例えば５Ｖ）以上の電圧をかけることはできず、印加電圧の増加による保持能力向上は望めない。また、画素電位によって保持容量が変動するため、画素に蓄えられた電荷のリークによる保持特性の変動が問題となる。
【課題を解決するための手段】
【００１１】
本発明は、このような課題を解決するために成されたものである。すなわち、本発明は、液晶を挟んで形成された一対の基板のうち、一方の基板上に、第１の方向に沿って形成される走査線と、第１の方向に交差する第２の方向に沿って形成されるデータ線と、走査線およびデータ線の交差部に対応して設けられる画素電極と、画素電極に印加する画素電位をスイッチング制御するトランジスタと、画素電極に電気的に接続される蓄積容量とを備える液晶表示装置であり、蓄積容量の画素電極と対向する電極が、画素電位に対して高電位を有する第１の電極と、画素電位に対して低電位を有する第２の電極とを備えているものである。
【００１２】
このような本発明では、画素電極に電圧を交流で印加して表示する液晶表示装置において、蓄積容量に、画素電位に対して正負の異なる２種の固定電位を第１の電極および第２の電極から印加することで、固定電位と画素電位との差を一定にし、かつ、電位差を大きくできるため、同一面積でもより大きな保持容量を確保できるようになる。
【発明の効果】
【００１３】
したがって、本発明によれば次のような効果がある。すなわち、液晶表示装置の画素を駆動する際の保持容量を大きくすることができ、保持能力を向上させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図に基づき説明する。
【００１５】
＜概要＞
本発明の液晶表示装置に係る第１の実施形態としては、液晶層を介して対向する一対の基板の一方の基板上に形成された画素に、一方の基板側の電極の電位に対して正負電位を交互に印加して表示を行う液晶表示装置において、画素電極に対し、画素電位を保持するための蓄積容量を形成するために、誘電体層を介して、２つの固定電極を形成し、これらの２つの固定電極には、それぞれ画素電位のとりうる範囲の電位よりも、高電位の電位と、低電位の電位の２種の電位を印加することを特徴としている。
【００１６】
このような形態によると、蓄積容量による保持電位を常に一定とすることができ、かつ蓄積容量を形成するための誘電体層を介して対向する電極面積を増やすことなく、保持容量を増加させることができる。
【００１７】
また、本発明の第２の実施形態としては、前記液晶表示装置において、異なる電位を有する２つの固定電極が画素電極を挟んで作成しＸ、Ｙ方向共に１画素おきに配置されていることを特徴としている。
【００１８】
また、本発明の第３の実施形態としては、前記異なる電位を有する２つの固定電極が、蓄積容量の画素電位を有する電極を介して、対向するように配置されていることを特徴としている。
【００１９】
このような形態によれば、蓄積容量の一方の電極である画素電位側の電極の基板表面側と基板裏面側の両方の面を蓄積容量を形成するための電極として利用できるため、同一層で形成した場合よりも、蓄積容量の面積を容易に増やすことができ、保持するための容量を増加させることができるため、良好な表示ができる液晶表示装置を提供できる。
【００２０】
また、本発明の第４の実施形態としては、第３の形態における蓄積容量の異なる電位を有する固定電位側の電極に表示領域外部から電位を供給するための配線が、異なる層で形成されていることを特徴としている。
【００２１】
＜具体的な実施形態＞
図１は、第１の実施形態に係る液晶表示装置を説明する模式図で、（ａ）は画素部分の模式平面図、（ｂ）は回路図である。また、図２は、画素部分の配線レイアウトを説明する模式平面図、図３は、図２に示すＡ−Ｂ−Ｃ間の模式断面図である。
【００２２】
すなわち、この液晶表示装置は、液晶を挟んで形成された一対の基板のうち、一方の基板（駆動側基板）上に、第１の方向に沿って形成される走査線（ゲート）３と、第１の方向に交差する第２の方向に沿って形成される信号線８−１と、走査線（ゲート）３および信号線８−１の交差部に対応して設けられる画素電極１４と、画素電極１４をスイッチング制御するため、半導体層（ソース）１−１と半導体層（ドレイン）１−２と走査線（ゲート）３にて形成される画素トランジスタと、画素電極１４および画像側キャパシタ電極１−３に電気的に接続されるキャパシタ４−１、４−２とを備えている。
【００２３】
また、キャパシタ４−１、４−２の画素電位を有する画素側キャパシタ電極１−３と対向する電極が、画素電位に対して高電位を有する第１の電極８−２と、画素電位に対して低電位を有する第２の電極８−４との２つから構成される。
【００２４】
図３に示すように、前記トランジスタの半導体層（ソース）１−１と信号線８−１とは絶縁膜６中の第一コンタクト７−１を介して接続されている。また、半導体層（ドレイン）１−２は第一コンタクト７−３、ドレインと画素を繋ぐ電極８−３、画素台座１１−２、第三コンタクト１３を介して画素電極１４に接続されている。
【００２５】
キャパシタ４−１、４−２は各画素に設けられており、図３に示すように、キャパシタ４−１は画素側キャパシタ電極１−３に絶縁膜５−２を挟んで対向するよう設けられ、キャパシタ４−２は画素側キャパシタ電極１−３に絶縁膜５−３を挟んで対向するように設けられている。
【００２６】
キャパシタ４−１は、第一コンタクト７−２、キャパシタ４−１と画素を繋ぐ第１の電極８−２、第二コンタクト１０−１を介してキャパシタライン１１−１に接続されている。
【００２７】
また、キャパシタ４−２は、第一コンタクト７−４、キャパシタ４−２と画素を繋ぐ第２の電極８−４、第二コンタクト１０−３を介してキャパシタライン１１−３に接続されている。
【００２８】
このような本実施形態の液晶表示装置の駆動時における印加電圧としては、例えば、図１（ｂ）に示す回路図にて、前記信号線印加電圧７±５Ｖでキャパシタ４−１、４−２に印加する電圧を７Ｖとした場合、キャパシタ４−１、４−２に印加する２種の電圧は、例えば第１の電極８−２につながるＣＳ  ｌｉｎｅ１（キャパシタライン１１−１）が１４Ｖ以上、第２の電極８−４につながるＣＳ  ｌｉｎｅ２（キャパシタライン１１−３）が０Ｖ以下とする。つまり、第１の電極８−２には、高い側の画素電位（７＋５＝１２Ｖ）より高い電圧を印加し、第２の電極８−４には、低い側の画素電位（７−５＝２Ｖ）より低い電圧を印加する。
【００２９】
図１における２つのキャパシタ４−１、４−２の面積は従来のキャパシタを２分割したものであるとしたとき、保持容量の能力はＱ＝ＣＶより従来では２（Ｃ）×５（Ｖ）＝１０（Ｑ）に対し、本実施形態では１×（１２＋２）＝１４となり保持能力の向上を図ることができる。
【００３０】
図１、図２、図３にて第１実施形態に係る液晶表示装置の製造プロセスを説明する。先ず、例えば石英基板に半導体層（ソース）１―１と半導体層（ドレイン）１−２を含む電極として減圧ＣＶＤ等でポリシリコン層を１００ｎｍ成膜した後、パターニング後、エッチングを行い電極の形成を行う。
【００３１】
次に、前記ポリシリコン膜を例えば約１０００℃の温度にて熱酸化することにより３０ｎｍ程度の較的薄い膜厚のシリコンの熱酸化膜を形成する。
【００３２】
前記シリコンの熱酸化膜はゲート膜５−１とキャパシタ（ＣＳ）膜用絶縁膜５−２、５−３として使用する。
【００３３】
次に、例えばゲート電極（走査線）として減圧ＣＶＤにてポリシリコン層を４００ｎｍ成膜し、パターニングした後、エッチングを行うことにより走査線（ゲート）３を形成する。
【００３４】
本実施形態では、走査線（ゲート）３と同時にキャパシタ４−１、４−２の作成も行っているが走査線（ゲート）３とキャパシタの材質、膜厚、作成工程は別でももちろん良い。前記キャパシタ４−１、４−２は前記半導体層（ドレイン）１―２に書き込まれた電位を保持する目的をもつ。
【００３５】
次に、トランジスタの半導体領域形成のためＮチャネルトランジスタであればパターニング後、例えばＶ族元素Ｐ、Ａｓ等をドーズする。なお、Ｐチャネルトランジスタ使用時はＢ、ＢＦ2等をドーズする。
【００３６】
次に、例えば常圧または低圧ＣＶＤにより走査線（ゲート）３、キャパシタ４−１、４−２を包むように酸化シリコン膜等からなる絶縁膜６を１１００ｎｍ成膜する。
【００３７】
次に、前記半導体層（ソース）１―１と信号線８―１を繋ぐため絶縁膜６中に第一コンタクトホール７―１を形成する。前記第一コンタクトホール７―１形成と同時にキャパシタ４−１、４−２部とドレイン部の引き出しのための絶縁膜６中に第一コンタクトホール７―２、７―３、７−４も形成する。
【００３８】
次に、例えばアルミニウム（Ａｌ）等の低抵抗金属を成膜し、パターニングした後、エッチングにより信号線８―１を形成する。なお、配線材料はアルミニウム（Ａｌ）以外に銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）等の使用も可能である。
【００３９】
そして、前記信号線８―１形成時にキャパシタ部とドレイン部引き出し用電極８−３、第１の電極８―２、第２の電極の形成も行う。
【００４０】
次に、例えば絶縁膜として酸化シリコン等からなる絶縁膜９を７００ｎｍ成膜する。次いで、前記キャパシタ部と各電極８―２、８―３、８−４への接続を目的とし、絶縁膜９中に第二コンタクトホール１０―１、１０―２、１０−３を形成する。
【００４１】
次に、例えば前記信号線８−１と同様に、低抵抗金属の成膜を行った後、パターニング後、エッチングを行い、前記第二コンタクトホール１０―１、１０―２、１０−３に対しキャパシタライン１１―１、１１−３、画素台座１１―２を形成する。
【００４２】
次に、絶縁膜として全面に例えばシリコン酸化膜等からなる絶縁膜１２を５００ｎｍ成膜する。
【００４３】
次いで、画素台座１１―２への接続のため絶縁膜１２中に第三コンタクトホール１３を形成する。
【００４４】
次に、画素電極１４として例えばＩＴＯ（Indium Tin Oxide）等の透明電極を１００ｎｍ程度成膜し、パターニングとエッチングを行い、画素電極１４を形成する。
【００４５】
最後に、画素電極１４の上に配向膜として例えばポリイミド系の配向膜を塗布し、配向方向を揃えるためラビングを行う。
【００４６】
次に、第２の実施形態を説明する。図４は、第２の実施形態を説明する模式図であり、（ａ）は画素部分の配線レイアウトの模式平面図、（ｂ）は回路図である。第２の実施形態では、先に説明した第１の実施形態におけるＣＳ  ｌｉｎｅの引き回し形状を変更したものである。
【００４７】
すなわち、図３に示すキャパシタライン１１−１、１１−３と信号線８−１間でカップリングが発生する場合、信号線に印加された電圧７±５Ｖがキャパシタライン１１−１、１１−３の電圧に引っ張られ、キャパシタライン１１−１（１４Ｖ印加）に近い信号線は高電圧側、キャパシタライン１１−３（０Ｖ印加）に近い信号線は低電圧側に引っ張られる可能性がある。
【００４８】
この回避案として図４（ａ）の配線レイアウトおよび図４（ｂ）に示す回路図のように、キャパシタライン１１−１、１１−３を信号線に対して斜めに走らせることにより１画素おきに信号線上のキャパシタライン１１−１、１１−３に印加されている電圧がＨｉｇｈ、Ｌｏｗと入れ替わることによって、一定方向に電位がシフトすることを防ぐことができる。
【００４９】
次に、第３の実施形態を説明する。図５は、第３の実施形態を説明する模式図で、（ａ）は画素部分の模式平面図、（ｂ）は回路図である。本実施形態は、第１の実施形態のパターン形状に対し、画素側キャパシタ電極１−３の下層に第３キャパシタ配線（Ａ）と第３キャパシタ絶縁膜（Ｂ）とを追加して第３キャパシタを構成することにより電位保持能力を向上させたものである。
【００５０】
本実施形態の構造を形成するには、駆動側基板である例えば石英基板に第１の実施形態で説明した各層を形成するに先立ち、駆動側基板上に先ず、例えば高温（１０００度）に耐え得る配線としてたとえばＷＳｉ等を基板（駆動側基板）上に成膜し、パターニングした後、エッチングによりにより第３キャパシタ配線（Ａ）を形成する。
【００５１】
次に、形成した第３キャパシタ配線（Ａ）上に、例えばＳｉＯ２等の絶縁膜を成膜することによって第３キャパシタ絶縁膜（Ｂ）を形成する。そして、以降のプロセスは第１の実施形態における半導体層（ソース）１―１と半導体層（ドレイン）１−２を含む電極形成等の製造プロセスと同じとなる。
【００５２】
すなわち、先に形成した第３キャパシタの上に、半導体層（ソース）１―１と半導体層（ドレイン）１−２を含む電極として減圧ＣＶＤ等でポリシリコン層を１００ｎｍ成膜後パターニング後エッチング行い電極を形成する。
【００５３】
次に、前記ポリシリコン膜を例えば約１０００℃の温度にて熱酸化することにより３０ｎｍ程度の較的薄い膜厚のシリコンの熱酸化膜を形成する。
【００５４】
前記シリコンの熱酸化膜はゲート膜５−１とキャパシタ（ＣＳ）膜用絶縁膜５−２、５−３として使用する。
【００５５】
次に、例えばゲート電極（走査線）として減圧ＣＶＤにてポリシリコン層を４００ｎｍ成膜し、パターニングした後、エッチングを行うことにより走査線（ゲート）３を形成する。
【００５６】
次に、トランジスタの半導体領域形勢のためＮチャネルトランジスタであればパターニング後、例えばＶ族元素Ｐ、Ａｓ等をドーズする。なお、Ｐチャネルトランジスタ使用時はＢ、ＢＦ2等をドーズする。
【００５７】
次に、例えば常圧または低圧ＣＶＤにより走査線（ゲート）３、キャパシタ４−１、４−２を包むように酸化シリコン膜等からなる絶縁膜６を１１００ｎｍ成膜する。
【００５８】
次に、前記半導体層（ソース）１―１と信号線８―１を繋ぐため絶縁膜６中に第一コンタクトホール７―１を形成する。前記第一コンタクトホール７―１形成と同時にキャパシタ４−１、４−２部とドレイン部の引き出しのための絶縁膜６中に第一コンタクトホール７―２、７―３、７−４も形成する。
【００５９】
次に、例えばアルミニウム（Ａｌ）等の低抵抗金属を成膜し、パターニングした後、エッチングにより信号線８―１を形成する。なお、配線材料はアルミニウム（Ａｌ）以外に銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）等の使用も可能である。
【００６０】
そして、前記信号線８―１形成時にキャパシタ部とドレイン部引き出し用電極８−３、第１の電極８―２、第２の電極の形成も行う。
【００６１】
次に、例えば絶縁膜として酸化シリコン等からなる絶縁膜９を７００ｎｍ成膜する。次いで、前記キャパシタ部と各電極８―２、８―３、８−４への接続を目的とし、絶縁膜９中に第二コンタクトホール１０―１、１０―２、１０−３を形成する。
【００６２】
次に、例えば前記信号線８−１と同様に、低抵抗金属の成膜を行った後、パターニング後、エッチングを行い、前記第二コンタクトホール１０―１、１０―２、１０−３に対しキャパシタライン１１―１、１１−３、画素台座１１―２を形成する。
【００６３】
次に、絶縁膜として全面に例えばシリコン酸化膜等からなる絶縁膜１２を５００ｎｍ成膜する。
【００６４】
次いで、画素台座１１―２への接続のため絶縁膜１２中に第三コンタクトホール１３を形成する。
【００６５】
次に、画素電極１４として例えばＩＴＯ（Indium Tin Oxide）等の透明電極を１００ｎｍ程度成膜し、パターニングとエッチングを行い、画素電極を形成する。
【００６６】
最後に、画素電極１４の上に配向膜として例えばポリイミド系の配向膜を塗布し、配向方向を揃えるためラビングを行う。
【００６７】
第３の実施形態に係る構造をとることにより、第１の実施形態と同様に２つのキャパシタそれぞれ印加できる電圧が自由になり、さらに面積増加の効果が得られるために更なる保持能力性能の向上を図ることが可能となる。
【００６８】
図６は、画素部分の配線レイアウトを説明する模式平面図で、（ａ）は画素部全体のレイアウト、（ｂ）は上層に形成したキャパシタラインを同電位にする場合のレイアウトである。また、図７は、図５、図６に示すＡ−Ｂ−Ｃ間の模式断面図である。
【００６９】
上層のキャパシタ４−１、４−２は各画素に設けられており、図６に示すように、キャパシタ４−１は画素側キャパシタ電極１−３に絶縁膜５−２を挟んで対向するよう設けられ、キャパシタ４−２は画素側キャパシタ電極１−３に絶縁膜５−３を挟んで対向するように設けられている。
【００７０】
キャパシタ４−１は、第一コンタクト７−２、キャパシタ４−１と画素を繋ぐ第１の電極８−２、第二コンタクト１０−１を介してキャパシタライン１１−１に接続されている。また、キャパシタ４−２は、第一コンタクト７−４、キャパシタ４−２と画素を繋ぐ第２の電極８−４、第二コンタクト１０−３を介してキャパシタライン１１−３に接続されている。
【００７１】
また、画素側キャパシタ電極１−３の下層には、第３キャパシタ絶縁膜（Ｂ）を介して第３キャパシタ電極（Ａ）が設けられ、第３のキャパシタを構成している。これら３つのキャパシタによって電位保持能力の向上を図る。
【００７２】
また、第１の実施形態および第２の実施形態と同様、第１のキャパシタ４−１につながる第１の電極８−２と、第２のキャパシタ４−２につながる第２の電極８−４とに別電位を与える場合には、図６（ａ）に示すような配線レイアウトとなる。
【００７３】
一方、２つのキャパシタに対する別電位印加の考え方を、第１のキャパシタ４−１および第２のキャパシタ４−２の組みと、第３のキャパシタとの２つで行う場合には、図６（ｂ）に示すように、第１の電極８−１につながる第１のキャパシタライン１１−１と第２の電極８−２につながる第２のキャパシタライン１１−３とを統一する構成にすればよい。これにより、第１のキャパシタ４−１と第２のキャパシタ４−２とを１組として例えば高い側の画素電位（７＋５＝１２Ｖ）より高い電圧を印加し、第３のキャパシタに例えば低い側の画素電位（７−５＝２Ｖ）より低い電圧を印加する。なお、電圧の印加は上記と反対であってもよい。
【００７４】
次に、第４の実施形態を説明する。図８は、第４の実施形態を説明する模式図であり、（ａ）は画素部分の配線レイアウト（主として第１のキャパシタライン）の模式平面図、（ｂ）は回路図である。また、図９は、画素部分の配線レイアウト（主として第２のキャパシタライン）の模式平面図、図１０は、図９に示すＡ−Ｂ−Ｃ間の模式断面図である。
【００７５】
本実施形態のパターン形状は、第１の実施形態で同層であったＣＳ  ｌｉｎｅ１（キャパシタライン１１−１）とＣＳ  ｌｉｎｅ２（キャパシタライン１６−１）とをそれぞれ基板上において異なる層の配線として別途形成したものとなっている。第４実施形態のパターン形状を構成するには、第１の実施形態におけるプロセスの信号線形成後より別となる。
【００７６】
すなわち、先ず、第１実施形態と同様に、例えば石英基板に半導体層（ソース）１―１と半導体層（ドレイン）１−２を含む電極として減圧ＣＶＤ等でポリシリコン層を１００ｎｍ成膜した後、パターニング後、エッチングを行い電極の形成を行う。
【００７７】
次に、前記ポリシリコン膜を例えば約１０００℃の温度にて熱酸化することにより３０ｎｍ程度の較的薄い膜厚のシリコンの熱酸化膜を形成する。
【００７８】
前記シリコンの熱酸化膜はゲート膜５−１とキャパシタ（ＣＳ）膜用絶縁膜５−２、５−３として使用する。
【００７９】
次に、例えばゲート電極（走査線）として減圧ＣＶＤにてポリシリコン層を４００ｎｍ成膜し、パターニングした後、エッチングを行うことにより走査線（ゲート）３を形成する。
【００８０】
次に、トランジスタの半導体領域形勢のためＮチャネルトランジスタであればパターニング後、例えばＶ族元素Ｐ、Ａｓ等をドーズする。なお、Ｐチャネルトランジスタ使用時はＢ、ＢＦ2等をドーズする。
【００８１】
次に、例えば常圧または低圧ＣＶＤにより走査線（ゲート）３、キャパシタ４−１、４−２を包むように酸化シリコン膜等からなる絶縁膜６を１１００ｎｍ成膜する。
【００８２】
次に、前記半導体層（ソース）１―１と信号線８―１を繋ぐため絶縁膜６中に第一コンタクトホール７―１を形成する。前記第一コンタクトホール７―１形成と同時にキャパシタ４−１、４−２部とドレイン部の引き出しのための絶縁膜６中に第一コンタクトホール７―２、７―３、７−４も形成する。
【００８３】
次に、例えばアルミニウム（Ａｌ）等の低抵抗金属を成膜し、パターニングした後、エッチングにより信号線８―１を形成する。なお、配線材料はアルミニウム（Ａｌ）以外に銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）等の使用も可能である。
【００８４】
そして、前記信号線８―１形成時にキャパシタ部とドレイン部引き出し用電極８−３、第１の電極８―２、第２の電極の形成も行う。ここまでは、第１の実施形態と同じプロセスである。
【００８５】
次に、第４の実施形態では、第１のキャパシタ４−１と第１のキャパシタライン１１−１とを繋ぐ第１の電極８−２へのコンタクトとして、コンタクト１０−１を形成する。次に、このコンタクト１０−１上へ第１のキャパシタライン１１−１を形成する。
【００８６】
また、第２のキャパシタ４−２と導通する第２の電極８−４上にコンタクト１０−３を形成し、このコンタクト１０−３上へ第２のキャパシタライン１１−３を形成する。
【００８７】
さらに、ドレインと画素電極とを繋ぐ電極８−３上にコンタクト１０−２を形成し、その上に画素台座１１−２を形成し、その上にコンタクト１０−２を形成し、別層の画素台座１６−２を形成する。
【００８８】
また、画素台座１６−２を形成するのと同じ工程で、第１のキャパシタ４−２と第１のキャパシタライン１１−１とを繋ぐ第１の電極８−２へのコンタクトとして、コンタクト１５−２を形成する。そして、このコンタクト１５−２上へ第１のキャパシタライン１６−１を形成する。
【００８９】
第１のキャパシタライン１６−１は画素台座１６−２と同じ層、第２のキャパシタライン１１−３とは別の層となる。この第１のキャパシタライン１６−１の配線材料は、第１のキャパシタライン１１−１と同種のアルミニウム（Ａｌ）以外に、銅（Ｃｕ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）等の使用も可能である。
【００９０】
第１のキャパシタライン１６−１と第２のキャパシタライン１１−３とを別層で形成することにより配線幅の増加による配線抵抗の低下と遮光性能の向上とが得られる。
【図面の簡単な説明】
【００９１】
【図１】第１の実施形態に係る液晶表示装置を説明する模式図で、（ａ）は画素部分の模式平面図、（ｂ）は回路図である。
【図２】画素部分の配線レイアウトを説明する模式平面図である。
【図３】図２に示すＡ−Ｂ−Ｃ間の模式断面図である。
【図４】第２の実施形態を説明する模式図であり、（ａ）は画素部分の配線レイアウトの模式平面図、（ｂ）は回路図である。
【図５】第３の実施形態を説明する模式図で、（ａ）は画素部分の模式平面図、（ｂ）は回路図である。
【図６】画素部分の配線レイアウトを説明する模式平面図で、（ａ）は画素部全体のレイアウト、（ｂ）は上層に形成したキャパシタラインを同電位にする場合のレイアウトである。
【図７】図７は、図５、図６に示すＡ−Ｂ−Ｃ間の模式断面図である。
【図８】第４の実施形態を説明する模式図であり、（ａ）は画素部分の配線レイアウト（主として第１のキャパシタライン）の模式平面図、（ｂ）は回路図である。
【図９】、画素部分の配線レイアウト（主として第２のキャパシタライン）の模式平面図である。
【図１０】図９に示すＡ−Ｂ−Ｃ間の模式断面図である。
【図１１】従来の液晶表示装置の画素領域の一部分を示した平面図である。
【図１２】配線レイアウトを説明する模式平面図である。
【図１３】図１１、図１２におけるＡ―Ｂ―Ｃ間の断面図である。
【符号の説明】
【００９２】
１−１…半導体層（ソース）、１−２…半導体層（ドレイン）、１−３…走査線（ゲート）、４−１…第１のキャパシタ、４−２…第２のキャパシタ、５−１…ゲート絶縁膜、５−２…第１キャパシタ絶縁膜、５−２…第２キャパシタ絶縁膜、６…絶縁膜、７−１…第一コンタクト、８−１…信号線、８−２…第１の電極、８−３…ドレインと画素とを繋ぐ電極、８−４…第２の電極、９…絶縁膜、１０−１…第二コンタクト、１１−１…第１のキャパシタライン、１１−２…画素台座、１１−３…第２のキャパシタライン、１３…第三コンタクト、１４…画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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