(57)【要約】【課題】電極駆動回路の複数のスイッチが不適切に導通制御されないようにしたプラズマディスプレイ装置を提供する。【解決手段】プラズマディスプレイ装置において，電極駆動ユニットは，駆動パルスを印加するメインドライブ回路とそれに制御信号を供給するプリドライブ回路と，それに駆動波形情報信号を供給する駆動制御回路とを有する。メインドライブ回路は，駆動パルス形成するための複数のスイッチとチャージ回収用コンデンサとを有する。さらに，プリドライブ回路は駆動波形情報信号に基づいて前記第１〜第４のスイッチを制御する第１〜第４の制御信号を生成する制御信号生成回路と，前記第１〜第４の制御信号のうち少なくとも第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第１〜第４の制御信号をメインドライブ回路に供給する同時オン防止回路とを有する。【選択図】図３
2008175953.tif 000002
【特許請求の範囲】
【請求項１】
プラズマディスプレイ装置において，
複数の表示電極を有するプラズマディスプレイパネルと，
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し，
電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路と，当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し，
前記メインドライブ回路は，第１の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第１のスイッチと，前記第１の電源より低い第２の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第２のスイッチと，チャージ回収用コンデンサと，前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第３のスイッチと，前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第４のスイッチとを有し，
さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記第１〜第４のスイッチを制御する第１〜第４の制御信号を生成する制御信号生成回路と，前記第１〜第４の制御信号のうち少なくとも前記第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第１〜第４の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有することを特徴とするプラズマディスプレイ装置。
【請求項２】
請求項１において，前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも，前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とするプラズマディスプレイ装置。
【請求項３】
請求項１において，前記同時オン防止回路が前記メインドライブ回路に隣接して設けられていることを特徴とするプラズマディスプレイ装置。
【請求項４】
請求項１において，前記メインドライブ回路は，前記第３のスイッチと前記表示電極との間に第１のインダクタンスを，前記第４のスイッチと前記表示電極との間に第２のインダクタンスをそれぞれ有することを特徴とするプラズマディスプレイ装置。
【請求項５】
プラズマディスプレイ装置において，
複数の表示電極を有するプラズマディスプレイパネルと，
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し，
電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路とを有し，
前記メインドライブ回路は，第１の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第１のスイッチと，前記第１の電源より低い第２の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第２のスイッチと，チャージ回収用コンデンサと，前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第３のスイッチと，前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第４のスイッチとを有し，
さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記第１〜第４のスイッチを制御する第１〜第４の制御信号を生成する制御信号生成回路と，前記第１〜第４の制御信号のうち少なくとも前記第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第１〜第４の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有することを特徴とするプラズマディスプレイ装置。
【請求項６】
請求項５において，前記同時オン防止回路が前記メインドライブ回路に隣接して設けられていることを特徴とするプラズマディスプレイ装置。
【請求項７】
請求項１または５において，
前記同時オン防止回路は，
前記制御信号生成回路が生成する第１の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第２または第４の制御信号のいずれかが導通制御状態のときは当該第１の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第２の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第１または第３の制御信号のいずれかが導通制御状態のときに当該第２の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第３の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第２または第４の制御信号のいずれかが導通制御状態のときに当該第３の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第４の制御信号が導通制御状態であっても，制御信号生成回路が生成する前記第１または第３の制御信号のいずれかが導通制御状態のときに当該第３の制御信号を非導通制御状態にして出力することを特徴とするプラズマディスプレイ装置。
【請求項８】
プラズマディスプレイ装置において，
複数の表示電極を有するプラズマディスプレイパネルと，
前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し，
電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路と，当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し，
前記メインドライブ回路は，チャージ回収用コンデンサと，前記駆動パルスを生成する複数のスイッチとを有し，
さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記複数のスイッチを制御する複数の制御信号を生成する制御信号生成回路と，前記複数の制御信号のうち少なくとも所定の制御信号対が同時導通制御状態になることを禁止して複数の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有し，
前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも，前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とするプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，プラズマディスプレイ装置に関し，特に，表示電極を駆動する駆動回路の誤動作を防止したプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置は，水平方向に延びる複数の表示電極（Ｘ，Ｙ電極）と，表示電極と交差する複数のアドレス電極とを有し，各電極を駆動する駆動回路を有する。現在普及しているプラズマディスプレイ装置は，アドレス・発光分離駆動方式（Address Display-period Separated：ＡＤＳ駆動方式）が一般的である。
【０００３】
ＡＤＳ駆動方式によると，駆動制御は，表示電極を走査しながらアドレス電極から表示データに応じて書き込みを行うアドレス期間と，アドレス期間後に表示電極対に交互に電圧を印加するサステイン期間とを有する。特に，サステイン期間では同じ表示電極に繰り返しサステインパルスを印加する。つまり，一方の表示電極に印加されるサステインパルスが立ち上がることで，表示電極対間の容量を充電し，表示電極間でプラズマ放電を発生させ，サステインパルスが立ち下がるときに表示電極対間の容量を放電する。次に，他方の表示電極にサステインパルスを印加することで，上記と逆方向の容量の充電，プラズマ放電，容量の放電が生じる。そして，これらの動作が複数回繰り返される。したがって，サステイン期間では，多くの電力が消費される。
【０００４】
このようなサステイン期間での消費電力を節約するために，表示電極の駆動回路を電力回収回路にして，容量の充電と放電による無駄な電力消費を少なくすることが提案されている。すなわち，電力回収回路は例えば複数のスイッチトランジスタで構成され，それらスイッチトランジスタを適切に導通・非導通制御することで，容量の充電に利用したチャージを容量の放電時に回収し，次の充電に利用している。
【０００５】
一方，上記の表示電極を駆動する電極駆動回路は，表示電極を駆動すると共に前述の電力回収機能を有するメインドライブ回路と，メインドライブ回路のスイッチトランジスタを制御する制御信号を生成するプリドライブ回路とで構成される。プリドライブ回路は，駆動制御回路から駆動波形情報を供給され，その駆動波形情報に基づいて制御信号を生成し，プリドライブ回路の制御信号に応じてメインドライブ回路が表示電極にサステインパルスの印加を行う。
【０００６】
かかる駆動制御回路と電極駆動回路の構成において，駆動制御回路から電極駆動回路のプリドライブ回路までの駆動波形情報信号の配線長よりも，プリドライブ回路からメインドライブ回路までの制御信号の配線長を短くすることが提案されている。例えば，特許文献１に記載されるとおりである。
【０００７】
このようにすることで，プリドライブ回路とメインドライブ回路とを接続する制御信号に不都合な遅延やノイズが発生し，メインドライブ回路に誤動作が発生することを防止する。
【特許文献１】特開２００５−３００５６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら，上記の特許文献１に記載された配線構造にすると，駆動波形情報信号を伝送する配線長が長くなり，ノイズにより駆動波形情報が変化することが予想される。駆動波形情報信号の配線は通常複数ビットの信号線で構成されるので，いずれかのビットがノイズにより反転すると駆動波形情報が大きく変化し，プリドライブ回路が生成する制御信号にも大きな影響を与える。
【０００９】
一方，前述の電極駆動回路のメインドライブ回路は，電力回収のために複数のスイッチで構成されるが，これらのスイッチが不適切に導通制御されると，無用な貫通電流を発生させてしまう。特に，上記の駆動波形情報の配線へのノイズによりスイッチが不適切に導通制御されることは避けなければならない。
【００１０】
そこで，本発明の目的は，電極駆動回路の複数のスイッチが不適切に導通制御されないようにしたプラズマディスプレイ装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記の目的を達成するために，本発明の第１の側面によれば，プラズマディスプレイ装置において，複数の表示電極を有するプラズマディスプレイパネルと，前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し，電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路と，当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有する。そして，前記メインドライブ回路は，第１の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第１のスイッチと，前記第１の電源より低い第２の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第２のスイッチと，チャージ回収用コンデンサと，前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第３のスイッチと，前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第４のスイッチとを有する。さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記第１〜第４のスイッチを制御する第１〜第４の制御信号を生成する制御信号生成回路と，前記第１〜第４の制御信号のうち少なくとも前記第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第１〜第４の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有する。
【００１２】
上記の第１の側面によれば，プリドライブ回路に同時オン防止回路を設けているので，メインドライブ回路の第１及び第２のスイッチの組，第１及び第４のスイッチの組，第２及び第３のスイッチの組が同時に導通して貫通電流が発生することを防止することができる。
【００１３】
上記の第１の側面において，好ましい態様によれば，前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも，前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短い。または，前記同時オン防止回路が前記メインドライブ回路に隣接して設けられて制御信号の配線長が短く構成される。かかる好ましい態様によれば，第１〜第４の制御信号がメインドライブ回路に供給される直前で，同時オン防止回路により少なくとも前記第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることが禁止される。これにより，信号配線にノイズが重畳されてもメインドライブ回路内の貫通電流の発生を回避することができる。
【００１４】
上記の第１の側面において，好ましい態様によれば，前記同時オン防止回路は，第１及び第３の制御信号の同時導通制御状態と，第２及び第４の制御信号の同時導通制御状態とを除いて，いずれの組み合わせの同時導通制御状態を禁止する論理回路を有する。
【００１５】
上記の目的を達成するために，本発明の第２の側面によれば，プラズマディスプレイ装置において，複数の表示電極を有するプラズマディスプレイパネルと，前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有する。そして，電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路とを有する。さらに，前記メインドライブ回路は，第１の電源と前記表示電極との間に接続され前記駆動パルスの立ち上がり時に導通する第１のスイッチと，前記第１の電源より低い第２の電源と前記表示電極との間に接続され前記駆動パルスの立ち下がり時に導通する第２のスイッチと，チャージ回収用コンデンサと，前記チャージ回収用コンデンサと表示電極との間に設けられ前記駆動パルスの立ち上がり時に導通する第３のスイッチと，前記表示電極とチャージ回収用コンデンサとの間に設けられ前記駆動パルスの立ち下がり時に導通する第４のスイッチとを有し，さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記第１〜第４のスイッチを制御する第１〜第４の制御信号を生成する制御信号生成回路と，前記第１〜第４の制御信号のうち少なくとも前記第１及び第２の制御信号の組，第１及び第４の制御信号の組，第２及び第３の制御信号の組がそれぞれ同時導通制御状態になることを禁止して第１〜第４の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有する。
【００１６】
上記の第１または第２の側面において，好ましい態様によれば，前記同時オン防止回路は，
前記制御信号生成回路が生成する第１の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第２または第４の制御信号のいずれかが導通制御状態のときは当該第１の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第２の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第１または第３の制御信号のいずれかが導通制御状態のときに当該第２の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第３の制御信号が導通制御状態であっても，前記制御信号生成回路が生成する第２または第４の制御信号のいずれかが導通制御状態のときに当該第３の制御信号を非導通制御状態にして出力し，
前記制御信号生成回路が生成する第４の制御信号が導通制御状態であっても，制御信号生成回路が生成する前記第１または第３の制御信号のいずれかが導通制御状態のときに当該第３の制御信号を非導通制御状態にして出力する。
【００１７】
上記の目的を達成するために，本発明の第３の側面によれば，プラズマディスプレイ装置において，複数の表示電極を有するプラズマディスプレイパネルと，前記表示電極に駆動パルスを複数回印加する電極駆動ユニットとを有し，
電極駆動ユニットは，前記表示電極に駆動パルスを印加するメインドライブ回路と，当該メインドライブ回路に制御信号を供給するプリドライブ回路と，当該プリドライブ回路に駆動波形情報信号を供給する駆動制御回路とを有し，
前記メインドライブ回路は，チャージ回収用コンデンサと，前記駆動パルスを生成する複数のスイッチとを有し，
さらに，前記プリドライブ回路は，前記駆動波形情報信号に基づいて前記複数のスイッチを制御する複数の制御信号を生成する制御信号生成回路と，前記複数の制御信号のうち少なくとも所定の制御信号対が同時導通制御状態になることを禁止して複数の制御信号を前記メインドライブ回路に供給する同時オン防止回路とを有し，
前記駆動制御回路とプリドライブ回路との間の駆動波形情報信号の配線長よりも，前記同時オン防止回路とメインドライブ回路との間の制御信号の配線長が短いことを特徴とする。
【発明の効果】
【００１８】
本発明によれば，電極駆動回路の複数のスイッチが不適切に導通制御されることが有効に防止され，貫通電流の発生を確実に防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２０】
図１は，本実施の形態におけるプラズマディスプレイ装置の構成図である。プラズマディスプレイ装置は，水平方向に延びる複数の表示電極Ｘ，Ｙと垂直方向に延びて表示電極Ｘ，Ｙと交差する複数のアドレス電極Ａとを有するプラズマディスプレイパネル１０と，パネルの電極に駆動パルスを印加して駆動する電極駆動ユニット２０と，テレビチューナやＤＶＤプレーヤなどから入力される映像信号ＩＮを画像処理してプラズマディスプレイパネル用の画像信号を生成する入力信号処理回路３０とを有する。入力信号処理回路は，画像信号Ｓ３０として例えばフレーム毎の画像デジタル信号を生成し，電極駆動ユニット２０の駆動制御回路２２に供給する。プラズマディスプレイパネル１０は，例えば表示側基板上に表示電極Ｘ，Ｙが形成され，背面基板上にアドレス電極Ａが形成され，両基板がプラズマ放電空間を隔てて配置される。
【００２１】
プラズマディスプレイパネル１０の駆動制御では，表示電極対Ｘ，Ｙの間でリセット放電を行ってパネル全体の壁電荷を調整するリセット期間と，Ｙ電極を走査しながらアドレス電極からアドレス放電パルスを印加してセルに壁電荷を形成するアドレス期間と，表示電極対のＸ，Ｙ電極に交互に駆動パルスを印加してプラズマ放電を発生させてアドレス期間で壁電荷を蓄積したセルから所望の輝度を出力させるサステイン期間とを有する。
【００２２】
電極駆動ユニット２０は，フレーム画像信号Ｓ３０からプラズマディスプレイパネル１０を駆動するための制御信号２２１，２２２，２２３，２２４を生成する駆動制御回路２２と，制御信号２２１に応じて表示電極Ｘにサステインパルスを印加するＸ電極駆動回路２４と，アドレス電極Ｘにアドレス放電パルスを印加するアドレス電極駆動回路２６と，制御信号２２２に応じて表示電極Ｙにスキャンパルス及びサステインパルス２２５を印加するＹ電極駆動回路２８と，アドレス期間にスキャンパルスを印加すべきＹ電極を選択するスキャン回路２９とを有する。
【００２３】
制御信号２２１，２２２は，Ｘ電極駆動回路２４やＹ電極駆動回路２８内のメインドライブ回路の４つのスイッチトランジスタを制御する４つの制御信号からなる。駆動制御回路２２内には，図示しないプリドライブ回路が設けられ，このプリドライブ回路がＸ電極駆動用とＹ電極駆動用の４つの制御信号２２１，２２２をそれぞれ生成し，Ｘ，Ｙ電極駆動回路２４，２８に供給する。Ｘ，Ｙ電極駆動回路内の図示しないメインドライブ回路内のスイッチ素子が，この制御信号に応答して導通，非導通に制御され，Ｘ，Ｙ電極に駆動パルス，例えばサステインパルスを印加する。この制御信号については後で詳述する。
【００２４】
図２は，本実施の形態におけるプラズマディスプレイ装置の別の構成図である。このプラズマディスプレイ装置は，図１と同様に，プラズマディスプレイパネル１０と，電極駆動ユニット２０とを有する。図１と異なるところは，駆動制御回路２２がＸ電極駆動回路２４とＹ電極駆動回路２８とに制御コマンド信号ＸＣＤ，ＹＣＤを供給し，Ｘ，Ｙ電極駆動回路内の図示しないプリドライブ回路が制御コマンド信号に基づいて前述の制御信号を生成する。この制御コマンド信号ＸＣＤ，ＹＣＤには，駆動制御情報に加えて駆動パルスの波形情報信号が含まれる。駆動波形情報信号は，例えば，駆動パルスの立ち上がりタイミングと立ち下がりタイミングが含まれる複数ビットからなるデータ信号である。よって，制御コマンド信号ＸＣＤ，ＹＣＤは，１本の配線上に時系列に出力される複数ビットの信号で構成される。図２において，これ以外の構成は図１と同じである。
【００２５】
図２の構成では，駆動制御回路２２からＸ電極駆動回路２４までの制御コマンド信号の配線長よりも，Ｘ電極駆動回路２４内のプリドライブ回路からメインドライブ回路までの制御信号の配線長が十分に短くできる。そして，制御コマンド信号は１本の配線で構成できるので，プラズマディスプレイ装置内の信号線の本数を少なくすることができる。したがって，コストダウンをはかることができる。ただし，制御コマンド信号ＸＣＤ，ＹＣＤにノイズが重畳すると，駆動波形情報信号が変化して，不適切な駆動パルスが生成されることが予想される。
【００２６】
図３は，本実施の形態におけるＸ，Ｙ電極駆動回路の構成図である。このＸ，Ｙ電極駆動回路２４，２８は，前述の駆動パルスの波形情報を含むコマンド信号ＸＣＤ，ＹＣＤを入力して４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤを生成するプリドライブ回路ＰＤＲと，制御信号に従って導通制御される複数のスイッチＱ１〜Ｑ４とチャージを回収するコンデンサＣ１とを有し，Ｘ，Ｙ電極に駆動パルスを印加するメインドライブ回路ＭＤＲとからなる。
【００２７】
コマンド信号ＸＣＤ，ＹＣＤには，例えば駆動パルスの立ち上がりタイミングを示す８ビットのデータと，立ち下がりタイミング（またはパルス幅）を示す８ビットのデータとを有する。プリドライブ回路ＰＤＲは，コマンド信号ＸＣＤ，ＹＣＤを入力して上記タイミングを示すデータを分離するなどのデータ処理回路３１と，データ処理回路３１の出力に応答して４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤを生成する制御信号生成回路３２と，４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤのうち，ＣＵ，ＬＵの同時導通制御状態と，ＣＤ，ＬＤの同時導通制御状態とを除いて，それ以外の同時導通制御状態を防止する同時オン防止回路３４と，同時オン防止回路３４が出力する４つの制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１をそれぞれ増幅する増幅器ＡＭＰとを有する。
【００２８】
メインドライブ回路ＭＤＲは，サステインパルスなどの駆動パルス電圧を供給する高い第１の電源Ｖｓと，それより低い第２の電源（例えばグランド）Ｖｇｎｄとの間に，駆動パルスの立ち上がり時に導通する第１のスイッチＱ１と，駆動パルスの立ち下がり時に導通する第２のスイッチＱ２とが接続されている。また，Ｘ，Ｙ電極に接続される出力ノードＮ１とチャージ回収用コンデンサＣ１との間に，駆動パルスの立ち上がり時に導通する第３のスイッチＱ３，ダイオードＤ１，インダクタンスＬ１とからなるチャージ充電回路を有する。さらに，出力ノードＮ１とチャージ回収用コンデンサＣ１との間に，駆動パルスの立ち下がり時に導通する第４のスイッチＱ４，ダイオードＤ２，インダクタンスＬ２とからなるチャージ回収回路を有する。上記の４つのスイッチＱ１〜Ｑ４は，Ｎチャネルトランジスタで構成され，それぞれのゲートには第１〜第４の制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１が印加される。これらの制御信号がＨレベル（データ１）のときにスイッチトランジスタＱ１〜Ｑ４が導通状態になり，Ｌレベル（データ０）のときに非導通状態になる。つまり，制御信号のＨレベルが導通制御状態，Ｌレベルが非導通制御状態に対応する。
【００２９】
プラズマディスプレイパネル１０のＸ，Ｙ電極間には寄生容量Ｃｐ１を有する。よって，ＸまたはＹ電極にサステインパルスを印加する場合，パルスの立ち上がり時にスイッチＱ１を導通状態にして，まず第１の電源Ｖｓから寄生容量Ｃｐ１を充電し，Ｘ，Ｙ電極間に放電閾値電圧以上の電位差が生じてプラズマ放電が発生しその放電に必要な電流が第１の電源Ｖｓから供給され，パルスの立ち下がり時にスイッチＱ１を非導通状態にしスイッチＱ２を導通状態にして，寄生容量Ｃｐ１内のチャージを放電する。
【００３０】
ただし，サステインパルスなどの駆動パルスが複数回繰り返し印加されるので，パルスの立ち下がり時にスイッチＱ４を導通状態にして，寄生容量Ｃｐ１内のチャージをインダクタンスＬ２，ダイオードＤ２，スイッチＱ４を介してチャージ回収用コンデンサＣ１にチャージを回収し，パルスの立ち上がり時にスイッチＱ３を導通状態にして，チャージ回収用コンデンサＣ１内のチャージを，スイッチＱ３，ダイオードＤ１，インダクタンスＬ１を介して寄生容量Ｃｐ１に充電する。このように，メインドライブ回路ＭＤＲに，電極間の寄生容量Ｃｐ１に充電されたチャージを回収して次のパルス印加時に利用するチャージ回収機能を持たせることで，繰り返し印加される駆動パルスに必要な電力，特に寄生容量Ｃｐ１の充電に必要な電力を省力化させることができる。
【００３１】
図４は，メインドライブ回路の動作を説明するための駆動波形図である。図４には，表示電極であるＸ，Ｙ電極とアドレス電極Ａの信号波形と，サステイン期間における４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤの信号波形とが示されている。なお，４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤの信号波形は，Ｙ電極のサステインパルスＳＵＳｙに対応して示されているが，Ｘ電極のサステインパルスＳＵＳｘに対応する制御信号も同様である。
【００３２】
リセット期間Ｔresetでは，Ｘ電極が第２の電源Ｖgndに維持され，Ｙ電極に正極性のパルス４１と負極性のパルス４２が印加され，Ｘ，Ｙ電極間で微弱なリセット放電を生じさせて，放電セル領域内の壁電荷の量がパネル全面で均一な量に調節される。
【００３３】
次に，アドレス期間Ｔaddでは，Ｙ電極にスキャンパルスＰｓが順次印加され，それに同期して複数のアドレス電極Ａに画像データに対応したアドレスパルスＰａが印加される。その結果，アドレスパルスＰａが印加されたセルはアドレス放電を発生し壁電荷を形成する。
【００３４】
その後，サステイン期間Ｔsusでは，Ｙ電極とＸ電極とに交互にサステインパルスＳＵＳｙ，ＳＵＳｘが印加され，Ｙ，Ｘ電極間に交互に電界が印加される。このサステインパルスのパルス電圧Ｖｓは，Ｖｓにアドレス放電で発生した壁電荷による電圧を加えた実効印加電圧が，プラズマ放電の閾値電圧を超えるが，壁電界による電圧がない電圧Ｖｓは閾値電圧を超えないようなレベルに制御される。したがって，サステインパルスの印加により，アドレス期間にアドレス放電が発生したセルのみが維持放電を繰り返す。サステインパルスのパルス数を変えることで，サステイン期間での輝度を制御することができる。通常は，所定の重み付けされたサステインパルス数を有する複数のサブフィールドを時系列に並べて，所望の組み合わせのサブフィールドでサステイン放電を実行することで，所望の輝度表示を可能にしている。
【００３５】
いま，Ｙ電極のサステインパルスＳＵＳｙの印加と，４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤとの関係を説明する。ただし，以下の説明はＸ電極のサステインパルスＳＵＳｘと４つの制御信号との関係にも適用できる。前述したとおり，メインドライブ回路ＭＤＲがパネルのＸ，Ｙ電極間の寄生容量Ｃｐ１にチャージの充電と放電を繰り返すと，チャージを回収した状態のコンデンサＣ１のノードＮ２は，第１，第２の電源Ｖｓ，Ｖｇｎｄの中間の電位Ｖｓ／２に収斂する。そこで，いまノードＮ２がチャージ回収状態のＶｓ／２にあると仮定して説明する。
【００３６】
まず，サステインパルスＳＵＳｙの立ち上がりのタイミングで，第３の制御信号ＬＵがＨレベルになる。これに応答して，第３のスイッチＱ３が導通し，コンデンサＣ１内のチャージがトランジスタＱ３，ダイオードＤ１，インダクタンスＬ１を介してノードＮ１に流れ，寄生容量Ｃｐ１に充電される。さらに，ノードＮ１の電位が上昇しノードＮ２の電位からダイオードＤ１の順方向電圧だけ低いレベルに達した後も，インダクタンスＬ１と寄生容量Ｃｐ１とによるＬＣ共振回路の作用により寄生容量Ｃｐ１への充電は継続し，ノードＮ１は第１の電源Ｖｓの約７０％の電位まで上昇する。
【００３７】
この７０％の電位まで上昇するタイミングで，第１の制御信号ＣＵがＨレベルになり，第１のスイッチであるトランジスタＱ１が導通する。これにより，寄生容量Ｃｐ１は第１の電源Ｖｓからの電流により更に充電される。Ｘ，Ｙ電極間の実効印加電圧が放電閾値電圧を超えるとプラズマ放電が発生し，それに必要な電流は第１の電源ＶｓからトランジスタＱ１を介して供給される。
【００３８】
一方，サステインパルスＳＵＳｙが立ち下がるタイミングで，第４の制御信号ＬＤがＨレベルになる。これに応答して，第４のスイッチＱ４が導通し，パネルのＸＹ電極間の寄生容量Ｃｐ１に充電されていたチャージがインダクタンスＬ２，ダイオードＤ２，第４のトランジスタＱ４を介してノードＮ２に流れ，コンデンサＣ１がチャージを回収する。立ち上がり時と同様に，ノードＮ１の電位は，インダクタンスＬ２と寄生容量Ｃｐ１とのＬＣ共振回路の作用により第１の電源Ｖｓの約３０％まで低下する。
【００３９】
この３０％の電位まで低下するタイミングで，第２の制御信号ＣＤがＨレベルになり，第２のスイッチであるトランジスタＱ２が導通する。これにより，寄生容量Ｃｐ１は第２の電源Ｖｇｎｄに向かって更に放電し，ノードＮ１は第２の電源Ｖｇｎｄのレベルになる。その後は，上記のパルスの立ち上がりと立ち下がりの動作が繰り返される。
【００４０】
以上のように，メインドライブ回路ＭＤＲは，駆動パルスの立ち上がり時にまず，第３のスイッチＱ３が導通してチャージ回収用コンデンサＣ１内のチャージをパネルの寄生容量Ｃｐ１に充電し，その後第１のスイッチＱ１が導通して，Ｘ，Ｙ電極を第１の電源Ｖｓの電位まで上昇させ，プラズマ放電電流を供給する。一方，駆動パルスの立ち下がり時に，第４のスイッチＱ４が導通してパネル寄生領域Ｃｐ１のチャージをチャージ回収用コンデンサＣ１に回収し，その後第２のスイッチＱ２が導通して，Ｘ，Ｙ電極を第２の電源Ｖｇｎｄの電位まで低下させる。
【００４１】
このように，メインドライブ回路において，第１，第３のスイッチＱ１，Ｑ３の同時導通状態，第２，第４のスイッチＱ２，Ｑ４の同時導通状態は生じうる。しかし，第１，第２のスイッチＱ１，Ｑ２の同時導通状態，第１，第４のスイッチＱ１，Ｑ４の同時導通状態，第２，第３のスイッチＱ２，Ｑ３の同時導通状態は生じない。むしろ，これらの同時導通状態は無駄な貫通電流を生じさせるので，省電力化に反する動作であり，チャージ回収用コンデンサへの不適切な充電と放電を生じさせるので好ましくない。
【００４２】
そこで，本実施の形態では，メインドライブ回路ＭＤＲの直前に同時オン防止回路３４を設けて，４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤのうち，第１，第３の制御信号ＣＵ，ＬＵが同時に導通制御状態（Ｈレベル）になることと，第２，第４の制御信号ＣＤ，ＬＤが同時に導通制御状態（Ｈレベル）になること以外に，複数の制御信号が同時に導通制御状態になることを禁止する。よって，同時オン防止回路３４は，４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤから，上記の同時導通制御状態が除去された制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１を生成して，増幅器ＡＭＰを介してメインドライブ回路の４つのスイッチ素子Ｑ１〜Ｑ４のゲートに供給する。
【００４３】
図５は，同時オン防止回路の論理式を示す図である。また，図６は，同時オン防止回路の論理回路図である。図５（Ａ）は同時オン防止回路３４に入力される４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤの全ての組み合わせを示す図表である。図５（Ｂ）は同時オン防止回路３４の論理式を示す図表である。そして，図５（Ｃ）は同時オン防止回路３４から出力される４つの制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１を示す図表である。防止される同時導通制御状態が，図５中の楕円により示されている。
【００４４】
図５（Ｂ）の論理式によれば，第１の制御信号ＣＵ１は，第１，第２の入力制御信号ＣＵ，ＣＤのＥＯＲと，第１，第４の入力制御信号ＣＵ，ＬＤのＥＯＲと，第１の入力制御信号ＣＵの論理積である。つまり，第１の入力制御信号ＣＵ＝Ｈのときに，第２，第４の入力制御信号ＣＤ，ＬＤのいずれもがＬレベルであれば，２つのＥＯＲがＨレベルになるので，第１の出力制御信号ＣＵ１＝Ｈになり，第１の入力制御信号ＣＵ＝Ｈであっても，第２，第４の入力制御信号ＣＤ，ＬＤのいずれかがＨレベルであれば，２つのＥＯＲのいずれかがＬレベルになるので，第１の出力制御信号ＣＵ１＝Ｌになる。したがって，第１，第２の制御信号ＣＵ１，ＣＤ１が同時に導通制御状態（Ｈレベル）になることと，第１，第４の制御信号ＣＵ１，ＬＤ１が同時に導通制御状態になることとが防止される。よって，第１の入力制御信号ＣＵ＝Ｈのときに，何らかのノイズの影響で第２，第４入力制御信号ＣＤ，ＬＤのいずれかがＨレベルになると，第１の出力制御信号ＣＵ１＝Ｌになる。
【００４５】
図６のＥＯＲゲート６１，６２とＡＮＤゲート６０とが，図５（Ｂ）の第１の制御信号ＣＵ１を生成する論理式に対応する論理回路である。
【００４６】
図５（Ｂ）の論理式によれば，第２の制御信号ＣＤ１は，第１，第２の入力制御信号ＣＵ，ＣＤのＥＯＲと，第２，第３の入力制御信号ＣＤ，ＬＵのＥＯＲと，第２の入力制御信号ＣＤの論理積である。つまり，第２の入力制御信号ＣＤ＝Ｈのときに，第１，第３の入力制御信号ＣＵ，ＬＵのいずれもがＬレベルであれば，第２の出力制御信号ＣＤ１＝Ｈになり，第２の入力制御信号ＣＤ＝Ｈであっても，第１，第３の入力制御信号ＣＵ，ＬＵのいずれかがＨレベルであれば，第２の出力制御信号ＣＤ１＝Ｌになる。したがって，第１，第２の制御信号ＣＵ１，ＣＤ１が同時に導通制御状態（Ｈレベル）になることと，第２，第３の制御信号ＣＤ１，ＬＵ１が同時に導通制御状態になることとが防止される。よって，第２の入力制御信号ＣＤ＝Ｈのときに，何らかのノイズの影響で第１，第３の入力制御信号ＣＵ，ＬＵのいずれかがＨレベルになると，第２の出力制御信号ＣＤ１＝Ｌになる。
【００４７】
図６のＥＯＲゲート６１，６４とＡＮＤゲート６３とが，図５（Ｂ）の第２の制御信号ＣＤ１を生成する論理式に対応する論理回路である。
【００４８】
図５（Ｂ）の論理式によれば，第３の制御信号ＬＵ１は，第３，第４の入力制御信号ＬＵ，ＬＤのＥＯＲと，第３，第２の入力制御信号ＬＵ，ＣＤのＥＯＲと，第３の入力制御信号ＬＵの論理積である。つまり，第３の入力制御信号ＬＵ＝Ｈのときに，第２，第４の入力制御信号ＣＤ，ＬＤのいずれもがＬレベルであれば，第３の出力制御信号ＬＵ１＝Ｈになり，第３の入力制御信号ＬＵ＝Ｈであっても，第２，第４の入力制御信号ＣＤ，ＬＤのいずれかがＨレベルであれば，第３の出力制御信号ＬＵ１＝Ｌになる。したがって，第３，第４の制御信号ＬＵ１，ＬＤ１が同時に導通制御状態になることと，第２，第３の制御信号ＣＤ１，ＬＵ１が同時に導通制御状態（Ｈレベル）になることとが防止される。よって，第３の入力制御信号ＬＵ＝Ｈのときに，何らかのノイズの影響で第２，第４の入力制御信号ＣＤ，ＬＤのいずれかがＨレベルになると，第３の出力制御信号ＬＵ１＝Ｌになる。
【００４９】
図６のＥＯＲゲート６５，６７とＡＮＤゲート６６とが，図５（Ｂ）の第３の制御信号ＬＵ１を生成する論理式に対応する論理回路である。
【００５０】
最後に，図５（Ｂ）の論理式によれば，第４の制御信号ＬＤ１は，第３，第４の入力制御信号ＬＤ，ＬＵのＥＯＲと，第４，第１の入力制御信号ＬＤ，ＣＵのＥＯＲと，第４の入力制御信号ＬＤの論理積である。つまり，第４の入力制御信号ＬＤ＝Ｈのときに，第１，第３の入力制御信号ＣＵ，ＬＵのいずれもがＬレベルであれば，第４の出力制御信号ＬＤ１＝Ｈになり，第４の入力制御信号ＬＤ＝Ｈであっても，第１，第３の入力制御信号ＣＵ，ＬＵのいずれかがＨレベルであれば，第４の出力制御信号ＬＤ１＝Ｌになる。したがって，第３，第４の制御信号ＬＵ１，ＬＤ１が同時に導通制御状態（Ｈレベル）になることと，第４，第１の制御信号ＬＤ１，ＣＵ１が同時に導通制御状態になることとが防止される。よって，第４の入力制御信号ＬＤ＝Ｈのときに，何らかのノイズの影響で第１，第３の入力制御信号ＣＵ，ＬＵのいずれかがＨレベルになると，第４の出力制御信号ＬＤ１＝Ｌになる。
【００５１】
図６のＥＯＲゲート６５，６９とＡＮＤゲート６８とが，図５（Ｂ）の第４の制御信号ＬＤ１を生成する論理式に対応する論理回路である。
【００５２】
なお，図６中のＥＯＲゲート６２，６９はいずれか一方のみにすることができ，ＥＯＲゲート６４，６７もいずれか一方のみにすることができる。
【００５３】
以上の通り，同時オン防止回路３４が，第１と第３の制御信号ＣＵ１，ＬＵ１が同時に導通制御状態（Ｈレベル）になることと，第２と第４の制御信号ＣＤ１，ＬＤ１が同時に導通制御状態（Ｈレベル）になること以外に，いずれかの制御信号が同時に導通制御状態になるのを防止する。よって，制御信号生成回路３２が，上記の防止すべき同時導通制御状態にならないように制御信号を発生するよう制御信号生成回路３２が設計されていたとしても，何らかのノイズの発生により制御信号生成回路３２の出力にそのような同時導通制御状態が生じる場合がある。しかし，かかる同時導通制御状態が生じたとしても，同時オン防止回路３４によりそのような状態が防止される。よって，メインドライバ回路の不適切な動作が防止される。同時オン防止回路３４は，最低限，第１と第２の制御信号，第１と第４の制御信号，第２と第３の制御信号，それぞれの組で同時導通制御状態になることが防止されればよい。
【００５４】
図３のＸ，Ｙ電極駆動回路は，図２のＸ，Ｙ電極駆動回路２４，２８に対応する。図２のプラズマディスプレイ装置の構成では，駆動制御回路２２が駆動パルスの波形情報信号（複数ビット）を単一のコマンド配線ＸＣＤ，ＹＣＤを介して，Ｘ，Ｙ電極駆動回路２４，２８に供給する。よって，コマンド配線ＸＣＤ，ＹＣＤにノイズが重畳すると複数ビットの波形情報信号のいずれかのビットが反転しやすくなる。複数ビットのうちいずれかのビット，特に上位ビットが反転すると，波形情報は大きく異なることになる。よって，図２の構成のプラズマディスプレイ装置において，Ｘ，Ｙ電極駆動回路２４，２８内のメインドライブ回路ＭＤＲに隣接してその直前段階に同時オン防止回路３４を設けることで，上記のノイズにより駆動パルス波形情報が不適切に変化しても，第１，第３の制御信号ＣＵ，ＬＵの同時導通制御状態と，第２，第４の制御信号ＣＤ，ＬＤの同時導通制御状態とを除いて，複数の制御信号が同時導通制御状態になることを防止することができる。
【００５５】
図７は，本実施の形態におけるＸ，Ｙ電極駆動回路の第２の構成図である。図７の電極駆動回路は，図３の電極駆動回路の制御信号生成回路３２が，４つのカウンタ３６で構成されている。このカウンタ３６には，例えば，データ処理回路３１からの図示しない基準タイミングで，基準タイミングから駆動パルス立ち上がりタイミングまでの第１のクロック数と，立ち上がりタイミングから立ち下がりタイミングまでの第２のクロック数（パルス幅に対応するクロック数）とが，その第１のクロック数をカウントしたタイミングで制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤを立ち上げ，その後第２のクロック数をカウントしたタイミングで制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤを立ち下げる。それ以外の構成は図３と同じである。また，図７のプリドライブ回路ＰＤＲとメインドライブ回路ＭＤＲとが，図１，２のプラズマディスプレイ装置のいずれにも適用可能であることも同じである。
【００５６】
図８は，本実施の形態におけるＸ，Ｙ電極駆動回路の第３の構成図である。この電極駆動回路は，プリドライブ回路ＰＤＲが電源Ｖｄとグランド電源とに接続され，メインドライブ回路ＭＤＲが第１の電源＋Ｖｓ／２と，それより低い第２の電源−Ｖｓ／２とに接続されている。つまり，プラズマディスプレイパネルのＸ，Ｙ電極に印加されるサステインパルスは，グランド電源以外の第２の電源−Ｖｓ／２から第１の電源＋Ｖｓ／２に立ち上がり，第２の電源−Ｖｓ／２に立ち下がるパルスである。これは，サステインパルスの立ち上がり時と立ち下がり時に寄生容量Ｃｐ１の充電電流と放電電流が発生するが，その充電電流と放電電流がグランド電源に流れてグランド電源に大きなノイズが発生することを防止するためである。グランド電源はプリドライブ回路ＰＤＲや駆動制御回路２２などの基準電源になっているからである。
【００５７】
したがって，図８の電極駆動回路では，プリドライブ回路ＰＤＲ内の制御信号生成回路４０と，メインドライブ回路ＭＤＲとの間は，電源レベルの変換を可能にするための，絶縁回路５０が設けられている。この絶縁回路５０はｉカプラであり，例えば，トランス回路，フォトカプラ回路などにより実現され絶縁型信号伝送回路である。そのために，絶縁回路５０の前後には，変調回路３７と復調回路５１とが設けられている。
【００５８】
図９は，図８の絶縁回路と変調回路及び復調回路の一例を示す図である。変調回路３７は，電源Ｖｃｃ，ＧＮＤに接続され，同時オン防止回路が出力した制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１（ＧＮＤとＶｃｃ間のパルス信号）を高周波信号に変調する。絶縁回路５０の一次コイルはグランド電源ＧＮＤに接続され，二次コイルＬｂは第２の電源−Ｖｓ／２に接続されている。そして，変調回路で生成された高周波信号が絶縁回路５０の一次コイルＬａに流れて高周波信号に対応する起電力を発生する。これに誘導されて絶縁回路５０の二次コイルＬｂに高周波信号が発生する。そして，復調回路５１が，二次コイルＬｂにより生成された高周波信号を復調する。復調回路５１は，第１，第２の電源＋Ｖｓ／２，−Ｖｓ／２に接続され，それらの電源レベルに対応した制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１（＋Ｖｓ／２と−Ｖｓ／２間のパルス信号）を生成し，増幅器ＡＭＰを介してメインドライブ回路ＭＤＲにそれらの制御信号を出力する。
【００５９】
メインドライブ回路ＭＤＲでは，第１，第２のトランジスタＱ１，Ｑ２が第１の電源＋Ｖｓ／２，第２の電源−Ｖｓ／２にそれぞれ接続され，ノードＮ２がグランド電源ＧＮＤに接続されている。そして，チャージ回収用コンデンサＣ１は，グランド電源ＧＮＤと第２の電源−Ｖｓ／２との間に設けられるカップリングコンデンサで代用可能である。かかる回路構成にすることで，図３と同様の動作により，Ｌレベルが−Ｖｓ／２，Ｈレベルが＋Ｖｓ／２の駆動パルスがノードＮ１に生成される。そして，第１〜第４のトランジスタＱ１〜Ｑ４の導通状態を制御する制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１は，変調回路３７と絶縁回路５０と復調回路５１とにより，第１の電源＋Ｖｓ／２，第２の電源−Ｖｓ／２に対応した制御パルスに変換されている。よって，電源レベルを変換された制御信号ＣＵ１，ＣＤ１，ＬＵ１，ＬＤ１により，第１〜第４のトランジスタＱ１〜Ｑ４の導通状態が適切に制御される。
【００６０】
［Ｘ，Ｙ電極駆動回路の図１への適用例］
図３のＸ，Ｙ電極駆動回路は図２のプラズマディスプレイ装置に適用されると説明した。しかしながら，図３のＸ，Ｙ電極駆動回路は，図１にも適用可能である。図１に適用される場合は，プリドライブ回路ＰＤＲ内のデータ信号処理回路３１と制御信号生成回路３２とが駆動制御回路２２内に設けられ，同時オン防止回路３４と増幅器ＡＭＰがＸ，Ｙ電極駆動回路２４，２８内のメインドライブ回路ＭＤＲに隣接してその直前段階に設けられる。そして，制御信号生成回路３２が出力する制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤが比較的長い配線を介して，同時オン防止回路に供給される。つまり，同時オン防止回路３４は，Ｘ，Ｙ電極駆動回路内でメインドライブ回路ＭＤＲに隣接してその直前段階に設けられるので，それより上流の信号配線にノイズが重畳されても，最悪，メインドライバ回路内の第１，第２のスイッチＱ１，Ｑ２，第１，第４のスイッチＱ１，Ｑ４，第２，第３のスイッチＱ２，Ｑ３が，それぞれ同時に導通するのを防止することができる。また，図４，５の同時オン防止回路によれば，第３，第４のスイッチＱ３，Ｑ４の同時導通も防止される。図１０，図１１にそのような例を示す。
【００６１】
図１０は，本実施の形態におけるＸ，Ｙ電極駆動回路の第４の構成図である。図１０は，図３のＸ，Ｙ電極駆動回路を図１に適用した例である。図３のデータ処理回路３１と制御信号生成回路３２とは，制御信号配線２２１，２２２の前段の駆動制御回路２２内に設けられ，Ｘ，Ｙ電極駆動回路内には，バッファ回路３８と同時オン防止回路３４と増幅器ＡＭＰとからなるプリドライブ回路ＰＤＲが設けられる。メインドライブ回路ＭＤＲの構成は，図３と同じである。
【００６２】
図１０の場合，図１に示したとおり，駆動制御回路２２から４つの制御信号ＣＵ，ＣＤ，ＬＵ，ＬＤが比較的長い信号配線２２１，２２２を伝搬する。この伝搬途中でノイズの影響を受けて制御信号のＬレベルとＨレベルとが反転することがある。しかし，メインドライブ回路ＭＤＲに隣接してその直前の段階に同時オン防止回路３４を設けているので，４つの制御信号のうち好ましくない組み合わせが同時導通制御状態になることが防止される。それにより，メインドライブ回路ＭＤＲ内の４つのスッチ素子Ｑ１〜Ｑ４が好ましくない組み合わせで同時導通状態になることが防止される。
【００６３】
なお，図７に示したＸ，Ｙ電極駆動回路も上記と同様に図１に適用することができる。
【００６４】
図１１は，本実施の形態におけるＸ，Ｙ電極駆動回路の第５の構成図である。図１１は，図８のＸ，Ｙ電極駆動回路を図１に適用した例である。図８のデータ処理回路３１と制御信号生成回路３２とは，制御信号配線２２１，２２２の前段の駆動制御回路２２内に設けられ，Ｘ，Ｙ電極駆動回路内には，バッファ回路３８と同時オン防止回路３４と変調回路３７と絶縁回路５０と復調回路５１と増幅器ＡＭＰとからなるプリドライブ回路ＰＤＲが設けられる。そして，メインドライブ回路ＭＤＲの構成は図８と同じである。
【００６５】
以上説明したとおり，本実施の形態によれば，同時オン防止回路をメインドライブ回路に隣接してその直前段階に設けることで，メインドライブ回路内のスイッチ素子を制御する制御信号が何らかのノイズに起因して望ましくない同時導通制御状態になることを防止することができる。したがって，プラズマディスプレイ装置においてこのような同時オン防止回路を，メインドライブ回路に隣接してその直前段階に設けることが望ましい。
【図面の簡単な説明】
【００６６】
【図１】本実施の形態におけるプラズマディスプレイ装置の構成図である。
【図２】本実施の形態におけるプラズマディスプレイ装置の別の構成図である。
【図３】本実施の形態におけるＸ，Ｙ電極駆動回路の構成図である。
【図４】メインドライブ回路の動作を説明するための駆動波形図である。
【図５】同時オン防止回路の論理式を示す図である。
【図６】同時オン防止回路の論理回路図である。
【図７】本実施の形態におけるＸ，Ｙ電極駆動回路の第２の構成図である。
【図８】本実施の形態におけるＸ，Ｙ電極駆動回路の第３の構成図である。
【図９】図８の絶縁回路と変調回路及び復調回路の一例を示す図である。
【図１０】本実施の形態におけるＸ，Ｙ電極駆動回路の第４の構成図である。
【図１１】本実施の形態におけるＸ，Ｙ電極駆動回路の第５の構成図である。
【符号の説明】
【００６７】
ＭＤＲ：メインドライブ回路              ＰＤＲ：プリドライブ回路
Ｑ１〜Ｑ４：スイッチ（トランジスタ）    Ｃ１：チャージ回収用コンデンサ
Ｘ，Ｙ：表示電極                        Ｃｐ１：電極間寄生容量
３２：制御信号生成回路                  ３４：同時オン防止回路
ＸＣＤ，ＹＣＤ：制御コマンド（駆動波形情報信号）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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