(57)【要約】【課題】リング本数が多いＦＬＲ構造のリング間隔を容易に設計することが可能であり、製造プロセスなどの条件を変更しても容易に設計変更が可能な半導体装置を提供する。【解決手段】本発明の半導体装置は、対向する第１および第２の面を有する第１導電型の第１の半導体層２と、第１の面に接するように第１の半導体層中に設けられた第２導電型の第１の半導体領域３と、半導体領域を囲み、第１の面に接するように第１の半導体層中に設けられた、第２導電型の複数の半導体ガードリング領域４と、第１の半導体領域および第１の半導体層の第２の面にそれぞれ電気的に接続された一対の電極７、８とを備え、ｊを１以上の整数とし、複数の半導体ガードリング領域のうち外からｊ番目の半導体ガードリング領域と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとしたとき、Ｓj+1＝ａＳj＋ｂ（ただし、０．８＜ａ＜０．９５および−０．６＜ｂ＜０．５）の関係を満たしている。【選択図】図４
2008010506.tif 000002
【特許請求の範囲】
【請求項１】
対向する第１および第２の面を有する第１導電型の第１の半導体層と、
前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第１の半導体領域と、
前記半導体領域を囲み、前記第１の面に接するように前記第１の半導体層中に設けられた、第２導電型の複数の半導体ガードリング領域と、
前記第１の半導体領域および前記第１の半導体層の第２の面にそれぞれ電気的に接続された一対の電極と、
を備え、
ｊを１以上の整数とし、前記複数の半導体ガードリング領域のうち外からｊ番目の半導体ガードリング領域と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとしたとき、
Ｓj+1＝ａＳj＋ｂ
（ただし、０．８＜ａ＜０．９５および−０．６＜ｂ＜０．５）
の関係を満たしている半導体装置。
【請求項２】
前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域の内部の少なくとも一部に設けられた第１導電型の高濃度不純物半導体領域と、
前記第１の半導体層の少なくとも一部に設けられた絶縁層と、
前記絶縁層上に設けられたゲート電極と、
をさらに備える請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体領域とオーミック接触し、前記第１の半導体層の少なくとも一部とショットキー接合したショットキー電極をさらに備える請求項１に記載の半導体装置。
【請求項４】
前記の複数の半導体ガードリング領域を囲み、前記第１の面に接するように前記第１の半導体層中に設けられた、第１導電型の空乏抑制層をさらに備えた請求項１から３のいずれかに記載の半導体装置。
【請求項５】
前記半導体装置の耐圧ＶＢＤ（Ｖ）および前記第２導電型の半導体領域と前記空乏抑制層との最短距離Ｚ（μｍ）が、
ｚ＜０．０４ＶＢＤ
の関係を満たしている請求項１から３のいずれかに記載の半導体装置。
【請求項６】
前記ａおよびｂが、
０．８５＜ａ＜０．９５
−０．２＜ｂ＜０
の関係を満たしている請求項１から３のいずれかに記載の半導体装置。
【請求項７】
前記複数の半導体ガードリング領域の幅が少なくとも一部において５μｍ以下である請求項１から６のいずれかに記載の半導体装置。
【請求項８】
前記複数の半導体ガードリング領域のうち最内周の半導体ガードリング領域と前記第１の半導体領域との距離が２μｍ以下である請求項１から７のいずれかに記載の半導体装置。
【請求項９】
前記第１の半導体層は炭化ケイ素半導体からなる請求項１から８のいずれかに記載の半導体装置。
【請求項１０】
対向する第１および第２の面を有する第１導電型の第１の半導体層と、前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第１の半導体領域と、前記半導体領域を囲み、前記第１の面に接するように第１の半導体層中に設けられた、第２導電型の複数の半導体ガードリング領域と、前記第１の半導体領域および前記第１の半導体層の第２の面にそれぞれ電気的に接続された一対の電極とを備えた半導体装置の設計方法であって、
前記ｊを１以上の整数とし、前記複数の半導体ガードリング領域のうち外からｊ番目の半導体ガードリング領域と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとしたとき、
Ｓj+1＝０．８９Ｓj−０．８９
の関係を用いて前記距離Ｓjを決定する半導体装置の設計方法。
【請求項１１】
前記半導体装置は、ＰＮ接合型ダイオードである請求項１０に記載の半導体装置の設計方法。
【請求項１２】
前記半導体装置は、ショットキー接合型ダイオードである請求項１０に記載の半導体装置の設計方法。
【請求項１３】
前記半導体装置は、ＭＩＳ型電界効果トランジスタである請求項１０に記載の半導体装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に高耐圧縦型半導体素子に関する。
【背景技術】
【０００２】
高耐圧半導体素子においては、オフ状態での耐圧を確保するための終端構造が重要である。高耐圧半導体素子では、特許文献１などに開示されるように、簡略なプロセスで形成可能なＦＬＲ（Field Limited Ring）構造が終端構造として広く採用されている。オフ状態での耐圧とは、半導体素子がオフ状態にあるときに、素子に電圧を印加していき、所定の電流が流れ始める電圧と定義される。
【０００３】
ＦＬＲ構造を持たない半導体素子では、オフ状態での終端部分における縦方向の電界強度および横方向の電界強度がともに高く、終端部分で電界強度が著しく高くなる。このため、終端部分での絶縁破壊が生じ、期待される耐圧が得られない。
【０００４】
これに対し、適切なＦＬＲ構造は、オフ状態において横方向へキャリアの空乏化を促進し、横方向の電界強度を抑制する。このため、終端部分での電界強度の著しい増加は生じず、耐圧の向上を図ることが可能となる。
【０００５】
耐圧の高い半導体素子を得るにはＦＬＲ領域を十分に確保することが必要であるが、適切な設計を行ない、ＦＬＲ領域を極小化することが望ましい。適切な設計を行なわないと、耐圧の低下や、ＦＬＲ領域の増大によるチップサイズの増大を招く。
【０００６】
ＦＬＲ構造の設計に当たっては、リングとリングとの間隔が重要なパラメータとなる。従来は実験あるいはＴＣＡＤ（Technology Computer Aided Design）シミュレーションによる設計を行なっていた。例えば、非特許文献１はＴＣＡＤシミュレーションによって、４本のリングからなるＦＬＲ構造を設計する手法を開示している。以下、非特許文献１に開示された手法を説明する。
【０００７】
図８はＦＬＲ構造の断面図である。ｎ型基板１上にエピタキシャル成長にて形成されたｎ型のドリフト層２と、ｎ型ドリフト層２にイオン注入にて形成されたＰ型のウェル領域３が設けられている。また、ｎ型ドリフト層２の表面にＰ型のリング領域（ＦＬＲ）４が形成されている。Ｐ型のウェル領域３にはアノード電極８が形成されており、Ｐ型のリング領域４を覆うようにｎ型ドリフト層２上にＳｉＯ2からなる絶縁膜１０が設けられている。
【０００８】
まず、リング領域４が１本であり、リング領域４とウェル領域３との間隔Ｓ1をパラメータとして、耐圧が最大化するようなＳ1を決定する。次に、リング領域４が２本であり、外側のリング間隔は既に決定したＳ1であると固定し、内側のリング間隔Ｓ2をパラメータとして、耐圧が最大化するＳ2を決定する。次に、リング領域４が３本であり、最外周リング間隔Ｓ1およびその内側のリング間隔Ｓ2を既に決定した値とし、最内周のリング間隔Ｓ3をパラメータとして耐圧が最大化するＳ3を決定する。最後に、リング領域４を４本にし、リング間隔を外側から順に決定したＳ1、Ｓ2、Ｓ3とし、最内周リング間隔Ｓ4をパラメータとして耐圧が最大化するＳ4を決定する。以上の手順でリング４本のＦＬＲ構造のリング間隔を最適化することができる。
【特許文献１】特開平８−１８６２４６号公報
【非特許文献１】Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．３３８−３４２（２０００）ｐｐ．１３３９−１３４２
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、実験によりＦＬＲ構造を決定する場合、それぞれのリング間隔としてｐ通り距離を設定すれば、ｐn通りの実験を行う必要がある。しかし、現実的に実験を行うことのできる数は限られるため、リング数が多い場合には、リング間隔を精密に設計することは困難である。
【００１０】
一方、シミュレーションによる設計を行なう場合、シミュレーション予測精度が高い場合には高精度なリング間隔設計が可能である。しかし、シミュレーションによるＦＬＲ構造の設計には、リング領域の不純物濃度プロファイル、ドリフト層の不純物濃度、半導体表面の電荷分布、シミュレーションにおいて耐圧を決定する物理パラメータといった要素をすべて高精度に実験と一致させる必要がある。こうした物理パラメータは、半導体プロセスによって変化するため、プロセスを変更するたびに多数の実験を行い、シミュレーションよる検証および設計を繰り返す必要がある。このため、非効率的であるという課題があった。また、シミュレーションでは莫大な量の演算を行うため、シミュレーションに要する時間が長く必要であるという問題もあった。
【００１１】
本発明は、上記従来の課題を解決し、リング本数が多いＦＬＲ構造のリング間隔を容易に設計することが可能であり、製造プロセスなどの条件を変更しても容易に設計変更が可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、対向する第１および第２の面を有する第１導電型の第１の半導体層と、前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第１の半導体領域と、前記半導体領域を囲み、前記第１の面に接するように前記第１の半導体層中に設けられた、第２導電型の複数の半導体ガードリング領域と、前記第１の半導体領域および前記第１の半導体層の第２の面にそれぞれ電気的に接続された一対の電極とを備え、ｊを１以上の整数とし、前記複数の半導体ガードリング領域のうち外からｊ番目の半導体ガードリング領域と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとしたとき、Ｓj+1＝ａＳj＋ｂ（ただし、０．８＜ａ＜０．９５および−０．６＜ｂ＜０．５）の関係を満たしている。
【００１３】
ある好ましい実施形態において、半導体装置は、前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第２の半導体領域と、前記第２の半導体領域の内部の少なくとも一部に設けられた第１導電型の高濃度不純物半導体領域と、前記第１の半導体層の少なくとも一部に設けられた絶縁層と、前記絶縁層上に設けられたゲート電極と、をさらに備える。
【００１４】
ある好ましい実施形態において、半導体装置は、前記第１の半導体領域とオーミック接触し、前記第１の半導体層の少なくとも一部とショットキー接合したショットキー電極をさらに備える。
【００１５】
ある好ましい実施形態において、半導体装置は、前記の複数の半導体ガードリング領域を囲み、前記第１の面に接するように前記第１の半導体層中に設けられた、第１導電型の空乏抑制層をさらに備える。
【００１６】
ある好ましい実施形態において、前記半導体装置の耐圧ＶＢＤ（Ｖ）および前記第２導電型の半導体領域と前記空乏抑制層との最短距離Ｚ（μｍ）が、ｚ＜０．０４ＶＢＤの関係を満たしている。
【００１７】
ある好ましい実施形態において、前記ａおよびｂが、０．８５＜ａ＜０．９５、−０．２＜ｂ＜０の関係を満たしている。
【００１８】
ある好ましい実施形態において、前記複数の半導体ガードリング領域の幅が少なくとも一部において５μｍ以下である。
【００１９】
ある好ましい実施形態において、前記複数の半導体ガードリング領域のうち最内周の半導体ガードリング領域と前記第１の半導体領域との距離が２μｍ以下である。
【００２０】
ある好ましい実施形態において、前記第１の半導体層は炭化ケイ素半導体からなる。
【００２１】
本発明の半導体装置の設計方法は、対向する第１および第２の面を有する第１導電型の第１の半導体層と、前記第１の面に接するように前記第１の半導体層中に設けられた第２導電型の第１の半導体領域と、前記半導体領域を囲み、前記第１の面に接するように第１の半導体層中に設けられた、第２導電型の複数の半導体ガードリング領域と、前記第１の半導体領域および前記第１の半導体層の第２の面にそれぞれ電気的に接続された一対の電極とを備え、前記ｊを１以上の整数とし、前記複数の半導体ガードリング領域のうち外からｊ番目の半導体ガードリング領域と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとしたとき、Ｓj+1＝０．８９Ｓj−０．８９の関係を用いて前記距離Ｓjを決定する。
【００２２】
ある好ましい実施形態において、前記半導体装置は、ＰＮ接合型ダイオードである。
【００２３】
ある好ましい実施形態において、前記半導体装置は、ショットキー接合型ダイオードである。
【００２４】
ある好ましい実施形態において、前記半導体装置は、ＭＯＳ型電界効果トランジスタである。
【発明の効果】
【００２５】
本発明によれば、簡単な計算によってＦＬＲ構造における半導体リング領域の間隔を設計することができる。このため、半導体導体装置の設計効率が大幅に向上する。
【発明を実施するための最良の形態】
【００２６】
本願発明者は、ＴＣＡＤによるシミュレーションを行って決定したＦＬＲ構造について検討を行った。その結果、ＦＬＲ構造の隣接する３つのガードリング領域により規定される隣接する２つのガードリング領域の距離は、最適なＦＬＲ構造を有する場合において、概ね簡単な一次関数の関係を満たしていることを見出した。この関係を用いることによって、従来、シミュレーションにより、膨大な量の演算を行って決定していたガードリング領域の間隔を簡単に求めることができ、ＦＬＲ構造の設計を簡単に行うことが可能となる。
【００２７】
まず、ＦＬＲ構造のシミュレーションを用いて複数の条件でリング設計を行ない、普遍的にリング間隔のモデル化を行なった。その手順を以下に示す。
【００２８】
４Ｈ−ＳｉＣ半導体をモデルとした、２次元ＴＣＡＤデバイスシミュレーションを利用し、図１（ａ）に示すＦＬＲ構造を設計した。図１（ａ）に示すように、４Ｈ−ＳｉＣからなるｎ+基板上にｎ型ドリフト層が形成されており、ｎ型ドリフト層中にｐ型領域が形成されている。このｐ型領域を取り囲むようにリング領域１〜３がｎ型ドリフト層中に設けられている。シミュレーションでは、リング幅のｗを２μｍに固定した。シミュレーションに用いたパラメータの設定値は以下の表１に示す通りである。
【００２９】
【表１】
2008010506.tif 000003
【００３０】
ＴＣＡＤシミュレータにはＤｅｓｓｉｓを用いた。アバランシェ破壊による耐圧を決定するパラメータである衝突イオン化係数αiは、αi （ｃｍ-1）＝ａi ｅｘｐ（−ｂi／Ｅ）で示される。ここで、Eは電界強度を示し、ａiおよびｂiは、飽和イオン化係数および臨界電界を示す。飽和イオン化係数ａiおよび臨界電界ｂiは、表２に示す値に設定した。
【００３１】
【表２】
2008010506.tif 000004
【００３２】
ＴＣＡＤデバイスシミュレーションを用いたＦＬＲ構造におけるリング間隔の設計手順を図１（ａ）から図１（ｄ）を参照しながら説明する。
【００３３】
まず、図１（ｂ）に示すリング１とｐ型領域との間隔ｘを決定する。リング間隔ｘを設定し、ｐ型領域とｎ+基板との間で印加する電圧を増加させ、衝突イオン化電流が流れ始める値を、耐圧と定義する。この計算をリング間隔ｘを変化させながら繰り返して行い、耐圧が最大となるときの間隔ｘが最外周の最適リング間隔Ｓ1である。
【００３４】
図２は、ｎ型ドリフト層の不純物濃度Ｎｄが９×１０15ｃｍ-3、ｎ型ドリフト層の厚さｄｄが７μｍ、ｐ型領域の厚さｄｐが０．８μｍである場合の計算結果を示している。図２のリング１で示すグラフから分かるように、耐圧ＶBDは、間隔ｘが２．８μｍのとき最も大きくなる。したがって、Ｓ1を２．８μｍと決定する。
【００３５】
次に、図１（ｃ）に示すように、リングを２本とし、リング２とｐ型領域との間隔ｘを決定する。この場合、リング１とリング２との間隔Ｓ1は、求めた２．８μｍに設定する。図２のリング２で示すグラフから分かるように、耐圧ＶBDは、間隔ｘが２．１μｍのとき最も大きくなる。したがって、Ｓ2を２．１μｍと決定する。
【００３６】
次に、図１（ｄ）に示すように、リングを３本とし、リング３とｐ型領域との間隔ｘを決定する。この場合、リング１とリング２との間隔Ｓ1およびリング２とリング３との間隔Ｓ2は、求めた２．８μｍおよび２．１μｍに設定する。図２のリング３で示すグラフから分かるように、耐圧ＶBDは、間隔ｘが１．８μｍのとき最も大きくなる。したがって、Ｓ3を１．８μｍと決定する。
【００３７】
この手順を繰り返すことで、チップ面積を最も効率的に使ったＦＬＲリング間隔の設計が可能である。図１および図２では、３本のリング領域を形成した場合の結果を示しているが、リング領域の数が４本以上であっても、同様の手順を繰り返すことによって、ＦＬＲ構造の設計を行うことができる。
【００３８】
なお、外側では適切なリング間隔であっても最内周リングとｐ型領域との間隔が大きいとｐ型領域端において、電界が集中し、耐圧が低下する。このため、ｐ型領域と最内周リングとの間隔は２μｍ以下にする必要がある。
【００３９】
以上の手順を用いてリング間隔を設計した結果を図３に示す。図３（ａ）は最外周のリング間隔Ｓ1と、ｎ型ドリフト層の不純物濃度Ｎｄとの関係をｐ型領域の厚さを変えてプロットしたものである。空乏層の伸びは、電圧をＶとすると√（Ｖ／Ｎｄ）に反比例するが、耐圧はＮｄにほぼ反比例する。このため、Ｓ1はＮｄにほぼ反比例する。
【００４０】
図３（ａ）のグラフの傾きが−１にならないのは、絶縁破壊電界が不純物濃度依存性をもっているためと考えられる。また、図３（ａ）から明らかなように、ｐ型領域の厚さｄｐが小さいと、Ｓ1も小さくなる。ｄｐが小さいとｐ型領域端およびリング端で電界が集中しやすくなるため、リング間隔を小さくして電界集中を緩和する必要があるからである。
【００４１】
図３（ａ）の２つの直線で示すように、最外周のリング間隔Ｓ1は、ｎ型ドリフト層の不純物濃度Ｎｄおよびｐ型領域の厚さｄｄの関数として以下の式（１）で表すことができる。
【００４２】
Ｓ1＝−０．８ｌｎ（Ｎｄ）＋１．８ｄｐ＋３０．８  （μｍ）  （１）
【００４３】
図３（ｂ）は上述の手順で設計したＦＬＲ構造において、外側からｊ番目のリング間隔Ｓjと（ｊ＋１）番目のリング間隔Ｓj+1との関係を示したものである。外側ではリング間隔が広く、内側に行くほど間隔は狭くしなければならない。これは、内側ほどリングとｎ+型基板に設ける電極との電位差が大きく、電界強度が強くなりやすいため、リング間隔を狭めて電界集中を緩和する必要があるからである。本願発明者は、Ｎｄおよびｄｐに拠らず、ＳjとＳj+1とは、ほぼ、１次関数の関係を満たしていることを見出した。
【００４４】
図３（ｂ）の直線で示すように、外側からｊ番目のリング間隔Ｓjと（ｊ＋１）番目のリング間隔Ｓj+1との関係は、ｊを１以上の整数として、下記式（２）で示す漸化式の関係を満たしている。
【００４５】
Ｓj+1＝０．８９Ｓj−０．０８９（μｍ）（ｊ＝１、２、３、・・）  （２）
【００４６】
したがって、ｎ型ドリフト層の不純物濃度Ｎｄおよびｐ型領域の厚さｄｄから式（１）を用いて最外周のリング間隔Ｓ1を求め、求めたＳ1を式（２）に代入することにより、外側から２番目のリング間隔Ｓ2を求めることができる。以降、求めたリング間隔を式（２）に代入することによって、順次内側のリング間隔Ｓjを求めることができる。
【００４７】
これにより、ＴＣＡＤによるシミュレーションを行わなくても簡易な計算によってＦＬＲ構造を有する半導体装置を設計することが可能となる。また、半導体装置の半導体のドリフト層や不純物領域の濃度や構造の設計変形をおこなっても、それにあわせて容易にＦＬＲ構造の設計変更を行うこともできる。
【００４８】
以下、上述の手順に基づいて設計される半導体装置を具体的に説明する。
【００４９】
（第１の実施形態）
図４（ａ）は、本発明による半導体装置の第１の実施形態の主要部を示す断面図である。本実施形態の半導体装置１０１は、縦型ＰＮ接合ダイオードである。半導体装置１０１は、半導体基板１に形成された第１の半導体層２を備えている。半導体基板１は、本実施形態では、４Ｈ−ＳｉＣからなり、ＳｉＣからなる第１の半導体層２が半導体基板１上にエピタキシャル成長されている。第１の半導体層２にはｎ型の不純物がドープされている。４Ｈ−ＳｉＣ以外に、ＳｉＣと同程度の絶縁性を有する半導体材料、たとえば、窒化ガリウム（ＧａＮ）やダイヤモンドから半導体基板１および第１の半導体層２が形成されていてもよい。
【００５０】
第１の半導体層２は第１の面２ａおよび第２の面２ｂを有し、第２の面２ｂが半導体基板１と接している。半導体装置１０１は、第１の半導体層２の第１の面２ａに接するように第１の半導体層２中に設けられた第１の半導体領域３と、第１の半導体領域３を囲み、第１の面２ａに接するように第１半導体層２中に設けられた、半導体ガードリング領域４とをさらに備えている。本実施形態では４つの半導体ガードリング領域４を備え、ＦＬＲ構造を構成している。第１の半導体領域３にはｐ型の不純物がドープされている。
【００５１】
図４（ｂ）は、第１の面２ａの近傍に設けられた第１の半導体領域３と半導体ガードリング領域４とを示す平面図である。図４（ｂ）に示すように、４つの半導体ガードリング領域４は、それぞれ第１の半導体領域３を囲むように形成されている。図４（ｂ）では、第１の面２ａの一部しか示されていないが、それぞれの半導体ガードリング領域４は、第１の面２ａにおいて、切れ目なく第１の半導体領域３を完全に囲んでおり、かつ、内側の半導体ガードリング領域４が隣接する外側の半導体ガードリング領域４に囲まれている。
【００５２】
好ましくは、半導体ガードリング領域４のそれぞれは、電界の集中を防止するため、四隅において円弧を描くように形成されている。半導体ガードリング領域４はｐ型の不純物が注入されている。半導体ガードリング領域４の注入深さ（厚さ）は、第１の半導体領域３の注入深さと同程度である。
【００５３】
また、好ましくは、第１の面２ａにおいて、半導体ガードリング領域４を囲むように前記第１の半導体層２の第１の面２ａの近傍に空乏層抑制層５がさらに設けられている。空乏層抑制層５にはｎ型の不純物が注入されている。空乏層抑制層５は、第１の半導体層２において、空乏抑制層５の外側に空乏層が広がるのを防止するために設けられるが、空乏層抑制層５はなくてもよい。電極７は半導体基板１を介して第１の半導体層２の第２の面２ｂに電気的に接続されている。
【００５４】
第１の半導体領域３および第１の半導体層の第２の面２ｂには、それぞれ電極８および電極７が電気的に接続されている。本実施形態では、半導体装置１０１はＰＮ接合型ダイオードであるため、電極８がアノード電極であり、電極７がカソード電極となる。本実施形態では、第１の半導体領域３とアノード電極８とを低抵抗で電気的に接続するため、第１の半導体領域３中であって、第１の面２ａに接するようにｐ型の高濃度不純物領域６が設けられており、電極８は、高濃度不純物領域６と接続されている。しかし、第１の半導体層３と電極８とが良好なオーミック接触を形成する場合には、高濃度不純物領域６はなくてもよい。
【００５５】
半導体ガードリング領域４を覆うように第１の半導体層２の第１の面２ａ上にはＳｉＯ2からなる絶縁層１０が形成されている。さらに絶縁層１０上に絶縁層１１が形成されている。
【００５６】
図４（ａ）に示すように、ｊを１以上の整数とし、半導体ガードリング領域４のうち外からｊ番目の半導体ガードリング領域４と（ｊ＋１）番目の半導体ガードリング領域との距離をＳjとする。間隔ＳjおよびＳj+1は、上述の式（２）の関係を用いて設計されている。ただし、ｊ番目の半導体ガードリング領域が最内周のガードリング領域である場合には、ｊ番目の半導体ガードリング領域４と第１の半導体領域３との間隔がＳjとなる。
【００５７】
半導体ガードリング領域４の数が多くなるほど半導体装置１０１の耐圧は高くなる。しかし、半導体ガードリング領域４を形成するための領域が広くなるため、１個の半導体装置１０１が占める面積が大きくなる。このため、要求される耐圧および半導体装置１０１の大きさに応じて半導体ガードリング領域４の数は調整し得る。しかし、上述の式（２）にしたがって半導体ガードリング領域の間隔を設計することにより、半導体ガードリング領域４の数に応じた高い耐圧を備えたＦＬＲ構造を半導体装置１０１に設けることができる。
【００５８】
半導体装置１０１は、公知の半導体装置の製造方法を用いて製造することができる。
【００５９】
半導体装置１０１において、電極８に正の電圧を印加したオン状態では、第１の半導体領域３と第１の半導体層２とのＰＮ接合が順方向にバイアスされるため、電極８と電極７の間が導通する。
【００６０】
一方、電極８に負の電圧を印加したオフ状態では、第１の半導体領域３と第１の半導体層２とのＰＮ接合が逆方向にバイアスされるため、電極８と電極７の間が電気的に遮断される。これにより、半導体装置１０１はダイオードとしての整流作用を発揮する。
【００６１】
また、電極８に逆バイアス電圧が印加される場合、半導体ガードリング領域４によるＦＬＲ構造がなければ、図４（ａ）において破線で示すように空乏層は横方向にはあまり広がらない。しかし、半導体ガードリング領域４を設けることによって、一点鎖線で示すように空乏層が、第１の面２ａの表面近傍において、第１の半導体領域３の外側へ向かって広く伸びる。このため、横方向の電界強度が緩和され、終端部分での絶縁破壊を抑制する。このため、半導体装置１０１の耐圧が高くなる。
【００６２】
次に、本発明による手順によって設計したＦＬＲ構造を有する半導体装置１０１を実際に作製し、耐圧特性を測定した結果を示す。第１の半導体層２の不純物濃度は、３×１０14ｃｍ-3〜２×１０15ｃｍ-3であり、厚さは、１２μｍである。また、第１の半導体領域３の注入深さ（厚さ）は０．４μｍである。最大リング間隔Ｓ1は２．１、２．９、３．９μｍであり、最小リング間隔は加工上の制約から１．０μｍ以上とした。また、最外周の半導体ガードリング領域４と空乏抑制層５との間隔Ｌを２０μｍとした。耐圧評価はオンウエハで実施した。
【００６３】
比較のために、従来のＴＣＡＤによって設計したＦＬＲ構造を有する半導体装置およびリング間の間隔を一定にして設計したＦＬＲ構造を有する半導体装置も作製し、耐圧を評価した。
【００６４】
図５は、作製した半導体装置の耐圧ＶＢＤおよび空乏抑制層５と第１の半導体領域３との間隔Ｚの関係を示すグラフである。図中、黒丸、黒四角および黒三角で示す結果は、最大リング間隔Ｓ1が、３．９μｍ、２．９μｍおよび２．１μｍである場合において、得られた耐圧を示している。従来の手順どおり、ＴＣＡＤで設計した半導体装置の耐圧は白四角、白丸、白菱形および白三角で示される。また、リング間隔を２μｍと一定にして設計した半導体装置の耐圧は×印で示されている。
【００６５】
これらの各記号が図６においてそれぞれ複数示されているが、これは、半導体リング領域の数が異なる半導体装置をそれぞれ作製し、耐圧を測定した結果を示している。最外周の半導体ガードリング領域４と空乏抑制層５との間隔Ｌを２０μｍとしているため、Ｚが２０μｍの結果は、半導体ガードリング領域４は形成せず、空乏抑制層５のみを備えた半導体装置１０１の耐圧を示している。このため、設計方法によらず、耐圧はいずれも同じ５００Ｖを示している。
【００６６】
図５から明らかなように、本発明の手順によって設計した半導体装置は、ＴＣＡＤで設計したＦＬＲ構造を有する半導体装置と同程度の高い耐圧ＶＢＤを示している。つまり、ＴＣＡＤによって膨大な量の演算を行うことにより設計されたＦＬＲ構造と同程度の耐圧を有するＦＬＲ構造を持つ半導体装置を、簡単な演算のみによって設計することができる。
【００６７】
また、×印で示すように、リング間隔を一定とした場合、半導体リング領域の数がある程度以上になると、半導体リング領域の数をそれ以上増やしていっても耐圧は向上しない。つまり、最適なリング間隔を正しく求めないと、耐圧の向上は図れないことが分かる。
【００６８】
図５に示すように、半導体装置１０１の耐圧をＶＢＤ（Ｖ）とすると、本発明より設計し、製造した半導体装置では、第１の半導体領域３と空乏化抑制層５との最短距離Ｚ（μｍ）は下記式（３）を満たしている。距離Ｚは、ＦＬＲ構造として必要な領域の幅に対応するため、このことは、本発明により設計、製造した半導体装置では、ＦＬＲ構造の面積の大きさに応じた高い耐圧を効率よく得ることができることを意味している。
【００６９】
ｚ＜０．０４ＶＢＤ          （３）
【００７０】
上述の手順によって設計される半導体装置１０１のＦＬＲ構造の詳細な検討を行った結果、半導体リング領域４のリング幅は、オフ状態において、半導体リング領域４が完全に空乏化しない程度に小さい方が望ましく、少なくとも一部で５μｍ以下であることが望ましいことが分かった。また、最内周の半導体ガードリング領域４と前記第１の半導体領域３との距離は少なくとも一部において２μｍ以下であることが好ましい。上述したように、最内周の半導体ガードリング領域４と前記第１の半導体領域３との距離が、２μｍより大きい場合、第１の半導体領域３の端部において電界が集中し、耐圧が低下する可能性があるからである。
【００７１】
式（２）にしたがって、半導体リング領域４の間隔を設計し、半導体装置１０１を製造する場合、まず、半導体リング領域４を規定するフォトマスクが設計したデータに基づいて作製される。その後、フォトマスクを用いて、フォトリソグラフィ技術によって半導体リング領域４を規定するレジストパターンや酸化膜パターンが形成され、レジストパターンや酸化膜パターンを用いたイオン注入を行い、注入した不純物を活性化することによって、半導体リング領域４が形成される。
【００７２】
これらの半導体製造工程により、製造誤差が生じるため、実際に作製した半導体装置１０１において、半導体リング領域４の間隔は、必ずしも式（２）の関係を厳密に満たすとは限らない。こうした製造誤差を詳細に検討した結果、式（２）にしたがって設計した半導体装置１０１において、半導体リング領域４の外側からｊ番目のリング間隔Ｓjと（ｊ＋１）番目のリング間隔Ｓj+1との関係は、下記式（４）で示す関係を満たしていることが分かった。また、実際に作製した半導体装置１０１において、半導体リング領域４の間隔が下記式（４）を満たしておれば、半導体リング領域４の間隔の設計値が厳密に式（２）を満たしていなくても、本発明の効果を得ることができる。
【００７３】
Ｓj+1＝ａＳj＋ｂ
（ただし、０．８＜ａ＜０．９５および−０．６＜ｂ＜０．５）・・・（４）
【００７４】
ただし、半導体リング領域４の間隔の設計値からの製造誤差が大きくなるほど、優れた耐圧特性が得られなくなる可能性がある。このため、好ましくは、式（４）における係数ａ、ｂは、下記式（５）の範囲にあることが好ましい。
【００７５】
０．８５＜ａ＜０．９５
−０．２＜ｂ＜０          ・・・・・（５）
【００７６】
このように本発明によれば、簡単な計算によってＦＬＲ構造の半導体リング領域の間隔を設計することができる。このため、従来のＴＣＡＤによる計算に比べて演算に要する時間が、はるかに短くてすみ、半導体装置の設計に要する期間を大幅に短縮することができる。具体的には、ＴＣＡＤを用いた設計を行った場合、数日から数週間演算を行う必要があるが、本発明による設計手法を用いれば、数時間でＦＬＲ構造を設計することができる。このため、半導体装置の製造条件やダイオードの特性を変更する場合でも、変更にあわせてＦＬＲ構造の設計変更を容易に行うことができる。また、小さな面積で高い耐圧が得られるＦＬＲ構造が得られる。
【００７７】
（第２の実施形態）
図6（ａ）は、本発明による半導体装置の第２の実施形態の主要部を示す断面図である。本実施形態の半導体装置１０２は、縦型ＭＩＳＦＥＴであり、より具体的には、酸化膜を絶縁膜として用いるＭＯＳＦＥＴである。
【００７８】
半導体装置１０２は、半導体基板１に形成された第１の半導体層２を備えている。第１の実施形態と同様、半導体基板１は４Ｈ−ＳｉＣなどからなり、ＳｉＣからなる第１の半導体層２が半導体基板１上にエピタキシャル成長されている。第１の半導体層２にはｎ型の不純物がドープされている。
【００７９】
第１の半導体層２は第１の面２ａおよび第２の面２ｂを有し、第２の面２ｂが半導体基板１と接している。半導体装置１０１は第１の面２ａに接するように、第１の半導体層２中に設けられた第１の半導体領域３と、第１の面２ａに接するように第１の半導体層２中に設けられた第２の半導体領域１６と、第１の半導体領域３および第２の半導体領域１６を囲み、第１の面２ａに接するように第１の半導体層２中に設けられた、半導体ガードリング領域４とをさらに備えている。本実施形態では４つの半導体ガードリング領域４を備え、ＦＬＲ構造を構成している。第１の半導体領域３および第２の半導体領域１６にはそれぞれｐ型の不純物がドープされている。
【００８０】
半導体ガードリング領域４の間隔は、第１の実施形態において説明したように、式（２）にしたがって、設計されている。この場合、製造された半導体装置１０２において、半導体ガードリング領域４の間隔は、式（４）に示す関係を満たしおり、好ましくは、式（５）に示す関係を満たしている。
【００８１】
第１の半導体領域３には、ｐ型の不純物が高濃度でドープされた高濃度不純物領域６が形成されている。また、第２の半導体領域１６の内部の少なくとも一部には、ｎ型の不純物が高濃度でドープされた高濃度不純物半導体領域１４が形成されている。高濃度不純物半導体領域１４内にはｎ型不純物がドープされたコンタクト領域１５が設けられている。
【００８２】
第１の半導体領域３、第２の半導体領域１６および第１の半導体層２のそれぞれ少なくとも一部を覆うようにチャネル層１２が形成されており、チャネル層１２上には絶縁層９が設けられている。さらにチャネル層１２上にゲート電極１３が形成されている。
【００８３】
図６（ｂ）は、第１の面２ａの近傍に設けられた第１の半導体領域３と半導体ガードリング領域４とを示す平面図である。図６（ｂ）に示すように、４つの半導体ガードリング領域４は、それぞれ第１の半導体領域３を囲むように形成されている。図６（ｂ）では、第１の面２ａの一部しか示されていないが、それぞれの半導体ガードリング領域４は、第１の面２ａにおいて、切れ目なく第１の半導体領域３および第２の半導体領域１６を完全に囲んでおり、かつ、内側の半導体ガードリング領域４が隣接する外側の半導体ガードリング領域４に囲まれている。
【００８４】
第１の実施形態と同様、好ましくは、半導体ガードリング領域４のそれぞれは、電界の集中を防止するため、四隅において円弧を描くように形成されている。半導体ガードリング領域４はｐ型の不純物が注入されている。半導体ガードリング領域４の注入深さ（厚さ）は、第１の半導体領域３および第２の半導体領域１６の注入深さと同程度である。
【００８５】
また、好ましくは、第１の面２ａにおいて、半導体ガードリング領域４を囲むように前記第１の半導体層２の第１の面２ａの近傍に空乏層抑制層５がさらに設けられている。空乏層抑制層５にはｎ型の不純物が注入されている。
【００８６】
第１の半導体領域３は、高濃度不純物領域６を介して電極８と電気的に接続されている。この電極８は、コンタクト領域１５とも電気的に接続されている。また、基板１を介して第１の半導体層２の第２の面２ａは電極７と電気的に接続されている。
【００８７】
半導体ガードリング領域４およびゲート電極１３を覆うように第１の半導体層２の第１の面２ａ上にはＳｉＯ2からなる絶縁層１０が形成されている。さらに絶縁層１０上に絶縁層１１が形成されている。
【００８８】
本実施形態では、半導体装置１０２は縦型ＭＩＳＦＥＴであるため、電極８がアノード電極であり、電極７がカソード電極となる。本実施形態では、第１の半導体領域３と電極８とを低抵抗で電気的に接続するため、第１の半導体領域３中であって、第１の面２ａに接するようにｐ型の高濃度不純物領域６が設けられており、電極８は、高濃度不純物領域６と接続されている。しかし、第１の半導体層３と電極８とが良好なオーミック接触を形成する場合には、高濃度不純物領域６はなくてもよい。
【００８９】
半導体装置１０２は、公知の半導体装置の製造方法を用いて製造することができる。半導体装置１０２において、ゲート電極１３に閾値電圧よりも高い電圧を印加したオン状態では、電極８と電極７との間が導通し電流が流れる。
【００９０】
ゲート電極１３に閾値電圧よりも低い電圧を印加したオフ状態では、電極８と電極７との間が電気的に遮断される。この状態において、第１の実施形態で説明したように、半導体ガードリング領域４によって第１の半導体層２中に横方向に空乏層が形成され、第１の半導体層２において横方向に電界が集中するのを緩和する。これにより、半導体装置１０２の耐圧が向上する。
【００９１】
半導体装置１０２によれば、第１の実施形態と同様、簡単な計算によってＦＬＲ構造の半導体リング領域の間隔を設計することができる。このため、従来のＴＣＡＤによる計算に比べて演算に要する時間が、はるかに短くてすみ、半導体装置の設計に要する期間を大幅に短縮することができる。具体的には、ＴＣＡＤを用いた設計を行った場合、数日から数週間演算を行う必要があるが、本発明による設計手法を用いれば、数時間でＦＬＲ構造を設計することができる。このため、半導体装置の製造条件やダイオードの特性を変更する場合でも、変更にあわせてＦＬＲ構造の設計変更を容易に行うことができる。また、小さな面積で高い耐圧が得られるＦＬＲ構造が得られる。
【００９２】
なお、本実施形態では、半導体基板１はｎ型の不純物がドープされているが、半導体基板１にｐ型の不純物がドープされ、他の半導体層および半導体領域に逆の導電型の不純物がドープされていてもよい。この場合、半導体装置１０２は、絶縁性ゲート型バイポーラトランジスタ（ＩＧＢＴ）となる。この場合でも、第１の実施の形態と同様に終端部分の電界集中を緩和することが可能となり、第１の実施の形態と同様の効果が得られる。
【００９３】
（第３の実施形態）
図７（ａ）は、本発明による半導体装置の第３の実施形態の主要部を示す断面図である。本実施形態の半導体装置１０３は、ショットキー接合型ダイオードである。
【００９４】
半導体装置１０３は、半導体基板１に形成された第１の半導体層２を備えている。第１の実施形態と同様、半導体基板１は４Ｈ−ＳｉＣなどからなり、ＳｉＣからなる第１の半導体層２が半導体基板１上にエピタキシャル成長されている。第１の半導体層２にはｎ型の不純物がドープされている。
【００９５】
第１の半導体層２は第１の面２ａおよび第２の面２ｂを有し、第２の面２ｂが半導体基板１と接している。半導体装置１０１は、第１の面２ａに接するように第１の半導体層２中に設けられた第１の半導体領域３と、第１の半導体領域３および第２の半導体領域１６を囲み、第１の面２ａに接するように第１の半導体層２中に設けられた、半導体ガードリング領域４とをさらに備えている。本実施形態では４つの半導体ガードリング領域４を備え、ＦＬＲ構造を構成している。第１の半導体領域３にはそれぞれｐ型の不純物がドープされている。
【００９６】
半導体装置１０３は、第１の半導体領域３とオーミック接触し、第１の半導体層２の少なくとも一部とショットキー接合したショットキー電極１７をさらに備える。第１の半導体領域３とショットキー電極１７とのオーミック抵抗を低減するため、ショットキー電極１７と接触するように第１の半導体領域３内にｐ型の不純物が高濃度でドープされた高濃度不純物領域６をさらに備えていてもよい。
【００９７】
図７（ｂ）は、第１の面２ａの近傍に設けられた第１の半導体領域３と半導体ガードリング領域４とを示す平面図である。図７（ｂ）に示すように、４つの半導体ガードリング領域４は、それぞれ第１の半導体領域３を囲むように形成されている。図７（ｂ）では、第１の面２ａの一部しか示されていないが、それぞれの半導体ガードリング領域４は、第１の面２ａにおいて、切れ目なく第１の半導体領域３および第２の半導体領域１６を完全に囲んでおり、かつ、内側の半導体ガードリング領域４が隣接する外側の半導体ガードリング領域４に囲まれている。
【００９８】
好ましくは、半導体ガードリング領域４のそれぞれは、電界の集中を防止するため、四隅において円弧を描くように形成されている。半導体ガードリング領域４はｐ型の不純物が注入されている。半導体ガードリング領域４の注入深さ（厚さ）は、第１の半導体領域３および第２の半導体領域１６の注入深さと同程度である。
【００９９】
また、好ましくは、第１の面２ａにおいて、半導体ガードリング領域４を囲むように前記第１の半導体層２の第１の面２ａの近傍に空乏層抑制層５がさらに設けられている。空乏層抑制層５にはｎ型の不純物が注入されている。
【０１００】
第１の半導体領域３および第１の半導体層の第２の面２ｂには、それぞれ電極８および電極７が電気的に接続されている。本実施形態では、ショットキー電極１７および高濃度不純物領域６を介して電極８は第１の半導体領域３に電気的に接続されている。しかし、第１の半導体層３と電極８とが良好なオーミック接触を形成する場合には、高濃度不純物領域６はなくてもよい。
【０１０１】
半導体装置１０３は、公知の半導体装置の製造方法を用いて製造することができる。半導体装置１０３はＰＮ接合型ダイオードであるため、電極８がアノード電極であり、電極７がカソード電極となる。
【０１０２】
電極８に正の電圧を印加したオン状態では、ショットキー電極１７と第１の半導体層２との接合部分に形成されるショットキーバリアを低減するように順方向にバイアスされるため、電極８と電極７の間が導通する。
【０１０３】
電極８に負の電圧を印加したオフ状態では、電極８と電極７との間が逆方向にバイアスされるため、電気的に遮断される。この状態において、第１の実施形態で説明したように、半導体ガードリング領域４によって第１の半導体層２中に横方向に空乏層が形成され、第１の半導体層において横方向に電界が集中するのを緩和する。これにより、半導体装置１０２の耐圧が向上する。
【０１０４】
半導体装置１０３によれば、第１の実施形態と同様、簡単な計算によってＦＬＲ構造の半導体リング領域の間隔を設計することができる。このため、従来のＴＣＡＤによる計算に比べて演算に要する時間が、はるかに短くてすみ、半導体装置の設計に要する期間を大幅に短縮することができる。具体的には、ＴＣＡＤを用いた設計を行った場合、数日から数週間演算を行う必要があるが、本発明による設計手法を用いれば、数時間でＦＬＲ構造を設計することができる。このため、半導体装置の製造条件やダイオードの特性を変更する場合でも、変更にあわせてＦＬＲ構造の設計変更を容易に行うことができる。また、小さな面積で高い耐圧が得られるＦＬＲ構造が得られる。
【産業上の利用可能性】
【０１０５】
本発明は、高い耐圧特性が求められる種々の半導体装置に好適に用いられる。特に、縦型のＳｉＣダイオードやトランジスタなどに好適に用いられる。
【図面の簡単な説明】
【０１０６】
【図１】（ａ）から（ｄ）は、ＦＬＲ構造の計算手順を説明する図である。
【図２】図１の計算手順によって得られるＦＬＲ構造の耐圧を説明する図である。
【図３】（ａ）は、最外周リング間隔Ｓ1と、ドリフト層不純物濃度Ｎｄおよび注入深さｄｐの関係を示す図であり、（ｂ）は、最適リング間隔を有するＦＬＲ構造において、外側からｊ番目のリング間隔Ｓjと（ｊ＋１）番目のリング間隔Ｓj+1の関係を示す図である。
【図４】本発明による半導体装置の第１の実施形態を示す図であって、（ａ）は、主要部の断面構造を示し、（ｂ）は、半導体リング領域の平面構造の主要部を示す図である。
【図５】種々の条件で作製した第１の実施形態の半導体装置の耐圧および比較例による耐圧を示す図である。
【図６】本発明による半導体装置の第２の実施形態を示す図であって、（ａ）は、主要部の断面構造を示し、（ｂ）は、半導体リング領域の平面構造の主要部を示す図である。
【図７】本発明による半導体装置の第３の実施形態を示す図であって、（ａ）は、主要部の断面構造を示し、（ｂ）は、半導体リング領域の平面構造の主要部を示す図である。
【図８】従来のＦＬＲ構造を示す断面図である。
【符号の説明】
【０１０７】
１  半導体基板
２  第１の半導体層
３  第１の半導体領域
４  半導体リング領域
５、６、１４、１５  高濃度不純物層
７、８  電極
９、１０、１１  絶縁膜層
１２  チャネル層
１３  ゲート電極
１７  ショットキー電極
【図１】
2008010506.tif 000005
【図２】
2008010506.tif 000006
【図３】
2008010506.tif 000007
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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