(57)【要約】【課題】  階調電圧の精度を落とさずに階調数を減らすことなくレイアウト面積を削減できる駆動回路、電気光学装置、電子機器及び駆動方法を提供する。【解決手段】  ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動回路は、２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給する階調電圧発生回路と、前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する電圧選択回路と、前記電圧選択回路により選択された階調信号線の階調電圧に基づいて前記ソース線を駆動するための出力バッファと、前記出力バッファの入力と出力とをバイパスするためのスイッチ素子とを含む。【選択図】      図８
2008065301.tif 000002
【特許請求の範囲】
【請求項１】
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動回路であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給する階調電圧発生回路と、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する電圧選択回路と、
前記電圧選択回路により選択された階調信号線の階調電圧に基づいて前記ソース線を駆動するための出力バッファと、
前記出力バッファの入力と出力とをバイパスするためのスイッチ素子とを含み、
第ｑ（１≦ｑ≦２ｋ、ｑは整数）のバッファ出力期間と該第ｑのバッファ出力期間後の第ｑの階調電圧出力期間とを１組として第１〜第２ｋのバッファ出力期間と第１〜第２ｋの階調電圧出力期間とが１選択期間中に設けられ、
第１〜第２ｋのバッファ出力期間のうち前記階調データの下位ｋビットのデータに対応した第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間に、前記出力バッファが、前記２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧に基づいて前記ソース線を駆動した後、第ｒの階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧を、前記スイッチ素子を介して前記ソース線に供給することを特徴とする駆動回路。
【請求項２】
請求項１において、
前記第ｒのバッファ出力期間に前記電圧選択回路から前記出力バッファに供給される階調電圧と、前記第ｒの階調電圧出力期間に前記電圧選択回路から前記スイッチ素子に供給される階調電圧とが、同じ電圧であることを特徴とする駆動回路。
【請求項３】
請求項１又は２において、
階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋのバッファ出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタを含み、
前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋの階調電圧出力期間のうち前記出力順序指定レジスタの設定値に対応したバッファ出力期間及び階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することを特徴とする駆動回路。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋの階調電圧出力期間のうち、前記階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を除くバッファ出力期間及び階調電圧出力期間では、前記ソース線への出力をハイインピーダンス状態に設定することを特徴とする駆動回路。
【請求項５】
請求項４において、
前記出力バッファが、
前記電圧選択回路により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路であり、
前記階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間が、前記第１〜第（２ｋ−１）のバッファ出力期間及び第１〜第（２ｋ−１）の階調電圧出力期間のいずれかである場合に、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間にサンプリングした階調電圧を、該階調電圧出力期間以降、一旦ソース線への出力をハイインピーダンス状態に設定し、第２ｋの階調電圧出力期間までの期間にわたって前記ホールド電圧として出力することを特徴とする駆動回路。
【請求項６】
請求項１乃至５のいずれかにおいて、
第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）のバッファ出力期間との間に、前記ソース線への出力をハイインピーダンス状態に設定することを特徴とする駆動回路。
【請求項７】
複数のソース線と、
複数のゲート線と、
前記複数のソース線と前記複数のゲート線とに接続される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する請求項１乃至６のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項８】
請求項１乃至６のいずれか記載の駆動回路を含むことを特徴とする電子機器。
【請求項９】
請求項７記載の電気光学装置を含むことを特徴とする電子機器。
【請求項１０】
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動方法であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給し、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択し、
第ｑ（１≦ｑ≦２ｋ、ｑは整数）のバッファ出力期間と該第ｑのバッファ出力期間後の第ｑの階調電圧出力期間とを１組として第１〜第２ｋのバッファ出力期間と第１〜第２ｋの階調電圧出力期間とが１選択期間中に設けられ、
第１〜第２ｋのバッファ出力期間のうち前記階調データの下位ｋビットのデータに対応した第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間に、出力バッファが、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択された階調信号線の２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧に基づいて前記ソース線を駆動した後、第ｒの階調電圧出力期間に、前記２ｋ種類の階調電圧のいずれかの階調電圧を、前記出力バッファの入力と出力とをバイパスして前記ソース線に供給することを特徴とする駆動方法。
【請求項１１】
請求項１０において、
前記第ｒのバッファ出力期間に前記出力バッファに供給される階調電圧と、前記第ｒの階調電圧出力期間に前記スイッチ素子に供給される階調電圧とが、同じ電圧であることを特徴とする駆動方法。
【請求項１２】
請求項１０又は１１において、
階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋのバッファ出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタの設定値に対応したバッファ出力期間及び階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することを特徴とする駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、電気光学装置、電子機器及び駆動方法に関する。
【背景技術】
【０００２】
従来より、携帯電話機等の電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機等の携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。
【０００５】
一般に、画像表示を行うための駆動信号は、表示装置の階調特性に応じてガンマ補正が行われる。液晶装置を例にとれば、ガンマ補正により、階調表示を行うための階調データに基づいて、最適な画素の透過率を実現するように補正された階調電圧が出力される。そして、この階調電圧に基づいてソース線が駆動される。
【特許文献１】特開平７−３０６６６０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、近年、表示画像の高画質化の要求が多くなり、電気光学装置のソース線を駆動する駆動回路に対し、多階調化の要望が高まっている。この場合、電気光学装置の複数のソース線の各ソース線を駆動する各出力バッファに対して、より多くの種類の階調電圧を供給しなければならない。
【０００７】
一般的に、駆動回路を半導体基板上に集積化させると、半導体基板の長辺方向に沿って複数の出力バッファが並ぶ構成が採用される。そのため、階調電圧が供給される階調信号線群もまた、半導体基板の長辺方向に延びるように配置されることになる。従って、階調信号線の数を増加させる場合には、半導体基板の長辺方向と交差する該半導体基板の短辺方向のレイアウト面積を増加させてしまう。例えば、各ドットの階調データのビット数を６とすると、階調信号線の数は６４（＝２６）本となるが、階調データのビット数を８とすると、階調信号線の数が２５６（＝２８）本となり、階調信号線群のレイアウト面積が４（＝２８−６）倍に増加してしまう。
【０００８】
一方、特許文献１には、階調信号線の数を削減するために、階段状電圧を生成し、階段状に設定された複数の電圧の中から所望の電圧をサンプリングすることでパルス幅変調信号を生成して中間階調を表現する技術が開示されている。しかしながら、階調表現がパルス幅変調方式に限定されてしまう上に、より多くの階調数を必要とする場合には高画質化は困難という問題がある。
【０００９】
また、階段状に設定された複数の電圧のレベルをすべて高精度で設定することは困難であり、高精度で設定できたとしても回路規模が複雑になってしまう。特に階調数が増加し、各階調間の電圧の差が小さくなる程、特許文献１に開示されたような各電圧のレベルを高精度に設定することは困難となる。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、階調電圧の精度を落とさずに階調数を減らすことなくレイアウト面積を削減できる駆動回路、電気光学装置、電子機器及び駆動方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動回路であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、少なくとも２ｊ種類の階調電圧の中から選択したプリバッファ用電圧と階調値が連続する２ｋ種類の階調電圧とを１選択期間中に時分割で供給する階調電圧発生回路と、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する電圧選択回路と、
前記電圧選択回路により選択された階調信号線の階調電圧に基づいて前記ソース線を駆動するための出力バッファと、
前記出力バッファの入力と出力とをバイパスするためのスイッチ素子とを含み、
１選択期間中に設けられたバッファ出力期間に、前記出力バッファが前記プリバッファ用電圧に基づいて前記ソース線を駆動した後、
当該１選択期間中の前記バッファ出力期間後の階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を、前記スイッチ素子を介して前記ソース線に供給する駆動回路に関係する。
【００１２】
また本発明に係る駆動回路では、
前記当該１選択期間中に、前記バッファ出力期間後に第１〜第２ｋの階調電圧出力期間が順番に設けられ、各階調電圧出力期間が２ｋ種類の階調電圧の各階調電圧に割り当てられた期間であり、
前記階調データの下位ｋビットのデータに対応した階調電圧出力期間に、前記電圧選択回路が選択した階調信号線の階調電圧を、前記スイッチ素子を介して前記ソース線に供給することができる。
【００１３】
上記のいずれかの発明においては、各階調信号線に、プリバッファ用電圧、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給し、出力バッファが、プリバッファ用電圧を用いてソース線を駆動した後に、階調データの下位ｋビットのデータに対応したタイミングで、階調信号線に供給された階調電圧をそのままソース線に出力する。こうすることで、高階調化に伴い階調データのビット数が増加した場合であっても、階調信号線の本数を単純に増加させる必要がなくなる。しかも、各ソース線には、高精度に設定可能な階調電圧がそのまま供給されるので、階調電圧の精度を落とさずに階調数を減らすことなくレイアウト面積を削減できる駆動回路を提供できる。
【００１４】
また本発明に係る駆動回路では、
前記階調データの下位ｋビットのデータに対応した階調電圧出力期間を前記第１〜第２ｋの階調電圧出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタを含み、
第１〜第２ｋの階調電圧出力期間のうち前記出力順序指定レジスタの設定値に対応した階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することができる。
【００１５】
本発明によれば、電気光学装置や表示画像に依存して画像の周波数が低くなることに起因するフリッカ等を確実に防止して、表示画像の劣化を防止できる。
【００１６】
また本発明に係る駆動回路では、
前記第１〜第２ｋの階調電圧出力期間のうち、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間を除く階調電圧出力期間では、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００１７】
本発明によれば、無駄な駆動を回避して、低消費電力を図る駆動回路を提供できるようになる。
【００１８】
また本発明に係る駆動回路では、
前記出力バッファが、
前記電圧選択回路により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路であり、
前記階調データの下位ｋビットのデータに対応した階調電圧出力期間が、前記第１〜第（２ｋ−１）の階調電圧出力期間のいずれかの期間である場合に、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間にサンプリングした階調電圧をホールド電圧として、該階調電圧出力期間の次の階調電圧出力期間以降第２ｋの階調電圧出力期間までの期間にわたって前記ソース線に出力することができる。
【００１９】
本発明によれば、電気光学装置のソース線等のリーク電流が大きい場合であっても、ソース線の電位を変動させずに済むので、画素に所望の電圧を書き込むことができるようになる。
【００２０】
また本発明に係る駆動回路では、
第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）の階調電圧出力期間との間に、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００２１】
本発明によれば、上記の効果に加えて、階調電圧の切り替えの影響をソース線に与えずに済むので、画質の劣化を防止できる。
【００２２】
また本発明に係る駆動回路では、
前記プリバッファ用電圧が、
前記階調電圧発生回路により生成される階調電圧の１つであってもよい。
【００２３】
また本発明に係る駆動回路では、
前記プリバッファ用電圧が、
前記２ｋ種類の階調電圧のうち最高電位以下で、且つ最低電位以上の電圧であってもよい。
【００２４】
上記のいずれかの発明によれば、階調電圧出力期間で出力すべき階調電圧を供給するために、プリバッファ用電圧から充放電すべき電荷量を少なくできるので、ソース線に所望の電圧を設定する期間を短縮できる。
【００２５】
また本発明は、
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動回路であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給する階調電圧発生回路と、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する電圧選択回路と、
前記電圧選択回路により選択された階調信号線の階調電圧に基づいて前記ソース線を駆動するための出力バッファと、
前記出力バッファの入力と出力とをバイパスするためのスイッチ素子とを含み、
第ｑ（１≦ｑ≦２ｋ、ｑは整数）のバッファ出力期間と該第ｑのバッファ出力期間後の第ｑの階調電圧出力期間とを１組として第１〜第２ｋのバッファ出力期間と第１〜第２ｋの階調電圧出力期間とが１選択期間中に設けられ、
第１〜第２ｋのバッファ出力期間のうち前記階調データの下位ｋビットのデータに対応した第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間に、前記出力バッファが、前記２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧に基づいて前記ソース線を駆動した後、第ｒの階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧を、前記スイッチ素子を介して前記ソース線に供給する駆動回路に関係する。
【００２６】
本発明によれば、各階調電圧出力期間の直前にバッファ出力期間を設けるようにしたので、１選択期間内でバッファ出力期間にのみ出力バッファによりソース線が駆動されることに起因する駆動能力不足を解消し、短い書き込み時間でもソース線の電圧を目的の電圧に到達させることができるようになる。
【００２７】
また本発明に係る駆動回路では、
前記第ｒのバッファ出力期間に前記電圧選択回路から前記出力バッファに供給される階調電圧と、前記第ｒの階調電圧出力期間に前記電圧選択回路から前記スイッチ素子に供給される階調電圧とが、同じ電圧であってもよい。
【００２８】
本発明によれば、駆動回路の制御を簡素化できる。
【００２９】
また本発明に係る駆動回路では、
階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋのバッファ出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタを含み、
前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋの階調電圧出力期間のうち前記出力順序指定レジスタの設定値に対応したバッファ出力期間及び階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することができる。
【００３０】
本発明によれば、電気光学装置や表示画像に依存して画像の周波数が低くなることに起因するフリッカ等を確実に防止して、表示画像の劣化を防止できる。
【００３１】
また本発明に係る駆動回路では、
前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋの階調電圧出力期間のうち、前記階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を除くバッファ出力期間及び階調電圧出力期間では、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００３２】
本発明によれば、無駄な駆動を回避して、低消費電力を図る駆動回路を提供できるようになる。
【００３３】
また本発明に係る駆動回路では、
前記出力バッファが、
前記電圧選択回路により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路であり、
前記階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間が、前記第１〜第（２ｋ−１）のバッファ出力期間及び第１〜第（２ｋ−１）の階調電圧出力期間のいずれかである場合に、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間にサンプリングした階調電圧を、該階調電圧出力期間以降、一旦ソース線への出力をハイインピーダンス状態に設定し、第２ｋの階調電圧出力期間までの期間にわたって前記ホールド電圧として出力することができる。
【００３４】
本発明によれば、電気光学装置のソース線等のリーク電流が大きい場合であっても、ソース線の電位を変動させずに済むので、画素に所望の電圧を書き込むことができるようになる。
【００３５】
また本発明に係る駆動回路では、
第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）のバッファ出力期間との間に、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００３６】
本発明によれば、上記の効果に加えて、階調電圧の切り替えの影響をソース線に与えずに済むので、画質の劣化を防止できる。
【００３７】
また本発明は、
複数のソース線と、
複数のゲート線と、
前記複数のソース線と前記複数のゲート線とに接続される複数の画素と、
前記複数のゲート線を走査するゲートドライバと、
前記複数のソース線を駆動する上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００３８】
本発明によれば、高画質で、低コストの電気光学装置を提供できる。
【００３９】
また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。
【００４０】
本発明によれば、低コスト且つ高精度な階調電圧に基づく駆動により高画質が得られる電子機器の提供に寄与できる。
【００４１】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００４２】
本発明によれば、高画質で、低コストの電気光学装置を含む電子機器の提供に寄与できる。
【００４３】
また本発明は、
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動方法であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、少なくとも２ｊ種類の階調電圧の中から選択したプリバッファ用電圧と階調値が連続する２ｋ種類の階調電圧とを１選択期間中に時分割で供給し、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択し、
１選択期間中に設けられたバッファ出力期間に、出力バッファが前記プリバッファ用電圧に基づいて前記ソース線を駆動した後、
当該１選択期間中の前記バッファ出力期間後の階調電圧出力期間に、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択された階調信号線の２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を、前記出力バッファの入力と出力とをバイパスして前記ソース線に供給する駆動方法に関係する。
【００４４】
また本発明に係る駆動方法では、
前記当該１選択期間中に、前記バッファ出力期間後に第１〜第２ｋの階調電圧出力期間が順番に設けられ、各階調電圧出力期間が２ｋ種類の階調電圧の各階調電圧に割り当てられた期間であり、
前記階調データの下位ｋビットのデータに対応した階調電圧出力期間に、該下位ｋビットのデータに対応した階調電圧を、前記出力バッファの入力と出力とをバイパスして前記ソース線に供給することができる。
【００４５】
また本発明に係る駆動方法では、
第１〜第２ｋの階調電圧出力期間のうち、階調データの下位ｋビットのデータに対応した階調電圧出力期間を前記第１〜第２ｋの階調電圧出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタの設定値に対応した階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することができる。
【００４６】
また本発明に係る駆動方法では、
前記第１〜第２ｋの階調電圧出力期間のうち、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間を除く階調電圧出力期間では、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００４７】
また本発明に係る駆動方法では、
前記出力バッファが、
前記電圧選択回路により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路であり、
前記階調データの下位ｋビットのデータに対応した階調電圧出力期間が、前記第１〜第（２ｋ−１）の階調電圧出力期間のいずれかの期間である場合に、前記階調データの下位ｋビットのデータに対応した階調電圧出力期間にサンプリングした階調電圧をホールド電圧として、該階調電圧出力期間の次の階調電圧出力期間以降第２ｋの階調電圧出力期間までの期間にわたって前記ソース線に出力することができる。
【００４８】
また本発明に係る駆動方法では、
第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）の階調電圧出力期間との間に、前記ソース線への出力をハイインピーダンス状態に設定することができる。
【００４９】
また本発明は、
ｊ（ｊは２以上の整数）ビットの階調データに基づいて電気光学装置のソース線を駆動するための駆動方法であって、
２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給し、
前記階調信号線の中から１つの階調信号線を、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択し、
第ｑ（１≦ｑ≦２ｋ、ｑは整数）のバッファ出力期間と該第ｑのバッファ出力期間後の第ｑの階調電圧出力期間とを１組として第１〜第２ｋのバッファ出力期間と第１〜第２ｋの階調電圧出力期間とが１選択期間中に設けられ、
第１〜第２ｋのバッファ出力期間のうち前記階調データの下位ｋビットのデータに対応した第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間に、出力バッファが、前記階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択された階調信号線の２ｋ種類の階調電圧のうち前記下位ｋビットのデータに対応した階調電圧に基づいて前記ソース線を駆動した後、第ｒの階調電圧出力期間に、前記２ｋ種類の階調電圧のいずれかの階調電圧を、前記出力バッファの入力と出力とをバイパスして前記ソース線に供給する駆動方法に関係する。
【００５０】
また本発明に係る駆動方法では、
前記第ｒのバッファ出力期間に前記出力バッファに供給される階調電圧と、前記第ｒの階調電圧出力期間に前記スイッチ素子に供給される階調電圧とが、同じ電圧であってもよい。
【００５１】
また本発明に係る駆動方法では、
階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間を前記第１〜第２ｋのバッファ出力期間及び前記第１〜第２ｋのバッファ出力期間のいずれの期間に割り当てるかを指定する出力順序指定レジスタの設定値に対応したバッファ出力期間及び階調電圧出力期間に、前記２ｋ種類の階調電圧のうち前記階調データの下位ｋビットのデータに対応した階調電圧を階調信号線に供給することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００５３】
１．  液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態におけるソースドライバとしての駆動回路を適用できる。
【００５４】
液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００５５】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００５６】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００５７】
液晶装置１０は、ソースドライバ（広義には表示ドライバ、更に広義には駆動回路）３０を含む。ソースドライバ３０は、各ソース線に対応したｊ（ｊは２以上の整数）ビットの階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮの各ソース線を駆動する。
【００５８】
液晶装置１０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、一垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。
【００５９】
液晶装置１０は、電源回路１００を含むことができる。電源回路１００は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路１００は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。
【００６０】
また電源回路１００は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００６１】
更に電源回路１００は、対向電極電圧Ｖｃｏｍを生成する。電源回路１００は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【００６２】
液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路１００を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【００６３】
なお図１では、液晶装置１０に電源回路１００又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００６４】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路１００のうち少なくとも１つを内蔵してもよい。
【００６５】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路１００の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、ソースドライバ３０及びゲートドライバ３２が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【００６６】
２．  ゲートドライバ
図３に、図１のゲートドライバ３２の構成例を示す。
【００６７】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００６８】
シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００６９】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００７０】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００７１】
なお、ゲートドライバ３２は、図３のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。
【００７２】
３．  ソースドライバ（駆動回路）
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
【００７３】
ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ（広義には、階調データラッチ）５４、階調電圧発生回路５６、ＤＡＣ（Digital/Analog Converter）（広義には電圧選択回路）５８、駆動部６０を含む。
【００７４】
ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【００７５】
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。
【００７６】
表示メモリ（階調データメモリ）５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【００７７】
アドレス制御回路６２は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６２は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。
【００７８】
ロウアドレスデコーダ６４は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ６６は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。
【００７９】
階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６２は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ６８は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。
【００８０】
アドレス制御回路６２は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。
【００８１】
従って、図４において、ロウアドレスデコーダ６４、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ６８、カラムアドレスデコーダ６６及びアドレス制御回路６２が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【００８２】
ラインラッチ（階調データラッチ）５４は、表示メモリ５２から読み出された一水平走査分の階調データを、読み出しクロックＲＣＬＫの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。読み出しクロックＲＣＬＫは、１水平走査期間を規定する水平同期信号に同期して生成され、例えば１水平走査期間の開始タイミング、又は該開始タイミングから所与の期間を置いたタイミングにパルスを有する。
【００８３】
階調電圧発生回路（広義には基準電圧発生回路）５６は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５６は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。このような階調電圧発生回路５６は、少なくとも２ｊ種類の階調電圧を生成する。階調電圧発生回路５６は、両端に高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨが供給された抵抗回路の少なくとも２ｊ個の分割ノードの電圧を有し、各分割ノードの電圧を階調電圧として出力することで少なくも２ｊ種類の階調電圧として出力させることができる。そして、ソースドライバ３０は、２（ｊ−ｋ）（０＜ｋ＜ｊ、ｋは整数）本の階調信号線を有し、各階調信号線に、少なくとも２ｊ種類の階調電圧の中から選択した２ｋ種類の階調電圧が１選択期間中に時分割で供給される。
【００８４】
ＤＡＣ５８は、ラインラッチ５４から出力される階調データに対応した階調電圧を、駆動部６０の出力である出力線ごとに生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５６によって生成された複数の階調電圧の中から、ラインラッチ５４から出力された駆動部６０の１出力線分の階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。
【００８５】
ＤＡＣ５８は、出力線毎に設けられた電圧選択回路ＤＥＣ１〜ＤＥＣＮを含む。各電圧選択回路は、階調電圧発生回路５６からの複数の階調電圧の中から、階調データに対応した１つの階調電圧を出力する。
【００８６】
駆動部６０は、各出力線がＬＣＤパネル２０の各ソース線に接続される複数の出力線を駆動する。より具体的には、駆動部６０は、ＤＡＣ５８の電圧選択回路によって出力線毎に出力された階調電圧に基づいて、各出力線を駆動する。駆動部６０は、出力線毎に設けられた出力回路ＯＵＴ１〜ＯＵＴＮを含む。各出力回路は、各電圧選択回路からの階調電圧に基づいてソース線を駆動する。各出力回路は、ボルテージフォロワ接続された演算増幅器（広義には出力バッファ）等により構成できる。
【００８７】
図５に、ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す。図５におけるＸ方向及びＹ方向は、図１と同様である。
【００８８】
Ｙ方向に延びるソース線ＳＬ１〜ＳＬＮの配列方向であるＸ方向が、ソースドライバ３０の各部が半導体基板に集積化されたチップ９０の長辺方向となるようにＬＣＤパネル２０に対して実装される。そのため、Ｙ方向が、チップ９０の短辺方向となる。
【００８９】
このようなチップ９０において、図４の駆動部６０の出力回路ＯＵＴ１〜ＯＵＴＮの各出力回路が、チップ９０がソース線ＳＬ１〜ＳＬＮに接続されるチップ９０の端部付近の領域に、Ｘ方向に沿って配列されることになる。そして、出力回路ＯＵＴ１〜ＯＵＴＮのそれぞれに階調データに対応した階調電圧を供給するために、階調電圧を伝送するための階調信号線群９２がチップ９０の長辺方向に延びるように配置される。
【００９０】
このとき、階調信号線群の長さが長くなって負荷容量を分散させるために、チップ９０の中央部に階調電圧発生回路５６を設けて、チップ９０の中央部からチップ９０の長辺方向に沿ってそれぞれ逆方向に延びるように階調信号線群９２１、９２２が配置される。階調信号線群９２１、９２２は、それぞれ２（ｊ−ｋ）本の階調信号線を有する。そして、チップ９０の長辺方向に延びる表示メモリ５２のワードライン（ビットライン）の長さを短くするために、表示メモリ５２を、２つの表示メモリ（ブロック）５２１、５２２に分割してチップ９０の中央部にロジック部９４を設けることが行われる。このロジック部９４は、図４のアドレス制御回路６２、カラムアドレスデコーダ６６、ロウアドレスデコーダ６４及びラインアドレスデコーダ６８のうち少なくとも１つを含む。
【００９１】
このように、多階調化に伴い階調データのビット数が１ビット増加した場合に階調信号線群９２１、９２２のレイアウト面積がほぼ２倍になることを考慮すると、階調データのビット数が増加した場合であっても階調信号線群の本数の増加を抑えることで、チップ９０の面積増加を確実に抑えることができる。
【００９２】
そこで、本実施形態では、階調電圧発生回路５６が、上述のように階調信号線群９２１〜９２２の各階調信号線に、複数種類の階調電圧を時分割で供給するようにしている。より具体的には、階調電圧発生回路５６は、階調データの下位ｋビットのデータに対応した２ｋ種類の階調電圧を２（ｊ−ｋ）本の階調信号線の各階調信号線に時分割で供給する。ＤＡＣ５８（電圧選択回路ＤＥＣ１〜ＤＥＣＮの各電圧選択回路）は、階調データの上位（ｊ−ｋ）ビットのデータに対応した階調信号線を選択する。そして、出力回路ＯＵＴ１〜ＯＵＴＮの各出力回路が、階調データの下位ｋビットのデータに対応したタイミングで、ＤＡＣ５８で選択された階調信号線の階調電圧を用いてソース線を駆動する。各出力回路は、出力バッファとしてのボルテージフォロワ接続された演算増幅器と、該演算増幅器の入力と出力とをバイパスするバイパススイッチ回路とを含む。ソースドライバは、変更可能な駆動モードに応じて、１水平走査期間（１選択期間）内に１度だけ演算増幅器でソース線の充放電を行った後にバイパススイッチ回路を介してＤＡＣ５８からの階調電圧をソース線に供給したり、該１水平走査期間内に演算増幅器でソース線の充放電を行った後にバイパススイッチ回路を介してＤＡＣ５８からの階調電圧をソース線に供給することを複数回繰り返したりする。
【００９３】
３．１  第１の駆動モード
第１の駆動モードでは、ソースドライバ３０は、ｊビットの階調データに基づいて各ソース線を駆動する。このとき、階調電圧発生回路５６が、２（ｊ−ｋ）本の階調信号線の各階調信号線に、少なくとも２（ｊ−ｋ）種類の階調電圧の中から選択したプリバッファ用電圧と階調値が連続する２ｋ種類の階調電圧とを１選択期間中に時分割で供給する。そして、ＤＡＣ５８（各ＤＥＣ）が２（ｊ−ｋ）本の階調信号線の中から１つの階調信号線を、階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する。１選択期間中には、プリバッファ期間（バッファ出力期間）と該プリバッファ期間後のＤＡＣ期間（階調電圧出力期間）が設けられる。そして、プリバッファ期間に、各出力回路がプリバッファ用電圧に基づいてソース線を駆動する。その後、ＤＡＣ期間に、２（ｊ−ｋ）種類の階調電圧のうち階調データの下位ｋビットのデータに対応した階調電圧を、出力回路の入力と出力とをバイパスしてソース線に供給する。より具体的には、１選択期間中に、プリバッファ期間後にＤＡＣ１期間〜ＤＡＣ２ｋ期間（第１〜第２ｋの階調電圧出力期間）が順番に設けられ、各ＤＡＣ期間が２ｋ種類の階調電圧の各階調電圧に割り当てられた期間である。そして、階調データの下位ｋビットのデータに対応したＤＡＣ期間に、ＤＡＣ５８（各ＤＥＣ）が選択した階調信号線の階調電圧を、バイパススイッチ回路を介してソース線に供給する。
【００９４】
図６に、本実施形態におけるソースドライバの第１の駆動モードのタイミングの一例を示す。図６において、ｊが６、ｋが１であるものとする。
【００９５】
階調データの下位１（＝ｋ）ビットのデータが「０」のとき、いわゆる偶数階調である。階調データの下位１ビットのデータが「１」のとき、いわゆる奇数階調である。この場合、階調信号線群の各階調信号線には、プリバッファ用電圧、奇数階調に対応した階調電圧、偶数階調に対応した階調電圧が時分割で供給される。この奇数階調と偶数階調とは、階調値が５（＝ｊ−ｋ）ビットで表される場合に階調値が連続している。また、奇数階調と偶数階調とは、隣接した階調であるということができる。
【００９６】
第１の駆動モードでは、１水平走査期間（１選択期間、１Ｈ）が開始されると、プリバッファ期間ＢＴが開始される。プリバッファ期間ＢＴでは、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。プリバッファ期間ＢＴ後には、ＤＡＣ１期間ＤＴ１とＤＡＣ２期間ＤＴ２とが設けられる。プリバッファ期間ＢＴ、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２は、それぞれ各階調信号線に供給されるプリバッファ用電圧、奇数階調に対応した階調電圧、偶数階調に対応した階調電圧の時分割タイミングと同期している。
【００９７】
また第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）の階調電圧出力期間との間に、ソース線への出力をハイインピーダンス状態に設定することが望ましい。図６では、プリバッファ期間ＢＴとＤＡＣ１期間ＤＴ１との間、ＤＡＣ１期間ＤＴ１とＤＡＣ２期間ＤＴ２との間には、ソース線への出力がハイインピーダンス状態に設定されるハイインピーダンス期間ＨＺＴが設けられる。ハイインピーダンス期間ＨＺＴを設けることで、プリバッファ期間ＢＴの階調電圧とＤＡＣ１期間ＤＴ１の階調電圧の切り替わりの影響、ＤＡＣ１期間ＤＴ１の階調電圧とＤＡＣ２期間ＤＴ２の階調電圧の切り替わりの影響をソース線に与えずに済み、画質の劣化を防止できる。
【００９８】
また、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２（第１〜第２ｋの階調電圧出力期間）のうち、階調データの下位１（＝ｋ）ビットのデータに対応したＤＡＣ期間を除くＤＡＣ期間では、前記ソース線への出力をハイインピーダンス状態に設定することが望ましい。こうすることで、ソース線の駆動期間を最小限に抑え、余分な駆動を省き、低消費電力化を図ることができる。
【００９９】
下位１ビットのデータが「０」のとき、ＤＡＣ１期間ＤＴ１に、例えば奇数階調（又は偶数階調）に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、ＤＡＣ２期間ＤＴ２では、ソース線への出力がハイインピーダンス状態に設定される。
【０１００】
下位１ビットのデータが「１」のとき、ＤＡＣ１期間ＤＴ１では、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ２期間ＤＴ２に、例えば偶数階調（又は奇数階調）に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。
【０１０１】
ゲート線の選択電圧は、プリバッファ期間ＢＴ内で立ち上がり、ＤＡＣ２期間ＤＴ２（広義には第２ｋの階調電圧出力期間）内で立ち下がる。ゲート線の選択電圧の立ち下がり時のソース線の電圧が、画素電極に書き込まれる。下位１ビットのデータが「０」のとき、ゲート線の選択電圧の立ち下がり時はソース線への出力がハイインピーダンス状態に設定されているが、ソース線の寄生容量により蓄積された電荷で電位が保持されるため、画素電極に所望の電圧を書き込むことができる。
【０１０２】
なお、図６において、ハイインピーダンス期間ＨＺＴが１クロックであるものとして示したが、ハイインピーダンス期間ＨＺＴが２クロック以上の期間であったり、ディレイ素子で任意に設定可能な数十ナノ秒の期間であってもよい。
【０１０３】
図７に、本実施形態におけるソースドライバの第１の駆動モードのタイミングの他の例を示す。図７において、ｊが６、ｋが２であるものとする。
【０１０４】
図７の場合、プリバッファ期間ＢＴ後に、ＤＡＣ１期間ＤＴ１（第１の階調電圧出力期間）、ＤＡＣ２期間ＤＴ２（第２の階調電圧出力期間）、ＤＡＣ３期間ＤＴ３（第３の階調電圧出力期間）、ＤＡＣ４期間ＤＴ４（第４の階調電圧出力期間）が設けられる。プリバッファ期間ＢＴとＤＡＣ１期間ＤＴ１との間、ＤＡＣ１期間ＤＴ１とＤＡＣ２期間ＤＴ２との間、ＤＡＣ２期間ＤＴ２とＤＡＣ３期間ＤＴ３との間、ＤＡＣ３期間ＤＴ３とＤＡＣ４期間ＤＴ４との間には、それぞれソース線への出力がハイインピーダンス状態に設定されるハイインピーダンス期間ＨＺＴが設けられる。
【０１０５】
下位２ビットのデータが「００」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「００」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１０６】
下位２ビットのデータが「０１」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ２期間ＤＴ２では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「０１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１０７】
下位２ビットのデータが「１０」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１からＤＡＣ３期間ＤＴ３が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ３期間ＤＴ３では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１０」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１０８】
下位２ビットのデータが「１１」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１からＤＡＣ４期間ＤＴ４が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ４期間ＤＴ４では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１０９】
図７の場合、ゲート線の選択電圧は、プリバッファ期間ＢＴ内で立ち上がり、ＤＡＣ４期間ＤＴ４内で立ち下がる。下位２ビットのデータが「００」、「０１」、「１０」のとき、ゲート線の選択電圧の立ち下がり時はソース線への出力がハイインピーダンス状態に設定されているが、ソース線の寄生容量により蓄積された電荷で電位が保持されるため、画素電極に所望の電圧を書き込むことができる。
【０１１０】
このような第１の駆動モードにおける駆動方式を採用することで、階調数を減らすことなく階調信号線の本数を大幅に削減でき、画質を劣化させることなくソースドライバのレイアウト面積削減に伴う低コスト化を図ることができる。
【０１１１】
３．１．１  詳細な構成例
次に、第１の駆動モードを実現するハードウェア構成例について説明する。
【０１１２】
図８に、図４のソースドライバ３０の１出力当たりの構成例の要部を示す。
【０１１３】
図８では、階調データのビット数であるｊが６、下位ビット数であるｋが１、ソースドライバ３０のソース線ＳＬ１を駆動する部分の構成例を示している。図８において、図４と同一部分には図４の符号にソース線の番号「１」を付して示す。図８では、ソース線ＳＬ１を駆動する部分の構成例のみを示すが、ソース線ＳＬ２〜ＳＬＮの各ソース線を駆動する部分も同様の構成を有している。なお、図８では、制御信号ＫＫ１、ＫＫ２が同時にＨレベルとなることを禁止している。
【０１１４】
表示メモリ５２１には、ソース線ＳＬ１を駆動するための６ビットの階調データＤ［５：０］が格納される。表示メモリ５２１から読みされた階調データは、読み出しクロックＲＣＬＫの変化タイミングでラインラッチ５４１に取り込まれる。ラインラッチ５４１に取り込まれた階調データは、制御ロジック部１１０１に供給される。制御ロジック部１１０１には、表示コントローラ３８からの極性反転信号ＰＯＬ、ロジック部９４からの制御信号ＫＫ＿ＭＯＤＥ、ＫＫ１、ＫＫ２が入力される。制御ロジック部１１０１は、これらの入力信号から、制御信号ＤＡＣＥＮ、ＰＳＩ、階調データの上位５ビットデータＤＯＵＴ［５：１］を出力する。
【０１１５】
レベルシフタ１１２１は、制御信号ＤＡＣＥＮ、ＰＳＩ、階調データの上位５ビットデータＤＯＵＴ［５：１］の各ビットの信号の振幅電圧を大きくするレベルシフトを行い、レベルシフト後の信号を出力する。レベルシフタ１１２１によってレベルシフトされた制御信号ＤＡＣＥＮは、バイパススイッチ回路１１４１に入力される。レベルシフタ１１２１によってレベルシフトされた制御信号ＰＳＩは、ＰＳロジック部１１６１に入力される。レベルシフタ１１２１によってレベルシフトされた階調データの上位５ビットデータＤＯＵＴ［５：１］は、電圧選択回路ＤＥＣ１に入力される。
【０１１６】
電圧選択回路ＤＥＣ１には、階調電圧発生回路５６からの階調電圧が供給される３２本の階調信号線が接続される。電圧選択回路ＤＥＣ１は、３２本の階調信号線のうち階調データの上位５ビットデータＤＯＵＴ［５：１］に対応した階調信号線を選択し、該階調信号線の階調電圧を演算増幅器ＯＰ１に出力する。
【０１１７】
バイパススイッチ回路１１４１には、ロジック部９４からの制御信号ＤＡＣＯＮが入力される。バイパススイッチ回路１１４１は、制御信号ＤＡＣＯＮ、ＤＡＣＥＮに基づいて、演算増幅器ＯＰ１の入力と出力とをバイパスする制御を行う。ＰＳロジック部１１６１には、ロジック部９４からの制御信号ＰＳが入力される。ＰＳロジック部１１６１は、制御信号ＰＳ、ＰＳＩに基づいて、演算増幅器ＯＰ１の動作電流を停止又は制限して、演算増幅器ＯＰ１の出力をハイインピーダンス状態に設定する制御を行う。図８において、出力回路ＯＵＴ１は、演算増幅器ＯＰ１、バイパススイッチ回路１１４１、ＰＳロジック部１１６１を含む。
【０１１８】
図９に、第１の駆動モードにおける図８の読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２の動作タイミング例を示す。
【０１１９】
本実施形態では、例えばロジック部９４は、図示しない制御レジスタ部を含む。制御レジスタ部は、駆動モード設定レジスタを有する。ソースドライバ３０は、表示コントローラ３８等により設定された駆動モード設定レジスタの設定値に応じて、第１の駆動モード又は第２の駆動モードで動作するようになっている。そのため、ロジック部９４が、駆動モード設定レジスタの設定値に対応した変化タイミングを有する読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２を生成するようになっている。
【０１２０】
１水平走査期間（１選択期間）が開始されると、ロジック部９４は、読み出しクロックＲＣＬＫのパルスを発生させる。例えば読み出しクロックＲＣＬＫの立ち下がりで、ラインラッチ５４１に階調データＤ［５：０］が取り込まれる。
【０１２１】
そしてロジック部９４は、読み出しクロックＲＣＬＫの立ち下がりエッジから所与の期間を置いて、ＨレベルからＬレベルに変化する制御信号ＰＳを出力する。制御信号ＰＳは、演算増幅器ＯＰ１のパワーセーブ信号としての制御信号ＰＳＯＵＴの変化タイミングを規定する信号である。制御信号ＰＳは、プリバッファ期間ＢＴに対応した期間だけＬレベルとなり、その後Ｈレベルに変化する。
【０１２２】
制御信号ＰＳがＨレベルに変化したタイミングから所与の期間を置いて、制御信号ＤＡＣＯＮがＬレベルからＨレベルに変化する。制御信号ＤＡＣＯＮは、演算増幅器ＯＰ１の入力と出力とをバイパスさせるタイミングを規定する信号である。制御信号ＤＡＣＯＮは、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２に対応した期間だけＨレベルとなる。制御信号ＤＡＣＯＮが、ＤＡＣ１期間ＤＴ１とＤＡＣ２期間ＤＴ２と間に所与の期間だけＬレベルに変化することで、ハイインピーダンス期間ＨＺＴを設けることができるようになっている。
【０１２３】
制御信号ＫＫ１は、例えば奇数階調（偶数階調）であることを示す信号であり、例えばＤＡＣ１期間ＤＴ１の期間だけＨレベルとなる信号である。これに対して制御信号ＫＫ２は、例えば偶数階調（奇数階調）であることを示す信号であり、例えばＤＡＣ２期間ＤＴ２の期間だけＨレベルとなる信号である。
【０１２４】
図１０及び図１１に、図８の制御ロジック部１１０１の構成例の回路図を示す。
【０１２５】
図１０は、対向電極の極性反転駆動を行うために極性反転信号ＰＯＬに基づいて、ラインラッチ５４１から読み出された階調データＤ［５：０］の反転制御を行う回路を示す。この回路は、極性反転信号ＰＯＬがＨレベルのとき、階調データＤ［５：１］の各ビットがそのまま出力されるＤＯＵＴ［５：１］を出力し、極性反転信号ＰＯＬがＬレベルのとき、階調データＤ［５：１］の各ビットを反転して出力されるＤＯＵＴ［５：１］を出力する。また、極性反転信号ＰＯＬがＨレベルのとき、階調データＤ［０］がそのままＤ０ＯＵＴとして出力され、極性反転信号ＰＯＬがＬレベルのとき、階調データＤ［０］を反転させてＤ０ＯＵＴとして出力される。
【０１２６】
図１１は、Ｄ０ＯＵＴ、制御信号ＫＫ＿ＭＯＤＥ、ＫＫ１、ＫＫ２に基づいて、制御信号ＤＡＣＥＮ、ＰＳＩを生成する回路を示す。第１の駆動モードでは、制御信号ＫＫ＿ＭＯＤＥがＬレベルに設定される。従って、第１の駆動モードでは、制御信号ＰＳＩがＬレベルに固定される。
【０１２７】
階調データの下位１ビット（最下位ビット）が「０」の場合、制御信号ＫＫ１がＨレベル、制御信号ＫＫ２がＬレベルのとき制御信号ＤＡＣＥＮがＨレベルとなり、制御信号ＫＫ１がＬレベル、制御信号ＫＫ２がＨレベルのとき制御信号ＤＡＣＥＮがＬレベルとなる。
【０１２８】
階調データの下位１ビット（最下位ビット）が「１」の場合、制御信号ＫＫ１がＨレベル、制御信号ＫＫ２がＬレベルのとき制御信号ＤＡＣＥＮがＬレベルとなり、制御信号ＫＫ１がＬレベル、制御信号ＫＫ２がＨレベルのとき制御信号ＤＡＣＥＮがＨレベルとなる。
【０１２９】
このような階調データＤＯＵＴ［５：１］、制御信号ＤＡＣＥＮ、ＰＳＩが、レベルシフタ１１２１によってレベルシフトされる。レベルシフト後の階調データＤＯＵＴ［５：１］は、ＤＡＣ５８の電圧選択回路ＤＥＣ１に入力される。電圧選択回路ＤＥＣ１には、階調電圧発生回路５６からの階調信号線Ｖ０Ｌ〜Ｖ３１Ｌが接続される。
【０１３０】
図１２に、図４の階調電圧発生回路５６の構成例の図を示す。
【０１３１】
階調電圧発生回路５６は、液晶の印加電圧が正極性である正極性用の電圧発生回路１３０ｐと、該印加電圧が負極性である負極性用の電圧発生回路１３０ｎと、極性反転スイッチ１３２とを含む。
【０１３２】
正極性用の電圧発生回路１３０ｐは、高電位側電源電圧ＶＤＤＨが供給される電源線と低電位側電源電圧ＶＳＳＨが供給される電源線との間に挿入された抵抗回路を有し、該抵抗回路により抵抗分割されたノードの電圧を階調電圧として出力する。更に正極性用の電圧発生回路１３０ｐは、階調選択スイッチ１３４ｐを有する。このような正極性用の電圧発生回路１３０ｐは、２６（＝ｊ）種類の階調電圧Ｖ０〜Ｖ６３を生成することができる。更に正極性用の電圧発生回路１３０ｐは、プリバッファ用電圧Ｖ０ｍ、Ｖ２ｍ、・・・、Ｖ３０ｍ、・・・、Ｖ６０ｍ、Ｖ６２ｍを生成することができる。ここで、プリバッファ用電圧Ｖ０ｍの電位は、階調電圧Ｖ０以下の電位で、且つ階調電圧Ｖ１以上の電位である。また、プリバッファ用電圧Ｖ２ｍの電位は、階調電圧Ｖ２以下の電位で、且つ階調電圧Ｖ３以上の電位である。以下、プリバッファ用電圧は、階調値が連続する階調電圧に対して同様の関係を有する。
【０１３３】
従って、階調電圧発生回路５６は、少なくとも２６（＝ｊ）種類の階調電圧を発生させることができる。また、プリバッファ用電圧は、２ｋ種類の階調電圧のうち最高電位以下で、且つ最低電位以上の電圧である。このようなプリバッファ用電圧は、階調値が連続する階調電圧の中間電圧であることが望ましい。例えばプリバッファ用電圧Ｖ０ｍは、階調電圧Ｖ０、Ｖ１の中間電圧であることが望ましい。また、例えばプリバッファ用電圧Ｖ２ｍは、階調電圧Ｖ２、Ｖ３の中間電圧であることが望ましい。こうすることで、ＤＡＣ期間で出力すべき階調電圧を供給するために、プリバッファ用電圧から充放電すべき電荷量を少なくできるので、ソース線に所望の電圧を設定する期間を短縮できる。
【０１３４】
階調選択スイッチ１３４ｐのうち階調電圧Ｖ０Ｐを出力するスイッチは、プリバッファ用電圧Ｖ０ｍ、階調電圧Ｖ０、Ｖ１を時分割タイミングで切り替えながら出力する。また階調選択スイッチ１３４ｐのうち階調電圧Ｖ１Ｐを出力するスイッチは、プリバッファ用電圧Ｖ２ｍ、階調電圧Ｖ２、Ｖ３を時分割タイミングで切り替えながら出力する。また、階調選択スイッチ１３４ｐのうち階調電圧Ｖ１５Ｐを出力するスイッチは、プリバッファ用電圧Ｖ３０ｍ、階調電圧Ｖ３０、Ｖ３１を時分割タイミングで切り替えながら出力する。更に、階調選択スイッチ１３４ｐのうち階調電圧Ｖ３１Ｐを出力するスイッチは、プリバッファ用電圧Ｖ６２ｍ、階調電圧Ｖ６２、Ｖ６３を時分割タイミングで切り替えながら出力する。
【０１３５】
また、負極性用の電圧発生回路１３０ｎもまた、正極性用の電圧発生回路１３０ｐと同様の構成を有し、同様の時分割タイミングで、プリバッファ用電圧、２つの階調電圧を時分割で、階調電圧Ｖ０Ｎ〜Ｖ３１Ｎとして出力するようになっている。
【０１３６】
極性反転スイッチ１３２は、正極性用の電圧発生回路１３０ｐで生成された階調電圧Ｖ０Ｐ〜Ｖ３１Ｐと負極性用の電圧発生回路１３０ｎで生成された階調電圧Ｖ０Ｎ〜Ｖ３１Ｎとを、極性反転信号ＰＯＬに基づいて切り替えて、階調信号線Ｖ０Ｌ〜Ｖ３１Ｌに出力する。
【０１３７】
図１３に、時分割で電圧が供給される図１２の階調信号線Ｖ０Ｌ〜Ｖ３１Ｌを模式的に示す。図１３では、液晶の印加電圧が正極性である１水平走査期間のみを図示し、ＤＡＣ１期間ＤＴ１とＤＡＣ２期間ＤＴ２との間に設けられるハイインピーダンス期間ＨＺＴの図示を省略している。
【０１３８】
階調信号線Ｖ０Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴにプリバッファ用電圧Ｖ０ｍが出力され、ＤＡＣ１期間ＤＴ１には階調電圧Ｖ０が出力され、ＤＡＣ２期間ＤＴ２には階調電圧Ｖ１が出力される。また階調信号線Ｖ１５Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴにプリバッファ用電圧Ｖ３０ｍが出力され、ＤＡＣ１期間ＤＴ１には階調電圧Ｖ３０が出力され、ＤＡＣ２期間ＤＴ２には階調電圧Ｖ３１が出力される。更に階調信号線Ｖ３１Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴにプリバッファ用電圧Ｖ６２ｍが出力され、ＤＡＣ１期間ＤＴ１には階調電圧Ｖ６２が出力され、ＤＡＣ２期間ＤＴ２には階調電圧Ｖ６３が出力される。他の階調信号線Ｖ１Ｌ〜Ｖ１４Ｌ、Ｖ１６Ｌ〜Ｖ３０Ｌも同様である。
【０１３９】
一方、レベルシフタ１１２１によってレベルシフトされた制御信号ＤＡＣＥＮ、ＰＳＩは、それぞれバイパススイッチ回路１１４１、ＰＳロジック部１１６１に入力される。
【０１４０】
図１４に、ＰＳロジック部１１６１の構成例の回路図を示す。
【０１４１】
ＰＳロジック部１１６１は、制御信号ＰＳと制御信号ＰＳＩの論理和演算結果を、制御信号ＰＳＯＵＴとして演算増幅器ＯＰ１に出力する。制御信号ＰＳＯＵＴは、演算増幅器ＯＰ１の動作電流を制御する信号である。図９に示すように制御信号ＰＳが生成されるため、制御信号ＰＳＩは制御信号ＰＳのマスク制御信号として生成される。なお、第１の駆動モードでは、制御信号ＰＳＩの論理が固定される。
【０１４２】
制御信号ＰＳＯＵＴがＨレベルのとき、演算増幅器ＯＰ１の動作電流が停止又は制限され、演算増幅器ＯＰ１の出力がハイインピーダンス状態に設定される。制御信号ＰＳＯＵＴがＬレベルのとき、演算増幅器ＯＰ１の動作電流を発生させ、演算増幅器ＯＰ１を動作させる。
【０１４３】
図１５に、バイパススイッチ回路１１４１の構成例の回路図を示す。
【０１４４】
バイパススイッチ回路１１４１は、スイッチ素子ＢＳＷ１を含む。スイッチ素子ＢＳＷ１は、演算増幅器ＯＰ１の入力と出力とをバイパスさせる。スイッチ素子ＢＳＷ１のスイッチ制御信号は、制御信号ＤＡＣＯＮ、ＤＡＣＥＮに基づいて生成される。このスイッチ制御信号は、制御信号ＤＡＣＯＮ、ＤＡＣＥＮの否定論理積演算結果に基づいて生成される。図９に示すように制御信号ＤＡＣＯＮが生成されるため、制御信号ＤＡＣＥＮは制御信号ＤＡＣＯＮのマスク制御信号として生成される。即ち、制御信号ＤＡＣＯＮ及び制御信号ＤＡＣＥＮがＨレベルのとき、演算増幅器ＯＰ１の入力と出力とがバイパスされる。
【０１４５】
以上のように制御することで、第１の駆動モードでは、プリバッファ期間ＢＴに、階調信号線に供給されたプリバッファ用電圧に基づいて、演算増幅器ＯＰ１がソース線ＳＬ１を駆動する。その後、階調データの下位１ビットのデータに対応して、ＤＡＣ１期間ＤＴ１又はＤＡＣ２期間ＤＴ２において、バイパススイッチ回路１１４１が階調電圧をソース線ＳＬ１に供給することができる。例えばＤＡＣ１期間ＤＴ１に階調電圧が供給される場合、演算増幅器ＯＰ１の出力がハイインピーダンス状態に設定され、バイパススイッチ回路１１４１のスイッチ素子ＢＳＷ１を介して、階調信号線に時分割で供給された階調電圧がソース線ＳＬ１に供給される。また、例えばＤＡＣ２期間ＤＴ２に階調電圧が供給される場合、演算増幅器ＯＰ１の出力がハイインピーダンス状態に設定され、バイパススイッチ回路１１４１のスイッチ素子ＢＳＷ１を介して、階調信号線に時分割で供給された階調電圧がソース線ＳＬ１に供給される。制御信号ＰＳがＨレベルの期間では、演算増幅器ＯＰ１の出力がハイインピーダンス状態に設定される。制御信号ＤＡＣＯＮがＬレベルの期間では、スイッチ素子ＢＳＷ１がオフ状態に設定される。従って、制御信号ＰＳがＨレベルの期間と制御信号ＤＡＣＯＮがＬレベルの期間では、ソース線への出力がハイインピーダンス状態に設定される。
【０１４６】
なお、図８〜図１５では、ｊが６、ｋが１の場合について説明したが、ｊが２〜５、７以上の場合も同様である。また、ｋが２以上の場合も同様である。例えば、ｋが２の場合、１水平走査期間内に、制御信号ＰＳがＬレベルとなる期間を短くし、制御信号ＤＡＣＯＮがＨレベルとなる期間を２２（＝ｋ）種類設け、各期間に制御信号ＫＫ１、ＫＫ２、ＫＫ３、ＫＫ４がＨレベルとなるようにすれば、当業者であれば図１１と上述と同様に制御信号ＤＡＣＥＮを生成することができる。
【０１４７】
３．１．２  サンプルホールド回路
本実施形態では、演算増幅器ＯＰ１にサンプルホールド機能を付加し、ＤＡＣ期間（ＤＡＣ２期間）終了後のゲート線の選択電圧の立ち下がり時に、ソース線にホールド電圧を出力している状態にしてもよい。こうすることで、ＬＣＤパネル２０のリーク電流が大きい場合であっても、ソース線の電位を変動させずに済むので、画素電極に所望の電圧を書き込むことができるようになる。
【０１４８】
図１６に、出力回路ＯＵＴ１に設けられるサンプルホールド回路の構成例の回路図を示す。図１６では、出力回路ＯＵＴ１のみを示すが、図８と同一部分には同一符号を付し、適宜説明を省略する。
【０１４９】
サンプルホールド回路ＳＨ１は、ボルテージフォロワ接続された演算増幅器ＯＰ１と、サンプリング用スイッチ素子ＳＳＷ１と、ホールド用コンデンサＣＰ１とを含む。サンプリング用スイッチ素子ＳＳＷ１は、電圧選択回路ＤＥＣ１の出力と演算増幅器ＯＰ１の入力との間に直列に挿入される。バイパススイッチ回路１１４１には、電圧選択回路ＤＥＣ１の出力が供給される。演算増幅器ＯＰ１の入力には、ホールド用コンデンサＣＰ１の一端が接続される。ホールド用コンデンサＣＰ１の他端には、例えば接地電源電圧ＶＳＳが供給される。
【０１５０】
図１７に、図１６のサンプルホールド回路ＳＨ１の動作例のタイミング図を示す。
【０１５１】
通常の演算増幅器ＯＰ１は、プリバッファ期間ＢＴにプリバッファ用電圧に基づいてソース線を駆動し、例えばその後のＤＡＣ１期間ＤＴ１に、バイパススイッチ回路１１４１を介してソース線に階調電圧を供給するものとする。このとき、サンプリング用スイッチ素子ＳＳＷ１のスイッチ制御を行うスイッチ制御信号ＳＴは、プリバッファ期間ＢＴ及びＤＡＣ１期間ＤＴ１にＨレベルとなる。このようなスイッチ制御信号ＳＴもまた、ロジック部９４において生成される。一方、制御信号ＰＳは、図９と異なり、ＤＡＣ１期間ＤＴ１が終了した後にＬレベルとなり、その状態が最後のＤＡＣ期間（ｋが２のときは、ＤＡＣ２期間ＤＴ２）の終了タイミングまで継続される。
【０１５２】
このような制御信号により、プリバッファ期間ＢＴでは、サンプリング用スイッチ素子ＳＳＷ１は、スイッチ制御信号ＳＴによりオン状態に設定される。プリバッファ期間ＢＴでは、演算増幅器ＯＰ１が、プリバッファ用電圧に基づいてソース線を駆動する。その後、ＤＡＣ１期間ＤＴ１では、バイパススイッチ回路１１４１を介して階調電圧がソース線に供給される。しかしながら、ＤＡＣ１期間ＤＴ１では、制御信号ＰＳがＬレベルであるため演算増幅器ＯＰ１の出力がハイインピーダンス状態に設定されているが、サンプリング用スイッチ素子ＳＳＷ１がオン状態となっているため、該階調電圧と接地電源電圧ＶＳＳとの間の電圧に対応した電荷が、ホールド用コンデンサＣＰ１に蓄積される。
【０１５３】
その後、スイッチ制御信号ＳＴがＬレベルとなると共に、制御信号ＰＳがＬレベルとなり、ホールド期間が開始される。ホールド期間では、サンプリング用スイッチ素子ＳＳＷ１がオフ状態に設定され、演算増幅器ＯＰ１の入力に、ホールド用コンデンサＣＰ１に蓄積された電荷に対応した電圧が供給される。このため、演算増幅器ＯＰ１は、ホールド期間において、サンプリング期間でサンプリングした電圧をホールド電圧としてソース線に出力することができる。従って、ホールド期間において、ゲート線の選択電圧が立ち下がるため、ＬＣＤパネル２０のリーク電流が大きい場合であっても、ソース線の電位を変動させずに済むので、画素電極に所望の電圧を書き込むことができるようになる。
【０１５４】
図１８に、サンプルホールド回路ＳＨ１を適用した場合の第１の駆動モードのタイミングの一例を示す。図１８において、ｊが６、ｋが１であるものとする。
【０１５５】
なお、図１８において、ハイインピーダンス期間ＨＺＴが１クロックであるものとして示したが、ハイインピーダンス期間ＨＺＴが２クロック以上の期間であったり、ディレイ素子で任意に設定可能な数十ナノ秒の期間であってもよい。
【０１５６】
出力回路ＯＵＴ１に演算増幅器ＯＰ１に代えてサンプルホールド回路ＳＨ１を適用することで、階調データのＬＳＢ（Least Significant Bit、下位１ビットと同義)が「０」のとき、ＤＡＣ２期間ＤＴ２でソース線がハイインピーダンス状態に設定されることなく、ＤＡＣ２期間ＤＴ２でもソース線に電圧が供給される。一方、階調データのＬＳＢが「１」のとき、ＤＡＣ２期間ＤＴ２でソース線に電圧が供給されていればよいので、サンプルホールド回路ＳＨ１は、ＤＡＣ１期間ＤＴ１ではソース線への出力をハイインピーダンス状態に設定する。
【０１５７】
図１９に、サンプルホールド回路ＳＨ１を適用した場合の第１の駆動モードのタイミングの他の例を示す。図１９において、ｊが６、ｋが２であるものとする。
【０１５８】
下位２ビットのデータが「００」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「００」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ１期間ＤＴ１の階調電圧をサンプリングし、ＤＡＣ１期間ＤＴ１の終了後、ＤＡＣ４期間ＤＴ４の終了タイミングまで、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０１５９】
下位２ビットのデータが「０１」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ２期間ＤＴ２では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「０１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ２期間ＤＴ２の階調電圧をサンプリングし、ＤＡＣ２期間ＤＴ２の終了後、ＤＡＣ３期間ＤＴ３の開始後のＤＡＣ４期間ＤＴ４の終了タイミングまで、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０１６０】
下位２ビットのデータが「１０」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１からＤＡＣ３期間ＤＴ３が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ３期間ＤＴ３では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１０」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ３期間ＤＴ３の階調電圧をサンプリングし、ＤＡＣ４期間ＤＴ４では、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０１６１】
下位２ビットのデータが「１１」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１からＤＡＣ４期間ＤＴ４が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ４期間ＤＴ４では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。このように、下位２ビットのデータが「１１」のとき、サンプルホールド回路ＳＨ１がホールド電圧をソース線に供給する必要がない。
【０１６２】
以上のように、演算増幅器ＯＰ１（広義には出力バッファ）を、電圧選択回路ＤＥＣ１により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路ＳＨ１とすることができる。そして、サンプルホールド回路ＳＨ１が、階調データの下位ｋビットのデータに対応した階調電圧出力期間が、第１〜第（２ｋ−１）の階調電圧出力期間のいずれかの期間である場合に、階調データの下位ｋビットのデータに対応した階調電圧出力期間にサンプリングした階調電圧をホールド電圧として、該階調電圧出力期間の次の階調電圧出力期間以降第２ｋの階調電圧出力期間までの期間にわたってソース線に出力することができる。例えば図１９の場合、階調データの下位２ビットのデータ「０１」に対応したＤＡＣ２期間ＤＴ２は、ＤＡＣ１期間ＤＴ１〜ＤＡＣ３期間ＤＴ３（第１〜第（２２−１）の階調電圧出力期間）のいずれかの期間である。この場合に、サンプルホールド回路ＳＨ１は、階調データの下位２ビットのデータ「０１」に対応したＤＡＣ２期間ＤＴ２にサンプリングした階調電圧をホールド電圧として、ＤＡＣ３期間ＤＴ３以降、ＤＡＣ４期間ＤＴ４（第２２の階調電圧出力期間）までの期間にわたってソース線に出力することができる。
【０１６３】
３．２  第２の駆動モード
第１の駆動モードでは、１選択期間内では、プリバッファ期間にのみ演算増幅器ＯＰ１によりソース線が駆動されるため、ＤＡＣ１期間ＤＴ１以降に設けられるＤＡＣ期間では、ソース線が目的の電圧となるまでに電荷を充放電できない可能性もある。電荷を十分に充放電できない場合、ソース線の電圧が目的の電圧に達せず、画質の劣化を招く。そこで、第２の駆動モードでは、各ＤＡＣ期間の直前にプリバッファ期間を設けることで、短い書き込み時間でもソース線の電圧を目的の電圧に到達させるようにしている。
【０１６４】
このような第２の駆動モードでは、ソースドライバ３０は、階調電圧発生回路５６が、２（ｊ−ｋ）本の階調信号線の各階調信号線に、２（ｊ−ｋ）種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧を１選択期間中に時分割で供給する。そして、ＤＡＣ５８（各ＤＥＣ）が２（ｊ−ｋ）本の階調信号線の中から１つの階調信号線を、階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択する。１選択期間中には、第ｑ（１≦ｑ≦２ｋ、ｑは整数）のプリバッファ期間（バッファ出力期間）ＢＴｑと該第ｑのプリバッファ期間後のＤＡＣｑ期間ＤＴｑ（第ｑの階調電圧出力期間）とを１組としてプリバッファ期間ＢＴ１〜ＢＴ２ｋ（第１〜第２ｋのバッファ出力期間）とＤＡＣ１期間ＤＴ１〜ＤＡＣ２ｋ期間ＤＴ２ｋ（第１〜第２ｋの階調電圧出力期間）とが設けられる。そして、プリバッファ期間ＢＴ１〜ＢＴ２ｋのうち階調データの下位ｋビットのデータに対応したプリバッファ期間ＢＴｒ（第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間）に、出力回路が、階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択された階調信号線の２ｋ種類の階調電圧のうち下位ｋビットのデータに対応した階調電圧に基づいてソース線を駆動する。その後、ＤＡＣｒ期間ＤＴｒ（第ｒの階調電圧出力期間）に、２ｋ種類の階調電圧のいずれかの階調電圧を、出力回路の入力と出力とをバイパスしてソース線に供給する。なお、プリバッファ期間ＢＴｒ（第ｒのバッファ出力期間）に電圧選択回路から出力バッファに供給される階調電圧と、ＤＡＣｒ期間ＤＴｒ（第ｒの階調電圧出力期間）に電圧選択回路からスイッチ素子に供給される階調電圧とが、同じ電圧であってもよい。
【０１６５】
図２０に、本実施形態におけるソースドライバの第２の駆動モードのタイミングの一例を示す。図２０において、ｊが６、ｋが１であるものとする。
【０１６６】
なお、図２０において、ハイインピーダンス期間ＨＺＴが１クロックであるものとして示したが、ハイインピーダンス期間ＨＺＴが２クロック以上の期間であったり、ディレイ素子で任意に設定可能な数十ナノ秒の期間であってもよい。
【０１６７】
第２の駆動モードでは、１水平走査期間内に、２（＝２１）組のプリバッファ期間及びＤＡＣ期間が設けられる。１水平走査期間が開始されると、まずプリバッファ期間ＢＴ１が開始される。プリバッファ期間ＢＴ１では、その後に設けられるＤＡＣ１期間ＤＴ１で選択される階調電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。プリバッファ期間ＢＴ１後にはＤＡＣ１期間ＤＴ１が設けられ、ＤＡＣ１期間ＤＴ１後にはプリバッファ期間ＢＴ２が設けられ、プリバッファ期間ＢＴ２後にＤＡＣ２期間ＤＴ２が設けられる。プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１は、それぞれ各階調信号線に供給される奇数階調に対応した階調電圧の時分割タイミングと同期している。プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２は、それぞれ各階調信号線に供給される偶数階調に対応した階調電圧の時分割タイミングと同期している。プリバッファ期間ＢＴ１とＤＡＣ１期間ＤＴ１との間、ＤＡＣ１期間ＤＴ１とプリバッファ期間ＢＴ２との間、プリバッファ期間ＢＴ２とＤＡＣ２期間ＤＴ２との間、には、ソース線への出力がハイインピーダンス状態に設定されるハイインピーダンス期間ＨＺＴが設けられる。ハイインピーダンス期間ＨＺＴを設けることで、プリバッファ期間の階調電圧とＤＡＣ期間の階調電圧の切り替わりの影響、ＤＡＣ期間の階調電圧とプリバッファ期間の階調電圧の切り替わりの影響をソース線に与えずに済み、画質の劣化を防止できる。
【０１６８】
下位１ビットのデータが「０」のとき、プリバッファ期間ＢＴ１に例えば奇数階調に対応した階調電圧をインピーダンス変換してソース線が駆動される。更に、ＤＡＣ１期間ＤＴ１に、プリバッファ期間ＢＴ１と同じ階調電圧を用いて、演算増幅器をバイパスさせてソース線に供給する。そして、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２では、ソース線への出力がハイインピーダンス状態に設定される。
【０１６９】
下位１ビットのデータが「１」のとき、プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１では、ソース線への出力がハイインピーダンス状態に設定される。そして、プリバッファ期間ＢＴ２に、例えば偶数階調に対応した階調電圧をインピーダンス変換してソース線が駆動される。更に、ＤＡＣ２期間ＤＴ２に、プリバッファ期間ＢＴ２と同じ階調電圧を用いて、演算増幅器をバイパスさせてソース線に供給する。
【０１７０】
ゲート線の選択電圧は、プリバッファ期間ＢＴ１内で立ち上がり、ＤＡＣ２期間ＤＴ２内で立ち下がる。ゲート線の選択電圧の立ち上がり時のソース線の電圧が、画素電極に書き込まれる。下位１ビットのデータが「０」のとき、ゲート線の選択電圧の立ち下がり時はソース線への出力がハイインピーダンス状態に設定されているが、ソース線の寄生容量により蓄積された電荷で電位が保持されるため、画素電極に所望の電圧を書き込むことができる。
【０１７１】
図２１に、本実施形態におけるソースドライバの第２の駆動モードのタイミングの他の例を示す。図２１において、ｊが６、ｋが２であるものとする。
【０１７２】
図２１の場合、プリバッファ期間ＢＴ１（第１のバッファ出力期間）、ＤＡＣ１期間ＤＴ１（第１の階調電圧出力期間）、プリバッファ期間ＢＴ２（第２のバッファ出力期間）、ＤＡＣ２期間ＤＴ２（第２の階調電圧出力期間）、プリバッファ期間ＢＴ３（第３のバッファ出力期間）、ＤＡＣ３期間ＤＴ３（第３の階調電圧出力期間）、プリバッファ期間ＢＴ４（第４のバッファ出力期間）、ＤＡＣ４期間ＤＴ４（第４の階調電圧出力期間）が設けられる。プリバッファ期間ＢＴ１とＤＡＣ１期間ＤＴ１との間、ＤＡＣ１期間ＤＴ１とプリバッファ期間ＢＴ２との間、プリバッファ期間ＢＴ２とＤＡＣ２期間ＤＴ２との間、ＤＡＣ２期間ＤＴ２とプリバッファ期間ＢＴ３との間、プリバッファ期間ＢＴ３とＤＡＣ３期間ＤＴ３との間、ＤＡＣ３期間ＤＴ３とプリバッファ期間ＢＴ４との間、プリバッファ期間ＢＴ４とＤＡＣ４期間ＤＴ４との間には、それぞれソース線への出力がハイインピーダンス状態に設定されるハイインピーダンス期間ＨＺＴが設けられる。
【０１７３】
下位２ビットのデータが「００」のとき、プリバッファ期間ＢＴ１に、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「００」に対応した階調電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、プリバッファ期間ＢＴ１と同じ階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１７４】
下位２ビットのデータが「０１」のとき、プリバッファ期間ＢＴ２が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。そして、プリバッファ期間ＢＴ２に、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「０１」に対応した階調電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ２期間ＤＴ２では、プリバッファ期間ＢＴ２と同じ階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１７５】
下位２ビットのデータが「１０」のとき、プリバッファ期間ＢＴ３が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。そして、プリバッファ期間ＢＴ３に、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１０」に対応した階調電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ３期間ＤＴ３では、プリバッファ期間ＢＴ３と同じ階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１７６】
下位２ビットのデータが「１１」のとき、プリバッファ期間ＢＴ４が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。そして、プリバッファ期間ＢＴ４に、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１１」に対応した階調電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ４期間ＤＴ４では、プリバッファ期間ＢＴ４と同じ階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。
【０１７７】
図２１の場合、ゲート線の選択電圧は、プリバッファ期間ＢＴ１内で立ち上がり、ＤＡＣ４期間ＤＴ４内で立ち下がる。下位２ビットのデータが「００」、「０１」、「１０」のとき、ゲート線の選択電圧の立ち下がり時はソース線への出力がハイインピーダンス状態に設定されているが、ソース線の寄生容量により蓄積された電荷で電位が保持されるため、画素電極に所望の電圧を書き込むことができる。
【０１７８】
このような第２の駆動モードにおける駆動方式を採用することで、階調数を減らすことなく階調信号線の本数を大幅に削減でき、画質を劣化させることなくソースドライバのレイアウト面積削減に伴う低コスト化を図ることができる。
【０１７９】
３．２．１  詳細な構成例
次に、第２の駆動モードを実現するハードウェア構成例について説明する。第２の駆動モードは、第１の駆動モードを実現する図８に示すハードウェアを用いて実現できるため、詳細な説明を省略する。以下では、ｊが６、ｋが１であるものとする。
【０１８０】
図２２に、第２の駆動モードにおける図８の読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２の動作タイミング例を示す。
【０１８１】
例えばロジック部９４の駆動モード設定レジスタにより第２の駆動モードが指定されたとき、図２２に示すタイミングの読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２が生成される。
【０１８２】
１水平走査期間（１選択期間）が開始されると、ロジック部９４は、読み出しクロックＲＣＬＫのパルスを発生させる。例えば読み出しクロックＲＣＬＫの立ち下がりで、ラインラッチ５４１に階調データＤ［５：０］が取り込まれる。
【０１８３】
そしてロジック部９４は、読み出しクロックＲＣＬＫの立ち下がりエッジから所与の期間を置いて、ＨレベルからＬレベルに変化する制御信号ＰＳを出力する。このとき、制御信号ＰＳは、プリバッファ期間ＢＴ１に対応した期間だけＬレベルとなり、その後Ｈレベルに変化する。
【０１８４】
制御信号ＰＳがＨレベルに変化したタイミングから所与の期間を置いて、制御信号ＤＡＣＯＮがＬレベルからＨレベルに変化する。このとき、制御信号ＤＡＣＯＮは、ＤＡＣ１期間ＤＴ１に対応した期間だけＨレベルとなる。
【０１８５】
制御信号ＤＡＣＯＮがＬレベルに変化したタイミングから所与の期間を置いて、制御信号ＰＳがＨレベルからＬレベルに変化する。このとき、制御信号ＰＳは、プリバッファ期間ＢＴ２に対応した期間だけＬレベルとなり、その後Ｈレベルに変化する。
【０１８６】
制御信号ＰＳがＨレベルに変化したタイミングから所与の期間を置いて、制御信号ＤＡＣＯＮがＬレベルからＨレベルに変化する。このとき、制御信号ＤＡＣＯＮは、ＤＡＣ２期間ＤＴ２に対応した期間だけＨレベルとなる。
【０１８７】
制御信号ＰＳがＬレベルからＨレベルに変化するタイミングと制御信号ＤＡＣＯＮがＬレベルからＨレベルに変化するタイミングとの間に所与の期間を設けることで、ハイインピーダンス期間ＨＺＴを設けることができるようになっている。また、制御信号ＤＡＣＯＮがＨレベルからＬレベルに変化するタイミングと制御信号ＰＳがＨレベルからＬレベルに変化するタイミングとの間に所与の期間を設けることで、ハイインピーダンス期間ＨＺＴを設けることができるようになっている。
【０１８８】
制御信号ＫＫ１、ＫＫ２は、第１の駆動モードと同様に、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２にＨレベルとなる。
【０１８９】
第２の駆動モードでは、図１１における制御信号ＫＫ＿ＭＯＤＥがＨレベルとなる。従って、図１１に示す回路により、制御信号ＰＳＩ、ＤＡＣＥＮは、以下のように生成される。
【０１９０】
階調データの下位１ビット（最下位ビット）が「０」のとき、制御信号ＫＫ１がＨレベル、制御信号ＫＫ２がＬレベルのとき制御信号ＤＡＣＥＮがＨレベル、制御信号ＰＳＩがＬレベルとなり、制御信号ＫＫ１がＬレベル、制御信号ＫＫ２がＨレベルのとき制御信号ＤＡＣＥＮがＬレベル、制御信号ＰＳＩがＨレベルとなる。
【０１９１】
階調データの下位１ビット（最下位ビット）が「１」のとき、制御信号ＫＫ１がＨレベル、制御信号ＫＫ２がＬレベルのとき制御信号ＤＡＣＥＮがＬレベル、制御信号ＰＳＩがＨレベルとなり、制御信号ＫＫ１がＬレベル、制御信号ＫＫ２がＨレベルのとき制御信号ＤＡＣＥＮがＨレベル、制御信号ＰＳＩがＬレベルとなる。
【０１９２】
このような階調データＤＯＵＴ［５：１］、制御信号ＤＡＣＥＮ、ＰＳＩが、レベルシフタ１１２１によってレベルシフトされる。レベルシフト後の階調データＤＯＵＴ［５：１］は、ＤＡＣ５８の電圧選択回路ＤＥＣ１に入力される。電圧選択回路ＤＥＣ１には、階調電圧発生回路５６からの階調信号線Ｖ０Ｌ〜Ｖ３１Ｌが接続される。
【０１９３】
図２３に、第２の駆動モードにおいて、時分割で電圧が供給される図８の階調信号線Ｖ０Ｌ〜Ｖ３１Ｌを模式的に示す。図２３では、液晶の印加電圧が正極性である１水平走査期間のみを図示し、ハイインピーダンス期間ＨＺＴの図示を省略している。
【０１９４】
階調信号線Ｖ０Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１に階調電圧Ｖ０が出力される。その後、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２に、階調信号線Ｖ０Ｌには階調電圧Ｖ１が出力される。また階調信号線Ｖ１５Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１にプリバッファ用電圧Ｖ３０が出力される。その後、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２に、階調信号線Ｖ１５Ｌには階調電圧Ｖ３１が出力される。
【０１９５】
更に、階調信号線Ｖ３１Ｌには、階調選択スイッチ１３４ｐにより、プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１に階調電圧Ｖ６２が出力される。その後、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２に、階調信号線Ｖ３１Ｌには階調電圧Ｖ６３が出力される。他の階調信号線Ｖ１Ｌ〜Ｖ１４Ｌ、Ｖ１６Ｌ〜Ｖ３０Ｌも同様である。
【０１９６】
以上のような信号が、図１４に示すＰＳロジック部１１６１、図１５に示すバイパススイッチ回路１１４１に入力されることで、図２０に示すような第２の駆動モードが実現される。即ち、第２の駆動モードでは、２（ｊ−ｋ）（ｊは２以上の整数、０＜ｋ＜ｊ、ｋは整数）本の階調信号線の各階調信号線に、２ｊ種類の階調電圧の中から選択した、階調値が連続する２ｋ種類の階調電圧が１選択期間中に時分割で供給される。そして、２（ｊ−ｋ）本の階調信号線の中から１つの階調信号線が、階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択される。１選択期間中には、プリバッファ期間ＢＴｑ（第ｑ（１≦ｑ≦２ｋ、ｑは整数）のバッファ出力期間）と該プリバッファ期間ＢＴｑ後のＤＡＣｑ期間ＤＴｑ（第ｑの階調電圧出力期間）とを１組としてプリバッファ期間ＢＴ１〜ＢＴ２ｋ（第１〜第２ｋのバッファ出力期間）とＤＡＣ１期間ＤＴ１〜ＤＡＣ２ｋ期間ＤＴ２ｋ（第１〜第２ｋの階調電圧出力期間）とが設けられる。プリバッファ期間ＢＴ１〜ＢＴ２ｋのうち階調データの下位ｋビットのデータに対応したプリバッファ期間ＢＴｒ（第ｒ（１≦ｒ≦２ｋ、ｒは整数）のバッファ出力期間）に、出力バッファが、階調データの上位（ｊ−ｋ）ビットのデータに基づいて選択された階調信号線の２ｋ種類の階調電圧のうち下位ｋビットのデータに対応した階調電圧に基づいてソース線を駆動した後、ＤＡＣｒ期間ＤＴｒ（第ｒの階調電圧出力期間）に、２ｋ種類の階調電圧のいずれかの階調電圧を、出力バッファの入力と出力とをバイパスしてソース線に供給する。
【０１９７】
なお、第ｐ（１≦ｐ＜ｋ、ｐは整数）の階調電圧出力期間と第（ｐ＋１）のバッファ出力期間との間に、ソース線への出力をハイインピーダンス状態に設定することが望ましい。こうすることで、階調電圧の切り替えによる影響をソース線に与えることなく、画質の劣化を防止できる。
【０１９８】
なお、上述では、ｊが６、ｋが１の場合について説明したが、ｊが２〜５、７以上の場合も同様である。また、ｋが２以上の場合も同様である。例えば、ｋが２の場合、プリバッファ期間及びＤＡＣ期間を１組として４組の期間が１水平走査期間内に設けられる。
【０１９９】
３．２．２  サンプルホールド回路
第２の駆動モードにおいても、第１の駆動モードと同様に、出力回路ＯＵＴ１の演算増幅器ＯＰ１を、図１６のサンプルホールド回路として用いてもよい。この場合、ＤＡＣ期間終了後のゲート線の選択電圧の立ち下がり時に、ソース線にホールド電圧を出力できる。こうすることで、ＬＣＤパネル２０のリーク電流が大きい場合であっても、ソース線の電位を変動させずに済むので、画素電極に所望の電圧を書き込むことができるようになる。
【０２００】
図２４に、サンプルホールド回路ＳＨ１を適用した場合の第２の駆動モードのタイミングの一例を示す。図２４において、ｊが６、ｋが１であるものとする。
【０２０１】
なお、図２４において、ハイインピーダンス期間ＨＺＴが１クロックであるものとして示したが、ハイインピーダンス期間ＨＺＴが２クロック以上の期間であったり、ディレイ素子で任意に設定可能な数十ナノ秒の期間であってもよい。
【０２０２】
出力回路ＯＵＴ１に演算増幅器ＯＰ１に代えてサンプルホールド回路ＳＨ１を適用することで、階調データのＬＳＢが「０」のとき、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２でソース線がハイインピーダンス状態に設定されることなく、プリバッファ期間ＢＴ２及びＤＡＣ２期間ＤＴ２でもソース線に電圧が供給される。一方、階調データのＬＳＢが「１」のとき、ＤＡＣ２期間ＤＴ２でソース線に電圧が供給されていればよいので、サンプルホールド回路ＳＨ１は、プリバッファ期間ＢＴ１及びＤＡＣ１期間ＤＴ１ではソース線への出力をハイインピーダンス状態に設定する。
【０２０３】
図２５に、サンプルホールド回路ＳＨ１を適用した場合の第２の駆動モードのタイミングの他の例を示す。図２５において、ｊが６、ｋが２であるものとする。
【０２０４】
下位２ビットのデータが「００」のとき、プリバッファ期間ＢＴ１に、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。その後のＤＡＣ１期間ＤＴ１では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「００」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ１期間ＤＴ１の階調電圧をサンプリングし、ＤＡＣ１期間ＤＴ１の終了後、一旦ソース線をハイインピーダンス状態に設定して、ＤＡＣ４期間ＤＴ４の終了タイミングまで、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０２０５】
下位２ビットのデータが「０１」のとき、プリバッファ期間ＢＴ２に、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。従って、１選択期間が開始された後、プリバッファ期間ＢＴ２が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ２期間ＤＴ２では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「０１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ２期間ＤＴ２の階調電圧をサンプリングし、ＤＡＣ２期間ＤＴ２の終了後、一旦ソース線をハイインピーダンス状態に設定して、ＤＡＣ４期間ＤＴ４の終了タイミングまで、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０２０６】
下位２ビットのデータが「１０」のとき、プリバッファ期間ＢＴ３に、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。従って、１選択期間が開始された後、プリバッファ期間ＢＴ３が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ３期間ＤＴ３では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１０」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。このとき、サンプルホールド回路ＳＨ１は、ＤＡＣ３期間ＤＴ３の階調電圧をサンプリングし、ＤＡＣ３期間ＤＴ３の終了後、一旦ソース線をハイインピーダンス状態に設定して、ＤＡＣ４期間ＤＴ４の終了タイミングまで、サンプルホールド回路ＳＨ１が、ソース線にホールド電圧を供給する。
【０２０７】
下位２ビットのデータが「１１」のとき、プリバッファ期間ＢＴに、プリバッファ電圧に基づいて各出力回路の演算増幅器がインピーダンス変換を行い、ソース線を駆動する。従って、１選択期間が開始された後、プリバッファ期間ＢＴ４が開始されるまでの間、ソース線への出力がハイインピーダンス状態に設定される。そして、ＤＡＣ４期間ＤＴ４では、階調信号線に時分割で供給される２２種類の階調電圧のうち下位２ビットのデータ「１１」に対応した階調電圧を、演算増幅器をバイパスさせてソース線に供給する。そして、その後、次の選択期間が開始されるまで、ソース線への出力がハイインピーダンス状態に設定される。このように、下位２ビットのデータが「１１」のとき、サンプルホールド回路ＳＨ１がホールド電圧をソース線に供給する必要がない。
【０２０８】
以上のように、演算増幅器ＯＰ１（広義には出力バッファ）を、電圧選択回路ＤＥＣ１により選択された階調電圧をサンプリング期間にサンプリングすると共に、ホールド期間に該階調電圧をホールド電圧として出力するサンプルホールド回路ＳＨ１とすることができる。そして、階調データの下位ｋビットのデータに対応したバッファ出力期間及び階調電圧出力期間が、プリバッファ期間ＢＴ１〜ＢＴ（２ｋ−１）及びＤＡＣ期間ＤＴ１〜ＤＴ（２ｋ−１）（第１〜第（２ｋ−１）のバッファ出力期間及び第１〜第（２ｋ−１）の階調電圧出力期間）のいずれかである場合に、サンプルホールド回路ＳＨ１が、階調データの下位ｋビットのデータに対応したＤＡＣ期間にサンプリングした階調電圧を、該ＤＡＣ期間以降、一旦ソース線をハイインピーダンス状態に設定してＤＡＣ２ｋ期間ＤＴ２ｋ（第２ｋの階調電圧出力期間）までの期間にわたってホールド電圧として出力することができる。例えば図２５の場合、階調データの下位２ビットのデータ「０１」に対応したＤＡＣ２期間ＤＴ２は、ＤＡＣ１期間ＤＴ１〜ＤＡＣ３期間ＤＴ３（第１〜第（２２−１）の階調電圧出力期間）のいずれかの期間である。この場合に、サンプルホールド回路ＳＨ１は、階調データの下位２ビットのデータ「０１」に対応したＤＡＣ２期間ＤＴ２にサンプリングした階調電圧をホールド電圧として、ＤＡＣ２期間ＤＴ２以降、一旦ソース線をハイインピーダンス状態に設定してＤＡＣ４期間ＤＴ４（第２２の階調電圧出力期間）までの期間にわたってソース線に出力することができる。
【０２０９】
３．３  出力順序指定
本実施形態では、第１及び第２の駆動モードにおいて、例えばｋが１の場合に、ＤＡＣ１期間ＤＴ１には例えば偶数階調に対応した電圧、ＤＡＣ２期間ＤＴ２には例えば奇数階調に対応した電圧という順序で駆動するものとして説明した。しかしながら、本実施形態では、１選択期間中に各ＤＡＣ期間に出力される階調電圧の順序を変更できるようになっている。こうすることで、ＬＣＤパネル２０の特性や表示画像に依存して、周波数が低くなってフリッカ等を確実に防止して、表示画像の劣化を防止できる。
【０２１０】
このため、上述の駆動モード設定レジスタを含む制御レジスタ部は、出力順序指定レジスタを含み、ソースドライバ３０は、１選択期間中の複数のＤＡＣ期間に出力される階調電圧の出力順序を指定できるようになっている。
【０２１１】
図２６に、制御レジスタ部を含むロジック部９４の構成要部を示す。
【０２１２】
ロジック部９４は、制御レジスタ部２００、制御タイミング生成部２１０を含む。制御レジスタ部２００は、複数の制御レジスタを含み、各制御レジスタには、表示コントローラ３８又はホストにより設定値が設定される。制御レジスタ部２００の各制御レジスタに設定された設定値は、制御タイミング生成部２１０に供給される。制御タイミング生成部２１０は、クロック（例えばドットクロック信号ＤＣＬＫ）が供給され、所与の基準タイミング（１水平走査期間の先頭タイミング）を基準に、クロックのカウント数が制御レジスタの設定値に一致したタイミングで、所望の制御信号を変化させる。
【０２１３】
図２７に、図２６の制御レジスタ部２００の構成の概要を示す。
【０２１４】
なお、図２７では、ｋが１である場合について説明する。即ち、図６や図２４に示すタイミングで駆動される場合の制御レジスタ部２００の構成を示している。
【０２１５】
制御レジスタ部２００は、ソース出力オンタイミング設定レジスタ２２０、ソース出力オフタイミング設定レジスタ２２２、ゲート信号選択タイミング設定レジスタ２２４、ゲート信号非選択タイミング設定レジスタ２２６、駆動モード設定レジスタ２２８、第１〜第３の駆動切り替えタイミング設定レジスタ２３０、２３２、２３４、出力順序指定レジスタ２３８を含む。
【０２１６】
ソース出力オンタイミング設定レジスタ２２０は、１水平走査期間中に、ソース出力をオンするタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、ソース出力をオンするタイミングに対応したクロックのカウント数が設定値として設定される。ソース出力オフタイミング設定レジスタ２２２は、１水平走査期間中に、ソース出力をオフするタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、ソース出力をオフするタイミングに対応したクロックのカウント数が設定値として設定される。
【０２１７】
ゲート信号選択タイミング設定レジスタ２２４は、１水平走査期間中に、ゲート信号に選択電圧を供給するタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、ゲート信号に選択電圧を供給するタイミングに対応したクロックのカウント数が設定値として設定される。ゲート信号非選択タイミング設定レジスタ２２６は、１水平走査期間中に、ゲート信号に非選択電圧を供給するタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、ゲート信号に非選択電圧を供給するタイミングに対応したクロックのカウント数が設定値として設定される。
【０２１８】
駆動モード設定レジスタ２２８は、駆動方式として、上述のように第１又は第２の駆動モードを指定するためのレジスタである。
【０２１９】
第１の駆動切り替えタイミング設定レジスタ２３０は、プリバッファ期間ＢＴ１からＤＡＣ１期間ＤＴ１への切り替えタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、該切り替えタイミングに対応したクロックのカウント数が設定値として設定される。
【０２２０】
第２の駆動切り替えタイミング設定レジスタ２３２は、第１の駆動モードでは、ＤＡＣ１期間ＤＴ１からＤＡＣ２期間ＤＴ２への切り替えタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、該切り替えタイミングに対応したクロックのカウント数が設定値として設定される。また第２の駆動切り替えタイミング設定レジスタ２３２は、第２の駆動モードでは、ＤＡＣ１期間ＤＴ１からプリバッファ期間ＢＴ２への切り替えタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、該切り替えタイミングに対応したクロックのカウント数が設定値として設定される。
【０２２１】
第３の駆動切り替えタイミング設定レジスタ２３４は、第２の駆動モードにおいて、プリバッファ期間ＢＴ２からＤＡＣ２期間ＤＴ２への切り替えタイミングを指定するためのレジスタであり、例えば１水平走査期間の先頭タイミングを基準に、該切り替えタイミングに対応したクロックのカウント数が設定値として設定される。
【０２２２】
出力順序指定レジスタ２３８は、１選択期間中のプリバッファ期間、ＤＡＣ期間に出力される階調電圧の出力順序を指定するためのレジスタである。
【０２２３】
上述のような制御レジスタ部２００の各制御レジスタの設定値に基づいて、制御タイミング生成部２１０は、制御信号ＫＫ＿ＭＯＤＥ、ＫＫ１、ＫＫ２、ＰＳ、ＤＡＣＯＮを生成する。
【０２２４】
図２８に、駆動モード設定レジスタ２２８により設定可能な駆動モードについての説明図を示す。駆動モード設定レジスタ２２８の設定値によりパラメータＰ１、Ｐ０が「００」に設定されたとき、制御タイミング生成部２１０は、上述の第１の駆動モードを実現するように制御信号を生成する。即ち、プリバッファ期間ＢＴに、偶数階調に対応した階調電圧と奇数階調に対応した階調電圧との中間電圧をプリバッファ用電圧として駆動され、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２にそれぞれ偶数階調又は奇数階調に対応した階調電圧が出力される。
【０２２５】
駆動モード設定レジスタ２２８の設定値によりパラメータＰ１、Ｐ０が「０１」に設定されたときも、パラメータＰ１、Ｐ０が「００」に設定されたときと同様に、制御タイミング生成部２１０は、上述の第１の駆動モードを実現するように制御信号を生成する。但し、この場合、プリバッファ期間ＢＴにおいて、ＤＡＣ１期間ＤＴ１に出力される階調電圧がプリバッファ用電圧として出力される。従って、プリバッファ用電圧が、階調電圧発生回路５６により生成される階調電圧の１つであるということができる。
【０２２６】
駆動モード設定レジスタ２２８の設定値によりパラメータＰ１、Ｐ０が「１０」に設定されたとき、制御タイミング生成部２１０は、上述の第２の駆動モードを実現するように制御信号を生成する。即ち、プリバッファ期間ＢＴ１に、ＤＡＣ１期間ＤＴ１に出力される階調電圧がプリバッファ用電圧として出力され、ＤＡＣ１期間ＤＴ１後のプリバッファ期間ＢＴ２に、ＤＡＣ２期間に出力される階調電圧がプリバッファ用電圧として出力される。
【０２２７】
図２９に、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０の説明図を示す。
【０２２８】
出力順序指定レジスタ２３８の設定値によりパラメータＰ２〜Ｐ０に「０００」が設定されたとき、制御タイミング生成部２１０は、２フレームと１走査ラインを周期として、ＤＡＣ１期間ＤＴ１に出力される階調電圧とＤＡＣ２期間ＤＴ２に出力される階調電圧とを入れ替えるように制御信号を生成する。即ち、２フレームと１走査ラインを周期として、例えば奇数階調に対応した階調電圧がＤＡＣ１期間ＤＴ１、偶数階調に対応した階調電圧がＤＡＣ２期間ＤＴ２に出力されたり、偶数階調に対応した階調電圧がＤＡＣ１期間ＤＴ１、奇数階調に対応した階調電圧がＤＡＣ２期間ＤＴ２に出力されたりする。
【０２２９】
出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「００１」が設定されたとき、制御タイミング生成部２１０は、２フレームを周期として、ＤＡＣ１期間ＤＴ１に出力される階調電圧とＤＡＣ２期間ＤＴ２に出力される階調電圧とを入れ替えるように制御信号を生成する。
【０２３０】
出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０１０」が設定されたとき、制御タイミング生成部２１０は、極性反転駆動が行われる場合に、液晶の印加電圧が正極性の期間のＤＡＣ１期間ＤＴ１において奇数階調に対応した階調電圧を出力し、正極性の期間のＤＡＣ２期間ＤＴ２において偶数階調に対応した階調電圧を出力するように制御信号を生成する。また、液晶の印加電圧が負極性の期間のＤＡＣ１期間ＤＴ１において奇数階調に対応した階調電圧を出力し、正極性の期間のＤＡＣ２期間ＤＴ２において偶数階調に対応した階調電圧を出力するように制御信号を生成する。
【０２３１】
出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０１１」が設定されたとき、制御タイミング生成部２１０は、パラメータＰ２〜Ｐ０に「０１０」が設定されたときと逆の順序で出力するように制御信号を生成する。
【０２３２】
出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「１００」が設定されたとき、ＤＡＣ１期間ＤＴ１において奇数階調に対応した階調電圧、ＤＡＣ２期間ＤＴ２において偶数階調に対応した階調電圧を出力するように制御信号を生成する。
【０２３３】
出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「１０１」が設定されたとき、制御タイミング生成部２１０は、パラメータＰ２〜Ｐ０に「１００」が設定されたときと逆の順序で出力するように制御信号を生成する。
【０２３４】
上記の駆動モード設定レジスタ２２８と出力順序指定レジスタ２３８の設定値を組み合わせることで、本実施形態では、以下のようなバリエーションで、各プリバッファ期間、各ＤＡＣ期間に電圧を出力できる。
【０２３５】
図３０（Ａ）、図３０（Ｂ）、図３１（Ａ）、図３１（Ｂ）に、図２８の駆動モード設定レジスタ２２８によりパラメータＰ１、Ｐ０に「００」が設定され場合の階調電圧の出力パターンの説明図を示す。即ち、第１の駆動モードにおいて、プリバッファ期間には、偶数階調に対応した階調電圧と奇数階調に対応した階調電圧との中間電圧が出力される。
【０２３６】
図３０（Ａ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０００」が設定された場合の階調電圧の出力パターンを示す。図３０（Ｂ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「００１」が設定された場合の階調電圧の出力パターンを示す。図３１（Ａ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０１０」が設定された場合の階調電圧の出力パターンを示す。図３１（Ｂ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「１００」が設定された場合の階調電圧の出力パターンを示す。
【０２３７】
なお、図３０（Ａ）、図３０（Ｂ）、図３１（Ａ）、図３１（Ｂ）において、「Ｃ」は奇数階調に対応した階調電圧と偶数階調に対応した階調電圧との中間電圧が出力されることを示し、「Ｅ」は偶数階調に対応した階調電圧が出力されることを示し、「Ｏ」は偶数階調に対応した階調電圧が出力されることを示す。
【０２３８】
図３０（Ａ）、図３０（Ｂ）、図３１（Ａ）、図３１（Ｂ）では、横軸にフレーム数、縦軸に走査ラインを示し、各フレームの各走査ラインの選択期間に、どのような順序で階調電圧が出力されるかを示している。図３０（Ａ）、図３０（Ｂ）において、横軸は、４フレーム以降は１フレーム目の出力パターンに戻ることを意味している。図３１（Ａ）、図３１（Ｂ）において、横軸は、２フレーム以降は１フレーム目の出力パターンに戻ることを意味している。
【０２３９】
例えば、図３０（Ａ）では、１フレームの１走査ラインの選択期間では（Ｃ→Ｅ→Ｏ）Ｐとなっており、極性反転駆動における正極性の期間（Ｐ）である当該選択期間におけるプリバッファ期間ＢＴ１に、中間電圧であるプリバッファ用電圧（Ｃ）、ＤＡＣ１期間ＤＴ１に偶数階調に対応した階調電圧（Ｅ）、ＤＡＣ２期間ＤＴ２に奇数階調に対応した階調電圧（Ｏ）が、それぞれ出力されることを示す。また例えば、図３０（Ｂ）では、４フレームの３走査ラインの選択期間では（Ｃ→Ｏ→Ｅ）Ｎとなっており、極性反転駆動における正極性の期間（Ｎ）である当該選択期間におけるプリバッファ期間ＢＴ１に、中間電圧であるプリバッファ用電圧（Ｃ）、ＤＡＣ１期間ＤＴ１に奇数階調に対応した階調電圧（Ｏ）、ＤＡＣ２期間ＤＴ２に偶数階調に対応した階調電圧（Ｅ）が、それぞれ出力されることを示す。図３１（Ａ）、図３１（Ｂ）も、同様にして出力パターンが示されている。
【０２４０】
なお、図２８の駆動モード設定レジスタ２２８によりパラメータＰ１、Ｐ０に「０１」が設定され場合の階調電圧の出力パターンは、図３０（Ａ）、図３０（Ｂ）、図３１（Ａ）、図３１（Ｂ）において、それぞれプリバッファ期間の階調電圧が、ＤＡＣ１期間の階調電圧と同じであるため、図示を省略する。
【０２４１】
従って、出力順序指定レジスタ２３８は、階調データの下位１（＝ｋ）ビットのデータに対応したＤＡＣ期間（階調電圧出力期間）をＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２（第１〜第２ｋの階調電圧出力期間）のいずれの期間に割り当てるかを指定することができる。そして、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２（第１〜第２ｋの階調電圧出力期間）のうち出力順序指定レジスタ２３８の設定値に対応したＤＡＣ期間に、奇数階調に対応した階調電圧及び偶数階調に対応した階調電圧（２ｋ種類の階調電圧）のうち階調データの下位１（＝ｋ）ビットのデータに対応した階調電圧が階調信号線に供給される。
【０２４２】
図３２（Ａ）、図３２（Ｂ）、図３３（Ａ）、図３３（Ｂ）に、図２８の駆動モード設定レジスタ２２８によりパラメータＰ１、Ｐ０に「１０」が設定され場合の階調電圧の出力パターンの説明図を示す。即ち、第２の駆動モードにおいて、プリバッファ期間には、その直後のＤＡＣ期間と同じ階調電圧が出力される。
【０２４３】
図３２（Ａ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０００」が設定された場合の階調電圧の出力パターンを示す。図３２（Ｂ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「００１」が設定された場合の階調電圧の出力パターンを示す。図３３（Ａ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「０１０」が設定された場合の階調電圧の出力パターンを示す。図３３（Ｂ）は、出力順序指定レジスタ２３８のパラメータＰ２〜Ｐ０に「１００」が設定された場合の階調電圧の出力パターンを示す。
【０２４４】
図３２（Ａ）、図３２（Ｂ）において、出力パターンの見方は図３０（Ａ）、図３０（Ｂ）と同様であるため詳細な説明を省略する。図３３（Ａ）、図３３（Ｂ）において、出力パターンの見方は図３１（Ａ）、図３１（Ｂ）と同様であるため詳細な説明を省略する。但し、図３２（Ａ）、図３２（Ｂ）、図３３（Ａ）、図３３（Ｂ）では、プリバッファ期間ＢＴ１とＤＡＣ１期間ＤＴ１、プリバッファ期間ＢＴ２とＤＡＣ２期間ＤＴ２は、それぞれ同じ階調電圧が出力されるため、プリバッファ期間ＢＴ１とＤＡＣ１期間ＤＴ１に偶数階調に対応した階調電圧、プリバッファ期間ＢＴ２とＤＡＣ２期間ＤＴ２に奇数階調に対応した階調電圧が出力される場合は、単に（Ｅ→Ｏ）と図示している。
【０２４５】
従って、出力順序指定レジスタ２３８は、階調データの下位ｋビットのデータに対応したプリバッファ期間及びＤＡＣ期間（バッファ出力期間及び階調電圧出力期間）をプリバッファ期間ＢＴ１、ＢＴ２、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２（第１〜第２ｋのバッファ出力期間及び第１〜第２ｋのバッファ出力期間）のいずれの期間に割り当てるかを指定するレジスタである。そして、プリバッファ期間ＢＴ１、ＢＴ２、ＤＡＣ１期間ＤＴ１、ＤＡＣ２期間ＤＴ２（第１〜第２ｋのバッファ出力期間及び第１〜第２ｋのバッファ出力期間）のうち出力順序指定レジスタ２３８の設定値に対応したプリバッファ期間及びＤＡＣ期間に、２１（＝ｋ）種類の階調電圧のうち階調データの下位１（＝ｋ）ビットのデータに対応した階調電圧を階調信号線に供給する。
【０２４６】
以上のように、極性反転駆動の極性や走査ラインによって、種々のパターンで階調電圧の出力順序を変更できる。これにより、画像が変化する周波数が高くなり、フリッカ等を確実に防止できるようになる。
【０２４７】
４．  電子機器
図３４に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図３４において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０２４８】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０２４９】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
【０２５０】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０２５１】
電源回路１００は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０２５２】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０２５３】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０２５４】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０２５５】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０２５６】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０２５７】
【図１】本実施形態における液晶装置の構成の概要を示す図。
【図２】本実施形態における液晶装置の他の構成の概要を示す図。
【図３】図１のゲートドライバの構成例のブロック図。
【図４】図１のソースドライバの構成例のブロック図。
【図５】ソースドライバが半導体基板に集積化された場合のレイアウトイメージの一例を示す図。
【図６】本実施形態におけるソースドライバの第１の駆動モードのタイミングの一例を示す図。
【図７】本実施形態におけるソースドライバの第１の駆動モードのタイミングの他の例を示す図。
【図８】図４のソースドライバの１出力当たりの構成例の要部を示す図。
【図９】第１の駆動モードにおける図８の読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２の動作タイミング例を示す図。
【図１０】図８の制御ロジック部の構成例の回路図。
【図１１】図８の制御ロジック部の構成例の回路図。
【図１２】図４の階調電圧発生回路の構成例の図。
【図１３】第１の駆動モードにおける階調信号線の階調電圧を模式的に示す図。
【図１４】ＰＳロジック部の構成例の回路図。
【図１５】バイパススイッチ回路の構成例の回路図。
【図１６】出力回路に設けられるサンプルホールド回路の構成例の回路図。
【図１７】図１６のサンプルホールド回路の動作例のタイミング図。
【図１８】サンプルホールド回路を適用した場合の第１の駆動モードのタイミングの一例を示す図。
【図１９】サンプルホールド回路を適用した場合の第１の駆動モードのタイミングの他の例を示す図。
【図２０】本実施形態におけるソースドライバの第２の駆動モードのタイミングの一例を示す図。
【図２１】本実施形態におけるソースドライバの第２の駆動モードのタイミングの他の例を示す図。
【図２２】第２の駆動モードにおける図８の読み出しクロックＲＣＬＫ、制御信号ＰＳ、ＤＡＣＯＮ、ＫＫ１、ＫＫ２の動作タイミング例を示図。
【図２３】第２の駆動モードにおける図８の階調信号線の階調電圧を模式的に示す図。
【図２４】サンプルホールド回路を適用した場合の第２の駆動モードのタイミングの一例を示す図。
【図２５】サンプルホールド回路を適用した場合の第２の駆動モードのタイミングの他の例を示す図。
【図２６】制御レジスタ部を含むロジック部の構成要部を示す図。
【図２７】図２６の制御レジスタ部の構成の概要を示す図。
【図２８】駆動モード設定レジスタにより設定可能な駆動モードについての説明図。
【図２９】出力順序指定レジスタのパラメータの説明図。
【図３０】図３０（Ａ）、図３０（Ｂ）は階調電圧の出力パターンの説明図。
【図３１】図３１（Ａ）、図３１（Ｂ）は階調電圧の出力パターンの説明図。
【図３２】図３２（Ａ）、図３２（Ｂ）は階調電圧の出力パターンの説明図。
【図３３】図３３（Ａ）、図３３（Ｂ）は階調電圧の出力パターンの説明図。
【図３４】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０２５８】
１０  液晶装置、  ２０  ＬＣＤパネル、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ４０  シフトレジスタ、
４２  レベルシフタ、  ４４  出力バッファ、  ５０  Ｉ／Ｏバッファ、
５２、５２１  表示メモリ、  ５４、５４１  ラインラッチ、
５６  階調電圧発生回路、  ５８  ＤＡＣ、  ６０  駆動部、
６２  アドレス制御回路、  ６４  ロウアドレスデコーダ、
６６  カラムアドレスデコーダ、  ６８  ラインアドレスデコーダ、
１００  電源回路、  １１０１  制御ロジック部、  レベルシフタ１１２１、
１１４１  バイパススイッチ回路、  １１６１  ＰＳロジック部、
ＤＥＣ１  電圧選択回路、  ＯＰ１  演算増幅器、  Ｖ０Ｌ〜Ｖ３１Ｌ  階調信号線
【図１】
2008065301.tif 000003
【図２】
2008065301.tif 000004
【図３】
2008065301.tif 000005
【図４】
2008065301.tif 000006
【図５】
2008065301.tif 000007
【図６】
2008065301.tif 000008
【図７】
2008065301.tif 000009
【図８】
2008065301.tif 000010
【図９】
2008065301.tif 000011
【図１０】
2008065301.tif 000012
【図１１】
2008065301.tif 000013
【図１２】
2008065301.tif 000014
【図１３】
2008065301.tif 000015
【図１４】
2008065301.tif 000016
【図１５】
2008065301.tif 000017
【図１６】
2008065301.tif 000018
【図１７】
2008065301.tif 000019
【図１８】
2008065301.tif 000020
【図１９】
2008065301.tif 000021
【図２０】
2008065301.tif 000022
【図２１】
2008065301.tif 000023
【図２２】
2008065301.tif 000024
【図２３】
2008065301.tif 000025
【図２４】
2008065301.tif 000026
【図２５】
2008065301.tif 000027
【図２６】
2008065301.tif 000028
【図２７】
2008065301.tif 000029
【図２８】
2008065301.tif 000030
【図２９】
2008065301.tif 000031
【図３０】
2008065301.tif 000032
【図３１】
2008065301.tif 000033
【図３２】
2008065301.tif 000034
【図３３】
2008065301.tif 000035
【図３４】
2008065301.tif 000036