(57)【要約】【課題】本発明の課題は、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法を提供することである。【解決手段】本発明の半導体装置およびそのテスト方法は、Ｎチャネル型ＭＯＳＦＥＴ１１とその保護ダイオード１２とを備え、Ｎチャネル型ＭＯＳＦＥＴ１１と保護ダイオード１２との間に、ヒューズ２の溶断によってスイッチをオンさせて保護ダイオード１２を有効にするスイッチ回路ＳＷ−１を有する。【選択図】図1
2008196885.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の２端子間に電気的接続された保護素子とを備えた半導体装置であって、前記絶縁ゲート型半導体素子と前記保護素子との間に、ヒューズの溶断によってスイッチをオンさせて前記保護素子を有効にするスイッチ回路を有する半導体装置。
【請求項２】
前記ヒューズは溶断状態である請求項１に記載の半導体装置。
【請求項３】
前記スイッチ回路は、
前記絶縁ゲート型半導体素子のゲートとソース間に、前記保護素子と直列に電気的接続されたスイッチトランジスタと、
前記スイッチトランジスタのゲートとソース間に電気的接続されたヒューズと、
一端を前記スイッチトランジスタのゲートに、他端を前記保護素子を介して前記スイッチトランジスタのドレインに電気的接続された抵抗とを備えた請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記スイッチ回路は、さらに、前記スイッチトランジスタのドレインと前記絶縁ゲート型半導体素子のソース間に、前記保護素子と並列に電気的接続されたヒューズを備えた請求項３に記載の半導体装置。
【請求項５】
前記ヒューズは、レーザ溶断ヒューズである請求項１から４のいずれかに記載の半導体装置
【請求項６】
前記半導体装置は、ＣＭＯＳ構成を有し、その入力端子／電源端子間，入力端子／接地端子間，出力端子／電源端子間，出力端子／接地端子間にそれぞれ保護素子を有し、前記スイッチ回路は、前記保護素子にそれぞれ対応して配置された請求項１から５のいずれかに記載の半導体装置。
【請求項７】
絶縁ゲート型半導体素子と、前記絶縁ゲート型半導体素子の２端子間に電気的接続された保護素子とを備え、前記絶縁ゲート型半導体素子と前記保護素子との間に、ヒューズの溶断によってスイッチをオンさせて前記保護素子を有効にするスイッチ回路を有する半導体装置のテスト方法であって、
前記ヒューズの非溶断状態においてゲート耐圧のテストを行った後、前記ヒューズを溶断する半導体装置のテスト方法。
【請求項８】
前記ヒューズの溶断は、レーザで溶断する請求項７に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子と絶縁ゲート型半導体素子の２端子間に電気的接続された保護素子とを備えた半導体装置およびそのテスト方法に関する。
【背景技術】
【０００２】
絶縁ゲート型半導体素子のゲート耐圧不良を取り除くことは信頼性の観点から重要な課題である。
【０００３】
このため、通常、製造工程途中において、ゲートに所定のテスト電圧を印加して耐圧不良品を取り除くテストが行われる。
【０００４】
しかしながら、このテストにおいて、絶縁ゲート型半導体素子が保護素子を備えている場合、テスト電圧を保護素子のクランプ電圧以上にできず、十分なスクリーニングが行えないという問題があり、例えば以下のような半導体装置が提案されている。
【０００５】
従来の半導体装置の一例として、保護ダイオードを備えたＭＯＳＦＥＴの構成を図７に示す。尚、チップ領域を図中、一点鎖線で囲んだ領域で示す。
【０００６】
図７において、１１は絶縁ゲート型半導体素子としてのＮチャネル型ＭＯＳＦＥＴ、１２は保護素子としての保護ダイオード、１３〜１５は外部パッド、１６〜１９はワイヤ、Ａはアノードパッド，Ｄはドレインパッド，Ｇはゲートパッド，Ｓはソースパッドである。
【０００７】
Ｎチャネル型ＭＯＳＦＥＴ１１のドレイン，ゲート，ソースは、チップ上に形成されたドレインパッドＤ，ゲートパッドＧ，ソースパッドＳにそれぞれ電気的接続されている。
【０００８】
また、各外部パッド１３〜１５とドレインパッドＤ，ゲートパッドＧ，ソースパッドＳとは、ワイヤ１６〜１８によって、それぞれボンディング接続されている。
【０００９】
Ｎチャネル型ＭＯＳＦＥＴ１１のゲートとソース間には保護ダイオード１２が電気的接続されており、ゲートとソース間にクランプ電圧以上の高電圧が印加されると導通してゲート絶縁膜の破壊を防止する。
【００１０】
保護ダイオード１２（図では直列接続された４個のダイオード）は、アノードをチップ上に形成されたアノードパッドＡに電気的接続され、カソードをソースパッドＳに電気的接続されている。
【００１１】
また、ゲートパッドＧとアノードパッドＡとは、ワイヤ１９でボンディング接続されている。
【００１２】
ここで、この保護ダイオード１２のクランプ電圧は、１個のダイオードの順方向電圧の４倍となる。
【００１３】
次に、このような半導体装置（ウェーハ状）の製造工程途中で行うゲート耐圧のテスト方法を図８を用いて説明する。
【００１４】
図８に示すように、ゲート耐圧テストは、外部パッド１３〜１５とチップ上の各パッドＤ，Ｇ，Ｓ間、および、アノードパッドＡとゲートパッドＧ間とをワイヤでボンディング接続する前の状態で、ゲートパッドＧとソースパッドＳ間にゲート側を高電位とした所定のテスト電圧を印加して行う。
【００１５】
そして、テスト後、チップ状に分割して、各パッドＤ，Ｇ，Ｓと各外部パッド１３〜１５、およびアノードパッドＡとゲートパッドＧとをワイヤボンディング接続する。
【００１６】
このようにすると、テスト時には、アノードパッドＡとゲートパッドＧ間がワイヤでボンディング接続されておらず、保護ダイオード１２のアノードはＮチャネル型ＭＯＳＦＥＴ１１のゲートと電気的に分離され、保護ダイオード１２は無効となる。
【００１７】
このため、テスト電圧は保護ダイオード１２のクランプ電圧により制限されることなく、クランプ電圧より高電圧を印加することができる。（例えば、特許文献１参照。）
【特許文献１】特開２００５−１７５０５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、上記のような半導体装置およびそのテスト方法では、ゲートパッドＧとワイヤボンディング接続するためのアノードパッドＡ（例えば、１００μｍ□）が必要となるため、その分、チップサイズが大きくなりコスト高となった。
【００１９】
本発明の課題は、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法を提供することである。
【課題を解決するための手段】
【００２０】
本発明の半導体装置は、絶縁ゲート型半導体素子と、絶縁ゲート型半導体素子の２端子間に電気的接続された保護素子とを備えた半導体装置であって、絶縁ゲート型半導体素子と保護素子との間に、ヒューズの溶断によってスイッチをオンさせて保護素子を有効にするスイッチ回路を有する半導体装置である。
【００２１】
本発明の半導体装置のテスト方法は、絶縁ゲート型半導体素子と、絶縁ゲート型半導体素子の２端子間に電気的接続された保護素子とを備え、絶縁ゲート型半導体素子と保護素子との間に、ヒューズの溶断によってスイッチをオンさせて保護素子を有効にするスイッチ回路を有する半導体装置のテスト方法であって、ヒューズの非溶断状態においてゲート耐圧のテストを行った後、ヒューズを溶断する半導体装置のテスト方法である。
【発明の効果】
【００２２】
本発明の半導体装置およびそのテスト方法によると、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法を提供することができる。
【発明を実施するための最良の形態】
【００２３】
本発明は、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法を提供するという目的を、絶縁ゲート型半導体素子と保護素子との間に、ヒューズの溶断によってスイッチをオンさせて保護素子を有効にするスイッチ回路を設けることで実現した。
【実施例】
【００２４】
本発明の半導体装置の一例として、保護ダイオードを備えたＭＯＳＦＥＴの構成を図１に示す。尚、チップ領域を図中、一点鎖線で囲んだ領域で示す。また、図７と同一部分には同一符号を付す。
【００２５】
図１において、１１は絶縁ゲート型半導体素子としてのＮチャネル型ＭＯＳＦＥＴ、１２は保護素子としての保護ダイオード、１３〜１５は外部パッド、１６〜１８はワイヤ、Ｄはドレインパッド，Ｇはゲートパッド，Ｓはソースパッド、ＳＷ−１はスイッチ回路（図中、破線で囲んだ領域）、２はヒューズ、３は抵抗、４はＰチャネル型スイッチトランジスタとしてのＰチャネル型ＭＯＳＦＥＴである。
【００２６】
Ｎチャネル型ＭＯＳＦＥＴ１１のドレイン，ゲート，ソースは、チップ上に形成されたドレインパッドＤ，ゲートパッドＧ，ソースパッドＳにそれぞれ電気的接続されている。
【００２７】
また、各外部パッド１３〜１５とドレインパッドＤ，ゲートパッドＧ，ソースパッドＳとは、ワイヤ１６〜１８によって、それぞれボンディング接続されている。
【００２８】
Ｎチャネル型ＭＯＳＦＥＴ１１のゲートとソース間には保護ダイオード１２が電気的接続されており、ゲートとソース間にクランプ電圧以上の高電圧が印加されると導通してゲート絶縁膜の破壊を防止する。
【００２９】
保護ダイオード１２（図では直列接続された４個のダイオード）は、カソードをソースパッドＳに電気的接続されている。
【００３０】
ここで、この保護ダイオード１２のクランプ電圧は、１個のダイオードの順方向電圧の４倍となる。
【００３１】
また、Ｎチャネル型ＭＯＳＦＥＴ１１と保護ダイオード１２との間には、ヒューズ２の溶断によってスイッチをオンさせて保護ダイオード１２を有効にするスイッチ回路ＳＷ−１が配置されている。
【００３２】
このスイッチ回路ＳＷ−１は、Ｎチャネル型ＭＯＳＦＥＴ１１のゲートとソース間のゲート側に、保護ダイオード１２と直列に電気的接続されたＰチャネル型スイッチトランジスタ４と、そのＰチャネル型スイッチトランジスタ４のゲートとソース間に電気的接続されたヒューズ２と、一端をＰチャネル型スイッチトランジスタ４のゲートに、他端を保護ダイオード１２を介してＰチャネル型スイッチトランジスタ４のドレインに電気的接続された抵抗３とで構成されている。
【００３３】
ここで、ヒューズ２は溶断されている。
【００３４】
尚、ヒューズ２をレーザ溶断ヒューズとすると、溶断電流（電圧）を印加するためのパッドが不要で好適である。
【００３５】
また、抵抗３は、Ｐチャネル型スイッチトランジスタ４のゲートをプルダウンさせる役目をする。
【００３６】
次に、このような半導体装置（ウェーハ状）の製造工程途中で行うゲート耐圧のテスト方法を図２を用いて説明する。尚、図２はヒューズ２の溶断前の状態を示す。
【００３７】
図２に示すように、ゲート耐圧のテストは、外部パッドとチップ上の各パッドＤ，Ｇ，Ｓ間をワイヤボンディング接続前の状態で、かつ、ヒューズ２を非溶断状態で、ゲートパッドＧとソースパッドＳ間にゲート側を高電位とした所定のテスト電圧を印加して行う。
【００３８】
このとき、Ｐチャネル型ＭＯＳＦＥＴ４のソースとゲート間はヒューズ２を通じて同電位となるためＰチャネル型ＭＯＳＦＥＴ４はオフ状態となる。
【００３９】
これにより、保護ダイオード１２のアノードはＮチャネル型ＭＯＳＦＥＴ１１のゲートと電気的に分離され、保護ダイオード１２は無効となる。
【００４０】
このため、テスト電圧は保護ダイオード１２のクランプ電圧により制限されることなく、クランプ電圧より高電圧を印加することができる。
【００４１】
そして、テスト後、レーザによりヒューズ２を溶断する。
【００４２】
この溶断により、Ｐチャネル型ＭＯＳＦＥＴ４のゲートとソース間は電気的に分離される。
【００４３】
このため、ゲートパッドＧに電圧が印加されると、Ｐチャネル型ＭＯＳＦＥＴ４のゲートとソース間に電位差が生じオン状態となり、保護ダイオード１２のアノードはＮチャネル型ＭＯＳＦＥＴ１１のゲートと電気的接続され、保護ダイオード１２は有効となる。
【００４４】
そして、テスト後、チップ状に分割して、各パッドＤ，Ｇ，Ｓと各外部パッド１３〜１５とをワイヤボンディング接続する。（図１の状態となる）。
【００４５】
また、図３に示すように、スイッチ回路ＳＷ−１の構成に加えて、さらに、Ｐチャネル型ＭＯＳＦＥＴ４のゲートとＮチャネル型ＭＯＳＦＥＴ１１のソース間に、保護ダイオード１２と並列に電気的接続されたヒューズ５を設けたスイッチ回路ＳＷ−２としてもよい。尚、図３はヒューズ２，５の溶断前の状態を示す。
【００４６】
ヒューズ５を設けると、テスト時にＰチャネル型ＭＯＳＦＥＴ４にリーク電流があっても、リーク電流はヒューズ５を流れるため、保護ダイオード１２に順方向電圧が発生せず、Ｐチャネル型ＭＯＳＦＥＴ４が誤動作してオンする心配がなく好適である。
【００４７】
このヒューズ５はヒューズ２と同様にテスト後、レーザで溶断する。
【００４８】
また、スイッチ回路の他の構成として、図４に示すようにな構成としてもよい。尚、図４にはヒューズ２の溶断前の状態を示す。
【００４９】
スイッチ回路ＳＷ−３は、Ｎチャネル型ＭＯＳＦＥＴ１１のゲートとソース間のソース側に、保護ダイオード１２と直列に電気的接続されたＮチャネル型スイッチトランジスタ６と、そのＮチャネル型スイッチトランジスタ６のゲートとソース間に電気的接続されたヒューズ２と、一端をＮチャネル型スイッチトランジスタ６のゲートに、他端を保護ダイオード１２を介してＮチャネル型スイッチトランジスタ６のドレインに電気的接続された抵抗３とで構成されている。
【００５０】
このようなスイッチ回路ＳＷ−３を備えた半導体装置のゲート耐圧のテストは、外部パッドとチップ上の各パッドＤ，Ｇ，Ｓ間をワイヤボンディング接続前の状態で、かつ、ヒューズ２を非溶断状態で、ゲートパッドＧ／ソースパッドＳ間にゲート側を高電位にした所定のテスト電圧を印加して行う。
【００５１】
このとき、Ｎチャネル型ＭＯＳＦＥＴ６のソースとゲート間はヒューズ２を通じて同電位となるためＮチャネル型ＭＯＳＦＥＴ６はオフ状態となる。
【００５２】
これにより、保護ダイオード１２のカソードはＮチャネル型ＭＯＳＦＥＴ１１のソースと電気的に分離され、保護ダイオード１２は無効となる。
【００５３】
このため、テスト電圧は保護ダイオード１２のクランプ電圧により制限されることなく、クランプ電圧より高電圧を印加することができる。
【００５４】
そして、テスト後、レーザによりヒューズ２を溶断する。
【００５５】
この溶断により、Ｎチャネル型ＭＯＳＦＥＴ６のゲートとソース間は電気的に分離される。
【００５６】
このため、ゲートパッドＧに電圧が印加されると、Ｎチャネル型ＭＯＳＦＥＴ６のゲートとソース間に電位差が生じオン状態となり、保護ダイオード１２のカソードはＮチャネル型ＭＯＳＦＥＴ１１のソースと電気的接続され、保護ダイオード１２は有効となる。
【００５７】
そして、テスト後、チップ状に分割して、各パッドＤ，Ｇ，Ｓと各外部パッドとをワイヤボンディング接続する。
【００５８】
また、図５に示すように、スイッチ回路ＳＷ−３の構成に加えて、さらに、Ｎチャネル型ＭＯＳＦＥＴ６のドレインとＮチャネル型ＭＯＳＦＥＴ１１のゲート間に、保護ダイオード１２と並列に電気的接続されたヒューズ５を設けたスイッチ回路ＳＷ−４としてもよい。尚、図５はヒューズ２，５の溶断前の状態を示す。
【００５９】
ヒューズ５を設けると、テスト時にＮチャネル型ＭＯＳＦＥＴ６にリーク電流があっても、リーク電流はヒューズ５を流れるため、保護ダイオード１２に順方向電圧が発生せず、Ｎチャネル型ＭＯＳＦＥＴ６が誤動作してオンする心配がなく好適である。
【００６０】
このヒューズ５はヒューズ２と同様にテスト後、レーザで溶断する。
【００６１】
上記のような構成（ＳＷ−１〜ＳＷ−４）にすると、アノードパッドＡ（例えば、１００μｍ□）の面積増加に比較して、少ない面積増加（例えば、ＭＯＳＦＥＴ４，６は５×５０μｍ程度増加，ヒューズ２，５は配線の一部を細化するためほとんど増加なし，抵抗３は１×５μｍ程度増加）で済む。
【００６２】
尚、上記では、絶縁ゲート型半導体素子としてＮチャネル型ＭＯＳＦＥＴ１１の例で説明したが、特にこれに限るわけではなく、絶縁ゲート型半導体素子を備えていれば何でもよくＣＭＯＳ等であってもよい。
【００６３】
また、上記では、保護素子として順方向電圧をクランプ電圧としたダイオードで説明したが、降伏電圧をクランプ電圧としたツェナダイオードやダイオード接続したトランジスタであってもよい。
【００６４】
次に、上記のスイッチ回路ＳＷ−１をＣＭＯＳに適用した構成を図６に示す。
【００６５】
図６において、２１はＣＭＯＳ，３１〜３４は保護素子としての保護ダイオードである。また、図６はヒューズ溶断前の状態を示す。
【００６６】
ここで、保護ダイオード３１〜３４は、ＣＭＯＳ２１の入力端子ＩＮ／電源端子ＶＤＤ間，入力端子ＩＮ／接地端子ＶＳＳ間，出力端子ＯＵＴ／電源端子ＶＤＤ間，出力端子ＯＵＴ／接地端子ＶＳＳ間にそれぞれ電気的接続されている。
【００６７】
図６に示すように、スイッチ回路ＳＷ−１は、それぞれの保護ダイオード３１〜３４に対応させて、ヒューズ２の溶断によってスイッチをオンさせて保護ダイオード３１〜３４を有効にするように配置される。
【００６８】
尚、保護ダイオード３３，３４に対してスイッチ回路ＳＷ−１を配置するのは、電源端子ＶＤＤに高電圧を印加する際に、保護ダイオード３３，３４のクランプ電圧の制約を受けないようにするためである。
【００６９】
そして、ヒューズ２の非溶断状態でゲート耐圧テストを行った後、レーザでヒューズ２を溶断する。
【００７０】
上記のスイッチ回路ＳＷ−１に代えて、スイッチ回路ＳＷ−２〜ＳＷ−４を配置してもよいことは言うまでもない。
【００７１】
また、上記のＣＭＯＳ２１のように、複数の保護ダイオード３１〜３４を備えている場合、アノードパッドＡを設ける構成に比べて面積増加の抑制効果は大きい。
【産業上の利用可能性】
【００７２】
本発明は、極力、チップサイズを大きくすることなく、ゲート耐圧のテスト電圧が保護素子のクランプ電圧の制約を受けることのない半導体装置およびそのテスト方法に適用できる。
【図面の簡単な説明】
【００７３】
【図１】本発明の半導体装置の一例の構成を示す図
【図２】本発明の半導体装置のテスト時の構成を示す図
【図３】本発明の半導体装置のスイッチ回路の他の構成を示す図
【図４】本発明の半導体装置のスイッチ回路の他の構成を示す図
【図５】本発明の半導体装置のスイッチ回路の他の構成を示す図
【図６】本発明の他の半導体装置の構成を示す図
【図７】従来の半導体装置の一例の構成を示す図
【図８】従来の半導体装置のテスト時の構成を示す図
【符号の説明】
【００７４】
２，５    ヒューズ
３    抵抗
４    Ｐチャネル型ＭＯＳＦＥＴ
６，１１    Ｎチャネル型ＭＯＳＦＥＴ
１２，３１〜３４    保護ダイオード
１３，１４，１５    外部パッド
１６，１７，１８，１９    ワイヤ
２１    ＣＭＯＳ
Ａ    アノードパッド
Ｄ    ドレインパッド
Ｇ    ゲートパッド
Ｓ    ソースパッド
ＩＮ    入力パッド
ＯＵＴ    出力パッド
ＳＷ−１〜ＳＷ−４    スイッチ回路
ＶＤＤ    電源パッド
ＶＳＳ    接地パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008196885.tif 000009
【図８】
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