(57)【要約】【課題】電流消費を低下する目的を実現するシングルゲートの不揮発性メモリ及びその操作方法を提供する。【解決手段】不揮発性メモリは、半導体ベースにトランジスタと容量構造を埋め込み、トランジスタは、第１の導電ゲートと第１の誘電層及び複数の第１のイオンドープ領域が含有され、容量構造は、第２の導電ゲートと第２の誘電層及び第２のイオンドープ領域が含有され、また、第１の導電ゲートと第２の導電ゲートとは、電気的に接続されてメモリセルであるシングルフローティングゲートを形成し、シングルゲートメモリセルは、逆バイアスにより、書き込むこと、そして関係する消去や読取り等の操作を行い、また、隔離井戸領域の操作がある時、ドレイン電極やゲート電極及びシリコンベース或いは井戸領域に正負電圧を印加することにより、逆転層を生成して、絶対電圧を低下し、ブースタ回路の面積を低減せしめる。【選択図】図１
2008010491.tif 000002
【特許請求の範囲】
【請求項１】
半導体ベースと
第１の誘電層と第１の導電ゲート及び複数の第１のイオンドープ領域とが含有され、当該第１の誘電層が、当該半導体ベースの表面に位置し、当該第１の導電ゲートが、当該第１の誘電層の上方に堆積され、当該第１のイオンドープ領域が、当該第１の導電ゲートの両側に位置し、それぞれ、ソース電極とドレイン電極を形成するトランジスタと、
第２の誘電層と第２の導電ゲート及び第２のイオンドープ領域が含有され、当該第２の誘電層が、当該半導体ベースの表面に位置し、当該第２の導電ゲートが、当該第２の誘電層の上方に堆積され、当該第２のイオンドープ領域が、当該第２の誘電層の一側に位置し、当該第１の導電ゲートと当該第２の導電ゲートが、隔離されて電気的に接続され、シングルフローティングゲートとされる容量構造と、
が含有される、ことを特徴とするシングルゲートの不揮発性メモリ。
【請求項２】
当該半導体ベースは、Ｐ型半導体ベースやＮ型半導体ベースであることを特徴とする請求項１に記載のシングルゲートの不揮発性メモリ。
【請求項３】
当該第１のイオンドープ領域と当該第２のイオンドープ領域は、第１種類のイオンがドーピングされ、当該半導体ベースは、第２種類のイオンがドーピングされ、また、当該第１種類のイオンと当該第２種類のイオンとは、異なることを特徴とする請求項１に記載のシングルゲートの不揮発性メモリ。
【請求項４】
当該半導体ベースは、Ｐ型半導体ベースであり、当該第１のイオンドープ領域と第２のイオンドープ領域は、Ｎ型ドープ領域であることを特徴とする請求項３に記載のシングルゲートの不揮発性メモリ。
【請求項５】
当該半導体ベースは、Ｎ型半導体ベースであり、当該第１のイオンドープ領域と当該第２のイオンドープ領域は、Ｐ型ドープ領域であることを特徴とする請求項３に記載のシングルゲートの不揮発性メモリ。
【請求項６】
更に、当該半導体ベースの内に設けられて、当該第１のイオンドープ領域の下方に位置する第３のイオンドープ領域があり、また、当該第３のイオンドープ領域に、当該第２のイオンドープ領域と同じ種類のイオンがドーピングされることを特徴とする請求項１に記載のシングルゲートの不揮発性メモリ。
【請求項７】
当該第３のイオンドープ領域は、当該第２のイオンドープ領域の下方まで延伸することを特徴とする請求項６に記載のシングルゲートの不揮発性メモリ。
【請求項８】
更に、当該半導体ベースの内に設けられて、当該第３のイオンドープ領域の下方に位置する隔離井戸があり、当該隔離井戸と当該第２のイオンドープ領域に、第１種類のイオンがドーピングされ、当該第３のイオンドープ領域と当該半導体ベースに、第２種類のイオンがドーピングされ、また、当該第１種類のイオンと当該第２種類のイオンとは、異なることを特徴とする請求項７に記載のシングルゲートの不揮発性メモリ。
【請求項９】
当該半導体ベースは、Ｎ型半導体ベースであり、当該第２のイオンドープ領域と当該第３のイオンドープ領域は、Ｐ型ドープ領域であることを特徴とする請求項６に記載のシングルゲートの不揮発性メモリ。
【請求項１０】
当該半導体ベースは、Ｐ型半導体ベースであり、当該第２のイオンドープ領域と当該第３のイオンドープ領域は、Ｎ型ドープ領域であることを特徴とする請求項６に記載のシングルゲートの不揮発性メモリ。
【請求項１１】
不揮発性メモリに、Ｐ型半導体ベースとトランジスタ及び容量構造が含有され、当該トランジスタと当該容量構造が、当該Ｐ型半導体ベースに設置され、当該トランジスタに、第１の導電ゲートと複数の第１のイオンドープ領域とが含有され、また、当該第１のイオンドープ領域が、当該第１の導電ゲートの両側に位置し、それぞれ、ソース電極とドレイン電極を形成し、当該容量構造に、第２のイオンドープ領域と第２の導電ゲートとが含有され、また、当該第１の導電ゲートと当該第２の導電ゲートとが電気的に接続されてシングルフローティングゲートを形成するシングルゲートの不揮発性メモリの操作方法であって、
当該Ｐ型半導体ベースと当該ソース電極、当該ドレイン電極及び当該第２のイオンドープ領域の上に、それぞれ、ベース電圧Ｖｓｕｂとソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、また、書き込む時、Ｖｓｕｂがアースであり、
Ｖｄ＞Ｖｓ＞０、
Ｖｃ＞Ｖｓ＞０、
消去する時、Ｖｓｕｂがアースであり、
Ｖｄ＞Ｖｃ＞Ｖｓ≧０
の条件を満たす、ことを特徴とするシングルゲートの不揮発性メモリの操作方法。
【請求項１２】
不揮発性メモリに、Ｐ型半導体ベースとトランジスタ、Ｎ型井戸及び容量構造が含有され、当該トランジスタと当該容量構造が、当該Ｐ型半導体ベースに設置され、当該トランジスタに、第１の導電ゲートと複数の第１のイオンドープ領域とが含有され、また、当該第１のイオンドープ領域が、当該第１の導電ゲートの両側に位置し、それぞれ、ソース電極とドレイン電極を形成し、当該第１のイオンドープ領域の下方に当該Ｎ型井戸が設けられ、当該容量構造に、第２のイオンドープ領域と第２の導電ゲートとが含有され、また、当該第１の導電ゲートと当該第２の導電ゲートとが電気的に接続されてシングルフローティングゲートを形成するシングルゲートの不揮発性メモリの操作方法であって、
当該Ｐ型半導体ベースと当該Ｎ型井戸、当該ソース電極、当該ドレイン電極及び当該第２のイオンドープ領域の上に、それぞれ、ベース電圧ＶｓｕｂとＮ型井戸電圧Ｖｎｗｅｌｌ、ソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、また、書き込む時、Ｖｓｕｂがアースであり、
Ｖｎｗｅｌｌ≧Ｖｓ＞Ｖｄ＞０、
Ｖｃ＞Ｖｄ＞０、
消去する時、Ｖｓｕｂがアースであり、
Ｖｃ＞０、
Ｖｎｗｅｌｌ≧Ｖｓ＞Ｖｄ≧０、
の条件を満たす、ことを特徴とするシングルゲートの不揮発性メモリの操作方法。
【請求項１３】
不揮発性メモリに、Ｎ型半導体ベースとトランジスタ、Ｐ型井戸及び容量構造が含有され、当該Ｐ型井戸が、当該Ｎ型半導体ベースの上に設けられ、当該トランジスタと当該容量構造が、当該Ｐ型井戸の表面に設置され、当該トランジスタに、第１の導電ゲートと複数の第１のイオンドープ領域とが含有され、また、当該第１のイオンドープ領域が、当該第１の導電ゲートの両側に位置し、それぞれ、ソース電極とドレイン電極を形成し、当該容量構造に、第２のイオンドープ領域と第２の導電ゲートとが含有され、また、当該第１の導電ゲートと当該第２の導電ゲートとが電気的に接続されてシングルフローティングゲートを形成するシングルゲートの不揮発性メモリの操作方法であって、
当該Ｎ型半導体ベースと当該Ｐ型井戸、当該ソース電極、当該ドレイン電極及び当該第２のイオンドープ領域の上に、それぞれ、ベース電圧ＶｓｕｂとＰ型井戸電圧Ｖｐｗｅｌｌ、ソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、また、書き込む時、Ｖｓｕｂが電源へ接続され、
Ｖｄ＞Ｖｓ＞Ｖｐｗｅｌｌ、
Ｖｃ＞Ｖｓ＞Ｖｐｗｅｌｌ、
消去する時、Ｖｓｕｂが電源へ接続され、
Ｖｃ＞Ｖｓ≧Ｖｐｗｅｌｌ、
Ｖｄ＞Ｖｓ≧Ｖｐｗｅｌｌ、（第３、５の実施例を参照すること）の条件を満たす、ことを特徴とするシングルゲートの不揮発性メモリの操作方法。
【請求項１４】
当該書き込む条件は、Ｖｐｗｅｌｌ≧０を満たすことを特徴とする請求項１３に記載のシングルゲートの不揮発性メモリの操作方法。
【請求項１５】
当該消去する条件は、Ｖｐｗｅｌｌ≧０を満たすことを特徴とする請求項１３に記載のシングルゲートの不揮発性メモリの操作方法。
【請求項１６】
当該消去する条件は、Ｖｄ＞Ｖｃ＞Ｖｓ≧０を満たすことを特徴とする請求項１５に記載のシングルゲートの不揮発性メモリの操作方法。
【請求項１７】
不揮発性メモリに、Ｐ型半導体ベースとトランジスタ、Ｎ型井戸、容量構造及びＰ型井戸が含有され、当該Ｎ型井戸が、当該Ｐ型半導体ベースの上に設けられ、当該Ｐ型井戸が、当該Ｎ型井戸の上に設けられ、当該トランジスタと当該容量構造が、当該Ｐ型井戸の表面に設置され、当該トランジスタに、第１の導電ゲートと複数の第１のイオンドープ領域とが含有され、また、当該第１のイオンドープ領域が、当該第１の導電ゲートの両側に位置し、それぞれ、ソース電極とドレイン電極を形成し、当該容量構造に、第２のイオンドープ領域と第２の導電ゲートとが含有され、また、当該第１の導電ゲートと当該第２の導電ゲートとが、電気的に接続されてシングルフローティングゲートを形成するシングルゲートの不揮発性メモリの操作方法であって、
当該Ｐ型半導体ベースと当該ソース電極、当該ドレイン電極、当該Ｐ型井戸、当該Ｎ型井戸及び当該第２のイオンドープ領域の上に、それぞれ、ベース電圧Ｖｓｕｂとソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ、Ｐ型井戸電圧Ｖｐｗｅｌｌ、Ｎ型井戸電圧Ｖｎｗｅｌｌ及び制御ゲート電極電圧Ｖｃを印加し、また、
書き込む時、
Ｖｃ＞Ｖｓ＞Ｖｐｗｅｌｌ、
Ｖｄ＞Ｖｓ＞Ｖｐｗｅｌｌ、
Ｖｓｕｂがアースであり、
Ｖｎｗｅｌｌ≧０、
消去する時、
Ｖｃ＞Ｖｓ≧Ｖｐｗｅｌｌ、
Ｖｄ＞Ｖｓ≧Ｖｐｗｅｌｌ、
Ｖｓｕｂがアースあり、
Ｖｎｗｅｌｌ≧０、
の条件を満たす、ことを特徴とするシングルゲートの不揮発性メモリの操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ（Non-Volatile Memory）及びその操作方法に関し、特に、低電圧低消費電流で書き込み及消去を行うシングルゲートの不揮発性メモリ及びその操作方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体(Complementary Metal Oxide Semiconductor、ＣＭＯＳ)工程技術は、特定用途向け集積回路(application specific integrated
circuit、ＡＳＩＣ)の常用である製造方法になる。コンピュータ情報製品が発達した今日では、電気的消去可能ＰＲＯＭ(Electrically Erasable Programmable Read Only Memory、ＥＥＰＲＯＭ)は、データを電気的に書き込むや消去する不揮発性メモリ機能を有し、電源がオフされた後、データが消失しないため、幅広く電子製品に応用される。
【０００３】
不揮発性メモリは、プログラム可能であり、電荷を蓄蔵することにより、メモリのトランジスタのゲート電極の電圧を変化し、或いは、電荷を蓄蔵しなくて、元のメモリのトランジスタのゲート電極の電圧を保存する。消去操作は、不揮発性メモリに蓄蔵した全ての電荷を除去して、全ての不揮発性メモリを、元のメモリのトランジスタのゲート電極の電圧に戻す。そのため、従来の不揮発性メモリの構造において、操作電圧が、一般として、１０ボルトを超えるため、昇圧面積によるコストの増加だけでなく、大量の電流を消費することにより昇圧後の操作を行う目的を実現でき、また、先端的な工程技術で不揮発性メモリを製造するには、数多い工程が必要し、そのため、製造の困難性が増加され、コストも高くなり、特に、埋め込み式（embedded）製品である場合であり、故に、既存の先端的な工程技術は、低電圧の方向へ発展する傾向がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の主な目的は、上記の問題点を解消するため、単一フローティングゲート構造を用いて、また、プログラム化の時、ソース電極に有効電圧を印加することやトランジスタベースにバックバイアスを印加することにより、やや広い空乏的なソース電極-ベースの接合面を生成し、そして、電流がフローティングゲートへ流れる効率を改善して、大幅にプログラム化のシングルゲートの不揮発性メモリの電流需要を低減できるシングルゲートの不揮発性メモリ及びその操作方法を提供する。
【０００５】
本発明の他の目的は、ドレイン電極の電圧を高くして、そして、ゲート電極に微細の電圧を印加することにより、Ｆ-Ｎトンネル電流が増加されて消去を行い、これにより、高速消去の効果が得られるシングルゲートの不揮発性メモリ及びその操作方法を提供する。
【０００６】
本発明の更に他の目的は、正負圧により、超低の操作電圧や低い操作電流そして高い信頼度の効果が得られ、また、不揮発性メモリ全体の体積の小型化が実現されるシングルゲートの不揮発性メモリ及びその操作方法を提供する。
【課題を解決するための手段】
【０００７】
本発明は、上記の目的を実現するため、半導体ベースに、トランジスタと容量構造を埋め込み、トランジスタに、第１の誘電層表面に積層され、第１の誘電層が半導体ベースの上や隔離井戸の中に位置し、また、両側に、ソース電極とドレイン電極を形成するための二つの高導電の第１のイオンドープ領域がある第１の導電ゲートが含有され、容量構造が、トランジスタのように、サンドイッチのような上板-誘電層-上板構造であり、第２のイオンドープ領域と第２の誘電層及び第２の導電ゲートを含有し、また、容量構造の第２の導電ゲートとトランジスタの第１の導電ゲートとが、隔離されて電気的に接続され、また、不揮発性メモリのシングルフローティングゲートを形成するシングルゲートの不揮発性メモリ及びその操作方法である。其中、半導体ベースか隔離井戸がＰ型で、第１のイオンドープ領域と第２のイオンドープ領域がＮ型であり、或いは、半導体ベースが、Ｎ型で、第１のイオンドープ領域と第２のイオンドープ領域がＰ型である。
【０００８】
当該シングルゲートの不揮発性メモリの低圧操作方法は、ソース電極に電圧を印加することやトランジスタベースにバックバイアス(back-bias)を印加することによるプログラム化方式(或いは、書き込む時、ソース電極の電圧がベース電圧より大きい)で、そして、ゲート電極の電圧を増加して(或いは、消去する時、ゲート電極の電圧がソース電極の電圧より大きい)、Ｆ-Ｎトンネル電流を増加する快速消去方式であり、或いは、負圧装置を利用して、超低操作電圧や低操作電流を実現する。本発明の方式により、シングルゲートの不揮発性メモリ素子に対して、異なる構造変更でプログラム化や消去の操作を行うものは、本発明の範囲内に含まれる。
【０００９】
以下、具体的な実施例を挙げて、図面を詳しく説明することにより、本発明の目的や技術内容、特長及びその効果がより分かるようになる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明に係わる第１の実施例であるシングルゲートの不揮発性メモリ構造の断面図である。
【００１１】
シングルゲート不揮発性メモリ構造１００は、Ｐ型半導体ベース１３０に、ＮＭＯＳトランジスタ(ＮＭＯＳＦＥＴ)１１０とＮ型容量構造１２０が含有され、ＮＭＯＳトランジスタ１１０は、Ｐ型半導体ベース１３０の表面上に位置する第１の誘電層１１１と、第１の誘電層１１１の上に積層される第１の導電ゲート１１２と、Ｐ型半導体ベース１３０の内に位置し、ソース電極１１３とドレイン電極１１４との間にチャネル１１５が形成されて、それぞれソース電極１１３とドレイン電極１１４とする二つの第１のイオンドープ領域と、が含有され、Ｎ型容量構造１２０は、Ｐ型半導体ベース１３０の内に位置する第２のイオンドープ領域１２１と、第２のイオンドープ領域１２１の側面上に位置する第２の誘電層１２２と、第２の誘電層１２２の上に積層される第２の導電ゲート１２３と、が含有され、上板-誘電層-側底板の容量構造を形成する。ＮＭＯＳトランジスタ１１０の第１の導電ゲート１１２とＮ型容量構造１２０の側上部にある第２の導電ゲート１２３とは、電気的に接続され、また、隔離材１３８により隔離され、シングルフローティングゲート(floating gate)１４０の構造を形成する。また、第１のイオンドープ領域と第２のイオンドープ領域１２１とは、Ｎ型イオンドープ領域である。
【００１２】
当該シングルゲート不揮発性メモリ構造１００は、四つの端点を有する構造であり、図２Ａのように、当該四つの端点は、それぞれ、ソース電極やドレイン電極、制御ゲート電極及びベース連結構造であり、また、ベース１３０やソース電極１１３、ドレイン電極１１４及び第２のイオンドープ領域１２１に対して、それぞれ、ベース電圧Ｖｓｕｂ、やソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、図２Ｂは、その等価の回路である。当該シングルゲート不揮発性メモリ構造１００の低電圧操作過程においての条件は、次の通りである。
書き込む時、
ａ、Ｖｓｕｂがアースへ接続される(=０)。
ｂ、Ｖｄ＞Ｖｓ＞０、且つＶｃ＞Ｖｓ＞０。
消去する時、
ａ、Ｖｓｕｂがアースへ接続される(=０)。
ｂ、Ｖｄ＞Ｖｃ＞Ｖｓ≧０。
【００１３】
図３は、本発明に係わる第２の実施例であるシングルゲートの不揮発性メモリ構造の断面図である。
【００１４】
シングルゲート不揮発性メモリ構造２００は、Ｐ型半導体ベース２３０に、ＰＭＯＳトランジスタ２１０とＮ型容量構造２２０が含有され、ＰＭＯＳトランジスタ２１０の第１のイオンドープ領域が、Ｐ型イオンドープ領域で、Ｎ型容量構造２２０の第２のイオンドープ領域２２１が、Ｎ型イオンドープ領域であり、また、第１のイオンドープ領域の下方に更にＮ型井戸２１６があり、ＰＭＯＳトランジスタ２１０の第１の導電ゲート２１２とＮ型容量構造２２０の側上部に位置する第２の導電ゲート２２３とは、電気的に接続され、また、隔離材２３８により隔離され、シングルフローティングゲート２４０の構造を形成する。
【００１５】
シングルゲート不揮発性メモリ構造２００に対する低電圧操作過程において、ベース２３０とＮ型井戸２１６、ソース電極２１３、ドレイン電極２１４及び第２のイオンドープ領域２２１に、それぞれベース電圧ＶｓｕｂとＮ型井戸電圧Ｖｎｗｅｌｌ、ソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、その条件は、次の通りである。
書き込む時、
ａ、Ｖｓｕｂがアースへ接続される(=０)。
ｂ、Ｖｎｗｅｌｌ≧Ｖｓ＞Ｖｄ＞０、且つＶｃ＞Ｖｄ＞０。
【００１６】
また、図４は、図３の消去構造概念図であり、ＰＭＯＳトランジスタのＮ型井戸とＰ型半導体ベースの間に接合面正バイアスを生成することを防止するために、Ｎ型井戸電圧Ｖｎｗｅｌｌがベース電圧Ｖｓｕｂより大きくする必要があり、また、ＰＭＯＳトランジスタがオープンすることを防止するために、当該制御ゲート電極電圧Ｖｃが十分に大きくすることが必要があり、当該ドレイン電極の電圧を、Ｎ型井戸電圧Ｖｎｗｅｌｌに等しくなるまで増加し、そして、ドレイン電極の電圧Ｖｄを、ベース電圧Ｖｓｕｂに等しくなるまで増加することにより、電荷が、シングルフローティングゲートで消去される。
消去する時、
ａ、Ｖｓｕｂがアースへ接続され(=０)、Ｖｃ＞０。
ｂ、Ｖｎｗｅｌｌ≧Ｖｓ＞Ｖｄ≧０。
【００１７】
図５は、本発明に係わる第３の実施例であるシングルゲートの不揮発性メモリ構造の断面図である。
【００１８】
シングルゲート不揮発性メモリ構造３００は、Ｎ型半導体ベース３３０に、ＮＭＯＳトランジスタ３１０とＮ型容量構造３２０及びＰ型井戸３１６が含有され、ＮＭＯＳトランジスタ３１０とＮ型容量構造３２０は、Ｐ型井戸３１７の表面に位置し、また、ＮＭＯＳトランジスタ３１０の第１の導電ゲート３１２とＮ型容量構造３２０の上部にある第２の導電ゲート３２３とは、電気的に接続され、また、隔離材３３８により隔離され、シングルフローティングゲート３４０の構造を形成する。
【００１９】
シングルゲート不揮発性メモリ構造３００に対して、消去する過程と書き込む過程において、Ｎ型半導体ベース３３０とＰ型井戸３１６、ソース電極３１３、ドレイン電極３１４及び第２のイオンドープ領域３２１の上に、それぞれ、ベース電圧ＶｓｕｂとＰ型井戸電圧Ｖｐｗｅｌｌ、ソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ及び制御ゲート電極電圧Ｖｃを印加し、また、その低電圧操作過程においての条件は、次の通りである。
書き込む時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌ=０。
ｂ、Ｖｄ＞Ｖｓ＞０、且つＶｃ＞Ｖｓ＞０。
消去する時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌ=０。
ｂ、Ｖｄ＞Ｖｃ＞Ｖｓ≧０。
【００２０】
或いは、ベースバックバイアス(back-bias)によりプログラム化する。
書き込む時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌ＞０。
ｂ、Ｖｄ＞Ｖｓ＞Ｖｐｗｅｌｌ＞０、且つＶｃ＞Ｖｓ＞Ｖｐｗｅｌｌ＞０。
消去する時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌがアースへ接続する(=０)。
ｂ、Ｖｄ＞Ｖｃ＞Ｖｓ≧０。
【００２１】
上記の図１のシングルゲート不揮発性メモリ構造１００は、Ｐ型シリコンウェハの上に製造され、隔離構造１３８は、標準隔離モジュール工程によって完成され、基本の隔離構造１３８を形成した後、Ｎ型容量構造１１０とＮＭＯＳトランジスタ１２０のチャネル１１５は、イオン注入により形成され、また、第１の導電ゲート１１２と第２の導電電極１２３の誘電層を生長した後、堆積により多結晶シリコンが形成され、また、フォトリソグラフィエッチングによりパターニングして、多結晶シリコンによりシングルフローティングゲート１４０が形成され、そして、イオン注入してＮＭＯＳトランジスタ１１０のソース電極１１３とドレイン電極１１４及び制御ゲート電極等の電極を形成する。金属化した後、シングルゲート不揮発性メモリ構造１００の製作が完成される。
【００２２】
同じ工程により、図３のシングルゲート不揮発性メモリ構造２００は、Ｎ型井戸２１６のイオン注入領域とソース電極-ゲート電極の注入領域に対して、異なるパターニングにより作成され、また、図５のシングルゲート不揮発性メモリ構造３００は、Ｎ型シリコンウェハの上において、同じ工程そしてＰ型井戸３１７とソース電極-ゲート電極の注入領域に対して異なるパターニングにより完成され、本発明において、上記の工程は、一般のＣＭＯＳの製造流れを指す。
【００２３】
本発明において、プログラム化する時、電圧を、シングルゲート不揮発性メモリ構造のソース電極に印加し、当該ソース電極電圧により、ソース電極とベースとの間の接合面(junction)に逆バイアスが生成され、ソース電極とドレイン電極との間の電位が、チャネルキャリアがソース電極からドレイン電極へ移動できるまで低下する。当該ソース電極-ベースの間にある逆バイアスが、更に空乏的な接合面領域(Depleted
junction region)まで広がり、そのため、チャネル表面の近くにより高い濃度のキャリア密度を生成し、チャネル表面の近くにある高いキャリア密度により、ゲート電極の電流効果が向上されるため、プログラム化に必要とする総電流が低減される。そのため、信頼度やプログラム化干渉及びプログラム化速度が、大幅に改善され、ソース電極電圧を使用しない従来技術により、ゲート電極の電流効率が、数百倍に改善される。
【００２４】
また、本発明は、更に、ドレイン電極電圧を高くすることと、ゲート電極に対して微細の電圧を印加することにより、Ｆ-Ｎトンネル電流が増加されて消去することに供され、高速消去の効果が得られる。
【００２５】
図７は、本発明に係わる第４の実施例であるシングルゲートの不揮発性メモリ構造の断面図である。
【００２６】
シングルゲート不揮発性メモリ構造４００は、隔離井戸が含有され、本発明は、正負圧により、更に仕事絶対電圧と電流を低下することができる。当該シングルゲート不揮発性メモリ構造４００は、六つの端点を有する構造であり、図８Ａのように、当該六つの端点が、それぞれ、ソース電極やドレイン電極、制御ゲート電極、Ｐ型井戸、Ｎ型井戸及びベースであり、また、Ｐ型半導体ベース４３０やソース電極４１３、ドレイン電極４１４、Ｐ型井戸４１７、Ｎ型井戸４１６及び第２のイオンドープ領域４２１の上に、それぞれ、ベース電圧Ｖｓｕｂやソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ、Ｐ型井戸電圧Ｖｐｗｅｌｌ、Ｎ型井戸電圧Ｖｎｗｅｌｌ及び制御ゲート電極電圧Ｖｃを印加し、図８Ｂは、その等価の回路である。当該シングルゲート不揮発性メモリ構造４００の低電圧操作過程においての条件は、次の通りである。
書き込む時、
ａ、Ｖｓｕｂがアースへ接続する(=０)、Ｖｐｗｅｌｌが負圧で、Ｖｎｗｅｌｌが正圧である。
ｂ、Ｖｓ＞Ｖｐｗｅｌｌ、且つＶｓ＜Ｖｄ、且つＶｃ＞Ｖｓ。
消去する時、
ａ、Ｖｓｕｂがアースへ接続する(=０)、Ｖｐｗｅｌｌが負圧で、Ｖｎｗｅｌｌが正圧である。
ｂ、Ｖｓ≧Ｖｐｗｅｌｌ、且つＶｓ＜Ｖｄ、且つＶｃ＞Ｖｓ。
【００２７】
上記の図７の構造は、Ｐ型シリコンウェハの上に製造され、その隔離構造４３８は、標準隔離モジュール工程によって完成され、基本の隔離構造４３８を形成した後、Ｎ型井戸４１６とＰ型井戸４１７及びＮＭＯＳトランジスタ４１０のチャネル４１５は、イオン注入により形成され、また、第１の導電ゲート４１２と第２の導電ゲート４２３の誘電層を生長した後、堆積により多結晶シリコンが形成さら、また、フォトリソグラフィエッチングによりパターニングして、多結晶シリコンによりシングルフローティングゲート４４０が形成され、そして、イオン注入してＮＭＯＳトランジスタ４１０のソース電極４１３とドレイン電極４１４及び制御ゲート電極等の電極を形成する。金属化した後、シングルゲート不揮発性メモリ構造４００の製作が完成される。
【００２８】
そのため、本発明によるシングルゲート不揮発性メモリの操作方法によれば、プログラム化シングルゲート不揮発性メモリ素子の電流需要が大幅に低減される。また、シングルゲート不揮発性メモリ素子は、消去する時、ゲート電極電圧が、ドレイン電極電圧とトランジスタベース電圧により高いため、消去速度が加速される。
【００２９】
また、本発明に係わる第５の実施例は、負電圧をＰ型井戸に印加することにより、ドレイン電極やゲート電極の絶対電圧が、書き込む時と消去する時、小さくなり(５Ｖ以下)、低電圧低消費電流の操作効果が得られる。
【００３０】
図９は、本発明に係わる第５の実施例であるシングルゲートの不揮発性メモリ構造の断面図である。
【００３１】
当該シングルゲート不揮発性メモリ構造５００は、Ｐ型井戸５１７の中に、ＮＭＯＳトランジスタ５１０とＮ型容量構造５２０とが含有され、Ｐ型井戸５１７は、Ｎ型半導体ベース５３０の上に設けられ、また、ＮＭＯＳトランジスタ５１０の第１の導電ゲート５１２とＮ型容量構造５２０の上部にある第２の導電ゲート５２３とが、電気的に接続され、また、隔離材５３８によって隔離され、シングルフローティングゲート５４０の構造が形成される。
【００３２】
図９のシングルゲート不揮発性メモリ構造５００に対して、消去する過程と書き込む過程において、Ｎ型半導体ベース５３０とソース電極５１３、ドレイン電極５１４、Ｐ型井戸５１７及び第２のイオンドープ領域５２１の上に、それぞれ、ベース電圧Ｖｓｕｂとソース電極電圧Ｖｓ、ドレイン電極電圧Ｖｄ、Ｐ型井戸電圧Ｖｐｗｅｌｌ及び制御ゲート電極電圧Ｖｃを印加し、また、その低電圧操作過程においての条件は、次の通りである。
書き込む時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌが負圧である。
ｂ、Ｖｓ＞Ｖｐｗｅｌｌ、且つＶｓ＜Ｖｄ、Ｖｃ＞Ｖｓ。
消去する時、
ａ、Ｖｓｕｂが電源へ接続され、Ｖｐｗｅｌｌが負圧である。
ｂ、Ｖｓ≧Ｖｐｗｅｌｌ、且つＶｓ＜Ｖｄ、Ｖｃ＞Ｖｓ。
【００３３】
以上は、ただ、実施例により本発明の特長を説明するためのものであり、本発明は、それによって制限されず、当該技術を良く分かる熟練者であれば、本発明の内容に基づいて様々の変更や修正ができるが、当該等価の変更や修正は、全てが本発明に係わる特許請求の範囲内に含まれる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係わる第１の実施例であるシングルゲートの不揮発性メモリ構造の断面図。
【図２Ａ】本発明に係わる第１の実施例の四つの端点の構造概念図。
【図２Ｂ】図２Ａの構造の等価の回路。
【図３】本発明に係わる第２の実施例であるシングルゲートの不揮発性メモリ構造の断面図。
【図４】本発明に係わる第２の実施例の消去構造の断面概念図。
【図５】本発明に係わる第３の実施例であるシングルゲートの不揮発性メモリ構造の断面図。
【図６】本発明に係わる第３の実施例の消去構造の断面概念図。
【図７】本発明に係わる第４の実施例であるシングルゲートの不揮発性メモリ構造の断面図。
【図８Ａ】本発明に係わる第４の実施例の六つの端点の構造概念図。
【図８Ｂ】図８Ａの構造の等価の回路。
【図９】本発明に係わる第５の実施例であるシングルゲートの不揮発性メモリ構造の断面図。
【符号の説明】
【００３５】
１００      シングルゲート不揮発性メモリ構造
１１０      ＮＭＯＳトランジスタ
１１１      第１の誘電層
１１２      第１の導電ゲート
１１３      ソース電極
１１４      ドレイン電極
１１５      チャネル
１２０      Ｎ型容量構造
１２１      第２のイオンドープ領域
１２２      第２の誘電層
１２３      第２の導電ゲート
１３０      Ｐ型半導体ベース
１３８      隔離材
１４０      シングルフローティングゲート
２００      シングルゲート不揮発性メモリ構造
２１０      ＰＭＯＳトランジスタ
２１２      第１の導電ゲート
２１３      ソース電極
２１４      ドレイン電極
２１６      Ｎ型井戸
２２０      Ｎ型容量構造
２２１      第２のイオンドープ領域
２２３      第２の導電ゲート
２３０      Ｐ型半導体ベース
２３８      隔離材
２４０      シングルフローティングゲート
３００      シングルゲート不揮発性メモリ構造
３１０      ＮＭＯＳトランジスタ
３１２      第１の導電ゲート
３１３      ソース電極
３１４      ドレイン電極
３１７      Ｐ型井戸
３２０      Ｎ型容量構造
３２１      第２のイオンドープ領域
３２３      第２の導電ゲート
３３０      Ｎ型半導体ベース
３３８      隔離材
３４０      シングルフローティングゲート
４００      シングルゲート不揮発性メモリ構造
４１０      ＮＭＯＳトランジスタ
４１２      第１の導電ゲート
４１３      ソース電極
４１４      ドレイン電極
４１５      チャネル
４１６      Ｎ型井戸
４１７      Ｐ型井戸
４２０      Ｎ型容量構造
４２１      第２のイオンドープ領域
４２３      第２の導電ゲート
４３０      Ｐ型半導体ベース
４３８      隔離材
４４０      シングルフローティングゲート
５００      シングルゲート不揮発性メモリ構造
５１０      ＮＭＯＳトランジスタ
５１２      第１の導電ゲート
５１３      ソース電極
５１４      ドレイン電極
５１７      Ｐ型井戸
５２０      Ｎ型容量構造
５２１      第２のイオンドープ領域
５２３      第２の導電ゲート
５３０      Ｎ型半導体ベース
５３８      隔離材
５４０      シングルフローティングゲート
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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