(57)【要約】【課題】素子分離膜の埋め込み特性の劣化によるボイドの発生を抑制し、パッド膜の過度な損失を抑制し、工程を単純化し、隣接するメモリセル同士の干渉を防止する半導体素子の素子分離膜形成方法を提供すること。【解決手段】パッド膜、ゲート導電膜２２、ゲート絶縁膜２１、及び基板２０の一部をエッチングしてトレンチを形成する工程と、前記トレンチの内面に酸化膜２７を形成する工程と、前記トレンチの一部を埋め込むように、酸化膜２７を含む第１構造の表面上に第１絶縁膜２８を形成する工程と、前記トレンチを埋め込むように、第１絶縁膜２８を含む第２構造の表面上に第２絶縁膜３０を形成する工程と、前記パッド膜を研磨停止膜として用いて第１絶縁膜２８及び第２絶縁膜３０を研磨する工程と、前記パッド膜を除去する工程と、第１絶縁膜２８及び第２絶縁膜３０にリセスを形成する工程と、第２絶縁膜３０に所定の深さのリセスを形成する工程とを含む。【選択図】図２Ｇ
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【特許請求の範囲】
【請求項１】
ゲート絶縁膜、ゲート導電膜、及びパッド膜が順に積層された基板を備える半導体素子において、
前記パッド膜、前記ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングしてトレンチを形成するステップと、
前記トレンチの内面に酸化膜を形成するステップと、
前記トレンチの一部を埋め込むように、前記酸化膜を含む第１構造の表面上に第１絶縁膜を形成するステップと、
前記トレンチを埋め込むように、前記第１絶縁膜を含む第２構造の表面上に、スピンコート法により第２絶縁膜を形成するステップと、
前記パッド膜を研磨停止膜として用いて前記第１絶縁膜及び前記第２絶縁膜を研磨するステップと、
前記パッド膜を除去するステップと、
前記第１絶縁膜及び前記第２絶縁膜にリセスを形成するステップと、
前記第２絶縁膜に所定の深さのリセスを形成するステップと
を含むことを特徴とする半導体素子の素子分離膜形成方法。
【請求項２】
前記第２絶縁膜が、ＰＳＺ（Ｐｏｌｙｓｉｌａｚａｎｅ）膜で形成されることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記第１絶縁膜が、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜で形成されることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記第１絶縁膜を形成する前記ステップの後に、前記第１絶縁膜を含む前記第２構造の段差に沿って第３絶縁膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記第３絶縁膜が、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜で形成されることを特徴とする請求項４に記載の半導体素子の素子分離膜形成方法。
【請求項６】
前記第１絶縁膜及び前記第２絶縁膜を研磨する前記ステップの後に、洗浄を行うステップをさらに含むことを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項７】
前記洗浄が、前記第１絶縁膜及び前記第２絶縁膜のエッチング選択比の差をほとんど生じない洗浄液を用いるウェット洗浄であるか、又はドライ洗浄であることを特徴とする請求項６に記載の半導体素子の素子分離膜形成方法。
【請求項８】
前記第１絶縁膜及び前記第２絶縁膜にリセスを形成する前記ステップが、
ドライエッチングにより行われることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項９】
前記第１絶縁膜及び前記第２絶縁膜にリセスを形成する前記ステップが、
前記第１絶縁膜及び前記第２絶縁膜の上面が、前記ゲート絶縁膜の上面よりも高くなるようにリセスを形成するステップであることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１０】
前記第１絶縁膜及び前記第２絶縁膜にリセスを形成する前記ステップが、
前記第１絶縁膜及び前記第２絶縁膜の上面が、前記ゲート絶縁膜の上面よりも１００Å〜３００Å高くなるようにリセスを形成するステップであることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１１】
前記第２絶縁膜に所定の深さのリセスを形成する前記ステップが、
前記第２絶縁膜の上面が、前記ゲート絶縁膜の上面よりも低くなるようにリセスを形成するステップであることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１２】
前記第２絶縁膜に所定の深さのリセスを形成する前記ステップが、
前記第２絶縁膜を上面から２００Å〜６００Åの厚さエッチングしてリセスを形成するステップであることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１３】
前記第１絶縁膜を形成する前記ステップが、
前記トレンチの側壁において７０Å〜１５０Åの厚さを有するように前記第１絶縁膜を形成するステップであることを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１４】
前記ゲート絶縁膜が、酸化物系の物質を含むことを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【請求項１５】
前記パッド膜が、窒化物系の物質を含むことを特徴とする請求項１に記載の半導体素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の製造方法に関し、特に、半導体素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の製造技術の発達に伴い、半導体メモリ素子の線幅が次第に減少している。具体的には、アクティブ領域間のフィールド領域の線幅が減少し、これにより、フィールド領域に形成されるトレンチのアスペクト比が増大し、トレンチ内に素子分離膜を埋め込む工程が困難になってきている。
【０００３】
そこで、このような素子分離膜の埋め込み特性を向上させるために、従来使用されていたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）  ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の代わりに、スピンコート法により形成されるＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）の一種であるＰＳＺ（Ｐｏｌｙｓｉｌａｚａｎｅ）を用いて、トレンチを埋め込む技術が提案された。しかし、ＰＳＺは、ウェットエッチング速度が速く、且つ不均一であるという特性を有することから、ウェットエッチング工程を適用する際に、素子分離膜の有効高さが不均一になるという問題があった。
【０００４】
このような問題を解決するため、近年、素子分離膜の形成時にＰＳＺを用いてトレンチを予め埋め込み、これに所定の深さのリセスを形成した後、その構造全体の上にさらにＨＤＰを蒸着する方法が提案された。以下に、図１Ａ〜図１Ｌを参照してこの方法を説明する。
【０００５】
図１Ａ〜図１Ｌは、従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図である。従来技術に係る素子分離膜形成方法においては、ＰＳＺ膜及びＨＤＰ膜を素子分離膜として用いる。
【０００６】
まず、図１Ａに示すように、基板１上に、ゲート酸化膜２、ゲート電極（フローティングゲート）用ポリシリコン膜３、バッファ酸化膜４、パッド窒化膜５、及びハードマスク用酸化膜６を順に形成する。
【０００７】
次に、図１Ｂに示すように、ハードマスク用酸化膜６、パッド窒化膜５、バッファ酸化膜４、ポリシリコン膜３、ゲート酸化膜２、及び基板１を所定の深さにエッチングしてトレンチ７を形成する。
【０００８】
その後、図１Ｃに示すように、酸化処理を行い、トレンチ７（図１Ｂ参照）の内面に沿ってウォール酸化膜８を形成する。
【０００９】
次に、図１Ｄに示すように、トレンチ７（図１Ｂ参照）の一部を埋め込むように、ウォール酸化膜８を含む構造全体の上にＨＤＰ  ＵＳＧ膜９（以下、「ＨＤＰ膜」という）を蒸着する。
【００１０】
次に、図１Ｅに示すように、トレンチ７（図１Ｂ参照）を完全に埋め込むように、ＨＤＰ膜９を含む構造全体の上にＰＳＺ膜１０を形成する。
【００１１】
次に、図１Ｆに示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を行い、パッド窒化膜５上の酸化物系の物質を全て除去する。すなわち、パッド窒化膜５を研磨停止膜として用いてＣＭＰを行い、パッド窒化膜５上に形成されたＰＳＺ膜１０、ＨＤＰ膜９、及びハードマスク用酸化膜６を全て除去する。
【００１２】
その後、洗浄を行い、パッド窒化膜５上に残留する酸化物系の残留物を除去する。この洗浄により、ＰＳＺ膜１０が所定の厚さ分損失する。これにより、図１Ｆに示すように、ＰＳＺ膜１０の上面がパッド窒化膜５の上面よりも低い形状になる。
【００１３】
続いて、図１Ｇに示すように、ウェットエッチングを行い、ＰＳＺ膜１０を所定の深さに除去する。
【００１４】
次に、図１Ｈに示すように、トレンチ７’（図１Ｇ参照）を埋め込むように、ＰＳＺ膜１０を含む構造全体の上にＨＤＰ膜１１を蒸着する。この工程は、直前の工程においてウェットエッチングを行った際に、ＰＳＺ膜１０が速くエッチングされてしまったことで、素子分離膜の有効高さが最適化されないことになるから、これを補償するための工程である。
【００１５】
次いで、図１Ｉに示すように、ＣＭＰを行い、パッド窒化膜５の上面までＨＤＰ膜１１を研磨する。これにより、トレンチ内に埋め込まれ孤立する素子分離膜１２を形成する。
【００１６】
続いて、図１Ｊに示すように、リン酸溶液（Ｈ３ＰＯ４）を用いてパッド窒化膜５（図１Ｉ参照）を除去し、ウェットエッチング又はドライエッチングを行い、ＨＤＰ膜１１の上に所定の深さのリセスを形成する。このとき、バッファ酸化膜４（図１Ｉ参照）も除去される。これにより、素子分離膜１２Ａを形成する。
【００１７】
次に、図１Ｋに示すように、リセスが形成されたＨＤＰ膜１１を含むポリシリコン膜３上にスペーサ用絶縁膜を蒸着した後、エッチバックを行い、ポリシリコン膜３の両側壁にスペーサ１３を形成する。エッチバック時には、スペーサ１３が形成される間に、スペーサ１３の形状に沿って露出するＨＤＰ膜１１も所定の厚さ分損失する。これにより、隣接するポリシリコン膜３間の素子分離膜１２Ｂの上面の一部に、所定の深さのリセスを形成する。これにより、隣接するポリシリコン膜３間の間隔が狭いことにより発生する寄生キャパシタンスにより生じる干渉を防止することができる。ここで、干渉とは、フラッシュメモリセル同士の干渉を意味する。
【００１８】
次に、図１Ｌに示すように、ウェット洗浄を行い、スペーサ１３（図１Ｋ参照）を除去する。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、上記従来技術に係るフラッシュメモリ素子の素子分離膜形成方法を適用する場合、次のような問題が発生する。
【００２０】
まず、図１Ｂに示すように、ハードマスク用酸化膜６、パッド窒化膜５、バッファ酸化膜４、ポリシリコン膜３、ゲート酸化膜２、及び基板１を所定の深さにエッチングしてトレンチ７を形成するため、トレンチ７のアスペクト比が大きくなる。また、図１Ｈに示すように、大きなアスペクト比を有するトレンチ７’内にＨＤＰ膜１１を蒸着すると、ＨＤＰ膜１１の内部にボイドが発生することがある。さらに、ＨＤＰ膜１１を蒸着する際に、トレンチ７’内でポリシリコン膜３が露出した状態であるため、蒸着の過程においてポリシリコン膜３が損傷することがある。
【００２１】
そして、図１Ｆ及び図１Ｉで説明したように、合計２回のＣＭＰを行うが、この２回のＣＭＰは、ＨＤＰ膜１１のディッシングを生じさせ、その結果、パッド窒化膜５の過度な損失を生じさせ得る。ここで、ディッシングとは、ＨＤＰ膜１１の研磨量が増大することにより、ＨＤＰ膜１１が他の部分に比べて相対的に凹んでしまう現象を意味する。
【００２２】
また、図１Ｋで説明したように、隣接するメモリセル同士の干渉を防止するために、スペーサを形成して、素子分離膜に所定の深さのリセスを形成する方法では、素子分離膜の有効高さが変動する、即ちばらつくという問題が発生する。さらに、形成したスペーサを除去する必要があり、全体の工程が複雑化するという問題がある。
【００２３】
そこで、本発明は、上記の問題を解決するためになされたものであり、その目的は、半導体素子の素子分離膜形成時に発生する、アスペクト比の増大に伴う埋め込み特性の劣化を改善することができる半導体素子の素子分離膜形成方法を提供することにある。
【００２４】
また、本発明の別の目的は、半導体素子の素子分離膜形成時に用いるパッド膜の過度な損失を防止することができる半導体素子の素子分離膜形成方法を提供することにある。
【００２５】
また、本発明のさらに別の目的は、半導体素子の素子分離膜形成工程を単純化し、且つ、隣接するメモリセル同士の干渉を防止することができる半導体素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記の目的を達成するために本発明は、ゲート絶縁膜、ゲート導電膜、及びパッド膜が順に積層された基板を備える半導体素子において、前記パッド膜、前記ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングしてトレンチを形成するステップと、前記トレンチの内面に酸化膜を形成するステップと、前記トレンチの一部を埋め込むように、前記酸化膜を含む第１構造の表面上に第１絶縁膜を形成するステップと、前記トレンチを埋め込むように、前記第１絶縁膜を含む第２構造の表面上に、スピンコート法により第２絶縁膜を形成するステップと、前記パッド膜を研磨停止膜として用いて前記第１絶縁膜及び前記第２絶縁膜を研磨するステップと、前記パッド膜を除去するステップと、前記第１絶縁膜及び前記第２絶縁膜にリセスを形成するステップと、前記第２絶縁膜に所定の深さのリセスを形成するステップとを含む半導体素子の素子分離膜形成方法を提供する。
【発明の効果】
【００２７】
本発明によると、高アスペクト比のトレンチ内にボイドが発生することを抑制することができる。
【００２８】
また、ＰＳＺ膜の蒸着時にポリシリコン膜が損傷することを防止することができ、ディッシングによる素子分離膜の損失及びパッド窒化膜の損失を防止することができる。
【００２９】
また、工程を単純化し、且つ、隣接するゲート電極用ポリシリコン膜間の寄生キャパシタンスを最小化し、隣接するセル同士の干渉を抑制することができる。
【発明を実施するための最良の形態】
【００３０】
以下、添付した図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。添付した図面において、層及び領域の厚さは、明確性を期するために誇張して表記されている。層が他の層又は基板上にあると言及された場合、それは、その層が他の層又は基板上に直接形成されるか、又はそれらの間に第３の層が介在し得ることを意味する。なお、明細書全体において、同じ符号（参照番号）で表示した部分は、同じ構成要素を表す。
【００３１】
図２Ａ図２Ｇは、本発明の実施形態に係る半導体素子の素子分離膜形成方法を説明するための断面図であり、例えば、フラッシュメモリ素子の素子分離膜形成方法を示している。
【００３２】
まず、図２Ａに示すように、基板２０上に、ゲート絶縁膜２１、ゲート電極（フローティングゲート）用ポリシリコン膜２２、バッファ酸化膜２３、パッド膜２４、及びハードマスク用酸化膜２５を順に形成する。ゲート絶縁膜２１は酸化物系の物質を含み、パッド膜２４は窒化物系の物質を含む。以下、ゲート絶縁膜２１をゲート酸化膜２１と称し、パッド膜２４をパッド窒化膜２４と称する。
【００３３】
次に、所定の感光膜パターンを用いて、ハードマスク酸化膜２５をエッチングした後、エッチングされたハードマスク酸化膜２５を用いて、パッド窒化膜２４、バッファ酸化膜２３、ポリシリコン膜２２、ゲート酸化膜２１、及び基板２０を所定の深さにエッチングしてトレンチ（図示せず）を形成する。
【００３４】
その後、酸化処理を行い、前記トレンチの内面に沿って酸化膜２７を形成する。以下、この酸化膜２７を、ウォール酸化膜２７と称する。
【００３５】
次いで、前記トレンチの一部を埋め込むように、ウォール酸化膜２７を含む構造全体の上に絶縁性のＨＤＰ膜２８を蒸着する。このとき、埋め込み特性を確保するために、ウォール酸化膜２７の側壁において７０Å〜１５０Åの厚さを有するように、ＨＤＰ膜２８を全体的に８００Å〜１５００Åの厚さに蒸着する。
【００３６】
次に、図２Ｂに示すように、ＨＤＰ膜２８の段差に沿って、絶縁性のＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜２９を蒸着する。このとき、ＨＴＯ膜２９を、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、１００Å〜３００Åの厚さに蒸着する。
【００３７】
その後、図２Ｃに示すように、トレンチ（図示せず）を完全に埋め込むように、ＨＴＯ膜２９を含む構造全体の上に絶縁性のＰＳＺ膜３０を蒸着する。好ましくは、ＰＳＺ膜３０を、４０００Å〜７０００Åの厚さに蒸着する。このとき、スピンコート法を用いてＰＳＺ膜３０を蒸着するため、高アスペクト比のトレンチ内にＨＤＰ膜を蒸着する際のボイドの発生を抑制することができる。
【００３８】
また、ＨＤＰ膜２８の蒸着時と同様に、ポリシリコン膜２２の側壁にはウォール酸化膜２７が形成されているため、ＰＳＺ膜３０の蒸着時にポリシリコン膜２２が損傷しない。
【００３９】
次いで、図２Ｄに示すように、ＣＭＰを行い、パッド窒化膜２４上に形成された酸化物系の物質を全て除去する。このＣＭＰを行う際に、パッド窒化膜２４を研磨停止膜として用いるため、パッド窒化膜２４上に形成された酸化物系の物質は全て除去される。特に、ＣＭＰを行う間に洗浄を行う際には、ＰＳＺ膜３０の損失を防止するために、フッ化水素（ＨＦ）を用いた洗浄を実施しない。これにより、上面がパッド窒化膜２４の上面と同じ高さの素子分離膜３１を形成する。
【００４０】
このように、本発明の実施形態では、従来技術とは異なり、ＣＭＰが１回で済むため、ディッシングによる素子分離膜３１の損失、及びパッド窒化膜２４の損失を抑制することができる。
【００４１】
その後、図２Ｅに示すように、ＨＤＰ膜２８、ＨＴＯ膜２９、及びＰＳＺ膜３０のエッチング選択比の差がほとんどない低選択比の洗浄液を用いる洗浄を行うか、又はドライ洗浄を行うことにより、ＨＤＰ膜２８、ＨＴＯ膜２９、及びＰＳＺ膜３０の全てを所定の厚さ（高さ）にエッチングする。ここで、低選択比の洗浄液を用いて洗浄を実施する理由は、ＨＤＰ膜２８、ＨＴＯ膜２９、及びＰＳＺ膜３０のウェットエッチング選択比の差により、ＰＳＺ膜３０のエッチング損失が増大することを防止するためである。
【００４２】
次に、リン酸溶液（Ｈ３ＰＯ４）を用いたウェットエッチングを行い、パッド窒化膜２４（図２Ｄ参照）を除去する。これにより、バッファ酸化膜２３上に所定の厚さ（高さ）に突出した構造の素子分離膜３１を形成する。
【００４３】
次に、図２Ｆに示すように、ドライエッチングを行い、素子分離膜３１の上面を所定の深さリセスさせ、素子分離膜３１Ａを形成する。このとき、ドライエッチングを行う理由は、ＰＳＺ膜３０がウェットエッチング時にエッチングされやすいという特性を有するためである。したがって、従来技術のように、素子分離膜の有効高さを最適化するために、後続のＨＤＰ膜をさらに蒸着する必要がないことから、その分工程を単純化することができる。
【００４４】
好ましくは、素子分離膜３１Ａの上面の高さがゲート酸化膜２１の上面から１００Å〜３００Å程度低くなるまでドライエッチングを行い、素子分離膜３１をリセスさせる。このとき、バッファ酸化膜２３（図２Ｅ参照）も除去される。
【００４５】
また、素子分離膜３１をリセスさせることによって露出するポリシリコン膜２２が損傷しないように、このときのドライエッチングには、ポリシリコン膜２２に対して高いエッチング選択比を有するエッチングガスを用いる。
【００４６】
次いで、図２Ｇに示すように、ウェットエッチングを行い、ＰＳＺ膜３０の上面を選択的に所定の深さリセスさせる。これにより、上面の一部がゲート酸化膜２１よりも低く凹んだ形状の素子分離膜３１Ｂを形成する。このようなウェットエッチングを行う理由は、ＰＳＺ膜３０がＨＴＯ膜２９及びＨＤＰ膜２８に比べて相対的に速いウェットエッチング速度を有するという特性を利用して、ＰＳＺ膜３０を選択的にウェットエッチングするためである。好ましくは、ＰＳＺ膜３０を、２００Å〜６００Åの厚さエッチングしてリセスを形成する。
【００４７】
このように、本発明の実施形態に係る半導体素子の素子分離膜形成方法によると、隣接するポリシリコン膜２２間の素子分離膜３１Ｂの上面の一部に所定の深さのリセスを形成することにより、隣接するポリシリコン膜２２間の寄生キャパシタンスを除去することができる。したがって、本発明の実施形態によると、隣接するメモリセル同士の干渉を防止して素子特性を改善することができる。特に、ＰＳＺ膜３０の高いウェットエッチング特性を利用して、素子分離膜３１Ｂの上面の一部に所定の深さのリセスを形成するため、従来技術のように、スペーサの形成及び除去を別途実施する必要がなく、工程を単純化することができる。
【００４８】
本発明によると、次の効果を得ることができる。
【００４９】
第一に、スピンコート法により形成されるＰＳＺ膜を最終トレンチ埋め込み物質として用いることにより、高アスペクト比のトレンチ内にボイドが発生することを抑制することができる。
【００５０】
第二に、ＰＳＺ膜を最終トレンチ埋め込み物質として蒸着する際には、ポリシリコン膜の側壁にはウォール酸化膜が形成されているため、ＰＳＺ膜の蒸着時にポリシリコン膜が損傷することを防止することができる。
【００５１】
第三に、トレンチ内に埋め込まれ孤立する素子分離膜を１回のＣＭＰによって形成することにより、ディッシングによる素子分離膜の損失及びパッド窒化膜の損失を防止することができる。
【００５２】
第四に、ＨＤＰ膜、ＨＴＯ膜、及びＰＳＺ膜を用いて素子分離膜を形成した後、ドライエッチングを行って、素子分離膜の上面を所定の深さリセスさせ、ウェットエッチングを行ってＰＳＺ膜の上面を選択的に除去することにより、従来技術に比べて工程を単純化し、且つ、隣接するゲート電極用ポリシリコン膜間の寄生キャパシタンスを最小化し、隣接するセル同士の干渉を抑制することができる。
【図面の簡単な説明】
【００５３】
【図１Ａ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｂ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｃ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｄ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｅ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｆ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｇ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｈ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｉ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｊ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｋ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図１Ｌ】従来技術に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ａ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｂ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｃ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｄ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｅ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｆ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【図２Ｇ】本発明の実施形態に係る半導体素子の素子分離膜形成方法を示す断面図である。
【符号の説明】
【００５４】
１、２０      基板
２、２１      ゲート酸化膜
３、２２      ゲート電極用ポリシリコン膜
４、２３      バッファ酸化膜
５、２４      パッド窒化膜
６、２５      ハードマスク用酸化膜
８、２７      ウォール酸化膜
９、２８、１１      ＨＤＰ膜
２９          ＨＴＯ膜
１０、３０    ＰＳＺ膜
１２、１２Ａ、１２Ｂ、３１、３１Ａ、３１Ｂ      素子分離膜
【図１Ａ】
2008010865.tif 000003
【図１Ｂ】
2008010865.tif 000004
【図１Ｃ】
2008010865.tif 000005
【図１Ｄ】
2008010865.tif 000006
【図１Ｅ】
2008010865.tif 000007
【図１Ｆ】
2008010865.tif 000008
【図１Ｇ】
2008010865.tif 000009
【図１Ｈ】
2008010865.tif 000010
【図１Ｉ】
2008010865.tif 000011
【図１Ｊ】
2008010865.tif 000012
【図１Ｋ】
2008010865.tif 000013
【図１Ｌ】
2008010865.tif 000014
【図２Ａ】
2008010865.tif 000015
【図２Ｂ】
2008010865.tif 000016
【図２Ｃ】
2008010865.tif 000017
【図２Ｄ】
2008010865.tif 000018
【図２Ｅ】
2008010865.tif 000019
【図２Ｆ】
2008010865.tif 000020
【図２Ｇ】
2008010865.tif 000021