(57)【要約】【課題】複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止する。【解決手段】電子装置の走査回路は、第１電源ライン対（ＰＬ１、ＰＬ２）と、第２電源ライン対（ＰＬ３、ＰＬ４）と、第１相互接続ラインＰＩ１と、第２相互接続ラインＰＩ２とを備える。第１電源ライン対は、第１回路グループに第１電圧を供給する第１電源ラインＰＬ１と第１回路グループに第２電圧を供給する第２電源ラインＰＬ２とで構成される。第２電源ライン対は、第２回路グループに第１電圧を供給する第１電源ラインＰＬ３と第２回路グループに第２電圧を供給する第２電源ラインＰＬ４とで構成される。第１相互接続ラインＰＩ１は、第１電源ラインＰＬ１と第３電源ラインＰＬ３とを接続する。第２相互接続ラインＰＩ２は、第２電源ラインＰＬ２と第４電源ラインＰＬ４とを接続する。【選択図】図１９
2008065085.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置であって、
前記走査回路が、１つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第１回路グループ及び第２回路グループを含む複数の回路グループと、を備え、
前記複数の電源ライン対が、第１電源ライン対及び第２電源ライン対を含み、前記第１電源ライン対が、前記第１回路グループに第１電圧を供給する第１電圧ラインと前記第１回路グループに第２電圧を供給する第２電圧ラインとで構成され、前記第２電源ライン対が、前記第２回路グループに第１電圧を供給する第１電圧ラインと前記第２回路グループに第２電圧を供給する第２電圧ラインとで構成され、
前記第１回路グループと前記第２回路グループとが互いに接続され、
前記複数の相互接続ラインが、前記第１電源ライン対の第１電圧ラインと前記第２電源ライン対の第１電圧ラインとを接続する第１相互接続ラインと、前記第１電源ライン対の第２電圧ラインと前記第２電源ライン対の第２電圧ラインとを接続する第２相互接続ラインとを含む、
ことを特徴とする電子装置。
【請求項２】
前記第１回路グループを構成する複数の第１回路の少なくとも一部から出力される信号が前記第２回路グループを構成する複数の第２回路の少なくとも一部に入力されることを特徴とする請求項１に記載の電子装置。
【請求項３】
前記第１回路グループを構成する複数の第１回路の一部から出力される信号が前記第２回路グループを構成する複数の第２回路の一部に入力され、前記複数の第２回路の他の一部から出力される信号が前記複数の第１回路の他の一部に入力されることを特徴とする請求項１に記載の電子装置。
【請求項４】
前記走査回路は、データをシフトさせるシフトレジスタを含み、該データをシフトさせる経路が前記第１回路グループを構成する複数の第１回路と前記第２回路グループを構成する複数の第２回路とを交互に接続して構成されることを特徴とする請求項１に記載の電子装置。
【請求項５】
固体撮像装置を含む装置として構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の電子装置。
【請求項６】
前記走査回路は、前記画素アレイの行を選択する垂直走査回路であることを特徴とする請求項５に記載の電子装置。
【請求項７】
表示装置を含む装置として構成されていることを特徴とする請求項１乃至４のいずれか１項に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に係り、特に、複数の画素が配列された画素アレイと該画素アレイを走査する走査回路とを含む電子装置に関する。
【背景技術】
【０００２】
固体撮像装置及び液晶表示装置等のような画像を入力又は出力する電子装置として、複数の画素が配列された画素アレイと、該画素アレイを走査する走査回路とを含む装置がある。走査回路は、画素アレイの行を選択する垂直走査回路と、画素アレイの列を選択する水平走査回路とを含む。このような走査回路は、基本構成としてシフトレジスタを含んで構成されうる。
【特許文献１】特開２００２−２４７４５６号公報
【特許文献２】特開２００６−１４０５４９号公報
【特許文献３】特開２００６−１４８５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
固体撮像装置及び液晶表示装置等の電子装置では、大画面化及び高画素数化が進んでいる。これは画素アレイ及びそれを走査する走査回路の大型化、画素数の増加を意味する。走査回路の大型化や画素数の増加により走査回路の電源ライン対の長さが長くなり、抵抗の増加による電圧降下をもたらす。ここで、電源ライン対とは、正側の電源ラインと、負側の電源ラインとを含む用語であるものとする。また、負側の電源ラインは、例えば、グランドラインを含む用語であるものとする。抵抗による電圧降下によって、正側の電源ラインの電圧は正常な電圧よりも降下し、負側の電源ラインは正常な電圧よりも上昇しうる。このような電圧変動によって、論理回路の閾値が設計上の閾値からずれて、論理回路からその次段の論理回路に正しく信号が伝達されず、誤動作が発生しうる。
【０００４】
本発明は、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、複数の画素が配列された画素アレイと、前記画素アレイを走査する走査回路とを含む電子装置に係り、前記走査回路が、１つの方向に沿って配置された複数の電源ライン対と、複数の相互接続ラインと、第１回路グループ及び第２回路グループを含む複数の回路グループとを備える。前記複数の電源ライン対は、第１電源ライン対及び第２電源ライン対を含む。前記第１電源ライン対は、前記第１回路グループに第１電圧を供給する第１電圧ラインと前記第１回路グループに第２電圧を供給する第２電圧ラインとで構成される。前記第２電源ライン対は、前記第２回路グループに第１電圧を供給する第１電圧ラインと前記第２回路グループに第２電圧を供給する第２電圧ラインとで構成される。前記第１回路グループと前記第２回路グループとは、互いに接続される。前記複数の相互接続ラインは、前記第１電源ライン対の第１電圧ラインと前記第２電源ライン対の第１電圧ラインとを接続する第１相互接続ラインと、前記第１電源ライン対の第２電圧ラインと前記第２電源ライン対の第２電圧ラインとを接続する第２相互接続ラインとを含む。
【０００６】
前記電子装置は、例えば、固体撮像装置を含む装置として構成されうる。或いは、前記電子装置は、液晶表示装置等の表示装置として構成されうる。
【発明の効果】
【０００７】
本発明によれば、例えば、複数の画素が配列された画素アレイとそれを走査する走査回路を有する電子装置において、回路間で正しく信号が伝達されないことによる誤動作を防止することができる。
【発明を実施するための最良の形態】
【０００８】
図１０は、ＭＯＳトランジスタのレイアウト図である。図１１は、ＣＭＯＳインバータの回路図である。図１２は、ＣＭＯＳインバータで構成される回路の一例を示す回路図である。図１３は、図１２の回路図に示される回路のレイアウトを示す図である。図１４は、図１２に示す回路とそのレイアウトを模式的に表した図である。図１４では、信号線、電源ライン、回路素子の位置が模式的に示されている。本願においては、このような作図方法によって、信号線、電源ライン、回路素子の位置が模式的に示される場合がある。
【０００９】
図１５は、ダイナミック型の走査回路（ダイナミックシフトレジスタ）の回路とレイアウトを模式的に表した図である。図１５においては、ダイナミック型の走査回路が１つの方向に沿って伸びる１つの電源ライン対によって電力が供給されるように配置されている。電源ライン対は、第１電圧である正側の電圧を供給する第１電源ライン（ＶＤＤライン）ＰＬ１と、第２電圧である負側の電圧を供給する第２電源ライン（ＧＮＤライン）ＰＬ２とで構成される。ここで、第１電圧を供給する電源ラインのことを第１電圧ライン、第２電圧を供給する電源ラインのことを第２電圧ラインと呼ぶこともある。
【００１０】
信号は、左端のＣＭＯＳインバータＩＶの入力端子に入力され、スイッチＳＷを介して次段のインバータＩＶに順次に伝達される。Φ１とΦ２は、スイッチＳＷを開閉するたのクロック信号である。Φ１とΦ２は、活性化期間が重ならないように交互に活性化される。
【００１１】
図１６は、画素が増幅トランジスタを有する増幅型の固体撮像装置の構成を示す模式的なブロック図である。図１６に示す固体撮像装置の水平走査回路１００３ａ、１００３ｂ及び垂直走査回路１００４として、図１５に模式的に示すような走査回路を応用した回路が使用されうる。もちろん、各回路に与えられるべき機能に応じ、回路構成より複雑なものとなる。
【００１２】
近年では、増幅型の固体撮像装置の画素サイズの縮小化が進んでいる。各画素は、図２０に例示するように、受光部（フォトダイオード）ＰＤ、及び、読出用の回路、例えば、増幅トランジスタＱ１などを含みうる。画素サイズの縮小は、走査回路を構成する単位ブロックの縮小を要求する。図１７は、画素サイズを縮小した場合の走査回路の回路とレイアウトを模式的に表した図である。画素サイズが大きい場合には、走査回路を構成する単位ブロックを大きなピッチ（走査回路側から見た画素の幅）内に配置することができる。したがって、全ての回路素子（インバータＩ１〜Ｉ５、スイッチＳ１〜Ｓ５）を１つの電源ライン対が通る領域に配置することができる。一方、画素サイズを縮小した場合には、走査回路を構成する単位ブロックを小さなピッチ内に配置しなければならないので、ピッチと直交する方向に単位ブロックの長さが伸びることになる。単位ブロックの長さが伸びると、単位ブロックを通る電源ライン対の数が増加する。このため、走査回路は、複数の電源ライン対が通る領域内に配置されることになる。図１７に示す例は、走査回路は、２つの電源ライン対が通る領域内に配置されることになる。
【００１３】
増幅型の固体撮像装置では、多画素化とともに広い撮像エリアが重要視されている。これに伴って電源ラインに接続される回路素子数が増加するとともに電源ラインの抵抗が増大する。ここで、図１７に部分的に示されるような構成を有する垂直走査回路の全ての行にハイのデータを書き込む場合を考える。この場合、ある期間にインバータＩ１、Ｉ３、Ｉ５の出力がハイでインバータＩ２、Ｉ３、Ｉ４の出力がローになり、次の期間にインバータＩ１、Ｉ３、Ｉ５の出力がローでインバータＩ２、Ｉ３、Ｉ４の出力がハイになるように制御される。よって、ある期間には第１、第４電源ラインに大電流が流れ、次の期間には第２、第３電源ラインに大電流が流れる。この電流と電源ラインの抵抗とにより電圧降下が生じて、電源電圧が大きく変動する。したがって、信号をやり取りするインバータ間で電源電圧が異なるという問題が生じる。電源電圧が異なると、インバータ間で閾値電圧が異なることになる。一般的には、閾値電圧が同じ（通常は電源電圧の約１／２）であることを前提に設計がなされるため、閾値電圧がそれぞれのインバータで異なると誤動作が起こりうる。即ち、正しく信号が転送されない問題が生じる。
【００１４】
電源ラインに流れる電流には、インバータの貫通電流と、ゲート及び信号ラインの容量負荷を充放電するための充放電電流とが含まれうる。電流値としては、接続されている回路素子数にもよるが、数ｍＡ〜数十ｍＡという場合もありうる。抵抗値は、ライン幅にもよるが、５０〜５００Ω程度と大きな値となる。例えば、４ｍＡの電流が流れると、２ｖｏｌｔの電圧変動が生じうる。この結果、あるインバータの閾値は３．５ｖｏｌｔで、他のインバータの閾値は１．５ｖｏｌｔとなり、信号の正しい伝達ができなくなりうる。
【００１５】
さらに、画素の微細化に伴って走査回路を構成する単位ブロックを小さなピッチ内に配置するために、この電源ラインのライン幅は狭められうる。よって、電源ラインの抵抗値がより大きな値となり、信号の正しい伝達が出来なくなる可能性が高まる。
【００１６】
図１８は、他の走査回路（ダイナミックシフトレジスタ）の回路とレイアウトを模式的に表した図である。図１８に示す例では、クロックΦ１、Φ２のラインの抵抗による波形なまりを改善するために、ある周期毎、例えば数画素〜数百画素ごとにクロックバッファｂｕｆ１、ｂｕｆ２を設けた例である。図１８において、ｂｕｆ１は、ＣＭＯＳスイッチＳ１、Ｓ５、ｂｕｆ２はＣＭＯＳスイッチＳ３にのみ接続されているが、実際は、いずれも例えば数個〜数百個のＣＭＯＳスイッチに接続されうる。また、図１８では簡単化のために略されているが、ｂｕｆ１、ｂｕｆ２は、非反転信号と反転信号とを出力し、ＣＭＯＳスイッチのｎＭＯＳゲートとｐＭＯＳゲートを駆動する。ここで、クロックΦ１がローの状態でクロックΦ２がハイに遷移することを考える。ｂｕｆ２は、多くのＣＭＯＳスイッチに接続されているので、これらのＣＭＯＳスイッチのゲート容量を充放電する必要がある。そのため、ｂｕｆ２を経由して電源ラインに大きな充放電電流が流れる。したがって、電源ラインの抵抗により、数ｖｏｌｔの電源電圧変動が生じる。例えば、第２電圧ライン（グランドライン）の電位が１．５ｖｏｌｔ程度上昇しうる。この時、ｂｕｆ１は、第２電圧ラインの電位を参照して、ＣＭＯＳスイッチのうちｎＭＯＳにはローレベルを与える。しかしながら、第２電圧ラインの電位１．５ｖｏｌｔに上昇するために、ｎＭＯＳがＯＮ状態となり、保持していた信号（シフトさせるべき信号）が失われるという問題が発生する。
【００１７】
以上のように、行列状に複数の画素が配列された画素アレイにおいて行、列をそれぞれ選択する垂直走査回路、水平走査回路のような走査回路は、画素サイズの縮小に伴って長く伸びる。これによって、走査回路は、複数の電源ライン対によって駆動されるように構成されうる。このとき、同一電位であるべき電源ライン間（例えば、１つの電源ライン対の第１電圧ラインと他の電源ライン対の第１電圧ラインとの間）に電位差があると、回路素子間で信号が正しく伝達されず誤動作が起こりうる。
【００１８】
本発明は、このような問題認識を契機としてなされたものである。以下、本発明の好適な実施形態を例示的に説明する。
【００１９】
図１は、走査回路（データをシフトさせるシフトレジスタ）を構成する単位ブロックの表記方法を示している。ここで、単位ブロックは、１つの画素の列方向又は行方向の幅（ピッチ）内に配置されて、１行又は１列分の画素群を選択する回路ブロックである。図１の左側に示された１つの単位ブロックは、図１の右側のように表記される。このような単位ブロックに符号Ａが付されている。
【００２０】
図２は、図１で定義された表記方法にしたがって電源ライン（電圧ライン）の接続を表現した図である。図２に示された例によれば、第１電圧（ＶＤＤ）を供給するための第１電源ライン（第１電源ライン対の第１電圧ライン）と第３電源ライン（第２電源ライン対の第１電圧ライン）とが相互に接続されている。また、第２電圧（ＧＮＤ）を供給するための第２電源ライン（第１電源ライン対の第２電圧ライン）と第４電源ライン（第２電源ライン対の第２電圧ライン）とが相互に接続されている。
【００２１】
例えば、第１電源ラインに直接接続された素子に電流が流れ、第３電源ラインに直接接続された素子に電流が流れない場合において、第１電源ラインに直接接続された素子に流れる電流を第１電源ラインと第３電源ラインとで分配して流すことができる。これにより、第１電圧ラインの電圧降下を抑制することができる。また、例えば、第４電源ラインに直接接続された素子に電流が流れ、第２電源ラインに直接接続された素子に電流が流れない場合において、第４電源ラインに直接接続された素子に流れる電流を第４電源ラインと第４電源ラインとで分配して流すことができる。これにより、第２電圧ラインの電圧上昇を抑制することができる。
【００２２】
以上の構成によれば、第１電源ラインと第３電源ラインとの間の電位差、第２電源ラインと第４電源ラインとの間の電位差をなくし、前述の信号の伝達に関する誤動作が解決される。
【００２３】
なお、図２に示す例では、単位ブロックごとに、同一電圧を供給すべき電源ライン（電圧ライン）を相互に接続されている。また、図２に示す例では、第１電源ライン対（ＰＬ１、ＰＬ２）によって電力が供給されるインバータとスイッチで構成される複数の第１回路によって第１回路グループが構成されている。また、第１電源ライン対（ＰＬ３、ＰＬ４）によって電力が供給されるインバータとスイッチで構成される複数の第２回路によって第２回路グループが構成されている。ここで、複数の第１回路の一部から出力される信号が複数の第２回路の一部に入力され、複数の第２回路の他の一部から出力される信号が複数の第１回路の他の一部に入力されている。このように複数の第１回路と複数の第２回路とが交互に接続されて、データをシフトさせる経路が構成される。
【００２４】
図４は、３つの電源ライン対で駆動されるように構成された走査回路の構成例を示す図である。なお、図４では、一部の信号ラインの図示が省略されている。第１電源ライン対は、第１電圧（ＶＤＤ）を供給する第１電源ライン（第１電圧ライン）ＰＬ１と、第２電圧（ＧＮＤ）を供給する第２電源ライン（第２電圧ライン）ＰＬ２とで構成される。第２電源ライン対は、第１電圧（ＶＤＤ）を供給する第３電源ライン（第１電圧ライン）ＰＬ３と、第２電圧（ＧＮＤ）を供給する第４電源ライン（第２電圧ライン）ＰＬ４とで構成される。第３電源ライン対は、第１電圧（ＶＤＤ）を供給する第５電源ライン（第１電圧ライン）ＰＬ５と、第２電圧（ＧＮＤ）を供給する第６電源ライン（第２電圧ライン）ＰＬ６とで構成される。
【００２５】
第１電源ラインＰＬ１、第３電源ラインＰＬ３、第５電源ラインＰＬ５は、いずれも第１電圧ラインであり、相互に第１相互接続ラインＰＩ１によって接続されている。第２電源ラインＰＬ２、第４電源ラインＰＬ４、第６電源ラインＰＬ６は、いずれも第２電圧ラインであり、相互に第２相互接続ラインＰＩ３によって接続されている。
【００２６】
第１〜第６電源ラインＰＬ１〜ＰＬ６は、例えば、第１メタル層で構成され、第１、第２相互接続ラインＰＩ１、ＰＩ２は、例えば、第２メタル層で構成されうる。第１電源ラインＰＬ１、第３電源ラインＰＬ３、第５電源ラインＰＬ５と第１相互接続ラインＰＩ１とは、ビア４０１によって接続されうる。第２電源ラインＰＬ２、第４電源ラインＰＬ４、第６電源ラインＰＬ６と第２相互接続ラインＰＩ３とは、ビア４０２によって接続されうる。
【００２７】
図１９は、３つの電源ライン対で駆動されるように構成された走査回路の他の構成例を示す図である。この構成例は、電源ライン及び相互接続ラインの配置は、図４に示す例と同様である。第１電源ライン対（ＰＬ１、ＰＬ２）が配置された領域Ａ１には、クロックバッファｂｕｆ１、ｂｕｆ２（第１回路グループ）が配置されうる。第２電源ライン対（ＰＬ３、ＰＬ４）が配置された領域Ａ２には、シフトデータを転送する転送回路（Ｉ１、Ｓ１、Ｉ３、Ｓ３、Ｉ５、Ｓ５・・・；第２回路グループ）が配置されうる。クロックバッファ及び転送回路によってシフトレジスタが構成される。第３電源ライン対（ＰＬ５、ＰＬ６）が配置された領域Ａ３には、シフトレジスタからの出力をバッファリングして画素アレイに出力する出力バッファ（ｏｂ１、ｏｂ２；第３回路グループ）が配置されうる。
【００２８】
図３は、電源ラインの他の接続方法を示す図である。図３に示す例は、図２に示す例から相互接続ラインを間引いた構成を有する。例えば、図４から明らかなように、相互接続ラインを配置するためには、そのための領域が必要であり、これがレイアウト面積の増大を齎しうる。そこで、図３に示す例のように、相互接続ラインを間引くことによってレイアウト面積の増加を抑えることも考慮されるべきである。
【００２９】
図５は、図２又は図３に示す構成から相互接続ラインを取り除いた走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。ここでは、第２電源ライン（第２電圧ライン）ＰＬ２に電流が流れ、第４電源ライン（第２電圧ライン）ＰＬ４に電流が流れていない場合を示している。また、この例では、走査回路の両側から電圧を供給しているので、第２電源ラインＰＬ２の電圧分布が山形をしている。図５において、矢印は、誤動作を起こす２つの電源ラインＰＬ２、ＰＬ４間の電圧差の閾値を示している。２つの電源ラインＰＬ２、ＰＬ４間に矢印で示される電位差以上の電位差が生じると誤動作を起こす。
【００３０】
図６は、図２に示すように短い間隔で相互接続ラインを配置した走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。図６に示すように、２つの電源ラインＰＬ２、ＰＬ４間に電位差はあらゆる点でゼロになっている。また、電源ラインの抵抗値も半分になるため、電源ラインにおける電圧上昇も半減している。当然ながら、誤動作は生じない。
【００３１】
図７は、図３で例示するように相互接続ラインを間引いて配置した場合、より具体的には２箇所に相互接続ラインを配置した走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。第２電源ラインＰＬ２と第４電源ラインＰＬ４との間の電位差は０ではないが、誤動作を引き起こすレベルを下回ることができており、配線スペースも大幅に削減できている。
【００３２】
具体的には、垂直方向に３０００行ある固体撮像装置の走査回路を想定した場合、相互接続ラインの幅を０．６μｍとし、２行単位で相互接続ラインを配置したとすると、相互接続ラインの幅の合計は０．６ｘ１５００＝９００μｍにも達する。これに対して、相互接続ラインの配置箇所が２箇所であれば、１．２μｍほどにしかならない。これは、固体撮像装置などの画素サイズを縮小する上では重要なことである。
【００３３】
以上のような電源ライン及び相互接続ラインの配置は、固体撮像装置においては、垂直走査回路において特に有効である。垂直走査回路は、転送スイッチ、選択スイッチ、リセットトランジスタ等を駆動する必要があるために多くの論理回路及び出力バッファを有する。したがって、垂直走査回路の単位ブロックは、行方向に細長く伸びて、複数対の電源ラインで駆動されることになる。
【００３４】
以下、本発明に係る電子装置の例として、固体撮像装置及び表示装置、更には固体撮像装置を含む撮像装置の構成例を挙げる。
【００３５】
［第１実施例］
垂直方向に３０００行、水平方向に４０００列の画素配列を有する固体撮像装置において、垂直走査回路として、図２に例示するダイナミック型の走査回路を配置した。単位ブロックごとに、第１電源ラインＰＬ１と第３電源ラインＰＬ３を０．４μｍ幅の第１相互接続ラインＰＩ１で接続し、第２電源ラインと第４電源ラインＰＬ４とを０．４μｍ幅の第２相互接続ラインＰＩ２で接続した。その結果、図６に示す電圧分布となり、誤動作のない良好な固体撮像装置を得ることができた。
【００３６】
［第２実施例］
垂直方向に３０００行、水平方向に４０００列の画素配列を有する固体撮像装置において、垂直走査回路として、図８に例示するスタティック型の走査回路に相互接続ラインを追加した回路を用いた。スタティック型の走査回路は、ダイナミック型の走査回路よりも単位行当りのスイッチの数、インバータの数が２倍になっており、多くの電源ラインに渡るため、誤動作が発生しやすい回路である。相互接続ラインは、１００行単位で３０箇所に配置した。スタティック型の走査回路は、素子数が多いことから、０．４μｍ幅の相互接続ラインのための空間も画素サイズを縮小する上で大きな損失となる。本実施例では、相互接続ラインのための空間を省きながら、誤動作のない良好な固体撮像装置を得ることができた。
【００３７】
［第３実施例］
垂直方向に３０００行、水平方向に４０００列の画素配列を有する固体撮像装置において、受光部ＰＤから増幅トランジスタＱ１のゲートに電荷を転送するための転送スイッチＱ３の転送効率を上げるため、電源電圧ＶＤＤを５ｖｏｌｔから６ｖｏｌｔに上げた。電源電圧ＶＤＤの上昇に伴い、貫通電流は電源電圧ＶＤＤの自乗、充放電電流は電源電圧ＶＤＤに比例するように増加するため、誤動作の可能性がより大きくなる。
【００３８】
そこで、約３０箇所に相互接続ラインを配置した。この際、走査回路における中央部が密であり、両端に向かって粗になるように、略等比級数で示される位置に相互接続さラインを配置した。これにより、走査回路の中央部における電圧差が低減した。
【００３９】
固体撮像装置においては、図２０に示す画素内の各スイッチの制御端子に垂直走査回路から制御信号を提供して行単位で信号の読み出しを行なう。これらのスイッチのうちリセットスイッチＱ２、選択スイッチＱ４は、単純な回路的なスイッチである。一方、転送スイッチＱ３は、光電変換部ＰＤを構成する埋め込み型のフォトダイオードに蓄積された電荷を全て増幅トランジスタＱ１のゲートに転送する必要がある。良好な転送を達成するためには、転送スイッチＱ３のゲートに高い電圧を印加する必要がある。また、転送スイッチＱ３は、フォトダイオードに接する唯一のスイッチであることから、フォトダイオードに発生する暗電流を抑制するために転送スイッチＱ３を十分にＯＦＦさせる必要があり、負電源の使用が好ましい。よって、固体撮像装置の垂直走査回路では、正側電源電圧と負側電源電圧との間に高い電位差が求められる。したがって、固体撮像装置の垂直走査回路では、前述のような問題が顕在化しやすく、本発明の適用が望まれる回路である。
【００４０】
［第４実施例］
本発明は、液晶表示装置等の表示装置の走査回路にも好適である。図９は、液晶表示装置の概略構成を示す図である。画像信号入力端子１７ａ、１７ｂに画像信号が入力され、アンプ１５ａ、１５ｂを通して、画像信号が共通信号線１６ａ、１６ｂに出力される。画像信号は、画素配列部１１内の画素に書き込まれる。より具体的には、各画素は、書き込みスイッチと画素電極とを有し、水平走査回路１３ａ、１３ｂと垂直走査回路１４により選択された書き込みスイッチを介して画素電極に画像信号が書き込まれる。
【００４１】
液晶表示装置においては、液晶を反転させるために、高い電圧を画素電極に書き込む必要がある。また、画像信号は、液晶の焼きつきを防止するために、交流的な信号とされる。よって、画素配列部１１を駆動する走査回路も高い電圧で駆動される。本実施例では、１５ｖｏｌｔ電源を用いた。また、液晶表示装置は、表示規格とは関係なく、１０００万画素とした。本実施例においては、高耐圧のＭＯＳトランジスタを使用するため、各トランジスタのサイズが大きくなるため、複数対の電源ラインにわたって走査回路が配置される。相互接続ラインは、２行単位で配置した。この結果、誤動作のない良好な液晶表示装置を得ることができた。
【００４２】
［第５実施形態］
第１実施例に係る固体撮像装置の走査回路に対して、逆方向に走査する機能、走査順番を切り替える機能、読み飛ばしを行なう機能などを付加した。これにより、第１実施例１よりも素子数が増えるため、電源ライン対が１０対になった。加えて、貫通電流及び充放電電流が増大した。本実施例においては、読み飛ばし位置を２００行単位で配置した。よって、走査回路の大きなブロック単位が２００行単位となった。この大きなブロック単位ごとに相互接続ラインを配置した。このように大きなブロック単位ごとに相互接続ラインを配置することは、誤動作を抑制する他にブロック単位で起こりやすい固定パタン的な不具合や動作不良を抑制することができ、効率的な配置をすることができた。
【００４３】
［固定撮像装置の適用例］
図２１は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置４００は、第１、第２実施形態の光電変換装置１００、１０１に代表される固体撮像装置１００４を備える。
【００４４】
被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から複数チャンネルで出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって各種の補正、データ圧縮などがなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。
【００４５】
ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。撮像装置４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像装置４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。
【００４６】
次に、図２１に示す撮像装置４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。
【００４７】
次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。
【００４８】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算１００９によりメモリ部１０１０に蓄積される。
【００４９】
その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。
【図面の簡単な説明】
【００５０】
【図１】走査回路を構成する単位ブロックの表記方法を示す図である。
【図２】図１で定義された表記方法にしたがって電源ライン（電圧ライン）の接続を表現した図である。
【図３】電源ラインの他の接続方法を示す図である。
【図４】３つの電源ライン対で駆動されるように構成された走査回路の構成例を示す図である。
【図５】図２又は図３に示す構成から相互接続ラインを取り除いた走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。
【図６】短い間隔で相互接続ラインを配置した走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。
【図７】相互接続ラインを２箇所に配置した走査回路の第２電圧ライン（グランドライン）の電圧を走査方向に沿って見た図である。
【図８】スタティック型の走査回路の回路図である。
【図９】液晶表示装置のブロックレイアウト図である。
【図１０】ＭＯＳトランジスタのレイアウト図である。
【図１１】ＣＭＯＳインバータの回路図である。
【図１２】ＣＭＯＳインバータで構成される回路の一例を示す回路図である。
【図１３】図１２の回路図に示される回路のレイアウトを示す図である。
【図１４】図１２に示す回路とそのレイアウトを模式的に表した図である。
【図１５】ダイナミック型の走査回路の回路とレイアウトを模式的に表した図である。
【図１６】固体撮像装置のブロックレイアウト図である。
【図１７】画素サイズを縮小した場合の走査回路の回路とレイアウトを模式的に表した図である。
【図１８】他のダイナミック型の走査回路（ダイナミックシフトレジスタ）の回路とレイアウトを模式的に表した図である。
【図１９】３つの電源ライン対で駆動されるように構成された走査回路の他の構成例を示す図である。
【図２０】固体撮像装置に用いられる画素等価回路図
【図２１】本発明の好適な実施形態の撮像装置の概略構成を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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