(57)【要約】【課題】テスト時間を増やすことなくテストピンの個数を低減できる半導体集積回路を提供する。【解決手段】回路Ｋ1〜ＫNには、１個の入力テストピンから入力された同一のテスト入力値が入力される。回路Ｋ1からの第１テスト出力値は、チップ外部に設けられた図示しない比較手段へ入力され所定の期待値と比較される。また、回路Ｋ1からの第１テスト出力値は、一致不一致検出回路Ｄへ入力される。また、回路Ｋ2〜ＫNからの第２テスト出力値は、一致不一致検出回路Ｄへ入力される。一致不一致検出回路Ｄは、回路Ｋ2〜ＫNからの第２テスト出力値を、それぞれ、回路Ｋ１からの第１テスト出力値と比較する。【選択図】図１
2008134067.tif 000002
【特許請求の範囲】
【請求項１】
複数個の同一の回路を搭載した半導体集積回路であって、
複数個の前記回路に含まれる一の回路からのテスト出力値である第１テスト出力値と複数個の前記回路に含まれる前記一の回路以外の他の回路からのテスト出力値である第２テスト出力値との比較を行い、一致不一致を示す判定信号を出力する一致不一致検出回路
を備える半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路であって、
前記一致不一致検出回路は、前記他の回路の各々ごとに設けられる複数の一致不一致検出回路である
半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路であって、
前記一致不一致検出回路は、前記他の回路に共通に設けられる一の一致不一致検出回路である
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路であって、
前記一致不一致検出回路へ、前記第２テスト出力値または前記一致不一致検出回路の正常性を確認するための正常性確認値を選択的に入力させる選択手段
をさらに備える半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路であって、
前記正常性確認値は、前記一致不一致検出回路の比較結果が不一致となるような値を含む
半導体集積回路。
【請求項６】
請求項４に記載の半導体集積回路であって、
前記正常性確認値は、前記回路への入力テストピンから与えられる値を含む
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、テストピン数やテスト時間を低減するための技術に関する。
【背景技術】
【０００２】
複数個の回路を搭載した半導体集積回路においては、チップ外部に接続された複数個のピンのうちモード設定用に割り当てられたピン（モードピン）を用いて通常モードからテストモードに移行した状態で、各回路のテストが行われる。以下では、上記の複数個のピンのうち、テストに用いられるものをテストピンと呼ぶ。従来の半導体集積回路におけるテストについては、例えば特許文献１に開示されている。
【０００３】
Ｎ個の回路を搭載した半導体集積回路においては、１ビット分のテストを行うために、Ｎ個の回路に対して、Ｎ個の入力テストピンを介して、それぞれ、外部から１ビットのテスト入力値を入力し、Ｎ個の出力テストピンを介して、それぞれ、外部へテスト出力値を出力させる。そして、このテスト出力値を、それぞれ、所定の期待値（１ビット）と比較することにより、各回路のテストを行っている。
【０００４】
従って、１ビット分のテストを行うためには、（２×Ｎ）個のテストピンが必要となるので、ｎビット分のテストを行うためには、（２×Ｎ×ｎ）個のテストピンが必要となる。よって、回路数Ｎやビット長ｎの値に応じて、必要なテストピンの個数が膨大となるという問題点があった。
【０００５】
このような問題点を解決するために、Ｎ個の回路において、テスト時間を順次ずらすことにより、１回路ずつテストを行うことが可能である。すなわち、Ｎ個のセレクタを用いて選択された１個の回路をｎ個の入力テストピンおよびｎ個の出力テストピンに接続することにより１回（１周期）のテストを行う。これをＮ回（Ｎ周期）繰り返すことにより、ｎ個の入力テストピンおよびｎ個の出力テストピンからなる計（２×ｎ）個のテストピンを用いて、Ｎ個の回路をテストすることが可能となる。
【０００６】
【特許文献１】特開平６−２４２１８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、セレクタを用いてテスト時間をずらして順次テストを行う場合には、テストピンの個数は１／Ｎ倍にできるが、テスト時間がＮ倍に増えてしまうという問題点があった。
【０００８】
本発明は以上の問題点を解決するためになされたものであり、テスト時間を増やすことなくテストピンの個数を低減できる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一実施の形態において、全回路には、１個の入力テストピンから入力された同一のテスト入力値が入力される。一の回路からの第１テスト出力値は、チップ外部に設けられた図示しない比較手段へ入力され所定値と比較される。また、一の回路からの第１テスト出力値は、一致不一致検出回路へ入力される。また、他の回路からの第２テスト出力値は、一致不一致検出回路へ入力される。一致不一致検出回路は、他の回路からの第２テスト出力値を、それぞれ、一の回路からの第１テスト出力値と比較する。
【発明の効果】
【００１０】
本発明によれば、チップ外部へ出力すべき情報を纏めることができるので、テスト時間を増やすことなくテストピンの個数を低減できる。
【発明を実施するための最良の形態】
【００１１】
本発明は、同一の回路においては、同一のテスト入力値が入力された場合には、テストの結果として出力されるテスト出力値も同一となることに着目し、出力テストピンを低減することを特徴とする。以下、本発明の各実施の形態について、図面を用いて詳細に説明する。
【００１２】
＜実施の形態１＞
図１は、実施の形態１に係る半導体集積回路の構成を示す模式図である。
【００１３】
図１においては、半導体集積回路は、Ｎ（２以上の整数）個の同一の回路Ｋ1〜ＫNを搭載している。この半導体集積回路においては、一点鎖線で示されるように、チップ外部に接続された複数個のピンのうちモード設定用に割り当てられたピン（モードピン）を用いて通常モードからテストモードに移行した状態で、各回路のテストが行われる。以下では、半導体集積回路がテストモードに設定されている場合におけるテスト動作について説明する。なお、点線で示されるように、各回路の前段および後段にはセレクタが配置されており、モードに応じて各回路の入出力信号を切り替えている。
【００１４】
テストモードにおいては、回路Ｋ1〜ＫNには、ｎ個の入力テストピンから入力された同一のテスト入力値（ｎ（２以上の整数）ビット）が入力される。
【００１５】
回路Ｋ1（一の回路）から出力されたテスト出力値（第１テスト出力値）は、二経路に分岐される。一方経路において、回路Ｋ1からの第１テスト出力値は、チップ外部に設けられた図示しない比較手段へ入力され所定の期待値（ｎビット）と比較される。比較手段は、比較の結果、回路Ｋ1から出力されたテスト出力値と期待値とが一致している場合には値”１”を出力し、一致していない場合には値”０”を出力する。なお、期待値とは、正常な動作において回路Ｋ1〜ＫNから出力される（と期待される）テスト出力値である。
【００１６】
また、他方経路においては、回路Ｋ1からの第１テスト出力値は、一致不一致検出回路Ｄへ入力される。
【００１７】
また、回路Ｋ2〜ＫN（他の回路）から出力されたテスト出力値（第２テスト出力値）は、一致不一致検出回路Ｄへ入力される。一致不一致検出回路Ｄは、回路Ｋ2〜ＫNからの第２テスト出力値を、それぞれ、回路Ｋ1からのテスト出力値と比較する。そして、比較の結果、全てが一致している場合には判定フラグＦ（判定信号）として値”１”を出力し、一致していないものがある場合には判定フラグＦとして値”０”を出力する。
【００１８】
図２は、図１の一致不一致検出回路Ｄの内部構成を示す模式図である。図２に示されるように、一致不一致検出回路Ｄは、（Ｎ−１）個のＸＯＲ回路（２入力）と１個のＡＮＤ回路（（Ｎ−１）入力）との組を備えている。なお、図２においては、テスト入力値の１ビット分に相当する構成のみが示されており、ｎビット長のテスト入力値に対しては、このような組がｎ組備えられることとなる。
【００１９】
（Ｎ−１）個のＸＯＲ回路には、それぞれ、回路Ｋ2〜ＫNからの第２テスト出力値が一方入力端子へ、回路Ｋ１からの第１テスト出力値が他方入力端子へ入力される。そして、各ＸＯＲ回路は、一方入力端子へ入力された信号と他方入力端子へ入力された信号とが一致する場合にのみ、値”１”をＡＮＤ回路へ入力させる。ＡＮＤ回路は、（Ｎ−１）個の入力端子から入力された信号が全て値”１”である場合にのみ、値”１”を出力する。これにより、一致不一致検出回路Ｄは、回路Ｋ2〜ＫNからの第２テスト出力値の全てが回路Ｋ1からの第１テスト出力値に一致する場合にのみ値”１”を出力することができる。
【００２０】
なお、ｎビット長のテスト入力値に対しては、ｎ個のＡＮＤ回路の後段に１個のＡＮＤ回路（ｎ入力）を接続し、この１個のＡＮＤ回路から出力される信号を判定フラグＦとすればよい。すなわち、前段のｎ個のＡＮＤ回路全てから値”１”が出力された場合にのみ、後段の１個のＡＮＤ回路から値”１”が出力される。
【００２１】
図１においては、回路Ｋ1〜ＫNは、同一のテスト入力値が入力されるので、全てが正常である場合には、出力されるテスト出力値も全て同一となることが期待される。従って、比較手段または一致不一致検出回路Ｄから値”０”が出力されているかどうかを検出することにより、半導体集積回路の不具合を検出することができる。すなわち、チップ外部には、図示しない不具合検出手段が設けられており、比較手段および一致不一致検出回路Ｄからいずれも値”１”が出力されている場合には不具合として検出せず、比較手段または一致不一致検出回路Ｄもしくはこれらの両方から値”０”が出力されている場合には不具合として検出する。
【００２２】
このように、本実施の形態に係る半導体集積回路においては、回路Ｋ2〜ＫNからのテスト出力値の全てを出力テストピンを介してチップ外部へ出力するのではなく、一致不一致検出回路Ｄで比較を行った後に、１個の判定フラグＦに纏めてチップ外部へ出力する。従って、チップ外部へ出力すべき情報を（Ｎ−１）ビットから１ビットに纏めることができるので、必要なテストピンの個数を低減することができる。また、回路Ｋ1〜ＫNをＮ周期ではなく１周期でテストするので、テスト時間がＮ倍に増えることを防ぐことができる。
【００２３】
＜実施の形態２＞
実施の形態１では、一致不一致検出回路Ｄにおいて、例えば常に値”１”が出力されるような不具合が発生した場合には、回路Ｋ1〜回路ＫNの不具合を検出できない。従って、回路Ｋ1〜回路ＫNのテストを行う前工程において、一致不一致検出回路Ｄの正常性を確認してもよい。
【００２４】
図３は、実施の形態２に係る半導体集積回路の構成を示す模式図である。図３は、実施の形態１に係る図１の半導体集積回路において、一致不一致検出回路Ｄの正常性を確認するために、回路Ｋ2〜ＫNと一致不一致検出回路Ｄとの間に、それぞれ、セレクタＭ1〜ＭN-1（選択手段）を介在させたものである。
【００２５】
セレクタＭ1〜ＭN-1は、図示しないセレクト信号入力端子を備えており、チップ外部から入力されるセレクト信号に応じて、入力端子Ｔ１〜Ｔ２へ入力された二信号から一方を選択し出力するものである。セレクタＭk（１≦ｋ≦（Ｎ−１））においては、入力端子Ｔ１へは回路Ｋk+1から第２テスト出力値が入力され、入力端子Ｔ２へは期待値とは異なるｎビット長の値（以下では非期待値と呼ぶ）が入力されるものとする。なお、この非期待値としては、期待値と異なる一の値（例えば期待値の反転値）が入力されてもよく、あるいは、期待値とは異なる複数の値が時間をずらして順次入力されてもよい。また、このｎビット長の非期待値は、入力テストピンとは異なるｎ個のテストピンから入力され（Ｎ−１）個に分配されるものとする。
【００２６】
以下では、図３を参照して、回路Ｋ1〜ＫNのテストの前工程において一致不一致検出回路Ｄの正常性を確認する工程について説明する。具体的には、非期待値をセレクタＭ1〜ＭN-1の入力端子Ｔ２へ順次入力させて、一致不一致検出回路Ｄが正常に動作し値”０”を出力させるかどうかを確認する。
【００２７】
まず、セレクタＭ1において非期待値を選択させるとともにセレクタＭ2〜ＭN-1において回路Ｋ3〜ＫNからの第２テスト出力値をそれぞれ選択させ、一致不一致検出回路Ｄが正常に値”０”を出力するかどうかを確認する。これにより、回路Ｋ2に不具合が発生した場合に一致不一致検出回路Ｄが正常に動作するかどうかを確認することができる。
【００２８】
次に、セレクタＭ2において非期待値を選択させるとともにセレクタＭ1，Ｍ3〜ＭN-1において回路Ｋ2，Ｋ4〜ＫNからの第２テスト出力値をそれぞれ選択させ、一致不一致検出回路Ｄが正常に値”０”を出力するかどうかを確認する。これにより、回路Ｋ3に不具合が発生した場合に一致不一致検出回路Ｄが正常に動作するかどうかを確認することができる。
【００２９】
以下、同様に、回路Ｋ4〜ＫNに関しても、一致不一致検出回路Ｄが正常に動作するかどうかを確認する。これにより、回路Ｋ2〜ＫN全てに関して、一致不一致検出回路Ｄの正常性を確認することができる。
【００３０】
すなわち、図３の半導体集積回路は、一致不一致検出回路Ｄの正常性を確認するための正常性確認値として、非期待値を用いることにより、比較の結果が不一致となるようにしている。
【００３１】
このように、本実施の形態に係る半導体集積回路においては、セレクタＭ1〜ＭN-1を介して、一致不一致検出回路Ｄへ、第２テスト出力値または正常性確認値を選択的に入力させている。従って、回路Ｋ1〜回路ＫNのテストを行う前工程において、一致不一致検出回路Ｄの正常性を確認することができる。よって、テストの精度を高めることが可能となる。
【００３２】
＜実施の形態３＞
実施の形態２においては、入力テストピンとは異なるｎ個のテストピンから入力される非期待値を正常性確認値として用いることにより比較の結果が不一致となるようにする場合について説明した。しかし、これに限らず、あるいは、正常性確認値は、入力テストピンから与えられてもよい。
【００３３】
図４は、実施の形態３に係る半導体集積回路の構成の一の例を示す模式図である。図４は、図３の半導体集積回路において、回路Ｋ1と一致不一致検出回路Ｄとの間にもセレクタを介在させる（回路Ｋ1〜ＫNと一致不一致検出回路Ｄとの間にそれぞれ介在するセレクタがセレクタＭ1〜ＭNとなるようにリナンバーする）とともに、セレクタＭ1〜ＭNそれぞれに、入力端子Ｔ３を設けテスト入力値を入力させるものである。
【００３４】
また、セレクタＭkの入力端子Ｔ２へは、図３においては、ｎビット長の非期待値が入力されるが、図４においては、１ビット長の分配信号が入力されるものとする。なお、この分配信号は、入力テストピンとは異なる１個のテストピンから入力され（Ｎ−１）個に分配されるものとする。
【００３５】
以下では、図４を参照して、回路Ｋ1〜ＫNのテストの前工程において一致不一致検出回路Ｄの正常性を確認する工程について説明する。なお、セレクタＭ1〜ＭNの入力端子Ｔ２へ入力される１ビット値の分配信号は、常に、値”０”を取るものとする。また、ｎビット値のテスト入力値は、１回路のテストにおいて、”１００・・・００”（第１ビットのみが値”１”）、”０１０・・・００”（第２ビットのみが値”１”）から”０００・・・０１”（第ｎビットのみが値”１”）までのｎ通りの値を順次取っていくものとする（ｎ周期）。
【００３６】
まず、セレクタＭ1において値”０”の分配信号を選択させるとともにセレクタＭ2〜ＭNにおいて回路Ｋ2〜ＫNからの第２テスト出力値をそれぞれ選択させる。そして、この状態で、テスト入力値を上記のｎ通りに順次変化させ、一致不一致検出回路Ｄが正常に値”０”を出力するかどうかを確認する。これにより、回路Ｋ1に不具合が発生した場合に一致不一致検出回路Ｄが正常に動作するかどうかを確認することができる。また、テスト入力値を上記のｎ通りに順次変化させることにより、図２の組のｎ組分について順次確認することが可能となる。なお、図２において、値”０”の分配信号は、（ｎ×Ｎ）個の全てのＸＯＲ回路へ入力されるものとする（すなわち、セレクタＭkは、入力された１ビット長の値”０”をｎビット長の値”０００・・・００”へ変換する）。
【００３７】
次に、セレクタＭ２において値”０”の分配信号を選択させるとともにセレクタＭ1，Ｍ3〜ＭNにおいて回路Ｋ1，Ｋ3〜ＫNからの第２テスト出力値をそれぞれ選択させる。そして、この状態で、テスト入力値を上記のｎ通りに順次変化させ、一致不一致検出回路Ｄが正常に値”０”を出力するかどうかを確認する。これにより、回路Ｋ2に不具合が発生した場合に一致不一致検出回路Ｄが正常に動作するかどうかを確認することができる。
【００３８】
以下、同様に、回路Ｋ3〜ＫNに関しても、一致不一致検出回路Ｄが正常に動作するかどうかを確認する。これにより、回路Ｋ1〜ＫN全てに関して、一致不一致検出回路Ｄの正常性を確認することができる。
【００３９】
このように、本実施の形態に係る半導体集積回路においては、一致不一致検出回路Ｄの正常性を確認するための正常性確認値を入力テストピンから与えている。従って、実施の形態２に比べて、テストピンの個数をさらに低減できるという効果を奏する。
【００４０】
なお、上述においては、図４等を用いて、回路Ｋ1から出力されたテスト出力値のみを期待値と比較する場合について説明した。しかし、これに限らず、あるいは、図５に示されるように、セレクタＭを設けることにより、回路Ｋ1からのテスト出力値のみならず回路Ｋ2〜ＫNからのテスト出力値についても、期待値との比較を行ってもよい。これにより、回路Ｋ2〜回路ＫNのいずれにおいて不具合が発生したかを特定することが可能となる。
【００４１】
また、図４の半導体集積回路に限らず、図１，３の半導体集積回路においてセレクタＭを設けてもよい。
【００４２】
＜実施の形態４＞
図６は、実施の形態４に係る半導体集積回路の構成を示す模式図である。図６は、実施の形態１に係る図１の半導体集積回路において、一致不一致検出回路Ｄを、回路Ｋ2〜回路ＫNそれぞれに対応する一致不一致検出回路Ｄ1〜ＤN-1として設け、判定フラグＦ1〜ＦN-1を出力させたものである。一致不一致検出回路Ｄ1〜ＤN-1は、図２において、後段の１個のＡＮＤ回路（図示せず）を省き、前段のｎ個のＡＮＤ回路からの出力をそれぞれ判定フラグＦ1〜ＦN-1としたものである。
【００４３】
このように、本実施の形態に係る半導体集積回路においては、回路Ｋ2〜回路ＫNそれぞれに対応する一致不一致検出回路Ｄ1〜ＤN-1を用いることにより、（Ｎ−１）個の判定フラグＦ1〜ＦN-1を出力させる。従って、実施の形態１の効果に加えて、回路Ｋ2〜回路ＫNのいずれにおいて不具合が発生したかを特定することができるという効果を奏する。
【図面の簡単な説明】
【００４４】
【図１】実施の形態１に係る半導体集積回路の構成を示す模式図である。
【図２】実施の形態１に係る一致不一致検出回路の内部構成を示す模式図である。
【図３】実施の形態２に係る半導体集積回路の構成を示す模式図である。
【図４】実施の形態３に係る半導体集積回路の構成の一の例を示す模式図である。
【図５】実施の形態３に係る半導体集積回路の構成の他の例を示す模式図である。
【図６】実施の形態４に係る半導体集積回路の構成を示す模式図である。
【符号の説明】
【００４５】
Ｄ  一致不一致検出回路、Ｆ  判定フラグ、Ｋ  回路、Ｍ  セレクタ、Ｔ１〜Ｔ３  入力端子。
【図１】
2008134067.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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