(57)【要約】【課題】可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品を提供する。【解決手段】第１の導電体３と第１の誘電体膜１７および第２の導電体２４とが、絶縁層５内に一旦設けられた犠牲層を除去することにより絶縁層５内に形成された空洞３６を介して対向配置されているとともに、第１の導電体３と第２の導電体２４との間隔を変化させるアクチュエータ１３を備える可動素子３７と、導電体層７と第３の導電体２５との間に第２の誘電体膜１８を挟んでなる固定素子３８とが、１枚の半導体基板１上に混載されている。犠牲層と導電体層７、第１の誘電体膜１７と第２の誘電体膜１８、第２の導電体２４と第３の導電体２５とは、それぞれ同じ材料および同じ工程により併行して設けられている。【選択図】      図１３
2008080442.tif 000002
【特許請求の範囲】
【請求項１】
基板の上方に部分的に設けられた第１の導電体と、
この第１の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第１の導電体の上方に設けられているとともに、少なくとも一部が前記第１の導電体と重なる位置で前記絶縁層内に一旦設けられた犠牲層を除去することにより前記絶縁層内に形成された空洞の内部に一部が露出された第１の誘電体膜と、
この第１の誘電体膜により表面を覆われて前記絶縁層内に設けられた第２の導電体と、
この第２の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形して前記第２の導電体を前記絶縁層と一体に動かし、前記第２の導電体と前記第１の導電体との間隔を変化させるアクチュエータと、
前記第１の導電体、前記空洞、前記第２の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、
この導電体層に接して前記第１の誘電体膜と併行して前記絶縁層内に設けられた前記第１の誘電体膜と同じ材料からなる第２の誘電体膜と、
この第２の誘電体膜を前記導電体層との間に挟んで前記第２の導電体と併行して前記絶縁層内に設けられた前記第２の導電体と同じ材料からなる第３の導電体と、
を具備するとともに、前記第１の導電体、前記アクチュエータ、前記第１の誘電体膜、および前記第２の導電体からなる可動素子と、前記導電体層、前記第２の誘電体膜、および前記第３の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とする電子部品。
【請求項２】
基板の上方に部分的に設けられた第１の導電体と、
この第１の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第１の導電体の上方に設けられているとともに、前記第１の導電体の少なくとも一部を覆って前記絶縁層内に一旦設けられた犠牲層を除去することにより前記第１の導電体を露出して前記絶縁層内に形成された空洞の内部に一部が露出された第２の導電体と、
この第２の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形して前記第２の導電体を前記絶縁層と一体に動かし、前記第２の導電体と前記第１の導電体との間隔を変化させるアクチュエータと、
前記第１の導電体、前記空洞、前記第２の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、
この導電体層に接して前記絶縁層内に設けられた誘電体膜と、
この誘電体膜を前記導電体層との間に挟んで前記第２の導電体と併行して前記絶縁層内に設けられた前記第２の導電体と同じ材料からなる第３の導電体と、
を具備するとともに、前記第１の導電体、前記アクチュエータ、および前記第２の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第３の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とする電子部品。
【請求項３】
前記導電体層に不純物が導入されているか、もしくは前記導電体層の表層部がシリサイド化されていることを特徴とする請求項１または２に記載の電子部品。
【請求項４】
基板の上方に部分的に第１の導電体を設け、
この第１の導電体を覆って前記基板の上方に絶縁層を設けるとともに、少なくとも一部が前記第１の導電体と重なる位置で前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第１の導電体と重ならない位置で前記絶縁層内に設け、
電圧が印加されることにより前記第１の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、
前記アクチュエータとは異なる位置で、かつ、前記第１の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第１の誘電体膜を設けるとともに、この第１の誘電体膜と同じ材料からなる第２の誘電体膜を前記第１の誘電体膜と併行して前記導電体層に接触させて前記絶縁層内に設け、
前記第１の誘電体膜で表面を覆って前記絶縁層内に第２の導電体を設けるとともに、この第２の導電体と同じ材料からなる第３の導電体を前記第２の導電体と併行して前記第２の誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、
前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第１の導電体と前記第１の誘電体膜とを互いに対向させて露出させることにより、
前記第１の導電体、前記アクチュエータ、前記第１の誘電体膜、および前記第２の導電体からなる可動素子と、前記導電体層、前記第２の誘電体膜、および前記第３の導電体からなる固定素子とを、前記基板上に混載させることを特徴とする電子部品の製造方法。
【請求項５】
基板の上方に部分的に第１の導電体を設け、
この第１の導電体を覆って前記基板の上方に絶縁層を設けるとともに、前記第１の導電体の少なくとも一部を覆って前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第１の導電体と重ならない位置で前記絶縁層内に設け、
電圧が印加されることにより前記第１の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、
誘電体膜を前記導電体層に接触させて前記絶縁層内に設け、
前記アクチュエータとは異なる位置で、かつ、前記第１の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第２の導電体を設けるとともに、この第２の導電体と同じ材料からなる第３の導電体を前記第２の導電体と併行して前記誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、
前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第１の導電体と前記第２の導電体とを互いに対向させて露出させることにより、
前記第１の導電体、前記アクチュエータ、および前記第２の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第３の導電体からなる固定素子とを、前記基板上に混載させることを特徴とする電子部品の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロマシンあるいは微小電気機械システム（Micro Electro-Mechanical Systems：ＭＥＭＳ）と称される可動素子を備える電子部品およびその製造方法に係り、特に圧電型のアクチュエータにより作動するＭＥＭＳを備える電子部品およびその製造方法に関する。
【背景技術】
【０００２】
近年、マイクロマシンあるいは微小電気機械システム（Micro Electro-Mechanical Systems：ＭＥＭＳ）と称される、形状が変化する可動素子を備える電子部品が提案され始めている。ＭＥＭＳは、例えば容量可変のキャパシタ（コンデンサ）やスイッチとして用いられる。ＭＥＭＳの駆動方式としては、例えば圧電型、静電型、熱型、電磁型などがある。これらの駆動方式のうち、圧電型の駆動方式は低電圧で駆動することができるとともに、消費電力が小さいという利点を有している。このため、圧電型のＭＥＭＳは、携帯電話等のモバイル機器への搭載に適している。このような圧電型の駆動装置（圧電型アクチュエータ）を有するＭＥＭＳからなるスイッチや可変容量素子は、例えば特許文献１〜３などに開示されている。
【０００３】
一般的な圧電型アクチュエータは、圧電膜の上下にそれぞれ電極が設けられてなる積層梁の構造を有している。それら上下各電極に電圧を印加して圧電膜を収縮させると、梁に反りが生じる。この反りによる変位を利用することにより、圧電型のＭＥＭＳをスイッチや可変容量素子として機能させることができる。
【０００４】
また、ＭＥＭＳが設けられる回路部やその周辺には、デカップリングキャパシタのような容量固定のコンデンサも設けられる。すなわち、ＭＥＭＳを備える電子部品には、可動素子と形状が変化しない非可動の固定素子とが混載される。これら可動素子と固定素子とは、互いに異なる材料やプロセスで作り分けられるのが一般的である。したがって、今までのＭＥＭＳを備える電子部品は、その製造プロセスが複雑で部品数や工程数も増大し易かった。ひいては、今までのＭＥＭＳを備える電子部品は、その製造に掛かる時間や製造コストが増大しがちであった。
【特許文献１】ＵＳＰ Ｎｏ．４，６６９，１６０
【特許文献２】ＵＳＰ Ｎｏ．６，３５９，３７４
【特許文献３】ＵＳＰ Ｎｏ．６，３７７，４３８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明では、可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品、およびそのような電子部品を効率よく、かつ、容易に製造することができる電子部品の製造方法を提供する。
【課題を解決するための手段】
【０００６】
前記課題を解決するために、本発明の一態様に係る電子部品は、基板の上方に部分的に設けられた第１の導電体と、この第１の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第１の導電体の上方に設けられているとともに、少なくとも一部が前記第１の導電体と重なる位置で前記絶縁層内に一旦設けられた犠牲層を除去することにより前記絶縁層内に形成された空洞の内部に一部が露出された第１の誘電体膜と、この第１の誘電体膜により表面を覆われて前記絶縁層内に設けられた第２の導電体と、この第２の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形して前記第２の導電体を前記絶縁層と一体に動かし、前記第２の導電体と前記第１の導電体との間隔を変化させるアクチュエータと、前記第１の導電体、前記空洞、前記第２の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、この導電体層に接して前記第１の誘電体膜と併行して前記絶縁層内に設けられた前記第１の誘電体膜と同じ材料からなる第２の誘電体膜と、この第２の誘電体膜を前記導電体層との間に挟んで前記第２の導電体と併行して前記絶縁層内に設けられた前記第２の導電体と同じ材料からなる第３の導電体と、を具備するとともに、前記第１の導電体、前記アクチュエータ、前記第１の誘電体膜、および前記第２の導電体からなる可動素子と、前記導電体層、前記第２の誘電体膜、および前記第３の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とするものである。
【０００７】
また、前記課題を解決するために、本発明の他の態様に係る電子部品は、基板の上方に部分的に設けられた第１の導電体と、この第１の導電体の少なくとも一部を覆って前記基板の上方に設けられた絶縁層内で前記第１の導電体の上方に設けられているとともに、前記第１の導電体の少なくとも一部を覆って前記絶縁層内に一旦設けられた犠牲層を除去することにより前記第１の導電体を露出して前記絶縁層内に形成された空洞の内部に一部が露出された第２の導電体と、この第２の導電体とは異なる位置で、かつ、少なくとも一部が前記空洞と重なる位置で前記絶縁層上に設けられているとともに、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形して前記第２の導電体を前記絶縁層と一体に動かし、前記第２の導電体と前記第１の導電体との間隔を変化させるアクチュエータと、前記第１の導電体、前記空洞、前記第２の導電体、および前記アクチュエータとは異なる位置で、前記犠牲層と併行して前記絶縁層内に設けられた前記犠牲層と同じ材料からなる導電体層と、この導電体層に接して前記絶縁層内に設けられた誘電体膜と、この誘電体膜を前記導電体層との間に挟んで前記第２の導電体と併行して前記絶縁層内に設けられた前記第２の導電体と同じ材料からなる第３の導電体と、を具備するとともに、前記第１の導電体、前記アクチュエータ、および前記第２の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第３の導電体からなる固定素子とが、前記基板上に混載されていることを特徴とするものである。
【０００８】
また、前記課題を解決するために、本発明のまた他の態様に係る電子部品の製造方法は、基板の上方に部分的に第１の導電体を設け、この第１の導電体を覆って前記基板の上方に絶縁層を設けるとともに、少なくとも一部が前記第１の導電体と重なる位置で前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第１の導電体と重ならない位置で前記絶縁層内に設け、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、前記アクチュエータとは異なる位置で、かつ、前記第１の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第１の誘電体膜を設けるとともに、この第１の誘電体膜と同じ材料からなる第２の誘電体膜を前記第１の誘電体膜と併行して前記導電体層に接触させて前記絶縁層内に設け、前記第１の誘電体膜で表面を覆って前記絶縁層内に第２の導電体を設けるとともに、この第２の導電体と同じ材料からなる第３の導電体を前記第２の導電体と併行して前記第２の誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第１の導電体と前記第１の誘電体膜とを互いに対向させて露出させることにより、前記第１の導電体、前記アクチュエータ、前記第１の誘電体膜、および前記第２の導電体からなる可動素子と、前記導電体層、前記第２の誘電体膜、および前記第３の導電体からなる固定素子とを、前記基板上に混載させることを特徴とするものである。
【０００９】
さらに、前記課題を解決するために、本発明のさらに他の態様に係る電子部品の製造方法は、基板の上方に部分的に第１の導電体を設け、この第１の導電体を覆って前記基板の上方に絶縁層を設けるとともに、前記第１の導電体の少なくとも一部を覆って前記絶縁層内に犠牲層を設け、かつ、この犠牲層と同じ材料からなる導電体層を前記犠牲層と併行して前記第１の導電体と重ならない位置で前記絶縁層内に設け、電圧が印加されることにより前記第１の導電体に対して離接する方向に変形するアクチュエータを、その一部が前記犠牲層と重なる位置で前記絶縁層上に設け、誘電体膜を前記導電体層に接触させて前記絶縁層内に設け、前記アクチュエータとは異なる位置で、かつ、前記第１の導電体の上方で前記犠牲層に接触させて前記絶縁層内に第２の導電体を設けるとともに、この第２の導電体と同じ材料からなる第３の導電体を前記第２の導電体と併行して前記誘電体膜を前記導電体層との間に挟んで前記絶縁層内に設け、前記犠牲層を除去して前記絶縁層内に空洞を形成するとともに、この空洞の内部に前記第１の導電体と前記第２の導電体とを互いに対向させて露出させることにより、前記第１の導電体、前記アクチュエータ、および前記第２の導電体からなる可動素子と、前記導電体層、前記誘電体膜、および前記第３の導電体からなる固定素子とを、前記基板上に混載させることを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、可動素子と固定素子とが混載されているとともにそれら各素子の構成材料および製造工程の共通化が図られた電子部品、およびそのような電子部品を効率よく、かつ、容易に製造することができる電子部品の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００１２】
（第１の実施の形態）
先ず、本発明に係る第１実施形態を図１〜図１３を参照しつつ説明する。図１〜図１３は、それぞれ本実施形態に係る電子部品の製造方法を示す工程断面図である。
【００１３】
本実施形態においては、マイクロマシンもしくは微小電気機械システム（Micro-Electro-Mechanical Systems：ＭＥＭＳ）と称される、作動する際に動いたり形状が変化したりする可動素子と、作動する際に動いたり形状が変化したりしない非可動の固定素子とを、１枚の基板上に混載する技術に関して説明する。特に、ＭＥＭＳとして圧電型のアクチュエータを備えた容量可変の容量素子と、固定素子として一般的なキャパシタ等の容量不変の容量素子とが、１枚の半導体基板上に混載された電子部品としての半導体装置およびその製造方法について説明する。
【００１４】
具体的には、ＭＥＭＳとしての可変容量素子を形成する際に、固定素子としてのＭＩＳ（Metal Insulator Semiconductor）キャパシタを併行して形成する。この際、可変容量ＭＥＭＳ素子形成プロセスで使用するポリシリコンからなる犠牲層と配線層のメタルとの間に誘電体膜を挟み込む。すなわち、犠牲層（ダミーポリシリコン層）が下部電極となるとともに配線層のメタルが上部電極となるキャパシタを可変容量ＭＥＭＳ素子と併行して形成し、１枚の半導体基板上に混載する。以下、詳しく説明する。
【００１５】
なお、念のために付け加えておくが、固定素子が非可動であるということは、固定素子が素子として機能したり作動したりしないということを意味するものではない。固定素子が非可動であるということは、例えば固定素子が電気的に機能または作動している状態、あるいは固定素子が電気的に機能または作動していない状態の別に拘らず、その構成要素が動いたり構成要素の形状が変化したりしないということを意味するものである。
【００１６】
先ず、図１（ａ），（ｂ）に示すように、１枚の半導体基板１の表面上に第１の絶縁層２を設ける。具体的には、第１の絶縁層として第１の酸化膜層２を１枚のシリコンウェーハ１の表面上にＣＶＤ法により成膜する。この第１の酸化膜層２は、その膜厚が約０．５〜１μｍとなるように成膜されるのが好ましい。ここでは、第１の酸化膜層として第１のシリコン酸化膜（ＳｉＯ2 膜）２を、その膜厚が約６００ｎｍに達するまでシリコンウェーハ１の表面上に堆積させる。なお、この第１のＳｉＯ2 膜２は、第１のＴＥＯＳ膜とも称される。
【００１７】
次に、図１（ａ），（ｂ）に示すように、通常のリソグラフィー工程等により、第１のＳｉＯ2 膜２が設けられたシリコンウェーハ１の上方に第１の導電体３を部分的に設ける。ここでは、第１の導電体３としてタングステン（Ｗ）を用いる。具体的には、先ず、タングステン膜３を第１のＳｉＯ2 膜２の表面上にＣＶＤ（Chemical Vapour Deposition）法により成膜する。このタングステン膜３は、その膜厚が約２５０ｎｍに達するまで第１のＳｉＯ2 膜２の表面上に堆積される。続けて、タングステン膜３の表面上に図示しないレジスト膜を設ける。続けて、このレジスト膜をパターニング（エッチング）して、タングステン膜３のうち後述する可動素子（ＭＥＭＳ）３７を形成する領域（ＭＥＭＳ形成領域）３９内でＭＥＭＳ３７の下部電極（第１の配線層）となる部分のみを覆うようにレジスト膜をタングステン膜３の表面上に残す。続けて、レジスト膜により覆われていないタングステン膜３をエッチングして第１のＳｉＯ2 膜２の表面上から除去する。この後、ＭＥＭＳ形成領域３９内で第１のＳｉＯ2 膜２上に残されたタングステン膜３を覆っているレジスト膜を、タングステン膜３の表面上から剥離させて除去する。
【００１８】
これまでの工程により、図１（ａ）に示すように、第１のＳｉＯ2 膜２の表面上のうちＭＥＭＳ形成領域３９内にのみ、ＭＥＭＳ３７の下部電極となるタングステン膜３が部分的に残される。これに対して、図１（ｂ）に示すように、第１のＳｉＯ2 膜２の表面上のうち、ＭＥＭＳ３７を形成しない領域内に設けられたタングステン膜３は全て除去される。すなわち、第１のＳｉＯ2 膜２の表面上のうち、後述する固定素子（キャパシタ）３８を形成する領域（キャパシタ形成領域）４０内にはタングステン膜３は残らない。
【００１９】
次に、図１（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９内に残されたタングステン膜３を覆ってシリコンウェーハ１の上方に下層誘電体膜４を設ける。この下層誘電体膜４は、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第１のＳｉＯ2 膜２の表面上に一括して設けられる。ここでは、下層誘電体膜としての第１のシリコン窒化膜（ＳｉＮ膜）４をＣＶＤ法により第１のＳｉＯ2 膜２の表面上に成膜する。この第１のＳｉＮ膜４は、その膜厚が約０．１〜０．５μｍとなるように成膜されるのが好ましい。ここでは、第１のＳｉＮ膜４を、その膜厚が約２００ｎｍに達するまで第１のＳｉＯ2 膜２の表面上に堆積させる。この第１のＳｉＮ膜４のうちタングステン膜３を覆っている部分は、後述するＭＥＭＳ３７の下側電極間絶縁膜（下側容量絶縁膜）となる。
【００２０】
次に、図１（ａ），（ｂ）に示すように、第１のＳｉＮ膜４を覆ってシリコンウェーハ１の上方に第２の絶縁層としての第２の酸化膜層５を設ける。この第２の酸化膜層５は、第１の酸化膜層２と同様に、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第１のＳｉＮ膜４の表面上に一括して設けられる。ここでは、第１の酸化膜層２と同様に、第２の酸化膜層として第２のシリコン酸化膜（ＳｉＯ2 膜）５をＣＶＤ法により第１のＳｉＮ膜４の表面上に成膜する。この第２のＳｉＯ2 膜５は、そのタングステン膜３の上方における膜厚が約１５００ｎｍに達するまで第１のＳｉＮ膜４の表面上に堆積される。なお、この第２のＳｉＯ2 膜５は、第２のＴＥＯＳ膜とも称される。
【００２１】
なお、図１（ａ）に示すＭＥＭＳ形成領域３９と図１（ｂ）にキャパシタ形成領域４０とは、後に参照する図１３に示すように、実際には同一のシリコンウェーハ１上に互いに隣接して設定されている。しかし、図１においては、図面を見易くするとともに説明を分かり易くするために、ＭＥＭＳ形成領域３９を図１（ａ）に、キャパシタ形成領域４０を図１（ｂ）に、それぞれ分けて図示して説明した。このような図示および説明の仕方は、後に本実施形態において参照する図２（ａ），（ｂ）〜図１２（ａ），（ｂ）、第２実施形態において参照する図１４（ａ），（ｂ）、第３実施形態において参照する図１６（ａ），（ｂ）〜図１８（ａ），（ｂ）、第４実施形態において参照する図２１（ａ），（ｂ）〜図２３（ａ），（ｂ）においても同様とする。
【００２２】
次に、図２（ａ）に示すように、通常のリソグラフィー工程等により、後工程において取り除かれる犠牲層６をＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５中に一旦設ける。この際、図２（ｂ）に示すように、ＭＥＭＳ形成領域３９内に犠牲層６を設けるのと併行して、犠牲層６と同じ材料からなる導電体層７をキャパシタ形成領域４０内の第２のＳｉＯ2 膜５中に設ける。
【００２３】
具体的には、先ず、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第２のＳｉＯ2 膜５の表面上に図示しないレジスト膜を一括して設ける。続けて、ＭＥＭＳ形成領域３９内のレジスト膜をパターニングして、第２のＳｉＯ2 膜５の犠牲層６が設けられる領域の上方からレジスト膜を除去する。より具体的には、ＭＥＭＳ形成領域３９内のレジスト膜を、その一部がタングステン膜３と重なる位置からタングステン膜３の上方から外れた位置にかけて第２のＳｉＯ2 膜５の表面上から除去されるようにパターニングする。これにより、ＭＥＭＳ形成領域３９内のレジスト膜中に、犠牲層６を設けるための図示しない犠牲層用開口部が形成される。また、ＭＥＭＳ形成領域３９内のレジスト膜をパターニングするのに併せて、キャパシタ形成領域４０内のレジスト膜についても、その一部がキャパシタの下部電極が設けられる領域の上方において第２のＳｉＯ2 膜５の表面上から除去されるようにパターニングする。これにより、ＭＥＭＳ形成領域３９内のレジスト膜中に犠牲層用開口部が形成されるのと併行して、キャパシタ形成領域４０内のレジスト膜中に、導電体層７を設けるための図示しない導電体層用開口部が形成される。
【００２４】
続けて、第１のＳｉＮ膜４の表面が露出するまで、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５のうち犠牲層用開口部によって露出された部分をエッチングして除去する。これにより、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５を貫通して、犠牲層６を設けるための図示しない犠牲層用凹部が形成される。より具体的には、タングステン膜３の一部と重なる位置からタングステン膜３の上方から外れた位置にかけて第１のＳｉＮ膜４を露出して、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５中に犠牲層用凹部が形成される。また、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５をエッチングするのに併せて、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５のうち導電体層用開口部によって露出された部分についても、第１のＳｉＮ膜４の表面が露出するまでエッチングして除去する。これにより、ＭＥＭＳ形成領域４０内の第２のＳｉＯ2 膜５中に犠牲層用凹部が形成されるのと併行して、キャパシタ形成領域３９内の第２のＳｉＯ2 膜５を貫通して、導電体層７を設けるための図示しない導電体層用凹部が形成される。この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第２のＳｉＯ2 膜５を覆っているレジスト膜を、第２のＳｉＯ2 膜５の表面上からまとめて剥離させて除去する。
【００２５】
続けて、ＭＥＭＳ形成領域３９内の犠牲層用凹部およびキャパシタ形成領域４０内の導電体層用凹部をともに満たすように、犠牲層６および導電体層７となる導電性を有するポリシリコンの膜（層）８をＣＶＤ法により設ける。このポリシリコン膜８は、その第１のＳｉＮ膜４の表面からの膜厚が約３μｍ以上となるまで、第２のＳｉＯ2 膜５の表面を覆って成膜される。
【００２６】
続けて、第２のＳｉＯ2 膜５の表面上のポリシリコン膜８に対して全面的に化学的機械的研磨（Chemical Mechanical Polishing：ＣＭＰ）処理を施す。これにより、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、不要なポリシリコン膜８を第２のＳｉＯ2 膜５の表面上から一括して研磨して除去する。そして、犠牲層用凹部および導電体層用凹部の内部にのみポリシリコン膜８を一括して埋め込む。
【００２７】
これまでの工程により、図２（ａ）に示すように、タングステン膜３の一部と重なる位置からタングステン膜３の上方から外れた位置にかけて犠牲層用凹部により露出された第１のＳｉＮ膜４の表面を覆って、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５中にダミーポリシリコン層としての犠牲層６が一旦埋め込まれる。また、図２（ｂ）に示すように、ＭＥＭＳ形成領域３９内に犠牲層６が設けられるのと併行して、導電体層用凹部により露出された第１のＳｉＮ膜４の表面を覆って、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５中にポリシリコン層としての導電体層７が埋め込まれる。
【００２８】
次に、図３（ａ），（ｂ）に示すように、犠牲層６および導電体層７が埋め込まれた第２のＳｉＯ2 膜５の表面上に第３の絶縁層としての第３の酸化膜層９を設ける。この第３の酸化膜層９は、第１および第２の各酸化膜層２，５と同様に、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第２のＳｉＯ2 膜５の表面上に一括して設けられる。ここでは、第１および第２の各酸化膜層２，５と同様に、第３の酸化膜層として第３のシリコン酸化膜（ＳｉＯ2 膜）９をＣＶＤ法により第２のＳｉＯ2 膜５の表面上に成膜する。この第３のＳｉＯ2 膜９は、その膜厚が約４００ｎｍに達するまで第２のＳｉＯ2 膜５の表面上に堆積される。なお、この第３のＳｉＯ2 膜９は、第３のＴＥＯＳ膜とも称される。
【００２９】
次に、図４（ａ）に示すように、ＭＥＭＳ形成領域３９内の第３のＳｉＯ2 膜９の表面上にのみＭＥＭＳ３７の駆動源となる圧電型アクチュエータ１３の構成部材１０，１１，１２を設ける。具体的には、先ず、ＭＥＭＳ形成領域３９内の第３のＳｉＯ2 膜９の表面を覆ってアクチュエータ１３の下部電極となる下層側導電体膜１０をＣＶＤ法により成膜する。続けて、この下層側導電体膜１０の表面を覆ってアクチュエータ１３の本体となる圧電体膜１１をＣＶＤ法により成膜する。
【００３０】
この圧電体膜１１は、これに電圧が印加されたり、あるいは印加されていた電圧が解除されたりすることにより、その下方に設けられているタングステン膜３に対して離接する方向に変形する。具体的には、圧電体膜１１は、これに電圧が印加されていない状態では第３のＳｉＯ2 膜９やタングステン膜３の表面に対して略平行な姿勢を維持する。ところが、圧電体膜１１は、これに電圧が印加されると、タングステン膜３に対して近づくように曲がる。そして、圧電体膜１１は、これに印加されていた電圧が解除されると、タングステン膜３に対して近づくように曲がっていた姿勢から第３のＳｉＯ2 膜９やタングステン膜３の表面に対して略平行な姿勢に戻る。当然、圧電体膜１１は、タングステン膜３に対して離接する方向に変形可能な可撓性（柔軟性）および復元性を有する材料により形成される。具体的には、圧電体膜１１は、その下層側が厚さ約１０ｎｍのストロンチウム（Ｓｒ）およびルテニウム（Ｒｕ）の酸化膜（ＳＲＯ膜）からなるとともに、その上層側が厚さ約７０ｎｍのプラチナ（Ｐｔ）の膜からなる２層構造に形成される。
【００３１】
続けて、この圧電体膜１１の表面を覆ってアクチュエータ１３の本体となる上部電極となる上層側導電体膜１２をＣＶＤ法により成膜する。なお、当然のことながら、下層側導電体膜１０および上層側導電体膜１２は、ともに圧電体膜１１の動きに追従してタングステン膜３に対して離接する方向に変形可能な可撓性および復元性を有する材料により形成されるのはもちろんである。ここでは、下層側導電体膜１０および上層側導電体膜１２として、ともにプラチナ（Ｐｔ）の膜を成膜する。また、図４（ｂ）に示すように、これら下層側導電体膜１０、圧電体膜１１、および上層側導電体膜１２は、キャパシタ形成領域４０内の第３のＳｉＯ2 膜９の表面上には設けられない。
【００３２】
次に、図５（ａ）に示すように、通常のリソグラフィー工程により、上層側導電体膜１２および圧電体膜１１を所定の形状に加工する。具体的には、先ず、上層側導電体膜１２の表面上に図示しないレジスト膜を設ける。続けて、このレジスト膜に対して、タングステン膜３の犠牲層６と重なっている側の端部付近の上方からタングステン膜３と重なっていない第２のＳｉＯ2 膜５の犠牲層６との境界付近の上方にかけて、レジスト膜の一部が上層側導電体膜１２上に残るようにパターニングする。これにより、タングステン膜３の犠牲層６と重なっている側の端部付近の上方からタングステン膜３と重なっていない第２のＳｉＯ2 膜５の犠牲層６との境界付近の上方にかかる部分を除いて、上層側導電体膜１２の表面がレジスト膜から露出される。
【００３３】
続けて、下層側導電体膜１０の表面が露出するまで、レジスト膜により覆われていない上層側導電体膜１２および圧電体膜１１をエッチングして除去する。これにより、タングステン膜３の犠牲層６と重なっている側の端部付近の上方からタングステン膜３と重なっていない第２のＳｉＯ2 膜５の犠牲層６との境界付近の上方に位置して、下層側導電体膜１０の表面上に所望の形状からなる上部電極１２および圧電体膜１１が形成される。当然、これら上部電極１２および圧電体膜１１は略同じ面積、そして略同じ形状に形成されている。この後、上部電極１２および圧電体膜１１を覆っているレジスト膜を、上部電極１２の表面上から剥離させて除去する。なお、図５（ｂ）に示すように、ＭＥＭＳ形成領域３９内で上部電極１２および圧電体膜１１を加工形成している間は、キャパシタ形成領域４０内では処理は何も行わない。
【００３４】
次に、図６（ａ）に示すように、通常のリソグラフィー工程により、下層側導電体膜１０を所定の形状に加工する。具体的には、先ず、上部電極１２、圧電体膜１１、および下層側導電体膜１０を覆って図示しないレジスト膜を設ける。続けて、このレジスト膜に対して、上部電極１２および圧電体膜１１のタングステン膜３に近い側の端部よりもさらにタングステン膜３の中央部に近い位置から、上部電極１２および圧電体膜１１のタングステン膜３から遠い側の端部よりもさらにタングステン膜３から離れた位置にかけて、レジスト膜の一部が各膜１０，１１，１２上に残るようにパターニングする。これにより、上部電極１２および圧電体膜１１のタングステン膜３に近い側の端部よりもさらにタングステン膜３の中央部に近い位置から、上部電極１２および圧電体膜１１のタングステン膜３から遠い側の端部よりもさらにタングステン膜３から離れた位置にかかる部分を除いて、下層側導電体膜１０の表面がレジスト膜から露出される。
【００３５】
続けて、第３のＳｉＯ2 膜９の表面が露出するまで、レジスト膜により覆われていない下層側導電体膜１０をエッチングして除去する。これにより、上部電極１２および圧電体膜１１のタングステン膜３に近い側の端部よりもさらにタングステン膜３の中央部に近い位置から、上部電極１２および圧電体膜１１のタングステン膜３から遠い側の端部よりもさらにタングステン膜３から離れた位置にかけて、第３のＳｉＯ2 膜９の表面上に所望の形状からなる下部電極１０が形成される。すなわち、タングステン膜３の上方からタングステン膜３と重なっていない第２のＳｉＯ2 膜５の犠牲層６との境界付近の上方にかけて、上部電極１２および圧電体膜１１よりもさらに面積の広い下部電極１０が第３のＳｉＯ2 膜９の表面上に形成される。この後、上部電極１２、圧電体膜１１、および下部電極１０を覆っているレジスト膜を、それら各膜１０，１１，１２の表面上から剥離させて除去する。なお、図６（ｂ）に示すように、ＭＥＭＳ形成領域３９内で下部電極１０を加工形成している間は、キャパシタ形成領域４０内では処理は何も行わない。
【００３６】
これまでの工程により、図６（ａ）に示すように、ＭＥＭＳ形成領域３９内の第３のＳｉＯ2 膜９の表面上には、圧電体膜（ＳＲＯ／Ｐｔ膜）１１を下部電極（Ｐｔ膜）１０および上部電極（Ｐｔ膜）１２の挟んでなる圧電型アクチュエータ１３が形成される。また、この段階においては、圧電型アクチュエータ１３は、その一端部がタングステン膜３と重なっていない第２のＳｉＯ2 膜５の犠牲層６との境界付近の上方に位置するとともに他の部分が犠牲層６と重なる位置で、第３のＳｉＯ2 膜９の表面上に設けられている。
【００３７】
次に、図７（ａ），（ｂ）に示すように、圧電型アクチュエータ１３が設けられた第３のＳｉＯ2 膜９の表面上に、アクチュエータ１３を覆って第４の絶縁層としての第４の酸化膜層１４を設ける。この第４の酸化膜層１４は、第１〜第３の各酸化膜層２，５，９と同様に、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第３のＳｉＯ2 膜９の表面上に一括して設けられる。ここでは、第１〜第３の各酸化膜層２，５，９と同様に、第４の酸化膜層として第４のシリコン酸化膜（ＳｉＯ2 膜）１４をＣＶＤ法により第３のＳｉＯ2 膜９の表面上に成膜する。この第４のＳｉＯ2 膜１４は、そのアクチュエータ１３を覆っていない部分における第３のＳｉＯ2 膜９の表面からの膜厚が約５００ｎｍに達するまで第３のＳｉＯ2 膜９の表面上に堆積される。なお、この第４のＳｉＯ2 膜１４は、第４のＴＥＯＳ膜とも称される。
【００３８】
次に、図８（ａ）に示すように、通常のリソグラフィー工程により、後述する第１の誘電体膜１７および第２の導電体２４を設けるための凹部（第２のコンタクトホール）１５をＭＥＭＳ形成領域３９内の第３および第４の各ＳｉＯ2 膜９，１４中に形成する。この際、図８（ｂ）に示すように、ＭＥＭＳ形成領域３９内に第２のコンタクトホール１５を形成するのと併行して、後述する第２の誘電体膜１８および第３の導電体２５を設けるための凹部（第３のコンタクトホール）１６をキャパシタ形成領域４０内の第３および第４の各ＳｉＯ2 膜９，１４中に形成する。
【００３９】
具体的には、先ず、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって第４のＳｉＯ2 膜１４の表面上に図示しないレジスト膜を一括して設ける。続けて、ＭＥＭＳ形成領域３９内のレジスト膜をパターニングして、第２のコンタクトホール１５を形成するための図示しない第２のコンタクトホール用開口部を形成する。第２のコンタクトホール１５は、図８（ａ）に示すように、タングステン膜３と犠牲層６とが重なっている領域の上方のアクチュエータ１３に干渉しない位置で第３および第４の各ＳｉＯ2 膜９，１４中に形成される。したがって、ＭＥＭＳ形成領域３９内のレジスト膜のうち、その前述した第２のコンタクトホール１５が形成される領域の上方に位置する部分を、第４のＳｉＯ2 膜１４の表面上から除去されるようにパターニングする。これにより、ＭＥＭＳ形成領域３９内のレジスト膜中の所定の位置に第２のコンタクトホール用開口部が形成される。
【００４０】
また、ＭＥＭＳ形成領域３９内のレジスト膜に第２のコンタクトホール用開口部を形成するのに併せて、キャパシタ形成領域４０内のレジスト膜もパターニングして、第３のコンタクトホール１６を形成するための図示しない第３のコンタクトホール用開口部を形成する。第３のコンタクトホール１６は、図８（ｂ）に示すように、導電体層７の上方で第３および第４の各ＳｉＯ2 膜９，１４中に形成される。したがって、キャパシタ形成領域４０内のレジスト膜のうち、その前述した第３のコンタクトホール１６が形成される領域の上方に位置する部分を、第４のＳｉＯ2 膜１４の表面上から除去されるようにパターニングする。これにより、ＭＥＭＳ形成領域３９内のレジスト膜中に第２のコンタクトホール用開口部が形成されるのと併行して、キャパシタ形成領域４０内のレジスト膜中の所定の位置に第３のコンタクトホール用開口部が形成される。
【００４１】
続けて、犠牲層６の表面が露出するまで、ＭＥＭＳ形成領域３９内の第３および第４の各ＳｉＯ2 膜９，１４のうち第２のコンタクトホール用開口部によって露出された部分をエッチングして除去する。これにより、図８（ａ）に示すように、タングステン膜３と犠牲層６とが重なっている領域の上方のアクチュエータ１３に干渉しない位置で第３および第４の各ＳｉＯ2 膜９，１４を貫通して、第２のコンタクトホール１５が形成される。また、ＭＥＭＳ形成領域３９内の第３および第４の各ＳｉＯ2 膜９，１４中に第２のコンタクトホール１５を形成するのに併せて、キャパシタ形成領域４０内の第３および第４の各ＳｉＯ2 膜９，１４のうち第３のコンタクトホール用開口部によって露出された部分についても、導電体層７の表面が露出するまでエッチングして除去する。これにより、ＭＥＭＳ形成領域３９内の第３および第４の各ＳｉＯ2 膜９，１４中に第２のコンタクトホール１５が形成されるのと併行して、図８（ｂ）に示すように、キャパシタ形成領域４０内の第３および第４の各ＳｉＯ2 膜９，１４を貫通して所定の位置に第３のコンタクトホール１６が形成される。
【００４２】
この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第４のＳｉＯ2 膜１４を覆っているレジスト膜を、第４のＳｉＯ2 膜１４の表面上からまとめて剥離させて除去する。なお、配線層用穴としての第２のコンタクトホール１５および第３のコンタクトホール１６は、ともにドライエッチングあるいは異方性エッチングの一種である反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により形成される。
【００４３】
次に、図９（ａ）に示すように、通常のリソグラフィー工程等により、ＭＥＭＳ形成領域３９内に形成された第２のコンタクトホール１５の内側およびその開口部付近を覆うとともに犠牲層６に接触させて第１の誘電体膜１７を設ける。この際、図９（ｂ）に示すように、ＭＥＭＳ形成領域３９内に第１の誘電体膜１７を設けるのと併行して、キャパシタ形成領域４０内に形成された第３のコンタクトホール１６の内側およびその開口部付近を覆うとともに導電体層７に接触させて、第１の誘電体膜１７と同じ材料からなる第２の誘電体膜１８を設ける。
【００４４】
具体的には、先ず、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、第１の誘電体膜１７および第２の誘電体膜１８となる誘電体膜１９を一括して成膜する。この誘電体膜１９は、第２および第３の各コンタクトホール１５，１６が形成された第３および第４の各ＳｉＯ2 膜９，１４の表面、第２のコンタクトホール１５により露出された犠牲層６の表面、ならびに第３のコンタクトホール１６により露出された導電体層７の表面を覆って成膜される。なお、第１および第２の各誘電体膜１７，１８は、その比誘電率が約４〜６であるとともに単位容量が約０．８〜１．３ｆＦ／μｍ2 であることが好ましい。このような性質を有する誘電体の材料としては、例えばＳｉＮが挙げられる。ここでは、下層誘電体膜４と同様に、第１および第２の各誘電体膜１７，１８の材料としてＳｉＮ膜１９を用いることとする。ＳｉＮ膜１９は、その膜厚が約４０〜６０ｎｍとなるまでＣＶＤ法により第４のＳｉＯ2 膜１４の表面上に堆積される。
【００４５】
続けて、図示は省略するが、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたってＳｉＮ膜１９の表面上にレジスト膜を一括して設ける。続けて、ＭＥＭＳ形成領域３９内のレジスト膜をパターニングして、第２のコンタクトホール１５およびその開口部の周辺領域の上方にのみレジスト膜を残す。また、ＭＥＭＳ形成領域３９内のレジスト膜をパターニングするのに併せて、キャパシタ形成領域４０内のレジスト膜もパターニングして、第３のコンタクトホール１６およびその開口部の周辺領域の上方にのみレジスト膜を残す。続けて、第４のＳｉＯ2 膜１４の表面が露出するまで、ＭＥＭＳ形成領域３９内のＳｉＮ膜１９のレジスト膜から露出している部分をエッチングして除去する。また、ＭＥＭＳ形成領域３９内のＳｉＮ膜１９を部分的にエッチングして除去するのに併せて、キャパシタ形成領域４０内のＳｉＮ膜１９のレジスト膜から露出している部分についても、第４のＳｉＯ2 膜１４の表面が露出するまでエッチングして除去する。
【００４６】
これまでの工程により、図９（ａ）に示すように、ＭＥＭＳ形成領域３９内に形成された第２のコンタクトホール１５の内部に露出された犠牲層６、第３のＳｉＯ2 膜９、および第４のＳｉＯ2 膜１４の表面、ならびに第２のコンタクトホール１５の開口部周辺の第４のＳｉＯ2 膜１４の表面を覆って、所定の形状に加工形成されたＳｉＮ膜１９からなる第１の誘電体膜１７が設けられる。この第１の誘電体膜１７は、後述するＭＥＭＳ３７の上側電極間絶縁膜（上側容量絶縁膜）となる。また、図９（ｂ）に示すように、ＭＥＭＳ形成領域３９内に第１の誘電体膜１７が設けられるのと併行して、キャパシタ形成領域４０内に形成された第３のコンタクトホール１６の内部に露出された導電体層７、第３のＳｉＯ2 膜９、および第４のＳｉＯ2 膜１４の表面、ならびに第３のコンタクトホール１６の開口部周辺の第４のＳｉＯ2 膜１４の表面を覆って、所定の形状に加工形成されたＳｉＮ膜１９からなる第２の誘電体膜１８が設けられる。この第２の誘電体膜１８は、後述するキャパシタ３８の電極間絶縁膜（容量絶縁膜）となる。この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第１の誘電体膜（第２のＳｉＮ膜）１７および第２の誘電体膜（第３のＳｉＮ膜）１８の上に残っているレジスト膜を、それら各誘電体膜１７，１８の表面上からまとめて剥離させて除去する。
【００４７】
続けて、図９（ａ）に示すように、第２および第３の各コンタクトホール１５，１６を形成したのと同様に、通常のリソグラフィー工程により、第１のＳｉＮ膜４を介してタングステン膜３に接続される第１のコンタクトプラグ２７を設けるための凹部（第１のコンタクトホール）２０をＭＥＭＳ形成領域３９内に形成する。また、同じく通常のリソグラフィー工程により、アクチュエータ１３の下部電極１０に接続される下部電極用コンタクトプラグ２８を設けるための凹部（下部電極用コンタクトホール）２１をＭＥＭＳ形成領域３９内に形成する。それとともに、アクチュエータ１３の上部電極１２に接続される上部電極用コンタクトプラグ２９を設けるための凹部（上部電極用コンタクトホール）２２をＭＥＭＳ形成領域４０内に形成する。さらにこの際、図９（ｂ）に示すように、ＭＥＭＳ形成領域３９内に前記各コンタクトホール２０，２１，２２を形成するのと併行して、同じく通常のリソグラフィー工程により、導電体層７に接続される導電体層用コンタクトプラグ３０を設けるための凹部（導電体層用コンタクトホール）２３をキャパシタ形成領域４０内に形成する。
【００４８】
第１のコンタクトホール２０は、第４のＳｉＯ2 膜１４、第３のＳｉＯ2 膜９、および第２のＳｉＯ2 膜５を貫通して形成される。より具体的には、第１のコンタクトホール２０は、タングステン膜３の上方の領域内のうち犠牲層６、アクチュエータ１３、第２のコンタクトホール１５、および第１の誘電体膜１７のいずれにも干渉しない位置で、第２〜第４の各ＳｉＯ2 膜５，９，１４を第１のＳｉＮ膜４の表面が露出するまでＲＩＥ法によりエッチングすることにより形成される。また、下部電極用コンタクトホール２１は、アクチュエータ１３の下部電極１０の上方の領域内のうち犠牲層６、圧電体膜１１、および上部電極１２の上方から外れた位置で、第４のＳｉＯ2 膜１４を下部電極１０の表面が露出するまでＲＩＥ法によりエッチングすることにより形成される。同様に、上部電極用コンタクトホール２２は、アクチュエータ１３の上部電極１２の上方領域内のうち犠牲層６の上方から外れた位置で、第４のＳｉＯ2 膜１４を上部電極１２の表面が露出するまでＲＩＥ法によりエッチングすることにより形成される。さらに、導電体層用コンタクトホール２３は、第４のＳｉＯ2 膜１４および第３のＳｉＯ2 膜９を貫通して形成される。より具体的には、導電体層用コンタクトホール２３は、導電体層７の上方の領域内のうち第３のコンタクトホール１６および第２の誘電体膜１８のいずれにも干渉しない位置で、第４のＳｉＯ2 膜１４および第３のＳｉＯ2 膜９を導電体層７の表面が露出するまでＲＩＥ法によりエッチングすることにより形成される。
【００４９】
なお、これら各コンタクトホール２０，２１，２２，２３を形成する順番は特に決める必要はない。例えば、第１のコンタクトホール２０と導電体層用コンタクトホール２３とを併行して形成した後、下部電極用コンタクトホール２１と上部電極用コンタクトホール２２とを併行して形成しても構わない。
【００５０】
また、図９（ａ）に示すように、下部電極用コンタクトホール２１および上部電極用コンタクトホール２２は、ともに第２のＳｉＯ2 膜５の上方に形成される。ここは、アクチュエータ１３が駆動している間も固定されており、変形したり動いたりしない位置である。すなわち、下部電極用コンタクトホール２１および上部電極用コンタクトホール２２内に設けられる下部電極用コンタクトプラグ２８および上部電極用コンタクトプラグ２９は、アクチュエータ１３が駆動される際にその支点となる部分、もしくはその近辺に接続される。したがって、アクチュエータ１３が頻繁に駆動したり、あるいは長時間駆動し続けたりしても、下部電極１０と下部電極用コンタクトプラグ２８との接続状態および上部電極１２と上部電極用コンタクトプラグ２９との接続状態が劣化するおそれは殆どない。これにより、アクチュエータ１３は適正に駆動することができる。
【００５１】
次に、図１０（ａ）に示すように、第２のＳｉＮ膜１７が設けられた第２のコンタクトホール１５の内部およびその開口部付近に第２の導電体２４を設ける。この際、図１０（ｂ）に示すように、第２の導電体２４を設けるのと併行して、第２の導電体２４と同じ材料からなる第３の導電体２５を、第３のＳｉＮ膜１８が設けられた第３のコンタクトホール１６の内部およびその開口部付近に設ける。ここでは、第２の導電体２４および第３の導電体２５としてアルミニウム（Ａｌ）を用いる。
【００５２】
具体的には、先ず、通常のスパッタリング工程およびリフロー工程により、第２のコンタクトホール１５の内部を満たしつつ第２のＳｉＮ膜１７の表面上にアルミニウムからなる膜２６を成膜する。このアルミニウム膜２６は、第２のコンタクトホール１５の内部を満たして第４のＳｉＯ2 膜１４の表面よりも上方に達するまで第２のＳｉＮ膜１７の表面上に堆積される。また、第２のコンタクトホール１５の内外にアルミニウム膜２６を成膜するのと併行して、同じく通常のスパッタリング工程およびリフロー工程により、第３のコンタクトホール１６の内部を満たしつつ第３のＳｉＮ膜１８の表面上にアルミニウム膜２６を成膜する。この第３のコンタクトホール１６付近のアルミニウム膜２６も、第２のコンタクトホール１５付近のアルミニウム膜２６と同様に、第３のコンタクトホール１６の内部を満たして第４のＳｉＯ2 膜１４の表面よりも上方に達するまで第３のＳｉＮ膜１８の表面上に堆積される。
【００５３】
続けて、通常のメタルエッチング工程により、第２のコンタクトホール１５の内外に設けられたアルミニウム膜２６を所定の配線パターンに成形する。ここでは、第２のコンタクトホール１５の外部に設けられたアルミニウム膜２６を、第２のＳｉＮ膜１７の表面上にその縁部を露出して残るように成形する。また、第２のコンタクトホール１５の内外に設けられたアルミニウム膜２６を成形するのと併行して、同じく通常のメタルエッチング工程により、第３のコンタクトホール１６の内外に設けられたアルミニウム膜２６を所定の配線パターンに成形する。ここでは、第２のコンタクトホール１５の外部に設けられたアルミニウム膜２６と同様に、第３のコンタクトホール１６の外部に設けられたアルミニウム膜２６を、第３のＳｉＮ膜１８の表面上にその縁部を露出して残るように成形する。
【００５４】
これまでの工程により、図１０（ａ）に示すように、ＭＥＭＳ形成領域３９内に形成された第２のコンタクトホール１５の内部で第２のＳｉＮ膜１７により表面を覆われるとともに第２のＳｉＮ膜１７を犠牲層６との間に挟んで、所定の配線パターンに加工形成されたアルミニウム膜２６からなる第２の導電体２４が設けられる。この第２の導電体２４は、後述するＭＥＭＳ３７の上部電極となる。また、図１０（ｂ）に示すように、ＭＥＭＳ形成領域３９内に第２の導電体２４が設けられるのと併行して、キャパシタ形成領域４０内に形成された第３のコンタクトホール１６の内部で第３のＳｉＮ膜１８により表面を覆われるとともに第３のＳｉＮ膜１８を導電体層７との間に挟んで、所定の配線パターンに加工形成されたアルミニウム膜２６からなる第３の導電体２５が設けられる。この第３の導電体２５は、後述するキャパシタ３８の上部電極となる。
【００５５】
なお、図１０（ａ）に示すように、第２の導電体２４は、その第２のコンタクトホール１５の内部に設けられた第２のコンタクトプラグ２４ａと第２のコンタクトホール１５の外部に設けられた第２の配線層２４ｂとが一体の構造に形成される。同様に、第３の導電体２５も、図１０（ｂ）に示すように、その第３のコンタクトホール１６の内部に設けられた第３のコンタクトプラグ２５ａと第３のコンタクトホール１６の外部に設けられた第３の配線層２５ｂとが一体の構造に形成される。また、これら第２のコンタクトプラグ２４ａ、第２の配線層２４ｂ、第３のコンタクトプラグ２５ａ、および第３の配線層２５ｂは、アルミニウム電極（Ａｌ電極）とも称される。
【００５６】
続けて、図１０（ａ）に示すように、第２および第３の各導電体２４，２５を設けたのと同様の工程により、ＭＥＭＳ形成領域３９内に形成された第１のコンタクトホール２０の内部に第１のコンタクトプラグ２７を設ける。また、第２および第３の各導電体２４，２５を設けたのと同様の工程により、ＭＥＭＳ形成領域３９内に形成された下部電極用コンタクトホール２１の内部に、アクチュエータ１３の下部電極１０に接続される下部電極用コンタクトプラグ２８を設ける。それとともに、ＭＥＭＳ形成領域３９内に形成された上部電極用コンタクトホール２２の内部に、アクチュエータ１３の上部電極１２に接続される上部電極用コンタクトプラグ２９を設ける。さらにこの際、図１０（ｂ）に示すように、ＭＥＭＳ形成領域３９内に前記各コンタクトプラグ２７，２８，２９を設けるのと併行して、同じく第２および第３の各導電体２４，２５を設けたのと同様の工程により、キャパシタ形成領域４０内に形成された導電体層用コンタクトホール２３の内部に、導電体層７に接続される導電体層用コンタクトプラグ３０を設ける。
【００５７】
図１０（ａ）に示すように、第１のコンタクトプラグ２７は、その下端部を第１のコンタクトホール２０により露出された第１のＳｉＮ膜４の表面に接触して設けられる。それとともに、第１のコンタクトプラグ２７は、第２および第３の各導電体２４，２５と同様に、第１のコンタクトホール２０の外部に設けられた第４の配線層３１と一体の構造に形成される。この第１のコンタクトプラグ２７は、後述するＭＥＭＳ３７の下部電極となるタングステン膜３に第１のＳｉＮ膜４を介して間接的に接続されるので、タングステン電極用コンタクトプラグとも称される。
【００５８】
また、下部電極用コンタクトプラグ２８は、その下端部を下部電極用コンタクトホール２１により露出されたアクチュエータ１３の下部電極１０の表面に接触して設けられる。それとともに、下部電極用コンタクトプラグ２８は、第１のコンタクトプラグ２７と同様に、下部電極用コンタクトホール２１の外部に設けられた下部電極用配線層３２と一体の構造に形成される。この下部電極用コンタクトプラグ２８は、プラチナ膜からなる下部電極１０に接続されるので、プラチナ下部電極用コンタクトプラグとも称される。
【００５９】
また、上部電極用コンタクトプラグ２９は、その下端部を上部電極用コンタクトホール２２により露出されたアクチュエータ１３の上部電極１２の表面に接触して設けられる。それとともに、上部電極用コンタクトプラグ２９は、下部電極用コンタクトプラグ２８と同様に、上部電極用コンタクトホール２２の外部に設けられた上部電極用配線層３３と一体の構造に形成される。この上部電極用コンタクトプラグ２９は、プラチナ膜からなる上部電極１２に接続されるので、プラチナ上部電極用コンタクトプラグとも称される。
【００６０】
さらに、導電体層用コンタクトプラグ３０は、その下端部を導電体層用コンタクトホール２３により露出された導電体層７の表面に接触して設けられる。それとともに、導電体層用コンタクトプラグ３０は、第１のコンタクトプラグ２７と同様に、導電体層用コンタクトホール２３の外部に設けられた導電体層用配線層３４と一体の構造に形成される。この導電体層用コンタクトプラグ３０は、後述するキャパシタ３８の下部電極となるポリシリコン層（導電体層）７に接続されるので、ポリシリコン電極用コンタクトプラグとも称される。
【００６１】
なお、これら各コンタクトプラグ２７，２８，２９，３０および各配線層３１，３２，３３，３４を形成する順番は特に決める必要はない。例えば、第１のコンタクトプラグ２７および第４の配線層３１と導電体層用コンタクトプラグ３０および導電体層用配線層３４とを併行して形成した後、下部電極用コンタクトプラグ２８および下部電極用配線層３２と上部電極用コンタクトプラグ２９および上部電極用配線層３３とを併行して形成しても構わない。また、各コンタクトプラグ２７，２８，２９，３０および各配線層３１，３２，３３，３４は、第２のコンタクトプラグ２４ａ、第２の配線層２４ｂ、第３のコンタクトプラグ２５ａ、および第３の配線層２５ｂと同様に、アルミニウム電極（Ａｌ電極）とも称される。
【００６２】
次に、図１１（ａ）に示すように、犠牲層６を第２のＳｉＯ2 膜５の内部から除去するための犠牲層除去用開口部３５を、ＭＥＭＳ形成領域３９内に形成する。この犠牲層除去用開口部３５は、通常の写真蝕刻工程（Photo Engraving Process：ＰＥＰ）およびＲＩＥ法により、犠牲層６の上方で第３のＳｉＯ2 膜９および第４のＳｉＯ2 膜１４を貫通して形成される。より具体的には、犠牲層除去用開口部３５は、犠牲層６の上方の領域内のうちアクチュエータ１３、第１の誘電体膜１７、および第２の導電体２４のいずれにも干渉しない位置で、第３および第４の各ＳｉＯ2 膜９，１４を犠牲層６の表面が露出するまでエッチングすることにより形成される。犠牲層除去用開口部３５を形成した後、犠牲層除去用開口部３５の内部に残っているＲＩＥ工程中に生成された残渣をアッシングして除去する。なお、図１１（ｂ）に示すように、ＭＥＭＳ形成領域３９内で犠牲層除去用開口部３５を形成している間は、キャパシタ形成領域４０内では処理は何も行わない。
【００６３】
次に、図１２（ａ）中実線矢印に示すように、ポリシリコンからなる犠牲層６をドライエッチングして除去するためのエッチングガスを、犠牲層除去用開口部３５を介して犠牲層６に向けて供給する。当然のことながら、このエッチングガスの原料としては、第２〜第４の各ＳｉＯ2 膜５，９，１４や第１のＳｉＮ膜４を残してポリシリコン層６のみを除去することができる原料が用いられる。このような原料としては、例えばＳＦ6 ，ＣＣＬ2Ｆ2 ，Ｃ2ＣＬ2Ｆ4 などが挙げられる。第２のＳｉＯ2 膜５の内部から犠牲層６が除去されたことを確認した後、エッチングガスの供給を停止する。
【００６４】
これにより、図１２（ａ）に示すように、第２のＳｉＯ2 膜５の内部の犠牲層６が設けられていた領域に空洞３６が形成される。それとともに、タングステン膜３を覆っている第１のＳｉＮ膜４の表面（上面）の一部と第２のコンタクトプラグ２４ａの下端部を覆っている第２のＳｉＮ膜１７の表面（下面）とが、空洞３６の内部に互いに対向して露出される。なお、図１２（ｂ）に示すように、ＭＥＭＳ形成領域３９内で犠牲層６を除去している間は、キャパシタ形成領域４０内では処理は何も行わない。すなわち、犠牲層６と併行してキャパシタ形成領域４０内に設けられたポリシリコンからなる導電体層７は、そのまま第２のＳｉＯ2 膜５の内部に残される。
【００６５】
これまでの工程により、図１３に示すように、可動素子としてのＭＥＭＳ３７と固定素子（非可動素子）としてのキャパシタ３８とが１枚のシリコンウェーハ１上に併行して設けられる。すなわち、第１の導電体（Ｗ膜）３、下層誘電体膜（ＳｉＮ膜）４、第１の導電体３に対して離接する方向に変形する圧電体膜（ＳＲＯ／Ｐｔ膜）１１を上部電極（Ｐｔ膜）１２および下部電極（Ｐｔ膜）１０の間に挟んでなる圧電型アクチュエータ１３、第１の誘電体膜（ＳｉＮ膜）１７、ならびに第２の導電体（Ａｌ膜）２４から構成されるＭＥＭＳとしてのキャパシタ３７が、シリコンウェーハ１上のＭＥＭＳ形成領域３９内に設けられる。また、キャパシタ３７がＭＥＭＳ形成領域３９内に設けられるのと併行して、導電体層（ポリシリコン層）７、第２の誘電体膜（ＳｉＮ膜）１８、および第３の導電体（Ａｌ膜）２５から構成される固定素子としてのキャパシタ３８が、ＭＥＭＳ形成領域３９に隣接して設定されたシリコンウェーハ１上のキャパシタ形成領域４０内に設けられる。
【００６６】
なお、図１３中一点鎖線より左側の領域がＭＥＭＳ形成領域（可動素子形成領域）３９である。また、図１３中一点鎖線より右側の領域がキャパシタ形成領域（固定素子形成領域）４０である。
【００６７】
図１３に示すように、ＭＥＭＳ形成領域３９内に設けられたキャパシタ３７においては、下側容量絶縁膜（下層誘電体膜）４により表面を覆われた下部電極（第１の導電体）３と上側容量絶縁膜（第１の誘電体膜）１７により表面を覆われた上部電極（第２の導電体）２４とが空洞３６を介して対向配置されている。このような設定の下、圧電型アクチュエータ１３の下部電極１０および上部電極１２に電圧が印加されていない状態では、圧電体膜１１はキャパシタ３７の下部電極３の表面に対して略平行な姿勢を維持している。以下、この圧電型アクチュエータ１３が駆動していない状態を、例えば初期状態と称することとする。この初期状態においては、下側容量絶縁膜４および下部電極３と上側容量絶縁膜１７および上部電極２４との間隔は最大となっている。すなわち、初期状態では、キャパシタ３７の容量は最小となっている。
【００６８】
この初期状態において、下部電極用コンタクトプラグ２８、下部電極用配線層３２、上部電極用コンタクトプラグ２９、および上部電極用配線層３３を介して圧電型アクチュエータ１３の下部電極１０および上部電極１２に電圧を印加し、圧電型アクチュエータ１３を駆動させる。すると、圧電体膜１１は、下部電極３に対して接近するように曲がる。これに伴って、上側容量絶縁膜１７および上部電極２４が、図１３中実線矢印で示す方向に沿って、空洞３６の上方に設けられている第３および第４の各ＳｉＯ2 膜９，１４ごと下部電極３に対して接近する。この結果、下側容量絶縁膜４および下部電極３と上側容量絶縁膜１７および上部電極２４との間隔が狭くなり、キャパシタ３７全体の容量が増大する。圧電体膜１１が最も曲がって、下側容量絶縁膜４および下部電極３が上側容量絶縁膜１７および上部電極２４に最も接近した状態において、キャパシタ３７の容量は最大となる。
【００６９】
また、圧電型アクチュエータ１３の下部電極１０および上部電極１２に印加されている電圧を小さくすると、圧電体膜１１はその曲がる度合いが小さくなる。すると、上側容量絶縁膜１７および上部電極２４は下側容量絶縁膜４および下部電極３から離れる。この結果、下側容量絶縁膜４および下部電極３と上側容量絶縁膜１７および上部電極２４との間隔が広くなり、キャパシタ３７の容量は減少する。特に、圧電体膜１１は、これに印加されていた電圧が解除されると、図１３中実線矢印で示すように、下部電極３に対して近づくように曲がっていた姿勢から下部電極３の表面に対して略平行な姿勢に戻る。すなわち、初期状態に戻る。この結果、キャパシタ３７の容量は最小となる。なお、空洞３６の上方に設けられている第３および第４の各ＳｉＯ2 膜９，１４の膜厚は、圧電対膜１１と同様に、圧電型アクチュエータ１３（圧電対膜１１）とともにキャパシタ３７の下部電極３に対して離接する方向に変形可能な薄さに設定されているのはもちろんである。
【００７０】
このように、ＭＥＭＳ形成領域３９内に設けられたキャパシタ３７は、圧電型アクチュエータ１３の作動および非作動を適宜、適正な状態に設定することにより、その容量を適宜、適正な大きさに変化させることができる容量可変型のキャパシタである。これに対して、キャパシタ形成領域４０内に設けられたキャパシタ３８は、下部電極（導電体層）７、容量絶縁膜（第２の誘電体膜）１８、および上部電極（第３の導電体）２５からなる一般的なキャパシタである。すなわち、キャパシタ３８は、これに印加される電圧の有無や大きさに拘らず、固定されたまま動いたり変形したりすることのない容量不変型のキャパシタである。当然、キャパシタ３８の下部電極７と上部電極２５との間隔は、印加される電圧の有無や大きさに拘らず容量絶縁膜１８の膜厚と同じ大きさのままで不変である。
【００７１】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図１３に示す所望の構成を有する半導体装置４１を得る。すなわち、略同じ材料を用いて形成されたＭＥＭＳとしての容量可変型キャパシタ（可変容量素子）３７と固定素子としての容量不変型キャパシタ（固定容量素子）３８とが、それぞれ略同じ製造工程により併行して１枚のシリコンウェーハ１上に混載された半導体装置４１を得る。
【００７２】
以上説明したように、この第１実施形態によれば、ＭＥＭＳ３７を形成するための工程フローの大部分を、キャパシタ３８を形成するための工程フローと兼ねることができる。一般的な半導体装置の多くは、固定素子としての容量不変型キャパシタが実質的に必須の構成部品となっている。このような事情は、ＭＥＭＳを備える半導体装置（電子部品）においても同様である。したがって、もし、ＭＥＭＳ形成プロセスを利用して容量不変型キャパシタを形成することができれば、ＭＥＭＳや容量不変型キャパシタの製造工程のみならず、半導体装置全体の製造工程を簡素化することができる。それとともに、ＭＥＭＳの周辺の部品点数も少なくすることができる。
【００７３】
特に、前述したように、ＭＥＭＳ３７の空洞３６を形成するためのポリシリコン層８の一部をキャパシタ３８の下部電極（導電体層）７として使用することができれば、従来は互いに別工程で作り分けられていたＭＥＭＳ３７の犠牲層６とキャパシタ３８の下部電極７とを、特別な工程を経ることなく併行して形成することができる。この結果、同一のチップ（シリコンウェーハ）１上にＭＥＭＳ３７とキャパシタ３８とを効率よく容易に、かつ、低コストで混載させることができる。すなわち、ＭＥＭＳ混載型半導体装置（ＭＥＭＳ混載型ＬＳＩ）４１の製造工程の簡略化が可能になるとともに、ＭＥＭＳ混載型半導体装置４１を低コストで容易に作製可能となる。
【００７４】
このように、本実施形態によれば、可動素子（ＭＥＭＳ）３７と固定素子（キャパシタ）３８とが混載されているとともにそれら各素子３７，３８の構成材料および製造工程の共通化が図られた半導体装置（電子部品）４１を提供することができる。それとともに、本実施形態によれば、そのような半導体装置４１を効率よく容易に、かつ、低コストで製造することができる半導体装置の製造方法を提供することができる。
【００７５】
（第２の実施の形態）
次に、本発明に係る第２実施形態を図１４および図１５を参照しつつ説明する。図１４および図１５は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１実施形態と同一部分には同一符号を付して、その詳しい説明を省略する。
【００７６】
本実施形態においては、第１実施形態で説明した可動素子としてのＭＥＭＳと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、容量不変型キャパシタの電気的特性を向上させることができる技術について説明する。以下、主に第１実施形態との相違点について説明する。
【００７７】
先ず、第１実施形態において図１（ａ），（ｂ）および図２（ａ），（ｂ）を参照しつつ説明したように、ＭＥＭＳ形成領域３９内に犠牲層となるポリシリコン層８を設けるとともに、キャパシタ形成領域４０内に導電体層となるポリシリコン層８を設ける工程までは、第１実施形態と同様である。
【００７８】
次に、図１４（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、各ポリシリコン層８表面を覆って第２のＳｉＯ2 膜５の表面上にレジスト膜５１を一括して設ける。続けて、図１４（ｂ）に示すように、レジスト膜５１のうちキャパシタ形成領域４０に設けられたポリシリコン層８の上方のレジスト膜５１のみを、通常のリソグラフィー工程によりポリシリコン層８の表面が露出するまで除去する。これにより、図１４（ｂ）に示すように、ポリシリコン層８の上方でレジスト膜５１を貫通して開口部５２が形成される。
【００７９】
続けて、図１４（ｂ）中実線矢印で示すように、キャパシタ形成領域４０内のポリシリコン層８にのみ開口部５２を介して不純物を導入する。例えば、イオン注入法により開口部５２を介してポリシリコン層８にホウ素（ボロン、Ｂ）を注入（ドーピング）する。この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第２のＳｉＯ2 膜５上に残っているレジスト膜５１を、第２のＳｉＯ2 膜５の表面上からまとめて剥離させて除去する。
【００８０】
続けて、ポリシリコン層８内にドーピングされたボロンを活性化させるために、ポリシリコン層８等に活性化アニールを施す。これにより、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５中に活性化されたボロンを含むポリシリコン層５３が形成される。このポリシリコン層５３は、後述する本実施形態の容量不変型キャパシタ５４の下部電極となる。なお、図１４（ａ）に示すように、キャパシタ形成領域４０内で開口部５２を形成したり、ポリシリコン層８にボロンをドーピングしたりしている間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。
【００８１】
以後の工程は、第１実施形態において図３（ａ），（ｂ）〜図１２（ａ），（ｂ）を参照しつつ説明した工程と同様である。これにより、図１５に示すように、可動素子としてのＭＥＭＳ３７と固定素子（非可動素子）としてのキャパシタ５４とが１枚のシリコンウェーハ１上に併行して設けられる。すなわち、第１実施形態と同様の構成からなるキャパシタ３７が、シリコンウェーハ１上のＭＥＭＳ形成領域３９内に設けられる。また、キャパシタ３７がＭＥＭＳ形成領域３９内に設けられるのと併行して、活性化されたボロンを含むポリシリコン層からなる下部電極５３を備えるキャパシタ５４が、ＭＥＭＳ形成領域３９に隣接して設定されたシリコンウェーハ１上のキャパシタ形成領域４０内に設けられる。
【００８２】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図１５に示す所望の構成を有する半導体装置５５を得る。すなわち、略同じ材料を用いて形成されたＭＥＭＳとしての容量可変型キャパシタ（可変容量素子）３７と固定素子としての容量不変型キャパシタ（固定容量素子）５４とが、それぞれ略同じ製造工程により併行して１枚のシリコンウェーハ１上に混載された半導体装置５５を得る。
【００８３】
以上説明したように、この第２実施形態によれば、前述した第１実施形態と同様の効果を得ることができる。また、活性化されたボロンを含むポリシリコン層をキャパシタ５４の下部電極５３として用いることにより、下部電極５３を第１実施形態の下部電極７に比べて低抵抗化させることができる。
【００８４】
具体的には、ポリシリコン層５３にボロンをイオン注入して活性化アニール処理を施すことにより、ポリシリコン層５３のシート抵抗値を約２００〜３００Ω／□程度に下げることができる。これにより、キャパシタ５４が消費する電力を低減させて、キャパシタ５４を省電力化することができる。すなわち、キャパシタ５４の電気的特性を向上させることができる。ひいては、容量可変型キャパシタ３７と容量不変型キャパシタ５４とが同一のシリコンウェーハ１上に混載された半導体装置５５を省電力化させて、その電気的特性を向上させることができる。
【００８５】
（第３の実施の形態）
次に、本発明に係る第３実施形態を図１６〜図１９を参照しつつ説明する。図１６〜図１９は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００８６】
本実施形態においては、第２実施形態と同様に、第１実施形態で説明した可動素子としてのＭＥＭＳと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、容量不変型キャパシタの電気的特性を向上させることができる技術について説明する。以下、主に第１実施形態との相違点について説明する。
【００８７】
先ず、第１実施形態において図１（ａ），（ｂ）〜図３（ａ），（ｂ）を参照しつつ説明したように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、犠牲層または導電体層となるポリシリコン層８が設けられた第２のＳｉＯ2 膜５の表面上に第３のＳｉＯ2 膜９を一括して設ける工程までは、第１実施形態と同様である。ただし、本実施形態の第３のＳｉＯ2 膜９は、その膜厚を第１実施形態の第３のＳｉＯ2 膜９よりも薄く設定される。具体的には、本実施形態の第３のＳｉＯ2 膜９の膜厚は、第１実施形態の第３のＳｉＯ2 膜９の膜厚のおよそ半分である約２００ｎｍに設定される。
【００８８】
次に、図１６（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、第３のＳｉＯ2 膜９の表面上にレジスト膜６１を一括して設ける。続けて、図１６（ｂ）に示すように、レジスト膜６１のうちキャパシタ形成領域４０に設けられたポリシリコン層８の上方のレジスト膜６１のみを、通常のリソグラフィー工程により第３のＳｉＯ2 膜９の表面が露出するまで除去する。これにより、図１６（ｂ）に示すように、ポリシリコン層８の上方でレジスト膜６１を貫通して第１の開口部６２が形成される。
【００８９】
続けて、図１６（ｂ）に示すように、第３のＳｉＯ2 膜９のうちキャパシタ形成領域４０内に形成された第１の開口部６２の下方の第３のＳｉＯ2 膜９のみを、例えばＲＩＥ法によりポリシリコン層８の表面が露出するまでエッチングして除去する。これにより、図１６（ｂ）に示すように、ポリシリコン層８の上方で第３のＳｉＯ2 膜９を貫通して第２の開口部６３が形成される。このように、第１および第２の各開口部６２，６３を形成する工程は、通常のリソグラフィー工程により行われる。なお、図１６（ａ）に示すように、キャパシタ形成領域４０内で第１および第２の各開口部６２，６３を形成している間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第３のＳｉＯ2 膜９上に残っているレジスト膜６１を、第３のＳｉＯ2 膜９の表面上からまとめて剥離させて除去する。
【００９０】
次に、図１７（ｂ）に示すように、通常のシリサイド化工程により、キャパシタ形成領域４０内のポリシリコン層８の表層部８ａのみ第１および第２の各開口部６２，６３を介してシリサイド化する。例えば、キャパシタ形成領域４０内のポリシリコン層８の表層部８ａを、単純なポリシリコン層からチタンを含むシリコン化合物層（ＴｉＳｉ層）、コバルトを含むシリコン化合物層（ＣｏＳｉ層）、あるいはニッケルを含むシリコン化合物層（ＮｉＳｉ層）等に変質させる。これにより、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５中に、表層部がシリサイド層６４からなるとともにその下側部分がポリシリコン層８からなる２層構造の導電体層６５が形成される。この導電体層６５は、後述する本実施形態の容量不変型キャパシタ６７の下部電極となる。なお、図１７（ａ）に示すように、キャパシタ形成領域４０内でシリサイド化処理を行っている間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。
【００９１】
次に、図１８（ｂ）に示すように、シリサイド層６４の表面を覆って第５の絶縁層としての第５の酸化膜層６６を設ける。ここでは、第１〜第４の各酸化膜層２，５，９，１４と同様に、第５の酸化膜層として第５のシリコン酸化膜（ＳｉＯ2 膜）６６をＣＶＤ法によりシリサイド層６４の表面上に成膜する。この第５のＳｉＯ2 膜６６は、本実施形態の第３のＳｉＯ2 膜９と同様に、その膜厚が約２００ｎｍに達するまでシリサイド層６４の表面上に堆積される。これにより、第２の開口部６３は第５のＳｉＯ2 膜６６によって埋められる。なお、図１８（ａ）に示すように、キャパシタ形成領域４０内で第５のＳｉＯ2 膜６６を設けている間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。
【００９２】
以後の工程は、第１実施形態において図４（ａ），（ｂ）〜図１２（ａ），（ｂ）を参照しつつ説明した工程と同様である。これにより、図１９に示すように、可動素子としてのＭＥＭＳ３７と固定素子（非可動素子）としてのキャパシタ６７とが１枚のシリコンウェーハ１上に併行して設けられる。すなわち、第１実施形態と同様の構成からなるキャパシタ３７が、シリコンウェーハ１上のＭＥＭＳ形成領域３９内に設けられる。また、キャパシタ３７がＭＥＭＳ形成領域３９内に設けられるのと併行して、シリサイド層６４およびポリシリコン層８の２層構造からなる下部電極６５を備えるキャパシタ６７が、ＭＥＭＳ形成領域３９に隣接して設定されたシリコンウェーハ１上のキャパシタ形成領域４０内に設けられる。
【００９３】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図１９に示す所望の構成を有する半導体装置６８を得る。すなわち、略同じ材料を用いて形成されたＭＥＭＳとしての容量可変型キャパシタ（可変容量素子）３７と固定素子としての容量不変型キャパシタ（固定容量素子）６７とが、それぞれ略同じ製造工程により併行して１枚のシリコンウェーハ１上に混載された半導体装置６８を得る。
【００９４】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、上層部がシリサイド層６４からなるとともに下層部がポリシリコン層８からなる２層構造の導電体層を下部電極６５として用いることにより、第２実施形態の下部電極５３と同様に、下部電極６５を第１実施形態の下部電極７に比べて低抵抗化させることができる。
【００９５】
具体的には、ポリシリコン層８の表層部８ａをシリサイド化することにより、導電体層６５のシート抵抗値を約５〜２０Ω／□程度に下げることができる。これは、活性化されたボロンを含む第２実施形態の導電体層５３のシート抵抗値よりも大幅に低い値である。したがって、本実施形態によれば、キャパシタ６７が消費する電力を大幅に低減させて、キャパシタ６７を大幅に省電力化することができる。すなわち、キャパシタ６７の電気的特性を大幅に向上させることができる。ひいては、容量可変型キャパシタ３７と容量不変型キャパシタ６７とが同一のシリコンウェーハ１上に混載された半導体装置６８を省電力化させて、その電気的特性を向上させることができる。
【００９６】
（第４の実施の形態）
次に、本発明に係る第４実施形態を図２０〜図２４を参照しつつ説明する。図２０〜図２４は、それぞれ本実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００９７】
本実施形態においては、第１〜第３の各実施形態で説明した可動素子としてのＭＥＭＳと固定素子としての容量不変型キャパシタとが同一のシリコンウェーハ上に併行して混載される半導体装置およびその製造方法において、第１〜第３の各実施形態と異なり、容量可変型のキャパシタに代えてスイッチ素子をＭＥＭＳとして設ける技術について説明する。なお、以下の説明においては、特に断りの無い限り、第１〜第３の各実施形態と同様の工程を用いることとする。
【００９８】
先ず、図２０（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、シリコンウェーハ１上に第１のＳｉＯ2 膜２を設ける。続けて、図２０（ａ）に示すように、ＭＥＭＳ形成領域３９内の第１のＳｉＯ2 膜２上にのみタングステン膜３を設ける。このタングステン膜３は、後述するＭＥＭＳとしてのスイッチ素子７１の下部電極となる。続けて、図２０（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、第１のＳｉＯ2 膜２上に第２のＳｉＯ2 膜５を設ける。ただし、第１〜第３の各実施形態と異なり、本実施形態においては第１のＳｉＯ2 膜２と第２のＳｉＯ2 膜５との間にはタングステン膜３を覆う第１のＳｉＮ膜４を設けない。第２のＳｉＯ2 膜５は、第１のＳｉＯ2 膜２の表面およびタングステン膜３の表面をそれぞれ直接覆って設けられる。
【００９９】
続けて、図２０（ａ）に示すように、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５中に、一部をタングステン膜３と重ねて犠牲層６となるポリシリコン層８を設ける。前述したように、本実施形態においてはタングステン膜３上に第１のＳｉＮ膜４が設けられていない。このため、本実施形態のポリシリコン層８は、第１〜第３の各実施形態のポリシリコン層８と異なり、タングステン膜３の表面に直接接触して設けられる。この際、図２０（ｂ）に示すように、ＭＥＭＳ形成領域３９内に犠牲層６となるポリシリコン層８を設けるのと併行して、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５中にもポリシリコン層８を設ける。続けて、図２０（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、各ポリシリコン層８の表面を覆いつつ、第２のＳｉＯ2 膜５上に第３のＳｉＯ2 膜９を設ける。
【０１００】
次に、図２１（ａ），（ｂ）に示すように、第３実施形態と同様の工程により、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、第３のＳｉＯ2 膜９の表面上にレジスト膜６１を一括して設ける。続けて、図２１（ｂ）に示すように、レジスト膜６１のうちキャパシタ形成領域４０に設けられたポリシリコン層８の上方のレジスト膜６１のみを、通常のリソグラフィー工程により第３のＳｉＯ2 膜９の表面が露出するまで除去する。これにより、図２１（ｂ）に示すように、ポリシリコン層８の上方でレジスト膜６１を貫通して第１の開口部６２が形成される。
【０１０１】
続けて、図２１（ｂ）に示すように、第３のＳｉＯ2 膜９のうちキャパシタ形成領域４０内に形成された第１の開口部６２の下方の第３のＳｉＯ2 膜９のみを、例えばＲＩＥ法によりポリシリコン層８の表面が露出するまでエッチングして除去する。これにより、図２１（ｂ）に示すように、ポリシリコン層８の上方で第３のＳｉＯ2 膜９を貫通して第２の開口部６３が形成される。なお、図２１（ａ）に示すように、キャパシタ形成領域４０内で第１および第２の各開口部６２，６３を形成している間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。この後、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域内で第３のＳｉＯ2 膜９上に残っているレジスト膜６１を、第３のＳｉＯ2 膜９の表面上からまとめて剥離させて除去する。
【０１０２】
次に、図２２（ｂ）に示すように、第３実施形態と同様の工程により、キャパシタ形成領域４０内のポリシリコン層８の表層部８ａのみ第１および第２の各開口部６２，６３を介してシリサイド化する。これにより、キャパシタ形成領域４０内の第２のＳｉＯ2 膜５中に、表層部がシリサイド層６４からなるとともにその下側部分がポリシリコン層８からなる２層構造の導電体層６５が形成される。この導電体層６５は、容量不変型キャパシタ６７の下部電極となる。続けて、図２２（ｂ）に示すように、シリサイド層６４の表面を覆って第２の開口部６３が埋まるまで第５のＳｉＯ2 膜６６を設ける。なお、図２２（ａ）に示すように、キャパシタ形成領域４０内でシリサイド化処理を行ったり、第５のＳｉＯ2 膜６６を設けたりしている間は、ＭＥＭＳ形成領域３９内では処理は何も行わない。
【０１０３】
次に、図２３（ａ）に示すように、ＭＥＭＳ形成領域３９内の第２のＳｉＯ2 膜５中に、タングステン膜３に対して離接する方向に変形する圧電体膜（ＳＲＯ／Ｐｔ膜）１１を上部電極（Ｐｔ膜）１２および下部電極（Ｐｔ膜）１０の間に挟んでなる圧電型アクチュエータ１３を設ける。続けて、図２３（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の両領域にわたって、第３のＳｉＯ2 膜９の表面上に第４のＳｉＯ2 膜１４を一括して設ける。この第４のＳｉＯ2 膜１４は、ＭＥＭＳ形成領域３９内に設けられた圧電型アクチュエータ１３およびキャパシタ形成領域４０内に設けられた第５のＳｉＯ2 膜６６を覆って設けられる。
【０１０４】
続けて、図２３（ｂ）に示すように、キャパシタ形成領域４０内の第３および第４の各ＳｉＯ2 膜９，１４中にキャパシタ６７の上部電極となる第３の導電体２５を設ける。この第３の導電体２５は、第３のコンタクトプラグ２５ａと第３の配線層２５ｂとが一体に形成された構造を有する。ただし、後述する本実施形態の第２の導電体２４と異なり、本実施形態の第３の導電体２５の周りには、第１〜第３の各実施形態の第３の導電体２５と同様に、第３の導電体２５の表面を覆ってキャパシタ６７の電極間絶縁膜（容量絶縁膜）となる第３のＳｉＮ膜（第２の誘電体膜）１８が設けられる。
【０１０５】
また、図２３（ａ）に示すように、第１〜第３の各実施形態と同様に、キャパシタ形成領域４０内に第３の導電体２５を設けるのと併行して、ＭＥＭＳ形成領域３９内の第３および第４の各ＳｉＯ2 膜９，１４中にスイッチ素子（ＭＥＭＳ）７１の上部電極となる第２の導電体２４を設ける。この第２の導電体２４も、第３の導電体２５と同様に、第２のコンタクトプラグ２４ａと第２の配線層２４ｂとが一体に形成された構造を有する。ただし、第１〜第３の各実施形態と異なり、本実施形態においては第２の導電体２４を覆う第２のＳｉＮ膜（第１の誘電体膜）１７を設けない。第２の導電体２４は、犠牲層６（ポリシリコン層８）、第３のＳｉＯ2 膜９、および第４のＳｉＯ2 膜１４に直接接触して設けられる。
【０１０６】
続けて、図２３（ａ），（ｂ）に示すように、ＭＥＭＳ形成領域３９およびキャパシタ形成領域４０の各領域内の所定の位置に、第１のコンタクトプラグ２７、下部電極用コンタクトプラグ２８、上部電極用コンタクトプラグ２９、および導電体層用コンタクトプラグ３０を設ける。キャパシタ形成領域４０内の第３および第４の各ＳｉＯ2 膜９，１４中に導電体層用コンタクトプラグ３０が形成されることにより、キャパシタ形成領域４０内にキャパシタ６７が設けられる。
【０１０７】
第１のコンタクトプラグ２７は、第４の配線層３１と一体の構造に形成される。同様に、下部電極用コンタクトプラグ２８は、下部電極用配線層３２と一体の構造に形成される。また同様に、上部電極用コンタクトプラグ２９は、上部電極用配線層３３と一体の構造に形成される。さらに同様に、導電体層用コンタクトプラグ３０は、導電体層用配線層３４と一体の構造に形成される。
【０１０８】
続けて、図示は省略するが、ＭＥＭＳ形成領域３９内に設けられた犠牲層６をエッチングして除去する。これにより、第２のＳｉＯ2 膜５の内部の犠牲層６が設けられていた領域に空洞３６を形成する。それとともに、タングステン膜３と第２のコンタクトプラグ２４ａとを、空洞３６の内部に互いに対向して露出させる。これにより、第１の導電体（Ｗ膜）３、第１の導電体３に対して離接する方向に変形する圧電体膜（ＳＲＯ／Ｐｔ膜）１１を上部電極（Ｐｔ膜）１２および下部電極（Ｐｔ膜）１０の間に挟んでなる圧電型アクチュエータ１３、ならびに第２の導電体（Ａｌ膜）２４から構成されるＭＥＭＳとしてのスイッチ素子７１が、ＭＥＭＳ形成領域３９内に設けられる。なお、ＭＥＭＳ形成領域３９内で犠牲層６を除去している間は、キャパシタ形成領域４０内では処理は何も行わない。すなわち、キャパシタ形成領域４０内に設けられたシリサイド層６４およびポリシリコン層８の２層構造からなる導電体層６５は、そのまま第２のＳｉＯ2 膜５の内部に残される。
【０１０９】
これまでの工程により、図２４に示すように、可動素子としてのＭＥＭＳ７１と固定素子（非可動素子）としてのキャパシタ６７とが１枚のシリコンウェーハ１上に併行して設けられる。すなわち、前述した構成からなるＭＥＭＳとしてのスイッチ素子７１が、シリコンウェーハ１上のＭＥＭＳ形成領域３９内に設けられる。また、スイッチ素子７１がＭＥＭＳ形成領域３９内に設けられるのと併行して、第３実施形態と同様の構成からなる固定素子としてのキャパシタ６７が、ＭＥＭＳ形成領域３９に隣接して設定されたシリコンウェーハ１上のキャパシタ形成領域４０内に設けられる。
【０１１０】
図２４に示すように、ＭＥＭＳ形成領域３９内に設けられたスイッチ素子７１においては、下部電極（第１の導電体）３と上部電極（第２の導電体）２４とが空洞３６を介して対向配置されている。このような設定の下、圧電型アクチュエータ１３の下部電極１０および上部電極１２に電圧が印加されていない状態では、圧電体膜１１はスイッチ素子７１の下部電極３の表面に対して略平行な姿勢を維持している。以下、この圧電型アクチュエータ１３が駆動していない状態を、例えば初期状態と称することとする。この初期状態においては、当然のことながら下部電極３と上部電極２４とは互いに離間されている。すなわち、初期状態では、スイッチ素子７１は非通電状態（ＯＦＦ状態）となっている。
【０１１１】
この初期状態において、下部電極用コンタクトプラグ２８、下部電極用配線層３２、上部電極用コンタクトプラグ２９、および上部電極用配線層３３を介して圧電型アクチュエータ１３の下部電極１０および上部電極１２に電圧を印加し、圧電型アクチュエータ１３を駆動させる。すると、圧電体膜１１は、下部電極３に対して接近するように曲がる。これに伴って、上部電極２４が、図１３中実線矢印で示す方向に沿って、空洞３６の上方に設けられている第３および第４の各ＳｉＯ2 膜９，１４ごと下部電極３に対して接近する。上部電極２４が下部電極３に接触すると、それら各電極２４，２５間に電流が流れてスイッチ素子７１は通電状態（ＯＮ状態）となる。すなわち、上部電極２４が下部電極３に接触するまで圧電体膜１１が曲がった状態において、スイッチ素子７１は通電状態（ＯＮ状態）となる。
【０１１２】
また、圧電型アクチュエータ１３の下部電極１０および上部電極１２に印加されている電圧を小さくすると、圧電体膜１１はその曲がる度合いが小さくなる。あるいは、圧電型アクチュエータ１３の下部電極１０および上部電極１２に印加する電圧を解除すると、圧電体膜１１は、図２４に示すように、下部電極３の表面に対して略平行な姿勢に戻る。すると、上部電極２４は下部電極３から離れるので、上部電極２４と下部電極３との間には電流が流れなくなり、スイッチ素子７１は再び非通電状態（ＯＦＦ状態）となる。
【０１１３】
このように、ＭＥＭＳ形成領域３９内に設けられたスイッチ素子７１は、圧電型アクチュエータ１３の作動および非作動を適宜、適正に切り換えることにより、その上部電極２４と下部電極３との間に電流を流したり、あるいはそれら各電極３，２４間に電流を流れなくしたりすることができる。
【０１１４】
この後、図示を伴う具体的かつ詳細な説明は省略するが、ボンディング工程やパッケージング工程等の所定の工程を経ることにより、図２４に示す所望の構成を有する半導体装置５５を得る。すなわち、略同じ材料を用いて形成されたＭＥＭＳとしてのスイッチ素子７１と固定素子としての容量不変型キャパシタ（固定容量素子）６７とが、それぞれ略同じ製造工程により併行して１枚のシリコンウェーハ１上に混載された半導体装置７２を得る。
【０１１５】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。特に、本実施形態によれば、ＭＥＭＳからなる可動素子として、容量可変型のキャパシタに代えてスイッチ素子７１を備えるＭＥＭＳ混載型半導体装置７２にも適用可能であることが分かった。そして、このＭＥＭＳ混載型半導体装置７２においては、キャパシタ形成領域４０内に設けた容量固定型のキャパシタ６７を、図示しない電源とグランド（ＧＮＤ）と間に接続するデカップリングキャパシタとして使用することができる。
【０１１６】
なお、本発明に係る電子部品およびその製造方法は、前述した第１〜第４の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１１７】
例えば、第１〜第４の各実施形態においては、第２のコンタクトプラグ２４ａ、第２の配線層２４ｂ、第３のコンタクトプラグ２５ａ、第３の配線層２５ｂ、第１のコンタクトプラグ２７、下部電極用コンタクトプラグ２８、上部電極用コンタクトプラグ２９、導電体層用コンタクトプラグ３０、第４の配線層３１、下部電極用配線層３２、上部電極用配線層３３、および導電体層用配線層３４の形成材料としてアルミニウム（Ａｌ）を用いたが、これに限定されるものではない。アルミニウムの代わりに、例えば銅（Ｃｕ）を用いても構わないのはもちろんである。
【０１１８】
また、第２実施形態においては、キャパシタ形成領域４０内に設けたポリシリコン層８にボロンを注入したが、これに限定されるものではない。ボロン（Ｂ）の代わりに、例えばヒ素（Ａｓ）やリン（Ｐ）を注入しても構わないのはもちろんである。当然、ポリシリコン層８に注入される導電型も、ｎ型またはｐ型の別を問わないのはもちろんである。
【図面の簡単な説明】
【０１１９】
【図１】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図２】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図３】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図４】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図５】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図６】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図７】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図８】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図９】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図１０】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図１１】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図１２】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図１３】第１実施形態に係る電子部品の製造方法を示す工程断面図。
【図１４】第２実施形態に係る電子部品の製造方法を示す工程断面図。
【図１５】第２実施形態に係る電子部品の製造方法を示す工程断面図。
【図１６】第３実施形態に係る電子部品の製造方法を示す工程断面図。
【図１７】第３実施形態に係る電子部品の製造方法を示す工程断面図。
【図１８】第３実施形態に係る電子部品の製造方法を示す工程断面図。
【図１９】第３実施形態に係る電子部品の製造方法を示す工程断面図。
【図２０】第４実施形態に係る電子部品の製造方法を示す工程断面図。
【図２１】第４実施形態に係る電子部品の製造方法を示す工程断面図。
【図２２】第４実施形態に係る電子部品の製造方法を示す工程断面図。
【図２３】第４実施形態に係る電子部品の製造方法を示す工程断面図。
【図２４】第４実施形態に係る電子部品の製造方法を示す工程断面図。
【符号の説明】
【０１２０】
１…シリコンウェーハ（半導体基板、基板）、２…第１のＳｉＯ2 膜（第１の絶縁層）、３…タングステン膜（ＭＥＭＳ下部電極、第１の導電体）、５…第２のＳｉＯ2 膜（第２の絶縁層）、６…ポリシリコン層（犠牲層）、７…ポリシリコン層（キャパシタ下部電極、導電体層）、８…ポリシリコン層（犠牲層、導電体層）、８ａ…導電体層の表層部、９…第３のＳｉＯ2 膜（第３の絶縁層）、１３…圧電型アクチュエータ、１４…第４のＳｉＯ2 膜（第４の絶縁層）、１７…第２のＳｉＮ膜（第１の誘電体膜）、１８…第３のＳｉＮ膜（第２の誘電体膜）、１９…ＳｉＮ膜（第１の誘電体膜、第２の誘電体膜）、２４…ＭＥＭＳ上部電極（第２の導電体）、２４ａ…第２のコンタクトプラグ（第２の導電体）、２４ｂ…第２の配線層（第２の導電体）、２５…キャパシタ上部電極（第３の導電体）、２５ａ…第３のコンタクトプラグ（第３の導電体）、２５ｂ…第３の配線層（第３の導電体）、２６…アルミニウム膜（第２の導電体、第３の導電体）、３６…空洞、３７…容量可変型キャパシタ（ＭＥＭＳ、可動素子）、３８，５４，６７…容量不変型キャパシタ（非可動素子、固定素子）、４１，５５，６８，７２…半導体装置（電子部品）、５３…ボロンが注入されたポリシリコン層（キャパシタ下部電極、不純物が導入された導電体層）、６４…シリサイド層（導電体層の表層部）、６５…キャパシタ下部電極（導電体層）、６６…第５のＳｉＯ2 膜（第５の絶縁層）、７１…スイッチ素子（ＭＥＭＳ、可動素子）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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