(57)【要約】【課題】  複数のシリアルデータを時分割多重する伝送システムで、位相検出のための信号線を省略する。【解決手段】  反転回路３０は、入力端子２４の入力データＤｇを論理反転する。Ｐ−Ｓ変換回路４０は、入力端子１２〜２４からのデータ及び反転回路３０の出力データを時分割多重する。８ビット・シフトレジスタ７２は８個のセルｂ０〜ｂ７からなり、送信装置１０からのクロックＣＬＫの上がりエッジに同期して、データＤａｔａ１の各ビットをセルｂ０に取り込み、各セルの内容を上位セルにシフトする。位相検出回路７６，カウンタ７８及びデコーダ８０により、セルｂ０がセルｂ１の論理反転値であるかどうかを検出する。論理反転関係にあると、イネーブル信号ＥＮ２に従い、Ｄ−ＦＦ７４が、シフトレジスタ７２のセルｂ１〜ｂ７のデータをラッチする。【選択図】  図１
2008005044.tif 000002
【特許請求の範囲】
【請求項１】
ビットレートＢのＮ（Ｎは２以上の整数）チャネルのデータの内の所定データを論理反転する論理反転回路（３０）と、
繰り返し周波数（Ｎ＋１）×Ｂ（Ｈｚ）のクロックに従い、当該複数チャネルのデータ及び当該論理反転回路の出力データを時分割多重する時分割多重回路（４０）と
当該時分割多重回路（４０）により生成される時分割多重信号と、当該クロックとを受信装置に出力する出力手段
とを具備することを特徴とする送信装置。
【請求項２】
請求項１に記載の送信装置から送信される時分割多重信号及びクロックを受信する受信手段と、
前記受信手段により受信された時分割多重信号を当該クロックに従い時間軸上で（Ｎ＋１）チャネルに分離する時分割分離装置（７２）と、
当該時分割分離装置で分離された（Ｎ＋１）チャネルの内の特定のチャネル間で、当該論理反転回路による論理反転関係にあるか否かを検出する検出装置（７６，７８，８０）と、
当該検出装置（７６，７８，８０）が、当該論理反転回路による論理反転関係にあることを検出したタイミングに従い、時分割分離装置（７２）で分離されたＮチャネルのデータを出力する出力装置（７４）
とを具備することを特徴とする受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータを送信する送信装置とそのデータを受信する受信装置に関する。
【背景技術】
【０００２】
従来、パラレルデータを伝送する場合、接続線数を削減するために、送信装置側でシリアルデータに変換して送信し、受信装置側でパラレルデータに戻す方式が、知られている。受信装置側で個々のビットを検出分離するために、データ同期用クロックと位相検出用クロックも、伝送される（特許文献１参照）。
【特許文献１】特開２００２−１９８９４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の方法では、少なくとも３本の信号線を設けるか、シリアルデータ上の個々のビットを検出するために、データ伝送の単位等を限定しなければならず、少ない接続線数で高速にシリアルデータを伝送できるものではなかった。
【０００４】
本発明は、少ない接続線数で高速にシリアルデータを伝送できる送信装置及び受信装置を提示することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を解決するために、本発明に係る送信装置は、ビットレートＢのＮ（Ｎは２以上の整数）チャネルのデータの内の所定データを論理反転する論理反転回路と、繰り返し周波数（Ｎ＋１）×Ｂ（Ｈｚ）のクロックに従い、当該複数チャネルのデータ及び当該論理反転回路の出力データを時分割多重する時分割多重回路と、当該時分割多重回路により生成される時分割多重信号と、当該クロックとを受信装置に出力する出力手段とを具備することを特徴とする。
【０００６】
本発明に係る受信装置は、上記送信装置から送信される時分割多重信号及びクロックを受信する受信手段と、前記受信手段により受信された時分割多重信号を当該クロックに従い時間軸上で（Ｎ＋１）チャネルに分離する時分割分離装置と、当該時分割分離装置で分離された（Ｎ＋１）チャネルの内の特定のチャネル間で、当該論理反転回路による論理反転関係にあるか否かを検出する検出装置と、当該検出装置が、当該論理反転回路による論理反転関係にあることを検出したタイミングに従い、時分割分離装置で分離されたＮチャネルのデータを出力する出力装置とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、位相検出のための信号線を設けることなしに、３チャネル以上のシリアルデータを送受信できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して、本発明の実施例を詳細に説明する。
【実施例１】
【０００９】
図１は、本発明の一実施例である伝送システムの概略構成ブロック図であり、図２はタイミングチャートである。本実施例では、７系統のシリアルデータを時分割多重して、伝送する。また、本実施例では、データ伝送の制御と管理に、クロック信号ＣＫ、リセット信号Ｒ、カウント値Ｃｏｕｎｔ１，Ｃｏｕｎｔ２及びイネーブル信号ＥＮ１，ＥＮ２を用いる。カウント値Ｃｏｕｎｔ１，Ｃｏｕｎｔ２は０乃至７の何れかの値をとり、イネーブル信号ＥＮ１，ＥＮ２はハイ（Ｈ）又はロー（Ｌ）の２値である。
【００１０】
図１において、送信装置１０は、７つの入力端子１２〜２４、クロック入力端子２６、リセット入力端子２８、反転（ＮＯＴ）回路３０、Ｐ−Ｓ（パラレル−シリアル）変換回路４０及びカウンタ４２を具備する。受信装置５０は、出力端子５２〜６６、Ｓ−Ｐ（シリアル−パラレル）変換回路７０、シフトレジスタ７２、ＤＦＦ７４、同期検出回路７６、カウンタ７８又はデコード回路８０を具備する。Ｓ−Ｐ変換回路７０は、シフトレジスタ７２とＤフリップフロップ（ＦＦ）７４からなる。送信装置１０と受信装置が一体となり、シリアルデータの伝送システムを構成する。
【００１１】
入力端子１２〜２４には、異なる系統のシリアルデータが同じビットレートＢ（ｂｐｓ）で入力する。即ち、入力端子１２にはシリアルデータＤａ（Ｄａ０〜Ｄａｎ）が入力し、入力端子１４にはシリアルデータＤｂ（Ｄｂ０〜Ｄｂｎ）が入力する。入力端子１６〜２４にも同様に、シリアルデータＤｃ（Ｄｃ０〜Ｄｃｎ），Ｄｄ（Ｄｄ０〜Ｄｄｎ）,Ｄｅ（Ｄｅ０〜Ｄｅｎ），Ｄｆ（Ｄｆ０〜Ｄｆｎ），Ｄｇ（Ｄｇ０〜Ｄｇｎ）が入力する。反転回路３０は、入力端子２４の入力データを論理反転する。便宜上、反転回路３０の出力データをＤｈ（Ｄｈ０〜Ｄｈｎ）と表記する。
【００１２】
入力端子１２〜２４の入力データは、それぞれ、Ｐ−Ｓ変換回路４０の異なる入力端子１〜７に入力する。入力端子２４の入力データは、反転回路３０により論理反転、即ち、２進値”０”を２進値”１”に、２進値”１”を２進値”０”に変換されて、Ｐ−Ｓ変換回路４０の入力端子８に入力する。反転回路３０の出力データは、Ｐ−Ｓ変換回路４０のシリアル出力上でのビット位置、即ちデータ位相を判別するのに使用される。
【００１３】
クロック入力端子２６には、繰り返し周波数８×Ｂ（Ｈｚ）のクロック信号ＣＫが入力し、リセット入力端子２８には、リセット信号Ｒを入力する。リセット信号Ｒは、繰り返し周波数Ｂ（Ｈｚ）でクロック信号ＣＫの１周期期間だけ、ハイになる。リセット信号Ｒは、７チャネルのシリアルデータと、データ位相検出のための反転データとからなる時分割多重データの区切りに使用される。
【００１４】
カウンタ４２は、クロック入力端子２６からのクロック信号ＣＫをカウントし、リセット入力端子２８からのリセット信号Ｒでリセットされる。従って、カウンタ４２は、０〜７のカウント値Ｃｏｕｎｔ１を循環的に出力する。カウンタ４２のカウント値Ｃｏｕｎｔ１は、Ｐ−Ｓ変換回路４０に印加される。
【００１５】
Ｐ−Ｓ変換回路４０は、カウンタ４２のカウント値Ｃｏｕｎｔ１に応じて、入力端子１２〜２４からのデータと反転回路３０からのデータのいずれかを順番に選択する。例えば、カウンタ値Ｃｏｕｎｔ１＝０の場合には入力端子１２からのデータＤａ０〜Ｄａｎが選択され、カウンタ値Ｃｏｕｎｔ１＝１の場合には入力端子１４からのデータＤｂ０〜Ｄｂｎが選択される。カウンタ値Ｃｏｕｎｔ１＝１の場合には反転回路３０からのデータＤｈ０〜Ｄｈｎが選択される。このようにして、Ｐ−Ｓ変換回路４０は、８つの入力データＤａ〜Ｄｈを時分割多重し、図２に示す送信データＤａタ１を生成する。
【００１６】
このように、送信装置１０は、Ｐ−Ｓ変換回路４０により生成される送信データＤａｔａ１と、クロック入力信号２８からのクロック信号ＣＫを、受信装置５０に送信する。Ｄａｔａ１上で、データＤｇとその反転値であるデータＤｈが隣接している。従って、Ｄａｔａ１上で隣接する２ビットを比較することで、データＤｇの位置を検出でき、その結果として、全データＤａ〜Ｄｇの位置を検出できることになる。
【００１７】
受信装置５０では、データＤａｔａ１は、Ｓ−Ｐ変換回路７０の８ビット・シフトレジスタ７２に入力する。シフトレジスタ７２は８個のセルｂ０〜ｂ７からなり、送信装置１０からのクロックＣＬＫの上がりエッジに同期して、データＤａｔａ１の各ビットをセルｂ０に取り込む。シフトレジスタ７２はまた、送信装置１０からのクロックＣＬＫに従い、セルｂ０からセルｂ１に、ｂ１からｂ２にというように、ｂ０〜ｂ６の記憶値を隣接するセルｂ１〜ｂ７に順にシフトする。
【００１８】
カウンタ７８は、ＥＮ入力がハイのときに、送信装置１０からのクロック信号ＣＫの立ち上がりに同期して、クロックＣＬＫのパルスをカウントし、ＥＮ入力がハイであって、ＲＥＳＥＴ入力がハイレベルになると、クロックＣＬＫの立ち上がりエッジに同期して、０にリセットされる。カウンタ７８は、カウント値Ｃｏｕｎｔ２をデコーダ８０に出力する。デコード回路８０は、通常はＥＮ２出力をローにしているが、カウンタ７８のカウンタ値Ｃｏｕｎｔ２が７であることを検知すると、ＥＮ２信号（ハイレベル）をＤフリップフロップ（ＤＦＦ）７４、位相検出回路７６のＣ入力、及びカウンタ７８のＲＥＳＥＴ入力に出力する。
【００１９】
位相検出回路７６のＡ入力には、シフトレジスタ７２のセルｂ１の保持値（図２のＤａｔａ３）が印加され、Ｂ入力には、シフトレジスタ７２のセルｂ０の保持値（図２のＤａｔａ４）が印加される。図３は、位相検出回路７６の真理値表を示す。論理的には、
Ｄ＝（ｎｏｔ（Ｃ））ｏｒ（Ａ  ｅｘｏｒ  Ｂ）
である。ｎｏｔは論理反転、ｏｒは論理和、ｅｘｏｒは排他的論理和をそれぞれ示す演算子である。位相検出回路７６は、入力Ａ，Ｂ，Ｃの２進値を図３に示す真理値表に当てはめ、その結果を出力Ｄからイネーブル信号ＥＮ１としてカウンタ７８のイネーブル端子ＥＮに供給する。
【００２０】
Ｄフリップフロップ７４はそれぞれ、イネーブル信号ＥＮ２がハイレベルにあるときに、シフトレジスタ７２の各セルｂ７〜ｂ１の出力値を、クロックＣＬＫの立ち上がりに従ってラッチする。Ｄフリップフロップ７４は、ラッチしたデータ値を出力端子５２〜６４に出力する。
【００２１】
本実施例では、位相検出回路７６、カウンタ７８及びデコーダ８０により、データＤａｔａ１の位相、例えばデータＤａの位置を検出する。その検出方法を説明する。
【００２２】
デコーダ８０は、カウンタ７８のカウント値ｃｏｕｎｔ２が７になる前は、ＥＮ２信号をローにしているが、ｃｏｕｎｔ２が７になると、ＥＮ２信号をハイにする。位相検出回路７６は、ＥＮ２信号がローの間は、入力Ａ，Ｂの如何に関わらず、ＥＮ１信号をハイにしている。従って、初期的には、カウンタ７８はクロックＣＬＫを計数可能な状態である。
【００２３】
送信装置１０からデータＤａｔａ１とクロックＣＬＫが受信装置５０に入力すると、カウンタ７８はクロックＣＬＫを計数する。カウンタ７８のカウント値ｃｏｕｎｔ２が７に到達するまでは、イネーブル信号ＥＮ２がローであるので、Ｄ−ＦＦ７４はシフトレジスタ７２の各セルの保持値を取り込まない。
【００２４】
カウンタ７８のカウント値ｃｏｕｎｔ２が７になると、デコーダ８０のＥＮ２出力がハイになり、これに応じて、位相検出回路７６は、データＤａｔａ２，Ｄａｔａ４の排他的オアの結果に従うイネーブル信号ＥＮ１をカウンタ７８に出力する。即ち、シフトレジスタ７２のセルｂ０，ｂ１のビット値が互いに反転するときのみ、イネーブル信号ＥＮ１がハイになり、それ以外では、イネーブル信号ＥＮ１がローになる。イネーブル信号ＥＮ１がローのとき、カウンタ７８はクロックＣＬＫが入ってもクロックアップせず、ＲＥＳＥＴ入力も無効になるので、カウンタ７８のカウント値ｃｏｕｎｔ２は７のままとなる。この結果、シフトレジスタ７２のセルｂ０，ｂ１のビット値が互いに反転するタイミングなるまで、カウンタ７８のカウント値ｃｏｕｎｔ２は７、ＥＮ２信号はハイのままである。
【００２５】
ＥＮ２信号がハイの間、Ｄ−ＦＦ７４は、クロックＣＬＫの立ち上がりエッジに同期して、シフトレジスタ７２のセルｂ１〜ｂ７のデータ値を取り込む。このとき、Ｄ−ＦＦ７４の保持値は、周波数８×Ｂ（Ｈｚ）で更新される。
【００２６】
シフトレジスタ７２のセルｂ０，ｂ１のビット値が互いに反転すると、位相検出回路７６のＥＮ１出力がハイになる。ＲＥＳＥＴ入力に入力するＥＮ２信号（ハイ）になっているので、カウンタ７８は、次のクロックＣＬＫの立ち上がりエッジで、カウンタ７８は０にリセットされ、デコーダ８０のＥＮ２出力はローになる。デコーダ８０のＥＮ２出力はローになる直前のクロックＣＬＫの立ち上がりエッジに応じて、Ｄ−ＦＦ７４は、シフトレジスタ７２のセルｂ１〜ｂ７の２進値をラッチする。
【００２７】
以後、カウンタ７８は、０〜７の計数を繰り返し、デコーダ８０は８サイクルに１回の割合でイネーブル信号ＥＮ２をハイにする。イネーブル信号ＥＮ２がハイになるタイミングでは、シフトレジスタ７２のビットｂ１には、データＤｆが格納され、ビットｂ０にはデータＤｆの反転値であるデータＤｇが格納されている。イネーブル信号ＥＮ２がハイになるタイミングで、Ｄ−ＦＦ７４が、シフトレジスタ７２のセルｂ１〜ｂ７の２進値をラッチする。このように、Ｄ−ＦＦ７４にラッチされたデータが、出力端子５２〜６４から出力される。
【００２８】
このようにして、複数チャネルのシリアルデータを、データ用とクロック用の二本の接続線のみで伝送できる。デコーダ８０のイネーブル信号ＥＮ２が出力端子６６から出力される。出力端子６６から出力イネーブル信号ＥＮ２は、出力端子５２〜６４から出力されるデータのタイミング決定に使用される。
【００２９】
なお、本実施例では、７チャネルのシリアルデータを送信する際に、７番目のチャネルのデータの論理を反転したデータを多重して送信したが、その他のチャネルのデータを使用しても良い。また、論理反転したデータと、反転前のデータは、時間軸上で何ビット離れているかが分かれば良く、必ずしも時間軸上で並べて配置する必要は無い、
【００３０】
本発明は、より一般的には、Ｎチャネル（Ｎは２以上の整数）のシリアルデータを送信する場合に適用可能である。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例の概略構成ブロック図である。
【図２】本実施例のタイミングチャートである。
【図３】位相検出回路７６の真理値表である。
【符号の説明】
【００３２】
１０  送信装置
１２，１３，１６，１８，２０，２２，２４  入力端子
２６  クロック入力端子
２８  リセット入力端子
３０  Ｐ−Ｓ（パラレル−シリアル）変換回路
４２  カウンタ
５０  受信装置
５２，５４，５６，５８，６０，６２，６４，６６  出力端子
７０  Ｓ−Ｐ（シリアル−パラレル）変換回路
７２  シフトレジスタ
７４  Ｄ−ＦＦ
７６  位相検出回路
７８  カウンタ
８０  デコーダ
【図１】
2008005044.tif 000003
【図２】
2008005044.tif 000004
【図３】
2008005044.tif 000005