(57)【要約】【課題】薄膜トランジスタの半導体層とソース電極およびドレイン電極との間のバリアメタル形成の省略が可能な（薄膜トランジスタの半導体層とソース電極およびドレイン電極との間にバリアメタルを形成する必要のない）薄膜トランジスタ基板および表示デバイスを提供する。【解決手段】(1) 薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板、(2) 前記薄膜トランジスタ基板が設けられている表示デバイス等。【選択図】図２
2008010844.tif 000002
【特許請求の範囲】
【請求項１】
薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板。
【請求項２】
前記ドレイン電極が前記透明導電膜と直接接続した構造を有する請求項１記載の薄膜トランジスタ基板。
【請求項３】
前記半導体層が多結晶シリコンである請求項１または２記載の薄膜トランジスタ基板。    
【請求項４】
前記Al合金薄膜がスパッタリング法により形成されている請求項１〜３のいずれかに記載の薄膜トランジスタ基板。
【請求項５】
薄膜トランジスタ基板として請求項１〜４のいずれかに記載の薄膜トランジスタ基板が設けられていることを特徴とする表示デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板および表示デバイスに関する技術分野に属するものである。
【背景技術】
【０００２】
液晶ディスプレイなどのアクティブマトリクス型の液晶表示装置においては、薄膜トランジスタ：Thin Film Transistor（以降、ＴＦＴともいう）がスイッチング素子として用いられる。ＴＦＴ素子の概略図を図２に示す。ＴＦＴ素子はガラス基板上に形成されたゲート電極と、ゲート絶縁膜を介して設けられたノンドープの半導体シリコン層、そして、それに接触する不純物ドープされた半導体シリコン層からなる。不純物ドープされた半導体シリコン層はそれぞれAl合金などの配線金属で電気的に接続される。これら配線金属をソース電極、ドレイン電極と呼ぶ。ドレイン電極には、さらに液晶表示部に使用される透明導電膜が接続される。配線金属（ソース電極、ドレイン電極）としては、従来から様々なAl合金が提案されている（例えば、特開平７−４５５５５号、特開２００５−１７１３７８号公報など）。その際、配線金属とＴＦＴ素子（半導体シリコン層）あるいは配線金属と液晶表示部に使用される透明導電膜（以下、ＩＴＯ膜ともいう）とが直接接触しないよう、その間にバリアメタルとしてMo、Cr、Ti、Ｗ等の高融点金属からなる積層膜を介在させている構造が用いられている。
【０００３】
これまで、配線金属とＩＴＯ膜との間に存在するバリアメタルを省略する技術については、例えば特開２００４−２１４６０６号、特開２００５−３０３００３号、特開２００６−２３３８８号公報等においてみられるように、種々の提案がなされているが、配線金属とＴＦＴ素子（半導体シリコン層）間に設けられるバリアメタルを省略する技術については、未だ検討が十分になされていない状況であった。
【特許文献１】特開２００４−２１４６０６号公報
【特許文献２】特開２００５−３０３００３号公報
【特許文献３】特開２００６−２３３８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
配線金属（ソース電極、ドレイン電極）とＴＦＴ素子（シリコン層）間にバリアメタルを介在させる理由は、配線を構成する純AlまたはAl合金とＴＦＴ素子の半導体層とを直接接触させた場合の素子への悪影響を防止するためである。半導体層としてはアモルファスシリコンや多結晶シリコンが利用されている。この素子への悪影響の発生メカニズムは次の通りである。
【０００５】
即ち、配線（純Al又はAl合金）と半導体層（例えばシリコン）とが直接した状態で、ＴＦＴ製造の工程において、CVD (Chemical vapor deposition）成形やシンタリング、アニーリングなどの加熱工程が加えられると、配線のアルミニウム原子（Al原子）が半導体シリコン中に熱拡散したり、半導体シリコン層から配線の純AlまたはAl合金中にシリコン原子（Si原子）が熱拡散する。Al原子が半導体シリコン中に熱拡散すると、半導体シリコンの半導体性能が著しく劣化する。これにより、リーク電流の増加、オン電流の低下、スイッチング速度の低下などを引き起こし、所望のスイッチングの性能が得られなくなる。また、配線中にSi原子が拡散してもシリコン半導体の半導体性能が劣化し、同様のスイッチング性能の劣化を引き起こす。即ち、ディスプレイとしての性能、品質が低下することになる。
【０００６】
バリアメタルは、Al原子とSi原子の相互拡散を抑制するために有効であるが、一方で、この構造を形成するためのバリアメタル形成工程が不可欠である。即ち、Al配線などの形成に要する成膜装置に加え、バリアメタル形成用の成膜装置を余分に必要とする。製造量増大による液晶ディスプレイなどの低コスト化が進むにつれ、バリアメタル形成に伴う製造コストアップが軽視できなくなっている。
【０００７】
本発明はこのような事情に着目してなされたものであって、その目的は、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間のバリアメタル形成の省略が可能な（薄膜トランジスタの半導体層とソース電極およびドレイン電極との間にバリアメタルを形成する必要のない）薄膜トランジスタ基板および表示デバイスを提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明者らは、上記目的を達成するため、鋭意研究を行なった結果、本発明を完成するに至った。本発明によれば上記目的を達成することができる。
【０００９】
このようにして完成され上記目的を達成することができた本発明は、薄膜トランジスタ基板および表示デバイスに係わり、特許請求の範囲の請求項１〜４記載の薄膜トランジスタ基板（第１〜４発明に係る薄膜トランジスタ基板）、請求項５記載の表示デバイス（第５発明に係る表示デバイス）であり、それは次のような構成としたものである。
【００１０】
即ち、請求項１記載の薄膜トランジスタ基板は、薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板である〔第１発明〕。
【００１１】
請求項２記載の薄膜トランジスタ基板は、前記ドレイン電極が前記透明導電膜と直接接続した構造を有する請求項１記載の薄膜トランジスタ基板である〔第２発明〕。
【００１２】
請求項３記載の薄膜トランジスタ基板は、前記半導体層が多結晶シリコンである請求項１または２記載の薄膜トランジスタ基板である〔第３発明〕。
【００１３】
請求項４記載の薄膜トランジスタ基板は、前記Al合金薄膜がスパッタリング法により形成されている請求項１〜３のいずれかに記載の薄膜トランジスタ基板である〔第４発明〕。
【００１４】
請求項５記載の表示デバイスは、薄膜トランジスタ基板として請求項１〜４のいずれかに記載の薄膜トランジスタ基板が設けられていることを特徴とする表示デバイスである〔第５発明〕。
【発明の効果】
【００１５】
本発明によれば、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間のバリアメタル形成の省略が可能となる。即ち、薄膜トランジスタの半導体層とソース電極およびドレイン電極との間にバリアメタルを形成する必要がなくなる。
【発明を実施するための最良の形態】
【００１６】
本発明者らは、Alに種々の元素を添加した薄膜を用いて評価用素子を形成し、Al/Si の相互拡散（Al原子とSi原子との相互拡散）、電気抵抗率、耐ヒロック性を調べた。その結果、Ni、Si、Laの添加が上記特性に対し有効であることを見いだした。
【００１７】
AlにSiを添加すると、添加量の増加とともにAl原子とSi原子との相互拡散を抑制する効果が向上することが知られている。一方で、これらを単独で用いた場合（Siのみを添加した場合）には、Al/Si の相互拡散を抑制可能な温度の上限が高々250 ℃程度に限られてしまう。しかし、Al-Si 合金に更にNiを添加（AlにSiを添加し、更にNiを添加）し、SiとNiを含有するAl合金にすると、Al/Si の相互拡散がより高温まで抑制できることを見いだした。
【００１８】
相互拡散を抑制するメカニズムは、次のように考察される。まずSiを含有させる効果としては、Si半導体層からAl膜中へSi原子が拡散するのを防止する効果を有する。即ち、あらかじめAl膜中にSi原子と同種の原子を添加しておくことで、拡散のドライビングフォースである濃度差を低減することができる。また、Niを含有させる効果としては、Al合金膜とSi半導体層との界面（Al合金膜／Si半導体層界面）に拡散防止層を形成するためと考えられる。即ち、Niは低温で容易にSiと反応しシリサイドを形成する。一旦、シリサイドが生成されると、シリサイド層がバリアとして働き、それ以上相互拡散が進まないものと考えられる。これらの相乗効果により飛躍的に改善され、Al/Si の相互拡散がより高温まで抑制できるものと考えられる。
【００１９】
Al/Si の相互拡散がより高温まで抑制できる一方で、Al-Si-Ni合金よりなる膜では、耐ヒロック性が十分ではない。しかし、Al-Si-Ni合金に更にLaを添加することで、耐ヒロック性が向上することがわかった。
【００２０】
これらの元素を添加することで、Al/Si の相互拡散を抑制できると共に、Al合金膜の耐ヒロック性が向上するメリットがあるが、一方で添加元素を増加させると配線の電気抵抗率も増大する問題がある。Al/Si の相互拡散を抑制すると共に、Al合金膜の耐ヒロック性を向上させ、同時に電気抵抗率を低く保つためには、Ni、La、Siの含有量は、Ni：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％とする必要がある。より好ましくは、Ni：0.15〜5.0 原子％、La：0.15〜0.8 原子％、Si：0.1 〜1.0 原子％である。
【００２１】
本発明は、かかる知見に基づき完成されたものであり、それは薄膜トランジスタ基板および表示デバイスに係わるものである。このようにして完成された本発明に係る薄膜トランジスタ基板および表示デバイスの中、先ず、本発明に係る薄膜トランジスタ基板は、薄膜トランジスタの半導体層と、ソース電極、ドレイン電極と、透明導電膜とを有する薄膜トランジスタ基板において、前記ソース電極およびドレイン電極（以下、ソース・ドレイン電極ともいう）が前記薄膜トランジスタの半導体層と直接接続した構造を有すると共に、前記ソース電極およびドレイン電極がNi：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％を含有するAl合金薄膜よりなることを特徴とする薄膜トランジスタ基板である。
【００２２】
本発明に係る薄膜トランジスタ基板においては、ソース・ドレイン電極が薄膜トランジスタの半導体層と直接接続した構造を有するが、このソース・ドレイン電極がNi：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％を含有するAl合金薄膜よりなるので、前記知見からもわかるように、Al/Si の相互拡散を抑制し得ると共に、Al合金薄膜の耐ヒロック性が向上し、同時にAl合金薄膜の電気抵抗率を低く保つことができる。
【００２３】
以上よりわかるように、本発明に係る薄膜トランジスタ基板においては、ソース・ドレイン電極が薄膜トランジスタの半導体層と直接接続した構造を有することによって特性面での支障が生じることはない。即ち、薄膜トランジスタの半導体層とソース・ドレイン電極との間にバリアメタルを形成しなくても、Al/Si の相互拡散を抑制でき、同時にAl合金薄膜の耐ヒロック性が向上すると共にAl合金薄膜の電気抵抗率を低く保つことができる。
【００２４】
従って、本発明に係る薄膜トランジスタ基板によれば、薄膜トランジスタの半導体層とソース・ドレイン電極との間のバリアメタル形成の省略が可能となる。即ち、薄膜トランジスタの半導体層とソース・ドレイン電極（ソース電極及びドレイン電極）との間にバリアメタルを形成する必要がなくなる。
【００２５】
本発明に係る薄膜トランジスタ基板において、ソース・ドレイン電極を形成するAl合金薄膜でのNi、La、Ge、Siの含有量について、Ni：0.1 〜6.0 原子％、La：0.1 〜1.0 原子％、Si：0.1 〜1.5 原子％（以下、at％ともいう）としている。この理由を以下説明する。
【００２６】
Si：0.1 〜1.5 at％としているのは、Si：0.1 at％未満では、Al/Si の相互拡散の抑制効果が低下してAl/Si の相互拡散の抑制が不充分となり、Si：1.5 at％超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。Ni：0.1 〜6.0 at％としているのは、Ni：0.1 at％未満では、Al/Si の相互拡散の抑制効果が低下してAl/Si の相互拡散の抑制が不充分となり、Ni：6.0 at％超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。La：0.1 〜1.0 at％としているのは、La：0.1 at％未満では、耐ヒロック性の向上効果が低下して耐ヒロック性が不充分となり、La：1.0 at％超では、電気抵抗率が増大して電気抵抗率を低く保つことができなくなるからである。
【００２７】
本発明に係る薄膜トランジスタ基板において、ドレイン電極は前述のような組成を有するAl合金よりなるので、薄膜トランジスタの半導体層のみならず、透明導電膜とも直接接続した構造とすることができる〔第２発明〕。これは、主にNiを含有することにより、コナタクト抵抗が低いためである。
【００２８】
Al/Si の相互拡散の始まる温度は、半導体層が多結晶シリコンである場合には一層高くなるので、半導体層が多結晶シリコンであることが望ましい〔第３発明〕。また、多結晶シリコンと同様、連続粒界結晶シリコンにも本発明は適用することができる。
【００２９】
ソース・ドレイン電極のAl合金薄膜はスパッタリング法により形成されていることが望ましい〔第４発明〕。即ち、ソース・ドレイン電極のAl合金薄膜の形成に際し、その形成方法としては特には限定されないが、スパッタリング法を適用することが望ましい。スパッタリング法によれば、使用するターゲットの組成を調整することにより容易に所望の組成を得ることができるからである。
【００３０】
本発明に係る薄膜トランジスタ基板は、種々の電子機器に用いることができ、例えば表示デバイスの薄膜トランジスタ基板として用いることができる〔第５発明〕。
【実施例】
【００３１】
本発明の実施例および比較例について、以下説明する。なお、本発明はこの実施例に限定されるものではなく、本発明の趣旨に適合し得る範囲で適当に変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に含まれる。
【００３２】
〔例１〕
本発明の実施例および比較例に係る評価用素子（ｐｎ接合素子）を作製した。このプロセスフローを図１に示す。この作製方法について、以下説明する。
【００３３】
図１に示すように、先ず、ｐ型低抵抗シリコン基板上にLPCVD 法により膜厚200nm の多結晶シリコン膜を形成した〔図１(a) 〕。このとき、原料ガスには、SiH4を用いた。続いて、 BF2+ イオンを10keV 、3e15/cm2の条件にてイオン注入した〔図１(b) 〕。次に、このイオン注入後のものを、800 ℃、30分のアニールを行い、ｐ型にドーピングされた多結晶シリコン膜とした〔図１(c) 〕。続いて、この上に膜厚約40nmのｎ型にドーピングされた多結晶シリコン膜を形成した〔図１(d) 〕。このとき、成膜には、SiH4とドーピングガスとしてPH3 を用いた。これにより、多結晶シリコンのｐｎ接合が形成された。
【００３４】
そして、この多結晶シリコン膜の上に膜厚約300nm のAl合金膜をスパッタリング法により成膜した。次に、フォトリソグラフィによりレジストパターンを形成した後、レジストをマスクとしてAl合金膜のエッチングを行うことで、図に示す評価用素子を形成した〔図１(e) 〕。なお、このAl合金膜の組成は、表１（表１−ａ、表１−ｂ）のソース・ドレイン電極の欄に示すとおりである。この図１(e) に示す評価用素子において、Al合金膜がソース・ドレイン電極に相当し、その下部（図１(c) に示す部分）のｎ型多結晶シリコン膜およびｐ型多結晶シリコン膜が薄膜トランジスタの半導体層に相当する。ソース・ドレイン電極（Al合金膜）と薄膜トランジスタの半導体層とは、バリアメタルを介在させることなく、直接接続した構造を有している。
【００３５】
このようにして作製された評価用素子（ｐｎ接合素子）について、250 〜400 ℃の温度で、30分間のアニールを施した。そして、このアニール後のｐｎ接合素子について、電流電圧特性を測定することにより、Al原子とSi原子の相互拡散の程度を調べた。即ち、多結晶シリコン（半導体層）中のSi原子とAl合金膜（ソース・ドレイン電極）中のAl原子との拡散現象は、ｐｎ接合素子の電流電圧特性を測定することにより、評価できる。正常なｐｎ接合を有する素子は、ｎ型領域に負の電圧、ｐ型領域に正の電圧（以下、正バイアスと呼ぶ）を印可することで電流を流し、逆にｎ型領域に正の電圧、ｐ型領域に負の電圧（以下、逆バイアスと呼ぶ）を印可することで電流を遮断するという整流性を有する。しかし、Al合金膜（ソース・ドレイン電極）からAl原子がｐｎ接合領域に拡散してしまうと、正常な整流性が得られなくなる。即ち、逆バイアスを印可した場合でも電流を遮断できなくなってしまう。従って、逆バイアス時に流れる電流（以下、リーク電流と呼ぶ）の大小を評価することでAl原子とSi原子の相互拡散の影響を把握することができる。そこで、このリーク電流の値を測定し、このリーク電流の測定値よりAl原子とSi原子の相互拡散の程度を評価した。評価した素子のサイズは、30μm ×30μm のｐｎ接合面積を有しており、これに逆バイアスとして＋１Ｖを印加した際の電流値をリーク電流と定義した。
【００３６】
この結果を表１（表１−ａ、表１−ｂ）の相互拡散の欄に示す。ソース・ドレイン電極（Al合金膜）と薄膜トランジスタの半導体層との間にバリアメタルとしてCrを介在させたものについてのリーク電流は4.0 ×10-9Ａであり、その10倍の値（4.0 ×10-8Ａ）と比較し、リーク電流が小さいものを○、リーク電流が大きいものを×にて示した。即ち、リーク電流が4.0 ×10-8Ａ以下のものを良好、リーク電流が4.0 ×10-8Ａ超のものを不適とした。
【００３７】
また、アニールによるヒロックの発生について、次のようにして評価した。前記ｐｎ接合素子試料に対し、10μm 幅のラインアンドスペースパターンの配線を形成し、350 ℃にて30分の真空熱処理を行った。その後、電子顕微鏡で配線表面を観察し、直径0.1 μm 以上のヒロックの個数をカウントした。ヒロック密度が、１×109 個／ｍ2 以下のものを良好（○）、１×109 個／ｍ2 超のものを不良（×）とした。この結果を表１（表１−ａ、表１−ｂ）のヒロック耐性の欄に示す。
【００３８】
〔例２〕
ガラス基板上に膜厚300nm のAl合金膜を、スパッタリング法により成膜した。次に、フォトリソグラフィによりレジストパターンを形成した後、レジストをマスクとしてAl合金膜のエッチングを行い、幅100 μm 、長さ10mmのストライプパターン形状に加工した。なお、このAl合金膜の組成は表１（表１−ａ、表１−ｂ）のソース・ドレイン電極の欄に示すものと同様である。
【００３９】
上記エッチング後のAl合金膜について、250 〜400 ℃の温度で30分間のアニールを施した。そして、このアニール後のAl合金膜について、四端子法により電気抵抗率を測定した。この結果を表１（表１−ａ、表１−ｂ）の電気抵抗率の欄に示す。なお、純Al膜の電気抵抗率（3.3 μΩcm）の1.3 倍の電気抵抗率（3.3 ×1.3 ＝4.3 μΩcm）を基準とし、これと比較して電気抵抗率が小さいものを良好とし、電気抵抗率が大きいものを不良とした。
【００４０】
〔例１〜２での結果の評価〕
表１（表１−ａ、表１−ｂ）からわかるように、Al合金膜（ソース・ドレイン電極）がAl-Si 合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が大きくて不適（×）であり、Al原子とSi原子の相互拡散の抑制が不充分である（No.3〜7 ）。ヒロック耐性も不良（×）であり、不充分である（No.3〜7 ）。
【００４１】
Al合金膜（ソース・ドレイン電極）がAl-Si-Ni合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好（○）であり、Al原子とSi原子の相互拡散の抑制が充分であるが、ヒロック耐性が不良（×）であり、不充分である（No.13 〜18）。
【００４２】
これに対し、Al合金膜（ソース・ドレイン電極）がAl-Si-Ni-La 合金よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好（○）であり、Al原子とSi原子の相互拡散の抑制が充分であると共に、ヒロック耐性が良好（○）である（No.25 〜29、35〜38、43〜46）。
【００４３】
このNo.25 〜29、35〜38、43〜46の中、No.46 の場合は、Al合金膜のSi量が多すぎるため、電気抵抗率が基準値（純Al膜の電気抵抗率×1.3 ＝4.3 μΩcm）よりも大きくて不良である。これら以外の場合は、本発明に係る薄膜トランジスタ基板でのAl合金薄膜の組成を満たすAl合金膜よりなるので、電気抵抗率も基準値より小さくて良好である（No.25 〜29、35〜38、43〜45）。
【００４４】
従って、Al合金膜（ソース・ドレイン電極）が本発明に係る薄膜トランジスタ基板でのAl合金薄膜の組成を満たすAl合金膜よりなる場合は、アニール温度が250 ℃の場合も400 ℃の場合も、リーク電流が小さくて良好（○）であり、Al原子とSi原子の相互拡散の抑制が充分であると共に、ヒロック耐性が良好（○）であり、また、電気抵抗率も小さくて良好であることが確認された。
【００４５】
〔例３〕
Al合金電極と透明導電膜とを直接接続した際の接触性（コンタクト抵抗）を調べた。
表２（表２−ａ、表２−ｂ）に示す種々のAl合金電極上にＩＴＯ膜が形成された試料をArガス雰囲気下、圧力３mTorr 、温度200 ℃の条件にて形成した。ＩＴＯ膜は、酸化インジウムに10質量％の酸化スズを加えたものを使用した。
【００４６】
コンタクト抵抗率は、１０μm 角のコンタクトホールを有するケルビンパターンを作製し、４端子法にて測定した。Cr薄膜とＩＴＯとのコンタクト抵抗率２×10-4Ωcm2 を基準値とし、この基準値以下のものを良好（○）、基準値を超えるものを不良（×）とした。評価結果を表２（表２−ａ、表２−ｂ）に示す。
【００４７】
Al合金電極がAl-Si 合金よりなる場合は、コンタクト抵抗率が大きくて不良（×）である（No.3〜7 ）。
【００４８】
これに対し、Al合金電極がAl-Si-Ni-La 合金よりなる場合は、コンタクト抵抗率が小さくて良好（○）である（No.25 〜29、35〜38、43〜46）。Al合金電極がAl-Si-Ni合金よりなる場合も、コンタクト抵抗率が小さくて良好（○）である（No.13 〜18）。
【００４９】
【表１−ａ】
2008010844.tif 000003
【００５０】
【表１−ｂ】
2008010844.tif 000004
【００５１】
【表２−ａ】
2008010844.tif 000005
【００５２】
【表２−ｂ】
2008010844.tif 000006
【産業上の利用可能性】
【００５３】
本発明に係る薄膜トランジスタ基板は、薄膜トランジスタの半導体層とソース・ドレイン電極との間にバリアメタルを形成する必要がないので、経済性に優れていて、表示デバイス等の薄膜トランジスタ基板として好適に用いることができる。
【図面の簡単な説明】
【００５４】
【図１】実施例に係る評価用素子（ｐｎ接合素子）の作製プロセスの概要を示す図であって、図１の(a) はｐ型低抵抗Si基板の上に多結晶シリコンの膜を形成したもの、図１の(b) は前記多結晶シリコン膜へのBF2+イオン注入の状況、図１の(c) は前記BF2+イオン注入後の多結晶シリコン膜をアニールによりｐ型多結晶シリコンの膜としたもの、図１の(d) は前記ｐ型多結晶シリコン膜の上にｎ型多結晶シリコンの膜を形成したもの、図１の(e) は前記ｎ型多結晶シリコン膜の上にAl合金の膜を形成した後、エッチングをしてなる評価用素子（ｐｎ接合素子）を示す図である。
【図２】ＴＦＴ（薄膜トランジスタ）素子の概要を示す模式図である。
【図１】
2008010844.tif 000007
【図２】
2008010844.tif 000008