(57)【要約】【課題】半導体ウエハの周縁領域における膜の剥がれを防止し、この膜の剥がれに起因して発生するパーティクルによる製品歩留まりの低下を抑止する。【解決手段】  導電性プラグ１３と、当該導電性プラグ１３の酸化を防止する酸化防止膜１４との間に、半導体基板（半導体ウエハ）１１と酸化防止膜１４との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜２０を形成する。これにより、半導体ウエハ１１の周縁領域においては、半導体ウエハ１１と酸化防止膜１４との間に導電性密着膜２０が形成され、強誘電体膜１６を形成した際のストレスなどによる酸化防止膜１４の膜剥がれを防止する。【選択図】図７
2008010774.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと、
前記下部電極と上面で電気的接続されてなる導電性プラグと、
前記導電性プラグと前記下部電極との間に形成された導電性下部構造と
を有し、
前記導電性下部構造は、
前記導電性プラグの酸化を防止する酸化防止膜と、
前記導電性プラグと前記酸化防止膜との間に形成され、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜と
を含むことを特徴とする半導体装置。
【請求項２】
前記導電性密着膜の厚みは、１ｎｍ以上２０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記導電性下部構造は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に導電性プラグを形成する工程と、
前記導電性プラグ上に導電性下部構造を形成する工程と、
前記導電性下部構造上に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を有し、
前記導電性下部構造を形成する工程は、
前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜を形成する前に、前記導電性プラグ上に、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）と呼ばれる。
【０００５】
強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。
【０００６】
この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。
【０００７】
近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要求されており、今後、益々のメモリセルの微細化が必要となってくる。このメモリセルの微細化には、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の構造に替えて、強誘電体キャパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方からとるスタック型の構造を採用することが有効であることが知られている。
【０００８】
一般的なスタック型の強誘電体メモリでは、メモリセルを構成するトランジスタのドレインの直上に形成された導電性プラグ上に、強誘電体キャパシタが形成されている。
【０００９】
従来のスタック型の強誘電体メモリでは、導電性プラグを形成した後の後工程において当該導電性プラグが酸化してしまうことを防止するために、当該導電性プラグ上に、酸化防止膜を形成するようにしたものある（例えば、下記の特許文献１〜３参照）。
【００１０】
【特許文献１】特表２００５−５２４２３０号公報
【特許文献２】特開２００５−２５９８７２号公報
【特許文献３】特開２０００−１２４４２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、上述した従来のスタック型の強誘電体メモリの構造について、図１を用いて説明する。
図１に示すように、従来のスタック型の強誘電体メモリでは、半導体基板（半導体ウエハ）１１上の層間絶縁膜１２に導電性プラグ１３が形成され、この導電性プラグ１３上に当該導電性プラグの酸化を防止する酸化防止膜１４が形成されている。そして、酸化防止膜１４を介して、強誘電体キャパシタの下部電極となる下部電極膜１５、及び強誘電体キャパシタのキャパシタ膜となる強誘電体膜１６が順次形成される構造となっている。
【００１２】
従来のスタック型の強誘電体メモリにおいて、強誘電体膜１６をＭＯ−ＣＶＤ法で形成した際に、強誘電体キャパシタの形成においては問題が無かったものの、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１の周縁領域では、膜の剥がれが発生する不具合が生じた。また、強誘電体膜１６を形成する他の方法として、スパッタリング方法を用いてアモルファス状態の強誘電体膜を堆積し、これを熱処理により結晶化させて強誘電体膜１６を形成する方法を試みたが、同様に、半導体基板（半導体ウエハ）１１の周縁領域で膜の剥がれの不具合が発生した。
【００１３】
この点につき、従来の強誘電体メモリの製造工程では、半導体基板（半導体ウエハ）１１の周縁領域を膜の剥がれ無く高品質に製造することについては、当該周縁領域がダイシングにより最終的に除去されるものであること等を理由として、全く考慮されていなかった。
【００１４】
しかしながら、この半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれは、製造工程におけるパーティクルの発生の原因となり、強誘電体メモリの歩留まりを著しく低下させるという問題を生じる。
【００１５】
本発明は上述の問題点に鑑みてなされたものであり、簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止し、この膜の剥がれに起因して発生するパーティクルによる製品歩留まりの低下を抑止する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明者は、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１７】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと、前記下部電極と上面で電気的接続されてなる導電性プラグと、前記導電性プラグと前記下部電極との間に形成された導電性下部構造とを有し、前記導電性下部構造は、前記導電性プラグの酸化を防止する酸化防止膜と、前記導電性プラグと前記酸化防止膜との間に形成され、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜とを含む。
【００１８】
本発明の半導体装置の製造方法は、半導体基板の上方に導電性プラグを形成する工程と、前記導電性プラグ上に導電性下部構造を形成する工程と、前記導電性下部構造上に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程とを有し、前記導電性下部構造を形成する工程は、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、前記酸化防止膜を形成する前に、前記導電性プラグ上に、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜を形成する工程とを含む。
【発明の効果】
【００１９】
本発明によれば、導電性密着膜を設けるのみの簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止することができる。これにより、この周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。
【００２０】
また、自己配向した導電性密着膜を形成することにより、その上層に形成される強誘電体膜の配向が、下層の導電性プラグに依存したものになることを遮断することができる。
【発明を実施するための最良の形態】
【００２１】
−本発明の骨子−
本発明者は、強誘電体膜を形成した際に発生した半導体ウエハの周縁領域における膜の剥がれの防止を図るべく、まず、以下に示す実験を行った。
【００２２】
本発明者は、まず、半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれの原因が、強誘電体膜１６の下層膜である下部電極膜１５に起因するものと考え、半導体基板（半導体ウエハ）１１の全面に下部電極膜１５を形成した後、半導体基板（半導体ウエハ）１１の周縁端部から内側の約５ｍｍ程度の下部電極膜をエッチングする方法を試みた。これにより、半導体基板（半導体ウエハ）１１の周縁領域の大面積に亘る膜の剥がれは回避できたが、膜の剥がれの発生を防止するまでには至らなかった。この半導体基板（半導体ウエハ）１１の周縁領域の下部電極膜１５をエッチング処理した際の半導体基板（半導体ウエハ）１１の表面写真を図３に示す。
【００２３】
図３に示す半導体基板（半導体ウエハ）１１の周縁領域には、微小な膜剥がれの発生が観察できる。そして、本発明者らは、この膜剥がれのメカニズムを究明するために、半導体基板（半導体ウエハ）１１の周縁領域の断面を観察した。図４及び図５に、半導体基板（半導体ウエハ）１１の周縁領域の断面写真を示す。
【００２４】
図４（ａ）に示す半導体基板（半導体ウエハ）１１の周縁領域において、半導体基板の周縁の傾斜部（ベベル部）より若干内側に位置する領域Ａに、膜浮き及び剥がれが観測された（図４（ｂ）参照）。更に、図５（ａ）及び図５（ｂ）に示すように、ベベル部近傍及びベベル部より１０〜５０μｍ内側に、酸化防止膜１４として用いたＴｉＡｌＮ膜の膜剥がれ及び膜浮きが観察された。
【００２５】
この際、酸化防止膜１４として用いたＴｉＡｌＮ膜の下には、層間絶縁膜１２は存在していなかった。即ち、従来のスタック型の強誘電体メモリにおける周縁領域は、図２に示すように、半導体基板（半導体ウエハ）１１の直上に酸化防止膜１４が形成されている構造となっている。これは、半導体基板（半導体ウエハ）１１の周縁領域では、図１に示す導電性プラグ１３を平坦化する工程において、形成された層間絶縁膜１２が除去されてしまい、半導体基板（半導体ウエハ）１１が露出した状態で、酸化防止膜１４が形成されるためであると考えられる。
【００２６】
この点から、本発明者は、Ｓｉ等からなる半導体基板（半導体ウエハ）１１と、ＴｉＡｌＮ或いはＴｉＮ等からなる酸化防止膜１４との密着性が悪いため、強誘電体膜を形成した際に、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１と酸化防止膜１４との界面において、酸化防止膜１４の膜の剥がれが発生することを見出した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。
【００２７】
図６及び図７は、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
本発明では、図６（ａ）に示すように、層間絶縁膜１２に導電性プラグ１３を形成した後、酸化防止膜１４を形成する前に、半導体基板（半導体ウエハ）１１と酸化防止膜１４との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜２０を形成する。これにより、半導体基板（半導体ウエハ）１１の周縁領域では、図６（ｂ）に示すように、半導体基板（半導体ウエハ）１１と、酸化防止膜１４との間に、半導体基板（半導体ウエハ）１１と酸化防止膜１４との密着性を向上させる導電性密着膜２０が形成される。
【００２８】
本発明では、半導体基板（半導体ウエハ）１１の周縁領域において、半導体基板（半導体ウエハ）１１と酸化防止膜１４との間に導電性密着膜２０を設けることにより、強誘電体膜１６の形成時における酸化防止膜１４の膜の剥がれを防止する。
【００２９】
更に、本発明では、図７（ａ）に示す酸化防止膜１４上に下部電極膜１５を形成した際に、図７（ｂ）に示す半導体基板（半導体ウエハ）１１の周縁領域においては、当該下部電極膜１５をエッチングにより除去する。これにより、本発明では、従来、強誘電体膜１６の形成時において周縁領域で生じていた下部電極膜１５による膜の剥がれも防止する。
【００３０】
上述した特許文献１〜３のいずれの文献も、本発明のように、導電性プラグ１３上に、導電性密着膜２０を形成し、更に、導電性密着膜２０上に酸化防止膜１４を形成する構成について開示されていない。また、各特許文献１〜３には、導電性プラグ上に形成する酸化防止膜について、本発明の実施形態において導電性密着膜２０に用いるＩｒを適用できる旨の記載がある。しかしながら、酸化防止膜としてＩｒ膜を使用する場合には、例えばＴｉＡｌＮ膜等に比べてその酸化防止能力が低いために、酸化防止膜として機能させるためには、その膜厚を例えば２００ｎｍ以上に厚く形成する必要がある。そして、このように酸化防止膜を厚く形成することは、上述したメモリセルの微細化を後退させる要因となる。即ち、半導体ウエハの周縁領域における膜の剥がれを防止するという観点と、メモリセルの微細化を進展させるという観点を考慮すると、本発明のように、酸化防止膜１４とは別に、導電性密着膜２０を構成することは必須である。
【００３１】
−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
【００３２】
図８〜図１５は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
まず、図８（ａ）に示すように、半導体基板（半導体ウエハ）６１に素子分離構造６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばＳｉＯＮ膜（シリコン酸窒化膜）６７を形成する。
【００３３】
具体的には、まず、Ｓｉ基板等の半導体基板６１に素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）法による素子分離構造６２を形成し、素子形成領域を画定する。なお、本実施形態では、ＳＴＩ法により素子分離構造を形成するようにしているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離構造を形成するようにしてもよい。
【００３４】
続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を形成する。続いて、ＳｉＯ2膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びＳｉＯ2膜を、素子形成領域のみに残すパターニングを行って、ＳｉＯ2膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。このゲート電極６４は、ワード線の一部を構成する。
【００３５】
続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。
【００３６】
続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層９３を形成する。
【００３７】
続いて、全面に、例えばスパッタリング法により、例えばＣｏ等の高融点金属膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜と高融点金属膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応の高融点金属膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、全面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。
【００３８】
次いで、図８（ｂ）に示すように、層間絶縁膜６８、グルー膜６９ａ、Ｗプラグ６９ｂ及び６９ｃを形成する。
【００３９】
具体的には、まず、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積した後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＳｉＯ2膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。
【００４０】
続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｄを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、例えばスパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【００４１】
続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔６９ｄ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜６９ａと、Ｗプラグ６９ｂ、６９ｃを形成する。この際、ＣＶＤ法により堆積されるＷ膜は、層間絶縁膜６８の平坦面上に対して厚さ３００ｎｍ程度となる。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。
【００４２】
次いで、図８（ｃ）に示すように、ＳｉＯＮ膜（シリコン酸窒化膜）７０及び層間絶縁膜７１を形成する。
【００４３】
具体的には、まず、全面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のＳｉＯＮ膜７０を形成する。このＳｉＯＮ膜７０は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、ＳｉＮ膜（シリコン窒化膜）やＡｌ2Ｏ3膜（アルミナ膜）を形成するようにしてもよい。続いて、ＳｉＯＮ膜７０上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）からなる層間絶縁膜７１を形成する。
【００４４】
次いで、図９（ａ）に示すように、グルー膜７２ａ及びＷプラグ７２ｂを形成する。
【００４５】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【００４６】
続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７２ｃ内に、グルー膜７２ａ及びＷプラグ７２ｂを形成する。
【００４７】
この図９（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１９に示す。図１９に示すように、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法による研磨等により、半導体基板６１が露出した状態となっている。例えば、図９（ａ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７１よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７１に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、半導体基板６１の露出が顕著となる。
【００４８】
次いで、図９（ｂ）に示すように、半導体基板（半導体ウエハ）６１の全面に、厚さ１ｎｍ以上２０ｎｍ以下の導電性密着膜７３を形成する。
【００４９】
具体的に、本実施形態では、導電性密着膜７３として、スパッタリング法によりＩｒ膜を形成する。この図９（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２０に示す。図２０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、結晶性導電密着膜７３が形成された状態となっている。この結晶性導電密着膜７３は、半導体基板６１の周縁領域において、後工程で形成されるＴｉＮ膜からなる結晶性向上導電性膜（結晶性向上導電性膜を形成しない場合にはＴｉＡｌＮ膜からなる酸化防止膜）と、半導体基板６１とを良好に密着させ得る、即ち、これらの密着性を向上させるために形成された膜である。
【００５０】
なお、本実施形態では、導電性密着膜７３の厚さを１ｎｍ以上２０ｎｍ以下としている。これは、膜厚が１ｎｍ未満になると、半導体基板（半導体ウエハ）６１の周縁領域において半導体基板（半導体ウエハ）６１と後工程で形成されるＴｉＮ膜からなる結晶性向上導電性膜（結晶性向上導電性膜を形成しない場合にはＴｉＡｌＮ膜からなる酸化防止膜）とを良好に密着させることができないという不具合が生じ、また、膜厚が２０ｎｍを超えると、後工程で形成される結晶性向上導電性膜及び酸化防止膜と共にパターニングする際に、エッチングし難くなるという不具合が生じるためである。
【００５１】
また、導電性密着膜７３は、後工程で形成される下部電極の結晶性を向上させるために、その結晶面が（１１１）面に配向した金属、特に、面心立方（ＦＣＣ）構造であり、格子定数が３．０Å〜５．０Å、より好適には３．８Å〜４．１Åの金属、或いは、最密六方（ＨＣＰ）構造である金属が望ましい。
【００５２】
例えば、導電性密着膜７３として、その結晶面が（１１１）面となる自己配向性を有する貴金属であるＩｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ及びＲｈの中から選択された１種を含む膜を適用することができる。ここで、「自己配向性を有する」とは、熱処理等の物理的処方によって、自己配向することができることをいう。この導電性密着膜７３を成膜する際の成膜温度は、適用する膜の材質に応じて、膜へのストレスが緩く、且つ自己配向しやすい温度で成膜する。具体的に、本実施形態で適用するＩｒ膜の場合には、基板温度を４２５℃程度、流量１００ｓｃｃｍ〜２００ｓｃｃｍのＡｒガス雰囲気中において、圧力０．１１Ｐａ程度、電力０．５ｋＷ以下の条件で成膜する。
【００５３】
更に、導電性密着膜７３として、ＰｔＯX、ＩｒＯX、ＲｕＯX及びＰｄＯXの中から選択された１種の貴金属酸化物を含む膜を適用することができる。この場合、貴金属酸化物の各ｘは、それぞれ０．１＜ｘ≦２．０の値を満たすものである。
【００５４】
次いで、図９（ｃ）に示すように、導電性密着膜７３上に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。
【００５５】
具体的に、本実施形態では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。その具体的な成膜方法としては、まず、スパッタリング法により厚さ２０ｎｍ程度のＴｉ膜を形成する。続いて、窒素の雰囲気中において、基板温度６５０℃程度、時間６０秒程度のＲＴＡ（Rapid Thermal Anneal)による熱処理を行って、結晶面が（１１１）面に配向したＴｉＮ膜を形成する。
【００５６】
この図９（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２１に示す。図２１に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、導電性密着膜７３及び結晶性向上導電性膜７４が順次形成された状態となっている。
【００５７】
本実施形態では、結晶性向上導電性膜７４としてＴｉＮ膜を適用する例を示したが、例えば、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ及びＯｓのうちの少なくともいずれか１種の導体からなる膜、又は、当該１種の導体を含む合金からなる膜を適用することもできる。
【００５８】
次いで、図１０（ａ）に示すように、結晶性向上導電性膜７４上に、導電性プラグの酸化を防止する酸化防止膜７５を形成する。
【００５９】
具体的に、本実施形態では、酸化防止膜７５として、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。このＴｉＡｌＮ膜は、例えば、Ａｒが流量４０ｓｃｃｍ程度、且つ窒素が流量１０ｓｃｃｍ程度である混合雰囲気中において、圧力２５３．３Ｐａ程度、基板温度４００℃程度、電力１．０ｋＷ程度の条件によるスパッタリング法により形成される。
【００６０】
この図１０（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２２に示す。図２２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、導電性密着膜７３、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。
【００６１】
本実施形態では、酸化防止膜７５としてＴｉＡｌＮ膜を適用する例を示したが、例えば、ＴｉＮ膜を適用することもできる。
【００６２】
次いで、図１０（ｂ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。
【００６３】
具体的に、Ｉｒ膜７６ａは、Ａｒガスの雰囲気中において、圧力０．１１Ｐａ程度、基板温度５００℃程度、電力０．５ｋＷ程度の条件によるスパッタリング法により形成される。なお、本実施形態では、下部電極膜としてＩｒ膜を適用する例を示しているが、本発明においては、これに限定されない。本発明に係る下部電極膜としては、例えば、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄからなる群から選択された１種の金属、或いは、当該１種の金属元素を含む導電性酸化物を適用することが可能である。具体的に、導電性酸化物としては、例えば、ＰｔＯやＩｒＯX、ＳｒＲｕＯ3などを用いることができる。更に、この下部電極膜は、当該１種の金属、或いは、当該導電性酸化物の積層膜とすることもできる。
【００６４】
この図１０（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２３に示す。図２３に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、導電性密着膜７３、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。
【００６５】
次いで、図１０（ｃ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜（アルミナ膜）７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。
【００６６】
具体的に、まず、全面に、例えばスパッタリング法により、厚さ２０程度のＡｌ2Ｏ3膜を形成する。続いて、Ａｌ2Ｏ3膜上に、半導体基板（半導体ウエハ）６１の周縁領域のみを開口するハードマスク（不図示）を形成する。続いて、Ａｌ2Ｏ3膜に対してエッチングを行って、半導体基板（半導体ウエハ）６１の周縁領域のＡｌ2Ｏ3膜を除去し、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を形成する。その後、Ａｌ2Ｏ3膜上に形成したハードマスク（不図示）を除去する。
【００６７】
この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域には、Ａｌ2Ｏ3膜７７が形成されないため、図２３に示すものと同様である。ここで、本実施形態では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。
【００６８】
続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図２４に示すように、Ｉｒ膜７６ａが除去される。
【００６９】
次いで、図１１（ａ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５、結晶性向上導電性膜７４及び導電性密着膜７３の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本実施形態では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
【００７０】
次いで、図１１（ｂ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本実施形態の強誘電体膜７８は、２層構造を有するチタン酸ジルコン酸鉛（ＰＺＴ）膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）で形成される。
【００７１】
より具体的には、まず、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4及びＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ4Ｈ8Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。更に、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７６ａ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７８ａを形成する。
【００７２】
続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７８ｂを形成する。また、第２のＰＺＴ膜７８ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）4（Ｚｒ（（Ｃ9Ｈ15Ｏ2）4）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（Ｔｉ（Ｃ3Ｈ7Ｏ）2（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。
【００７３】
なお、本実施形態では、強誘電体膜７８の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。
【００７４】
この図１１（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２５に示す。図２５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、導電性密着膜７３、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。
【００７５】
この図１１（ｂ）に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図２５に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に導電性密着膜７３が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５の膜剥がれを防止することができる。
【００７６】
次いで、図１１（ｃ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。
【００７７】
ＩｒＯX膜７９ａの形成にあたっては、まず、第２のＰＺＴ膜７８ｂ上に、スパッタリング法により、成膜の時点で結晶化したＩｒＯX膜を厚さ５０ｎｍ程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ2を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。
【００７８】
その後、温度７２５℃程度で且つ、酸素を流量２０ｓｃｃｍ程度、Ａｒを流量２０００ｓｃｃｍ程度で供給した雰囲気中で、ＲＴＡによる熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７８（第２のＰＺＴ膜７８ｂ）を完全に結晶化させて酸素欠損を補償すると同時に、ＩｒＯX膜７９ａのプラズマダメージも回復させる。
【００７９】
続いて、ＩｒＯX膜７９ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ（６．０×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、ＩｒＯY膜７９ｂを、厚さ１００ｎｍ乃至３００ｎｍ、具体的に本実施形態では２００ｎｍ程度で形成する。本実施形態では、工程での劣化を抑えるために、ＩｒＯY膜７９ｂは、ＩｒＯ2の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜７８が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。
【００８０】
続いて、ＩｒＯY膜７９ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ（７．５×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜８０を形成する。このＩｒ膜８０は、強誘電体膜７８に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にＰｔ膜やＳｒＲｕＯ3膜を用いることも可能である。
【００８１】
次いで、半導体基板６１の背面洗浄を行った後、図１２（ａ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
【００８２】
ここで、ＴｉＮ膜８１の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜８２の形成にあたっては、例えば、ＴＥＯＳガスを用いたＣＶＤ法を用いる。
【００８３】
次いで、図１２（ｂ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
【００８４】
次いで、図１２（ｃ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。
【００８５】
なお、本実施形態では、上部電極７９として、イリジウム酸化物膜（ＩｒＯX膜及びＩｒＯY膜）を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ（イリジウム）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属からなる金属膜、あるいは、これらの酸化物膜を適用することも可能である。例えば、上部電極７９を、ＳｒＲｕＯ3の導電性酸化物を含む膜で形成するようにしてもよい。
【００８６】
また、強誘電体キャパシタの強誘電体膜７８としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ1-XＲX）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜７８として、本実施形態で用いたＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ系層状化合物などの一般式ＡＢＯ3で表される膜を適用することも可能である。また、本実施形態では、キャパシタ膜として、強誘電体材料からなる膜を適用しているが、本発明においてはこれに限定されるわけでなく、高誘電体材料からなる膜を適用することも可能である。この場合、高誘電体材料として、例えば、（Ｂａ，Ｓｒ）ＴｉＯ3或いはＳｒＴｉＯ3を適用することが可能である。
【００８７】
また、本実施形態では、下部電極７６として、Ｉｒ膜を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ｐｔなどの白金族の金属や、ＰｔＯ、ＩｒＯX、ＳｒＲｕＯ3などの導電性酸化物を用いることが好適である。
【００８８】
次いで、図１３（ａ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
【００８９】
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図１３（ｂ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５、結晶性向上導電性膜７４及び導電性密着膜７３を除去する。その後、ＴｉＮ膜８１を除去する。
【００９０】
この図１３（ｂ）に示す工程でパターニングされた導電性密着膜７３、結晶性向上導電性膜７４及び酸化防止膜７５は、本発明における「導電性下部構造」を構成する。この導電性下部構造は、図１２（ｃ）〜図１３（ｂ）に示すように、シリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクにより、強誘電体キャパシタと整合して一体的に形成される。
【００９１】
次いで、図１３（ｃ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。
【００９２】
次いで、図１４（ａ）に示すように、酸素（Ｏ2）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本実施形態では、基板温度を５５０℃乃至７００℃として行われる。本実施形態のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ2）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。
【００９３】
次いで、図１４（ｂ）に示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８４を形成する。
【００９４】
次いで、図１４（ｃ）に示すように、Ａｌ2Ｏ3膜８４上に、層間絶縁膜８５及びＡｌ2Ｏ3膜８６を順次形成する。
【００９５】
具体的には、まず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積する。その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して層間絶縁膜８５を形成する。
【００９６】
ここで、層間絶縁膜８５としてＳｉＯ2膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜８５として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜８５の形成後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜８５中の水分が除去されるとともに、層間絶縁膜８５の膜質が変化し、層間絶縁膜８５中に水分が入りにくくなる。
【００９７】
続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ2Ｏ3膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。
【００９８】
次いで、図１５（ａ）に示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、ＳｉＯ2膜（シリコン酸化膜）を堆積し、その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜（シリコン酸窒化膜）又はＳｉＮ膜（シリコン窒化膜）等を形成するようにしてもよい。
【００９９】
次いで、図１５（ｂ）に示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜８９ａ及びＷプラグ８９ｂを形成する。
【０１００】
具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４及びＡｌ2Ｏ3膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。
【０１０１】
その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。
【０１０２】
続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。
【０１０３】
続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８９ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４、Ａｌ2Ｏ3膜８３、層間絶縁膜７１及びＳｉＯＮ膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８９ｃ内に、ＴｉＮ膜からなるグルー膜８９ａと、Ｗプラグ８９ｂを形成する。なお、このグルー膜８９ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。
【０１０４】
次いで、図１５（ｃ）に示すように、金属配線層９０を形成する。
【０１０５】
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。
【０１０６】
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，８９ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。
【０１０７】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、下部電極７６、強誘電体膜７８及び上部電極７９を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリ（半導体装置）を完成させる。
【０１０８】
図１６は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法において、ＭＯ−ＣＶＤ法等を用いて強誘電体膜７８を形成した後の半導体基板（半導体ウエハ）６１の周縁領域の表面写真である。この図１６に示すように、本発明の実施形態に係る強誘電体メモリでは、半導体基板（半導体ウエハ）６１の周縁領域において、膜の剥がれが無く、非常に綺麗な表面が観察された。
【０１０９】
本発明の実施形態によれば、導電性プラグ７２ｂと酸化防止膜７５との間に、半導体基板６１と酸化防止膜７５との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜７３を設けるようにしたので、導電性密着膜７３を設けるのみの簡易な構成で、半導体基板（半導体ウエハ）６１の周縁領域における当該酸化防止膜の剥がれを防止することができる。また、酸化防止膜７５上に下部電極膜であるＩｒ膜７６ａを形成した際に、半導体基板（半導体ウエハ）６１の周縁領域においては、図２４に示すように、Ｉｒ膜７６ａをエッチングにより除去するようにしたので、従来、強誘電体膜７８の形成時において周縁領域で生じていた下部電極膜による膜の剥がれを防止することができる。これにより、半導体基板（半導体ウエハ）６１の周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。
【０１１０】
（変形例）
以下、本発明の実施形態に係る変形例について説明する。
以下に示す変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。
【０１１１】
図１７及び図１８は、本発明の実施形態の変形例に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【０１１２】
まず、本変形例では、図８（ａ）〜図８（ｃ）の各工程を経て、ＳｉＯＮ膜７０及び層間絶縁膜７１までを形成する。
【０１１３】
次いで、図１７（ａ）に示すように、グルー膜７２ａ、Ｗプラグ７２ｂを形成する。
【０１１４】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【０１１５】
続いて、更に、ＣＶＤ法により、当該各ビア孔７２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７１の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７２ｃ内に、グルー膜７２ａ及びＷプラグ７２ｂを形成する。
【０１１６】
本変形例の場合のＣＭＰ法では、Ｗ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７１よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７１上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図１７（ａ）に示すように、Ｗプラグ７２ｂの上面の位置が層間絶縁膜７１の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する）７２ｄが形成される。このリセス７２ｄの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には、５０ｎｍ程度である。このリセス７２ｄは、下部電極膜及び強誘電体膜の配向に大きな影響を与える。
【０１１７】
このリセス７２ｄによる問題を解決するために、本変形例では、まず、層間絶縁膜７１の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７１の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。
【０１１８】
次いで、図１７（ｂ）に示すように、リセス７２ｄを埋めるように、下地導電膜となるＴｉＮ膜２０１を形成する。
【０１１９】
具体的には、まず、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を３５秒間程度供給するスパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７１上に形成されているため、そのＴｉ原子が層間絶縁膜７１の酸素原子に捕獲されることなく、層間絶縁膜７１の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。
【０１２０】
続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、下地導電膜となる厚さ１００ｎｍ程度のＴｉＮ膜を形成する。ここで、ＴｉＮ膜は、その結晶面が（１１１）面に配向したものとなる。また、この下地導電膜の厚さは、１００ｎｍ〜３００ｎｍ程度が好ましく、本実施形態では１００ｎｍ程度としている。この下地導電膜としては、ＴｉＮ膜に限らず、例えば、タングステン（Ｗ）膜、シリコン（ＳｉＯ2）膜及び銅（Ｃｕ）膜を用いることも可能である。
【０１２１】
なお、この状態では、ＴｉＮ膜は、リセス７２ｄの形状を反映してその上面に凹部が形成され、当該ＴｉＮ膜の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。
【０１２２】
そこで、本変形例では、図１７（ｂ）に示すように、ＣＭＰ法により、層間絶縁膜７１の表面が露出するまで当該ＴｉＮ膜を研磨して平坦化を行い、当該ＴｉＮ膜に形成された凹部を除去すると共に、リセス７２ｄを埋めるＴｉＮ膜２０１を形成する。この際のＣＭＰ法で使用されるスラリは特に限定されないが、本実施形態では、例えば、上述したCabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。
【０１２３】
ところで、上述のように下地導電膜であるＴｉＮ膜に対してＣＭＰ法による研磨を行った後では、下地導電膜であるＴｉＮ膜の上面付近の結晶が研磨によって歪んだ状態となっている。このように結晶に歪みが発生している下地導電膜の上方に、強誘電体キャパシタにおける下部電極膜を形成すると、その歪みを下部電極膜が拾ってしまって下部電極膜の結晶性が劣化し、ひいてはその上に形成される強誘電体膜の結晶性も劣化して強誘電体特性が低下することになる。そこで、このような不都合を回避するために、本実施形態では、下地導電膜であるＴｉＮ膜２０１の上面を、上述したＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理して、下地導電膜であるＴｉＮ膜２０１の結晶の歪みがその上に形成される膜に伝わらないようにする。
【０１２４】
この図１７（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１９に示すものと同様である。即ち、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法によるＷ膜及びＴｉＮ膜２０１等の研磨などにより、半導体基板６１が露出した状態となっている。
【０１２５】
次いで、全面に、図１７（ｃ）に示す導電性密着膜７３を形成した後、図９（ｃ）〜図１５（ｃ）の各工程を経ることにより、図１８に示す変形例に係る強誘電体メモリが形成される。
【０１２６】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例に係る強誘電体メモリ（半導体装置）を完成させる。
【０１２７】
以下、本発明の諸態様を付記としてまとめて記載する。
【０１２８】
（付記１）
半導体基板と、
前記半導体基板の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと、
前記下部電極と上面で電気的接続されてなる導電性プラグと、
前記導電性プラグと前記下部電極との間に形成された導電性下部構造と
を有し、
前記導電性下部構造は、
前記導電性プラグの酸化を防止する酸化防止膜と、
前記導電性プラグと前記酸化防止膜との間に形成され、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜と
を含むことを特徴とする半導体装置。
【０１２９】
（付記２）
前記導電性密着膜は、自己配向性を有する貴金属、又は、自己配向性を有する貴金属酸化物からなる膜であることを特徴とする付記１に記載の半導体装置。
【０１３０】
（付記３）
前記自己配向性を有する貴金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ及びＲｈの中から選択された１種を含むものであり、
前記自己配向性を有する貴金属酸化物は、ＰｔＯX、ＩｒＯX、ＲｕＯX及びＰｄＯXの中から選択された１種を含むものであり、各ｘは、それぞれ０．１＜ｘ≦２．０を満たすことを特徴とする付記２に記載の半導体装置。
【０１３１】
（付記４）
前記導電性密着膜の厚みは、１ｎｍ以上２０ｎｍ以下であることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０１３２】
（付記５）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【０１３３】
（付記６）
前記導電性下部構造は、前記導電性密着膜と前記酸化防止膜との間に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を更に含むことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
【０１３４】
（付記７）
前記導電性下部構造は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
【０１３５】
（付記８）
半導体基板の上方に導電性プラグを形成する工程と、
前記導電性プラグ上に導電性下部構造を形成する工程と、
前記導電性下部構造上に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を有し、
前記導電性下部構造を形成する工程は、
前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜を形成する前に、前記導電性プラグ上に、前記半導体基板と前記酸化防止膜との間に介在した場合に両者を密着させ得る性質を有する導電性密着膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【０１３６】
（付記９）
前記導電密着膜は、自己配向性を有する貴金属、又は、自己配向性を有する貴金属酸化物からなる膜であることを特徴とする付記８に記載の半導体装置の製造方法。
【０１３７】
（付記１０）
前記自己配向性を有する貴金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄ、Ｏｓ及びＲｈの中から選択された１種を含むものであり、
前記自己配向性を有する貴金属酸化物は、ＰｔＯX、ＩｒＯX、ＲｕＯX及びＰｄＯXの中から選択された１種を含むものであり、各ｘは、それぞれ０．１＜ｘ≦２．０を満たすことを特徴とする付記９に記載の半導体装置の製造方法。
【０１３８】
（付記１１）
前記導電性密着膜の厚みは、１ｎｍ以上２０ｎｍ以下であることを特徴とする付記８乃至１０のいずれか１項に記載の半導体装置の製造方法。
【０１３９】
（付記１２）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記８乃至１１のいずれか１項に記載の半導体装置の製造方法。
【０１４０】
（付記１３）
前記導電性下部構造を形成する工程は、前記酸化防止膜を形成する前に、前記導電性密着膜上に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を形成する工程を更に含むことを特徴とする付記８乃至１２のいずれか１項に記載の半導体装置の製造方法。
【０１４１】
（付記１４）
前記導電性下部構造を形成する工程においては、当該導電性下部構造を前記強誘電体キャパシタと整合して一体的に形成することを特徴とする付記８乃至１３のいずれか１項に記載の半導体装置の製造方法。
【０１４２】
（付記１５）
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする付記８乃至１４のいずれか１項に記載の半導体装置の製造方法。
【０１４３】
（付記１６）
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去した後、前記強誘電体膜を形成する前に、不活性ガスの雰囲気中において熱処理を行う工程を更に含むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０１４４】
（付記１７）
前記強誘電体膜は、ペロブスカイト構造の化合物膜又はＢｉ層状構造の化合物膜であることを特徴とする付記８乃至１６のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１４５】
【図１】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の強誘電体キャパシタ形成領域の模式図である。
【図２】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の周縁領域の模式図である。
【図３】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法において、下部電極膜を形成した後に半導体基板（半導体ウエハ）の周縁領域をエッチング処理した際の半導体基板の表面写真である。
【図４】図３に示す半導体基板（半導体ウエハ）の周縁領域における断面写真である。
【図５】図３に示す半導体基板（半導体ウエハ）の周縁領域における断面写真である。
【図６】本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
【図７】図６に引き続き、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
【図８】本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図９】図８に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１０】図９に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１１】図１０に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１２】図１１に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１３】図１２に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１４】図１３に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１５】図１４に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１６】本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法において、ＭＯ−ＣＶＤ法を用いて強誘電体膜を形成した後の半導体基板（半導体ウエハ）の周縁領域の表面写真である。
【図１７】本発明の実施形態の変形例に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１８】図１７に引き続き、本発明の実施形態の変形例に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１９】図９（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２０】図９（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２１】図９（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２２】図１０（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２３】図１０（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２４】図１０（ｃ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２５】図１１（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【符号の説明】
【０１４６】
１１、６１  半導体基板
１２、６８、７１、８５、８７  層間絶縁膜
１３  導電性プラグ
１４、７５  酸化防止膜
１５  下部電極膜
１６、７８  強誘電体膜
２０、７３  導電性密着膜
６２  素子分離構造
６３  ゲート絶縁膜
６４  ゲート電極
６５  シリサイド層
６６  サイドウォール
６７、７０  ＳｉＯＮ膜（シリコン酸窒化膜）
６９ａ、７２ａ、８８ａ、８９ａ、９０ａ、９０ｃ  グルー膜
６９ｂ、６９ｃ、７２ｂ、８８ｂ、８９ｂ  Ｗプラグ
６９ｄ、７２ｃ、８８ｃ、８９ｃ  ビア孔
７２ｄ  リセス
７４  結晶性向上導電性膜
７６  下部電極
７６ａ、８０  Ｉｒ膜
７７、８３、８４、８６  Ａｌ2Ｏ3膜（アルミナ膜）
７８ａ  第１のＰＺＴ膜
７８ｂ  第２のＰＺＴ膜
７９  上部電極
７９ａ  ＩｒＯX膜
７９ｂ  ＩｒＯY膜
８１、２０１  ＴｉＮ膜
８２  シリコン酸化膜
９０  金属配線層
９０ｂ  配線膜
９１  ｐウェル
９２  低濃度拡散層
９３  高濃度拡散層
１０１，１０２  ＭＯＳＦＥＴ
【図１】
2008010774.tif 000003
【図２】
2008010774.tif 000004
【図３】
2008010774.tif 000005
【図４】
2008010774.tif 000006
【図５】
2008010774.tif 000007
【図６】
2008010774.tif 000008
【図７】
2008010774.tif 000009
【図８】
2008010774.tif 000010
【図９】
2008010774.tif 000011
【図１０】
2008010774.tif 000012
【図１１】
2008010774.tif 000013
【図１２】
2008010774.tif 000014
【図１３】
2008010774.tif 000015
【図１４】
2008010774.tif 000016
【図１５】
2008010774.tif 000017
【図１６】
2008010774.tif 000018
【図１７】
2008010774.tif 000019
【図１８】
2008010774.tif 000020
【図１９】
2008010774.tif 000021
【図２０】
2008010774.tif 000022
【図２１】
2008010774.tif 000023
【図２２】
2008010774.tif 000024
【図２３】
2008010774.tif 000025
【図２４】
2008010774.tif 000026
【図２５】
2008010774.tif 000027