(57)【要約】      （修正有）【課題】メモリセル間の干渉マージンを増大し、素子分離膜の有効高さを容易に調節できるフラッシュメモリ素子の素子分離膜形成方法を提供すること。【解決手段】本方法は、絶縁膜１１、導電膜１２及びパッド膜が順次形成された基板１０を提供するステップと、パッド膜、導電膜、絶縁膜及び基板１０の一部をエッチングしてトレンチを形成するステップと、全体構造上に第１絶縁膜１８Ｂ、第２絶縁膜１９Ｂ、第３絶縁膜２０Ｃを順次形成するそれぞれのステップと、パッド膜を研磨停止膜に、第１〜第３絶縁膜を研磨するステップと、パッド膜を除去すると同時に第３絶縁膜をリセスし、第１、第２絶縁膜を突出させるステップと、第３絶縁膜をリセスすると同時に第１、第２絶縁膜を一定の厚さにエッチングし、導電膜の側壁に第１、第２絶縁膜からなる保護膜２２を形成するステップとを含む。【選択図】図８
2008010863.tif 000002
【特許請求の範囲】
【請求項１】
トンネル絶縁膜、フローティングゲート用導電膜及びパッド膜が順次形成された基板を提供するステップと、
前記パッド膜、前記導電膜、前記トンネル絶縁膜及び前記基板の一部をエッチングしてトレンチを形成するステップと、
前記トレンチが一部埋め込まれるように、前記トレンチが形成された状態の前記基板全体の上に第１絶縁膜を形成するステップと、
前記第１絶縁膜が形成された状態の前記基板全体の上面の段差に沿って第２絶縁膜を形成するステップと、
前記トレンチが埋め込まれるように、前記第２絶縁膜が形成された状態の前記基板全体の上に第３絶縁膜をスピンコーティング法で形成するステップと、
前記パッド膜を研磨停止膜として利用し、前記第１〜第３絶縁膜を研磨するステップと、
前記パッド膜を除去すると同時に前記第３絶縁膜をリセスして、前記第１絶縁膜及び第２絶縁膜を突出させるステップと、
前記第３絶縁膜をリセスすると同時に前記第１絶縁膜及び第２絶縁膜を一定の厚さにエッチングして、前記導電膜の側壁に前記第１絶縁膜及び第２絶縁膜からなる保護膜を形成するステップと、を含むことを特徴とするフラッシュメモリ素子の素子分離膜形成方法。
【請求項２】
前記第３絶縁膜が、ＰＳＺ（Ｐｏｌｙｓｉｌａｚａｎｅ）膜を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項３】
前記第１絶縁膜が、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項４】
前記第２絶縁膜が、ＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項５】
前記第１絶縁膜を形成する前記ステップの前に、前記トレンチの内部表面に酸化膜を形成するステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項６】
前記酸化膜が、７００〜９００℃の範囲の温度でファーネス又はラジカル酸化を利用して３０〜８０Åの厚さに形成されることを特徴とする請求項５に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項７】
前記基板を提供する前記ステップにおいて、前記導電膜を形成した後に、前記導電膜と前記パッド膜との間にバッファ膜を形成するステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項８】
前記第１〜第３絶縁膜を研磨する前記ステップの前に、
前記第３絶縁膜に対して硬化処理を行うステップと、
前記第３絶縁膜に対してアニールを行うステップと、をさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項９】
前記アニールの際には、Ｎ２ガスを利用することを特徴とする請求項８に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１０】
前記第１〜第３絶縁膜を研磨する前記ステップが、洗浄を行うステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１１】
前記洗浄が、アンモニアを利用して行われることを特徴とする請求項１０に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１２】
前記保護膜を形成する前記ステップが、ドライエッチングを行うステップを含むことを特徴とする請求項９に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１３】
前記保護膜を形成する前記ステップの後、洗浄を行うステップをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１４】
前記トンネル絶縁膜が、酸化物系の物質を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１５】
前記パッド膜が、窒化物系の物質を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の素子分離膜形成方法。
【請求項１６】
前記バッファ膜が、酸化物系の物質を含むことを特徴とする請求項７に記載のフラッシュメモリ素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造技術に関し、特に、半導体素子の素子分離膜形成方法、さらに詳しくは、フラッシュメモリ素子の素子分離膜形成方法に関する。
【背景技術】
【０００２】
半導体メモリ素子の製造技術の発達に伴い、半導体メモリ素子の線幅が次第に狭くなっている。これに応じて、アクティブ領域間のフィールド領域の幅も狭くなり、このことから、フィールド領域に形成されるトレンチのアスペクト比が増大し、トレンチ内に素子分離膜を埋め込むことが難しくなった。
【０００３】
このような素子分離膜の埋め込み特性を向上させるために、これまで用いられていたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）やＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）の代わりに、スピンコーティング法を利用して形成されるＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜の一種であるＰＳＺ（Ｐｏｌｙ  Ｓｉｌａ  Ｚａｎｅ）を利用してトレンチを埋め込む技術が提案された。しかしながら、ＰＳＺは、ウェットエッチング速度が速いため、エッチングが均一にならないという材料特性を有しており、ウェットエッチングが適用される際、素子分離膜の有効高さ（ＥＦＨ、Ｅｆｆｅｃｔｉｖｅ  Ｆｉｅｌｄ  ｏｘｉｄｅ  Ｈｅｉｇｈｔ）が不均一になるという問題があった。
【０００４】
このような問題を解決するために、近年は、素子分離膜形成の際にまずＰＳＺ膜を利用してトレンチを埋め込んだ後、このＰＳＺ膜を一定の深さにリセスし、その上に再びＨＤＰを形成する方法が提案された。この方法は、フラッシュメモリ素子のフローティングゲート形成方法の1つであるＳＡ−ＳＴＩ（Ｓｅｌｆ  Ａｌｉｇｎｅｄ  Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法にも適用されている。
【０００５】
しかしながら、従来技術に係る素子分離膜形成工程を利用してＳＡ−ＳＴＩ法を実施すると、ＰＳＺ膜及びＨＤＰ膜を平坦化するために、合計２回の化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰと称する）、即ち、ＰＳＺ形成後及びＨＤＰ形成後にそれぞれＣＭＰを行なわなければならない。このため、ウェーハの中央部とエッジ部に形成された素子分離膜間のＥＦＨの差が増大するという問題が発生する。このようなウェーハ位置別の素子分離膜のＥＦＨの差は、後続工程で行われるパッド窒化膜の除去及びメモリセル領域に形成された素子分離膜のＥＦＨ調節のためのエッチングの際に、さらに大きなＥＦＨの変化を引き起こすため、適切なＥＦＨの調節が難しくなる。
【０００６】
一方、６０ｎｍ級以下のフラッシュメモリ素子においては、アクティブ領域の間隔がさらに狭くなり、それに伴って素子分離膜の幅もさらに狭くなって、結果的に、メモリセル間の干渉マージン（ｉｎｔｅｒｆｅｒｅｎｃｅ  ｍａｒｇｉｎ）が不足となる。このような干渉マージンの不足は、フラッシュメモリ素子の特性を劣化させる主要な原因の１つとなっており、解決されなければならない課題である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は、上記した従来技術に係る問題を解決するためになされたものであって、次のような目的がある。
【０００８】
第１に、本発明の目的は、フラッシュメモリ素子の素子分離膜の形成の際にメモリセル領域に形成される素子分離膜の有効高さを容易に調節することのできるフラッシュメモリ素子の素子分離膜形成方法を提供することにある。
【０００９】
第２に、本発明の他の目的は、フラッシュメモリ素子のメモリセル間の干渉マージンを増大させることのできるフラッシュメモリ素子の素子分離膜形成方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明に係るフラッシュメモリ素子の素子分離膜形成方法は、トンネル絶縁膜、フローティングゲート用導電膜及びパッド膜が順次形成された基板を提供するステップと、前記パッド膜、前記導電膜、前記トンネル絶縁膜及び前記基板の一部をエッチングしてトレンチを形成するステップと、前記トレンチが一部埋め込まれるように、前記トレンチが形成された状態の前記基板全体の上に第１絶縁膜を形成するステップと、前記第１絶縁膜が形成された状態の前記基板全体の上面の段差に沿って第２絶縁膜を形成するステップと、前記トレンチが埋め込まれるように、前記第２絶縁膜が形成された状態の前記基板全体の上に第３絶縁膜をスピンコーティング法で形成するステップと、前記パッド膜を研磨停止膜として利用し、前記第１〜第３絶縁膜を研磨するステップと、前記パッド膜を除去すると同時に前記第３絶縁膜をリセスして、前記第１絶縁膜及び第２絶縁膜を突出させるステップと、前記第３絶縁膜をリセスすると同時に前記第１絶縁膜及び前記第２絶縁膜を一定の厚さにエッチングして、前記導電膜の側壁に前記第１絶縁膜及び前記第２絶縁膜からなる保護膜を形成するステップとを含むことを特徴とする。
【発明の効果】
【００１１】
本発明では、フローティングゲート用の導電膜の両側壁にスペーサを形成することによりフラッシュメモリ素子の干渉特性を改善、すなわち、干渉マージンを増大させる効果がある。また、素子分離膜を構成するＳＯＤ膜のエッチングの際にドライエッチングを実施することにより、素子分離膜の有効高さを容易に制御することができる効果がある。特に、素子分離膜形成のための平坦化を１度だけ実施することにより、素子分離膜自体の有効高さの変化を最小化することができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、添付された図面を参照して本発明の好ましい実施の形態をさらに詳細に説明する。
【００１３】
また、図面において、層及び領域の厚さは、明確性を期するために誇張して示されているものであり、層が他の層又は基板上にあると言及された場合、その層は、他の層又は基板上に直接形成されるか、又はその間に第３の層が介在して形成されることができる。
【００１４】
なお、明細書全体にわたり、同じ図面符号で表示された部分は、同じ構成要素を示している。
【００１５】
図１〜図８は、本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための図であり、製造過程の各段階における素子の構造を示す断面図である。ここでは、説明の便宜上、ＳＡ−ＳＴＩ法を適用したフラッシュメモリ素子の素子分離膜形成方法を説明する。また、断面図において、簡潔さのために、ウェーハ全体ではなく、メモリセル領域の一部のみを示している。
【００１６】
まず、図１に示すように、基板１０上にトンネル絶縁膜１１、フローティングゲート用導電膜として機能するポリシリコン膜１２、バッファ膜１３及びパッド膜１４を順次形成する。トンネル絶縁膜１１とバッファ膜１３とは、酸化物系の物質を含み得、パッド膜１４は窒化物系の物質を含み得る。以下、トンネル絶縁膜１１は、トンネル酸化膜１１、バッファ膜１３はバッファ酸化膜１３、パッド膜１４はパッド窒化膜１４と称する。
【００１７】
続いて、パッド窒化膜１４、バッファ酸化膜１３、ポリシリコン膜１２、トンネル酸化膜１１及び基板１０の一部を一定の深さにエッチングし、基板１０内にトレンチ１５を形成する。
【００１８】
続いて、図２に示すように、酸化処理を行い、トレンチ１５（図１参照）の内部表面に沿って酸化膜１７を形成する。以下、酸化膜１７は、壁酸化膜１７と称する。例えば、壁酸化膜１７は、約７００〜９００℃の範囲の温度でファーネス（ｆｕｒｎａｃｅ）又はラジカル酸化を利用して約３０〜８０Åの範囲の厚さに形成されることができる。望ましくは、壁酸化膜１７は、約３０Åの一定の厚さに形成される。
【００１９】
続いて、図３に示すように、トレンチ１５（図１参照）の一部を埋め込むように壁酸化膜１７を含む全体構造の上にライナー（Liner）ＨＤＰ膜１８を形成する。ここで、ライナーＨＤＰ膜１８は、ポリシリコン膜１２の両側壁を保護する保護膜として機能する。
【００２０】
このとき、ライナーＨＤＰ膜１８は、全体として約１０００Å〜１３００Åの範囲の厚さに形成されるが、垂直方向よりも水平方向での成長特性が顕著に良いという膜質特性から、トレンチ１５の側壁部では約１００Åの厚さを有するのに対して、トレンチ１５の底部ではその厚さがはるかに厚くなる。例えば、トレンチ１５の底部では、約２００〜１０００Åの範囲の厚さを有する。また、ライナーＨＤＰ膜１８の水素濃度は、約１００ｓｃｃｍであることが望ましい。
【００２１】
続いて、図４に示すように、ライナーＨＤＰ膜１８を含む全体構造の上面の段差に沿ってＨＴＯ（Ｈｉｇｈ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｏｘｉｄｅ）膜１９を形成する。ここで、ＨＴＯ膜１９は、ポリシリコン膜１２の側壁を保護する別の保護膜として機能する。ＨＴＯ膜１９は、ＤＣＳ（ＤｉＣｈｌｏｒｏＳｉｌａｎｅ、ＳｉＨ２Ｃｌ２）をソースガスとして利用し、約１００〜１５０Åの範囲の厚さに形成される。望ましくは、約１５０Åの厚さに形成される。これにより、トレンチ１５の側壁部に形成されるライナーＨＤＰ膜１８及びＨＴＯ膜１９の最終的な厚さは約２５０Åになる。
【００２２】
続いて、図５に示すように、トレンチ１５（図１参照）を埋め込むようにＨＴＯ膜１９上にＰＳＺ（ＰｏｌｙＳｉｌｉＺａｎｅ）膜２０を形成する。ＰＳＺ膜２０は、スピンコーティング法を利用して形成されるＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）膜の一種である。ここで、ＰＳＺ膜２０は、約５５００〜６０００Åの範囲の厚さに形成される。
【００２３】
続いて、ＰＳＺ膜２０に対し、硬化処理を行った後、アニール処理を行い、ＰＳＺ膜２０の膜質を稠密にする。ここで、アニール処理を実施する理由は、ＰＳＺ膜２０の膜質を稠密にして、後続の湿式洗浄（ＣＭＰの際、又は、ＣＭＰ後に行う）の際にＰＳＺ膜２０の損失を最小化するためである。また、上記アニール処理は、Ｎ２ガスを利用して約９００℃の温度で約６０分間行い、上記硬化処理は、約３５０℃の温度で約２時間行うことが望ましい。
【００２４】
続いて、図６に示すように、ＣＭＰを行い、ＰＳＺ膜２０を研磨して研磨されたＰＳＺ膜２０Ａを形成する。このとき、ＣＭＰは、パッド窒化膜１４を研磨停止膜にして、ＨＴＯ膜１９及びＬＨＤＰ膜１８も研磨されるが、このＣＭＰの際に失われるパッド窒化膜１４の厚さが約５〜１５Åとなるように研磨ターゲットを調節する。例えば、上記ＣＭＰは、酸化膜と窒化膜との間の研磨選択比を調節するためにＬＳＳ（Ｌｏｗ  Ｓｅｌｅｃｔｉｖｉｔｙ  Ｓｌｕｒｒｙ）及びＨＳＳ（Ｈｉｇｈ  Ｓｅｌｅｃｔｉｖｉｔｙ  Ｓｌｕｒｒｙ）を順次利用して行われる。
【００２５】
特に、ＣＭＰの際の洗浄時には、アンモニアのみを利用して洗浄を実施する。すなわち、ＨＦを利用した洗浄は省略する。これは、ＰＳＺ膜２０がＨＦによるウェットエッチングの速度が速い特性を有するので、ＨＦによる研磨されたＰＳＺ膜２０Ａの損失を最大限に防止するためである。
【００２６】
続いて、図７に示すように、湿式洗浄を行い、パッド窒化膜１４（図６参照）を除去する。このような湿式洗浄の際には、ＨＴＯ膜１９と研磨されたＰＳＺ膜２０Ａとの間のエッチング選択比の差のため、ＨＴＯ膜１９及びＨＤＰ膜１８の損失は最小化される反面、研磨されたＰＳＺ膜２０Ａは、パッド窒化膜１４と共に一定の深さにエッチングされ、エッチングされたＰＳＺ膜２０Ｂが形成される。符号１８Ａ及び１９Ａは、それぞれエッチングされたＨＤＰ膜及びエッチングされたＨＴＯ膜を示す。これによって、バッファ酸化膜１３上にはウィング（ｗｉｎｇ）の形に突出した構造のスペーサウィングＷが形成される。つまり、保護膜が突出する形となる。このとき、スペーサウィングＷの高さは、バッファ酸化膜１３の上面から約２００Å未満となる。
【００２７】
望ましくは、湿式洗浄の際には、ＨＦ及びＮＨ４Ｆを約３００：１の比率で混合したＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）溶液を利用するか、又は、１００：１の比率でＨ２Ｏによって稀釈されたＨＦ溶液を利用して、研磨されたＰＳＺ膜２０Ａを一定の深さにリセスする。ここで、研磨されたＰＳＺ膜２０Ａのエッチングされた（損失した）深さは、半導体メモリセルが形成されるメモリセル領域よりも、周辺回路領域のほうで小さくなっている。例えば、周辺回路領域で損失した深さが、メモリセル領域で損失した深さの約１／２となる。これは、周辺回路領域のパターン密度が、メモリセル領域に比べて低いからである。
【００２８】
続いて、図示してはいないが、半導体メモリセルを除いた周辺回路領域のみを選択的に覆うＰＣＬ（Ｐｅｒｉｐｈｅｒａｌ  ｒｅｇｉｏｎ  Ｃｌｏｓｅｄ  Ｌａｙｅｒ）マスクを形成する。
【００２９】
続いて、図８に示すように、上記ＰＣＬマスクを利用したドライエッチングを行い、半導体メモリセルが形成されるセル領域のエッチングされたＰＳＺ膜２０Ｂを選択的にエッチングする。これにより、セル領域のエッチングされたＰＳＺ膜２０Ｂが選択的に一定の深さにエッチングされると同時に、スペーサウィングＷ（図７参照）及びバッファ酸化膜１３も共に除去され、残留ＰＳＺ膜２０Ｃ、残留ＨＤＰ膜１８Ｂ、及び残留ＨＴＯ膜１９Ｂが形成される。このとき、周辺回路領域のスペーサウィングＷは、そのまま残される。ここで、エッチングされたＰＳＺ膜２０Ｂが所望のＥＦＨに合せて適切にエッチングされ得る理由は、ウェットエッチングではなく、ドライエッチングを行うからである。
【００３０】
このように、ＰＣＬマスクを利用したドライエッチングは、セル領域に形成された素子分離膜２１の有効高さを制御するために行われる。
【００３１】
続いて、ストリップ処理を行ってＰＣＬマスクを除去した後、洗浄を実施する。この洗浄は、セル領域及び周辺回路領域の両方のＥＦＨを最終的に調整するために実施される。これで、セル領域内には、適正なＥＦＨを有する素子分離膜２１が形成され、ポリシリコン膜１２の両側壁には、ポリシリコン膜１２を保護する保護膜のスペーサ２２が形成される。このとき、スペーサ２２の厚さは、約１５０Å未満となり、素子分離膜２１の上側の表面が、高くてもトンネル酸化膜１１の上側の表面と同じ高さを有することが望ましい。すなわち、素子分離膜２１の上側の表面の位置は、トンネル酸化膜１１より低いことが望ましい。
【００３２】
したがって、このようなスペーサ２２の形成によってフラッシュメモリ素子の干渉マージンを確保することができる。これによって、フラッシュメモリ素子の干渉特性を改善し、素子特性を向上することができる。
【００３３】
以上の説明のように、本発明によれば、次のような効果を得ることができる。
【００３４】
第１に、本発明によれば、ＳＡ−ＳＴＩ法を適用する際、フローティングゲート用導電膜の両側壁に保護膜が自然に形成されるので、フラッシュメモリ素子の干渉特性を改善することができるという効果がある。
【００３５】
第２に、本発明によれば、素子分離膜の最上層をなすＳＯＤ膜のエッチングの際、ドライエッチングを実施して素子分離膜の有効高さを制御し、かつ、素子分離膜を形成するＣＭＰを１度だけ実施することによって、ウェーハ位置別の素子分離膜のＥＦＨ変化を最小化することができる。したがって、素子分離膜の有効高さを容易に制御することができるという効果がある。
【００３６】
尚、本発明は、上記した実施の形態に限定されるものではなく、本発明に係る技術的思想を逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図２】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図３】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図４】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図５】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図６】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図７】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【図８】本発明の実施の形態に係るフラッシュメモリ素子の素子分離膜形成方法を説明するための断面図であり、製造工程の各段階における素子の構造を示す。
【符号の説明】
【００３８】
１０      基板
１１      トンネル酸化膜
１２      ポリシリコン膜
１３      バッファ酸化膜
１４      パッド窒化膜
１５      トレンチ
１７      壁酸化膜
１８      ライナーＨＤＰ膜
１９      ＨＴＯ膜
２０，２０Ａ，２０Ｂ      ＰＳＺ膜
２１      素子分離膜
２２      スペーサ
【図１】
2008010863.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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