(57)【要約】【課題】分配偏差を低減してＦＥＴセルの均一動作を図って利得と出力を向上することができるマイクロ波電力増幅器を得る。【解決手段】複数のＦＥＴセル１から構成されているＦＥＴチップ２と、ＦＥＴチップ２の入力側に接続された入力整合回路３と、ＦＥＴチップ２の出力側に接続された出力整合回路４とを設けたマイクロ波電力増幅器であって、入力整合回路３、出力整合回路４の少なくとも一方は、ＦＥＴチップ２に接続され、ＦＥＴチップ側に信号の伝播方向に沿って複数本のスリット１１又は１２が異なる間隔で設けられたマイクロストリップ線路７又は９を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のＦＥＴセルから構成されているＦＥＴチップと、前記ＦＥＴチップの入力側に接続された入力整合回路と、前記ＦＥＴチップの出力側に接続された出力整合回路とを備えたマイクロ波電力増幅器であって、
前記入力整合回路、前記出力整合回路の少なくとも一方は、
前記ＦＥＴチップに接続され、前記ＦＥＴチップ側に信号の伝播方向に沿って複数本のスリットが異なる間隔で設けられた第１の伝送線路を含む
ことを特徴とするマイクロ波電力増幅器。
【請求項２】
前記間隔は、前記信号の伝播方向に対して直交している前記第１の伝送線路の幅方向の中央部に比べて両端部ほど狭い
ことを特徴とする請求項１記載のマイクロ波電力増幅器。
【請求項３】
前記ＦＥＴチップの幅が拡張した場合に前記ＦＥＴチップの拡張した幅に合わせて、前記第１の伝送線路は、前記ＦＥＴチップの反対側に比べて前記ＦＥＴチップ側の線路幅が広い
ことを特徴とする請求項１又は２記載のマイクロ波電力増幅器。
【請求項４】
前記入力整合回路、前記出力整合回路の少なくともいずれか一方は、
前記第１の伝送線路に接続された第２の伝送線路をさらに含み、
前記第２の伝送線路の線路幅に合わせて、前記第１の伝送線路は、前記ＦＥＴチップの反対側のコーナがカットされている
ことを特徴とする請求項１、２又は３記載のマイクロ波電力増幅器。
【請求項５】
前記スリットの幅は、前記信号の伝播方向に対して不均一である
ことを特徴とする請求項１から請求項４までのいずれかに記載のマイクロ波電力増幅器。
【請求項６】
前記第１の伝送線路の線路幅は、前記信号の伝播方向に対して不均一である
ことを特徴とする請求項１から請求項５までのいずれかに記載のマイクロ波電力増幅器。
【請求項７】
前記第２の伝送線路の線路幅とほぼ同一になるように、前記第１の伝送線路は、前記ＦＥＴチップの反対側の２つのコーナのうち片方のみカットされている
ことを特徴とする請求項４記載のマイクロ波電力増幅器。
【請求項８】
前記スリットの幅は、前記スリットの前記信号の伝播方向における中央付近で広い
ことを特徴とする請求項５記載のマイクロ波電力増幅器。
【請求項９】
前記第１の伝送線路の線路幅は、前記第１の伝送線路の前記信号の伝播方向における中央付近で狭い
ことを特徴とする請求項６記載のマイクロ波電力増幅器。
【請求項１０】
前記第１及び第２の伝送線路は、マイクロストリップ線路、トリプレート線路、コプレナ線路のいずれかである
ことを特徴とする請求項１から請求項９までのいずれかに記載のマイクロ波電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、主としてＶＨＦ帯、ＵＨＦ帯、マイクロ波帯及びミリ波帯で用いられるマイクロ波電力増幅器に関するものである。
【背景技術】
【０００２】
従来のマイクロ波電力増幅器について図１３及び図１４を参照しながら説明する。図１３は、従来のマイクロ波電力増幅器の構成を示す図である（例えば、特許文献１参照）。
【０００３】
特許文献１では、入出力整合回路として、マイクロストリップ線路からなる２段のインピーダンス変成器を用いた場合について示しているが、ここでは説明を簡単にするために、入出力整合回路としてマイクロストリップ線路からなる１段のインピーダンス変成器を用いた場合について説明する。さらに、特許文献１では、スリットは１本のみであるが、ここではスリットが複数本の場合について説明する。
【０００４】
図１３において、従来のマイクロ波電力増幅器は、複数の電界効果トランジスタ（ＦＥＴ）セル１で構成されているＦＥＴチップ２と、ＦＥＴチップ２にワイヤ１５で接続されている入力整合回路３と、ＦＥＴチップ２にワイヤ１７で接続されている出力整合回路４とが設けられている。
【０００５】
入力整合回路３には、ＦＥＴチップ２とは反対側に入力端子５が設けられ、出力整合回路４には、ＦＥＴチップ２とは反対側に出力端子６が設けられている。また、入力整合回路３及び出力整合回路４は、誘電体基板上に形成されたマイクロストリップ線路からなっている。通常、その線路長は使用周波数帯で１／４波長であり、その線路幅は入力整合回路３についてはＦＥＴの入力側インピーダンスが入力端子５の電源インピーダンスと整合がとれるように、また出力整合回路４についてはＦＥＴの出力側インピーダンスが出力端子６の負荷インピーダンスと整合がとれるように決定されている。さらに、スリット１２は、出力整合回路４において信号の伝播方向に沿って等間隔で設けられ、シート形状の抵抗１４がスリット１２に装荷されている。
【０００６】
次に、従来のマイクロ波電力増幅器の動作について説明する。入力端子５から入力された信号は、入力整合回路３を介してＦＥＴチップ２に入力され、ＦＥＴにより増幅された信号が、出力整合回路４を介して出力端子６に出力される。増幅器の出力値はＦＥＴのゲート幅、すなわちＦＥＴセル数に依存するため、高出力を実現するためにＦＥＴチップ２は複数のＦＥＴセル１から構成される。このとき、模式的に図１３に示すように、ＦＥＴセル１と入力整合回路３と出力整合回路４とで閉ループ回路が形成され、発振する場合がある。このマイクロ波電力増幅器では、スリット１２に装荷された抵抗１４によりＦＥＴセル１間のアイソレーションが向上し、発振が抑圧される効果がある。また、スリット１２の長さを変えることにより、閉ループ回路の外周長を変えてアイソレーションを向上する周波数帯を適宜決定することもできる。
【０００７】
以上のように、従来のマイクロ波電力増幅器では、スリット１２は、抵抗１４を装荷し外周長を変えて所望の周波数帯でアイソレーションを向上する目的でのみ設けられていた。また、すべてのＦＥＴセル１間のアイソレーションを向上するためには、スリット１２はＦＥＴセル１の間隔にあわせて等間隔で配置されていた。
【０００８】
また、図１４は、別の従来のマイクロ波電力増幅器の構成を示す図である（例えば、特許文献２参照）。特許文献２では、入出力整合として１段のインピーダンス変成器を用い、マイクロ波の伝播方向に沿って複数本のスリットを設けている。図１４において、スリットはＦＥＴの中央部および両端部を通る信号の経路長が物理的にほぼ等しくなるように設けられている。以上のように、別の従来のマイクロ波電力増幅器では、整合回路の位相偏差を低減する目的でスリットが複数本設けられていた。なお、明細書中には記載されていないものの、図１４から明らかなように、中央部と外側のスリット間隔の比はほぼ２：１で配置されていた。
【０００９】
【特許文献１】特開２００１−１８５９６６号公報
【特許文献２】特開平７−３０７６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、複数本のスリットを等間隔で配置した場合は、整合回路での信号の分配偏差が大きくなるため、ＦＥＴセルの不均一動作が大きくなり、利得及び出力の低下が大きくなるという問題点があった。
【００１１】
また、整合回路で信号の位相偏差を低減するようにのみスリット間隔を決定した場合は、分配振幅偏差の改善は大きくないため、やはり利得及び出力の低下が大きくなるという問題点があった。
【００１２】
この発明は、上述のような課題を解決するためになされたもので、その目的は、分配偏差を低減してＦＥＴセルの均一動作を図って利得と出力を向上することができるマイクロ波電力増幅器を得るものである。
【課題を解決するための手段】
【００１３】
この発明に係るマイクロ波電力増幅器は、複数のＦＥＴセルから構成されているＦＥＴチップと、前記ＦＥＴチップの入力側に接続された入力整合回路と、前記ＦＥＴチップの出力側に接続された出力整合回路とを設けたマイクロ波電力増幅器であって、前記入力整合回路、前記出力整合回路の少なくとも一方は、前記ＦＥＴチップに接続され、前記ＦＥＴチップ側に信号の伝播方向に沿って複数本のスリットが異なる間隔で設けられた第１の伝送線路を含むものである。
【発明の効果】
【００１４】
この発明に係るマイクロ波電力増幅器は、分配偏差を低減してＦＥＴセルの均一動作を図って利得と出力を向上することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
実施の形態１．
この発明の実施の形態１に係るマイクロ波電力増幅器について図１を参照しながら説明する。図１は、この発明の実施の形態１に係るマイクロ波電力増幅器の構成を示す図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
【００１６】
図１において、この実施の形態１に係るマイクロ波電力増幅器は、複数の電界効果トランジスタ（ＦＥＴ）セル１で構成されているＦＥＴチップ２と、ＦＥＴチップ２にワイヤ１５で接続されている入力整合回路３と、ＦＥＴチップ２にワイヤ１７で接続されている出力整合回路４とが設けられている。
【００１７】
入力整合回路３は、マイクロストリップ線路７と、マイクロストリップ線路７にワイヤ１６で接続されているマイクロストリップ線路８とが設けられている。
【００１８】
出力整合回路４は、マイクロストリップ線路９と、マイクロストリップ線路９にワイヤ１８で接続されているマイクロストリップ線路１０とが設けられている。
【００１９】
入力整合回路３と出力整合回路４は、誘電体基板上に形成されたマイクロストリップ線路からなっている。通常、その線路長は使用周波数帯で１／４波長であり、その線路幅は入力整合回路３についてはＦＥＴの入力側インピーダンスを入力端子５の電源インピーダンスと整合がとれるように、また出力整合回路４についてはＦＥＴの出力側インピーダンスを出力端子６の負荷インピーダンスと整合がとれるように決定されている。
【００２０】
また、スリット１１は、入力整合回路３のマイクロストリップ線路７において信号の伝播方向に沿って複数本、不等間隔で設けられている。スリット１２も、図１に示すように同様である。さらに、シート形状の抵抗１３、１４がスリット１１、１２にそれぞれ装荷されている。
【００２１】
ここでは、２段のインピーダンス変成器を用いた場合について説明しているが、ＦＥＴチップ２に接続される１段目のマイクロストリップ線路７、９と、入出力端子５、６に接続される２段目のマイクロストリップ線路８、１０は、その特性インピーダンスを決定する線路幅と、線路長の実現性を考えて、異なる誘電体基板に形成されている。通常、ＦＥＴチップ２に接続される１段目のマイクロストリップ線路７、９を形成する誘電体基板は、高誘電率基板、入出力端子５、６に接続される２段目のマイクロストリップ線路８、１０を形成する誘電体基板は、アルミナなどの比較的誘電率の低い基板で構成される。
【００２２】
つぎに、この実施の形態１に係るマイクロ波電力増幅器の動作について図面を参照しながら説明する。
【００２３】
入力端子５から入力された信号は、入力整合回路３を介してＦＥＴチップ２に入力され、ＦＥＴにより増幅された信号が、出力整合回路４を介して出力端子６に出力される。通常のマイクロストリップ線路では、線路幅方向の中央部より両端部に電流が集中するが、スリット１１、１２をマイクロストリップ線路７、９に不等間隔で配置しているため、電流の大きさが分散される。また、各ＦＥＴセル１から整合回路を見込んだインピーダンスがスリット間隔に応じて変わる。
【００２４】
従って、スリット間隔をパラメータとして設計を行うことにより、線路幅方向の中央部より両端部が大きい電流の振幅分布の不均一性、すなわち信号の分配偏差を低減できるとともに、各ＦＥＴセル１を異なる整合条件で動作させることができるという効果がある。
【００２５】
なお、ここでは、スリット１１、１２に抵抗１３、１４を装荷した構成について示したが、信号の分配偏差の低減の観点からは無くともよい。
【００２６】
また、２段のインピーダンス変成器を用いた場合について示したが、１段または３段以上でもよい。
【００２７】
さらに、スリットは、入力整合回路３のみ、出力整合回路４のみ、あるいは両整合回路に設けてもよい。入力整合回路３に設けた場合は利得の向上、出力整合回路４に設けた場合は利得及び出力の向上に効果がある。
【００２８】
また、ここでは、マイクロストリップ線路を用いた場合について説明したが、トリプレート線路やコプレナ線路など、導体パターンを有し、スリットの装荷が可能な伝送線路についても同様の効果がある。
【００２９】
実施の形態２．
この発明の実施の形態２に係るマイクロ波電力増幅器について図２から図５までを参照しながら説明する。図２は、この発明の実施の形態２に係るマイクロ波電力増幅器のＦＥＴチップと出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。この図２は、説明を簡単にするため、ＦＥＴチップと出力整合回路部分のみ示している。
【００３０】
図２において、図１と同じ符号１、２、９、１２、１４、１７は、図１と同一のものである。
【００３１】
スリット１２の間隔Ｗ１、Ｗ２、Ｗ３は、マイクロストリップ線路９の幅方向において、中央部ほど広く、両端部ほど狭い。すなわち、図２上、マイクロストリップ線路９の上端から、上から数えて１本目のスリット１２までの間隔をＷ１、１本目のスリット１２から２本目のスリット１２までの間隔をＷ２、２本目のスリット１２から３本目のスリット１２までの間隔をＷ３、３本目のスリット１２から４本目のスリット１２までの間隔をＷ２、４本目のスリット１２からマイクロストリップ線路９の下端までの間隔をＷ１とすると、Ｗ１＜Ｗ２＜Ｗ３となっている。
【００３２】
本実施の形態２によっても上記実施の形態１と同様の効果を有する。また、通常のマイクロストリップ線路では線路幅方向の中央部より両端部に電流が集中するが、スリット１２の間隔はマイクロストリップ線路の幅方向において、中央部ほど広く、両端部ほど狭くなっているため、電流の大きさは両端部で低下し、中央部では増加する。このため、信号の分配偏差が低減する。
【００３３】
図３と図４は、スリットが２本の場合の入力整合回路とその分配特性を示すグラフである。なお、図３（ａ）及び（ｂ）には、計算上便宜的に装荷したポート１（Ｐｏｒｔ１）からポート５（Ｐｏｒｔ５）までに対応する線路も示しているが、計算結果の基準面はポートと整合回路の接続面であり、その計算結果は整合回路のみの特性に相当する。例えば、厚さ０．１ｍｍ、比誘電率１２．９の基板上に幅０．３０８ｍｍ、長さ０．６ｍｍの伝送線路（マイクロストリップ線路）７を形成して幅０．０１ｍｍのスリット１１を２本装荷した場合、図３（ａ）に示すように中央部のスリット間隔Ｗ２が０．１４４ｍｍの場合（中央部と外側のスリット間隔の比が２：１）に比べて、図３（ｂ）に示すようにスリット間隔Ｗ２が０．１８ｍｍとした場合の方が、図４（ａ）、（ｂ）に示すように周波数ＦＬ（ＧＨｚ）からＦＨ（ＧＨｚ）においてＳパラメータの振幅偏差、位相偏差ともに改善されている。なお、図４（ａ）、（ｂ）において、Ｓ４１はポート４とポート１の間のＳパラメータの振幅、位相を示し、Ｓ３１はポート３とポート１の間のＳパラメータの振幅、位相を示す。また、ここでは、振幅偏差とはＳ３１とＳ４１の振幅の差、位相偏差とはＳ３１とＳ４１の位相の差を示す。
【００３４】
また、各ＦＥＴセル１から出力整合回路４を見込んだインピーダンスが、スリット１２の間隔、すなわちスリット１２により分割された線路幅に応じて、両端部では高インピーダンス、中央部では低インピーダンスになる。図５は、図３に示した入力整合回路において、分配端子すなわちポート３、４側から回路側を見込んだインピーダンスを示すグラフである。周波数ＦＬ（低）からＦＨ（高）までの周波数特性をそれぞれプロットしている。外側の分配端子から回路側を見込んだインピーダンス（Ｓ４４）を比較すると、中央部のスリット間隔Ｗ２が０．１４４ｍｍの場合（○印）にくらべ、Ｗ２＝０．１８ｍｍとした場合（□印）の方が高インピーダンスとなっている。一般的に、効率整合となるインピーダンスは出力整合となるインピーダンスよりも高くなる。従って、信号の振幅が中央部より大きい両端部では効率整合に、中央部では出力整合に近づくことにより、各ＦＥＴセル１の出力値が均一になるという効果がある。また、ＦＥＴセルごとに個別にバイアスを印加できる場合には、中央部と外側のＦＥＴセルでバイアス条件を変えることにより、より各ＦＥＴセルの出力値を均一にできるという効果もある。
【００３５】
実施の形態３．
この発明の実施の形態３に係るマイクロ波電力増幅器について図６を参照しながら説明する。図６は、この発明の実施の形態３に係るマイクロ波電力増幅器の構成を示す図である。
【００３６】
図６において、符号１から１８までは図１と同一である。なお、ここでは、スリット１１、１２は２本の場合について示している。また、突起部１９、２０は、ＦＥＴチップ２に接続される１段目のマイクロストリップ線路７、９のＦＥＴチップ側に設けられている。突起部１９、２０を設けることにより、マイクロストリップ線路７、９の線路幅がＦＥＴチップ２の幅に合わせて大きくなっている。
【００３７】
本実施の形態３によっても上記実施の形態１と同様の効果を有する。また、ＦＥＴチップ２の幅に合わせた一様な線路幅のマイクロストリップ線路を用いる場合は、その線路幅により決定される特性インピーダンスになってしまうが、本実施の形態３では特性インピーダンスを所望の値にしつつ、ＦＥＴのゲート幅を大きくすることができ、高出力化を図れるという効果もある。
【００３８】
実施の形態４．
この発明の実施の形態４に係るマイクロ波電力増幅器について図７を参照しながら説明する。図７は、この発明の実施の形態４に係るマイクロ波電力増幅器の構成を示す図である。
【００３９】
図７において、符号１から２０は図６と同一である。カット部２１、２２は、ＦＥＴチップ２に接続される１段目のマイクロストリップ線路７、９のＦＥＴチップ２と反対側に設けられている。カット部２１、２２を設けることにより、その線路幅が２段目のマイクロストリップ線路８、１０の線路幅に合わされている。
【００４０】
本実施の形態４によっても上記実施の形態１と同様の効果を有する。また、１段目のマイクロストリップ線路７、９と２段目のマイクロストリップ線路８、１０の線路幅をその接続部においてカット部２１、２２により揃えることにより、線路間の不連続による反射が低減されるとともに、線路幅方向の両端部を伝播する信号の経路長がカットをしない場合にくらべて短縮されるので、中央部を伝播する信号の経路長との差異が低減され、合成効率が向上し、利得および出力が向上するという効果もある。
【００４１】
さらに、カット部２１、２２によりマイクロストリップ線路７、９の一端の線路幅を小さくすることで、出力の向上のためにＦＥＴのゲート幅を大きくし、かつ、ＦＥＴチップ２と接続されるマイクロストリップ線路７、９の一端の線路幅を大きくしたことによる特性インピーダンスの変化を低減し、所望の特性インピーダンスを実現できるという効果もある。
【００４２】
実施の形態５．
この発明の実施の形態５に係るマイクロ波電力増幅器について図８を参照しながら説明する。図８は、この発明の実施の形態５に係るマイクロ波電力増幅器の出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。この図８は、説明を簡単にするため、出力整合回路の１段目のマイクロストリップ線路のみ示している。
【００４３】
図８において、符号９、１２、１４、２０、２２は図７と同一である。また、不連続部２３は、スリット１２の幅に設けている。なお、図８には信号の伝播もあわせて模式的に示している。
【００４４】
本実施の形態５によっても上記実施の形態１と同様の効果を有する。また、図８に示すように、スリット１２の幅に、信号の伝播方向に対して、不連続部２３を設けることにより、線路幅方向の両端部を伝播する信号の経路長と、中央部を伝播する信号の経路長との差異が低減され、合成効率が向上し、利得および出力が向上するという効果がある。
【００４５】
実施の形態６．
この発明の実施の形態６に係るマイクロ波電力増幅器について図９を参照しながら説明する。図９は、この発明の実施の形態６に係るマイクロ波電力増幅器の出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。この図９は、説明を簡単にするため、出力整合回路の１段目のマイクロストリップ線路のみ示している。
【００４６】
図９において、符号９、１２、１４、２０、２２は図７と同一である。また、不連続部２４は、マイクロストリップ線路９の線路幅部分に設けられている。
【００４７】
本実施の形態６によっても上記実施の形態１と同様の効果を有する。また、線路幅を部分的に細くすることにより、設計の自由度を大きくし、マイクロストリップ線路９の幅方向の両端部をより高インピーダンスにすることができる。従って、信号の振幅がより均一化され、利得と出力がさらに向上するという効果がある。
【００４８】
実施の形態７．
この発明の実施の形態７に係るマイクロ波電力増幅器について図１０を参照しながら説明する。図１０は、この発明の実施の形態７に係るマイクロ波電力増幅器の構成を示す図である。
【００４９】
図１０において、符号１から２２は図７と同一である。入力整合回路３又は出力整合回路４は、２段のインピーダンス変成器で構成され、ＦＥＴチップ２と接続される１段目のマイクロストリップ線路７、９のＦＥＴチップ２と反対側の一端のコーナは、２段目のマイクロストリップ線路８、１０の線路幅とほぼ同一になるように、片側のみカットされている。なお、図１０には信号の伝播もあわせて模式的に示している。
【００５０】
本実施の形態７によっても上記実施の形態１と同様の効果を有する。また、図１０に示すように、１段目のマイクロストリップ線路９から２段目のマイクロストリップ線路１０にかけての、線路幅方向の両端部間での信号の経路長の差異が低減するため、合成効率が向上するとともに、１段目と２段目のマイクロストリップ線路間の不連続による反射が低減され、利得および出力が向上するという効果がある。
【００５１】
実施の形態８．
この発明の実施の形態８に係るマイクロ波電力増幅器について図１１を参照しながら説明する。図１１は、この発明の実施の形態８に係るマイクロ波電力増幅器の構成を示す図である。
【００５２】
図１１において、符号１から２２は図７と同一である。入力整合回路３又は出力整合回路４は、２段のインピーダンス変成器で構成され、ＦＥＴチップ２と接続される１段目のマイクロストリップ線路７、９に設けられたスリット１１、１２の形状は、マイクロストリップ線路７、９の線路幅方向に対して不均一、つまり不連続部２３が設けられている。換言すると、スリット１１、１２の幅は、スリット１１、１２の信号の伝播方向における中央付近で広くなっている。なお、信号の伝播もあわせて模式的に示している。
【００５３】
本実施の形態８によっても上記実施の形態１と同様の効果を有する。また、図１１に示すように１段目のマイクロストリップ線路９から２段目のマイクロストリップ線路１０にかけての、線路幅方向の両端部間での信号の経路長の差異が低減するため、合成効率が向上するとともに、１段目と２段目のマイクロストリップ線路間の不連続による反射が低減され、利得および出力が向上するという効果がある。
【００５４】
実施の形態９．
この発明の実施の形態９に係るマイクロ波電力増幅器について図１２を参照しながら説明する。図１２は、この発明の実施の形態９に係るマイクロ波電力増幅器の構成を示す図である。
【００５５】
図１２において、符号１から２２は図７と同一、符号２４は図９と同一である。入力整合回路３又は出力整合回路４は、２段のインピーダンス変成器で構成され、ＦＥＴチップ２と接続される１段目のマイクロストリップ線路７、９の線路幅は、線路の中心に対して不均一、つまり、マイクロストリップ線路７、９の信号の伝播方向における中央付近で狭くなっている。なお、信号の伝播もあわせて模式的に示している。
【００５６】
本実施の形態９によっても上記実施の形態１と同様の効果を有する。また、図１２に示すように、１段目のマイクロストリップ線路９から２段目のマイクロストリップ線路１０にかけての、線路幅方向の両端部間での信号の経路長の差異が低減するため、合成効率が向上するとともに、１段目と２段目のマイクロストリップ線路間の不連続による反射が低減され、利得および出力が向上するという効果がある。
【図面の簡単な説明】
【００５７】
【図１】この発明の実施の形態１に係るマイクロ波電力増幅器の構成を示す図である。
【図２】この発明の実施の形態２に係るマイクロ波電力増幅器のＦＥＴチップと出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。
【図３】スリットが２本の場合の入力整合回路の構成を示す図である。
【図４】スリットが２本の場合の入力整合回路の分配特性を示すグラフである。
【図５】図３の入力整合回路における、分配端子側から回路側を見込んだインピーダンスを示すグラフである。
【図６】この発明の実施の形態３に係るマイクロ波電力増幅器の構成を示す図である。
【図７】この発明の実施の形態４に係るマイクロ波電力増幅器の構成を示す図である。
【図８】この発明の実施の形態５に係るマイクロ波電力増幅器の出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。
【図９】この発明の実施の形態６に係るマイクロ波電力増幅器の出力整合回路の１段目のマイクロストリップ線路の構成を示す図である。
【図１０】この発明の実施の形態７に係るマイクロ波電力増幅器の構成を示す図である。
【図１１】この発明の実施の形態８に係るマイクロ波電力増幅器の構成を示す図である。
【図１２】この発明の実施の形態９に係るマイクロ波電力増幅器の構成を示す図である。
【図１３】従来のマイクロ波電力増幅器の構成を示す図である。
【図１４】別の従来のマイクロ波電力増幅器の構成を示す図である。
【符号の説明】
【００５８】
１  ＦＥＴセル、２  ＦＥＴチップ、３  入力整合回路、４  出力整合回路、５  入力端子、６  出力端子、７  マイクロストリップ線路、８  マイクロストリップ線路、９  マイクロストリップ線路、１０  マイクロストリップ線路、１１  スリット、１２  スリット、１３  抵抗、１４  抵抗、１５  ワイヤ、１６  ワイヤ、１７  ワイヤ、１８  ワイヤ、１９  突起部、２０  突起部、２１  カット部、２２  カット部、２３  不連続部、２４  不連続部。
【図１】
2008022235.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008022235.tif 000007
【図６】
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【図７】
2008022235.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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