(57)【要約】【課題】深さの異なる複数のウェルが存在する場合にラッチアップを抑制することが可能な半導体装置とその製造方法を提供すること。【解決手段】p型のシリコン基板２０と、シリコン基板２０に形成された浅いnウェル３４と、浅いnウェル３４の横のシリコン基板２０に形成された浅いpウェル３０と、浅いpウェル３０の横のシリコン基板２０に形成され、該pウェル３０よりも深いnウェル２８とを有し、浅いpウェル３０と深いnウェル２８との間のシリコン基板２０に、pウェル３０よりも深いpウェル２６が形成された半導体装置による。【選択図】図１２
2008010756.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板と、
前記半導体基板に形成された反対導電型の第１ウェルと、
前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、
前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成されたことを特徴とする半導体装置。
【請求項２】
前記第４ウェルが、前記第１ウェルと前記第２ウェルの間の前記半導体基板にも形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ウェルは、前記第２ウェルよりも深いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第４ウェルが、前記第３ウェルの周囲を囲むように形成されたことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１ウェルの横の前記半導体基板に一導電型の第５ウェルを形成し、該第１ウェルと該第５ウェルのそれぞれにCMOS(Complementary Metal Oxide Semiconductor)構造のMOSトランジスタを形成したことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第３ウェルの横の前記半導体基板に、一導電型の分離用ウェルと反対導電型の第６ウェルとを並べて形成し、前記第３ウェルと前記第６ウェルとを前記分離用ウェルで分離したことを特徴とする請求項１に記載の半導体装置。
【請求項７】
一導電型の半導体基板と、
前記半導体基板に形成された反対導電型の第１ウェルと、
前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、
前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成され、
前記第３ウェルに印加される電圧の絶対値が、前記第１ウェルに印加される電圧の絶対値又は前記第２ウェルに印加される電圧の絶対値よりも大きいことを特徴とする半導体装置。
【請求項８】
一導電型の半導体基板に反対導電型の第１ウェルを形成する工程と、
前記第１ウェルの横の前記半導体基板に一導電型の第２ウェルを形成する工程と、
前記第２ウェルの横の前記半導体基板に、該第２ウェルよりも深い反対導電型の第３ウェルを形成する工程と、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記第４ウェルを形成する工程において、前記第３ウェルの輪郭を拡張した平面形状に前記第４ウェルを形成することにより、前記第４ウェルで前記第３ウェルの周囲を囲むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第４ウェルを形成する工程において、前記第１ウェルの横の前記半導体基板に一導電型の第５ウェルを形成し、
前記第１ウェルと前記第５ウェルのそれぞれにCMOS構造のMOSトランジスタを形成する工程を更に有することを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関する。
【背景技術】
【０００２】
LSI等の半導体装置では、半導体基板に多数のMOSトランジスタが集積形成されるが、全てのMOSトランジスタの動作電圧が同じというのは稀で、通常は、動作電圧が高いMOSトランジスタ（高電圧MOSトランジスタ）と低いトランジスタ（低電圧MOSトランジスタ）とが混載される。
【０００３】
そのような半導体装置の一例として、不揮発性メモリとロジック回路とを混載してなる半導体装置の構成図を図１に示す。
【０００４】
図１に示されるように、この半導体装置では、複数のフラッシュメモリセルFLが不揮発性メモリセルとしてセル領域１に形成されると共に、このセル領域１の周囲に、行選択回路２、列選択回路３、センスアンプ４、及び昇圧回路５がロジック回路として形成される。そして、各メモリセルFLは、行選択回路２と列選択回路３にそれぞれ接続されたワード線WLi (i=1, 2,…)とビット線BLj (j=1, 2,…)によって選択されることになる。
【０００５】
行選択回路２は、各セルのコントロールゲートに高電圧を印加することにより、フローティングゲートの中に電子を注入して情報を書き込んだり、その電子を引き抜いて情報を消去したりする。そのため、行選択回路２を構成するMOSトランジスタの動作電圧は、５〜１０V程度の高電圧となる。
【０００６】
また、列選択回路３には、各セルに情報を書き込む際に必要な５〜１０V程度の高電圧のプログラム電圧VPGMが昇圧回路５から供給される。従って、列選択回路３を構成するMOSトランジスタも、動作電圧が５〜１０V程度の高電圧MOSトランジスタとなる。
【０００７】
これに対し、各セルから情報を読み出すセンスアンプ４は、動作電圧が１．２Ｖ程度の低電圧MOSトランジスタによって構成される。
【０００８】
このように、不揮発性メモリとロジック回路とを混載してなる半導体装置では、高電圧トランジスタと低電圧トランジスタとが混載された構造を有する。
【０００９】
なお、上記した半導体装置の更に詳細な構成図は図２のようになる。図２の例では、フラッシュメモリセルFL1、FL3が非選択で、セルFL2が選択された状態が示されている。
【００１０】
図３は、上記のように高電圧MOSトランジスタと低電圧MOSトランジスタとが混載された半導体装置の断面図である。
【００１１】
図３の例では、素子分離絶縁膜１１によってp型シリコン基板１０にトランジスタ形成領域が画定されており、各トランジスタ形成領域に第１nウェル１２、pウェル１３、及び第２nウェル１４が図示のように形成されている。
【００１２】
また、これらのウェル１２〜１４の上にはゲート絶縁膜を介してゲート電極１５が形成され、更に、このゲート電極１５の横には、第１p型ソース／ドレイン領域１８、n型ソース／ドレイン領域１９、及び第２p型ソース／ドレイン領域１７が形成される。
【００１３】
そして、上記したゲート電極１５やソース／ドレイン領域１７〜１９により、低電圧p型MOSトランジスタTRp(low)、低電圧n型MOSトランジスタTRn(low)、及び高電圧p型MOSトランジスタTRp(high)が構成される。
【００１４】
ところで、高電圧p型MOSトランジスタTRp(high)では、第２p型ソース／ドレイン領域１７に高電圧が印加されるため、第２p型ソース／ドレイン領域１７とp型シリコン基板１０との間にパンチスルーが発生し易い。
【００１５】
そのパンチスルーは、第２nウェル１４が浅い場合に良く見られる。これは、第２nウェル１４が浅いと、nウェル１４とp型シリコン基板１０とのp-n接合におけるポテンシャルバリアがなだらかとなり、ソース／ドレイン領域１７から基板１０にホールが流れ易くなるためである。
【００１６】
そこで、通常は第２nウェル１４を深く形成することにより、上記したp-n接合をソース／ドレイン領域１７から離すと共に、そのp-n接合におけるポテンシャルバリアを急峻にして、ホールが基板１０側に流れるパンチスルーを抑制する。
【００１７】
これに対し、低電圧MOSトランジスタTRp(low)、TRn(low)が形成される第１nウェル１２とpウェル１３を深く形成すると、それぞれのウェル中の不純物が横方向に拡散し易くなってしまう。これにより、例えば、第１p型ソース／ドレイン領域１８とn型ソース／ドレイン領域１９との距離を短くすることができなくなり、半導体装置の微細化が困難になるという問題が発生する。従って、第１nウェル１２とpウェル１３については、通常は第２nウェル１４よりも浅く形成される。
【００１８】
ところが、低電圧MOSトランジスタ用のウェル１２、１３が高電圧MOSトランジスタのウェル１４よりも浅いと、図示のような経路Pに沿って寄生NPNバイポーラトランジスタが形成されることになる。
【００１９】
図４は、p型シリコン基板１０と第１nウェル１２の双方を接地電位（０V）にし、第２nウェル１４に高電圧（１０V）を印加した場合における、電子から見た経路Pに沿ったポテンシャルの高さを示す図である。
【００２０】
図４に示されるように、寄生NPNバイポーラトランジスタのベースとなるp型シリコン基板１０の不純物濃度が低いため、第１nウェル１２と基板１０との間に形成される電位障壁の高さVは低い。従って、僅かなベース電流IBが流れただけでも、基板１０内の電子が減少して点線のようにポテンシャルが低くなり、第２nウェル１４から第１nウェル１２に向かって大きなコレクタ電流ICが流れるようになる。
【００２１】
その結果、このNPNバイポーラトランジスタの電流増幅率β（＝IC／IB）が非常に大きくなり、経路Pを通ってnウェル１２、１４間に過大電流が流れるラッチアップが発生し易くなってしまう。
【００２２】
このような問題は、図５のような断面構造を有する半導体装置でも発生する。
【００２３】
この半導体装置は、図４の例と比較して第１nウェル１２を深くし、このウェル１２上に高電圧p型MOSトランジスタTRp(high)を形成したものである。これ以外は図４の例と同じである。
【００２４】
この半導体装置にも、図４で説明したのと同じ理由により、経路Pに沿ったラッチアップが発生し易いという問題がある。
【００２５】
ところで、下記の特許文献１、２では、ウェルの端部にウェルと同じ導電性の高濃度不純物層を形成することによりラッチアップが抑制できるとされている。
【００２６】
そのような高濃度不純物層を図５の半導体装置に適用すると次の図６のような構造が得られる。
【００２７】
図６に示されるように、この例では、特許文献１、２に倣って、n型高濃度不純物層１２ａ、１４ａとp型高濃度不純物層１３ａとが各ウェル１２〜１４の端部に形成される。
【００２８】
しかしながら、このような高濃度不純物層１２ａ〜１４ａを形成しても、NPN寄生バイポーラトランジスタのベース濃度は図５の場合と同じなので、電子から見た経路Pに沿ったポテンシャルの高さは低いままであり、経路Pに沿ってラッチアップが発生し易いことに変わりは無い。
【００２９】
なお、この他に、本発明に関連する技術が次の特許文献３にも開示されている。
【特許文献１】特許第３５６４０３９号明細書
【特許文献２】特許第３１１７４２８号明細書
【特許文献３】特開２００３−２７３２３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
本発明の目的は、深さの異なる複数のウェルが存在する場合にラッチアップを抑制することが可能な半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の一観点によれば、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の第１ウェルと、前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成された半導体装置が提供される。
【００３２】
このような半導体装置では、第１ウェル、半導体基板、及び第３ウェルにより、NPN若しくはPNP寄生バイポーラトランジスタが形成される。本発明では、第２ウェルと第３ウェルとの間に、半導体基板と同じ導電型の第４のウェルを深く形成したので、上記の寄生バイポーラトランジスタのベースの不純物濃度が第４ウェルによって高められる。これにより、寄生バイポーラトランジスタの電流増幅率の上昇を抑えることが可能となり、この寄生バイポーラトランジスタがオンしてラッチアップが発生するのを抑止することができる。
【００３３】
更に、本発明では、第３ウェルの深さを第１ウェル又は第２ウェルよりも深くした。これにより、第３ウェルに形成されるMOSトランジスタのソース／ドレイン領域と、半導体基板−第３ウェル間のp-n接合との距離を長くすることができ、ソース／ドレイン領域と基板との間にキャリアが不必要に流れるパンチスルーを抑制することができる。
【００３４】
一方、第１ウェル又は第２ウェルは、第３ウェルよりも浅く形成されるので、第１ウェルや第２ウェル中の不純物が基板の横方向に拡散し難くなり、半導体装置の微細化を図ることが可能となる。
【００３５】
また、本発明の別の観点によれば、一導電型の半導体基板と、前記半導体基板に形成された反対導電型の第１ウェルと、前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成され、前記第３ウェルに印加される電圧の絶対値が、前記第１ウェルに印加される電圧の絶対値又は前記第２ウェルに印加される電圧の絶対値よりも大きい半導体装置が提供される。
【００３６】
更に、本発明の他の観点によれば、一導電型の半導体基板に反対導電型の第１ウェルを形成する工程と、前記第１ウェルの横の前記半導体基板に一導電型の第２ウェルを形成する工程と、前記第２ウェルの横の前記半導体基板に、該第２ウェルよりも深い反対導電型の第３ウェルを形成する工程と、前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルを形成する工程とを有する半導体装置の製造方法が提供される。
【００３７】
ここで、第４ウェルを形成する工程において、第３ウェルの輪郭を拡張した平面形状に前記第４ウェルを形成することにより、第４ウェルで第３ウェルの周囲を囲むようにしてもよい。このようにすると、第３ウェルの設計データから容易に第４ウェルの設計データを得ることができるので、第４ウェルの設計に手間がかからない。これにより、不純物の打ち分け用のレジストパターンを形成するためのレチクルの遮光パターンを簡単に作成でき、第４ウェルを形成することに伴う半導体装置の製造コストの上昇を抑制することができる。
【００３８】
更に、第４ウェルを形成する工程において第１ウェルの横のシリコン基板に一導電型の第５ウェルを形成してもよい。その場合、第１ウェルと第５ウェルのそれぞれにCMOS(Complementary Metal Oxide Semiconductor)構造のMOSトランジスタを形成する工程を更に行うのが好ましい。これによれば、CMOS構造のMOSトランジスタ用の第５ウェルの形成と同時に第４ウェルが形成されるので、第４ウェルを形成するための新たな工程が不要となる。
【発明の効果】
【００３９】
本発明によれば、半導体基板に深く形成された第４のウェルにより、寄生バイポーラトランジスタのベース濃度が高まるので、この寄生バイポーラトランジスタがオンしてラッチアップが発生するのを抑止することができる。
【発明を実施するための最良の形態】
【００４０】
以下に、本発明を実施するための最良の形態について、添付図面を参照しながら詳細に説明する。
【００４１】
（１）第１実施形態
図７〜図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。
【００４２】
最初に、図７（ａ）に示すように、p型のシリコン（半導体）基板２０に素子分離溝２０ａを形成し、この素子分離溝２０ａに素子分離絶縁膜２１として酸化シリコン膜を埋め込む。その後、シリコン基板２０の表面に熱酸化膜２２を厚さ約１０nmに形成する。
【００４３】
次に、図７（ｂ）に示すように、シリコン基板２０の上側全面に第１レジストパターン２５を形成する。そして、この第１レジストパターン２５をマスクにしながら、２ステップのイオン注入によりシリコン基板２０にp型不純物としてボロンを注入し、深いpウェル（第４ウェル）２６を形成する。このイオン注入の条件は特に限定されないが、本実施形態では、第１ステップのイオン注入の条件を加速エネルギ４００keV、ドーズ量１．５×１０13cm-2とし、第２ステップのイオン注入の条件を加速エネルギ１００keV、ドーズ量２×１０12cm-2とする。
【００４４】
この後に、第１レジストパターン２５は除去される。
【００４５】
続いて、図８（ａ）に示すように、シリコン基板２０の上側全面に第２レジストパターン２７を形成し、この第２レジストパターン２７をマスクにしながらシリコン基板２０にn型不純物としてリンをイオン注入する。
【００４６】
このイオン注入により、深いpウェル２６の横に深いnウェル（第３ウェル）２８が形成される。また、このイオン注入は２ステップで行われ、第１ステップの条件としては加速エネルギ６００keV、ドーズ量１．５×１０13cm-2が採用され、第２ステップの条件としては加速エネルギ２４０keV、ドーズ量３×１０12cm-2が採用される。
【００４７】
このイオン注入が終了後、第２レジストパターン２７は除去される。
【００４８】
次いで、図８（ｂ）に示すように、シリコン基板２０の上側全面に第３レジストパターン２９を形成する。
【００４９】
そして、加速エネルギを２４０keV、ドーズ量を３×１０13cm-2とするイオン注入により、第３レジストパターン２９の窓を通じてシリコン基板２０にp型不純物としてボロンを注入し、浅いpウェル（第２ウェル）３０を形成する。
【００５０】
この後に、第３レジストパターン２９は除去される。
【００５１】
続いて、図９（ａ）に示すように、シリコン基板２０の上側全面に第４レジストパターン３２を形成した後、この第４レジストパターン３２をマスクにして、シリコン基板２０にn型不純物としてリンをイオン注入し、浅いpウェル３０の横に浅いnウェル（第１ウェル）３４を形成する。この場合のイオン注入の条件は特に限定されないが、本実施形態では、加速エネルギを３６０keV、ドーズ量を３×１０13cm-2とする。
【００５２】
このイオン注入が終了した後に、第４レジストパターン３２は除去される。
【００５３】
次に、図９（ｂ）に示すように、上記の各イオン注入においてスルー膜として使用した熱酸化膜２２をHF溶液でウエットエッチングして除去し、シリコン基板２０の清浄面を露出させる。
【００５４】
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。
【００５５】
まず、基板温度を８５０℃とする酸化条件によりシリコン基板２０の表面に厚さ約１３nmの熱酸化膜を形成し、その熱酸化膜を第１ゲート絶縁膜３５とする。
【００５６】
次いで、フォトリソグラフィ技術とHF溶液を用いて、浅いpウェル３０と浅いnウェル３４の上の第１ゲート絶縁膜３５をウエットエッチングして除去する。
【００５７】
その後、基板温度を８５０℃にしてシリコン基板２０の表面を再び熱酸化し、各ウェル３０、３４におけるシリコン基板２０の表面に熱酸化膜を厚さ約２．５nmに形成し、その熱酸化膜を第２ゲート絶縁膜３６とする。このとき、既に形成されている第１ゲート絶縁膜３５の下のシリコン基板２０も熱酸化され、第１ゲート絶縁膜３５の厚さが増大する。
【００５８】
このような二度の熱酸化により、シリコン基板２０の表面には、厚い第１ゲート絶縁膜３５と薄い第２ゲート絶縁膜３６とが形成される。
【００５９】
続いて、図１０（ｂ）に示すように、第１、第２ゲート絶縁膜３５、３６の上にポリシリコン膜を形成し、このポリシリコン膜をパターニングして第１〜第３ゲート電極３７〜３９を形成する。
【００６０】
その後、第２ゲート電極３８の両側のシリコン基板２０に砒素等のn型不純物をイオン注入してn型ソース／ドレインエクステンション４２を形成する。
【００６１】
更に、第１、第３ゲート電極３７、３９の両側に、p型不純物としてボロンをイオン注入することにより、これらのゲート電極３７、３９の横にそれぞれ第１、第２p型ソース／ドレインエクステンション４１、４３を形成する。
【００６２】
なお、上記したn型不純物とp型不純物の打ち分けは不図示のレジストパターンを用いて行われる。
【００６３】
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。
【００６４】
まず、シリコン基板２０の上側全面に絶縁膜を形成する。本実施形態では、その絶縁膜としてCVD法で酸化シリコン膜を形成する。その後、絶縁膜をエッチバックし、第１〜第３ゲート電極３７〜３９の横に絶縁性サイドウォール４５として残す。
【００６５】
続いて、フォトリソグラフィ技術とイオン注入により、第２ゲート電極３８の両側のシリコン基板２０にn型ソース／ドレイン領域４８を形成し、第１、第３ゲート電極３７、３９の両側のシリコン基板２０に第１、第２p型ソース／ドレイン領域４７、４９を形成する。
【００６６】
ここまでの工程により、シリコン基板２０には、低電圧p型MOSトランジスタTRp(low)、低電圧n型MOSトランジスタTRn(low)、及び高電圧p型MOSトランジスタTRp(high)が形成されたことになる。
【００６７】
なお、本実施形態とそれ以降の実施形態において、高電圧MOSトランジスタとは、低電圧MOSトランジスタよりも動作電圧が高いトランジスタ、すなわちゲート−基板間電圧又はソース−ドレイン間電圧が低電圧MOSトランジスタのそれよりも高いものを言う。
【００６８】
続いて、図１１（ｂ）に示すように、スパッタ法により全面にコバルト膜を厚さ約８nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。そして、素子分離絶縁膜２１等の上の未反応のコバルト膜をウエットエッチングして除去し、シリコン基板２０の表層にコバルトシリサイド層５０を形成する。
【００６９】
次いで、図１２に示すように、シリコン基板２０の上側全面にカバー絶縁膜５１としてCVD法によりシリコン窒化膜を厚さ約５０nmに形成する。更に、このカバー膜５１の上に層間絶縁膜５２として酸化シリコン膜を形成する。その層間絶縁膜５２は、シリコン基板２０の平坦面上で約１μmの厚さを有する。その後、CMP法により層間絶縁膜５２の厚さの半分程度を研磨して表面を平坦化する。
【００７０】
そして、カバー絶縁膜５１と層間絶縁膜５２のそれぞれをパターニングしてコンタクトホールを形成した後、タングステンを主にして構成される導電性プラグ５３をそのコンタクトホールに埋め込む。
【００７１】
図１３は、ここまでの工程を終了した後における第１〜第３ウェルコンタクト領域CR1〜CR3の断面図である。
【００７２】
これらの領域CR1〜CR3は、それぞれ浅いnウェル３４、浅いpウェル３０、及び深いnウェル２８に電圧を印加するための領域である。図示のように、各領域CR1〜CR3には、コンタクト用n型不純物拡散領域４８ａとコンタクト用p型不純物拡散領域４９ａが形成される。これらの領域４８ａ、４９ａは、それぞれ既述のn型ソース／ドレイン領域４８及び第２p型ソース／ドレイン領域４９と同時に形成される。
【００７３】
そして、各領域CR1〜CR3に形成された導電性プラグ５３を介して、それぞれのウェル２８、３０、３４に個別に電圧が印加される。これらの電圧のうち、高電圧MOSトランジスタTRp(high)が形成された深いnウェル２８に印加される電圧は、例えば＋１０V又は−１０Vである。この値は、低電圧MOSトランジスタTRp(low)、TRn(low)が形成された浅いnウェル３４と浅いpウェル３０に印加される電圧（例えば０V又は１．２V）よりも絶対値が大きい。
【００７４】
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
【００７５】
上記した本実施形態では、図１２に示したように、深さの異なるウェル２８、３０、３４が混在している。
【００７６】
このうち、高電圧が印加されるnウェル２８は、他のウェル３０、３４よりも深く形成される。このように深くすることで、第２p型ソース／ドレイン領域４９と、nウェル２８−基板２０間のp-n接合との距離Dを長くすることができ、ソース／ドレイン領域４９とシリコン基板２０との間にキャリアが不必要に流れるパンチスルーを抑制することができる。
【００７７】
これに対し、高電圧が印加されないpウェル３０とnウェル３４については、パンチスルーを気にする必要が無いため、nウェル２８よりも浅く形成し得る。このように浅くすることで、これらのウェル３０、３４中の不純物が基板２０中に不必要に拡散し難くなり、ウェル３０、３４の平面サイズを縮小して半導体装置の微細化を図ることができる。
【００７８】
このように、本実施形態では、パンチスルーや不純物の拡散等の問題を考慮して各ウェル２８、３０、３４の深さが異なるが、このような構造では図の経路Qに沿って寄生NPNバイポーラトランジスタが形成されることになる。
【００７９】
図１４は、浅いnウェル３４を接地電位にし、深いnウェル２８に高電圧（１０V）を印加した場合における、電子から見た経路Qに沿ったポテンシャルの高さを示す図である。
【００８０】
上記の寄生NPNバイポーラトランジスタでは、nウェル２８がコレクタとして機能し、nウェル３４がエミッタとして機能する。
【００８１】
そして、p型不純物濃度が薄いp型シリコン基板２０と、p型不純物濃度が濃いpウェル２６とによりベースが構成される。そのため、不純物濃度が薄いp型シリコン基板によってのみベースが構成される従来例と比較して、本実施形態ではベースの不純物濃度が高められるので、浅いnウェル３４と基板２０との間に形成される電位障壁の高さVが高くなる。従って、ベース電流IBが僅かに流れただけでは、基板２０内の電子が大きく減少せず、電位障壁も低くならない。これにより、寄生NPNバイポーラトランジスタの電流増幅率βが増大するのが抑えられるため、浅いnウェル３４から深いpウェル２８に大電流が流れるラッチアップが抑制されて、信頼性の高い半導体装置を提供することが可能となる。
【００８２】
（２）第２実施形態
図１５は、本実施形態に係る半導体装置の断面図である。なお、図１５では、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００８３】
第１実施形態では、図１２に示したように、浅いpウェル３０の片側（深いnウェル２８の側）のみに深いpウェル２６を形成した。
【００８４】
これに対し、本実施形態では、図１５に示すように、浅いpウェル２０の両側に深いpウェル２６を形成する。また、第１実施形態の浅いnウェル３４に代えて深いnウェル２８を形成することにより、そのnウェル２８に高電圧p型MOSトランジスタTRp(high)を形成する。
【００８５】
上記のように浅いpウェル２０の両側に深いpウェル２６を形成すると、経路Qに沿って形成される寄生NPNバイポーラトランジスタのベースの不純物濃度が、二つのpウェル２６によって一層高められる。これにより、上記のバイポーラトランジスタの電流増幅率βがより一層増加し難くなり、パンチスルーを効果的に防ぐことが可能となる。
【００８６】
（３）第３実施形態
図１６は、本発明の第３実施形態に係る半導体装置の断面図である。なお、図１６では、第１実施形態で説明した要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
【００８７】
本実施形態が第２実施形態と異なる点は、図の左側の高電圧p型MOSトランジスタTRp(high)の隣に高電圧n型MOSトランジスタTRn(high)を形成し、これらの高電圧トランジスタをCMOS(Complementary Metal Oxide Semiconductor)構造とした点である。また、右側の高電圧p型MOSトランジスタTRp(high)の隣に低電圧p型MOSトランジスタTRp(low)を形成した点も第１実施形態と異なる。
【００８８】
このうち、高電圧n型MOSトランジスタTRn(high)は、深いpウェル（第５ウェル）２３、n型ソース／ドレインエクステンション３１、n型ソース／ドレイン領域２４、第４ゲート電極３３、及び第１ゲート絶縁膜３５を主にして構成される。
【００８９】
また、低電圧p型MOSトランジスタTRp(low)は、浅いnウェル（第６ウェル）５５、p型ソース／ドレインエクステンション５７、p型ソース／ドレイン領域５６、第５ゲート電極５８、及び第２ゲート絶縁膜３６を主にして構成される。
【００９０】
更に、浅いnウェル５５と深いnウェル２８との間には、これらを電気的に分離するための分離用pウェル５４が形成される。
【００９１】
なお、図１７は、それぞれのウェルの平面レイアウトを示す平面図であり、先の図１６は図１７のI−I線に沿う断面図に相当する。
【００９２】
このような本実施形態では、分離用pウェル５４と深いpウェル２３とを、第１実施形態で説明した深いpウェル２６と同時に形成する。従って、左側の高電圧p型MOSトランジスタTRp(high)と高電圧n型MOSトランジスタTRn(high)とをCMOS構造にする場合や、右側の高電圧p型MOSトランジスタTRp(high)と低電圧p型MOSトランジスタTRp(low)とを分離用pウェル５４で分離する場合には、深いpウェル２６を形成するための新たな工程を行う必要が無く、第２実施形態のように経路Qに沿ったラッチアップを深いpウェル２６で抑制することが可能となる。
【００９３】
（４）第４実施形態
図１８は、本実施形態に係る半導体装置の断面図である。なお、図１８では、第３実施形態で説明した要素には第３実施形態と同じ符号を付し、以下ではその説明を省略する。
【００９４】
また、図１９は、この半導体装置におけるウェルの平面レイアウトを示す平面図であり、先の図１８は図１９のII−II線に沿う断面図に相当する。
【００９５】
本実施形態が第３実施形態と異なる点は、図１９に示されるように、深いnウェル２８の周囲を深いpウェル２６と浅いpウェル３０とで囲み、深いnウェル２８と浅いnウェル５５とを電気的に分離するための分離用pウェル５４（図１７参照）を不要とした点である。
【００９６】
本実施形態でも、第３実施形態と同様に、深いpウェル２３と深いpウェル２６とを同時に形成する。従って、図１８の左側の高電圧p型MOSトランジスタTRp(high)と高電圧n型MOSトランジスタTRn(high)とをCMOS構造にする場合には、深いpウェル２６を形成するための工程を追加する必要が無い。
【００９７】
更に、その深いpウェル２６により、第３実施形態と同じようにして経路Qに沿ったラッチアップを抑制することが可能となる。
【００９８】
しかも、図１９に示されるように、深いnウェル２８を囲むように深いpウェル２６を形成するため、深いnウェル２８の輪郭を拡張するだけで深いpウェル２６の平面レイアウトが得られる。従って、深いnウェル２８の設計データから容易に深いpウェル２６の設計データを得ることができ、深いpウェル２６の設計に手間がかからない。これにより、不純物の打ち分け用のレジストパターンを形成するためのレチクルの遮光パターン（不図示）を簡単に作成でき、深いpウェル２６を形成することに伴う半導体装置の製造コストの上昇を抑制することができる。
【００９９】
（５）第５実施形態
図２０〜図４２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図である。
【０１００】
本実施形態では、フラッシュメモリとロジック回路とを混載してなるFPGA(Field Programmable Gate Array)を作製する。
【０１０１】
最初に、図２０に示す断面構造を得るまでの工程について説明する。
【０１０２】
まず、第１、第２周辺回路領域I、IIとセル領域IIIとが画定されたp型シリコン基板６０にSTI用の素子分離溝６０ａを形成し、その溝６０ａ内に素子分離絶縁膜６１として酸化シリコンを形成する。その後に、シリコン基板６０の全面を熱酸化して厚さ約１０nmの熱酸化膜を形成し、それを犠牲絶縁膜５９とする。
【０１０３】
なお、シリコン基板６０の第２周辺回路領域IIは、高電圧トランジスタ形成領域IIH、中電圧トランジスタ形成領域IIM、及び低電圧トランジスタ形成領域IILに更に細分される。
【０１０４】
次に、図２１に示すように、高電圧トランジスタ形成領域IIHにおいてn型MOSトランジスタが形成される領域とセル領域IIIとが露出する窓６２ａを備えた第１レジストパターン６２を犠牲絶縁膜５９の上に形成する。その窓６２ａには、第１周辺回路領域Iの一部も露出する。そして、その窓６２ａを通じてn型不純物のリンをシリコン基板６０にイオン注入し、シリコン基板６０の深部に埋め込みn型拡散層６３を形成する。そのイオン注入の条件は特に限定されないが、本実施形態では加速エネルギ２MeV、ドーズ量２×１０13cm-2を採用する。
【０１０５】
この後に、第１レジストパターン６２を除去する。
【０１０６】
次いで、図２２に示すように、犠牲絶縁膜５９の上にフォトレジストを塗布し、それを露光、現像することにより第２レジストパターン５８を形成する。その第２レジストパターン５８は、高電圧トランジスタ形成領域IIHにおいてn型MOSトランジスタが形成される領域とセル領域IIIとが露出する窓５８ａを有する。第１周辺回路領域Iの一部もその窓５８ａから露出する。
【０１０７】
更に、その第２レジストパターン５８には、高電圧トランジスタ形成領域IIHと中電圧トランジスタ形成領域IIMとの境界に窓５８ｂ、更には、図示していないが高電圧トランジスタ形成領域IIHと低電圧トランジスタ形成領域IILとの境界にも窓が形成される。
【０１０８】
そして、このような第２レジストパターン５８をマスクにして、１回目の条件を加速エネルギ４００KeV及びドーズ量１．５×１０13cm-2とし、２回目の条件を加速エネルギ１００KeV、ドーズ量２×１０12cm-2とするイオン注入でシリコン基板６０にp型不純物のボロンを注入することにより、シリコン基板２０の深部に第１、第２pウェル６４、６５を形成する。
【０１０９】
高電圧トランジスタ形成領域IIHには、閾値電圧の高いn型MOSトランジスタと閾値電圧の低いn型MOSトランジスタとが形成されるが、後者の閾値電圧が上記の第１pウェル６４によって制御される。
【０１１０】
この後に、第２レジストパターン５８を除去する。
【０１１１】
次に、図２３に示すように、高電圧トランジスタ形成領域IIHにおいて閾値電圧の高いn型MOSトランジスタが形成される領域上に窓６７ａを有する第３レジストパターン６７を各領域I〜IIIの上に形成する。その第３レジストパターン６７は、第２pウェル６５の上方にも窓６７ｂを有する。
【０１１２】
そして、この第３レジストパターン６７をマスクにして、加速エネルギ１００KeV、ドーズ量６×１０12cm-3の条件でシリコン基板６０にp型不純物のボロンをイオン注入することにより、第３、第４pウェル６８、６９を形成する。
【０１１３】
これらのウェルのうち、第３pウェル６８は、高電圧トランジスタ形成領域IIHに後で形成される閾値電圧の高いn型MOSトランジスタの閾値電圧を制御するものである。
【０１１４】
その後に、第３レジストパターン６７を除去する。
【０１１５】
続いて、図２４に示すように、領域IIHにおいてp型MOSトランジスタが形成される部分の上、及び埋め込みn型拡散層６３の端部に窓７１ａを有する第４レジストパターン７１を各領域I〜III上に形成する。
【０１１６】
そして、この第４レジストパターン７１をマスクにして、１回目の条件を加速エネルギ６００KeV及びドーズ量１．５×１０13cm-2とし、２回目の条件を加速エネルギ２４０KeV、ドーズ量３×１０12cm-2とするイオン注入により、シリコン基板６０にn型不純物のリンを注入して、シリコン基板６０の深部に第２nウェル７２を形成する。
【０１１７】
この後に、第４レジストパターン７１を除去する。
【０１１８】
次いで、図２５に示すように、高電圧トランジスタ形成領域IIHにおいて閾値電圧の高いp型MOSトランジスタが形成される領域上に窓７５ａを有する第５レジストパターン７５を各領域I〜IIIの上に形成する。
【０１１９】
そして、この第５レジストパターン７５をマスクにして、加速エネルギ２４０KeV、ドーズ量６．５×１０12cm-2の条件でシリコン基板６０にn型不純物のリンをイオン注入することにより第３nウェル７６を形成する。
【０１２０】
その第３nウェル７６は、高電圧トランジスタ形成領域IIHに後で形成される閾値電圧の高いp型MOSトランジスタの閾値電圧を制御するものである。
【０１２１】
この後に、第５レジストパターン７５を除去する。
【０１２２】
続いて、図２６に示すように、第１周辺回路領域Iとセル領域III上に窓７９ａを備えた第６レジストパターン７９を各領域I〜III上に形成する。そして、その第６レジストパターン７９をマスクにして、加速エネルギ４０KeV、ドーズ量６×１０13cm-2の条件でシリコン基板６０にp型不純物のボロンをイオン注入することにより、第１p型不純物拡散領域８０を形成する。その第１p型不純物拡散領域８０は、セル領域IIIに後で形成されるフラッシュメモリセルの閾値電圧を制御する役割を担う。
【０１２３】
この後に、第６レジストパターン７９を除去する。
【０１２４】
ここまでの工程により、本実施形態に係る半導体装置が備える複数の高電圧ウェルの形成が終了した。各々のウェルには、不図示のウェルコンタクト領域を介して電圧が個別に印加される。
【０１２５】
次に、図２７に示す断面構造を得るまでの工程について説明する。
【０１２６】
まず、HF溶液によるウエットエッチングで犠牲絶縁膜５９を除去し、シリコン基板６０の清浄面を露出させる。そして、ArとO2との混合雰囲気において基板温度を９００℃〜１０５０℃とする熱処理条件でシリコン基板６０の表面に熱酸化膜を厚さ約１０nmに形成し、それを第１絶縁膜８１とする。その第１絶縁膜８１は、後でフラッシュメモリセルのトンネル絶縁膜となる。
【０１２７】
次に、図２８に示す断面構造を得るまでの工程について説明する。
【０１２８】
まず、SiH4とPH3とを反応ガスとして使用する減圧CVD法により、第１絶縁膜８１の上に、in-situでリンがドープされたポリシリコン膜を厚さ約９０nmに形成し、それを第１導電膜８２とする。次いで、フォトリソグラフィによりその第１導電膜８２をパターニングして第２周辺回路領域IIから除去する。なお、セル領域IIIにおける第１導電膜８２は、このパターニングによりワードライン方向に直交した帯状となる。
【０１２９】
次に、第１導電膜８２上と、第２周辺回路領域II上の第１絶縁膜８１上とに、減圧CVD法を用いて酸化シリコン膜と窒化シリコン膜とをこの順にそれぞれ厚さ５nm、１０nmに形成する。更に、O2雰囲気中において、基板温度約９５０℃で窒化シリコン膜の表面を酸化し、その表面に約５nmの酸化シリコン膜を形成する。これにより、酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜をこの順に積層してなるONO膜が第２絶縁膜８３として全面に形成される。
【０１３０】
なお、ONO膜中の窒化シリコン膜を酸化する際の熱処理や、図２７で説明した第１絶縁膜８１を形成する際の熱処理により、シリコン基板６０に形成されていたウェル中の不純物が約０．１〜０．２μm以上拡散し、ウェルの不純物分布がブロードとなる。
【０１３１】
続いて、図２９に示すように、中電圧トランジスタ形成領域IIMと低電圧トランジスタ形成領域IILのそれぞれにおいてn型MOSトランジスタが形成される部分の上に窓８４ａ、８４ｂを備えた第７レジストパターン８４を各領域I〜III上に形成する。
【０１３２】
そして、その第７レジストパターン８４をマスクにし、第１、第２絶縁膜８１、８３をスルー膜にしながら、加速エネルギ１５０KeV、ドーズ量３×１０13cm-2の条件でシリコン基板６０にp型不純物のボロンをイオン注入する。これにより、各領域IIM、IILのそれぞれには、第５、第６pウェル７０、７３が形成されたことになる。
【０１３３】
その後に、第７レジストパターン８４を除去する。
【０１３４】
次いで、図３０に示すように、今度は各領域IIM、IILのそれぞれにおいてp型MOSトランジスタが形成される部分の上に窓８６ａ、８６ｂを備えた第８レジストパターン８６を各領域I〜III上に形成する。更に、その第８レジストパターン８６をマスクにし、第１、第２絶縁膜８１、８３をスルー膜にしながら、加速エネルギ３６０KeV、ドーズ量３×１０13cm-2の条件でシリコン基板６０にn型不純物のAs-イオンをイオン注入する。これにより、各領域IIM、IILのそれぞれに第４、第５nウェル７７、７８が浅く形成される。
【０１３５】
その後に、第７レジストパターン８４を除去する。
【０１３６】
次に、図３１に示す断面構造を得るまでの工程について説明する。
【０１３７】
まず、イオン注入により、MOSトランジスタの閾値電圧調整用の第２、第３p型不純物拡散領域８５、８９、及び第１、第２n型不純物拡散領域８７、９１をシリコン基板６０に形成する。なお、このイオン注入におけるp型不純物とn型不純物との打ち分けは不図示のレジストパターンを用いて行われる。
【０１３８】
次いで、イオン注入のスルー膜として使用した第２周辺回路領域IIの第１、第２絶縁膜８１、８３を除去する。これを行うには、図３１に示すように、セル領域IIIを覆う第９レジストパターン９２を第２絶縁膜８３の上に形成する。第１周辺回路領域Iにおける第１導電膜８２のコンタクト領域CRと、第２周辺回路領域IIは、その第１１レジストパターン９２に覆われずに露出する。
【０１３９】
次いで、第９レジストパターン９２をマスクとして使用しながら、CH3とO2との混合ガスをエッチングガスとするプラズマエッチングと、その後のHF溶液によるウエットエッチングにより、コンタクト領域CR上の第２絶縁膜８３と、第２周辺回路IIの第１、第２絶縁膜８１、８３とをエッチングして除去する。これにより、第１周辺回路領域Iにおける第１導電膜８２のコンタクト領域CR以外の領域及びセル領域IIIのみに第２絶縁膜８３が残ると共に、第２周辺回路領域IIのシリコン基板６０が露出することになる。
【０１４０】
続いて、酸素アッシングによって第９レジストパターン９２を除去した後、ウエット処理によりシリコン基板６０の表面を洗浄する。
【０１４１】
次に、図３２に示す断面構造を得るまでの工程について説明する。
【０１４２】
まず、基板温度を８５０℃とする酸化条件を採用し、第２周辺回路領域IIに露出しているシリコン基板６０の表面を１３nmの厚さだけ熱酸化して、それにより形成された熱酸化膜を第３絶縁膜９４とする。この熱酸化では、第２絶縁膜８３で覆われずに露出している第１導電膜８２のコンタクト領域CR上にも熱酸化膜よりなる第３絶縁膜９４が形成される。
【０１４３】
次いで、セル領域IIIと高電圧トランジスタ形成領域IIHの上に第１０レジストパターン９３を形成する。そして、この第１０レジストパターン９３をマスクとして使用しながら、HF溶液を用いたウエットエッチングにより、中電圧トランジスタ形成領域IIMと低電圧トランジスタ形成領域IIL上の第３絶縁膜９４をエッチングして除去する。また、このエッチングでは、第１導電膜８２のコンタクト領域CR上の熱酸化膜よりなる第３絶縁膜９４もエッチングされ、それによりコンタクト領域CRが露出する。
【０１４４】
その後に、第１０レジストパターン９３を除去する。
【０１４５】
次に、図３３に示す断面構造を得るまでの工程について説明する。
【０１４６】
まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用し、中電圧トランジスタ形成領域IIMと低電圧トランジスタ形成領域IILにおいて露出しているシリコン基板６０の表面を約６nmの厚さだけ熱酸化して、それにより形成された熱酸化膜を第４絶縁膜９６とする。その第４絶縁膜９６は、先の第３絶縁膜９４と同様に、第１導電膜８２のコンタクト領域CR上にも形成される。
【０１４７】
続いて、セル領域III、高電圧トランジスタ形成領域IIH、及び中電圧トランジスタ形成領域IIMの上に第１１レジストパターン９５を形成する。そして、この第１１レジストパターン９５をマスクとして使用しながら、HF溶液を用いたウエットエッチングにより、コンタクト領域CR上と低電圧トランジスタ形成領域IIL上の第４絶縁膜９６をエッチングして除去する。
【０１４８】
その後に、第１１レジストパターン９５を除去する。
【０１４９】
次に、図３４に示す断面構造を得るまでの工程について説明する。
【０１５０】
まず、酸素雰囲気中で基板温度を約８５０℃とする酸化条件を採用して、第２〜第４絶縁膜８３、９４、９６で覆われていない部分のシリコンを約２．２nmの厚さだけ熱酸化する。これにより、ポリシリコンよりなる第１導電膜８２のコンタクト領域CRと、低電圧トランジスタ形成領域IILのシリコン基板６０のそれぞれの表面に、厚さ約２．２nmの熱酸化膜が第５絶縁膜９７として形成される。その第５絶縁膜９７は第２絶縁膜８３と隣接して形成され、これらの第２、第５絶縁膜８３、９７により絶縁体９９が構成される。
【０１５１】
なお、第５絶縁膜９７を熱酸化によって形成した結果、第３絶縁膜９４と第４絶縁膜９６の最終的な厚さはそれぞれ１６nm及び７nmとなる。
【０１５２】
その後に、SiH4を反応ガスとして使用する減圧CVD法により、厚さ約１８０nmのノンドープのポリシリコン膜を第２導電膜１００として全面に形成する。
【０１５３】
次に、図３５に示す断面構造を得るまでの工程について説明する。
【０１５４】
まず、第２導電膜１００上にフォトレジストを塗布し、それを露光、現像することにより、第１２レジストパターン１０１を形成する。次に、この第１２レジストパターン１０１をエッチングマスクとして使用して第１、第２導電膜８２、１００、及び絶縁体９９をパターニングする。そのパターニングはプラズマエッチングチャンバ内で行われ、ポリシリコンよりなる第１、第２導電膜８２、１００のエッチングガスとしてはCl2とO2との混合ガスが使用され、絶縁体９９を構成するONO膜よりなる第２絶縁膜８３のエッチングガスとしてはCH3とO2との混合ガスが使用される。
【０１５５】
このようなパターニングの結果、第２導電膜１００を第２周辺回路領域IIに残しながら、第１周辺回路領域I上の第１、第２導電膜８２、１００がそれぞれ第１、第２導電体８２ａ、１００ａとされ、セル領域III上の第１、第２導電膜８２、１００と絶縁体２９とがそれぞれフローティングゲート８２ｄ、コントロールゲート１００ｄ、中間絶縁膜９９ｄとされる。
【０１５６】
この後に、第１２レジストパターン１０１は除去される。
【０１５７】
次に、図３６に示す断面構造を得るまでの工程について説明する。
【０１５８】
まず、フローティングゲート８２ｄとコントロールゲート１００ｄのそれぞれの側面を熱酸化することにより、これらの側面に極薄い熱酸化膜（不図示）を形成する。その熱酸化膜は、最終的に形成されるフラッシュメモリセルのリテンション特性を向上させる役割を担う。
【０１５９】
その後に、第２導電体１００ａ、コントロールゲート１００ｄ、及び第２導電膜１００を覆う不図示のレジストパターンを形成し、そのレジストパターンをマスクにしてシリコン基板６０にn型不純物としてAs+をイオン注入する。そのイオン注入の条件は特に限定されないが、本実施形態では例えば加速エネルギ５０KeV、ドーズ量６．０×１０14cm-3が採用される。そのようなイオン注入の結果、第１導電体８２ａとフローティングゲート８２ｄのそれぞれの側方には、第２〜第４n型ソース／ドレインエクステンション１０２ｂ〜１０２ｄが形成されることになる。
【０１６０】
その後に、上記のレジストパターンを除去し、フローティングゲート８２ｄとコントロールゲート１００ｄの側面を再度熱酸化し、不図示の熱酸化膜を形成する。
【０１６１】
続いて、図３７に示すように、窒化シリコン膜を全面に形成した後、それをエッチバックして、第２導電体１００ａとフローティングゲート８２ｄのそれぞれの側面に上記の窒化シリコン膜を第１絶縁性サイドウォール１０３として残す。
【０１６２】
次いで、図３８に示すように、フォトリソグラフィにより第１周辺回路領域I上の第２導電体１００ａと第２周辺回路領域II上の第２導電膜１００とをパターニングする。これにより、コンタクト領域CR上の第２導電体１００ａが除去されて第１開口１００ｂが形成されると共に、第２周辺回路領域IIでは、パターニングされた第２導電膜１００よりなる第１〜１０ゲート電極１００ｅ〜１００ｎが形成される。
【０１６３】
続いて、図３９に示すように、第１〜１０ゲート電極１００ｅ〜１００ｎと不図示のレジストパターンとをマスクにしながらシリコン基板６０にAs等のn型不純物をイオン注入することにより、図示のような第５〜第１４n型ソース／ドレインエクステンション１０２ｅ〜１０２ｎを形成する。また、これと同様にB等のp型不純物をシリコン基板６０にイオン注入することにより、図示のような第１〜第１０p型ソース／ドレインエクステンション１０２ｐ〜１０２ｙを形成する。なお、上記のイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
【０１６４】
次に、図４０に示す断面構造を得るまでの工程について説明する。
【０１６５】
まず、CVD法により全面に酸化シリコン膜を形成した後、その酸化シリコン膜をエッチバックして、第２導電体１００ａ、コントロールゲート１００ｄ、及び第１〜１０ゲート電極１００ｅ〜１００ｎの側面に第２絶縁性サイドウォール１０４を形成する。そして、そのエッチバックの後にオーバーエッチを行うことにより、第５絶縁膜９７に第２開口９９ａを形成すると共に、第２周辺回路領域IIの不要部分に形成されている第３絶縁膜９４、第４絶縁膜９６、及び第５絶縁膜９７を除去する。
【０１６６】
また、このエッチバックにより、第２絶縁性サイドウォール１０４がマスクとなって第１絶縁膜８１がパターニングされ、その第１絶縁膜８１が第１導電体８２ａとフローティングゲート８２ｄのそれぞれの下にゲート絶縁膜８１ａ及びトンネル絶縁膜８１ｂとして残る。
【０１６７】
更に、第２周辺回路領域IIでは、第１〜１０ゲート電極１００ｅ〜１００ｎがマスクとなって第３〜第５絶縁膜９４、９６、９７がパターニングされ、これらの絶縁膜がゲート絶縁膜９４ａ〜９４ｄ、９６ａ、９６ｂ、９７ａ〜９７ｄとして残される。
【０１６８】
その後、第２絶縁性サイドウォール１０４、コントロールゲート１００ｄ、及び第１〜１０ゲート電極１００ｅ〜１００ｎをマスクとするイオン注入により、図示のような第１〜第１４n型ソース／ドレイン領域１０５ａ〜１０５ｎと、第１〜第１０p型ソース／ドレイン領域１０５ｐ〜１０５ｙとを形成する。このイオン注入におけるn型不純物とp型不純物との打ち分けは、不図示のレジストパターンを用いて行われ、イオン注入が終了後にそのレジストパターンは除去される。
【０１６９】
ここまでの工程により、高電圧トランジスタ形成領域IIHと低電圧トランジスタ形成領域IILのそれぞれには、センスアンプ等のロジック回路を構成するn型MOSトランジスタTRn(Low Vth)、TRn(High Vth)と、p型MOSトランジスタTRp(Low Vth)、TRp(High Vth)とが形成される。各トランジスタに付されたLow VthとHigh Vthは、そのトランジスタの閾値電圧の高低を示すものである。
【０１７０】
このように閾値電圧が高いものと低いものとを混在させると、閾値電圧が低いMOSトランジスタを使用することで回路を高速に動作させることができるとともに、スタンバイ時にはその閾値電圧が低いMOSトランジスタをオフ状態にし、代わりに閾値電圧が高いMOSトランジスタを使用することで、スタンバイ中に発生するリーク電流を抑制することができる。
【０１７１】
また、上記のMOSトランジスタのうち、高電圧トランジスタ形成領域IIHに形成されるものは、ゲート電極に印加される電圧が５Vの高電圧MOSトランジスタとなり、低電圧トランジスタ形成領域IILに形成されるものは１．２Vの低電圧MOSトランジスタとなる。
【０１７２】
そして、中電圧トランジスタ形成領域IIMには、ゲート電極への印加電圧が共に２．５Vのn型MOSトランジスタTRnとp型MOSトランジスタTRpとが図示のように形成される。
【０１７３】
一方、セル領域IIIでは、コントロールゲート１００ｄ、中間絶縁膜９９ｄ、フローティングゲート８２ｄ、トンネル絶縁膜８１ｂ、及び第３、第４n型ソース／ドレイン領域１０５ｃ、１０５ｄで構成されるフラッシュメモリセルFLが形成される。
【０１７４】
また、特に明示はしないが、第１導電体８２ａは、シリコン基板６０の上に延在しており、第２n型ソース／ドレイン領域１０５ｂと不図示の第１n型ソース／ドレイン領域と共に参照トランジスタを構成する。
【０１７５】
次に、図４１に示す断面構造を得るまでの工程について説明する。
【０１７６】
まず、スパッタ法により全面にコバルト膜を厚さ約８nmに形成した後、そのコバルト膜をアニールしてシリコンと反応させる。そして、素子分離絶縁膜６１等の上の未反応のコバルト膜をウエットエッチングして除去し、シリコン基板６０の表層にコバルトシリサイド層１０６ｂ〜１０６ｙを形成する。
【０１７７】
続いて、CVD法によりシリコン窒化膜を厚さ約５０nmに形成し、それをエッチングストッパ膜１０７とする。次いで、そのエッチングストッパ膜１０７の上にCVD法により第６絶縁膜１０８として酸化シリコン膜を形成し、エッチングストッパ膜１０７と第６絶縁膜１０８とを第１層間絶縁膜１０９とする。その第６絶縁膜１０８は、シリコン基板６０の平坦面上で約１μmの厚さを有する。
【０１７８】
続いて、CMP法により第１層間絶縁膜１０９の上面を研磨して平坦化する。その後に、フォトリソグラフィにより第１層間絶縁膜１０９をパターニングして、第１、第３〜２５ホール１０９ａ、１０９ｃ〜１０９ｙを形成する。これらのホールのうち、第１ホール１０９ａは、第１導電体８２ａのコンタクト領域CR上に位置しており、第１、第２開口１００ｂ、９９ａの内側に形成される。また、残りの第３〜第２５ホール１００ｃ〜１００ｙは、それぞれコバルトシリサイド層１０６ｂ〜１０６ｙの上に形成される。
【０１７９】
更に、第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内と第１層間絶縁膜１０９上とに、スパッタ法によりTi膜とTiN膜とをこの順に形成し、それらをグルー膜とする。そして、六フッ化タングステンを反応ガスとして使用するCVD法により、そのグルー膜の上にW膜を形成して第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内を完全に埋め込む。そして、第１層間絶縁膜１０９の上面に形成された余分なW膜とグルー膜とをCMP法により除去し、それらを第１、第３〜２５ホール１０９ａ、１００ｃ〜１００ｙ内に第１、第３〜２５導電性プラグ１１０ａ、１１０ｃ〜１１０ｙとして残す。
【０１８０】
次に、図４２に示す断面構造を得るまでの工程について説明する。
【０１８１】
最初に、塗布型の低誘電率絶縁膜１１１を全面に形成した後、その上にカバー絶縁膜１１２として酸化シリコン膜を形成し、低誘電率絶縁膜１１１とカバー絶縁膜１１２とを第２層間絶縁膜１１３とする。
【０１８２】
次いで、フォトリソグラフィによりその第２層間絶縁膜１１３をパターニングして、配線溝１１３ａを形成する。
【０１８３】
その後、スパッタ法により全面にCu膜をシード層として形成し、このシード層に給電を行うことによりシード層上に電解銅めっき膜を形成し、その銅めっき膜により各配線溝１１３ａを完全に埋め込む。その後に、CMP法を用いて、第２層間絶縁膜１１３の上に形成された余分なシード層と銅めっき膜とを除去し、それらを各配線溝１１３ａの中に銅配線１１４として残す。
【０１８４】
以上により、本実施形態に係る半導体装置の基本構造が完成した。
【０１８５】
上記した本実施形態によれば、図３８に示したように、p型シリコン基板６０に深く形成された第２nウェル７２と、シリコン基板６０に浅く形成された第５pウェル７０との間に、第２pウェル６５を深く形成した。そのため、浅い第４nウェル７７、p型シリコン基板６０、及び深い第２nウェル７２で構成される寄生NPNバイポーラトランジスタのベース濃度が、深い第２pウェル６５によって高まり、このNPNバイポーラトランジスタの電流増幅率が低減される。これにより、図３８の経路Rに沿ったラッチアップを防止でき、信頼性が高められたロジック混載フラッシュメモリを提供することが可能となる。
【０１８６】
以上、本発明の実施の形態について詳細に説明したが、本発明は上記各実施形態に限定されない。例えば、第１〜第５実施形態では、シリコン基板としてp型の基板を使用したが、これに代えてn型のシリコン基板を使用してもよい。その場合、各ウェルの導電性は上記とは逆になる。
【０１８７】
以下に、本発明の特徴を付記する。
【０１８８】
（付記１）  一導電型の半導体基板と、
前記半導体基板に形成された反対導電型の第１ウェルと、
前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、
前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成されたことを特徴とする半導体装置。
【０１８９】
（付記２）  前記第４ウェルが、前記第１ウェルと前記第２ウェルの間の前記半導体基板にも形成されたことを特徴とする付記１に記載の半導体装置。
【０１９０】
（付記３）  前記第１ウェルは、前記第２ウェルよりも深いことを特徴とする付記２に記載の半導体装置。
【０１９１】
（付記４）  前記第４ウェルが、前記第３ウェルの周囲を囲むように形成されたことを特徴とする付記１に記載の半導体装置。
【０１９２】
（付記５）  前記第１ウェルの横の前記半導体基板に一導電型の第５ウェルを形成し、該第１ウェルと該第５ウェルのそれぞれにCMOS構造のMOSトランジスタを形成したことを特徴とする付記１に記載の半導体装置。
【０１９３】
（付記６）  前記第３ウェルの横の前記半導体基板に、一導電型の分離用ウェルと反対導電型の第６ウェルとを並べて形成し、前記第３ウェルと前記第６ウェルとを前記分離用ウェルで分離したことを特徴とする付記１に記載の半導体装置。
【０１９４】
（付記７）  前記第１〜第３ウェルのそれぞれに、第１〜第３MOSトランジスタが形成されたことを特徴とする付記１に記載の半導体装置。
【０１９５】
（付記８）  前記半導体基板にフラッシュメモリセルが形成されたことを特徴とする付記１に記載の半導体装置。
【０１９６】
（付記９）  一導電型の半導体基板と、
前記半導体基板に形成された反対導電型の第１ウェルと、
前記第１ウェルの横の前記半導体基板に形成された一導電型の第２ウェルと、
前記第２ウェルの横の前記半導体基板に形成され、該第２ウェルよりも深い反対導電型の第３ウェルとを有し、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルが形成され、
前記第３ウェルに印加される電圧の絶対値が、前記第１ウェルに印加される電圧の絶対値又は前記第２ウェルに印加される電圧の絶対値よりも大きいことを特徴とする半導体装置。
【０１９７】
（付記１０）  前記第４ウェルが、前記第１ウェルと前記第２ウェルの間の前記半導体基板にも形成されたことを特徴とする付記９に記載の半導体装置。
【０１９８】
（付記１１）  前記第１ウェルは、前記第２ウェルよりも深いことを特徴とする付記９に記載の半導体装置。
【０１９９】
（付記１２）  前記第４ウェルが、前記第３ウェルの周囲を囲むように形成されたことを特徴とする付記９に記載の半導体装置。
【０２００】
（付記１３）  前記第１〜第３ウェルのそれぞれに、第１〜第３MOSトランジスタが形成され、前記第３MOSトランジスタの動作電圧が、前記第１MOSトランジスタの動作電圧又は前記第２MOSトランジスタの動作電圧よりも高いことを特徴とする付記９に記載の半導体装置。
【０２０１】
（付記１４）  前記半導体基板にフラッシュメモリセルが形成されたことを特徴とする付記９に記載の半導体装置。
【０２０２】
（付記１５）  一導電型の半導体基板に反対導電型の第１ウェルを形成する工程と、
前記第１ウェルの横の前記半導体基板に一導電型の第２ウェルを形成する工程と、
前記第２ウェルの横の前記半導体基板に、該第２ウェルよりも深い反対導電型の第３ウェルを形成する工程と、
前記第２ウェルと前記第３ウェルとの間の前記半導体基板に、前記第２ウェルよりも深い一導電型の第４ウェルを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０２０３】
（付記１６）  前記第４ウェルを形成する工程において、前記第３ウェルの輪郭を拡張した平面形状に前記第４ウェルを形成することにより、前記第４ウェルで前記第３ウェルの周囲を囲むことを特徴とする付記１５に記載の半導体装置の製造方法。
【０２０４】
（付記１７）  前記第４ウェルを形成する工程において、前記第１ウェルの横の前記半導体基板に一導電型の第５ウェルを形成し、
前記第１ウェルと前記第５ウェルのそれぞれにCMOS構造のMOSトランジスタを形成する工程を更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
【０２０５】
（付記１８）  前記半導体基板に反対導電型の第６ウェルを形成する工程を更に有し、
前記第４ウェルを形成する工程において、前記第３ウェルと前記第６ウェルとの間の前記半導体基板に一導電型の分離用ウェルを形成し、前記第３ウェルと前記第６ウェルとを前記分離用ウェルで分離したことを特徴とする付記１５に記載の半導体装置の製造方法。
【０２０６】
（付記１９）  前記第１〜第３ウェルのそれぞれに、第１〜第３MOSトランジスタを形成する工程を更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
【０２０７】
（付記２０）  前記半導体基板にフラッシュメモリセルを形成する工程を更に有することを特徴とする付記１５に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２０８】
【図１】図１は、従来例に係る半導体装置の構成図である。
【図２】図２は、図１の半導体装置の更に詳細な構成図である。
【図３】図３は、高電圧MOSトランジスタと低電圧MOSトランジスタとが混載された従来例に係る半導体装置の断面図である。
【図４】図４は、図３に示した半導体装置のポテンシャルの高さを示す図である。
【図５】図５は、従来例に係る別の半導体装置の断面図である。
【図６】図６は、特許文献１及び特許文献２の技術ではラッチアップが抑制しきれないことを説明するための断面図である。
【図７】図７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図８】図８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図９】図９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図１０】図１０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図１１】図１１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置のウェルコンタクト領域の断面図である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置のポテンシャルの高さを示す図である。
【図１５】図１５は、本発明の第２実施形態に係る半導体装置の断面図である。
【図１６】図１６は、本発明の第３実施形態に係る半導体装置の断面図である。
【図１７】図１７は、本発明の第３実施形態に係る半導体装置のウェルの平面レイアウトを示す図である。
【図１８】図１８は、本発明の第４実施形態に係る半導体装置の断面図である。
【図１９】図１９は、本発明の第４実施形態に係る半導体装置のウェルの平面レイアウトを示す図である。
【図２０】図２０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１）である。
【図２１】図２１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２）である。
【図２２】図２２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その３）である。
【図２３】図２３は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その４）である。
【図２４】図２４は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その５）である。
【図２５】図２５は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その６）である。
【図２６】図２６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その７）である。
【図２７】図２７は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その８）である。
【図２８】図２８は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その９）である。
【図２９】図２９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１０）である。
【図３０】図３０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１１）である。
【図３１】図３１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１２）である。
【図３２】図３２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１３）である。
【図３３】図３３は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１４）である。
【図３４】図３４は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１５）である。
【図３５】図３５は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１６）である。
【図３６】図３６は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１７）である。
【図３７】図３７は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１８）である。
【図３８】図３８は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その１９）である。
【図３９】図３９は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２０）である。
【図４０】図４０は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２１）である。
【図４１】図４１は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２２）である。
【図４２】図４２は、本発明の第６実施形態に係る半導体装置の製造途中の断面図（その２３）である。
【符号の説明】
【０２０９】
１…セル領域、２…行選択回路、３…列選択回路、４…センスアンプ、５…昇圧回路、１０…p型シリコン基板、１１…素子分離絶縁膜、１２…第１nウェル、１２ａ…n型高濃度不純物層、１３…pウェル、１３ａ…p型高濃度不純物層、１４…第２nウェル、１４ａ…n型高濃度不純物層、１５〜１７…ゲート電極、１８…第１p型ソース／ドレイン領域、１９…n型ソース／ドレイン領域、１７…第２p型ソース／ドレイン領域、２０…p型シリコン基板、２０ａ…素子分離溝、２１…素子分離絶縁膜、２２…熱酸化膜、２５…第１レジストパターン、２６…深いpウェル、２７…第２レジストパターン、２８…深いnウェル、２９…第３レジストパターン、３０…浅いpウェル、３１…n型ソース／ドレインエクステンション、３２…第４レジストパターン、３３…第４ゲート電極、３４…浅いnウェル、３５…第１ゲート絶縁膜、３６…第２ゲート絶縁膜、３７〜３９…第１〜第３ゲート電極、４１…第１p型ソース／ドレインエクステンション、４２…n型ソース／ドレインエクステンション、４３…第２p型ソース／ドレインエクステンション、４５…絶縁性サイドウォール、４７…第１型ソース／ドレイン領域、４８…n型ソース／ドレイン領域、４８ａ…コンタクト用n型不純物拡散領域、４９…第２p型ソース／ドレイン領域、４９ａ…コンタクト用p型不純物拡散領域、５０…コバルトシリサイド層、５１…カバー絶縁膜、５２…層間絶縁膜、５３…導電性プラグ、５４…分離用pウェル、５５…浅いnウェル、５６…p型ソース／ドレイン領域、５７…p型ソース／ドレインエクステンション、５８…第５ゲート電極、５９…犠牲絶縁膜、６０…p型シリコン基板、６０ａ…素子分離溝、６１…素子分離絶縁膜、６２…第１レジストパターン、６２ａ、６７ａ、７１ａ、７５ａ、７９ａ、８４ａ、８６ａ、８６ｂ…窓、６３…第１nウェル、６４、６５…第１、第２pウェル、６７…第３レジストパターン、６８、６９…第３、第４pウェル、７０、７３…第５、第６pウェル、７１…第４レジストパターン、７２…第２nウェル、７５…第５レジストパターン、７６…第３nウェル、７７、７８…第４、第５nウェル、７９…第６レジストパターン、８０…第１p型不純物拡散領域、８１…第１絶縁膜、８１ａ…ゲート絶縁膜、８２ｂ…トンネル絶縁膜、８２…第１導電膜、８２ｄ…フローティングゲート、８３…第２絶縁膜、８４…第７レジストパターン、８５、８９…第２、第３p型不純物拡散領域、８６…第８レジストパターン、８７、９１…第１、第２n型不純物拡散領域、９２…第９レジストパターン、９３…第１０レジストパターン、９４…第３絶縁膜、９５…第１１レジストパターン、９６…第４絶縁膜、９７…第５絶縁膜、９９…絶縁体、９９ａ…第２開口、９９ｄ…中間絶縁膜、１００…第２導電膜、１００ｂ…第１開口、１００ｄ…コントロールゲート、１００ｅ〜１００ｎ…第１〜１０ゲート電極、１０１…第１２レジストパターン、１０２ｂ〜１０２ｄ…第２〜第４n型ソース／ドレインエクステンション、１０２ｐ〜１０２ｙ…第１〜第１０p型ソース／ドレインエクステンション、１０４…第２絶縁性サイドウォール、９４ａ〜９４ｄ、９６ａ、９６ｂ、９７ａ〜９７ｄ…ゲート絶縁膜、１０５ａ〜１０５ｎ…第１〜第１４n型ソース���ドレイン領域、１０５ｐ〜１０５ｙ…第１〜第１０p型ソース／ドレイン領域、１０６ｂ〜１０６ｙ…コバルトシリサイド層、１０７…エッチングストッパ膜、１０８…第６絶縁膜、１０９…第１層間絶縁膜、１１０ａ、１１０ｃ〜１１０ｙ…第１、第３〜２５導電性プラグ、１１１…低誘電率絶縁膜、１１２…カバー絶縁膜、１１３…第２層間絶縁膜、１１３ａ…配線溝、１１４…銅配線。
【図１】
2008010756.tif 000003
【図２】
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【図３】
2008010756.tif 000005
【図４】
2008010756.tif 000006
【図５】
2008010756.tif 000007
【図６】
2008010756.tif 000008
【図７】
2008010756.tif 000009
【図８】
2008010756.tif 000010
【図９】
2008010756.tif 000011
【図１０】
2008010756.tif 000012
【図１１】
2008010756.tif 000013
【図１２】
2008010756.tif 000014
【図１３】
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【図１４】
2008010756.tif 000016
【図１５】
2008010756.tif 000017
【図１６】
2008010756.tif 000018
【図１７】
2008010756.tif 000019
【図１８】
2008010756.tif 000020
【図１９】
2008010756.tif 000021
【図２０】
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【図２１】
2008010756.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008010756.tif 000029
【図２８】
2008010756.tif 000030
【図２９】
2008010756.tif 000031
【図３０】
2008010756.tif 000032
【図３１】
2008010756.tif 000033
【図３２】
2008010756.tif 000034
【図３３】
2008010756.tif 000035
【図３４】
2008010756.tif 000036
【図３５】
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【図３６】
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【図３７】
2008010756.tif 000039
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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