(57)【要約】【課題】互いに隣接する第１、第２電界効果トランジスタを持つ不揮発性メモリのモジュール内のしきい値バラツキを低減する。【解決手段】まず、基板１の主面上に堆積したポリシリコン膜をパターニングすることによって第１ゲート１２を形成する。次いで、第１ゲート１２を覆うように堆積した酸化シリコン膜をエッチバックすることによって第１ゲート１２の側壁にスペーサ１４を形成すると共に、基板１の表面を露出する。次いで、露出した基板１の表面に対してラジカル酸化をする。次いで、第１ゲート１２を覆うように堆積したポリシリコン膜をパターニングすることによって第１ゲート１２上に一部が乗り上げるように第２ゲート２３を形成する。【選択図】図１１
2008010463.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の主面上に堆積した第１電極材料膜をパターニングすることによって第１電界効果トランジスタの第１ゲートを形成する工程、
（ｂ）前記第１ゲートを覆うように堆積した第１絶縁膜をエッチバックすることによって前記第１ゲートの側壁に第１スペーサを形成すると共に、前記半導体基板の表面を露出する工程、
（ｃ）前記第１ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第１ゲート上に一部が乗り上げるように第２電界効果トランジスタの第２ゲートを形成する工程、
を含む半導体装置の製造方法であって、
前記工程（ｃ）の前に、前記工程（ｂ）で露出した前記半導体基板の表面に対してラジカル酸化をすることを特徴とする半導体装置の製造方法。
【請求項２】
前記ラジカル酸化は、ＩＳＳＧ酸化であることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
（ａ）半導体基板の主面上に堆積した第１電極材料膜をパターニングすることによって第１電界効果トランジスタの第１ゲートを形成する工程、
（ｂ）前記第１ゲートを覆うように堆積した第１絶縁膜をエッチバックすることによって前記第１ゲートの側壁に第１スペーサを形成すると共に、前記半導体基板の表面を露出する工程、
（ｃ）前記第１ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第１ゲート上に一部が乗り上げるように第２電界効果トランジスタの第２ゲートを形成する工程、
を含む半導体装置の製造方法であって、
前記工程（ｃ）の前に、前記工程（ｂ）で露出した前記半導体基板の表面に対してドライ酸化をすることを特徴とする半導体装置の製造方法。
【請求項４】
前記ドライ酸化は、急速熱酸化であることを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、互いに隣接する第１、第２電界効果トランジスタを持つ不揮発性メモリの製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的に書き換え可能な不揮発性メモリは、オンボードでプログラムの書き換えができることから、開発期間の短縮、開発効率の向上が可能になるほか、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な用途に応用が広がっている。特に、近年では、ＭＰＵ（Micro Processing Unit）とＥＥＰＲＯＭ（またはフラッシュメモリ）とを内蔵したマイコンへのニーズが大きい。
【０００３】
このような不揮発性メモリでは、電荷を蓄積する層（電荷蓄積層）の電荷の有無によって情報が記憶され、その構造として窒化膜（Ｓｉ３Ｎ４等）を電荷蓄積層とするＭＮＯＳ(Metal Nitride Oxide Semiconductor)構造またはＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造が挙げられる。この場合、データ記憶に寄与する電荷は、絶縁体である窒化膜の離散トラップに蓄積されるため、蓄積ノードを取り巻く酸化膜のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることが可能である。
【０００４】
メモリセルの構成としては、単一トランジスタ構造のメモリセルが提案されている。書込／消去方式としては、半導体基板からの全面ＦＮ(Fowler Nordheim)トンネリング注入による書き込み、半導体基板へのＦＮトンネリング電流による消去を行う方式の他、ホットエレクトロン注入による書き込み、半導体基板もしくはソース、ドレイン領域へのＦＮトンネリング電流による消去を行う方式が提案されている。一方、単一トランジスタセル構造ではＥＥＰＲＯＭセル構造と比べてディスターブの影響を受け易いので、コントロールゲート電極を設けた２トランジスタ構成のスプリットゲート型メモリセル構造も提案されている。
【０００５】
特開２００４−３０３９１８号公報（特許文献１）には、スプリットゲート型メモリセル構造の１つとして、互いに隣接する第１、第２電界効果トランジスタを持ち、第１電界効果トランジスタの第１ゲート電極上に第２電界効果トランジスタの第２ゲート電極の一部が乗り上げている構造が開示されている。
【特許文献１】特開２００４−３０３９１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、上記特許文献１で開示されたような互いに隣接する第１、第２電界効果トランジスタを持ち、第１電界効果トランジスタの第１ゲート電極上に第２電界効果トランジスタの第２ゲート電極の一部が乗り上げている構造の不揮発性メモリを備えた半導体装置の製造技術について検討している。
【０００７】
図１４に、本発明者らが検討しているメモリセルＭＣｘを示す。また、図１５に、図１４のメモリゲートＭＧｘの断面を示す。メモリゲートＭＧｘを有するＭＯＳＦＥＴと、コントロールゲートＣＧｘを有するＭＯＳＦＥＴとが互いに隣接しており、メモリゲートＭＧｘ上にコントロールゲートＣＧｘの一部が乗り上げている。このメモリセルＭＣｘの製造方法を概略する。
【０００８】
まず、基板１の表面から深い領域に第１ｎ型半導体領域６ａ、第２ｎ型半導体領域６ｂを形成した後、ｐ型ウエル７を形成する。次いで、熱酸化によって、基板１の主面上に酸化シリコン膜８、窒化シリコン膜９ａと酸窒化シリコン膜９ｂからなる電荷蓄積層９を形成し、導電性を有するポリシリコン膜１０および絶縁膜１１を形成した後、パターニングによってメモリゲートＭＧｘを形成する。
【０００９】
次いで、メモリゲートＭＧｘを覆うように半導体基板１の全面に酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、メモリゲートＭＧｘの両側壁にスペーサ１４を形成し、その他では半導体基板１の表面を露出する。次いで、メモリゲートＭＧｘの片側に低濃度ｎ型半導体領域１３を形成する。
【００１０】
次いで、ドライエッチングによって受けたダメージを回復するために、露出した基板１の表面に対して犠牲酸化を行い、図１５（ａ）に示すように、例えば６ｎｍ程度の酸化シリコン膜１５を形成する。この犠牲酸化として本発明者らは、ウエット酸化を行う。具体的には、８５０℃程度、２０分間程度で酸化を行う。
【００１１】
次いで、酸化シリコン膜１５を除去した後、半導体基板１上にゲート絶縁膜２０を形成し、メモリゲートＭＧｘを覆うように導電性を有するポリシリコン膜２１を形成してパターニングすることによって、一部がメモリゲートＭＧｘに乗り上げたコントロールゲートＣＧｘを形成する。
【００１２】
次いで、コントロールゲートＣＧｘの片側に低濃度ｎ型半導体領域２４を形成し、半導体基板１の全面に酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、コントロールゲートＣＧｘの両側壁にスペーサ２９を形成し、その他では半導体基板１の表面を露出する。次いで、メモリゲートＭＧｘおよびコントロールゲートＣＧｘのそれぞれの片側に高濃度ｎ型半導体領域３０を形成し、シリサイド層３５を形成することによって、メモリセルＭＣｘが完成する。
【００１３】
しかしながら、このメモリセルＭＣｘにおいて、例えば誤書き込み・誤消去などのメモリセル特性において、マージン不良が発生した。そこで、本発明者らは、メモリセルＭＣｘの断面観察を行ったところ、図１５（ａ）（ｂ）に示すように、スペーサ１４形成のエッチバックによる基板１ダメージ除去のために行っている犠牲酸化において、スペーサ１４およびメモリゲートＭＧの端部下ではバーズビークである酸化シリコン膜１５ａが形成され、また、ポリシリコン膜１０の側面には酸化シリコン膜１５ｂが形成されていた。このことから、本発明者らは、スペーサ１４形成のエッチバックによる基板１ダメージ除去のために行っている犠牲酸化の膜厚に依存してメモリゲートＭＧｘ端のバーズビークとなる酸化シリコン膜１５ａ量が変動すること、および酸化シリコン膜１５ｂ量によってメモリゲートＭＧｘの形状が変化することによってメモリセル特性に影響を与えてしまうことを見出した。これにより、メモリモジュール（メモリアレイ）内の消去特性バラツキにより、消去後のモジュール内のしきい値分布（バラツキ）が多くなり、マージン性不良の一因となることが考えられる。
【００１４】
本発明の目的は、互いに隣接する第１、第２電界効果トランジスタを持つ不揮発性メモリのモジュール内のしきい値バラツキを低減することのできる技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
本発明による半導体装置の製造技術は、まず、半導体基板の主面上に堆積した第１電極材料膜をパターニングすることによって第１電界効果トランジスタの第１ゲートを形成する。次いで、前記第１ゲートを覆うように堆積した第１絶縁膜をエッチバックすることによって前記第１ゲートの側壁に第１スペーサを形成すると共に、前記半導体基板の表面を露出する。次いで、露出した前記半導体基板の表面に対してラジカル酸化をする。次いで、前記第１ゲートを覆うように堆積した電極材料膜をパターニングすることによって前記第１ゲート上に一部が乗り上げるように第２電界効果トランジスタの第２ゲートを形成するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明の半導体装置の製造技術によれば、不揮発性メモリのモジュール内のしきい値バラツキを低減することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
本発明の実施の形態１で示す半導体装置は、互いに隣接する第１、第２電界効果トランジスタ（例えば、ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を持ち、第１電界効果トランジスタの第１ゲート電極上に第２電界効果トランジスタの第２ゲート電極の一部が乗り上げている構造の不揮発性メモリを備えたものである。このような不揮発性メモリを備えた半導体装置は、例えばＩＣ（Integrated Circuit）カード（メモリカード）に使用される。
【００２２】
図１〜図１１には、本発明の実施の形態による製造工程中の半導体装置の要部が示されており、その要部としてメモリセル部、低圧系ＭＯＳ部、高圧系ＭＯＳ部および容量部が示されている。例えば図１１に示すように、メモリセル部には上記不揮発性メモリのメモリセルＭＣ１、ＭＣ２が形成され、低圧系ＭＯＳ部には低耐圧のｐチャネル型ＭＯＳＦＥＴ（Ｑ１）およびｎチャネル型ＭＯＳＦＥＴ（Ｑ２）が形成され、高圧系ＭＯＳ部には高耐圧のｐチャネル型ＭＯＳＦＥＴ（Ｑ３）およびｎチャネル型ＭＯＳＦＥＴ（Ｑ４）が形成され、容量部には容量素子ＭＩＭが形成される。
【００２３】
まず、図１に示すように、例えばｐ型のシリコン（Ｓｉ）単結晶からなる半導体基板（以下、「基板」と略する）１の主面（素子形成面）上に表面酸化膜２、窒化シリコン膜３を形成した後、フォトリソグラフィ技術およびエッチング技術によって素子分離形成領域の窒化シリコン膜３および表面酸化膜２を除去し、さらにエッチング技術によって素子分離形成領域の基板１に溝４を形成する。
【００２４】
続いて、溝４が形成されることによって露出した基板１の表面に酸化処理を施した後、溝４を埋め込むように基板１上に酸化シリコン膜を堆積し、表面研磨することによって、図２に示すように、その酸化シリコン膜からなる素子分離５を形成する。なお、素子分離溝５が形成された後、窒化シリコン膜３および表面酸化膜２が除去されている。
【００２５】
続いて、図３に示すように、イオン注入技術によって基板１の表面から深い領域に第１ｎ型半導体領域６ａ、第２ｎ型半導体領域６ｂを形成した後、イオン注入技術によって所定の領域にｐ型ウエル７を形成する。次いで、熱酸化によって、基板１の主面上に酸化シリコン膜８を形成し、ＣＶＤ技術によって、その酸化シリコン膜８上に窒化シリコン膜と酸窒化シリコン膜からなる電荷蓄積層９を形成する。次いで、ＣＶＤ技術によって電荷蓄積層９上に電極材料膜であるポリシリコン膜１０し、このポリシリコン膜１０の内部へイオン注入技術によってｎ型不純物（例えば、リン）を注入してポリシリコン膜１０の導電性を確保した後、ポリシリコン膜１０上に絶縁膜１１を堆積する。なお、ここでは、ポリシリコン膜１０を形成した後にイオン注入技術を用いてｎ型不純物をポリシリコン膜１０に注入したが、ポリシリコン膜１０を形成する際に、ｎ型不純物を添加しても良い。
【００２６】
続いて、フォトリソグラフィ技術およびエッチング技術によって、後述する第１ゲートを形成する領域の絶縁膜１１を残し、その絶縁膜１１をマスクとしてポリシリコン膜１０をパターニングし、さらに電荷蓄積層９および酸化シリコン膜８を除去して、図４に示すように、第１ゲート１２を形成する。ここでメモリセル部の第１ゲート１２は、メモリゲートＭＧとなる。次いで、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部の基板１であって、メモリゲートＭＧの片側に低濃度ｎ型半導体領域１３を形成する。
【００２７】
続いて、メモリゲートＭＧを覆うように基板１の全面に絶縁膜である酸化シリコン膜を堆積した後、これを異方性のドライエッチングによりエッチバックすることによって、図５に示すように、第１ゲート１２の両側壁にスペーサ１４を形成する。すなわち、第１ゲートの両側壁には酸化シリコン膜を残存させ、その他では基板１の表面を露出することとなる。
【００２８】
次いで、ドライエッチングによって受けたダメージを回復するために、露出した基板１の表面に対して犠牲酸化を行い、図１２（ａ）に示すように、例えば６ｎｍ程度の酸化シリコン膜１５を形成する。この犠牲酸化として本実施の形態では、ラジカル酸化を行う。具体的には、大気圧より減圧しながら基板１を加熱した状態で、９５０℃程度、１分程度、水素ガスと酸素ガスとを露出した基板１上で酸化、すなわちＩＳＳＧ（In-Situ Steam Generation）酸化を行う。なお、犠牲酸化によって形成された酸化シリコン膜１５は、高圧系ＭＯＳ部のゲート絶縁膜形成前の洗浄において除去する。
【００２９】
このように本実施の形態１では、犠牲酸化としてＩＳＳＧ酸化を用いることによって、図１２（ｂ）に示すように、スペーサ１４およびメモリゲートＭＧの端部下ではバーズビークである酸化シリコン膜１５ａの形成を抑制することができる。図１５を参照して説明したように、メモリゲートＭＧの端部における酸化シリコン膜１５ａのウエット酸化による形成は、誤書き込み・誤消去の原因となる。このようにウエット酸化でのプロセスでは、スペーサ１４を介して酸化材がメモリゲートＭＧ端へ到達して酸化を進行させていたのに対し、ラジカル酸化のプロセスでは酸化材がメモリゲートＭＧ端へ到達できないため酸化されずに、酸化シリコン膜１５ａの形状を少なくすることができる。すなわち、ＩＳＳＧ酸化によってスペーサ１４およびメモリゲートＭＧの端部下の酸化シリコン膜１５ａの形成を抑制することで、不揮発性メモリの誤書き込み・誤消去の発生を防止することができる。
【００３０】
また、犠牲酸化としてＩＳＳＧ酸化を用いることによって、図１２（ｂ）に示すように、ポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成を抑制することができる。図１５を参照して説明したように、ポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成は、メモリゲートＭＧの形状ばらつきの原因となる。このようにウエット酸化でのプロセスでは、スペーサ１４を介して酸化材がメモリゲートＭＧ側壁へ到達して酸化を進行させていたのに対し、ラジカル酸化のプロセスでは酸化材がメモリゲートＭＧ側壁へ到達できないため酸化されずに、酸化シリコン膜１５ｂの形状を少なくすることができる。すなわち、ＩＳＳＧ酸化によってポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成を抑制することで、微細化されたメモリゲートＭＧであっても、その形状ばらつきの発生を防止することができる。
【００３１】
続いて、図６に示すように、フォトリソグラフィ技術およびイオン注入技術によって高圧系ＭＯＳ部の所定の領域にｎ型ウエル１６、低圧系ＭＯＳ部の所定の領域にｎ型ウエル１７およびｐ型ウエル１８を形成した後、フォトリソグラフィ技術および熱酸化によって高耐圧系ＭＯＳ部の基板１上にゲート絶縁膜１９を形成する。なお、このゲート絶縁膜１９を形成する前の洗浄によって酸化シリコン膜１５ａは除去されている。
【００３２】
続いて、図７に示すように、フォトリソグラフィ技術および熱酸化によってメモリセル部および低圧系ＭＯＳ部の基板１上にゲート絶縁膜２０を形成した後、ＣＶＤ技術によって第１ゲート１２を覆うように基板１上に電極材料膜であるポリシリコン膜２１を堆積する。次いで、フォトリソグラフィ技術およびイオン注入技術によって、低圧系ＭＯＳ部の所定の領域（ｎ型ウエル１７の領域）を除いた領域では、ポリシリコン膜２１の内部へｎ型不純物を注入してポリシリコン膜２１の導電性を確保し、低圧系ＭＯＳ部の所定の領域では、ポリシリコン膜２１の内部へｐ型不純物を注入してポリシリコン膜２１の導電性を確保した後、ポリシリコン膜２１上に絶縁膜２２を堆積する。
【００３３】
続いて、フォトリソグラフィ技術およびエッチング技術によって、後述する第２ゲートを形成する領域の絶縁膜２２を残し、その絶縁膜２２をマスクとしてポリシリコン膜２１をパターニングし、さらにゲート絶縁膜１９、２０を除去して、図８に示すように、第２ゲート２３を形成する。ここでメモリセル部の第２ゲート２３は、コントロールゲートＣＧとなる。なお、本実施の形態で示す製造工程中において、最初に形成されるゲート電極を第１ゲートとし、次に形成されるゲート電極を第２ゲートとしている。
【００３４】
続いて、図９に示すように、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部のｐ型ウエル７に低濃度ｎ型半導体領域２４、低圧系ＭＯＳ部のｐ型ウエル１８に低濃度ｎ型半導体領域２５および高圧系ＭＯＳ部のｐ型ウエル７に低濃度ｎ型半導体領域２６を形成する。次いで、フォトリソグラフィ技術およびイオン注入技術によって、高圧系ＭＯＳ部のｎ型ウエル１６に低濃度ｐ型半導体領域２７および低圧系ＭＯＳ部のｎ型ウエル１７に低濃度ｐ型半導体領域２８を形成する。
【００３５】
次いで、第１ゲート１２および第２ゲート２３を覆うように基板１の全面に絶縁膜である酸化シリコン膜を堆積した後、異方性のドライエッチングによりエッチバックすることによって、第２ゲート２３の両側壁にスペーサ２９を形成する。
【００３６】
続いて、図１０に示すように、フォトリソグラフィ技術およびイオン注入技術によって、メモリセル部では高濃度ｎ型半導体領域３０を形成し、また低圧系ＭＯＳ部では高濃度ｎ型半導体領域３１および高濃度ｐ型半導体領域３３を形成し、また高圧系ＭＯＳ部では高濃度ｎ型半導体領域３２および高濃度ｐ型半導体領域３４を形成する。これらは第１ゲート１２、スペーサ１４、第２ゲート２３およびスペーサ２９をマスクとして自己整合的に形成される。次いで、サリサイド（Salicide：Self Align silicide）技術によって、基板１の表面、第１ゲート１２および第２ゲート２３上に、例えばコバルトシリサイド（ＣｏＳｉｘ）などのようなシリサイド層３５を形成する。
【００３７】
このようにしてメモリセル部ではメモリセルＭＣ１、ＭＣ２を形成し、また低圧系ＭＯＳ部では低耐圧ｐチャネル型ＭＯＳＦＥＴ（Ｑ１）および低耐圧ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）を形成し、また高圧系ＭＯＳ部では高耐圧ｐチャネル型ＭＯＳＦＥＴ（Ｑ３）および高耐圧ｎチャネル型ＭＯＳＦＥＴ（Ｑ４）、また容量部では容量素子ＭＩＭを形成する。
【００３８】
続いて、図１１に示すように、メモリセルＭＣ１、ＭＣ２、低耐圧ｐチャネル型ＭＯＳＦＥＴ（Ｑ１）、低耐圧ｎチャネル型ＭＯＳＦＥＴ（Ｑ２）、高耐圧ｐチャネル型ＭＯＳＦＥＴ（Ｑ３）および高耐圧ｎチャネル型ＭＯＳＦＥＴ（Ｑ４）を覆うように絶縁膜３６を形成した後、ＣＶＤ技術によって基板１上に層間絶縁膜３７を形成し、層間絶縁膜３７にコンタクトホール３８を形成する。次いで、コンタクトホール３８内にプラグ３９を形成する。プラグ３９は、例えばチタン（Ｔｉ）および窒化チタン（ＴｉＮ）の積層膜からなる薄いバリア膜と、そのバリア膜に包まれるように形成されたタングステン（Ｗ）またはアルミニウム（Ａｌ）等からなる相対的厚い導体膜とを有している。その後、層間絶縁膜３７上に、例えばタングステンまたはアルミニウム（Ａｌ）等からなる第１層配線Ｍ１を形成する。これ以降は、通常の半導体装置の製造工程を経て不揮発性メモリを有する半導体装置を製造する。
【００３９】
ここで、本実施の形態に係るメモリセルＭＣ１を選択メモリセルとした場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積層９に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。本実施の形態で示すメモリセルでは、基板１から電荷蓄積層９へ電子を注入して書き込み動作を行い、電荷蓄積層９からメモリゲートＭＧ（ポリシリコン膜１０）へ電子を引き抜いて消去動作を行うものである。
【００４０】
まず、データの読み出し動作に際しては、選択したメモリセルＭＣ１のドレイン領域（高濃度ｎ型半導体領域３０）に、例えば１Ｖ程度、コントロールゲートＣＧに、例えば１．５Ｖ程度、選択したメモリセルＭＣ１のソース領域（高濃度ｎ型半導体領域３０）、メモリゲートＭＧおよび基板１に、例えば０（零）Ｖを印加して、コントロールゲートＣＧを有する選択用ＭＯＳＦＥＴをオンする。この時、メモリゲートＭＧを有するメモリ用ＭＯＳＦＥＴの電荷蓄積層９中の電子の有無によりメモリ用ＭＯＳＦＥＴのしきい値電圧が変化し、ドレイン領域とソース領域との間に電流が流れたり、流れなかったりするので、これにより、記憶データを読み出す。
【００４１】
また、データの消去動作に際しては、選択したメモリセルＭＣ１のドレイン領域、ソース領域および基板１に、例えば０（零）Ｖ、コントロールゲートＣＧに、例えば１．５Ｖ程度、メモリゲートＭＧに、例えば１４Ｖ程度を印加する。これにより、電荷蓄積層９中の電子をトンネル放出によりメモリゲートＭＧ側に逃がし、データを消去する。
【００４２】
さらに、データの書き込みは、ソースサイド・ホットエレクトロン注入方式を採用している。データの書き込み動作に際しては、選択したメモリセルＭＣ１のドレイン領域および基板１に、例えば０（零）Ｖ、コントロールゲートＣＧに、例えば１．５Ｖ程度、メモリゲートＭＧに、例えば１２Ｖ程度、選択したメモリセルＭＣのソース領域に、例えば６Ｖ程度を印加する。これにより、メモリセルＭＣ１のチャネルで発生したホットエレクトロンを電荷蓄積層９に注入し、データを書き込む。
【００４３】
図１３には、本発明の実施の形態１におけるメモリセルＭＣ１および本発明者らが検討したメモリセルＭＣｘの消去後のメモリモジュール（メモリアレイ）内のしきい値バラツキ比を示す。なお、メモリセルＭＣｘの消去後モジュール内のしきい値バラツキを１００％として、メモリセルＭＣ１の消去後モジュール内のしきい値バラツキ比を示している。このしきい値バラツキ比において、メモリセルＭＣ１は、メモリセルＭＣｘに対して、消去後のしきい値バラツキが約７．５％低減していることがわかる。すなわち、前述したように、本実施の形態１では犠牲酸化としてラジカル酸化を用いることによって、消去後のしきい値バラツキを低減することができる。
【００４４】
（実施の形態２）
前記実施の形態１では、犠牲酸化としてラジカル酸化を用いた場合について説明したが、本発明の実施の形態２では、犠牲酸化にドライ酸化を用いた場合について説明する。なお、犠牲酸化以外、例えば不揮発性メモリの構造などは前記実施の形態１と同様である。
【００４５】
図１２（ａ）に示すように、ドライエッチングによって受けたダメージを回復するために、露出した基板１の表面に対して犠牲酸化を行い、例えば６ｎｍ程度の酸化シリコン膜１５を形成する。この犠牲酸化として本実施の形態２では、ドライ酸化を行う。具体的には、１０００℃程度、６０秒の急速熱酸化（ＲＴＯ：Rapid Thermal Oxidation）を行う。なお、犠牲酸化によって形成された酸化シリコン膜１５は、高圧系ＭＯＳ部のゲート絶縁膜形成前の洗浄において除去する。
【００４６】
このように本実施の形態２では、犠牲酸化として急速熱酸化を用いることによって、図１２（ｂ）に示すように、スペーサ１４およびメモリゲートＭＧの端部下では酸化シリコン膜１５ａの形成を抑制することができる。図１５を参照して説明したように、メモリゲートＭＧの端部における酸化シリコン膜１５ａの形成は、誤書き込み・誤消去の原因となる。すなわち、ＩＳＳＧ酸化によってスペーサ１４およびメモリゲートＭＧの端部下の酸化シリコン膜１５ａの形成を抑制することで、不揮発性メモリの誤書き込み・誤消去の発生を防止することができる。
【００４７】
また、犠牲酸化として急速熱酸化を用いることによって、図１２（ｂ）に示すように、ポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成を抑制することができる。図１５を参照して説明したように、ポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成は、メモリゲートＭＧの形状ばらつきの原因となる。すなわち、急速熱酸化によってポリシリコン膜１０の側面に酸化シリコン膜１５ｂの形成を抑制することで、微細化されたメモリゲートＭＧであっても、その形状ばらつきの発生を防止することができる。
【００４８】
さらに、犠牲酸化として急速熱酸化を用いることによって、消去後のしきい値バラツキを低減することができる。
【００４９】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】
例えば、前記実施の形態では、電荷蓄積層として窒化シリコンを適用した場合について説明したが、アルミナ（Ａｌ２Ｏ３）などのように絶縁性のトラップ準位を形成できるような材料を適用しても良い。
【産業上の利用可能性】
【００５１】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１における製造工程中の半導体装置を模式的に示す要部断面図である。
【図２】図１に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図３】図２に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】図９に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１１】図１０に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１２】（ａ）は図５のメモリゲートを模式的に示す断面図であり、（ｂ）は（ａ）の円囲み部の拡大図である。
【図１３】メモリモジュール内のしきい値バラツキを示す説明図である。
【図１４】本発明者らが検討しているメモリセルを模式的に示す断面図である。
【図１５】（ａ）は図１４のメモリゲートを模式的に示す断面図であり、（ｂ）は（ａ）の円囲み部の拡大図である。
【符号の説明】
【００５３】
１      半導体基板（基板）
２      表面酸化膜
３      窒化シリコン膜
４      溝
５      素子分離
６ａ    第１ｎ型半導体領域
６ｂ    第２ｎ型半導体領域
７      ｐ型ウエル
８      酸化シリコン膜
９      電荷蓄積層
９ａ    窒化シリコン膜
９ｂ    酸窒化シリコン膜
１０    ポリシリコン膜
１１    絶縁膜
１２    第１ゲート
１３    低濃度ｎ型半導体領域
１４    スペーサ
１５、１５ａ、１５ｂ  酸化シリコン膜
１６、１７  ｎ型ウエル
１８    ｐ型ウエル
１９、２０  ゲート絶縁膜
２１    ポリシリコン膜
２２    絶縁膜
２３    第２ゲート
２４、２５、２６  低濃度ｎ型半導体領域
２７、２８  低濃度ｐ型半導体領域
２９    スペーサ
３０、３１、３２  高濃度ｎ型半導体領域
３３、３４  高濃度ｐ型半導体領域
３５    シリサイド層
３６    絶縁膜
３７    層間絶縁膜
３８    コンタクトホール
３９    プラグ
ＣＧ、ＣＧｘ  コントロールゲート
Ｍ１      第１層配線
ＭＣ１、ＭＣ２、ＭＣｘ  メモリセル
ＭＧ、ＭＧｘ  メモリゲート
ＭＩＭ  容量素子
Ｑ１  低耐圧ｐチャネル型ＭＯＳＦＥＴ
Ｑ２  低耐圧ｎチャネル型ＭＯＳＦＥＴ
Ｑ３  高耐圧ｐチャネル型ＭＯＳＦＥＴ
Ｑ４  高耐圧ｎチャネル型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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