(57)【要約】【課題】高速動作が可能で、しかも回路規模の増大、消費電力の増大を抑止可能な駆動回路および表示装置を提供する。【解決手段】ＤＡＣ１３７は、高階調部ＤＡＣと、高階調ＤＡＣの出力に接続された低階調ＤＡＣを含み、高階調ＤＡＣは、正極性側ＤＡＣ１３７１ＲＰと負極性側ＤＡＣ１３７１ＲＮに分離され、低階調ＤＡＣ１３７２を正極性と負極性で共有し、隣接する出力端子が同極性である。【選択図】図１０
2008065244.tif 000002
【特許請求の範囲】
【請求項１】
デジタルデータをアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を含み、変換データを駆動対象に出力する駆動回路であって、
上記ＤＡＣは、
高階調部ＤＡＣと、上記高階調ＤＡＣの出力に接続された低階調ＤＡＣを含み、
上記高階調ＤＡＣは、正極性側ＤＡＣと負極性側ＤＡＣに分離され、
上記低階調ＤＡＣを正極性と負極性で共有し、
隣接する出力端子が同極性である
駆動回路。
【請求項２】
上記高階調ＤＡＣは抵抗トリングＤＡＣ（ＲＤＡＣ）により形成され、
上記低階調ＤＡＣはキャパシタＤＡＣ（ＣＤＡＣ）により形成されている
請求項１記載の駆動回路。
【請求項３】
上記ＣＤＡＣの入力部に、正極性ＲＤＡＣと負極性ＲＤＡＣを分離するスイッチを有する
請求項２記載の駆動回路。
【請求項４】
上記ＲＤＡＣの階調選択スイッチが複数段階で選択される
請求項２記載の駆動回路。
【請求項５】
上記ＲＤＡＣの階調選択スイッチが複数段階で選択される
請求項３記載の駆動回路。
【請求項６】
上記ＣＤＡＣの入力部ノードをプリチャージする手段を有する
請求項３記載の駆動回路。
【請求項７】
上記ＣＤＡＣの入力部ノードをプリチャージする手段を有する
請求項４記載の駆動回路。
【請求項８】
上記ＣＤＡＣの入力部ノードをプリチャージする手段を有する
請求項５記載の駆動回路。
【請求項９】
画素がマトリクス状に配置された表示部と、
上記表示部を駆動する駆動回路と、を有し、
上記駆動回路は、
デジタルデータをアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を含み、変換データを上記表示部に出力し、
上記ＤＡＣは、
高階調部ＤＡＣと、上記高階調ＤＡＣの出力に接続された低階調ＤＡＣを含み、
上記高階調ＤＡＣは、正極性側ＤＡＣと負極性側ＤＡＣに分離され、
上記低階調ＤＡＣを正極性と負極性で共有し、
隣接する出力端子が同極性である
表示装置。
【請求項１０】
上記高階調ＤＡＣは抵抗ストリングＤＡＣ（ＲＤＡＣ）により形成され、
上記低階調ＤＡＣはキャパシタＤＡＣ（ＣＤＡＣ）により形成されている
請求項９記載の表示装置。
【請求項１１】
上記ＣＤＡＣの入力部に、正極性ＲＤＡＣと負極性ＲＤＡＣを分離するスイッチを有する
請求項１０記載の表示装置。
【請求項１２】
上記ＲＤＡＣの階調選択スイッチが複数段階で選択される
請求項１１記載の表示装置。
【請求項１３】
上記ＣＤＡＣの入力部ノードをプリチャージする手段を有する
請求項１２記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、投射型液晶表示装置等に適用可能なデータドライバとしての駆動回路およびアクティブマトリクス型表示装置に関するものである。
【背景技術】
【０００２】
液晶プロジェクタ等の投射型表示装置では、光源から出射される光を赤、緑、青に分離し、各色光を液晶表示素子（以下、ＬＣＤという）により構成される３つのライトバルブにより変調し、変調された後の色光束を再び合成して、投射面に拡大投射している。
【０００３】
液晶プロジェクタ等に搭載されるマイクロディスプレイ（ライトバルブ）としては、一般に薄膜トランジスタ（以下ＴＦＴという）駆動によるアクティブマトリクス駆動方式のＬＣＤが用いられる。
【０００４】
投射型液晶表示装置に使用されるマイクロディスプレイは、画素ピッチが１０、μｍ程度と狭いため、パネルとそれを駆動するデータドライバ（多出力ドライバＩＣ（ＤｒｉｖｅｒＩＣ））が搭載されたフィルムＦｉｌｍの接続技術の観点から、直視型液晶表示装置で採用されている線順次駆動が行えず、点順次駆動（ブロック順次駆動）が行われてきた。
【０００５】
このような状況下で、近年の狭ピッチ接続技術の急速な進歩と共に、マイクロディスプレイでの線順次駆動や擬似線順次駆動（信号線選択駆動）への適用も可能となってきた。
【非特許文献１】ＳＩＤ２００５  Ｄｉｇｅｓｔ  ｐ．１０９９「１０ｂｉｔ−Ｓｏｕｒｃｅ  Ｄｒｉｖｅｒ  ｗｉｔｈ  Ｒｅｓｉｓｔｅｒ−Ｒｅｓｉｓｔｅｒ−Ｓｔｒｉｎｇ  Ｄｉｇｉｔａｌ  ｔｏ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ」
【非特許文献２】ＳＩＤ２００４  Ｄｉｇｅｓｔ  ｐ．１５６８「Ａ  Ｎｏｖｅｌ  Ｏｆｆｓｅｔ  Ｃａｎｃｅｌｌａｔｉｏｎ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ＴＦＴ−ＬＣＤ  Ｄｒｉｖｅｒ」
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、直視型液晶表示パネルに使用されているデータドライバ（多出力ＤｒｉｖｅｒＩＣ）は、一般的に、良好な画質を得るため、図１に示すように、隣接画素間で極性が異なるＨ／Ｖ反転駆動（ドット反転駆動）に対応しているため、多出力ドライバＩＣの出力の極性は隣接毎に反転している。
【０００７】
一方、投射型液晶表示装置に使用されるマイクロディスプレイでは、前述したように、画素ピッチが１０μｍ程度と狭いため、隣接画素間で極性が異なると、対向電極間ではなく、隣接電極間の電界の影響を強く受け、リバースチルトドメインによる光漏れを生じる。
このため、一般的には、図２に示すような走査線毎にのみ極性が反転するＨライン反転駆動が主流となっており、多出力ドライバＩＣの出力の極性は隣接毎に反転することはない。
【０００８】
また、近年では、更なる狭ピッチ化に対応するため、図３に示すような走査線毎にも極性反転しないＶ反転駆動（フィールド反転駆動）の商品化も行われているが、上記同様、多出力ドライバＩＣの出力の極性は隣接毎に反転することはない。
【０００９】
このように、直視型液晶表示装置に適用されるフィルム上に搭載された多出力ドライバＩＣと投射型液晶表示装置に適用されるフィルム上に搭載された多出力ドライバＩＣは、隣接出力の極性が反転するかしないかの違いが生じる。
【００１０】
このため、前者の隣接出力の極性が反転する多出力ドライバＩＣは、正極性出力専用のデジタルアナログコンバータ（ＤＡＣ）＋アナログバッファ回路（出力回路）と、負極性出力専用のＤＡＣ＋アナログバッファ回路（出力回路）を設け、隣接間で共有し、切り替えスイッチによって出力を選択することが可能である。
【００１１】
これに対して、後者の隣接出力の極性が反転しない多出力ドライバＩＣは、出力毎に正極性ＤＡＣ＋負極性ＤＡＣ＋アナログバッファ回路を設ける必要があるので、回路規模が大きくなるだけでなく、駆動負荷が大きくなるので、高速動作ができないといった問題がある。
【００１２】
また、近年の液晶テレビの普及と共に、多階調、多画素＆高フレームレート化に対する映像表示装置の要求が高まっており、高速化のみならず、多階調化も要求も高まっており、高速化と多階調化の両立が望まれている。
【００１３】
ここで、関連する技術としての、ＤＡＣと出力回路（アナログバッファ回路）の構成例を説明する。
なお、ここでは、機能ブロック内の詳細な説明は省略する。
【００１４】
図４は、Ｈ／Ｖ反転駆動に対応した６ビット程度の低階調の抵抗ストリングＤＡＣ（ＲＤＡＣ）と出力回路の構成例を示す図である。
【００１５】
図４の回路は、抵抗ラダーにより形成された正極性側基準電圧発生回路１Ｐ、抵抗ラダーにより形成された負極性側基準伝圧発生回路１Ｎ、正極性側ＤＡＣ２Ｐ、負極性側ＤＡＣ２Ｎ、正極性側出力回路３Ｐ、および負極性側出力回路３Ｎを有している。
図４の回路において、ＲＤＡＣの階調数を正負各６ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（１＋６４）×４００／２×Ｃｐ＝１３０００×Ｃｐ、となる。
【００１６】
図５は、Ｈ／Ｖ反転駆動に対応した多階調部がＲＤＡＣで、低階調部がＣＤＡＣで成る１０ビットビット程度のＤＡＣと出力回路の構成例を示す図である。
【００１７】
図５においては、図４と同様の構成部分は同一符号をもって表している。正極性側ＤＡＣ２ＰがＲＤＡＣからなる多階調部２１ＰとキャパシタＤＡＣ（ＣＤＡＣ）からなる低階調部２２Ｐを有している。同様に、負極性側ＤＡＣ２ＮがＲＤＡＣからなる多階調部２１ＮとＣＤＡＣからなる低階調部２２Ｎを有している。
図５の回路に示すようなＲＤＡＣとＣＤＡＣを組み合わせた多階調ＤＡＣでは、階調数が増えるものの、図４に示すＲＤＡＣのみの回路と比較し、ＣＤＡＣにＲＤＡＣの隣接出力２本を出す必要があるので、基準電圧発生回路から見えるスイッチ負荷が２倍に見え、高速動作できない。
ちなみに、図５の回路において、ＲＤＡＣの階調数を正負各６ビット、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋６４）×４００＋（１＋１６）×４００）×Ｃｐ＝３３２００×Ｃｐ、となる。
【００１８】
図６は、Ｈライン反転駆動やＶ反転駆動（フィールド反転駆動）を行うマイクロディスプレイに対応した多階調部がＲＤＡＣで低階調部がＣＤＡＣで成る１０ビット程度のＤＡＣと出力回路の構成例を示す図である。
【００１９】
図６の回路は、ＣＤＡＣからなる低階調部２２Ｐ，２２Ｎの出力部にスイッチ２３Ｐ，２３Ｎを設け、ボルテージフォロワ３１を含む出力回路３を一つとしている。
図６の回路では、隣接で出力する極性が同一なので、図５に示すように、正極性回路と負極性回路を共有することができず、出力あたりの回路規模が増え、チップ面積が大きくなるだけでなく、基準発生回路の負荷が出力端子数分必要で、端子数が同一の場合２倍になるので、高速駆動できない。
なお、図４〜図６の回路で使用されるスイッチは、相補型のＣＭＯＳではなく、正極性部のスイッチは全てＰＭＯＳ、負極性部のスイッチは全てＮＭＯＳで構成することが可能である。
【００２０】
一方、出力回路（アナログバッファ）には製造上の問題で、オフセット電圧が生じる。
液晶表示装置では、正極性と負極性のＶＣＯＭ電位に対する平均絶対電位が同一であればムラにならないが、通常のＨ／Ｖ反転駆動では正極性用のアナログバッファと負極性用のアナログバッファが異なるため、正極性時と負極性時でオフセット電圧が異なり、表示ムラになる。
一方、フィールド反転駆動では、同一のアナログバッファで正極性と負極性を書き込むので、オフセット電圧バラツキによる絶対電位が平均化され、表示ムラにならないという利点がある。
【００２１】
また、多階調ＤＡＣに関する技術を開示した非特許文献１が知られている。
この非特許文献１においては、高階調部をＲＤＡＣと低階調部もＲＤＡＣの例が開示されている。
しかし、この方式では低階調部のＲＤＡＣ抵抗に対し、高階調部のＲＤＡＣ抵抗を小さくする必要があるが、ＤＡＣを高速化するために低階調部の抵抗を小さくすると高階調部の抵抗も小さくする必要があるので、消費電力が大きくなってしまう。
【００２２】
また、出力回路（アナログバッファ）のオフセット電圧に関する技術を開示した非特許文献２が知られている。
この非特許文献２においては、通常のＨ／Ｖ反転駆動に用いられるドライバＩＣ内出力回路（アナログバッファ）のオフセットキャンセルに関する例が開示されている。
この技術では、隣接出力回路を共有する場合、オフセット電圧バラツキが表示上問題となるため、オフセットキャンセルが必要となるだけでなく、回路規模も大きくなりコスト高になる。
【００２３】
本発明は、高速動作が可能で、しかも回路規模の増大、消費電力の増大を抑止可能な駆動回路および表示装置を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、本発明の第１の観点は、デジタルデータをアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を含み、変換データを駆動対象に出力する駆動回路であって、上記ＤＡＣは、高階調部ＤＡＣと、上記高階調ＤＡＣの出力に接続された低階調ＤＡＣを含み、上記高階調ＤＡＣは、正極性側ＤＡＣと負極性側ＤＡＣに分離され、上記低階調ＤＡＣを正極性と負極性で共有し、隣接する出力端子が同極性である。
【００２５】
本発明の第２の観点は、画素がマトリクス状に配置された表示部と、上記表示部を駆動する駆動回路と、を有し、上記駆動回路は、デジタルデータをアナログデータに変換するデジタルアナログコンバータ（ＤＡＣ）を含み、変換データを上記表示部に出力し、上記ＤＡＣは、高階調部ＤＡＣと、上記高階調ＤＡＣの出力に接続された低階調ＤＡＣを含み、上記高階調ＤＡＣは、正極性側ＤＡＣと負極性側ＤＡＣに分離され、上記低階調ＤＡＣを正極性と負極性で共有し、隣接する出力端子が同極性である。
【００２６】
本発明によれば、隣接出力端子が同極性で、かつ、高階調部をＲＤＡＣと低階調部をＣＤＡＣで構成された多階調ＤＡＣとして機能し、正極性および負極性のＲＤＡＣの出力が低階調ＤＡＣに入力される。
【発明の効果】
【００２７】
本発明によれば、高速動作化を実現でき、しかも回路規模の増大、消費電力の増大を抑止することができる利点がある。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
【００２９】
図７は、本発明の実施形態に係るアクティブマトリクス型表示装置の構成例を示す概略図である。
ここでは、たとえば、各画素の電気光学素子として液晶セルを用いたアクティブマトリクス型液晶表示装置に適用した場合を例に採って説明する。
【００３０】
本液晶表示装置１０は、図７に示すように、透明絶縁基板、たとえばガラス基板１上に、液晶セルを含む複数の画素がマトリクス状に配置された有効表示部１１、図７において有効表示部１１の上側に配置されたデータドライバ（水平駆動回路：Ｈドライバ）１２、図７において有効表示部１１の側部に配置された走査ドライバ（垂直駆動回路：Ｖドライバ）１３、複数の電圧を発生する電源回路１４、および表示コントローラ１５等が集積されている。
【００３１】
有効表示部１１は、液晶セルを含む複数の画素がマトリクス状に配列されている。
そして、有効表示部１１は、データドライバ１２、並びに走査ドライバ１３に駆動されるデータラインおよび垂直走査ラインがマトリクス状に配線されている。
【００３２】
図８は、有効表示部１１の具体的な構成の一例を示す図である。
ここでは、図面の簡略化のために、３行（ｎ−１行〜ｎ＋１行）４列（ｍ−２列〜ｍ＋１列）の画素配列の場合を例に採って示している。
図８において、表示部１１には、垂直走査ライン…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…と、データライン…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…とがマトリクス状に配線され、それらの交点部分に単位画素１１３が配置されている。
【００３３】
単位画素１１３は、画素トランジスタである薄膜トランジスタＴＦＴ、液晶セルＬＣおよび保持容量Ｃｓを有する構成となっている。ここで、液晶セルＬＣは、薄膜トランジスタＴＦＴで形成される画素電極（一方の電極）とこれに対向して形成される対向電極（他方の電極）との間で発生する容量を意味する。
【００３４】
薄膜トランジスタＴＦＴは、ゲート電極が垂直走査ライン…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に接続され、ソース電極がデータライン…，１１２ｍ−２，１１２ｍ−１，１１２ｍ，１１２ｍ＋１，…に接続されている。
液晶セルＬＣは、画素電極が薄膜トランジスタＴＦＴのドレイン電極に接続され、対向電極が共通ライン１１４に接続されている。保持容量Ｃｓは、薄膜トランジスタＴＦＴのドレイン電極と共通ライン１１４との間に接続されている。
共通ライン１１４には、ガラス基板１１に駆動回路等と一体的に形成されるＶＣＯＭ回路１１５により所定の交流電圧がコモン電圧Ｖｃｏｍとして与えられる。
【００３５】
垂直走査ライン…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…の各一端は、図７に示す走査ドライバ１４の対応する行の各出力端にそれぞれ接続される。
走査ドライバ１３は、たとえばシフトレジスタを含んで構成され、垂直転送クロックＶＣＫ（図示せず）に同期して順次垂直選択パルスを発生して垂直走査ライン…，１１１ｎ−１，１１１ｎ，１１１ｎ＋１，…に与えることによって垂直走査を行う。
【００３６】
また、表示部１１において、たとえば、データライン…，１１２ｍ−１，１１２ｍ＋１，…の各一端が図７に示すデータドライバ１２の各出力端に接続される。
【００３７】
データドライバ１２は、表示コントローラ１５によるデジタルデータ（たとえばＲデータ、Ｂデータ、およびＧデータを、サンプリングラッチ回路にそれぞれ格納し、たとえば一水平期間（Ｈ）中に３回アナログデータへの変換処理を行い、３つのデータを水平期間内で時分割的に選択して対応するデータラインに出力する。
【００３８】
図９は、本実施形態に係るデータドライバの構成例を示すブロック図である。
【００３９】
データドライバ１３は、図９に示すように、水平転送クロックに同期して各転送段から順次シフトパルス（サンプリングパルス）を出力するシフトレジスタ回路１３１と、表示データをラッチする入力ラッチ回路１３２と、シフトレジスタ回路１３１から与えられるサンプリングパルスにより入力ラッチ回路１３２にラッチされたデジタル画像データを順次サンプリングしてラッチするサンプリングメモリ（ラッチ）回路と、ラッチ信号ＳＬに同期してサンプリングメモリ回路１３３のデータをラッチするホールドメモリ回路１３４と、ホールドメモリ回路１３４にホールドされたデータのレベルレベルシフトするレベルシフト回路１３５と、抵抗ラダー等の基準電圧発生回路１３６と、基準電圧発生回路１３６による基準電圧を受けてレベルシフト作用を受けたデジタル画像データをアナログ画像信号に変換するデジタル／アナログ変換回路（ＤＡＣ）１３７と、アナログ画像データをデータライン１１１に出力する出力回路（アナログバッファ）１３８と、を有する。
【００４０】
なお、本実施形態の特徴的な構成要素である基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバの構成例については、後で詳述する。
【００４１】
電源回路１４は、ＤＣ−ＤＣコンバータを含み、たとえば外部から液晶電圧が供給され、この電圧をマスタクロックＭＣＫや水平同期信号Ｈｓｙｎｃ等に同期して、内部パネル電圧ＶＤＤに昇圧し、パネル内部の各回路に供給する。
【００４２】
表示コントローラ１５は、タイミングジェネレータ等を含み、マスタクロックＭＣＫ、水平同期信号Ｈｓｙｎｃ、垂直同期信号Ｖｓｙｎｃに同期して、データドライバ１２のクロックとして用いられる水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）、走査ドライバ１３のクロックとして用いられる垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を生成し、水平スタートパルスＨＳＴ、水平クロックパルスＨＣＫ（ＨＣＫＸ）をデータドライバ１２に供給し、垂直スタートパルスＶＳＴ、垂直クロックＶＣＫ（ＶＣＫＸ）を走査ドライバ１３に供給する。
【００４３】
ここで、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第１〜第６の構成例について説明する。
【００４４】
液晶表示装置１０のデータドライバ（多出力ドライバＩＣ）１２のドライバ部において、基本的に、隣接出力端子が同極性で、かつ、高階調部をＲＤＡＣと低階調部をＣＤＡＣで構成された多階調ＤＡＣにあって、ＲＤＡＣは正極性と負極性で構成され、ＣＤＡＣが共有されていることを特徴としている。
また、ＣＤＡＣへの入力ノードに正極性と負極性の切り替えスイッチを設けている、ＲＤＡＣを２段階スイッチで出力する、ＣＤＡＣへの入力ノードをプリチャージ可能なスイッチを設けていることを特徴としている。
このような構成とすることで、フィールド反転駆動のような同一極性にて駆動する液晶表示装置において、多階調で高速なＤＡＣを実現することができる。
【００４５】
＜第１構成例＞
図１０は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第１の構成例を示す回路図である。
【００４６】
基準電圧発生回路１３６は正極性側基準電圧発生回路１３６Ｐと負極性側基準電圧発生回路１３６Ｎに分離されている。
同様に、ＤＡＣ１３７は、高階調部をＲＤＡＣ、低階調部をＣＤＡＣで構成された多階調ＤＡＣにおいて、ＲＤＡＣは正極性側ＲＤＡＣ１３７１ＲＰと負極性ＲＤＡＣ１３７１ＲＮで分離し、ＣＤＡＣ１３７２を正極性と負極性で共有している。
出力回路１３８は、ＣＤＡＣ１３７１の出力データを出力する一つのボルテージフォロワ１３８１を含んで構成されている。
【００４７】
基準電圧発生回路１３６Ｐは、抵抗ラダー１３６１Ｐを有する。
抵抗ラダー１３６１Ｐは、最大の基準電圧ＶＨＢの供給端子と最小の基準電圧ＶＨＡの供給端子との間に縦続接続されている複数の抵抗Ｒ１Ｈ〜ＲｎＨを有する。直列接続された２つの抵抗間のノードＲＥＦ１Ｈ〜ＲＥＦｎ＋１Ｈおよび上記２つの供給端子から、値が順次変化する複数の基準電圧ＶＨＡ,ＶＲ１Ｈ,ＶＲ２Ｈ,ＶＲ３Ｈ,・・・，ＶＲｎＨ、ＶＨＢが抵抗ＲＨを介してＲＤＡＣ１３７１Ｐに出力される。
【００４８】
基準電圧発生回路１３６Ｎは、抵抗ラダー１３６１Ｎを有する。
抵抗ラダー１３６１Ｎは、最大の基準電圧ＶＬＢの供給端子と最小の基準電圧ＶＬＡの供給端子との間に縦続接続されている複数の抵抗Ｒ１Ｌ〜ＲｎＬを有する。直列接続された２つの抵抗間のノードＲＥＦ１Ｌ〜ＲＥＦｎ＋１Ｌおよび上記２つの供給端子から、値が順次変化する複数の基準電圧ＶＬＡ,ＶＲ１Ｌ,ＶＲ２Ｌ,ＶＲ３Ｌ,・・・，ＶＲｎＬ、ＶＬＢが出力される。
【００４９】
ＲＤＡＣ１３７１ＲＰは、最大の基準電圧ＶＨＢを選択的に処理するスイッチＳＷＨＰと、最小の基準電圧ＶＨＡを選択的に処理するスイッチＳＷＬＰと、抵抗分圧された基準電圧を並列して選択的に処理するスイッチＳＷ１Ｈ１，ＳＷ１Ｈ２〜ＳＷｎＨ１，ＳＷｎＨ２を有する。またＣはスイッチ両端の容量を示す。
そして、第１系統のスイッチＳＷ１Ｈ１〜ＳＷｎＨ１と第２系統のスイッチＳＷ１Ｈ２〜ＳＷｎＨ２は別出力ラインを有している。
【００５０】
ＲＤＡＣ１３７１ＲＮは、最大の基準電圧ＶＬＢを選択的に処理するスイッチＳＷＨＮと、最小の基準電圧ＶＬＡを選択的に処理するスイッチＳＷＬＮと、抵抗分圧された基準電圧を並列して選択的に処理するスイッチＳＷ１Ｌ１，ＳＷ１Ｌ２〜ＳＷｎＬ１，ＳＷｎＬ２を有する。またＣはスイッチ両端の容量を示す。
そして、第１系統のスイッチＳＷ１Ｈ１〜ＳＷｎＨ１と第２系統のスイッチＳＷ１Ｈ２〜ＳＷｎＨ２は別出力ラインを有している。
【００５１】
そして、ＲＤＡＣ１３７１ＲＰとＲＤＡＣ１３７１ＲＮは、第１系統と第２系統が互いに接続されている。
【００５２】
ＣＤＡＣ１３７２は、キャパシタＣ１〜Ｃｎと、キャパシタＣ１〜Ｃｎに対して並列に接続され、ＲＤＡＣ１３７１ＲＰとＲＤＡＣ１３７１ＲＮの、第１系統と第２系統の出力を受けて選択的に処理するスイッチＳＷ１群およびスイッチＳＷ２群と、スイッチＳＷ３とを有する。
【００５３】
このように、図１０の第１の構成例は、高階調部のＲＡＤＣは正極性と負極性で分離し、低階調部のＣＤＡＣを正極性と負極性で共有する。
この際に、スイッチは相補型のＣＭＯＳにする必要があるが、ＣＤＡＣ容量を正極性と負極性で共用できるので、全体の回路規模は小さくすることができる。
また、スイッチをＣＭＯＳにすることで、スイッチを閉じる際に生じるフィードスルーを低減することが可能なので、出力精度を向上させることができる。
【００５４】
ちなみに、図１０の回路において、ＲＤＡＣの階調数を正負各６ビット、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋６４＋６４）×４００＋（１＋１６）×４００）×Ｃｐ＝５８８００×Ｃｐ、となる。
【００５５】
＜第２構成例＞
図１１は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第２の構成例を示す回路図である。
【００５６】
第２の構成例では、第１の構成例の構成に加えて、低階調部のＣＤＡＣ１３７１の前に、高階調部の正極性ＲＤＡＣ１３７１ＲＰと負極性ＲＤＡＣ１３７１ＲＮを分離するスイッチＳＷ１１〜ＳＷ１４を設けることで、ＲＤＡＣ部のスイッチ抵抗は増加するものの、スイッチの寄生容量を大幅に低減させることができるので、高速に動作する事が可能である。
寄生容量を低減可能な理由は、正極性が動作している場合、負極性ＲＤＡＣに付随するスイッチの寄生容量を、負極性が動作している場合、正極性ＲＤＡＣに付随するスイッチの寄生容量が見えなくなるためである。
【００５７】
＜第３構成例＞
図１２は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第３の構成例を示す回路図である。
【００５８】
第３の構成例では、第１の構成例の構成に加えて、正極性と負極性にある高階調部ＲＤＡＣの階調選択スイッチＳＷ２１〜ＳＷ２４を、さらに高階調部選択用と低階調部選択用に分離し、２段階にしている。
これにより、従来までぶら下がっていた全階調の選択スイッチが半分以下になるので、高速に駆動することが可能になる。
【００５９】
ちなみに、図１２の回路において、ＲＤＡＣの階調数を正負各６ビットで３ビットごとに分離し、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋８＋１＋８＋８）×４００＋（１＋１６）×４００）×Ｃｐ＝１７６００×Ｃｐ、となる。
【００６０】
＜第４構成例＞
図１３は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第４の構成例を示す回路図である。
【００６１】
第４の構成例は、第２の構成例と第３の構成例とを組み合わせた構成を有する。
このように、第２の構成例と第３の構成例とを組み合わせることで更なる高速動作が可能となる。
【００６２】
ちなみに、図１３の回路において、ＲＤＡＣの階調数を正負各６ビットで３ビットごとに分離し、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋８＋１＋８＋４）×４００＋（１＋１６）×４００）×Ｃｐ＝１６０００×Ｃｐ、となる。
【００６３】
＜第５構成例＞
図１４は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第５の構成例を示す回路図である。
【００６４】
第４の構成では、第１の構成例の構成に加えて、低階調部のＣＤＡＣへの入力ノードを出力する極性の中間電位にプリチャージするスイッチＳＷ３１〜ＳＷ３４を設けることで、もっとも出力精度が重要視される中間電位の出力精度が上昇すると共に、静定時間を短くすることができる。スイッチＳＷ３１、ＳＷ３２が正中間電位を選択的に供給し、スイッチＳＷ３３、ＳＷ３４が負中間電位を選択的に供給する。
【００６５】
ちなみに、図１４の回路において、ＲＤＡＣの階調数を正負各６ビットし、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋６４＋６４＋２）×４００＋（１＋１６）×４００）×Ｃｐ＝５９６００×Ｃｐ、となる。
【００６６】
＜第６構成例＞
図１５は、本実施形態に係るデータドライバの基準電圧発生回路１３６、ＤＡＣ１３７、および出力回路１３８からなるドライバ部の第６の構成例を示す回路図である。
【００６７】
第５の構成例は、第２の構成例と第３の構成例とを組み合わせた構成を有する。
このように、第２の構成例と第３の構成例とを組み合わせることで更なる高速動作が可能となる。
【００６８】
ちなみに、図１５の回路において、ＲＤＡＣの階調数を正負各６ビットで３ビットごとに分離し、ＣＤＡＣの階調数を正負４ビットとして、出力Ｖｏｕｔの総数が４００本とした場合、全てのＶｏｕｔが出力するためには、スイッチの寄生容量として、Ｃ＝（（２＋８＋１＋８＋４＋２）×４００＋（１＋１６）×４００）×Ｃｐ＝１６８００×Ｃｐ、となる。
【００６９】
また、上記構成例では出力する極性の中間電位にプリチャージしたが、毎回プリチャージする必要はなく、出力が極性反転するときにのみ、プリチャージしても良い。
また、出力が極性反転するときは、出力する極性の中間電位でなくても正極性と負極性を含めた映像信号のセンター電位にプリチャージしても良い。この場合、プリチャージ信号は１つなので、プリチャージ用のスイッチが減り、回路規模が小さくなる利点がある。
【００７０】
図１６は、本実施形態に係る第６の構成例における正極性側ＲＤＡＣ１３７１ＲＰの所望のスイッチをオンし、ＣＤＡＣ１３７２のスイッチＳＷ１をオンにしたときの状態を示す図である。
また、図１７は、図１６の回路のタイミングチャートである。
なお、図１６においては、ＲＤＡＣ１３７１ＲＰのスイッチをＡ１（ＳＷ１１、ＳＷ１２）、所定段のスイッチＳＷｎＨ１，ＳＷｎＨ２をオンしたときの状態を示している。
また、ここでは、ＲＤＡＣ１３７１ＲＰ，ＲＤＡＣ１３７１ＲＮのスイッチをＡ１〜Ａ３として表し、ＣＤＡＣ１３７２のスイッチをＢ１、Ｂ２、Ｂ３として表している。
また、スイッチＳＷ３１、ＳＷ３２をＣＷ１、スイッチＳＷ３３，ＳＷ３４をＣＷ２として表している。
【００７１】
この例においては、図１７からもわかるように、出力が極性反転するときにのみ、プリチャージしており、応答性よく高速に正極性出力および負極性出力を得ることができる。
装置において、多階調で高速なＤＡＣを実現することができ、今後の多画素化や高フレームレート化に対応可能である。
【００７２】
以上説明したように、本実施形態によれば、液晶表示装置１０のデータドライバ（多出力ドライバＩＣ）１２のドライバ部において、基本的に、隣接出力端子が同極性で、かつ、高階調部をＲＤＡＣと低階調部をＣＤＡＣで構成された多階調ＤＡＣにあって、ＲＤＡＣは正極性と負極性で構成され、ＣＤＡＣが共有され、さらには、ＣＤＡＣへの入力ノードに正極性と負極性の切り替えスイッチを設けている、ＲＤＡＣを２段階スイッチで出力する、ＣＤＡＣへの入力ノードをプリチャージ可能なスイッチを設けていることから、以下の効果を得ることができる。
【００７３】
すなわち、本方式を用いることにより、フィールド反転駆動のような同一極性にて駆動する液晶表示装置において、多階調で高速なＤＡＣを実現することができ、今後の多画素化や高フレームレート化に対応可能である。
【００７４】
また、Ｈライン反転駆動やフィールド反転駆動のようなデータドライバ（多出力ドライバＩＣ）の隣接出力端子が同一極性の場合を前提にしているが、第３、第４の構成例では、隣接出力端子が異なる極性でも効果が期待でき、ＣＯＭ反転駆動のような極性の駆動においても適用が可能なだけでなく、極性反転駆動を行わない有機ＥＬ等の画像表示装置の多出力ドライバＩＣにも適用することが可能である。
【００７５】
また、本実施形態においては、１０ビットを例に説明したが、ＲＤＡＣが８ビットでＣＤＡＣが４ビットのような計１２ビットとなるような更なる多階調化でも対応可能である。
【００７６】
なお、上記実施形態では、アクティブマトリクス型液晶表示装置に適用した場合を例に採って説明したが、これに限定されるものではなく、エレクトロルミネッセンス（ＥＬ）素子を各画素の電気光学素子として用いたＥＬ表示装置などの他のアクティブマトリクス型表示装置にも同様に適用可能である。
【００７７】
またさらに、上記実施形態に係るアクティブマトリクス型液晶表示装置に代表されるアクティブマトリクス型表示装置は、パーソナルコンピュータ、ワードプロセッサ等のＯＡ機器やテレビジョン受像機などのディスプレイとして用いられる外、特に装置本体の小型化、コンパクト化が進められている携帯電話機やＰＤＡなどの携帯端末の表示部として用いて好適なものである。
【図面の簡単な説明】
【００７８】
【図１】Ｈ／Ｖ反転駆動（ドット反転駆動）を概念的に示す図である。
【図２】Ｈライン反転駆動を概念的に示す図である。
【図３】フィールド反転駆動を概念的に示す図である。
【図４】Ｈ／Ｖ反転駆動に対応した６ビット程度の低階調の抵抗ストリングＤＡＣ（ＲＤＡＣ）と出力回路の構成例を示す図である。
【図５】Ｈ／Ｖ反転駆動に対応した多階調部がＲＤＡＣで、低階調部がＣＤＡＣで成る１０ビットビット程度のＤＡＣと出力回路の構成例を示す図である。
【図６】Ｈライン反転駆動やＶ反転駆動（フィールド反転駆動）を行うマイクロディスプレイに対応した多階調部がＲＤＡＣで低階調部がＣＤＡＣで成る１０ビット程度のＤＡＣと出力回路の構成例を示す図である。
【図７】本発明の実施形態に係るアクティブマトリクス型表示装置の構成例を示す概略図である。
【図８】有効表示部の具体的な構成の一例を示す図である。
【図９】本実施形態に係るデータドライバの構成例を示すブロック図である。
【図１０】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第１の構成例を示す回路図である。
【図１１】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第２の構成例を示す回路図である。
【図１２】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第３の構成例を示す回路図である。
【図１３】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第４の構成例を示す回路図である。
【図１４】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第５の構成例を示す回路図である。
【図１５】本実施形態に係るデータドライバの基準電圧発生回路、ＤＡＣ、および出力回路からなるドライバ部の第６の構成例を示す回路図である。
【図１６】本実施形態に係る第６の構成例における正極性側ＲＤＡＣの所望のスイッチをオンし、ＣＤＡＣのスイッチＳＷ１をオンにしたときの状態を示す図である。
【図１７】図１６の回路のタイミングチャートである。
【符号の説明】
【００７９】
１０・・・液晶表示装置、１１・・・有効表示部、１２・・・データドライバ、１３・・・走査ドライバ、１４・・・電源回路、１５・・・表示コントローラ、１３１・・・シフトレジスタ回路、１３２・・・入力ラッチ回路、１３３・・・サンプリングメモリ（ラッチ）回路、１３４・・・ホールドメモリ回路、１３５・・・レベルシフト回路、１３６・・・基準電圧発生回路、１３７・・・デジタル／アナログ変換回路（ＤＡＣ）、１３８・・・出力回路（アナログバッファ）、１３６Ｐ・・・正極性側基準電圧発生回路、１３６Ｎ・・・負極性側基準電圧発生回路、１３７１ＲＰ・・・正極性側ＲＤＡＣ、１３７１ＲＮ・・・負極性ＲＤＡＣ、１３７２・・・ＣＤＡＣ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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