(57)【要約】【課題】煩雑な処理を経ることなく平坦化された層間絶縁膜の上層側と下層側とを的確に電気的に接続することができる電気光学装置を提供する。【解決手段】ＴＦＴ基板１０に、半導体膜或いは導電体膜の少なくとも何れかを用いた複数の層（第１〜第５層）が形成され、さらに、各層の層間に下地絶縁膜１２及び第１〜第３層間絶縁膜４１〜４３がそれぞれ形成されている。各層間絶縁膜に適宜開孔されるコンタクトホールを介して各層間が電気的に接続されることにより、画素領域１０ａには、ＴＦＴ３０、蓄積容量７０、及び画素電極９ａ等が形成され、周辺領域１０ｂには、ＴＦＴ３０ｐ，３０ｎ等が形成される。その際、ＣＭＰ法を用いて第２，第３層間絶縁膜４２，４３をそれぞれ平坦化処理し、これら平坦化処理した第２，第３層間絶縁膜４２，４３に対しては画素領域１０ａのみにコンタクトホール８３，８４を開孔する。【選択図】図１
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【特許請求の範囲】
【請求項１】
画素領域と当該画素領域に連設する周辺領域とが同一の基板上に設定され、前記画素領域に設定間隔で複数配列された第１の積層構造体と、前記周辺領域に前記第１の積層構造体とは異なる間隔で複数配列された第２の積層構造体とが、前記基板に形成された複数の層と前記各層の間にそれぞれ形成された層間絶縁膜とをそれぞれ具備して構成された電気光学装置において、
前記層間絶縁膜のうちの少なくとも１つの膜は平坦化処理され、
前記平坦化処理された層間絶縁膜は当該層間絶縁膜の上層側と下層側の層間を電気的に接続するコンタクトホールを前記画素領域のみに有することを特徴とする電気光学装置。
【請求項２】
前記平坦化された層間絶縁膜は、化学的機械研磨法を用いて平坦化処理されていることを特徴とする請求項１記載の電気光学装置。
【請求項３】
前記画素領域に配列された前記第１の積層構造体間の前記間隔は、前記周辺領域に配列された前記第２の積層構造体間の間隔よりも大きいことを特徴とする請求項２記載の電気光学装置。
【請求項４】
前記複数の層間絶縁膜のうちの少なくとも最上層に形成される前記層間絶縁膜が平坦化処理されていることを特徴とする請求項１乃至請求項３の何れか１項に記載の電気光学装置。
【請求項５】
前記第１の積層構造体は、画素に対応するスイッチング素子と、
前記スイッチング素子に対応して最上層に形成される画素電極と、
前記画素電極の下層側に前記層間絶縁膜を介して形成され、前記スイッチング素子と電気的に接続する中継層とを具備し、
前記平坦化処理された層間絶縁膜は、前記画素電極と前記中継層との間に介在する層間絶縁膜であり、前記コンタクトホールを介して前記画素電極と前記中継層とが電気的に接続されていることを特徴とする請求項１乃至請求項４の何れか１項に記載の電気光学装置。
【請求項６】
画素領域と当該画素領域に連設する周辺領域とが同一の基板上に設定され、前記画素領域に設定間隔で複数配列された第１の積層構造体と、前記周辺領域に前記第１の積層構造体とは異なる間隔で複数配列された第２の積層構造体とが、前記基板に形成された複数の層と前記各層の間にそれぞれ形成された層間絶縁膜とをそれぞれ具備して構成された電気光学装置であって、前記層間絶縁膜のうちの少なくとも１つの膜は平坦化処理され、前記平坦化処理された層間絶縁膜は当該層間絶縁膜の上層側と下層側の層間を電気的に接続するコンタクトホールを前記画素領域のみに有する電気光学装置を用いて構成したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に積層形成される複数の層を電気的に絶縁する層間絶縁膜の少なくとも１つが平坦化処理された電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
液晶装置等の電気光学装置は、一対の基板間に液晶等の電気光学物質が挟持されてなり、一方の基板には、ＴＦＴ（薄膜トランジスタ）等からなるスイッチング素子で駆動される複数の画素電極がマトリクス状に設けられている。ここで、画素電極等が形成される基板の表面に凹凸等が存在すると、液晶の配向不良等による表示不良を招く。より詳細には、例えば、液晶装置において、画素電極等が形成される基板表面に凹凸が存在すると、その上層に積層される配向膜の表面にも凹凸が形成されてしまう。その結果、ラビング処理時における配向膜のラビングむらを招き、当該ラビング処理により規定される液晶の配向不良が引き起こされて、最終的には画像表示品質の低下を招く虞がある。
【０００３】
また、近年、この種の基板に形成される回路等においては高集積化が進んでいるが、このような高集積な回路等を製造するときにおいても、基板表面に凹凸が存在すると、フォトレジストを用いてパターニングする際のフォーカスマージンが極端に狭くなり、例えば、０．３５μｍ以下の微細なパターンを形成することが困難となる場合がある。
【０００４】
従って、この種の電気光学装置を構成する基板においては、一般に、基板表面の凹凸を抑制するため、半導体膜や導電体膜等からなる各層の層間を電気的に絶縁する層間絶縁膜に対し、適宜、平坦化処理が行われる。この種の層間絶縁膜に対する平坦化処理法として、従来より、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法が広く用いられている。
【０００５】
ところで、層間絶縁膜の表面（上層面）には、下層側に形成されるＴＦＴ等の配列の疎密差等に起因して疎密状態が異なる凹凸が形成されることがある。特に、画素電極等が形成される画素領域の周辺に、各種駆動回路等が形成される周辺領域を一体に備えた基板においては、通常、各領域に形成されるＴＦＴ等の配列の疎密状態が異なるため、その上層に形成される層間絶縁膜の凹凸の疎密状態が領域によって顕著に異なる。そして、このように凹凸の疎密状態が異なる領域を備えた層間絶縁膜の表面にＣＭＰ法を用いて平坦化処理を行うと、凹凸が密な領域の膜厚が疎な領域の膜厚よりも相対的に厚くなる、所謂グローバル段差が発生する場合がある。このグローバル段差は、例えば、数百ｎｍ（数千オングストローム）程度となる場合があり、このようなグローバル段差に、平坦化処理による膜厚の製造誤差が加わると、コンタクトホールを開孔する際に許容される層間絶縁膜の膜厚の誤差範囲を超えてしまう場合がある。そして、このような層間絶縁膜にコンタクトホールを開孔すると、層間絶縁膜の下層側の層にコンタクトホールが到達しなかったり（コンタクトオープン不良が発生したり）、前記下層側の層をコンタクトホールが貫通してしまう等の虞がある。
【０００６】
これに対処し、例えば、特許文献１には、ＴＦＴ基板上にＴＦＴを形成し、その上層に研磨処理に対するストッパ層を兼ねたデータ線を形成し、その上層に平坦化膜としての一の層間絶縁膜を形成し、当該層間絶縁膜をデータ線が露出するまで研磨し、研磨後の層間絶縁膜の上層に他の層間絶縁膜を形成することにより、膜厚が高精度に管理された平坦な層間絶縁膜を形成する技術が開示されている。
【特許文献１】特開２０００−２５８７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述の特許文献１に開示された技術では、平坦化処理される層間絶縁膜の下層にデータ線等のストッパ層を必要とし、しかも、１層の層間絶縁膜を形成するために複数の成膜工程を必要とするため処理が煩雑化する。
【０００８】
本発明は上記事情に鑑みてなされたもので、煩雑な処理を経ることなく平坦化された層間絶縁膜の上層側と下層側とを的確に電気的に接続することができる電気光学装置及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の電気光学装置は、画素領域と当該画素領域に連設する周辺領域とが同一の基板上に設定され、前記画素領域に設定間隔で複数配列された第１の積層構造体と、前記周辺領域に前記第１の積層構造体とは異なる間隔で複数配列された第２の積層構造体とが、前記基板に形成された複数の層と前記各層の間にそれぞれ形成された層間絶縁膜とをそれぞれ具備して構成された電気光学装置において、前記層間絶縁膜のうちの少なくとも１つの膜は平坦化処理され、前記平坦化処理された層間絶縁膜は当該層間絶縁膜の上層側と下層側の層間を電気的に接続するコンタクトホールを前記画素領域のみに有することを特徴とする。
【００１０】
このような構成によれば、層間絶縁膜の平坦化処理によって画素領域と周辺領域との間にグローバル段差が発生した場合にも、当該グローバル段差の影響を受けることなく、前記層間絶縁膜の上層側と下層側との電気的な接続を、コンタクトホールを介して好適に実現することができる。すなわち、層間絶縁膜に平坦化処理を行う際の膜厚は、画素領域において、当該画素領域にのみコンタクトホールを開口する場合に許容される誤差範囲内の膜厚に管理すればよく、このように管理された層間絶縁膜に対し画素領域でのみコンタクトホールを開孔することにより、層間絶縁膜の上層側と下層側との電気的な接続を好適に実現することができる。
【００１１】
前記平坦化された層間絶縁膜は、化学的機械研磨法を用いて平坦化処理されていることが望ましい。
【００１２】
このような構成によれば、平坦化処理を好適に行うことができる。
【００１３】
前記画素領域に配列された前記第１の積層構造体間の前記間隔は、前記周辺領域に配列された前記第２の積層構造体間の間隔よりも大きいことが望ましい。
【００１４】
このような構成によれば、化学的機械研磨法を用いて層間絶縁膜を平坦化処理した際に、画素領域の膜厚が周辺領域の膜厚よりも相対的に薄くなるため、コンタクトホールを開孔が容易なものとなる。
【００１５】
前記複数の層間絶縁膜のうちの少なくとも最上層に形成される前記層間絶縁膜が平坦化処理されていることが望ましい。
【００１６】
このような構成によれば、画素領域の表面を好適に平坦化させることができる。
【００１７】
また、前記第１の積層構造体は、画素に対応するスイッチング素子と、前記スイッチング素子に対応して最上層に形成される画素電極と、前記画素電極の下層側に前記層間絶縁膜を介して形成され、前記スイッチング素子と電気的に接続する中継層とを具備し、前記平坦化処理された層間絶縁膜は、前記画素電極と前記中継層との間に介在する層間絶縁膜であり、前記コンタクトホールを介して前記画素電極と前記中継層とが電気的に接続されていることが望ましい。
【００１８】
このような構成によれば、画素電極とスイッチング素子との電気的な接続を好適に実現することができ、しかも、画素電極を好適に平坦化することができる。
【００１９】
本発明の電子機器は、画素領域と当該画素領域に連設する周辺領域とが同一の基板上に設定され、前記画素領域に設定間隔で複数配列された第１の積層構造体と、前記周辺領域に前記第１の積層構造体とは異なる間隔で複数配列された第２の積層構造体とが、前記基板に形成された複数の層と前記各層の間にそれぞれ形成された層間絶縁膜とをそれぞれ具備して構成された電気光学装置であって、前記層間絶縁膜のうちの少なくとも１つの膜は平坦化処理され、前記平坦化処理された層間絶縁膜は当該層間絶縁膜の上層側と下層側の層間を電気的に接続するコンタクトホールを前記画素領域のみに有する電気光学装置を用いて構成したことを特徴とする。
【００２０】
このような構成によれば、層間絶縁膜の上層側と下層側との電気的な接続がコンタクトホールを介して好適に行われ、高品位の画像表示が可能である。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明の形態を説明する。図面は本発明の一形態に係わり、図１は液晶装置の画素領域及び周辺領域の要部を示す断面図、図２は液晶装置を対向基板側から見た平面図、図３は液晶装置を図２のＨ−Ｈ’線の位置で切断して示す断面図、図４は液晶装置の画素領域に複数の画素を構成する各種素子及び配線等の等価回路図、図５は液晶装置の周辺領域にデータ線駆動回路や走査線駆動回路を構成する２段のＣＭＯＳインバータの等価回路図、図６はＴＦＴ基板に形成された隣接する複数画素について各層の成膜パターンを示す平面図、図７はＴＦＴ基板に形成されたＣＭＯＳインバータ回路について各層の成膜パターンを示す平面図、図８は第２層間絶縁膜を平坦化処理する前のＴＦＴ基板を図２のＩ−Ｉ’線に沿って示す概略図、図９はＣＭＰ処理時にＴＦＴ基板の各部に作用する圧力状態を示す説明図、図１０は投写型カラー表示装置の概略構成図である。なお、上記各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめている。
【００２２】
先ず、図２乃至図５を参照して、本実施の形態の電気光学装置である液晶装置１００の全体構成について説明する。
【００２３】
図２及び図３に示すように、液晶装置１００は、例えば、石英基板、ガラス基板、シリコン基板を用いたＴＦＴ基板１０と、例えばガラス基板や石英基板を用いた対向基板２０とを有する。これらＴＦＴ基板１０と対向基板２０とは互いに対向配置され、シール材５２を介して貼り合わされている。また、シール材５２の内側において、ＴＦＴ基板１０と対向基板２０との間には液晶５０が介在されている。
【００２４】
ここで、図２及び図３に示すように、ＴＦＴ基板１０は、液晶装置１００の有効画素領域１５０に対応する領域が画素領域１０ａとして設定され、さらに、画素領域１０ａを囲繞する領域が周辺領域１０ｂとして設定されている。
【００２５】
ＴＦＴ基板１０の画素領域１０ａ内には、画素を構成する複数の画素電極（ＩＴＯ）９ａ等がマトリクス状に配置されている。また、ＴＦＴ基板１０には、画素電極９ａの上層に、ラビング処理が施された配向膜１６が設けられている。一方、対向基板２０には、ＴＦＴ基板１０との対向面全面に、対向電極（ＩＴＯ）２１が設けられ、さらに、対向電極２１の上層にラビング処理が施された配向膜２２が設けられている。各配向膜１６，２２は、例えばポリイミド膜等の透明な有機膜からなる。
【００２６】
図４に示すように、ＴＦＴ基板１０の画素領域１０ａには、複数本の走査線１１ａと複数本のデータ線６ａとが交差するように配線され、走査線１１ａとデータ線６ａとで区画された領域に画素電極９ａがマトリクス状に配置されている。そして、走査線１１ａとデータ線６ａの各交差部分に対応して薄膜トランジスタ（ＴＦＴ）３０が設けられ、このＴＦＴ３０に画素電極９ａが接続されている。
【００２７】
ＴＦＴ３０は走査線１１ａのＯＮ信号によってオンとなり、これにより、データ線６ａに供給された画像信号が画素電極９ａに供給される。この画素電極９ａと対向基板２０に設けられた対向電極２１との間の電圧が液晶５０に印加される。また、画素電極９ａと並列に蓄積容量７０が設けられている。蓄積容量７０によって、液晶５０に印加される電圧の保持時間が延長され、例えば、画像信号が画素電極９ａに供給される時間よりも３桁も長い時間の保持が可能となる。
【００２８】
また、図２及び図３に示すように、対向基板２０には液晶装置１００の有効画素領域１５０を区画する額縁としての遮光膜５３が設けられている。また、対向基板２０には遮光膜２３も設けられている。
【００２９】
遮光膜５３の外側の領域には液晶を封入するシール材５２が、ＴＦＴ基板１０と対向基板２０との間に形成されている。シール材５２は、対向基板２０の輪郭形状に略一致するように配置され、ＴＦＴ基板１０と対向基板２０とを相互に固着する。シール材５２は、例えば、所謂液晶注入方式の場合は、ＴＦＴ基板１０の１辺の一部において欠落しており、液晶５０を注入するための液晶注入口１０８が形成される。貼り合わされたＴＦＴ基板１０及び対向基板２０の相互の間隙には、液晶注入口１０８より液晶が注入される。液晶注入後に、液晶注入口１０８を封止材１０９で封止するようになっている。
【００３０】
ＴＦＴ基板１０の周辺領域１０ｂには、データ線６ａに画像信号を所定のタイミングで供給することにより該データ線６ａを駆動するデータ線駆動回路１０１と、外部回路との接続のための外部接続端子１０２とがＴＦＴ基板１０の一辺に沿って設けられている。また、ＴＦＴ基板１０の周辺領域１０ｂには、データ線駆動回路１０１が設けられた一辺に隣接する二辺に沿って、走査線１１ａ及びゲート電極３ａを駆動する走査線駆動回路１０３，１０４が設けられている。本実施の形態において、データ線駆動回路１０１及び外部接続端子１０２はシール材５２の外側に設けられ、各走査線駆動回路１０３，１０４は、シール材５２の内側の遮光膜５３に対向する位置に形成されている。
【００３１】
ここで、データ線駆動回路１０１及び走査線駆動回路１０３，１０４（以下、これらを総称して周辺回路ともいう）は、複数組のインバータ回路１８０（図５参照）を有する。インバータ回路１８０は、例えば、Ｐ型のＴＦＴ３０ｐとＮ型のＴＦＴ３０ｎとからなるＣＭＯＳ（complementary metal oxide semiconductor）回路で構成されている。なお、このインバータ回路１８０は、ＣＭＯＳ回路を２段以上組み合わせて構成されるものでもよい。
【００３２】
また、ＴＦＴ基板１０の周辺領域１０ｂには、データ線駆動回路１０１、走査線駆動回路１０３，１０４、外部接続端子１０２及び上下導通端子１０７を接続する配線１０５が、遮光膜５３の三辺に対向して設けられている。上下導通端子１０７は、ＴＦＴ基板１０側において、シール材５２のコーナー部の４箇所に形成される。そして、ＴＦＴ基板１０と対向基板２０相互間には、下端が上下導通端子１０７に接触し、上端が対向電極２１に接触する上下導通材１０６が設けられており、上下導通材１０６によって、ＴＦＴ基板１０と対向基板２０との間で電気的な導通がとられている。
【００３３】
図６に示すように、画素電極９ａは、ＴＦＴ基板１０の画素領域１０ａに、マトリクス状に複数設けられており、画素電極９ａの縦横の境界に各々沿ってデータ線６ａ（図６の極太破線）及び走査線１１ａ（図６の破線）が設けられている。また、走査線１１ａは、ＴＦＴ３０を構成する半導体層１ａのうちチャネル領域１ａ’に対向するゲート電極３ａ（図６の細線）に電気的に接続されている。すなわち、走査線１１ａとデータ線６ａとの公差する箇所にはそれぞれ、走査線１１ａに接続されたゲート電極３ａとチャネル領域１ａ’とが対向配置されて画素スイッチング用のＴＦＴ３０が構成されている。
【００３４】
ＴＦＴ基板１０の画素領域１０ａには、ＴＦＴ３０や画素電極９ａの他、これらを含む各種の構成が積層構造をなして備えられている。この積層構造は、図１に示すように、下層から順に、走査線１１ａを含む第１層、ゲート電極３ａを含むＴＦＴ３０等を含む第２層、データ線６ａ等を含む第３層、蓄積容量７０を含む第４層、画素電極９ａ及び配向膜１６等を含む第５層を有する。また、第１層及び第２層間には下地絶縁膜１２が、第２層及び第３層間には第１層間絶縁膜４１が、第３層及び第４層間には第２層間絶縁膜４２が、第４層及び第５層間には第３層間絶縁膜４３が、それぞれ設けられており、前述の各要素間が短絡することを防止している。また、これら各種の絶縁膜１２、４１、４２及び４３には、例えば、ＴＦＴ３０の半導体層１ａ中の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール等も設けられている。
【００３５】
一方、図１及び図７に示すように、ＴＦＴ基板１０の周辺領域１０ｂにおいて、周辺回路１０１，１０３，１０４の各インバータ回路１８０を構成するＰ型のＴＦＴ３０ｐ及びＮ型のＴＦＴ３０ｎの各半導体層１ｐａ，１ｎａは、下地絶縁膜１２の上層に島状に形成されている。ＴＦＴ３０ｐ，３０ｎには、高電位線１７１と低電位線１７２がコンタクトホール１６３，１６４を介して半導体層１ｐａ，１ｎａのソース領域に電気的にそれぞれ接続されている。また、入力配線１６６はゲート電極３ｐａ，３ｎａにそれぞれ接続されており、出力配線１６７は、コンタクトホール１６８，１６９を介して、半導体層１ｐａ，１ｎａのドレイン領域に電気的にそれぞれ接続されている。
【００３６】
このような周辺回路１０１，１０３，１０４も、画素領域１０ａと同様なプロセスを経て形成されるため、周辺領域１０ｂにも層間絶縁膜４１〜４３等が形成される。以下では、これらＴＦＴ基板１０の画素領域１０ａ及び周辺領域１０ｂに形成される各要素について、図１を参照して下層から順に説明を行う。なお、図１には、周辺領域１０ｂに形成される周辺回路の一例として、走査線駆動回路１０３が示されている。
【００３７】
（第１層）
図１に示すように、画素領域１０ａにおいて、第１層には、例えば、Ｔｉ（チタン）、Ｃｒ（クロム）、Ｗ（タングステン）、Ｔａ（タンタル）、Ｍｏ（モリブデン）等の高融点金属のうちの少なくとも一つを含む、金属単体、合金、金属シリサイド、ポリシリサイド、これらを積層したもの、或いは導電性ポリシリコン等からなる走査線１１ａが設けられている。この走査線１１ａは、平面的には、図６のＸ方向に沿うように、ストライプ状にパターニングされていると共に、データ線６ａに沿って図５のＹ方向に延びる突出部を有している。なお、隣接する走査線１１ａから延びる突出部は相互に接続されることはなく、したがって、該走査線１１ａは１本１本分断されている。
【００３８】
これにより、走査線１１ａは、同一行に存在するＴＦＴ３０のＯＮ・ＯＦＦを一斉に制御する機能を有することになる。また、走査線１１ａは、画素電極９ａが形成されない領域を略埋めるように形成されていることから、ＴＦＴ３０に下側から入射しようとする光を遮る機能をも有している。これにより、ＴＦＴ３０の半導体層１ａにおける光リーク電流の発生を抑制し、フリッカ等のない高品質な画像表示が可能となる。
【００３９】
一方、周辺領域１０ｂにおいて、走査線１１ａと同層である第１層には、例えば該走査線１１ａと同一膜によって、各ＴＦＴ３０ｐ，３０ｎの半導体層１ｐａ，１ｎａに対向する遮光膜１５０ｐ，１５０ｎが形成されている。
【００４０】
（第２層）
画素領域１０ａにおいて、第２層には、ゲート電極３ａを含むＴＦＴ３０が設けられている。ＴＦＴ３０は、図１に示すように、例えば、ＬＤＤ（Lightly Doped Drain）構造を有しており、その構成要素としては、上述したゲート電極３ａ、例えばポリシリコン膜からなりゲート電極３ａからの電界によりチャネルが形成される半導体層１ａのチャネル領域１ａ’、ゲート電極３ａと半導体層１ａとを絶縁するゲート絶縁膜を含む絶縁膜２、半導体層１ａにおける低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃ並びに高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅを備えている。
【００４１】
一方、周辺領域１０ｂにおいて、ＴＦＴ３０と同層である第２層には、ＴＦＴ３０ｐ及びＴＦＴ３０ｎが設けられている。このＴＦＴ３０ｐ，３０ｎは、ＴＦＴ３０と同様、ＬＤＤ構造を有しており、上述のゲート電極３ａ、絶縁膜２、及び半導体層１ａとそれぞれ同一膜で形成されたゲート電極３ｐａ，３ｎａ、絶縁膜２、半導体層１ｐａ，１ｎａを有し、半導体層１ｐａ，１ｎａに形成されるチャネル領域１ｐａ’，１ｎａ’の両側に、低濃度ソース領域１ｐｂ，１ｎｂ及び低濃度ドレイン領域１ｐｃ，１ｎｃ並びに高濃度ソース領域１ｐｄ，１ｎｄ及び高濃度ドレイン領域１ｐｅ，１ｎｅをそれぞれ備えている。
【００４２】
ここで、ＴＦＴ３０，３０ｎの低濃度ソース領域１ｂ，１ｎｂ、及び低濃度ドレイン領域１ｃ，１ｎｃは、半導体層１ｐａをレジストマスクで覆った状態で、半導体層１ａ，１ｎａに対し、ゲート電極３ａ，３ｎａをマスクとして低濃度Ｎ型の不純物イオン（リンイオン）を打ち込むことにより自己整合的に形成される。また、高濃度ソース領域１ｄ，１ｎｄ、及び高濃度ドレイン領域１ｅ，１ｎｅは、半導体層１ｐａ、及びゲート電極３ａ，３ｎａを覆うレジストマスクを形成し、半導体層１ａ，１ｎａに対し、高濃度Ｎ型の不純物イオン（リンイオン）を打ち込むことにより形成される。一方、ＴＦＴ３０ｐの低濃度ソース領域１ｐｂ、及び低濃度ドレイン領域１ｐｃは、半導体層１ａ，１ｎａをレジストマスクで覆った状態で、半導体層１ｐａに対し、ゲート電極３ｐａをマスクとして低濃度Ｐ型の不純物イオン（ボロンイオン）を打ち込むことにより自己整合的に形成される。また、高濃度ソース領域１ｐｄ、及び高濃度ドレイン領域１ｐｅは、半導体層１ａ，１ｎａ、及びゲート電極３ｐａを覆うレジストマスクを形成し、半導体層１ｐａに対し、高濃度Ｐ型の不純物イオン（ボロンイオン）を打ち込むことにより形成される。
【００４３】
なお、上述のＴＦＴ３０は、好ましくは図１に示したようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ及び低濃度ドレイン領域１ｃに不純物の打ち込みを行わないオフセット構造をもってよいし、ゲート電極３ａをマスクとして高濃度で不純物を打ち込み、自己整合的に高濃度ソース領域及び高濃度ドレイン領域を形成するセルフアライン型のＴＦＴであってもよい。また、本実施形態では、画素スイッチング用ＴＦＴ３０のゲート電極を、高濃度ソース領域１ｄ及び高濃度ドレイン領域１ｅ間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。このようにデュアルゲート、あるいはトリプルゲート以上でＴＦＴを構成すれば、チャネルとソース及びドレイン領域との接合部のリーク電流を防止でき、オフ時の電流を低減することができる。さらに、ＴＦＴ３０を構成する半導体層１ａは非単結晶層でも単結晶層でも構わない。単結晶層の形成には、貼り合わせ法等の公知の方法を用いることができる。半導体層１ａを単結晶層とすることで、特に周辺回路の高性能化を図ることができる。ＴＦＴ３０ｐ，３０ｎについても同様である。
【００４４】
（下地絶縁膜）
以上説明した走査線１１ａ、遮光膜１５０ｐ，１５０ｎの上層、かつ、ＴＦＴ３０，３０ｐ，３０ｎの下層には、例えばシリコン酸化膜等からなる下地絶縁膜１２が設けられている。下地絶縁膜１２は、走査線１１ａとＴＦＴ３０とを絶縁する機能、遮光膜１５０ｐ，１５０ｎとＴＦＴ３０ｐ，３０ｎとを絶縁する機能等のほか、ＴＦＴ基板１０の全面に形成されることにより、ＴＦＴ基板１０の表面研磨時における荒れや、洗浄後に残る汚れ等による各ＴＦＴ３０，３０ｐ，３０ｎの特性変化を防止する機能を有する。
【００４５】
画素領域１０ａにおいて、下地絶縁膜１２には、溝（コンタクトホール）１２ｃｖが形成されており、この溝１２ｃｖを埋めるようにして、ゲート電極３ａの一部３ｂが形成されている。ゲート電極３ａは、溝１２ｃｖを埋めるように、且つ、その下端が走査線１１ａと接するように形成されている。従って、同一行の走査線１１ａとゲート電極３ａとは、同電位となる。なお、走査線１１ａに平行するようにして、ゲート電極３ａを含む別の走査線を形成するような構造を採用してもよい。この場合においては、該走査線１１ａと該別の走査線とは、冗長的な配線構造をとることになる。これにより、例えば、該走査線１１ａの一部に何らかの欠陥があって、正常な通電が不可能となったような場合においても、当該走査線１１ａと同一の行に存在する別の走査線が健全である限り、それを介してＴＦＴ３０の動作制御を依然正常に行うことができることになる。
【００４６】
（第３層）
画素領域１０ａにおいて、第３層には、データ線６ａが設けられている。このデータ線６ａは、ＴＦＴ３０の半導体層１ａの延在する方向に一致するように、すなわち図６中Ｙ方向に重なるようにストライプ状に形成されている。このデータ線６ａは、例えば反射率が高いアルミニウム材料によって形成されている。なお、データ線６ａを、下層にアルミニウム、上層に窒化チタンを用いた多層構造で形成してもよい。
【００４７】
データ線６ａが、比較的低抵抗な材料たるアルミニウムを含むことにより、ＴＦＴ３０、画素電極９ａに対する画像信号の供給を滞りなく実現することができる。
【００４８】
また、画素領域１０ａにおいて、この第３層には、データ線６ａと同一膜として、蓄積容量への中継用の中継層６ａ１が形成されている。これらは、図６に示すように、平面的に見ると、データ線６ａと連続した平面形状を有するように形成されているのではなく、各者間はパターニング上分断されるように形成されている。
【００４９】
中継層６ａ１は、データ線６ａと同一工程で、下層より順に、アルミニウムからなる層、窒化チタンからなる層の多層構造を有する膜として形成されている。窒化チタン層は、中継層６ａ１に対して形成するコンタクトホール８３のエッチングの突き抜け防止のためのバリアメタルとして機能する。
【００５０】
さらに、本実施の形態の画素領域１０ａにおいて、第３層には、第２層のＴＦＴ３０に対向して、データ線６ａを構成するアルミニウムの下層側に、反射防止膜９１（図６の太破線）が形成されている。反射防止膜９１は、平面的には、少なくともゲート電極３ａ直下のチャネル領域１ａ’を覆うように形成される。また、反射防止膜９１は、平面的には、半導体領域１ａを覆うように形成されていてもよい。また、反射防止膜９１は、データ線６ａから平面的にははみ出さないように形成される。更に、反射防止膜９１は、後述するコンタクトホール８１，８２の形成領域には形成されないようになっている。
【００５１】
一方、周辺領域１０ｂにおいて、データ線６ａ等と同層である第３層には、データ線６ａと同一膜により、入力配線１６６、出力配線１６７、高電位線１７１、及び、低電位線１７２が形成されている。なお、図１には、出力配線１６７、高電位線１７１、及び、低電位線１７２のみが図示されている。
【００５２】
（第４層）
画素領域１０ａにおいて、第４層には、蓄積容量７０が設けられている。蓄積容量７０は、ＴＦＴ３０の高濃度ドレイン領域１ｅ及び画素電極９ａに接続された画素電位側容量電極としての下部電極７１と、固定電位側容量電極を含む容量線３００とが、誘電体膜７５を介して対向配置されることにより形成されている。この蓄積容量７０によれば、画素電極９ａにおける電位保持特性を顕著に高めることが可能となる。また、蓄積容量７０は、図６の平面図に示すように、画素電極９ａの形成領域にほぼ対応する光透過領域には至らないように形成されているため（換言すれば、遮光領域内に収まるように形成されているため）、電気光学装置全体の画素開口率は比較的大きく維持され、これにより、より明るい画像を表示することが可能である。
【００５３】
より詳細には、下部電極７１は、金属膜からなり画素電位側容量電極として機能する。ただし、下部電極７１は、金属又は合金を含む単一層膜又は多層膜から構成してもよい。また、この下部電極７１は、画素電位側容量電極としての機能のほか、画素電極９ａとＴＦＴ３０の高濃度ドレイン領域１ｅとを中継接続する機能をもつ。
【００５４】
容量線３００は、蓄積容量７０の固定電位側容量電極として機能する。なお、定電位源としては、データ線駆動回路１０１に供給される正電源や負電源の定電位源でもよいし、対向基板２０の対向電極２１に供給される定電位源でも構わない。この容量線３００は、下層にアルミニウム層３０１、上層に窒化チタン層３０２の２層構造を有し、ＴＦＴ基板１０上において、各画素に対応するように島状に形成されている。下部電極７１と容量線３００とは、ほぼ同一形状を有するように形成されている。
【００５５】
これにより、蓄積容量７０は、平面的に無駄な広がりを有さず、即ち画素開口率を低落させることなく、且つ、当該状況下で最大限の容量値を実現し得ることになる。すなわち、蓄積容量７０は、より小面積で、より大きな容量値をもつ。
【００５６】
誘電体膜７５は、例えば膜厚５〜２００ｎｍ程度の比較的薄い酸化シリコン膜、あるいは窒化シリコン膜等から構成される。蓄積容量７０を増大させる観点からは、膜の信頼性が十分に得られる限りにおいて、誘電体膜７５は薄いほどよい。
【００５７】
なお、周辺領域１０ｂにおいて、第４層は空層となっている。
【００５８】
（第１層間絶縁膜）
以上説明したＴＦＴ３０，３０ｐ，３０ｎ、及びゲート電極３ａ，３ｐａ，３ｎａの上層、かつ、データ線６ａ、中継層６ａ１、入力配線１６６、出力配線１６７、高電位線１７１、及び低電位線１７２の下層には、例えば、ＮＳＧ（ノンシリケートガラス）、ＰＳＧ（リンシリケートガラス）、ＢＳＧ（ボロンシリケートガラス）、ＢＰＳＧ（ボロンリンシリケートガラス）等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＮＳＧからなる第１層間絶縁膜４１が形成されている。
【００５９】
そして、画素領域１０ａにおいて、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ソース領域１ｄとデータ線６ａとを電気的に接続するコンタクトホール８１が開孔されている。また、第１層間絶縁膜４１には、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０を構成する下部電極７１とを電気的に接続するためのコンタクトホール８２が開孔されている。
【００６０】
一方、周辺領域１０ｂにおいて、第１層間絶縁膜４１には、Ｐ型のＴＦＴ３０ｐの高濃度ソース領域１ｐｄと高電位線１７１とを電気的に接続するコンタクトホール１６３が開口されている。また、第１層間絶縁膜４１には、Ｎ型のＴＦＴ３０ｎの高濃度ソース領域１ｎｄと低電位線１７２とを電気的に接続するコンタクトホール１６４が開口されている。また、第１層間絶縁膜４１には、各ＴＦＴ３０ｐ，３０ｎの高濃度ドレイン領域１ｐｅ，１ｎｅと出力配線１６７とをそれぞれ電気的に接続するコンタクトホール１６８，１６９が開口されている。さらに、第１層間絶縁膜４１には、各ＴＦＴ３０ｐ，３０ｎのゲート電極３ｐａ，３ｎａと入力配線１６６とをそれぞれ電気的に接続するコンタクトホール１７３，１７４が開口されている。
【００６１】
（第２層間絶縁膜）
データ線６ａ、中継層６ａ１、入力配線１６６、出力配線１６７、高電位線１７１、及び低電位線１７２の上層、かつ、蓄積容量７０の下層には、例えばＮＳＧ、ＰＳＧ，ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法によって形成された第２層間絶縁膜４２が形成されている。
【００６２】
本実施形態において、この第２層間絶縁膜４２の膜表面は、例えば、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法を用いて平坦化処理されている。そして、この平坦化された第２層間絶縁膜４２には、画素領域１０ａにおいてのみ、コンタクトホール８３が開孔されている。そして、このコンタクトホール８３を介して、ＴＦＴ３０の高濃度ドレイン領域１ｅと蓄積容量７０の下部電極７１とが電気的に接続されている。即ち、ＴＦＴ３０の高濃度ドレイン領域１ｅはコンタクトホール８２、中継層６ａ１及びコンタクトホール８３を介して蓄積容量７０の下部電極７１に接続される。
【００６３】
ここで、図８に示すように、平坦化処理される前の第２層間絶縁膜４２は、その下層側に形成されたＴＦＴ３０，３０ｐ，３０ｎ等の影響によって、膜表面に複数の凸部４２ａを有する。本実施の形態のＴＦＴ基板１０において、周辺領域１０ｂに形成される各種駆動回路１０１，１０３，１０４等には、複数のＴＦＴ３０ｐ，３０ｎ等が密な間隔で配列される。一方、図６に示すように、画素領域１０ａにおいて、各ＴＦＴ３０の間には画素電極９ａが形成されるため、各ＴＦＴ３０はＴＦＴ３０ｐ，３０ｎ等に比べて疎な間隔で配列される。従って、周辺領域１０ｂにおいて、第２層間絶縁膜４２の膜表面には、複数の凸部４２ａが画素領域よりも密な間隔で配列する領域が存在する。
【００６４】
また、このような第２層間絶縁膜４２を平坦化処理するＣＭＰ装置２００は、例えば、図９に示すように、金属製の台座２０１と、この台座２０１に敷設された弾性体からなる研磨パッド２０２と、研磨パッド２０２上にＴＦＴ基板１０を保持するヘッド２０３とを有する。平坦化処理の際に、台座２０１は、軸部２０１ａを中心として回転される。また、ヘッド２０３は、軸部２０３ａを中心として回転しながら、ＴＦＴ基板１０を研磨パッド２０２に所定圧力Ｐで押し付ける。さらに、研磨パッド２０２には、化学的なエッチングと機械的な研磨とを併せて進行せしめる成分からなるスラリー（砥液）が滴下される。
【００６５】
ところで、上述のように、第２層間絶縁膜４２の膜表面には、画素領域１０ａと周辺領域１０ｂとで配列間隔の異なる複数の凸部４２ａが存在する。また、第２層間絶縁膜４２の膜表面は弾性体からなる研磨パッド２０２に押し付けられるため、画素領域１０ａと周辺領域１０ｂとで、第２層間絶縁膜４２の膜表面の凸部４２ａに作用する単位面積当たりの圧力Ｐ１，Ｐ２が互いに異なる。すなわち、画素領域１０ａ側で凸部４２ａに作用する圧力Ｐ１が、周辺領域１０ｂ側で凸部４２ａに作用する圧力Ｐ２よりも相対的に高くなる（図９参照）。そして、ＣＭＰ法による研磨スピードは圧力に大きく依存するため、画素領域１０ａ側の凸部４２ａは周辺領域１０ｂ側の凸部４２ａよりも早く研磨され、結果として、図８中に１点鎖線で示すように、第２層間絶縁膜４２の膜表面には、所謂グローバル段差が発生する。すなわち、本実施形態において、周辺領域１０ｂにおける第２層間絶縁膜４２の膜厚は、画素領域１０ａ側の膜厚Ｄに対して、段差量ΔＤだけ厚くなる。
【００６６】
このような段差量ΔＤは平坦化処理を行う際の各種条件等によって変化する。そこで、本実施の形態において、平坦化処理時における第２層間絶縁膜４２の膜厚は、画素領域１０ａ側の膜厚Ｄによって管理され、このように膜厚Ｄが管理された画素領域１０ａ側の第２層間絶縁膜４２にのみ、コンタクトホール８３が開孔される。換言すれば、本実施の形態において、画素領域１０ａ側にのみコンタクトホールが開口される層間絶縁膜のみが平坦化処理の対象となる。
【００６７】
（第５層）
画素領域１０ａにおいて、第５層には、上述したように画素電極９ａがマトリクス状に形成されている。
【００６８】
また、画素電極９ａの上層には、配向膜１６が形成されている。
【００６９】
（第３層間絶縁膜）
画素電極９ａの下層には、ＮＳＧ、ＰＳＧ、ＢＳＧ、ＢＰＳＧ等のシリケートガラス膜、窒化シリコン膜や酸化シリコン膜等、あるいは好ましくはＴＥＯＳガスを用いたプラズマＣＶＤ法にて成膜されるプラズマＴＥＯＳからなる第３層間絶縁膜４３が形成されている。
【００７０】
この第３層間絶縁膜４３は、上述の第２層間絶縁膜４２と同様、例えば、ＣＭＰ法を用いて膜表面が平坦化処理されている。そして、このように平坦化処理された第３層間絶縁膜４３においても、画素領域１０ａ側のみにコンタクトホール８４が開孔され、このコンタクトホール８４を介して、画素電極９ａ及び蓄積容量７０の下部電極７１間が電気的に接続されている。
【００７１】
このように、本実施の形態による液晶装置１００では、ＴＦＴ基板１０に、半導体膜或いは導電体膜の少なくとも何れかを用いた複数の層（第１〜第５層）が形成され、さらに、各層の層間に下地絶縁膜１２及び第１〜第３層間絶縁膜４１〜４３がそれぞれ形成されている。そして、各層間絶縁膜に適宜開孔されるコンタクトホールを介して各層間が電気的に接続されることにより、画素領域１０ａには、第１の積層構造体として、ＴＦＴ３０、蓄積容量７０、及び画素電極９ａ等が形成される。また、周辺領域１０ｂには、第２の積層構造体として、ＴＦＴ３０ｐ，３０ｎ等が形成される。
【００７２】
このようなＴＦＴ基板１０において、ＣＭＰ法を用いて第２，第３層間絶縁膜４２，４３をそれぞれ平坦化処理し、これら平坦化処理した第２，第３層間絶縁膜４２，４３に対しては画素領域１０ａのみにコンタクトホール８３，８４を開孔することにより、煩雑な処理を必要とすることなく、第２，第３層間絶縁膜４２，４３の各上層側と下層側との電気的な接続を好適に実現することができる。すなわち、平坦化処理される第２，第３層間絶縁膜４２，４３に対する各コンタクトホール８３，８４の開孔を画素領域１０ａのみに限定することにより、平坦化処理する際の膜厚の管理は画素領域１０ａ側のみで事足り、第２，第３層間絶縁膜４２，４３の画素領域１０ａにおける各膜厚を、各コンタクトホール８３，８４を開口する際に許容される膜厚の誤差範囲内に管理すれば、平坦化処理に起因するグローバル段差の影響を受けることなく、上層側と下層側とで好適に導通のとれたコンタクトホール８３，８４を開孔することができる。
【００７３】
この場合において、特に、各層間絶縁膜の最上層に位置する第３層間絶縁膜４３を平坦化処理することにより、画素領域１０ａに平坦な画素電極９ａ及び配向膜１６を形成することができ、これらの凹凸に起因する液晶５０の配向不良を低減することができる。
【００７４】
また、画素領域１０ａに形成されるＴＦＴ３０等の間隔が周辺領域１０ｂに形成されるＴＦＴ３０ｐ，３０ｎ等の間隔よりも相対的に疎であるため、ＣＭＰ法を用いて第２，第３層間絶縁膜４２，４３を平坦化処理した場合には、画素領域１０ａの膜厚が周辺領域１０ｂの膜厚よりも相対的に薄くなるが、本実施の形態では、第２，第３層間絶縁膜４２，４３に対し、膜厚が薄い画素領域１０ａにのみコンタクトホール８３，８４を形成するので、コンタクトホール開孔のためのエッチング処理等を簡単且つ高精度に行うことができる。
【００７５】
ここで、上述の実施の形態においては、第２層間絶縁膜４２と第３層間絶縁膜４３の２つの層間絶縁膜に対して平坦化処理を行った一例について説明したが、本発明はこれに限定されるものではなく、１つの層間絶縁膜、或いは、３つ以上の層間絶縁膜に対して平坦化処理を行っても良いことは勿論である。この場合も同様に、平坦化処理された各層間絶縁膜には、画素領域１０ａ側にのみ、コンタクトホールが開孔される。
【００７６】
（電子機器）
次に、以上詳細に説明した電気光学装置をライトバルブとして用いた電子機器の一例たる投射型カラー表示装置の実施形態について、その全体構成、特に光学的な構成について説明する。ここに、図１０は、投射型カラー表示装置の説明図である。
【００７７】
図１０において、本実施形態における投射型カラー表示装置の一例たる液晶プロジェクタ１１００は、駆動回路がＴＦＴアレイ基板上に搭載された液晶装置を含む液晶モジュールを３個用意し、それぞれＲＧＢ用のライトパルブ１００Ｒ、１００Ｇ及び１００Ｂとして用いたプロジェクタとして構成されている。液晶プロジェクタ１１００では、メタルハライドランプ等の白色光源のランプユニット１１０２から投射光が発せられると、３枚のミラー１１０６及び２枚のダイクロックミラー１１０８によって、ＲＧＢの三原色に対応する光成分Ｒ、Ｇ及びＢに分けられ、各色に対応するライトバルブ１００Ｒ、１００Ｇ及び１００Ｂにそれぞれ導かれる。この際特に、Ｂ光は、長い光路による光損失を防ぐために、入射レンズ１１２２、リレーレンズ１１２３及び出射レンズ１１２４からなるリレーレンズ系１１２１を介して導かれる。そして、ライトバルブ１００Ｒ、１００Ｇ及び１００Ｂによりそれぞれ変調された三原色に対応する光成分は、ダイクロックプリズム１１１２により再度合成された後、投射レンズ１１１４を介してスクリーン１１２０にカラー画像として投射される。
【産業上の利用可能性】
【００７８】
なお、本発明の電気光学装置は、パッシブマトリクス型の液晶表示パネルだけでなく、アクティブマトリクス型の液晶パネル（例えば、ＴＦＴ（薄膜トランジスタ）やＴＦＤ（薄膜ダイオード）をスイッチング素子として備えた液晶表示パネル）にも同様に適用することが可能である。また、液晶表示パネルだけでなく、エレクトロルミネッセンス装置、有機エレクトロルミネッセンス装置、プラズマディスプレイ装置、電気泳動ディスプレイ装置、電子放出を用いた装置（Field Emission Display 及び Surface-Conduction Electron-Emitter Display 等）、ＤＬＰ（Digital Light Processing）（別名ＤＭＤ：Digital Micromirror Device）等の各種の電気光学装置においても本発明を同様に適用することが可能である。
【００７９】
また、本発明は、半導体基板に素子を形成する表示用デバイス、例えばＬＣＯＳ（Liquid Crystal On Silicon）等にも適用可能である。
【００８０】
ＬＣＯＳでは素子基板として単結晶シリコン基板を用い、画素や周辺回路に用いるスイッチング素子としてトランジスタを単結晶シリコン基板に形成する。また、画素には反射型の画素電極を用い、画素電極の下層に画素の各素子を形成する。
【図面の簡単な説明】
【００８１】
【図１】液晶装置の画素領域及び周辺領域の要部を示す断面図
【図２】液晶装置を対向基板側から見た平面図
【図３】液晶装置を図２のＨ−Ｈ’線の位置で切断して示す断面図
【図４】液晶装置の画素領域に複数の画素を構成する各種素子及び配線等の等価回路図
【図５】液晶装置の周辺領域にデータ線駆動回路や走査線駆動回路を構成する２段のＣＭＯＳインバータの等価回路図
【図６】ＴＦＴ基板に形成された隣接する複数画素について各層の成膜パターンを示す平面図
【図７】ＴＦＴ基板に形成されたＣＭＯＳインバータ回路について各層の成膜パターンを示す平面図
【図８】第２層間絶縁膜を平坦化処理する前のＴＦＴ基板を図２のＩ−Ｉ’線に沿って示す概略図
【図９】ＣＭＰ処理時にＴＦＴ基板の各部に作用する圧力状態を示す説明図
【図１０】投写型カラー表示装置の概略構成図
【符号の説明】
【００８２】
６ａ１…中継層、９ａ…画素電極、１０…ＴＦＴ基板（基板）、１０ａ…画素領域、１０ｂ…周辺領域、１２…下地絶縁膜、１６…配向膜、３０…薄膜トランジスタ（第１の積層構造体）、３０ｐ…Ｐ型の薄膜トランジスタ（第２の積層構造体）、３０ｎ…Ｎ型の薄膜トランジスタ（第２の積層構造体）、４１…第１層間絶縁膜、４２…第２層間絶縁膜、４２ａ…凸部、４３…第３層間絶縁膜、５０…液晶、７０…蓄積容量（第１の積層構造体）、８３…コンタクトホール、８４…コンタクトホール、１００…液晶装置（電気光学装置）、１０１…データ線駆動回路、１０３，１０４…走査線駆動回路、２００…ＣＭＰ装置、１１００…液晶プロジェクタ（電子機器）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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