(57)【要約】【課題】選択セルの位置によるセル電流の変動を防止してデータ読み出し時の信頼性を向上させる。【解決手段】複数の平行に配置されたビット線ＢＬ及びこれらビット線と直交する複数のワード線ＷＬに沿ってマトリクス状に配置された複数のメモリセルＭからなるメモリセルアレイ１０と、ビット線ＢＬの電圧又は電流を検出して各メモリセルＭからの読み出しデータを判定するセンスアンプ１１と、センスアンプ１１とビット線ＢＬとの間に接続されてゲートに印加されるクランプ電圧Ｖｃｌａｍｐによってビット線ＢＬの充電時の電圧を決定するクランプ用トランジスタＱ１と、クランプ電圧Ｖｃｌａｍｐを、センスアンプ１１から選択されるメモリセルＭまでの距離が長いほど大きくなるように生成するクランプ電圧生成回路１２を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の平行に配置されたビット線及びこれらビット線と直交する複数のワード線に沿ってマトリクス状に配置され前記ビット線にデータが読み出される複数のメモリセルからなるメモリセルアレイと、
前記ビット線の電圧又は電流を検出して前記各メモリセルからの読み出しデータを判定するセンスアンプと、
前記センスアンプと前記ビット線との間に接続されてゲートに印加されるクランプ電圧によって前記ビット線の充電時の電圧を決定するクランプ用トランジスタと、
前記クランプ電圧を、前記センスアンプから選択される前記メモリセルまでの距離が長いほど大きくなるように生成するクランプ電圧生成回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、前記ビット線の延びる方向に複数のブロックに分割され、
前記クランプ電圧生成回路は、前記選択されるメモリセルが属するブロックのアドレスに基づいて前記クランプ電圧を決定するものである
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記センスアンプ及び前記クランプ用トランジスタは、前記メモリセルアレイの前記ビット線の延びる方向の両側に半数ずつ分散配置され、
前記クランプ電圧生成回路は、前記メモリセルアレイの一方の側のクランプ用トランジスタに第１のクランプ電圧を供給し、前記メモリセルアレイの他方の側のクランプ用トランジスタに第２のクランプ電圧を供給するものである
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
ビット線に沿って複数のメモリセルを直列接続してなるメモリセル列の一端が第１の選択ゲートトランジスタを介して前記ビット線に接続され前記メモリセル列の他端が第２の選択ゲートトランジスタを介してソース線に接続されてなるＮＡＮＤストリングを前記ビット線及びこれと直交するワード線に沿ってマトリクス状に配置してなるメモリセルアレイと、
選択された前記メモリセルに前記ビット線を介して流れる電流の大小によって前記選択されたメモリセルからの読み出しデータを判定するセンスアンプと、
前記センスアンプと前記ビット線との間に接続されてゲートに印加されるクランプ電圧によって前記ビット線の充電時の電圧を決定するクランプ用トランジスタと、
前記クランプ電圧を、前記センスアンプから選択されたＮＡＮＤストリングまでの距離が長いほど大きくなるように生成するクランプ電圧生成回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項５】
前記クランプ電圧生成回路は、読み出しアドレスの少なくとも一部を入力し、前記入力された値に応じた大きさの前記クランプ電圧を生成するものであることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤセル、ＮＯＲセル、ＤＩＮＯＲ（Divided bit line ＮＯＲ）セル及びＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶装置に関し、特にセンスアンプでの検出精度の向上を図れるようにした半導体記憶装置に関する。
【背景技術】
【０００２】
フラッシュメモリ等の半導体記憶装置のセンスアンプは、基本的にメモリセルのデータに応じて流れるセル電流の有無又は大小を検出することにより、データの値を判定する。センスアンプは、通常、多数のメモリセルが接続されたビット線（データ線）に接続されるが、そのセンス方式には、大きく分けて電圧検出型と電流検出型とがある。
【０００３】
電圧検出型センスアンプは、例えばメモリセルから切り離された状態のビット線を所定電圧にプリチャージした後、選択メモリセルによってビット線を放電させ、そのビット線の放電状態をビット線につながるセンスノードで検出する。データセンス時、ビット線は電流源負荷から切り離され、セルデータにより決まるビット線電圧を検出することになる。ＮＡＮＤ型フラッシュメモリでは、通常このセンスアンプ方式が用いられる（例えば、特許文献１参照）。
【０００４】
一方、電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流してデータセンスを行う。但し、この場合もセルデータによってビット線電圧が決まり、最終的にビット線につながるセンスノードでのデータ判定は、セル電流の相違に基づく電圧の相違を検出することになる（例えば、特許文献２参照）。
【０００５】
電圧検出型センスアンプと電流検出型センスアンプは一般に、次のような利害得失がある。電圧検出型は、ビット線の電荷充放電を利用するため、消費電力が少なくて済むが、ビット線容量が大きい大容量メモリでは、その充放電に時間がかかるため、高速センスが難しくなる。またセルデータに応じてビット線電圧を比較的大きく振幅させるため、隣接ビット線間のノイズが問題になる。
【０００６】
これに対して電流検出型センスアンプは、ビット線を介してメモリセルに読み出し電流を流しながらデータセンスすることで、高速センスが可能である。また、ビット線とセンスノードの間に配置するクランプ用トランジスタ（プリセンスアンプ）により、セルデータに応じたビット線電圧の振幅は小さく抑えることができ、ビット線間ノイズが問題となり難い。しかし、電流検出型センスアンプでは、電流を流しながらセンスする分、電圧検出型センスアンプに比べて消費電力が大きくなる。
【０００７】
大容量化したＮＡＮＤ型フラッシュメモリでは、これまで電圧検出型センスアンプが広く用いられてきた。しかし、更に大容量化が進んだ場合、消費電力を抑えながら如何に高速センスを行うかは重要な解決課題となる。さらに微細化、大容量化が進むとビット線の抵抗値による電流のバラツキも問題となる。
【０００８】
すなわち、ＮＡＮＤ型フラッシュメモリでは、ＮＡＮＤ接続された複数のメモリセルのうちデータを読み出す選択セルの制御ゲートにデータの内容によってオン又はオフとなる読み出し電圧Ｖｃｇを印加すると共に、その他の非選択セルの制御ゲートにデータの内容に拘わらずオンするパス電圧Ｖｒｅａｄを印加して、これらメモリセルを介してビット線に電流が流れるかどうかで選択セルのデータの内容を判定する。ビット線の電圧はセンスアンプとビット線の間に挿入されたビット線クランプ用トランジスタのゲートに与えられる電圧Ｖｃｌａｍｐで決まり、ビット線にはＶｃｌａｍｐ−Ｖｔｈｎ（但し、Ｖｔｈｎはクランプ用トランジスタのしきい値電圧）の電圧が充電される。セルは線形領域で動作するので、セル電流は選択セルのドレイン−ソース間の電圧Ｖｄｓに依存する傾向を持つ。選択セルのドレイン側の電圧は、ビット線の電圧、ビット線の抵抗値、及びメモリセルアレイ内の選択セルよりビット線側の非選択セルの抵抗値等で決まり、選択セルのソース側の電圧は、ソース線（ＳＲＣ）の浮き、及びメモリセルアレイ内の選択セルよりセルソース側の非選択セルの抵抗値等で決まる。そこで、選択セルとソース線との間の非選択セルに与えるパス電圧Ｖｒｅａｄをこれら非選択セルの数に応じて制御することにより、セル電流を減らす手法も提案されている（特許文献３参照）。
【０００９】
今後さらなる微細化、大容量化が進むとビット線の抵抗値が益々増大することが予想される。ビット線の抵抗値が増えると、センスアンプから近いメモリセルが選択された場合と、遠いメモリセルが選択された場合とで、選択セルのドレイン側の電圧にバラツキが生じ、そのバラツキによりセル電流のバラツキが発生する。すなわち、選択セルがセンスアンプから遠い場合、ビット線抵抗によるＩＲ−ＤＲＯＰが生じて選択セルのＶｄｓが減少し、その結果、セル電流が小さくなり、最悪の場合、読み出しデータを誤判定してしまうという問題がある。
【特許文献１】特開２０００−０７６８８２号公報
【特許文献２】特開平１０−２２８７９２号公報
【特許文献３】特開２００５−３２７４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、選択セルの位置によるセル電流の変動を防止してデータ読み出し時の信頼性を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一態様に係る半導体記憶装置は、複数の平行に配置されたビット線及びこれらビット線と直交する複数のワード線に沿ってマトリクス状に配置され前記ビット線にデータが読み出される複数のメモリセルからなるメモリセルアレイと、前記ビット線の電圧又は電流を検出して前記各メモリセルからの読み出しデータを判定するセンスアンプと、前記センスアンプと前記ビット線との間に接続されてゲートに印加されるクランプ電圧によって前記ビット線の充電時の電圧を決定するクランプ用トランジスタと、前記クランプ電圧を、前記センスアンプから選択される前記メモリセルまでの距離が長いほど大きくなるように生成するクランプ電圧生成回路とを備えたことを特徴とする。
【００１２】
本発明の他の態様に係る半導体記憶装置は、ビット線に沿って複数のメモリセルを直列接続してなるメモリセル列の一端が第１の選択ゲートトランジスタを介して前記ビット線に接続され前記メモリセル列の他端が第２の選択ゲートトランジスタを介してソース線に接続されてなるＮＡＮＤストリングを前記ビット線及びこれと直交するワード線に沿ってマトリクス状に配置してなるメモリセルアレイと、選択された前記メモリセルに前記ビット線を介して流れる電流の大小によって前記選択されたメモリセルからの読み出しデータを判定するセンスアンプと、前記センスアンプと前記ビット線との間に接続されてゲートに印加されるクランプ電圧によって前記ビット線の充電時の電圧を決定するクランプ用トランジスタと、前記クランプ電圧を、前記センスアンプから選択されたＮＡＮＤストリングまでの距離が長いほど大きくなるように生成するクランプ電圧生成回路とを備えたことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、選択セルの位置によるセル電流の変動を防止してデータ読み出し時の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの要部の回路図である。
【００１６】
図中縦方向にビット線ＢＬが、横方向にワード線ＷＬがそれぞれ形成され、これらビット線ＢＬ及びワード線ＷＬに沿って複数のＮＡＮＤストリングＮＳがマトリクス状に配置されてメモリセルアレイ１０が構成されている。各ＮＡＮＤストリングＮＳは、複数個のメモリセルＭ０〜Ｍｎを隣接するもの同士で不純物領域（ソース／ドレイン）が共用される形で直列接続してなるメモリセル列と、このメモリセル列の両端にそれぞれ接続された第１の選択ゲートトランジスタＳ１及び第２の選択ゲートトランジスタＳ２とを備えて構成される。各メモリセルＭ０〜Ｍｎは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲート（ＣＧ）とが積層されたＭＯＳＦＥＴからなる。第１の選択ゲートトランジスタＳ１のドレインは、メモリセルＭ０〜Ｍｎの配列方向と平行に延びるビット線ＢＬに接続され、第２の選択ゲートトランジスタＳ２のソースは、ソース線ＳＲＣに接続されている。各メモリセルＭ０〜Ｍｎの制御ゲートは、ビット線ＢＬと直交するワード線ＷＬを構成し、選択ゲートトランジスタＳ１，Ｓ２のゲートは、ビット線ＢＬと直交する選択ゲートＳＧＤ，ＳＧＳを構成している。このようにアレイ状に配置された複数のＮＡＮＤストリングＮＳは、ワード線ＷＬ方向に並ぶもの同士で１つのブロックとしてグループ化されている。すなわち、メモリセルアレイ１０は、ビット線ＢＬ方向にm個のブロック（Ｂｌｏｃｋ０〜Ｂｌｏｃｋｍ）に分割されている。
【００１７】
センスアンプ１１は、選択されたメモリセルＭｉにビット線ＢＬを介して流れる電流の大きさを、センスノードＮ１の電圧から検出し、選択されたメモリセルＭｉの読み出しデータを判定するもので、電流検出型及び電圧検出型のいずれを用いても良い。センスアンプ１１は、ビット線容量結合ノイズを低減するために、隣接する２本のビット線ＢＬａ，ＢＬｂで共用されている。センスアンプ１１のセンスノードＮ１は、クランプ用トランジスタＱ１及びビット選択トランジスタＱ２ａを直列に介してビット線ＢＬａに接続されると共に、クランプ用トランジスタＱ１及びビット選択トランジスタＱ２ｂを直列に介してビット線ＢＬｂに接続されている。クランプ用トランジスタＱ１は、ビット線ＢＬａ，ＢＬｂの充電時の電位を決定するトランジスタで、制御信号ＢＬＣとしてゲートに印加されたクランプ電圧ＶｃｌａｍｐからトランジスタＱ１のしきい値Ｖｔｈｎを差し引いた電圧を、ビット線ＢＬａ，ＢＬｂのセンスアンプ１１側の端部に与える。Ｖｃｌａｍｐ生成回路１２は、選択セルが含まれるブロックのアドレス信号ＢＬＡＤに基づいて、クランプ電圧Ｖｃｌａｍｐを生成し、クランプ用トランジスタＱ１のゲートにゲート制御信号ＢＬＣとして供給する。ビット線選択トランジスタＱ２ａ，Ｑ２ｂは、ビット線選択信号ＢＬＳａ，ＢＬＳｂとしてＶｒｅａｄｈ，／Ｖｒｅａｄｈを、それぞれゲートに入力してビット線ＢＬａ，ＢＬｂのいずれか一方をセンスアンプ１１に接続する。
【００１８】
次に、このように構成されたＮＡＮＤ型フラッシュメモリのデータ読み出し時の動作を図２及び図３を参照しながら説明する。なお、図２及び図３は、ビット線選択トランジスタＱ２ａによってビット線ＢＬａが選択されている状態を示し、ビット線ＢＬｂ及びそれに接続されるＮＡＮＤストリングＮＳは省略している。
【００１９】
図２は、センスアンプ１１に最も近いＢｌｏｃｋ０が選択され、そのＢｌｏｃｋ０の中のワード線ＷＬ２に対応するメモリセルＭ２からデータが読み出される場合を示している。この場合、クランプ用トランジスタＱ１のゲート制御信号ＢＬＣには、クランプ電圧Ｖｃｌａｍｐ（１）が印加されるので、ビット線ＢＬａは、電圧（Ｖｃｌａｍｐ（１）−Ｖｔｈｎ）まで充電される。
【００２０】
選択されたＢｌｏｃｋ０内のメモリセルＭ２からデータを読み出す場合には、選択されたメモリセルＭ２の制御ゲートに、記憶データによってオン又はオフになる読み出し電圧Ｖｃｇ（例えば０Ｖ）を印加し、それ以外のメモリセルＭ０，Ｍ１，Ｍ３，…，Ｍｎの制御ゲートに、記憶データに拘わらずオンになる読み出し電圧Ｖｒｅａｄ（例えば４Ｖ程度）を印加し、選択トランジスタＳ１，Ｓ２のゲートにオンになる電圧Ｖｓｇ（例えば４Ｖ程度）を印加する。ソース線ＳＲＣは０Ｖとする。また、非選択ブロック（Ｂｌｏｃｋ１〜ｍ）のメモリセルＭ０〜Ｍｎの制御ゲートはすべて浮遊状態とし、選択トランジスタＳ１２，Ｓ２は、オフ状態とされる。
【００２１】
選択ブロックＢｌｏｃｋ０の選択メモリセルＭ２に“０”データが書き込まれている場合には、メモリセルＭ２はＶｃｇよりも高いしきい値となっているので、メモリセルＭ２はオフ状態を維持し、ビット線ＢＬａには電流が流れないか、又は流れても僅かとなる。一方、選択メモリセルＭ２に“１”データが書き込まれている場合には、メモリセルＭ２はＶｃｇよりも低いしきい値となっているので、メモリセルＭ２はオンになり、ビット線ＢＬａに大きな電流が流れる。これによりセンスノードＮ１の電位が低下する。したがって、センスノードＮ１の電位が低下したら読み出しデータは“１”、センスノードＮ１の電位が大きく低下しなかったら読み出しデータは“０”と判別される。
【００２２】
ここで、選択メモリセルＭ２は線形領域で動作するので、選択メモリセルＭ２に流れる電流Ｉcell１は選択メモリセルＭ２のドレイン−ソース間の電圧Ｖｄｓによって決まる。選択メモリセルＭ２のドレイン側の電圧はビット線ＢＬａの電圧、ビット線ＢＬａの抵抗値、ＮＡＮＤストリングＮＳ内の選択メモリセルＭ２よりビット線側の非選択セルＭ０，Ｍ１の抵抗値等で決まり、選択メモリセルＭ２のソース側の電圧はソース線（ＳＲＣ）の浮き、ＮＡＮＤストリングＮＳ内の選択メモリセルＭ２よりソース線側の非選択メモリセルＭ３〜Ｍｎの抵抗値等で決まる。図２の例の場合、センスアンプ１１から最も近いブロックＢｌｏｃｋ０が選択されているので、ビット線ＢＬａでの抵抗値によるＩＲ−ＤＲＯＰは殆どない。したがって、選択メモリセルＭ２のＶｄｓは十分に大きな値となる。この場合には、消費電力を考慮して電流値Ｉcell１を制限するようにクランプ電圧Ｖｃｌａｍｐ（１）を決定すれば良い。
【００２３】
一方、図３は、センスアンプ１１から最も遠いＢｌｏｃｋｍが選択され、そのＢｌｏｃｋｍの中のワード線ＷＬ２に対応するメモリセルＭ２からデータが読み出される場合を示している。この場合、クランプ用トランジスタＱ１のゲート制御信号ＢＬＣには、クランプ電圧Ｖｃｌａｍｐ（２）が印加されるので、ビット線ＢＬａは、電圧（Ｖｃｌａｍｐ（２）−Ｖｔｈｎ）まで充電される。なお、ここで、Ｖｃｌａｍｐ（２）＞Ｖｃｌａｍｐ（１）である。
【００２４】
選択メモリセルＭ２のデータを読み出す動作は、上記と同様である。図３の例の場合、センスアンプ１１から最も遠いＢｌｏｃｋｍが選択されているので、ビット線ＢＬａの抵抗値ＲＢＬは最大になる。この場合には、誤読み出しが生じないような十分なビット線電流Ｉcell２を流すようにクランプ電圧Ｖｃｌａｍｐ２を決定する。結果として、Ｖｃｌａｍｐ（２）＞Ｖｃｌａｍｐ（１）となる。
【００２５】
この実施形態によれは、選択ブロックの位置によるビット線の電流値のばらつきを抑制することができ、消費電力の低減と誤読み出しの防止とを図ることができる。
【００２６】
［第２の実施形態］
図４は、本発明の第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの要部の回路図である。
【００２７】
この実施形態では、センスアンプ１１０，１１３及び１１１，１１２をメモリセルアレイ１０のビット線ＢＬ方向の両側にそれぞれ配置している。すなわち、センスアンプ１１０，１１１，…は、ビット線ＢＬ０，ＢＬ１，…の図中上端側及び下端側に２つおきで交互に配置されている。なお、実際には、１つのセンスアンプ１１を２本のビット線ＢＬで共有するが、説明を簡単にするため、対となる２本のビット線のうちの１本とそれに繋がるＮＡＮＤストリングＮＵは、図では省略している。
【００２８】
本実施形態では、ビット線ＢＬの上端側のセンスアンプ１１０，１１３，…とビット線ＢＬ０，ＢＬ３，…との間に接続されたクランプ用トランジスタＱ１０，Ｑ１３，…には、ゲート制御信号ＢＬＣとしてクランプ電圧Ｖｃｌａｍｐ１が与えられ、ビット線ＢＬの下端側のセンスアンプ１１１，１１２，…とビット線ＢＬ１，ＢＬ２，…との間に接続されたクランプ用トランジスタＱ１１，Ｑ１２，…には、ゲート制御信号ＢＬＣとしてクランプ電圧Ｖｃｌａｍｐ２が与えられる。
【００２９】
この実施形態によれば、例えばＢｌｏｃｋ０のメモリセルＭ２からデータを読み出す場合、Ｂｌｏｃｋ０は、センスアンプ１１０，１１３，…からの距離が最も近く、センスアンプ１１１，１１２，…からの距離が最も遠いため、クランプ電圧Ｖｃｌａｍｐ１＜Ｖｃｌａｍｐ２に設定される。もし、ビット線ＢＬの上下端の中央位置のｂｌｏｃｋ（ｍ／２）が選択された場合には、クランプ電圧Ｖｃｌａｍｐ１＝Ｖｃｌａｍｐ２に設定され、ビット線ＢＬの下端近傍のＢｌｏｃｋｍが選択された場合には、クランプ電圧Ｖｃｌａｍｐ１＞Ｖｃｌａｍｐ２に設定される。
【００３０】
これにより、選択ブロックの位置によるビット線電流値のばらつきを抑制することができ、消費電力の低減と誤読み出しの防止を図ることができる。
【００３１】
図５は、本実施形態に係るＮＡＮＤ型フラッシュメモリの全体構成を示すブロック図である。
【００３２】
Ｂｌｏｃｋ０〜Ｂｌｏｃｋｍからなるメモリセルアレイ１０のビット線方向両側には、センスアンプ／データレジスタ回路２１，２２がそれぞれ配置されている。これらセンスアンプ／データレジスタ回路２１，２２は、前述したセンスアンプ１１と、クランプ用トランジスタＱ１と、ビット線選択トランジスタＱ２と、データレジスタを含む。これらセンスアンプ／データレジスタ回路２１，２２は、Ｉ／Ｏバッファ２３を介して外部とデータのやりとりを行う。外部から与えられるメモリのアドレス信号は、Ｉ／Ｏバッファ２３を介してアドレスレジスタ２４に格納される。アドレスレジスタ２４に格納されたアドレス信号のうち、上位ビットからなるブロックアドレス信号ＢＬＡＤは、ブロック選択デコーダ２５に供給されると共に、Ｖｃｌａｍｐ生成回路２６に供給される。ブロック選択デコーダ２５は、与えられたブロックアドレス信号ＢＬＡＤをデコードしてｍ個のワード線ドライバ２７のうちの一つをアクティブにする。Ｖｃｌａｍｐ生成回路２６は、制御回路２８から与えられる制御信号に基づいて、ブロックアドレス信号ＢＬＡＤに対応したクランプ電圧Ｖｃｌａｍｐ１，Ｖｃｌａｍｐ２を生成しセンスアンプ／データレジスタ２１のクランプ用トランジスタに供給する。アドレスレジスタ２４に格納されたアドレス信号のうち下位のアドレス信号のうち更に上位のアドレス信号はページ選択デコーダ２９に供給さ、下位のアドレス信号はカラムデコーダ３０に供給される。ページ選択デコーダ２９は、１つのブロック内のｎ個のメモリセルＭ０〜Ｍｎのうちの一つのワード線ＷＬをアクティブにする。また、カラムデコーダ３０は、下位のアドレス信号に従ってアクセスするビット線ＢＬを選択する。
【００３３】
図６に、Ｖｃｌａｍｐ生成回路２６の構成例を示す。この例は、１本のビット線ＢＬに１６個のＢｌｏｃｋ０〜Ｂｌｏｃｋ１５が接続されている例である。また、図６は、図５のクランプ電圧Ｖｃｌａｍｐ１を生成する部分のみを示し、Ｖｃｌａｍｐ１をＶｃｌａｍｐと表記する。
【００３４】
定電流ＩＲＥＦを流すゲートとドレインとが接続されたトランジスタからなる定電圧回路４１は、そのゲート電圧をクランプ電圧Ｖｃｌａｍｐとして出力する。この定電圧回路４１と、可変抵抗ＲＢＣＬと、１５個の抵抗ＲＢとが直列に接続されている。１５個の抵抗ＲＢは、それぞれ同じ抵抗値を有する。各抵抗ＲＢの接続端及び抵抗列の両端には、複数のトランジスタＱ３をマトリクス状に接続してなるスイッチ回路４２が接続されている。スイッチ回路４２は、ブロックアドレス信号ＢＬＡＤとして４ビットの上位ロウアドレス信号ＡＲＯＷ０〜３及び／ＡＲＯＷ０〜３を入力し、この上位ロウアドレス信号ＡＲＯＷ０〜３及び／ＡＲＯＷ０〜３に応じて、抵抗ＲＢの接続端の何れを接地する。
【００３５】
例えば、図７に示すように、センスアンプ／データレジスタ２１に最も近いＢｌｏｃｋ０が選択された場合、上位ロウアドレスＡＲＯＷ０〜３に“１１１１”が入力されるので、スイッチ回路４２の最も上段の４つのトランジスタＱ３が同時にオン状態となり、クランプ電圧ＶｃｌａｍｐとしてＩＲＥＦ×ＲＢＣＬに相当する電圧が出力される。これはクランプ電圧Ｖｃｌａｍｐとして最も低い電圧を生成する例である。一方、センスアップ／データレジスタ２１から最も遠いＢｌｏｃｋ１５が選択された場合には、上位ロウアドレスＡＲＯＷ０〜３に“００００”が入力されるので、スイッチ回路４２の最も下段の４つのトランジスタＱ３が同時にオン状態となり、クランプ電圧ＶｃｌａｍｐとしてＩＲＥＦ×ＲＢＣＬ＋１５×ＲＢに相当する電圧が出力される。これはクランプ電圧Ｖｃｌａｍｐとして最も高い電圧を生成する例である。なお、クランプ電圧Ｖｃｌａｍｐ２を生成する回路は、これとは論理が全く逆で、Ｂｌｏｃｋ０が選択されたときに生成するクランプ電圧が最も高く、Ｂｌｏｃｋ１５が選択されたときに生成するクランプ電圧が最も低い値となるように構成される。
【００３６】
この実施形態によれば、１６個のブロックのそれぞれに対し、異なるクランプ電圧Ｖｃｌａｍｐを割り当てるようにしているので、ビット線ＢＬの電流値を細かく制御することができる。
【００３７】
しかし、このような細かな電流制御が不要な場合には、例えば図８に示すように、簡易なＶｃｌａｍｐ生成回路２６を構成することもできる。この例では、スイッチ回路４３が２ビットの上位ロウアドレスＡＲＯＷ２，ＡＲＯＷ３を入力し、クランプ電圧ＶｃｌａｍｐをＢｌｏｃｋ０〜３，４〜７，８〜１１，１２〜１５を選択した場合の４段階に切り換えるようにしている。使用する抵抗ＲＢ’は、図６の回路における抵抗ＲＢの４倍の抵抗値を有する。
【００３８】
この実施形態では、ビット線ＢＬの抵抗成分をキャンセルする制御性は先の実施形態よりも劣るものの簡易な回路で構成することができるという利点がある。
【００３９】
なお、以上の実施形態では、クランプ電圧Ｖｃｌａｍｐをブロックアドレスに基づいてリニアに変化させるようにしているが、非線形に変化させることもできる。この場合には、使用する抵抗列の各抵抗値を異ならせるか、スイッチ回路による抵抗の選択の仕方を非線形にすればよい。
【００４０】
上記各実施形態に用いられるセンスアンプは、電流検出型、電圧検出型のいずれでも良いが、電流制御が可能であるということから、電流制御型のセンスアンプを用いるとより効果が大である。
【００４１】
また、上記各実施形態では、ＮＡＮＤ型フラッシュメモリを例にとって説明したが、本発明は、ＮＡＮＤ型フラッシュメモリに限定されるものではなく、ＮＯＲ型、ＤＩＮＯＲ（Divided bit line ＮＯＲ）型及びＡＮＤ型ＥＥＰＲＯＭ等の半導体記憶装置にも適用可能である。
【図面の簡単な説明】
【００４２】
【図１】本発明の第1の実施形態に係るＮＡＮＤ型フラッシュメモリの要部の回路図である。
【図２】同メモリの動作を説明するための回路図である。
【図３】同メモリの動作を説明するための回路図である。
【図４】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの要部の回路図である。
【図５】同メモリの全体構成を示すブロック図である。
【図６】同メモリにおけるＶｃｌａｍｐ生成回路の一例の回路図である。
【図７】同Ｖｃｌａｍｐ生成回路に入力されるアドレスと選択されるブックとの関係を示す図である。
【図８】同メモリにおけるＶｃｌａｍｐ生成回路の他の例の回路図である。
【符号の説明】
【００４３】
１０…メモリセルアレイ、１１，１１０，１１１，１１２，１１３…センスアンプ、１２，２６…Ｖｃｌａｍｐ生成回路、２１，２２…センスアンプ／データレジスタ回路、Ｑ１，Ｑ１０，Ｑ１１，Ｑ１２，Ｑ１３…クランプ用トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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