(57)【要約】【課題】データの書き込み信頼性を向上出来る半導体記憶装置を提供すること。【解決手段】半導体記憶装置１は、フローティングゲートを備え、閾値電圧に応じて “０”データと“１”データの二値以上のデータを保持可能なメモリセルトランジスタＭＴと、前記メモリセルトランジスタＭＴが直列接続されたメモリセル群と、最もソース側に位置する前記メモリセルトランジスタＭＴ０と電流経路が直列接続された選択トランジスタＳＴ２と、同一行にある前記メモリセルトランジスタＭＴのゲートを共通接続するワード線ＷＬと、同一行にある前記選択トランジスタＳＴ２のゲートを共通接続するセレクトゲート線ＳＧＳとを具備し、前記“０”データは前記データのうち最も閾値電圧が低く、前記“０”データを保持する前記メモリセルトランジスタＭＴの閾値電圧の上限値は、前記ワード線ＷＬ毎に異なる。【選択図】      図４
2008010076.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートとコントロールゲートとを含む積層ゲートを備え、閾値電圧に応じて少なくとも“０”データと“１”データの二値以上のデータを保持可能なメモリセルトランジスタと、
複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、
前記メモリセル群内において最もソース側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、
前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、
同一行にある前記メモリセルトランジスタのゲートを共通接続するワード線と、
同一行にある前記選択トランジスタのゲートを共通接続するセレクトゲート線と
を具備し、前記“０”データは、前記メモリセルトランジスタが保持可能な前記データのうちで最も閾値電圧が低く、
前記“０”データを保持する前記メモリセルトランジスタの閾値電圧の上限値は、前記ワード線毎に異なる
ことを特徴とする半導体記憶装置。
【請求項２】
前記セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルトランジスタにおける前記“０”データの閾値電圧の上限値は、前記セレクトゲート線に隣接しない前記ワード線に接続された前記メモリセルトランジスタにおける前記“０”データの閾値電圧の下限値よりも低い
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルトランジスタにおける前記“０”データの閾値電圧は負の値である
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
フローティングゲートとコントロールゲートとを含む積層ゲートを備え、閾値電圧に応じて二値以上のデータを保持可能なメモリセルトランジスタと、
複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、
前記メモリセル群内において最もソース側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、
前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、
同一行にある前記メモリセルトランジスタのゲートを共通接続するワード線と、
同一行にある前記選択トランジスタのゲートを共通接続するセレクトゲート線と、
前記ワード線、及び前記メモリセルトランジスタが形成された半導体基板に電圧を印加するロウデコーダと
を具備し、前記ロウデコーダは、前記半導体基板に正電圧を印加することにより複数の前記メモリセルトランジスタのデータを一括して消去した後、前記フローティングゲートに電子を注入することにより、前記メモリセルトランジスタの消去レベルにおける閾値電圧を設定し、
前記セレクトゲート線に隣接する前記ワード線に接続された前記メモリセルトランジスタにおける前記消去レベルの閾値電圧の上限値は、前記セレクトゲート線に隣接しない前記ワード線に接続された前記メモリセルトランジスタにおける前記消去レベルの閾値電圧の下限値よりも低い
ことを特徴とする半導体記憶装置。
【請求項５】
フローティングゲートとコントロールゲートとを含む積層ゲートを備え、閾値電圧に応じて二値以上のデータを保持可能なメモリセルトランジスタと、
複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、
前記メモリセル群内において最もソース側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、
前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、
同一行にある前記メモリセルトランジスタのゲートを共通接続するワード線と、
同一行にある前記選択トランジスタのゲートを共通接続するセレクトゲート線と、
前記ワード線、及び前記メモリセルトランジスタが形成された半導体基板に電圧を印加するロウデコーダと
を具備し、前記ロウデコーダは前記データの消去動作時において、前記半導体基板に正電圧を印加し、前記セレクトゲート線に隣接する前記ワード線に第１電圧を印加し、前記セレクトゲート線に隣接しない前記ワード線に、前記第１電圧よりも高い第２電圧を印加する
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関する。例えば、多値ＮＡＮＤ型フラッシュメモリの誤書き込みを禁止するための方法に関する。
【背景技術】
【０００２】
従来、不揮発性の半導体メモリとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリでは、書き込み禁止セルにおいて、チャネル電位をゲートとのカップリングにより上昇させることにより、電子がフローティングゲートに注入されるのを防止するセルフブースト技術が、広く用いられている。
【０００３】
セルフブースト方式においては、データが書き込まれて閾値の上昇したメモリセルを用いると、ブースト効率が低下することが知られている。そこで、選択メモリセルからソース線側のメモリセルのチャネルをカットオフさせることで、消去セルのみを用いてブースト効率を向上させる手法が提案されている（例えば、特許文献１参照）。
【０００４】
しかしながら従来手法であると、メモリセルの閾値電圧によってはチャネルをカットオフさせることが出来ず、ブースト効率が低下する。その結果、書き込み禁止セルにデータが誤書き込みされるという問題があった。
【０００５】
また、特にソース側の選択トランジスタと隣接するメモリセルの書き込み時には、これらで共有する不純物拡散層においてＧＩＤＬ（Gate Induced Drain Leakage）によって電子が発生する場合がある。この発生した電子がホットエレクトロンとして振る舞い、メモリセルのフローティングゲートへ電子が蓄積されて、誤書き込みが発生するという問題があった。
【特許文献１】特開平１０−２８３７８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、データの書き込み信頼性を向上出来る半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る半導体記憶装置は、フローティングゲートとコントロールゲートとを含む積層ゲートを備え、閾値電圧に応じて少なくとも“０”データと“１”データの二値以上のデータを保持可能なメモリセルトランジスタと、複数の前記メモリセルトランジスタの電流経路が直列接続されたメモリセル群と、前記メモリセル群内において最もソース側に位置する前記メモリセルトランジスタと電流経路が直列接続された選択トランジスタと、前記メモリセル群及び前記選択トランジスタが複数配置されたメモリセルアレイと、同一行にある前記メモリセルトランジスタのゲートを共通接続するワード線と、同一行にある前記選択トランジスタのゲートを共通接続するセレクトゲート線とを具備し、前記“０”データは、前記メモリセルトランジスタが保持可能な前記データのうちで最も閾値電圧が低く、前記“０”データを保持する前記メモリセルトランジスタの閾値電圧の上限値は、前記ワード線毎に異なる。
【発明の効果】
【０００８】
本発明によれば、データの書き込み信頼性を向上出来る半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［第１の実施形態］  
この発明の第１の実施形態に係る半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。図示するようにフラッシュメモリ１は、メモリセルアレイ２、ロウデコーダ３、カラムデコーダ４、カラムセレクタ５、読み出し回路６、書き込み回路７、ソース線ドライバ８、入出力バッファ９、制御回路１０、電圧発生回路１１、及びベリファイ回路１２を備えている。
【００１１】
メモリセルアレイ２は、マトリクス状に配置された複数のＮＡＮＤセルを備えている。メモリセルアレイ２の構成について図２を用いて説明する。図２はメモリセルアレイ２の一部領域の回路図である。
【００１２】
図示するようにメモリセルアレイ２は、複数のＮＡＮＤセルを有している。図２では１行のＮＡＮＤセルのみを示している。以下、説明の簡単化のため、ＮＡＮＤセルが１行の場合を例に説明を行う。ＮＡＮＤセルの各々は、３２個のメモリセルトランジスタＭＴ０〜ＭＴ３１と、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。以下では、説明の簡潔化のために、メモリセルトランジスタＭＴ０〜ＭＴ３１を単にメモリセルトランジスタＭＴと呼ぶことがある。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は３２個に限られず、８個や１６個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。
【００１３】
同一行にあるメモリセルトランジスタＭＴのコントロールゲートはワード線ＷＬ０〜ＷＬ３１のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに共通接続されている。また、メモリセルアレイにおいて同一列にある選択トランジスタＳＴ１のドレインはビット線ＢＬ０〜ＢＬｎ（ｎは自然数）のいずれかに共通接続される。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではなく、ＮＡＮＤセルを選択出来るのであればいずれか一方のみが設けられていても良い。
【００１４】
次に上記構成のＮＡＮＤセルの断面構成について図３を用いて説明する。図３は、ＮＡＮＤセルのビット線方向に沿った断面図である。図示するように、ｐ型半導体基板２０の表面領域内にｎ型ウェル領域２１が形成され、ｎ型ウェル領域２１の表面領域内にｐ型ウェル領域２２が形成されている。ｐ型ウェル領域２２上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２３上に形成された多結晶シリコン層２４、多結晶シリコン層２４上に形成されたゲート間絶縁膜２５、及びゲート間絶縁膜２５上に形成された多結晶シリコン層２６を有している。ゲート間絶縁膜２５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００１５】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層２４はフローティングゲート（ＦＧ）として機能する。他方、多結晶シリコン層２６は、ビット線に直交する方向で隣接するもの同士で共通接続されており、コントロールゲート（ワード線ＷＬ）として機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２４、２６はワード線方向で隣接するもの同士で共通接続されている。そして、多結晶シリコン層２４、２６が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。なお、多結晶シリコン層２４のみがセレクトゲート線として機能しても良い。この場合、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層９６の電位は、一定の電位、またはフローティングの状態とされる。ゲート電極間に位置するｐ型ウェル領域２２表面内には、ｎ＋型不純物拡散層２７が形成されている。不純物拡散層２７は隣接するトランジスタ同士で共用されており、ソース（Ｓ）またはドレイン（Ｄ）として機能する。
【００１６】
ｐ型ウェル領域２２上には、上記メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２８が形成されている。層間絶縁膜２８中には、ソース側の選択トランジスタＳＴ２の不純物拡散層（ソース）２７に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜２８上には、コンタクトプラグＣＰ１に接続される金属配線層２９が形成されている。金属配線層２９はソース線ＳＬとして機能する。また層間絶縁膜２８中には、ドレイン側の選択トランジスタＳＴ１の不純物拡散層（ドレイン）２７に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜２８上に、コンタクトプラグＣＰ２に接続される金属配線層３０が形成されている。
【００１７】
層間絶縁膜２８上には、金属配線層２９、３０を被覆するようにして、層間絶縁膜３１が形成されている。そして層間絶縁膜３１中に、金属配線層３０に達するコンタクトプラグＣＰ３が形成されている。そして、層間絶縁膜３１上には、複数のコンタクトプラグＣＰ３に共通に接続された金属配線層３２が形成されている。金属配線層３２はビット線ＢＬとして機能する。以下では、メモリセルトランジスタＭＴを単にメモリセルと呼ぶことがある。
【００１８】
図１に戻ってフラッシュメモリ１の構成についての説明を続ける。ロウデコーダ３は、ロウアドレス信号ＲＡに基づいてワード線ＷＬ０〜ＷＬ３１のいずれか、及びセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択したワード線及びセレクトゲート線ＳＧＤ、ＳＧＳに電圧を供給する。更にロウデコーダ３は、メモリセルが形成されている半導体基板（ｐ型ウェル領域２２）に電圧を印加する。
【００１９】
カラムデコーダ４は、カラムアドレス信号ＣＡに基づいて、メモリセルアレイ２のカラム方向を選択する。  
カラムセレクタ５は、カラムデコーダ４の選択動作に基づいてビット線ＢＬ０〜ＢＬｎを選択し、選択したビット線を読み出し回路６または書き込み回路７へ接続する。
【００２０】
読み出し回路６は、読み出し時においてビット線に読み出されたデータをセンスして増幅する。  
書き込み回路７は、書き込み時において書き込みデータをビット線に供給する。
【００２１】
ソース線ドライバ８はソース線ＳＬに電圧を与える。  
入出力バッファ９は、外部との信号の授受を司る。すなわち、読み出し回路６で増幅した読み出しデータを外部へ出力し、外部から受け取った書き込みデータを書き込み回路へ与える。更に、外部から受け取ったカラムアドレス信号ＣＡをカラムデコーダ４へ転送し、ロウアドレス信号ＲＡをロウデコーダ４へ転送し、各種命令を制御回路１０へ転送する。  
電圧発生回路１１は、制御回路１０の命令に基づいて正電圧を発生し、ロウデコーダ３等に供給する。  
ベリファイ回路１２は、書き込みデータ及び読み出しデータを受け取ってベリファイ動作を行う。  
制御回路１０は、上記回路ブロックの動作を、各種命令に基づいて制御する。
【００２２】
次に、上記構成のＮＡＮＤ型フラッシュメモリの備えるメモリセルトランジスタＭＴの閾値分布について図４を用いて説明する。図４は、横軸に閾値電圧Ｖthをとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。
【００２３】
図示するように、各々のメモリセルトランジスタＭＴは１６種のデータ（４ビットデータ）を保持出来る。すなわちメモリセルトランジスタＭＴは、閾値電圧Ｖthの低い順に“０”、“１”、“２”、“３”、…“９”、“Ａ”、“Ｂ”、…“Ｆ”の１６種のデータを保持出来る。そして、ワード線ＷＬ０、ＷＬ１に接続されたメモリセルトランジスタＭＴにおける少なくとも“０”データの閾値電圧は、それ以外のワード線ＷＬ１〜ＷＬ３０に接続されたメモリセルトランジスタＭＴにおける“０”データの閾値電圧よりも低くされている。
【００２４】
まずメモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧の詳細について説明する。メモリセルトランジスタＭＴ０、ＭＴ３１における“０”データの閾値電圧Ｖth０は、Ｖth０＜Ｖ０１である。“１”データの閾値電圧Ｖth１は、Ｖ０１＜Ｖth１＜Ｖ１２である。“２”データの閾値電圧Ｖth２は、Ｖ１２＜Ｖth２＜Ｖ２３である。“３”データの閾値電圧Ｖth３は、Ｖ２３＜Ｖth３＜Ｖ３４である。“４”データの閾値電圧Ｖth４は、Ｖ３４＜Ｖth４＜Ｖ４５である。“５”データの閾値電圧Ｖth５は、Ｖ４５＜Ｖth５＜Ｖ５６である。“６”データの閾値電圧Ｖth６は、Ｖ５６＜Ｖth６＜Ｖ６７である。“７”データの閾値電圧Ｖth７は、Ｖ６７＜Ｖth７＜Ｖ７８である。“８”データの閾値電圧Ｖth８は、Ｖ７８＜Ｖth８＜Ｖ８９である。“９”データの閾値電圧Ｖth９は、Ｖ８９＜Ｖth９＜Ｖ９Ａである。“Ａ”データの閾値電圧ＶthＡは、Ｖ９Ａ＜ＶthＡ＜ＶＡＢである。“Ｂ”データの閾値電圧ＶthＢは、ＶＡＢ＜ＶthＢ＜ＶＢＣである。“Ｃ”データの閾値電圧ＶthＣは、ＶＢＣ＜ＶthＣ＜ＶＣＤである。“Ｄ”データの閾値電圧ＶthＤは、ＶＣＤ＜ＶthＤ＜ＶＤＥである。“Ｅ”データの閾値電圧ＶthＥは、ＶＤＥ＜ＶthＥ＜ＶＥＦである。“Ｆ”データの閾値電圧ＶthＦは、ＶＥＦ＜ＶthＦである。
【００２５】
次にメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧の詳細について説明する。メモリセルトランジスタＭＴ１〜ＭＴ３０における“０”データの閾値電圧Ｖth０’は、Ｖth０’＜Ｖ０１’である。“１”データの閾値電圧Ｖth１’は、Ｖ０１’＜Ｖth１’＜Ｖ１２’である。“２”データの閾値電圧Ｖth２’は、Ｖ１２’＜Ｖth２’＜Ｖ２３’である。“３”データの閾値電圧Ｖth３’は、Ｖ２３’＜Ｖth３’＜Ｖ３４’である。“４”データの閾値電圧Ｖth４’は、Ｖ３４’＜Ｖth４’＜Ｖ４５’である。“５”データの閾値電圧Ｖth５’は、Ｖ４５’＜Ｖth５’＜Ｖ５６’である。“６”データの閾値電圧Ｖth６’は、Ｖ５６’＜Ｖth６’＜Ｖ６７’である。“７”データの閾値電圧Ｖth７’は、Ｖ６７’＜Ｖth７’＜Ｖ７８’である。“８”データの閾値電圧Ｖth８’は、Ｖ７８’＜Ｖth８’＜Ｖ８９’である。“９”データの閾値電圧Ｖth９’は、Ｖ８９’＜Ｖth９’＜Ｖ９Ａ’である。“Ａ”データの閾値電圧ＶthＡ’は、Ｖ９Ａ’＜ＶthＡ’＜ＶＡＢ’である。“Ｂ”データの閾値電圧ＶthＢ’は、ＶＡＢ’＜ＶthＢ’＜ＶＢＣ’である。“Ｃ”データの閾値電圧ＶthＣ’は、ＶＢＣ’＜ＶthＣ’＜ＶＣＤ’である。“Ｄ”データの閾値電圧ＶthＤ’は、ＶＣＤ’＜ＶthＤ’＜ＶＤＥ’である。“Ｅ”データの閾値電圧ＶthＥ’は、ＶＤＥ’＜ＶthＥ’＜ＶＥＦ’である。“Ｆ”データの閾値電圧ＶthＦ’は、ＶＥＦ’＜ＶthＦ’である。
【００２６】
そして、Ｖth０とＶth０’との間には、Ｖth０＜Ｖth０’の関係があり、Ｖth０’＝（Ｖth０＋ΔＶ１）である。換言すれば、Ｖth０’の下限値は、Ｖth０の上限値よりも小さい。つまり、Ｖ０１＜Ｖth０’＜Ｖ０１’なる関係が成立する。なお、閾値電圧Ｖth０’の値は、ゲートに０Ｖを印加した際にソースとドレインの電位が十分にブーストされている時に、メモリセルトランジスタＭＴ１〜ＭＴ３０がオフ状態となる値である。また、閾値電圧Ｖth０の値は例えば負の値を取る。
【００２７】
上記構成のＮＡＮＤ型フラッシュメモリであると、下記（１）、（２）の効果が得られる。  
（１）データの書き込み信頼性を向上できる（その１）。  
上記構成であると、選択ワード線に接続され且つデータを書き込むべきでないメモリセルトランジスタＭＴ１〜ＭＴ３０へのデータの誤書き込みを防止出来る。本効果について以下説明する。
【００２８】
セルフブースト方式を用いたデータの書き込みは、おおよそ次のようにして行われる。まず、データはＮＡＮＤセルのうちソース線ＳＬ側のメモリセルトランジスタＭＴから順に書き込まれる。そして、ワード線ＷＬｍ（ｍ＝３〜３０のいずれか）が選択されたとすると、ＷＬｍには書き込み電圧Ｖpgmが印加され、ＷＬ（ｍ＋１）〜ＷＬ３１には電圧Ｖpassが印加される。電圧Ｖpassは、“０”データを保持する（消去状態の）メモリセルトランジスタＭＴをオン状態にさせる電圧である。また、ワード線ＷＬ（ｍ−１）には中間電圧ＶＧＰ（約３Ｖ）が印加され、ＷＬ（ｍ−２）には０Ｖが印加される。そして、データを書き込むべきメモリセルトランジスタＭＴが接続されたビット線ＢＬには０Ｖが印加され、書き込むべきでないメモリセルトランジスタＭＴが接続されたビット線ＢＬにはＶＤＤが印加される。また、セレクトゲート線ＳＧＳは０Ｖとされ、セレクトゲート線ＳＧＤには０Ｖは通過させるがＶＤＤは通過させない電圧が印加される。
【００２９】
以上の具体例を図５に示す。図５はＮＡＮＤセルの回路図であり、ビット線ＢＬ０に接続され且つワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３にデータを書き込み、ビット線ＢＬ１に接続され且つワード線ＷＬ３に接続されたメモリセルトランジスタＭＴ３にはデータを書き込まない場合について示している。
【００３０】
図示するように、ワード線ＷＬ３にはＶpgmが印加され、ワード線ＷＬ２にはＶＧＰが印加され、ワード線ＷＬ１には０Ｖが印加され、ワード線ＷＬ４〜ＷＬ３１にはＶpassが印加される。
【００３１】
まず、ビット線ＢＬ０に接続されたＮＡＮＤセルについて説明する。選択トランジスタＳＴ２はカットオフとされる。他方、ビット線ＢＬ０の電位が０Ｖであるので、選択トランジスタＳＴ１はオン状態とされる。そしてワード線ＷＬ４〜ＷＬ３１にはＶpassが与えられているので、ビット線ＢＬ０に与えられた０ＶはメモリセルトランジスタＭＴ３のチャネルに到達する。すると、ワード線ＷＬ３には高電圧Ｖpgmが印加されているため、ＦＮトンネリングによって電子がメモリセルトランジスタＭＴ３のフローティングゲートに注入される。
【００３２】
次にビット線ＢＬ１に接続されたＮＡＮＤセルについて説明する。選択トランジスタＳＴ２はカットオフとされる。また、ビット線ＢＬ１の電位がＶＤＤであるので、選択トランジスタＳＴ１もカットオフとされる。その結果、ＮＡＮＤセル内のメモリセルトランジスタＭＴ０〜ＭＴ３１は、ビット線ＢＬ１からもソース線ＳＬからも電気的に分離される。そして、ワード線ＷＬ１に０Ｖが印加されているため、メモリセルトランジスタＭＴ１はカットオフとなる。その結果、メモリセルトランジスタＭＴ３〜ＭＴ３１のチャネル電位は、ワード線ＷＬ３〜ＷＬ３１とのカップリングにより上昇する。これにより、メモリセルトランジスタＭＴ３においては、チャネルとゲートとの電位差が小さくなり、電子がフローティングゲートに注入されず、データは書き込まれない。
【００３３】
以上のように、データを書き込むべきでないＮＡＮＤセルにおいては、ワード線ＷＬ（ｍ−２）に接続されたメモリセルトランジスタＭＴをカットオフさせている。これにより、消去状態のメモリセルトランジスタＭＴのみを用いてセルフブーストを行う。
【００３４】
しかしながら背景技術でも述べたように、図５においてメモリセルトランジスタＭＴ１が“０”データを保持していた場合、すなわち消去状態の閾値電圧を有していた場合には、ワード線ＷＬ１に０Ｖを印加してもメモリセルトランジスタＭＴ１をカットオフさせることが出来ない可能性がある。すると、すでにデータの書き込まれたメモリセルトランジスタＭＴを用いてセルフブーストを行うことになり、ブースト効率が悪化する。
【００３５】
この点、本実施形態に係る構成であると、メモリセルトランジスタＭＴ１〜ＭＴ３０の“０”データの閾値電圧Ｖth０’は、メモリセルトランジスタＭＴ０、ＭＴ３１の“０”データの閾値電圧Ｖth０よりも高くされている。そしてＶth０’の値は、ゲートに０Ｖが印加された際にソースとドレインの電位が十分にブーストされている時に、トランジスタがオフされる値とされる。
【００３６】
従って、図５に示すケースにおいて、メモリセルトランジスタＭＴ１が“０”データを保持していたとしても、より確実にカットオフさせることが出来る。そのため、消去状態のメモリセルトランジスタＭＴのみを用いたセルフブーストを行うことが出来、ブースト効率が向上する。その結果、非選択のメモリセルトランジスタＭＴ３に対して誤書き込みが発生することを抑制し、書き込み信頼性を向上出来る。
【００３７】
（２）データの書き込み信頼性を向上できる（その２）。  
上記構成であると、選択ワード線に接続され且つデータを書き込むべきでないメモリセルトランジスタＭＴ０、ＭＴ３１へのデータの誤書き込みを防止出来る。本効果について以下説明する。図６はＮＡＮＤセルの回路図であり、ビット線ＢＬ０に接続され且つワード線ＷＬ０に接続されたメモリセルトランジスタＭＴ０にデータを書き込み、ビット線ＢＬ１に接続され且つワード線ＷＬ０に接続されたメモリセルトランジスタＭＴ０にはデータを書き込まない場合について示している。
【００３８】
図示するように、ワード線ＷＬ０にはＶpgmが印加され、ワード線ＷＬ１〜ＷＬ３１にはＶpassが印加され、セレクトゲート線ＳＧＳには０Ｖが印加される。その結果、ビット線ＢＬ１に接続されたＮＡＮＤセルにおいては、メモリセルトランジスタＭＴ０〜ＭＴ３１を用いたセルフブーストによってメモリセルトランジスタＭＴ０のチャネル電位が上昇される。しかし、高電圧Ｖpgmが印加されるワード線ＷＬ０に隣接するセレクトゲート線ＳＧＳには０Ｖが印加されている。このことに起因してメモリセルトランジスタＭＴ０にデータが誤書き込みされるおそれがある。この点について図７を用いて説明する。図７は、ビット線ＢＬ１に接続されたＮＡＮＤセルの一部領域の断面図であり、特に選択トランジスタＳＴ２、及びメモリセルトランジスタＭＴ０、ＭＴ１を示している。
【００３９】
図示するように、選択トランジスタＳＴ２のゲート２４、２６には０Ｖが印加される。これに対してメモリセルトランジスタＭＴ０のチャネルには、メモリセルトランジスタ０〜ＭＴ３１を用いたセルフブーストによってブーストされた高電圧が印加されている。従って、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間の不純物拡散層２７には高電界が発生する。その結果、不純物拡散層にはband-to-bandのトンネル電流が発生する。そして発生した電子がメモリセルトランジスタＭＴ０のフローティングゲートに注入され、誤書き込みが発生する場合がある。この誤書き込みは、ブーストされたチャネル電位が高いほど生じやすい。つまり、書き込み電圧Ｖpgmが高いほど生じやすい。
【００４０】
この点、本実施形態に係る構成であると、メモリセルトランジスタＭＴ０、ＭＴ３１の“０”データの閾値電圧Ｖth０は、メモリセルトランジスタＭＴ１〜ＭＴ３０の“０”データの閾値電圧Ｖth０’よりも低くされている。すなわち、メモリセルトランジスタＭＴ０にデータを書き込む際の電圧Ｖpgmは、他のメモリセルトランジスタＭＴ１〜ＭＴ３０に書き込む際よりも低く出来る。その結果、選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間の不純物拡散層２７に発生する電界を小さくすることが出来る。これにより、トンネル電流に起因するメモリセルトランジスタＭＴ０への誤書き込みを防止でき、書き込み信頼性を向上出来る。
【００４１】
なお、Ｖth０’がＶth０よりΔＶ１だけ大きいのと同様に、Ｖth１’〜ＶthＦ’もＶth１〜ＶthＦよりΔＶ１だけ大きくすることが望ましい。なぜなら、各データ間の閾値電圧差を維持することにより、誤書き込みや誤読み出しの発生を防止出来るからである。
【００４２】
なお、上記例ではメモリセルトランジスタＭＴ０の場合を例に説明したが、メモリセルトランジスタＭＴ３１でも同様である。
【００４３】
［第２の実施形態］  
次に、この発明の第２の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１の実施形態で説明した図４に示す閾値分布を実現する方法に関するものである。図８は、本実施形態に係る閾値設定方法のフローチャートである。閾値分布の設定は、データの消去時に行われる。
【００４４】
まず、従来と同様の方法により、全メモリセルトランジスタＭＴ０〜ＭＴ３１のデータを同一条件で消去する（ステップＳ１０）。ステップＳ１０実行時のＮＡＮＤセルの様子を図９に示す。図９はＮＡＮＤセルの回路図である。図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤ、ＳＧＳを電気的にフローティングとし、全ワード線ＷＬ０〜ＷＬ３１に０Ｖを印加し、ｐ型ウェル領域２２の電位ＶＰＷを消去電圧ＶＥＲＡ（例えば２０Ｖ）とする。その結果、全メモリセルトランジスタＭＴ０〜ＭＴ３１のフローティングゲートから電子が引き抜かれ、閾値分布は図１０のようになる。図１０は、メモリセルトランジスタＭＴ０、ＭＴ３１と、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値分布を示すグラフである。図示するように、メモリセルトランジスタＭＴ０〜ＭＴ３１の閾値電圧は、共に等しく消去レベルＶth-ersとなる。
【００４５】
次に、第１ソフトプログラムを行う（ステップＳ１１）。第１ソフトプログラムとは、メモリセルトランジスタＭＴ１〜ＭＴ３０について書き込みを行うことで、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧をＶth０とする処理である。図１１は、第１ソフトプログラム時におけるＮＡＮＤセルの回路図である。
【００４６】
図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤに選択トランジスタＳＴ１をオン出来る電圧ＶＳＧＤを印加し、ワード線ＷＬ０、ＷＬ３１に電圧Ｖpassを印加し、ワード線ＷＬ１〜ＷＬ３０に電圧Ｖspgmを印加する。電圧Ｖspgmは、フローティングゲートに電子を注入するための電圧である。この結果、ビット線の電位がメモリセルトランジスタＭＴ３１のチャネルを介して、メモリセルトランジスタＭＴ１〜ＭＴ３０のチャネルに達する。これにより、メモリセルトランジスタＭＴ１〜ＭＴ３０のフローティングゲートに電子が注入され、閾値電圧が消去レベルＶth-ersから上昇する。
【００４７】
そして、第１ベリファイを行う（ステップＳ１２）。第１ベリファイは、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧がＶth０’、つまり第１の実施形態で説明したようにＶ０１＜Ｖth’＜Ｖ０１’であるか否かを判定する処理である。この処理はベリファイ回路１２が行う。図１２は、第１ベリファイ時におけるＮＡＮＤセルの回路図である。図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤ、ＳＧＳに電圧ＶＳＧを印加し、選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。またロウデコーダ３は、ワード線ＷＬ０、ＷＬ３１に、メモリセルトランジスタＭＴ０、ＭＴ３１がオン状態となる電圧ＶＲＥＡＤを印加する。更に、ソース線ＳＬには例えば電圧ＶＤＤが印加される。そして、ロウデコーダ３はワード線ＷＬ１〜ＷＬ３０に電圧ＶＳＰＶ（＜ＶＲＥＡＤ）を印加する。この条件により、メモリセルトランジスタＭＴ１〜ＭＴ３０のオン／オフを確認することで、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧を判定する。閾値電圧がＶth０’に達していなければ（ステップＳ１３、ＮＯ）、再びステップＳ１１に戻り、第１ソフトプログラムを行う。達していれば（ステップＳ１３，ＹＥＳ）、次に第２ソフトプログラムを行う（ステップＳ１４）。
【００４８】
ステップＳ１３が完了した時点における閾値分布を図１３に示す。図示するように、メモリセルトランジスタＭＴ１〜ＭＴ３０に関しては、所定の閾値レベルＶth０’とされているが、メモリセルトランジスタＭＴ０、ＭＴ３１は消去レベルＶth-ersのままである。そこで第２ソフトプログラムにおいては、メモリセルトランジスタＭＴ０、ＭＴ１の閾値電圧を所定の範囲に設定する。第２ソフトプログラムについて説明する。
【００４９】
図１４は、第２ソフトプログラム時におけるＮＡＮＤセルの回路図である。図示するように、セレクトゲート線ＳＧＤに選択トランジスタＳＴ１をオン出来る電圧ＶＳＧＤを印加し、ワード線ＷＬ０、ＷＬ３１に電圧Ｖspgmを印加し、ワード線ＷＬ１〜ＷＬ３０に電圧Ｖpassを印加する。この結果、ビット線の電位がメモリセルトランジスタＭＴ３１のチャネルに達し、且つメモリセルトランジスタＭＴ１〜ＭＴ３０のチャネルを介して、メモリセルトランジスタＭＴ３１のチャネルに達する。これにより、メモリセルトランジスタＭＴ０、ＭＴ３１のフローティングゲートに電子が注入され、閾値電圧が消去レベルＶth-ersから上昇する。
【００５０】
そして、次に第２ベリファイを行う（ステップＳ１５）。第２ベリファイは、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧がＶth０、つまり第１の実施形態で説明したようにＶth０＜Ｖ０１であるか否かを判定する処理である。この処理もベリファイ回路１２が行う。図１５は、第２ベリファイ時におけるＮＡＮＤセルの回路図である。図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤ、ＳＧＳに電圧ＶＳＧを印加し、選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。またロウデコーダ３は、ワード線ＷＬ１〜ＷＬ３０に、メモリセルトランジスタＭＴ１〜ＭＴ３０がオン状態となる電圧ＶＲＥＡＤを印加する。更に、ソース線ＳＬには例えば電圧ＶＤＤが印加される。そして、ロウデコーダ３はワード線ＷＬ０、ＷＬ３１に電圧ＶＳＰＶ（＜ＶＲＥＡＤ）を印加する。この条件により、メモリセルトランジスタＭＴ０、ＭＴ３１のオン／オフを確認することで、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧を判定する。閾値電圧がＶth０に達していなければ（ステップＳ１６、ＮＯ）、再びステップＳ１４に戻り、第２ソフトプログラムを行う。達していれば（ステップＳ１６、ＮＯ）、処理は終了する。ステップＳ１６が完了した時点における閾値分布を図１６に示す。図示するように、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧はＶth０’とされ、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧はＶth０とされ、両者の間にはΔＶ１の差が設けられる。
【００５１】
以上の方法によって、上記第１の実施形態で説明した閾値分布が得られる。
【００５２】
［第３の実施形態］  
次に、この発明の第３の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２の実施形態とは異なる方法により、第１実施形態で説明した図４に示す閾値分布を実現する方法に関するものである。図１７は、本実施形態に係る閾値設定方法のフローチャートである。本実施形態においても、閾値の設定はデータの消去時に行われる。
【００５３】
まず、第２の実施形態で説明したステップＳ１０の処理を行う。すなわち、全メモリセルトランジスタＭＴ０〜ＭＴ３１のデータを、同一条件下で一括して消去する。その結果、全メモリセルトランジスタＭＴ０〜ＭＴ３１の閾値は消去レベルＶth-ersとなる。
【００５４】
次に第３ソフトプログラムを行う（ステップＳ２０）。第３ソフトプログラムとは、従来のソフトプログラムと同様に、全メモリセルＭＴ０〜ＭＴ３１に対して等しく閾値を上昇させる処理のことである。ステップＳ２０実行時におけるＮＡＮＤセルの様子を図１８に示す。図１８はＮＡＮＤセルの回路図である。図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤに電圧ＶＳＧＤを印加し、ワード線ＷＬ０〜ＷＬ３１に電圧Ｖspgmを印加する。この結果、メモリセルトランジスタＭＴ０〜ＭＴ３１のフローティングゲートに電子が注入され、閾値電圧が消去レベルＶth-ersから上昇する。この際の閾値分布を図１９に示す。図示するように、メモリセルトランジスタＭＴ０〜ＭＴ３１の閾値は、全て等しく上昇する。
【００５５】
次に、上記第２の実施形態で説明した第１ベリファイを行い（ステップＳ２１）、次に第２ベリファイを行う（ステップＳ２２）。ステップＳ２１、Ｓ２２は逆の順序で行っても良い。そして、第１ベリファイと第２ベリファイのいずれにおいても閾値電圧が所定の値に無ければ（ステップＳ２３、ＮＯ）、ステップＳ２０に戻り、第３ソフトプログラムを繰り返す。つまり、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値がＶth０となるか、またはメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値がＶth０’となるまで、ステップＳ２０〜Ｓ２２を繰り返す。
【００５６】
第１ベリファイと第２ベリファイのいずれがＯＫであり（ステップＳ２３、ＹＥＳ）、且つ第１ベリファイのみがＯＫであった場合（ステップＳ２４、ＹＥＳ）には、次に第２ソフトプログラムを行う（ステップＳ２５）。つまり、メモリセルトランジスタＭＴ１〜ＭＴ３０に関しては閾値が所定の値（Ｖth０’）となっているので、残りのメモリセルトランジスタＭＴ０、ＭＴ３１について閾値を設定する。そして、第２ベリファイを行って（ステップＳ２６）、閾値がＶth０となっていれば（ステップＳ２７、ＹＥＳ）、処理は終了する。閾値がＶth０となっていなければ（ステップＳ２７、ＮＯ）、ステップＳ２５に戻り、ステップＳ２５、Ｓ２６の処理を繰り返す。
【００５７】
ステップＳ２４において、第２ベリファイのみがＯＫであった場合（ステップＳ２４、ＮＯ）には、次に第１ソフトプログラムを行う（ステップＳ２８）。つまり、メモリセルトランジスタＭＴ０、ＭＴ３１に関しては閾値が所定の値（Ｖth０）となっているので、残りのメモリセルトランジスタＭＴ１〜ＭＴ３０について閾値を設定する。そして、第１ベリファイを行って（ステップＳ２９）、閾値がＶth０’となっていれば（ステップＳ３０、ＹＥＳ）、処理は終了する。閾値がＶth０’となっていなければ（ステップＳ３０、ＮＯ）、ステップＳ２８に戻り、ステップＳ２８、Ｓ２９の処理を繰り返す。
【００５８】
以上の方法によっても、上記第１の実施形態で説明した閾値分布が得られる。なお、第１ソフトプログラム及び第２ソフトプログラム、並びに第１ベリファイ及び第２ベリファイの詳細は第２の実施形態で説明したとおりである。
【００５９】
［第４の実施形態］  
次に、この発明の第４の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２、第３の実施形態とは異なる方法により、第１実施形態で説明した図４に示す閾値分布を実現する方法に関するものである。図２０は、本実施形態に係る閾値設定方法のフローチャートである。本実施形態においても、閾値の設定はデータの消去時に行われる。
【００６０】
まず、全メモリセルトランジスタＭＴ０〜ＭＴ３１のデータを消去する（ステップＳ４０）。この際、上記第２、第３の実施形態と異なり、メモリセルトランジスタＭＴ０、ＭＴ３１とメモリセルトランジスタＭＴ１〜ＭＴ３０とで、消去条件を変える。ステップＳ４０の様子を図２１に示す。図２１はステップＳ４０実行時におけるＮＡＮＤセルの回路図である。
【００６１】
図示するように、ロウデコーダ３はセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとし、ワード線ＷＬ０、ＷＬ３１に０Ｖを印加し、ワード線ＷＬ１〜３０に電圧ＶＳＸ（＞０Ｖ）を印加し、ＶＰＷに消去電圧ＶＥＲＡ（例えば２０Ｖ）を印加する。つまり、メモリセルトランジスタＭＴ０、ＭＴ３１のゲートとｐ型ウェル領域２２との間の電位差は、メモリセルトランジスタＭＴ１〜ＭＴ３０のゲートとｐ型ウェル領域２２との間の電位差よりも大きくされる。その結果、メモリセルトランジスタＭＴ０、ＭＴ３１は、メモリセルトランジスタＭＴ１〜ＭＴ３０よりも深く消去される。
【００６２】
ステップＳ４０の結果得られる閾値分布を図２２に示す。図示するように、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧は第１の消去レベルＶth-ers１である。他方、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧は、第１の消去レベルＶth-ersよりもΔＶ１だけ高い第２の消去レベルＶth-ers２となる。
【００６３】
ステップＳ４０が終了した時点で、メモリセルトランジスタＭＴ０、ＭＴ３１とメモリセルトランジスタＭＴ１〜ＭＴ３０との間にはΔＶ１の差が生じているので、その後は各々の閾値電圧を等しく所望の範囲内へシフトさせれば良い。従って、次に第３の実施形態で説明した第３ソフトプログラムを行う（ステップＳ４１）。第３ソフトプログラムによって、メモリセルトランジスタＭＴ０〜ＭＴ３１の閾値電圧を等しく上昇させる。そして第１ベリファイ及び第２ベリファイを行う（ステップＳ４２、Ｓ４３）。もちろん、ステップＳ４２、Ｓ４３はいずれを先に行っても良い。いずれのベリファイもＯＫであれば（ステップＳ４４、ＹＥＳ）、処理は終了する。いずれかのベリファイがＯＫでない場合には（ステップＳ４４、ＮＯ）、ステップＳ４１〜Ｓ４３を繰り返す。
【００６４】
以上の方法によっても、上記第１の実施形態で説明した閾値分布が得られる。
【００６５】
［第５の実施形態］  
次に、この発明の第５の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２乃至第４の実施形態とは異なる方法により、第１実施形態で説明した図４に示す閾値分布を実現する方法に関するものである。図２３は、本実施形態に係る閾値設定方法のフローチャートである。本実施形態においても、閾値の設定はデータの消去時に行われる。
【００６６】
まず、上記第４の実施形態で説明したステップＳ４０の処理を行う。すなわち、メモリセルトランジスタＭＴ０、ＭＴ３１とメモリセルトランジスタＭＴ１〜ＭＴ３０とで、消去条件を変え、図２２に示した閾値分布を得る。その後、第２の実施形態で説明したステップＳ１１に進むか、または第３の実施形態で説明したステップＳ２０に進む。その後の処理は第２、第３の実施形態で説明した通りである。
【００６７】
以上の方法によっても、上記第１の実施形態で説明した閾値分布が得られる。
【００６８】
［第６の実施形態］  
次に、この発明の第６の実施形態に係る半導体記憶装置について説明する。図２４は、本実施形態に係る閾値設定方法のフローチャートである。
【００６９】
図示するように本実施形態に係る方法は、第２の実施形態において図８を用いて説明した方法において、ステップＳ１２、及びステップＳ１４以降を省略したものである。すなわち、全メモリセルトランジスタＭＴ０〜ＭＴ３１のデータを同一条件にて消去した後、第１ソフトプログラムのみを行う。すると、得られる閾値分布は図２５に示す通りである。図示するように、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧は消去レベルＶth-ersであり、メモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧Ｖth０’よりも低い。
【００７０】
本方法によっても、メモリセルトランジスタＭＴ０、ＭＴ３１と、メモリセルトランジスタＭＴ１〜ＭＴ３０との間に閾値電圧の差を設けることが出来る。
【００７１】
［第７の実施形態］  
次に、この発明の第７の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第２乃至第６の実施形態と異なり、データの書き込み動作時に閾値電圧差を設けるものである。図２６は、本実施形態に係るデータの書き込み動作のフローチャートである。なお本実施形態においては、データの消去後にソフトプログラムは行わない。従って、消去状態のメモリセルトランジスタＭＴ０〜ＭＴ３１の閾値電圧は、全てＶth-ersである。
【００７２】
まずロウデコーダ３は、ロウアドレスＲＡがワード線ＷＬ０、ＷＬ３１に相当するか否かを確認する（ステップＳ５０）。ワード線ＷＬ０、ＷＬ３１でない、すなわちワード線ＷＬ１〜ＷＬ３０が選択された場合には（ステップＳ５１、ＮＯ）、第１書き込み電圧Ｖpgm１を用いてデータを書き込む（ステップＳ５２）。他方、ワード線ＷＬ０、ＷＬ３１が選択された場合には（ステップＳ５１、ＹＥＳ）、第１書き込み電圧Ｖpgm１よりも電圧値の低い第２書き込み電圧Ｖpgm２を用いてデータを書き込む（ステップＳ５３）。
【００７３】
上記の書き込み方法を、メモリセルトランジスタＭＴの閾値電圧の変化を用いて説明する。図２７は、消去状態におけるメモリセルトランジスタＭＴ０〜ＭＴ３１の閾値分布、データ書き込み後のメモリセルトランジスタＭＴ０、ＭＴ３１の閾値分布、及びデータ書き込み後のメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値分布を示すグラフである。
【００７４】
図示するように、メモリセルトランジスタＭＴ１〜３０は、“０”データ書き込みの際に、その閾値電圧が消去レベルＶth-ersからＶth０’に設定される。他方、メモリセルトランジスタＭＴ０、ＭＴ３１は、“０”データ書き込みの際に、その閾値電圧が消去レベルＶth-ersからＶth０に設定される。そして、第１書き込み電圧Ｖpgm１は第２書き込み電圧Ｖpgm２よりも大きいため、Ｖth０’はＶth０よりも大きくなる。
【００７５】
以上の方法によっても、第１の実施形態で説明した閾値分布が得られる。
【００７６】
なお、消去時に第３ソフトプログラムを行うことにより、消去状態のメモリセルトランジスタＭＴ０〜ＭＴ３１の閾値電圧はＶth０であっても良い。このような場合について図２８に示す。図２８は、消去状態におけるメモリセルトランジスタＭＴ０〜ＭＴ３１の閾値分布、データ書き込み後のメモリセルトランジスタＭＴ０、ＭＴ３１の閾値分布、及びデータ書き込み後のメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値分布を示すグラフである。
【００７７】
図示するように、メモリセルトランジスタＭＴ１〜３０は、“０”データ書き込みの際に、その閾値電圧が消去レベルＶth-ersからＶth０’に設定される。他方、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧は、“０”データ書き込みの際には変わらない。
【００７８】
［第８の実施形態］  
次に、この発明の第８の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第７の実施形態における、閾値電圧の間隔に関するものである。図２９は、本実施形態に係るＮＡＮＤ型フラッシュメモリの閾値分布を示すグラフであり、ワード線ＷＬ０、ＷＬ３１に接続されたメモリセルトランジスタＭＴ０、ＭＴ３１、及びワード線ＷＬ１〜ＷＬ３０に接続されたメモリセルトランジスタＭＴ１〜ＭＴ３０について示している。
【００７９】
図示するように、第１の実施形態と同様、“０”データを保持するメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値は、“０”データを保持するメモリセルトランジスタＭＴ０、ＭＴ３１よりも高くされている。更に、“１”〜“Ｆ”データを保持するメモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧は、それぞれ“０”〜“Ｅ”データを保持するメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧と等しくされている。そして“Ｆ”データを保持するメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値電圧は、“Ｆ”データを保持するメモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧よりも高くされている。
【００８０】
換言すれば、メモリセルトランジスタＭＴは１７値のデータ“０”、“１”、“２”、…“９”、“Ａ”、“Ｂ”、…“Ｅ”、“Ｆ”、“１０”を保持可能とされている。そしてこの１７値のうち、メモリセルトランジスタＭＴ０、ＭＴ３１では閾値の低い１６値“０”〜“Ｆ”を用いて、これをデータ“０”〜“Ｆ”としている。他方、メモリセルトランジスタＭＴ１〜ＭＴ３１では、１７値のうち閾値の高い１６値“１”〜“１０”を用いて、これらをデータ“０”〜“Ｆ”としている。
【００８１】
本実施形態に係る構成であると、上記第１の実施形態で説明した（１）、（２）の効果に加えて、下記（３）の効果が得られる。  
（３）ＮＡＮＤ型フラッシュメモリの構成を簡略化出来る。  
本実施形態に係る構成であると、メモリセルトランジスタＭＴ０、ＭＴ３１の閾値電圧の一部と、メモリセルトランジスタＭＴ１〜ＭＴ３１の閾値電圧との一部を同一としている。すると図２９の例の場合、例えばメモリセルトランジスタＭＴ０、ＭＴ３１に“２”データを書き込む際の動作条件、及び“２”データを読み出す際の動作条件は、それぞれメモリセルトランジスタＭＴ１〜ＭＴ３０に“１”データを書き込む際の動作条件、及び“１”データを読み出す際の動作条件と同じである。従って、閾値設定レベルの評価方法や、通常の読み出し及び書き込み動作の動作条件の設定が簡略化出来る。そのため、フラッシュメモリの構成を簡略化出来る。
【００８２】
また本実施形態に係る構成であると、メモリセルトランジスタＭＴ０、ＭＴ３１の各データ間の閾値電圧差は、メモリセルトランジスタＭＴ１〜ＭＴ３０の各データ間の閾値電圧差と等しい。従って、データリテンションマージンを確保出来る。すなわち、従来に比べてメモリセルが保持すべきデータ数は１６値から１７値に増加するが、各データに対して設定すべき閾値電圧の幅（マージン）は変わらない。よって、誤書き込みや誤読み出しの発生を防止出来る。
【００８３】
［第９の実施形態］  
次に、この発明の第９の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第８の実施形態において、メモリセルトランジスタＭＴ１〜ＭＴ３０の“０”データ閾値を、セレクトゲート線ＳＧＤに近いものほど低くしたものである。図３０は、本実施形態に係るＮＡＮＤ型フラッシュメモリの“０”データ閾値を示すグラフであり、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴ０、ワード線ＷＬ１〜ＷＬ２７に接続されたメモリセルトランジスタＭＴ１〜ＭＴ２７、ワード線ＷＬ２８〜ＷＬ３０に接続されたメモリセルトランジスタＭＴ２８〜ＭＴ３０、ワード線ＷＬ３１に接続されたメモリセルトランジスタＭＴ３１について示している。
【００８４】
図示するように、上記第１乃至第８の実施形態と同様に“０”データを保持するメモリセルトランジスタＭＴ１〜ＭＴ３０の閾値は、“０”データを保持するメモリセルトランジスタＭＴ０、ＭＴ３１よりも高くされている。更に本実施形態では、メモリセルトランジスタＭＴ０〜ＭＴ３０の中においても、“０”データ閾値に差が設けられている。すなわち、ワード線ＷＬ２８〜ＷＬ３０に接続されたメモリセルトランジスタＭＴ２８〜ＭＴ３０の“０”データ閾値Ｖth０”は、それらよりもソース線側に位置するワード線ＷＬ１〜ＷＬ２７に接続されたメモリセルトランジスタＭＴ１〜ＭＴ２７の“０”データ閾値Ｖth０’よりも小さくされている。更に言い換えれば、メモリセルトランジスタＭＴ２８〜３０の“０”データ閾値Ｖth０”の下限値は、メモリセルトランジスタＭＴ０、ＭＴ３１の“０”データ閾値Ｖth０の上限値よりも低く、Ｖth０”の上限値はメモリセルトランジスタＭＴ１〜ＭＴ２７の“０”データ閾値Ｖth０’の下限値よりも低くされている。
【００８５】
本実施形態に係る閾値分布は、上記の各実施形態で説明した方法により実現出来る。例えば図８、図１７及び図２４で説明した方法において、メモリセルトランジスタＭＴ１〜ＭＴ２７とメモリセルトランジスタＭＴ２８〜ＭＴ３０とについて、第１ソフトプログラムと第１ベリファイとを異なる条件で別々に行う。すなわち、メモリセルトランジスタＭＴ１〜ＭＴ２７に関しては、“０”データ閾値がＶth０’となるように第１ソフトプログラムと第１ベリファイとを行う。他方、メモリセルトランジスタＭＴ２８〜ＭＴ３０に関しては、“０”データ閾値がＶth０”となるように第１ソフトプログラムと第１ベリファイとを行う。
【００８６】
また図２０及び図２３で説明した方法におけるステップＳ４０の消去条件を、メモリセルトランジスタＭＴ１〜ＭＴ２７とメモリセルトランジスタＭＴ２８〜ＭＴ３０とで変化させる。より具体的には、消去時における電圧を、ワード線ＷＬ１〜ＷＬ２７よりもワード線ＷＬ２８〜ＷＬ３０について高くする。これにより、メモリセルトランジスタＭＴ２８〜ＭＴ３０の消去レベルを、メモリセルトランジスタＭＴ１〜ＭＴ２７の消去レベルよりも深く（閾値電圧を低く）する。そして、第１ベリファイを上記図８及び図１７の場合と同様に、メモリセルトランジスタＭＴ１〜ＭＴ２７とメモリセルトランジスタＭＴ２８〜ＭＴ３０とで異なる条件で別個に行う。
【００８７】
更に図２６で説明した方法において、ステップＳ５１で“ＮＯ”と判定された場合に、更にワード線ＷＬ１〜ＷＬ２７であるかワード線ＷＬ２８〜ＷＬ３０であるかを判定する。ワード線ＷＬ１〜ＷＬ２７である場合にはステップＳ５２に進む。ワード線ＷＬ２８〜ＷＬ３０である場合には、第３書き込み電圧Ｖpgm３を用いてデータを書き込む。第３書き込み電圧Ｖpgm３は、Ｖpgm２＜Ｖpgm３＜Ｖpgm１の条件を満たす電圧である。
【００８８】
本実施形態に係る構成であると、上記第１の実施形態で説明した効果（１）、（２）と、第８の実施形態で説明した効果（３）に加えて、下記（４）の効果が得られる。  
（４）データの書き込み信頼性を向上できる（その３）。  
前述の通り、セルフブースト方式においては、データが書き込まれて閾値の上昇したメモリセルを用いると、ブースト効率が低下する。そこで、選択メモリセルからソース線側のメモリセルのチャネルをカットオフさせることで、消去セルのみを用いてブースト効率を向上させる手法が提案されている。この書き込み方式であると、上で述べたようなソース側をカットオフできない問題とＧＩＤＬによる誤書き込みの問題だけでなく、ドレイン側（ビット線側）に近いメモリセルを書き込む際に誤書き込みが起きやすいという問題がある。
【００８９】
具体的に図３１を用いて説明する。図３１は、データを書き込むべきでないメモリセル（非選択メモリセル）を含むＮＡＮＤセルの回路図であり、特にワード線ＷＬ２８が選択された際の書き込み動作時の様子を示している。
【００９０】
非選択メモリセルを含むＮＡＮＤセルにおいては、選択トランジスタＳＴ１がカットオフ状態とされる。この場合、ワード線ＷＬ３１とセレクトゲート線ＳＧＤとの間の容量が、ブースト効率を悪化させる原因となる。この点、ソース線ＳＬに近いワード線（ワード線ＷＬ０、ＷＬ１、…など）に対する書き込み時には、多くの消去状態のメモリセルを用いてセルフブーストを行うので、ワード線ＷＬ３１とセレクトゲート線ＳＧＤとの間の容量は相対的に小さく、容量の影響はそれほど大きくない。しかし、ビット線ＢＬに近いワード線（ワード線ＷＬ２８、ＷＬ２９、ＷＬ３０、ＷＬ３１など）に対する書き込み時には、ワード線ＷＬ３１とセレクトゲート線ＳＧＤとの間の容量が相対的に大きくなる。その結果、ソース線ＳＬに近いワード線に対する書き込み時に比べて、ブースト効率が低下する。よって、ブースト不足によってチャネルの電位が十分に上昇せず、データが誤って書き込まれてしまうおそれがある。
【００９１】
この点、電圧Ｖpassを高くすることによりブースト不足を解消する方法もある。しかし電圧Ｖpassを高くすると、選択メモリセルを含むＮＡＮＤセルにおいて、電圧Ｖpassが印加された非選択ワード線に接続された非選択メモリセルに誤書き込みが生ずるという問題がある。よって、適切なＶpassの設定は非常に困難である。
【００９２】
しかし本実施形態に係る構成であると、ビット線ＢＬに近いメモリセルトランジスタの“０”データ閾値を、ソース線ＳＬに近いメモリセルトランジスタよりも低く（負側に）している。すると、ビット線ＢＬに近いワード線が選択された際には、“０”データ閾値がより低い消去メモリセル（“０”データを保持するメモリセルトランジスタ）を用いてブーストを行うので、ブーストの効率があがる。そのため、ブースト効率を低下させる原因となるＷＬ３１とＳＧＤ間の容量の影響を小さくすることができる。図３１を用いて説明すれば、ワード線ＷＬ２８選択時には、メモリセルトランジスタＭＴ２８〜ＭＴ３１を用いてセルフブーストを行う。この際、メモリセルトランジスタＭＴ２８〜ＭＴ３０の閾値電圧は、従来に比べて低く設定されている（Ｖth０”＜Ｖth０’）。従って、ＷＬ３１とＳＧＤ間の容量が従来に比べて相対的に低くなるため、ブースト効率が向上する。よって、チャネル電位を十分に上昇させることが出来、データの誤書き込みを抑制出来る。また、電圧Ｖpassの設定マージンも広がる。
【００９３】
なお、上記実施形態ではＷＬ１〜ＷＬ２７とＷＬ２８〜ＷＬ３０とで消去レベルを変える場合について説明したが、いずれのワード線について消去レベルを変えるかは適宜設定出来る。また、ＷＬ０〜ＷＬ３０内で、消去レベルをワード線毎に２種類だけでなく３種類以上に変えても良い。また図３２に示すように、ワード線ＷＬ１からＷＬ３０の順に消去レベルを順次小さくしても良い。図３２は、横軸がロウ方向の位置を示し、縦軸に“０”データ閾値を示したものである。しかし、ＷＬ３１とＳＧＤとの間の容量が問題となるようなメモリセルについてのみ、他のメモリセルよりも消去レベルを小さくすれば十分である。
【００９４】
［第１０の実施形態］  
次に、この発明の第１０の実施形態に係る半導体記憶装置について説明する。本実施形態は、上記第１乃至第９の実施形態において、データに応じた書き換え順序に関するものである。図３３は、本実施形態に係るＮＡＮＤ型フラッシュメモリの閾値電圧分布である。
【００９５】
図示するように各々のメモリセルは４ビットのデータを保持可能とされ、これにより“０”〜“Ｆ”の１６値のデータを保持する。“１”〜“Ｆ”データの閾値電圧の下限値を、それぞれ１〜Ｆ［Volt］とする。
【００９６】
本実施形態においては、ＧＩＤＬによる誤書き込みのおそれのある、例えばワード線ＷＬ０、またはワード線ＷＬ３１について書き込みを行う場合には、第１の書き込みステップと第２の書き込みステップとの２ステップによりデータを書き込む。これにつき図３４及び図３５を用いて説明する。図３４及び図３５は閾値分布を示している。
【００９７】
まず図３４に示すように、第１の書き込みステップにあたっては、閾値電圧の高いデータ、例えば“８”〜“Ｆ”データについての書き込みを行う。この際、同一ワード線に接続され、“０”〜“７”データを書き込むべきメモリセルについては、書き込み禁止とされる。
【００９８】
第１の書き込みステップが終了すると、次に第２の書き込みステップを行う。図３５に示すように第２の書き込みステップでは、第１の書き込みステップで書き込まれなかった、閾値電圧の低いデータ、例えば“０”〜“７”データについての書き込みを行う。この際、同一ワード線に接続され、“８”〜“Ｆ”データが書き込まれたメモリセルについては、電子がフローティングゲートに注入されないようにする。なお、“０”データについては特に書き込みを行わなくても良い。
【００９９】
本実施形態に係る構成であると、上記第１の実施形態で説明した効果（１）、（２）、第８の実施形態で説明した効果（３）、及び第９の実施形態で説明した効果（４）に加えて、下記（５）の効果が得られる。  
（５）データの書き込み信頼性を向上できる（その４）。  
前述のとおり、ソース側の選択トランジスタＳＴ２と隣接するメモリセルの書き込み時には、ＧＩＤＬによって電子が発生し、これがフローティングゲートへ蓄積されて、誤書き込みが発生する。また、ＮＡＮＤ型フラッシュメモリでは、ページ単位でデータの書き込みが行われるのが通常である。すなわち、１本のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴに対して一括してデータが書き込まれる。従って、例えばあるカラムに”１”データが書き込まれた後に、別のカラムに高い書込み電圧が必要な”Ｆ”のデータを書き込んでいると、先に書込みが完了した”１”データがＧＩＤＬによって誤書き込みされるおそれがある。
【０１００】
この点、本実施形態であると、ＧＩＤＬが問題となるようなワード線ＷＬ０、ＷＬ３１にデータを書き込む際には、まず閾値電圧の高いデータ、すなわち高い書き込み電圧が必要な書き込み動作を、第１の書き込みステップとして行う。その後、閾値電圧の低いデータ、すなわち低い書き込み電圧が必要な書き込み動作を、第２の書き込みステップとして行う。第２の書き込みステップの際には、ワード線には高い書き込み電圧が印加されないため、ＧＩＤＬの発生を抑えることが可能である。
【０１０１】
なお、第２の書き込みステップで”０”データを書き込まない場合には、第１の書き込みステップにおいてＧＩＤＬにより誤書き込みされる可能性がある。しかしこの場合には、”０”データと”１”データの間の閾値電圧差を他の閾値電圧差より大きくすれば良い。これにより、誤書き込みが発生して閾値が上がっても正確にデータを読み出すことが出来る。
【０１０２】
また、本実施形態に係る書込み順序であると、書込みスピードが遅くなる可能性がある。従って、ＧＩＤＬの発生が問題になる特定のＷＬのみについて行う。特にソース側の選択トランジスタと隣接するメモリセル、又は場合によっては、ドレイン側の選択トランジスタと隣接するメモリセルについて行う。
【０１０３】
［第１０の実施形態の変形例］  
第１０の実施形態の書き込み順序を、１本のワード線ＷＬに２ページが割り当てられた構成に適用する場合について説明する。図３６はＮＡＮＤセルの回路図である。１本のワード線ＷＬに２ページが割り当てられるということは、１本のワード線に接続されたメモリセルのうちの半数に対して、一括してデータが書き込まれるということである。例えば、偶数ビット線に接続されたメモリセルに対して一括してデータが書き込まれ、また奇数ビット線に接続されたメモリセルに対して一括してデータが書き込まれる。
【０１０４】
この場合、図３６に示すように、まず第１の書き込みステップにより偶数ビット線に接続されたメモリセルにデータが書き込まれる。次に第２の書き込みステップにより奇数ビット線に接続されたメモリセルにデータが書き込まれる。次に第３の書き込みステップにより偶数ビット線に接続されたメモリセルにデータが書き込まれる。次に第４の書き込みステップにより奇数ビット線に接続されたメモリセルにデータが書き込まれる。
【０１０５】
第１乃至第４の書き込みステップについて、図３７乃至図４０を用いて説明する。図３７乃至図４０は閾値分布を示している。
【０１０６】
まず図３７に示すように、第１の書き込みステップにあたっては、偶数ビット線に接続されたメモリセルに対して閾値電圧の高いデータ、例えば“８”〜“Ｆ”データについての書き込みを行う。この際、偶数ビット線及び同一ワード線に接続され、“０”〜“７”データを書き込むべきメモリセル、及び奇数ビット線に接続されたメモリセルについては、書き込み禁止とされる。
【０１０７】
第１の書き込みステップが終了すると、次に第２の書き込みステップを行う。図３８に示すように、第２の書き込みステップにあたっては、奇数ビット線に接続されたメモリセルに対して閾値電圧の高いデータ、例えば“８”〜“Ｆ”データについての書き込みを行う。この際、奇数ビット線及び同一ワード線に接続され、“０”〜“７”データを書き込むべきメモリセル、及び偶数ビット線に接続されたメモリセルについては、書き込み禁止とされる。
【０１０８】
第２の書き込みステップが終了すると、次に第３の書き込みステップを行う。図３９に示すように第３の書き込みステップでは、偶数ビット線に接続されたメモリセルに対して、第１の書き込みステップで書き込まれなかった、閾値電圧の低いデータ、例えば“０”〜“７”データについての書き込みを行う。この際、偶数ビット線及び同一ワード線に接続され、“８”〜“Ｆ”データが書き込まれたメモリセルについては、電子がフローティングゲートに注入されないようにする。なお、“０”データについては特に書き込みを行わなくても良い。
【０１０９】
第３の書き込みステップが終了すると、最後に第４の書き込みステップを行う。図４０に示すように第４の書き込みステップでは、奇数ビット線に接続されたメモリセルに対して、第２の書き込みステップで書き込まれなかった、閾値電圧の低いデータ、例えば“０”〜“７”データについての書き込みを行う。この際、奇数ビット線及び同一ワード線に接続され、“８”〜“Ｆ”データが書き込まれたメモリセルについては、電子がフローティングゲートに注入されないようにする。なお、“０”データについては特に書き込みを行わなくても良い。
【０１１０】
以上のようにして、１本のワード線に対して複数のページが割り当てられた構成にも第１０の実施形態は適用出来る。なお上記第１０の実施形態及びその変形例では、“８”データ〜“１５”データと“１”データ（または“０”データ）〜“７”データとの２つのステップでデータを書き込んでいる。しかし、例えば“Ｃ”データ〜“Ｆ”データと“１”データ（または“０”データ）〜“Ｂ”データのように、最初に“ｋ−１”レベル以上のデータを書込み後、次のステップで“ｋ”レベル以下のデータを書き込むことも可能である。また、“０”データ〜“Ｆ”データの１６値の場合だけでなく、“０”データ〜“７”データの８値、“０”データ〜“３”データの４値の場合も適応可能である。
【０１１１】
上記のように、この発明の第１乃至第１０の実施形態に係る半導体記憶装置であると、多値ＮＡＮＤ型フラッシュメモリにおいて、最も閾値レベルの低いデータの閾値電圧を、ワード線に応じて変化させている。より具体的には、セレクトゲート線に隣接しないメモリセルトランジスタの閾値電圧を、隣接するメモリセルトランジスタの閾値電圧よりも高くしている。これにより、選択トランジスタの隣接しないメモリセルトランジスタを、セルフブースト時に確実にカットオフさせることが出来、その結果ブースト効率を向上できる。また、選択トランジスタに隣接するメモリセルトランジスタにおいて、トンネル電流に起因する誤書き込みの発生を抑制出来る。
【０１１２】
なお、上記実施形態ではデータを保持するメモリセルトランジスタＭＴ０、ＭＴ３１が、セレクトゲート線ＳＧＤ、ＳＧＳに隣接して配置されている場合について説明した。しかし、ダミーのメモリセルを設けても良い。図４１は、ダミーセルを有するＮＡＮＤセルの回路図である。図示するように、選択トランジスタＳＴ１とメモリセルトランジスタＭＴ３１との間、及び選択トランジスタＳＴ２とメモリセルトランジスタＭＴ０との間には、ダミーセルトランジスタＤＴが設けられている。ダミーセルトランジスタＤＴの電流経路は、メモリセルトランジスタＭＴの電流経路と選択トランジスタの電流経路との間に直列接続され、ゲートはダミーワード線ＤＷＬに接続されている。このような構成であっても、上記実施形態は適用可能であり、メモリセルトランジスタＭＴ０、ＭＴ３１と、メモリセルトランジスタＭＴ１〜ＭＴ３０との間に閾値電圧差を設ければ良い。つまり、選択トランジスタに隣接し、実質的にデータを保持するメモリセルとして機能するメモリセルトランジスタと、それ以外のメモリセルトランジスタとの間で、閾値電圧差を設ければ良い。また、ダミーワード線は１本に限らず２本以上あっても良い。
【０１１３】
また、上記実施形態では図５を用いて説明したように、消去状態のメモリセルトランジスタＭＴを全て用いてセルフブーストを行う場合について説明した。しかし、必ずしも全てを用いる必要はない。例えば選択ワード線ＷＬｍに対して、セレクトゲート線側に位置するワード線ＷＬ（ｍ＋２）を０Ｖとしても良い。この場合、メモリセルトランジスタＭＴｍ、ＭＴ（ｍ＋１）、ＭＴ（ｍ＋３）のみを用いたセルフブーストにより、ローカルな領域の電位を上昇させる。
【０１１４】
更に上記実施形態では、１つのメモリセルトランジスタＭＴが１６値を取り得る場合について説明したが、これは一例に過ぎず、例えば４値、８値などであっても良い。また、上記実施形態では図４においてＶ０１＜Ｖth０’＜Ｖ０１’である場合について説明したが、Ｖth０＜Ｖth０’でありさえすれば、効果が得られる。
【０１１５】
上記実施形態に係るＮＡＮＤ型フラッシュメモリを用いたアプリケーションについて、下記にいくつか説明する。  
［メモリカード］  
図４２はパーソナルコンピュータ、メモリカード、及びメモリカードリーダ／ライタ（reader/writer）の外観図である。図示するように、リーダ／ライタに５０にメモリカード５１が挿入される。リーダ／ライタ５０は接続ケーブル５２によってパーソナルコンピュータ５３に接続される。メモリカード５１は内部に上記実施形態で説明したＮＡＮＤ型フラッシュメモリ１を備えている。またパーソナルコンピュータ５３は、リーダ／ライタ５０を用いてメモリカード５１からデータを読み出し、且つデータを書き込む。
【０１１６】
［ＵＳＢメモリ］  
フラッシュメモリ１は、例えばＵＳＢメモリに設けられても良い。ＵＳＢメモリは内部に上記実施形態で説明したＮＡＮＤ型フラッシュメモリ１を含み、ＵＳＢ端子によってパーソナルコンピュータに接続される。
【０１１７】
［ポータブル音楽プレーヤ］  
フラッシュメモリ１は、ポータブル音楽プレーヤに搭載されているものであっても良い。ポータブル音楽プレーヤは、内部に上記実施形態で説明したＮＡＮＤ型フラッシュメモリ１を備えており、音楽データを保持する。そしてポータブル音楽プレーヤは接続ケーブル等によってパーソナルコンピュータに接続される。
【０１１８】
［ＩＣカード］  
フラッシュメモリ１は、例えばＩＣカードであっても良い。図４３及び図４４は、ＩＣカードの外観図及び内部ブロック図である。図示するように、ＩＣカード６０はＭＣＵ６１及びプレーンターミナル６２を備えている。ＭＣＵ６１は、フラッシュメモリ６３と、その他の回路、例えばＲＯＭ６４、ＲＡＭ６５、及びＣＰＵ６６を備えている。フラッシュメモリ６３が、上記実施形態で説明したフラッシュメモリ１に相当する。ＣＰＵ６６は、例えば制御部６７及び計算部６８を備えている。そして制御部６７によって各回路ブロックの接続などが制御され、計算部６８によって信号処理等が行われる。  
上記第１乃至第１０の実施形態は、例えば上記のようなアプリケーションに適用することが出来る。
【０１１９】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０１２０】
【図１】この発明の第１の実施形態に係るフラッシュメモリのブロック図。
【図２】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの断面図。
【図４】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。
【図５】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み時の様子を示す図。
【図６】この発明の第１の実施形態に係るフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み時の様子を示す図。
【図７】フラッシュメモリの備えるメモリセルアレイの一部領域の断面図。
【図８】この発明の第２の実施形態に係るフラッシュメモリの、閾値設定方法のフローチャート。
【図９】この発明の第２の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、消去時の様子を示す図。
【図１０】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、消去時における閾値の変化を示す図。
【図１１】この発明の第２の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、第１ソフトプログラム時の様子を示す図。
【図１２】この発明の第２の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、第１ベリファイ時の様子を示す図。
【図１３】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第１ソフトプログラム時における閾値の変化を示す図。
【図１４】この発明の第２の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、第２ソフトプログラム時の様子を示す図。
【図１５】この発明の第２の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、第２ベリファイ時の様子を示す図。
【図１６】この発明の第２の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第２ソフトプログラム時における閾値の変化を示す図。
【図１７】この発明の第３の実施形態に係るフラッシュメモリの、閾値設定方法のフローチャート。
【図１８】この発明の第３の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、第３ソフトプログラム時の様子を示す図。
【図１９】この発明の第３の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第３ソフトプログラム時における閾値の変化を示す図。
【図２０】この発明の第４の実施形態に係るフラッシュメモリの、閾値設定方法のフローチャート。
【図２１】この発明の第４の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図であり、消去時の様子を示す図。
【図２２】この発明の第４の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、消去時における閾値の変化を示す図。
【図２３】この発明の第５の実施形態に係るフラッシュメモリの、閾値設定方法のフローチャート。
【図２４】この発明の第６の実施形態に係るフラッシュメモリの、閾値設定方法のフローチャート。
【図２５】この発明の第６の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、消去時における閾値の変化を示す図。
【図２６】この発明の第７の実施形態に係るフラッシュメモリの、データの書き込み方法のフローチャート。
【図２７】この発明の第７の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、データの書き込み時における閾値の変化を示す図。
【図２８】この発明の第７の実施形態の変形例に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、データの書き込み時における閾値の変化を示す図。
【図２９】この発明の第８の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。
【図３０】この発明の第９の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、“０”データ保持時の閾値を示す図。
【図３１】この発明の第９の実施形態に係るフラッシュメモリの備えるＮＡＮＤセルの回路図。
【図３２】この発明の第９の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、ロウ方向に対する“０”データ保持時の閾値を示す図。
【図３３】この発明の第１０の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフ。
【図３４】この発明の第１０の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第１の書き込みステップの様子を示す図。
【図３５】この発明の第１０の実施形態に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第２の書き込みステップの様子を示す図。
【図３６】この発明の第１０の実施形態の変形例に係るフラッシュメモリの備えるＮＡＮＤセルの回路図。
【図３７】この発明の第１０の実施形態の変形例に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第１の書き込みステップの様子を示す図。
【図３８】この発明の第１０の実施形態の変形例に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第２の書き込みステップの様子を示す図。
【図３９】この発明の第１０の実施形態の変形例に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第３の書き込みステップの様子を示す図。
【図４０】この発明の第１０の実施形態の変形例に係るフラッシュメモリの備えるメモリセルの閾値分布を示すグラフであり、第４の書き込みステップの様子を示す図。
【図４１】この発明の第１乃至第１０の実施形態の変形例に係るフラッシュメモリの備えるＮＡＮＤセルの回路図。
【図４２】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカード、接続装置、パーソナルコンピュータの外観図。
【図４３】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図４４】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０１２１】
１…フラッシュメモリ、２…メモリセルアレイ、３…ロウデコーダ、４…カラムデコーダ、５…カラムセレクタ、６…読み出し回路、７…書き込み回路、８…ソース線ドライバ、９…入出力バッファ、１０…制御回路、１１…電圧発生回路、１２…ベリファイ回路、２０…半導体基板、２１、２２…ウェル領域、２３…ゲート絶縁膜、２４、２６…多結晶シリコン層、２５…ゲート間絶縁膜、２７…不純物拡散層、２８、３１…層間絶縁膜、２９、３０、３２…金属配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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