(57)【要約】【課題】メモリセルの縮小化に伴うＹｕｐｉｎ効果の増大を抑制すると共に、カップリング比の低減も抑制する。【解決手段】  本発明の半導体装置は、素子分離領域により区画形成された素子形成領域を備えた半導体基板と、前記素子形成領域に形成された第１のゲート絶縁膜と、この第１のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第１のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第１のゲート電極と、この第１のゲート電極上に形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された第２のゲート電極とを備えたところに特徴を有する。【選択図】図１
2008010482.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域により区画形成された素子形成領域を備えた半導体基板と、
前記素子形成領域に形成された第１のゲート絶縁膜と、
この第１のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第１のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第１のゲート電極と、
この第１のゲート電極上に形成された第２のゲート絶縁膜と、
この第２のゲート絶縁膜上に形成された第２のゲート電極とを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜と接する側の結晶面方位が（１００）面で、上部側の傾斜を有する面の結晶面方位が（１１０）面または（１１１）面であることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第１のゲート電極は、上面側が二つの傾斜面で形成されていることを特徴とする半導体装置。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置において、
前記第１のゲート電極は、上面側の中央部に下面と平行な面を有すると共にその両側に二つの傾斜面を備えた構成とされていることを特徴とする半導体装置。
【請求項５】
請求項１ないし４のいずれかに記載の半導体装置において、
前記素子分離領域は、前記第１のゲート電極の上部に対応する部分で幅を狭めた形状に形成され、
前記第１のゲート電極は、上部側の端部が前記素子分離領域の幅を狭めた部分に乗り上げるように形成されていることを特徴とする半導体装置。
【請求項６】
半導体基板の上面に第１のゲート絶縁膜および単結晶からなる第１のゲート電極の下層部が形成された絶縁分離基板に素子分離領域を形成するための溝を形成する工程と、
前記溝内に絶縁膜を埋め込む工程と、
前記第１のゲート電極の下層部上にその結晶面方位に対して傾斜した結晶面方位の面を含むように上面側に露出する上層部を選択成長法により形成する工程と、
前記素子分離領域の溝内に形成した絶縁膜を所定高さまでエッチングする工程と、
第２のゲート絶縁膜を形成する工程と、
第２のゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁膜を介して形成されたゲート電極を備えたトランジスタを有する半導体装置に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される不揮発性記憶装置は、電源の供給がなくても記憶を保持できるため、マルチメディアカード用の記憶素子として広く普及している。近年更なる大容量化が望まれており、メモリセルをさらに高集積化することが要求されている。この場合、高集積化にともなう問題点として、「Ｙｕｐｉｎ効果の増大」があげられる。これは、隣接するメモリセルの間隔が狭くなってくると、隣接素子間の寄生容量が大きくなるため、本来書き込みたくないメモリセルに対しても隣接セルへの書き込み動作の影響をうけて、誤って書き込まれてしまう誤動作が起きやすくなるというものである。
【０００３】
そこで、このような「Ｙｕｐｉｎ効果の増大」を抑制する為には、メモリセルの間隔を広げる事が有効な方法であるが、従来のセル形成方法を用いている場合においては、間隔を広げる分だけメモリセル自体の幅寸法が細くなってしまうことになる。このことは、逆に、個々のメモリセルにおいては必要なカップリング比を得られないという事態を招いてしまう。そこで、カップリング比を高めるために、メモリセルの高さ寸法を大きくすることが考えられるが、この場合には、素子分離用絶縁膜の形成で不具合を来たしたり、メモリセルの加工時にゲート間絶縁膜（インターポリ絶縁膜）が加工しきれずに残ってしまう等の不具合が生じる。
【０００４】
上記したような不具合を解決するものとして、例えば特許文献１に示すような技術がある。これは、フローティングゲート電極の形状を断面が凸状となるように加工形成するものである。しかし、このような構成を得るためには複雑な加工工程を経る必要があり、コストや工数の増大を招くことになり、更なる改善が要求される。
【０００５】
また、上記した不具合を解決する方法として、例えば、特許文献２に示されるような構造を採用することが考えられる。これは、フローティングゲートの形状を上面に斜辺を有する形、例えば三角形や台形に形成するというものである。
【特許文献１】特開２００４−２２８１９号公報
【特許文献２】特開平１０−１２５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述のような特許文献２に示されるものは、その基本構造としてＬＯＣＯＳを素子分離領域に使用した構成であり、この構成をそのままＳＴＩを採用した構成に適用することはできない。また、フローティングゲート電極の形状を加工することについての目的も相違しており、上記した技術的課題を解決するためにそのまま利用することができないものであった。
【０００７】
本発明は、上記事情を考慮してなされたもので、その目的は、メモリセルの縮小化に伴うＹｕｐｉｎ効果の増大を抑制すると共に、カップリング比の低減も抑制することができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、素子分離領域により区画形成された素子形成領域を備えた半導体基板と、前記素子形成領域に形成された第１のゲート絶縁膜と、この第１のゲート絶縁膜上に単結晶により形成され、上部側の面が前記第１のゲート絶縁膜と接する側の結晶面方位に対して傾斜する結晶面方位の面を有する第１のゲート電極と、この第１のゲート電極上に形成された第２のゲート絶縁膜と、この第２のゲート絶縁膜上に形成された第２のゲート電極とを備えたところに特徴を有する。
【０００９】
また、本発明の半導体装置の製造方法は、半導体基板の上面に第１のゲート絶縁膜および単結晶からなる第１のゲート電極の下層部が形成された絶縁分離基板に素子分離領域を形成するための溝を形成する工程と、前記溝内に絶縁膜を埋め込む工程と、前記第１のゲート電極の下層部上にその結晶面方位に対して傾斜した結晶面方位の面を含むように上面側に露出する上層部を選択成長法により形成する工程と、前記素子分離領域の溝内に形成した絶縁膜を所定高さまでエッチングする工程と、第２のゲート絶縁膜を形成する工程と、第２のゲート電極を形成する工程とを有するところに特徴を有する。
【発明の効果】
【００１０】
本発明の半導体装置によれば、メモリセルのＹｕｐｉｎ効果の増大を抑制して誤動作の防止を図れ、しかもカップリング比の低減も抑制して消費電力を低く抑える事が出来るようになる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態について図１〜図９を参照して説明する。
図１はフラッシュメモリのメモリセル領域の構成を模式的に示す斜視図で、図２はこの部分を示す模式的な平面図である。まず、図２において、半導体基板としてのシリコン基板１の表面には、所定間隔でＳＴＩ（Shallow Trench Isolation）２が素子分離領域として形成されており、これによって素子形成領域である活性領域３が分離形成されている。これらの活性領域３と直交するようにして所定間隔でゲート電極４が形成されている。ゲート電極４と活性領域３とが交差する部分にはメモリセルトランジスタが形成されている。
【００１２】
次に、図２中破線で示す領域Ｓに相当する部分を立体的に示す図１において、ゲート電極４が形成されていない部分では、シリコン基板１がＳＴＩ２により分離されて活性領域３が露出する状態に形成されている。実際には、この部分には層間絶縁膜が埋め込まれた状態となっている。
【００１３】
ゲート電極４の部分では、活性領域３の表面にゲート絶縁膜（第１のゲート絶縁膜）５が形成され、この上に第１のゲート電極としてのフローティングゲート電極６が積層形成されている。このフローティングゲート電極６は、シリコンの単結晶で形成されており、下面側つまりゲート絶縁膜５と接する側の面は結晶面方位が（１００）面となっており、上面側は中央部を頂点としてＳＴＩ２の形成部に向かって下がるように傾斜する２つの屋根状の斜面から構成され、それぞれの面の結晶面方位が（１１０）面となっている。
【００１４】
後述するように、フローティングゲート電極６を構成しているシリコン単結晶膜は、下層部の第１のシリコン層６ａと上層部の第２のシリコン層６ｂとを積層した構成となっており、第１のシリコン層６ａはＳＯＩ（Silicon On Insulator）基板のシリコン単結晶層を使用しており、第２のシリコン層６ｂは切妻の屋根状の傾斜面となるように選択成長法により形成して結晶面方位（１１０）面が露出する状態となっている。
【００１５】
フローティングゲート電極６およびＳＴＩ２の上面には、ＯＮＯ（Oxide-Nitride-Oxide）膜などのゲート間絶縁膜（第２のゲート絶縁膜）７が形成されている。そして、この上面には、第２のゲート電極として多結晶シリコン膜からなるコントロールゲート電極８が積層形成されている。フローティングゲート電極６、ゲート間絶縁膜７およびコントロールゲート電極８により前述したゲート電極４が構成されている。
【００１６】
さらに、図示はしないが、実際には、ゲート電極４上および隣接するゲート電極４間には層間絶縁膜などが積層形成され、この後、コンタクトなどを形成する通常の工程を経た上でフラッシュメモリが形成される。
【００１７】
上記したように、フローティングゲート電極６の上面を傾斜面で構成し、その上にゲート間絶縁膜７を形成する構成としているので、隣接するフローティングゲート電極６間の寄生容量を低減することができ、これによって設計ルールの縮小化に伴うＹｕｐｉｎ効果の増大を抑制できる。また、同時に、フローティングゲート電極６とコントロールゲート電極８との対向面積を確保することができるので、カップリング比も確保することができる。
【００１８】
次に、上記構成の製造工程について図３〜図９も参照して説明する。
図３は、シリコン基板１上にゲート絶縁膜５およびフローティングゲート電極６の第１のシリコン層６ａとなるシリコン単結晶の半導体層６ａが形成された状態のＳＯＩ基板９を示している。ＳＯＩ基板９は、貼り合せ法やＳＩＭＯＸ法などを用いて形成されるもので、貼り合せ法では、シリコン基板１にシリコン酸化膜ゲート絶縁膜５となるシリコン酸化膜を形成しておき、これにシリコン単結晶の基板を貼り合せ処理し、この後、貼り合せたシリコン単結晶の基板を研削して所定の膜厚となるように形成したものである。
【００１９】
この場合、ゲート絶縁膜５としては、フラッシュメモリセルのトンネル絶縁膜に適したものとして、例えば窒素やその他の添加物を予め含ませておいても良い。また、ＳＯＩ基板９に代えて、シリコン単結晶の半導体層を構成する材料をＳｉＧｅ単結晶としたＳＧＯＩ（SiGe On Insulator）基板を用いても良い。
【００２０】
次に、図４に示すように、フローティングゲート電極６の第１のシリコン層６ａ上にパターンニング用のマスク層として例えばシリコン窒化膜１０をＬＰＣＶＤ（Low Pressure ＣＶＤ）法により積層形成する。マスク層としては、シリコン窒化膜１０に代えてシリコン酸化膜を用いても良い。
【００２１】
続いて、図５に示すように、ＳＴＩ２形成用のトレンチ１１を形成する。まず、フォトリソグラフィ処理によりレジストを塗布し、ＳＴＩ２形成用のパターンニングを行い、続いてＲＩＥ（Reactive Ion Etching）法を用いて、このレジストをマスクとしてシリコン窒化膜１０をエッチングし、さらに、パターンニングしたシリコン窒化膜１０もマスク層として用いて第１のシリコン層６ａ、ゲート絶縁膜５およびシリコン基板１をエッチングして除去し、トレンチ１１を形成している。
【００２２】
次に、図６に示すように、トレンチ１１内に絶縁膜を埋め込み、この後、シリコン窒化膜１０をストッパーとしてＣＭＰ（Chemical Mechanical Polishing）処理を行い埋め込んだ絶縁膜をシリコン窒化膜１０の表面と同じ高さにそろえた状態とする。これにより、素子分離領域としてのＳＴＩ２が形成される。この後、図７に示すように、シリコン窒化膜１０をリン酸ウェットエッチング処理により除去する。
【００２３】
次に、図８に示すように、フローティングゲート電極６の第１のシリコン層６ａ上に、第２のシリコン層６ｂを形成する。ここでは、まず、基板上に露出しているシリコン単結晶からなる第１のシリコン層６ａの表面に形成されている自然酸化膜を除去する為に弗酸を含む溶液に浸す処理を実施する。続いて基板のクリーニング処理を行うべく、真空チャンバの中に導入し、水素（Ｈ２）を流しながら第１のシリコン層６ａ表面のクリーニングを行う。この処理では、具体的には例えば、Ｈ２流量＝１０〜３０Ｌ／ｍｉｎ、温度＝６００〜８５０℃、圧力＝５０〜５００Ｔｏｒｒで、１〜５分程度の処理条件で行う。
【００２４】
この後、選択成長法により、シリコンソースガスおよびエッチング性を有するガスを供給し、第１のシリコン層６ａ上にのみ第２のシリコン層６ｂをエピタキシャル成長する。より具体的には、例えば、ＳｉＨ２Ｃｌ２＝０．１〜０．５ｓｌｍ、ＨＣＬ＝０．１〜１．０ｓｌｍ、基板温度＝７５０〜８５０℃、圧力＝５０〜３００Ｔｏｒｒの処理条件で実施する。
【００２５】
形成された第２のシリコン層６ｂの表面には、シリコンの結晶面方位(１１０)面が現れ、第１のシリコン層６ａ表面との成す角は、４５°である。これによって、屋根状の傾斜面が形成された第２のシリコン層６ｂを得ることができ、フローティングゲート電極６の上部を所望の形状に加工することができる。
【００２６】
なお、第２のシリコン層６ｂを形成する際の選択成長の条件として、上記した成膜温度や成膜圧力を、その範囲内で調整して実施することにより、第２のシリコン層６ｂの表面に現れる結晶面方位を（１１１）面、(３１１)面、あるいは(５１１)面など種々の面が露出するように形成することが可能である。これによって、傾斜面の傾斜角度を適宜選択することができるようになる。なお、上記した（１１１）面、（３１１）面、あるいは（５１１）面を採用した場合には、それぞれ傾斜角度は５４．７°程度、７６．７°程度、あるいは８２．０°程度となる。
【００２７】
また、上記の選択成長の条件としては、他に、ソースガスとしてＧｅＨ４を導入し、形成する第２のシリコン層６ｂに代えてシリコンとゲルマニウムの混合物として形成する半導体層を設けることもできる。そしてこれによっても上記したものと同様の効果を得ることができる。
【００２８】
次に、図９に示すように、埋め込んだＳＴＩ２の絶縁膜をエッチングにより所望の深さまで除去する。ここでは、図示のように例えば第１のシリコン層６ａと同じ高さとなる程度にエッチングする。続いて、フローティングゲート電極６およびＳＴＩ２上にゲート間絶縁膜７を形成する。
【００２９】
この後、コントロールゲート電極８となる多結晶シリコン膜を堆積させ、種々の膜の積層形成を行った後にゲート加工を行い、図１に示す構成を得る。この後、さらに層間絶縁膜などを形成すると共に配線用の導体をパターンニング形成するなど、通常の加工工程を経てフラッシュメモリが形成される。
【００３０】
上述のように加工して形成するので、フローティングゲート電極６の表面を、従来の「堆積+イオンを用いた加工」という方法では得ることのできなかった形状、すなわち選択成長法により第１のシリコン層６ａ上に形成する第２のシリコン層６ｂの表面がシリコン基板１の表面に対して４５°の角度を有する構造とすることができる。
【００３１】
また、本実施形態のように、第１のシリコン層６ａが単結晶シリコンを採用するので、選択成長法により上に成長形成する第２のシリコン層６ｂも単結晶シリコンとすることができる。従来の形成方法では、フローティングゲート電極の下層部に多結晶シリコン膜を採用しているので、選択成長法で上層のシリコン膜を形成した場合には多結晶シリコン膜が形成され、表面形状が第１のシリコン層のグレイン（結晶粒界）の大きさや面方位の影響を受けて、メモリセル間での形状のばらつきを大きく生ずることになる。
【００３２】
この点、本実施形態によれば、第１のシリコン層６ａが単結晶シリコンであるから、第２のシリコン層６ｂも単結晶シリコンを形成することができ、その成膜条件を調整することでメモリセル間での形状ばらつきを抑制することができるようになる。
【００３３】
また、本実施形態のようなフローティングゲート電極６の構造を採用することにより、Ｙｕｐｉｎ効果による隣接素子への誤書き込みという半導体素子の誤動作を低減する事が可能であると同時に、フローティングゲート表面が凸形状になっているため、カップリング比も大きくする事ができる。
【００３４】
（第２の実施形態）
図１０および図１１は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところはフローティングゲート電極６に代えて、第２のシリコン層６ｂの断面形状を台形状としたフローティングゲート電極１２を設けたところである。すなわち、第１の実施形態において図７で示した工程を経た後に、選択成長法により第２のシリコン層６ｂを形成する場合の形成条件を変更し、これによって図１０に示すような断面が台形状をなす第２のシリコン層６ｃを形成している。この場合、第２のシリコン層６ｃは、傾斜面が（１１０）面となり、水平面が（１００）面となっている。
【００３５】
この後、図１１に示すように、埋め込んだＳＴＩ２の絶縁膜をエッチングにより所望の深さまで除去する。ここでは、図示のように第２のシリコン層６ｃの傾斜面の下端部と同じ高さとなる程度にエッチングしている。この後、フローティングゲート電極１２およびＳＴＩ２上にゲート間絶縁膜７を形成する。
【００３６】
このような第２の実施形態によっても、第１の実施形態と同様の作用効果を得ることができる。また、コントロールゲート電極１２の形状を、第１の実施形態の構成に限らず適宜の形状に形成して作製することができる。
【００３７】
（第３の実施形態）
図１２および図１３は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところはフローティングゲート電極６に代えて、第２のシリコン層６ｂを大きくした第２のシリコン層６ｄを有するフローティングゲート電極１３を設けたところである。
【００３８】
すなわち、第１の実施形態において図７で示した工程を経た後に、第２のシリコン層６ｂを形成する前に、図１２に示すように、ＳＴＩ２の上部形状を図示のように凸状部２ａを形成するように加工する。ここでは、第１の実施形態において説明した第２のシリコン層６ｂを形成する前の溶液による第１のシリコン層６ａ表面の自然酸化膜除去の工程において、そのエッチング時間を制御することにより、ＳＴＩ２に埋め込まれている絶縁膜を横方向に除去し、凸状部２ａを形成する。
【００３９】
具体的には、露出している第１のシリコン層６ａ表面の自然酸化膜を除去する為に弗酸を含む溶液に浸す工程で、ＳＴＩ２を除去する為に比較的長い時間溶液にさらすように処理する。第１の実施形態においては、ＳＴＩ２は殆ど横方向には減少しなかったが、本実施形態においては、ＳＴＩ２を横方向に除去する為、意図的に溶液に浸す時間を長くしている。
【００４０】
続いて、基板を真空チャンバの中に導入し、水素を流しながら第１のシリコン層６ａの表面のクリーニングを行う。より具体的には、Ｈ２流量＝１０〜３０Ｌ／ｍｉｎ、温度＝６００〜８５０℃、圧力＝５０〜５００Ｔｏｒｒで、１〜５ｍｉｎ程度処理する。
【００４１】
上記のように作製すると、ＳＴＩ２の上部に凸状部２ａが形成され、これが第１のシリコン層６ａとの境界部の上部においては、ＳＴＩ２が後退した形状となる。この結果、続く選択成長工程においては、図１３に示すように、第２のシリコン層６ｄとして、第１のシリコン層６ａよりも横方向に突出した形状の単結晶シリコンを形成することができる。第２のシリコン層６ｄは、ＳＴＩ２の凸状部２ａの側壁部まで張り出した形状に形成され、第１の実施形態における第２のシリコン層６ｂよりも大きく形成することができる。
【００４２】
この後、図示はしないが、ＳＴＩ２の上部である凸状部２ａがエッチングにより除去され、続いて、前述同様に、フローティングゲート電極１３およびＳＴＩ２上にゲート間絶縁膜７が形成される。
【００４３】
上記したような工程を採用することにより、フローティングゲート電極１３を横方向にも大きく形成する事が出来る為、第１の実施形態と同様の作用効果を得ることができると共に、第１の実施形態と比較して、よりカップリング比を大きくする事が可能となる。また、第１の実施形態と同じカップリング比を得ようとした場合、本実施形態では隣接するメモリセルにおける第１のシリコン層同士の距離を第１の実施形態のものと比較して大きくすることが可能となるため、よりＹｕｐｉｎ効果を抑制することができる。
【００４４】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００４５】
フローティングゲート電極６を構成している第１のシリコン層６ａとして、結晶面方位が（１００）面のものを用いる場合で示したが、これに限らず、（１１０）面や（１１１）面などのものを用い、これに対して、選択成長する第２のシリコン層６ｂ、６ｃ、６ｄなどの上面に露出する傾斜面をこれと異なる結晶面方位となるように形成しても良い。
【００４６】
フローティングゲート電極６を構成する第２のシリコン層６ｂ〜６ｄの上面に露出させる結晶面方位は、上記した以外の結晶面方位を採用することもでき、第１のシリコン層６ａの結晶面方位に対して傾斜する面を呈する結晶面方位となるように選択成長することができる。
【００４７】
第２の実施形態と第３の実施形態を組み合わせた形状の第２のシリコン層、すなわち、横方向に張り出した状態で断面が台形状をなす第２のシリコン層を設ける構成とすることもできる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態を示す全体構成の模式的な斜視図
【図２】模式的な平面図
【図３】半導体装置の一製造工程を示す模式的な縦断面図（その１）
【図４】半導体装置の一製造工程を示す模式的な縦断面図（その２）
【図５】半導体装置の一製造工程を示す模式的な縦断面図（その３）
【図６】半導体装置の一製造工程を示す模式的な縦断面図（その４）
【図７】半導体装置の一製造工程を示す模式的な縦断面図（その５）
【図８】半導体装置の一製造工程を示す模式的な縦断面図（その６）
【図９】半導体装置の一製造工程を示す模式的な縦断面図（その７）
【図１０】本発明の第２の実施形態の半導体装置の一製造工程を示す模式的な縦断面図
【図１１】半導体装置の一製造工程を示す模式的な縦断面図
【図１２】本発明の第３の実施形態の半導体装置の一製造工程を示す模式的な縦断面図
【図１３】半導体装置の一製造工程を示す模式的な縦断面図
【符号の説明】
【００４９】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域（素子形成領域）、４はゲート電極、５はゲート絶縁膜（第１のゲート絶縁膜）、６はフローティングゲート電極（第１のゲート電極）、６ａは第１のシリコン層、６ｂ〜６ｄは第２のシリコン層、７はゲート間絶縁膜（第２のゲート絶縁膜）、８はコントロールゲート電極（第２のゲート電極）、９はＳＯＩ基板である。
【図１】
2008010482.tif 000003
【図２】
2008010482.tif 000004
【図３】
2008010482.tif 000005
【図４】
2008010482.tif 000006
【図５】
2008010482.tif 000007
【図６】
2008010482.tif 000008
【図７】
2008010482.tif 000009
【図８】
2008010482.tif 000010
【図９】
2008010482.tif 000011
【図１０】
2008010482.tif 000012
【図１１】
2008010482.tif 000013
【図１２】
2008010482.tif 000014
【図１３】
2008010482.tif 000015