(57)【要約】【課題】素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を提供する。【解決手段】本発明に係る半導体装置１００は、半導体基板１０１と、半導体基板１０１上に形成されるチャネル層１０４と、チャネル層１０４上に形成される電子供給層１０６と、電子供給層１０６上に形成され、第１の材料で構成され、電子供給層１０６とショットキー接合する第１のゲート電極１１３ａと、第１のゲート電極１１３ａを挟むように形成され、第２の材料で構成され、チャネル層１０４と電気的に接続されるオーミック電極１１４ａと、半導体基板１０１上に形成される第１の絶縁膜１１１および１１２と、第１の絶縁膜上１１２に形成され、第１の材料で構成される第１の層１１３ｂと、第１の層１１３ｂ上に形成され、第２の材料で構成される第１の保護メタル１１４ｂと、第１の保護メタル上に形成される第１の配線１１６ｂとを備える。【選択図】図１
2008010467.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されるチャネル層と、
前記チャネル層上に形成される電子供給層と、
前記電子供給層上に形成され、第１の材料で構成され、前記電子供給層とショットキー接合する第１のゲート電極と、
前記第１のゲート電極を挟むように形成され、第２の材料で構成され、前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、
前記半導体基板上に形成される第１の絶縁膜と、
前記第１の絶縁膜上に形成され、前記第１の材料で構成される第１の層と、
前記第１の層上に形成され、前記第２の材料で構成される第１の保護メタルと、
前記第１の保護メタル上に形成される第１の配線とを備える
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第１の層上に形成され、前記第２の材料で構成される第２の保護メタルと、
前記第２の保護メタル上に形成される第２の配線とを備える
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体装置は、さらに、
前記第１の絶縁膜上に形成され、前記第２の材料で構成される第１の容量電極と、
前記第１の容量電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成される第２の容量電極とを備える
ことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、さらに、
前記第１の絶縁膜上に形成され、前記第１の材料で構成される第１の容量電極と、
前記第１の容量電極上に形成され、前記第２の材料で構成される第３の保護メタルと、
前記第３の保護メタル上に形成される第３の配線と、
前記第１の容量電極上に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の材料で構成される第２の容量電極と、
前記第２の容量電極上に形成される第３の絶縁膜と、
前記第３の絶縁膜上に形成される第３の容量電極とを備える
ことを特徴とする請求項２記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、
前記第１の層に形成される第２の絶縁膜と、
前記第２の絶縁膜上に形成され、前記第２の材料で構成される第２の層と、
前記第２の容量電極上に形成される第３の絶縁膜と、
前記第３の絶縁膜上に形成される第２の配線とを備える
ことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記電子供給層は、
第１のショットキー層と、
前記第１のショットキー層上に形成される第２のショットキー層とを含み、
前記ゲート電極は、前記第１のショットキー層とショットキー接合し、
前記半導体装置は、さらに、
前記第２のショットキー層上に形成され、第２の材料で構成され、前記第２のショットキー層とショットキー接合する第２のゲート電極と、
前記第２のゲート電極を挟むように形成され、前記第２の材料で構成され、前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを備える
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体装置は、さらに、
前記第１のゲート電極上に、前記第２の材料で構成される第３のゲート電極を備える
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１の材料は、Ｗ、ＷＳｉまたはＷＳｉＮである
ことを特徴とする請求項１〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記半導体基板は、ＧａＡｓまたはＩｎＰで構成される
ことを特徴とする請求項１〜８のいずれか１項に記載の半導体装置。
【請求項１０】
前記第２の絶縁膜および前記第３の絶縁膜はＳｉＮで構成される
ことを特徴とする請求項４または５記載の半導体装置。
【請求項１１】
電界効果トランジスタと受動素子とを備える半導体装置の製造方法であって、
半導体基板上にチャネル層を形成する第１のステップと、
前記チャネル層上に電子供給層を形成する第２のステップと、
前記電子供給層上に第１の絶縁膜を形成する第３のステップと、
前記第１の絶縁膜に第１の開口を形成する第４のステップと、
前記第１の開口に形成され、前記電子供給層とショットキー接合する第１のゲート電極と、前記絶縁膜上に形成される第１の層とを、第１の材料で同時に形成する第５のステップと、
前記第１の絶縁膜に前記第１のゲート電極を挟むように形成される第２の開口および第３の開口を形成する第６のステップと、
前記第２の開口に形成され、前記電子供給層と電気的に接続される第１のソース電極と、前記第３の開口に形成され、前記電子供給層と電気的に接続される第１のドレイン電極と、前記第１の層上に形成される第１の保護メタルとを、第２の材料で同時に形成する第７のステップと、
前記第１の保護メタル上に形成される第１の配線を形成する第８のステップとを含む
ことを特徴とする製造方法。
【請求項１２】
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第１の層上に形成される第２の保護メタルとを、第２の材料で同時に形成し、
前記第８のステップにおいて、前記第１の配線と、前記第２の保護メタル上に形成される第２の配線とを形成する
ことを特徴とする請求項１１記載の製造方法。
【請求項１３】
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の保護メタルと、前記第１の絶縁膜上に形成される容量電極とを、第２の材料で同時に形成し、
前記第８のステップは、
前記容量電極上に形成される第２の絶縁膜を形成するステップと、
前記第２の絶縁膜上に形成される第２の容量電極を形成するステップとを含む
ことを特徴とする請求項１２記載の製造方法。
【請求項１４】
前記第５のステップにおいて、前記第１のゲート電極と、前記第１の層と、前記第１の絶縁膜上に形成される第１の容量電極とを、第１の材料で同時に形成し、
前記第５のステップは、前記第１の容量電極上に第２の絶縁膜を形成するステップを含み、
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の保護メタルと、前記第２の絶縁膜上に形成される第２の容量電極と、前記第１の容量電極上に形成される第３の保護メタルとを、第２の材料で同時に形成し、
前記第８のステップは、
前記第２の容量電極上に第３の絶縁膜を形成するステップと、
前記第３の絶縁膜上に第３の容量電極を形成するステップとを含む
ことを特徴とする請求項１２記載の製造方法。
【請求項１５】
前記第５のステップは、前記第１の層上に第２の絶縁膜を形成するステップを含み、
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の絶縁膜上に形成される第２の層とを、第２の材料で同時に形成し、
前記第８のステップは、
前記第２の層上に第３の絶縁膜を形成するステップと、
前記第３の絶縁膜上に容量電極を形成するステップとを含む
ことを特徴とする請求項１１記載の製造方法。
【請求項１６】
前記第２のステップは、
前記電子供給層に含まれる第１のショットキー層を形成するステップと、
前記電子供給層に含まれ、前記第１のショットキー層上に形成される第２のショットキー層を形成するステップとを含み、
前記第４のステップにおいて、前記第１の絶縁膜および前記第２のショットキー層に前記第１のショットキー層を露出させる第１の開口を形成し、
前記第５のステップにおいて、前記第１の開口に形成され、前記第１のショットキー層とショットキー接合する第１のゲート電極を形成し、
前記第６のステップにおいて、前記第１の絶縁膜に前記第２の開口と、前記第３の開口と、第４の開口と、前記第４の開口を挟むように形成される第５の開口および第６の開口とを形成し、
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第４の開口に形成され、前記第２のショットキー層とショットキー接合する第２のゲート電極と、前記第５の開口に形成され、前記チャネル層と電気的に接続される第２のソース電極と、前記第６の開口に形成され、前記チャネル層と電気的に接続される第２のドレイン電極とを、第２の材料で同時に形成する
ことを特徴とする請求項１１〜１５のいずれか１項に記載の製造方法。
【請求項１７】
前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第１のゲート電極上に形成される第３のゲート電極とを、第２の材料で同時に形成する
ことを特徴とする請求項１１〜１６のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に、化合物半導体基板上に能動素子と受動素子とを集積化した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性基板上に形成される電界効果型トランジスタ（以下、ＧａＡｓＦＥＴと称する）は、その優れた性能により、通信機器とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。このＧａＡｓＦＥＴ等の能動素子と、抵抗素子及び容量素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓＭＭＩＣと称する）は特に広く実用化されている。
【０００３】
近年、前述のＧａＡｓＭＭＩＣにおいてはさらなる低コスト化が求められている。特にプロセス技術としてはＧａＡｓＭＭＩＣとしての性能を落とすことなく材料および工程の簡素化を行い低コストプロセスの実現を強く要望されている。
【０００４】
図５９は、従来のＧａＡｓＭＭＩＣの構成を示す断面図である。
【０００５】
図５９に示す従来の半導体装置９００は、ＧａＡｓＦＥＴと、抵抗素子を集積化したＧａＡｓＭＭＩＣである。半導体装置９００は、半絶縁性ＧａＡｓからなる基板９０１と、バッファ層９０２と、チャネル層９０３と、コンタクト層９０４と、絶縁膜９０５および９０９と、ゲート電極９０６と、薄膜抵抗層９０７と、オーミック電極９０８と、メッキ配線９１０とを備える。
【０００６】
バッファ層９０２は、アンドープＧａＡｓで構成され、基板９０１上に積層される。バッファ層９０２は、基板９０１との間の格子不整合を緩和する。
【０００７】
チャネル層９０３は、ｎ型ＧａＡｓで構成され、バッファ層９０２上に積層される。
【０００８】
コンタクト層９０４は、ｎ型ＧａＡｓで構成され、チャネル層９０３上に積層される。
【０００９】
薄膜抵抗層９０７は、コンタクト層９０４上の絶縁膜９０５が開口された領域に形成される。
【００１０】
オーミック電極９０８は、コンタクト層９０４上の絶縁膜９０５が開口された領域に形成される。オーミック電極９０８は、コンタクト層９０４とオーミック接合する。
【００１１】
ゲート電極９０６は、２つのオーミック電極９０８間のコンタクト層９０４が除去された領域に形成される。ゲート電極９０６は、絶縁膜９０５が開口された領域の露出したチャネル層９０３上に形成される。また、ゲート電極９０６は、チャネル層９０３とショットキー接合する。
【００１２】
メッキ配線９１０は、絶縁膜９０９に形成されたスルーホールに埋め込まれるように形成される。メッキ配線９１０は、それぞれオーミック電極９０８および薄膜抵抗層９０７と接続される。
【００１３】
次に、上記構造を有する半導体装置の製造方法について図面を参照しながら説明する。
【００１４】
図６０〜６３は、図５９に示す半導体装置９００の製造過程における断面構造を示す図である。
【００１５】
まず、半絶縁性で構成された基板９０１上に、ＭＢＥ法またはＭＯＣＶＤ法などを用いてＧａＡｓバッファ層９０２、ｎ型ＧａＡｓチャネル層９０３およびｎ型ＧａＡｓコンタクト層９０４が順次エピタキシャル成長させる。フォトレジストマスク（図示せず）を用いてＧａＡｓコンタクト層９０４およびＧａＡｓチャネル層９０３の一部をエッチングしリセスを形成する。さらにフォトレジストマスク（図示せず）を用いてボロンによる注入を行い素子分離を行う。以上の工程により、図６０に示す構造が形成される。
【００１６】
次に、全面に絶縁膜９０５を形成し、フォトレジストマスク（図示せず）を用いて、絶縁膜９０５の所定の領域をＧａＡｓチャネル層９０３に対し選択的にドライエッチングを行う。全面にＷＳｉ／Ａｕをスパッタ法により形成し、さらにフォトレジストマスク（図示せず）を用いてＷＳｉ／Ａｕをドライエッチングし、ゲート電極９０６を形成する。以上の工程により、図６１の構造が形成される。
【００１７】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜９０５の所定の領域をＧａＡｓコンタクト層９０４に対し選択的にドライエッチングする。全面にＷＳｉＮをスパッタ法により形成し、さらにフォトレジストマスク（図示せず）を用いてＷＳｉＮをドライエッチングし薄膜抵抗層９０７を形成する。以上の工程により、図６２の構造が形成される。
【００１８】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜９０５の所定の領域をＧａＡｓチャネル層９０３に対し選択的にウェットエッチングし、蒸着リフトオフ法によりオーミック電極９０８を形成する。以上の工程により、図６３に示す構造が形成される。
【００１９】
次に、全面に、絶縁膜９０９を形成する。さらに、フォトレジストマスク（図示せず）を用いて絶縁膜９０９を開口しスルーホールを形成する。さらにスルーホールを埋め込むように選択的にメッキを行い、メッキ配線９１０を形成する。以上の工程により、図５９に示す従来の半導体装置９００の構造が形成される。
【００２０】
このように構成される従来の半導体装置９００では、ゲート電極９０６、オーミック電極９０８および薄膜抵抗層９０７がそれぞれ別々の材料を使用している。そのため使用する材料が増え、さらにはそれぞれ別々の工程が必要となる。したがって、プロセスを簡素化できず、また材料も統一化できないためプロセスコストが増加してしまう。
【００２１】
これに対し、薄膜抵抗層９０７をゲート電極９０６またはオーミック電極９０８と同一の材料で形成する技術が知られている（例えば、特許文献１参照。）。
【特許文献１】特開平９−８０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、特許文献１に記載の半導体装置は、薄膜抵抗層９０７上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えてしまう。そのため、絶縁膜をエッチングする他の工程と、薄膜抵抗層９０７上にコンタクトホールを形成するプロセスとを共有化できずプロセス工数を抑制させることができないという課題がある。
【００２３】
そこで、本発明は、上記課題を解決するためになされたもので、素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されるチャネル層と、前記チャネル層上に形成される電子供給層と、前記電子供給層上に形成され、第１の材料で構成され、前記電子供給層とショットキー接合する第１のゲート電極と、前記第１のゲート電極を挟むように形成され、第２の材料で構成され、前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、前記半導体基板上に形成される第１の絶縁膜と、前記第１の絶縁膜上に形成され、前記第１の材料で構成される第１の層と、前記第１の層上に形成され、前記第２の材料で構成される第１の保護メタルと、前記第１の保護メタル上に形成される第１の配線とを備える。
【００２５】
この構成によれば、受動素子（例えば、抵抗素子）を構成する第１の層（例えば、抵抗素子における薄膜抵抗層）上に第１の保護メタルが形成される。これにより、第１の層上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。また、第１の層は、電界効果トランジスタの第１のゲート電極と同じ材料で構成され、第１の保護メタルは、電界効果トランジスタの第１のソース電極およびドレイン電極と同じ材料で構成される。これにより、第１の層を第１のゲート電極と同時に形成し、第１の保護メタルを第１のソース電極および第１のドレイン電極と同時に形成することができる。よって、電界効果トランジスタと受動素子との集積化に伴う、プロセス工数の増加を抑えることができる。すなわち、本発明に係る半導体装置は、素子の特性を損ねることなく、プロセスコストの低減を実現することができる。
【００２６】
また、前記半導体装置は、さらに、前記第１の層上に形成され、前記第２の材料で構成される第２の保護メタルと、前記第２の保護メタル上に形成される第２の配線とを備えてもよい。
【００２７】
この構成によれば、抵抗素子を構成する第１の層（薄膜抵抗層）上に第１の保護メタルおよび第２の保護メタルが形成される。これにより、第１の層上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。また、第１の層は、電界効果トランジスタの第１のゲート電極と同じ材料で構成され、第１の保護メタルは、電界効果トランジスタの第１のソース電極およびドレイン電極と同じ材料で構成される。これにより、第１の層を第１のゲート電極と同時に形成し、第１の保護メタルを第１のソース電極および第１のドレイン電極と同時に形成することができる。よって、電界効果トランジスタと抵抗素子との集積化に伴う、プロセス工数の増加を抑えることができる。すなわち、本発明に係る半導体装置は、素子の特性を損ねることなく、プロセスコストの低減を実現することができる。
【００２８】
また、前記半導体装置は、さらに、前記第１の絶縁膜上に形成され、前記第２の材料で構成される第１の容量電極と、前記第１の容量電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成される第２の容量電極とを備えてもよい。
【００２９】
この構成によれば、容量素子の下部電極である第１の容量電極は、電界効果トランジスタのソース電極等と同じ材料で形成される。よって、第１の容量電極を電界効果トランジスタのソース電極等と同時に形成することができる。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、抵抗素子と、容量素子とを集積化することができる。
【００３０】
また、前記半導体装置は、さらに、前記第１の絶縁膜上に形成され、前記第１の材料で構成される第１の容量電極と、前記第１の容量電極上に形成され、前記第２の材料で構成される第３の保護メタルと、前記第３の保護メタル上に形成される第３の配線と、前記第１の容量電極上に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第２の材料で構成される第２の容量電極と、前記第２の容量電極上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第３の容量電極とを備えてもよい。
【００３１】
この構成によれば、電界効果トランジスタと、抵抗素子と、２層構造の容量素子とを集積化することができる。２層構造の容量素子を用いることで、単位面積当たりの容量値を増加させることができるので、チップコストを削減することができる。また、下層の容量素子の下部電極である第１の容量電極は、電界効果トランジスタのゲート電極等と同じ材料で形成され、下層の容量素子の上部電極かつ上層の容量素子の下部電極となる第２の容量電極は、電界効果トランジスタのソース電極等と同じ材料で形成される。よって、第１の容量電極を、電界効果トランジスタのゲート電極等と同時に形成し、第２の容量電極を、電界効果トランジスタのソース電極等と同時に形成することができる。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、抵抗素子と、２層構造の容量素子とを集積化することができる。さらに、第１の容量電極上に第３の保護メタルが形成されるので、第１の容量電極上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の容量電極上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。
【００３２】
また、前記半導体装置は、さらに、前記第１の層に形成される第２の絶縁膜と、前記第２の絶縁膜上に形成され、前記第２の材料で構成される第２の層と、前記第２の容量電極上に形成される第３の絶縁膜と、前記第３の絶縁膜上に形成される第２の配線とを備えてもよい。
【００３３】
この構成によれば、電界効果トランジスタと、２層構造の容量素子とを集積化することができる。２層構造の容量素子を用いることで、単位面積当たりの容量値を増加させることができるので、チップコストを削減することができる。また、下層の容量素子の下部電極である第１の層は、電界効果トランジスタのゲート電極等と同じ材料で形成され、下層の容量素子の上部電極かつ上層の容量素子の下部電極となる第２の層は、電界効果トランジスタのソース電極等と同じ材料で形成される。よって、第１の層を、電界効果トランジスタのゲート電極等と同時に形成し、第２の層を、電界効果トランジスタのソース電極等と同時に形成することができる。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、２層構造の容量素子とを集積化することができる。さらに、第１の容量電極上に第３の保護メタルが形成されるので、第１の層にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。
【００３４】
また、前記電子供給層は、第１のショットキー層と、前記第１のショットキー層上に形成される第２のショットキー層とを含み、前記ゲート電極は、前記第１のショットキー層とショットキー接合し、前記半導体装置は、さらに、前記第２のショットキー層上に形成され、第２の材料で構成され、前記第２のショットキー層とショットキー接合する第２のゲート電極と、前記第２のゲート電極を挟むように形成され、前記第２の材料で構成され、前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを備えてもよい。
【００３５】
この構成によれば、閾値電圧の異なる電界効果トランジスタ（例えば、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタ）を集積化することができる。また、第２のゲート電極、第２のソース電極および第３のドレイン電極は、第１のソース電極等と同じ材料で形成される。よって、第２のゲート電極、第２のソース電極および第３のドレイン電極を、第１のソース電極等と同時に形成することができるので、プロセス工数を増加させなくてよい。よって、閾値電圧の異なる電界効果トランジスタと、受動素子とを低コストで集積化することができる。また、閾値電圧の異なる電界効果トランジスタのゲート電極をそれぞれ異なる材料で形成することで、各電界効果トランジスタの特性を最適化することができる。例えば、エンハンスメント型電界効果トランジスタのゲート電極を形成する材料に、第１のショットキー層とのプロセス温度等の影響による反応が少ない材料を用いることで、閾値電圧の制御性および安定性を向上させることができる。また、ディプレッション型電界効果トランジスタのゲート電極を形成する材料に、低抵抗な材料を用いることで、ゲート抵抗を低減し、特性を向上させることができる。
【００３６】
また、前記半導体装置は、さらに、前記第１のゲート電極上に、前記第２の材料で構成される第３のゲート電極を備えてもよい。
【００３７】
この構成によれば、例えば、第１のゲート電極の材料として、閾値電圧を安定して得られるが、抵抗値の高い材料を用いた場合に、第３のゲート電極を抵抗値の低い材料で形成することで、ゲート抵抗の合計を小さくすることができる。また、第３のゲート電極は、ソース電極等と同じ材料で同時に形成することができる。よって、プロセス工数を増加させることなく、電界効果トランジスタの特性を向上させることができる。
【００３８】
また、前記第１の材料は、Ｗ、ＷＳｉまたはＷＳｉＮであってもよい。
【００３９】
この構成によれば、第１のゲート電極がショットキー接合する電子供給層の材料と反応性が少ないＷ、ＷＳｉまたはＷＳｉＮを第１のゲート電極の材料として用いることで、電界効果トランジスタの閾値電圧を安定して得ることができる。
【００４０】
また、前記半導体基板は、ＧａＡｓまたはＩｎＰで構成されてもよい。
【００４１】
また、前記第２の絶縁膜および前記第３の絶縁膜はＳｉＮで構成されてもよい。
【００４２】
また、本発明に係る半導体装置の製造方法は、電界効果トランジスタと受動素子とを備える半導体装置の製造方法であって、半導体基板上にチャネル層を形成する第１のステップと、前記チャネル層上に電子供給層を形成する第２のステップと、前記電子供給層上に第１の絶縁膜を形成する第３のステップと、前記第１の絶縁膜に第１の開口を形成する第４のステップと、前記第１の開口に形成され、前記電子供給層とショットキー接合する第１のゲート電極と、前記絶縁膜上に形成される第１の層とを、第１の材料で同時に形成する第５のステップと、前記第１の絶縁膜に前記第１のゲート電極を挟むように形成される第２の開口および第３の開口を形成する第６のステップと、前記第２の開口に形成され、前記電子供給層と電気的に接続される第１のソース電極と、前記第３の開口に形成され、前記電子供給層と電気的に接続される第１のドレイン電極と、前記第１の層上に形成される第１の保護メタルとを、第２の材料で同時に形成する第７のステップと、前記第１の保護メタル上に形成される第１の配線を形成する第８のステップとを含む。
【００４３】
これによれば、受動素子（例えば、抵抗素子）を構成する第１の層（例えば、抵抗素子における薄膜抵抗層）上に第１の保護メタルが形成される。これにより、第１の層上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。また、第１の層は、電界効果トランジスタの第１のゲート電極と同時かつ同じ材料で構成され、第１の保護メタルは、電界効果トランジスタの第１のソース電極およびドレイン電極と同時かつ同じ材料で構成される。よって、電界効果トランジスタと受動素子との集積化に伴う、プロセス工数の増加を抑えることができる。すなわち、本発明に係る製造方法は、素子の特性を損ねることなく、プロセスコストの低減を実現することができる。
【００４４】
また、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第１の層上に形成される第２の保護メタルとを、第２の材料で同時に形成し、前記第８のステップにおいて、前記第１の配線と、前記第２の保護メタル上に形成される第２の配線とを形成してもよい。
【００４５】
これによれば、抵抗素子を構成する第１の層（薄膜抵抗層）上に第１の保護メタルおよび第２の保護メタルが形成される。これにより、第１の層上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。また、第１の層は、電界効果トランジスタの第１のゲート電極と同時かつ同じ材料で形成され、第１の保護メタルは、電界効果トランジスタの第１のソース電極およびドレイン電極と同時かつ同じ材料で形成される。よって、電界効果トランジスタと抵抗素子との集積化に伴う、プロセス工数の増加を抑えることができる。すなわち、本発明に係る製造方法は、素子の特性を損ねることなく、プロセスコストの低減を実現することができる。
【００４６】
また、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の保護メタルと、前記第１の絶縁膜上に形成される容量電極とを、第２の材料で同時に形成し、前記第８のステップは、前記容量電極上に形成される第２の絶縁膜を形成するステップと、前記第２の絶縁膜上に形成される第２の容量電極を形成するステップとを含んでもよい。
【００４７】
これによれば、容量素子の下部電極である第１の容量電極は、電界効果トランジスタのソース電極等と同時かつ同じ材料で形成される。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、抵抗素子と、容量素子とを集積化することができる。
【００４８】
また、前記第５のステップにおいて、前記第１のゲート電極と、前記第１の層と、前記第１の絶縁膜上に形成される第１の容量電極とを、第１の材料で同時に形成し、前記第５のステップは、前記第１の容量電極上に第２の絶縁膜を形成するステップを含み、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の保護メタルと、前記第２の絶縁膜上に形成される第２の容量電極と、前記第１の容量電極上に形成される第３の保護メタルとを、第２の材料で同時に形成し、前記第８のステップは、前記第２の容量電極上に第３の絶縁膜を形成するステップと、前記第３の絶縁膜上に第３の容量電極を形成するステップとを含んでもよい。
【００４９】
これによれば、電界効果トランジスタと、抵抗素子と、２層構造の容量素子とを集積化することができる。２層構造の容量素子を用いることで、単位面積当たりの容量値を増加させることができるので、チップコストを削減することができる。また、下層の容量素子の下部電極である第１の容量電極は、電界効果トランジスタのゲート電極等と同時かつ同じ材料で形成され、下層の容量素子の上部電極かつ上層の容量素子の下部電極となる第２の容量電極は、電界効果トランジスタのソース電極等と同時かつ同じ材料で形成される。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、抵抗素子と、２層構造の容量素子とを集積化することができる。さらに、第１の容量電極上に第３の保護メタルが形成されるので、第１の容量電極上にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の容量電極上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。
【００５０】
また、前記第５のステップは、前記第１の層上に第２の絶縁膜を形成するステップを含み、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第２の絶縁膜上に形成される第２の層とを、第２の材料で同時に形成し、前記第８のステップは、前記第２の層上に第３の絶縁膜を形成するステップと、前記第３の絶縁膜上に容量電極を形成するステップとを含んでもよい。
【００５１】
これによれば、電界効果トランジスタと、２層構造の容量素子とを集積化することができる。２層構造の容量素子を用いることで、単位面積当たりの容量値を増加させることができるので、チップコストを削減することができる。また、下層の容量素子の下部電極である第１の層は、電界効果トランジスタのゲート電極等と同時かつ同じ材料で形成され、下層の容量素子の上部電極かつ上層の容量素子の下部電極となる第２の層は、電界効果トランジスタのソース電極等と同時かつ同じ材料で形成される。これにより、プロセス工数を増加させることなく、電界効果トランジスタと、２層構造の容量素子とを集積化することができる。さらに、第１の容量電極上に第３の保護メタルが形成されるので、第１の層にコンタクトホールを形成するドライエッチングの際に、オーバーエッチにより素子にダメージを与えることがない。よって、絶縁膜をエッチングする他の工程と、第１の層上にコンタクトホールを形成するプロセスとを共有化できる。これにより、素子の特性を損ねることなく、プロセス工数を低減することができる。
【００５２】
また、前記第２のステップは、前記電子供給層に含まれる第１のショットキー層を形成するステップと、前記電子供給層に含まれ、前記第１のショットキー層上に形成される第２のショットキー層を形成するステップとを含み、前記第４のステップにおいて、前記第１の絶縁膜および前記第２のショットキー層に前記第１のショットキー層を露出させる第１の開口を形成し、前記第５のステップにおいて、前記第１の開口に形成され、前記第１のショットキー層とショットキー接合する第１のゲート電極を形成し、前記第６のステップにおいて、前記第１の絶縁膜に前記第２の開口と、前記第３の開口と、第４の開口と、前記第４の開口を挟むように形成される第５の開口および第６の開口とを形成し、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第４の開口に形成され、前記第２のショットキー層とショットキー接合する第２のゲート電極と、前記第５の開口に形成され、前記チャネル層と電気的に接続される第２のソース電極と、前記第６の開口に形成され、前記チャネル層と電気的に接続される第２のドレイン電極とを、第２の材料で同時に形成してもよい。
【００５３】
これによれば、閾値電圧の異なる電界効果トランジスタ（例えば、エンハンスメント型電界効果トランジスタとディプレッション型電界効果トランジスタ）を集積化することができる。また、第２のゲート電極、第２のソース電極および第３のドレイン電極は、第１のソース電極等と同時かつ同じ材料で形成される。よって、プロセス工数を増加させなくてよい。よって、閾値電圧の異なる電界効果トランジスタと、受動素子とを低コストで集積化することができる。また、閾値電圧の異なる電界効果トランジスタのゲート電極をそれぞれ異なる材料で形成することで、各電界効果トランジスタの特性を最適化することができる。例えば、エンハンスメント型電界効果トランジスタのゲート電極を形成する材料に、第１のショットキー層とのプロセス温度等の影響による反応が少ない材料を用いることで、閾値電圧の制御性および安定性を向上させることができる。また、ディプレッション型電界効果トランジスタのゲート電極を形成する材料に、低抵抗な材料を用いることで、ゲート抵抗を低減し、特性を向上させることができる。
【００５４】
また、前記第７のステップにおいて、前記第１のソース電極と、前記第１のドレイン電極と、前記第１の保護メタルと、前記第１のゲート電極上に形成される第３のゲート電極とを、第２の材料で同時に形成してもよい。
【００５５】
これによれば、例えば、第１のゲート電極の材料として、閾値電圧を安定して得られるが、抵抗値の高い材料を用いた場合に、第３のゲート電極を抵抗値の低い材料で形成することで、ゲート抵抗の合計を小さくすることができる。また、第３のゲート電極は、ソース電極等と同じ材料で同時に形成することができる。よって、プロセス工数を増加させることなく、電界効果トランジスタの特性を向上させることができる。
【発明の効果】
【００５６】
本発明は、素子の特性を損ねることなく、プロセスコストの低減を可能とする半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００５８】
（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、ＧａＡｓＦＥＴと、抵抗素子とを集積化したＧａＡｓＭＭＩＣであり、ＧａＡｓＦＥＴのゲート電極形成時に同材料で薄膜抵抗層を形成する。また、ソース・ドレイン電極形成時に薄膜抵抗層上のコンタクト保護メタルを形成する。これにより、素子の特性を損ねることなく、プロセス工数を抑制でき、プロセスコストの低減が実現できる。
【００５９】
まず、本発明の第１の実施の形態に係る半導体装置の構成を説明する。
【００６０】
図１は、本発明の第1の実施の形態に係る半導体装置の構成を示す断面図である。
【００６１】
図１に示す半導体装置１００は、抵抗素子と、トランジスタ領域１１に形成される電界効果トランジスタとを備える。半導体装置１００は、半絶縁性ＧａＡｓからなる半導体基板である基板１０１と、エピタキシャル層１０９と、素子分離領域１１０と、絶縁膜１１１、１１２および１１５と、ゲート電極１１３ａおよび１１４ｃと、薄膜抵抗層１１３ｂと、オーミック電極１１４ａと、コンタクト保護メタル１１４ｂと、配線１１６ａおよび１１６ｂとを備える。
【００６２】
エピタキシャル層１０９は、基板１０１上に半導体層を結晶成長させて形成される。エピタキシャル層１０９は、バッファ層１０２および１０３と、チャネル層１０４と、スペーサ層１０５と、電子供給層１０６と、ショットキー層１０７と、コンタクト層１０８とを含む。
【００６３】
バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、アンドープＧａＡｓで構成され、例えば、厚さ１μｍである。バッファ層１０３は、バッファ層１０２上に形成され、アンドープＡｌＧａＡｓで構成される。バッファ層１０２および１０３は、エピタキシャル層１０９と基板１０１との間の格子不整合を緩和する。
【００６４】
チャネル層１０４は、バッファ層１０３上に形成され、厚さ１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。チャンネル層１０４は、キャリアが走行する層である。
【００６５】
スペーサ層１０５は、チャネル層１０４上に形成され、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成される。
【００６６】
電子供給層１０６は、スペーサ層１０５上に形成せれ、ｎ型不純物イオンであるＳｉがドーピングされた厚さ１０ｎｍのＡｌＧａＡｓで構成される。
【００６７】
ショットキー層１０７は、電子供給層１０６上に形成される。ショットキー層１０７は、閾値制御層１０７ａと、エッチング停止層１０７ｂとの２層を含む。閾値制御層１０７ａは、電子供給層１０６上に形成され、厚さ１０ｎｍのアンドープＡｌＧａＡｓ層で構成される。エッチング停止層１０７ｂは、閾値制御層１０７ａ上に形成され、厚さ５ｎｍのＩｎＧａＰで構成される。
【００６８】
コンタクト層１０８は、ショットキー層１０７上に形成される。コンタクト層１０８は、コンタクト層１０８ａと、コンタクト層１０８ｂとを含む。コンタクト層１０８ａは、ショットキー層１０７上に形成され、厚さ５０ｎｍのｎ型ＧａＡｓで構成される。コンタクト層１０８ｂは、コンタクト層１０８ａ上に形成され、厚さ５０nmのｎ型ＩｎＧａＡｓで構成される。
【００６９】
素子分離領域１１０は、イオン注入により形成され、電界効果トランジスタ（ＧａＡｓＦＥＴ）が形成されるトランジスタ領域１１を電気的に分離する。
【００７０】
絶縁膜１１１は、エピタキシャル層１０９および素子分離領域１１０上に形成され、例えば、ＳｉＮで構成される。絶縁膜１１２は、絶縁膜１１１上に形成され、例えば、ＳｉＯで構成される。
【００７１】
ゲート電極１１３ａは、絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。ゲート電極１１３ａは、電界効果トランジスタのゲート部に対応し、ショットキー層１０７のエッチング停止層１０７ｂとショットキー接合する。例えば、ゲート電極１１３ａは、ＷＳｉＮで構成される。
【００７２】
薄膜抵抗層１１３ｂは、ゲート電極１１３ａと同時かつ同じ材料で絶縁膜１１２上に形成される。例えば、薄膜抵抗層１１３ｂは、ＷＳｉＮで構成される。
【００７３】
オーミック電極１１４ａは、それぞれ電界効果トランジスタのソース電極およびドレイン電極であり、ゲート電極１１３ａを挟むように形成される。オーミック電極１１４ａは、それぞれコンタクト層１０８、ショットキー層１０７、電子供給層１０６およびスペーサ層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１１４ａは、絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。オーミック電極１１４ａは、電界効果トランジスタのオーミック部のコンタクト層１０８とオーミック接合する。オーミック電極１１４ａは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【００７４】
コンタクト保護メタル１１４ｂは、オーミック電極１１４ａと同時かつ同じ材料で形成される。コンタクト保護メタル１１４ｂは、それぞれ薄膜抵抗層１１３ｂ上の所定の領域に形成される。コンタクト保護メタル１１４ｂは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【００７５】
ゲート電極１１４ｃは、オーミック電極１１４ａおよびコンタクト保護メタル１１４ｂと同時かつ同じ材料でゲート電極１１３ａ上に形成される。ゲート電極１１４ｃは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【００７６】
絶縁膜１１５は、絶縁膜１１２、薄膜抵抗層１１３ｂ、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃ上に層間絶縁膜として形成される。絶縁膜１１５は、例えば、ＳｉＮで構成される。
【００７７】
配線１１６ａおよび１１６ｂは、Ａｕメッキで構成され、絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ａは、それぞれオーミック電極１１４ａ上に形成され、オーミック電極１１４ａと接続される。配線１１６ｂは、それぞれコンタクト保護メタル１１４ｂ上に形成され、コンタクト保護メタル１１４ｂと接続される。
【００７８】
また、絶縁膜１１５から絶縁膜１１２、１１１にかけてスクライブライン１２ｂが形成されている。
【００７９】
次に、図１に示す半導体装置１００の製造方法を説明する。
【００８０】
図２〜１１は、半導体装置１００の製造過程における断面構造を示す図である。
【００８１】
まず、半絶縁性ＧａＡｓで構成された基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓバッファ層１０２、ＡｌＧａＡｓバッファ層１０３、ＩｎＧａＡｓチャネル層１０４、ＡｌＧａＡｓスペーサ層１０５、ＡｌＧａＡｓ電子供給層１０６、ＡｌＧａＡｓ閾値制御層１０７ａ、ＩｎＧａＰエッチング停止層１０７ｂ、ＧａＡｓコンタクト層１０８ａおよびＩｎＧａＡｓコンタクト層１０８ｂを順次エピタキシャル成長させる。ここで、エピタキシャル成長させたバッファ層１０２からコンタクト層１０８の全体をエピタキシャル層１０９と呼ぶことにする。また、閾値制御層１０７ａとエッチング停止層１０７ｂとをあわしてショットキー層１０７と呼ぶことにする。またコンタクト層１０８ａと１０８ｂとをあわしてコンタクト層１０８と呼ぶことにする。以上の工程により、図２に示す構造が形成される。
【００８２】
次に、フォトレジストマスク（図示せず）を用いてコンタクト層１０８の所定の領域を残して除去し、トランジスタ領域１１を形成する。さらに、トランジスタ領域１１を電気的に分離するために、例えばボロンからなるイオン注入により素子分離領域１１０を形成する。以上の工程により、図３に示す構造が形成される。
【００８３】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域を残してコンタクト層１０８を除去する。これにより、それぞれ電界効果トランジスタのソース電極およびドレイン電極（オーミック電極１１４ａ）が接続される、２つのオーミックコンタクト領域１１ａが形成される。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いたドライエッチングによりコンタクト層１０８を除去する。以上の工程により、図４に示す構造が形成される。
【００８４】
次に、ＳｉＮからなる絶縁膜１１１およびＳｉＯからなる絶縁膜１１２を形成する。以上の工程により、図５に示す構造が形成される。
【００８５】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域の絶縁膜１１１および１１２をＩｎＧａＰエッチング停止層１０７に対して選択的にドライエッチングを行う。これにより、電界効果トランジスタのゲート電極１１３ａが形成される開口を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により図６に示す構造が形成される。
【００８６】
次に、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａおよび薄膜抵抗層１１３ｂを同時に形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いドライエッチングを行う。以上の工程により、図７に示す構造が形成される。
【００８７】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングを行う。これにより、電界効果トランジスタのソース電極およびドレイン電極であるオーミック電極１１４ａが形成される開口が形成される。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図８に示す構造が形成される。
【００８８】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図９に示す構造が形成される。
【００８９】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図１０に示す構造が形成される。
【００９０】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口し、スクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の構成により、図１１に示す構造が形成される。
【００９１】
次に、選択的にＡｕメッキを施すことで配線１１６ａおよび１１６ｂが形成される。以上の工程により、図１に示す半導体装置１００の構造が形成される。
【００９２】
以上より、本発明の第１の実施の形態に係る半導体装置１００は、薄膜抵抗層１１３ｂ上にコンタクト保護メタル１１４ｂを形成する。これにより、素子上に形成される絶縁膜１１５にコンタクトスルーホールを形成する際にドライエッチングを行っても、素子に損傷を与えることがない。よって、コンタクトスルーホール１２ａの形成時にかかるドライエッチング時間をオーバーするような他の絶縁膜ドライエッチング工程と共有が出来る。例えば、コンタクトホール１２ａを形成する工程と、スクライブレーン１２ｂを形成する工程とを共有することができる。すなわち、本発明の第１の実施の形態に係る半導体装置１００は、素子の特性を損ねることなく、工程数を削減することができるので、プロセスコストを低減することができる。
【００９３】
また、本発明の第１の実施の形態に係る半導体装置１００は、ゲート電極１１３ａおよび薄膜抵抗層１１３ｂを同時かつ同材料で形成し、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃを同時かつ同材料で形成する。これにより、薄膜抵抗層１１３ｂおよび、コンタクト保護メタル１１４ｂを形成するための工程を個別に必要としないので、プロセス工数の増加を抑制でき、プロセスコストを低減することができる。
【００９４】
また、本発明の第１の実施の形態に係る半導体装置１００は、電界効果トランジスタのゲート電極１１３ａに、ＷＳｉＮを用いている。ゲート電極１１３ａに、Ｔｉ／Ａｌ／Ｔｉを用いた場合には、エッチング停止層１０７を構成するＩｎＧａＰとＴｉとがプロセス温度の影響により反応し、閾値が変動する可能性がある。一方、本発明の第１の実施の形態に係る半導体装置１００は、電界効果トランジスタのゲート電極１１３ａは、ＷＳｉＮで構成されており、電界効果トランジスタの閾値の制御性および安定性を向上させることができる。これにより、歩留まりを改善することができる。
【００９５】
また、本発明の第１の実施の形態に係る半導体装置１００は、電界効果トランジスタのゲート電極を、ＷＳｉＮで構成されるゲート電極１１３ａおよびＴｉ／Ａｌ／Ｔｉで構成されるゲート電極１１４ｃの２層構造としている。これにより、ＷＳｉＮのみの１層でゲート電極を構成する場合に比べて、ゲート電極抵抗を低減することができる。よって、電界効果トランジスタの特性を向上させることができる。
【００９６】
また、本発明の第１の実施の形態に係る半導体装置１００は、低抵抗なＴｉ／Ａｌ／Ｔｉにより、オーミック電極１１４ａを形成する。これにより、電界効果トランジスタのソース・ドレイン電極抵抗を低減することができる。
【００９７】
（第２の実施の形態）
第１の実施の形態では、ＧａＡｓＦＥＴと、抵抗素子とを集積化した半導体装置１００について説明した。第２の実施の形態では、半導体装置１００の構成に加え、容量素子を集積化した半導体装置について説明する。また、第２の実施の形態に係る半導体装置は、ソース・ドレイン電極およびコンタクト保護メタル作成と同時に容量素子の下部電極を形成する。これにより、プロセス工数を増加させることなく、ＧａＡｓＦＥＴと、抵抗素子と、容量素子とを集積化することができる。
【００９８】
まず、本発明の第２の実施の形態に係る半導体装置の構成を説明する。
【００９９】
図１２は、本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。なお、図１に示す第１の実施の形態に係る半導体装置１００と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１００】
図１２に示す半導体装置２００は、抵抗素子と、容量素子と、トランジスタ領域１１に形成される電界効果トランジスタとを備える。半導体装置２００は、第１の実施の形態に係る半導体装置１００の構成に加え、容量電極１１４ｄと、配線１１６ｃおよび１１６ｄとを備える。
【０１０１】
容量電極１１４ｄは、容量素子の下部電極であり、絶縁膜１１２上に形成される。また、容量電極１１４ｄは、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃと同時かつ同じ材料で形成される。例えば、容量電極１１４ｄは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１０２】
絶縁膜１１５は、絶縁膜１１２、薄膜抵抗層１１３ｂ、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃ上に層間絶縁膜として形成される。また、絶縁膜１１５は、容量電極１１４ｄ上に、容量素子の容量膜として形成される。例えば、絶縁膜１１５は、ＳｉＮで構成される。
【０１０３】
配線１１６ｃおよび１１６ｄは、Ａｕメッキで構成される。配線１１６ｃは、容量素子の上部電極であり、絶縁膜１１５上に形成される。すなわち、配線１１６ｃは、容量電極１１４ｄの上方に、絶縁膜１１５を介して形成される。配線１１６ｄは、容量電極１１４ｄ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｄは、容量電極１１４ｄと電気的に接続される。
【０１０４】
次に、図１２に示す半導体装置２００の製造方法を説明する。
【０１０５】
図１３〜１５は、半導体装置２００の製造過程における構成を示す図である。なお、絶縁膜１１１および１１２にオーミック電極１１４ａを形成するための開口を形成する工程（図１〜８）までは、第１の実施の形態に係る半導体装置１００と同様であるので説明は省略する。
【０１０６】
図８に示す構造に対して、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび容量素子の容量電極１１４ｄを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図１３に示す構造が形成される。
【０１０７】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図１４に示す構造が形成される。
【０１０８】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ３／ＳＦ６の混合ガスを用いたドライエッチングを行う。以上に工程により、図１５に示す構造が形成される。
【０１０９】
次に、選択的にＡｕメッキを施すことで配線１１６ａ、１１６ｂ、１１６ｃおよび１１６ｄを形成する。以上の工程により、図１２に示す半導体装置２００の構造が形成される。
【０１１０】
以上より、本発明の第２の実施の形態に係る半導体装置２００は、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂおよびゲート電極１１４ｃの作成と同時に容量素子の容量電極１１４ｄを形成する。これにより、プロセス工数を増加させることなく、ＧａＡｓＦＥＴと、抵抗素子と、容量素子とを集積化することができる。
【０１１１】
（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、ＧａＡｓＦＥＴと、多層構造で形成される容量素子とを集積化したＧａＡｓＭＭＩＣである。これにより、小面積で高い容量値を実現することができる。また、プロセス工数を増加させることなく、多層構造の容量素子を形成することができる。
【０１１２】
まず、本発明の第３の実施の形態に係る半導体装置の構成を説明する。
【０１１３】
図１６は、本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１１４】
図１６に示す半導体装置３００は、２層構造の容量素子と、トランジスタ領域１１に形成される電界効果トランジスタとを備える。半導体装置３００は、半絶縁性ＧａＡｓからなる半導体基板である基板１０１と、エピタキシャル層１０９と、素子分離領域１１０と、絶縁膜１１１、１１２、１１５および１１７と、ゲート電極１１３ａと、容量電極１１３ｃおよび１１４ｄと、オーミック電極１１４ａと、コンタクト保護メタル１１４ｅと、配線１１６ａ、１１６ｃ、１１６ｄおよび１１６ｅとを備える。なお、トランジスタ領域１１に形成される電界効果トランジスタ（ＧａＡｓＦＥＴ）の構成は、第１の実施の形態と同様であるので、説明は省略する。
【０１１５】
容量電極１１３ｃは、下層の容量素子の下部電極であり、絶縁膜１１２上に形成される。容量電極１１３ｃは、ゲート電極１１３ａと同時かつ同じ材料で形成される。例えば、容量電極１１３ｃは、ＷＳｉＮで構成される。
【０１１６】
コンタクト保護メタル１１４ｅは、オーミック電極１１４ａ、ゲート電極１１４ｃおよび容量電極１１４ｄと同時かつ同じ材料で容量電極１１３ｃ上の所定の領域に形成される。例えば、コンタクト保護メタル１１４ｅは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１１７】
絶縁膜１１７は、下層の容量素子の容量膜として、容量電極１１３ｃ上に形成される。絶縁膜１１７は、例えば、ＳｉＮで構成される。
【０１１８】
容量電極１１４ｄは、下層の容量素子の上部電極および上層の容量素子の下部電極であり、絶縁膜１１７上に形成される。すなわち、容量電極１１４ｄは、容量電極１１３ｃの上方に絶縁膜１１７を介して形成される。容量電極１１４ｄは、オーミック電極１１４ａ、ゲート電極１１４ｃおよびコンタクト保護メタル１１４ｅと同時かつ同じ材料で形成される。例えば、容量電極１１４ｄは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１１９】
絶縁膜１１５は、絶縁膜１１２、オーミック電極１１４ａ、ゲート電極１１４ｃ、および、コンタクト保護メタル１１４ｅ上に層間絶縁膜として形成される。また、絶縁膜１１５は、容量電極１１４ｄ上に、上層の容量素子の容量膜として形成される。
【０１２０】
配線１１６ｃ、１１６ｄおよび１１６ｅは、Ａｕメッキで構成される。配線１１６ｃは、上層の容量素子の上部電極であり、絶縁膜１１５上に形成される。すなわち、配線１１６ｃは、容量電極１１４ｄの上方に、絶縁膜１１５を介して形成される。配線１１６ｄは、容量電極１１４ｄ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｄは、容量電極１１４ｄと電気的に接続される。配線１１６ｅは、コンタクト保護メタル１１４ｅ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｅは、コンタクト保護メタル１１４ｅ上に形成され、コンタクト保護メタル１１４ｅを介して、容量電極１１３ｃと電気的に接続される。
【０１２１】
次に、図１６に示す半導体装置３００の製造方法を説明する。図１７〜２２は、半導体装置３００の製造過程における構成を示す図である。なお、絶縁膜１１１に１１２にゲート電極を形成するための開口を形成する工程（図１〜６）までは、第１の実施の形態に係る半導体装置１００と同様であるので説明は省略する。
【０１２２】
図６に示す構造に対して、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａおよび容量電極１１３ｃを同時に形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いドライエッチングを行う。以上の工程により、図１７に示す構造が形成される。
【０１２３】
次に、全面にＳｉＮからなる絶縁膜を成長させ、フォトレジストマスク（図示せず）を用いて容量電極１１３ｃ上の所定の領域を残してエッチングし、下層の容量素子の容量膜となる絶縁膜１１７を形成する。以上の工程により、図１８に示す構造が形成される。
【０１２４】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングを行う。これにより、電界効果トランジスタのソース電極およびドレイン電極であるオーミック電極１１４ａが形成される開口が形成される。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図１９に示す構造が形成される。
【０１２５】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタしフォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、ゲート電極１１４ｃ、容量電極１１４ｄおよびコンタクト保護メタル１１４ｅを形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図２０に示す構造が形成される。
【０１２６】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図２１に示す構造が形成される。
【０１２７】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図２２に示す構造が形成される。
【０１２８】
次に、選択的にＡｕメッキを施すことで配線１１６ａ、１１６ｃ、１１６ｄおよび１１６ｅが形成される。以上の工程により、図１６に示す半導体装置３００の構造が形成される。
【０１２９】
以上より、本発明の第３の実施の形態に係る半導体装置３００は、ＧａＡｓＦＥＴと２層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。これにより、容量素子の単位面積の容量値を増加させることができる。よって、チップ面積を削減し、コストの削減を実現することができる。
【０１３０】
また、本発明の第３の実施の形態に係る半導体装置３００は、ゲート電極１１３ａと同時かつ同じ材料で容量電極１１３ｃを形成する。また、オーミック電極１１４ａおよびゲート電極１１４ｃと同時かつ同じ材料で容量電極１１４ｄを形成する。これにより、ＧａＡｓＦＥＴと、２層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを、少ないプロセス工数で実現することができる。よって、ＧａＡｓＭＭＩＣのコスト低減を実現できる。
【０１３１】
また、本発明の第３の実施の形態に係る半導体装置３００は、容量電極１１３ｃ上にコンタクト保護メタル１１４ｅを形成する。これにより、素子上に形成される絶縁膜１１５にコンタクトスルーホールを形成する際にドライエッチングを行っても、素子に損傷を与えることがない。よって、コンタクトスルーホール１２ａの形成時にかかるドライエッチング時間をオーバーするような他の絶縁膜ドライエッチング工程と共有が出来る。例えば、コンタクトホール１２ａを形成する工程と、スクライブレーン１２ｂを形成する工程とを共有することができる。すなわち、本発明の第３の実施の形態に係る半導体装置３００は、素子の特性を損ねることなく、工程数を削減することができるので、プロセスコストを低減することができる。
【０１３２】
（第４の実施の形態）
第３の実施の形態では、ＧａＡｓＦＥＴと、多層構造の容量素子とを集積化した半導体装置３００について説明した。第４の実施の形態では、半導体装置３００の構成に加え、抵抗素子を集積化した半導体装置について説明する。
【０１３３】
まず、本発明の第４の実施の形態に係る半導体装置の構成を説明する。
【０１３４】
図２３は、本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。なお、図１６に示す第３の実施の形態に係る半導体装置３００と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１３５】
図２３に示す半導体装置４００は、抵抗素子と、２層構造の容量素子と、トランジスタ領域１１に形成される電界効果トランジスタとを備える。半導体装置４００は、第３の実施の形態に係る半導体装置３００の構成に加え、薄膜抵抗層１１３ｂと、コンタクト保護メタル１１４ｂと、配線１１６ｂとを備える。
【０１３６】
薄膜抵抗層１１３ｂは、ゲート電極１１３ａおよび容量電極１１３ｃと同時かつ同じ材料で絶縁膜１１２上に形成される。例えば、薄膜抵抗層１１３ｂは、ＷＳｉＮで構成される。
【０１３７】
コンタクト保護メタル１１４ｂは、オーミック電極１１４ａ、ゲート電極１１４ｃ、容量電極１１４ｄおよびコンタクト保護メタル１１４ｅと同時かつ同じ材料で形成される。コンタクト保護メタル１１４ｂは、それぞれ薄膜抵抗層１１３ｂ上の所定の領域に形成される。コンタクト保護メタル１１４ｂは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１３８】
配線１１６ｂは、Ａｕメッキで構成され、絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｂは、それぞれコンタクト保護メタル１１４ｂ上に形成され、コンタクト保護メタル１１４ｂと接続される。
【０１３９】
次に、図２３に示す半導体装置４００の製造方法を説明する。
【０１４０】
図２４〜２９は、半導体装置４００の製造過程における構成を示す図である。なお、なお、絶縁膜１１１に１１２にゲート電極を形成するための開口を形成する工程（図１〜６）までは、第１の実施の形態に係る半導体装置１００と同様であるので説明は省略する。
【０１４１】
図６に示す構造に対して、全面に例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａ、薄膜抵抗層１１３ｂおよび容量電極１１３ｃを形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いドライエッチングを行う。以上の工程により、図２４に示す構造が形成される。
【０１４２】
次に、全面に、ＳｉＮからなる絶縁膜を成長させ、フォトレジストマスク（図示せず）を用いて容量電極１１３ｃ上の所定の領域を残してエッチングし、下層の容量素子の容量膜となる絶縁膜１１７を形成する。以上の工程により、図２５に示す構造が形成される。
【０１４３】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングする。これにより、電界効果トランジスタのソース電極およびドレイン電極であるオーミック電極１１４ａが形成される開口が形成される。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図２６に示す構造が形成される。
【０１４４】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、コンタクト保護メタル１１４ｂ、１１４ｅ、ゲート電極１１４ｃおよび容量電極１１４ｄを形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図２７に示す構造が形成される。
【０１４５】
次に、全面に層間絶縁膜となり、上層の容量素子の容量膜となるＳｉＮからなる絶縁膜１１６を成長させる。以上の工程により、図２８に示す構造が形成される。
【０１４６】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図２９に示す構造が形成される。
【０１４７】
次に、選択的にＡｕメッキを施すことで配線１１６ａ〜１１６ｅが形成される。以上の工程により、図２３に示す半導体装置４００の構造が形成される。
【０１４８】
以上より、本発明の第４の実施の形態に係る半導体装置４００は、第３の実施の形態に係る半導体装置３００の構成に加え、薄膜抵抗層１１３ｂ、コンタクト保護メタル１１４ｂおよび配線１１６ｂで構成される抵抗素子を備える。また、薄膜抵抗層１１３ｂは、ゲート電極１１３ａおよび容量電極１１３ｃと同時に同じ材料で形成される。コンタクト保護メタル１１４ｂは、オーミック電極１１４ａ、ゲート電極１１４ｃ、容量電極１１４ｄおよびコンタクト保護メタル１１４ｅと同時に同じ材料で形成される。よって、本発明の第４の実施の形態に係る半導体装置４００は、第３の実施の形態に係る半導体装置３００に対し、プロセス工数を増加させることなく、ＧａＡｓＦＥＴと、階層構造の容量素子と、抵抗素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。よって、低コストなＧａＡｓＭＭＩＣを実現することができる。
【０１４９】
（第５の実施の形態）
本発明の第５の実施の形態では、閾値電圧の異なる２種類のトランジスタと、抵抗素子とを集積化したＧａＡｓＭＭＩＣについて説明する。
【０１５０】
まず、本発明の第５の実施の形態に係る半導体装置の構成を説明する。
【０１５１】
図３０は、本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。なお、図１と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１５２】
図３０に示す半導体装置５００は、抵抗素子と、トランジスタ領域１１に形成されるエンハンスメント型電界効果トランジスタ（以下、Ｅ−ＦＥＴと称す）と、トランジスタ領域１３に形成されるディプレッション型電界効果トランジスタ（以下、Ｄ−ＦＥＴと称する）とを備える。半導体装置５００は、半絶縁性ＧａＡｓからなる半導体基板である基板１０１と、エピタキシャル層１０９と、素子分離領域１１０と、絶縁膜１１１、１１２および１１５と、ゲート電極１１３ａ、１１４ｃおよび１１４ｆと、薄膜抵抗層１１３ｂと、オーミック電極１１４ａおよび１１４ｇと、コンタクト保護メタル１１４ｂと、配線１１６ａ、１１６ｂおよび１１６ｆとを備える。
【０１５３】
エピタキシャル層１０９は、基板１０１上に半導体層を結晶成長させて形成される。エピタキシャル層１０９は、バッファ層１０２および１０３と、チャネル層１０４と、スペーサ層１０５と、電子供給層１０６と、ショットキー層１０７および１１８と、コンタクト層１０８とを含む。
【０１５４】
バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、アンドープＧａＡｓで構成され、例えば、厚さ１μｍである。バッファ層１０３は、バッファ層１０２上に形成され、アンドープＡｌＧａＡｓで構成される。バッファ層１０２および１０３は、エピタキシャル層１０９と基板１０１との間の格子不整合を緩和する。
【０１５５】
チャネル層１０４は、バッファ層１０３上に形成され、厚さ１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。チャンネル層１０４は、キャリアが走行する層である。
【０１５６】
スペーサ層１０５は、チャネル層１０４上に形成され、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成される。
【０１５７】
電子供給層１０６は、スペーサ層１０５上に形成せれ、ｎ型不純物イオンであるＳｉがドーピングされた厚さ１０ｎｍのＡｌＧａＡｓで構成される。
【０１５８】
ショットキー層１０７は、電子供給層１０６上に形成される。ショットキー層１０７は、閾値制御層１０７ａと、エッチング停止層１０７ｂとの２層を含む。閾値制御層１０７ａは、電子供給層１０６上に形成され、厚さ１０ｎｍのアンドープＡｌＧａＡｓ層で構成される。エッチング停止層１０７ｂは、閾値制御層１０７ａ上に形成され、厚さ５ｎｍのＩｎＧａＰで構成される。
【０１５９】
ショットキー層１１８は、ショットキー層１０７上に形成され、ＡｌＧａＡｓで構成される。
【０１６０】
コンタクト層１０８は、ショットキー層１１８上に形成される。コンタクト層１０８は、コンタクト層１０８ａと、コンタクト層１０８ｂとを含む。コンタクト層１０８ａは、ショットキー層１１８上に形成され、厚さ５０ｎｍのｎ型ＧａＡｓで構成される。コンタクト層１０８ｂは、コンタクト層１０８ａ上に形成され、厚さ５０nmのｎ型ＩｎＧａＡｓで構成される。
【０１６１】
素子分離領域１１０は、イオン注入により形成され、トンランジスタ領域１１およびトランジスタ領域１３を電気的に分離する。
【０１６２】
絶縁膜１１１は、エピタキシャル層１０９および素子分離領域１１０上に形成され、例えば、ＳｉＮで構成される。絶縁膜１１２は、絶縁膜１１１上に形成され、例えば、ＳｉＯで構成される。
【０１６３】
ゲート電極１１３ａは、トランジスタ領域１１の絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。ゲート電極１１３ａは、電界効果トランジスタ（Ｅ−ＦＥＴ）のゲート部に対応し、ショットキー層１０７のエッチング停止層１０７ｂとショットキー接合する。例えば、ゲート電極１１３ａは、ＷＳｉＮで構成される。
【０１６４】
薄膜抵抗層１１３ｂは、ゲート電極１１３ａと同時かつ同じ材料で絶縁膜１１２上に形成される。例えば、薄膜抵抗層１１３ｂは、ＷＳｉＮで構成される。
【０１６５】
オーミック電極１１４ａは、それぞれトランジスタ領域１１に形成されるＥ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１１３ａを挟むように形成される。オーミック電極１１４ａは、それぞれトランジスタ領域１１のコンタクト層１０８、ショットキー層１１８、ショットキー層１０７、電子供給層１０６およびスペーサ層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１１４ａは、トランジスタ領域１１の絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。オーミック電極１１４ａは、トランジスタ領域１１に形成されるＥ−ＦＥＴのオーミック部のコンタクト層１０８とオーミック接合する。オーミック電極１１４ａは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１６６】
オーミック電極１１４ｇは、それぞれトランジスタ領域１３に形成されるＤ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１１４ｆを挟むように形成される。オーミック電極１１４ｇは、それぞれトランジスタ領域１３のコンタクト層１０８、ショットキー層１１８、ショットキー層１０７、電子供給層１０６およびスペーサ層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１１４ｇは、トランジスタ領域１３の絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。オーミック電極１１４ｇは、トランジスタ領域１３に形成される電界効果トランジスタ（Ｄ−ＦＥＴ）のオーミック部のコンタクト層１０８とオーミック接合する。オーミック電極１１４ｇは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１６７】
コンタクト保護メタル１１４ｂは、オーミック電極１１４ａおよび１１４ｇと同時かつ同じ材料で形成される。コンタクト保護メタル１１４ｂは、それぞれ薄膜抵抗層１１３ｂ上の所定の領域に形成される。コンタクト保護メタル１１４ｂは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１６８】
ゲート電極１１４ｃは、オーミック電極１１４ａおよびコンタクト保護メタル１１４ｂと同時かつ同じ材料でゲート電極１１３ａ上に形成される。ゲート電極１１４ｃは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１６９】
ゲート電極１１４ｆは、トランジスタ領域１３の絶縁膜１１１および１１２に形成された開口に埋め込まれるように形成される。ゲート電極１１４ｆは、電界効果トランジスタ（Ｄ−ＦＥＴ）のゲート部に対応し、ショットキー層１１８とショットキー接合する。ゲート電極１１４ｆは、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃおよび薄膜抵抗層１１３ｂと同時かつ同じ材料で形成される。ゲート電極１１４ｆは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１７０】
絶縁膜１１５は、絶縁膜１１２、薄膜抵抗層１１３ｂ、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆ上に層間絶縁膜として形成される。絶縁膜１１５は、例えば、ＳｉＮで構成される。
【０１７１】
配線１１６ａ、１１６ｂおよび１１６ｆは、Ａｕメッキで構成され、絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ａは、それぞれオーミック電極１１４ａ上に形成され、オーミック電極１１４ａと接続される。配線１１６ｆは、それぞれオーミック電極１１４ｇ上に形成され、オーミック電極１１４ｇと接続される。配線１１６ｂは、それぞれコンタクト保護メタル１１４ｂ上に形成され、コンタクト保護メタル１１４ｂと接続される。
【０１７２】
また、絶縁膜１１５から絶縁膜１１２、１１１にかけてスクライブライン１２ｂが形成されている。
【０１７３】
次に、図３０に示す半導体装置５００の製造方法を説明する。
【０１７４】
図３１〜４０は、半導体装置５００の製造過程における断面構造を示す図である。
【０１７５】
まず、半絶縁性ＧａＡｓで構成された基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓバッファ層１０２、ＡｌＧａＡｓバッファ層１０３、ＩｎＧａＡｓチャネル層１０４、ＡｌＧａＡｓスペーサ層１０５、ＡｌＧａＡｓ電子供給層１０６、ＡｌＧａＡｓ閾値制御層１０７ａ、ＩｎＧａＰエッチング停止層１０７ｂ、ＡｌＧａＡｓショットキー層１１８、ＧａＡｓコンタクト層１０８ａおよびＩｎＧａＡｓコンタクト層１０８ｂを順次エピタキシャル成長させる。ここで、エピタキシャル成長させたバッファ層１０２からコンタクト層１０８の全体をエピタキシャル層１０９と呼ぶことにする。また閾値制御層１０７ａとエッチング停止層１０７ｂとをあわしてショットキー層１０７と呼ぶことにする。またコンタクト層１０８ａと１０８ｂとをあわしてコンタクト層１０８と呼ぶことにする。以上の工程により、図３１に示す構造が形成される。
【０１７６】
次に、フォトレジストマスク（図示せず）を用いてコンタクト層１０８の所定の領域を残して除去し、トランジスタ領域１１および１３を形成する。さらに、トランジスタ領域１１および１３を電気的に分離するために、例えばボロンからなるイオン注入により素子分離領域１１０を形成する。以上の工程により、図３２に示す構造が形成される。
【０１７７】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１および１３内の所定の領域を残してコンタクト層１０８を除去する。これにより、Ｅ−ＦＥＴのソース電極およびドレイン電極（オーミック電極１１４ａ）が接続される、２つのオーミックコンタクト領域１１ａ、および、Ｄ−ＦＥＴのソース電極およびドレイン電極（オーミック電極１１４ｇ）が接続される、２つのオーミックコンタクト領域１３ａが形成される。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いたドライエッチングによりコンタクト層１０８を除去する。以上の工程により、図３３に示す構造が形成される。
【０１７８】
次に、ＳｉＮからなる絶縁膜１１１とＳｉＯからなる絶縁膜１１２を形成する。以上の工程により、図３４に示す構造が形成される。
【０１７９】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１内の所定の領域の絶縁膜１１１および１１２を、ＡｌＧａＡｓショットキー層１１８に対して選択的にドライエッチングを行う。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。次に、例えば燐酸、過酸化水素水および水の混合液によりＡｌＧａＡｓショットキー層１０８をその下層のＩｎＧａＰエッチング停止層１０７ｂに対して選択的にウェットエッチングを行う。これにより、トランジスタ領域１１のショットキー層１０７を露出させるゲート開口が形成される。以上の工程により、図３５に示す構造が形成される。
【０１８０】
次に、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａおよび薄膜抵抗層１１３ｂを同時に形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いたドライエッチングを行う。以上の工程により、図３６に示す構造が形成される。
【０１８１】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１および１３内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングを行い、オーミック電極１１４ａおよび１１４ｇを形成するための開口を形成する。かつ同時に、トランジスタ領域１３内の所定の領域の絶縁膜１１１および１１２を、ＡｌＧａＡｓショットキー層１１８に対し選択的にドライエッチングを行い、ゲート電極１１４ｆを形成するための開口を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図３７に示す構造が形成される。
【０１８２】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上により、図３８に示す構造が形成される。
【０１８３】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図３９に示す構造が形成される。
【０１８４】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図４０に示す構造が形成される。
【０１８５】
次に、選択的にＡｕメッキを施すことで配線１１６ａ、１１６ｂおよび１１６ｆが形成される。以上の工程により、図３０に示す半導体装置５００の構造が形成される。
【０１８６】
以上のように、本発明の第５の実施の形態に係る半導体装置５００は、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子とを集積化することができる。また、ゲート電極１１３ａおよび薄膜抵抗層１１３ｂは、同時かつ同じ材料で形成される。オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆは、同時かつ同じ材料で形成される。よって、本発明の第５の実施の形態に係る半導体装置５００は、少ないプロセス工数で、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。
【０１８７】
また、本発明の第５の実施の形態に係る半導体装置５００は、薄膜抵抗層１１３ｂ上にコンタクト保護メタル１１４ｂを形成する。これにより、素子上に形成される絶縁膜１１５にコンタクトスルーホールを形成する際にドライエッチングを行っても、素子に損傷を与えることがない。よって、コンタクトスルーホール１２ａの形成時にかかるドライエッチング時間をオーバーするような他の絶縁膜ドライエッチング工程と共有が出来る。例えば、コンタクトホール１２ａを形成する工程と、スクライブレーン１２ｂを形成する工程とを共有することができる。すなわち、本発明の第５の実施の形態に係る半導体装置５００は、素子の特性を損ねることなく、工程数を削減することができるので、プロセスコストを低減することができる。
【０１８８】
また、本発明の第５の実施の形態に係る半導体装置５００は、低抵抗なＴｉ／Ａｌ／Ｔｉにより、オーミック電極１１４ａ、１１４ｇ、および、Ｄ−ＦＥＴのゲート電極１１４ｆを形成する。これにより、Ｅ−ＦＥＴおよびＤ−ＦＥＴのソース・ドレイン電極抵抗を低減することができる。また、Ｄ−ＦＥＴのゲート電極抵抗を低減することができる。よって、Ｅ−ＦＥＴおよびＤ−ＦＥＴの特性を向上することができる。
【０１８９】
また、本発明の第５の実施の形態に係る半導体装置５００は、Ｅ−ＦＥＴのゲート電極１１３ａを、ＷＳｉＮで構成する。Ｅ−ＦＥＴのゲート電極１１３ａに、Ｔｉ／Ａｌ／Ｔｉを用いた場合には、エッチング停止層１０７を構成するＩｎＧａＰとＴｉとがプロセス温度の影響により反応し、閾値が変動する可能性がある。特に、Ｅ−ＦＥＴでは閾値の制御性および安定性が重要である。したがって、閾値の変動は求められる特性が得られず、歩留りを落とすことになる。一方、本発明の第５の実施の形態に係る半導体装置５００は、Ｅ−ＦＥＴのゲート電極１１３ａには、ＷＳｉＮを用いており、Ｅ−ＦＥＴの閾値の制御性および安定性を向上させることができる。よって、歩留まりを改善することができる。
【０１９０】
また、本発明の第５の実施の形態に係る半導体装置５００は、Ｅ−ＦＥＴのゲート電極を、ＷＳｉＮで構成されるゲート電極１１３ａおよびＴｉ／Ａｌ／Ｔｉで構成されるゲート電極１１４ｃの２層構造としている。これにより、ＷＳｉＮのみの１層でゲート電極を構成する場合に比べて、ゲート電極抵抗を低減することができる。よって、Ｅ−ＦＥＴの特性を向上させることができる。
【０１９１】
（第６の実施の形態）
第５の実施の形態では、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子とを集積化した半導体装置５００について説明した。第６の実施の形態では、半導体装置５００の構成に加え、容量素子を集積化した半導体装置について説明する。また、第６の実施の形態に係る半導体装置は、ソース・ドレイン電極およびコンタクト保護メタル作成と同時に容量素子の下部電極を形成する。これにより、プロセス工数を増加させることなく、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子と、容量素子とを集積化することができる。
【０１９２】
まず、本発明の第６の実施の形態に係る半導体装置の構成を説明する。
【０１９３】
図４１は、本発明の第６の実施の形態に係る半導体装置の構成を示す断面図である。なお、図３０に示す第５の実施の形態に係る半導体装置５００と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０１９４】
図４１に示す半導体装置６００は、抵抗素子と、容量素子と、トランジスタ領域１１に形成されるＥ−ＦＥＴと、トランジスタ領域１３に形成されるＤ−ＦＥＴとを備える。半導体装置６００は、第５の実施の形態に係る半導体装置５００の構成に加え、容量電極１１４ｄと、配線１１６ｃおよび１１６ｄとを備える。
【０１９５】
容量電極１１４ｄは、容量素子の下部電極であり、絶縁膜１１２上に形成される。また、容量電極１１４ｄは、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆと同時かつ同じ材料で形成される。例えば、容量電極１１４ｄは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０１９６】
絶縁膜１１５は、絶縁膜１１２、薄膜抵抗層１１３ｂ、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆ上に層間絶縁膜として形成される。また、絶縁膜１１５は、容量電極１１４ｄ上に、容量素子の容量膜として形成される。絶縁膜１１５は、例えば、ＳｉＮで構成される。
【０１９７】
配線１１６ｃおよび１１６ｄは、Ａｕメッキで構成される。配線１１６ｃは、容量素子の上部電極であり、絶縁膜１１５上に形成される。すなわち、配線１１６ｃは、容量電極１１４ｄの上方に、絶縁膜１１５を介して形成される。配線１１６ｄは、容量電極１１４ｄ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｄは、容量電極１１４ｄと電気的に接続される。
【０１９８】
次に、図４１に示す半導体装置６００の製造方法を説明する。
【０１９９】
図４２〜４４は、半導体装置６００の製造過程における構成を示す図である。なお、絶縁膜１１１および１１２にオーミック電極１１４ａ、１１４ｇおよびゲート電極１１４ｆを形成するための開口を形成する工程（図３１〜３７）までは、第５の実施の形態に係る半導体装置５００と同様であるので説明は省略する。
【０２００】
図３７に示す構造に対して、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃ、１１４ｆおよび容量電極１１４ｄを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図４２に示す構造が形成される。
【０２０１】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図４３に示す構造が形成される。
【０２０２】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ３／ＳＦ６の混合ガスを用いたドライエッチングを行う。以上に工程により、図４４に示す構造が形成される。
【０２０３】
次に、選択的にＡｕメッキを施すことで配線１１６ａ〜１１６ｄおよび１１６ｆを形成する。以上の工程により、図４１に示す半導体装置６００の構造が形成される。
【０２０４】
以上より、本発明の第６の実施の形態に係る半導体装置６００は、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、ゲート電極１１４ｃおよび１１４ｆの作成と同時に容量素子の容量電極１１４ｄを形成する。これにより、プロセス工数を増加させることなく、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子と、容量素子とを集積化することができる。
【０２０５】
（第７の実施の形態）
本発明の第７の実施の形態に係る半導体装置は、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、多層構造で形成される容量素子とを集積化したＧａＡｓＭＭＩＣである。これにより、小面積で高い容量値を実現することができる。また、プロセス工数を増加させることなく、多層構造の容量素子を形成することができる。
【０２０６】
まず、本発明の第７の実施の形態に係る半導体装置の構成を説明する。
【０２０７】
図４５は、本発明の第７の実施の形態に係る半導体装置の構成を示す断面図である。なお、図３０と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０２０８】
図４５に示す半導体装置７００は、２層構造の容量素子と、トランジスタ領域１１に形成されるＥ−ＦＥＴと、トランジスタ領域１３に形成されるＤ−ＦＥＴとを備える。半導体装置７００は、半絶縁性ＧａＡｓからなる半導体基板である基板１０１と、エピタキシャル層１０９と、素子分離領域１１０と、絶縁膜１１１、１１２、１１５および１１７と、ゲート電極１１３ａ、１１４ｃおよび１１４ｆと、容量電極１１３ｃおよび１１４ｄと、オーミック電極１１４ａおよび１１４ｇと、コンタクト保護メタル１１４ｅと、配線１１６ａ、１１６ｃ、１１６ｄ、１１６ｅおよび１１６ｆとを備える。なお、トランジスタ領域１１に形成されるＥ−ＦＥＴおよびトランジスタ領域１３に形成されるＤ−ＦＥＴの構成は、第５の実施の形態と同様であるので、説明は省略する。
【０２０９】
容量電極１１３ｃは、下層の容量素子の下部電極であり、絶縁膜１１２上に形成される。容量電極１１３ｃは、ゲート電極１１３ａと同時かつ同じ材料で形成される。例えば、容量電極１１３ｃは、ＷＳｉＮで構成される。
【０２１０】
コンタクト保護メタル１１４ｅは、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃ、１１４ｆおよび容量電極１１４ｄと同時かつ同じ材料で容量電極１１３ｃ上の所定の領域に形成される。例えば、コンタクト保護メタル１１４ｅは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０２１１】
絶縁膜１１７は、下層の容量素子の容量膜として、容量電極１１３ｃ上に形成される。絶縁膜１１７は、例えば、ＳｉＮで構成される。
【０２１２】
容量電極１１４ｄは、下層の容量素子の上部電極および上層の容量素子の下部電極であり、絶縁膜１１７上に形成される。すなわち、容量電極１１４ｄは、容量電極１１３ｃの上方に絶縁膜１１７を介して形成される。容量電極１１４ｄは、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃ、１１４ｆおよびコンタクト保護メタル１１４ｅと同時かつ同じ材料で形成される。例えば、容量電極１１４ｄは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０２１３】
絶縁膜１１５は、絶縁膜１１２、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃ、１１４ｆおよびコンタクト保護メタル１１４ｅ上に層間絶縁膜として形成される。また、絶縁膜１１５は、容量電極１１４ｄ上に、上層の容量素子の容量膜として形成される。
【０２１４】
配線１１６ｃ、１１６ｄおよび１１６ｅは、Ａｕメッキで構成される。配線１１６ｃは、上層の容量素子の上部電極であり、絶縁膜１１５上に形成される。すなわち、配線１１６ｃは、容量電極１１４ｄの上方に、絶縁膜１１５を介して形成される。配線１１６ｄは、容量電極１１４ｄ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｄは、容量電極１１４ｄと電気的に接続される。配線１１６ｅは、コンタクト保護メタル１１４ｅ上の絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｅは、コンタクト保護メタル１１４ｅ上に形成され、コンタクト保護メタル１１４ｅを介して、容量電極１１３ｃと電気的に接続される。
【０２１５】
次に、図４５に示す半導体装置７００の製造方法を説明する。図４６〜５１は、半導体装置７００の製造過程における構成を示す図である。なお、絶縁膜１１１に１１２にゲート電極１１３ａを形成するための開口を形成する工程（図３１〜３５）までは、第５の実施の形態に係る半導体装置５００と同様であるので説明は省略する。
【０２１６】
図３５に示す構造に対して、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａおよび容量電極１１３ｃを形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いドライエッチングを行う。以上の工程により、図４６に示す構造が形成される。
【０２１７】
次に、全面にＳｉＮからなる絶縁膜を成長させ、フォトレジストマスク（図示せず）を用いて容量電極１１３ｃ上の所定の領域を残してエッチングし、下層の容量素子の容量膜となる絶縁膜１１７を形成する。以上の工程により、図４７に示す構造が形成される。
【０２１８】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１および１３内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングを行い、オーミック電極１１４ａおよび１１４ｇを形成するための開口を形成する。かつ同時に、トランジスタ領域１３内の所定の領域の絶縁膜１１１および１１２を、ＡｌＧａＡｓショットキー層１１８に対し選択的にドライエッチングを行い、ゲート電極１１４ｆを形成するための開口を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図４８に示す構造が形成される。
【０２１９】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃ、１１４ｆ、容量電極１１４ｄおよびコンタクト保護メタル１１４ｅを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図４９に示す構造が形成される。
【０２２０】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図５０に示す構造が形成される。
【０２２１】
次に、絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図５１に示す構造が形成される。
【０２２２】
次に、選択的にＡｕメッキを施すことで配線１１６ａおよび１１６ｃ〜１１６ｆが形成される。以上の工程により、図４５に示す半導体装置７００の構造が形成される。
【０２２３】
以上より、本発明の第７の実施の形態に係る半導体装置７００は、プロセス工数を増加させることなく、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、階層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。すなわち、低コストな、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、階層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。
【０２２４】
（第８の実施の形態）
第７の実施の形態では、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、多層構造の容量素子とを集積化した半導体装置７００について説明した。第８の実施の形態では、半導体装置７００の構成に加え、抵抗素子を集積化した半導体装置について説明する。
【０２２５】
まず、本発明の第８の実施の形態に係る半導体装置の構成を説明する。
【０２２６】
図５２は、本発明の第８の実施の形態に係る半導体装置の構成を示す断面図である。なお、図４５に示す第７の実施の形態に係る半導体装置７００と同様の要素には同一の符号を付しており、詳細な説明は省略する。
【０２２７】
図５２に示す半導体装置８００は、抵抗素子と、２層構造の容量素子と、トランジスタ領域１１に形成されるＥ−ＦＥＴと、トランジスタ領域１３に形成されるＤ−ＦＥＴとを備える。半導体装置８００は、第７の実施の形態に係る半導体装置７００の構成に加え、薄膜抵抗層１１３ｂと、コンタクト保護メタル１１４ｂと、配線１１６ｂとを備える。
【０２２８】
薄膜抵抗層１１３ｂは、ゲート電極１１３ａおよび容量電極１１３ｃと同時かつ同じ材料で絶縁膜１１２上に形成される。例えば、薄膜抵抗層１１３ｂは、例えば、ＷＳｉＮで構成される。
【０２２９】
コンタクト保護メタル１１４ｂは、オーミック電極１１４ａ、１１４ｇ、ゲート電極１１４ｃ、１１４ｆ、容量電極１１４ｄおよびコンタクト保護メタル１１４ｅと同時かつ同じ材料で形成される。コンタクト保護メタル１１４ｂは、それぞれ薄膜抵抗層１１３ｂ上の所定の領域に形成される。コンタクト保護メタル１１４ｂは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【０２３０】
配線１１６ｂは、Ａｕメッキで構成され、絶縁膜１１５に形成されたコンタクトホールに埋め込まれるように形成される。配線１１６ｂは、それぞれコンタクト保護メタル１１４ｂ上に形成され、コンタクト保護メタル１１４ｂと接続される。
【０２３１】
次に、図５２に示す半導体装置８００の製造方法を説明する。
【０２３２】
図５３〜５８は、半導体装置８００の製造過程における構成を示す図である。なお、なお、絶縁膜１１１に１１２にゲート電極１１３ａを形成するための開口を形成する工程（図３１〜３５）までは、第５の実施の形態に係る半導体装置５００と同様であるので説明は省略する。
【０２３３】
図３５に示す構造に対して、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１３ａ、薄膜抵抗層１１３ｂおよび容量電極１１３ｃを同時に形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いドライエッチングを行う。以上の工程により、図５３に示す構造が形成される。
【０２３４】
次に、全面に、ＳｉＮからなる絶縁膜を成長させフォトレジストマスク（図示せず）を用いて容量電極１１３ｃ上の所定の領域を残してエッチングし、容量膜１１７を形成する。以上の工程により、図５４に示す構造が形成される。
【０２３５】
次に、フォトレジストマスク（図示せず）を用いてトランジスタ領域１１および１３内の所定の領域の絶縁膜１１１および１１２を、ＩｎＧａＡｓコンタクト層１０８ｂに対して選択的にドライエッチングを行い、オーミック電極１１４ａおよび１１４ｇを形成するための開口を形成する。かつ同時に、トランジスタ領域１３内の所定の領域の絶縁膜１１１および１１２を、ＡｌＧａＡｓショットキー層１１８に対し選択的にドライエッチングを行い、ゲート電極１１４ｆを形成するための開口を形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図５５に示す構造が形成される。
【０２３６】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉをスパッタしフォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、オーミック電極１１４ａ、１１４ｇ、コンタクト保護メタル１１４ｂ、１１４ｅ、ゲート電極１１４ｃ、１１４ｆおよび容量電極１１４ｄを同時に形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図５６に示す構造が形成される。
【０２３７】
次に、層間絶縁膜となるＳｉＮからなる絶縁膜１１５を成長させる。以上の工程により、図５７に示す構造が形成される。
【０２３８】
次に、絶縁膜１１５の所定の領域をドライエッチングし、コンタクトホール１２ａを形成する。さらに、オーバーエッチにより絶縁膜１１１および１１２を開口しスクライブレーン１２ｂを形成する。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。以上の工程により、図５８に示す構造が形成される。
【０２３９】
次に、選択的にＡｕメッキを施すことで配線１１６ａ〜１１６ｆが形成される。以上の工程により、図５２に示す半導体装置８００の構造が形成される。
【０２４０】
以上より、本発明の第８の実施の形態に係る半導体装置８００は、プロセス工数を増加させることなく、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子と、階層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。すなわち、低コストな、Ｅ−ＦＥＴと、Ｄ−ＦＥＴと、抵抗素子と、階層構造の容量素子とを集積化したＧａＡｓＭＭＩＣを実現することができる。
【０２４１】
以上、本発明の実施の形態に係る半導体装置について説明したが、本発明は、この実施の形態に限定されるものではない。
【０２４２】
例えば、上記説明では、電界効果トランジスタ（第５〜第８の実施の形態では、Ｅ−ＦＥＴ）に２層構造のゲート電極を用いているが、ＷＳｉＮ等から構成されるゲート電極１１３ａのみを用いてもよい。
【０２４３】
また、上記説明では、ゲート電極１１３ａ、薄膜抵抗層１１３ｂおよび容量電極１１３ｃをＷＳｉＮで構成しているが、エッチング停止層１０７ｂを構成する材料（上記例では、ＩｎＧａＰ）との反応性が低く、電界効果トランジスタ（第５〜第８の実施の形態では、Ｅ−ＦＥＴ）の閾値電圧の制御性を高くできる材料であればこれに限定されるものではない。例えば、ゲート電極１１３ａ、薄膜抵抗層１１３ｂおよび容量電極１１３ｃをＷまたはＷＳｉで構成してもよい。
【０２４４】
また、上記説明では、電界効果トランジスタ（第５〜第８の実施の形態では、Ｅ−ＦＥＴ）のオーミック電極１１４ａ、２層目のゲート電極１１４ｃ、コンタクト保護メタル１１４ｂ、１１４ｅ、Ｄ−ＦＥＴのゲート電極１１４ｆ、および、Ｄ−ＦＥＴのオーミック電極１１４ｇをＴｉ／Ａｌ／Ｔｉで構成しているが、ゲート電極１１３ａを形成する材料より低抵抗な材料であり、絶縁膜にコンタクトホールを形成するドライエッチングの際に、コンタクト保護メタルとして機能する材料であれば、これに限定されるものではない。例えば、電界効果トランジスタ（第５〜第８の実施の形態では、Ｅ−ＦＥＴ）のオーミック電極１１４ａ、２層目のゲート電極１１４ｃ、コンタクト保護メタル１１４ｂ、１１４ｅ、Ｄ−ＦＥＴのゲート電極１１４ｆ、および、Ｄ−ＦＥＴのオーミック電極１１４ｇをＴｉ／Ｐｔ／Ａｕで構成してもよい。
【０２４５】
また、上記説明では、半導体基板１０１は、ＧａＡｓ基板としたが、ＩｎＰ基板等の化合物半導体基板であってもよい。
【０２４６】
また、上記説明（第２および第６の実施の形態）では、容量素子の下部電極として、オーミック電極１１４ａ等と同じ材料（Ｔｉ／Ａｌ／Ｔｉ等）を用いているが、ゲート電極１１３ａ等と同じ材料（ＷＳｉＮ等）を用いて下部電極を構成してもよい。この場合、例えば、図１６に示す半導体装置３００の下層の容量素子の下部電極である容量電極１１３ｃ、コンタクト保護メタル１１４ｅおよび配線１１６ｅと同様の構成で、単層構造の容量素子の下部電極を構成することができる。さらに、ゲート電極１１３ａ等と同じ材料を用いて下部電極を構成する場合、上部電極をメタル配線１１６ｃで形成してもよいし、オーミック電極１１４ａ等と同じ材料（Ｔｉ／Ａｌ／Ｔｉ等）で形成してもよい。
【０２４７】
また、上記説明（第４および第８の実施の形態）では、絶縁膜１１７を、容量電極１１３ｃ上にのみ形成しているが、同時に薄膜抵抗層１１３ｂ上に保護膜として絶縁膜１１７を形成してもよい。
【産業上の利用可能性】
【０２４８】
本発明は、半導体装置およびその製造方法に適用でき、特に、ＧａＡｓよりなる半絶縁性基板上に形成される電界効果型トランジスタ等の能動素子と、抵抗素子及び容量素子等の受動素子とを集積化したＧａＡｓＭＭＩＣに適用できる。また、本発明は、ＧａＡｓＭＭＩＣを用いる通信機器に適用でき、特に、携帯電話端末等のパワーアンプおよびスイッチ等に適用することができる。
【図面の簡単な説明】
【０２４９】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図６】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図７】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図８】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図９】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１０】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１１】本発明の第１の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１２】本発明の第２の実施の形態に係る半導体装置の構成を示す断面図である。
【図１３】本発明の第２の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１４】本発明の第２の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１５】本発明の第２の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１６】本発明の第３の実施の形態に係る半導体装置の構成を示す断面図である。
【図１７】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１８】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図１９】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２２】本発明の第３の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２３】本発明の第４の実施の形態に係る半導体装置の構成を示す断面図である。
【図２４】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２５】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２６】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２７】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２８】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図２９】本発明の第４の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３０】本発明の第５の実施の形態に係る半導体装置の構成を示す断面図である。
【図３１】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３２】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３３】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３４】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３５】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３６】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３７】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３８】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図３９】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４０】本発明の第５の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４１】本発明の第６の実施の形態に係る半導体装置の構成を示す断面図である。
【図４２】本発明の第６の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４３】本発明の第６の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４４】本発明の第６の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４５】本発明の第７の実施の形態に係る半導体装置の構成を示す断面図である。
【図４６】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４７】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４８】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図４９】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５０】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５１】本発明の第７の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５２】本発明の第８の実施の形態に係る半導体装置の構成を示す断面図である。
【図５３】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５４】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５５】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５６】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５７】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５８】本発明の第８の実施の形態に係る半導体装置の製造過程における構成を示す図である。
【図５９】従来の半導体装置の構成を示す断面図である。
【図６０】従来の半導体装置の製造過程における構成を示す図である。
【図６１】従来の半導体装置の製造過程における構成を示す図である。
【図６２】従来の半導体装置の製造過程における構成を示す図である。
【図６３】従来の半導体装置の製造過程における構成を示す図である。
【符号の説明】
【０２５０】
１００、２００、３００、４００、５００、６００、７００、８００、９００    半導体装置
１０１、９０１    基板
１０２、１０３、９０２    バッファ層
１０４、９０３    チャネル層
１０５    スペーサ層
１０６    電子供給層
１０７ａ    閾値制御層
１０７ｂ    エッチング停止層
１０７、１１８    ショットキー層
１０８、１０８ａ、１０８ｂ、９０４    コンタクト層
１０９    エピタキシャル層
１１０    素子分離領域
１１１、１１２、１１５、１１７、９０５、９０９    絶縁膜
１１３ａ、１１４ｃ、１１４ｆ、９０６    ゲート電極
１１３ｂ、９０７    薄膜抵抗層
１１３ｃ、１１４ｄ    容量電極
１１４ａ、１１４ｇ、９０８    オーミック電極
１１４ｂ、１１４ｅ    コンタクト保護メタル
１１６ａ、１１６ｂ、１１６ｃ、１１６ｄ、１１６ｅ、１１６ｆ、９１０    配線
１１、１３    トランジスタ領域
１１ａ、１３ａ    オーミックコンタクト領域
１２ａ    コンタクトホール
１２ｂ    スクライブライン
【図１】
2008010467.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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