(57)【要約】【課題】接合電界効果薄膜トランジスタを提供する。【解決手段】 基板上に形成された第１ゲート電極と、第１ゲート電極上に形成された第１導電型第１ゲート半導体パターンと、基板及び第１導電型第１ゲート半導体パターン上に形成された第２導電型半導体チャンネル層と、第２導電型半導体チャンネル層上に第１導電型第１ゲート半導体パターン形成領域と対応する領域の両側に離隔して形成されたソース及びドレイン電極とを備え、ソース電極とドレイン電極との間の第２導電型半導体チャンネル層の部分上に形成された第１導電型第２ゲート半導体パターン及び第１導電型第２ゲート半導体パターン上に形成された第２ゲート電極とをさらに備える接合電界効果薄膜トランジスタである。【選択図】図３
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【特許請求の範囲】
【請求項１】
基板上に形成された第１ゲート電極と、
前記第１ゲート電極上に形成された第１導電型第１ゲート半導体パターンと、
前記基板及び第１導電型第１ゲート半導体パターン上に形成された第２導電型半導体チャンネル層と、
前記第２導電型半導体チャンネル層上に前記第１導電型第１ゲート半導体パターン形成領域と対応する領域の両側に離隔して形成されたソース及びドレイン電極と、を備えることを特徴とする接合電界効果薄膜トランジスタ。
【請求項２】
前記基板は、シリコン、石英、ガラス、及びプラスチックから構成された群から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の接合電界効果薄膜トランジスタ。
【請求項３】
前記第１ゲート電極は、金属酸化膜からなることを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項４】
前記第１導電型第１ゲート半導体パターンと前記第２導電型半導体チャンネル層とは、透明伝導性酸化膜であることを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項５】
前記第１導電型第１ゲート半導体パターンは、ｐ型であり、前記第２導電型半導体チャンネル層は、ｎ型であることを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項６】
前記第１導電型第１ゲート半導体パターンは、ＮｉＯ、ＭｇＺｎＯ、ＣｕＯ及びＳｒＣｕ２Ｏ２から構成された群から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項７】
前記第２導電型半導体チャンネル層は、ＺｎＯ、ＳｎＯ２、ＩＺＯ及びＧａ−Iｎ−Ｚｎ−Ｏから構成された群から選択されるいずれか一つの物質からなることを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項８】
前記第１ゲート電極と前記第１導電型第１ゲート半導体パターンは、オーミックコンタクトをなすことを特徴とする請求項１に記載の接合電界効果トランジスタ。
【請求項９】
前記ソース電極とドレイン電極との間の前記第２導電型半導体チャンネル層の部分上に形成された第１導電型第２ゲート半導体パターンと、前記第１導電型第２ゲート半導体パターン上に形成された第２ゲート電極と、をさらに備えることを特徴とする請求項１に記載の接合電界効果薄膜トランジスタ。
【請求項１０】
前記第２ゲート電極は、前記第１ゲート電極と電気的に連結されたことを特徴とする請求項９に記載の接合電界効果トランジスタ。
【請求項１１】
前記第２ゲート電極は、金属酸化膜からなることを特徴とする請求項９に記載の接合電界効果トランジスタ。
【請求項１２】
前記第１導電型第２ゲート半導体パターンと前記第２導電型半導体チャンネル層とは、透明伝導性酸化膜であることを特徴とする請求項９に記載の接合電界効果トランジスタ。
【請求項１３】
前記第１導電型第２ゲート半導体パターンは、ｐ型であり、前記第２導電型半導体チャンネル層は、ｎ型であることを特徴とする請求項９に記載の接合電界効果トランジスタ。
【請求項１４】
前記第１導電型第２ゲート半導体パターンは、ＮｉＯ、ＭｇＺｎＯ、ＣｕＯ及びＳｒＣｕ２Ｏ２から構成された群から選択されるいずれか一つの物質からなることを特徴とする請求項９に記載の接合電界効果トランジスタ。
【請求項１５】
前記第２ゲート電極と前記第１導電型第２ゲート半導体パターンとは、オーミックコンタクトをなすことを特徴とする請求項９に記載の接合電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタに係り、さらに詳細には、接合電界効果薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴ）は、液晶表示装置や有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｔ）表示装置、及びメモリ装置などで使われるスイッチング素子であって、一般的に、図１に示すようなＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）構造を有する。
【０００３】
図１を参照すれば、従来のＴＦＴは、シリコンのような所定の基板１０上にゲート電極２０とゲート絶縁層２５とが順次に形成され、前記ゲート絶縁層２５上にチャンネル層として半導体層３０が形成され、前記半導体層３０の上面の両側にソース電極４０ａ及びドレイン電極４０ｂが形成された構造である。
【０００４】
ここで、ゲート絶縁層２５は、主に熱工程による酸化膜から形成され、半導体層３０は、ＩＺＯ（Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）のような金属酸化膜から形成されうる。
【０００５】
このような構造を有する従来のＴＦＴでは、ゲート電極２０にしきい電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ：Ｖｔ）以上の電圧を印加して、ゲート絶縁層２５と隣接した半導体層３０部分にチャンネル、すなわち、ソース電極４０ａとドレイン電極４０ｂとの電気的連結通路を形成しうる。すなわち、ゲート電極２０に印加する電圧によってチャンネルが形成されるか否かが決定され、これにより、スイッチング動作が行われる。
【０００６】
しかし、前述した従来のＴＦＴでは、ゲート絶縁層２５と隣接した半導体層３０部分をチャンネルとして利用するが、ゲート絶縁層２５と半導体層３０との界面（Ａ領域）には、半導体層３０の形成時に引き起こされた多くの欠陥が存在するため、キャリアの移動度が低下するという問題がある。
【０００７】
したがって、図１のように、ゲート絶縁膜２５と隣接した半導体層３０部分をチャンネルとして利用する従来のＴＦＴの場合、動作速度を増大し、その性能を改善するのに限界がある。
【０００８】
また、従来のＴＦＴには、基本的にゲート絶縁層２５が使われるため、ＴＦＴターン−オンのためには、ゲート絶縁層２５を充電する必要があるので、動作速度が低下し、消耗電力が増加するという問題がある。さらに、高品質のゲート絶縁層２５を得るためには、高温工程が要求されるが、このような高温工程は、素子の物性を劣化させる可能性があり、選択できる基板の種類を制限する要因となる。例えば、高温工程が要求される従来のＴＦＴ形成工程には、プラスチック材質の基板を適用することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前記従来技術の問題点を改善するためのものであって、欠陥の多い半導体層の界面部分をチャンネルとして利用することによるキャリアの移動度低下の問題を改善し、かつ、ゲート絶縁層使用による動作速度の低下、消耗電力の増加及び高温工程の諸般問題などを改善できる接合電界効果薄膜トランジスタを提供するところにある。
【課題を解決するための手段】
【００１０】
前記技術的課題を達成するために、本発明は、基板上に形成された第１ゲート電極と、前記第１ゲート電極上に形成された第１導電型第１ゲート半導体パターンと、前記基板及び前記第１導電型第１ゲート半導体パターン上に形成された第２導電型半導体チャンネル層と、前記第２導電型半導体チャンネル層上に前記第１導電型第１ゲート半導体パターン形成領域と対応する領域の両側に離隔して形成されたソース及びドレイン電極とを備えることを特徴とする接合電界効果薄膜トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ＴＦＴ：以下、ＪＦＥＴＦＴ）を提供する。
【００１１】
また、前記技術的課題を達成するための本発明のＪＦＥＴＦＴは、前記ソース電極とドレイン電極との間の第２導電型半導体チャンネル層の部分上に形成された第１導電型第２ゲート半導体パターンと、前記第１導電型第２ゲート半導体パターン上に形成された第２ゲート電極とをさらに備えうる。このとき、前記第２ゲート電極は、前記第１ゲート電極と電気的に連結される。
【００１２】
前記基板は、シリコン、石英、ガラス、及びプラスチックから構成された群から選択されるいずれか一つの物質でありうる。
【００１３】
前記第１及び第２ゲート電極は、金属酸化膜でありうる。
【００１４】
前記第１導電型第１及び第２ゲート半導体パターンと前記第２導電型半導体チャンネル層とは、透明伝導性酸化膜でありうる。
【００１５】
前記第１導電型第１及び第２ゲート半導体パターンは、ｐ型であり、前記第２導電型半導体チャンネル層は、ｎ型でありうる。
【００１６】
前記第１導電型第１及び第２ゲート半導体パターンは、ＮｉＯ、ＭｇＺｎＯ、ＣｕＯ及びＳｒＣｕ２Ｏ２から構成された群から選択されるいずれか一つの物質でありうる。
【００１７】
前記第２導電型半導体チャンネル層は、ＺｎＯ、ＳｎＯ２、ＩＺＯ及びＧａ−Iｎ−Ｚｎ−Ｏから構成された群から選択されるいずれか一つの物質でありうる。
【００１８】
前記第１ゲート電極と前記第１導電型第１ゲート半導体パターンとは、オーミックコンタクトする。
【００１９】
前記第２ゲート電極と前記第１導電型第２ゲート半導体パターンとは、オーミックコンタクトする。
【発明の効果】
【００２０】
本発明のＴＦＴは、チャンネル用半導体層とゲート物質との間にｐｎ接合を形成し、前記ｐｎ接合の空乏層のサイズを調節して、チャンネル用半導体層の界面ではない内部領域をチャンネルとして使用する。したがって、本発明のＪＦＥＴＦＴは、チャンネル用半導体層の界面をチャンネルとして使用する従来のＭＯＳ型ＴＦＴより非常に大きいキャリア移動度を有する。
【００２１】
また、本発明のＪＦＥＴＦＴには、ゲート絶縁層が使われないので、ゲート絶縁層の挿入による動作速度の低下、消費電力の増加及び高温工程の諸般問題を根本的に回避できる。
【００２２】
特に、本発明では、透明伝導性酸化膜がＴＦＴ構成物質として使われ、基板物質としてプラスチック基板が適用されることが可能であるので、本発明は、フレキシブルで透明な半導体装置の具現に有利である。
【発明を実施するための最良の形態】
【００２３】
以下では、添付された図面を参照して、本発明の実施形態によるＪＦＥＴＦＴを詳細に説明する。添付された図面に図示された層や領域の厚さは、明細書の明確性のために誇張して図示されたものである。
【００２４】
まず、本発明の技術的原理を簡略に説明すれば、次の通りである。本発明では、従来のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造ではないｐｎ接合構造を有するＴＦＴ、すなわち、ＪＦＥＴＦＴを提案する。例えば、本発明では、チャンネル用半導体層としてはｎ型半導体を使用し、ゲート物質としてはｐ型半導体を使用し、前記両物質の接合領域で発生する空乏領域のサイズを調節して、ＴＦＴをオン／オフする。この場合、チャンネルは、チャンネル用半導体層の界面ではなく、内部に形成されるので、界面をチャンネルとして用いる従来のＴＦＴに比べてキャリアの移動度が画期的に改善される。
【００２５】
また、本発明のＪＦＥＴＦＴは、ゲート絶縁層を必要としないので、ゲート絶縁層の挿入による動作速度の低下及び消費電力の増加を根本的に回避でき、ゲート絶縁層の形成時に要求される高温工程による諸問題も防止できる。以下、図２及び図３を参照して、本発明のＪＦＥＴＦＴを詳細に説明する。
【００２６】
図２は、本発明の第１実施形態によるＪＦＥＴＦＴを示す断面図であって、これを参照すれば、本発明の第１実施形態によるＪＦＥＴＦＴは、基板１００上に形成されたゲート電極２００と、前記ゲート電極２００上に形成された第１導電型ゲート半導体パターン２５０と、前記第１導電型ゲート半導体パターン２５０を覆うように基板結果物上に形成された第２導電型半導体チャンネル層３００と、前記第２導電型半導体チャンネル層３００上に前記第１導電型ゲート半導体パターン２５０の形成領域と対応する領域の両側に離隔して形成されたソース電極４００ａ及びドレイン電極４００ｂとを備える。
【００２７】
ここで、前記基板１００は、シリコン（Ｓｉ）基板、石英基板、ガラス基板、またはプラスチック基板でありうる。
【００２８】
前記ゲート電極２００は、ＩｒＯ２、ＲｕＯ２のような貴金属酸化膜及び高伝導性ＮｉＯxなどを含む金属酸化膜でありうる。
【００２９】
前記第１導電型ゲート半導体パターン２５０は、ＮｉＯ、ＭｇＺｎＯ、ＣｕＯ、ＳｒＣｕ２Ｏ２及び他の非晶質の透明伝導性酸化膜（Ｔｒａｎｓｐａｒｅｎｔ  Ｃｏｎｄｕｃｔｉｖｅ  Ｏｘｉｄｅ：以下、ＴＣＯ）を含むｐ型半導体でありうる。
【００３０】
前記第２導電型半導体チャンネル層３００は、ＺｎＯ、ＳｎＯ２、ＩＺＯ、Ｇａ−Iｎ−Ｚｎ−Ｏ及び他の非晶質のＴＣＯを含むｎ型半導体でありうる。
【００３１】
前記ゲート電極２００と前記第１導電型ゲート半導体パターン２５０とは、オーミックコンタクトをなす。
【００３２】
下記の表１は、本発明で使用可能な酸化物半導体のさまざまな物性を示す。
【表１】
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【００３３】
図２のような構造を有する本発明の第１実施形態によるＪＦＥＴＦＴでは、ゲート電極２００、ソース電極４００ａ、及びドレイン電極４００ｂに所定の電圧を印加すれば、例えば、ゲート電極２００に負の電圧を印加し、ソース電極４００ａに第１大きさの正の電圧を印加し、ドレイン電極４００ｂには、第１大きさより大きい第２大きさの正の電圧を印加すれば、第１導電型ゲート半導体パターン２５０と第２導電型半導体チャンネル層３００との接合付近に空乏層が形成されうる。このような空乏層のサイズを調節することによって、本発明のＪＦＥＴＦＴがオン／オフされる。
【００３４】
したがって、本発明のＪＦＥＴＦＴでは、チャンネルが第２導電型半導体チャンネル層３００の界面ではない内部に形成され、キャリアの移動度が画期的に改善される。
【００３５】
また、前述したように、本発明のＪＦＥＴＦＴには、ゲート絶縁層が使われないため、ゲート絶縁層の挿入による動作速度の低下及び消費電力の増加を根本的に回避できる。
【００３６】
さらに、本発明では、高温工程が要求されるゲート絶縁層の代りに、ゲート絶縁層より低い温度で形成される金属酸化膜材質の透明性半導体パターンを使用するので、高温工程による諸問題らも防止できる。したがって、本発明では、高温工程によって素子特性が劣化する問題点が抑えられる。そして、本発明では、基板として熱に対して抵抗性が相対的に低いプラスチック基板も適用できる。したがって、本発明は、フレキシブルであり、透明で信頼性の高い半導体装置の具現に有利である。
【００３７】
一方、図３は、本発明の第２実施形態によるＪＦＥＴＦＴの断面図であって、これを参照すれば、本発明の第２実施形態によるＪＦＥＴＦＴは、基板１００上に形成された第１ゲート電極２００ａと、前記第１ゲート電極２００ａ上に形成された第１導電型第１ゲート半導体パターン２５０ａと、前記第１導電型第１ゲート半導体パターン２５０ａを覆うように基板結果物上に形成された第２導電型半導体チャンネル層３００と、前記第２導電型半導体チャンネル層３００上に前記第１導電型第１ゲート半導体パターン２５０ａ形成領域と対応する領域の両側に離隔して形成されたソース電極４００ａ及びドレイン電極４００ｂと、前記ソース電極４００ａとドレイン電極４００ｂとの間の第２導電型半導体チャンネル層３００部分上に形成された第１導電型第２ゲート半導体パターン２５０ｂと、前記第１導電型第２ゲート半導体パターン２５０ｂ上に形成された第２ゲート電極２００ｂとを備える。ここで、示していないが、前記第２ゲート電極２００ｂは、前記第１ゲート電極２００ａと電気的に連結されることが望ましい。前記第２ゲート電極２００ｂと第１ゲート電極２００ａとの電気的連結は、コンタクトホール及び配線形成工程により行われ、このために、前記第１及び第２ゲート電極２００ａ、２００ｂは、他の形態に変形されてもよい。
【００３８】
第２実施形態によるＪＦＥＴＦＴは、第１実施形態によるＪＦＥＴＦＴに第１導電型第２ゲート半導体パターン２５０ｂと第２ゲート電極２００ｂとが追加された構造である。このとき、前記第１導電型第２ゲート半導体パターン２５０ｂと第２ゲート電極２００ｂとの材質は、前述した第１実施形態での第１導電型第１ゲート半導体パターン２５０ｂ及び第１ゲート電極２００ａの材質と同一である。
【００３９】
前記第２実施形態のＪＦＥＴＦＴのように、ゲート半導体パターンとゲート電極との積層構造物を半導体チャンネル層３００の上下面に平行に一対形成する場合、二層の空乏層が発生し、二層の空乏層によってＴＦＴがオン／オフされる。したがって、第２実施形態によるＪＦＥＴＦＴが第１実施形態によるＪＦＥＴＦＴより優れたオン／オフ制御力を有しうる。言い換えれば、第２実施形態によるＪＦＥＴＦＴの場合、オフ漏れ電流をもっと確実に遮断して、高いオン／オフ電流比を得ることができる。
【００４０】
図４及び図５は、本発明で使用した酸化膜によるｐｎ接合の整流特性を示すグラフである。図４は、半導体チャンネル層としてＩＺＯを使用し、ゲート半導体パターンとしてＮｉＯを使用した場合であり、図５は、半導体チャンネル層としてＺｎＯを使用し、ゲート半導体パターンとしてＳｒＣｕ２Ｏ２を使用した場合である。
【００４１】
下記の表２は、ＩＺＯのキャリア濃度（Ｎｄ）と印加される電圧（Ｖｇ）による空乏層の幅（Ｗ）を計算した結果であり、これを通じて、比較的に低いキャリア濃度で十分に低い電圧で完全に空乏された（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）ＩＺＯチャンネルを具現できることを予測できる。
【表２】
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【００４２】
以上の説明で、多くの事項が具体的に記載されているが、これらは、発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野で当業者ならば、ＪＦＥＴＦＴのゲート電極、ゲート半導体パターン、ソース電極及びドレイン電極の形態と形成位置とを変形することができるであろう。したがって、本発明の範囲は、説明された実施形態によって決定されず、特許請求範囲に記載された技術的思想によって決定されねばならない。
【産業上の利用可能性】
【００４３】
本発明は、薄膜トランジスタ関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００４４】
【図１】従来技術による薄膜トランジスタの断面図である。
【図２】本発明の第１実施形態によるＪＦＥＴＦＴの断面図である。
【図３】本発明の第２実施形態によるＪＦＥＴＦＴの断面図である。
【図４】本発明で使用した酸化膜によるｐｎ接合の整流特性を示すグラフである。
【図５】本発明で使用した酸化膜によるｐｎ接合の整流特性を示すグラフである。
【符号の説明】
【００４５】
１００  基板
２００  ゲート電極
２００ａ  第１ゲート電極
２００ｂ  第２ゲート電極
２５０  第１導電型ゲート半導体パターン
２５０ａ  第１導電型第１ゲート半導体パターン
２５０ｂ  第１導電型第２ゲート半導体パターン
３００  第２導電型半導体チャンネル層
４００ａ  ソース電極
４００ｂ  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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