(57)【要約】【課題】センス動作の初期における低位側書き込み電位の変動を抑制することにより、高速なセンス動作を行う。【解決手段】メモリセルに高位側書き込み電位ＶＡＲＹ及び低位側書き込み電位ＶＳＳＡを供給する複数のセンスアンプＳＡと、センスアンプＳＡに高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１と、センスアンプＳＡに低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２と、センスアンプＳＡに低位側書き込み電位又はこれよりも低い補助電位ＶＳＳを供給する補助ドライバ回路１２４とを備えている。これにより、センス動作の開始時における低位側書き込み電位ＶＳＳＡの浮き上がりを抑制することができることから、従来に比べてセンス動作を高速化することが可能となる。【選択図】図５
2008010040.tif 000002
【特許請求の範囲】
【請求項１】
メモリセル領域に配置された複数のメモリセルと、センスアンプ領域に配置され、前記メモリセルに高位側書き込み電位及び低位側書き込み電位を供給する複数のセンスアンプと、前記センスアンプに前記高位側書き込み電位を供給する第１のドライバ回路と、前記センスアンプに前記低位側書き込み電位を供給する第２のドライバ回路と、前記センスアンプに前記低位側書き込み電位又はこれよりも低い補助電位を供給する補助ドライバ回路とを備えていることを特徴とする半導体記憶装置。
【請求項２】
少なくとも、前記第２のドライバ回路は前記センスアンプ領域内に配置され、前記補助ドライバ回路は前記センスアンプ領域外に配置されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１のドライバ回路が前記センスアンプ領域外に配置されていることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第２のドライバ回路が供給する前記低位側書き込み電位と、前記補助ドライバ回路が供給する補助電位は、互いに異なる外部端子より供給される電位であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体記憶装置。
【請求項５】
前記センスアンプと前記補助ドライバ回路とを接続する低位側駆動配線をさらに備え、前記低位側駆動配線は、並列接続された複数の導体パターンによって構成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
【請求項６】
前記複数の導体パターンは、互いに異なる配線層に形成されていることを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記複数の導体パターンは、前記配線層間に形成されたスルーホール電極によって複数箇所で短絡されていることを特徴とする請求項６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関し、特に、センス動作が高速化された半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置においては、メモリセルから読み出された微小信号を増幅するために、ビット線対ごとにセンスアンプが設けられている。センスアンプは、一方のビット線を高位側書き込み電位まで引き上げ、他方のビット線を低位側書き込み電位まで引き下げる必要があることから、活性化時において高位側書き込み電位及び低位側書き込み電位が供給される構造を有している。
【０００３】
センス動作は、多数のセンスアンプを同時に活性化することにより行うことから、高位側書き込み電位を供給する高位側駆動配線や、低位側書き込み電位を供給する低位側駆動配線には、比較的大きな電流が流れることになる。その結果、高位側駆動配線や低位側駆動配線に電位を供給する電源ラインの電位に変動が生じることがあった。このような電位の変動はノイズの発生源となるばかりでなく、センス動作の遅延をもたらすことから、できる限り抑制することが望まれる。
【０００４】
このうち、特に低位側駆動配線に電位を供給する電源ラインの電位変動（浮き上がり）は、センス動作を大きく遅延させる原因となる。つまり、近年のセンスアンプは、高位側書き込み電位と低位側書き込み電位を同時に供給するのではなく、動作の安定化を目的として低位側書き込み電位を先に供給する方式が採用されることが多いため、低位側書き込み電位が不安定であると、高位側書き込み電位を供給するタイミングを遅くせざるを得ないからである。
【０００５】
また、近年、センス動作の初期において、高位側駆動配線に高位側書き込み電位よりも高いオーバードライブ電位を供給するオーバードライブ方式が採用されることがある。これに対し、低位側書き込み電位は通常グランド電位であることから、低位側駆動配線に対してはこのようなオーバードライブは行われない。この点も、低位側書き込み電位の浮き上がりがセンス速度に大きな影響を与える原因となっている。
【特許文献１】特開２００５−３０２０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、低位側書き込み電位の浮き上がりはセンスアンプの初期動作に悪影響を与え、センス動作を遅延させる原因となることがあった。
【０００７】
本発明は、このような問題を解決すべくなされたものであって、センス動作の初期における低位側書き込み電位の変動を抑制することにより、高速なセンス動作を実現可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、メモリセル領域に配置された複数のメモリセルと、センスアンプ領域に配置され、メモリセルに高位側書き込み電位及び低位側書き込み電位を供給する複数のセンスアンプと、センスアンプに高位側書き込み電位を供給する第１のドライバ回路と、センスアンプに低位側書き込み電位を供給する第２のドライバ回路と、センスアンプに低位側書き込み電位又はこれよりも低い補助電位を供給する補助ドライバ回路とを備えていることを特徴とする。
【０００９】
本発明によれば、センスアンプに低位側書き込み電位又はこれよりも低い補助電位を供給する補助ドライバ回路を備えていることから、センス動作の開始時における低位側書き込み電位の浮き上がりを抑制することができる。これにより、従来に比べてセンス動作を高速化することが可能となる。
【００１０】
本発明においては、少なくとも、第２のドライバ回路がセンスアンプ領域内に配置され、補助ドライバ回路がセンスアンプ領域外に配置されていることが好ましい。上述の通り、近年のセンスアンプは、動作の安定化を目的として低位側書き込み電位を先に供給する方式が採用されることが多いため、低位側書き込み電位を供給する第２のドライバ回路をセンスアンプ領域外に配置することは不適切である。しかしながら、補助ドライバ回路についてもセンスアンプ領域内に配置すると、第２のドライバ回路を構成するトランジスタのトランジスタサイズが十分に確保できなくなるおそれがある。これらの点を考慮すれば、第２のドライバ回路をセンスアンプ領域内に配置し、補助ドライバ回路をセンスアンプ領域外に配置することにより、各ドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を実現することが可能となる。
【００１１】
また、第１のドライバ回路についてもセンスアンプ領域外に配置されていることが好ましい。これによれば、センスアンプ領域内に配置する第２のドライバ回路のトランジスタサイズを拡大することができるため、より高速なセンス動作を実現することが可能となる。
【００１２】
また、第２のドライバ回路が供給する低位側書き込み電位と、補助ドライバ回路が供給する補助電位は、互いに異なる外部端子より供給される電位であることが好ましい。外部端子より供給される電位は、内部生成される電位と比べて負荷の増大による電位変動が少ないことから、低位側書き込み電位及び補助電位の両方を外部端子より供給される電位とすれば、センス動作の開始時における低位側書き込み電位の浮き上がりを極めて効果的に抑制することが可能となる。
【００１３】
また、センスアンプと補助ドライバ回路とを接続する低位側駆動配線は、並列接続された複数の導体パターンによって構成されていることが好ましい。補助ドライバ回路をセンスアンプ領域外に配置すると必然的に低位側駆動配線の配線長が長くなるが、低位側駆動配線を並列接続された複数の導体パターンによって構成すれば、配線抵抗の増大を抑制することが可能となる。
【００１４】
この場合、複数の導体パターンは、互いに異なる配線層に形成されていることが好ましい。これによれば、配線ピッチや配線幅を十分に確保できることから、配線抵抗を効果的に低減することが可能となる。この場合、複数の導体パターンは、配線層間に形成されたスルーホール電極によって複数箇所で短絡されていることが好ましい。このような、いわゆる配線の裏打ちを行えば、より効果的に配線抵抗を効果的に低減することが可能となる。
【発明の効果】
【００１５】
このように、本発明によれば、センスアンプに低位側書き込み電位又はこれよりも低い補助電位を供給する補助ドライバ回路を備えていることから、センス動作の開始時における低位側書き込み電位の浮き上がりを抑制することができる。これにより、従来に比べてセンス動作を高速化することが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１７】
図１は、本発明の好ましい実施形態による半導体記憶装置１０の全体構造及びその一部分を拡大して示す模式図である。
【００１８】
図１の全体図に示すように、本実施形態による半導体記憶装置１０は複数（本例では４個）のメモリマット１００を有している。メモリマット１００の外部には、アドレスデコーダ、タイミングコントローラ、入出力回路などの各種の周辺回路のほか、アドレス端子、電源端子などの外部端子などが配置されているが、図１ではこれらの図示を省略してある。
【００１９】
図１の拡大図に示すように、各メモリマット１００にはマトリクス状に配置された複数のメモリセル領域ＭＡが含まれている。Ｘ方向に隣り合うメモリセル領域ＭＡ間は、サブワード領域ＳＷＤＡとして用いられ、Ｙ方向に隣り合うメモリセル領域ＭＡ間は、センスアンプ領域ＳＡＡとして用いられる。ここで、Ｘ方向とはワード線ＷＬの延在方向であり、Ｙ方向とはビット線ＢＬの延在方向である。
【００２０】
メモリセル領域ＭＡには、多数（例えば２５６Ｋ個）のメモリセルＭＣが配置されている。メモリセルＭＣは、図２に示すように、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬがハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。
【００２１】
メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣに高位側書き込み電位又は低位側書き込み電位を供給する。後述するように、本実施形態では高位側書き込み電位をＶＡＲＹと表記し、例えば１．４Ｖに設定される。また、低位側書き込み電位をＶＳＳＡと表記し、例えば０Ｖ（接地電位）に設定される。
【００２２】
一方、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２（例えば０．７Ｖ、以下単に「ＶＡＲＹ／２」と表記する）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位が書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣに低位側書き込み電位が書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。
【００２３】
このようなデータの書き込み及びデータの読み出しに伴うビット線ＢＬの駆動は、センスアンプ領域ＳＡＡに配置されたセンスアンプＳＡによって行われる。
【００２４】
図３は、センスアンプ領域ＳＡＡに形成された回路を示す回路図である。
【００２５】
図３に示すように、センスアンプ領域ＳＡＡには、Ｘ方向に配列された複数のセンスアンプＳＡが含まれている。各センスアンプＳＡは４つのノード、すなわち、一対の電源ノードａ，ｂと、一対の信号ノードｃ，ｄとを有している。電源ノードａは高位側駆動配線ＳＡＰに接続されており、電源ノードｂは低位側駆動配線ＳＡＮに接続されている。また、信号ノードｃ，ｄは、対応するビット線対ＢＬ，／ＢＬにそれぞれ接続されている。
【００２６】
図４は、センスアンプＳＡの回路図である。
【００２７】
図４に示すように、センスアンプＳＡは、ＰチャンネルＭＯＳトランジスタ１１１，１１２とＮチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。ＰチャンネルＭＯＳトランジスタ１１１とＮチャンネルＭＯＳトランジスタ１１３は、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、ＰチャンネルＭＯＳトランジスタ１１２とＮチャンネルＭＯＳトランジスタ１１４も、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。
【００２８】
このようなフリップフロップ構造により、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに所定の電位が供給されている状態においてビット線対ＢＬ，／ＢＬに電位差が生じると、ビット線対の一方には高位側駆動配線ＳＡＰの電位が供給され、ビット線対の他方には低位側駆動配線ＳＡＮの電位が供給されることになる。後述するように、本実施形態では、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹが供給され、低位側駆動配線ＳＡＮには低位側書き込み電位ＶＳＳＡが供給される。さらに、センス動作の初期においては、低位側駆動配線ＳＡＮにはグランド電位ＶＳＳが一時的に供給される一方、高位側駆動配線ＳＡＰには高位側書き込み電位ＶＡＲＹよりも高いオーバードライブ電位ＶＯＤが一時的に供給される。
【００２９】
図３に戻って、センスアンプ領域ＳＡＡには、低位側駆動配線ＳＡＮに低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２が配置されている。本実施形態では、複数のセンスアンプＳＡに対して一つのドライバ回路１２２が割り当てられているが、一つのセンスアンプ領域ＳＡＡ内に配置するドライバ回路１２２の数については特に限定されるものではない。したがって、例えば一つのセンスアンプＳＡに対して一つのドライバ回路１２２を割り当てても構わない。
【００３０】
ここで、センスアンプ領域ＳＡＡの面積は限られているため、ドライバ回路１２２の電流駆動能力も自ずと制限される。しかしながら、本実施形態では、高位側駆動配線ＳＡＰを駆動するドライバ回路がセンスアンプ領域ＳＡＡ内には配置されておらず、図５に示すようにこれらがセンスアンプ領域ＳＡＡの外部に配置されていることから、ドライバ回路１２２のサイズを十分に大きく設定することが可能となる。つまり、センスアンプ領域ＳＡＡ内に配置しても十分な駆動能力を確保することが可能となる。
【００３１】
しかも、後述するように、本実施形態では、高位側駆動配線ＳＡＰと低位側駆動配線ＳＡＮを同時に駆動するのではなく、低位側駆動配線ＳＡＮを先に駆動する方式を採用していることから、低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２については、センスアンプ領域ＳＡＡ内に配置することにより高速化を担保することができる。
【００３２】
さらに、図５に示すように、本実施形態では補助ドライバ回路１２４がセンスアンプ領域ＳＡＡの外部に設けられている。補助ドライバ回路１２４は、センス動作の初期において低位側駆動配線ＳＡＮにグランド電位ＶＳＳを一時的に供給するためのドライバ回路であり、ソースがグランド電位ＶＳＳに接続され、ドレインが低位側駆動配線ＳＡＮに接続されたＮチャンネルＭＯＳトランジスタによって構成されている。
【００３３】
グランド電位ＶＳＳは、低位側書き込み電位ＶＳＳＡとは別個の外部端子を介して供給される電位であり、周辺回路など種々のＮチャンネルＭＯＳトランジスタのソース電位として汎用的に用いられる。実際には、グランド電位ＶＳＳと低位側書き込み電位ＶＳＳＡは同電位（いずれもグランド電位）であるが、センスアンプＳＡと周辺回路との間で電源ノイズが相互に干渉しないよう、これらは別の電源端子から供給される。外部端子より供給される電位は、内部生成される電位と比べて負荷の増大による電位変動が少ないため、外部端子より供給される電位を用いれば、センス動作の開始時における低位側書き込み電位ＶＳＳＡの浮き上がりを効果的に抑制することができる。
【００３４】
補助ドライバ回路１２４は、図５に示すようにセンスアンプ領域ＳＡＡ外に配置されている。補助ドライバ回路１２４をセンスアンプ領域ＳＡＡ外に配置することは必須ではないが、センスアンプ領域ＳＡＡ内に配置すると、ドライバ回路１２１のトランジスタサイズが縮小する結果、補助ドライバ回路１２４によってアシストする意義が低下する。この点を考慮すれば、本実施形態のように補助ドライバ回路１２４をセンスアンプ領域ＳＡＡ外に配置することが好ましい。
【００３５】
本実施形態では、このようなグランド電位ＶＳＳを補助的に用いることによって、センス動作の初期における低位側書き込み電位ＶＳＳＡの浮き上がりを抑制している。
【００３６】
また、高位側駆動配線ＳＡＰを駆動するドライバ回路についても、センスアンプ領域ＳＡＡ内には配置されておらず、図５に示すようにセンスアンプ領域ＳＡＡの外部に配置されている。
【００３７】
図５に示すように、高位側駆動配線ＳＡＰを駆動するドライバ回路は、高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１と、オーバードライブ電位ＶＯＤを供給するオーバードライブ回路１２３によって構成されている。上述したように、オーバードライブ電位ＶＯＤは、高位側書き込み電位ＶＡＲＹよりも高い電位であり、センス動作の初期において一時的に供給される。
【００３８】
本実施形態では、オーバードライブ電位ＶＯＤを供給するオーバードライブ回路１２３はＰチャンネルＭＯＳトランジスタによって構成されており、高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１はＮチャンネルＭＯＳトランジスタによって構成されている。
【００３９】
これにより、センスアンプ領域ＳＡＡの内部に配置されるドライバ回路は、低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２のみとなることから、各ドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を実現することが可能となる。
【００４０】
ドライバ回路１２１、オーバードライブ回路１２３及び補助ドライバ回路１２４を配置する具体的な領域としては、センスアンプ領域ＳＡＡの外部であれば特に限定されず、図１に示すクロス領域ＣＸＡや、メモリマット１００の外部に配置すればよい。
【００４１】
このように、本実施形態では、高位側駆動配線ＳＡＰを駆動するドライバ回路（ドライバ回路１２１及びオーバードライブ回路１２３）が全てセンスアンプ領域ＳＡＡ外に配置されていることから、必然的にこれらドライバ回路１２１，１２３とセンスアンプＳＡとを接続する高位側駆動配線ＳＡＰの配線長が長くなる。同様に、補助ドライバ回路１２４についてもセンスアンプ領域ＳＡＡ外に配置されていることから、補助ドライバ回路１２４とセンスアンプＳＡとの距離も長くなる。これによる電圧降下を抑制するためには、高位側駆動配線ＳＡＰや低位側駆動配線ＳＡＮの配線抵抗をできる限り低減する必要がある。このような観点から、本実施形態では、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮを多層化し、複数の導体パターンを並列に使用することによって低抵抗化を図っている。
【００４２】
図６は、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮを構成する導体パターンの構成を示す略平面図であり、図７は、図６に示すＡ−Ａ線に沿った略断面図である。
【００４３】
図６及び図７に示すように、高位側駆動配線ＳＡＰは、第１の配線層に形成された導体パターン１３１（ＳＡＰ）と、第３の配線層に形成された導体パターン１３３（ＳＡＰ）によって構成され、これらは配線層間に形成されたスルーホール電極１３９によって複数箇所で短絡されている。同様に、低位側駆動配線ＳＡＮは、第１の配線層に形成された導体パターン１３１（ＳＡＮ）と、第３の配線層に形成された導体パターン１３３（ＳＡＮ）によって構成され、これらは配線層間に形成されたスルーホール電極１３９によって複数箇所で短絡されている。第１の配線層と第３の配線層との間には、第２の配線層に形成された導体パターン１３２（ＶＳＳＡ）が存在している。特に限定されるものではないが、これら導体パターン１３１〜１３３は、いずれもアルミニウム（Ａｌ）配線であることが好ましい。
【００４４】
図６に示すように、第１及び第３の配線層には主にＸ方向に延在する導体パターンが形成され、第２の配線層は主にＹ方向に延在する導体パターンが形成される。このように、第１及び第３の配線層には、センスアンプ領域ＳＡＡの長手方向であるＸ方向に延在する導体パターンが形成されるため、高位側駆動配線ＳＡＰや低位側駆動配線ＳＡＮを形成するのに好適である。
【００４５】
また、第１の配線層には、高位側駆動配線ＳＡＰを構成する導体パターン１３１（ＳＡＰ）及び低位側駆動配線ＳＡＮを構成する導体パターン１３１（ＳＡＮ）のほか、低位側書き込み電位ＶＳＳＡが供給される導体パターン１３１（ＶＳＳＡ）など、多くの導体パターンが形成される。このため、導体パターン１３１（ＳＡＰ）や導体パターン１３１（ＳＡＮ）の配線幅を十分に確保することは困難であるが、本実施形態では、第３の配線層に形成された導体パターン１３３（ＳＡＰ）及び導体パターン１３３（ＳＡＮ）によって導体パターン１３１（ＳＡＰ）及び導体パターン１３１（ＳＡＮ）をそれぞれ裏打ちしていることから、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮの抵抗値を十分に低減することが可能となる。
【００４６】
また、第２の配線層に設けられた導体パターン１３２（ＶＳＳＡ）は、低位側書き込み電位ＶＳＳＡが供給される導体パターンであり、スルーホール電極１３８を介して第１の配線層に設けられた導体パターン１３１（ＶＳＳＡ）と複数箇所で短絡されている。低位側書き込み電位ＶＳＳＡは、上述のとおり、半導体記憶装置の内部で生成される内部電位ではなく、外部端子を介して供給される電位であることから、高位側駆動配線ＳＡＰや低位側駆動配線ＳＡＮのように、同一方向（Ｘ方向）に延在する複数の導体パターンを使用する必要はなく、互いに直交する導体パターンを使用することができる。このように、本実施形態では、第２の配線層に形成された導体パターン１３２（ＶＳＳＡ）によって、第１の配線層に形成された導体パターン１３１（ＶＳＳＡ）を裏打ちしていることから、低位側書き込み電位ＶＳＳＡが供給される導体パターンの抵抗値についても十分に低減することが可能となる。
【００４７】
高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮの抵抗値をより低減するためには、図６に示すように、導体パターン１３３（ＳＡＰ）及び導体パターン１３３（ＳＡＮ）の配線幅Ｗ３ａ，Ｗ３ｂを導体パターン１３１（ＳＡＰ）及び導体パターン１３１（ＳＡＮ）の配線幅Ｗ１ａ，Ｗ１ｂよりも広く設定することが好ましい。換言すれば、導体パターン１３３（ＳＡＰ）及び導体パターン１３３（ＳＡＮ）による裏打ちによって導体パターン１３１（ＳＡＰ）及び導体パターン１３１（ＳＡＮ）の配線幅Ｗ１ａ，Ｗ１ｂをある程度細く設定することができることから、その分、低位側書き込み電位ＶＳＳＡが供給される導体パターン１３１（ＶＳＳＡ）など、第１の配線層に形成される他の導体パターンの配線幅を太くすることができる。図６には、導体パターン１３１（ＶＳＳＡ）の配線幅Ｗ１ｃを、導体パターン１３１（ＳＡＰ）及び導体パターン１３１（ＳＡＮ）の配線幅Ｗ１ａ，Ｗ１ｂよりも太く設定した例を示している。
【００４８】
以上が本実施形態による半導体記憶装置の主要部の構成である。次に、本実施形態による半導体記憶装置の動作について、センスアンプＳＡの動作に着目して説明する。
【００４９】
図８は、センスアンプＳＡの動作を説明するための動作波形図である。
【００５０】
まず、時刻ｔ１０以前にビット線対ＢＬ，／ＢＬをＶＡＲＹ／２にプリチャージしておき、時刻ｔ１０においてワード線ＷＬを立ち上げる。これにより、メモリセルＭＣに含まれるセルトランジスタＴｒがオンするため、セルキャパシタＣとビット線ＢＬ（又はビット線／ＢＬ）とが短絡され、ビット線ＢＬ（又はビット線／ＢＬ）の電位が変化する。
【００５１】
次に、時刻ｔ１１において、ドライバ回路１２２を制御する制御信号ＦＳＡＮＴをハイレベルに活性化させるとともに、補助ドライバ回路１２４を制御する制御信号ＦＳＡＮＴ１をハイレベルに活性化させる。これにより、低位側駆動配線ＳＡＮは、低位側書き込み電位ＶＳＳＡとグランド電位ＶＳＳの両方に接続され、センスアンプＳＡはセンス動作を開始する。但し、この時点では高位側駆動配線ＳＡＰが駆動されていないため、センスアンプＳＡはビット線対ＢＬ，／ＢＬの一方を引き下げることしかできず、他方を引き上げることはできない。このように、低位側駆動配線ＳＡＮを先に駆動しているのは、ＮチャンネルＭＯＳトランジスタに比べてＰチャンネルＭＯＳトランジスタの方が特性ばらつきが大きいため、センスアンプＳＡを構成する４つのトランジスタを全て同時に動作させると、センス動作が安定しないおそれがあるからである。
【００５２】
また、低位側駆動配線ＳＡＮを介してセンスアンプＳＡから流れ出る電流は、低位側書き込み電位ＶＳＳＡとグランド電位ＶＳＳの２つに分散されることから、補助ドライバ回路１２４を用いない場合と比べて低位側書き込み電位ＶＳＳＡの電圧降下が小さくなる。つまり、センス動作の初期における低位側書き込み電位ＶＳＳＡの浮き上がりが小さくなる。その結果、低位側駆動配線ＳＡＮの電位は本来の低位側書き込み電位ＶＳＳＡまでより高速に達する。
【００５３】
低位側駆動配線ＳＡＮの駆動がある程度進んだ後、時刻ｔ１２において、オーバードライブ回路１２３を制御する制御信号ＦＳＡＰ１Ｂをローレベルに活性化させる。これにより、高位側駆動配線ＳＡＰはオーバードライブ電位ＶＯＤへと駆動され、センス動作がさらに進む。つまり、センスアンプＳＡはビット線対ＢＬ，／ＢＬの一方を引き下げ、他方を引き上げる。
【００５４】
このようにしてセンス動作がある程度進行した後、時刻ｔ１３において補助ドライバ回路１２４を制御する制御信号ＦＳＡＮＴ１をローレベルに非活性化させる。これにより、補助ドライバ回路１２４によるアシストが終了する。さらに、時刻ｔ１４において、オーバードライブ回路１２３を制御する制御信号ＦＳＡＰＢ１をハイレベルに非活性化させるとともに、ドライバ回路１２１を制御する制御信号ＦＳＡＰ２Ｔをハイレベルに活性化させる。これによりオーバードライブ動作が終了し、高位側駆動配線ＳＡＰは高位側書き込み電位ＶＡＲＹへと駆動されることになる。
【００５５】
このような動作により、最終的にセンスアンプＳＡは、ビット線対ＢＬ，／ＢＬの一方を低位側書き込み電位ＶＳＳＡまで引き下げ、他方を高位側書き込み電位ＶＡＲＹまで引き上げる。したがって、読み出しによって破壊されたメモリセルＭＣのデータがリストアされることになる。
【００５６】
以上説明したように、本実施形態による半導体記憶装置では、センス動作の初期において低位側駆動配線ＳＡＮをグランド電位ＶＳＳに接続するための補助ドライバ回路１２４を備えていることから、より高速なセンス動作を実現することが可能となる。しかも、グランド電位ＶＳＳは、低位側書き込み電位ＶＳＳＡとは別個の外部端子を介して供給される電位であることから、強力なアシストを行うことが可能となる。
【００５７】
また、センスアンプＳＡに動作電圧を供給するドライバ回路を４種類備え、このうち、低位側書き込み電位ＶＳＳＡを供給するドライバ回路１２２についてはセンスアンプ領域ＳＡＡの内部に配置する一方、他のドライバ、つまり、高位側書き込み電位ＶＡＲＹを供給するドライバ回路１２１、オーバードライブ電位ＶＯＤを供給するオーバードライブ回路１２３及びグランド電位ＶＳＳを供給する補助ドライバ回路１２４についてはセンスアンプ領域ＳＡＡの外部に配置している。これにより、各ドライバ回路のトランジスタサイズを十分に確保しつつ、高速なセンス動作を実現することが可能となる。
【００５８】
しかも本実施形態では、第１の配線層に形成した導体パターン１３１（ＳＡＰ）及び導体パターン１３１（ＳＡＮ）のみによって高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮを構成するのではなく、第３の配線層に形成した導体パターン１３３（ＳＡＰ）及び導体パターン１３３（ＳＡＮ）によってこれらをそれぞれ裏打ちしていることから、これら配線の抵抗値を効果的に低減することが可能となる。
【００５９】
尚、上記実施形態では、補助ドライバ回路１２４のソースである補助電位として、低位側書き込み電位ＶＳＳＡと同電位であるグランド電位ＶＳＳを用いているが、補助電位として低位側書き込み電位ＶＳＳＡよりも低い電位を用いても構わない。
【００６０】
図９に示す例では、補助ドライバ回路１２４が低位側駆動配線ＳＡＮと基板電位ＶＢＢとの間に接続されている。基板電位ＶＢＢは負電位であり、グランド電位ＶＳＳとは違って内部生成される電位である。このような基板電位ＶＢＢを補助電位として用いた場合、駆動能力によってはセンス動作の初期において低位側駆動配線ＳＡＮが負電位まで低下する可能性があるが、図８に示したように、補助ドライバ回路１２４がオンするのは時刻ｔ１１から時刻ｔ１３の期間に限られるため、最終的な低位側駆動配線ＳＡＮの電位は、必ず低位側書き込み電位ＶＳＳＡとなる。
【００６１】
また、制御信号ＦＳＡＮＴ１をハイレベルに活性化させるタイミング及びローレベルに非活性化させるタイミングの一方又は両方を、低位側駆動配線ＳＡＮの電位に基づいて制御することも可能である。
【００６２】
つまり、図１０に示すように、低位側駆動配線ＳＡＮの電位を監視する監視回路１４０を設け、例えば、制御信号ＦＳＡＮＴがハイレベルに活性化した後、低位側駆動配線ＳＡＮの電位が所定値以上であれば制御信号ＦＳＡＮＴ１をハイレベルとし、低位側駆動配線ＳＡＮの電位が所定値未満であれば制御信号ＦＳＡＮＴ１をローレベルとすればよい。これによれば、低位側書き込み電位ＶＳＳＡの浮き上がりが生じている期間だけ補助ドライバ回路１２４がオンすることから、浮き上がりをより確実に低減することが可能となる。
【００６３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６４】
例えば、上記各実施形態では、本発明の対象がＤＲＡＭである場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、センスアンプを備えている限り、他の半導体記憶装置に適用することも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の好ましい実施形態による半導体記憶装置１０の全体構造及びその一部分を拡大して示す模式図である。
【図２】メモリセルＭＣの回路図である。
【図３】センスアンプ領域ＳＡＡに形成された回路を示す回路図である。
【図４】センスアンプＳＡの回路図である。
【図５】ドライバ回路１２２、オーバードライブ回路１２３及び補助ドライバ回路１２４とセンスアンプ領域ＳＡＡとの位置関係を示す回路図である
【図６】高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮを構成する導体パターンの構成を示す略平面図である。
【図７】図６に示すＡ−Ａ線に沿った略断面図である。
【図８】センスアンプＳＡの動作を説明するための動作波形図である。
【図９】本発明の好ましい実施形態による半導体記憶装置の変形例を示す回路図である。
【図１０】本発明の好ましい実施形態による半導体記憶装置の他の変形例を示す回路図である。
【符号の説明】
【００６６】
１０        半導体記憶装置
１００      メモリマット
１１１，１１２    ＰチャンネルＭＯＳトランジスタ
１１３，１１４    ＮチャンネルＭＯＳトランジスタ
１２１      ドライバ回路（第１のドライバ回路）
１２２      ドライバ回路（第２のドライバ回路）
１２３      オーバードライブ回路
１２４      補助ドライバ回路
１３１，１３２，１３３    導体パターン
１３９      スルーホール電極
１４０      監視回路
ＢＬ，／ＢＬ    ビット線対
Ｃ          セルキャパシタ
ＣＸＡ      クロス領域
ＭＡ        メモリセル領域
ＭＣ        メモリセル
ＳＡ        センスアンプ
ＳＡＡ      センスアンプ領域
ＳＡＮ      低位側駆動配線
ＳＡＰ      高位側駆動配線
ＳＷＤＡ    サブワード領域
Ｔｒ        セルトランジスタ
ＶＡＲＹ    高位側書き込み電位
ＶＢＢ      基板電位
ＶＯＤ      オーバードライブ電位
ＶＳＳ      グランド電位
ＶＳＳＡ    低位側書き込み電位
ＷＬ        ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008010040.tif 000010
【図９】
2008010040.tif 000011
【図１０】
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【手続補正書】
【提出日】平成19年5月21日(2007.5.21)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
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