(57)【要約】【課題】集積回路においてアット・スピード・（以後ＡＳ）テストを行う際の電圧変動に伴う誤動作とそれによる信頼性の低下を解決する効率的な付加回路等を提供する【解決手段】（１）ＡＳテストを実行するための機構と、（２）自身への電源投入後でＡＳテストでの動作クロック発生前の所定タイミングから、前記動作クロック発生時までの期間でアクティブである第１出力信号を生成するタイミング指定回路と、（３）動作クロックのクロック・ツリー上の複数のクロック・バッファの全部または一部のクロック・バッファの各々に対応して設置され、第１出力信号がアクティブな期間で一定電流を消費する電流消費回路と、を備える集積回路を提供する。【選択図】図３
2008209120.tif 000002
【特許請求の範囲】
【請求項１】
複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチとを有する集積回路であって、
前記動作クロック信号によって、各ラッチに初期設定されたデータをそれぞれの後段のラッチにシフトするアット・スピード・テストを実行するための機構と、
自身への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングから、前記動作クロック信号の発生時までの期間でアクティブである、第１の出力信号を生成する、タイミング指定回路と、
前記複数のクロック・バッファの少なくとも一部の各々に対応して設置され、前記第１の出力信号がアクティブな期間で一定の電流を消費する、電流消費回路と、
を備える集積回路。
【請求項２】
前記タイミング指定回路は、前記所定のタイミングを表す信号をセット入力とし、前記動作クロック信号の発生時を表す信号をリセット入力とし、前記セット入力がアクティブになることでアクティブとなり前記リセット入力がアクティブになることで非アクティブとなるラッチ出力を有する、セット・リセット・ラッチであり、
前記電流消費回路は、それぞれがイネーブル入力を有する奇数個の反転型バッファをリング状に接続したリング型発振器であって、前記ラッチ出力が各イネーブル入力に接続され、前記各イネーブル入力がアクティブの期間に各反転型バッファがアクティブになって各出力が発振することで電流を消費する、リング型発振器である、
請求項１に記載の集積回路。
【請求項３】
前記リング型発振器は、電流調節用入力端子をさらに備え、
前記電流調節用入力端子への入力により、前記リング型発振器の消費電流量を調節する、
請求項２に記載の集積回路。
【請求項４】
前記リング型発振器は、遅延調節用入力端子をさらに備え、
前記遅延調節用入力端子への入力により、前記リング型発振器の発振周期を調節する、
請求項２に記載の集積回路。
【請求項５】
前記タイミング指定回路は、前記所定のタイミングを表す信号をセット入力とし、前記動作クロック信号の発生時を表す信号をリセット入力とし、前記セット入力がアクティブになることでアクティブとなり前記リセット入力がアクティブになることで非アクティブとなるラッチ出力を有する、セット・リセット・ラッチであり、
前記電流消費回路は、一端が電源に接続された抵抗素子と、ソース端子が前記抵抗素子の他の一端に接続されドレイン端子がグラウンドに接続されゲート端子が前記ラッチ出力に接続されたＦＥＴ素子とを備え、前記ラッチ出力がアクティブの期間で前記ＦＥＴ素子が動作する、
請求項１に記載の集積回路。
【請求項６】
前記抵抗素子は、抵抗値を調節するための第３の端子を有する可変型抵抗素子であり、
前記第３の端子への入力により前記可変型抵抗素子の抵抗値を調節する、
請求項５に記載の集積回路。
【請求項７】
前記所定のタイミングを表す信号は、前記アット・スピード・テストの中の最初の段階であり各ラッチにテスト用データを初期設定するスキャン・イン・フェーズの終了に応答して生成される、請求項１に記載の集積回路。
【請求項８】
複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチと、前記複数のラッチに対してアット・スピード・テストを実行するための機構とを備えた集積回路に含まれ、前記アット・スピード・テストにおける電源電圧の変動を制御する回路であって、
前記集積回路への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングから、前記動作クロック信号の発生時までの期間でアクティブである、第１の出力信号を生成する、タイミング指定回路と、
前記複数のクロック・バッファの少なくとも一部の各々に対応して設置され、前記第１の出力信号がアクティブな期間で一定の電流を消費する、電流消費回路と、
を備える回路。
【請求項９】
複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチと、前記複数のラッチに対してアット・スピード・テストを実行するための機構とを備えた集積回路において、前記アット・スピード・テストにおける電源電圧の変動を制御する方法であって、
前記集積回路への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングを表す信号を生成するステップと、
前記所定のタイミングを表す信号が生成されたことに応答して、前記複数のクロック・バッファの少なくとも一部の各々に対応して設置されるそれぞれの電流消費回路において一定の電流の消費を開始するステップと、
前記アット・スピード・テストにおける動作クロック信号の発生に応答して、前記それぞれの電流消費回路においての一定の電流の消費を終了するステップと、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路における電圧変動を抑制する回路に関する。  特に、アット・スピード・テスト機構を備えた同期式集積回路において、アット・スピード・テストを行う際に発生する電圧変動を防止するための回路およびその方法に関する。
【背景技術】
【０００２】
多数のラッチ（フリップ・フロップとも呼ぶ。）を有し、ＰＬＬなどで構成された単一のクロック・ソースから複数のクロック・バッファを介してツリー状に分配された動作クロック信号によってこれらのラッチを同期的に動作させる、いわゆる同期式の集積回路（ＬＳＩ、ＬＳＩデバイス、ＬＳＩチップ、ＶＬＳＩ、ＡＳＩＣ（Application Specific Integrated Circuit）等、さまざまな呼び方がある。）が現在主流を成している。
これらの集積回路の出荷時の機能テストを行うために、従来から、その集積回路の実際の機能のためのロジック（論理回路）の他に、ラッチのスキャン・パス等のテスト用の付加回路を組み込んでその集積回路を構成し、テストを行ってきた。
【０００３】
この場合、通常、テスト信号はＬＳＩテスターなどを使って集積回路の外部から入力することになるが、このテスト信号を自動生成する回路をテスト対象の集積回路に組み込み、外部からのテスト信号の入力を不要にしてテスト・コストの低下を可能にしたＢＩＳＴ（Built-In Self Test：組み込み型セルフ・テスト）という方式もまた広く用いられている。
【０００４】
これら出荷時の機能テストは、本来その集積回路が実際に稼動するときと同じ動作速度（即ち、動作クロック信号の周波数）の環境で行うことが望ましい。  この要求を満たすために、昨今では「アット・スピード・テスト（At Speed Test）」といわれる、実際の動作速度かそれに近い速度で集積回路のロジックを動作させてその集積回路の機能をテストする手法が用いられ始めている。
【０００５】
図１は、アット・スピード・テストを行うための集積回路の構成例を示したものである。  集積回路１００の内部では、クロック供給源であるＰＬＬ（Phase Locked Loop）１０２からクロック・バッファ１０４、１０６等を介した動作クロック信号１０８に同期して、全てのラッチ１１０、１１２、１１４が駆動される。  これらラッチのデータ入力１１６、１１８、１２０、およびラッチ出力１２２、１２４、１２６はゲート・ロジックからなる組み合わせ回路網１２８に繋がっており、組み合わせ回路網１２８によって、集積回路１００の外部からの入力信号１３０、１３２、１３４とラッチのデータ入力１１６、１１８、１２０との間、ラッチ出力１２２、１２４、１２６とラッチのデータ入力１１６、１１８、１２０との間、およびラッチ出力１２２、１２４、１２６と集積回路１００の外部への出力信号１３６、１３８、１４０との間がそれぞれ接続されている。
【０００６】
ラッチ１１０、１１２、１１４には、正規のデータ入力１１６、１１８、１２０からの他に、スキャン・イン入力１４２、１４４、１４６からもデータを設定することができるように構成されている。  そして、あるラッチ出力が別のラッチのスキャン・イン入力へと鎖のように次々と接続されることで、集積回路１００のスキャン・イン端子１４８からスキャン・アウト端子１５０まで、集積回路１００内の全てのラッチを縫うようにスキャン・パスが構成される。
【０００７】
以上の構成において、アット・スピード・テストの基本的なプロセスは、次の３つのフェーズからなる。  即ち、（１）スキャン・イン・フェーズ（Scan-In Phase）、（２）ラウンチ・キャプチャー・フェーズ（Launch-Capture Phase）、および（３）スキャン・アウト・フェーズ（Scan-Out Phase）である。
【０００８】
図２は、集積回路に対する電源投入後、アット・スピード・テストの各フェーズを経て、通常動作に至るまでのタイミング関係と動作クロック信号の様子を示したものである。
集積回路１００に電源電圧Ｖccが投入されて後、先ずスキャン・イン・フェーズ２０２が開始する。  スキャン・イン・フェーズ２０２の間は、各ラッチ１１０、１１２、１１４はスキャン・イン入力１４２、１４４、１４６からの入力データを受け付け、データ入力１１６、１１８、１２０からの入力データは受け付けない。  このフェーズでは、各ラッチに入力されるスキャン・クロック信号（図示せず）によるシフト・レジスタ動作によって、スキャン・イン端子１４８からスキャン・パス上のラッチに対してデータが順々に直列的に設定されて行き、最終的にスキャン・パス上の全てのラッチ１１０、１１２、１１４に、機能テストをするための初期データが設定される。  スキャン・イン・フェーズ２０２が終了するとスキャン・イン入力１４２、１４４、１４６からの入力データは受け付けない。
【０００９】
次に、ラウンチ・キャプチャー・フェーズ２０４が開始する。  信号ＳＥ ２１０および信号ＩＲ ２１２は当該集積回路の外部からアット・スピード・テストのテスターによって供給されるタイミング信号である。  信号ＳＥ ２１０がアクティブのときにラウンチ・キャプチャー・フェーズ２０４が有効であることを示し、また信号ＩＲ ２１２はラウンチ・キャプチャー・フェーズ２０４の開始を表すパルス信号である。  ＰＬＬ １０２は、ラウンチ・キャプチャー・フェーズ２０４に入ったことを検知して、当該フェーズの中ほどで、動作クロック信号ＯＳＣ ２０８として実動作速度（実動作周波数）のクロック・パルスを数周期分（一般的には２周期分）だけ出力する。  このパルスにより、スキャン・イン・フェーズ２０２で各ラッチに設定された初期データが、各ラッチの後段にそれぞれ繋がるラッチに、クロック・パルスの度にシフトされる。  即ち、クロック・パルスの度に、各ラッチには、前段に繋がるラッチからラウンチ（またはリリース）された新たなデータが、いくつかの組み合わせゲートを経てキャプチャーされる。
【００１０】
最後に、スキャン・アウト・フェーズ２０６では、再びスキャン・パスに沿ってのシフト・レジスタ動作をアクティブにし、ラウンチ・キャプチャー・フェーズ２０４において各ラッチに最後に設定されたデータを、スキャン・アウト端子１５０から順々に直列的に読み出して行く。  読み出されたデータは、集積回路の外で用意された期待値データと比較され、全てのラッチについてそれぞれ比較するデータが一致していればテストは合格とされ、１つでも一致していなければテストは不合格とされる。
【００１１】
このように、アット・スピード・テストとは、ラウンチ・キャプチャー・フェーズ２０４が開始してある程度の時間の後突然、実動作速度のクロック・パルスがわずか数周期分だけ、集積回路内の全てのラッチに与えられるので、集積回路１００内の多くのラッチの保持する値が一度にトグル（反転）することになる。  このような高速のクロック・パルスが各ラッチに与えられると、集積回路１００内に突然大量の電流が流れ込み、そして流れ出すことになる。  その結果、電源電圧Ｖddおよびグラウンド電圧ＧＮＤを供給する集積回路１００内のあらゆる経路で、単位時間当たりの電流変化量（いわゆるdi/dt）が大きくなり、集積回路内部で急激な電源電圧の変動、特に電圧降下を引き起こす。
【００１２】
この電源電圧Ｖddの変動による問題は、集積回路の入出力端子（Area I/O）でよりも、ワイヤー・ボンディングにおいてより深刻な問題となる。  その理由はワイヤー・ボンディングでは非常に細いワイヤーで集積回路のコア・チップのパッドに直接電源電圧Ｖddを供給するため、インダクタンスの値自体が大変大きく、ここで大きな電流変化が発生すると、電源電圧Ｖddの大きな変動が発生するためである。
【００１３】
この電圧降下によって集積回路内部の信号の伝播速度が著しく遅くなり、内部の回路が誤動作して、アット・スピード・テストに合格しなくなる。  このように、通常動作では有り得ないような非現実的で過酷な条件でテストを行うことによって、本来は「良品」であるものを「不良品」としてしまう、いわゆる「オーバー・キル（Overkill）」の問題を引き起こすことにより、アット・スピード・テストの信頼性は著しく損なわれる。
【００１４】
上記のような、アット・スピード・テストにおける電源電圧降下に起因する誤動作を避けるために従来から以下のような手法が用いられている。  一つは、スキャン・イン・フェーズで各ラッチに設定する初期データのパターンを工夫することで、ラウンチ・キャプチャー・フェーズにおいてより少ない数のラッチでしか保持データ値のトグルが起こらないようにするという方法が提案されている。  しかし、この場合、テスト時間が長くなり、また設定する初期データのパターンを限定することになるので、テスト・カバレージ等のテストの効果について疑問が残る。
【００１５】
今一つの方法は、テスト対象の集積回路を複数のロジック・グループに分割し、分割されたグループ毎に、そのグループに属するロジックを対象として、順番にアット・スピード・テストを行うことで、集積回路全体での電源電圧端子における電流量を小さくし、その結果、電流変化に伴う電圧降下も抑制するというものである。
例えば、米国特許  番号７００７２１３には、この分割に基づく方法をセルフ・テストで行う発明が記載されている。  これは即ち、複数のクロック・ドメイン（即ち、ロジック・グループ）を持つ集積回路におけるテスト技術で、ＢＩＳＴ（Built-In Self Test）の手法を用いてそれぞれのクロック・ドメインに対してアット・スピード・テストを行い、各クロック・ドメインにおける故障とクロック・ドメインを跨る故障とを検出するというものである。
【００１６】
しかしこの方法の問題点は、一つには、分割そのものをどのように行うかについての手法の確立が難しいことである。
また、分割をすると、グループ間の信号の受け渡しについては、動作クロックによってロジックが動作することに任せた自動的な検証は事実上できなくなるので、分割数を多くすればするほどテスト・カバレージが落ちることになり好ましくない。
更には、このような分割を行うためのテスト回路や、グループ毎に異なったタイミングでラウンチ・キャプチャー・フェーズにおける動作クロックのパルスを生成するテスト回路を付加しなければならないが、このような回路は複雑であり、その生成および挿入は非常に困難である。
そして、何より問題であろうことは、各ラッチに設定するべき初期データ値とテスト後の期待値とのペアであるテスト・パターンを、このような複雑なシーケンスの下で、従来の自動テスト・パターン発生ツール（ＡＴＰＧツール）を用いて作り出さねばならず、そのＡＴＰＧツールの制御は非常に困難なものとなることである。
【００１７】
【特許文献１】米国特許  番号７００７２１３
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで本発明は、集積回路においてアット・スピード・テストを行う際の電圧変動に伴う誤動作とそれによる信頼性の低下といった上記の問題点を解決する、集積回路内での効率的な付加回路、およびそれを用いての方法を提供することをその目的とする。
【００１９】
この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。  また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【００２０】
上記課題を解決するために、本発明の第１の形態においては、複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチとを有する集積回路であって、（１）前記動作クロック信号によって各ラッチに初期設定されたデータをそれぞれの後段のラッチにシフトするアット・スピード・テストを実行するための機構と、（２）自身への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングから、前記動作クロック信号の発生時までの期間でアクティブである、第１の出力信号を生成する、タイミング指定回路と、（３）前記複数のクロック・バッファの全部または少なくとも一部のクロック・バッファの各々に対応して設置され、前記第１の出力信号がアクティブな期間で一定の電流を消費する、電流消費回路と、を備える集積回路を提供する。
【００２１】
また、本発明の第２の形態においては、複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチと、前記複数のラッチに対してアット・スピード・テストを実行するための機構とを備えた集積回路に含まれ、前記アット・スピード・テストにおける電源電圧の変動を制御する回路であって、（１）前記集積回路への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングから、前記動作クロック信号の発生時までの期間でアクティブである、第１の出力信号を生成する、タイミング指定回路と、（２）前記複数のクロック・バッファの全部または少なくとも一部のクロック・バッファの各々に対応して設置され、前記第１の出力信号がアクティブな期間で一定の電流を消費する、電流消費回路と、を備える回路を提供する。
【００２２】
さらに、本発明の第３の形態においては、複数のクロック・バッファと、当該クロック・バッファを介して分配された動作クロック信号によって同期的に動作する複数のラッチと、前記複数のラッチに対してアット・スピード・テストを実行するための機構とを備えた集積回路において、前記アット・スピード・テストにおける電源電圧の変動を制御する方法であって、（１）前記集積回路への電源投入後であって前記アット・スピード・テストにおける動作クロック信号の発生前である所定のタイミングを表す信号を生成するステップと、（２）前記所定のタイミングを表す信号が生成されたことに応答して、前記複数のクロック・バッファの全部または少なくとも一部のクロック・バッファの各々に対応して設置されるそれぞれの電流消費回路において一定の電流の消費を開始するステップと、（３）前記アット・スピード・テストにおける動作クロック信号の発生に応答して、前記それぞれの電流消費回路においての一定の電流の消費を終了するステップと、を有する方法を提供する。
【００２３】
なお、上記に示した発明の概要は、本発明として必要な特徴の全てを列挙したものではなく、これら複数の発明の特徴の一部からなる組み合わせについてもまた、発明となり得るものである。
【発明を実施するための最良の形態】
【００２４】
以下、添付図面を参照して、本発明を実施するための最良の形態（以下、実施形態）について詳細に説明する。  なお、実施の形態の説明の全体を通じて同じ要素には同じ番号を付している。
【００２５】
先ず、本発明の第１の実施形態について説明する。  図３は、集積回路３００の内部の、本発明の第１の実施形態に基づく回路の構成を示すものである。  即ち、当該回路構成は、図１に示したアット・スピード・テスト用の機構を備えた集積回路の構成に対して付加されるものである。
【００２６】
クロック供給源であるＰＬＬ３０２から発せられた動作クロック信号３０４は、集積回路３００の全てのラッチに入力されるために、クロック・バッファ３０６、３０８、３１０を介して多数のクロック信号３１２、３１４に分岐される。  このように多数に分岐されて広がるクロック信号を総称してクロック・ツリーと呼ぶ。
【００２７】
クロック・ツリーを構成する各クロック・バッファ３０６、３０８、３１０に対して、セット・リセット・ラッチ（ＳＲラッチ、ＳＲフリップ・フロップとも呼ぶ。）３２０、３２２、３２４が１つ割り当てられている。  このセット・リセット・ラッチ３２０は、後述するように、集積回路３００への電源投入後であってアット・スピード・テストにおける動作クロック信号３０４、３１２、３１４の発生前である所定のタイミングから、この動作クロック信号の発生時までの期間でアクティブとなるような出力信号を生成するタイミング指定回路として働く。
また、各セット・リセット・ラッチに対応して、このセット・リセット・ラッチ３２０の出力がアクティブな期間で一定の電流を消費する電流消費回路３５０、３５２、３５４が設けられている。
【００２８】
セット・リセット・ラッチ３２０のセット入力Ｓには信号ＩＲ ３４０が接続される。  信号ＩＲ ３４０とはアット・スピード・テストのために、原則、集積回路の外部のテスターから供給されるパルス信号で、アット・スピード・テストのラウンチ・キャプチャー・フェーズ２０４の開始のタイミングで発生される。  信号ＩＲ ３４０がアクティブになるとセット・リセット・ラッチ３２０がセットされ、そのラッチ出力Ｑがアクティブになる。
【００２９】
また、セット・リセット・ラッチ３２０のリセット入力Ｒには、ＰＬＬ３０２から供給されるクロック・ツリーの中のあるクロック信号３０４が接続される。  ＰＬＬ３０２は当該集積回路に電源Ｖddが投入されてから、アット・スピード・テストのスキャン・イン・フェーズ２０２の間は動作クロック信号を発生しないように制御されている。  そして、スキャン・イン・フェーズ２０２が終了してラウンチ・キャプチャー・フェーズ２０４が開始したことに応答して、所定の時間を置いてラウンチ・キャプチャー・フェーズ２０４の中ごろあたりで、動作クロック信号のパルスを数周期分（原則、２周期分）だけ発生する。  その後、ラウンチ・キャプチャー・フェーズ２０４が終了し、スキャン・アウト・フェーズ２０６が行われている間もＰＬＬ３０２は一切の動作クロック信号を発生しないように制御されている。
従って、ラウンチ・キャプチャー・フェーズ２０４の中ごろに発生される数周期分の動作クロック信号のパルスのうちの最初のパルスが発生した時点でセット・リセット・ラッチ３２０がリセットされ、そのラッチ出力Ｑは非アクティブになる。
【００３０】
ラッチ出力Ｑは、電流消費回路３５０のイネーブル入力Ｇに接続される。  図４は、本発明の第１の実施形態に係る、電流消費回路３５０の実施例であるリング型発振器４００の回路構成を示したものである。  奇数である９個のＮＡＮＤゲートがリング状（ループ状）に接続されて発信回路を構成している。  イネーブル入力Ｇが非アクティブの間は全てのＮＡＮＤゲートはオフになる。  イネーブル入力Ｇがアクティブになると、９個のＮＡＮＤゲートのリング接続による発振回路が有効となって、リング上の各信号（例えば信号Ａ）は発振状態となり、電源ＶddからＧＮＤの間に一定の電流が流れるので、リング型発振器４００全体として一定の電流を消費する。  即ち、アット・スピード・テストにおける動作クロック信号のパルスが集積回路内の各ラッチに供給される直前まで、各クロック・バッファに対応して設けられたリング型発振器４００を機能、即ち発振させて、電源ＶddからＧＮＤに電流を強制的に流すことで、アット・スピード・テスト用の動作クロック信号のパルスが発生されたときの電気的状況を実際の通常動作時の状況に近くすることができ、電源電圧Ｖddの変動に伴うテスト品質の低下を防ぐことができる。
【００３１】
図５は、図３および図４に示した回路に対応した主な信号のタイミング・ダイアグラムを示すものである。  信号ＩＲがアクティブになってから動作クロック信号の最初のパルスが来るまでの間、イネーブル入力Ｇがアクティブになり、この間、リング型発振器４００は発振するのでリング上の信号Ａは発振状態となる。
【００３２】
図６は、電流消費回路３５０の他の実施例である、抵抗素子６０２とＦＥＴ（電界効果トランジスタ）素子６０４との直列接続による回路６００を示したものである。  抵抗素子６０２は可変調節入力を有する可変型抵抗素子とすることもできる。
イネーブル入力Ｇは、ＦＥＴ６０４のゲート端子に接続され、ＦＥＴ６０４はイネーブル入力Ｇがアクティブな間だけショートとなるスイッチ素子として働く。  即ち、イネーブル入力Ｇがアクティブの間は抵抗素子６０２を通って電源ＶddからＧＮＤに一定の電流が流れる。
【００３３】
次に本発明の第２の実施形態について説明する。  図７は、集積回路７００の内部の、本発明の第２の実施形態に基づく回路の構成を示すものである。
【００３４】
クロック・ツリーを構成する各クロック・バッファ７０６、７０８、７１０に対して、タイミング指定回路としてのセット・リセット・ラッチ７２０、７２２、７２４と、電流消費回路７５０、７５２、７５４が設けられている構成は第１の実施形態と同様である。  また１つのセット・リセット・ラッチ７２０のセット入力Ｓには信号ＩＲ ７４０が接続され、リセット入力ＲにはＰＬＬ ７０２から供給されるクロック・ツリーの中のある動作クロック信号７０４が接続され、ラッチ出力Ｑが電流消費回路７５０のイネーブル入力Ｇに接続される構成も第１の実施形態と同様である。
【００３５】
第２の実施形態では、イネーブル入力Ｇの他に、消費電流回路７５０に、当該回路が稼動するときに消費することになる電流量をプログラマブルに調節するための電流調節入力ＣＣ０〜ＣＣ３および発振するパルスの遅延をプログラマブルに調節するための遅延調節入力ＤＣが入力される。
【００３６】
図８は、本発明の第２の実施形態に基づく電流消費回路７５０の実施例である電流調整および遅延調整可能なリング型発振器８００の回路構成を示したものである。  ９個の特殊な反転型バッファ８０２〜８１８がリング状に接続されて発信回路を構成している。  イネーブル入力Ｇが非アクティブの間は全ての反転型バッファはオフになる。  イネーブル入力Ｇがアクティブになると全ての反転型バッファはオンになって、リング状に接続された反転型バッファの各出力は発振を開始する。  この際、各反転型バッファには電流調整入力ＣＣ０〜３が入力され、この入力によって各反転型バッファの電流消費量を調節することができる。  
【００３７】
リング型発振器８００には更に、遅延調整入力ＤＣが入力される。  この遅延調整入力ＤＣはセレクタ８５０の選択入力Ｓに接続され、セレクタの２つの入力Ａ、Ｂのうちの何れかを選択できる。  入力Ａを選択した場合は、反転型バッファ８０２の出力がセレクタ８５０を介して反転型バッファ８１２に接続され、反転型バッファ８０４、８０６、８０８、８１０はバイパスされる。  即ち、リング型発振器８００は５個の反転型バッファ８０２、８１２〜８１４のリング接続により構成されることになり、９個のリング接続の場合と比べて発振周期を短く、即ち発振周波数を高くすることができる。  
【００３８】
図９は、各反転型バッファの内部回路の一実施例を示したものである。  イネーブル入力Ｇが非アクティブ（即ち、Ｌｏｗ）の間はＰチャネルＦＥＴ９０２とＮチャネルＦＥＴ９０４のゲートはオフとなり、反転型バッファは非アクティブとなって電流は消費されない。  イネーブル入力Ｇがアクティブ（即ち、Ｈｉｇｈ）のときは、ＰチャネルＦＥＴ９０２とＮチャネルＦＥＴ９０４のゲートはオンとなる。  
【００３９】
この場合、反転型バッファへの入力ＩＮ ９５０がハイ（Ｈｉｇｈ）のときは、入力ＩＮ ９５０からＮＡＮＤゲート９３０等を介して、互いに並列に接続された上段の全てのＰチャネルＦＥＴ９１０〜９１６のゲートにハイの電圧が供給されるので、これらのゲートはすべてオフとなる。  一方、入力ＩＮ９５０はＡＮＤゲート９３２等を介して、並列に接続された下段の全てのＮチャネルＦＥＴ９２０〜９２６のゲートにも伝達されるので、各ゲートの値はＡＮＤゲート９３２等のもう一方の入力である電流調整入力ＣＣ０〜３のそれぞれの値で決まる。  即ち、電流調整入力ＣＣ０〜３のうちで、ハイの値を持つ入力に係るＡＮＤゲートの出力はハイになり、その他の出力はローになる。  そして、出力がハイのＡＮＤゲートが繋がるＮチャネルＦＥＴのゲートはオンになりそのＦＥＴは導通して電流が流れ、その他のＮチャネルＦＥＴのゲートはオフになりそのＦＥＴに電流はほとんど流れない。  このようにして、電流調整入力ＣＣ０〜３によるゲートを介することで、入力ＩＮがハイで出力ＯＵＴがローになる際の下段のＮチャネルＦＥＴに流れる総電流量を調節することができる。
【００４０】
反転型バッファへの入力ＩＮ９５０がロー（Ｌｏｗ）のときも上記と同様に、入力ＩＮ９５０がＡＮＤゲート９３２等を介して伝達される下段のＮチャネルＦＥＴ９２０〜９２６のゲートは全てオフとなり、入力ＩＮ９５０がＮＡＮＤゲート９３０等を介して伝達される上段のＰチャネルＦＥＴ９１０〜９１６のゲートは、ＮＡＮＤゲート９３２等のもう一方の入力である電流調整入力ＣＣ０〜３のそれぞれの値で決まる。  即ち、電流調整入力ＣＣ０〜３のうちで、ハイの値を持つ入力に係るＮＡＮＤゲートが繋がるＰチャネルＦＥＴのゲートはオンになりそのＦＥＴは導通して電流が流れ、その他のＰチャネルＦＥＴのゲートはオフになりそのＦＥＴに電流は流れない。  このようにして、電流調整入力ＣＣ０〜３によって、入力ＩＮがローで出力ＯＵＴがハイになる際の上段のＰチャネルＦＥＴに流れる総電流量を調節することができる。
【００４１】
このようにして、電流調整入力ＣＣ０〜３に与える値をプログラマブルにすることで、リング型発振器８００が稼動しているときの総電流消費量を調節することができる。  また、遅延調整入力ＤＣに与える値を切り替えることで、リング型発振器８００の発振周期を切り替えることもできる。
【００４２】
尚、以上の説明では、クロック・ツリーの中に配置された各クロック・バッファ毎にセット・リセット・ラッチ等で実現されるタイミング指定回路と、リング型発振器等で実現される電流消費回路とを配置した実施態様について論じてきた。  しかし、クロック・バッファとこれら回路とは必ずしも１対１である必要はない。  即ち、クロック・ツリーの中のいくつかのクロック・バッファの組を動作クロック信号が伝播するときの総電流消費量と、１つの電流消費回路の総電流消費量とがほぼ等しい場合は、これらいくつかのクロック・バッファの組につき１つのタイミング指定回路および電流消費回路を設けることができる。  
【００４３】
更に、タイミング指定回路と電流消費回路も、必ずしも１対１で設ける必要はない。  即ち、複数の電流消費回路につき共通の１つのタイミング指定回路を設置し、このタイミング指定回路の出力をこれら複数の電流消費回路のイネーブル入力に接続する態様も、本発明の実施可能な態様と捉えることができる。
【００４４】
以上、本発明をいくつかの実施形態を用いて説明したが、本発明は多くの異なる態様で実施することが可能であり、上記実施形態は特許請求の範囲にかかる発明を限定するものではない。  即ち、上記実施形態に多様な変更または改良を加えることが可能であることが当業者に明らかである。  またその様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。  さらに、上記実施の形態の中で説明されている特徴の組み合わせの全てが、発明の解決手段に必須とは限らないことにも留意されたい。
【図面の簡単な説明】
【００４５】
【図１】アット・スピード・テストを行うための集積回路の構成例を示す。
【図２】集積回路に対する電源投入後、アット・スピード・テストの各フェーズを経て、通常動作に至るまでのタイミング関係を示す。
【図３】本発明の第１の実施形態に基づく回路の構成を示す。
【図４】本発明の第１の実施形態に基づくリング型発振器の回路構成を示す。
【図５】本発明の第１の実施形態に基づく回路における主な信号のタイミング・ダイアグラムを示す。
【図６】電流消費回路の実施例である、抵抗素子とＦＥＴ素子との直列接続による回路を示す。
【図７】本発明の第２の実施形態に基づく回路の構成を示す。
【図８】本発明の第２の実施形態に基づく電流調整および遅延調整可能なリング型発振器の回路構成を示す。
【図９】反転型バッファの内部回路の一実施例を示す。
【符号の説明】
【００４６】
１００．．．．．．集積回路
１０２．．．．．．ＰＬＬ
１０４．．．．．．クロック・バッファ
１０６．．．．．．クロック・バッファ
１０８．．．．．．動作クロック信号
１１０．．．．．．ラッチ
１１２．．．．．．ラッチ
１１４．．．．．．ラッチ
１１６．．．．．．ラッチのデータ入力
１１８．．．．．．ラッチのデータ入力
１２０．．．．．．ラッチのデータ入力
１２２．．．．．．ラッチ出力
１２４．．．．．．ラッチ出力
１２６．．．．．．ラッチ出力
１２８．．．．．．組み合わせ回路網
１３０．．．．．．集積回路外部からの入力信号
１３２．．．．．．集積回路外部からの入力信号
１３４．．．．．．集積回路外部からの入力信号
１３６．．．．．．集積回路外部への出力信号
１３８．．．．．．集積回路外部への出力信号
１４０．．．．．．集積回路外部への出力信号
１４２．．．．．．スキャン・イン入力
１４４．．．．．．スキャン・イン入力
１４６．．．．．．スキャン・イン入力
１４８．．．．．．集積回路のスキャン・イン端子
１５０．．．．．．集積回路のスキャン・アウト端子
２０２．．．．．．スキャン・イン・フェーズ
２０４．．．．．．ラウンチ・キャプチャー・フェーズ
２０６．．．．．．スキャン・アウト・フェーズ
２０８．．．．．．動作クロック信号ＯＳＣ
２１０．．．．．．信号ＳＥ
２１２．．．．．．信号ＩＲ
３００．．．．．．集積回路
３０２．．．．．．ＰＬＬ
３０４．．．．．．動作クロック信号
３０６．．．．．．クロック・バッファ
３０８．．．．．．クロック・バッファ
３１０．．．．．．クロック・バッファ
３１２．．．．．．動作クロック信号
３１４．．．．．．動作クロック信号
３２０．．．．．．セット・リセット・ラッチ
３２２．．．．．．セット・リセット・ラッチ
３２４．．．．．．セット・リセット・ラッチ
３４０．．．．．．信号ＩＲ３
３５０．．．．．．電流消費回路
３５２．．．．．．電流消費回路
３５４．．．．．．電流消費回路
４００．．．．．．リング型発振器
６００．．．．．．電流消費回路の実施例に係る回路
６０２．．．．．．抵抗素子
６０４．．．．．．ＦＥＴ素子
７００．．．．．．集積回路
７０４．．．．．．動作クロック信号
７０６．．．．．．クロック・バッファ
７０８．．．．．．クロック・バッファ
７１０．．．．．．クロック・バッファ
７２０．．．．．．セット・リセット・ラッチ
７２２．．．．．．セット・リセット・ラッチ
７２４．．．．．．セット・リセット・ラッチ
７４０．．．．．．信号ＩＲ
７５０．．．．．．電流消費回路
７５２．．．．．．電流消費回路
７５４．．．．．．電流消費回路
８００．．．．．．電流消費回路の実施例に係るリング型発振器
８０２．．．．．．反転型バッファ
８０４．．．．．．反転型バッファ
８０６．．．．．．反転型バッファ
８０８．．．．．．反転型バッファ
８１０．．．．．．反転型バッファ
８１２．．．．．．反転型バッファ
８１４．．．．．．反転型バッファ
８１６．．．．．．反転型バッファ
８１８．．．．．．反転型バッファ
９０２．．．．．．ＰチャネルＦＥＴ
９０４．．．．．．ＮチャネルＦＥＴ
９１０．．．．．．ＰチャネルＦＥＴ
９１２．．．．．．ＰチャネルＦＥＴ
９１４．．．．．．ＰチャネルＦＥＴ
９１６．．．．．．ＰチャネルＦＥＴ
９２０．．．．．．ＮチャネルＦＥＴ
９２２．．．．．．ＮチャネルＦＥＴ
９２４．．．．．．ＮチャネルＦＥＴ
９２６．．．．．．ＮチャネルＦＥＴ
９３０．．．．．．ＮＡＮＤゲート
９３２．．．．．．ＡＮＤゲート
９５０．．．．．．入力ＩＮ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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