(57)【要約】【課題】テスト時、第１、第２のポートのワード線の活性化のタイミングの微調整を可能とし、ワーストケースでのテストを可能とし、テストの精度を向上し、製品の歩留まり、信頼性の向上に貢献する。【解決手段】クロック信号（ＣＬＫＡ、ＣＬＫＢ）に基づき、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの活性化のタイミング制御がそれぞれ行われ、ポートＡ、Ｂのワード線の活性化のタイミングをそれぞれ制御するクロック信号（ＣＬＫＡ、ＣＬＫＢ）に対応してテスト用信号（ＴＥＳＴＡ、ＴＥＳＴＢ）を設け、ポートＡ、Ｂが選択されたセルについてＴＥＳＴＡが活性状態であり、ＴＥＳＴＢが非活性状態のときには、クロック信号ＣＬＫＢをマスクしクロック信号ＣＬＫＡに応答して、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの活性化を制御し、さらに端子ＤＬＹからの信号により、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの活性化のタイミング差（０を含む）を微調整可能としている。【選択図】図１０
2008299991.tif 000002
【特許請求の範囲】
【請求項１】
複数のポートを有するセルを備えた半導体記憶装置であって、
複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号に対応して複数のテスト制御信号を備え、
複数のポートが選択されたセルについて、
前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態であり、残りの前記テスト制御信号が非活性状態であるときには、
非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、
活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して、前記選択された複数のポートのワード線を活性化し、その際、前記１つのタイミング信号に応答して活性化される前記複数のポートのワード線の活性化のタイミングを、入力された遅延制御信号に基づき、可変に制御する回路を備えている、ことを特徴とする半導体記憶装置。
【請求項２】
前記選択された複数のポートに対応する複数の前記テスト制御信号が全て非活性状態のときには、複数の前記テスト制御信号にそれぞれ対応する複数のタイミング信号に基づき、複数のポートのワード線の活性化がそれぞれ独立して行われる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
同一ロウ上のワード線の活性化において、第１、第２のポートのうち一方のポートに対応するテスト制御信号が活性化された場合、前記一方のポートのテスト制御信号に対応するタイミング信号に応答して、前記第１、第２のポートのうちの他方のポートのワード線が、前記一方のポート側のワード線の活性化のタイミングに対して、前記遅延制御信号に基づき設定されたタイミング差（ただし、該タイミング差は０を含む）をもって活性化される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置であって、
前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御するために用いられる第１、第２のクロック信号に対応して第１、第２のテスト制御信号を備え、
前記第１及び第２のポートが選択されたセルについて、
前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、
前記第２のクロック信号をマスクし、
前記第１のクロック信号に応答して、前記第１のポートのワード線と前記第２のポートのワード線を活性化するように制御するとともに、
前記第１のポートのワード線と前記第２のポートのワード線を、前記第１のクロック信号に応答して活性化するにあたり、入力された遅延制御信号に基づき、前記第１のポートのワード線と前記第２のポートのワード線の活性化のタイミングを可変に調整する回路と、
前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、
前記第１のクロック信号をマスクし、
前記第２のクロック信号に応答して、前記第１のポートのワード線と前記第２のポートのワード線を活性化するように制御するとともに、
前記第１のポートのワード線と前記第２のポートのワード線を、前記第２のクロック信号に応答して活性化するにあたり、前記遅延制御信号に基づき、前記第１のポートのワード線と前記第２のポートのワード線の活性化のタイミングを可変に調整する回路と、
を備えている、ことを特徴とする半導体記憶装置。
【請求項５】
前記第１及び第２のポートが選択されたセルについて、前記第１及び第２のテスト制御信号がともに非活性状態のときは、前記第１、第２のクロック信号に基づき、前記第１、第２のポートのワード線の活性化の制御がそれぞれ独立して行われる、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１のクロック信号と前記第２のテスト制御信号とを入力し、前記第２のテスト制御信号が非活性状態のとき、前記第１のクロック信号を第１の内部クロック信号として出力し、前記第２のテスト制御信号が活性状態のとき、前記第１のクロック信号を伝達せず、前記第１の内部クロック信号を非活性状態に固定する第１の回路と、
前記第２のクロック信号と前記第１のテスト制御信号とを入力し、前記第１のテスト制御信号が非活性状態のとき、前記第２のクロック信号を第２の内部クロック信号として出力し、前記第１のテスト制御信号が活性状態のとき、前記第２のクロック信号を伝達させず、前記第２の内部クロック信号を非活性状態に固定する第２の回路と、
前記第１の回路からの前記第１の内部クロック信号を受け、第１のポートのアドレス選択信号が選択状態を示すとき、オンし、前記第１の内部クロック信号を伝達出力する第１のスイッチと、
前記第２の回路からの前記第２の内部クロック信号を受け、第２のポートのアドレス選択信号が選択状態を示すとき、オンし、前記第２の内部クロック信号を伝達出力する第２のスイッチと、
前記第１のスイッチの出力信号を共通に入力する第１、第３の可変遅延回路と、
前記第２のスイッチの出力信号を共通に入力する第２、第４の可変遅延回路と、
前記第２のテスト制御信号と、前記第２のスイッチの出力を前記第３の可変遅延回路で遅延させた信号を入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第１の論理回路と、
前記第１の論理回路の出力信号と、前記第１のスイッチの出力を前記第１の可変遅延回路で遅延させた信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第２の論理回路と、
前記第２の論理回路の出力信号を受け第１のポートのワード線を駆動する第１のワードドライバと、
前記第１のテスト制御信号と、前記第１のスイッチの出力を前記第４の可変遅延回路で遅延させた信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第３の論理回路と、
前記第３の論理回路の出力信号と、前記第２のスイッチの出力を第３の可変遅延回路で遅延させた信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第４の論理回路と、
前記第４の論理回路の出力信号を受け第２のポートのワード線を駆動する第２のワードドライバと、
を備えていることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
前記第１の論理回路と前記第３の論理回路の各々が論理積（ＡＮＤ）回路よりなり、
前記第２の論理回路と前記第４の論理回路の各々が否定論理和（ＮＯＲ）回路よりなり、
前記第１のワードドライバと前記第２のワードドライバの各々が反転型ドライバよりなる、請求項６記載の半導体記憶装置。
【請求項８】
前記セルは、
入力と出力とが第１、第２のノードにて交差接続された２つのインバータと、
前記第１のノードと第１、第２のポートのビット線との間にそれぞれ挿入され、第１、第２のポートのワード線に制御端子がそれぞれ接続された第１、第２のアクセストランジスタと、
前記第２のノードと第１、第２のポートのビット線の相補のビット線との間にそれぞれ挿入され、前記第１、第２のポートのワード線に制御端子がそれぞれ接続された第３、第４のアクセストランジスタと、
を含むスタティック型のセルからなる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
前記遅延制御信号は、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）回路から供給されるか、又は、半導体記憶装置の外部端子から供給される、ことを特徴とする請求項１又は４記載の半導体記憶装置。
【請求項１０】
少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置のテスト方法であって、
前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号を用意し、
第１、第２のポートが選択されたセルについて、
前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、
前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して、前記第１、第２のポートのワード線を、遅延制御信号に基づき設定された値にしたがって、同一又は異なるタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの読み出しを行い、
前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して前記第１、第２のポートのワード線を、遅延制御信号に基づき設定された値にしたがって、同一又は異なるタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの読み出しを行う、
工程を含む、ことを特徴とする半導体記憶装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、複数のポートを有するセルのテストを考慮した構成とテスト方法に関する。
【背景技術】
【０００２】
はじめに、図１２を参照して、８つのトランジスタから構成されるＳＲＡＭ（スタティックランダムアクセスメモリ）セルを有するデュアルポート・スタティック・メモリ回路の構成について説明しておく。図１２を参照すると、このメモリセルは、第１電源ＶＤＤと第２電源ＶＳＳ間に接続されたＰＭＯＳトランジスタＱ２（負荷）とＮＭＯＳトランジスタＱ１（ドライバトランジスタ）と、ＶＤＤとＶＳＳ間に接続されたＰＭＯＳトランジスタＱ４（負荷）とＮＭＯＳトランジスタＱ３（ドライバトランジスタ）と、を備え、ＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ１の共通ドレイン（Ｎ１）はＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ３の共通ゲートに接続され、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ３の共通ドレイン（Ｎ２）はＰＭＯＳトランジスタＱ２とＮＭＯＳトランジスタＱ１の共通ゲートに交差接続されている。ノードＮ１とポートＡ、Ｂのビット線ＤＴＡ、ＤＴＢの間には、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたＡポート、ＢポートアクセストランジスタＱ５、Ｑ６を備え、ノードＮ２とポートＡ、Ｂの相補ビット線ＤＢＡ、ＤＢＢの間には、ゲートがワード線ＷＬＡ、ＷＬＢにそれぞれ接続されたＡポート、ＢポートアクセストランジスタＱ７、Ｑ８を備えている。
【０００３】
図１２に示したＳＲＡＭセルを有するデュアルポート・スタティック・メモリ回路において、ポートＡ、Ｂの各ポートは読み出しと書き込みが行われるＩ／Ｏポートとして用いられる（この場合、２つのポートの同時読み出しが可能とされる）が、ポートＡを書き込み専用ポート、ポートＢを読み出し専用ポート（あるいはその逆）として用いてもよい。なお、多ポートメモリ回路については、特許文献１等の記載も参照される。
【０００４】
【特許文献１】特開平１−２９６４８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２に示したＳＲＡＭセルを有するデュアルポート・スタティック・メモリ回路においては、最も動作マージンがワーストな状態でメモリのテストが行えない、という問題点を有している。以下では、この点について説明する（なお、以下の内容は本願発明者の検討結果に基づくものである）。
【０００６】
図１２には、ポートＡ、Ｂを同時にリードする場合のメモリセルの動作として、ビット線ＤＴＡ、ＤＴＢから、ＳＲＡＭセル内のドライバトランジスタＱ１に電流Ｉｃｅｌｌ＿Ａ、Ｉｃｅｌｌ＿Ｂが同時に流れる様子が示されている。同一のロウ上をポートＡ、Ｂ同時にアクセスする場合、両ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢが同時にＨＩＧＨに立ち上がるので、ポートＡのアクセストランジスタＱ５、Ｑ７と、ポートＢのアクセストランジスタＱ６、Ｑ８が同時にオンする。なお、図１２に示した構成において、両ポートのビット線対（ＤＴＡ、ＤＢＡ）、（ＤＴＢ、ＤＢＢ）は、選択ワード線の活性化前にＨＩＧＨ電位にプリチャージされているものとする。
【０００７】
ＳＲＡＭセル内のドライバトランジスタＱ１はポートＡ、Ｂのビット線ＤＴＡ、ＤＴＢをＬＯＷに引かねばならないことから、１つのポートのビット線をＬＯＷに引く場合と比べて、ビット線の引きが悪くなる。このため、センスアンプ（不図示）で読み取るビット線差電位（ΔＶＢＬ：ビット線対（ＤＴＡ、ＤＢＡ）、ビット線対（ＤＴＢ、ＤＢＢ）の差電位）の値が目減りして、動作マージンが減少し、最低動作電圧の悪化が発生する。
【０００８】
ビット線差電位ΔＶＢＬの値の目減りの程度は、ポートＡ、ＢのアクセストランジスタＱ５、Ｑ６のオン状態がオーバーラップしている時間が長いほど顕著となる。従って、両ポートのワード線の立ち上がりが同一タイミングの時が、最もセルデータの読み出しマージンが厳しく、最低動作電圧が最も悪いポイントである。
【０００９】
図１３（Ａ）は、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの立ち上がりのタイミングの差Δｔ（＝ｔ（ＷＬＡ−ＷＬＢ））と、ビット線差電位ΔＶＢＬ（Ｖ｜ＤＴＡ−ＤＢＡ｜、Ｖ｜ＤＴＢ−ＤＢＢ｜）の関係を示したグラフである。ポートＡ、Ｂのワード線ＷＬＡとＷＬＢの立ち上がりのタイミングが重なっている場合（図１３（Ｃ）参照）、ΔＶＢＬは最小となっていることがわかる（図１３（Ａ）のΔＶＢＬの谷参照）。
【００１０】
すなわち、ＳＲＡＭセルのドライバトランジスタは、セルデータに基づきビット線対の一方がＨＩＧＨのとき、ビット線対の他方のビット線をＬＯＷ側に放電するが、ポートＡ、Ｂのビット線対の他方のビット線（例えばＤＴＡ、ＤＴＢ）を１つのドライバトランジスタで同時にＬＯＷに引く場合、ドライバトランジスタの電流駆動能力の点から、１つのポートのビット線だけを引く場合と比べて、図１３（Ｃ）に示すように、ビット線対間の開きは小さくなり、開くスピードも遅くなる。これに対して、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの活性化（立ち上がり）のタイミングが時間的に前後にずれていると、ビット線差電位ΔＶＢＬの開きは大きい（図１３（Ｂ）参照）。
【００１１】
メモリデバイスの製品出荷前等のテストでは、この状態（ΔＶＢＬが最小のワーストケース）にてテストを行うことが望まれる。
【００１２】
しかしながら、
（ａ）チップ内の素子ばらつきによりＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）からメモリに到達する経路において各ポート間にスキュー（タイミングのずれ）が生じてしまうことと、
（ｂ）メモリ内部での物理的レイアウトに起因するワード線立ち上げの為の内部クロックのスキューが生じること、
等により、両方のポートのワード線を同一のタイミングで駆動することが出来ず、動作マージンが、ワーストにならない場合が発生する。以下では、この点について図面を参照してさらに詳細に説明する。
【００１３】
図１４に、図１３に示したＳＲＡＭセルを有するスタティック・メモリ回路のワード線の制御部の典型的な構成の一例を示す。図６には、入力されたクロック信号に基づき、ワード線の活性化のタイミング制御を行うクロック同期型のデュアルポート・スタティック・メモリ回路の構成の一例が示されている。
【００１４】
図１４を参照すると、（Ａ）、（Ｂ）のクロック端子に入力されたクロック信号ＣＬＫＡ、ＣＬＫＢは、バッファ１０１、１０２にそれぞれ入力され、バッファ１０１、１０２から、内部クロック信号ＩＣＬＡ、ＩＣＬＢがそれぞれ出力される。
【００１５】
ポートＡのワード線ＷＬＡを選択するアドレス選択信号（Ａ）（ロウアドレス）のＸＫＡ、ＸＥＡは、ポートＡ用のＸアドレスデコーダ（ロウアドレスデコーダ）のプリデコーダ（不図示）の出力である。
【００１６】
ポートＢのワード線ＷＬＢを選択するアドレス選択信号（Ｂ）（ロウアドレス）のＸＫＢ、ＸＥＢは、ポートＢ用のＸアドレスデコーダのプリデコーダ（不図示）の出力である。
【００１７】
アドレス選択信号（Ａ）のＸＫＡ、ＸＥＡを受けるＮＡＮＤ回路１０３と、ＮＡＮＤ回路１０３の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路１０３の出力をインバータ１０４で反転した信号をゲートに受けるＮＭＯＳトランジスタよりなるＣＭＯＳトランスファゲート１０５を備え、ＸＫＡ、ＸＥＡがともにＨＩＧＨのときＮＡＮＤ１０３の出力がＬＯＷとなるため、ＣＭＯＳトランスファゲート１０５がオンし、入力した内部クロック信号ＩＣＬＡを伝達出力し、インバータ１０７、反転バッファ（反転型のワードドライバ）１０８により、ワード線ＷＬＡを高電位に立ち上げる。ＸＫＡ、ＸＥＡがともにＨＩＧＨ以外の場合（いずれか一方はＬＯＷの場合）、ＮＡＮＤ回路１０３の出力はＨＩＧＨとなり、ＮＭＯＳトランジスタ１０６がオンし、インバータ回路１０７の入力をＬＯＷ固定とし、ワード線ＷＬＡはＬＯＷに設定される。なお、選択ワード線の活性化期間は、内部クロック信号ＩＣＬＡのＨＩＧＨパルス期間に対応する。ポートＢのアドレス選択信号（Ｂ）についても同様な構成とされる。
【００１８】
図１５は、ＢＩＳＴによるスタティック・メモリ回路のテストを説明するための図である。図１５において、ＩＯＡ、ＩＯＢは、ＳＲＡＭセルアレイ（ＳＲＡＭ  ＣＥＬＬ）のポートＡとポートＢのデータの書き込みと読み出しをそれぞれ行うライトアンプ（不図示）とセンスアンプ（不図示）等を備えている。制御部ＣＮＴＡ、ＣＮＴＢは、クロックＣＬＫＡ、ＣＬＫＢをそれぞれ受けポートＡとポートＢの選択ワード線のタイミング制御を行う。ＷＬＤＡ／Ｂは、ポートＡとポートＢのロウアドレスをそれぞれデコードするＸアドレスデコーダと、ポートＡとポートＢの選択ワード線をそれぞれ駆動するワードドライバを備えている。テスト時、ＢＩＳＴ２０２からのクロック信号は、クロック分配経路（クロックバッファ群２０３、２０４）を介して分配され、メモリ回路２０１のポートＡとポートＢのクロック端子ＣＬＫＡ、ＣＬＫＢに到達する。
【００１９】
この場合、ＢＩＳＴ２０２とメモリ回路２０１間の素子ばらつき等により、ポートＡ、ポートＢ間でクロックスキューが発生する。
【００２０】
また、メモリ回路２０１内の物理的なレイアウトによる、ポート間での内部クロックのスキューが発生する。例えばクロック端子ＣＬＫＡからワード線ＷＬＡへのクロックのパスは、クロック端子ＣＬＫＢからワード線ＷＬＢへのクロックのパスとパス長が相違しているため、内部クロックＩＣＬＡ、ＩＣＬＢ間でスキューが発生する。
【００２１】
このため、ポートＡのワード線ＷＬＡとポートＢのワード線ＷＬＢを同時に立ち上げて行うテストの実現は困難である。
【００２２】
また、ＢＩＳＴを用いず、ピン間スキュー等が校正されたテスタにてメモリデバイスをテストする場合にも、メモリ回路内の物理的なレイアウトによるポート間での内部クロックのスキュー、クロック端子（外部クロック端子）から半導体装置内のメモリ回路２０１のポートＡ、Ｂのクロック端子間のスキュー等により、同様な問題が生じる。
【００２３】
以上の通り、従来の複数のポートを有するセルを備えたメモリデバイスにおいては、テスト時に、複数のポートのワード線を同時に立ち上げるように制御することが困難となり、ワースト状態でのテストが出来なくなる。この結果、良否判定等の正確さ（測定精度）を制限し、製品歩留まり、信頼性等の向上を抑制する原因ともなる。
【００２４】
また、複数のポートのワード線の立ち上げのタイミングはスキュー等の影響を受け、複数のポートのワード線の立ち上げのタイミング差等を微調整することもできない。
【課題を解決するための手段】
【００２５】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。なお、以下の説明で括弧内の参照符号は本発明を明確とするために一例として示したものであって、本発明を限定するために解釈されるべきものでないことは勿論である。
【００２６】
本発明の第１の側面（アスペクト）に係る半導体記憶装置は、複数のポートを有するセルを備え、複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号に対応して複数のテスト制御信号を備えている。本発明においては、複数のポートが選択されたセルについて、前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態であり、残りの前記テスト制御信号が非活性状態であるときには、非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して、前記選択された複数のポートのワード線を活性化し、その際、前記１つのタイミング信号に応答して活性化される前記複数のポートのワード線の活性化のタイミングを、入力された遅延制御信号に基づき、可変に制御する回路を備えている。
【００２７】
本発明の他の側面に係る半導体記憶装置は、少なくとも第１、第２のポートのワード線に接続されるセルを備え、前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御するために用いられる第１、第２のクロック信号に対応して第１、第２のテスト制御信号を備えている。本発明においては、前記第１及び第２のポートが選択されたセルについて、前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して、前記第１のポートのワード線と前記第２のポートのワード線を活性化するように制御するとともに、前記第１のポートのワード線と前記第２のポートのワード線を、前記第１のクロック信号に応答して活性化するにあたり、入力された遅延制御信号に基づき、前記第１のポートのワード線と前記第２のポートのワード線を活性化のタイミングを可変に調整する回路を備えている。さらに、本発明においては、前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して、前記第１のポートのワード線と前記第２のポートのワード線を活性化するように制御するとともに、前記第１のポートのワード線と前記第２のポートのワード線を、前記第２のクロック信号に応答して活性化するにあたり、前記遅延制御信号に基づき、前記第１のポートのワード線と前記第２のポートのワード線を活性化のタイミングを可変に調整する回路を備えている。
【００２８】
本発明においては、前記第１及び第２のポートが選択されたセルについて、前記第１及び第２のテスト制御信号がともに非活性状態のときは、前記第１、第２のクロック信号に基づき、前記第１、第２のポートのワード線の活性化の制御がそれぞれ独立して行われる。
【００２９】
本発明においては、第１のクロック信号と第２のテスト制御信号とを入力し、前記第２のテスト制御信号が非活性状態のとき、前記第１のクロック信号を第１の内部クロック信号として出力し、前記第２のテスト制御信号が活性状態のとき、前記第１のクロック信号を伝達せず、前記第１の内部クロック信号を非活性状態に固定する第１の回路（１１、１２）と、
前記第２のクロック信号と前記第１のテスト制御信号とを入力し、前記第１のテスト制御信号が非活性状態のとき、前記第２のクロック信号を第２の内部クロック信号として出力し、前記第１のテスト制御信号が活性状態のとき、前記第２のクロック信号を伝達させず、前記第２の内部クロック信号を非活性状態に固定する第２の回路（１３、１４）と、
前記第１の回路（１１、１２）からの前記第１の内部クロック信号（ＩＣＬＡ）を受け、第１のポートのアドレス選択信号（ＸＫＡ、ＸＥＡ）が選択状態を示すとき、オンし、前記第１の内部クロック信号を伝達出力する第１のスイッチ（トランスファゲート）（１７）と、
前記第２の回路（１３、１４）からの前記第２の内部クロック信号（ＩＣＬＢ）を受け、第２のポートのアドレス選択信号（ＸＫＢ、ＸＥＢ）が選択状態を示すとき、オンし、前記第２の内部クロック信号を伝達出力する第２のスイッチ（２４）と、
前記第１のスイッチ（１７）の出力信号を共通に入力する第１、第３の可変遅延回路（３０、３２）と、
前記第２のスイッチ（２４）の出力信号を共通に入力する第２、第４の可変遅延回路（３１、３３）と、
前記第２のテスト制御信号（ＴＥＳＴＢ）と、前記第２のスイッチ（トランスファゲート）（２４）の出力を第３の可変遅延回路（３２）で遅延させた信号を入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第１の論理回路（１９）と、
前記第１の論理回路（１９）の出力信号と、前記第１のスイッチ（１７）の出力を第１の可変遅延回路（３０）で遅延させた信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第２の論理回路（２０）と、
前記第２の論理回路（２０）の出力信号を受け第１のポートのワード線を駆動する第１のワードドライバ（２１）と、
前記第１のテスト制御信号（ＴＥＳＴＡ）と、前記第１のスイッチ（１７）の出力を第４の可変遅延回路（３３）で遅延させた信号とを入力し、入力の一方又は両方が非活性状態のとき、非活性状態の信号を出力し、入力の両方が活性状態のとき、活性状態の信号を出力する第３の論理回路（２６）と、
前記第３の論理回路（２６）の出力信号と、前記第２のスイッチ（２４）の出力を第３の可変遅延回路（３２）で遅延させた信号とを入力し、入力の一方が非活性状態のとき、他方を出力する第４の論理回路（２７）と、
前記第４の論理回路の出力信号を受け第２のポートのワード線を駆動する第２のワードドライバ（２８）と、を備えている。
【００３０】
本発明において、前記第１の論理回路と前記第３の論理回路は、２入力ＡＮＤ回路よりなり、前記第２の論理回路と前記第４の論理回路は、２入力ＮＯＲ回路よりなり、前記第１のワードドライバと前記第２のワードドライバは、反転型ドライバよりなる。
【００３１】
本発明において、前記セルは、入力と出力とが第１、第２のノード（図１２のＮ１、Ｎ２）にて交差接続された２つのインバータ（Ｑ１、Ｑ２）、（Ｑ３、Ｑ４）と、前記第１のノード（Ｎ１）と第１、第２のポートのビット線（ＤＴＡ、ＤＴＢ）との間に挿入され、第１、第２のポートのワード線に制御端子がそれぞれ接続された第１、第２のアクセストランジスタ（Ｑ５、Ｑ６）と、前記第２のノード（Ｎ２）と第１、第２のポートのビット線の相補のビット線（ＤＢＡ、ＤＢＢ）との間に挿入され、前記第１、第２のポートのワード線に制御端子がそれぞれ接続された第３、第４のアクセストランジスタ（Ｑ７、Ｑ８）と、を含むスタティック型のセルからなる。
【００３２】
前記第１の側面の本発明において、前記タイミング信号として、入力されたクロック信号が用いられ、選択されたワード線は前記クロック信号に応答して活性化され、
同一ロウ上のワード線の立ち上げにおいて、第１、第２のポートのうち一方のポートのテスト制御信号が活性化された場合、他方のポートのワード線も、前記一方のポート側のワード線の立ち上がりのタイミングに応じて、同一タイミング又は異なるタイミングで駆動される。
【００３３】
本発明のさらに別の側面に係る方法は、
少なくとも第１、第２のポートのワード線に接続されるセルを備えた半導体記憶装置のテスト方法であって、
前記第１、第２のポートのワード線の活性化のタイミングをそれぞれ制御する第１、第２のクロック信号に対応して第１、第２のテスト制御信号を用意し、
第１、第２のポートが選択されたセルについて、
前記第１のテスト制御信号が活性状態であり、且つ、前記第２のテスト制御信号が非活性状態のときには、
前記第２のクロック信号をマスクし、前記第１のクロック信号に応答して、前記第１、第２のポートのワード線を、遅延設定信号に基づき設定された値にしたがって、同一又は異なるタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの読み出しを行い、
前記第２のテスト制御信号が活性状態であり、且つ、前記第１のテスト制御信号が非活性状態のときには、前記第１のクロック信号をマスクし、前記第２のクロック信号に応答して前記第１、第２のポートのワード線を、遅延設定信号に基づき設定された値にしたがって、同一又は異なるタイミングで立ち上げ、前記第１、第２のポートのビット線からセルデータの読み出しを行う。
【発明の効果】
【００３４】
本発明によれば、複数ポートが選択されたセルについて、異なるポートのワード線の活性化のタイミングの微調整を可能とし、マージンテスト等において、ワーストケースでのテストを可能とするとともにテストの精度を向上し、製品の歩留まり、信頼性の向上に貢献する。
【発明を実施するための最良の形態】
【００３５】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明の半導体記憶装置は複数のポートを有するセルを備え、さらに、複数のポートのワード線の活性化のタイミングをそれぞれ制御する複数のタイミング信号（例えばクロック信号、ＣＬＫＡ、ＣＬＫＢ）に対応して複数のテスト制御信号（ＴＥＳＴＡ、ＴＥＳＴＢ）を備え、複数のポートが選択されたセルについて、前記選択された複数のポートにそれぞれ対応する複数の前記テスト制御信号のうち１つの前記テスト制御信号が活性状態（イネーブル）であり、残りの前記テスト制御信号が非活性状態（ディスエーブル）のときには、非活性状態の前記テスト制御信号に対応するタイミング信号をマスクし、活性状態の１つの前記テスト制御信号に対応する１つのタイミング信号に応答して、前記選択された複数のポートのワード線（例えばＷＬＡ、ＷＬＢ）を活性化するように制御するものである。
【００３６】
本発明においては、遅延制御信号により、テスト制御信号が活性化している時に、一方のポートのワード線立ち上げタイミングと、他方のポートのワード線立ち上げタイミングとの間の時間差（遅延）を微調整可能としている。本発明において、この遅延の微調整は、半導体装置内部のＢＩＳＴ側から制御可能とされるか、又は、ユーザーロジック側から制御可能な構成とされる。
【００３７】
かかる本発明を、各ポートがＩ／Ｏポートとして機能するデュアルポート型クロック同期式スタティック・メモリ回路に適用した場合、同一ロウ上のワード線の立ち上げにおいて、第１、第２のポートのうち、一方のポートのテスト制御信号が活性状態（イネーブル）になった場合、他方のポートのワード線の活性化（立ち上がり）を、一方のポート側のワード線の活性化と、同一タイミング、又は、可変に設定されるタイミング差をもって行うように制御することができる。
【００３８】
本発明においては、一方のポートのテスト制御信号が活性状態（イネーブル）とされた場合は、他方のポートの内部クロックを立ち上げないように制御し、例えばＢＩＳＴ等によるメモリテスト時に、タイミング的に最も動作マージンが厳しい条件を含むタイミング・マージンテストを可能としている。複数ポートで同時に同一ロウ上をアクセスし、ポートＡ、Ｂのワード線が同時に立ち上がる時に、データ読み出しマージンが最も減少し、最低駆動電圧がワーストとなる。例えばポートＡのクロックのみでポートＡ、Ｂのワード線を同一タイミングで駆動し、さらにポートＡ、Ｂのワード線立ち上がりタイミングの微調整を行う構成をとることでＢＩＳＴからメモリに至るまでの各ポート間のクロックスキュー、及び、メモリ内部の物理的なレイアウトに起因する内部クロックスキューの影響を考慮することなく、ワースト条件を実現できる。さらに、本発明においては、ワード線の立ち上げのタイミング差を可変させてテストするマージンテスト等におけるテスト精度を向上させることができる。以下では、メモリセルが、図１２に示したデュアルポートＳＲＡＭセルからなり、ポートＡ、Ｂのワード線の立ち上がりにタイミング差を可変に挿入した上でテストを可能としている。なお、以下では、クロック信号に基づきワード線の活性化が制御されるクロック同期式スタティック・メモリ回路に、本発明を適用した実施例を説明する。
【実施例】
【００３９】
図１は、本発明の一実施例のワード線の活性化を制御する回路（Ｘアドレスデコーダとワードドライバ）の構成を示す図である。
【００４０】
図１を参照すると、クロック信号ＣＬＫＡを入力するクロック端子（Ａ）と、ポートＢのＴＥＳＴ用端子（ＴＥＳＴＢ）に入力が接続された２入力ＮＡＮＤ回路１１と、ＮＡＮＤ回路１１の出力を受ける反転バッファ１２とを備え、反転バッファ１２から内部クロックＩＣＬＡが出力される。
【００４１】
この回路の動作を説明すると、ポートＢ用のテスト制御信号ＴＥＳＴＢがＬＯＷのとき（ＮＡＮＤ回路１１においてテスト制御信号ＴＥＳＴＢの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１１は、ポートＡ用のクロック信号ＣＬＫＡを反転した信号を出力し、反転バッファ１２からクロック信号ＣＬＫＡと同相の内部クロック信号（Ａ）ＩＣＬＡが出力される。ポートＢ用のテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき、クロック信号ＣＬＫＡの値によらず、ＮＡＮＤ回路１１の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＡはマスクされる）、反転バッファ１２からの内部クロック信号ＩＣＬＡはＬＯＷ固定となる。
【００４２】
クロック信号ＣＬＫＢを入力するクロック端子（Ｂ）と、ポートＡのＴＥＳＴ用端子（ＴＥＳＴＡ）に入力が接続された２入力ＮＡＮＤ回路１３と、ＮＡＮＤ回路１３の出力を受ける反転バッファ１４とを備え、反転バッファ１４から内部クロックＩＣＬＢが出力される。
【００４３】
この回路の動作を説明すると、ポートＡ用のテスト制御信号ＴＥＳＴＡがＬＯＷのとき（ＮＡＮＤ回路１３においてテスト制御信号ＴＥＳＴＡの入力はＬＯＷでアクティブ）、ＮＡＮＤ回路１３は、ポートＢ用のクロック信号ＣＬＫＢを反転した信号を出力し、反転バッファ１４からクロック信号ＣＬＫＢと同相の内部クロック信号（Ｂ）ＩＣＬＢが出力される。ポートＡ用のテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき、クロック信号ＣＬＫＢの値によらず、ＮＡＮＤ回路１３の出力はＨＩＧＨ固定となり（クロック信号ＣＬＫＢはマスクされる）、反転バッファ１４からの内部クロック信号ＩＣＬＢはＬＯＷ固定となる。
【００４４】
さらに、ポートＡのワード線ＷＬＡの駆動を制御する回路として、ポートＡのアドレス選択信号（Ａ）であるＸＫＡ、ＸＥＡを受ける２入力ＮＡＮＤ回路１５と、ＮＡＮＤ回路１５の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路１５の出力をインバータ１６で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート１７と、ドレインがＣＭＯＳトランスファゲート１７の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路１５の出力に接続されたＮＭＯＳトランジスタ１８を備えている。さらに、ＣＭＯＳトランスファゲート１７の出力を入力する第１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０と、後述するＣＭＯＳトランジスタ２４の出力を入力する第２の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１と、を備えている。さらに、ポートＢのテスト制御信号ＴＥＳＴＢと、第２の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１の出力を入力として受ける２入力ＡＮＤ回路１９と、第１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０の出力とＡＮＤ回路１９の出力を入力として受ける２入力ＮＯＲ回路２０と、ＮＯＲ回路２０の出力を受ける反転型のワードドライバ２１と、を備えている。なお、アドレス選択信号（Ａ）のＸＫＡ、ＸＥＡは不図示のプリデコーダにいるＸアドレスのデコードの結果出力されるアドレス選択信号である。
【００４５】
この回路の動作を説明すると、ＸＫＡ、ＸＥＡがともにＨＩＧＨのとき、ＮＡＮＤ回路１５の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート１７はオンし、入力された内部クロック信号ＩＣＬＡを伝達出力する。ＸＫＡ、ＸＥＡの少なくとも１つがＬＯＷのとき（当該セルのポートＡのアドレス非選択のとき）、ＮＡＮＤ回路１５の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート１７はオフし、ＮＭＯＳトランジスタ１８がオンし、ＣＭＯＳトランスファゲート１７の出力はＬＯＷレベルとされる。
【００４６】
例えばポートＢのテスト制御信号ＴＥＳＴＢがＬＯＷのとき、ＡＮＤ回路１９の出力はＬＯＷとなり、ＮＯＲ回路２０は、ＣＭＯＳトランスファゲート１７の出力を第１の可変遅延回路３１で遅延させた信号を反転した信号を反転型のワードドライバ２１に供給する。
【００４７】
一方、ポートＢのテスト制御信号ＴＥＳＴＢがＨＩＧＨのとき（このときＩＣＬＡはＬＯＷ固定）、ＮＯＲ回路２０は、ＡＮＤ回路１９の出力を反転した信号を反転型ワードドライバ２１に供給する。反転型のワードドライバ２１は、ＮＯＲ回路２０からのＬＯＷパルス（ＩＣＬＢを第２の可変遅延回路３１で遅延させた信号の逆相信号）を受け、ワード線ＷＬＡを駆動する。
【００４８】
さらに、ポートＢのワード線ＷＬＢの駆動を制御する回路として、ポートＢのアドレス選択信号（Ｂ）であるＸＫＢ、ＸＥＢを受ける２入力ＮＡＮＤ回路２２と、ＮＡＮＤ回路２２の出力をゲートに受けるＰＭＯＳトランジスタとＮＡＮＤ回路２２の出力をインバータ２３で反転した信号をゲートに受けるＮＭＯＳトランジスタからなるＣＭＯＳトランスファゲート２４と、ドレインがＣＭＯＳトランスファゲート２４の出力に接続されソースが電源ＶＳＳに接続され、ゲートがＮＡＮＤ回路２２の出力に接続されたＮＭＯＳトランジスタ２５を備えている。さらに、ＣＭＯＳトランスファゲート２４の出力を入力する第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３２と、ＣＭＯＳトランジスタ１７の出力を入力する第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３３と、を備えている。さらに、ポートＡのテスト制御信号ＴＥＳＴＡと、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３３の出力を入力として受ける２入力ＡＮＤ回路２６と、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３２の出力とＡＮＤ回路１９の出力を入力として受ける２入力ＮＯＲ回路２０と、ＮＯＲ回路２０の出力を受ける反転型のワードドライバ２１と、を備えている。なお、アドレス選択信号（Ｂ）のＸＫＢ、ＸＥＢは不図示のプリデコーダにいるＸアドレスのデコードの結果出力されるアドレス選択信号である。
【００４９】
この回路の動作を説明すると、ＸＫＢ、ＸＥＢがともにＨＩＧＨのとき、ＮＡＮＤ回路２２の出力はＬＯＷとなり、ＣＭＯＳトランスファゲート２４はオンし、入力された内部クロック信号ＩＣＬＢを伝達出力する。ＸＫＢ、ＸＥＢの少なくとも１つがＬＯＷのとき（当該セルのポートＢのアドレス非選択のとき）、ＮＡＮＤ回路２２の出力はＨＩＧＨとなり、ＣＭＯＳトランスファゲート２４はオフし、ＮＭＯＳトランジスタ２５がオンし、ＣＭＯＳトランスファゲート２４の出力はＬＯＷレベルとされる。
【００５０】
例えばポートＡのテスト制御信号ＴＥＳＴＡがＬＯＷのとき、ＡＮＤ回路２６の出力はＬＯＷとなり、ＮＯＲ回路２７は、ＣＭＯＳトランスファゲート２４の出力を第３の可変遅延回路３２で遅延させた信号を反転した信号を反転型のワードドライバ２８に供給する。
【００５１】
一方、ポートＡのテスト制御信号ＴＥＳＴＡがＨＩＧＨのとき（このときＩＣＬＢはＬＯＷ固定）、ＮＯＲ回路２７は、ＡＮＤ回路２６の出力を反転した信号を反転型のワードドライバ２１に供給する。反転型のワードドライバ２８は、ＮＯＲ回路２７からのＬＯＷパルス（ＩＣＬＡを第４の可変遅延回路３３で遅延させた信号の逆相信号）を受け、ワード線ＷＬＢを駆動する。
【００５２】
なお、通常動作時、あるいは、テスト時においてもポートＡ、Ｂの同時ＲＥＡＤテストを行う場合以外は、テスト制御信号ＴＥＳＴＡ、ＴＥＳＴＢはともにＬＯＷレベルに設定され、ＩＣＬＡ、ＣＭＯＳトランスファゲート１７、第１の可変遅延回路３０、ＮＯＲ回路２０を介してワード線ＷＬＡの活性化のタイミングが制御され、また、ＩＣＬＢ、ＣＭＯＳトランスファゲート２４、第３の可変遅延回路３２、ＮＯＲ回路２７を介してワード線ＷＬＢの活性化のタイミングが制御される（ＷＬＡとは独立に制御される）。テスト制御信号ＴＥＳＴＡ、ＴＥＳＴＢをともにＨＩＧＨとすることは禁じられる。
【００５３】
本実施例において、第１の可変遅延回路３０と第３の可変遅延回路３２は同一構成（Ｄｅｌａｙ  Ｂｏｘ１）とされ、通常動作時、遅延時間は同一遅延量に設定される。
【００５４】
本実施例において、第２の可変遅延回路３１と第４の可変遅延回路３３は同一構成（Ｄｅｌａｙ  Ｂｏｘ２）とされる。
【００５５】
第１乃至第４の可変遅延回路３０〜３４は、遅延デコーダ（ｄｅｌａｙ  ｄｅｃｏｒｄｅｒ）２９の出力信号Ｄ０〜Ｄｍを受けて、遅延時間が可変に設定される。遅延デコーダ２９には、例えば外部端子ＤＬＹ０〜ＤＬＹｎに入力される遅延制御信号が入力され、入力した信号を復号して出力信号Ｄ０〜Ｄｍを出力する。なお、図１では、端子ＤＬＹ０〜ＤＬＹｎのｎを２とし（３ビット信号）、Ｄ０〜Ｄｍのｍを６としている（７ビット信号）が、本発明がかかる構成に制限されるものでないことは勿論である。
【００５６】
図２、図３に、図１の遅延デコーダ２９の回路構成例を示す。図２に示した回路構成は、３入力ＮＡＮＤ回路とインバータ回路ＩＮＶと、反転型のバッファＢＵＦを備えて構成される。図６のＤＬＹ０、ＤＬＹ１、ＤＬＹ２とＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６の真理値表の回路を実現している。一例として、Ｄ０＝ＮＯＴ（ＮＡＮＤ（ＤＬＹ０、ＤＬＹ１、ＤＬＹ２））で与えられ、（ＤＬＹ０、ＤＬＹ１、ＤＬＹ２）＝（１、１、１）のときＤ０＝１（論理１）となる。
【００５７】
図３に示した回路構成は、図７のＤＬＹ０、ＤＬＹ１、ＤＬＹ２とＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６の真理値表の回路を実現している。図３に示した回路構成は、３入力ＮＡＮＤ回路とインバータ回路ＩＮＶと、反転型のバッファＢＵＦを備えて構成される。一例として、Ｄ０＝ＮＯＴ（ＮＡＮＤ（ＤＬＹ０、ＤＬＹ１、ＮＯＴ（ＤＬＹ２）））で与えられ、（ＤＬＹ０、ＤＬＹ１、ＤＬＹ２）＝（１、１、０）のときＤ０＝１（論理１）となる。
【００５８】
図４（Ａ）は、図１の第１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０と第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３２の構成例を示す図である。これらは同一の構成（Ｄｅｌａｙ  Ｂｏｘ１）であり、遅延デコーダ２９からの７ビット信号Ｄ０−Ｄ６のうちの上位４ビットＤ３、Ｄ４、Ｄ５、Ｄ６を入力し、遅延時間が可変に設定される。
【００５９】
図４（Ａ）に示した回路構成は、図１の遅延デコーダ２９として、図２の回路構成を用いた場合の第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の回路構成の一例を示す図である。図４（Ａ）の回路は、図６のＤ３、Ｄ４、Ｄ５、Ｄ６とＤｅｌａｙ  Ｂｏｘ１の遅延量との関係を実現している。信号Ｄ３、Ｄ４、Ｄ５、Ｄ６と、入力端子ＩＮからの入力信号を入力する２入力ＮＡＮＤゲートＧ３、Ｇ４、Ｇ５、Ｇ６は、信号Ｄ３、Ｄ４、Ｄ５、Ｄ６のうち、ＨＩＧＨレベルの信号に対応するＮＡＮＤゲートが、入力信号ＩＮの反転信号を出力するインバータとして機能し、反転信号をＮＡＮＤゲートＧ１１、Ｇ１２、Ｇ１３、Ｇ１４のうち対応するＮＡＮＤゲートに入力し、該入力信号は、当該ＮＡＮＤゲートから後段の遅延回路を伝播し、正転型のバッファＢＵＦから出力端子ＯＵＴに出力される。２入力ＮＡＮＤゲートＧ３、Ｇ４、Ｇ５、Ｇ６のうち、ＬＯＷレベルの信号を入力するＮＡＮＤゲートの出力はＨＩＧＨレベル固定となり、入力端子ＩＮからの信号をマスクする。
【００６０】
図４（Ａ）において、例えばＤ６がＨＩＧＨでＤ３−Ｄ５がＬＯＷの場合、ゲートＧ６が開き、ＩＮからの入力信号はゲートＧ６、ゲートＧ１４を経由してバッファＢＵＦから出力端子ＯＵＴに出力される。このときの遅延量を０とする。図４（Ａ）において、Ｄ５がＨＩＧＨで他がＬＯＷの場合、ゲートＧ５が開き、ＩＮからの入力信号はゲートＧ５、Ｇ１３、インバータ列Ｉ４、ゲートＧ１４を経由してバッファＢＵＦから出力端子ＯＵＴに出力される。信号が入力端子ＩＮに入力されてから出力端子ＯＵＴに出力されるまでの伝搬遅延時間を、遅延量をαとする。遅延量α（単位遅延量）は、３段のインバータからなるインバータ列Ｉ４とＮＡＮＤゲートＧ１４（ＮＡＮＤゲートＧ６からＨＩＧＨ出力を受け、インバータとして機能する）の遅延時間の和に対応している。インバータ列Ｉ１、Ｉ２、Ｉ３、Ｉ４の遅延時間は同一とする。
【００６１】
同様にして、図４（Ａ）において、例えばＤ４がＨＩＧＨで他がＬＯＷの場合、ゲートＧ４が開き、ＩＮからの入力信号はゲートＧ１２、インバータ列Ｉ３、ゲートＧ１３、インバータ列Ｉ４、ゲートＧ１４を経由してバッファＢＵＦから出力端子ＯＵＴに出力され、遅延量は２α（インバータ列Ｉ３とゲートＧ１３の遅延量αとインバータ列Ｉ４とゲートＧ１４の遅延量αの和に対応）となる。Ｄ３がＨＩＧＨで他がＬＯＷの場合、ゲートＧ３が開き、ＩＮからの入力信号はゲートＧ１１、インバータ列Ｉ２、ゲートＧ１２、インバータ列Ｉ３、ゲートＧ１３、インバータ列Ｉ４、ゲートＧ１４を経由してバッファＢＵＦから出力端子ＯＵＴに出力され、遅延量は３αとなる（インバータ列Ｉ２とゲートＧ１２の遅延量α、インバータ列Ｉ３とゲートＧ１３の遅延量α、インバータ列Ｉ４のゲートＧ１３の遅延量αの和に対応）。Ｄ３、Ｄ４、Ｄ５、Ｄ６がＬＯＷの場合、ゲートＧ３、Ｇ４、Ｇ５、Ｇ６は閉じ、ＩＮからの入力信号はインバータ列Ｉ１、ゲートＧ１１、インバータ列Ｉ２、ゲートＧ１２、インバータ列Ｉ３、ゲートＧ１３、インバータ列Ｉ４、ゲートＧ１４を経由してバッファＢＵＦから出力端子ＯＵＴに出力され、遅延量は４α（インバータ列Ｉ１とゲートＧ１１の遅延量α、インバータ列Ｉ２とゲートＧ１２、インバータ列Ｉ３とゲートＧ１３、インバータ列Ｉ４とゲートＧ１４の遅延量αの和に対応）となる。
【００６２】
図４（Ｂ）に示した回路構成は、図１の遅延デコーダ２９として、図２の回路構成を用いた場合の第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の回路構成の一例を示す図である。図４（Ｂ）の回路は、図６のＤ０、Ｄ１、Ｄ２とＤｅｌａｙ  Ｂｏｘ２の遅延量との関係を実現している。図４（Ｂ）の回路では、ＮＡＮＤゲートＧ６にはＧＮＤレベルが入力され、その出力はＨＩＧＨ固定とされる。Ｄ０、Ｄ１、Ｄ２が全てＬＯＷのとき、ＮＡＮＤゲートＧ２、Ｇ１、Ｇ０の出力はＨＩＧＨ固定となり、ＩＮからの入力信号に、インバータ列＋ＮＡＮＤゲートの各４段分の遅延量４αが付加されて、バッファＢＵＦから出力端子ＯＵＴに出力される。Ｄ２がＨＩＧＨのとき、ゲートＧ２が開き、ＩＮからの入力信号は、ゲートＧ２、ゲートＧ１１、インバータ列Ｉ２、ゲートＧ１２、インバータ列Ｉ３、ゲートＧ１３、インバータ列Ｉ４、ゲートＧ１４を介してバッファＢＵＦから出力端子ＯＵＴに出力され、遅延量は３αとなる。Ｄ１がＨＩＧＨのとき、ゲートＧ１が開き、ゲートＧ１２、インバータ列Ｉ３、ゲートＧ１３、インバータ列Ｉ４、ゲートＧ１４を介してバッファＢＵＦから出力端子ＯＵＴに出力され、遅延量は２αとなる。Ｄ０がＨＩＧＨのとき、ゲートＧ０が開き、ＩＮからの入力信号は、ゲートＧ０、ゲート１３、インバータ列Ｉ４、ゲートＧ１４を介して出力され、遅延量はαとなる。
【００６３】
図４（Ａ）の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）の遅延量と図４（Ｂ）の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）の遅延量が互いに等しいとき、ポートＡ、Ｂのワード線の立ち上げのタイミング差は０であり、遅延時間はない。
【００６４】
なお、図４（Ａ）の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）におけるバッファＢＵＦと、図４（Ｂ）の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）におけるバッファＢＵＦの遅延時間は、図１の構成において、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの立ち上がりのタイミングにおいて、可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）と可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）のバッファＢＵＦの時間差が相殺されるため、図６において、単位遅延量αとして、考慮されていない。
【００６５】
また、本実施例では、説明の簡単のため、例えば図４（Ａ）において、Ｄ６がＨＩＧＨで他がＬＯＷとされ、ＩＮ→ゲートＧ６→ゲートＧ１４→バッファＢＵＦ→ＯＵＴの経路が選択されたときの遅延量を０としているが、ゲートＧ６、Ｇ１４、バッファＢＵＦの伝搬遅延時間（典型値）を考慮して、マージンテストを行うようにしてもよいことは勿論である。以下の図５についても同様のことがいえる。
【００６６】
図５（Ａ）は、図１の遅延デコーダ２９として図３の回路構成を用いた場合の第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の構成例を示す図である。図５（Ａ）に示した回路は、図７のＤ０−Ｄ６と可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）の遅延量との関係を実現している。信号Ｄ０−Ｄ６と端子ＩＮからの信号を入力として受ける２入力ＮＡＮＤゲートＧ０−Ｇ６は、信号Ｄ０−Ｄ６のうちＨＩＧＨレベルの信号に対応するＮＡＮＤゲートが入力信号の反転信号を出力し、ＮＡＮＤゲートＧ１１−Ｇ１７のうち対応するＮＡＮＤゲートに入力し、入力信号は当該ＮＡＮＤゲートから後段の遅延回路を伝播し、正転型のバッファＢＵＦから出力端子ＯＵＴに出力される。２入力ＮＡＮＤゲートＧ０−Ｇ６のうち、ＬＯＷレベルの信号を入力するゲートの出力はＨＩＧＨレベル固定となり、入力端子ＩＮからの信号をマスクする。
【００６７】
図５（Ａ）において、
Ｄ６がＨＩＧＨで他はＬＯＷの場合、遅延量は０、
Ｄ５がＨＩＧＨで他はＬＯＷの場合、遅延量はα、
Ｄ４がＨＩＧＨで他はＬＯＷの場合、遅延量は２α、
Ｄ３でＨＩＧＨで他はＬＯＷの場合、遅延量は３α、
Ｄ２がＨＩＧＨで他はＬＯＷの場合、遅延量は４α、
Ｄ１がＨＩＧＨで他はＬＯＷの場合、遅延量は５α、
Ｄ０がＨＩＧＨで他はＬＯＷの場合、遅延量は６α、
Ｄ０−Ｄ６が全てＬＯＷ場合、遅延量は７α
となる。
【００６８】
図５（Ｂ）の回路ではＮＡＮＤゲートＧ０、Ｇ１、Ｇ４、Ｇ５、Ｇ６にはＧＮＤレベルが入力され、その出力はＨＩＧＨ固定とされる。ＮＡＮＤゲートＧ２には、電源レベルと入力信号が入力され、ゲートＧ１２が開き、入力信号はＮＡＮＤゲートＧ２、ＮＡＮＤゲートＧ１３、インバータ列Ｉ４、ＮＡＮＤゲートＧ４、インバータ列Ｉ５、ＮＡＮＤゲートＧ１５、インバータ列Ｉ６、ＮＡＮＤゲートＧ１６、インバータ列Ｉ７、ＮＡＮＤゲートＧ１８７を介して出力され、その遅延量は常に４αとなる。
【００６９】
図６は、図１の遅延デコーダ２９として図２の構成を用い、図１の第１、第３の可変遅延回路３０、３２として、図４（Ａ）の構成を用い、図１の第２、第４の可変遅延回路３１、３３として、図４（Ｂ）の構成を用いた場合の動作を説明する図である。
【００７０】
（ａ）の場合、通常モードであり（ＴＥＳＴＡ、ＴＥＳＴＢはともにＬＯＷレベル）、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は０であり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の出力は用いられないため（通常モード時、ＡＮＤ回路１９、２６がＬＯＷレベル固定）、遅延は「Ｄｏｎ’ｔ  Ｃａｒｅ」である。
【００７１】
（ｂ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量はαであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αであり、ポートＡのワード線が３αだけポートＢのワード線よりも先に立ちあがる。
【００７２】
（ｃ）、（ｄ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は２α、３αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αである。このため、ポートＡのワード線がそれぞれ２α、αだけポートＢのワード線よりも先に立ちあがる。
【００７３】
（ｅ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は４αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αである。ポートＡのワード線がポートＢのワード線と同一タイミングで立ちあがる（ＴＥＳＴ時のデフォルト設定である）。
【００７４】
（ｆ）、（ｇ）、（ｈ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は４αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は３α、２α、αである。このため、ポートＢのワード線がそれぞれ３α、２α、αだけポートＡのワード線よりも先に立ちあがる。
【００７５】
図７は、図１の遅延デコーダ２９として図３の構成を用い、図１の第１、第３の可変遅延回路３０、３２として、図５（Ａ）の構成を用い、図１の第２、第４の可変遅延回路３１、３３として、図５（Ｂ）の構成を用いた場合の動作を説明する図である。
【００７６】
（ａ）の場合、通常モードであり（ＴＥＳＴＡ、ＴＥＳＴＢはともにＬＯＷレベル）、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は０であり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の出力は用いられないため（通常モード時、ＡＮＤ回路１９、２６がＬＯＷレベル固定）、遅延は「Ｄｏｎ’ｔ  Ｃａｒｅ」である。
【００７７】
（ｂ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量はαであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αであり、ポートＡのワード線が３αだけポートＢのワード線よりも先に立ちあがる。
【００７８】
（ｃ）、（ｄ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は２α、３αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αである。このため、ポートＡのワード線がそれぞれ２α、αだけポートＢのワード線よりも先に立ちあがる。
【００７９】
（ｅ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は４αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αである。ポートＡのワード線がポートＢのワード線と同一タイミングで立ちあがる（ＴＥＳＴ時のデフォルト設定である）。
【００８０】
（ｆ）、（ｇ）、（ｅ）の場合、ＴＥＳＴモードであり、第１、第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０、３２の遅延量は５α、６α、７αであり、第２、第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１、３３の遅延量は４αである。このため、ポートＢのワード線がそれぞれ３α、２α、αだけポートＡのワード線よりも先に立ちあがる。
【００８１】
図８は、図１に示した本実施例のタイミング動作を説明する図である。以下、図８を参照して、図１の回路の動作を説明する。
【００８２】
＜独立動作＞
ＴＥＳＴＡ、ＴＥＳＴＢがともにＬＯＷのときは（図８の「独立動作」参照）、ＮＡＮＤ回路１１、１３はそれぞれ、ＣＬＫＡ、ＣＬＫＢを反転した信号を出力し、ＩＣＬＡ、ＩＣＬＢには、ＣＬＫＡ、ＣＬＫＢと同相の内部クロック信号が出力される。
【００８３】
ＴＥＳＴＢがＬＯＷであるため、ＡＮＤ回路１９の出力はＬＯＷ固定であり、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、第１の可変遅延回路３０から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、クロックＩＣＬＡ、したがってＣＬＫＡに同期して活性化される。
【００８４】
またＴＥＳＴＡがＬＯＷであるため、ＡＮＤ回路２６の出力はＬＯＷ固定であり、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、第３の可変遅延回路３２から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってＣＬＫＢに同期して活性化される。すなわち、ポートＡとポートＢのワード線は互いに独立に制御される。
【００８５】
＜Ａポートテスト＞
ＴＥＳＴＡがＨＩＧＨ、ＴＥＳＴＢがＬＯＷのとき（図８の「Ａポートテスト」参照）、ＮＡＮＤ回路１３の出力はクロック端子ＣＬＫＢの値によらず、ＨＩＧＨとなり、ＩＣＬＢはＬＯＷ固定となる。ＡＮＤ回路１９の出力はＬＯＷ固定であるため、ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、第１の可変遅延回路３０から出力されるＩＣＬＡの反転信号を出力し、ポートＡのワード線（Ａ）ＷＬＡは、クロックＩＣＬＡ、したがってＣＬＫＡ又はＣＬＫＡを遅延させた信号に同期して活性化される。また、ＩＣＬＢはＬＯＷ固定である。ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、ＡＮＤ回路２６の反転信号を出力し、第４の可変遅延回路３３の出力（ＩＣＬＡ）がＨＩＧＨのとき、ＴＥＳＴＡと第４の可変遅延回路３３の出力を受けるＡＮＤ回路２６はＨＩＧＨとなり、ワードドライバ２８はワード線ＷＬＢをＨＩＧＨとする。すなわち、ＷＬＢは、ＷＬＡと同時、又は第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３３と第１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０との設定遅延量に応じた遅れをもって、立ち上がり、ポートＡのビット線対ＤＴＡ／ＤＢＡとポートＢのビット線対ＤＴＢ／ＤＢＢに読み出しデータが出力される。第４の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３３と第１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３０の遅延量を４αとした場合、同時ＲＥＡＤのワーストケース条件となる。
【００８６】
＜Ｂポートテスト＞
ＴＥＳＴＢがＨＩＧＨ、ＴＥＳＴＡがＬＯＷのとき（図８の「Ｂポートテスト」参照）、ＮＡＮＤ回路１１の出力はクロック端子ＣＬＫＡの値によらず、ＨＩＧＨとなり、ＩＣＬＡはＬＯＷ固定となる。ＡＮＤ回路２６の出力はＬＯＷ固定であるため、ＸＫＢ、ＸＥＢがＨＩＧＨのとき、ＮＯＲ回路２７は、第３の可変遅延回路３２から出力されるＩＣＬＢの反転信号を出力し、ポートＢのワード線（Ｂ）ＷＬＢは、クロックＩＣＬＢ、したがってＣＬＫＢ又はＣＬＫＢを遅延させた信号に同期して活性化される。また、ＩＣＬＡはＬＯＷ固定である。ＸＫＡ、ＸＥＡがＨＩＧＨのとき、ＮＯＲ回路２０は、ＡＮＤ回路１９の反転信号を出力し、第２の可変遅延回路３１の出力（ＩＣＬＢ）がＨＩＧＨのとき、ＡＮＤ回路１９はＨＩＧＨとなり、ワードドライバ２１はワード線ＷＬＡをＨＩＧＨとする。すなわち、ＷＬＡはＷＬＢと同時又は第２の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１と第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３２との設定遅延量に応じた遅れをもって、立ち上がり、ポートＢのビット線対ＤＴＢ／ＤＢＢとポートＡのビット線対ＤＴＡ／ＤＢＡに読み出しデータが出力される。第２の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）３１と第３の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）３２の遅延量を４αとした場合、同時ＲＥＡＤのワーストケース条件となる。
【００８７】
このように、本実施例においては、同一ロウ上のワード線の立ち上げの制御において、一方のポートのテスト制御信号及び他方のポートのワード線立ち上げ信号との論理を追加し、一方のポートのテスト制御信号がイネーブルになった場合、他方のポート側のワード線も、一方のポート側のワード線の立ち上がりと全く同一又は所定のラグ、リード時間をもった信号遷移タイミングで駆動する。他方のワード線駆動を阻害しないよう、一方のポートのテスト制御信号と外部から入力された他方のポートのクロック信号との論理を取り、一方のポートのテスト制御信号がイネーブル（ＨＩＧＨ）になった場合は、他方のポートの内部クロックを出力しないようにしている。
【００８８】
図９は、前記した実施例の半導体装置のテスト方法の実施例を説明する流れ図である。図９（Ａ）は、ＢＩＳＴ側で可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を制御する例を示している。ＴＥＳＴモードイネーブルとし、テスト制御信号ＴＥＳＴＡを活性化（ＨＩＧＨレベル）させる（ＴＥＳＴＢはＬＯＷ）（ステップＳ１１）。ポートＡ側のテスト（ポートＡとポートＢのワード線を同時に立ち上げる）。そして、ＡポートとＢポートのワード線の同時立ち上げにおいて、可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を順次可変させ、ポートＡとポートＢのワード線の同時立ち上げによるＲＥＡＤを行う（ステップＳ１２）。遅延（Ｄｅｌａｙ）時間の設定として、ポートＡのワード線の立ち上がり（活性化）とポートＢのワード線の立ち上がり（活性化）のタイミング差を、−３α、−２α、−α、０、α、２α、３αと、順次増加するよう（incremental）に、可変させていってもよい。
【００８９】
次に、テスト制御信号ＴＥＳＴＢを活性化（ＨＩＧＨレベル）させる（ＴＥＳＴＡはＬＯＷ）（ステップＳ１３）。ポートＡ側のテスト（ポートＡとポートＢのワード線を同時に立ち上げる）。そして、ポートＡとポートＢのワード線の同時立ち上げにおいて可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を順次可変させ、ポートＡとポートＢのワード線の同時に立ち上げによるＲＥＡＤを行う（ステップＳ１４）。遅延時間の設定として、ポートＡのワード線の立ち上がり（活性化）とポートＢのワード線の立ち上がり（活性化）のタイミング差を、−３α、−２α、−α、０、α、２α、３αと、順次増加するよう（incremental）に、可変させていってもよい。
【００９０】
図９（Ｂ）は、可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を、ユーザ（ユーザロジック又はテスタ）側で制御する例を示している。ＴＥＳＴモードイネーブルとし、テスト制御信号ＴＥＳＴＡを活性化（ＨＩＧＨレベル）させる（ＴＥＳＴＢはＬＯＷ）（ステップＳ２１）。ポートＡ側のテストを行う（ポートＡとポートＢのワード線を同時に立ち上げる）（ステップＳ２２）。次に、テスト制御信号ＴＥＳＴＢを活性化（ＨＩＧＨレベル）させる（ＴＥＳＴＡはＬＯＷ）（ステップＳ２３）。ポートＡ側のテストを行う（ポートＡとポートＢのワード線を同時に立ち上げる）（ステップＳ２４）。本実施例では、ポートＡ、Ｂのワード線の同時立ち上げにおいて、可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を、ステップＳ２１に戻るたびに、順次可変させ、ポートＡ、Ｂのワード線の立ち上げのタイミングを微調整してＲＥＡＤを行う。その際、遅延時間の設定として、ポートＡのワード線の立ち上がり（活性化）とポートＢのワード線の立ち上がり（活性化）のタイミング差を、−３α、−２α、−α、０、α、２α、３αと、順次増加するよう（incremental）に、可変させていってもよい。
【００９１】
図１０は、本発明の一実施例の動作を説明するための図である。図１０は、ＢＩＳＴ側で可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を制御する例を示している。注目ポートのテスト制御信号を活性状態（イネーブル）にして注目ポートにクロックを入力し、注目ポートのワード線の駆動と共に、同一ロウ上の他方のポートのワード線も同じタイミングで駆動させて注目ポートのリード動作を行う。この際、他方のポートにクロックが入力されていても他方のポートでのワード線の駆動を阻害しないように、他方のポートでの内部クロック信号はＬＯＷ固定とされる。
【００９２】
図１０を参照すると、ＢＩＳＴ２からクロック信号ＣＬＫＡとテスト制御信号ＴＥＳＴＡが、クロックバッファ４、信号バッファ６を介してメモリ回路１のポートＡの端子ＣＬＫＡ、ＴＥＳＴＡに供給され、ＢＩＳＴ２からクロック信号ＣＬＫＢとテスト制御信号ＴＥＳＴＢが、クロックバッファ３、信号バッファ５を介してメモリ回路１のポートＢの端子ＣＬＫＢ、ＴＥＳＴＢに供給される。
【００９３】
図１０に示す例では、選択セルのポートＡ、Ｂを同一タイミングで立ち上げる場合、ＴＥＳＴＡをＨＩＧＨとし、ＴＥＳＴＢをＬＯＷとし、ポートＡ用のクロックＣＬＫＡを用いて、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢを同時に立ち上げる（単一クロックのみをテスト時に使用し、他ポートＢの内部クロックによるワード線駆動を遮断する）。
【００９４】
ＢＩＳＴ２からの遅延制御信号は信号バッファ７を介してＤＬＹ端子に供給され、図１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を設定する。この遅延時間の設定により、Ａ、Ｂポートのワード線の立ち上がりのタイミング差（０も含む）を微調整することができる。
【００９５】
本実施例によれば、同一のクロック（ポートＡのクロック端子ＣＬＫＡからのクロック）がワード線ＷＬＡ、ＷＬＢの駆動を制御する回路（図１参照）へ供給されるため、メモリ回路１内の物理的なレイアウトによる、ポート間での内部クロックのスキューが存在しても、その影響を受けることはなく、図１３（Ｃ）に示したタイミングでワード線ＷＬＡ、ＷＬＢを立ち上げることができる（両ポートのワード線を同一タイミングで立ち上げる）。
【００９６】
すなわち、両ポートの同時ＲＥＡＤにおいて、同一クロックでポートＡ、Ｂのワード線を駆動するため、ＢＩＳＴ２とメモリ回路１間の素子ばらつき等により、ポートＡ、ポートＢ間でクロックスキューは問題とならない。また、メモリ回路１内の物理的なレイアウトによる、ポート間での内部クロックのスキューの影響は受けない。さらに、同一クロックでポートＡ、Ｂのワード線を駆動しながら、ＤＬＹ端子からの設定により、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢの立ち上がりタイミングを微調整することができる。
【００９７】
図１１は、本発明の別の実施例の動作を説明するための図である。図１１は、テスタ（ユーザ）で、図１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を制御する例を示している。
【００９８】
図１１を参照すると、ＢＩＳＴ２からクロック信号ＣＬＫＡとテスト制御信号ＴＥＳＴＡが、クロックバッファ４、信号バッファ６を介してメモリ回路１のポートＡの端子ＣＬＫＡ、ＴＥＳＴＡに供給され、ＢＩＳＴ２からクロック信号ＣＬＫＢとテスト制御信号ＴＥＳＴＢが、クロックバッファ３、信号バッファ５を介してメモリ回路１のポートＢの端子ＣＬＫＢ、ＴＥＳＴＢに供給される。
【００９９】
図１１に示す例では、選択セルのポートＡ、Ｂを同一タイミングで立ち上げる場合、ＴＥＳＴＡをＨＩＧＨとし、ＴＥＳＴＢがＬＯＷとし、ポートＡ用のクロックＣＬＫＡを用いて、ポートＡ、Ｂのワード線ＷＬＡ、ＷＬＢを同時に立ち上げる（単一クロックのみをテスト時に使用し、他ポートＢの内部クロックによるワード線駆動を遮断する）。
【０１００】
ユーザ制御（例えばテスタ）８からの遅延制御信号９はＤＬＹ端子に供給され、図１の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延時間を設定する。この遅延時間の設定により、Ａ、Ｂポートのワード線の活性化のタイミング差を微調整することができる。メモリ回路１内の物理的なレイアウトによる、ポート間での内部クロックのスキューが存在しても、その影響を受けることはなく、図１３（Ｃ）に示したタイミングでワード線ＷＬＡ、ＷＬＢを立ち上げることができる（両ポートのワード線を同一タイミングで立ち上げる）。
【０１０１】
上記した本実施例によれば、以下のような作用効果を奏する。
【０１０２】
・製品出荷前のテストにて最も動作マージンが厳しい条件でメモリ回路をテストすることによる、製品出荷後の不良発生率の低減する。
【０１０３】
・製品出荷前のテストにて、適切なテスト規格の設定が出来ることによる、歩留まりを向上する。
【０１０４】
・複数ポートのワード線の立ち上げの制御において、遅延制御信号を入力することにより、一方のポートのワード線の立ち上げのタイミングと、他方のポートのワード線の立ち上げのタイミングを微調整することができる。すなわち、同一クロックでＡ、Ｂポートのワード線を駆動しながら、ＤＬＹ端子からの設定により、Ａ、Ｂポートのワード線の立ち上げのタイミング差（０も含む）を微調整することができるため、タイミングマージン試験等のテスト精度を向上することができる。
【０１０５】
上記実施例では、図１２を参照して説明したデュアルポートＳＲＡＭセルを備えたクロック同期式スタティック・メモリ回路（ポートＡ、Ｂの各ポートは読み出しと書き込みが行われるＩ／Ｏポートとして用いられ、ポートＡ、Ｂの同時ＲＥＡＤが可能とされる）を例に説明したが、このスタティック・メモリ回路は、ポートＡを書き込み専用ポート、ポートＢを読み出し専用ポート（あるいはその逆）として用いてもよいことは勿論である。また、本発明は、ポートＡ、Ｂの２つのポート構成に限定されるものでなく、２より多いポート数のセルについても、同様にして適用可能である。
【０１０６】
なお、可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）は、制御信号に基づき遅延量が可変に設定できるものであればよく、図４、図５に示した構成に限定されるものでないことは勿論である。
【０１０７】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１０８】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の遅延デコーダの一例の構成を示す図である。
【図３】本発明の一実施例の遅延デコーダの他の例の構成を示す図である。
【図４】（Ａ）、（Ｂ）は本発明の一実施例の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の構成例を示す図である。
【図５】（Ａ）、（Ｂ）は本発明の別の実施例の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の構成例を示す図である。
【図６】本発明の一実施例の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延量と、信号ＤＬＹ０−ＤＬＹ２、Ｄ０−Ｄ６、モード、備考（動作説明）の関係を一覧で示す図である。
【図７】本発明の別の実施例の可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１、Ｄｅｌａｙ  Ｂｏｘ２）の遅延量と、信号ＤＬＹ０−ＤＬＹ２、Ｄ０−Ｄ６、モード、備考（動作説明）の関係を一覧で示す図である。
【図８】本発明の一実施例の動作を説明するためのタイミング図である。
【図９】（Ａ）、（Ｂ）はＢＩＳＴ側で遅延制御、ユーザＴ側で遅延制御をする本発明のテスト手順を示す図である。
【図１０】本発明の一実施例のテストを説明するための図である。
【図１１】本発明の別の実施例のテストを説明するための図である。
【図１２】ＳＲＡＭセルにおける同時ＲＥＡＤを説明する図である。
【図１３】ＳＲＡＭセルにおける同時ＲＥＡＤの問題点を説明する図である。
【図１４】２ポート型クロック同期式スタティック・メモリ回路のワード線制御回路の構成を示す図である。
【図１５】２ポート型クロック同期式スタティック・メモリ回路のテストを説明するための図である。
【符号の説明】
【０１０９】
１  メモリ回路
２  ＢＩＳＴ
３、４  クロックバッファ
５、６、７  信号バッファ
８  ユーザ制御
９  遅延制御信号
１１、１３  ＮＡＮＤ回路
１２、１４  反転バッファ
１５、２２  ＮＡＮＤ回路
１６、２３  インバータ
１７、２４  ＣＭＯＳトランスファゲート
１８、２５  ＮＭＯＳトランジスタ
１９、２６  ＡＮＤ回路
２０、２７  ＮＯＲ回路
２９  遅延デコーダ（Ｄｅｌａｙ  Ｄｅｃｏｄｅｒ）
２１、２８  反転型のワードドライバ
３０、３２  可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ１）
３１、３３  可変遅延回路（Ｄｅｌａｙ  Ｂｏｘ２）
１０１、１０２  バッファ
１０３、１０９  ＮＡＮＤ回路
１０４、１１０  インバータ
１０５、１１２  ＣＭＯＳトランスファゲート
１０６、１１３  ＮＭＯＳトランジスタ
１０７、１０７  インバータ
１０８、１１５  反転型のワードドライバ
２０１  メモリ回路
２０２  ＢＩＳＴ
２０３、２０４  クロックバッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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