(57)【要約】【課題】基板上に形成された半導体薄膜を用いた場合であっても、信号処理の高速化を実現し、一定の通信距離の確保を可能とする半導体装置及びその作製方法を提供することを課題とする。【解決手段】基板上に設けられた容量部を具備するアナログ回路部と、デジタル回路部とを有する半導体装置において、当該容量部に、それぞれ複数の容量素子を含む複数のブロックと、第１の配線と、第２の配線とを設ける。また、各ブロックに設けられた複数の容量素子の各々は、第１の不純物領域と、第１の不純物領域を挟んで互いに離間して設けられた複数の第２の不純物領域とを具備する半導体膜と、第１の不純物領域の上方に絶縁膜を介して設けられた導電膜とを有し、第１の不純物領域、絶縁膜及び導電膜により容量が形成されるように設ける。【選択図】図１
2008010849.tif 000002
【特許請求の範囲】
【請求項１】
それぞれ複数の容量素子から構成される複数のブロックと、第１の配線と、第２の配線を具備する容量部を有し、
前記複数の容量素子の各々は、
第１の不純物領域と、前記第１の不純物領域を挟んで設けられた複数の第２の不純物領域とを有する半導体膜と、
前記第１の不純物領域の上方に絶縁膜を介して設けられた導電膜とを有し、
前記第１の不純物領域、前記絶縁膜及び前記導電膜により容量が形成され、
前記導電膜は前記第１の配線と電気的に接続され、
前記第２の不純物領域は前記第２の配線と電気的に接続され、
前記複数の容量素子が互いに並列に接続されていることを特徴とする半導体装置。
【請求項２】
それぞれ複数の容量素子から構成される複数のブロックと、第１の配線と、第２の配線を具備する容量部を有し、
前記複数の容量素子の各々は、
第１の不純物領域と、前記第１の不純物領域を挟んで設けられた複数の第２の不純物領域とを有する半導体膜と、
前記第１の不純物領域の上方に絶縁膜を介して設けられた導電膜とを有し、
前記第１の不純物領域、前記絶縁膜及び前記導電膜により容量が形成され、
前記複数の容量素子の各々に設けられた前記導電膜は、前記第１の配線を介して互いに電気的に接続され、
前記複数の容量素子の各々に設けられた前記第２の不純物領域は、前記第２の配線を介して互いに電気的に接続されていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の不純物領域に含まれる不純物元素の濃度が前記第２の不純物領域に含まれる不純物元素の濃度より小さいことを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の配線と前記第２の配線が同一面上に設けられていることを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一項において、
前記複数のブロックに設けられた複数の容量素子が互いに並列に接続されていることを特徴とする半導体装置。
【請求項６】
請求項１乃至請求項５のいずれか一項において、
前記第１の配線は、前記導電膜より抵抗が低い材料で設けられていることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記複数のブロックにおいて、第１のブロックに設けられた半導体膜と、前記第１のブロックに隣接する第２のブロックに設けられた半導体膜との最短の間隔が２０μｍ以上２００μｍ以下であることを特徴とする半導体装置。
【請求項８】
基板上に複数の半導体膜を有するブロックを複数形成し、
前記複数の半導体膜に第１の不純物元素を導入して第１の不純物領域を形成し、
前記複数の半導体膜を覆うように第１の絶縁膜を形成し、
前記半導体膜の一部を覆うように前記第１の絶縁膜を介して前記複数の半導体膜上にそれぞれ導電膜を選択的に形成し、
前記導電膜をマスクとして前記複数の半導体膜に第２の不純物元素を導入して、前記導電膜と重ならない領域に第２の不純物領域を形成し、
前記複数の半導体膜及び前記導電膜を覆うように第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記導電膜と電気的に接続する第１の配線及び前記第２の不純物領域と電気的に接続する第２の配線とを形成し、
前記第１の配線は、前記複数の半導体膜の上方にそれぞれ形成された前記導電膜が互いに電気的に接続されるように設け、
前記第２の配線は、前記複数の半導体膜にそれぞれ形成された前記第２の不純物領域が互いに電気的に接続されるように設けることを特徴とする半導体装置の作製方法。
【請求項９】
基板上に半導体膜を形成し、
前記半導体膜にレーザー光を照射して結晶質半導体膜を形成し、
前記結晶質半導体膜を選択的にエッチングして、複数の結晶質半導体膜を有するブロックを複数設け、
前記複数の結晶質半導体膜に第１の不純物元素を導入して第１の不純物領域を形成し、
前記複数の結晶質半導体膜を覆うように第１の絶縁膜を形成し、
前記結晶質半導体膜の一部を覆うように前記第１の絶縁膜を介して前記複数の結晶質半導体膜上にそれぞれ導電膜を選択的に形成し、
前記導電膜をマスクとして前記複数の結晶質半導体膜に第２の不純物元素を導入して、前記導電膜と重ならない領域に第２の不純物領域を形成し、
前記複数の結晶質半導体膜及び前記導電膜を覆うように第２の絶縁膜を形成し、
前記第２の絶縁膜上に、前記導電膜と電気的に接続する第１の配線及び前記第２の不純物領域と電気的に接続する第２の配線とを形成し、
前記第１の配線は、前記複数の結晶質半導体膜の上方にそれぞれ形成された前記導電膜が互いに電気的に接続されるように設け、
前記第２の配線は、前記複数の結晶質半導体膜にそれぞれ形成された前記第２の不純物領域が互いに電気的に接続されるように設けることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項８又は請求項９において、
前記第１の不純物領域に含まれる不純物元素の濃度を前記第２の不純物領域に含まれる不純物元素の濃度より小さくすることを特徴とする半導体装置の作製方法。
【請求項１１】
請求項８乃至請求項１０のいずれか一項において、
前記第１の配線を、前記導電膜より抵抗が低い材料で形成することを特徴とする半導体装置の作製方法。
【請求項１２】
請求項８乃至請求項１１のいずれか一項において、
前記複数のブロックにおいて、第１のブロックに設けられた半導体膜と、前記第１のブロックに隣接する第２のブロックに設けられた半導体膜との最短の間隔を２０μｍ以上２００μｍ以下とすることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び当該半導体装置の作製方法に、特に薄膜トランジスタを用いた半導体装置の作製方法に関する。
【背景技術】
【０００２】
近年、インターネットの普及で、ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ  Ｔｅｃｈｎｏｌｏｇｙ）は全世界に浸透し、大変革をもたらしている。特に最近ではユビキタス情報社会と言われるように、いつでも、どこでも、ネットワークにアクセスできる環境が整ってきている。このような環境の中、個々の対象物にＩＤ（個体体識別番号）を与えることで、その対象物の履歴を明確にし、生産、管理等に役立てるといった個体認識技術が注目されている。
【０００３】
その中でも現在、単結晶Ｓｉ基板を用いて作製された超小型ＩＣチップと、無線通信用のアンテナとを組み合わせた小型の半導体装置（ＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグ、ＩＤタグ、ＩＣタグ、無線タグ、無線チップ、電子タグともよばれる）が脚光を浴びている。当該半導体装置は、無線通信装置（以下、「リーダ／ライタ」と記す）を用いることによって、無線でデータを書き込んだり、データを読み出すことができる。
【０００４】
このような半導体装置の応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、上述した半導体装置では、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化等が可能なＲＦＩＤタグ等の半導体装置は、バーコードの代替技術として期待されており、また、当該半導体装置は、ＩＣカード、ＩＣタグ付きラベル、乗車券、航空旅客券、料金の自動精算など、広範な応用が期待されている（例えば、特許文献１、特許文献２参照）。
【０００５】
また、様々な商品にＲＦＩＤタグ等の半導体装置を設けるにあたって、当該半導体装置を安価に提供することが望まれているが、単結晶Ｓｉ基板を用いて半導体装置の製造を行う場合、単結晶Ｓｉ基板は高価であるため低コスト化に限界がある。さらに、現在Ｓｉ基板は様々な分野に用いられており、Ｓｉ基板が大量に用いられることになると、Ｓｉ基板の供給不足が懸念される。その結果、単結晶Ｓｉ基板を用いた場合、ますます低コスト化が困難となる。
【０００６】
一方で、半導体装置を安価に提供するため、ガラス基板やプラスチック基板上に形成した半導体薄膜を用いて半導体装置を形成する技術が研究されている。このような基板であれば、その面積や形状に大きな制限はないため、例えば、１辺が１メートル以上の矩形状のものを用いれば、円形のシリコン基板と比較して、生産性の向上や、製造コストの低減が期待されている。
【０００７】
また、半導体薄膜を用いて半導体装置を製造する場合、当該半導体装置の信号処理速度等を向上させるため、結晶性の半導体薄膜が利用されるが、基板上に形成された半導体薄膜の結晶状態や、当該半導体薄膜を用いて形成された回路のレイアウト等に、処理速度や通信距離等が依存するといった問題がある。今後、このような半導体装置は、低コスト化、処理速度の高速化及び通信距離の拡大がますます要求される。
【特許文献１】特開２００２−３６６９１７号公報
【特許文献２】特開２００２−１２３８０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、基板上に形成された半導体薄膜を用いた場合であっても、信号処理の高速化を実現し、一定の通信距離の確保を可能とする半導体装置及び当該半導体装置の作製方法を提供することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、それぞれ複数の容量素子から構成される複数のブロックと、第１の配線と、第２の配線を具備する容量部を有し、複数の容量素子の各々は、第１の不純物領域と、第１の不純物領域を挟んで離間して設けられた第２の不純物領域とを有する半導体膜と、第１の不純物領域の上方に絶縁膜を介して設けられた導電膜とを有し、第１の不純物領域、絶縁膜及び導電膜により容量が形成され、導電膜は第１の配線と電気的に接続され、第２の不純物領域は第２の配線と電気的に接続され、複数の容量素子が互いに並列に接続されている。なお、ここでいうブロックとは、複数の容量素子がまとまって設けられた一群（かたまり）を指しており、より具体的には複数の容量素子の各々に含まれる半導体膜が複数まとまって設けられた一群（かたまり）を指している。
【００１０】
また、本発明の半導体装置は、それぞれ複数の容量素子から構成される複数のブロックと、第１の配線と、第２の配線を具備する容量部を有し、複数の容量素子の各々は、第１の不純物領域と、第１の不純物領域を挟んで離間して設けられた第２の不純物領域とを有する半導体膜と、第１の不純物領域の上方に絶縁膜を介して設けられた導電膜とを有し、第１の不純物領域、絶縁膜及び導電膜により容量が形成され、複数の容量素子の各々に設けられた導電膜は、第１の配線を介して互いに電気的に接続され、複数の容量素子の各々に設けられた第２の不純物領域は、第２の配線を介して互いに電気的に接続されている。
【００１１】
本発明の半導体装置は、上記構成において、第１の配線と第２の配線が同一面上に設けられていることを特徴としている。また、複数のブロックに設けられた複数の容量素子が互いに並列に接続されていることを特徴としている。また、第１の配線は、導電膜より抵抗が低い材料で設けられていることを特徴としている。
【００１２】
本発明の半導体装置は、上記構成において、複数のブロックにおいて、異なるブロックにそれぞれ設けられた半導体膜同士の間隔が、２０μｍ以上２００μｍ以下であることを特徴とする半導体装置。
【００１３】
本発明の半導体装置の作製方法は、基板上に複数の半導体膜を有するブロックを複数形成し、複数の半導体膜に第１の不純物元素を導入して第１の不純物領域を形成し、複数の半導体膜を覆うように第１の絶縁膜を形成し、半導体膜の一部を覆うように第１の絶縁膜を介して複数の半導体膜上にそれぞれ導電膜を選択的に形成し、導電膜をマスクとして複数の半導体膜に第２の不純物元素を導入して、導電膜と重ならない領域に第２の不純物領域を形成し、複数の半導体膜及び導電膜を覆うように第２の絶縁膜を形成し、第２の絶縁膜上に、導電膜と電気的に接続する第１の配線及び第２の不純物領域と電気的に接続する第２の配線とを形成し、第１の配線は、複数の半導体膜の上方にそれぞれ形成された導電膜が互いに電気的に接続されるように設け、第２の配線は、複数の半導体膜にそれぞれ形成された第２の不純物領域が互いに電気的に接続されるように設ける。
【００１４】
また、本発明の半導体装置の作製方法は、基板上に半導体膜を形成し、半導体膜にレーザー光を照射して結晶質半導体膜を形成し、結晶質半導体膜を選択的にエッチングして、複数の結晶質半導体膜を有するブロックを複数設け、複数の結晶質半導体膜に第１の不純物元素を導入して第１の不純物領域を形成し、複数の結晶質半導体膜を覆うように第１の絶縁膜を形成し、結晶質半導体膜の一部を覆うように第１の絶縁膜を介して複数の結晶質半導体膜上にそれぞれ導電膜を選択的に形成し、導電膜をマスクとして複数の結晶質半導体膜に第２の不純物元素を導入して、導電膜と重ならない領域に第２の不純物領域を形成し、複数の結晶質半導体膜及び導電膜を覆うように第２の絶縁膜を形成し、第２の絶縁膜上に、導電膜と電気的に接続する第１の配線及び第２の不純物領域と電気的に接続する第２の配線とを形成し、第１の配線は、複数の結晶質半導体膜の上方にそれぞれ形成された導電膜が互いに電気的に接続されるように設け、第２の配線は、複数の結晶質半導体膜にそれぞれ形成された第２の不純物領域が互いに電気的に接続されるように設ける。
【００１５】
本発明の半導体装置の作製方法は、上記作製方法において、第１の不純物領域に含まれる不純物元素の濃度を第２の不純物領域に含まれる不純物元素の濃度より小さくすることを特徴としている。また、第１の配線を、導電膜より抵抗が低い材料で形成することを特徴としている。
【００１６】
本発明の半導体装置の作製方法は、上記作製方法において、複数のブロックの各々に設けられた半導体膜同士の最短の間隔を２０μｍ以上２００μｍ以下に形成することを特徴としている。
【発明の効果】
【００１７】
レーザー光の照射によって形成される大粒径結晶領域の半導体膜を用いて、回路や容量素子を形成することによって、信号処理の高速化を実現し、一定の通信距離の確保を可能とすることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる場合がある。
【００１９】
（実施の形態１）
本実施の形態では、本発明の半導体装置に関して、図面を参照して説明する。
【００２０】
本発明の半導体装置１００は、アナログ回路部１００ａとデジタル回路部１００ｂとを有しており、アナログ回路部１００ａとデジタル回路部１００ｂは分割して配置されている（図１参照）。アナログ回路部１００ａは、復調回路１０１、変調回路１０２、整流回路１０３、定電圧回路１０４、容量部１０５、発振回路１０６、リセット回路１０７等を有している。デジタル回路部１００ｂは、メモリ部、メモリ回路等を有している。
【００２１】
また、アナログ回路部１００ａやデジタル回路部１００ｂに設けられる回路は、基板上に形成された半導体薄膜を用いて作製された薄膜トランジスタ等によって構成されている。また、容量部１０５には、基板上に形成された半導体薄膜を用いて作製された容量素子が複数設けられている。以下に、薄膜トランジスタと容量素子の断面構造の一例に関して図２を参照して説明する。
【００２２】
図２（Ａ）は、基板２０１上に薄膜トランジスタ２１０、２２０、容量素子２３０が設けられた例を示している。なお、ここでは、薄膜トランジスタ２１０がｐチャネル型であり、薄膜トランジスタ２２０がｎチャネル型とした場合に関して説明する。
【００２３】
薄膜トランジスタ２１０は、少なくとも基板２０１上に絶縁膜２０２を介して設けられた半導体膜２１１と、当該半導体膜２１１上に設けられたゲート絶縁膜として機能する絶縁膜２０３と、絶縁膜２０３上に設けられたゲート電極２１３とを有している。半導体膜２１１は、ゲート電極２１３の下方に設けられたチャネル形成領域２１１ａと、当該チャネル形成領域２１１ａを挟んで離間して設けられたソース領域又はドレイン領域として機能する不純物領域２１１ｂを有している。
【００２４】
また、薄膜トランジスタ２２０も同様に、基板２０１上に絶縁膜２０２を介して設けられた半導体膜２２１と、当該半導体膜２２１上に設けられたゲート絶縁膜として機能する絶縁膜２０３と、絶縁膜２０３上に設けられたゲート電極２２３とを有している。半導体膜２２１は、ゲート電極２２３の下方に設けられたチャネル形成領域２２１ａと、当該チャネル形成領域２２１ａを挟んで離間して設けられたソース領域又はドレイン領域として機能する不純物領域２２１ｂを有している。
【００２５】
また、容量素子２３０は、少なくとも基板２０１上に絶縁膜２０２を介して設けられた半導体膜２３１と、当該半導体膜２３１上に設けられた絶縁膜２０３と、絶縁膜２０３上に設けられた導電膜２３３とを有しており、半導体膜２３１、絶縁膜２０３及び導電膜２３３により容量が形成される。半導体膜２３１は、導電膜２３３の下方に設けられた第１の不純物領域２３１ａと、当該第１の不純物領域２３１ａを挟んで離間して設けられた第２の不純物領域２３１ｂとを有している。ここでは、容量素子２３０において、半導体膜２３１と導電膜２３３は電極として機能する。
【００２６】
また、薄膜トランジスタ２１０、２２０、容量素子２３０を覆うように絶縁膜２０５が設けられており、当該絶縁膜２０５上に導電膜２１５ａ、２１５ｂ、２２５ａ、２２５ｂ、２３５ａ、２３５ｂが設けられている。具体的には、導電膜２１５ａ、２１５ｂは、薄膜トランジスタ２１０において離間して設けられたソース領域又はドレイン領域として機能する不純物領域２１１ｂとそれぞれ電気的に接続するように設けられている。また、導電膜２２５ａ、２２５ｂは、薄膜トランジスタ２２０において離間して設けられたソース領域又はドレイン領域として機能する不純物領域２２１ｂとそれぞれ電気的に接続するように設けられている。また、導電膜２３５ａ、２３５ｂは、容量素子２３０において離間して設けられた第２の不純物領域２３１ｂとそれぞれ電気的に接続するように設けられており、且つ導電膜２３５ａと導電膜２３５ｂとが絶縁膜２０５上において電気的に接続されるように設けられている。
【００２７】
また、上述した構造において、薄膜トランジスタ２１０、２２０の一方又は両方にＬＤＤ領域を設けた構造としてもよい（図２（Ｂ））。例えば、ｎチャネル型の薄膜トランジスタ２２０において、ゲート電極２２３の側面に接して絶縁膜２２４（サイドウォールともいう）を形成し、当該絶縁膜２２４の下方にＬＤＤ領域として機能する不純物領域２２１ｃを設けた構造とすることもできる。この場合、薄膜トランジスタ２１０のゲート電極２１３の側面に接して絶縁膜２１４が形成され、容量素子２３０の導電膜２３３の側面に接して絶縁膜２３４が形成される。なお、ここでは、ｎチャネル型の薄膜トランジスタ２２０にＬＤＤ領域として機能する不純物領域２２１ｃを設けた例を示したが、もちろんｐチャネル型の薄膜トランジスタ２１０にＬＤＤ領域を設けてもよい。
【００２８】
また、本発明の半導体装置において、基板２０１上に形成された半導体膜２１１、２２１として結晶質半導体膜を用いる。結晶質半導体膜を用いた薄膜トランジスタは、非晶質半導体膜を用いた薄膜トランジスタと比較して電界効果移動度（モビリティ）が高く、動作速度を向上することができる。本実施の形態では、結晶質半導体膜を、例えば、基板上にアモルファスシリコン等の非晶質半導体膜を形成した後に、当該非晶質半導体膜にレーザー光の照射（レーザーアニール）を行い結晶化させることにより得ることができる。特に、基板として耐熱性があまり高くないガラス基板等を用いる場合には、当該基板の熱変形を避けるために半導体膜の結晶化にレーザーアニールを用いることが非常に有効となる。なお、ここでいうレーザーアニール法とは、半導体膜に形成された損傷層やアモルファス層をアニールする技術や、基板上に形成された非晶質半導体膜を結晶化させる技術を指している。
【００２９】
一般的に、基板上に形成された半導体膜にレーザー光を照射して当該半導体膜の結晶化を行う場合、結晶化に必要なエネルギーを得るためにレーザー光の形状を、例えば、長辺と短辺を有する線状（矩形状、楕円状等も含まれる）に整形し、当該線状のレーザー光を短辺方向に走査させることにより行われる。レーザー光が照射された半導体膜には、線状のレーザー光の走査方向に沿って伸長する結晶粒界を有する結晶粒（大粒径結晶粒）が形成される。一度の走査で得られる結晶性領域の幅は、線状に整形されたレーザー光の長辺の幅に概略等しい。そのため、基板全面に形成された半導体膜を全て結晶化するためには、線状のレーザー光の一度の走査により得られた結晶領域の幅ずつ、線状のレーザー光の走査する位置を長辺方向にずらしてレーザー光の照射を行う。
【００３０】
一方、結晶領域の形成と同時に線状のレーザー光の長辺方向の両端において、エネルギーの減衰による結晶性不良領域が形成される場合がある。図６に、基板上に形成された半導体膜に線状のレーザー光を照射して結晶化させた後の半導体膜の表面の像を示す。図６から、レーザー光が照射された半導体膜において、結晶領域の両端部分にエネルギーの減衰により十分に結晶化されない領域（結晶化不良領域）が観察された。また、当該結晶化不良領域における半導体膜の表面には凹凸が生じていることが確認された。
【００３１】
このように、線状のレーザー光を複数回走査して半導体膜の結晶化を行う場合、レーザー光の走査方向において結晶領域が連続して形成されるが、走査方向と直交する方向において、半導体膜に形成される結晶領域と結晶領域の間に結晶性不良領域が生じる。結晶性不良領域においては半導体膜の表面に凹凸が生じ、平坦性が十分でないため、当該結晶性不良領域の半導体膜を用いて薄膜トランジスタや容量素子等を作製した場合には電気特性のばらつきや動作不良の原因となる。
【００３２】
従って、本実施の形態で示す半導体装置では、結晶性不良領域を避けた部分の半導体膜を用いて薄膜トランジスタや容量素子等を形成する。つまり、レーザーアニールにより得られた大粒径結晶粒が形成された領域の半導体膜を用いて、上述した回路を構成するトランジスタや容量部を構成する容量素子を形成できるように、回路や容量部のレイアウトを決定する。通常、レーザー光の走査方向や大粒径結晶粒が形成される領域の幅は決まっているため、その幅に対応して薄膜トランジスタを設けるように回路を配置する。具体的には、大粒径結晶粒が形成される領域の幅は、照射するレーザー光のエネルギーに依存するが、約２００μｍ以上１５００μｍ以下であるため、この範囲内に薄膜トランジスタ等に利用される半導体薄膜を設ける。一方、複数回レーザー光を走査して大粒径結晶粒が形成される領域を形成した場合、ｎ回目のレーザー光の走査により形成される大粒径結晶粒が形成される領域とｎ＋１回目のレーザー光の走査により得られる大粒径結晶粒が形成される領域の間に、幅が約３μｍ〜１０μｍの結晶性不良領域が形成されるため、当該結晶性不良領域を避けた部分に半導体薄膜を設ける。
【００３３】
また、半導体装置の小型化に伴い、容量部は限られた範囲内で多くの容量を形成できるように設ける必要がある。一方で、容量素子を構成する半導体膜も平坦性が必要とされるため、結晶性不良領域を避けた部分に設ける必要がある。容量素子を設ける場合には、電極間に設けられる絶縁膜を薄く形成することにより大きい容量を形成できるが、平坦性が悪い電極（例えば、半導体膜）上に薄い絶縁膜を形成した場合にはショートする恐れが非常に高くなる。
【００３４】
従って、本実施の形態で示す半導体装置を構成する容量部において、容量素子に含まれる半導体膜を結晶性不良領域を避けて設ける。また、限られた範囲でより多くの容量を形成するために、引き回し配線等の半導体膜以外を結晶性不良領域に配置して、容量素子が大粒径結晶粒が形成される領域に高密度に配置されるように容量素子を複数のブロックに分割して設ける。ここでは、それぞれ複数の容量素子を含むブロックを複数設ける。なお、ブロックとは、複数の容量素子がまとまって設けられた一群（かたまり）を指している。
【００３５】
次に、本発明の容量部の一例に関して図面を参照して説明する。なお、図５（Ａ）は図４におけるＡ−Ｂ間の断面図を示し、図５（Ｂ）は図４におけるＣ−Ｄ間の断面図を示している。
【００３６】
本実施の形態で示す容量部は、第１の配線３０１と、第２の配線３０２と、複数設けられた容量素子３０３とを有している。また、複数設けられた容量素子３０３は、複数のブロック３００ａ〜３００ｉに分割して設けられている。つまり、ブロック３００ａ〜３００ｉ毎に容量素子３０３が複数形成されている（図３参照）。ここでは、各ブロックにおいて、複数の半導体膜を島状に形成して容量素子を複数設けている。これは、容量素子において半導体膜の面積を大きくした場合、半導体膜の抵抗が高い場合には、半導体の面積の分だけ十分な容量を形成できないためである。
【００３７】
ブロック毎に複数設けられた容量素子３０３は、第１の不純物領域２３１ａと当該第１の不純物領域２３１ａを挟んで互いに離間して設けられた第２の不純物領域２３１ｂとを具備する半導体膜２３１と、半導体膜２３１の上方に絶縁膜２０３を介して設けられた導電膜２３３とを少なくとも有している。また、当該容量素子３０３は、半導体膜２３１、絶縁膜２０３及び導電膜２３３により容量が形成される（図４、図５参照）。
【００３８】
容量素子３０３における導電膜２３３は、第１の配線３０１と電気的に接続されており、半導体膜２３１の第２の不純物領域２３１ｂは第２の配線３０２と電気的に接続されている。また、複数の容量素子の各々に設けられた導電膜２３３は互いに電気的に接続されており、ここでは、第１の配線３０１を介して互いに電気的に接続されている。つまり、複数の容量素子の各々の導電膜２３３は独立して設けられており、第１の配線を介して互いに電気的に接続されている。また、複数の容量素子の各々に設けられた複数の第２の不純物領域２３１ｂは、第２の配線３０２を介して互いに電気的に接続されている。これら複数の容量素子は、互いに並列に接続するように設けられている。
【００３９】
また、本実施の形態で示す容量部は、一つのブロック内において互いに隣接する容量素子にそれぞれ設けられた半導体膜同士の間隔ｒ１と、隣接する異なるブロックに設けられた容量素子に設けられた半導体膜同士の最短の間隔ｒ２が、ｒ１＜ｒ２を満たすように設けられている。なお、ここでは隣接するブロック同士の間隔は、それぞれのブロックに含まれる半導体膜同士の最短距離をいう。
【００４０】
なお、ここでいう半導体膜同士の間隔は、レーザー光の走査方向と直交する方向における半導体膜同士の間隔を指す。大粒径結晶粒が形成される領域間に形成される結晶性不良領域が、レーザー光の走査方向に沿って形成されるためである。従って、本実施の形態では、間隔ｒ２は、レーザー光の照射によって形成される結晶性不良領域の幅より大きくなるようにすることが好ましい。結晶性不良領域における半導体膜の表面は平坦性が十分でなく、結晶性不良領域の半導体膜を用いて容量素子を形成した場合にはショート等の恐れがあるためである。また、間隔ｒ２を２０μｍ以上２００μｍ以下、好ましくは５０μｍ以上１００μｍ以下とすることが好ましい。なぜなら、結晶性不良領域は、幅約３μｍ〜１０μｍで形成されるため、間隔ｒ２はプロセス上のマージンを考慮して結晶性不良領域の幅より少し大きく設けることが好ましく、且つ間隔ｒ２を広くとりすぎた場合は容量素子を設けるための面積が減少し、十分な容量を確保できなくなるからである。
【００４１】
また、ここでは、配線抵抗等を考慮してレーザー光の走査方向においても容量素子をブロック毎に分割して設け、当該ブロック間に引き回し配線等を設けている。しかし、配線抵抗等の影響がほとんどない場合には、レーザー光の走査方向においては大粒径結晶粒が形成される領域が連続して形成されているためブロック毎に分割して設けない構成とすることも可能である。
【００４２】
また、容量素子３０３は、作製工程の簡略化を図るため、回路を構成する他の薄膜トランジスタと同一の工程で設けることが好ましい。例えば、容量素子３０３の絶縁膜２０３としては、薄膜トランジスタのゲート絶縁膜を用いることが好ましい。特に、ゲート絶縁膜を薄く形成する場合には、容量素子３０３の容量を大きくとることが可能となる。
【００４３】
また、半導体膜２３１の第２の不純物領域２３１ｂは薄膜トランジスタのソース領域又はドレイン領域として機能する不純物領域と同時に高濃度の不純物元素を導入することにより形成することが好ましい。半導体膜２３１の第１の不純物領域２３１ａは、第２の不純物領域２３１ｂと同様に高濃度の不純物元素を導入して設けてもよいが、高濃度の不純物元素を導入する際に絶縁膜２０３がダメージを受ける恐れがある。そのため、第２の不純物領域に導入する不純物元素より低濃度の不純物元素を導入することにより形成することが好ましい。つまり、本実施の形態では、第１の不純物領域２３１ａに含まれる不純物元素の濃度は第２の不純物領域２３１ｂに含まれる不純物元素の濃度より小さくなるように設ける。本実施の形態では、複数の容量素子を並列に設けることや、膜厚が薄い絶縁膜２０３を利用することを考慮すると、第１の不純物領域２３１ａの形成の際に、絶縁膜２０３に加わるダメージを低減することは非常に有効となる。
【００４４】
また、本実施の形態では、ブロック３００ａ〜３００ｉ毎に設けられた複数の容量素子３０３を並列に接続する。このように、複数の容量素子を並列に接続することにより大きい容量を形成することができる。なお、このように複数の容量素子を並列に接続した場合、信頼性が懸念されるが、本実施の形態では、容量素子３０３の半導体膜２３１を凹凸が生じる結晶性不良領域を避けて平坦性が高い大粒径結晶領域に設け、さらに半導体膜２３１に第１の不純物領域２３１ａを形成する際に、第２の不純物領域に添加する不純物元素より低濃度の不純物元素を導入して絶縁膜２０３に加わるダメージを最小限に抑えることにより信頼性を向上させている。
【００４５】
また、容量素子３０３の導電膜２３３は、回路を構成する他の薄膜トランジスタのゲート電極と同時に形成することにより作製工程の簡略化を図ることができる、好ましい。また、この場合、複数の容量素子３０３において、隣接する容量素子の導電膜２３３を共通に設けてもよいが、上述したように、導電膜２３３より抵抗が小さい材料を用いて、形成した第１の配線３０１を介して複数の容量素子の各々に設けられた導電膜２３３を接続することによって配線抵抗を小さくし、消費電力を低減することができる。
【００４６】
また、本実施の形態で示した半導体装置において、分割して設けられたアナログ回路とデジタル回路を囲むように配線を設けた構造とすることができる。このように、配線をアナログ回路とデジタル回路を囲むように設けることによって、半導体装置の回路における配線抵抗を小さくし、ノイズの影響を抑制することができる。また、ここでは、デジタル回路部１００ｂの周りを囲むように高電源電位（ＶＤＤ）を供給する配線１５０ａと低電源電位（ＶＳＳ）を供給する配線１５０ｂを設ける（図１１参照）。一方、アナログ回路部１００ａの周りには低電源電位（ＶＳＳ）を供給する配線１５０ａを設け、接地配線として機能しうる配線１５０ｂはアナログ回路部１００ａを囲むようには設けない構成とする。なお、低電源電位（以下、ＶＳＳ）はＧＮＤとすることができる。
【００４７】
また、アンテナを介して受信した高周波信号が配線を伝わって回路に入力される場合、配線が長くなったり曲がったりすることによって、信号の反射や空間への漏洩が発生し、高周波信号の損失が大きくなる。従って、本実施の形態で示す半導体装置では、高周波信号が伝わる配線の長さを短くし直線となるように、高周波信号を受信する整流回路１０３をアンテナ接続部分１６０の近傍に配置する。このように、設けることによって、配線を伝わる際に損失する高周波信号を低減することが可能となる。
【００４８】
このように、レーザー光の照射によって形成される大粒径結晶領域の半導体膜を用いて、回路や容量素子を形成することによって、移動度の高い薄膜トランジスタを作製でき、高い信頼性を有し且つ大容量の容量素子を得ることができるため、信号処理の高速化を実現し、一定の通信距離の確保を可能とすることができる。
【００４９】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００５０】
（実施の形態２）
本実施の形態では、本発明の半導体装置の作製方法の一例に関して図面を参照して説明する。
【００５１】
まず、基板４０１上に絶縁膜４０２を介して、半導体膜４０３を形成する。次に、当該半導体膜４０３にレーザー光を照射することによって、半導体膜４０３に結晶性領域４０３ａ（大粒径結晶粒が形成される領域）を形成する（図７（Ａ））。なお、結晶性領域４０３ａの端部には、結晶性不良領域が４０３ｂが形成される。
【００５２】
基板４０１は、ガラス基板、石英基板、金属基板（例えば、ステンレス基板など）、セラミック基板、Ｓｉ基板等の半導体基板から選択されるものである。他にもプラスチック基板として、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリルなどの基板を選択することもできる。
【００５３】
絶縁膜４０２は、ＣＶＤ法やスパッタリング法等を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン（ＳｉＯｘＮｙ）（ｘ＞ｙ＞０）、窒化酸化シリコン（ＳｉＮｘＯｙ）（ｘ＞ｙ＞０）等の絶縁材料を用いて形成する。例えば、絶縁膜４０２を２層構造とする場合、第１層目の絶縁膜として窒化酸化シリコン膜を形成し、第２層目の絶縁膜として酸化窒化シリコン膜を形成するとよい。また、第１層目の絶縁膜として窒化シリコン膜を形成し、第２層目の絶縁膜として酸化シリコン膜を形成してもよい。このように、ブロッキング層として機能する絶縁膜４０２を形成することによって、基板４０１からＮａなどのアルカリ金属やアルカリ土類金属が、この上に形成する素子に悪影響を与えることを防ぐことができる。なお、基板４０１として石英を用いるような場合には絶縁膜４０２を省略してもよい。
【００５４】
半導体膜４０３は、ＣＶＤ法等により、シリコン等の非晶質半導体膜を用いて形成する。
【００５５】
レーザー光の照射によって結晶化を行う場合には、レーザー光の光源としてＬＤ励起の連続発振（ＣＷ）レーザー（ＹＶＯ４、第２高調波（波長５３２ｎｍ））を用いることができる。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で、さらに高次の高調波より優れている。ＣＷレーザーを半導体膜に照射すると、連続的に半導体膜にエネルギーが与えられるため、一旦半導体膜を溶融状態にすると、溶融状態を継続させることができる。さらに、ＣＷレーザーを走査することによって半導体膜の固液界面を移動させ、この移動の方向に沿って一方向に長い結晶粒を形成することができる。また、固体レーザーを用いるのは、気体レーザー等と比較して、出力の安定性が高く、安定した処理が見込まれるためである。なお、ＣＷレーザーに限らず、繰り返し周波数が１０ＭＨｚ以上のパルスレーザを用いることも可能である。繰り返し周波数が高いパルスレーザを用いると、半導体膜が溶融してから固化するまでの時間よりもレーザーのパルス間隔が短ければ、常に半導体膜を溶融状態にとどめることができ、固液界面の移動により一方向に長い結晶粒で構成される半導体膜を形成することができる。その他のＣＷレーザー及び繰り返し周波数が１０ＭＨｚ以上のパルスレーザを使用することもできる。例えば、気体レーザーとしては、Ａｒレーザー、Ｋｒレーザー、ＣＯ２レーザー等がある。固体レーザーとして、ＹＡＧレーザー、ＹＬＦレーザー、ＹＡｌＯ３レーザー、ＧｄＶＯ４レーザー、ＫＧＷレーザー、ＫＹＷレーザー、アレキサンドライトレーザー、Ｔｉ：サファイアレーザー、Ｙ２Ｏ３レーザー、ＹＶＯ４レーザー等がある。また、ＹＡＧレーザー、Ｙ２Ｏ３レーザー、ＧｄＶＯ４レーザー、ＹＶＯ４レーザーなどはセラミックスレーザとも呼ばれる。金属蒸気レーザーとしてはヘリウムカドミウムレーザ等が挙げられる。また、レーザー発振器において、レーザー光をＴＥＭ００（シングル横モード）で発振して射出すると、被照射面において得られる線状のビームスポットのエネルギー均一性を上げることができるので好ましい。その他にも、パルス発振のエキシマレーザーを用いても良い。
【００５６】
なお、半導体膜４０３にしきい値電圧等を制御するため、あらかじめ低濃度の不純物元素を導入しておいてもよい。この場合は、半導体膜４０３において、後にチャネル形成領域となる領域にも不純物元素が導入されることとなる。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。例えば、不純物元素として、ボロン（Ｂ）を５×１０１５〜５×１０１７／ｃｍ３の濃度で含まれるように半導体膜４０３の全面にあらかじめ導入する。
【００５７】
次に、半導体膜４０３を選択的にエッチングすることによって、島状の半導体膜４０４ａ〜４０４ｄ、４０５ａ〜４０５ｄを形成する（図７（Ｂ））。ここでは、半導体膜４０３における結晶性不良領域４０３ｂを選択的に除去し、結晶性領域４０３ａが設けられた半導体膜４０３を利用して島状の半導体膜を設ける。なお、半導体膜４０４ａ〜４０４ｄは後に形成される薄膜トランジスタを構成し、半導体膜４０５ａ〜４０５ｄは後に形成される容量素子を構成する。また、半導体膜４０４ａ、４０４ｂと、半導体膜４０４ｃ、４０４ｄとの間、又は、半導体膜４０５ａ、４０５ｂと、半導体膜４０５ｃ、４０５ｄとの間は、結晶性不良領域の分だけ間隔が生じることとなる。
【００５８】
次に、島状の半導体膜４０４ａ〜４０４ｄ、半導体膜４０５ａ〜４０５ｄを覆うように絶縁膜４０６を形成した後、半導体膜４０５ａ〜４０５ｄに選択的に不純物元素を導入して不純物領域４０７を形成する（図７（Ｃ））。半導体膜４０４ａ〜４０４ｄの上方に形成された絶縁膜４０６は薄膜トランジスタにおけるゲート絶縁膜として機能し、半導体膜４０５ａ〜４０５ｄの上方の絶縁膜４０６は容量素子の誘電体層として機能する。
【００５９】
不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。
【００６０】
また、半導体膜４０５ａ〜４０５ｄは容量素子において電極として機能する。そのため、不純物元素を導入することにより半導体膜４０５ａ〜４０５ｄの導電率を増加することが好ましいが、高濃度の不純物元素を導入した場合に絶縁膜４０６がダメージを受ける。その結果、容量素子がショートする恐れがある。そのため、不純物元素を導入する場合には絶縁膜４０６にダメージを与えない条件で行うことが好ましく、例えば、半導体膜４０５ａ〜４０５ｄにリン（Ｐ）を導入することによりｎ型を示す不純物領域４０７を形成する。
【００６１】
次に、半導体膜４０４ａ〜４０４ｄ、半導体膜４０５ａ〜４０５ｄの上方に絶縁膜４０６を介して導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄを選択的に形成する。ここでは、半導体膜４０４ａ〜４０４ｄの上方に導電膜４０８ａ〜４０８ｄをそれぞれ形成し、半導体膜４０５ａ〜４０５ｄの上方に導電膜４０９ａ〜４０９ｄをそれぞれ形成している。その後、導電膜４０８ａ〜４０８ｄをマスクとして半導体膜４０４ａ〜４０４ｄに不純物元素を導入して不純物領域４１０を形成する。続けて、半導体膜４０４ｂ、４０４ｄ、半導体膜４０５ａ〜４０５ｄを選択的にレジストで覆い、半導体膜４０４ａ、４０４ｃに導電膜４０８ａ、４０８ｃをマスクとして不純物元素を導入する。その結果、半導体膜４０４ａ、４０４ｃにチャネル形成領域４１１ａ、ソース領域又はドレイン領域として機能する不純物領域４１１ｂが形成される（図７（Ｄ））。
【００６２】
また、半導体膜４０４ａ、４０４ｃにおいて、ソース領域又はドレイン領域として機能する不純物領域４１１ｂは、チャネル形成領域４１１ａを挟んで離間して設けられている。
【００６３】
導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄは、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料で形成することができる。また、これらの元素を窒化した金属窒化膜で形成することもできる。他にも、リン等の不純物元素をドーピングした多結晶珪素に代表される半導体材料により形成することもできる。ここでは、導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄとして、窒化タンタル、タングステンを順に積層させた積層構造で設ける。
【００６４】
不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、リン（Ｐ）を導入することによりｎ型を示す不純物領域４１０を形成し、ボロン（Ｂ）を導入することによりｐ型を示す不純物領域４１１ｂを形成する。
【００６５】
次に、導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄの側面に接するように絶縁膜４１２ａ〜４１２ｄ、絶縁膜４１３ａ〜４１３ｄを形成する（図８（Ａ））。なお、絶縁膜４１２ａ〜４１２ｄ、絶縁膜４１３ａ〜４１３ｄはサイドウォールともいう。
【００６６】
絶縁膜４１２ａ〜４１２ｄ、絶縁膜４１３ａ〜４１３ｄの作製方法としては、まず、絶縁膜４０６を覆うように、プラズマＣＶＤ法やスパッタリング法等により、珪素、珪素の酸化物又は珪素の窒化物の無機材料を含む絶縁膜や、有機樹脂等の有機材料を含む絶縁膜を単層又は積層して形成する。次に、これらの絶縁膜を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄの側面に接する絶縁膜を形成する。なお、絶縁膜４１２ａ〜４１２ｄ、絶縁膜４１３ａ〜４１３ｄの形成と同時に、絶縁膜４０６の一部がエッチングされて除去される場合がある（図８（Ａ）参照）。絶縁膜４０６の一部が除去された場合、残存する絶縁膜４０６は、導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄ及び絶縁膜４１２ａ〜４１２ｄ、絶縁膜４１３ａ〜４１３ｄの下方に形成される。
【００６７】
次に、半導体膜４０４ａ、４０４ｃを選択的にレジストで覆い、半導体膜４０４ｂ、４０４ｄ、半導体膜４０５ａ〜４０５ｄに、導電膜４０８ｂ、４０８ｄ、導電膜４０９ａ〜４０９ｄ、絶縁膜４１２ｂ、４１２ｄ、絶縁膜４１３ａ〜４１３ｄをマスクとして不純物元素を導入する。その結果、半導体膜４０４ｂ、４０４ｄに、チャネル形成領域４１４ａ、ソース領域又はドレイン領域として機能する不純物領域４１４ｂ、ＬＤＤ領域として機能する不純物領域４１４ｃが形成される。また、半導体膜４０５ａ〜４０５ｄに、第１の不純物領域４１５ａ、第２の不純物領域４１５ｂが形成される（図８（Ｂ））。
【００６８】
半導体膜４０４ｂ、４０４ｄにおいて、ソース領域又はドレイン領域として機能する不純物領域４１４ｂとＬＤＤ領域として機能する不純物領域４１４ｃは、いずれもチャネル形成領域４１４ａを挟んで離間して設けられ、チャネル形成領域４１４ａとソース領域又はドレイン領域として機能する不純物領域４１４ｂとの間であって、絶縁膜４１２ｂ、４１２ｄの下方にＬＤＤ領域として機能する不純物領域４１４ｃが設けられている。また、半導体膜４０５ａ〜４０５ｄにおいて、第２の不純物領域４１５ｂは第１の不純物領域４１５ａを挟んで離間して設けられている。
【００６９】
不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、リン（Ｐ）を導入することによりｎ型を示す不純物領域４１４ｂ、４１４ｃ、不純物領域４１５ａ、４１５ｂを形成する。本実施の形態では、不純物領域４１４ｂ、４１４ｃ、第２の不純物領域４１５ｂを、第１の不純物領域４１５ａに含まれる不純物元素より濃度が高くなるように導入する。
【００７０】
次に、半導体膜４０４ａ〜４０４ｄ、半導体膜４０５ａ〜４０５ｄ、導電膜４０８ａ〜４０８ｄ、導電膜４０９ａ〜４０９ｄを覆うように絶縁膜４１６を形成する（図８（Ｃ））。
【００７１】
絶縁膜４１６は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。なお、シロキサン材料とは、Ｓｉ−Ｏ−Ｓｉ結合を含む材料に相当する。シロキサンは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いることもできる。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【００７２】
次に、絶縁膜４１６を覆うように絶縁膜４１７を形成し、当該絶縁膜４１７上に、導電膜４１８ａ〜４２５ａ、４１８ｂ〜４２５ｂを形成する（図８（Ｄ））。
【００７３】
ここでは、導電膜４１８ａ、４１８ｂは、半導体膜４０４ａにおけるソース領域又はドレイン領域として機能する不純物領域４１１ｂと電気的に接続するように設けられている。同様に、導電膜４１９ａ、４１９ｂは半導体膜４０４ｂにおける不純物領域４１４ｂと、導電膜４２０ａ、４２０ｂは半導体膜４０４ｃにおける不純物領域４１１ｂと、導電膜４２１ａ、４２１ｂは半導体膜４０４ｄにおける不純物領域４１４ｂと電気的に接続するように設けられている。また、導電膜４２２ａ、４２２ｂは、半導体膜４０５ａにおける第２の不純物領域４１５ｂと電気的に接続するように設けられている。同様に、導電膜４２３ａ、４２３ｂは半導体膜４０５ｂにおける第２の不純物領域４１５ｂと、導電膜４２４ａ、４２４ｂは半導体膜４０５ｃにおける第２の不純物領域４１５ｂと、導電膜４２５ａ、４２５ｂは半導体膜４０５ｄにおける第２の不純物領域４１５ｂと電気的に接続するように設けられている。
【００７４】
また、導電膜４２２ａと導電膜４２２ｂは、絶縁膜４１７上において電気的に接続している。また、導電膜４２２ａ〜４２５ａ、４２２ｂ〜４２５ｂは、互いに電気的に接続している。
【００７５】
絶縁膜４１７は、ＣＶＤ法やスパッタ法等により、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁層やＤＬＣ（ダイヤモンドライクカーボン）等の炭素を含む膜、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシクロブテン、アクリル等の有機材料またはシロキサン樹脂等のシロキサン材料からなる単層または積層構造で設けることができる。本実施の形態では、絶縁膜４１６を形成した後に熱処理を行い半導体膜４０４ａ〜４０４ｄ、半導体膜４０５ａ〜４０５ｄの活性化を行った後に絶縁膜４１７を形成する。
【００７６】
導電膜４１８ａ〜４２５ａ、４１８ｂ〜４２５ｂは、ＣＶＤ法やスパッタリング法等により、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジウム（Ｎｄ）、炭素（Ｃ）、シリコン（Ｓｉ）から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。アルミニウムを主成分とする合金材料とは、例えば、アルミニウムを主成分としニッケルを含む材料、又は、アルミニウムを主成分とし、ニッケルと、炭素と珪素の一方又は両方とを含む合金材料に相当する。導電膜４１８ａ〜４２５ａ、４１８ｂ〜４２５ｂは、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造を採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデン、又はモリブデンの窒化物からなる薄膜に相当する。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜４１８ａ〜４２５ａ、４１８ｂ〜４２５ｂを形成する材料として最適である。また、上層と下層のバリア層を設けると、アルミニウムやアルミニウムシリコンのヒロックの発生を防止することができる。また、還元性の高い元素であるチタンからなるバリア膜を形成すると、結晶質半導体層上に薄い自然酸化膜ができていたとしても、この自然酸化膜を還元し、結晶質半導体層と良好なコンタクトをとることができる。
【００７７】
以上の工程により、半導体装置を作製することができる。また、薄膜トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例えば、ゲート本数が２本以上になっているマルチゲート構造を用いてもよい。マルチゲート構造にすることにより、オフ電流の低減や、トランジスタの耐圧の向上や、飽和領域で動作する時にドレインとソース間電圧が変化しても、ドレインとソース間電流の変化を低減することができる。また、ｎ型の薄膜トランジスタだけでなくｐ型の薄膜トランジスタにもＬＤＤ領域を設けてもよい。ＬＤＤ領域を設けることにより、オフ電流の低減や、トランジスタの耐圧の向上や、飽和領域で動作する時にドレインとソース間電圧が変化しても、ドレインとソース間電流の変化を低減することができる。
【００７８】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００７９】
（実施の形態３）
本実施の形態では、本発明の半導体装置の一例に関して図面を参照して説明する。具体的にはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路部が設けられた半導体装置に関して図面を参照して説明する。
【００８０】
図９は無線信号により命令やデータの送受信を行うことのできる半導体装置の一構成例を示すブロック図である。この半導体装置は、アンテナ部９０２、高周波回路部９０３、電源回路部９０５、ロジック回路部９０７を要素として含んでいる。アンテナ部９０２は、リーダ／ライタとも呼ばれる通信装置と信号の送受信を行う。信号を送る搬送波の周波帯は、長波帯の１〜１３５ｋＨｚ、短波帯の６．７８ＭＨｚ、１３．５６ＭＨｚ、２７．１２５ＭＨｚ、４０．６８ＭＨｚ、５．０ＭＨｚ、マイクロ波帯の２．４５ＧＨｚ、５．８ＧＨｚ、２４．１２５ＧＨｚ等が適用される。アンテナ部９０２は通信周波数帯に応じてコイル型やモノポール若しくはダイポール型の形態となる。
【００８１】
アンテナ部９０２が受信した搬送波は、検波容量部９０４を介して電源回路部９０５と、ロジック回路部９０７に分流する。電源回路部９０５では整流回路部９１０によって半波整流され、それが保持容量部９１２に充電される。定電圧回路部９１４は受信した搬送波の電力に対して、ある一定以上の電力が供給されても一定電圧を出力してこの半導体装置にあるロジック回路部９０７等の動作に必要な電力を供給する。
【００８２】
高周波回路部９０３における復調回路部９０８は搬送波を復調して、ロジック回路部９０７の動作に必要なクロック信号を生成し、さらにそれを補正する機能を有するＰＬＬ回路部９１８と、コード認識及び判定回路部９１６に信号を出力する。例えば、復調回路部９０８は、振幅変調（ＡＳＫ）の受信信号から、振幅の変動を”０”又は”１”の受信データとして検出する。復調回路部９０８は、例えばローパスフィルターを含んで構成されている。また、変調回路部９０６は送信データを振幅変調（ＡＳＫ）の送信信号として送信する。
【００８３】
コード認識及び判定回路部９１６は、命令コードを認識し判定する。各コード認識及び判定回路部９１６が認識及び判定する命令コードは、フレーム終了信号（ＥＯＦ、ｅｎｄ  ｏｆ  ｆｒａｍｅ）、フレーム開始信号（ＳＯＦ、ｓｔａｒｔ  ｏｆ  ｆｒａｍｅ）、フラグ、コマンドコード、マスク長（ｍａｓｋ  ｌｅｎｇｔｈ）、マスク値（ｍａｓｋ  ｖａｌｕｅ）等である。また、各コード認識及び判定回路部９１６は、送信エラーを識別する巡回冗長検査（ＣＲＣ、ｃｙｃｌｉｃ  ｒｅｄｕｎｄａｎｃｙ  ｃｈｅｃｋ）機能も含む。コード認識及び判定回路部９１６からの結果は、メモリコントローラ部９２０に出力される。メモリコントローラ部９２０は、判定結果に基づいて、メモリ部９２２の読み出しを制御する。メモリ部９２２から読み出されたデータは、符号化回路部９２４にて符号化され、変調回路部９０６によって変調を行い、応答信号が生成する。
【００８４】
メモリ部９２２の構成としては、固定データのみを記憶するマスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などの任意読み出し書き込み可能メモリ、電荷蓄積浮遊電極を有する不揮発性メモリなどを適用可能である。
【００８５】
このように、図９で示す半導体装置は、リーダ／ライタとも呼ばれる通信装置からの命令を受信して、メモリ部９２２にデータを書き込み、若しくはメモリ部９２２からデータを読み出す機能を有している。
【００８６】
上記構成及び機能を有する半導体装置における回路のレイアウトについて以下に説明する。
【００８７】
上述した回路において、ＰＬＬ回路部９１８は、同一基板上に集積された様々な回路において、供給される信号に同期した任意の周波数のクロック信号を生成する回路として適用されている。ＰＬＬ回路部９１８は、電圧制御発振回路（以下ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）回路）を有し、ＶＣＯ回路の出力を帰還信号にして、供給される信号との位相比較を行う。そして、ＰＬＬ回路部９１８は、供給される信号と帰還信号が一定の位相になるよう負帰還により出力信号の調整を行う。
【００８８】
しかし、プロセス等の製造条件によって、ＰＬＬ回路部９１８が影響を受け、出力信号の周波数を所望の周波数にすることができなくなる場合がある。従って、本実施の形態の半導体装置において、ＰＬＬ回路部９１８と相互関係がある回路を隣接して設ける。ここでは、ＰＬＬ回路部９１８と定電圧回路部９１４を隣接して設けることにより、ＰＬＬ回路部９１８の動作を安定させることができる。さらに、１回の走査で得られる結晶質半導体膜の領域にＰＬＬ回路部９１８と定電圧回路部９１４を構成する半導体膜を配置することによって、プロセスの影響を低減し、より効果的にＰＬＬ回路部９１８の動作改善を図ることが可能となる。
【００８９】
このような半導体装置は、生産性やコストを考慮した場合、単結晶シリコン基板を用いてＭＯＳトランジスタで形成するより、ガラス等の絶縁基板を用い、薄膜トランジスタを用いて製造することが好ましい。
【００９０】
すなわち、このような非接触でデータの送受信が可能な半導体装置を社会に普及させるためには、そもそも製造原価を下げる必要がある。しかしながら、半導体集積回路の製造技術を使って、新たな製造ラインを構築するには、設備投資の額が増大してしまうので低コスト化を図ることが難しい。例えば、１２インチウエハーを使う製造ラインを作るには、概略１５００億円の設備投資が必要であり、さらにランニングコストを追加すると単価を１００円以下とすることは非常に困難である。また、１２インチウエハーの面積は約７３０００ｍｍ２であり、仮に、幅２０〜５０μｍのブレードを持つダイシング装置によって分断する際に、約１００μｍの加工幅が必要とされることを無視したとしても、１ｍｍ角のチップを切り出す場合には７３０００個、０．４ｍｍ角のチップを切り出すことにしても１８２５００個しか取ることができないので、十分な供給量を確保することは非常に困難となる。一方、上述したように、ガラス等の絶縁基板を用いる薄膜トランジスタで当該半導体装置を製造する場合には、単結晶シリコン基板と比較して大面積基板を用いることが可能であるため、１枚の基板からより多くのチップを作製することができる。
【００９１】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【００９２】
（実施の形態４）
本実施の形態では、本発明の半導体装置の使用形態の一例について説明する。
【００９３】
本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図１０を用いて説明する。
【００９４】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す（図１０（Ａ））。証書類とは、運転免許証、住民票等を指す（図１０（Ｂ））。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す（図１０（Ｃ））。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す（図１０（Ｄ））。書籍類とは、書物、本等を指す（図１０（Ｅ））。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指す（図１０（Ｆ））。乗物類とは、自転車等の車両、船舶等を指す（図１０（Ｇ））。身の回り品とは、鞄、眼鏡等を指す（図１０（Ｈ））。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話機等を指す。
【００９５】
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置８０を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置８０を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置８０を設けることにより、偽造や盗難の防止、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置８０の設け方としては、物品の表面に貼ったり、物品に埋め込んだりして設ける。例えば、本ならば紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。
【００９６】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込むことによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【００９７】
なお、本実施の形態は、本明細書の他の実施の形態と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【００９８】
【図１】本発明の半導体装置の一例を示す図。
【図２】本発明の半導体装置の一例を示す図。
【図３】本発明の半導体装置における容量部の一例を示す図。
【図４】本発明の半導体装置における容量部の一例を示す図。
【図５】本発明の半導体装置における容量部の一例を示す図。
【図６】半導体膜にレーザー光を照射した後の表面像を示す図。
【図７】本発明の半導体装置の作製方法の一例を示す図。
【図８】本発明の半導体装置の作製方法の一例を示す図。
【図９】本発明の半導体装置の一例を示す図。
【図１０】本発明の半導体装置の使用形態の一例を示す図。
【図１１】本発明の半導体装置の一例を示す図。
【符号の説明】
【００９９】
８０    半導体装置
１００    半導体装置
１０１    復調回路
１０２    変調回路
１０３    整流回路
１０４    定電圧回路
１０５    容量部
１０６    発振回路
１０７    リセット回路
１０８    ロジック回路
１２２    メモリ部
２０１    基板
２０２    絶縁膜
２０３    絶縁膜
２０４    絶縁膜
２０５    絶縁膜
２１０    薄膜トランジスタ
２１１    半導体膜
２１３    ゲート電極
２１４    絶縁膜
２２０    薄膜トランジスタ
２２１    半導体膜
２２３    ゲート電極
２２４    絶縁膜
２３０    容量素子
２３１    半導体膜
２３３    導電膜
２３４    絶縁膜
３０１    配線
３０２    配線
３０３    容量素子
４０１    基板
４０２    絶縁膜
４０３    半導体膜
４０６    絶縁膜
４０７    不純物領域
４１０    不純物領域
４１６    絶縁膜
４１７    絶縁膜
９０２    アンテナ部
９０３    高周波回路部
９０４    検波容量部
９０５    電源回路部
９０６    変調回路部
９０７    ロジック回路部
９０８    復調回路部
９１０    整流回路部
９１２    保持容量部
９１４    定電圧回路部
９１６    判定回路部
９１８    ＰＬＬ回路部
９２０    メモリコントローラ部
９２２    メモリ部
９２４    符号化回路部
１００ａ    アナログ回路部
１００ｂ    デジタル回路部
１５０ａ    配線
１５０ｂ    配線
２１１ａ    チャネル形成領域
２１１ｂ    不純物領域
２１５ａ    導電膜
２２１ａ    チャネル形成領域
２２１ｂ    不純物領域
２２１ｃ    不純物領域
２２５ａ    導電膜
２３１ａ    不純物領域
２３１ｂ    不純物領域
２３５ａ    導電膜
２３５ｂ    導電膜
３００ａ    ブロック
４０３ａ    結晶性領域
４０３ｂ    結晶性不良領域
４０４ａ    半導体膜
４０４ｂ    半導体膜
４０４ｃ    半導体膜
４０４ｄ    半導体膜
４０５ａ    半導体膜
４０５ｂ    半導体膜
４０５ｃ    半導体膜
４０５ｄ    半導体膜
４０８ａ    導電膜
４０８ｂ    導電膜
４０９ａ    導電膜
４１１ａ    チャネル形成領域
４１１ｂ    不純物領域
４１２ａ    絶縁膜
４１２ｂ    絶縁膜
４１３ａ    絶縁膜
４１４ａ    チャネル形成領域
４１４ｂ    不純物領域
４１４ｃ    不純物領域
４１５ａ    不純物領域
４１５ｂ    不純物領域
４１８ａ    導電膜
４１９ａ    導電膜
４２０ａ    導電膜
４２１ａ    導電膜
４２２ａ    導電膜
４２２ｂ    導電膜
４２３ａ    導電膜
４２４ａ    導電膜
４２５ａ    導電膜
【図１】
2008010849.tif 000003
【図２】
2008010849.tif 000004
【図３】
2008010849.tif 000005
【図４】
2008010849.tif 000006
【図５】
2008010849.tif 000007
【図７】
2008010849.tif 000008
【図８】
2008010849.tif 000009
【図９】
2008010849.tif 000010
【図１０】
2008010849.tif 000011
【図１１】
2008010849.tif 000012
【図６】
2008010849.tif 000013