(57)【要約】【課題】形成過程における位置合わせずれが生じた場合であっても、電気的特性のばらつきの発生を抑制できる相補型メモリセルを提供する。【解決手段】相補型メモリセルは、２つのメモリユニットＭＵから成る。メモリユニットＭＵの各々は、半導体基板における活性領域３と上部電極２２とが重なる部分にメモリキャパシタを備える。相補型メモリセルが備える２つのメモリキャパシタのうち一方の上部電極２２は、活性領域３における所定の第１方向側端部を覆っており、他方の上部電極２２は、活性領域３における第１方向とは逆の第２方向側端部を覆う。【選択図】図４
2008010465.tif 000002
【特許請求の範囲】
【請求項１】
２つのメモリユニットから成る相補型メモリセルを備える半導体記憶装置であって、
前記メモリユニットの各々は、
半導体基板における活性領域の一部を第１電極とし、前記第１電極上に誘電体膜を介して形成された第２電極を有するキャパシタを備え、
前記相補型メモリセルが備える２つの前記キャパシタは、
形成過程における前記活性領域のパターンと前記第２電極のパターンとの位置合わせずれが、一方の前記キャパシタにおける前記活性領域と前記第２電極との重なる面積が減る方向に生じたならば、その位置合わせずれによって他方の前記キャパシタにおける前記活性領域と前記第２電極とが重なる面積が増すようにレイアウトされている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記相補型メモリセルが備える２つの前記キャパシタのうち一方の前記第２電極は、前記活性領域における第１方向側端部を覆っており、他方の前記第２電極は、前記活性領域における前記第１方向側端部とは逆の第２方向側端部を覆っている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記相補型メモリセルの出力を増幅するセンスアンプをさらに備え、
前記センスアンプは、
前記相補型メモリセルを構成する２つの前記メモリユニットの間に配設されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置であって、
前記相補型メモリセルが備える２つの前記キャパシタの各々は、
前記第２電極が前記センスアンプを中心として前記活性領域の外側端部を覆っている
ことを特徴とする半導体記憶装置。
【請求項５】
請求項３記載の半導体記憶装置であって、
前記相補型メモリセルが備える２つの前記キャパシタの各々は、
前記第２電極が前記センスアンプを中心として前記活性領域の内側端部を覆っている
ことを特徴とする半導体記憶装置。
【請求項６】
請求項３から請求項５のいずれか記載の半導体記憶装置であって、
前記相補型メモリセルを複数個備え、
前記複数の相補型メモリセルにおいては、
２つのメモリユニットの片方が前記センスアンプから遠いもの程、もう片方が前記センスアンプのより近くに配設されている
ことを特徴とする半導体記憶装置。
【請求項７】
請求項３記載の半導体記憶装置であって、
前記相補型メモリセルを複数備え、
当該複数の相補型メモリセルは、
前記キャパシタの前記第２電極が前記センスアンプを中心として前記活性領域の外側端部を覆う２つの前記メモリユニットから成るものと、
前記キャパシタの前記第２電極が前記センスアンプを中心として前記活性領域の内側端部を覆う２つの前記メモリユニットから成るものとを含む
ことを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置であって、
前記複数の相補型メモリセルにおいては、
２つのメモリユニットの片方が前記センスアンプから遠いもの程、もう片方が前記センスアンプのより近くに配設されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１から請求項８のいずれか記載の半導体記憶装置であって、
前記活性領域は、
前記半導体基板に形成されたトレンチにより規定されており、
前記メモリユニットのキャパシタは、前記活性領域上から前記トレンチの内壁にかけて延在している
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１から請求項９のいずれか記載の半導体記憶装置であって、
前記メモリユニットは、
前記キャパシタに接続したメモリトランジスタを備え、
前記メモリトランジスタのゲート絶縁膜およびゲート電極は、
それぞれ前記キャパシタの前記誘電体膜および第２電極と同一層により形成されたものである
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置であって、
所定の演算処理を行うロジック回路をさらに備え、
前記メモリトランジスタは、
前記ロジック回路に含まれるロジックトランジスタと同一層により形成されたものである
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１から請求項１１のいずれか記載の半導体記憶装置であって、
前記メモリユニットの各々に接続する複数のビット線を備え、
前記複数のビット線間を絶縁する層間絶縁膜は、
酸化シリコン（ＳｉＯ2）よりも誘電率の低い低誘電率膜により形成されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものであり、特に、２つのメモリユニットにより構成される相補型メモリセルを備える半導体装置に関するものである。
【背景技術】
【０００２】
データを記憶するメモリと所定の演算処理を行うロジック回路とを同一の半導体チップ上に集積したシステムＬＳＩ（Large-Scale Integration）において、メモリとしてはＳＲＡＭ（Static Random Access Memory）が一般的に用いられている。しかし、大容量のメモリが必要な場合には、ＳＲＡＭよりもメモリセル面積が小さくて済むＤＲＡＭ（Dynamic Random Access Memory）を混載させる。そうすることによってチップ面積の増大を抑制できると共にコストの削減を図ることができ、そのための種々の方法が考案されている。
【０００３】
その一つとして、例えば下記の特許文献１に見られるように、ロジック回路の形成プロセス（ロジックプロセス）をそのまま利用してＤＲＡＭメモリセルを構成する手法がある。即ちその手法では、ＤＲＡＭのメモリトランジスタ（アクセストランジスタ）として、ロジックトランジスタと同一構造のものが用いられる。そしてＤＲＡＭのメモリキャパシタ（記憶ノード）には、基板の活性領域の一部を下部電極とし、ロジックトランジスタのゲート酸化膜と同じ材料の膜を誘電膜とし、ロジックトランジスタのゲート電極と同じ材料の電極を上部電極とするプレーナ型キャパシタを用いる。この手法によれば、ＤＲＡＭを混載させても、それに伴う余分なプロセス追加は必要されない。
【０００４】
さらに特許文献１の記憶装置で特徴的なのは、通常のＤＲＡＭセル（１つのメモリトランジスタと１つのキャパシタからなるＤＲＡＭセル）が２つで組となって、１ビットのデータを記憶する点である（特許文献１の図４参照）。即ち、２個のＤＲＡＭセルが互いに相補なデータをそれぞれ記憶し、読み出しの際にはそれらに接続する１対のビット線に互いに相補なデータ信号が読み出される。その結果、読み出し信号の振幅が通常のＤＲＡＭセルの２倍になるためデータ保持特性が向上され、また２つのＤＲＡＭセルが相補的な動作を行うことによってノイズがキャンセルされるため高速動作が可能になるという利点が得られる。このようにそれぞれ相補な信号を記憶する２つのメモリセルにより構成されたものは「相補型メモリセル」と呼ばれる。
【０００５】
一方、特許文献２，３においては、ロジックプロセスに対して若干のプロセス工程を追加することにより、特許文献１で見られたＤＲＡＭセルのプレーナ型キャパシタを改良する手法が示されている。例えば特許文献３の図２に見られるように、半導体基板における活性領域を規定する素子分離膜（フィールド絶縁膜）の上部に当該活性領域の側壁部分が露出されるリセス（キャビティ）を形成し、ＤＲＡＭセルのメモリキャパシタを、活性領域の上面からその側壁部分にまで延在する立体構造にする。それによって、メモリキャパシタの有効面積が増加し、容量の増大を図ることができる。なお、当該特許文献３においては、その図４、図５に見られるように、素子分離膜にリセスを形成する際に基板と異なる導電型の不純物を注入することによって、キャパシタの下部電極となる部分に低抵抗の不純物拡散層を形成し、キャパシタの性能を向上させる技術も提示されている。
【０００６】
【特許文献１】特開２００３−２１７２８０号公報
【特許文献２】特表２００４−５２７９０１
【特許文献３】特開２００５−５６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本明細書では説明の便宜上、相補型メモリセルを構成する２つのメモリセル（１ビットのデータを記憶する単位）のそれぞれを「メモリユニット」と称する。
【０００８】
上記のように、相補型ＤＲＡＭセルが備える２つのメモリユニットのそれぞれは、１個のメモリトランジスタと１個のメモリキャパシタとで構成された通常のＤＲＡＭセルと同じ構成を有しており、そのメモリキャパシタとしては、基板の活性領域を下部電極とするプレーナ型キャパシタが用いられている。また、そのメモリキャパシタの上部電極は複数のメモリユニットで共有されるため、複数の活性領域に跨るように配設されるのが通常である。そのため、形成過程において活性領域と上部電極との位置合わせにずれ（ミスアライメント）が生じた場合には、活性領域と上部電極とが重なる面積が変わり、メモリキャパシタの容量値が変わる。従来の相補型ＤＲＡＭでは、いわゆる「折り返し型ビット配線」のレイアウトがとられていたため、その位置合わせずれによってセルアレイを構成する複数の相補型ＤＲＡＭセルの間でメモリキャパシタの容量に大きなばらつきが生じていた（詳細は後述する）。そのことは歩留りの低下を招く要因となり問題となる。
【０００９】
メモリキャパシタの容量を大きくすれば、そのばらつきの影響は小さくできるが、そのためにはメモリキャパシタの形成面積を大きくする必要があり、メモリセルの高集積化の妨げとなるため限界がある。また、メモリキャパシタの形成過程における位置合わせずれの許容値を小さく設定すれば上記のばらつきの問題は抑制されるであろうが、露光装置や検査装置の精度には限界があるため、その許容値を過度に小さくすると写真製版工程のやりなおしが頻繁に発生し、製造効率が著しく低下し望ましくない。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、形成過程における位置合わせずれが生じた場合であっても、電気的特性のばらつきを抑制できる相補型メモリセルを備えた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体記憶装置は、２つのメモリユニットから成る相補型メモリセルを備える半導体記憶装置であって、前記メモリユニットの各々は、半導体基板における活性領域の一部を第１電極とし、前記第１電極上に誘電体膜を介して形成された第２電極を有するキャパシタを備え、前記相補型メモリセルが備える２つの前記キャパシタは、形成過程における前記活性領域のパターンと前記第２電極のパターンとの位置合わせずれが、一方の前記キャパシタにおける前記活性領域と前記第２電極との重なる面積が減る方向に生じたならば、その位置合わせずれによって他方の前記キャパシタにおける前記活性領域と前記第２電極とが重なる面積が増すようにレイアウトされているものである。
【発明の効果】
【００１２】
本発明によれば、活性領域とキャパシタの第２電極との位置合わせずれが生じた場合であっても、それに伴う相補型メモリセルの電気的特性の変動が抑制される効果が得られる。従って、歩留りの向上を図ることができる。また従来に比べ、メモリキャパシタの形成面積を大きくしたり、位置合わせずれの許容値を小さくすることなく、その効果を得ることができるので、高集積化並びに製造効率の低下は伴わない。
【発明を実施するための最良の形態】
【００１３】
＜実施の形態１＞
図１（ａ）は一般的な１トランジスタ・１キャパシタ型のＤＲＡＭセルの基本的な回路図である。このＤＲＡＭセル１００は、データの書き込み、リフレッシュ、読み出し等を行うアクセストランジスタとして機能するメモリトランジスタ１０１と、データに応じた電荷を蓄積するメモリキャパシタ１０２とにより構成される。この例において、メモリトランジスタ１０１はＰチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタ１０１のゲート端子はワード線ＷＬに接続し、またソース／ドレイン端子の一方はビット線ＢＬに接続し他方はキャパシタ１０２の片方の端子に接続する。キャパシタ１０２のもう片方の端子は所定の電源に接続される。
【００１４】
また図１（ｂ）は、図１（ａ）に示したＤＲＡＭセル１００をメモリユニットとする相補型ＤＲＡＭセル２００の基本的な回路図である。図１（ｂ）の如く、１つの相補型ＤＲＡＭセル２００は、ワード線ＷＬを共通にする２つのＤＲＡＭセル（メモリユニット）１００により構成される。そしてそれら２つのメモリユニット１００は、互いに相補なデータ信号の読み出しおよび書き込みを行うよう動作する。即ち、相補型ＤＲＡＭセル２００が接続する一対のビット線ＢＬ，ＺＢＬには、互いに相補なデータ信号が入出力される。相補型ＤＲＡＭセル２００によれば、読み出し信号の振幅を図１（ａ）の通常のＤＲＡＭセルの２倍にできると共に、２つのメモリユニット１００が互いに相補的な動作を行うことによってノイズがキャンセルされるので、高速動作が可能になる。
【００１５】
図２は、本発明の実施の形態１に係る半導体記憶装置の構成を説明するための図であり、相補型ＤＲＡＭセルアレイの構成を示すレイアウト図である。通常、相補型ＤＲＡＭセルを構成するメモリユニットは行列状に繰り返し配置されメモリセルアレイ（メモリブロック）を構成するが、同図においては、４つの相補型ＤＲＡＭセル（即ち８つのメモリユニット）およびそれら接続する２つのセンスアンプを代表的に示している。また図示の便宜上、センスアンプＳＡ1，ＳＡ2（総称「センスアンプＳＡ」）並びにビット線ＢＬ1，ＺＢＬ1，ＢＬ2，ＺＢＬ2（総称「ビット線ＢＬ」）はそれぞれ模式的に描かれている。センスアンプＳＡは、特許文献１にて採用されている「シェアードセンスアンプ」（２組以上のビット線対により、一つのセンスアンプが時分割的に共用されているもの）であってもよい。
【００１６】
本実施の形態においては図２の如く、センスアンプＳＡ1に接続するビット線ＢＬ1，ＺＢＬ1は、センスアンプＳＡ1を中央にしてそれぞれ反対方向に延在する。同様に、センスアンプＳＡ2に接続するビット線ＢＬ2，ＺＢＬ2は、センスアンプＳＡ2を中央にしてそれぞれ反対方向に延在する。即ち、センスアンプＳＡ1，ＳＡ2の配置は、いわゆる「オープンビット線方式」である。ワード線ＷＬ1，ＷＬ2は、ビット線ＢＬ1，ＢＬ2に交差するように配設され、ワード線ＺＷＬ1，ＺＷＬ2はビット線ＺＢＬ1，ＺＢＬ2に交差するように配設される。そして、ビット線ＢＬ1，ＢＬ2，ＺＢＬ1，ＺＢＬ2（総称「ビット線ＢＬ」）とワード線ＷＬ1，ＷＬ2，ＺＷＬ1，ＺＷＬ2（総称「ワード線ＷＬ」）との交点のそれぞれに、８つのメモリユニットＭＵ1〜ＭＵ8（総称「メモリユニットＭＵ」）が形成される。
【００１７】
図３は、メモリユニットＭＵの構成を示す断面図である。メモリユニットＭＵ1〜ＭＵ8は基本的にどれも同じ構成を有しているため、図３ではそのうちの１つのみを示している。図３は、図２のメモリユニットＭＵにおけるビット線ＢＬに沿った断面に対応している。また、図２および図３において同一の要素には、同一の符号を付してある。
【００１８】
図３の如く、メモリユニットＭＵはＮ型シリコンの半導体基板１に形成される。当該半導体基板１の上部には分離トレンチ２が形成され、それによって半導体基板１における活性領域３が規定される。分離トレンチ２内には分離絶縁膜４が形成される。
【００１９】
メモリユニットＭＵのメモリトランジスタは、半導体基板１の上面に形成された酸化シリコンのゲート酸化膜１１、ゲート酸化膜１１上に形成されたポリシリコンのゲート電極１２（図２のワード線ＷＬに対応）並びに、半導体基板１上部におけるゲート酸化膜１１の両脇に形成されたＰ-型のＬＤＤ（Lightly Doped Drain）領域１３およびＰ+型のソース／ドレイン領域１４により構成される。
【００２０】
またメモリユニットＭＵのメモリキャパシタは、活性領域３の一部を下部電極（第１電極）としており、その部分にはＰ+型の不純物拡散層２０が形成されている。下部電極となる不純物拡散層２０（以下「下部拡散層２０」）の表面上には酸化シリコン（ＳｉＯ2）の誘電体層２１を介してポリシリコンの上部電極２２（第２電極）が形成される。本実施の形態においては、ゲート電極１２および上部電極２２の側面にはそれぞれサイドウォール１５，２５が形成されている。下部拡散層２０は、サイドウォール２５の下のＬＤＤ領域１３を介してメモリトランジスタのソース／ドレイン領域１４に繋がっている。それにより、メモリキャパシタとメモリトランジスタ間における配線抵抗が低減されている。
【００２１】
このメモリトランジスタおよびメモリキャパシタの上方は、酸化シリコンの層間絶縁膜２６で覆われており、ビット線２８（図２のビット線ＢＬに対応）は、層間絶縁膜２６の上に形成されている。ビット線２８とソース／ドレイン領域１４とを電気的に接続するビット線コンタクト２７は層間絶縁膜２６内に形成されている。またビット線２８は層間絶縁膜２９で覆われている。また、ここでは省略しているが、必要に応じてゲート電極１２、ソース／ドレイン領域１４、上部電極２２の上部のそれぞれにシリサイド層を形成してもよい。
【００２２】
本実施の形態の半導体記憶装置のレイアウトの特徴を説明する。図３の如く、メモリキャパシタの上部電極２２は、活性領域３の端部を覆うように形成されている。また図２から分かるように、メモリユニットＭＵは１つの活性領域３にビット線コンタクト２７を挟むように２つずつ形成される。よって、活性領域３の左右の端部は、それに形成された２つのメモリユニットＭＵが備える２つの上部電極２２によりそれぞれ覆われる。
【００２３】
そして本実施の形態では、活性領域３の左側端部（第１方向側端部）を覆う上部電極２２を有する１つのメモリユニットＭＵと、右側端部（第２方向側端部）を覆う上部電極２２を有する１つのメモリユニットＭＵとの組によって、１つの相補型ＤＲＡＭセルが構成されるように、各相補型ＤＲＡＭセルをレイアウトする。
【００２４】
例えば、図２の例においては、メモリユニットＭＵ1，ＭＵ3，ＭＵ5，ＭＵ7の上部電極２２はそれぞれ活性領域３の左側端部を覆っており、メモリユニットＭＵ2，ＭＵ4，ＭＵ6，ＭＵ8の上部電極２２はそれぞれ活性領域３の右側端部を覆っている。よってこの場合には、メモリユニットＭＵ1，ＭＵ4の組、メモリユニットＭＵ2，ＭＵ3の組、メモリユニットＭＵ5，ＭＵ8の組、およびメモリユニットＭＵ6，ＭＵ7の組によって、それぞれ相補型ＤＲＡＭセルが構成される。言い換えれば、それぞれの相補型ＤＲＡＭセルは、センスアンプＳＡを中心として、活性領域３の外側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組、あるいは、活性領域３の内側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組により構成される。
【００２５】
以下図４〜図９を用いて、上記レイアウトの効果を説明する。図４は、図２の半導体記憶装置の形成過程において、活性領域３のパターンと上部電極２２のパターンとの位置合わせずれが生じた場合の上面図である。図４の例においては、ゲート電極１２および上部電極２２の位置が、活性領域３に対して右方向にずれている（詳細は後述するが、ゲート電極１２と上部電極２２とは同じ工程で形成されるため、上部電極２２の位置がずれたときにはゲート電極１２の位置も同様にずれる）。
【００２６】
そのような位置ずれが生じると、メモリユニットＭＵ1，ＭＵ3，ＭＵ5，ＭＵ7においては、上部電極２２と活性領域３との重なる面積が減る。逆に、メモリユニットＭＵ2，ＭＵ4，ＭＵ6，ＭＵ8においては、上部電極２２と活性領域３との重なる面積が増加する。つまり、相補型ＤＲＡＭセルを構成するメモリユニットＭＵ1，ＭＵ4の組、メモリユニットＭＵ2，ＭＵ3の組、メモリユニットＭＵ5，ＭＵ8の組、およびメモリユニットＭＵ6，ＭＵ7の組のそれぞれにおいては、片方のメモリキャパシタの容量が小さくなるが、もう片方のメモリキャパシタの容量は大きくなる。
【００２７】
一方図５は、従来の半導体記憶装置における相補型ＤＲＡＭセルアレイのレイアウトを示す上面図である。従来の相補型ＤＲＡＭセルにおいては、ビット線間に生じるノイズの影響を抑制するために、いわゆる「折り返しビット線方式」が採用されていた。即ち図５の如く、センスアンプＳＡ1に接続するビット線ＢＬ1，ＺＢＬ1は、センスアンプＳＡ1に対して同一方向に延在する。ワード線ＷＬ101〜ＷＬ104は、ビット線ＢＬ1，ＺＢＬ1に交差するように配設され、それらの交点のそれぞれに、８つのメモリユニットＭＵ101〜ＭＵ108が形成される。なお、個々のメモリユニットＭＵ101〜ＭＵ108の構成は、図３と同様である。
【００２８】
従来の折り返しビット線方式のケースでは、ワード線ＷＬの延在方向に隣接するメモリユニットＭＵの組により１つの相補型ＤＲＡＭセルが構成される。つまり、図５においては、メモリユニットＭＵ101，ＭＵ105の組、メモリユニットＭＵ102，ＭＵ106の組、メモリユニットＭＵ103，ＭＵ107の組、およびメモリユニットＭＵ104，ＭＵ108の組によってそれぞれ相補型ＤＲＡＭセルが構成される。この従来のレイアウトにあっては、それぞれの相補型ＤＲＡＭセルは、活性領域３の左側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組、あるいは、活性領域３の右側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組により構成される。
【００２９】
図６は、図５の半導体記憶装置の形成過程において、活性領域３のパターンと上部電極２２のパターンとの位置合わせずれが生じた場合の上面図である。図６の例においては、ゲート電極１２および上部電極２２の位置が、活性領域３に対して右方向にずれている。
【００３０】
そのようなずれが生じると、メモリユニットＭＵ101，ＭＵ103，ＭＵ105，ＭＵ107においては、上部電極２２と活性領域３との重なる面積が減る。逆に、メモリユニットＭＵ102，ＭＵ104，ＭＵ106，ＭＵ108においては、上部電極２２と活性領域３との重なる面積が増加する。つまり、相補型ＤＲＡＭセルを構成するメモリユニットＭＵ101，ＭＵ105の組およびメモリユニットＭＵ103，ＭＵ107の組では２つのメモリキャパシタの容量が小さくなり、メモリユニットＭＵ102，ＭＵ106の組およびメモリユニットＭＵ104，ＭＵ108の組では２つのメモリキャパシタの容量が大きくなる。
【００３１】
図７は、相補型ＤＲＡＭセルにおけるデータ読み出し時のビット線対ＢＬ、ＺＢＬの電位の時問変化を示すグラフである。ここでは、当該相補型ＤＲＡＭセルにはデータ「１」が書き込まれた状態（ビット線ＢＬに接続するメモリユニットのメモリキャパシタには「Ｈ（High）」が書き込まれ、ビット線ＺＢＬに接続するメモリユニットのキャパシタには「Ｌ（Low）」がそれぞれ書き込まれた状態）を仮定する。
【００３２】
読み出し動作が開始される時刻ｔ1までの間は、ビット線ＢＬ，ＺＢＬは共に所定のビット線電位（図７の例では電源電圧ＶＤＤの１／２としている）にイコライズされている。そして時刻ｔ1でワード線電位が上昇すると、各メモリユニットのメモリトランジスタがオンし、それぞれのメモリキャパシタに蓄積されている電荷が時刻ｔ2までの間にビット線ＢＬ，ＺＢＬに読み出される。この例では、ビット線ＢＬにデータ「Ｈ」が読み出され、ビット線ＺＢＬにはデータ「Ｌ」が読み出されるため、ビット線ＢＬの電位は上昇し、ビット線ＺＢＬの電位は下降する。図７で実線で示されている曲線ＶBL0、ＶZBL0は、それぞれ活性領域３と上部電極２２との位置合わせずれが生じていない場合のビット線ＢＬ，ＺＢＬの電位を示している。また同図に示す電位差ΔＶ0は、この場合におけるデータが読み出された後のビット線ＢＬ，ＺＢＬ間の電位差である。
【００３３】
そして時刻ｔ3〜ｔ4の聞にセンスアンプによる増幅動作が行われる。このときビット線ＢＬ，ＺＢＬ間の電位差がセンスアンプの正常動作の限界感度より大きければ、ビット線電位は正常に増幅され、ビット線ＢＬの電位ＶBL0は電源電位ＶＤＤになり、ビット線ＺＢＬの電位ＶZBL0は接地電位ＧＮＤになる。
【００３４】
一方、図７で一点鎖線で示した曲線ＶBL11，ＶZBL11は、活性領域３と上部電極２２との位置合わせずれによって２つのメモリユニットが有する２つのメモリキャパシタの容量が共に大きくなった場合のビット線ＢＬ，ＺＢＬの電位を示している（時刻ｔ3以降の曲線ＶBL11，ＶZBL11は省略されている）。図６におけるメモリユニットＭＵ102，ＭＵ106の組およびメモリユニットＭＵ104，ＭＵ108の組がこれに相当する。また図７に示す電位差ΔＶ11は、この場合におけるデータが読み出された後のビット線ＢＬ，ＺＢＬ間の電位差である。
【００３５】
位置合わせずれによって２つのメモリキャパシタの両方の容量が大きくなっているため、位置合わせずれが無い場合と比較して、電位ＶBL11は大きく上昇し、電位ＶZBL11は大きく下降する。その結果、電位差ΔＶ11は、位置合わせずれが無い場合のΔＶ0よりも大きくなり、時刻ｔ3になるとビット線電位は正常に増幅される。
【００３６】
また図７で破線で示した曲線ＶBL12，ＶZBL12は、活性領域３と上部電極２２との位置合わせずれによって２つのメモリユニットが有する２つのメモリキャパシタの容量が共に小さくなった場合のビット線ＢＬ，ＺＢＬの電位を示している（時刻ｔ3以降の曲線ＶBL12，ＶZBL12は省略されている）。図６におけるメモリユニットＭＵ101，ＭＵ105の組およびメモリユニットＭＵ103，ＭＵ107の組がこれに相当する。また図７に示す電位差ΔＶ12は、この場合におけるデータが読み出された後のビット線ＢＬ，ＺＢＬ間の電位差である。
【００３７】
位置合わせずれによって２つのメモリキャパシタの両方の容量が小さくなっているため、位置合わせずれが無い場合と比較して、電位ＶBL12の上昇幅および電位ＶZBL12の下降幅は小さくなる。その結果、電位ＶZBL12は位置合わせずれが無い場合のΔＶ0よりも小さくなる。この電位差ΔＶ12がセンスアンプの正常動作の限界感度より小さくなってしまうと、センスアンプは正常な増幅動作を行うことができず、誤動作が発生じるため問題となる。
【００３８】
また、メモリキャパシタに蓄積した電荷は徐々にリークしていくため、図７に示す電位差ΔＶ0は、書き込み時点から読み出し開始までの時間が長くなると小さくなる。その電荷のリークにより電位差ΔＶ0がセンスアンプの正常動作の限界感度より小さくなると、センスアンプが正常な増幅動作を行うことができず誤動作が生じる。この誤動作が生じない最大の時間をそのビットのリフレッシュ時間という。複数のメモリセルを含むメモリセルアレイの全体を考慮すると、リフレッシュ時間は製造プロセスのばらつきに応じた分布を持つことになる。このリフレッシュ時間の分布は、例えばリフレッシュ時間の対数をとったものが正規分布を持つようになる。
【００３９】
図８は、複数の相補型ＤＲＡＭセルから成るメモリセルアレイにおける、リフレッシュ時間と不良となったビットの累積数（フェイルビット数）との関係を示すグラフである。同図において、横軸はリフレッシュ時間の対数であり、縦軸はフェイルビット数の対数である。リフレッシュ時間の対数の分布が正規分布である場合、それをフェイルビット数の特性に換算してグラフで表すと、図８の実線ＦＢＣ0に示すように、ある時間ｔref0を起点として直線的に増加しはじめ、最終的には総ビット数に徐々に収束するような曲線となる。この時間ｔref0は、最初にフェイルするビットのリフレッシュ時間である。この時間ｔref0が所定の規格値よりも小さい場合には、不良と判定される。
【００４０】
相補型ＤＲＡＭセルのリフレッシュ時間はメモリキャパシタの容量（２つのメモリユニットのメモリキャパシタの容量の和）に依存する。例えばメモリキャパシタの容量が大きくなると、リフレッシュ特性は図８の一点鎖線ＦＢＣ11のようにシフトし、リフレッシュ時間は長くなる（ｔref11）。逆にメモリキャパシタの容量小さくなると、リフレッシュ特性は図８の破線ＦＢＣ12のようにシフトし、リフレッシュ時間は短くなる（ｔref12）。
【００４１】
従って、従来の相補型ＤＲＡＭセルにおいて、図６のように活性領域３とゲート電極１２，上部電極２２との間で位置合わせずれが生じた場合、メモリキャパシタの容量が大きくなるメモリユニットＭＵ102，ＭＵ106の組およびメモリユニットＭＵ104，ＭＵ108の組の相補型ＤＲＡＭセルのリフレッシュ時間は長くなり、メモリキャパシタの容量が小さくなるメモリユニットＭＵ101，ＭＵ105の組およびメモリユニットＭＵ103，ＭＵ107の組の相補型ＤＲＡＭセルのリフレッシュ時間は短くなる。よってそれぞれの相補型ＤＲＡＭセルによってリフレッシュ時間にばらつきが生じることとなる。メモリセルアレイ全体のリフレッシュ時間は、より短いものに律束（律速）されるので、メモリセルアレイの一部のメモリセルのリフレッシュ時間が規格値よりも小さくなっただけであっても不良と判定される。従って、位置合わせずれにより相補型ＤＲＡＭセルごとのリフレッシュ時間のばらつきが大きくなると、歩留りが低下する可能性が高くなり問題となる。
【００４２】
図９は、本発明に係る相補型ＤＲＡＭセルにおけるデータ読み出し時のビット線対ＢＬ、ＺＢＬの電位の時問変化を示すグラフであり、先に示した従来例の図７に対応している。ここでも、相補型ＤＲＡＭセルにはデータ「１」が書き込まれた状態（ビット線ＢＬに接続するメモリユニットのメモリキャパシタには「Ｈ（High）」が書き込まれ、ビット線ＺＢＬに接続するメモリユニットのキャパシタには「Ｌ（Low）」がそれぞれ書き込まれた状態）を仮定する。
【００４３】
上記のように、本実施の形態に係る相補型ＤＲＡＭセルにおいては、位置合わせずれによって相補型ＤＲＡＭセルが有する２つのメモリキャパシタの片方の容量が小さくなっても、もう片方のメモリキャパシタの容量が大きくなるようレイアウトされている。例えばビット線ＢＬに接続するメモリユニットのメモリキャパシタの容量が小さくなった場合には、ビット線ＺＢＬに接続するメモリユニットのメモリキャパシタの容量は大きくなるので、その場合のビット線ＢＬ，ＺＢＬの電位の振る舞いはそれぞれ図９に点線で示す曲線ＶBL1，ＶZBL1のようになる。即ち、位置合わせずれが無い場合に比較して、電位ＶBL1の上昇は小さくなるが、電位ＶZBL1の下降は大きくなる。その結果、電位差ΔＶ1は、位置合わせずれが無い場合のΔＶ0とほぼ同等に保たれる。
【００４４】
また、位置合わせずれが生じても、相補型ＤＲＡＭセルの２つのメモリキャパシタの容量値の和の変動が小さいため、図８に示したようなリフレッシュ特性のシフトも殆ど無く、各相補型ＤＲＡＭセルごとのリフレッシュ時間のばらつきは抑制される。
【００４５】
このように本実施の形態によれば、活性領域３と上部電極２２との位置合わせずれが生じた場合であっても、それに伴う相補型ＤＲＡＭセルの電気的特性の変動は抑制されており、歩留りの向上を図ることができる。また従来に比べ、メモリキャパシタの形成面積を大きくしたり、位置合わせずれの許容値を小さくすることなく、その効果を得ることができるので、高集積化並びに製造効率の低下は伴わない。
【００４６】
以下、図３に示した本実施の形態に係る相補型ＤＲＡＭセルの製造方法の概略を説明する。本実施の形態に係る相補型ＤＲＡＭセルは、ロジック回路の形成プロセス（ロジックプロセス）を利用してＤＲＡＭメモリセルを構成することができる。
【００４７】
図１０〜図１３は、本実施の形態に係る相補型ＤＲＡＭセルの工程図である。図１０〜図１３において、図中左側は相補型ＤＲＡＭセル（セルユニット）が形成されるメモリセル領域の断面であり、右側はロジック回路が形成されるロジック回路領域の断面である。
【００４８】
まず半導体基板１の上部に分離トレンチ２を形成し、その内部にＨＤＰ（High Density Plasma）酸化膜等により素子分離膜４を形成する。それにより半導体基板１における活性領域３が規定される。そして、下部電極となる下部拡散層２０のパターンに開口されたレジストパターン４０を形成する。そして当該レジストパターン４０をマスクにして硼素イオン等のＰ型イオンを注入することで、下部拡散層２０を形成する（図１０）。
【００４９】
レジストパターン４０を除去した後、フォトリソグラフィ技術によりメモリトランジスタのゲート酸化膜１１およびゲート電極１２、メモリキャパシタの誘電体層２１および上部電極２２を形成する。即ち、半導体基板１の表面を酸化して酸化シリコン膜を形成し、さらに全面にポリシリコン膜を形成し、それらをパターニングする。それにより、メモリセル領域には、メモリトランジスタのゲート酸化膜１１およびゲート電極１２、メモリキャパシタの誘電体層２１および上部電極２２が形成される。このときそれに並行して、ロジック回路領域に、ロジックトランジスタのゲート酸化膜３１およびゲート電極３２が形成される。そして再びＰ型イオンを注入することでゲート電極１２，３２の両脇にＬＤＤ層１３，３３がそれぞれ形成される（図１１）。
【００５０】
その後、全面にシリコン窒化膜を堆積してエッチバックすることで、ゲート電極１２、上部電極２２およびゲート電極３２の側面にそれぞれサイドウォール１５，２５，３５を形成する。そして、再びＰ型イオンを注入して、メモリトランジスタのソース／ドレイン領域１４および、ロジックトランジスタのソース／ドレイン領域３４を形成する（図１２）。このとき必要に応じて、ゲート電極１２，３２、ソース／ドレイン領域１４，３４、上部電極２２の上面にシリサイド層を形成してもよい。
【００５１】
その後は常法により、酸化シリコン膜を堆積して層間絶縁膜２６を形成し、その中にビット線コンタクト２７およびロジック回路のコンタクト３７を形成する。またこのとき同時に、ゲート電極１２をメタルのワード線ＷＬに接続するためのワード線コンタクトや、上部電極２２上に接続するコンタクト（セルプレートコンタクト）等も形成する。そして層間絶縁膜２６の上に、ビット線２８並びにロジック回路の配線３８を形成し、それらの上を酸化シリコンの層間絶縁膜２９で覆うことにより、セルユニットおよびロジックトランジスタが完成する（図１３）。
【００５２】
以上の工程により、図３に示した相補型ＤＲＡＭセルのセルユニットが、ロジック回路のロジックトランジスタと並行して形成される。即ち本実施の形態においては、メモリトランジスタのゲート酸化膜１１、メモリキャパシタの誘電体層２１およびロジックトランジスタのゲート酸化膜３１は同一の工程（同一層）で形成され、さらに、メモリトランジスタのゲート電極１２、メモリキャパシタの上部電極２２およびロジックトランジスタのゲート電極３２は同一の工程（同一層）で形成される。よって、メモリトランジスタのゲート酸化膜１１、メモリキャパシタの誘電体層２１およびロジックトランジスタのゲート酸化膜３１は略同一の膜厚で同一材料から形成され、さらにメモリトランジスタのゲート電極１２、メモリキャパシタの上部電極２２およびロジックトランジスタのゲート電極３２は略同一の膜厚で同一材料から形成される。従って、製造工程の簡略化に寄与できる。
【００５３】
＜実施の形態２＞
図１４は実施の形態２に係る半導体記憶装置の構成を示すレイアウト図である。本実施の形態では、実施の形態１に係る半導体記憶装置おいて、セルアレイ全体としてのリフレッシュ特性等が最善の性能となる相補型ＤＲＡＭセルのメモリユニット対の配置の方法を提案する。
【００５４】
図１４の例においては、このセルアレイは、オープンビット線方式で配設されたｍ個のセンスアンプＳＡ1，ＳＡ2，・・・，ＳＡm（総称「センスアンプＳＡ」）を備えている。すなわちメモリセルアレイを構成するメモリマット（メモリ空間）は、センスアンプＳＡを中央にして左右に配置される。左側のメモリマットには、センスアンプＳＡ1〜ＳＡmのそれぞれに対応してｍ本のビット線ＢＬ1，ＢＬ2，・・・，ＢＬm（総称「ビット線ＢＬ」）が配設される。また、それらに交差する縦方向に、２ｎ本のワード線がＷＬ1、ＷＬ2、ＷＬ3、ＷＬ4、・・・、ＷＬ2n-1、ＷＬ2n（総称「ワード線ＷＬ」）が配設される。ビット線ＢＬとワード線ＷＬの交点のそれぞれにはメモリユニットＭＵが配置される。ここで、第ｉ番目のビット線ＢＬiと第ｊ番目のワード線ＷＬjの交点に形成されたメモリユニットを、メモリユニットＭＵi(j)と表記する。
【００５５】
一方、右側のメモリマットには、センスアンプＳＡ1〜ＳＡmのそれぞれに対応してｍ本のビット線ＺＢＬ1，ＺＢＬ2，・・・，ＺＢＬm（総称「ビット線ＺＢＬ」）が配設される。ビット線ＺＢＬには、ビット線ＢＬに対し相補な信号が供給される。また、それらに交差する縦方向に、２ｎ本のワード線がＺＷＬ1、ＺＷＬ2、ＺＷＬ3、ＺＷＬ4、・・・、ＺＷＬ2n-1、ＺＷＬ2n（総称「ワード線ＺＷＬ」）が配設される。ビット線ＢＬとワード線ＷＬの交点のそれぞれにはメモリユニットＭＵＺが配置される。ここで、第ｉ番目のビット線ＺＢＬiと、第ｊ番目のワード線ＺＷＬjの交点に形成されるメモリユニットを、メモリユニットＭＵＺi(j)と表記する。
【００５６】
なお、図１４では簡略化して示しているが、図１４に示す各メモリユニットＭＵは、図２および図３に示したものと同様の構成を有している。
【００５７】
本実施の形態においても、基本的に実施の形態１と同様に、それぞれの相補型ＤＲＡＭセルは、センスアンプＳＡを中心として、活性領域３の外側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組、あるいは、活性領域３の内側端部を覆う上部電極２２を有するメモリユニットＭＵ同士の組により構成される。且つ、本実施の形態では、これら複数の相補型ＤＲＡＭセルのそれぞれにおいて、２つのメモリユニットの片方がセンスアンプＳＡから遠いものには、そのもう片方が当該センスアンプＳＡからより近くに配設されるようにレイアウトされる。
【００５８】
つまり図１４においてセンスアンプＳＡ1に接続する複数の相補型ＤＲＡＭセルＭＵ1(j)に着目すると、左側のメモリマットにおいて最もセンスアンプＳＡ1から遠い活性領域３の外側に形成されたメモリユニットＭＵ1(1)と組になって相補型ＤＲＡＭセルを構成するのは、右側のメモリマットにおいて最もセンスアンプＳＡ1の近くに配設される活性領域３の外側に形成されたメモリユニットＭＵＺ1(2)となる。また、左側のメモリマットにおいて最もセンスアンプＳＡ1から遠い活性領域３の内側に形成されたメモリユニットＭＵ1(2)と組になるのは、右側のメモリマットにおいて最もセンスアンプＳＡ1の近くに配設される活性領域３の内側に形成されたメモリユニットＭＵＺ1(1)となる。
【００５９】
さらに、左側のメモリマットにおいて２番目にセンスアンプＳＡ1から遠い活性領域３の外側に形成されたメモリユニットＭＵ1(3)と組になるのは、右側のメモリマットにおいて２番目にセンスアンプＳＡ1の近くに配設される活性領域３の外側に形成されたメモリユニットＭＵＺ1(4)となる。また、左側のメモリマットにおいて２番目にセンスアンプＳＡ1から遠い活性領域３の内側に形成されたメモリユニットＭＵ1(4)と組になるのは、右側のメモリマットにおいて２番目にセンスアンプＳＡ1の近くに配設される活性領域３の内側に形成されたメモリユニットＭＵＺ1(3)となる。
【００６０】
以下同様に、メモリユニットＭＵ1(5)，ＭＵＺ1(6)の対、メモリユニットＭＵ1(6)，ＭＵＺ1(5)の対、・・・、メモリユニットＭＵ1(2n-1)，ＭＵＺ1(2n)の対、メモリユニットＭＵ1(2n)のＭＵＺ1(2n-1)対といった組み合わせにより、それぞれ相補型メモリセルが構成される。また、センスアンプＳＡ2〜ＳＡmに接続する各相補型ＤＲＡＭセルについても同様の手法により相補型ＤＲＡＭセルを構成するメモリユニットＭＵ，ＭＵＺの組み合わせが選択される。従って、各相補型ＤＲＡＭセルにおいて、センスアンプＳＡと一方のメモリユニットＭＵとの距離と、センスアンプＳＡともう一方のメモリユニットＭＵＺとの距離の和、即ちそれらを繋ぐビット線長の和は、全ての相補型ＤＲＡＭセルでほぼ一定となる。
【００６１】
本実施の形態によれば、例えば相補型ＤＲＡＭセルにおいて、ビット線ＢＬに接続するメモリユニットＭＵがセンスアンプＳＡから遠くにあり、ビット線ＢＬの抵抗のために読み出し遅延が生じたとしても、ビット線ＺＢＬに接続するメモリユニットＭＵＺはセンスアンプＳＡの近くにあるためビット線ＺＢＬ側においてはそのような遅延は生じない。そのため、ビット線ＢＬ，ＺＢＬ間の電位差（図９におけるΔＶ0）が大きくなる速度は、例えば両方のメモリユニットＭＵ，ＭＵＺがセンスアンプＳＡより遠くに配置された場合より速くなる。その結果、メモリセルアレイ全体として従来よりも高速な読み出しが可能となる。
【００６２】
＜実施の形態３＞
上記の実施の形態１，２においては、相補型ＤＲＡＭセルの構成をオープンビット線方式を用いてレイアウトしたが、一般に、オープンビット線方式は折り返しビット線方式に比べてビット線間の容量結合に起因するノイズの影響を受けやすいことが知られている。
【００６３】
そこで本実施の形態３では、実施の形態１，２に対しビット線ＢＬ間を絶縁するための層間絶縁膜として、酸化シリコン（ＳｉＯ2）よりも誘電率の低い低誘電率膜（low-k膜）を使用する。即ち、例えば図３においてはビット線２８を覆う層間絶縁膜２９にlow-k膜を用いる。low-k膜としては、例えばＳｉＯＦ膜、有機ＳＯＧ（Spin On Glass）膜、ＨＳＱ（Hydrogensilsesquioxane）、ＣＶＤ有機酸化シリコン膜等が挙げられる。
【００６４】
本実施の形態によれば、ビット線間を絶縁する層間絶縁膜が低誘電率化され、ビット線間のノイズの影響を受けやすいというオープンビット線方式の弱点が改善される。従って、実施の形態１，２よりも半導体記憶装置の信頼性が向上する。
【００６５】
なお本実施の形態においては、層間絶縁膜２９に限らず、例えばビット線コンタクト２７が形成される層間絶縁膜２６や、層間絶縁膜２９よりもさらに上層の層間絶縁膜（不図示）等にもlow-k膜を用てもよい。
【００６６】
＜実施の形態４＞
以上の実施の形態ではメモリキャパシタはプレーナ型キャパシタであったが、実施の形態４では上記の特許文献２，３に示されたような、立体構造のキャパシタを適用する。
【００６７】
図１５，図１６は、実施の形態４に係る相補型ＤＲＡＭセルのメモリユニットの断面図である。また図１７はその上面図でああり、図１５，図１６は図１７のＡ−Ａ線、Ｂ−Ｂ線に沿った断面にそれぞれ対応している。即ち図１５は、メモリユニットの活性領域３上の断面であり、図１６はワード線ＷＬ（ゲート電極１２）の延在方向に隣接するメモリユニットの間の分離領域の断面である。
【００６８】
図１５〜図１７の如く、実施の形態４のメモリユニットにおいては、上部電極２２の下方における素子分離膜４の上部に、活性領域３の側面を露出するリセス５０が形成される。このリセス５０には活性領域３の側面（分離トレンチ２の内壁）が露出され、メモリキャパシタは活性領域３上から分離トレンチ２の内壁にかけて延在する立体構造となる。即ち図１５に示すように、下部拡散層２０および誘電体層２１が活性領域３上から分離トレンチ２の内壁にかけて延在するように形成され、且つ、上部電極２２の一部がリセス５０内に入り込むように形成される。それにより、活性領域３の上面だけでなく活性領域３の側面もメモリキャパシタの有効面積に寄与するようになり、その容量を増大させることができる。
【００６９】
次に、本実施の形態に係る相補型ＤＲＡＭセル（メモリユニット）の形成工程について説明する。まず実施の形態１と同様に、半導体基板１に分離トレンチ２を形成し、その中に素子分離膜４を形成する。そして下部拡散層２０を形成するイオン注入の際にマスクとなるレジストパターン４０を形成する。実施の形態１では、レジストパターン４０の形成に続いて下部拡散層２０を形成するためのイオン注入を行ったが、本実施の形態では、レジストパターン４０の形成に続いてそれをマスクとするエッチングにより素子分離膜４の上部を除去してリセス５０を形成する。そしてその後に、下部拡散層２０を形成するためのイオン注入を行う。このとき下部拡散層２０は、リセス５０内に露出した分離トレンチ２の内壁にも形成される。図１８， 図１９はそれぞれ、そのイオン注入直後におけるＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。
【００７０】
その後は、実施の形態１で図１１〜図１３を用いて説明した工程と同様である。即ち、フォトリソグラフィ技術により、ゲート酸化膜１１、ゲート電極１２、誘電体層２１、上部電極２２を形成する。このとき、ゲート酸化膜１１は分離トレンチ２の内壁にも形成され、またゲート酸化膜１１の一部は分離トレンチ２内に埋め込まれるように形成される。
【００７１】
その後イオン注入によりＬＤＤ領域１３を形成する。そして、誘電体層２１、上部電極２２の側面にサイドウォール１５を形成した後、再度のイオン注入でソース／ドレイン領域１４を形成する。そして層間絶縁膜２６、ビット線コンタクト２７、ビット線２８、層間絶縁膜２９を順次形成することにより、図１５〜図１７に示した本実施の形態に係るメモリユニットが形成される。
【００７２】
以上のように本実施の形態に係るメモリユニット製造方法は、リセス５０を形成するためのエッチング工程を除いて、実施の携帯に示したものと同様である。即ち、ここでの図示は省略したが、以上の製造工程に並行してロジックトランジスタも形成可能である。
【００７３】
本実施の形態においても実施の形態１と同様に、相補型ＤＲＡＭセルを構成する２つのメモリユニットの組は、位置合わせずれによってその片方の容量が小さくなるときに、その位置合わせずれによってもう片方のメモリキャパシタの容量が大きくなるような組にする。それにより、実施の形態１と同様の効果が得られる。
【００７４】
特に、本実施の形態のメモリユニットにおいては、活性領域３の側面５１もメモリキャパシタの有効面積に寄与するため、位置合わせずれによるその容量の変動が大きく、メモリユニット間の電気的特性のばらつきが大きくなりやすい。よって、そのばらつきを抑制できる本発明は有効である。
【００７５】
また、本発明は図１５〜図１７の構成のメモリユニットから成る相補型ＤＲＡＭセルに特有の問題も解決できる。以下、それについて説明する。
【００７６】
図１５〜図１７に示しているようにリセス５０の幅ＷRは、Ａ−Ａ線に沿った断面における活性領域３の間隔（分離トレンチ２の幅）よりも広く形成される。それにより、ゲート電極１２の延在方向の活性領域３の側面（図１７にて符号５１で示す）もリセス５０内に露出される。それにより、当該側面５１もメモリキャパシタの有効面積に寄与するようになる。
【００７７】
リセス５０の幅ＷRを広くする程メモリキャパシタの容量を大きくすることができるが、その幅ＷRはサイドウォール２５を含めた上部電極２２の幅ＷPよりも狭くする必要がある。そうでなければ図１６の断面において、上部電極２２のリセス５０内に埋め込まれた部分が隣接するメモリユニット間の分離領域上に露出してしまい、その部分を介してメモリユニット間がショートする問題が生じるためである。従って通常は、リセス５０のパターン（レジストパターン４０の開口パターン）と上部電極２２のパターンの位置合わせずれを考慮して、上部電極２２の幅をリセス５０の幅ＷRよりも広めに形成する。
【００７８】
ここで、上で説明した製造工程から分かるように、リセス５０を形成するエッチングのマスクと下部拡散層２０を形成するイオン注入のマスクは、共に同じレジストパターン４０である。つまり、上部電極２２の幅をリセス５０の幅ＷRよりも広くした場合には、上部電極２２の幅が下部拡散層２０の幅よりも広くなり、上部電極２２の両端部の下には下部拡散層２０が形成されないようにも思われる。しかし、下部拡散層２０の幅はその形成後の熱処理等による不純物の拡散により形成直後のプロファイル（図１５において点線で示す）から拡がるため、通常は問題とはならない。
【００７９】
但し、リセス５０のパターン（レジストパターン４０の開口パターン）と上部電極２２のパターンの位置合わせずれが生じた場合には、不純物の拡散後においても図２０のように上部電極２２の端部の下に下部拡散層２０が形成されない部分（図２０において符号Ｅで示す）が生じる可能性がある。その場合、上部電極２２のサイドウォール２５の下のＬＤＤ領域１３と下部拡散層２０とが分離されるため、電荷の書き込み、読み出し時におけるメモリトランジスタとメモリキャパシタとの間の配線抵抗が大きくなってしまう。上記のように図１５の構成を持つメモリユニットでは、上部電極２２の幅をリセス５０の幅ＷRよりも広くする必要があるため、この問題が生じやすい。
【００８０】
しかし本実施の形態においても、相補型ＤＲＡＭセルのメモリユニットを実施の形態１と同様にレイアウトすれば、結果として一方の配線抵抗が大きくなったときに他方の配線抵抗が小さくなるようになるので、上記の問題は低減される。
【図面の簡単な説明】
【００８１】
【図１】一般的なＤＲＡＭセルおよび相補型ＤＲＡＭセルの回路図である。
【図２】実施の形態１に係る相補型ＤＲＡＭセルアレイのレイアウトを示す上面図である。
【図３】実施の形態１に係る相補型ＤＲＡＭセルアレイを構成するメモリユニットの断面図である。
【図４】実施の形態１の効果を説明するための図である。
【図５】従来の相補型ＤＲＡＭセルアレイのレイアウトを示す上面図である。
【図６】従来の相補型ＤＲＡＭセルの問題を説明するための図である。
【図７】従来の相補型ＤＲＡＭセルの問題を説明するための図である。
【図８】従来の相補型ＤＲＡＭセルの問題を説明するための図である。
【図９】実施の形態１の効果を説明するための図である。
【図１０】実施の形態１に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図１１】実施の形態１に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図１２】実施の形態１に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図１３】実施の形態１に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図１４】実施の形態２に係る相補型ＤＲＡＭセルアレイのレイアウトを示す上面図である。
【図１５】実施の形態４に係る相補型ＤＲＡＭセルアレイを構成するメモリユニットの断面図である。
【図１６】実施の形態４に係る相補型ＤＲＡＭセルアレイを構成するメモリユニットの断面図である。
【図１７】実施の形態４に係る相補型ＤＲＡＭセルアレイを構成するメモリユニットの上面図である。
【図１８】実施の形態４に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図１９】実施の形態４に係る相補型ＤＲＡＭセルの製造方法を示す工程図である。
【図２０】実施の形態４の効果を説明するための図である。
【符号の説明】
【００８２】
１  半導体基板、２  分離トレンチ、３  活性領域、４  素子分離膜、１１  ゲート酸化膜、１２  ゲート電極、１３  ＬＤＤ領域、１４  ソース／ドレイン領域、２０  下部拡散層、２１  誘電体層、２２  上部電極、４０  レジストパターン、５０  リセス。
【図１】
2008010465.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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