(57)【要約】【課題】低電圧での高速Ａ／Ｄ変換が可能な逐次比較型Ａ／Ｄコンバータを提供する。【解決手段】チョッパ型コンパレータの入力電圧、即ち、第１のキャパシタＣ１の入力端子の電圧を０．５Ｖｄｄという初期電圧に設定するためのトランスミッションゲートＴＧ４を設けた。トランスミッションゲートＴＧ４はＣＭＯＳトランスミッションゲートで構成される。そして、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂのオンオフは第１のサンプリング信号ＳＡＭＰＴＧ１によって制御され、トランスミッションゲートＴＧ４のオンオフは第２のサンプリング信号ＳＡＭＰＴＧ２によって制御される。【選択図】図１
2008005001.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタと、
前記キャパシタの入力端子に第１の信号及び第２の信号を順番に印加する第１のスイッチング回路と、
前記キャパシタの出力端子に接続されたインバータと、
前記キャパシタの入力端子に前記第１の信号が印加された時に前記インバータの出力端子と入力端子とを短絡し、前記キャパシタの入力端子に前記第２の信号が印加される前にその短絡を解除する第２のスイッチング回路と、
前記キャパシタの入力端子に前記第１の信号及び第２の信号が印加される前に、前記キャパシタの入力端子に初期電圧を印加する初期化回路と、を備えることを特徴とするチョッパ型コンパレータ。
【請求項２】
前記第１のスイッチング回路は、第１の信号が印加される第１のトランスミッションゲートと、第２の信号が印加される第２のトランスミッションゲートとを備えることを特徴とする請求項１に記載のチョッパ型コンパレータ。
【請求項３】
前記第２のスイッチング回路は、前記インバータの出力端子と入力端子の間に接続された第３のトランスミッションゲートを備えることを特徴とする請求項１に記載のチョッパ型コンパレータ。
【請求項４】
前記初期化回路は、前記インバータの出力端子と前記キャパシタの入力端子との間に接続された第４のトランスミッションゲートを備えることを特徴とする請求項１に記載のチョッパ型コンパレータ。
【請求項５】
電源電圧を分圧して複数の分圧電圧を発生するラダー抵抗と、基準電圧と前記分圧電圧とを比較するチョッパ型コンパレータと、前記チョッパ型コンパレータの比較結果に応じて前記分圧電圧を選択する制御回路とを備え、
前記チョッパ型コンパレータとして請求項１〜請求項４のいずれか１項のチョッパ型コンパレータを用いることを特徴とする逐次比較型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チョッパ型コンパレータ及びそれを用いた逐次比較型Ａ／Ｄコンバータに関する。
【背景技術】
【０００２】
従来より、マイクロコンピュータ等において逐次比較型Ａ／Ｄコンバータが内蔵されているが、近年、低電圧で高速変換可能な逐次比較型Ａ／Ｄコンバータが要求されている。この種のチョッパ型コンパレータを用いた逐次比較型Ａ／Ｄコンバータについて図３〜図５を用いて説明する。
【０００３】
この逐次比較型Ａ／Ｄコンバータは、コンパレータ部と、ラダー抵抗によるＤ／Ａ変換部を用いたものである。Ｄ／Ａ変換部は、電源電圧Ｖｄｄと接地電圧Ｖｓｓの間に接続され、電源電圧Ｖｄｄを分圧するｎ個のラダー抵抗ＲＸ１，ＲＸ２，・・・ＲＸｎと、これらのラダー抵抗の各接続点の電圧を出力電圧ＤＡｏｕｔ（参照電圧）として取り出すための（ｎ−１）個のトランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１、Ｄ／Ａ変換結果に応じて、トランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１を選択的にオンさせる制御回路ＣＯＮＴからなる。
【０００４】
コンパレータ部は、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔとアナログ入力電圧ＡＮＩＮとを比較する機能を有しており、２段のチョッパ型コンパレータで構成されている。１段目のチョッパ型コンパレータは、データサンプリング信号ＤＡＴＡＳＡＭＰに応じてオンし、アナログ入力電圧ＡＮＩＮを第１のキャパシタＣ１に印加するトランスミッションゲートＴＧ１、リファレンスサンプリング信号ＲＥＦＳＡＭＰに応じてオンし、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔを第１のキャパシタＣ１に印加するトランスミッションゲートＴＧ２、第１のキャパシタＣ１の出力端子に接続された第１のインバータＩＶ１、サンプリング信号ＳＡＭＰＴＧに応じてオンし、第１のインバータＩＶ１の入力と出力を短絡させるトランスミッションゲートＴＧ３Ａ、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴに応じてスイッチングする第１のＮＭＯＳ（Ｍ１）からなる。
【０００５】
２段目のチョッパ型コンパレータは、１段目の出力を増幅するために設けられ、第１のインバータＩＶ１の出力が印加される第２のキャパシタＣ２、第２のキャパシタＣ２の出力端子に接続された第２のインバータＩＶ２、サンプリング信号ＳＡＭＰＴＧに応じてオンし、第２のインバータＩＶ２の入力と出力を短絡させるトランスミッションゲートＴＧ３Ｂ、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴに応じてスイッチングする第２のＮＭＯＳ（Ｍ２）からなる。
【０００６】
そして、２段目のチョッパ型コンパレータの出力をＡ／Ｄ変換結果サンプリング信号ＲＥＳＳＡＭＰに基づいてラッチするラッチ回路ＬＨが設けられている。制御回路ＣＯＮＴは、ラッチ回路ＬＨの出力に応じて、トランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１を選択的にオンさせる。
【０００７】
この逐次比較型Ａ／Ｄコンバータの動作について、図４のタイミング図を参照して説明する。まず、Ａ／Ｄ変換スタート前において、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴはハイであり、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオン状態であり、第１のインバータＩＶ１、第２のインバータＩＶ２の入力はロウ（接地電圧）に固定される。これにより、第１のインバータＩＶ１、第２のインバータＩＶ２に貫通電流が流れるのが防止される。
【０００８】
その後、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴがロウになると、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオフする。そして、データサンプリング信号ＤＡＴＡＳＡＭＰ、サンプリング信号ＳＡＭＰＴＧが順次ハイになると、トランスミッションゲートＴＧ１がオンして第１のキャパシタＣ１の入力端子にアナログ入力電圧ＡＮＩＮが印加され、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂがオンして第１のインバータＩＶ１の入力と出力、第２のインバータＩＶ２の入力と出力が短絡される。
【０００９】
すると、第１のインバータＩＶ１の入力は第１のインバータＩＶ１のしきい値Ｖｔ１に設定され、第２のインバータＩＶ２の入力は第２のインバータＩＶ２のしきい値Ｖｔ２に設定される。これにより、第１のキャパシタＣ１には（ＡＮＩＮ−Ｖｔ１）という電圧が充電される。
【００１０】
その後、データサンプリング信号ＤＡＴＡＳＡＭＰ、サンプリング信号ＳＡＭＰＴＧが順次ロウになると、トランスミッションゲートＴＧ１、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂがオフする。その後、リファレンスサンプリング信号ＲＥＦＳＡＭＰがハイになると、トランスミッションゲートＴＧ２がオンし、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔが第１のキャパシタＣ１の入力端子に印加される。このとき、出力電圧ＤＡｏｕｔは制御回路ＣＯＮＴによりＶｄｄ／２に設定される。
【００１１】
すると、第１のキャパシタＣ１の入力端子は、ＡＮＩＮからＶｄｄ／２に変化するので、第１のキャパシタＣ１の出力端子、すなわち第１のインバータＩＶ１の入力は（Ｖｄｄ／２−ＡＮＩＮ＋Ｖｔ１）に変化する。これにより、第１のインバータＩＶ１により、ＡＮＩＮとＶｄｄ／２との大小が比較される。つまり、ＡＮＩＮ＞Ｖｄｄ／２の場合は、第１のインバータＩＶ１はハイを出力し、ＡＮＩＮ＜Ｖｄｄ／２の場合は、第１のインバータＩＶ１はロウを出力する。第１のインバータＩＶ１の出力は２段目のチョッパ型コンパレータによって増幅され、Ａ／Ｄ変換結果サンプリング信号ＲＥＳＳＡＭＰの立ち上がりに基づいて、ラッチ回路ＬＨにラッチされる。これにより、最上位ビット（ＭＳＢ）が決定される。
【００１２】
その後は、リファレンスサンプリング信号ＲＥＦＳＡＭＰが逐次ハイになり、Ｄ／Ａ変換部から、上位ビットのＡ／Ｄ変換結果に応じた出力電圧ＤＡｏｕｔが逐次出力され、これとＶｒｅｆが逐次比較される。例えば、１回目の比較の結果、ＡＮＩＮ＞Ｖｄｄ／２の場合には、２回目の比較では、出力電圧ＤＡｏｕｔ＝３／４Ｖｄｄとなり、３／４ＶｄｄとＡＮＩＮとが比較され、最上位ビットの１つ下位ビットであるＭＳＢ−１のビットが決定される。このような比較動作を逐次に行うことで、アナログ入力電圧ＡＮＩＮはｎビットのデジタル信号に変換される。
【００１３】
この種のチョッパ型コンパレータ及びそれを用いた逐次比較型Ａ／Ｄコンバータについては、特許文献１に記載されている。
【特許文献１】特開平９−８３３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述の逐次比較型Ａ／Ｄコンバータにおいて、トランスミッションゲートＴＧ１、ＴＧ２を介して、アナログ入力電圧ＡＮＩＮ、出力電圧ＤＡｏｕｔがチョッパ型コンパレータの第１のキャパシタＣ１の入力端子にサンプリングされる。トランスミッションゲートＴＧ１、ＴＧ２はＣＭＯＳのトランスミッションゲートで構成される。トランスミッションゲートＴＧ１、ＴＧ２は、図５（ａ）の回路図のようになる。
【００１５】
トランスミッションゲートＴＧ１、ＴＧ２がオンしているとき、ＮＭＯＳのゲートに電源電圧Ｖｄｄが印加され、ＰＭＯＳに接地電圧Ｖｓｓが印加される。しかしながら、図５（ｂ）に示すように、その入力電圧が０．５Ｖｄｄ付近のときに、トランスミッションゲートＴＧ１、ＴＧ２のインピーダンスは急激に高くなる。また、Ｖｄｄが低電圧になるとその傾向はさらに顕著になる。
【００１６】
そのため、ＡＮＩＮ＝０．５Ｖｄｄの付近では、低電圧（低い電源電圧Ｖｄｄ）で高速動作を行う場合には、チョッパ型コンパレータの第１のキャパシタＣ１に電荷がチャージしきれず、チョッパ型コンパレータの比較精度が悪化し、これによりＡ／Ｄ変換精度が悪化するという問題を有していた。さらに、Ａ／Ｄ変換終了後に、トランスミッションゲートＴＧ１、ＴＧ２はオフになるため、前に変換した電荷が残り、次のサンプリングに悪影響を与える。
【課題を解決するための手段】
【００１７】
本発明のチョッパ型コンパレータは、上述の課題に鑑みてなされたものであり、キャパシタと、前記キャパシタの入力端子に第１の信号及び第２の信号を順番に印加する第１のスイッチング回路と、前記キャパシタの出力端子に接続されたインバータと、前記キャパシタの入力端子に前記第１の信号が印加された時に前記インバータの出力端子と入力端子とを短絡し、前記キャパシタの入力端子に前記第２の信号が印加される前にその短絡を解除する第２のスイッチング回路と、前記キャパシタの入力端子に前記第１の信号及び第２の信号が印加される前に、前記キャパシタの入力端子に初期電圧を印加する初期化回路と、を備えることを特徴とする。
【００１８】
かかる構成のチョッパ型コンパレータによれば、キャパシタに、第１のスイッチング回路のインピーダンスが最も高くなる初期電圧（０．５Ｖｄｄ付近）をチャージしておき、その後、第１の信号、第２の信号をキャパシタに順次サンプリングすることで、低電圧、高速動作においても比較精度を良好に確保できる。
【００１９】
また、本発明の逐次比較型Ａ／Ｄコンバータは、電源電圧を分圧して複数の分圧電圧を発生するラダー抵抗と、前記基準電圧と前記分圧電圧とを比較するチョッパ型コンパレータと、前記チョッパ型コンパレータの比較結果に応じて前記分圧電圧を選択する制御回路とを備え、前記チョッパ型コンパレータとして、上記のチョッパ型コンパレータを用いることを特徴とする。
【００２０】
かかる構成の逐次比較型Ａ／Ｄコンバータによれば、初期化回路を備えたチョッパ型コンパレータを用いたことにより、低電圧での高速Ａ／Ｄ変換が可能になる。
【発明の効果】
【００２１】
本発明のチョッパ型コンパレータによれば、初期化回路を備えたことにより、低電圧での高速比較が可能になる。また、本発明の逐次比較型Ａ／Ｄコンバータによれば、初期化回路を備えたチョッパ型コンパレータを用いたことにより、低電圧での高速Ａ／Ｄ変換が可能になる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態によるチョッパ型コンパレータを用いた逐次比較型Ａ／Ｄコンバータについて図１、図２を参照して説明する。
【００２３】
本発明の特徴は、図１に示すように、チョッパ型コンパレータの入力電圧、即ち、第１のキャパシタＣ１の入力端子の電圧を０．５Ｖｄｄという初期電圧に設定するための初期化回路としてトランスミッションゲートＴＧ４を設けた点である。トランスミッションゲートＴＧ４は図５（ａ）のようなＣＭＯＳトランスミッションゲートで構成される。そして、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂのオンオフは第１のサンプリング信号ＳＡＭＰＴＧ１によって制御され、トランスミッションゲートＴＧ４のオンオフは第２のサンプリング信号ＳＡＭＰＴＧ２によって制御される。その他の構成については、図３の回路と同じである。
【００２４】
次に、この逐次比較型Ａ／Ｄコンバータの動作について図２のタイミング図を参照しながら説明する。まず、Ａ／Ｄ変換スタート前において、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴはハイであり、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオン状態であり、第１のインバータＩＶ１、第２のインバータＩＶ２の入力はロウ（接地電圧）に固定される。これにより、第１のインバータＩＶ１、第２のインバータＩＶ２に貫通電流が流れるのが防止される。
【００２５】
その後、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴがロウになると、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオフする。そして、第１のサンプリング信号ＳＡＭＰＴＧ１及び第２のサンプリング信号ＳＡＭＰＴＧ２がハイになると、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂ，ＴＧ４がオンする。
【００２６】
すると、第１のインバータＩＶ１の入力と出力、第２のインバータＩＶ２の入力と出力が短絡され、かつ第１のキャパシタＣ１の入力端子と第１のインバータＩＶ１の出力が短絡される。第１のインバータＩＶ１の入力と出力は第１のインバータＩＶ１のしきい値Ｖｔ１に設定され、第２のインバータＩＶ２の入力と出力は第２のインバータＩＶ２のしきい値Ｖｔ２に設定される。第１のインバータＩＶ１の出力が第１のインバータＩＶ１のしきい値Ｖｔ１に設定されると、トランスミッションゲートＴＧ４を介して、第１のキャパシタＣ１の入力端子の電圧はしきい値Ｖｔ１に初期設定される。
【００２７】
ここで、第１のインバータＩＶ１はＣＭＯＳインバータであり、ＰＭＯＳとＮＭＯＳのサイズ比（チャネル幅Ｗ／チャネル長Ｌ）を調整することで、そのしきい値Ｖｔ１は、第１のインバータＩＶ１に供給される電源電圧Ｖｄｄの半分の０．５Ｖｄｄに設定することができる。そうすると、第１のキャパシタＣ１の入力端子の電圧は０．５Ｖｄｄに初期設定される。
【００２８】
その後、第２のサンプリング信号ＳＡＭＰＴＧ２はロウになると、トランスミッションゲートＴＧ４はオフする。その後、データサンプリング信号ＤＡＴＡＳＡＭＰがハイになると、トランスミッションゲートＴＧ１がオンして第１のキャパシタＣ１の入力端子にアナログ入力電圧ＡＮＩＮが印加される。これにより、第１のキャパシタＣ１には（ＡＮＩＮ−Ｖｔ１）という電圧が充電される。
【００２９】
このとき、アナログ入力電圧ＡＮＩＮが０．５Ｖｄｄ付近であると、トランスミッションゲートＴＧ１のインピーダンスは高いが、第１のキャパシタＣ１の入力端子の電圧は０．５Ｖｄｄにすでに初期設定されているので、その影響は最小限にできる。一方、アナログ入力電圧ＡＮＩＮが０．５Ｖｄｄから離れた値である場合には、トランスミッションゲートＴＧ１のインピーダンスは低いので第１のキャパシタＣ１にはトランスミッションゲートＴＧ１を介して（ＡＮＩＮ−Ｖｔ１）という電圧が高速に充電される。
【００３０】
その後は、従来例の回路と同様の動作であり、データサンプリング信号ＤＡＴＡＳＡＭＰ、サンプリング信号ＳＡＭＰＴＧが順次ロウになると、トランスミッションゲートＴＧ１、トランスミッションゲートＴＧ３Ａ、ＴＧ３Ｂがオフする。その後、リファレンスサンプリング信号ＲＥＦＳＡＭＰがハイになると、トランスミッションゲートＴＧ２がオンし、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔが第１のキャパシタＣ１の入力端子に印加される。このとき、出力電圧ＤＡｏｕｔは制御回路ＣＯＮＴによりＶｄｄ／２に設定される。
【００３１】
すると、第１のキャパシタＣ１の入力端子は、ＡＮＩＮからＶｄｄ／２に変化するので、第１のキャパシタＣ１の出力端子、すなわち第１のインバータＩＶ１の入力は（Ｖｄｄ／２−ＡＮＩＮ＋Ｖｔ１）に変化する。これにより、第１のインバータＩＶ１により、ＡＮＩＮとＶｄｄ／２との大小が比較される。つまり、ＡＮＩＮ＞Ｖｄｄ／２の場合は、第１のインバータＩＶ１はハイを出力し、ＡＮＩＮ＜Ｖｄｄ／２の場合は、第１のインバータＩＶ１はロウを出力する。
【００３２】
第１のインバータＩＶ１の出力は２段目のチョッパ型コンパレータによって増幅され、Ａ／Ｄ変換結果サンプリング信号ＲＥＳＳＡＭＰの立ち上がりに基づいて、ラッチ回路ＬＨにラッチされる。これにより、最上位ビット（ＭＳＢ）が決定される。
【００３３】
その後は、リファレンスサンプリング信号ＲＥＦＳＡＭＰが逐次ハイになり、Ｄ／Ａ変換部から、上位ビットのＡ／Ｄ変換結果に応じた出力電圧ＤＡｏｕｔが逐次出力され、これとＶｒｅｆが逐次比較される。例えば、１回目の比較の結果、ＡＮＩＮ＞Ｖｄｄ／２の場合には、２回目の比較では、出力電圧ＤＡｏｕｔ＝３／４Ｖｄｄとなり、３／４ＶｄｄとＡＮＩＮとが比較され、最上位ビットの１つ下位ビットであるＭＳＢ−１のビットが決定される。このような比較動作を逐次に行うことで、アナログ入力電圧ＡＮＩＮはｎビットのデジタル信号に変換される。
【００３４】
上述のように、第１のキャパシタＣ１の入力端子の電圧を０．５Ｖｄｄに初期設定しているので、アナログ入力電圧ＡＮＩＮが０．５Ｖｄｄ付近であっても、参照電圧との高速な比較動作が可能になり、結果として、高速なＡ／Ｄ変換を高精度で行うことができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施の形態に係る逐次比較型Ａ／Ｄコンバータの回路図である。
【図２】本発明の実施の形態に係る逐次比較型Ａ／Ｄコンバータのタイミング図である。
【図３】従来例の逐次比較型Ａ／Ｄコンバータの回路図である。
【図４】従来例の逐次比較型Ａ／Ｄコンバータのタイミング図である。
【図５】トランスミッションゲートの回路図とその特性図である。
【符号の説明】
【００３６】
Ｃ１  第１のキャパシタ            Ｃ２  第２のキャパシタ
ＩＶ１  第１のインバータ          ＩＶ２  第２のインバータ
ＬＨ  ラッチ回路
Ｍ１  第１のＮＭＯＳ              Ｍ２  第２のＮＭＯＳ
ＲＸ１，ＲＸ２，・・・ＲＸｎ  ラダー抵抗
ＴＧ１，ＴＧ２，ＴＧ３Ａ，ＴＧ３Ｂ，ＴＧ４  トランスミッションゲート
ＴＧＸ１，ＴＧＸ２，・・・ＴＧＸｎ−１  トランスミッションゲート
【図１】
2008005001.tif 000003
【図２】
2008005001.tif 000004
【図３】
2008005001.tif 000005
【図４】
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【図５】
2008005001.tif 000007