(57)【要約】【課題】チャンネル数の少ないテスターを使用する時や、ＤＵＴの信号ピン数が多い時であっても、容易に複数のＤＵＴを同時にテストすることができる半導体デバイスのテスト補助回路を提供する。【解決手段】テスト補助回路は、ＤＵＴの信号ピンの本数分のテスト単位回路と、複数のＤＵＴの不良を検出する不良検出回路を備える。各々のテスト単位回路は、ＤＵＴの個数分の単位回路を備え、各々の単位回路は、入力値／出力期待値の入力端子とＤＵＴの対応する信号ピンに接続される双方向端子との間に接続されたスイッチ、ＤＵＴの信号ピンの出力信号の電圧と判定基準電圧とを比較する回路、電圧比較結果と出力期待値とを比較する回路、期待値比較結果に応じたテスト結果を出力する回路を備える。不良検出回路は、各々の信号線をプルアップないしはプルダウンする、ＤＵＴの個数分の抵抗素子を備え、各々の信号線には、対応するＤＵＴのテスト結果がワイヤード接続されている。【選択図】  図１
2008180616.tif 000002
【特許請求の範囲】
【請求項１】
テスターと半導体デバイスとの間に配置され、複数の前記半導体デバイスを同時にテストするためのテスト補助回路であって、
前記半導体デバイスの信号ピンの本数分のテスト単位回路と、複数の前記半導体デバイスの良／不良を検出する不良検出回路とを備え、
各々の前記テスト単位回路は、前記半導体デバイスの個数分の単位回路を備え、
各々の前記単位回路は、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの対応する信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのオン／オフが制御されるスイッチと、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較する電圧比較回路と、該電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較する期待値比較回路と、該期待値比較回路の期待値比較結果に応じたテスト結果を出力する出力駆動回路とを備え、
前記不良検出回路は、前記半導体デバイスの個数分の信号線と、各々の前記信号線をプルアップないしはプルダウンする、前記半導体デバイスの個数分の抵抗素子とを備え、
各々の前記信号線には、各々の前記テスト単位回路の、対応する半導体デバイスの信号ピンの出力信号のテスト結果がワイヤード接続され、前記テスターに入力されることを特徴とする半導体デバイスのテスト補助回路。
【請求項２】
各々の前記テスト単位回路は、さらに、前記スイッチと並列に、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのイネーブル状態／ディセーブル状態が制御される３ステートバッファを備えることを特徴とする請求項１に記載の半導体デバイスのテスト補助回路。
【請求項３】
各々の前記テスト単位回路は、さらに、前記半導体デバイスの信号ピンの出力信号のＤＣ特性テストを行う時に、各々の前記信号ピンの電流駆動能力に合わせた負荷を各々の前記信号ピンに与える負荷電流発生源を備えることを特徴とする請求項１または２に記載の半導体デバイスのテスト補助回路。
【請求項４】
前記負荷電流発生源は、電源と前記半導体デバイスの信号ピンに接続される双方向端子との間に直列に接続された第１のスイッチおよび第１の抵抗素子と、前記半導体デバイスの信号ピンに接続される双方向端子とグランドとの間に直列に接続された第２の抵抗素子および第２のスイッチとを備えることを特徴とする請求項３に記載の半導体デバイスのテスト補助回路。
【請求項５】
請求項１〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの入力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。
【請求項６】
請求項１〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記テスターで全ての前記半導体デバイスのリーク電流値の和を測定することによって、複数の前記半導体デバイスのリーク電流のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。
【請求項７】
各々の前記テスト単位回路において、
１つの半導体デバイスに対応する単位回路のスイッチをオン、その他のスイッチをオフとし、
前記テスターで１つの前記半導体デバイスのリーク電流を測定することを、全ての前記半導体デバイスについて繰り返し行うことによって、前記リーク電流のテストで不良が検出された半導体デバイスを特定することを特徴とする請求項６に記載の半導体デバイスのテスト方法。
【請求項８】
請求項２〜４のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスのファンクションテストを同時に行うことを特徴とする半導体デバイスのテスト方法。
【請求項９】
請求項３または４に記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
負荷電流発生源により、前記半導体デバイスの各々の信号ピンの電流駆動能力に合わせた負荷を、各々の前記半導体デバイスの信号ピンに与え、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの出力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体デバイスを同時にテストするためのテスト補助回路およびそのテスト方法に関するものである。
【背景技術】
【０００２】
図３は、半導体デバイスをテストする時の従来の構成を表す概念図である。同図には、左側に、所定数のテスターチャンネルを有するテスター１０と、右側に、複数のＤＵＴ（Device Under Test：テストされる半導体デバイス）１４（ＤＵＴ１，ＤＵＴ２，…）とが描かれている。複数のＤＵＴ１，ＤＵＴ２，…は、同一の構成、同一の信号ピンを有するもので、同じ入力信号に応じて同様に動作するものである。
【０００３】
半導体デバイスは、入力ピン、出力ピン、双方向ピン等を含む、複数の信号ピンを備えている。同図には、一例として、２ｍＡと４ｍＡという、電流駆動能力の異なる複数の双方向ピンが描かれている。図３は、複数のＤＵＴ１４のテストを同時に行う時の構成を表したもので、各々のＤＵＴ１，ＤＵＴ２，…の各々の外部ピンと、テスター１０の各々のチャンネルとが１対１に接続されている。
【０００４】
ＤＵＴ１４のテストの時には、テスター１０の各々のチャンネルと、各々のＤＵＴ１４の各々の信号ピンとを１対１で接続して、ＤＵＴ１４への信号入力、ＤＵＴ１４の出力信号とその出力期待値との比較、信号電圧等のＤＣ特性の判定を行う。
【０００５】
テスト工程のスループットを向上させるために、複数のＤＵＴ１４を同時にテストする場合、上記のように、１つのＤＵＴで使用するテスターチャンネル数を、同時にテストを行うＤＵＴ１４の個数で乗算した数のテスターチャンネルを用いてテストを行うことが多い。そのため、チャンネル数の少ないテスター１０を使用する時や、ＤＵＴ１４の信号ピン数が多い時は、複数のＤＵＴ１４を同時にテストすることが困難になる。
【０００６】
このような問題を回避するためには、テスト時に使用するテスターチャンネルを減らすことが有効な回避策である。この回避策を適用する従来技術として、特許文献１の半導体集積回路の試験装置および方法等の手法が提案されている。
【０００７】
ここで、特許文献１には、例えば、ｘ個の出力信号数を有する被測定半導体集積回路の各出力信号と前記ｘ個の期待値とをそれぞれ比較して両者の一致・不一致を検出する前記ｘ個の比較手段と、該ｘ個の比較手段によるそれぞれの比較結果の論理積をとることにより被測定半導体集積回路の良否を判定する判定信号を出力する論理積手段とを設けたことを特徴とする半導体集積回路の試験装置が開示されている。
【０００８】
しかし、特許文献１の試験装置には、ＤＵＴへの信号入力の手段がないため、入力ピンや双方向ピンが用いられている時にはテストを行うことができなかった。また、特許文献１では、信号電圧測定等のＤＣ特性テストが行えないという問題も残されていた。
【０００９】
【特許文献１】特開２００３−８４０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、前記従来技術に基づく問題点を解消し、チャンネル数の少ないテスターを使用する時や、ＤＵＴの信号ピン数が多い時であっても、容易に複数のＤＵＴを同時にテストすることができる半導体デバイスのテスト補助回路およびそのテスト方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第１の形態は、テスターと半導体デバイスとの間に配置され、複数の前記半導体デバイスを同時にテストするためのテスト補助回路であって、
前記半導体デバイスの信号ピンの本数分のテスト単位回路と、複数の前記半導体デバイスの良／不良を検出する不良検出回路とを備え、
各々の前記テスト単位回路は、前記半導体デバイスの個数分の単位回路を備え、
各々の前記単位回路は、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの対応する信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのオン／オフが制御されるスイッチと、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較する電圧比較回路と、該電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較する期待値比較回路と、該期待値比較回路の期待値比較結果に応じたテスト結果を出力する出力駆動回路とを備え、
前記不良検出回路は、前記半導体デバイスの個数分の信号線と、各々の前記信号線をプルアップないしはプルダウンする、前記半導体デバイスの個数分の抵抗素子とを備え、
各々の前記信号線には、各々の前記テスト単位回路の、対応する半導体デバイスの信号ピンの出力信号のテスト結果がワイヤード接続され、前記テスターに入力されることを特徴とする半導体デバイスのテスト補助回路を提供するものである。
【００１２】
ここで、第２の形態として、第１の形態の半導体デバイスのテスト補助回路であって、
各々の前記テスト単位回路は、さらに、前記スイッチと並列に、前記テスターから入力される入力値／出力期待値の入力端子と前記半導体デバイスの信号ピンに接続される双方向端子との間に接続され、前記テスターによって、そのイネーブル状態／ディセーブル状態が制御される３ステートバッファを備えることが好ましい。
【００１３】
また、本発明の第３の形態として、第２の形態の半導体デバイスのテスト補助回路であって、
各々の前記テスト単位回路は、さらに、前記半導体デバイスの信号ピンの出力信号のＤＣ特性テストを行う時に、各々の前記信号ピンの電流駆動能力に合わせた負荷を各々の前記信号ピンに与える負荷電流発生源を備えることが好ましい。
【００１４】
また、本発明の第４の形態として、前記負荷電流発生源は、電源と前記半導体デバイスの信号ピンに接続される双方向端子との間に直列に接続された第１のスイッチおよび第１の抵抗素子と、前記半導体デバイスの信号ピンに接続される双方向端子とグランドとの間に直列に接続された第２の抵抗素子および第２のスイッチとを備えることが好ましい。
【００１５】
また、本発明は、第５の形態として、第１〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの入力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。
【００１６】
また、本発明は、第６の形態として、第１〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオンとし、前記テスターから、１つの入力値を前記スイッチを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記テスターで全ての前記半導体デバイスのリーク電流値の和を測定することによって、複数の前記半導体デバイスのリーク電流のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。
【００１７】
ここで、第７の形態として、第６の形態の半導体デバイスのテスト方法であって、
各々の前記テスト単位回路において、
１つの半導体デバイスに対応する単位回路のスイッチをオン、その他のスイッチをオフとし、
前記テスターで１つの前記半導体デバイスのリーク電流を測定することを、全ての前記半導体デバイスについて繰り返し行うことによって、前記リーク電流のテストで不良が検出された半導体デバイスを特定することが好ましい。
【００１８】
また、本発明は、第８の形態として、第２〜第４の形態のいずれかに記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスのファンクションテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。
【００１９】
また、本発明は、第９の形態として、第３または第４の形態に記載のテスト補助回路を用いて、前記テスターで複数の前記半導体デバイスを同時にテストするテスト方法であって、
各々の前記テスト単位回路において、
負荷電流発生源により、前記半導体デバイスの各々の信号ピンの電流駆動能力に合わせた負荷を、各々の前記半導体デバイスの信号ピンに与え、
前記スイッチをオフ、かつ、前記３ステートバッファをイネーブル状態とし、前記テスターから、１つの入力値を前記３ステートバッファを介して複数の前記半導体デバイスの対応する信号ピンに入力し、
前記電圧比較回路により、前記半導体デバイスの対応する信号ピンの出力信号の電圧と前記テスターから入力される判定基準電圧とを比較し、
前記期待値比較回路により、前記電圧比較回路の電圧比較結果と前記テスターから入力される出力期待値とを比較し、
前記出力駆動回路により、前記期待値比較回路の期待値比較結果に応じたテスト結果を、前記不良検出回路の対応する信号線上に出力し、
前記不良検出回路により、各々の前記半導体デバイスの良／不良を検出し、その良／不良検出結果を前記テスターに入力することによって、複数の前記半導体デバイスの出力電圧特性のテストを同時に行うことを特徴とする半導体デバイスのテスト方法を提供する。
【発明の効果】
【００２０】
本発明によれば、１つのＤＵＴをテストする場合に必要となるテスターチャンネル数に加えて、数本のテスターチャンネルの増加だけで、複数のＤＵＴを同時にテストすることができる。また、複数のＤＵＴを同時にテストする際に、テストの不良検出能力が低下することがない。その結果、チャンネル数の少ないテスターを使用する時や、ＤＵＴの信号ピン数が多い時であっても、容易に複数のＤＵＴを同時にテストすることができるようになる。
【発明を実施するための最良の形態】
【００２１】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体デバイスのテスト補助回路およびそのテスト方法を詳細に説明する。
【００２２】
図１は、本発明の半導体デバイスのテスト補助回路を適用して半導体デバイスをテストする時の構成を表す概念図である。図１中、左側に、所定数のテスターチャンネルを有するテスター１０と、中央に、本実施形態のテスト補助回路１２と、右側に、同時にテストする複数のＤＵＴ１４（ＤＵＴ１，ＤＵＴ２，…）とが描かれている。なお、テスター１０とＤＵＴ１４は、図３に示す従来構成のものと同じものであるとする。
【００２３】
ここで、テスター１０は、所定の電源電圧を出力するテスターチャンネル、ＤＵＴ１４の出力信号のＨ，Ｌの電圧を判定するための判定基準電圧を出力するテスターチャンネル、ＤＵＴ１４の各々の信号ピンに対応する入力値／出力期待値を出力するテスターチャンネル、各々のＤＵＴ１４の不良検出信号が入力されるテスターチャンネル、テスト補助回路１２を制御するための制御信号を出力するテスターチャンネル（図示省略）等を含む。
【００２４】
また、各々のＤＵＴ１，ＤＵＴ２，…は、同じ内部構造、信号ピンを有し、同じ入力信号に応じて同じように動作する半導体デバイスである。なお、以下の説明において、信号ピンは、電源ピン、グランドピンを除く、入力ピン、出力ピン（オープンドレイン出力、オープンソース出力、３ステート出力等を含む）、双方向ピンなどのように、実際に信号のやり取りを行うものの１つとして使用する。
【００２５】
テスト補助回路１２は、複数のＤＵＴ１４を同時にテストする場合に使用する補助回路であって（ＤＵＴ１４を１つずつ順次テストすることも可能である）、テスター１０と複数のＤＵＴ１４との間に配置されている。テスト補助回路１２は、不良検出回路１６と、ＤＵＴ１４の信号ピンの本数分のｉ個のテスト単位回路１８（ＴＵ１，ＴＵ２，…，ＴＵｉ）とによって構成されている。
【００２６】
不良検出回路１６は、各々のＤＵＴ１，２，…の良／不良を検出するもので、同時にテストするＤＵＴ１４の個数分のｊ個の抵抗素子（プルアップ抵抗）２０（Ｒ１，Ｒ２，…）、および、信号線２２（Ｌ１，Ｌ２，…）を備えている。
【００２７】
各々の抵抗素子Ｒ１，Ｒ２，…の一方の端子には、所定の電源電圧を出力するテスターチャンネルが接続され、その他方の端子には、各々の信号線Ｌ１，Ｌ２，…が接続されている。また、各々の信号線Ｌ１，Ｌ２，…には、各々のテスト単位回路ＴＵ１，ＴＵ２，…の、同時にテストするＤＵＴ１，ＤＵＴ２，…の出力信号の出力端子が共通に接続されている（ワイヤードＡＮＤ接続されている）。
【００２８】
例えば、信号線Ｌ１には、各々のテスト単位回路ＴＵ１，ＴＵ２，…，ＴＵｎの、ＤＵＴ１の全ての信号ピンの出力信号の出力端子が共通に接続されている。他の信号線Ｌ２，Ｌ３，…についても同様である。
【００２９】
テスト単位回路１８は、同時にテストする全てのＤＵＴ１４の同一の信号ピンのテストを補助する回路である。テスター１０の判定基準電圧を出力するテスターチャンネルが全てのテスト単位回路１８に共通に接続され、入力値／出力期待値を出力する各々のテスターチャンネルが、ＤＵＴ１４の各々の信号ピンに対応するテスト単位回路１８に接続されている。また、各々のテスト単位回路１８には、全てのＤＵＴ１４の対応する信号ピンが接続されている。
【００３０】
例えば、１本目の信号ピン（図１に示すＤＵＴ１４において、各々のＤＵＴ１，ＤＵＴ２，…の上側の信号ピンから順に１本目の信号ピン、２本目の信号ピン、…とする）に対応するテスト単位回路ＴＵ１には、同時にテストする全てのＤＵＴ１，ＤＵＴ２，…の１本目の信号ピンが接続されている。各々のＤＵＴ１，ＤＵＴ２，…の２本目以降の信号ピンについても同様である。
【００３１】
続いて、テスト単位回路１８について具体例を挙げて説明する。
【００３２】
図２は、図１に示すテスト単位回路の構成を表す回路図である。同図は、１本目の信号ピンに対応するテスト単位回路ＴＵ１であって、ＤＵＴ１４の個数分のｊ個の単位回路２４（ＵＣ１，ＵＣ２，…）を含む。各々の単位回路２４は、スイッチ２６と、３ステートバッファ２８と、負荷電流発生源３０と、電圧比較回路３２と、期待値比較回路３４と、出力駆動回路３６とによって構成されている。
【００３３】
ここで、テスト単位回路１８は、前述の通り、ＤＵＴ１４の信号ピンの本数分のｉ個が設けられている。ここでは、ｍ本目（ｍは１〜ｉの整数）の信号ピンに対応するテスト単位回路をＴＵｍとし、その内部で使用される素子名や信号名の後ろに同じｍを付けている。テスト単位回路ＴＵ１の内部で使用される素子名は、例えば、スイッチＳＷ１１、テスト単位回路ＴＵ２ではスイッチＳＷ２１、…となる。
【００３４】
また、テスト単位回路１８の中には、ＤＵＴ１４の個数分のｊ個の単位回路２４が含まれている。ここでは、ｎ個目（ｎは１〜ｊの整数）のＤＵＴ１４に対応する単位回路をＵＣｎとし、その内部で使用される素子名や信号名の後ろのｍの後ろにｎを付けている。テスト単位回路ＴＵ１において、１つ目のＤＵＴ１に対応する単位回路ＵＣ１で使用される素子名は、例えば、スイッチＳＷ１１、２つ目はスイッチＳＷ１２、…となる。
【００３５】
以下、ＤＵＴ１４の１本目の信号ピンに対応するテスト単位回路ＴＵ１の単位回路ＵＣ１を例に挙げて説明するが、他のテスト単位回路ＴＵ１，ＴＵ２，ＴＵ３，…，ＴＵｉの単位回路ＵＣｍについても同様である。
【００３６】
スイッチＳＷ１１は、テスター１０から入力される入力値／出力期待値の入力端子ＳＩＮ１とＤＵＴ１の１本目の信号ピンに接続される双方向端子ＩＯ１１との間に接続されている。スイッチＳＷ１１は、テスター１０から入力される制御信号によって、そのオン／オフが制御される。スイッチＳＷ１１がオフの時、入力端子ＳＩＮ１と双方向端子ＩＯ１１との間はオープン状態となり、オンの時、両者の間がスイッチＳＷ１１を介して接続される。
【００３７】
３ステートバッファ３Ｓ１１は、スイッチＳＷ１１と並列に、入力端子ＳＩＮ１と双方向端子ＩＯ１１との間に接続されている。３ステートバッファ３Ｓ１１は、テスター１０から入力される制御信号ＥＮ１１によって制御され、制御信号ＥＮ１１がＬ（ローレベル）の時にディセーブル状態となり、双方向端子ＩＯ１１はハイインピーダンス状態となる。また、３ステートバッファ３Ｓ１１は、制御信号ＥＮ１１がＨ（ハイレベル）の時にイネーブル状態となり、双方向端子ＩＯ１１は３ステートバッファ３Ｓ１１により駆動される。
【００３８】
ここで、３ステートバッファ３Ｓ１１は、ＤＵＴ１の信号ピン（入力ピンないしは入力モードの双方向ピン）に対応する電流駆動能力のものを使用する。
【００３９】
また、スイッチＳＷ１１および３ステートバッファ３Ｓ１１は、同時にオンおよびイネーブル状態になることはなく、ＤＵＴ１の１本目の信号ピンが、入力ピンないしは入力モードの双方向ピンの場合に限り、そのＤＣ特性テスト時にはスイッチＳＷ１１だけがオンとされ、ファンクションテスト時に、３ステートバッファ３Ｓ１１だけがイネーブル状態とされる。一方、ＤＵＴ１の１本目の信号ピンが、出力ピンないしは出力モードの双方向ピンの場合には、テスト時に、オフおよびディセーブル状態とされる。
【００４０】
負荷電流発生源ＲＩ１１は、電源と双方向端子ＩＯ１１との間に直列に接続されたスイッチＳＷ１１Ｌおよび抵抗素子Ｒ１１Ｌと、双方向端子ＩＯ１１とグランドとの間に直列に接続された抵抗素子Ｒ１１ＨおよびスイッチＳＷ１１Ｈとによって構成されている。負荷電流発生源ＲＩ１１は、ＶＯＨ／ＶＯＬテスト（出力電圧特性テスト）等の、ＤＵＴ１の１本目の信号ピンの出力信号のＤＣ特性テストを行う時に、その電流駆動能力に合わせた負荷をＤＵＴ１の１本目の信号ピンに与える。
【００４１】
ＤＵＴ１の１本目の信号ピンが入力ピンの場合、スイッチＳＷ１１Ｌ，ＳＷ１１Ｈは共にオフとなる。スイッチＳＷ１１Ｌ，ＳＷ１１Ｈは同時にオンとはならず、信号ピンが出力ピンないしは出力モードの双方向ピンの場合、オンする時は、一方だけがオンとなる。
【００４２】
ＤＵＴ１の１本目の信号ピンの出力信号がＬの時、スイッチＳＷ１１Ｌがオン、つまり、スイッチＳＷ１１Ｈがオフとされ、電源と双方向端子ＩＯ１１との間に抵抗素子Ｒ１１Ｌが接続される。この場合、電源から、スイッチＳＷ１１Ｌ、抵抗素子Ｒ１１Ｌ、ＤＵＴ１の１本目の信号ピンの出力バッファを構成するグランド側のトランジスタを通じて、グランドに電流が流れる。
【００４３】
一方、ＤＵＴの１本目の信号ピンの出力信号がＨの時、スイッチＳＷ１１Ｈがオン、つまり、スイッチＳＷ１１Ｌがオフとされ、双方向端子ＩＯ１１とグランドとの間に抵抗素子Ｒ１１Ｈが接続される。この場合、電源から、ＤＵＴ１の１本目の信号ピンの出力バッファを構成する電源側のトランジスタ、抵抗素子Ｒ１１Ｈ、スイッチＳＷ１１Ｈを通じて、グランドに電流が流れる。
【００４４】
ここでは、図１に示すように、ＤＵＴ１の１本目の信号ピンの出力バッファの電流駆動能力は２ｍＡである。従って、ＤＵＴ１の１本目の信号ピンの出力信号がＬ，Ｈである時に、その出力バッファが２ｍＡの電流を流すことができるように、抵抗素子Ｒ１１Ｌ，Ｒ１１Ｈの抵抗値が決定される。ＤＵＴ１の信号ピンの出力バッファの電流駆動能力が異なる場合も同様である。
【００４５】
電圧比較回路ＣＯＭＰ１１の入力端子＋には、双方向端子ＩＯ１１が接続され、その入力端子−には、判定基準電圧の入力端子ＶＩＮ１が接続されている。電圧比較回路ＣＯＭＰ１１は、ＤＵＴ１の１本目の信号ピンの出力信号の電圧とテスター１０から入力される判定基準電圧とを比較し、その電圧比較結果を出力する。
【００４６】
ＤＵＴ１の１本目の信号ピンの出力信号がＬとなる時には、テスター１０からＬの判定基準電圧が入力される。一方、出力信号がＨとなる時にはＨの判定基準電圧が入力される。電圧比較回路ＣＯＭＰ１１は、ＤＵＴ１の１本目の信号ピンの出力信号のＬが、Ｌの判定基準電圧以下である場合と、出力信号のＨがＨの判定基準電圧以上の場合にＨを出力し、それ以外の場合はＬを出力する。
【００４７】
期待値比較回路３４となるＥＸＯＲ回路ＸＯＲ１１には、入力値／出力期待値の入力端子ＳＩＮ１、および、電圧比較回路ＣＯＭＰ１１の出力端子が接続されている。ＥＸＯＲ回路ＸＯＲ１１は、テスター１０から、入力値／出力期待値の入力端子ＳＩＮ１を介して入力される、ＤＵＴ１の１本目の信号ピンの出力信号の期待値と、電圧比較回路ＣＯＭＰ１１の電圧比較結果とを比較し、その期待値比較結果を出力する。
【００４８】
テスター１０からは、ＤＵＴ１の１本目の信号ピンの出力信号の論理値に対応する出力期待値が入力される。ＥＸＯＲ回路ＸＯＲ１１からは、両者が一致していればＬ、不一致であればＨが出力される。
【００４９】
出力駆動回路３６となるＮＭＯＳＴＲ１１は、出力信号の出力端子ＯＵＴ１１とグランドとの間に接続され、そのゲートには、ＥＸＯＲ回路ＸＯＲ１１の出力端子が接続されている。ＮＭＯＳＴＲ１１は、ＥＸＯＲ回路ＸＯＲ１１の出力信号（期待値比較結果）、すなわち、ＤＵＴ１の１本目の信号ピンの出力信号に応じたテスト結果を、対応する信号線Ｌ１上に出力する。
【００５０】
ＮＭＯＳＴＲ１１は、ＥＸＯＲ回路ＸＯＲ１１の出力信号がＬの時、すなわち、一致の時はオフとなり、Ｈの時、すなわち、不一致の時はオンとなる。ＮＭＯＳＴＲ１１がオフの時、出力端子ＯＵＴ１１が接続されている信号線Ｌ１は、プルアップされたＨを維持する。一方、ＮＭＯＳＴＲ１１がオンの時には、信号線Ｌ１が、ＮＭＯＳＴＲ１１を介してディスチャージされ、Ｌとなる。
【００５１】
なお、スイッチＳＷｍｎのオン／オフを制御する制御信号、３ステートバッファ３Ｓｍｎのイネーブル状態／ディセーブル状態を制御する制御信号ＥＮｍｎ、負荷電流発生源ＲＩｍｎのスイッチＳＷｍｎＬ，ＳＷｍｎＨのオン／オフを制御する制御信号は、テスター１０から供給される。
【００５２】
各々のテスト単位回路１８には、同時にテストが行われる複数のＤＵＴ１４の同一本目の信号ピンが接続される。入力端子ＳＩＮ１，ＶＩＮ１はテスト単位回路１８毎に１つである。すなわち、各々のテスト単位回路１８内において、入力端子ＳＩＮ１と全てのスイッチＳＷｍｎの一方の端子は共通に接続されている。また、入力端子ＶＩＮ１と全ての比較回路ＣＯＭＰｍｎの入力端子−は共通に接続されている。
【００５３】
次に、本発明の半導体デバイスのテスト方法に従って、図１および図２に示すテスト補助回路１２を用いて、複数のＤＵＴ１４をテストする時の動作について説明する。
【００５４】
まず、入力ピンないしは入力モードの双方向ピンの場合のテスト時の動作を説明する。この場合、負荷電流発生源３０は使用しないため、全てのテスト単位回路１８の負荷電流発生源３０のスイッチＳＷｍｎＬ，ＳＷｍｎＨをオフとする。
【００５５】
ファンクションテストを行う場合、全てのテスト単位回路１８のスイッチ２６をオフとし、制御信号ＥＮｍｎをＨとして３ステートバッファ２８をイネーブル状態にする。これにより、テスター１０から、入力端子ＳＩＮｍを介して入力された１つの入力値は、３ステートバッファ２８によってバッファリングされ、さらに、各々のＤＵＴ１４に対応する双方向端子ＩＯｍｎから出力され、全てのＤＵＴ１４の対応する入力ピンないしは入力モードの双方向ピンに入力される。
【００５６】
ファンクションテストでは、全てのＤＵＴ１４が、テスター１０からテスト単位回路１８を介して入力された入力値に応じて同様に動作する。その結果、全てのＤＵＴ１４の出力ピンないしは出力モードの双方向ピンから出力信号が出力され、対応するテスト単位回路１８に入力される。ＤＵＴ１４の出力ピンないしは出力モードの双方向ピンの出力信号のファンクションテスト時の動作については後述する。
【００５７】
また、ＶＩＨ／ＶＩＬ（入力電圧特性）テスト、リークテスト（リーク電流のテスト）等の、入力信号のＤＣ特性テストを行う場合、スイッチ２６をオンとし、制御信号ＥＮｍｎをＬとして３ステートバッファ２８をディセーブル状態にする。この場合、入力端子ＳＩＮｍと双方向端子ＩＯｍｎは、スイッチＳＷｍｎを介して接続される。つまり、入力値を出力する各々のテスターチャンネルと全てのＤＵＴ１４の対応する同一本目の信号ピンとがダイレクトに接続される。
【００５８】
ＶＩＨ／ＶＩＬのテストは、その判定をファンクションテストの場合の出力値を用いて行う。そのため、テスターチャンネルと全てのＤＵＴの対応する同一本目の信号ピンとをダイレクトに接続した状態でテストを行うことによって、ファンクションテストの場合と同様に、どのＤＵＴで不良が発生したのか（どのＤＵＴがフェイルしたのか）を特定することができる。
【００５９】
一方、リークテストは、テスター１０で全てのＤＵＴ１４のリーク電流値の和を測定することによって行う。そのため、上記のように、全てのスイッチ２６を同時にオンにすると、複数のＤＵＴ１４のうちの少なくとも１つのＤＵＴ１４においてリーク不良が発生したことは検出できるが、どのＤＵＴ１４でリーク不良が発生したのかを特定することができない。
【００６０】
リーク不良が検出されたＤＵＴ１４を特定する場合、例えば、ＤＵＴ１をテストするために、全てのテスト単位回路１８においてＳＷｍ１をオン、その他のスイッチＳＷｍｎ（スイッチＳＷｍ１を除く）をオフとし、制御信号ＥＮｍｎをＬとする。これにより、テスターチャンネルとＤＵＴ１の対応する全ての入力ピンないしは入力モードの双方向ピンとがダイレクトに接続された状態となる。この状態でテストを行う。
【００６１】
続いて、ＤＵＴ２をテストするために、各々のテスト単位回路において、スイッチＳＷｍ２をオン、その他のスイッチＳＷｍｎ（スイッチＳＷｍ２を除く）とし、制御信号ＥＮｍｎをＬとする。これにより、テスターチャンネルとＤＵＴ２の対応する全てのピンないしは入力モードの双方向ピンとがダイレクトに接続された状態となる。この状態でテストを行う。同様に、ＤＵＴ３以降の全てのＤＵＴについてもテストを繰り返し行う。
【００６２】
上記例の場合、複数のＤＵＴ１４を同時にテストしないため、テスト時間を短縮するメリットはないが、上記の通り、リーク不良が発生しているＤＵＴ１４を特定することができる。
【００６３】
スイッチ２６のオン／オフの制御信号は、ＤＵＴ１４間（テスト単位回路１８内）では独立に制御可能とするが、ＤＵＴ１４内（テスト単位回路１８間）では同一の信号を用いる。制御信号ＥＮｍｎは、ＤＵＴ１４間では同一信号で良く、ＤＵＴ１４内でも入力ピン同士、出力ピン同士は同じ制御信号で良いが、双方向ピンに関しては、その動作（入力モード、出力モード）に応じて複数のグループに分けて制御する必要がある。
【００６４】
続いて、出力ピンないしは出力モードの双方向ピンの場合のテスト時の動作を説明する。この場合、入力端子ＳＩＮｍから入力される入力値は使用しない。そのため、全てのテスト単位回路１８において、全てのスイッチ２６をオフ、全ての制御信号ＥＮｍｎをＬとして３ステートバッファ２８をディセーブル状態にする。
【００６５】
ファンクションテストを行う場合、例えば、ＤＵＴ１の１本目の信号ピンの出力信号は、対応するテスト単位回路１８の双方向端子ＩＯ１１を介して電圧比較回路ＣＯＭＰ１１に入力される。ＤＵＴ１の１本目の信号ピンの出力信号のＨ，Ｌは、電圧比較回路ＣＯＭＰ１１によって、テスター１０から入力端子ＶＩＮ１を介して入力された所定のＨ，Ｌの閾値電圧を有する判定基準電圧と比較される。
【００６６】
その結果、ＤＵＴ１の１番目の信号ピンの出力信号のＨ，Ｌが、それぞれ判定基準電圧のＨ，Ｌの閾値電圧を満足していれば、両者の電圧比較結果として、電圧比較回路ＣＯＭＰ１１からＨが出力され、満足していなければＬが出力される。
【００６７】
続いて、電圧比較回路ＣＯＭＰ１１の出力信号（電圧比較結果）は期待値比較回路３４であるＥＸＯＲ回路ＸＯＲ１１に入力される。電圧比較回路ＣＯＭＰ１１の出力信号は、ＥＸＯＲ回路ＸＯＲ１１によって、テスター１０から入力端子ＳＩＮ１を介して入力された所定の出力期待値と比較される。
【００６８】
その結果、電圧比較回路ＣＯＭＰ１１の出力信号が、その出力期待値と一致していれば、両者の期待値比較結果として、ＥＸＯＲ回路ＸＯＲ１１からＬが出力され、出力駆動回路３６のＮＭＯＳＴＲ１１はオフとなる。従って、出力端子ＯＵＴ１１が接続されている信号線Ｌ１は、期待値比較結果に応じたテスト結果として、抵抗素子Ｒ１によってプルアップされたＨを維持する。一方、不一致であれば、ＥＸＯＲ回路ＸＯＲ１１からＨが出力され、ＮＭＯＳＴＲ１１はオンとなる。従って、信号線Ｌ１はグランドレベルにディスチャージされ、Ｌとなる。
【００６９】
上記動作は、各々のＤＵＴ１，ＤＵＴ２，…の全ての出力ピンないしは出力モードの双方向ピンについて同様である。各々のＤＵＴ１，ＤＵＴ２，…に対応する信号線Ｌ１，Ｌ２，…はワイヤードＡＮＤ回路を構成している。そのため、各々の信号線Ｌ１，Ｌ２，…は、対応するＤＵＴ１，ＤＵＴ２，…の全ての信号ピンの出力信号が、その出力期待値と一致した場合に限り、Ｈを維持する。
【００７０】
一方、信号ピンの出力信号が１本でも不一致である場合、対応する信号線Ｌ１，Ｌ２，…はＬとなる。
【００７１】
例えば、信号線Ｌ１は、対応するＤＵＴ１の全ての信号ピンの出力信号が、その出力期待値と一致した場合に限り、Ｈを維持する。一方、信号線Ｌ１は、ＤＵＴ１の１本の信号ピンの出力信号でも、その出力期待値と不一致であれば、Ｌとなる。
【００７２】
そして、テスター１０で各々のＤＵＴ１，ＤＵＴ２，…に対応する信号線Ｌ１，Ｌ２，…の電圧（良／不良検出信号）を入力することにより、各々のＤＵＴ１，ＤＵＴ２，…の信号ピンの出力信号の良／不良、すなわち、各々のＤＵＴ１４の良／不良を個別に検出することができる。
【００７３】
続いて、ＤＵＴの出力ピンないしは出力モードの双方向ピンのテストとして、ＶＯＨ／ＶＯＬ（出力電圧特性）テスト等の、出力ＤＣ特性テストを行う場合を説明する。この場合、その信号ピンの電流駆動能力に合わせた負荷を与えてテストする必要があるため、負荷電流発生源３０を使用する。
【００７４】
例えば、ＤＵＴ１の１本目の信号ピンのように、２ｍＡの電流駆動能力の信号ピンの場合、負荷電流発生源ＲＩ１１の抵抗素子Ｒ１１Ｌは、前述の通り、１本目の信号ピンの出力信号がＬ，Ｈである時に、その出力バッファが２ｍＡの電流を流すことができるように、抵抗素子Ｒ１１Ｌ，Ｒ１１Ｈの抵抗値が設定されている。また、電流駆動能力の異なる他の信号ピンについても同様である。
【００７５】
なお、負荷電流発生源３０の抵抗素子ＲｍｎＬ，ＲｍｎＨは、電流駆動能力に合わせた抵抗値のものを選択して使用するか、あるいは、可変抵抗として、その抵抗値がコントローラブルなものを使用することも可能である。
【００７６】
ＤＵＴ１４の信号ピンの出力信号のＶＩＨをテストする場合、例えばＤＵＴ１の１本目の信号ピンを例に挙げて説明すると、スイッチＳＷ１１Ｈをオン、スイッチＳＷ１１Ｌをオフとし、双方向端子ＩＯ１１に抵抗素子Ｒ１１Ｈによる負荷を与える。一方、ＶＩＬをテストする場合、スイッチＳＷ１１Ｌをオン、スイッチＳＷ１１Ｈをオフとし、双方向端子ＩＯ１１に抵抗素子Ｒ１１Ｌによる負荷を与える。また、その他の信号ピンについても同様である。その後の動作は、ファンクションテストの場合と同じである。
【００７７】
すなわち、ＤＵＴ１の１本目の信号ピンが、２ｍＡの負荷を与えられた状態でＬ，Ｈを出力した場合に、その電圧が、判定基準電圧を満足していれば、電圧比較回路ＣＯＭＰ１１の出力信号はＨとなり、満足していなければＬとなる。その結果、満足していれば、続く期待値比較回路３４のＥＸＯＲ回路ＸＯＲ１１によって一致が検出され、満足していなければ不一致が検出される。これにより、信号ピンの出力信号の電流駆動能力のテストを行うことができる。
【００７８】
スイッチＳＷｍｎＨ，ＳＷｍｎＬのオン／オフの制御信号は、ＤＵＴ１４間（テスト単位回路１８内）、および、ＤＵＴ１４内（テスト単位回路１８間）で同一の信号を用いても良いが、例えば電流駆動能力の大きな信号ピンを多数使用している半導体デバイスをテストする時などは、ＤＵＴ１４内（テスト単位回路１８間）で信号ピンを複数のグループに分けて、同時に駆動される信号ピンの出力信号の電流値を同時に制御する方が望ましい。
【００７９】
以上のように、テスト補助回路１２を使用することによって、１つのＤＵＴをテストする場合に必要となるテスターチャンネル数に加えて、判定基準電圧を入力するための１本のテスターチャンネル、不良検出回路１６の検出結果を検出するためのＤＵＴ１４の個数分のテスターチャンネル、テスト補助回路１２を制御するための数本のテスターチャンネルの増加だけで、複数のＤＵＴ１４を同時にテストすることができる。
【００８０】
また、テスト補助回路１２を使用すると、複数のＤＵＴ１４の同時テストを実施する際に、テストの不良検出能力が低下することはない。例えば、ＤＵＴ１４に対して信号を入力することもできるし、ＤＵＴ１４の信号ピンの出力信号のＤＣ特性テストも行うことができる。その結果、チャンネル数の少ないテスターを使用する時や、ＤＵＴ１４の信号ピン数が多い時であっても、容易に複数のＤＵＴ１４を同時にテストすることができるようになる。
【００８１】
なお、不良検出回路１６の抵抗素子Ｒ１，Ｒ２，…は、プルダウン抵抗であっても良い。この場合、ワイヤードＯＲ回路となるので、テスト単位回路１８の出力端子ＯＵＴｍｎからの出力信号の極性を逆にする必要がある。
【００８２】
また、テスト単位回路１８において、スイッチＳＷｍｎ、および、負荷電流発生源３０のスイッチＳＷｍｎＬ、ＳＷｍｎＨは、どのようなスイッチ素子であっても良い。３ステートバッファ２８は必須の要素ではなく、テスター１０のチャンネルが、同時にテストを行う複数のＤＵＴ１４の同一信号ピンの全てを駆動するだけの電流駆動能力を有する場合、３ステートバッファ２８は不要である。負荷電流発生源３０も必須ではなく、ＤＵＴ１４の信号ピンの出力信号のＤＣ特性テストを行う場合にだけ必要となるものである。
【００８３】
図２に示す負荷電流発生源３０を使用する場合、抵抗素子とスイッチの順序は逆にしても良い。また、テスト単位回路１８において、電圧比較回路３２、期待値比較回路３４、出力駆動回路３６の構成は、図示例に限定されず、同様の機能を果たすことが出来る各種構成の回路を使用することが可能である。
【００８４】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体デバイスのテスト補助回路およびテスト方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００８５】
【図１】本発明の半導体デバイスのテスト補助回路を適用して半導体デバイスをテストする時の構成を表す概念図である。
【図２】図１に示すテスト単位回路の構成を表す回路図である。
【図３】半導体デバイスをテストする時の従来の構成を表す概念図である。
【符号の説明】
【００８６】
１０  テスター
１２  テスト補助回路
１４（ＤＵＴｎ）  半導体デバイス
１６  不良検出回路
１８（ＴＵｍ）  テスト単位回路
２０，ＲｍｎＬ，ＲｍｎＨ  抵抗素子
２２（Ｌｎ）  信号線
２４（ＵＣｎ）  単位回路
２６，ＳＷｍｎＬ，ＳＷｍｎＨ  スイッチ
２８（３Ｓｍｎ）  ３ステートバッファ
３０（ＲＩｍｎ）  負荷電流発生源
３２（ＣＯＭＰｍｎ）  電圧比較回路
３４（ＸＯＲｍｎ）  期待値比較回路
３６（ＴＲｍｎ）  出力駆動回路
ＳＩＮｍ，ＶＩＮ１  入力端子
ＯＵＴｍｎ  出力端子
ＩＯｍｎ  双方向端子
ＥＮｍｎ  制御信号
【図１】
2008180616.tif 000003
【図２】
2008180616.tif 000004
【図３】
2008180616.tif 000005