(57)【要約】      （修正有）【課題】金属配線の速い電荷伝達を妨げる要因を除去し、また、金属配線の表面の損傷を防止し、半導体メモリ素子の高速動作を実現することができるＮＡＮＤフラッシュメモリ素子等の半導体メモリ素子の製造方法を提供する。【解決手段】半導体メモリ素子の製造方法は、基板３０上にコンタクトプラグ４０、４２、４３、及びコンタクトプラグ４０、４２、４３を囲む第１の層間絶縁膜３９と第２の層間絶縁膜４１を形成するステップと、パターニングされたＴｉ／ＴｉＮ膜による拡散防止膜４６及びタングステン膜による金属配線４７を含み、コンタクトプラグ４０、４２、４３の上に重なる金属配線構造Ｍを形成するステップと、金属配線４７の表面を酸化させ、金属配線４７の表面に保護膜４９を形成するため、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水及びＨＦを混合して得られた洗浄ケミカルを利用するステップとを含む。【選択図】図３Ｂ
2008010824.tif 000002
【特許請求の範囲】
【請求項１】
基板上にコンタクトプラグ及び該コンタクトプラグを囲む第１絶縁膜を形成するステップと、
パターニングされた拡散防止膜及び金属配線を含み、前記コンタクトプラグの上に重なる金属配線構造を形成するステップと、
前記金属配線の表面を酸化させ、前記金属配線の表面に保護膜を形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項２】
前記金属配線構造を覆うように構造全体上に第２絶縁膜を形成するステップをさらに含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項３】
前記第２絶縁膜が、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜として形成されることを特徴とする請求項２に記載の半導体メモリ素子の製造方法。
【請求項４】
前記保護膜を形成する前記ステップにおいては、酸化ケミカルを利用して前記金属配線の表面を酸化させることを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項５】
前記酸化ケミカルが、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水及びＨＦを混合した混合溶液であることを特徴とする請求項４に記載の半導体メモリ素子の製造方法。
【請求項６】
前記酸化ケミカルのＨ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水が、２：５：３３の混合比率で混合されることを特徴とする請求項５に記載の半導体メモリ素子の製造方法。
【請求項７】
前記ＨＦが、１００〜３００ｐｐｍの範囲内の流量で前記Ｈ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水の混合溶液に添加されることを特徴とする請求項６に記載の半導体メモリ素子の製造方法。
【請求項８】
前記金属配線構造を形成する前記ステップが、
前記第１絶縁膜上に前記拡散防止膜を形成するステップと、
前記拡散防止膜上に金属配線膜を形成するステップと、
前記拡散防止膜及び前記金属配線膜をエッチングして前記コンタクトプラグの上に重なる前記金属配線構造を形成するエッチングステップと、を含むことを特徴とする請求項１に記載の半導体メモリ素子の製造方法。
【請求項９】
前記拡散防止膜が、Ｔｉ／ＴｉＮ膜を含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１０】
前記金属配線膜が、タングステンを含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１１】
前記金属配線膜を形成する前記ステップが、
３９９９．６６〜６６６６．１Ｐａ（３０〜５０Ｔｏｒｒ）の範囲内の圧力と３００〜４００℃の範囲内の温度の雰囲気で、ＳｉＨ４、ＷＦ６及びＡｒガスを利用して前記金属配線膜を形成するステップを含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１２】
前記金属配線構造を形成する前記エッチングステップが、
０．６７〜１．３３Ｐａ（５〜１０ｍＴｏｒｒ）の範囲内の圧力、３００〜５００Ｗの範囲内のパワー、及び５〜１０℃の範囲内の温度の雰囲気で、ＳＦ６及びＮ２ガスを利用してエッチングするステップを含むことを特徴とする請求項８に記載の半導体メモリ素子の製造方法。
【請求項１３】
基板上に第１ソースコンタクトプラグ及び該第１ソースコンタクトプラグを囲む第１絶縁膜を形成するステップと、
前記第１絶縁膜上に第２絶縁膜を形成するステップと、
前記第１絶縁膜及び前記第２絶縁膜をエッチングして前記基板を露出させる第１コンタクトホールを形成するステップと、
前記第１コンタクトホールを埋め込むドレインコンタクトプラグを形成するステップと、
前記第２絶縁膜をエッチングして、前記第１ソースコンタクトプラグを露出させる第２コンタクトホールを形成するステップと、
前記第２コンタクトホールを埋め込む第２ソースコンタクトプラグを形成するステップと、
前記第２ソースコンタクトプラグを含んで、構造全体の上に拡散防止膜を形成するステップと、
前記拡散防止膜上に金属配線膜を形成するステップと、
前記拡散防止膜及び前記金属配線膜をエッチングしてパターニングされた前記拡散防止膜及び金属配線を含む金属配線構造を形成するステップと、
前記金属配線の表面を酸化させて前記金属配線の表面に保護膜を形成するステップと、
を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１４】
前記保護膜を形成する前記ステップにおいては、酸化ケミカルを利用して前記金属配線の表面を酸化させることを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記酸化ケミカルが、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水、及びＨＦが混合された混合溶液であることを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記酸化ケミカルにおいて、Ｈ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水が、２：５：３３の混合比率で混合されることを特徴とする請求項１５に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記ＨＦが、１００〜３００ｐｐｍの範囲の流量で前記Ｈ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水の混合溶液に添加されることを特徴とする請求項１６に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記金属配線構造を覆うように前記保護膜及び前記第２絶縁膜上に第３絶縁膜を形成するステップをさらに含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記第３絶縁膜が、ＨＤＰ膜として形成されることを特徴とする請求項１８に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記拡散防止膜が、Ｔｉ／ＴｉＮ膜を含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項２１】
前記金属配線膜が、タングステンを含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項２２】
前記金属配線膜を形成する前記ステップが、
３９９９．６６〜６６６６．１Ｐａ（３０〜５０Ｔｏｒｒ）の範囲内の圧力と３００〜４００℃の範囲内の温度の雰囲気で、ＳｉＨ４、ＷＦ６及びＡｒガスを利用して前記金属配線膜を形成するステップを含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【請求項２３】
前記金属配線構造を形成する前記ステップが、
０．６７〜１．３３Ｐａ（５〜１０ｍＴｏｒｒ）の範囲内の圧力、３００〜５００Ｗの範囲内のパワー、及び５〜１０℃の範囲内の温度の雰囲気で、ＳＦ６及びＮ２ガスを利用してエッチングするステップを含むことを特徴とする請求項１３に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子の製造技術に関し、特に、０．６０μｍのテクノロジー以下の半導体メモリ素子の金属配線を形成する方法に関する。
【０００２】
半導体メモリ素子の高集積化に伴い、より速い動作速度を有する半導体メモリ素子の必要性が高まっている。現在、半導体メモリ素子のうち、速い動作速度を有するフラッシュメモリ素子を製造するために金属配線の抵抗を低くする方法が開発されており、その方法の一部にはタングステン、アルミニウム、銅など、表面抵抗（Ｒｓ）の低い金属が用いられている。
【０００３】
図１Ａ及び図１Ｂは、従来技術に係る半導体メモリ素子（例えば、ＮＡＮＤフラッシュメモリ素子）の製造方法を説明するための断面図である。
【０００４】
まず、図１Ａに示すように、基板１０上にメモリセルのゲートとして機能する複数のゲート構造１７を形成する。このとき、ゲート構造１７は、トンネル酸化膜１１、フローティングゲート１２、誘電体膜１３、コントロールゲート１４、及びハードマスク１５を順次積層して形成される。
【０００５】
一方、図１Ａでは、説明の便宜上、メモリセルのゲートについてのみ示したが、実際の半導体メモリ素子は、複数のメモリセルがストリング（ｓｔｒｉｎｇ）構造をなしており、このようなストリングの両側には、ビットラインと接続するドレイン選択トランジスタ（図示せず）、及び共通ソースラインと接続するソース選択トランジスタ（図示せず）が形成される。
【０００６】
続いて、ゲート構造１７を含んで、構造全体の表面の段差に沿って絶縁膜１８を蒸着する。このとき、絶縁膜１８は、後続のエッチングの際にエッチングバリア層として機能する。
【０００７】
続いて、ゲート構造１７を含んで、構造全体を覆うように、絶縁膜１８の上に第１の層間絶縁膜１９を蒸着する。
【０００８】
続いて、第１の層間絶縁膜１９と絶縁膜１８との一部をエッチングして基板１０の活性領域、つまりソース選択トランジスタのソース領域を露出させる第１のコンタクトホール（図示せず）を形成する。続いて、第１のコンタクトホール内に孤立したソースコンタクトプラグ２０を形成する。
【０００９】
続いて、既にパターニングされた第１の層間絶縁膜１９の上に第２の層間絶縁膜２１を蒸着する。
【００１０】
続いて、第１の層間絶縁膜１９、第２の層間絶縁膜２１、及び絶縁膜１８の一部をエッチングして基板１０の活性領域、つまりドレイン選択トランジスタのドレイン領域を露出させる第２のコンタクトホール（図示せず）を形成する。続いて、第２のコンタクトホール内に孤立したドレインコンタクトプラグ２２を形成する。
【００１１】
続いて、既にパターニングされた第２の層間絶縁膜２１上にエッチング停止膜２３及び第３の層間絶縁膜２４を蒸着する。デュアルダマシンを行って、第３の層間絶縁膜２４、エッチング停止膜２３及びパターニングされた第２の層間絶縁膜２１をエッチングする。これにより、トレンチ及びビアコンタクトホールが形成される。以下、トレンチ及びビアコンタクトホールを、開口２５と総称する。
【００１２】
続いて、図１Ｂに示すように、開口２５の内壁面に拡散防止膜２６（図２参照）を形成する。
【００１３】
続いて、開口２５を埋め込むように、既にパターニングされた第３の層間絶縁膜２４を含んで、構造全体の上に、金属配線物質としてタングステンのような表面抵抗の低い物質を蒸着する。
【００１４】
続いて、金属配線物質を平坦化して、ソースコンタクトプラグ２０及びドレインコンタクトプラグ２２と、それぞれ電気的に接続される複数の金属配線２７を形成する。続いて、金属配線２７を含みパターニングされた第３の層間絶縁膜２４上に第４の層間絶縁膜２８を蒸着する。このとき、第４の層間絶縁膜２８は、金属配線２７を保護する保護膜として機能する。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、上述した金属配線２７を形成した後に実施される第４の層間絶縁膜２８の蒸着は通常ＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｔｉｏｎ）法を利用してＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜を形成するため、蒸着過程において、Ｈ２ガスやプラズマによって金属配線２７の表面に損傷が生じ、抵抗が増大するという問題が発生し得る。
【００１６】
さらに、従来技術に係る、図１Ａ及び図１Ｂに示された半導体メモリ素子の製造方法には、次のような問題もある。その問題を図２と関連付けて説明する。
【００１７】
図２は、図１Ｂにおいて符号「Ａ」で示した部分を拡大して示す断面図である。
【００１８】
従来技術に係る半導体メモリ素子の製造方法においては、デュアルダマシン法によって金属配線を形成するが、このため、金属配線の速い電荷伝達を妨げる２つの要因が発生する。すなわち、拡散防止膜２６を構成するＴｉ／ＴｉＮ膜の高い表面抵抗が第１の要因となり、エッチング停止膜２３を構成する窒化膜によるキャパシタンスの増大が第２の要因となる。したがって、従来技術に係る半導体メモリ素子においては、高集積化に適する高速動作の実現が困難である。
【００１９】
本発明は、上記した従来技術の問題を解決するためになされたものであり、次のような目的がある。
【００２０】
第１に、本発明の目的は、金属配線の速い電荷伝達を阻害する要因を除去し、半導体メモリ素子の高速動作を実現することができる半導体メモリ素子の製造方法を提供することにある。
【００２１】
第２に、本発明の目的は、金属配線の形成後に行われる絶縁膜の形成の際に、金属配線の表面の損傷を防止することができる半導体メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記した目的を達成するために、本発明は、基板上にコンタクトプラグ及び該コンタクトプラグを囲む第１絶縁膜を形成するステップと、パターニングされた拡散防止膜及び金属配線を含み、前記コンタクトプラグの上に重なる金属配線構造を形成するステップと、前記金属配線の表面を酸化させ、前記金属配線の表面に保護膜を形成するステップとを含むことを特徴とする半導体メモリ素子の製造方法を提供する。
【００２３】
また、上記の目的を達成するために、本発明は、基板上に第１ソースコンタクトプラグ及び該第１ソースコンタクトプラグを囲む第１絶縁膜を形成するステップと、前記第１絶縁膜上に第２絶縁膜を形成するステップと、前記第１絶縁膜及び前記第２絶縁膜をエッチングして前記基板を露出させる第１コンタクトホールを形成するステップと、前記第１コンタクトホールを埋め込むドレインコンタクトプラグを形成するステップと、前記第２絶縁膜をエッチングして、前記第１ソースコンタクトプラグを露出させる第２コンタクトホールを形成するステップと、前記第２コンタクトホールを埋め込む第２ソースコンタクトプラグを形成するステップと、前記第２ソースコンタクトプラグを含んで、構造全体の上に拡散防止膜を形成するステップと、前記拡散防止膜上に金属配線膜を形成するステップと、前記拡散防止膜及び前記金属配線膜をエッチングしてパターニングされた前記拡散防止膜及び金属配線を含む金属配線構造を形成するステップと、前記金属配線の表面を酸化させて前記金属配線の表面に保護膜を形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法を提供する。
【発明の効果】
【００２４】
上述のように、デュアルダマシン法を適用した従来技術に係る金属配線を形成する方法では、金属配線物質の原子が拡散することを防止するのと同時に、層間絶縁膜との接着力を高めるための必須の過程として、Ｔｉ／ＴｉＮ膜からなる拡散防止膜を形成せざるを得なかった。しかし、Ｔｉ／ＴｉＮ膜は、素子の表面抵抗を増大させる要因として作用する。また、トレンチとビアコンタクトホールとを分離するエッチング停止膜２３（図１Ａ参照）もキャパシタンスを増大させる要因として作用し、実質的にＲＣ（Ｒｅｓｉｓｔａｎｃｅ  Ｃａｐａｃｉｔａｎｃｅ）値を増大させ、素子の動作速度を低減させる。
【００２５】
これに対して、本発明は、デュアルダマシン法を適用する代わりに、スタック構造の金属配線を形成することによって、金属配線の速い電荷伝達を阻害する要因を除去することができる。例えば、デュアルダマシン法による金属配線の形成時に必要としていた上下の層間絶縁膜の間のエッチング停止膜を必要とせず、エッチング停止膜によるキャパシタンスの増大を除去することができる。また、デュアルダマシン法による金属配線形成の際に断面形状が「Ｔ」字形の金属配線の表面に沿って形成されていた拡散防止膜を本発明では金属配線の下にのみ形成するようにし、高い表面抵抗を有する拡散防止膜の面積を最小化することができる。したがって、高集積化に適する高速動作の実現が可能である。
【００２６】
また、金属配線の表面を酸化処理し、その表面に金属酸化膜を形成することによって、従来技術のように金属配線を形成した後、絶縁膜を形成する際にＨ２ガスやプラズマによって金属配線の表面が損傷することを完全に防止することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の最も好ましい実施の形態を添付した図面を参照しながら説明する。
【００２８】
なお、図面において、層及び領域の厚さは、明確性を期するために誇張されているものであり、ある層が別の層又は基板上にあるとの記載は、別の層又は基板上に直接、又はその間に第３の層を介在して形成されることを意味する。なお、図面及び明細書全体にわたり、同じ又は類似する参照符号は、同じ又は類似する構成要素を示している。
【００２９】
図３Ａ及び図３Ｂは、本発明の実施の形態に係る半導体メモリ素子の製造方法を説明するための断面図である。
【００３０】
まず、図３Ａに示すように、基板３０上にメモリセルのゲートとして機能する複数のゲート構造３７を形成する。このとき、ゲート構造３７は、ゲート絶縁膜３１、フローティングゲート３２、誘電体膜３３、コントロールゲート３４、及びハードマスク３５の積層構造に形成される。また、ゲート構造３７は、コントロールゲート３４とハードマスク３５との間に介在するタングステン、タングステンシリサイド層、又はこれら層の積層構造をさらに含むこともできる。
【００３１】
続いて、ゲート構造３７の間に露出した基板３０に対してソース／ドレイン形成のためのイオン注入を行う。続いて、ゲート構造３７を含んで、構造全体の表面の段差に沿って絶縁膜３８を形成する。このとき、絶縁膜３８は、窒化物系の材料で形成され、後続するエッチングの際にエッチングバリア層として機能する。
【００３２】
続いて、ゲート構造３７を覆うように絶縁膜３８上に第１の層間絶縁膜３９を形成する。このとき、第１の層間絶縁膜３９は、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＥＴＥＯＳ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）膜、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＦＳＧ（Ｆｌｕｏｒｉｎａｔｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＣＤＯ（Ｃａｒｂｏｎ  Ｄｏｐｅｄ  Ｏｘｉｄｅ）膜、及びＯＳＧ（Ｏｒｇａｎｉｃ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜からなるグループの中から選択されたいずれか１つの膜からなる単層膜、又はこれらの膜のうちの少なくとも２つの膜を積層した積層膜として形成することができる。
【００３３】
続いて、第１の層間絶縁膜３９と絶縁膜３８との一部をエッチングして基板３０の活性領域、つまりソース選択トランジスタのソース領域を露出させる第１のコンタクトホール（図示せず）を形成する。
【００３４】
続いて、前記第１のコンタクトホール内に孤立するソースコンタクトプラグ４０を形成する。このとき、ソースコンタクトプラグ４０は、共通ソースラインを介して接地される。したがって、以下では、説明の便宜上、ソースコンタクトプラグ４０を共通ソースラインと称する。
【００３５】
続いて、既にパターニングされた第１の層間絶縁膜３９上に第２の層間絶縁膜４１を形成する。続いて、第１の層間絶縁膜３９、第２の層間絶縁膜４１、及び絶縁膜３８の一部をエッチングして基板３０の活性領域、つまり、ドレイン選択トランジスタのドレイン領域を露出させる第２のコンタクトホール（図示せず）を形成する。
【００３６】
続いて、前記第２のコンタクトホール内に孤立するドレインコンタクトプラグ４２を形成する。続いて、共通ソースライン４０が露出するように第２の層間絶縁膜４１の一部をエッチングして第３のコンタクトホール４３を形成する。
【００３７】
続いて、図３Ｂに示すように、第３のコンタクトホール４３（図３Ａ参照）を埋め込むようにプラグ物質（例えば、タングステン）を形成した後、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下、ＣＭＰとする）を行って、プラグ物質を平坦化する。これにより、第３のコンタクトホール４３内に孤立するコンタクトプラグ４５が形成される。コンタクトプラグ４５は、共通ソースライン４０に信号を伝達するキャリアの役割を果す。
【００３８】
一方、上記のＣＭＰを行う際の工程条件は、次の通りである。基板３０がローディングされて安着するターンテーブルの回転速度は、約５０〜１０００ｒｐｍの範囲内であり、基板３０を上から押さえてターンテーブルに固定させるトップリング(Top Ring、TR)ヘッドの回転速度は、約３〜６０ｒｐｍの範囲内であり、基板３０の全体に加えるメインエアバッグ（ｍａｉｎ  ａｉｒｂａｇ）の圧力及び基板３０の中央に加るセンターエアバッグ（ｃｅｎｔｅｒ  ａｉｒｂａｇ）の圧力はともに、約１００〜２００ｈｐａの範囲内であり、基板３０がターンテーブルから離脱しないようにするリテーナエアバッグ（ｒｅｔａｉｎｅｒ  ａｉｒｂａｇ）の圧力は、約２００〜３００ｈｐａの範囲内であるように設定される。また、ＣＭＰの際に用いられるスラリーの流量は、約５０〜２００ｓｃｃｍ／ｍｉｎの範囲内に、ＰＨは、約２〜７の範囲内に、スラリーに含まれる酸化剤（Ｈ２Ｏ２）の濃度は、約２〜４％の範囲内にあるように設定される。
【００３９】
続いて、コンタクトプラグ４５を含んで、構造全体の上に金属配線構造Ｍを形成するためにＴｉ／ＴｉＮの膜とタングステンの膜とを順次形成する。このとき、タングステン膜は、約３９９９．６６〜６６６６．１Ｐａ（３０〜５０Ｔｏｒｒ）の範囲内の圧力、及び約３００〜４００℃の範囲内の温度でＳｉＨ４、ＷＦ６及びＡｒガスを利用して形成する。
【００４０】
続いて、感光膜塗布、フォトマスクを利用した露光及び現像を順次行って感光膜パターン（図示せず）を形成する。続いて、上記感光膜パターンをエッチングマスクとして利用したエッチングを行い、タングステン膜とＴｉ／ＴｉＮ膜をエッチングする。これにより、拡散防止膜４６と金属配線４７とが積層された金属配線構造Ｍが形成される。なお、このエッチング処理は、ＳＦ６及びＮ２ガスを用いて、約３００〜５００Ｗの範囲内のパワー、約０．６７〜１．３３Ｐａ（５〜１０ｍＴｏｒｒ）の範囲内の圧力、及び約５〜１０℃の範囲内の温度の条件で行われる。
【００４１】
一方、金属配線４７は、タングステン以外に抵抗の小さい金属物質ならば、全て適用することができる。
【００４２】
続いて、感光膜パターンを除去した後、エッチングをする際に発生した不純物を除去する洗浄を行う。この洗浄には、金属配線４７の表面を酸化させることのできる洗浄ケミカルを利用する。酸化ケミカルの役割をする洗浄ケミカルは、Ｈ２ＳＯ４、Ｈ２Ｏ２、脱イオン水及びＨＦを混合して得られたケミカルを利用し、Ｈ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水は、Ｈ２ＳＯ４：Ｈ２Ｏ２：脱イオン水＝２：５：３３の混合比率で混合される。このとき、ＨＦは、約１００〜３００ｐｐｍの範囲内の流量でＨ２ＳＯ４、Ｈ２Ｏ２、及び脱イオン水の混合溶液に添加されることが好ましい。
【００４３】
具体的には、このような洗浄の際に、上記洗浄ケミカルに含まれたＨ２Ｏ２により自動的に酸化現象が発生し、その結果、金属配線４７の表面上に酸化膜４９が保護膜として自動的に生成される。このような酸化膜４９は、金属物質でなく、絶縁膜であるため、金属配線４７の表面抵抗に影響を与えず、且つ、後続工程の層間絶縁膜を形成する際に発生するＨ２ガス及びプラズマから金属配線構造Ｍ、より具体的には、金属配線４７を保護する役割を果すことができる。
【００４４】
上記洗浄ケミカルによる酸化膜４９の形成を化学反応式で表すと下記の反応式１の通りである。
【００４５】
【化１】
2008010824.tif 000003
【００４６】
上記反応式１に対する詳しい反応式を説明すると、下記の反応式２の通りである。
【００４７】
【化２】
2008010824.tif 000004
【００４８】
この後、図面に示されてはいないが、金属配線構造Ｍを覆うように、酸化膜４９を含みパターニングされた第２の層間絶縁膜４１上に第３の層間絶縁膜を形成する。このとき、第３の層間絶縁膜は、ＰＶＤ法を利用してＨＤＰ膜として形成される。ＰＶＤ処理は、低周波の場合には、約２０００〜８０００Ｗの範囲内のパワーを印加し、高周波の場合には、約５００〜２０００Ｗの範囲内のパワーを印加して実施する。そして、約３００〜６００℃の範囲内の温度、及び約０．０６７〜０．２６７Ｐａ（０．５〜２ｍＴｏｒｒ）の範囲内の圧力の雰囲気でＳｉＨ４、Ｏ２、Ｈｅ及びＨ２ガスを利用して実施する。
【００４９】
図４は、図３Ｂにおいて符号「Ｂ」で示した部分を拡大して示す断面図である。
【００５０】
本発明の実施の形態に係る半導体メモリ素子の金属配線構造Ｍは、スタック（ｓｔａｃｋ）構造を有する。具体的には、金属配線構造Ｍは、第２の層間絶縁膜４１上に形成された拡散防止膜４６と、拡散防止膜４６上の金属配線４７とを積層した構造を有し、拡散防止膜４６を含んで、金属配線４７の表面上には、保護膜として酸化膜４９が形成されている。すなわち、本発明の実施の形態に係る半導体メモリ素子は、従来技術とは異なり、エッチング停止膜を必要としないため、エッチング停止膜によるキャパシタンスの増大現象を抑制することができる。したがって、金属配線の高速動作を実現することができる。また、拡散防止膜４６が金属配線４７の下にのみ形成されるため、拡散防止膜４６による表面抵抗の増大を防止することができる。
【００５１】
図５は、従来技術に係る半導体メモリ素子の製造方法によって製造された金属配線の表面抵抗と、本発明の実施の形態に係る半導体メモリ素子の製造方法によって製造された金属配線の表面抵抗とを比較して示す表面抵抗の分布図である。Ｘ軸はオーム単位で測定された表面抵抗を示しており、Ｙ軸は表面抵抗の分布としての累積率を示している。
【００５２】
符号Ｃで示す部分は、改善された条件、即ち、本発明の実施の形態に係る半導体メモリ素子の製造方法によって得られる金属配線の表面抵抗の分布を示しており、符号Ｄで示す部分は、従来技術によって得られる金属配線の表面抵抗の分布を示す。図示されているように、従来技術に係る半導体メモリ素子の製造方法によって製造された金属配線の表面抵抗に比べて、本発明の実施の形態に係る半導体メモリ素子の製造方法によって製造された金属配線の表面抵抗がより低い領域で分布している。
【００５３】
以上で説明したように、本発明によれば、次のような効果を得ることができる。
【００５４】
第１に、本発明によれば、デュアルダマシン法を適用せずにスタック構造の金属配線を形成することによって、従来の断面形状が「Ｔ」字形の金属配線の表面に沿って形成された拡散防止膜を本発明では金属配線の下にのみ形成するので、高い表面抵抗を有する拡散防止膜の面積を最小化することができる。したがって、高集積化に適する高速動作を実現することができる。
【００５５】
第２に、本発明によれば、金属配線の表面を酸化工程を介して酸化処理し、その表面に金属酸化膜を形成することによって、従来技術のように金属配線を形成した後、層間絶縁膜を蒸着する際のＨ２ガスやプラズマによる金属配線の表面の損傷を根本的に防止することができる。
【００５６】
また、本発明に係る半導体メモリ素子の製造方法は、様々な形の半導体メモリ素子の製造に適用することができ、好ましくは、ＮＡＮＤフラッシュメモリの製造に適用することができる。
【００５７】
尚、以上では、本発明を特定の実施の形態に関連して説明したが、本発明は、上記した実施の形態に限定されるものではなく、特許請求の範囲により定められる技術的思想と分野から逸脱しない範囲内で上記の実施の形態に対する様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５８】
【図１Ａ】従来技術に係る、半導体メモリ素子の製造方法を説明するための断面図である。
【図１Ｂ】従来技術に係る、半導体メモリ素子の製造方法を説明するための断面図である。
【図２】図１Ｂにおいて符号「Ａ」で示す部分を拡大して示す断面図である。
【図３Ａ】本発明の実施の形態に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図３Ｂ】本発明の実施の形態に係る半導体メモリ素子の製造方法を説明するための断面図である。
【図４】図３Ｂにおいて符号「Ｂ」で示す部分を拡大して示す断面図である。
【図５】本発明の実施の形態に係る半導体メモリ素子の製造方法によって製造された金属配線の表面抵抗特性が、従来技術によって製造された金属配線の表面抵抗特性より改善されたことを示す図である。
【符号の説明】
【００５９】
１０、３０      基板
１１      トンネル酸化膜
１２、３２      フローティングゲート
１３、３３      誘電体膜
１４、３４      コントロールゲート
１５、３５      ハードマスク
１７、３７      ゲート構造
１８、３８      絶縁膜
１９、３９      第１の層間絶縁膜
２０、４０、４５      ソースコンタクトプラグ
２１、４１      第２の層間絶縁膜
２２、４２      ドレインコンタクトプラグ
２３      エッチング停止膜
２４      第３の層間絶縁膜
２５      開口
２６、４６      拡散防止膜
２７、４７      金属配線
２８      第４の層間絶縁膜
３１      ゲート酸化膜
４３      第３のコンタクトホール
４９      保護膜（酸化膜）
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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