(57)【要約】【課題】半導体チップをチップキャリアに効果的に位置決めするための、チップ埋め込み基板のパッケージ構造を提供する。【解決手段】階段状開口を有するキャリアプレートと、前記キャリアプレートの開口に収納される半導体チップ（またはチップセット）と、前記半導体チップおよびキャリアプレートに形成され、前記半導体チップとキャリアプレートの開口との間隙に充填され、前記半導体チップを前記キャリアプレートに固定する誘電層と、前記誘電層に形成される回路層と、を備え、前記回路層は、複数の導電構造により半導体チップの電極パッドに電気的に接続されることにより、前記半導体チップが外部へ電気的に接続される。【選択図】図２
2008010705.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの階段状開口を有するキャリアプレートと、
複数の電極パッドを有し、前記キャリアプレートの階段状開口に収納される半導体チップと、
前記半導体チップおよびキャリアプレートに形成され、前記半導体チップとキャリアプレートとの間隙に充填される誘電層と、
前記誘電層に形成され、前記誘電層に形成された導電構造を介して前記半導体チップの電極パッドに電気的に接続される回路層と、
を備えることを特徴とするチップ埋め込み基板のパッケージ構造。
【請求項２】
前記誘電層および回路層に形成される少なくとも１つのビルドアップ回路構造をさらに備え、前記ビルドアップ回路構造は、前記回路層に電気的に接続されていることを特徴とする請求項１に記載のチップ埋め込み基板のパッケージ構造。
【請求項３】
前記ビルドアップ回路構造の外表面に複数の導電素子が設けられることにより、前記半導体チップが外部の電子装置に電気的に接続されていることを特徴とする請求項２に記載のチップ埋め込み基板のパッケージ構造。
【請求項４】
前記キャリアプレートは、第１のキャリア層と、第２のキャリア層と、第３のキャリア層とを備え、前記第２のキャリア層は、前記第１のキャリア層に載置され、少なくとも１つの貫通開口を有しており、前記第１のキャリア層が前記開口の一側を閉鎖し、前記第３のキャリア層は、前記第２のキャリア層に載置され、少なくとも１つの貫通開口を有し、その開口が第２のキャリア層の開口に対応しており、その開口のサイズが第２のキャリア層の開口のサイズより大きいことにより、前記キャリアプレートに下から上へ開口が次第に拡大する階段状開口が形成されることを特徴とする請求項１に記載のチップ埋め込み基板のパッケージ構造。
【請求項５】
前記キャリアプレートは、一体構造であり、前記キャリアプレートにサイズの異なる開口が順次設けられることにより、下から上へ開口が次第に拡大する階段状開口が形成されることを特徴とする請求項１に記載のチップ埋め込み基板のパッケージ構造。
【請求項６】
前記半導体チップは、前記第１のキャリア層に載置され、前記階段状開口に収納されていることを特徴とする請求項４に記載のチップ埋め込み基板のパッケージ構造。
【請求項７】
前記第１、第２および第３のキャリア層のいずれか一つは、絶縁層、金属層、セラミックス層または内部に回路層が形成された基板のいずれか一つであることを特徴とする請求項４に記載のチップ埋め込み基板のパッケージ構造。
【請求項８】
前記半導体チップは、能動型または受動型のいずれか一つであることを特徴とする請求項１に記載のチップ埋め込み基板のパッケージ構造。
【請求項９】
第１のキャリア層と、第２のキャリア層と、第３のキャリア層とからなり、前記第２のキャリア層は、前記第１のキャリア層に載置され、少なくとも１つの貫通開口を有し、前記第３のキャリア層は、前記第２のキャリア層に載置され、少なくとも１つの貫通開口を有し、且つその開口が第２のキャリア層の開口に対応しており、その開口のサイズが第２のキャリア層の開口のサイズより大きいことにより、前記キャリアプレートに下から上へ開口が次第に拡大する階段状開口が形成され、前記の階段状開口により前記第１のキャリア層の一部の載置面および前記第２のキャリア層の一部の載置面が露出するキャリアプレートと、
前記キャリアプレートの階段状開口における露出する第１、第２のキャリア層の載置面にそれぞれ載置され、複数の電極パッドが設けられている複数の半導体チップと、
前記複数の半導体チップおよびキャリアプレートに形成され、前記複数の半導体チップとキャリアプレートとの間隙に充填される誘電層と、
前記誘電層に形成され、誘電層に形成された導電構造を介して前記複数の半導体チップの電極パッドに電気的に接続される回路層と、
を備えることを特徴とするチップ埋め込み基板のパッケージ構造。
【請求項１０】
前記誘電層および回路層に形成される少なくとも１つのビルドアップ回路構造をさらに備え、前記ビルドアップ回路構造は、前記回路層に電気的に接続されていることを特徴とする請求項９に記載のチップ埋め込み基板のパッケージ構造。
【請求項１１】
前記ビルドアップ回路構造の外表面に複数の導電素子がさらに設けられることにより、前記複数の半導体チップが外部の装置に電気的に接続されていることを特徴とする請求項１０に記載のチップ埋め込み基板のパッケージ構造。
【請求項１２】
前記複数の半導体チップは、能動型または受動型のいずれか一つであることを特徴とする請求項９に記載のチップ埋め込み基板のパッケージ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップが基板に埋め込まれたパッケージ構造に関し、より詳しくは、半導体チップが統合されたパッケージ構造に関するものである。
【背景技術】
【０００２】
近年、半導体パッケージ技術の進歩に伴って、半導体装置（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ）としてはさまざまなパッケージ形態が開発されており、主にパッケージ基板（ｐａｃｋａｇｅ  ｓｕｂｓｔｒａｔｅ）またはリードフレームに半導体チップを設けておいて、半導体チップをパッケージ基板またはリードフレームに電気的に接続し、そして、コロイドによりパッケージを行う。この中では、ボールグリッドアレー（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ，ＢＧＡ）と言われる極めて優れた半導体パッケージ技術が知られている。その特徴とししては、半導体チップがパッケージ基板に設けられ、セルフアラインメント（Ｓｅｌｆ−ａｌｉｇｎｍｅｎｔ）技術により前記パッケージ基板の裏面に格子状に配列された半田ボール（ｓｏｌｄｅｒ  ｂａｌｌ）が複数配設されることにより、同じ単位面積である半導体チップキャリアに入力／出力接続端子（Ｉ／Ｏ  ｃｏｎｎｅｃｔｉｏｎ）がより多く収納され、半導体チップの高度集積化（ｉｎｔｅｇｒａｔｉｏｎ）が図られ、これらの半田ボールによりパッケージユニットの全体が半田付けされ、外部の装置に電気的に接続される。
【０００３】
しかしながら、従来の半導体パッケージ構造では、基板の上面に半導体チップが接着され、ワイヤボンディング（ｗｉｒｅ  ｂｏｎｄｉｎｇ）またはフリップチップ（ｆｌｉｐ  ｃｈｉｐ）によりパッケージされ、基板の裏面に半田ボールが配設されることにより電気的接続が行われているため、多ピン化の目的を達成することはできるが、しかしながら、高周波数で使用されまたは高速に操作される場合、リードの接続ルートが長すぎることによって電気的特性の効果を高めることができないため、その使用に限界があり、また、従来のパッケージでは、複数の接続インタフェースを必要としているので、生産や製造コストがそれにしたがって増大している。
【０００４】
上記のように、次世代の製品の応用に対応して電気的品質を効果的に向上させるために、業界では、チップをキャリアプレート（ｃａｒｒｉｅｒ  ｐｌａｔｅ）内に埋め込み、直接電気的に接続させることにより、電気伝送のルートを短縮し、信号のロス、信号のひずみを低減し、高速時の作動能力を向上させる技術を研究採用する趨勢にある。
【０００５】
図１はアメリカ特許第６，７０９，８９８号に開示されている半導体パッケージを示したものである。図１に示すように、この半導体パッケージは放熱板１０２を備える。前記放熱板１０２は、少なくとも１つの凹部１０４と、半導体チップ１１４と、備え、前記半導体チップ１１４の非能動面の表面は、熱伝導接着材料１１８により前記凹部１０４に接続される。ビルドアップ回路（ｂｕｉｌｔ−ｕｐ）構造１２２は、ビルドアップ技術により前記放熱板１０２および前記半導体チップ１１４に形成される。ここで、放熱板１０２の凹部１０４を、放熱板１０２の上表面から放熱板１０２の内部の所定の開口の深みまで延在させ、半導体チップ１１４を熱伝導接着材料１１８で凹部１０４の底部平面に接着させ、半導体チップ１１４および放熱板１０２において誘電材を従来の熱圧着の工程により凹部１０４に流し込んで半導体チップ１１４と放熱板１０２との間に充填させる。
【０００６】
ただし、誘電材料が凹部１０４に流れ込む場合、凹部１０４のサイズの制限や誘電材料自体の表面張力によって誘電材料が完全には凹部１０４の空間に充填されず、空隙や気泡が生じやすくなり、その後の半導体パッケージの熱循環の工程において、前記空隙または気泡における気体が熱により膨張して、パッケージにおけるチップが押圧され、チップがひび割れして損傷してしまうことがある。また、誘電材料を完全に凹部１０４に充填することができず、前記誘電材料の層の表面平滑性が悪くなり、ハイレベルの集積回路の製品には応用することができない。
【０００７】
さらに、前記半導体パッケージにおいては回路を直接チップから延ばすことにより、電気伝導のルートが短縮され、高速時の作動能力の向上が図られるが、昨今電子製品への多機能化がますます要求される状況においては、前記半導体パッケージに埋め込まれた半導体チップのほとんどが、単一形式の素子であり、多機能のモジュール構造として形成されていないために、電子製品の発展に追い付かなくなっているのが現状である。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、以上のとおりの事情に鑑み、本発明は、半導体チップを効果的にチップキャリアに位置決めするための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。
【０００９】
また、本発明は、複数の半導体チップを統合し、電子装置の電気的機能を向上させるための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。
【００１０】
また、本発明は、半導体素子のキャリアプレートの開口における平滑性および一致性を維持し、後続の微細回路製造工程の製造能力を向上させるための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。
【００１１】
また、本発明は、半導体チップと基板との統合製造工程を統合することにより、クライアントの幅広い需要に応えることができ、半導体業者の製造工程、コストおよびインタフェース統合の問題を簡素化するための、チップ埋め込み基板のパッケージ構造を提供することを課題とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本発明に係るチップ埋め込み基板のパッケージ構造は、少なくとも１つの階段状開口を有するキャリアプレートと、複数の電極パッドを有し、前記キャリアプレートの階段状開口に収納される半導体チップと、前記半導体チップおよびキャリアプレートに形成され、前記半導体チップとキャリアプレートとの間隙に充填される誘電層と、前記誘電層に形成され、前記誘電層に形成された導電構造を介して前記半導体チップの電極パッドに電気的に接続される回路層と、を備えている。
【００１３】
本発明の一形態として、前記キャリアプレートは、一体構造であり、前記キャリアプレートにサイズの異なる開口が順次設けられることにより、階段状の開口が形成される。また、前記のような階段状開口を有するキャリアプレートは、開口サイズは異なるが、位置は互いに対応する複数のキャリア層が集積されてなるものであってもよい。
【発明の効果】
【００１４】
本発明に係るチップ埋め込み基板のパッケージ構造では、前記キャリアプレートに階段状開口が設けられ、且つ前記階段状開口を下から上へ次第に拡大する形状にすることにより、誘電材料が容易に半導体チップとキャリアプレートの開口との間隙に充填されるため、前記半導体チップが効果的に前記キャリアプレートに固定され、半導体チップが収納されているキャリアプレートの誘電層表面の平滑性および一致性が維持され、後続の工程において誘電層に形成される回路の製造工程の信頼性が向上するようになる。
【００１５】
また、本発明ではもう一つの形態を提示する。その形態は、上記のパッケージ構造とほぼ同様であるが、その主要な相違点は、キャリアプレートの階段状開口に複数の半導体チップを有するチップセットが収納されている点である。それらの半導体チップは階段状開口における階段載置面に緊密に隣接され、それにより、後続の工程において前記半導体チップおよびキャリアプレートに誘電層および回路層が被覆形成される際に、同時に前記回路層によりそれらの半導体チップを電気的に接続することができ、キャリアプレートの開口に収納されたそれらの半導体チップの間の電気的接続ルートを短縮することが可能である。このようにして、それらのチップ間の電気的信号の伝送品質が向上し、信号のひずみが低減され、信号の高速伝送が図られることにより、マルチチップが統合されたモジュール化構造が形成され、電子製品のマルチ機能への要求に応えられるようになっている。
【００１６】
また、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体素子のキャリアの製造およびパッケージプロセスが統合されているため、クライアントの幅広い需要に応えることができ、半導体業者の製造工程とインタフェースとの協調性の問題が簡素化されている。
【発明を実施するための最良の形態】
【００１７】
下記は特定の具体的実施例によって本発明の実施形態を説明するものである。この技芸に習熟した者は明細書に記載の内容によって簡単に本発明のその他の利点や効果を理解できる。本発明に係る実質的な技術内容は、広汎に特許請求の範囲内に定義される。また、本発明は図示の実施の形態に限定されるものではなく、本発明の技術思想の範囲内でさまざまな形態の変更が可能であることは言うまでもない。
【００１８】
図２（ａ）は本発明に係るチップ埋め込み基板のパッケージ構造の好ましい実施形態の断面図を模式的に示したものである。図２（ａ）に示すように、このパッケージ構造は、少なくとも１つの階段状開口２０ａを有し、少なくとも１つの半導体素子が収納されるためのキャリアプレート２０と、前記キャリアプレート２０の階段状開口２０ａに収納される少なくとも１つの半導体チップ２１と、前記半導体チップ２１およびキャリアプレート２０上に形成される誘電層２２と備え、前記誘電層の材料が前記半導体チップ２１とキャリアプレートの階段状開口２０ａとの間隙に充填されることにより、前記半導体チップ２１が前記キャリアプレート２０に固定される。この誘電層２２にはさらに回路層２３を形成して、前記回路層２３を前記半導体チップ２１に電気的に接続させることが可能である。
【００１９】
本発明の好ましい実施形態として、キャリアプレート２０は、複数のキャリア層が積層されてなるものであり、最下層より上の各キャリア層のそれぞれにおいて少なくとも１つの貫通穴が設けられ、前記各貫通穴は下から上へ次第に拡大している。以下、三層式構造を例にして説明する。キャリアプレート２０は、第１のキャリア層２００と、第２のキャリア層２０２と、第３のキャリア層２０４とを備えている。第２のキャリア層２０２は、第１のキャリア層２００に載置され、その表面を貫通する少なくとも１つの開口２０２ａを有しており、第１のキャリア層２００が前記開口２０２ａの一側を閉鎖する。第３のキャリア層２０４は、第２のキャリア層２０２に載置され、その表面を貫通する少なくとも１つの開口２０４ａを有し、前記開口２０４ａは第２のキャリア層開口２０２ａに対応しており、且つそのサイズが開口２０２ａのサイズより大きいことにより、前記キャリアプレート２０に下から上へ開口が次第に拡大する階段状開口２０ａが形成される。前記第１、第２および第３のキャリア層は、絶縁層、金属層、セラミックス層または内部に回路層が形成された基板のいずれか一つまたはそれらの組合せからなる。ここで注意すべきことは、キャリアプレート２０の層数は、実際の需要に応じて決定することができる。（例えば前記キャリアプレートは４層、５層または更に多くの層を有するものであってもよい。）本発明の効果や利点がより分かりやすくなるように、３層構造のキャリアプレートを例にして説明するが、本発明はそれらに何ら限定されるものではない。
【００２０】
また、キャリアプレート２０は、一体に形成される構造（全体的構造）であってもよく、下から上へ開口サイズが次第に拡大する階段状開口２０ａは、キャリアプレート２０において異なるサイズの開口を大きさに従って順次に対応形成させることで作成することができる。
【００２１】
半導体チップ２１は、能動面２１ａと前記能動面２１ａに対向する非能動面２１ｂとを備える。この半導体チップ２１は、非能動面２１ｂが第１のキャリア層２００に接続され、前記階段状開口２０ａに収納されており、能動面２１ａには複数の電極パッド２１０が設けられている。この半導体チップ２１は、能動型または受動型のチップであり、例えば静電容量型シリコンチップ、メモリチップ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップまたはＣＰＵチップ等のタイプの半導体チップのいずれか一つであってよい。
【００２２】
誘電層２２は、エポキシ樹脂（Ｅｐｏｘｙ  ｒｅｓｉｎ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、シアン酸エステル（Ｃｙａｎａｔｅ  ｅｓｔｅｒ）、ガラス繊維（Ｇｌａｓｓ  ｆｉｂｅｒ）、ビスマレイミドトリアジン（ＢＴ、Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ）またはエポキシ樹脂とガラス繊維とが混合される材質からなる。
【００２３】
回路層２３は、誘電層２２に形成され、前記誘電層２２における導電構造２２２（例えばバイアホール（ｖｉａ  ｈｏｌｅ）またはバンプ）に形成されることにより前記半導体チップ２１の電極パッド２１０に電気的に接続させることができる。ただし、回路層２３の形成方法は、業界で従来よく知られている製造技術であるため、詳しい説明を省略する。
【００２４】
従来技術に比較して、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体チップ２１をキャリアプレート２０の階段状開口２０ａに設け、前記階段状開口２０ａが次第に拡大する形で誘電層の材料を前記半導体チップ２１とキャリアプレート２０の階段状開口２０ａとの間の間隙に十分に充填することにより、半導体チップ２１が効果的にキャリアプレート２０に固定され、半導体チップのパッケージの品質や信頼性が向上する。
【００２５】
また、本発明に係るチップ埋め込み基板のパッケージ構造において、実際の需要に応じて誘電層２２と回路層２３とにビルドアップ回路製造工程を行い、必要とする電気的設計の回路接続を構成することも可能である。図２（ｂ）は、図２（ａ）に示す誘電層２２と回路層２３とにビルドアップ回路製造工程が行われて形成されたパッケージ構造の断面図を模式的に示したものである。その構造は、図２（ａ）に示す構造とほぼ同様であるが、誘電層２２と回路層２３とにビルドアップ回路構造２４がさらに形成されている。
【００２６】
図２（ｂ）に示すように、前記ビルドアップ回路構造２４は、絶縁層２４０と、前記絶縁層２４０に積層された回路パターンが形成された回路層２４２と、前記絶縁層２４０を貫通し回路パターンが形成された回路層２４２に電気的に接続される複数の導電バイアホール２４２ａと備え、それらの導電バイアホール２４２ａは、前記回路層２３に電気的に接続させることができる。ビルドアップ回路構造２４の外表面における回路層には複数の電気的接続パッド２４４が形成され、前記最外層回路層にソルダーレジスト（ｓｏｌｄｅｒ  ｒｅｓｉｓｔ）層２５が被覆されている。前記ソルダーレジスト層２５には複数の開口が設けられることで電気的接続パッド２４４が露出し、複数の導電素子２６０例えば半田ボール、導電柱または半田柱を配設するのに用いられ、それにより、キャリアプレート２０に収納される半導体チップ２１が、電極パッド２１０、回路層２３、ビルドアップ回路構造２４及び導電素子を介して外部の電子装置に電気的に接続されている。
【００２７】
図３（ａ）は本発明に係るチップ埋め込み基板のパッケージ構造の第２の実施形態の断面図を模式的に示したものである。第２の実施形態は、第１の実施形態とほぼ同様であるが、その主要な相違点は、キャリアプレートの階段状開口にチップセットが収納されている点にある。図に示すように、このパッケージ構造では、少なくとも１つの階段状開口３０ａを有するキャリアプレート３０と、前記階段状開口３０ａに収納され、複数の電極パッド３１０ａ、３１０ｂ、３１０ｃがそれぞれ設けられた半導体チップ３１ａ、３１ｂ、３１ｃを備えたチップセットと、前記半導体チップ３１ａ、３１ｂ、３１ｃ及びキャリアプレート３０に形成される誘電層３２とを備え、前記誘電層３２の材料が、前記キャリアプレート３０の階段状開口３０ａとチップとの間隙に十分に充填されることにより、それらの半導体チップがキャリアプレート３０に固定される。また、誘電層３２にはさらに回路層３３を形成して、前記回路層３３をそれらの半導体チップ３１ａ、３１ｂ、３１ｃに電気的に接続することが可能である。
【００２８】
キャリアプレート３０は、複数のキャリア層が積層されてなるものであり、最底層より上の各キャリア層のそれぞれにおいて少なくとも１つの貫通穴が設けられ、前記各貫通穴が下から上へ次第に拡大している。以下、三層式構造を例にして説明する。キャリアプレート３０は、第１のキャリア層３００と、第２のキャリア層３０２と、第３のキャリア層３０４とを備えている。第２のキャリア層３０２は、第１のキャリア層３００に載置され、その表面を貫通する少なくとも１つの開口３０２ａを有しており、第１のキャリア層３００が前記開口３０２ａの一側を閉鎖する。第３のキャリア層３０４は、第２のキャリア層３０２に載置され、その表面を貫通する少なくとも１つの開口３０４ａを有し、前記開口３０４ａは第２のキャリア層の開口３０２ａに対応しており、そのサイズが開口３０２ａのサイズより大きいことにより、前記キャリアプレート３０に下から上へ開口が次第に拡大する階段状開口３０ａが形成され、前記階段状開口３０ａは、前記第１のキャリア層３００の載置面３００ｂが露出する開口３０２ａと、前記第２のキャリア層３０２の一部の表面に形成された載置面３０２ｂが露出する開口３０４ａとを有している。前記第１、第２および第３のキャリア層３００、３０２、３０４は、絶縁層、金属層、セラミックス層または内部に回路層が形成された基板のいずれか一つまたはそれらの組合せからなる。ここで注意すべきことは、キャリアプレート３０の層数は、実際の需要に応じて決定することができる。（例えば前記キャリアプレートが４層、５層または更に多くの層を有するものであってもよい。）本発明の効果や利点がより分かりやすくなるように、３層構造のキャリアプレートを例にして説明するが、本発明はそれらに何ら限定されるものではない。
【００２９】
前記半導体チップ３１ａ、３１ｂ、３１ｃは、第１のキャリア層３００の載置面３００ｂ及び第２のキャリア層３０２の載置面３０２ｂに緊密に載置され、前記階段状開口３０ａに収納されている。また、それらの半導体チップ３１ａ、３１ｂ、３１ｃは、能動型または受動型のチップであり、例えばキャパシタンス（ｃａｐａｃｉｔａｎｃｅ）シリコンチップ、メモリチップ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）チップまたはＣＰＵチップ等のタイプの半導体チップのいずれか一つであってよい。
【００３０】
誘電層３２は、エポキシ樹脂（Ｅｐｏｘｙ  ｒｅｓｉｎ）、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、シアン酸エステル（Ｃｙａｎａｔｅ  ｅｓｔｅｒ）、ガラス繊維（Ｇｌａｓｓ  ｆｉｂｅｒ）、ビスマレイミドトリアジン（ＢＴ、Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｚｉｎｅ）またはエポキシ樹脂とガラス繊維とが混合される材質からなる。
【００３１】
回路層３３は、誘電層３２における複数の導電構造３２２（例えばバイアホール（ｖｉａ  ｈｏｌｅ）またはバンプ）に形成されることにより半導体チップ３１ａ、３１ｂ、３１ｃ上における電極パッド３１０ａ、３１０ｂ、３１０ｃに電気的に接続されている。同時に、回路層３３は、それらの半導体チップ３１ａ、３１ｂ、３１ｃ間で直接電気的接続を行うのに用いられるため、それらの半導体チップ間の電気的接続のルートが短縮され、それらのチップ間の電気信号の伝送品質が確保され、受信信号のひずみが低減され、信号の高速伝送及び電気的機能の統合が図られることが可能となる。
【００３２】
また、本発明に係るチップ埋め込み基板のパッケージ構造では、実際の必要に応じて誘電層３２と回路層３３とにおいてビルドアップ回路製造工程を行い、必要とする電気的設計の回路接続を構成することも可能である。図３（ｂ）は、図３（ａ）に示す誘電層３２と回路層３３とにビルドアップ回路製造工程が行われて形成されたパッケージ構造の断面図を模式的に示したものである。その構造は、図３（ａ）に示す構造とほぼ同様であるが、前記誘電層３２と回路層３３とにビルドアップ回路構造３４がさらに形成されている。
【００３３】
図３（ｂ）に示すように、前記ビルドアップ回路構造３４は、絶縁層３４０と、前記絶縁層３４０に積層された回路層３４２と、前記絶縁層３４０を貫通し回路層３３に電気的に接続される複数の導電バイアホール３４２ａとを備え、それらの導電バイアホール３４２ａは、前記回路層３３に電気的に接続させることができる。ビルドアップ回路構造３４の外表面における回路層には複数の電気的接続パッド３４４が形成され、前記最外層回路層にソルダーレジスト（ｓｏｌｄｅｒ  ｒｅｓｉｓｔ）層３５が被覆されている。前記ソルダーレジスト層３５には複数の開口が設けられることで電気的接続パッド３４４が露出し、複数の導電素子３６０例えば半田ボール、導電柱または半田柱を配設するのに用いられ、それにより、キャリアプレート３０に収納される半導体チップ３１ａ、３１ｂ、３１ｃが電極チップ３１０ａ、３１０ｂ、３１０ｃ、回路層３３、ビルドアップ回路構造３４及び導電素子を介して外部の電子装置に電気的に接続されている。
【００３４】
したがって、本発明に係るチップ埋め込み基板のパッケージ構造では、主に、少なくとも１つの半導体チップ（またはチップセット）をキャリアプレートの階段状開口に収納し、前記階段状開口が次第に拡大する形状を利用して誘電材料を前記キャリアプレートの開口に十分に充填させることにより、半導体チップ（またはチップセット）を前記開口に固定すると同時に、半導体チップが収納されているキャリアプレートの誘電層表面の平滑性および一致性を維持することができ、後続の工程において誘電層に形成される回路の製造工程の信頼性が向上するようになる。また、本発明において、前記キャリアプレートの階段状開口に、機能が異なる（または同様若しくは一部が同様の）半導体チップが複数収納され、それらの半導体チップは、前記階段状開口における階段に緊密に載置されることで、後続の工程において、前記半導体チップ及びキャリアプレートに誘電層が圧着され回路層が形成される際に、同時に前記回路層によりそれらの半導体チップが電気的に接続される。それにより、キャリアプレートの開口に収納されたそれらの半導体チップ間の電気的接続ルートが短縮され、それらのチップ間の電気信号の伝送品質が向上し、受信信号のひずみが低減され、信号の高速伝送が図られるとともに、マルチチップが統合されたモジュール化構造が形成され、現在の電子製品の多機能に対する要求に応えられるようになっている。
【００３５】
また、本発明に係るチップ埋め込み基板のパッケージ構造では、誘電層と回路層においてビルドアップ回路製造工程をさらに行うことができ、それにより半導体チップが埋め込まれたキャリアプレートに高密度で細線化の多層回路構造が形成されるとともに、回路構造の外表面に複数の導電素子を設けることができ、それにより、キャリアプレートに埋め込まれた半導体チップを直接外部の装置に電気的に接続させることができる。したがって、本発明に係るチップ埋め込み基板のパッケージ構造では、半導体チップのキャリアの製造およびパッケージプロセスが統合されているため、クライアントの幅広い需要に応えることができ、半導体業者の製造工程とインタフェースとの協調性の問題が簡素化されている。
【００３６】
以上、本発明の原理と効果を実施の形態をもとに説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態は例示であり、それらの各構成要素の組み合わせに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の特許請求範囲にあることは当業者に理解されるところである。
【図面の簡単な説明】
【００３７】
【図１】従来の半導体チップが統合されたパッケージ構造である。
【図２】本発明に係るチップ埋め込み基板のパッケージ構造の第１の実施形態の断面図を模式的に示す。
【図３】本発明に係るチップ埋め込み基板のパッケージ構造の第２の実施形態の断面図を模式的に示す。
【符号の説明】
【００３８】
１０２  放熱板
１０４  凹部
１１４  半導体チップ
１１８  熱伝導接着材料
１２２  ビルドアップ回路（ｂｕｉｌｔ−ｕｐ）構造
２０、３０  キャリアプレート
２０ａ、３０ａ  開口
２００、３００  第１のキャリア層
２０２、３０２  第２のキャリア層
２０４、３０４  第３のキャリア層
２０２ａ、３０２ａ  第２のキャリア層開口
２０４ａ、３０４ａ  第３のキャリア層開口
２１、３１ａ、３１ｂ、３１ｃ  半導体チップ
２１ａ  能動面
２１ｂ  非能動面
２１０、３１０ａ、３１０ｂ、３１０ｃ  電極パッド
２２、３２  誘電層
２２２、３２２  導電構造
２３、３３  回路層
２４、３４  ビルドアップ回路構造
２４０、３４０  絶縁層
２４２、３４２  回路層
２４４、３４４  電気的接続パッド
２４２ａ、３４２ａ  導電バイアホール
２５、３５  ソルダーレジスト層
２６０、３６０  導電素子
３０１ｂ、３０２ｂ  載置面
【図１】
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【図２】
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【図３】
2008010705.tif 000005