(57)【要約】      （修正有）【課題】データサイズを可変としたり、シリアル通信対象のデータに別のデータを付加し、当該付加されたデータに対して処理を行ったり、行わなかったりする場合であっても、制御プログラムを変更することなく対応できる通信インタフェース回路を提供する。【解決手段】ｎビットのシリアルデータを第１入力パラレルデータに変換し、出力するシリアル／パラレル変換部１１と、第１入力パラレルデータおよび外部装置からのｍビットの第２入力パラレルデータが入力され、前記第１入力パラレルデータに前記第２入力パラレルデータを付加した第３入力パラレルデータを少なくとも（ｎ＋ｍ）ビットの出力シリアルデータに変換するパラレル／シリアル変換部１２と、を備え、入力シリアルデータにおける先頭ビットが所定のビット位置となり、かつ、当該入力シリアルデータにおける各ビットの入力順で出力シリアルデータを構成する各ビットが出力されるように接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎビットの入力シリアルデータを第１入力パラレルデータに変換し、出力パラレルデータポートを介して出力するシリアル／パラレル変換部と、
前記第１入力パラレルデータおよび外部装置からのｍビットの第２入力パラレルデータが入力パラレルデータポートを介して入力され、前記第１入力パラレルデータに前記第２入力パラレルデータを付加した第３入力パラレルデータを少なくとも（ｎ＋ｍ）ビットの出力シリアルデータに変換して出力するパラレル／シリアル変換部と、を備え、
前記出力パラレルデータポートを構成する複数のデータ端子と前記入力パラレルデータポートを構成する複数のデータ端子とを接続するに際し、前記入力シリアルデータにおける先頭ビットが所定のビット位置となり、かつ、当該入力シリアルデータにおける各ビットの入力順で前記出力シリアルデータを構成する各ビットが出力されるように接続されていることを特徴とする通信インタフェース回路。
【請求項２】
請求項１記載の通信インタフェース回路において、
前記出力シリアルデータの先頭ビットおよび当該先頭ビットに続くビット列が、前記入力シリアルデータに割り当てられていることを特徴とする通信インタフェース回路。
【請求項３】
請求項１または請求項２記載の通信インタフェース回路において、
前記入力シリアルデータは、先頭側から有効ビット数を表すヘッダデータを格納したヘッダ部と、前記有効ビット数に相当するデータを格納したデータ部と、を備えたことを特徴とする通信インタフェース回路。
【請求項４】
請求項３記載の通信インタフェース回路において、
前記第２入力パラレルデータは、前記外部装置のステータスを表すステータスデータであり、
前記出力シリアルデータは、先頭側から前記ヘッダ部と、前記データ部と、前記ステータスデータを格納したステータス部と、が配置されていることを特徴とする通信インタフェース回路。
【請求項５】
請求項１ないし請求項４のいずれかに記載の通信インタフェース回路において、
前記シリアル／パラレル変換部は、少なくともｎビットのデータを取り込み可能な第１ラッチ回路を備え、
前記パラレル／シリアル変換部は、少なくとも（ｎ＋ｍ）ビットのデータを取り込み可能な第２ラッチ回路および前記第２ラッチ回路に取り込まれたデータを１ビットずつシフトするシフトレジスタとを備え、
前記第１ラッチ回路を構成するデータ端子を前記第２ラッチ回路を構成するデータ端子に信号線で接続するに際し、前記入力シリアルデータの入力順が前記シフトレジスタの転送順となるように接続したことを特徴とする通信インタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信インタフェース回路に係り、特に各種装置間、各種装置を構成する制御基板間あるいはマイクロプロセッサユニットと周辺機器との間等でシリアル通信を行う通信インタフェース回路に関する。
【背景技術】
【０００２】
従来、各種装置間、各種装置を構成する制御基板間あるいはマイクロプロセッサユニットと周辺機器との間等でデータ通信を行う際にシリアル通信を行うものが知られている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１９４９９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上記特許文献１記載のシリアル通信装置においては、システムクロックの変更や、ボーレートの変更には比較的容易に対応することができるものの、データサイズを可変としたり、シリアル通信対象のデータに別のデータを付加し、当該付加されたデータに対して処理を行ったり、行わなかったりする場合には、制御プログラムの変更が必要となる問題点があった。
そこで、本発明の目的は、各種装置間、制御基板間あるいはマイクロプロセッサユニットと周辺機器との間等でシリアル通信を行う場合に、データサイズを可変としたり、シリアル通信対象のデータに別のデータを付加し、当該付加されたデータに対して処理を行ったり、行わなかったりする場合であっても、制御プログラムを変更することなく対応することが可能な通信インタフェース回路を提供することにある。
【課題を解決するための手段】
【０００４】
上記課題を解決するため、ｎビットの入力シリアルデータを第１入力パラレルデータに変換し、出力パラレルデータポートを介して出力するシリアル／パラレル変換部と、前記第１入力パラレルデータおよび外部装置からのｍビットの第２入力パラレルデータが入力パラレルデータポートを介して入力され、前記第１入力パラレルデータに前記第２入力パラレルデータを付加した第３入力パラレルデータを少なくとも（ｎ＋ｍ）ビットの出力シリアルデータに変換して出力するパラレル／シリアル変換部と、を備え、前記出力パラレルデータポートを構成する複数のデータ端子と前記入力パラレルデータポートを構成する複数のデータ端子とを接続するに際し、前記入力シリアルデータにおける先頭ビットが所定のビット位置となり、かつ、当該入力シリアルデータにおける各ビットの入力順で前記出力シリアルデータを構成する各ビットが出力されるように接続されていることを特徴としている。
【０００５】
上記構成によれば、シリアル／パラレル変換部は、ｎビットの入力シリアルデータを第１入力パラレルデータに変換し、出力パラレルデータポートを介してパラレル／シリアル変換部に出力する。
パラレル／シリアル変換部は、第１入力パラレルデータに前記第２入力パラレルデータを付加した第３入力パラレルデータを少なくとも（ｎ＋ｍ）ビットの出力シリアルデータに変換して出力する。
このとき、出力パラレルデータポートを構成する複数のデータ端子と入力パラレルデータポートを構成する複数のデータ端子とを接続するに際し、入力シリアルデータにおける先頭ビットが所定のビット位置となり、かつ、当該入力シリアルデータにおける各ビットの入力順で出力シリアルデータを構成する各ビットが出力されるように接続されているので、データサイズを可変としたり、シリアル通信対象のデータに別のデータを付加し、当該付加されたデータに対して処理を行ったり、行わなかったりする場合であっても、入力シリアルデータを容易に抽出でき、処理を容易に行うことができる。
【０００６】
この場合において、前記出力シリアルデータの先頭ビットおよび当該先頭ビットに続くビット列が、前記入力シリアルデータに割り当てられているようにしてもよい。
上記構成によれば、常に出力シリアルデータの先頭部分に入力シリアルデータが配置されることとなるので、入力シリアルデータをより容易に抽出でき、処理を容易に行うことができる。
また、前記入力シリアルデータは、先頭側から有効ビット数を表すヘッダデータを格納したヘッダ部と、前記有効ビット数に相当するデータを格納したデータ部と、を備えるようにしてもよい。
上記構成によれば、容易に可変データ長制御が行える。
【０００７】
また、前記第２入力パラレルデータは、前記外部装置のステータスを表すステータスデータであり、前記出力シリアルデータは、先頭側から前記ヘッダ部と、前記データ部と、前記ステータスデータを格納したステータス部と、が配置されているようにしてもよい。
上記構成によれば、容易に入力シリアルデータの可変長制御が行えるとともに、ステータスデータを容易に組み込んで処理が行える。
【０００８】
また、前記シリアル／パラレル変換部は、少なくともｎビットのデータを取り込み可能な第１ラッチ回路を備え、前記パラレル／シリアル変換部は、少なくとも（ｎ＋ｍ）ビットのデータを取り込み可能な第２ラッチ回路および前記第２ラッチ回路に取り込まれたデータを１ビットずつシフトするシフトレジスタとを備え、前記第１ラッチ回路を構成するデータ端子を前記第２ラッチ回路を構成するデータ端子に信号線で接続するに際し、前記入力シリアルデータの入力順が前記シフトレジスタの転送順となるように接続するようにしてもよい。
上記構成によれば、出力シリアルデータにおける先頭ビットが所定のビット位置となり、かつ、当該入力シリアルデータにおける各ビットの入力順で出力シリアルデータを構成する各ビットが出力されるように電気的に接続されているので、容易かつ確実に入力シリアルデータを抽出でき、処理を行うことができる。
【発明の効果】
【０００９】
本発明によれば、各種装置間、制御基板間あるいはマイクロプロセッサユニットと周辺機器との間等でシリアル通信を行う場合に、データサイズを可変としたり、シリアル通信対象のデータに別のデータを付加し、当該付加されたデータに対して処理を行ったり、行わなかったりする場合であっても、制御プログラムを変更することなく対応できる。
【発明を実施するための最良の形態】
【００１０】
次に本発明の好適な実施の形態について説明する。
図１は、実施形態の通信インタフェース回路の原理説明図である。
通信インタフェース回路１０は、第１シリアルデータポートＳＰ１を介して入力されたｎビットの入力シリアルデータＤＳINをｎビットの第１パラレルデータＤＰ１１に変換し出力するシリアル／パラレル変換部１１と、第１入力パラレルデータＤＰ１１および外部より第１パラレルデータＤＰ１１に付加すべくｍビットの第２入力パラレルデータＤＰ１２が入力され、第１入力パラレルデータＤＰ１１に第２入力パラレルデータＤＰ１２を付加した第３入力パラレルデータＤＰ１３を少なくとも（ｎ＋ｍ）ビットの出力シリアルデータＤＳOUT1に変換して第２シリアルデータポートＳＰ２を介して出力するパラレル／シリアル変換部１２と、を備えている。
【００１１】
次に動作を説明する。
まず、通信インタフェース回路１０のシリアル／パラレル変換部１１は、第１シリアルデータポートＳＰ１を介して入力されたｎビットの入力シリアルデータＤＳINをｎビットの第１入力パラレルデータＤＰ１１に変換しパラレル／シリアル変換部１２に出力する。
これにより、パラレル／シリアル変換部１２は、入力されたｎビットの第１入力パラレルデータＤＰ１１に第２入力パラレルデータＤＰ１２を付加した第３入力パラレルデータＤＰ１３を求め、さらにこの第３入力パラレルデータＤＰ１３を少なくとも（ｎ＋ｍ）ビットの出力シリアルデータＤＳOUT1に変換して第２シリアルデータポートＳＰ２を介して出力することとなる。
この場合において、シリアル／パラレル変換部１１は、入力シリアルデータＤＳINを構成する各ビット（ｂ１、２、ｂ３、…、ｂｎ）を、入力順（例えば、ｂ１→ｂ２→ｂ３→……→ｂｎ）がパラレル／シリアル変換部１２から出力される際に維持され、かつ、出力シリアルデータＤＳOUT1における入力シリアルデータＤＳINを構成するビットの先頭位置があらかじめ定めた位置となるように、パラレル／シリアル変換部１２のパラレル入力ポートに電気的に接続されており、この結果、パラレル／シリアル変換部１２から出力される出力シリアルデータＤＳOUT1を構成する各ビット（ｂ１、２、ｂ３、…、ｂｎ、ｂｍ１、ｂｍ２、…、ｂｍｍ）をその入力順を維持した状態で第２シリアルデータポートＳＰ２を介して出力することとなる。
【００１２】
具体的には、上述の例の場合、出力シリアルデータＤＳOUT1を構成する各ビットを、ｂ１→ｂ２→ｂ３→…→ｂｎ→ｂｍ１→ｂｍ２→…→ｂｍｍの順番で出力することとなる。
このように本実施形態によれば、入力シリアルデータＤＳINを構成する各ビットの入力順がパラレル／シリアル変換部１２から出力される際に維持され、かつ、出力シリアルデータＤＳOUT1における入力シリアルデータＤＳINを構成するビットの先頭位置があらかじめ定めた位置となるようにされるので、ソフトウェア的に複雑な処理を行うことなくデータを取り扱うことができる。特に入力シリアルデータＤＳINにデータ長に関する情報を含めておくことにより、可変長データ通信を行うことができ、通信におけるスループットの向上などパフォーマンスの向上を図ることができる。
【００１３】
図２は、実施形態の通信インタフェース回路をレーベルプリンタ装置に適用した場合の概要ブロック図である。
レーベルプリンタ装置２０は、複数枚のＣＤ、ＤＶＤなどのレーベル面の印刷を自動的に行う装置である。
レーベルプリンタ装置２０は、大別すると、実際の印刷を行うインクジェット方式のプリンタユニット２１と、インク残量検出回路２２Ａを有するインクタンクユニット２２と、プリンタユニット２１を制御するためのプリンタコントローラ（基板）２３と、ＣＤ、ＤＶＤなどのレーベル面印刷対象媒体を自動的にプリンタユニット２１の所定位置にローディングするためのローディングユニット２４と、ローディングユニット２４を制御するためのローダコントローラ（基板）２５と、プリンタコントローラ２３とローダコントローラ２５との間、あるいは、プリンタコントローラ２３とインク残量検出回路２２Ａとの間の通信を行う通信インタフェース部２６と、を備えて構成されている。
【００１４】
この場合において、通信インタフェース部２６は、第１シリアル／パラレル双方向通信部２６Ａと、この第１シリアル／パラレル双方向通信部２６Ａとパラレル通信を行うように接続された第２シリアル／パラレル双方向通信部２６Ｂと、を備えている。そしてコントロール部２６Ｃの制御下で、通信インタフェース部２６の第１シリアル／パラレル双方向通信部２６Ａとプリンタコントローラ２３との間では、シリアル通信がなされ、第２シリアル／パラレル双方向通信部２６Ｂとローダコントローラ２５との間でもシリアル通信がなされている。また、通信インタフェース部２６の第１シリアル／パラレル双方向通信部２６Ａとインク残量検出回路２２Ａとの間では、パラレル通信がなされている。
【００１５】
図３は、通信インタフェース部の概要構成ブロック図である。
上述したように通信インタフェース部２６は、大別すると、第１シリアル／パラレル双方向通信部２６Ａと、第２シリアル／パラレル双方向通信部２６Ｂと、を備えている。
第１シリアル／パラレル双方向通信部２６Ａは、シリアルデータポート３１を介して入力された１６ビットの入力シリアルデータＤＳIN1を１６ビットの第１出力パラレルデータＤＰ２１に変換し出力するシリアル／パラレル変換部３２と、ｎビットの第１入力パラレルデータＤＰ２２およびインク残量検出回路２２Ａよりｍビットの第２入力パラレルデータＤＰ２３が入力され、第１入力パラレルデータＤＰ２２に第２入力パラレルデータＤＰ２３を付加して内部的に第４パラレルデータＤＰ２４を生成し、少なくとも（ｎ＋ｍ）ビットの出力シリアルデータＤＳOUT1に変換してシリアルデータポート３１を介して出力するパラレル／シリアル変換部３３と、第１シリアル／パラレル双方向通信部２６Ａ全体を制御するコントローラ２６ＡＣと、を備えている。なお、図３においては、ｎ＝１０、ｍ＝６としている。
【００１６】
第２シリアル／パラレル双方向通信部２６Ｂは、シリアルデータポート３４を介して入力されたｎビットの入力シリアルデータＤＳIN2をｎビットの第１入力パラレルデータＤＰ２２に変換し出力するシリアル／パラレル変換部３５と、１６ビットの第１出力パラレルデータＤＰ２１が入力され、１６ビットの出力シリアルデータＤＳOUT2に変換してシリアルデータポート３４を介して出力するパラレル／シリアル変換部３６と、第２シリアル／パラレル双方向通信部２６Ｂ全体を制御するコントローラ２６ＢＣと、を備えている。
【００１７】
図４は、シリアル／パラレル変換部およびパラレル／シリアル変換部の概要構成ブロック図である。
シリアル／パラレル変換部３２は、シリアルデータポート３１を介して入力された１６ビットの入力シリアルデータＤＳIN1を図示しないシフト用クロック信号に同期させて１ビットずつシフトするシフトレジスタ４１と、シフトレジスタ４１に入力シリアルデータＤＳIN1を構成する全てのビットが格納された場合に、１６ビット分を取り込むラッチ回路４２と、を備えている。
パラレル／シリアル変換部３３は、入力されたｎビットの第１入力パラレルデータＤＰ２２およびｍビットの第２入力パラレルデータＤＰ２３を図示しないクロック信号に同期させて取り込み、１６ビットの第４パラレルデータＤＰ２４を生成するラッチ回路４３と、ラッチ回路４３により生成された１６ビットの第４パラレルデータＤＰ２４を構成する各ビットを図示しないクロック信号に同期させて同時に取り込み、図示しないシフト用クロック信号に同期させて１ビットずつシフトしてシリアルデータポート３１を介して出力シリアルデータＤＳOUT1として出力するシフトレジスタ４４と、を備えている。
【００１８】
シリアル／パラレル変換部３５は、シリアルデータポート３４を介して入力された１６ビットの入力シリアルデータＤＳIN2を図示しないシフト用クロック信号に同期させて１ビットずつシフトするシフトレジスタ４５と、シフトレジスタ４５に入力シリアルデータＤＳIN2を構成する全てのビットが格納された場合に、１６ビット分を取り込むラッチ回路４６と、を備えている。
パラレル／シリアル変換部３６は、入力された１６ビットの第１出力パラレルデータＤＰ２１を図示しないクロック信号に同期させて取り込むラッチ回路４７と、ラッチ回路４７に取り込まれている１６ビットの第１出力パラレルデータＤＰ２１を構成する各ビットを図示しないクロック信号に同期させて同時に取り込み、図示しないシフト用クロック信号に同期させて１ビットずつシフトしてシリアルデータポート３４を介して出力シリアルデータＤＳOUT2として出力するシフトレジスタ４８と、を備えている。
【００１９】
図５は、出力シリアルデータＤＳOUT1のデータフォーマット説明図である。
出力シリアルデータＤＳOUT1は、大別すると、３ビットのヘッダ部５１、７ビットのデータ部５２および６ビットのステータス部５３を備えている。
ヘッダ部５１は、つづくデータ部５２の有効ビット数を表すデータを格納しており、その値（０〜７）によって、データとして有効なビット数、すなわち、可変データ長を表している。この場合において、データとして有効なビット数＝０の場合には、ステータス部５３に格納されたステータスデータのみが有効なデータとなる。
データ部５２は、ヘッダ部５１で表される桁数（１〜７）のみが有効なデータとして転送され、それ以降のビットは意味をもたない。
ステータス部５３は、インク残量検出回路２２Ａから送信されたインク残量に関するデータが格納される。
【００２０】
次にローダコントローラ側からプリンタコントローラ側にデータが送信された場合のプリンタコントローラのデータ読込処理について説明する。
図６は、プリンタコントローラのデータ読込処理フローチャートである。
この場合において、ローダコントローラ２５は、有効ビット数４ビットのデータを送信するものとする。
ローダコントローラ２５がシリアルデータポート３４を介して１６ビットの入力シリアルデータＤＳIN2を送信すると、シリアル／パラレル双方向通信部２６Ｂのシリアル／パラレル変換部３５に入力される。
シリアル／パラレル変換部３５のシフトレジスタ４５は、入力された１６ビットの入力シリアルデータＤＳIN2を図示しないシフト用クロック信号に同期させて１ビットずつシフトする。
そして、ラッチ回路４６は、シフトレジスタ４５に入力シリアルデータＤＳIN2を構成する全てのビットが格納された場合に、１６ビット分を取り込む。
この場合において、ラッチ回路４６の出力は、上位１０ビット分だけが第１入力パラレルデータＤＰ２２として第１シリアル／パラレル双方向通信部２６Ａのパラレル／シリアル変換部３３に送信される。
【００２１】
図７は、データ端子とデータ転送順の説明図である。
図７に示すように、シリアル／パラレル変換部３５のラッチ回路４６においては、データ端子ＰＬ１５、ＰＬ１４、…、ＰＬ７、ＰＬ６（ＰＬ５以降は、非送信）のデータが送信される。
一方、パラレル／シリアル変換部３３のラッチ回路４３においては、データ端子ＰＳ７、ＰＳ６、…、ＰＳ０、ＰＬ２３、ＰＬ２２のデータ、すなわち、ヘッダ部５１およびデータ部５２に対応する第１入力パラレルデータＤＰ２２が格納される。
これと同時にデータ端子ＰＬ２１〜ＰＬ１６には、インク残量検出回路２２Ａからのステータスデータ、すなわち、ステータス部５３に対応する６ビットの第２入力パラレルデータＤＰ２３が格納される。
これらの結果、シフトレジスタ４４は、ラッチ回路４３により生成された１６ビットの第４パラレルデータＤＰ２４を構成する各ビットを図示しないクロック信号に同期させて同時に取り込み、図示しないシフト用クロック信号に同期させて１ビットずつシフト（データ端子ＰＳ７側から先に送信し、最後にデータ端子ＰＬ１６を送信）してシリアルデータポート３１を介して出力シリアルデータＤＳOUT1として出力する。
したがって、プリンタコントローラ２３には、まず、図５に示したヘッダ部５１のデータが先に送信されることとなる。
【００２２】
この結果、プリンタコントローラ２３は、３ビットのヘッダ部５１のデータを読み込み、何ビットのデータが送信されてきたかを判別することとなる（ステップＳ１１）。
このヘッダ部５１の読み込みに続いて、プリンタコントローラ２３は、１ビットずつデータ部５２のデータを読み込むこととなる（ステップＳ１２）。
そして、ヘッダ部５１のデータに基づく有効ビット数の全データの読み込みが終了したか否かを判別する（ステップＳ１３）。
ステップＳ１３の判別において、未だ有効ビット数の全データの読み込みが終了していない場合には（ステップＳ１３；Ｎｏ）、処理を再びステップＳ１２に移行し、次の１ビットのデータを読み込むこととなる。
ステップＳ１３の判別において、有効ビット数の全データの読み込みが終了した場合には（ステップＳ１３；Ｙｅｓ）、ステータスデータの読み込みタイミングであるか否かを判別する（ステップＳ１４）。
【００２３】
ステップＳ１４の判別において、ステータスデータの読み込みタイミングではない場合には（ステップＳ１４；Ｎｏ）、以降のデータを読み取る必要がないので、処理をステップＳ１６に移行する。
ステップＳ１４の判別において、ステータスデータの読み込みタイミングである場合には（ステップＳ１４；Ｙｅｓ）、ステータス部５３を含む１６ビット全てのデータを読み込んで（ステップＳ１５）、データ部５２として受信したデータおよびステータス部５３として受信したステータスデータに基づくデータ処理を行って（ステップＳ１６）、今回の処理を終了することとなる。
以上の説明のように、本実施形態によれば、ローダコントローラ２５側から入力される入力シリアルデータＤＳIN2を構成する各ビットの入力順が通信インタフェース部２６から出力される際に維持され、かつ、出力シリアルデータＤＳOUT1における入力シリアルデータＤＳINを構成するビットの先頭位置があらかじめ定めた位置（本実施形態では、先頭位置）となるようにされるので、ソフトウェア的に複雑な処理を行うことなくローダコントローラ２５からのデータおよびインク残量検出回路２５Ａからのステータスデータを一つのデータとして取り扱うことができる。
さらにインク残量検出回路２５Ａからのステータスデータを読み取る必要がない場合には、ヘッダ部５１で示されるデータ部５２の有効ビット数のデータを読み込む可変長データシリアル通信を行うことができ、通信スループット（通信パフォーマンス）の向上を図ることができる。
【００２４】
以上の説明においては、プリンタコントローラ２３からローダコントローラ２５側へ送るデータビット数は、最大１６ビットであったが、これを拡張するように構成することも可能である。
図８は、ビット数拡張時の接続状態の説明図である。
起動時にラッチ回路４２の所定のデータ端子（例えば、データ端子ＰＬ１４およびＰＬ１５）の電位レベル、ひいては、ラッチ回路４７の所定のデータ端子（例えば、データ端子ＰＳ６およびＰＳ７）の電位レベルをビット数非拡張時と異ならせることにより、すなわち、ハードウェアレベルで所定のデータ端子を所定の電位レベルに固定しておくことにより、例えば、８ビット単位でビット拡張を行うように構成することも可能である。
具体的には、ビット数非拡張時には、ラッチ回路４２のデータ端子ＰＬ１４およびＰＬ１５）の電位レベルを“Ｌ”レベル、ひいては、ラッチ回路４７のデータ端子ＰＳ６およびＰＳ７の電位レベルを“Ｌ”レベルとし、ビット数拡張時にはこれらを“Ｈ”レベルとすることにより、拡張シフトレジスタ４１Ｅ、拡張ラッチ回路４２Ｅ、拡張ラッチ回路４７Ｅおよび拡張シフトレジスタ４８Ｅが増設されて、ビット数拡張がなされていることを制御プログラムによりソフトウェア的に判別し、処理を非拡張時および拡張時で切り分けるようにすればよい。
【００２５】
この場合において、さらにビット数拡張を行う場合には、同様に拡張ラッチ回路４２Ｅの所定のデータ端子の電位レベル、ひいては、拡張ラッチ回路４７Ｅの所定のデータ端子の電位レベルをビット数非拡張時と異ならせるようにすればよい。それ以上の拡張を行う場合も同様である。
以上の説明のように、本変形例によれば、制御プログラムにより、所定のデータ端子の電位レベルを判定し、ビット数拡張がなされているか否かを容易に判断でき、様々な拡張レベル（非拡張時も含む）のハードウェアに容易に対応させることができる。
以上の説明では、制御基板間におけるシリアル通信に通信インタフェース回路を適用する場合について説明したが、各種装置間あるいはマイクロプロセッサユニットと周辺機器との間等でシリアル通信を行う場合にも適用が可能である。
【図面の簡単な説明】
【００２６】
【図１】実施形態の通信インタフェースの原理説明図である。
【図２】実施形態の通信インタフェースをレーベルプリンタ装置に適用した場合の概要ブロック図である。
【図３】通信インタフェース部の概要構成ブロック図である。
【図４】シリアル／パラレル変換部およびパラレル／シリアル変換部の概要構成ブロック図である。
【図５】出力シリアルデータＤＳOUT1のデータフォーマット説明図である。
【図６】プリンタコントローラのデータ読込処理フローチャートである。
【図７】データ端子とデータ転送順の説明図である。
【図８】ビット数拡張時の接続状態の説明図である。
【符号の説明】
【００２７】
１０…通信インタフェース回路、１１…シリアル／パラレル変換部、１２…パラレル／シリアル変換部、２０…レーベルプリンタ装置、２１…プリンタユニット、２２…インクタンクユニット、２２Ａ…インク残量検出回路、２３…プリンタコントローラ、２４…ローディングユニット、２５…ローダコントローラ、２５Ａ…インク残量検出回路、２６…通信インタフェース部、２６Ａ…シリアル／パラレル双方向通信部、２６ＡＣ…コントローラ、２６Ｂ…シリアル／パラレル双方向通信部、２６ＢＣ…コントローラ、２６Ｃ…コントロール部、３１…シリアルデータポート、３２…シリアル／パラレル変換部、３３…パラレル／シリアル変換部、３４…シリアルデータポート、３５…シリアル／パラレル変換部、３６…パラレル／シリアル変換部、４１…シフトレジスタ、４１Ｅ…拡張シフトレジスタ、４２…ラッチ回路、４２Ｅ…拡張ラッチ回路、４３…ラッチ回路、４４…シフトレジスタ、４５…シフトレジスタ、４６…ラッチ回路、４７…ラッチ回路、４７Ｅ…拡張ラッチ回路、４８…シフトレジスタ、４８Ｅ…拡張シフトレジスタ、５１…ヘッダ部、５２…データ部、５３…ステータス部、ＤＰ１１…第１入力パラレルデータ、ＤＰ１２…第２入力パラレルデータ、ＤＰ１３…第３入力パラレルデータ、ＤＰ２１…第１出力パラレルデータ、ＤＰ２２…第１入力パラレルデータ、ＤＰ２３…第２入力パラレルデータ、ＤＰ２４…第４パラレルデータ、ＤＳIN1…入力シリアルデータ、ＤＳIN2…入力シリアルデータ、ＤＳOUT1…出力シリアルデータ、ＤＳOUT2…出力シリアルデータ、ＳＰ１…第１シリアルデータポート、ＳＰ２…第２シリアルデータポート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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