(57)【要約】【課題】本発明は、データの再書き込みが不可能な不揮発性半導体記憶装置において、誤動作により回路を構成する素子が破壊されるのを防止できるようにする。【解決手段】たとえば、読み出し動作時に、書き込み動作指示信号ＷＥが異常入力されたとする。すると、書き込み動作制御組み合わせ回路２０は、ＶＤＤ（たとえば、１．５Ｖ）なる書き込み制御信号ＳＬを出力し、書き込みゲート１３を活性化させる。一方、上記書き込み動作指示信号ＷＥの異常入力が、読み出し動作制御順序回路３０の非同期リセット端子（ｒｅｓｅｔ）に入力されると、読み出し動作制御順序回路３０は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを非活性状態とし、読み出し動作を停止する。【選択図】      図１
2008065963.tif 000002
【特許請求の範囲】
【請求項１】
データの再書き込みが不可能な不揮発性記憶素子と、
前記不揮発性記憶素子からデータを読み出すための読み出し動作の開始を指示する読み出し動作指示信号を、外部入力クロックに同期して取り込む読み出し動作制御回路と、
前記不揮発性記憶素子にデータを書き込むための書き込み動作の開始を指示する書き込み動作指示信号が、前記外部入力クロックに対して非同期に入力される書き込み動作制御回路と、
前記書き込み動作指示信号の供給に応じて、前記読み出し動作制御回路の動作をリセットするリセット回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】
データの再書き込みが不可能な不揮発性記憶素子と、
前記不揮発性記憶素子からデータを読み出すための読み出し動作の開始を指示する読み出し動作指示信号が、外部入力クロックに同期して入力される発振器と、
前記発振器の内部クロックに同期して、前記発振器からの内部読み出し動作指示信号を、前記読み出し動作指示信号として取り込む読み出し動作制御回路と、
前記不揮発性記憶素子にデータを書き込むための書き込み動作の開始を指示する書き込み動作指示信号が、前記外部入力クロックに対して非同期に入力される書き込み動作制御回路と、
前記書き込み動作指示信号の供給に応じて、前記読み出し動作制御回路の動作をリセットするリセット回路と
を具備したことを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記読み出し動作制御回路の動作時に、前記リセット回路に供給された前記書き込み動作指示信号が活性状態のとき、前記書き込み動作制御回路は、前記不揮発性記憶素子にデータを書き込むための前記書き込み動作の待機状態となることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記不揮発性記憶素子にデータを書き込むための書き込み電位を発生する内部電源をさらに具備し、
前記読み出し動作制御回路の動作時に、前記リセット回路に供給された前記書き込み動作指示信号が活性状態のとき、前記内部電源が書き込み電位を発生する前に、前記書き込み動作制御回路が書き込み状態となることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項５】
前記不揮発性記憶素子は、記憶する前記データのビット数に応じて複数個設けられていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、たとえば、データの書き込みが１度だけ可能な不揮発性記憶素子を用いた、いわゆるｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリなどの、データの再書き込みが不可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、電源の切断後もデータを保持できる不揮発性半導体記憶装置においては、電源の切断時もしくは再投入時の誤動作によるデータの喪失を防ぐことが重要な課題の１つとなっている。特に、データを１度だけ書き込むことが可能なｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリにおいては、データを再書き込みすることが不可能なため、より重要な課題となっている。なお、高電流電源および高電圧電源を用いてデータを記憶するｆｕｓｅ素子またはａｎｔｉ−ｆｕｓｅ素子を用いた不揮発性半導体記憶装置の場合、書き込み制御回路の誤動作の影響は誤書き込みによるデータの喪失にとどまらず、装置（回路を構成する半導体素子）を破壊する危険すらあるため、より厳しい課題となっている。
【０００３】
データの喪失および装置の破壊の原因となる誤動作は、書き込み制御回路の予期しない動作によるものである。これまでの不揮発性半導体記憶装置では、鍵またはパスワードのような機能を設けて、正常な手続きを経ないと書き込み制御回路が動作しないようにする、いわゆる保護回路を付加する技術が用いられてきた。ところが、このような保護回路は概して複雑となる。たとえば、正常な手続きが順番通りに実施されたことを確認する必要から、順序回路が多く使われるようになる。しかしながら、書き込み制御回路の誤動作が電源の切断時もしくは再投入時に生じる不安定な電源に因るものであるため、書き込み制御回路を複雑化したり、書き込み制御回路に順序回路を導入することにより、むしろ脆弱性を増す結果となる。
【０００４】
ここで、たとえば３つの入力信号ＫＥＹ［２：０］が与えられ、最初にＫＥＹ［２：０］を“０１０”の状態にしてクロックＣＬＫを投入することにより最初の鍵が解除され、次にＫＥＹ［２：０］を“１０１”の状態にしてクロックＣＬＫを再び投入することにより、書き込み動作が開始されるような保護回路を構成したとする。このような保護回路は、必ず、フリップフロップを用いた順序回路により構成されることになる。ところが、順序回路というのは、一般に、電源投入の直後は不定の状態となる。また、放射線などの影響により、フリップフロップが予期しない状態になる場合も考えられる。したがって、このような保護回路は、順序回路が正常に動作している場合には不正な書き込み動作を防止するという役割を果たすが、順序回路の誤動作による不正な書き込み動作までは防止することができない。ちなみに、電源の状態を監視して、リセット信号を生成するパワーオンリセット回路を付加することにより、保護回路の初期状態を確定することができる。これによって、保護回路の効果（精度）は改善される。しかし、この対策は放射線の影響による誤動作には効果的でないし、何よりパワーオンリセット回路の安定動作に不安が残る。
【０００５】
なお、リセット信号入力を有するアドレス保持回路を具備した不揮発性メモリにおいて、誤消去および誤書き込みを防止する発明が既に提案されている（たとえば、特許文献１参照）。ところが、この提案は、不揮発性メモリの書き込みおよび消去シーケンスの実行中にリセット信号が発生した場合の、不揮発性メモリの誤書き込みおよび誤消去を確実に防止できるようにするためのものであった。
【特許文献１】特開２００３−１３１９５１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記の問題点を解決すべくなされたもので、その目的は、どのような状態からでも速やかに読み出し動作をリセットさせることができ、誤って書き込み動作指示信号が入力された場合にも、装置が破壊されるのを防止することが可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
本願発明の一態様によれば、データの再書き込みが不可能な不揮発性記憶素子と、前記不揮発性記憶素子からデータを読み出すための読み出し動作の開始を指示する読み出し動作指示信号が、外部入力クロックに同期して入力される読み出し動作制御回路と、前記不揮発性記憶素子にデータを書き込むための書き込み動作の開始を指示する書き込み動作指示信号が、前記外部入力クロックに対して非同期に入力される書き込み動作制御回路と、前記書き込み動作指示信号の供給に応じて、前記読み出し動作制御回路の動作をリセットするリセット回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本願発明の一態様によれば、データの再書き込みが不可能な不揮発性記憶素子と、前記不揮発性記憶素子からデータを読み出すための読み出し動作の開始を指示する読み出し動作指示信号が、外部入力クロックに同期して入力される発振器と、前記発振器の内部クロックに同期して、前記発振器からの内部読み出し動作指示信号を、前記読み出し動作指示信号として取り込む読み出し動作制御回路と、前記不揮発性記憶素子にデータを書き込むための書き込み動作の開始を指示する書き込み動作指示信号が、前記外部入力クロックに対して非同期に入力される書き込み動作制御回路と、前記書き込み動作指示信号の供給に応じて、前記読み出し動作制御回路の動作をリセットするリセット回路とを具備したことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
上記の構成により、どのような状態からでも速やかに読み出し動作をリセットさせることができ、誤って書き込み動作指示信号が入力された場合にも、装置が破壊されるのを防止することが可能な不揮発性半導体記憶装置を提供できる。
【００１０】
特に、書き込み動作信号の入力を受けると、書き込み準備段階を経て、書き込み待機状態となるように構成することにより、どのような内部状態にあっても、書き込み動作信号の入力を受けた際には確実に書き込み動作を制御することができ、データの喪失をも防ぐことが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子の数を「１」とした場合の例である。
【００１３】
図１に示すように、不揮発性記憶素子であるａｎｔｉ−ｆｕｓｅ記憶素子１１は、ＰチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されている。ａｎｔｉ−ｆｕｓｅ記憶素子１１の一方の端子（ソースおよびドレイン）は、電源電圧ＶＤＤに接続されている。記憶ノードＳＮとなる、ａｎｔｉ−ｆｕｓｅ記憶素子１１の他方の端子（ゲート）は、書き込みゲート１３を構成するＮチャネルＭＯＳトランジスタのソースまたはドレインの一方（ドレイン）、イコライズゲート１５を構成するＮチャネルＭＯＳトランジスタのソースまたはドレインの一方（ソース）、および、差動アンプ１７の非反転入力端（＋）に、それぞれ接続されている。
【００１４】
書き込みゲート１３のソースまたはドレインの他方（ソース）は、負電位の電源電圧−ＶＢＰに接続されている。書き込みゲート１３のゲートは、書き込み動作制御組み合わせ回路２０に接続されている。
【００１５】
イコライズゲート１５のソースまたはドレインの他方（ドレイン）は、接地（接地電位ＶＳＳに接続）されている。イコライズゲート１５のゲートは、読み出し動作制御順序回路３０に接続されている。
【００１６】
差動アンプ１７は、その反転入力端（−）に、図示していない参照電位発生電源からの参照電位ＶＲＥＦが供給されるようになっている。差動アンプ１７の出力端は、たとえばフリップフロップによって構成される出力バッファ１９に接続されている。
【００１７】
出力バッファ１９は、外部入力クロックＣＬＫに同期させて、上記差動アンプ１７の出力を出力データＤとしてメモリの外部に読み出すものである。
【００１８】
一方、書き込み動作制御組み合わせ回路２０は、外部入力クロックＣＬＫに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号ＷＥの状態に応じて、書き込み動作を制御するものである。この書き込み動作制御組み合わせ回路２０は、書き込み動作時に、上記書き込みゲート１３のゲートに対して、その書き込みゲート１３を制御するための書き込み制御信号ＳＬを供給するようになっている。
【００１９】
読み出し動作制御順序回路３０は、外部入力クロックＣＬＫに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号ＲＥを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックＣＬＫに同期させて制御するものである。読み出し動作時、この読み出し動作制御順序回路３０は、上記イコライズゲート１５のゲートに対して、そのイコライズゲート１５を制御するためのイコライズ信号ＥＱＬを供給するようになっている。また、読み出し動作制御順序回路３０は、上記差動アンプ１７に対して、その差動アンプ１７を制御するための差動アンプ制御信号ＳＡＥを供給するようになっている。また、読み出し動作制御順序回路３０は、図示していない参照電位発生電源に対し、参照電位ＶＲＥＦを生成させるための参照電位制御信号ＲＥＦＥを供給するようになっている。
【００２０】
また、この読み出し動作制御順序回路３０は、上記書き込み動作指示信号ＷＥの供給に応じて上記読み出し動作制御順序回路３０の読み出し動作をリセットするための、非同期リセット端子（リセット回路）ｒｅｓｅｔを有して構成されている。読み出し動作制御順序回路３０の詳細な構成については、後述する。
【００２１】
ここで、上記ａｎｔｉ−ｆｕｓｅ記憶素子１１は、データ（たとえば、“１”）が書き込まれる前は高抵抗状態であり、その記憶素子１１の両端に高電圧を印加することによりデータが書き込まれ、データが書き込まれた後には低抵抗状態となる。すなわち、書き込み動作時には、書き込み動作制御組み合わせ回路２０からの出力（ＳＬ）によって、書き込みゲート１３が活性化される。すると、ａｎｔｉ−ｆｕｓｅ記憶素子１１の両端に、電源電圧ＶＤＤ（たとえば、１．５Ｖ）と大きな負電位の電源電圧−ＶＢＰ（たとえば、−５．５Ｖ）との差で生じる高電圧（たとえば、７Ｖ）が印加される。これにより、その記憶素子１１のゲート酸化膜が破壊されることによって、たとえばデータとしての“１”が書き込まれる。これに対し、読み出し動作時には、読み出し動作制御順序回路３０からの出力（ＥＱＬ，ＳＡＥ）によって、イコライズゲート１５および差動アンプ１７が活性化される。これにより、ａｎｔｉ−ｆｕｓｅ記憶素子１１を破壊しない程度の電源電圧ＶＤＤ、たとえば１．５Ｖが記憶素子１１の一方の端子に印加される。その際に、他方の端子（記憶ノードＳＮ）に現れる電圧を差動アンプ１７により検知することによって、データの読み出し（判定）が行われる。
【００２２】
ａｎｔｉ−ｆｕｓｅ記憶素子１１に記憶されたデータはメモリの電源を切った後も保存され、電源の再投入にともなって、何度でも読み出すことが可能である。ただし、一度書き込まれたデータを消すことはできない。このような不揮発性の記憶素子としては、ゲートとソースおよびドレインとの間に高電圧ストレスを印加することによりＭＯＳトランジスタのゲート酸化膜を破壊する、ゲート酸化膜破壊型のａｎｔｉ―ｆｕｓｅ記憶素子がよく知られている。
【００２３】
次に、ａｎｔｉ−ｆｕｓｅ記憶素子１１からデータを読み出す際の読み出し動作について、さらに詳しく説明する。まず、読み出し動作指示信号ＲＥに応じた読み出し動作制御順序回路３０からのイコライズ信号ＥＱＬにより、イコライズゲート１５を活性化させて、あらかじめ記憶ノードＳＮを接地電位ＶＳＳ（たとえば、０Ｖ）にイコライズする。続いて、イコライズゲート１５を非活性状態に戻した後に、図示していない参照電位発生電源を活性化させて参照電位ＶＲＥＦを生成させる。記憶ノードＳＮの電位が安定するのに必要な時間を経過した後に、読み出し動作制御順序回路３０からの差動アンプ制御信号ＳＡＥにより、差動アンプ１７を活性化させる。こうして、差動アンプ１７によって、記憶ノードＳＮの電位を参照電位ＶＲＥＦと比較する。この比較動作により、ａｎｔｉ−ｆｕｓｅ記憶素子１１のゲート酸化膜が破壊されているか否か、つまり、データとして“１”が記憶されているか、“０”が記憶されているかを判定（検知）することができる。その後、差動アンプ１７の出力を、外部入力クロックＣＬＫに同期させて出力バッファ１９より出力させることによって、出力データＤがメモリの外部に読み出される。
【００２４】
なお、差動アンプ１７の出力を、出力バッファ１９を介さずに、そのまま外部に出力させるように構成することも可能である。ただし、いずれの場合においても、ａｎｔｉ−ｆｕｓｅ記憶素子１１から読み出されるデータ（電気信号）は非常に微弱なため、記憶されているデータを正確に読み出すためには、イコライズゲート１５と参照電位ＶＲＥＦと差動アンプ１７の制御のタイミングが重要となる。
【００２５】
図２は、上記した読み出し動作制御順序回路３０の構成例を示すものである。本実施形態の場合、読み出し動作制御順序回路３０は３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３を有して構成されている。３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３は、それぞれ、非同期リセット端子ｒｅｓｅｔを有してなる構成とされている。ここでは、この非同期リセット端子ｒｅｓｅｔを、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのノア出力により制御するように構成した場合について説明する。
【００２６】
すなわち、初段（１つ目）のフリップフロップＦＦ１は、インバータ（ノット回路）３０ａ-1，３０ａ-2、クロックドインバータ３０ａ-3，３０ａ-4，３０ａ-5，３０ａ-6、および、非同期リセット端子３０ａを構成するナンド回路３０ａ-7，３０ａ-8によって構成されている。より具体的には、インバータ３０ａ-1、クロックドインバータ３０ａ-3，３０ａ-4，３０ａ-5，３０ａ-6、および、インバータ３０ａ-2は直列に接続されている。クロックドインバータ３０ａ-3，３０ａ-4は各出力端が相互に接続され、クロックドインバータ３０ａ-4，３０ａ-5は各入力端が相互に接続され、クロックドインバータ３０ａ-5，３０ａ-6は各出力端が相互に接続されている。ナンド回路３０ａ-7の一方の入力端は、クロックドインバータ３０ａ-3，３０ａ-4の各出力端（相互接続点）に接続され、ナンド回路３０ａ-7の出力端は、クロックドインバータ３０ａ-4，３０ａ-5の各入力端（相互接続点）に接続されている。ナンド回路３０ａ-8の一方の入力端は、クロックドインバータ３０ａ-5，３０ａ-6の各出力端（相互接続点）に接続され、ナンド回路３０ａ-8の出力端は、クロックドインバータ３０ａ-6およびインバータ３０ａ-2の各入力端（相互接続点）に接続されている。上記インバータ３０ａ-1はフリップフロップＦＦ１の入力段に設けられ、その入力端には読み出し動作指示信号ＲＥが入力されるようになっている。
【００２７】
次段（２つ目）のフリップフロップＦＦ２は、ナンド回路３０ｂ-1、インバータ３０ｂ-2、クロックドインバータ３０ｂ-3，３０ｂ-4，３０ｂ-5，３０ｂ-6、および、非同期リセット端子３０ｂを構成するナンド回路３０ｂ-7，３０ｂ-8によって構成されている。より具体的には、ナンド回路３０ｂ-1、クロックドインバータ３０ｂ-3，３０ｂ-4，３０ｂ-5，３０ｂ-6、および、インバータ３０ｂ-2は直列に接続されている。クロックドインバータ３０ｂ-3，３０ｂ-4は各出力端が相互に接続され、クロックドインバータ３０ｂ-4，３０ｂ-5は各入力端が相互に接続され、クロックドインバータ３０ｂ-5，３０ｂ-6は各出力端が相互に接続されている。ナンド回路３０ｂ-7の一方の入力端は、クロックドインバータ３０ｂ-3，３０ｂ-4の各出力端（相互接続点）に接続され、ナンド回路３０ｂ-7の出力端は、クロックドインバータ３０ｂ-4，３０ｂ-5の各入力端（相互接続点）に接続されている。ナンド回路３０ｂ-8の一方の入力端は、クロックドインバータ３０ｂ-5，３０ｂ-6の各出力端（相互接続点）に接続され、ナンド回路３０ｂ-8の出力端は、クロックドインバータ３０ｂ-6およびインバータ３０ｂ-2の各入力端（相互接続点）に接続されている。上記ナンド回路３０ｂ-1はフリップフロップＦＦ２の入力段に設けられ、その一方の入力端は反転入力端となっている。一方の入力端（反転入力端）には、読み出し動作指示信号ＲＥが入力されるようになっている。他方の入力端（非反転入力端）には、上記フリップフロップＦＦ１の出力が入力されるようになっている（つまり、フリップフロップＦＦ１の出力段に設けられたインバータ３０ａ-2の出力端が接続されている）。
【００２８】
最終段（３つ目）のフリップフロップＦＦ３は、ナンド回路３０ｃ-1、インバータ３０ｃ-2、クロックドインバータ３０ｃ-3，３０ｃ-4，３０ｃ-5，３０ｃ-6、および、非同期リセット端子３０ｃを構成するナンド回路３０ｃ-7，３０ｃ-8によって構成されている。より具体的には、ナンド回路３０ｃ-1、クロックドインバータ３０ｃ-3，３０ｃ-4，３０ｃ-5，３０ｃ-6、および、インバータ３０ｃ-2は直列に接続されている。クロックドインバータ３０ｃ-3，３０ｃ-4は各出力端が相互に接続され、クロックドインバータ３０ｃ-4，３０ｃ-5は各入力端が相互に接続され、クロックドインバータ３０ｃ-5，３０ｃ-6は各出力端が相互に接続されている。ナンド回路３０ｃ-7の一方の入力端は、クロックドインバータ３０ｃ-3，３０ｃ-4の各出力端（相互接続点）に接続され、ナンド回路３０ｃ-7の出力端は、クロックドインバータ３０ｃ-4，３０ｃ-5の各入力端（相互接続点）に接続されている。ナンド回路３０ｃ-8の一方の入力端は、クロックドインバータ３０ｃ-5，３０ｃ-6の各出力端（相互接続点）に接続され、ナンド回路３０ｃ-8の出力端は、クロックドインバータ３０ｃ-6およびインバータ３０ｃ-2の各入力端（相互接続点）に接続されている。上記ナンド回路３０ｃ-1はフリップフロップＦＦ３の入力段に設けられ、その一方の入力端は反転入力端となっている。一方の入力端（反転入力端）には、読み出し動作指示信号ＲＥが入力されるようになっている。他方の入力端（非反転入力端）には、上記フリップフロップＦＦ２の出力が入力されるようになっている（つまり、フリップフロップＦＦ２の出力段に設けられたインバータ３０ｂ-2の出力端が接続されている）。
【００２９】
各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の入力の前段には、直列に接続されたインバータ３０ｄ-1，３０ｄ-2が設けられている。各フリップフロップＦＦ１，ＦＦ２，ＦＦ３には、インバータ３０ｄ-1をそれぞれ介して、外部入力クロックＣＬＫが入力されるとともに、インバータ３０ｄ-1，３０ｄ-2をそれぞれ介して、外部入力クロックＣＬＫが入力されるようになっている。つまり、外部入力クロックＣＬＫは、１度反転された状態で、各クロックドインバータ３０ａ-3，３０ａ-4の一方の制御端子、および、各クロックドインバータ３０ａ-5，３０ａ-6の他方の制御端子、各クロックドインバータ３０ｂ-3，３０ｂ-4の一方の制御端子、および、各クロックドインバータ３０ｂ-5，３０ｂ-6の他方の制御端子、各クロックドインバータ３０ｃ-3，３０ｃ-4の一方の制御端子、および、各クロックドインバータ３０ｃ-5，３０ｃ-6の他方の制御端子に、それぞれ供給されるようになっている。また、外部入力クロックＣＬＫは、２度反転された状態で、各クロックドインバータ３０ａ-3，３０ａ-4の他方の制御端子、および、各クロックドインバータ３０ａ-5，３０ａ-6の一方の制御端子、各クロックドインバータ３０ｂ-3，３０ｂ-4の他方の制御端子、および、各クロックドインバータ３０ｂ-5，３０ｂ-6の一方の制御端子、各クロックドインバータ３０ｃ-3，３０ｃ-4の他方の制御端子、および、各クロックドインバータ３０ｃ-5，３０ｃ-6の一方の制御端子に、それぞれ供給されるようになっている。
【００３０】
また、各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の入力の前段には、ノア回路３０ｅが設けられている。ノア回路３０ｅの一方の入力端には書き込み動作指示信号ＷＥが、他方の入力端にはパワーオンリセット信号ＰＯＲが、それぞれ供給されるようになっている。ノア回路３０ｅの出力端は、各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の非同期リセット端子３０ａ，３０ｂ，３０ｃに接続されている。つまり、ノア回路３０ｅの出力端は、フリップフロップＦＦ１のナンド回路３０ａ-7，３０ａ-8の他方の各入力端、フリップフロップＦＦ２のナンド回路３０ｂ-7，３０ｂ-8の他方の各入力端、および、フリップフロップＦＦ３のナンド回路３０ｃ-7，３０ｃ-8の他方の各入力端に、それぞれ接続されている。
【００３１】
一方、フリップフロップＦＦ１の出力の後段には、直列に接続されたインバータ３０ｆ-1，３０ｆ-2が設けられている。このインバータ３０ｆ-1，３０ｆ-2を介して、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が、上記イコライズ信号ＥＱＬとして取り出される。
【００３２】
フリップフロップＦＦ２の出力の後段には、直列に接続されたノア回路３０ｇ-1およびインバータ３０ｇ-2が設けられている。ノア回路３０ｇ-1の一方の入力端には、上記フリップフロップＦＦ２の出力であるインバータ３０ｂ-2の出力が供給され、他方の入力端には、上記フリップフロップＦＦ３の出力であるインバータ３０ｃ-2の出力が供給されるようになっている。これにより、インバータ３０ｇ-2の出力端からは、図示していない参照電位発生電源に参照電位ＶＲＥＦを生成させるための参照電位制御信号ＲＥＦＥが取り出される。
【００３３】
フリップフロップＦＦ３の出力の後段には、直列に接続されたインバータ３０ｈ-1，３０ｈ-2が設けられている。このインバータ３０ｈ-1，３０ｈ-2を介して、上記フリップフロップＦＦ３の出力であるインバータ３０ｃ-2の出力が、上記差動アンプ制御信号ＳＡＥとして取り出される。
【００３４】
図３は、上記した構成の読み出し動作制御順序回路３０の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップＦＦ１は、外部入力クロックＣＬＫの立ち上がりのタイミングで読み出し動作指示信号ＲＥを捕らえて、イコライズゲート１５を制御するイコライズ信号ＥＱＬを活性状態にする。また、フリップフロップＦＦ１は、外部入力クロックＣＬＫの次の、そのまた次の立ち上がりのタイミングで、イコライズ信号ＥＱＬを非活性状態に戻す。それと同時に、次段のフリップフロップＦＦ２は、参照電位ＶＲＥＦの生成を制御するための参照電位制御信号ＲＥＦＥを活性状態にする。最終段のフリップフロップＦＦ３は、外部入力クロックＣＬＫの次の立ち上がりのタイミングで、差動アンプ１７を制御するための差動アンプ制御信号ＳＡＥを活性状態にする。差動アンプ制御信号ＳＡＥおよび参照電位制御信号ＲＥＦＥは、共に、外部入力クロックＣＬＫの次の立ち上がりのタイミングで非活性状態に戻される。
【００３５】
ここで、読み出し動作制御順序回路３０に適した回路としては、図２以外にも様々な構成が考えられる。一連の読み出し動作のタイミングを制御するために、一般的には、順序回路を用いて構成するのが望ましい。本実施形態の場合、その順序回路を構成する回路に、３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３を採用している。３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３には、それぞれ、非同期リセット端子３０ａ（３０ａ-7，３０ａ-8），３０ｂ（３０ｂ-7，３０ｂ-8），３０ｃ（３０ｃ-7，３０ｃ-8）が設けられている。この非同期リセット回路３０ａ，３０ｂ，３０ｃには、それぞれ、書き込み動作指示信号ＷＥとパワーオンリセット信号ＰＯＲとのノア出力（３０ｅ）が供給されるようになっている。なお、パワーオンリセット信号ＰＯＲは、電源の投入中または投入直後に活性状態となり、順序回路（フリップフロップＦＦ１，ＦＦ２，ＦＦ３）の状態を初期状態にリセットする役割を果たすものである。
【００３６】
すなわち、本実施形態のメモリにおいては、正常な書き込み動作の場合、電源投入後の読み出し動作を実施する前か、事前の読み出し動作が完了してメモリが待機状態にあるときに、書き込み動作指示信号ＷＥが入力される。この場合には、読み出し動作制御順序回路３０は待機状態となっており、この状態ならば、書き込み動作を阻害することはない。ところが、読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されるなど、書き込み動作指示信号ＷＥが異常入力された場合には、一般には正常な書き込み動作が保証されない。そればかりか、回路（メモリ）を構成する素子に異常に大きいストレスが印加され、素子が破壊される可能性がある。具体的には、イコライズゲート１５が活性化している状態で、書き込みゲート１３が活性化されると、ａｎｔｉ−ｆｕｓｅ記憶素子１１に所望の高電圧、たとえば７Ｖが印加されず、データの書き損じが生じる。また、書き込みゲート１３およびイコライズゲート１５に対して、大きな負電位の電源電圧−ＶＢＰ（たとえば、−５．５Ｖ）と接地電位ＶＳＳ（たとえば、０Ｖ）との電位差５．５Ｖが印加され、そのために生じる大電流により、イコライズゲート１５が破壊される危険がある。
【００３７】
そこで、本実施形態の場合には、書き込み動作指示信号ＷＥの異常入力による、回路（メモリ）を構成する素子の破壊を防ぐために、順序回路を構成するフリップフロップＦＦ１，ＦＦ２，ＦＦ３に非同期リセット回路３０ａ，３０ｂ，３０ｃが設けられている。そして、この負論理のリセット端子３０ａ，３０ｂ，３０ｃに対し、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのＮＯＲ論理の結果（ノア出力）が供給されるようにしている。これにより、たとえ読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、素子の破壊の危険を回避できる。
【００３８】
なお、パワーオンリセット信号ＰＯＲは電源投入後の電源の状態を確定するために存在する方が好ましいが、必須の要件ではない。
【００３９】
図４は、上記した書き込み動作制御組み合わせ回路２０の構成例を示すものである。ここでは、最も簡単な構成の書き込み動作制御組み合わせ回路を例に示している。すなわち、この書き込み動作制御組み合わせ回路２０は、たとえば図４に示すように、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ）構造を有する５つのＣＭＯＳインバータ２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅにより構成されている。
【００４０】
ＣＭＯＳインバータ２０ａを構成する、ＰチャネルＭＯＳトランジスタ２０ａ-1およびＮチャネルＭＯＳトランジスタ２０ａ-2の各ゲート（共通接続点）には、書き込み動作指示信号ＷＥが供給されるようになっている。ＰチャネルＭＯＳトランジスタ２０ａ-1およびＮチャネルＭＯＳトランジスタ２０ａ-2の各ドレイン（共通接続点）には、ＣＭＯＳインバータ２０ｂを構成する、ＰチャネルＭＯＳトランジスタ２０ｂ-1およびＮチャネルＭＯＳトランジスタ２０ｂ-2の各ゲート（共通接続点）、および、ＣＭＯＳインバータ２０ｃのＰチャネルＭＯＳトランジスタ２０ｃ-1のゲートが、それぞれ接続されている。ＰチャネルＭＯＳトランジスタ２０ｂ-1およびＮチャネルＭＯＳトランジスタ２０ｂ-2の各ドレイン（共通接続点）には、ＣＭＯＳインバータ２０ｄのＰチャネルＭＯＳトランジスタ２０ｄ-1のゲートが接続されている。ＣＭＯＳインバータ２０ｄのＮチャネルＭＯＳトランジスタ２０ｄ-2のゲートは、ＣＭＯＳインバータ２０ｃを構成する、ＰチャネルＭＯＳトランジスタ２０ｃ-1およびＮチャネルＭＯＳトランジスタ２０ｃ-2の各ドレイン（共通接続点）に接続されている。ＣＭＯＳインバータ２０ｃのＮチャネルＭＯＳトランジスタ２０ｃ-2のゲートは、ＣＭＯＳインバータ２０ｄを構成する、ＰチャネルＭＯＳトランジスタ２０ｄ-1およびＮチャネルＭＯＳトランジスタ２０ｄ-2の各ドレイン（共通接続点）に接続されている。ＰチャネルＭＯＳトランジスタ２０ｄ-1およびＮチャネルＭＯＳトランジスタ２０ｄ-2の各ドレイン（共通接続点）には、ＣＭＯＳインバータ２０ｅを構成する、ＰチャネルＭＯＳトランジスタ２０ｅ-1およびＮチャネルＭＯＳトランジスタ２０ｅ-2の各ゲート（共通接続点）が接続されている。ＰチャネルＭＯＳトランジスタ２０ｅ-1およびＮチャネルＭＯＳトランジスタ２０ｅ-2の各ドレイン（共通接続点）より、上記書き込み制御信号ＳＬが取り出される。
【００４１】
ＣＭＯＳインバータ２０ａ，２０ｂ，２０ｃ，２０ｄ，２０ｅの各ＰチャネルＭＯＳトランジスタ２０ａ-1，２０ｂ-1，２０ｃ-1，２０ｄ-1，２０ｅ-1のソースは、それぞれ、電源電圧ＶＤＤに接続されている。ＣＭＯＳインバータ２０ａ，２０ｂの各ＮチャネルＭＯＳトランジスタ２０ａ-2，２０ｂ-2のソースは、それぞれ、接地（接地電位ＶＳＳに接続）されている。ＣＭＯＳインバータ２０ｃ，２０ｄ，２０ｅの各ＮチャネルＭＯＳトランジスタ２０ｃ-2，２０ｄ-2，２０ｅ-2のソースは、それぞれ、負電位の電源電圧−ＶＢＰに接続されている。
【００４２】
この書き込み動作制御組み合わせ回路２０は、書き込み動作指示信号ＷＥを受けて、書き込み制御信号ＳＬを出力する、いわゆる組み合わせ論理回路である。さらに言えば、本実施形態の場合には、書き込み動作状態時が電源電圧ＶＤＤ（たとえば、１．５Ｖ）であり、それ以外の状態時が接地電位ＶＳＳ（たとえば、０Ｖ）となる、書き込み動作指示信号ＷＥを受けて、書き込み動作状態時には電源電圧ＶＤＤ（たとえば、１．５Ｖ）となり、それ以外の状態時には負電位の電源電圧−ＶＢＰ（たとえば、−５．５Ｖ）となる、書き込み制御信号ＳＬを出力する、負のレベルシフタである。このように、書き込み動作制御組み合わせ回路２０としては、誤動作を防ぐため、極力、簡単な組み合わせ論理回路によって構成するのが好ましい。
【００４３】
次に、図１に示した構成のメモリにおいて、書き込み動作指示信号ＷＥの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号ＲＥを受けると、読み出し動作制御順序回路３０は、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを順次活性状態とし、読み出し動作を実施する。
【００４４】
この状態において、書き込み動作指示信号ＷＥが異常入力されると、書き込み動作制御組み合わせ回路２０は、ＶＤＤ（たとえば、１．５Ｖ）なる書き込み制御信号ＳＬを出力し、書き込みゲート１３を活性化させる。
【００４５】
それと同時に、書き込み動作指示信号ＷＥの入力にともなうＮＯＲ論理の結果が、非同期リセット端子３０ａ，３０ｂ，３０ｃに入力される。すると、読み出し動作制御順序回路３０は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを非活性状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号ＷＥが異常入力された場合も、イコライズゲート１５などの、素子の破壊を防止することができる。
【００４６】
上記したように、書き込み動作指示信号ＷＥが入力される書き込み動作制御組み合わせ回路２０を単純な組み合わせ論理回路により構成し、読み出し動作指示信号ＲＥが入力される読み出し動作制御順序回路３０は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号ＷＥが与えられる非同期リセット端子３０ａ，３０ｂ，３０ｃを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号ＷＥが入力された場合においても、即座に読み出し動作を停止させることが可能となる（リードストール）。したがって、回路を構成する素子が破壊されるのを防止できる。
【００４７】
特に、本実施形態の構成によれば、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号ＷＥを接地電位ＶＳＳ（たとえば、０Ｖ）へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停（瞬間的な停電）が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
【００４８】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子の数を「１」とした場合の例である。また、第１の実施形態に示した構成のメモリを、出力バッファを用いずに構成するようにした場合の例であり、図１に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
【００４９】
すなわち、この第２の実施形態に示すメモリは、たとえば図５に示すように、ａｎｔｉ−ｆｕｓｅ記憶素子１１、書き込みゲート１３、イコライズゲート１５、差動アンプ１７’、書き込み動作制御組み合わせ回路２０、非同期リセット端子ｒｅｓｅｔを有する読み出し動作制御順序回路３１、および、発振器４０を備えて構成されている。発振器４０は、読み出し動作の開始を指示する読み出し動作指示信号ＲＥが外部入力クロックＣＬＫに同期して入力され、その読み出し動作指示信号ＲＥを受けて内部クロックＩＣＬＫを生成するとともに、その内部クロックＩＣＬＫに同期させて、読み出し動作を制御する内部読み出し動作指示信号ＩＲＥを読み出し動作制御順序回路３１に出力するものである。また、この発振器４０は、外部入力クロックＣＬＫに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号ＷＥが与えられる非同期リセット端子（リセット回路）ｒｅｓｅｔを有して構成されている。
【００５０】
なお、本実施形態の場合、読み出し動作制御順序回路３１は、発振器４０からの内部クロックＩＣＬＫに同期して入力される内部読み出し動作指示信号ＩＲＥを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記内部クロックＩＣＬＫに同期させて制御するように構成されている。また、差動アンプ１７’の出力が、そのまま出力データＤとしてメモリの外部に読み出される構成となっている。この構成は第１の実施形態の場合と異なっているが、その理由は読み出し動作制御順序回路３１の構成の違いによる。しかし、この実施形態の場合においても、ａｎｔｉ−ｆｕｓｅ記憶素子１１から出力される微弱なデータ（電気信号）を正確に読み出すためには、イコライズゲート１５と参照電位ＶＲＥＦと差動アンプ１７’の制御のタイミングが重要であることには変りない。
【００５１】
図６は、上記した読み出し動作制御順序回路３１の構成例を示すものである。ここでは、非同期リセット端子ｒｅｓｅｔを、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのノア出力により制御するように構成した場合について説明する。なお、第１の実施形態に示した読み出し動作制御順序回路３０と同一部分には同一符号を付して、その詳しい説明は割愛する。
【００５２】
すなわち、この読み出し動作制御順序回路３１は、たとえば図６に示すように、３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３を有して構成されている。各フリップフロップＦＦ１，ＦＦ２，ＦＦ３には、発振器４０からの内部読み出し動作指示信号ＩＲＥが入力されるようになっている。また、各フリップフロップＦＦ１，ＦＦ２，ＦＦ３には、インバータ３１ｄ-1をそれぞれ介して、発振器４０からの内部クロックＩＣＬＫが入力されるとともに、インバータ３１ｄ-1，３１ｄ-2をそれぞれ介して、発振器４０からの内部クロックＩＣＬＫが入力されるようになっている。また、各フリップフロップＦＦ１，ＦＦ２，ＦＦ３は、それぞれ、非同期リセット端子３０ａ（ナンド回路３０ａ-7，３０ａ-8），３０ｂ（ナンド回路３０ｂ-7，３０ｂ-8），３０ｃ（ナンド回路３０ｃ-7，３０ｃ-8）を有している。非同期リセット端子３０ａ，３０ｂ，３０ｃには、ノア回路３１ｅの出力、つまり、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのＮＯＲ論理の結果が供給されるようになっている。
【００５３】
一方、フリップフロップＦＦ１の出力の後段には、直列に接続されたインバータ３０ｆ-1，３０ｆ-2が設けられている。このインバータ３０ｆ-1，３０ｆ-2を介して、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が、上記イコライズ信号ＥＱＬとして取り出される。
【００５４】
フリップフロップＦＦ２の出力の後段には、ノア回路３１ｇ-1が設けられている。ノア回路３１ｇ-1の一方の入力端には、上記フリップフロップＦＦ２の出力であるインバータ３０ｂ-2の出力が供給され、他方の入力端には、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が供給されるようになっている。これにより、ノア回路３１ｇ-1の出力端からは、上記差動アンプ制御信号ＳＡＥが取り出される。
【００５５】
フリップフロップＦＦ３の出力の後段には、直列に接続されたノア回路３１ｈ-1およびインバータ３１ｈ-2が設けられている。ノア回路３１ｈ-1の一方の入力端には、上記フリップフロップＦＦ３の出力であるインバータ３０ｃ-2の出力が供給され、他方の入力端には、上記フリップフロップＦＦ２の出力であるインバータ３０ｂ-2の出力が供給されるようになっている。これにより、インバータ３１ｈ-2の出力端からは、図示していない参照電位発生電源に参照電位ＶＲＥＦを生成させるための参照電位制御信号ＲＥＦＥが取り出される。
【００５６】
図７は、上記した構成の読み出し動作制御順序回路３１の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップＦＦ１は、内部クロックＩＣＬＫの立ち上がりのタイミングで内部読み出し動作指示信号ＩＲＥを捕らえて、イコライズゲート１５を制御するイコライズ信号ＥＱＬを活性状態にする。それと同時に、差動アンプ１７’を制御するための差動アンプ制御信号ＳＡＥを非活性の状態にする。また、フリップフロップＦＦ１は、内部クロックＩＣＬＫの次の立ち上がりのタイミングで、イコライズ信号ＥＱＬを非活性状態に戻す。それと同時に、次段のフリップフロップＦＦ２は、参照電位ＶＲＥＦの生成を制御するための参照電位制御信号ＲＥＦＥを活性状態にする。フリップフロップＦＦ１，ＦＦ２は、内部クロックＩＣＬＫの次の立ち上がりのタイミングで、差動アンプ制御信号ＳＡＥを活性状態にする。参照電位制御信号ＲＥＦＥは、内部クロックＩＣＬＫの次の立ち上がりのタイミングで非活性状態に戻される。
【００５７】
ここで、読み出し動作制御順序回路３１に適した回路としては、図６以外にも様々な構成が考えられる。しかし、本実施形態の特徴として、順序回路を構成するフリップフロップＦＦ１，ＦＦ２，ＦＦ３に非同期リセット端子３０ａ，３０ｂ，３０ｃが設けられ、そのリセット端子３０ａ，３０ｂ，３０ｃに対し、書き込み動作指示信号ＷＥとパワーオンリセット信号ＰＯＲとのＮＯＲ論理の結果（ノア出力）が与えられるようにした構成であるならば、上述した第１の実施形態の場合と同じ効果を得ることができる。
【００５８】
すなわち、読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されるなど、書き込み動作指示信号ＷＥが異常入力されたとする。すると、ノア回路３１ｅの出力が、各フリップフロップＦＦ１，ＦＦ２，ＦＦ３の非同期リセット端子３０ａ，３０ｂ，３０ｃに与えられる。これにより、読み出し動作制御順序回路３１は、直ちに、イコライズ信号ＥＱＬ、差動アンプ制御信号ＳＡＥおよび参照電位制御信号ＲＥＦＥを初期状態にする。こうすることにより、たとえ読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、回路を構成する素子の破壊の危険を回避できる。
【００５９】
図８は、上記した発振器４０の構成例を示すものである。ここでは、非同期リセット端子ｒｅｓｅｔを、少なくとも、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのノア出力により制御するように構成した場合について説明する。たとえば、発振器４０は、２つのフリップフロップＦＦ１ａ，ＦＦ１ｂを有して構成されている。２つのフリップフロップＦＦ１ａ，ＦＦ１ｂは、それぞれ、非同期リセット端子３０ａ，３０ａを有してなる構成とされている（本実施形態の場合、２つのフリップフロップＦＦ１ａ，ＦＦ１ｂは、図２に示した上記フリップフロップＦＦ１と同一の構成とされている）。
【００６０】
すなわち、この発振器４０は、たとえば図８に示すように、２つのフリップフロップＦＦ１ａ，ＦＦ１ｂを有して構成されている。各フリップフロップＦＦ１ａ，ＦＦ１ｂには、読み出し動作指示信号ＲＥが入力されるようになっている。また、各フリップフロップＦＦ１ａ，ＦＦ１ｂには、インバータ４０ｄ-1をそれぞれ介して、外部入力クロックＣＬＫが入力されるとともに、インバータ４０ｄ-1，４０ｄ-2をそれぞれ介して、外部入力クロックＣＬＫが入力されるようになっている。
【００６１】
一方、フリップフロップＦＦ１ａの出力の後段には、発振動作のための、ナンド回路４０ｉおよびインバータ４０ｊ，４０ｋ，４０ｍ，４０ｎ，４０ｏが直列に接続されている。ナンド回路４０ｉの一方の入力端には、上記フリップフロップＦＦ１ａの出力段に設けられたインバータ３０ａ-2の出力端が接続されている。ナンド回路４０ｉの他方の入力端には、インバータ４０ｎの出力端が接続されている。これにより、インバータ４０ｏの出力端からは、上記内部クロックＩＣＬＫが取り出される。
【００６２】
フリップフロップＦＦ１ｂの出力の後段には、インバータ４０ｐ，４０ｑ，４０ｒ，４０ｓが直列に接続されている。これにより、インバータ４０ｓの出力端からは、上記フリップフロップＦＦ１ｂの出力段に設けられたインバータ３０ａ-2の出力が、内部読み出し動作指示信号ＩＲＥとして取り出される。
【００６３】
また、各フリップフロップＦＦ１ａ，ＦＦ１ｂは、非同期リセット端子３０ａ（ナンド回路３０ａ-7，３０ａ-8），３０ａ（ナンド回路３０ａ-7，３０ａ-8）を有している。フリップフロップＦＦ１ａの非同期リセット端子３０ａには、ノア回路４０ｅ-1の出力、つまり、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのＮＯＲ論理の結果が供給されるようになっている。フリップフロップＦＦ１ｂの非同期リセット端子３０ａには、ノア回路４０ｅ-2の出力、たとえば、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとインバータ４０ｏの出力（内部クロックＩＣＬＫ）とのＮＯＲ論理の結果が供給されるようになっている。
【００６４】
図９は、上記した構成の発振器４０の基本的な動作を説明するために示すものである。発振器４０は、外部入力クロックＣＬＫの立ち上がりのタイミングで、読み出し動作指示信号ＲＥが電源電圧ＶＤＤ（たとえば、１．５Ｖ）になっていることを検知する。すると、内部読み出し動作指示信号ＩＲＥを生成して、読み出し動作制御順序回路３１に出力する。それと同時に、発振動作を開始し、内部クロックＩＣＬＫを生成して、読み出し動作制御順序回路３１に出力する。内部読み出し動作指示信号ＩＲＥは、内部クロックＩＣＬＫの最初の立ち上がりのタイミングでリセットされる。また、発振器４０は、外部入力クロックＣＬＫの次の立ち上がりのタイミングで、既に読み出し動作指示信号ＲＥが接地電位ＶＳＳ（たとえば、０Ｖ）になっていることを捕らえて、発振動作を停止し、内部クロックＩＣＬＫを接地電位ＶＳＳ（たとえば、０Ｖ）に落とす。この際、読み出し動作を完結させるために、４回以上は内部クロックＩＣＬＫを出力させることが必要である。
【００６５】
図１０は、上記した差動アンプ１７’の構成例を示すものである。ここでは、ダイナミックロードを備えた差動アンプを例に示している。すなわち、この差動アンプ１７’は、たとえば図１０に示すように、６つのＰチャネルＭＯＳトランジスタＰＱａ，ＰＱｂ，ＰＱｃ，ＰＱｄ，ＰＱｅ，ＰＱｆ、および、７つのＮチャネルＭＯＳトランジスタＮＱａ，ＮＱｂ，ＮＱｃ，ＮＱｄ，ＮＱｅ，ＮＱｆ，ＮＱｇを有して構成されている。本実施形態の場合、差動アンプ制御信号ＳＡＥが接地電位ＶＳＳ（たとえば、０Ｖ）から電源電圧ＶＤＤ（たとえば、１．５Ｖ）に遷移するタイミングで、非反転入力端（ｐｌｕｓ）１７ａと反転入力端（ｍｉｎｕｓ）１７ｂとの電位差を検知し、参照電位ＶＲＥＦが与えられる反転入力端１７ｂの方が高電位の時には出力データＤが接地電位ＶＳＳ（たとえば、０Ｖ）となり、記憶ノードＳＮの電位が与えられる非反転入力端１７ａの方が高電位の時には出力データＤが電源電圧ＶＤＤ（たとえば、１．５Ｖ）となるように構成されている。
【００６６】
ダイナミックロードは、相互に接続されたＮチャネルＭＯＳトランジスタＮＱｂ，ＮＱｃとＰチャネルＭＯＳトランジスタＰＱｃ，ＰＱｅとから構成され、状態を保持する機能も兼ね備えている。そのため、差動アンプ制御信号ＳＡＥが電源電圧ＶＤＤ（たとえば、１．５Ｖ）に保持されている間は、その出力状態（出力データＤの電位）を保持し続ける。
【００６７】
次に、図５に示した構成のメモリにおいて、書き込み動作指示信号ＷＥの異常入力時の動作について簡単に説明する。たとえば、発振器４０からの内部読み出し動作指示信号ＩＲＥを受けると、読み出し動作制御順序回路３１は、クロック信号ＩＣＬＫのアップエッジのタイミングにおいて、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを順次活性状態とし、読み出し動作を実施する。この状態において、書き込み動作指示信号ＷＥが異常入力されると、書き込み動作制御組み合わせ回路２０は、ＶＤＤ（たとえば、１．５Ｖ）なる書き込み制御信号ＳＬを出力し、書き込みゲート１３を活性化させる（図４参照）。
【００６８】
それと同時に、書き込み動作指示信号ＷＥの入力にともなうＮＯＲ論理の結果が、読み出し動作制御順序回路３１の非同期リセット端子３０ａ，３０ｂ，３０ｃ、および、発振器４０の非同期リセット端子３０ａ，３０ａに入力される。すると、発振器４０は、直ちに、内部読み出し動作指示信号ＩＲＥをリセットし、内部クロックＩＣＬＫを接地電位ＶＳＳ（たとえば、０Ｖ）に落とす。また、読み出し動作制御順序回路３１は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを初期状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号ＷＥが異常入力された場合にも、イコライズゲート１５などの、素子が破壊されるのを防止することができる。
【００６９】
上記したように、本実施形態の構成とした場合にも、上述した第１の実施形態の場合と同様の効果を得ることができる。すなわち、書き込み動作指示信号ＷＥが入力される書き込み動作制御組み合わせ回路２０を単純な組み合わせ論理回路により構成し、内部読み出し動作指示信号ＩＲＥおよび内部クロックＩＣＬＫが与えられる読み出し動作制御順序回路３１は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号ＷＥが与えられる非同期リセット端子３０ａ，３０ｂ，３０ｃを備えるようにしている。また、発振器４０を用意し、読み出し動作指示信号ＲＥに応じた上記内部読み出し動作指示信号ＩＲＥおよび外部入力クロックＣＬＫに応じた上記内部クロックＩＣＬＫを発生させるとともに、この発振器４０に、上記書き込み動作指示信号ＷＥが与えられる非同期リセット端子３０ａ，３０ａを設けるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号ＷＥが入力された場合においても、即座に、しかも、より確実に読み出し動作を停止させることが可能となる。したがって、回路を構成する素子が破壊されるのを防止できる。
【００７０】
同様に、本実施形態の構成とした場合も、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号ＷＥを接地電位ＶＳＳ（たとえば、０Ｖ）へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停（瞬間的な停電）が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
【００７１】
［第３の実施形態］
図１１は、この発明の第３の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子の数を「１」とした場合の例である。また、第２の実施形態に示した構成のメモリを、発振器を用いずに構成するようにした場合の例であり、図５に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
【００７２】
この第３の実施形態に示すメモリは、たとえば図１１に示すように、ａｎｔｉ−ｆｕｓｅ記憶素子１１、書き込みゲート１３、イコライズゲート１５、差動アンプ１７’、書き込み動作制御組み合わせ回路２０、および、非同期リセット端子ｒｅｓｅｔを有する読み出し動作制御順序回路３２を備えて構成されている。すなわち、この第３の実施形態においては、読み出し動作制御順序回路の構成をさらに変更するとともに、差動アンプを第２の実施形態で用いたダイナミックロードを備える差動アンプ（図１０参照）１７’により構成することによって、メモリを発振器なしで構成するようにしたものであって、たとえば、読み出し動作制御順序回路３２は、外部入力クロックＣＬＫに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号ＲＥを受けて一つ以上のディレイ回路の動作を開始するとともに、そのディレイ回路の出力のタイミングにしたがって読み出し動作を制御するように構成されている。
【００７３】
図１２は、上記した読み出し動作制御順序回路３２の構成例を示すものである。ここでは、非同期リセット端子ｒｅｓｅｔを、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのノア出力により制御するように構成した場合について説明する。なお、第２の実施形態に示した読み出し動作制御順序回路３１と同一部分には同一符号を付して、その詳しい説明は割愛する。
【００７４】
すなわち、この読み出し動作制御順序回路３２は、たとえば図１２に示すように、１つのフリップフロップＦＦ１と２つの遅延回路（ディレイ回路）ＤＬＹ１，ＤＬＹ２とを有して構成されている。フリップフロップＦＦ１には、上記読み出し動作指示信号ＲＥが入力されるようになっている。また、フリップフロップＦＦ１には、インバータ３２ｄ-1を介して、外部入力クロックＣＬＫが入力されるとともに、インバータ３２ｄ-1，３２ｄ-2を介して、外部入力クロックＣＬＫが入力されるようになっている。また、フリップフロップＦＦ１は、非同期リセット端子３０ａ（ナンド回路３０ａ-7，３０ａ-8）を有している。非同期リセット端子３０ａには、ノア回路３２ｅの出力、つまり、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのＮＯＲ論理の結果（ノア出力）が供給されるようになっている。
【００７５】
遅延回路ＤＬＹ１は、ディレイ素子（ｄｅｌａｙ）３２ａ-1、ナンド回路３２ａ-2、および、インバータ３２ａ-3により構成されている。遅延回路ＤＬＹ２は、ディレイ素子３２ｂ-1、ナンド回路３２ｂ-2、および、インバータ３２ｂ-3により構成されている。ナンド回路３２ａ-2，３２ｂ-2の一方の入力端には、それぞれ、上記ノア回路３２ｅの出力、つまり、パワーオンリセット信号ＰＯＲと書き込み動作指示信号ＷＥとのＮＯＲ論理の結果が供給されるようになっている。ナンド回路３２ａ-2の他方の入力端には、ディレイ素子３２ａ-1を介して、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が供給されるようになっている。ナンド回路３２ｂ-2の他方の入力端には、ディレイ素子３２ｂ-1を介して、上記遅延回路ＤＬＹ１の出力であるインバータ３２ａ-3の出力が供給されるようになっている。
【００７６】
一方、フリップフロップＦＦ１の出力の後段には、直列に接続されたナンド回路３２ｆ-1およびインバータ３２ｆ-2が設けられている。ナンド回路３２ｆ-1の非反転入力端には、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が供給され、反転入力端には、上記遅延回路ＤＬＹ１の出力であるインバータ３２ａ-3の出力が供給されるようになっている。これにより、インバータ３２ｆ-2の出力端からは、上記イコライズ信号ＥＱＬが取り出される。
【００７７】
遅延回路ＤＬＹ１の出力の後段には、直列に接続されたインバータ３２ｇ-1，３２ｇ-2が設けられている。このインバータ３２ｇ-1，３２ｇ-2を介して、上記遅延回路ＤＬＹ１の出力であるインバータ３２ａ-3の出力が、図示していない参照電位発生電源に参照電位ＶＲＥＦを生成させるための参照電位制御信号ＲＥＦＥとして取り出される。
【００７８】
遅延回路ＤＬＹ２の出力の後段には、ナンド回路３２ｈ-1が設けられている。ナンド回路３２ｈ-1の反転入力端には、上記遅延回路ＤＬＹ２の出力であるインバータ３２ｂ-3の出力が供給され、非反転入力端には、上記フリップフロップＦＦ１の出力であるインバータ３０ａ-2の出力が供給されるようになっている。これにより、ナンド回路３２ｈ-1の出力端からは、上記差動アンプ制御信号ＳＡＥが取り出される。
【００７９】
図１３は、上記した構成の読み出し動作制御順序回路３２の基本的な読み出し動作を説明するために示すものである。フリップフロップＦＦ１は、外部入力クロックＣＬＫの立ち上がりのタイミングで読み出し動作指示信号ＲＥを捕らえて、イコライズゲート１５を制御するイコライズ信号ＥＱＬを活性状態にする。それと同時に、差動アンプ１７’を制御するための差動アンプ制御信号ＳＡＥを非活性の状態にする。その後、遅延回路ＤＬＹ１の立ち上がりのタイミングで、イコライズ信号ＥＱＬを非活性状態に戻す。それと同時に、参照電位ＶＲＥＦの生成を制御するための参照電位制御信号ＲＥＦＥを活性状態にする。その後、遅延回路ＤＬＹ２の立ち上がりのタイミングで、差動アンプ制御信号ＳＡＥを、再び、活性状態にする。参照電位制御信号ＲＥＦＥは、遅延回路ＤＬＹ１の立ち下がりのタイミングで非活性状態に戻される。
【００８０】
本実施形態の構成によっても、上述した第１の実施形態および第２の実施形態の場合と同様の効果が得られる。すなわち、読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されるなど、書き込み動作指示信号ＷＥが異常入力されたとする。すると、ノア回路３２ｅの出力が、フリップフロップＦＦ１の非同期リセット端子３０ａおよび遅延回路ＤＬＹ１，ＤＬＹ２の各ナンド回路３２ａ-2，３２ｂ-2に与えられる。これにより、読み出し動作制御順序回路３２は、直ちに、イコライズ信号ＥＱＬ、差動アンプ制御信号ＳＡＥおよび参照電位制御信号ＲＥＦＥを非活性状態にする。こうすることにより、たとえ読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、回路を構成する素子の破壊の危険を回避できる。
【００８１】
次に、図１１に示した構成のメモリにおいて、書き込み動作指示信号ＷＥの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号ＲＥを受けると、読み出し動作制御順序回路３２は、クロック信号ＩＣＬＫのアップエッジのタイミングにおいて、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを順次活性状態とし、読み出し動作を実施する。
【００８２】
この状態において、書き込み動作指示信号ＷＥが異常入力されると、書き込み動作制御組み合わせ回路２０は、ＶＤＤ（たとえば、１．５Ｖ）なる書き込み制御信号ＳＬを出力し、書き込みゲート１３を活性化させる（図４参照）。
【００８３】
それと同時に、書き込み動作指示信号ＷＥの入力にともなうＮＯＲ論理の結果が、読み出し動作制御順序回路３２の非同期リセット端子３０ａ、および、遅延回路ＤＬＹ１，ＤＬＹ２のナンド回路３２ａ-2，３２ｂ-2に入力される。すると、読み出し動作制御順序回路３２は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを初期状態とし、読み出し動作を停止する。これにより、メモリは、書き込み動作指示信号ＷＥが異常入力された場合にも、イコライズゲート１５などの、素子が破壊されるのを防止することができる。
【００８４】
上記したように、本実施形態の構成とした場合にも、上述した第２の実施形態の場合と同様の効果を得ることができる。すなわち、書き込み動作指示信号ＷＥが入力される書き込み動作制御組み合わせ回路２０を単純な組み合わせ論理回路により構成し、読み出し動作指示信号ＲＥおよび外部入力クロックＣＬＫが与えられる読み出し動作制御順序回路３２は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号ＷＥが与えられる非同期リセット端子３０ａを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号ＷＥが入力された場合においても、即座に読み出し動作を停止させることが可能となる。したがって、回路を構成する素子が破壊されるのを防止できる。
【００８５】
同様に、本実施形態の構成とした場合も、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号ＷＥを接地電位ＶＳＳ（たとえば、０Ｖ）へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停（瞬間的な停電）が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みによるデータの喪失を防止することが可能となる。
【００８６】
［第４の実施形態］
図１４は、この発明の第４の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子（ビット）の数を複数（たとえば、「３」）とした場合の例である。また、図１に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
【００８７】
この第４の実施形態は、読み出し動作を制御する読み出し動作制御順序回路と書き込み動作を制御する複数の書き込み動作制御組み合わせ回路とを備え、上記書き込み動作制御組み合わせ回路にそれぞれ外部入力クロックＣＬＫに対して非同期に入力される書き込み動作の開始を指示する書き込み動作指示信号ＷＥが、上記読み出し動作制御順序回路の非同期リセット端子ｒｅｓｅｔに供給されることにより、その読み出し動作制御順序回路が即座にリセットされて、書き込み待機状態となるように構成されたものである。本実施形態の場合、各書き込み動作制御組み合わせ回路には、ａｎｔｉ−ｆｕｓｅ記憶素子にデータを書き込むか、書き込まないかを制御するための入力信号ＳＩとクロックＳＣＬＫとが、新たに入力されるようになっている。また、次のビットに対して、書き込みデータを送るための出力信号ＳＯが用意されている（たとえば、前段の書き込み動作制御組み合わせ回路の出力信号ＳＯが、次段の書き込み動作制御組み合わせ回路の入力信号ＳＩとなる）。
【００８８】
すなわち、この第４の実施形態に示すメモリは、たとえば図１４に示すように、１つの読み出し動作制御順序回路３０と３つの書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3とを有している。書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3には、それぞれ、書き込みゲート１３-1，１３-2，１３-3の各ゲートが接続されている。書き込みゲート１３-1，１３-2，１３-3の各ソースには、負電位の電源電圧−ＶＢＰがそれぞれ接続されている。各ドレインには、それぞれ、記憶ノードＳＮ０，ＳＮ１，ＳＮ２となる、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3の一方の端子（各ゲート）が接続されている。ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3の他方の端子（各ソースおよびドレイン）には、電源電圧ＶＤＤがそれぞれ接続されている。
【００８９】
上記記憶ノードＳＮ０，ＳＮ１，ＳＮ２には、それぞれ、イコライズゲート１５-1，１５-2，１５-3の各ドレイン、および、差動アンプ１７-1，１７-2，１７-3の各非反転入力端が接続されている。イコライズゲート１５-1，１５-2，１５-3の各ソースは接地（接地電位ＶＳＳに接続）されている。
【００９０】
差動アンプ１７-1，１７-2，１７-3の各反転入力端には、それぞれ、図示していない参照電位発生電源からの参照電位ＶＲＥＦが供給されるようになっている。差動アンプ１７-1，１７-2，１７-3の各出力端には、それぞれ、出力バッファ１９-1，１９-2，１９-3が接続されている。各出力バッファ１９-1，１９-2，１９-3は、それぞれ、外部入力クロックＣＬＫに同期させて、出力データＤ０，Ｄ１，Ｄ２をメモリの外部に読み出すためのものである。
【００９１】
一方、読み出し動作制御順序回路３０は、外部入力クロックＣＬＫに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号ＲＥを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックＣＬＫに同期させて制御するものである。また、この読み出し動作制御順序回路３０は、上記イコライズゲート１５-1，１５-2，１５-3を制御するためのイコライズ信号ＥＱＬ、上記差動アンプ１７-1，１７-2，１７-3を制御するための差動アンプ制御信号ＳＡＥ、および、図示していない参照電位発生電源に参照電位ＶＲＥＦを生成させるための参照電位制御信号（ＲＥＦＥ）を、それぞれ出力するようになっている。
【００９２】
また、この読み出し動作制御順序回路３０は、たとえば、パワーオンリセット信号ＰＯＲおよび書き込み動作指示信号ＷＥの供給に応じて読み出し動作をリセットするための、非同期リセット端子（リセット回路）ｒｅｓｅｔを有して構成されている（図２参照）。
【００９３】
書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3は、それぞれ、外部入力クロックＣＬＫに対して非同期に入力される、書き込み動作の開始を指示する書き込み動作指示信号ＷＥの状態に応じて、書き込み動作を制御するもので、書き込みゲート１３-1，１３-2，１３-3の各ゲートに書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２を供給するようになっている。
【００９４】
また、初段の書き込み動作制御組み合わせ回路２１ａ-1は、上記入力信号ＳＩおよび上記クロックＳＣＬＫを取り込むとともに、次段の書き込み動作制御組み合わせ回路２１ａ-2に対して、その入力信号ＳＩとなる出力信号ＳＯを供給するようになっている。同様に、次段の書き込み動作制御組み合わせ回路２１ａ-2は、上記入力信号ＳＩおよび上記クロックＳＣＬＫを取り込むとともに、次段（最終段）の書き込み動作制御組み合わせ回路２１ａ-3に対して、その入力信号ＳＩとなる出力信号ＳＯを供給するようになっている。ただし、最終段の書き込み動作制御組み合わせ回路２１ａ-3は、上記入力信号ＳＩおよび上記クロックＳＣＬＫを取り込むだけになっている（出力信号ＳＯの供給は行わない）。
【００９５】
図１５は、上記した書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3の構成例を示すものである。なお、第１の実施形態に示した書き込み動作制御組み合わせ回路２０と同一部分には同一符号を付して、その詳しい説明は割愛する。
【００９６】
本実施形態の場合、書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3は、負のレベルシフタ（たとえば、図４参照）としての機能と、入力信号ＳＩの状態をクロックＳＣＬＫの立ち上がりのタイミングで検知して、次段の書き込み動作制御組み合わせ回路に書き込みの許可を与えるための出力信号ＳＯを生成するためのフリップフロップ（たとえば、図２のフリップフロップＦＦ１参照）としての機能とを、それぞれ兼ね備えてなる構成とされている。すなわち、この書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3は、たとえば図１５に示すように、負のレベルシフタＬＳとフリップフロップＦＦ１とを有して構成されている。負のレベルシフタＬＳは、たとえば、ＣＭＯＳインバータ２０ａに代わる１つのナンド回路２１−11、および、４つのＣＭＯＳインバータ２０ｂ，２０ｃ，２０ｄ，２０ｅにより構成されている。ナンド回路２１−11の一方の入力端には、上記書き込み動作指示信号ＷＥが供給されるようになっている。ナンド回路２１−11の他方の入力端には、上記フリップフロップＦＦ１の出力（出力信号ＳＯ）が供給されるようになっている。
【００９７】
一方、フリップフロップＦＦ１の入力の前段には、直列に接続されたインバータ２１ｄ-1，２１ｄ-2が設けられている。フリップフロップＦＦ１には、インバータ２１ｄ-1を介して、上記クロックＳＣＬＫが入力されるとともに、インバータ２１ｄ-1，２１ｄ-2をそれぞれ介して、上記クロックＳＣＬＫが入力されるようになっている。また、フリップフロップＦＦ１には、その入力段に設けられたインバータ３０ａ-1の入力端に、上記入力信号ＳＩが与えられる。これにより、フリップフロップＦＦ１からは、その出力段に設けられたインバータ３０ａ-2の出力端より上記出力信号ＳＯが出力される。
【００９８】
また、フリップフロップＦＦ１の入力の前段には、インバータ２１ｅが設けられている。インバータ２１ｅの入力端には、パワーオンリセット信号ＰＯＲが供給されるようになっている。インバータ２１ｅの出力端は、上記フリップフロップＦＦ１の初期化のための非同期リセット端子３０ａ（ナンド回路３０ａ-7，３０ａ-8）に接続されている。
【００９９】
次に、上記した構成における基本的な書き込み動作について説明する。まず、電源電圧ＶＤＤ（たとえば、１．５Ｖ）を投入し、パワーオンリセット信号ＰＯＲを、一度、電源電圧ＶＤＤの電位まで遷移させる。その後、パワーオンリセット信号ＰＯＲを、再び、接地電位ＶＳＳに戻し、その状態を保持する。この動作により、書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3内の、各フリップフロップＦＦ１の状態が初期化される。
【０１００】
次いで、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3にデータの書き込みを行うか否かにより、入力信号ＳＩの電位を電源電圧ＶＤＤもしくは接地電位ＶＳＳにして、クロックＳＣＬＫを投入する。つまり、この状態の入力信号ＳＩが書き込みデータである。入力信号ＳＩにより与えられる書き込みデータは、クロックＳＣＬＫの立ち上がりエッジのタイミングで、書き込み動作制御組み合わせ回路２１ａ-1のフリップフロップＦＦ１に取り込まれると同時に、出力信号ＳＯとして次段の書き込み動作制御組み合わせ回路２１ａ-2に出力される。この出力信号ＳＯは、次段の書き込み動作制御組み合わせ回路２１ａ-2の入力信号ＳＩになっている。そのため、初段の書き込み動作制御組み合わせ回路２１ａ-1の入力信号ＳＩとして取り込まれた書き込みデータは、クロックＳＣＬＫの立ち上がりエッジのタイミングで、随時、次段の書き込み動作制御組み合わせ回路２１ａ-2，２１ａ-3へと送り込まれていく。
【０１０１】
全ての書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3内のフリップフロップＦＦ１に書き込みデータが設定されたところで、クロックＳＣＬＫの投入をやめ、入力信号ＳＩの電位を接地電位ＶＳＳに保持する。ここまでの動作が書き込みデータの設定動作である。
【０１０２】
次いで、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3へのデータの書き込みを開始する。その準備として、まず、大きい負の電位である書き込み用の電源電圧−ＶＢＰ（たとえば、−５．５Ｖ）を投入する。この状態を保ちながら、書き込み動作指示信号ＷＥの電位を、接地電位ＶＳＳから電源電圧ＶＤＤへと遷移させる。フリップフロップＦＦ１が書き込みデータを保持している書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3、つまり、出力信号ＳＯの電位が電源電圧ＶＤＤである書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3は、書き込み動作指示信号ＷＥの電位が電源電圧ＶＤＤの期間、その書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２の電位が電源電圧ＶＤＤとなる（それ以外の、書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3の書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２は、負電位の電源電圧−ＶＢＰを保持し続ける）。
【０１０３】
書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２の電位が電源電圧ＶＤＤとなることによって、対応する書き込みゲート１３-1，１３-2，１３-3が導通状態となる。これにより、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に高電圧ストレスが印加されて、データとしての“１”が記憶される。
【０１０４】
次に、図１４に示した構成のメモリにおいて、書き込み動作指示信号ＷＥの異常入力時の動作について簡単に説明する。たとえば、読み出し動作指示信号ＲＥを受けると、読み出し動作制御順序回路３０は、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを活性状態とし、読み出し動作を実施する。
【０１０５】
この状態において、書き込み動作指示信号ＷＥが異常入力されると、それにともなうＮＯＲ論理の結果が、読み出し動作制御順序回路３０の非同期リセット端子３０ａ，３０ｂ，３０ｃに入力される。すると、読み出し動作制御順序回路３０は、直ちに、イコライズ信号ＥＱＬ、参照電位制御信号ＲＥＦＥ、および、差動アンプ制御信号ＳＡＥを非活性状態とし、読み出し動作を停止する（たとえば、第１の実施形態参照）。
【０１０６】
一方、書き込み動作指示信号ＷＥが入力されると、書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3は、書き込みゲート１３-1，１３-2，１３-3を活性化させるように制御する。このとき、この書き込み動作指示信号ＷＥが異常入力であった場合、すなわち、読み出し動作時には、メモリの電源投入中において、パワーオンリセット信号ＰＯＲの反転信号（インバータ２１ｅの出力）が書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3の非同期リセット端子３０ａに入力されることにより、書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3の、各フリップフロップＦＦ１の出力である出力信号ＳＯの電位が接地電位ＶＳＳとなっている。これにより、書き込み動作指示信号ＷＥの電位がたとえ電源電圧ＶＤＤの期間内であっても、負のレベルシフタＬＳの出力である、書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２は負電位の電源電圧−ＶＢＰを維持し続ける。
【０１０７】
書き込み動作指示信号ＷＥが異常入力された場合、一般的にはデータが入力されることはないので、データの誤書き込みおよび素子の破壊を防止することができる。
【０１０８】
本実施形態の場合も、上述した第１の実施形態の場合と同様に、書き込み動作指示信号ＷＥが、読み出し動作制御順序回路３０を構成するフリップフロップＦＦ１，ＦＦ２，ＦＦ３の非同期リセット端子３０ａ，３０ｂ，３０ｃに入力されるように構成されていることが重要である。一般に、ラッチ回路およびフリップフロップなどの順序回路は、その状態が、電源投入の直後および電源の瞬間的な停電（瞬停）後に不定になったり、放射線によって反転したりする（ソフトエラー）といった、不都合が発生することがよく知られている。たとえ、そのような不都合が生じた場合においても、本実施形態の構成によれば、誤書き込みなどという誤動作を防止することができる。すなわち、読み出し動作制御順序回路３０に不都合が生じた場合には、読み出し動作を即時に停止し、書き込み動作の準備状態に移行することにより、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に予期しない高電圧ストレスが印加されるのを防いで、データが誤書き込みされるのを防止することが可能となる。
【０１０９】
また、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3を用いたメモリの場合、その製造の過程、たとえばテスト工程において、データの書き込み動作を実施することが多い。このテスト工程中に、たとえ誤って書き込み動作指示信号ＷＥが入力された場合においても、読み出し動作を即座に停止し、書き込み準備状態に移行することにより、書き込みゲートおよびイコライズゲートに予期しない高電圧ストレスが印加されるのを防いで、素子の破壊という危険を回避することができる。特に、書き込み動作制御順序回路３０内のフリップフロップＦＦ１，ＦＦ２，ＦＦ３に書き込みデータがセットされていない場合には、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に高電圧ストレスが印加されることはない。このように、テスト工程中に書き込み動作を実施するという場合においては、電源投入時にパワーオンリセット信号ＰＯＲを確実に投入することにより、誤動作の発生確率を非常に低く抑えることができる。
【０１１０】
上記したように、本実施形態の構成とした場合にも、上述した第１の実施形態の場合とほぼ同様の効果を得ることができる。すなわち、書き込み動作指示信号ＷＥが入力される書き込み動作制御組み合わせ回路２１ａ-1，２１ａ-2，２１ａ-3を組み合わせ論理回路により構成し、読み出し動作指示信号ＲＥおよび外部入力クロックＣＬＫが与えられる読み出し動作制御順序回路３０は、順序回路を含むような比較的複雑な構成とするとともに、上記書き込み動作指示信号ＷＥが与えられる非同期リセット端子３０ａ，３０ｂ，３０ｃを備えるようにしている。これにより、たとえ予期せぬ書き込み動作指示信号ＷＥが入力された場合においても、即座に読み出し動作を停止させることが可能となる。したがって、イコライズゲート１５-1，１５-2，１５-3などの、回路を構成する素子が破壊されるのを防止できる。
【０１１１】
しかも、本実施形態の構成とすることにより、書き込み動作指示信号ＷＥが誤入力した場合の、誤書き込みによるデータの喪失をも防止することが可能である。
【０１１２】
［第５の実施形態］
図１６は、この発明の第５の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子（ビット）の数を複数（たとえば、「３」）とした場合の例である。また、図１４に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
【０１１３】
この第５の実施形態は、読み出し動作を制御する読み出し動作制御順序回路と書き込み動作を制御する複数の書き込み動作制御順序回路とを備え、上記書き込み動作制御順序回路にそれぞれ外部入力クロックＣＬＫに対して非同期に入力される書き込み動作の開始を指示する書き込み動作指示信号ＷＥが、上記読み出し動作制御順序回路の非同期リセット端子ｒｅｓｅｔに供給されることにより、その読み出し動作制御順序回路が即座にリセットされて、書き込み待機状態となるように構成されたものであって、しかも、非同期リセット端子にも供給される書き込み動作指示信号ＷＥが活性状態のときのみ、ａｎｔｉ−ｆｕｓｅ記憶素子へのデータの書き込みに必要な電源（書き込み電位）を供給するための内部電源を動作させるように構成した場合の例である。
【０１１４】
すなわち、この第５の実施形態に示すメモリは、たとえば図１６に示すように、１つの読み出し動作制御順序回路３３と３つの書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3とを有している。書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3には、それぞれ、書き込みゲート１３-1，１３-2，１３-3の各ゲートが接続されている。書き込みゲート１３-1，１３-2，１３-3の各ソースは接地（接地電位ＶＳＳに接続）されている。各ドレインには、それぞれ、記憶ノードＳＮ０，ＳＮ１，ＳＮ２となる、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3の一方の端子（各ゲート）が接続されている。ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3の他方の端子（各ソースおよびドレイン）は、内部電源５０の出力である内部電源電圧（第１の内部電源電位）ＶＢＰにそれぞれ接続されている。
【０１１５】
上記記憶ノードＳＮ０，ＳＮ１，ＳＮ２には、それぞれ、イコライズゲート１５-1，１５-2，１５-3の各ドレイン、および、差動アンプ１７-1，１７-2，１７-3の各非反転入力端が接続されている。イコライズゲート１５-1，１５-2，１５-3の各ソースは接地（接地電位ＶＳＳに接続）されている。
【０１１６】
差動アンプ１７-1，１７-2，１７-3の各反転入力端には、それぞれ、参照電位発生電源６０からの参照電位ＶＲＥＦが供給されるようになっている。差動アンプ１７-1，１７-2，１７-3の各出力端は、それぞれ、出力バッファを兼ねる書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3に接続されている。つまり、差動アンプ１７-1，１７-2，１７-3の各出力データ（Ｄ０，Ｄ１，Ｄ２）は、それぞれ、入力データＤＩとして書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3の内部に取り込まれた後、出力データＤＯとして書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3の外部（メモリの外部）に取り出される。
【０１１７】
一方、読み出し動作制御順序回路３３は、外部入力クロックＣＬＫに同期して入力される、読み出し動作の開始を指示する読み出し動作指示信号ＲＥを受けて読み出し動作を開始するとともに、その読み出し動作のタイミングを上記外部入力クロックＣＬＫに同期させて制御するものである。また、この読み出し動作制御順序回路３３は、上記イコライズゲート１５-1，１５-2，１５-3を制御するためのイコライズ信号ＥＱＬ、上記差動アンプ１７-1，１７-2，１７-3を制御するための差動アンプ制御信号ＳＡＥ、および、上記参照電位発生電源６０に参照電位ＶＲＥＦを生成させるための参照電位制御信号ＲＥＦＥを、それぞれ出力するようになっている。
【０１１８】
また、この読み出し動作制御順序回路３３は、上記内部電源５０に対し、ＶＢＰダイレクトドライブ信号ＶＢＰＤＤを出力するように構成されている。
【０１１９】
さらに、この読み出し動作制御順序回路３３は、たとえば、書き込み動作指示信号ＷＥおよびパワーオンリセット信号ＰＯＲの供給に応じて読み出し動作をリセットするための、非同期リセット端子（リセット回路）ｒｅｓｅｔを有して構成されている。
【０１２０】
書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3は、それぞれ、書き込み動作を制御するもので、たとえば、書き込み動作の開始を指示する書き込み動作指示信号ＷＥが“０”であり、シリアルアクセス活性化信号（スキャン活性化信号）ＳＥが“１”のとき、外部入力クロックＣＬＫの立ち上がりのタイミングで入力信号ＳＩを内部レジスタ（詳細については後述する）に取り込むとともに、その内部レジスタの状態が“１”のときに、書き込み動作指示信号ＷＥが“１”になると、外部入力クロックＣＬＫが“１”の期間について、上記書き込みゲート１３-1，１３-2，１３-3を制御するための書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２として“１”を出力するようになっている。
【０１２１】
また、各段の書き込み動作制御順序回路２２ａ-1，２２ａ-2は、後段の書き込み動作制御順序回路２２ａ-2，２２ａ-3に対して、それぞれ、その入力信号ＳＩとなる出力信号ＳＯを供給するようになっている。
【０１２２】
さらに、この書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3は、たとえばパワーオンリセット信号ＰＯＲの供給に応じて書き込み動作を待機状態にリセットするための、非同期リセット端子（リセット回路）ｒｅｓｅｔを有して構成されている。
【０１２３】
内部電源５０は、書き込み動作指示信号ＷＥとＶＢＰダイレクトドライブ信号ＶＢＰＤＤとを受けて、内部電源電圧ＶＢＰを生成するものである。すなわち、この内部電源５０は、内部電源電圧ＶＢＰとして、書き込み動作時にはａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3にデータを書き込むために必要な高電位（たとえば、７Ｖ）を生成し、読み出し動作時にはａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に蓄えられたデータを破壊せずに読み出すのに十分な電位（たとえば、１．５Ｖ）を生成するように構成されている。
【０１２４】
参照電位発生電源６０は、上記読み出し動作制御順序回路３３からの参照電位制御信号ＲＥＦＥを受けて、上記差動アンプ１７-1，１７-2，１７-3にそれぞれ与えられる参照電位ＶＲＥＦを生成するものである。
【０１２５】
図１７は、上記した読み出し動作制御順序回路３３の構成例を示すものである。なお、第１の実施形態に示した読み出し動作制御順序回路３０と同一部分には同一符号を付して、その詳しい説明は割愛する。
【０１２６】
すなわち、この第５の実施形態の読み出し動作制御順序回路３３は、たとえば図２に示した読み出し動作制御順序回路３０の出力段に、さらに、直列に接続されたノア回路３０ｉ-1およびインバータ３０ｉ-2を設け、フリップフロップＦＦ１，ＦＦ２，ＦＦ３の各出力を上記ノア回路３０ｉ-1の各入力とすることにより、ＶＢＰダイレクトドライブ信号ＶＢＰＤＤを生成するようにしたものである。
【０１２７】
また、読み出し動作制御順序回路３３は、書き込み動作指示信号ＷＥまたはパワーオンリセット信号ＰＯＲのいずれか一方（ノア出力）が“１”になったときに、内部の順序回路（フリップフロップＦＦ１，ＦＦ２，ＦＦ３）の動作をリセットして初期状態、つまり、待機状態に戻るように構成されている。
【０１２８】
図１８は、上記した構成の読み出し動作制御順序回路３３の基本的な読み出し動作を説明するために示すものである。初段のフリップフロップＦＦ１は、外部入力クロックＣＬＫの立ち上がりのタイミングで読み出し動作指示信号ＲＥを捕らえて、イコライズゲート１５-1，１５-2，１５-3を制御するイコライズ信号ＥＱＬと、内部電源５０を制御するＶＢＰダイレクトドライブ信号ＶＢＰＤＤとを活性状態にする。これにより、内部電源５０は、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3にそれぞれ与えられる内部電源電圧ＶＢＰとしての、読み出し動作のために必要な電位（たとえば、１．５Ｖ）を生成する。
【０１２９】
次いで、フリップフロップＦＦ１は、外部入力クロックＣＬＫの次の立ち上がりのタイミングで、上記イコライズ信号ＥＱＬを非活性状態に戻す。それと同時に、次段のフリップフロップＦＦ２は、参照電位発生電源６０を制御する参照電位制御信号ＲＥＦＥを活性状態にする。
【０１３０】
次いで、フリップフロップＦＦ３は、外部入力クロックＣＬＫの次の立ち上がりのタイミングで、差動アンプ１７-1，１７-2，１７-3を制御する差動アンプ制御信号ＳＡＥを活性状態にする。ＶＢＰダイレクトドライブ信号ＶＢＰＤＤ、差動アンプ制御信号ＳＡＥおよび参照電位制御信号ＲＥＦＥは、共に、外部入力クロックＣＬＫの次の立ち上がりのタイミングで非活性状態に戻される。
【０１３１】
ここで、読み出し動作制御順序回路３３に適した回路としては、図１７以外にも様々な構成が考えられる。一連の読み出し動作のタイミングを制御するために、一般的には、順序回路を用いて構成するのが望ましい。本実施形態の場合、その順序回路を構成する回路に、３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３を採用している。３つのフリップフロップＦＦ１，ＦＦ２，ＦＦ３には、それぞれ、非同期リセット端子３０ａ（３０ａ-7，３０ａ-8），３０ｂ（３０ｂ-7，３０ｂ-8），３０ｃ（３０ｃ-7，３０ｃ-8）が設けられている。この非同期リセット回路３０ａ，３０ｂ，３０ｃには、それぞれ、書き込み動作指示信号ＷＥとパワーオンリセット信号ＰＯＲとのノア出力（３０ｅ）が供給されるようになっている。これにより、たとえ読み出し動作中に書き込み動作指示信号ＷＥが誤って入力されたとしても、即座に読み出し動作を停止させることが可能となって、素子の破壊の危険を回避できる。特に、読み出し動作中に書き込み動作指示信号ＷＥが誤って入力された場合には、読み出し動作を停止させ、直ちに書き込み動作が可能な状態（データ待ちの待機状態）とすることにより、電源の切断時もしくは再投入時にかかわらず、誤動作によるデータの喪失をも防ぐことが可能である。
【０１３２】
図１９は、上記した書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3の構成例を示すものである。本実施形態の場合、書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3は、主に、データを保持するデータフリップフロップ（ｄａｔａ  ＦＦ）２２ｂと、書き込み動作のタイミングを制御するプログラムフリップフロップ（ｐｒｏｇｒａｍ  ＦＦ）２２ｃと、を有して構成されている。
【０１３３】
データフリップフロップ２２ｂは、たとえば、２つのアンド回路２２ｂ-1，２２ｂ-2、１つのノア回路２２ｂ-3、交互に直列に接続された４つのクロックドインバータ２２ｂ-4，２２ｂ-5，２２ｂ-6，２２ｂ-7、および、３つのインバータ２２ｂ-8，２２ｂ-9，２２ｂ-10 からなり、出力バッファを兼ねている。アンド回路２２ｂ-1の一方の入力端には、上記差動アンプ１７-1，１７-2，１７-3の各出力データ（入力データＤＩ）が供給され、他方の入力端には、インバータ２２ｄを介して、シリアルアクセス活性化信号ＳＥが供給されるようになっている。アンド回路２２ｂ-2の一方の入力端には、上記入力信号ＳＩが供給され、他方の入力端には、直接、上記シリアルアクセス活性化信号ＳＥが供給されるようになっている。アンド回路２２ｂ-1，２２ｂ-2の各出力端は、上記ノア回路２２ｂ-3のそれぞれの入力端に接続されている。
【０１３４】
上記ノア回路２２ｂ-3の出力がその入力端に供給されるクロックドインバータ２２ｂ-4の一方の制御端子、クロックドインバータ２２ｂ-4の出力端にその出力端が接続されたクロックドインバータ２２ｂ-5の他方の制御端子、クロックドインバータ２２ｂ-5の入力端にその入力端が接続されたクロックドインバータ２２ｂ-6の他方の制御端子、および、クロックドインバータ２２ｂ-6の出力端にその出力端が接続されたクロックドインバータ２２ｂ-7の一方の制御端子には、ナンド回路２２ｅの出力端がそれぞれ接続され、上記クロックドインバータ２２ｂ-4の他方の制御端子、上記クロックドインバータ２２ｂ-5の一方の制御端子、上記クロックドインバータ２２ｂ-6の一方の制御端子、および、上記クロックドインバータ２２ｂ-7の他方の制御端子には、インバータ２２ｆを介して、上記ナンド回路２２ｅの出力端がそれぞれ接続されている。ナンド回路２２ｅの一方の入力端には外部入力クロックＣＬＫが供給され、他方の入力端には、インバータ２２ｇを介して、上記書き込み動作指示信号ＷＥが供給されるようになっている。
【０１３５】
このデータフリップフロップ２２ｂは、その出力段に設けられたインバータ２２ｂ-8の出力を上記出力信号ＳＯとして出力するとともに、直列に接続された２つのインバータ２２ｊ-1，２２ｊ-2を介して、上記出力データＤＯとして出力するようになっている。
【０１３６】
本実施形態においては、データフリップフロップ２２ｂの状態（内部レジスタの状態）を入出力する手段として、前段の書き込み動作制御順序回路２２ａ-1，２２ａ-2の出力信号ＳＯを、後段の書き込み動作制御順序回路２２ａ-2，２２ａ-3の入力信号ＳＩとする、いわゆるスキャンパスが設けられている。このスキャンパスは、上記シリアルアクセス活性化信号ＳＥを“１”にすることによって有効となり、外部入力クロックＣＬＫの立ち上がりのタイミングで、入力信号ＳＩとしてデータを取り込み、また、出力信号ＳＯとしてデータを出力するものである。
【０１３７】
プログラムフリップフロップ２２ｃは、たとえば、交互に直列に接続された６つのクロックドインバータ２２ｃ-1，２２ｃ-2，２２ｃ-3，２２ｃ-4，２２ｃ-5，２２ｃ-6と、初期化のための非同期リセット端子（リセット回路）ｒｅｓｅｔを構成する、３つのノア回路２２ｃ-7，２２ｃ-8，２２ｃ-9とからなっている。クロックドインバータ２２ｃ-1の入力端には、プログラム信号ＰＩが供給されるようになっている。
【０１３８】
上記プログラム信号ＰＩがその入力端に供給されるクロックドインバータ２２ｃ-1の一方の制御端子、クロックドインバータ２２ｃ-1の出力端にその出力端が接続されたクロックドインバータ２２ｃ-2の他方の制御端子、クロックドインバータ２２ｃ-2の入力端にその入力端が接続されたクロックドインバータ２２ｃ-3の他方の制御端子、クロックドインバータ２２ｃ-3の出力端にその出力端が接続されたクロックドインバータ２２ｃ-4の一方の制御端子、クロックドインバータ２２ｃ-4の入力端にその入力端が接続されたクロックドインバータ２２ｃ-5の一方の制御端子、および、クロックドインバータ２２ｃ-5の出力端にその出力端が接続されたクロックドインバータ２２ｃ-6の他方の制御端子には、ナンド回路２２ｈの出力端がそれぞれ接続され、上記クロックドインバータ２２ｃ-1の他方の制御端子、上記クロックドインバータ２２ｃ-2の一方の制御端子、上記クロックドインバータ２２ｃ-3の一方の制御端子、上記クロックドインバータ２２ｃ-4の他方の制御端子、上記クロックドインバータ２２ｃ-5の他方の制御端子、および、上記クロックドインバータ２２ｃ-6の一方の制御端子には、インバータ２２ｉを介して、上記ナンド回路２２ｈの出力端がそれぞれ接続されている。ナンド回路２２ｈの一方の入力端には外部入力クロックＣＬＫが供給され、他方の入力端には、上記書き込み動作指示信号ＷＥが供給されるようになっている。
【０１３９】
また、上記ノア回路２２ｃ-7は、一方の入力端が、上記クロックドインバータ２２ｃ-1，２２ｃ-2の各出力端（相互接続点）に接続され、出力端が、上記クロックドインバータ２２ｃ-2，２２ｃ-3の各入力端（相互接続点）に接続されている。上記ノア回路２２ｃ-8は、一方の入力端が、上記クロックドインバータ２２ｃ-3，２２ｃ-4の各出力端（相互接続点）に接続され、出力端が、上記クロックドインバータ２２ｃ-4，２２ｃ-5の各入力端（相互接続点）に接続されている。上記ノア回路２２ｃ-9は、一方の入力端が、上記クロックドインバータ２２ｃ-5，２２ｃ-6の各出力端（相互接続点）に接続され、出力端が、上記クロックドインバータ２２ｃ-6の入力端に接続されている。上記ノア回路２２ｃ-7，２２ｃ-8，２２ｃ-9の各他方の入力端には、パワーオンリセット信号ＰＯＲがそれぞれ供給されるようになっている。
【０１４０】
このプログラムフリップフロップ２２ｃの出力である上記ノア回路２２ｃ-9の出力は、インバータ２２ｋを介して、その出力段に設けられた、ナンド回路２２ｍの第１の入力端に供給されるようになっている。上記ナンド回路２２ｍの第２の入力端には、上記インバータ２２ｉの出力が供給されるようになっている。上記ナンド回路２２ｍの第３の入力端には、上記ノア回路２２ｃ-7の出力が供給されるようになっている。このナンド回路２２ｍの出力がインバータ２２ｎを介して取り出されることにより、上記書き込み制御信号ＳＬ０，ＳＬ１，ＳＬ２となる。
【０１４１】
なお、上記データフリップフロップ２２ｂの出力であるインバータ２２ｂ-8の出力は、その出力段に設けられた、ナンド回路２２ｐの一方の入力端に供給されるようになっている。上記ナンド回路２２ｐの他方の入力端には、インバータ２２ｒを介して、上記ノア回路２２ｃ-8の出力が供給されるようになっている。このナンド回路２２ｐの出力は、ナンド回路２２ｓの一方の入力端に供給されるようになっている。上記ナンド回路２２ｓの他方の入力端には、上記プログラム信号ＰＩが供給されるようになっている。このナンド回路２２ｓの出力がインバータ２２ｔを介して取り出されることにより、プログラム許可信号ＰＯとなる。
【０１４２】
次に、上記した構成における基本的な書き込み動作について説明する。まず、書き込み動作指示信号ＷＥを“０”に、シリアルアクセス活性化信号ＳＥを“１”にすることにより、スキャンパスを有効にし、外部入力クロックＣＬＫ（“１”）を投入するごとに、その立ち上がりのタイミングで、内部レジスタである上記データフリップフロップ２２ｂ内に入力信号ＳＩを取り込むとともに、上記データフリップフロップ２２ｂより出力信号ＳＯを出力させる。この動作を繰り返すことにより、初段の書き込み動作制御順序回路２２ａ-1から次段の書き込み動作制御順序回路２２ａ-2，２２ａ-3へと、順次、データが送られる。こうして、書き込み動作を実施する前に、あらかじめスキャンパスを用いて全ての書き込み動作制御順序回路２２ａ-1，２２ａ-2，２２ａ-3内の各データフリップフロップ２２ｂ内に、“０”または“１”のデータを設定しておく。
【０１４３】
次いで、書き込み動作指示信号ＷＥを“１”に、プログラム信号ＰＩを“０”にして、一発だけ、外部入力クロックＣＬＫ（“１”）を投入する。この動作により、全てのプログラムフリップフロップ２２ｃは状態が“０”にリセットされる。引き続き、書き込み動作指示信号ＷＥを“１”に保持した状態で、プログラム信号ＰＩを“１”にして、再び、外部入力クロックＣＬＫ（“１”）を投入する。すると、データフリップフロップ２２ｂの状態が“１”である書き込み動作制御順序回路の、先頭のプログラムフリップフロップ２２ｃの状態が“０”から“１”へと遷移する。それと同時に、外部入力クロックＣＬＫが“１”の期間、上記書き込み制御信号ＳＬ（ＳＬ０，ＳＬ１，ＳＬ２）が“１”となる。これにより、“１”である書き込み制御信号ＳＬが供給された書き込みゲート１３-1，１３-2，１３-3は導通状態となり、それに接続されたａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に内部電源５０からの内部電源電圧ＶＢＰによる高電圧ストレス（書き込み電位）が印加されて、そのａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に対するデータの書き込みが行われる。
【０１４４】
また、これと同時に、次の書き込み動作制御順序回路に対し、書き込み動作の許可を与えるプログラム許可信号ＰＯが“１”になる。一度、外部入力クロックＣＬＫを“０”にした後、再び、外部入力クロックＣＬＫ（“１”）を投入する。これにより、データフリップフロップ２２ｂ内に“１”を保持する次の書き込み動作制御順序回路が動作し、その書き込み制御信号ＳＬが活性状態、つまり“１”になる。
【０１４５】
一般に、内部電源５０によりａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に高電圧ストレスをかけてデータを記憶させるメモリの場合、内部電源５０の負担を軽減するとともに、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3へのデータの書き込みを確実に行うため、１ビットずつ順番に書き込み動作を実施するのが好ましい。その機能が、この第５の実施形態に示したメモリには実装されている。
【０１４６】
図２０は、上記した内部電源５０の構成例を示すものである。この内部電源５０は、書き込み動作時に、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3にデータを書き込むのに必要な書き込み電位である高電圧（たとえば、内部電源電圧ＶＢＰ＝７Ｖ）を、ロジック電源（たとえば、電源電圧ＶＤＤ＝１．５Ｖ）から生成するための昇圧電源である。また、この内部電源５０は、読み出し動作時に、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3、および、そこに蓄えられたデータを破壊することなしに効率よく読み出すのに必要な読み出し電位（たとえば、ＶＢＰ＝１．５Ｖ）を発生するように構成されている。
【０１４７】
すなわち、内部電源５０は、たとえば図２０に示すように、上記書き込み電位を発生させるための、チャージポンプ５１と、内部電源電圧ＶＢＰの電位を制御する電位制御回路５２と、上記チャージポンプ５１へポンピングタイミングを与えるオッシレータ５３と、を有して構成されている。チャージポンプ５１は、たとえば、直列に接続された複数（この例では、９個）のダイオード５１ａ、各ダイオード５１ａの相互接続点に一方の電極が接続された複数（この例では、８個）のキャパシタ５１ｂ、および、直列に接続されるとともに、それぞれの出力端が各キャパシタ５１ｂの他方の電極に交互に接続されたインバータ５１ｃ，５１ｄからなっている。上記インバータ５１ｃの入力端には、オッシレータ５３からの出力（ＶＢＰＣＬＫ）が与えられるようになっている。初段のダイオード５１ａの入力端には、ロジック電源（ＶＤＤ）が供給されるようになっている。これにより、チャージポンプ５１からは、その最終段のダイオード５１ａの出力端より取り出される昇圧電位（書き込み電位）が、上記内部電源電圧ＶＢＰとして内部電源５０の外部に出力される。
【０１４８】
電位制御回路５２は、たとえば、差動アンプ５２ａと、この差動アンプ５２ａの出力端にその入力端が接続されたインバータ５２ｂと、複数（この例では、５個）の抵抗素子５２ｃ，５２ｄ，５２ｅ，５２ｆ，５２ｇとから構成されている。上記差動アンプ５２ａの非反転入力端は、抵抗素子５２ｃ，５２ｄの一端（共通接続点）にそれぞれ接続されている。抵抗素子５２ｃの他端は接地（接地電位ＶＳＳに接続）され、抵抗素子５２ｄの他端は、抵抗素子５２ｅを介して、上記チャージポンプ５１の出力端に接続されている。上記差動アンプ５２ａの反転入力端は、抵抗素子５２ｆ，５２ｇの一端（共通接続点）にそれぞれ接続されている。抵抗素子５２ｆの他端は接地（接地電位ＶＳＳに接続）され、抵抗素子５２ｇの他端はロジック電源（ＶＤＤ）に接続されている。電位制御回路５２は、その出力が、上記インバータ５２ｂの出力端より取り出されるようになっている。
【０１４９】
オッシレータ５３は、たとえば、１つのナンド回路５３ａと４つのインバータ５３ｂ，５３ｃ，５３ｄ，５３ｅとが直列に接続されてなり、ナンド回路５３ａの第１の入力端には書き込み動作指示信号ＷＥが、第２の入力端には上記電位制御回路５２の出力が、第３の入力端には上記インバータ５３ｅの出力（ＶＢＰＣＬＫ）が、それぞれ供給されるように構成されている。
【０１５０】
また、内部電源５０には、ロジック電源（ＶＤＤ）と内部電源電圧ＶＢＰとを短絡する短絡回路５４、および、キャパシタ５５が設けられている。短絡回路５４は、たとえば、上記読み出し電位を発生させるための最も簡単な回路として、Ｎ型ＭＯＳトランジスタ５４ａとインバータ５４ｂ，５４ｃとを用いて構成されている。Ｎ型ＭＯＳトランジスタ５４ａのソースはロジック電源（ＶＤＤ）に接続され、ドレインは上記チャージポンプ５１の出力端に接続されている。Ｎ型ＭＯＳトランジスタ５４ａのゲートには、上記インバータ５４ｂ，５４ｃを介して、上記ＶＢＰダイレクトドライブ信号ＶＢＰＤＤが与えられるようになっている。
【０１５１】
キャパシタ５５は、一方の電極が上記チャージポンプ５１の出力端に接続され、他方の電極が接地（接地電位ＶＳＳに接続）されている。
【０１５２】
本実施形態の場合、内部電源５０は、書き込み電位の発生と停止とが書き込み動作指示信号ＷＥの状態によって制御されるように構成されている。ここで重要なことは、書き込み動作指示信号ＷＥの状態に応じて書き込み電位を生成するための回路、つまり、内部電源５０は組み合わせ論理回路で構成され、順序回路を含んだり、他の順序回路の出力信号を内部電源５０の制御に用いたりしていないことである。少なくとも、内部電源５０としては、順序回路の出力により書き込み電位を発生するような回路を構成してはならない。このように、内部電源５０を、その動作が書き込み動作指示信号ＷＥの状態に応じて制御されるように構成することにより、たとえ電源の瞬停または放射線の影響によって順序回路の状態が予期せぬ状態となった場合においても、内部電源５０が不用意に書き込み電位を発生するという事故を防止することができる。
【０１５３】
なお、パスワードまたは鍵に相当するような書き込み動作許可回路（図示していない）を、順序回路を使って構成し、その出力が活性化されない限り、内部電源が書き込み電位を発生することがないように構成することも可能である。しかし、そのような書き込み動作許可回路は、電源の瞬停および放射線の影響による誤動作（予期せぬ状態）に対しては完全な保護回路とはなり得ない。
【０１５４】
上記したように、メモリにおいて、データを１ビットずつ順番に書き込むように制御する場合、書き込み動作制御回路を、順序回路を用いて構成することになる。一般にフリップフロップなどの順序回路は、電源の瞬停または放射線の影響により予期しない状態となる場合がある。すなわち、たとえ書き込み動作制御順序回路内のフリップフロップが予期しない状態となった場合にも、本実施形態の構成によれば、書き込み動作指示信号ＷＥを“０”に固定させることにより、書き込み制御信号ＳＬ（ＳＬ０，ＳＬ１，ＳＬ２）が活性状態になることはない。また、たとえ予期せぬときに書き込み動作指示信号ＷＥ（“１”）が入力された場合にも、外部入力クロックＣＬＫ（“１”）の投入がない限り、もしくは、プログラムフリップフロップ２２ｃの状態が“０”である限り、書き込み制御信号ＳＬが活性状態になることがないようにしている。これにより、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3に対するデータの誤書き込み、および、イコライズゲート１５-1，１５-2，１５-3などの素子の破壊を防止することができる。
【０１５５】
［第６の実施形態］
図２１は、この発明の第６の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、データ（情報）の再書き込みが不可能な、不可逆性のゲート酸化膜破壊型ａｎｔｉ−ｆｕｓｅ記憶素子を利用したｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明する。なお、このメモリは、ａｎｔｉ−ｆｕｓｅ記憶素子（ビット）の数を複数（たとえば、「３」）とした場合の例である。また、図１６に示したメモリと同一箇所には同一符号を付して、ここでの詳しい説明は割愛する。
【０１５６】
この第６の実施形態は、上記した第５の実施形態に示した構成のメモリ（図１６参照）において、さらに、バリアトランジスタ７０を付加するようにした場合の例である。すなわち、バリアトランジスタ７０は、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3と書き込みゲート１３-1，１３-2，１３-3との間にそれぞれ設けられている。バリアトランジスタ７０は、書き込み動作時に、内部電源電圧ＶＢＰの書き込み電位（たとえば、７Ｖ）が、書き込みゲート１３-1，１３-2，１３-3、イコライズゲート１５-1，１５-2，１５-3、および、差動アンプ１７-1，１７-2，１７-3に印加され、これらを構成する素子が破壊されるのを防ぐ目的で挿入されている。バリアトランジスタ７０は、たとえば、高耐圧のトランジスタをソースフォロア接続してなる構成とされており、そのゲートには、内部電源５０’の出力である、第２の内部電源電位としての内部電源電圧ＶＢＴ（たとえば、３Ｖ）が接続されている。
【０１５７】
ここで、データの書き込みを行った後のａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3は、一方の端子（ソースおよびドレイン）に与えられる内部電源電圧ＶＢＰが、他方の端子（ゲート）側の記憶ノードＳＮ０，ＳＮ１，ＳＮ２に伝達される。したがって、場合によっては記憶ノードＳＮ０，ＳＮ１，ＳＮ２の電位が内部電源電圧ＶＢＰにまで達することがあり、この高電圧ストレスを受けて、書き込みゲート１３-1，１３-2，１３-3、イコライズゲート１５-1，１５-2，１５-3、および、差動アンプ１７-1，１７-2，１７-3が破壊される危険性がある。その場合、書き込みゲート１３-1，１３-2，１３-3、イコライズゲート１５-1，１５-2，１５-3、および、差動アンプ１７-1，１７-2，１７-3を高耐圧のトランジスタにより構成することが必要となるが、これでも書き込み動作時の内部電源電圧ＶＢＰに対して十分な耐圧を確保できるとは限らない。
【０１５８】
そこで、このような問題を解決する方法として、バリアトランジスタ７０は有効である。つまり、バリアトランジスタ７０を挿入することにより、記憶ノードＳＮ０，ＳＮ１，ＳＮ２への書き込み動作時の内部電源電圧ＶＢＰの伝達を阻止でき、記憶ノードＳＮ０，ＳＮ１，ＳＮ２の電位を内部電源電圧ＶＢＴ程度に抑えることが可能となる。また、バリアトランジスタ７０は、それ自体についても、ゲートの電位を比較的高電位の内部電源電圧ＶＢＴに保持することにより、電圧ストレスが緩和され、破壊から保護されている。さらには、バリアトランジスタ７０のゲートに内部電源電圧ＶＢＴを与えることにより、「Ｖｔ落ち」という現象による読み出し信号（出力データ）の劣化をも防止できる。
【０１５９】
なお、本実施形態の場合、読み出し動作制御順序回路３３’がＶＢＴ制御信号ＶＢＴＥを出力するように構成されており、そのＶＢＴ制御信号ＶＢＴＥを受けることにより、上記内部電源５０’が内部電源電圧ＶＢＴおよび内部電源電圧ＶＢＰを生成するようになっている。
【０１６０】
図２２は、上記した読み出し動作制御順序回路３３’の構成例を示すものである。なお、本実施形態の読み出し動作制御順序回路３３’は、その構成が図１７に示した第５の実施形態の読み出し動作制御順序回路３３とほとんど同じなので、同一部分には同一符号を付して、その詳しい説明は割愛する。すなわち、本実施形態の読み出し動作制御順序回路３３’は、たとえば図２２に示すように、ノア回路３０ｉ-1の出力がインバータ３０ｉ-2を介して取り出されることにより、上記ＶＢＰダイレクトドライブ信号ＶＢＰＤＤに代えて、ＶＢＴ制御信号ＶＢＴＥとして利用されるようになっている。このＶＢＴ制御信号ＶＢＴＥは、たとえば図２３に示すように、初段のフリップフロップＦＦ１によって、外部入力クロックＣＬＫの立ち上がりのタイミングで読み出し動作指示信号ＲＥが捕らえられることにより、イコライズゲート１５-1，１５-2，１５-3を制御するイコライズ信号ＥＱＬとともに、活性状態にされる。また、このＶＢＴ制御信号ＶＢＴＥは、差動アンプ制御信号ＳＡＥおよび参照電位制御信号ＲＥＦＥとともに、上記外部入力クロックＣＬＫの次の、その次の、また、その次の立ち上がりのタイミングで非活性状態に戻される。
【０１６１】
図２４は、上記した内部電源５０’の構成例を示すものである。なお、図２０に示した内部電源５０と同一部分には同一符号を付して、その詳しい説明は割愛する。すなわち、本実施形態の内部電源５０’は、たとえば図２４に示すように、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3にデータを書き込むのに必要な書き込み電位である高電圧（たとえば、内部電源電圧ＶＢＰ＝７Ｖ）を、ロジック電源（たとえば、電源電圧ＶＤＤ＝１．５Ｖ）から生成するための昇圧電源５０ａと、バリアトランジスタ７０のゲートに与えられる、バリアトランジスタ７０の破壊を防止するための内部電源電圧ＶＢＴを生成するための昇圧電源５０ｂとを有してなる構成とされている。昇圧電源５０ａは、上記書き込み電位を発生させるための、チャージポンプ５１と、内部電源電圧ＶＢＰの電位を制御する電位制御回路５２と、上記チャージポンプ５１へポンピングタイミングを与えるオッシレータ５３と、を有して構成されている。
【０１６２】
昇圧電源５０ｂは、上記昇圧電源５０ａとほぼ同様の構成を有し、たとえば、上記内部電源電圧ＶＢＴを発生させるための、チャージポンプ５１’と、内部電源電圧ＶＢＴの電位を制御する電位制御回路５２’と、上記チャージポンプ５１’へポンピングタイミングを与えるオッシレータ５３’と、を有して構成されている。ただし、この昇圧電源５０ｂの場合、上記オッシレータ５３’のナンド回路５３ａの第１の入力端には、オア回路５７を介して、上記書き込み動作指示信号ＷＥと上記ＶＢＴ制御信号ＶＢＴＥとのオア出力が供給されるようになっている。これにより、上記ＶＢＴ制御信号ＶＢＴＥが“１”であるとき、上記昇圧電源５０ｂによる内部電源電圧ＶＢＴの生成が行われる。
【０１６３】
また、この内部電源５０’は、読み出し動作時に、ａｎｔｉ−ｆｕｓｅ記憶素子１１-1，１１-2，１１-3、および、そこに蓄えられたデータを破壊することなしに効率よく読み出すのに必要な読み出し電位（たとえば、ＶＢＰ＝１．５Ｖ）を発生するように構成されている。なお、読み出し動作時の内部電源電圧ＶＢＴは、書き込み動作時と同電位（たとえば、３Ｖ）である。
【０１６４】
図２４に示した構成の内部電源５０’では、読み出し動作時に、内部電源電圧ＶＢＰとロジック電源（ＶＤＤ）とを短絡して、読み出し動作に必要な読み出し電位を得るようにしている。すなわち、この内部電源５０’には、さらに、短絡回路５６が設けられている。この短絡回路５６は、たとえば、ソースフォロア接続のＮ型ＭＯＳトランジスタ５６ａ，５６ｂと、Ｐ型ＭＯＳトランジスタ５６ｃ，５６ｄと、Ｎ型ＭＯＳトランジスタ５６ｅ，５６ｆと、インバータ５６ｇとから構成されている。この短絡回路５６に対しては、一方の入力端が反転入力端とされたアンド回路５８を介して、上記書き込み動作指示信号ＷＥの反転入力と上記ＶＢＴ制御信号ＶＢＴＥとのアンド出力が供給されるようになっている。
【０１６５】
たとえば、上記アンド回路５８の出力端は、Ｎ型ＭＯＳトランジスタ５６ｅのゲートおよびインバータ５６ｇの入力端に接続されている。Ｎ型ＭＯＳトランジスタ５６ｅのソースは接地（接地電位ＶＳＳに接続）され、ドレインはＰ型ＭＯＳトランジスタ５６ｃのドレインおよびＰ型ＭＯＳトランジスタ５６ｄのゲートに接続されている。上記インバータ５６ｇの出力端は、Ｎ型ＭＯＳトランジスタ５６ｆのゲートに接続されている。Ｎ型ＭＯＳトランジスタ５６ｆのソースは接地（接地電位ＶＳＳに接続）され、ドレインはＰ型ＭＯＳトランジスタ５６ｃのゲート、Ｐ型ＭＯＳトランジスタ５６ｄのドレイン、および、Ｎ型ＭＯＳトランジスタ５６ｂのゲートに接続されている。Ｎ型ＭＯＳトランジスタ５６ｂのソースはロジック電源（ＶＤＤ）に接続され、ドレインはＮ型ＭＯＳトランジスタ５６ａのソースに接続されている。Ｎ型ＭＯＳトランジスタ５６ａのドレインは、上記昇圧電源５０ａの出力端に接続されている。Ｎ型ＭＯＳトランジスタ５６ａのゲート、および、Ｐ型ＭＯＳトランジスタ５６ｃ，５６ｄの各ソースは、それぞれ、上記昇圧電源５０ｂの出力端に接続されている。
【０１６６】
一般に、Ｎ型ＭＯＳトランジスタのソースフォロア接続により短絡回路を構成すると、「Ｖｔ落ち」という現象により、ソース／ドレイン間の電位を効率的に伝達することができない。そこで、図２４の短絡回路５６では、ソースフォロア接続のＮ型ＭＯＳトランジスタ５６ａのゲートの制御に内部電源電圧ＶＢＴを用いることにより、「Ｖｔ落ち」という現象の発生を防いでいる。
【０１６７】
本実施形態の場合も、上述した第５の実施形態の場合と同様に、内部電源５０’が、書き込み電位の発生と停止とが書き込み動作指示信号ＷＥの状態によって制御されるように構成されている。ゆえに、たとえ電源の瞬停または放射線の影響によって順序回路の状態が予期せぬ状態となった場合においても、内部電源５０’が不用意に書き込み電位を発生するという事故を防止することができる。つまり、たとえ読み出し動作中に誤って書き込み動作指示信号ＷＥが入力されたとしても、書き込み電位の発生を抑えることにより、データの誤書き込みを防ぐことができる。
【０１６８】
特に、書き込み動作指示信号ＷＥが“１”のとき、内部電源電圧ＶＢＰが書き込み電位（たとえば、７Ｖ）になると同時に、必ず、内部電源電圧ＶＢＴ（たとえば、３Ｖ）が生成される。これは、内部電源電圧ＶＢＴをバリアトランジスタ７０のゲートに与えることにより、高電位の内部電源電圧ＶＢＰの印加によるバリアトランジスタ７０それ自体の破壊を防ぐためである。たとえば、内部電源電圧ＶＢＴが生成されず、バリアトランジスタ７０のゲートの電位が“０”Ｖのままの状態で、内部電源電圧ＶＢＰの電位が昇圧されると、バリアトランジスタ７０にはゲートとドレインとの間に高電圧ストレス（たとえば、７Ｖ）が印加され、バリアトランジスタ７０が破壊される危険がある。したがって、内部電源電圧ＶＢＰが昇圧されるときには、内部電源電圧ＶＢＴも必ず昇圧されなければならない。この動作は何よりも優先され、たとえ読み出し動作中に誤って書き込み動作指示信号ＷＥが入力された場合においても、読み出し動作をリセットするとともに、内部電源電圧ＶＢＰが昇圧されると同時に内部電源電圧ＶＢＴを昇圧させることにより、バリアトランジスタ７０を含め、素子の破壊を防ぐことができる。
【０１６９】
上記したように、上述した第５の実施形態の場合と同様に、書き込み動作指示信号ＷＥを非活性の状態（たとえば、０Ｖ）に固定することにより、電源の瞬停および放射線の影響によって回路が誤動作して、記憶データを喪失したり、回路を構成する素子を破壊するなどという危険を回避することができる。特に、書き込み動作指示信号ＷＥが誤って入力された場合においても、読み出し動作を即座にリセットし、安定した書き込み動作の準備状態で待機させることにより、記憶データの喪失および素子の破壊という危険を防止することができる。
【０１７０】
また、本実施形態の構成によっても、パッケージによる封止の状態もしくはボードへの実装の状態において、直接、書き込み動作指示信号ＷＥを接地電位ＶＳＳ（たとえば、０Ｖ）へ接続することにより、誤書き込みの危険性を大幅に下げることができる。つまりは、たとえ電源の瞬停（瞬間的な停電）が発生した場合および放射線の影響により内部ノードにソフトエラーを生じた場合にも、誤書き込みを防止することができる。
【０１７１】
なお、上述した第１〜第６の実施形態においては、いずれも、誤書き込みの防止に対する要求が最も強く、また、その効果を明確に示すことができるという理由から、ａｎｔｉ−ｆｕｓｅ記憶素子を用いたｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリを例に説明した。これに限らず、不揮発性半導体記憶装置としては単体で販売される半導体チップ、たとえばＮＡＮＤ型フラッシュＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）などにとどまらず、ロジック（Ｌｏｇｉｃ）混載型の不揮発性半導体記憶装置においても同様の効果を発揮する。むしろ、チップ面積の制約から高性能なパワーオンリセット回路の実装が難しいＬｏｇｉｃ混載型の不揮発性半導体記憶装置において、より大きな効果を発揮する。このように、記憶素子の構成、ビット数（素子数）および実装の形態によらず、各種の不揮発性半導体記憶装置において、本実施形態の場合と同様な効果を得ることができる。
【０１７２】
特に、複数ビット分の記憶素子を備えるメモリにおいては、書き込み動作制御組み合わせ（順序）回路を素子ごとに設ける場合に限らず、たとえば、複数の記憶素子によって共有させるように構成することも可能である。
【０１７３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図２】図１に示したメモリにおける、読み出し動作制御順序回路の構成例を示す回路構成図。
【図３】図２に示した、読み出し動作制御順序回路の動作を説明するために示すタイミングチャート。
【図４】図１に示したメモリにおける、書き込み動作制御組み合わせ回路の構成例を示す回路構成図。
【図５】本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図６】図５に示したメモリにおける、読み出し動作制御順序回路の構成例を示す回路構成図。
【図７】図６に示した、読み出し動作制御順序回路の動作を説明するために示すタイミングチャート。
【図８】図５に示したメモリにおける、発振器の構成例を示す回路構成図。
【図９】図８に示した、発振器の動作を説明するために示すタイミングチャート。
【図１０】図５に示した、差動アンプの構成例を示す回路構成図。
【図１１】本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図１２】図１１に示したメモリにおける、読み出し動作制御順序回路の構成例を示す回路構成図。
【図１３】図１２に示した、読み出し動作制御順序回路の動作を説明するために示すタイミングチャート。
【図１４】本発明の第４の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図１５】図１４に示したメモリにおける、書き込み動作制御組み合わせ回路の構成例を示す回路構成図。
【図１６】本発明の第５の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図１７】図１６に示したメモリにおける、読み出し動作制御順序回路の構成例を示す回路構成図。
【図１８】図１７に示した、読み出し動作制御順序回路の動作を説明するために示すタイミングチャート。
【図１９】図１６に示したメモリにおける、書き込み動作制御順序回路の構成例を示す回路構成図。
【図２０】図１６に示したメモリにおける、内部電源の構成例を示す回路構成図。
【図２１】本発明の第６の実施形態にしたがった、不揮発性半導体記憶装置（ｏｎｅ−ｔｉｍｅ  ｐｒｏｇｒａｍｍａｂｌｅ  メモリ）の構成例を示す回路ブロック図。
【図２２】図２１に示したメモリにおける、読み出し動作制御順序回路の構成例を示す回路構成図。
【図２３】図２２に示した、読み出し動作制御順序回路の動作を説明するために示すタイミングチャート。
【図２４】図２１に示したメモリにおける、内部電源の構成例を示す回路構成図。
【符号の説明】
【０１７５】
１１，１１-1，１１-2，１１-3…ａｎｔｉ−ｆｕｓｅ記憶素子、１３，１３-1，１３-2，１３-3…書き込みゲート、１５，１５-1，１５-2，１５-3…イコライズゲート、２０，２１ａ-1，２１ａ-2，２１ａ-3…書き込み動作制御組み合わせ回路、２２ａ-1，２２ａ-2，２２ａ-3…書き込み動作制御順序回路、３０，３１，３２，３３，３３’…読み出し動作制御順序回路、３０ａ…非同期リセット端子、３０ａ-7，３０ａ-8…ナンド回路、７０…バリアトランジスタ、ＦＦ１，ＦＦ２，ＦＦ３…フリップフロップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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