(57)【要約】【課題】選択ゲートの構造をより安定させ、歩留まりを向上することが可能なＮＡＮＤ型不揮発性半導体記憶装置を提供する。【解決手段】ＮＡＮＤ型不揮発性半導体記憶装置１００は、隣接する第１の電極層３間から半導体層１に至るように、メモリセルアレイ領域１００ａに形成され、素子分離する第１の素子分離絶縁膜４と、隣接する第１の電極層３間から半導体層１に至るように、選択ゲート領域１００ｂに形成され、素子分離する第２の素子分離絶縁膜５と、を備える。さらに、メモリセルアレイ領域１００ａの第１の電極層３の上部および第１の素子分離絶縁膜５上に形成されたインターポリ絶縁膜６と、このインターポリ絶縁膜６上に設けられた第２の電極層７と、この第２の電極層７上、第２の素子分離絶縁膜５上、および選択ゲート領域１００ｂの第１の電極層３上に設けられた第３の電極層８と、を備える。【選択図】図１Ａ
2008010537.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイ領域および選択ゲート領域を有するＮＡＮＤ型不揮発性半導体記憶装置であって、
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に選択的に設けられた複数の第１の電極層と、
隣接する前記第１の電極層間から前記半導体層に至るように、前記メモリセルアレイ領域に形成され、素子分離する第１の素子分離絶縁膜と、
隣接する前記第１の電極層間から前記半導体層に至るように、前記選択ゲート領域に形成され、素子分離する第２の素子分離絶縁膜と、
少なくとも前記メモリセルアレイ領域の前記第１の電極層の上部および前記第１の素子分離絶縁膜上に形成されたインターポリ絶縁膜と、
前記インターポリ絶縁膜上に設けられた第２の電極層と、
前記第２の電極層上、前記第２の素子分離絶縁膜上、および前記選択ゲート領域の第１の電極層上に設けられた第３の電極層と、を備え、
前記第２の素子分離絶縁膜の上面の高さが前記第１の素子分離絶縁膜の上面の高さよりも高い
ことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置。
【請求項２】
前記半導体層の上面から前記第２の素子分離絶縁膜の上面までの高さが、前記半導体層の上面から選択ゲート領域の前記ゲート絶縁膜の上面までの高さの２倍以上、前記半導体層の上面から前記選択ゲート領域の前記第１の電極層の上面の高さ以下であることを特徴とする請求項１に記載のＮＡＮＤ型不揮発性半導体記憶装置。
【請求項３】
ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイ領域の制御ゲート、浮遊ゲート、および選択ゲート領域の選択ゲートを形成する、ＮＡＮＤ型不揮発性半導体記憶装置の製造方法であって、
半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の電極層を形成し、
ＳＴＩ技術により、前記第１の電極層および前記ゲート絶縁膜を貫通し前記半導体層に至るように、前記メモリセルアレイ領域に第１の素子分離絶縁膜を形成するとともに前記選択ゲート領域に第２の素子分離絶縁膜を形成し、
前記第１の素子分離絶縁膜の上面を選択的にエッチングし、
前記第１の素子分離絶縁膜の上面を選択的にエッチングした後、前記第１の素子分離絶縁膜上、前記第２の素子分離絶縁膜上、および第１の電極層の露出した表面にインターポリ絶縁膜を形成し、
前記インターポリ絶縁膜上に第２の電極層を形成し、
前記選択ゲート領域の前記第２の電極層および前記インターポリ絶縁膜を選択的にエッチングして、前記第２の素子分離絶縁膜の上面および前記第１の電極層の上面を露出させ、
前記第２の電極層上、前記第２の素子分離絶縁膜上、および前記第１の電極層上に第３の電極層を形成し、
前記第１の電極層、前記インターポリ絶縁膜、前記第２の電極層、および前記第３の電極層を選択的に除去することにより前記メモリセルアレイ領域に前記制御ゲート、前記浮遊ゲートを形成するとともに前記選択ゲート領域に前記選択ゲートを形成する
ことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項４】
第１の素子分離絶縁膜を形成するとともに前記選択ゲート領域に第２の素子分離絶縁膜を形成した後であって、前記第１の素子分離絶縁膜の上面を選択的にエッチングする前に、前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜の上面の高さが前記第１の電極層の上面の高さと同じになるように、前記第１の素子分離絶縁膜および前記第２の素子分離絶縁膜の上面をエッチングする
ことを特徴とする請求項３に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項５】
前記第１の素子分離絶縁膜を形成するとともに前記第２の素子分離絶縁膜を形成した後、少なくとも前記第２の素子分離絶縁膜上に形成した第１のレジスト膜をマスクとして、前記第１の素子分離絶縁膜の上面をＲＩＥにより選択的にエッチングする
ことを特徴とする請求項３または４に記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項６】
前記第２の電極層を形成した後、前記選択ゲート領域の前記インターポリ絶縁膜および前記第２の電極層を選択的にエッチングして、前記第２の素子分離絶縁膜の上面および前記第１の電極層の上面を露出させる
ことを特徴とする請求項３ないし５の何れかに記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【請求項７】
前記半導体層の上面から前記第２の素子分離絶縁膜の上面までの高さが、前記半導体層の上面から前記ゲート絶縁膜の上面までの高さの２倍以上になるように、前記第１の素子分離絶縁膜の上面を選択的にエッチングする
ことを特徴とする請求項３ないし６の何れかに記載のＮＡＮＤ型不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイ領域および選択ゲート領域を有するＮＡＮＤ型不揮発性半導体記憶装置、及びＮＡＮＤ型不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細加工技術が進歩し、５０ｎｍ以下の最小加工寸法の技術開発が進められている。
【０００３】
ＮＡＮＤ型不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の場合においても、微細化が進むにつれて、隣接メモリ間の結合容量による動作干渉がより顕著になる。また、加工の難易度も格段に上昇するため、ＮＡＮＤ型フラッシュメモリの縦方向の縮小（膜構成の薄膜化）が重要な課題になっている。
【０００４】
従来のフラッシュメモリのメモリセル構造は、浮遊ゲートを有した構造のものが広く実用化されている。制御ゲートと同時に形成する選択ゲートを形成する場合は、インターポリ絶縁膜を部分的に除去し、制御ゲートと浮遊ゲートの導通をとる態様が用いられてきた（例えば、特許文献１参照。）。
【０００５】
所望特性を得るために、制御ゲートとなるＰｏｌｙ−Ｓｉ層とチャネル領域（シリコン基板面）との間の素子分離絶縁膜の膜厚が、ゲート絶縁膜の膜厚よりも十分に厚くなるようにする必要がある。
【０００６】
しかし、既述のインターポリ絶縁膜を部分的に除去する製造工程の揺らぎにより、該素子分離絶縁膜を必要以上にエッチングしてしまう場合がある。この場合、制御ゲートとなるＰｏｌｙ−Ｓｉ層とチャネル領域との距離が近づき過ぎ、結果として、選択ゲートのゲート耐圧の低下やリーク電流の上昇、また動作しきい値電圧の変動等し歩留まりが低下するという問題が生じ得る。
【特許文献１】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記課題を解決するものであり、選択ゲートの構造をより安定させ、歩留まりを向上することが可能なＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
メモリセルアレイ領域および選択ゲート領域を有するＮＡＮＤ型不揮発性半導体記憶装置であって、
半導体層と、
前記半導体層上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に選択的に設けられた複数の第１の電極層と、
隣接する前記第１の電極層間から前記半導体層に至るように、前記メモリセルアレイ領域に形成され、素子分離する第１の素子分離絶縁膜と、
隣接する前記第１の電極層間から前記半導体層に至るように、前記選択ゲート領域に形成され、素子分離する第２の素子分離絶縁膜と、
少なくとも前記メモリセルアレイ領域の前記第１の電極層の上部および前記第１の素子分離絶縁膜上に形成されたインターポリ絶縁膜と、
前記インターポリ絶縁膜上に設けられた第２の電極層と、
前記第２の電極層上、前記第２の素子分離絶縁膜上、および前記選択ゲート領域の第１の電極層上に設けられた第３の電極層と、を備え、
前記第２の素子分離絶縁膜の上面の高さが前記第１の素子分離絶縁膜の上面の高さよりも高いことを特徴とする。
【０００９】
また、本発明の一の態様に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、ＮＡＮＤ型不揮発性半導体記憶装置のメモリセルアレイ領域の制御ゲート、浮遊ゲート、および選択ゲート領域の選択ゲートを形成する、ＮＡＮＤ型不揮発性半導体記憶装置の製造方法であって、
半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第１の電極層を形成し、
ＳＴＩ技術により、前記第１の電極層および前記ゲート絶縁膜を貫通し前記半導体層に至るように、前記メモリセルアレイ領域に第１の素子分離絶縁膜を形成するとともに前記選択ゲート領域に第２の素子分離絶縁膜を形成し、
前記第１の素子分離絶縁膜の上面を選択的にエッチングし、
前記第１の素子分離絶縁膜の上面を選択的にエッチングした後、前記第１の素子分離絶縁膜上、前記第２の素子分離絶縁膜上、および第１の電極層の露出した表面にインターポリ絶縁膜を形成し、
前記インターポリ絶縁膜上に第２の電極層を形成し、
前記選択ゲート領域の前記第２の電極層および前記インターポリ絶縁膜を選択的にエッチングして、前記第２の素子分離絶縁膜の上面および前記第１の電極層の上面を露出させ、
前記第２の電極層上、前記第２の素子分離絶縁膜上、および前記第１の電極層上に第３の電極層を形成し、
前記第１の電極層、前記インターポリ絶縁膜、前記第２の電極層、および前記第３の電極層を選択的に除去することにより前記メモリセルアレイ領域に前記制御ゲート、前記浮遊ゲートを形成するとともに前記選択ゲート領域に前記選択ゲートを形成することを特徴とする。
【発明の効果】
【００１０】
本発明の一態様に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００１２】
図１Ａは、本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の要部の構成を示す上面図である。また、図１Ｂは、図１ＡのＩ−Ｉ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。また、図１Ｃは、図１ＢのＡ−Ａ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。また、図１Ｄ、図１Ｅは、図１ＢのＢ−Ｂ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。
【００１３】
なお、図１Ａないし図１Ｄにおいて、簡単のため、層間絶縁膜、この層間絶縁膜に形成されるコンタクト配線、該層間絶縁膜上に形成され該コンタクト配線に接続される配線等については省略している。
【００１４】
図１Ａに示すように、ＮＡＮＤ型不揮発性半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００は、制御ゲートが並んで配置され、浮遊ゲートがマトリクス状に配置されるメモリセルアレイ領域１００ａと、選択ゲートがメモリセルアレイ領域１００ａの端部に近接して該制御ゲートと平行に配置される選択ゲート領域１００ｂと、を有する。
【００１５】
図１Ｂないし図１Ｄに示すように、ＮＡＮＤ型不揮発性半導体記憶装置１００は、半導体層１と、この半導体層１上に設けられたゲート絶縁膜２と、このゲート絶縁膜２上に選択的に設けられた複数の第１の電極層３と、を備える。
【００１６】
ゲート絶縁膜２は、例えば、ＮＡＮＤ型フラッシュメモリにおいては、トンネル酸化膜として機能する。
【００１７】
第１の電極層３には、例えば、リンがドーピングされたポリシリコン膜が選択される。
【００１８】
また、ＮＡＮＤ型不揮発性半導体記憶装置１００は、隣接する第１の電極層３の間から半導体層１に至るように、メモリセルアレイ領域１００ａに形成され、素子分離する第１の素子分離絶縁膜４と、隣接する第１の電極層３の間から半導体層１に至るように、選択ゲート領域１００ｂに形成され、素子分離する第２の素子分離絶縁膜５と、を備える。
【００１９】
また、ＮＡＮＤ型不揮発性半導体記憶装置１００は、メモリセルアレイ領域１００ａの第１の電極層３の上部および第１の素子分離絶縁膜５上に形成されたインターポリ絶縁膜６と、このインターポリ絶縁膜６上に設けられた第２の電極層７と、この第２の電極層７上、第２の素子分離絶縁膜５上、および選択ゲート領域１００ｂの第１の電極層３上に設けられた第３の電極層８と、を備える。
【００２０】
メモリセルアレイ領域１００ａにおいて、第２の電極層７と第３の電極層８とは、積層され電気的に接続されている。また、選択ゲート領域１００ｂにおいて、第１の電極層３、第２の電極層７、および第３の電極層８は、積層され電気的に接続されている。
【００２１】
また、第２の電極層７、第３の電極層８には、例えば、リンがドーピングされたポリシリコン膜が選択される。
【００２２】
第２の素子分離絶縁膜５の上面の高さが第１の素子分離絶縁膜４の上面の高さよりも高くなっている。これは、後述のように、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４と選択ゲート領域１００ｂの第２の素子分離絶縁膜５とを別々にエッチングするが、この第２の素子分離絶縁膜５のエッチングの許容範囲を広くするためである。
【００２３】
また、メモリセルアレイ領域１００ａの第１の電極層３が浮遊ゲートとして機能する。
【００２４】
また、メモリセルアレイ領域１００ａの第２、第３の電極層７、８が制御ゲートとして機能する。
【００２５】
また、選択ゲート領域の第１の電極層３、第２の電極層７、第３の電極層８が選択ゲートとして機能する。
【００２６】
例えば、層間絶縁膜（図示せず）にコンタクトホールが形成され、層間絶縁膜上にコンタクトホールを介して制御ゲートに接続される配線（図示せず）が形成される。同様に、層間絶縁膜上にコンタクトホールを介して選択ゲートに接続される配線が形成される。  この配線が周辺回路（図示せず）に接続される。
【００２７】
ここで、上記構成のＮＡＮＤ型不揮発性半導体記憶装置１００の選択ゲート領域１００ｂの素子分離絶縁膜の半導体層上面からの高さとデバイス特性との関係について検討を行った結果について説明する。
【００２８】
デバイス特性は、純粋なゲート絶縁膜の電気的容量と、ＮＡＮＤ型不揮発性半導体記憶装置の選択ゲート領域と同様の素子分離絶縁膜を有する構成の電気的容量と、を比較することにより評価した。
【００２９】
図２Ａは、素子分離絶縁膜の高さとゲート絶縁膜の容量膜厚との関係を示す図である。なお、素子分離絶縁膜の半導体層上面からの高さが異なる複数の被試験サンプルを作成し、その電気的容量を測定した。この被試験サンプルには、半導体層１に本実施例と同様の素子分離絶縁膜５を形成し、半導体層１上にゲート絶縁膜２、第１、第２の電極層３、７を形成したものを選択した（図２Ｂ）。また、同一ウェーハ上の素子分離絶縁膜の影響を受けない構造のキャパシタを作成し、基準サンプルとした。この基準サンプルとして、半導体層１上に絶縁膜（ゲート絶縁膜２と同様のもの）を形成し、この絶縁膜上に電極層（第２の電極層７と同様のもの）を形成したものを選択した（図２Ｃ）。なお、図２Ａにおいて、横軸の素子分離絶縁膜の高さはスキャタロメトリで測定した値である。また、容量膜厚とは、容量をゲート領域の面積で割った値である。
【００３０】
このデバイス特性の評価においては、被試験サンプルの容量膜厚が基準サンプルの容量膜厚以上である場合はデバイス特性に影響が無く、被試験サンプルの容量膜厚が基準サンプルの容量膜厚未満である場合はデバイス特性に影響があるものであるものとして評価する。
【００３１】
図２Ａに示すように、素子分離絶縁膜の高さが３６ｎｍ、ゲート絶縁膜の高さが約８ｎｍで、基準サンプルの容量膜厚と被試験サンプルの容量膜厚とが等しくなる。
【００３２】
また、図２Ｄに示すように、素子分離絶縁膜の上面の形状が完全に平坦ではない等の理由により、スキャタロメトリの測定値の補正が必要になる。ここで、図２Ｅは、絶縁膜の膜厚をスキャタロメトリで測定した値と絶縁膜の膜厚をＳＥＭで測定した値との関係を示す図である。すなわち、図２Ｅに示すように、スキャタロメトリで測定された値に対して２０ｎｍ程度の補正が必要になる。
【００３３】
したがって、この補正を考慮すると、素子分離絶縁膜の高さ１６ｎｍ、ゲート絶縁膜の高さが約８ｎｍで、基準サンプルの容量膜厚と被試験サンプルの容量膜厚とが等しくなる。すなわち、選択ゲート領域のゲート絶縁膜の高さの２倍程度の素子分離絶縁膜の高さがデバイスに影響を及ぼさない下限値となると考えられる。
【００３４】
また、後述する、ＮＡＮＤ型不揮発性半導体記憶装置の製造方法において、選択ゲート領域のインターポリ絶縁膜をエッチングする条件から、半導体層１の上面から素子分離絶縁膜の上面までの高さが半導体層１の上面から選択ゲート領域の第１の電極層３の上面までの高さ以下となる。
【００３５】
さらに、上記のように素子分離絶縁膜の高さが選択ゲート領域のゲート絶縁膜の２倍以上としてデバイス特性への影響を低減した場合には、素子分離絶縁膜間のチャネル幅をより微細化できる。これは、チャネル幅が狭いトランジスタほど素子分離絶縁膜側の影響が大きくなるからである。
【００３６】
さらに、浮遊ゲートとなる第１の電極層（多結晶シリコン）の厚さをより薄く設定することができる。これは、後述のように、メモリセルアレイ領域の第１の電極層と選択ゲート領域の第１の電極層とを別々にエッチングするため制御性が向上するためである。
【００３７】
次に、以上のような構成のメモリセルアレイ領域の制御ゲートおよび選択ゲート領域の選択ゲートを形成する、ＮＡＮＤ型不揮発性半導体記憶装置の製造方法について説明する。
【００３８】
図３Ａないし図１４Ａは、本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った各工程の断面図である。また、図３Ｂないし図１４Ｂは、本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図３Ａないし図１４ＡそれぞれのＡ−Ａ’線に沿った断面を示す断面図である。また、図３Ｃないし図１４Ｃは、本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図３Ａないし図１４ＡそれぞれのＢ−Ｂ’線に沿った断面を示す断面図である。
【００３９】
先ず、メモリトランジスタ、選択トランジスタのウェル、チャネルとなる領域にイオン注入等の処理が成された半導体層１上にゲート絶縁膜２を形成し、このゲート絶縁膜２上に第１の電極層３を形成する。
【００４０】
そして、第１の電極層３上に所望の素子分離パターンのＳｉＮ膜１０を形成後、第１の電極層３およびゲート絶縁膜２を貫通し半導体層１に至るように、メモリセルアレイ領域１００ａに第１の素子分離絶縁膜４を形成するとともに、選択ゲート領域１００ｂに第２の素子分離絶縁膜５を形成する。
【００４１】
そして、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）技術を用いて、ＳｉＮ膜１０をストッパとして、ＳｉＮ膜１０の表面および第１の素子分離絶縁膜４を平坦化する（図３Ａないし図３Ｃ）。
【００４２】
次に、第１の素子分離絶縁膜４および第２の素子分離絶縁膜５の上面の高さが第１の電極層３の上面（浮遊ゲートとなるＰｏｌｙ−Ｓｉ表面）の高さと同じになるように、ＳｉＮ膜１０をマスクとしてＲＩＥ技術を用いて、第１の素子分離絶縁膜４および第２の素子分離絶縁膜５の上面をエッチングする（図４Ａないし図４Ｃ）。
【００４３】
この工程は、メモリセルアレイ領域端（図示せず）や周辺回路領域（図示せず）などの各領域間の表面高さを揃えるために行うものである。
【００４４】
次に、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成する（図５Ａないし図５Ｃ）。すなわち、少なくとも第２の素子分離絶縁膜５上に第１のレジスト膜１１を形成する。
【００４５】
本実施例では、選択ゲートとなる部分ｂおよび選択ゲートと選択ゲートとの間のスペース部分ｄに、第１のレジスト膜１１を形成し、メモリセルとなる部分ａおよびメモリセルと選択ゲートとの境界部となるスペース部分ｃは、第１のレジスト膜１１が開口されるようにしている。
【００４６】
次に、第１のレジスト膜１１をマスクとして、ＲＩＥ技術を用いて、第１の素子分離絶縁膜４の上面を所望の高さまで選択的にエッチングする（図６Ａないし図６Ｃ）。
【００４７】
なお、浮遊ゲート、制御ゲートが所望の特性を得られるように素子分離するため、半導体層１の上面から第１の素子分離絶縁膜４の上面までの高さが、半導体層１の上面からゲート絶縁膜２の上面のまでの高さよりも低くならないようにする。
【００４８】
次に、第１のレジスト膜１１をアッシングで除去し、ＣＭＰのストッパ材として用いたＳｉＮ膜１０をリン酸薬液で除去する（図７Ａないし図７Ｃ）。
【００４９】
次に、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、第１の素子分離絶縁膜４上、第２の素子分離絶縁膜５上、および第１の電極層の露出した表面にインターポリ絶縁膜６を形成し、このインターポリ絶縁膜６上に制御ゲートとなるリンをドープしたＰｏｌｙ−Ｓｉの第２の電極層７を形成する（図８Ａないし図８Ｃ）。
【００５０】
なお、インターポリ絶縁膜６は、ＳｉＯ２／ＳｉＮ／ＳｉＯ２の３つの積層からなるＯＮＯ(Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ）膜、もしくはＡｌ２Ｏ３などの高誘電率な絶縁膜やその積層膜等が選択される。
【００５１】
次に、ＬＰＣＶＤ技術で第２の電極層７上に不純物としてボロンをドープしたＳｉＯ２膜１２を形成する。そして、リソグラフィ技術を用いて、第２のレジスト膜１３をメモリセルアレイ領域１００ａおよび選択ゲートの間のスペース部分のＳｉＯ２膜１２上に形成する（図９Ａないし図９Ｃ）。
【００５２】
次に、第２のレジスト膜１３をマスクとして、ＳｉＯ２膜１２をＲＩＥ技術により選択的にエッチングする（図１０Ａないし図１０Ｃ）。ここでは、選択ゲートとなる部分よりも小さい幅で第２の電極層７をエッチングするために、ＳｉＯ２膜１２に意図的に角度をつけてテーパ状に加工している。
【００５３】
次に、第２のレジスト膜１３を除去した後、残ったＳｉＯ２膜１２をマスクとして、選択ゲート領域１００ｂのインターポリ絶縁膜６および第２の電極層（Ｐｏｌｙ−Ｓｉ膜）７を、ＲＩＥ技術を用いて選択的にエッチングする。これにより、第２の素子分離絶縁膜５の上面および第１の電極層３の上面を露出させる（図１１Ａないし図１１Ｃ）。
【００５４】
このようにして、選択ゲート領域１００ｂのインターポリ絶縁膜６を除去し、除去された部分に導電層を埋め込むことにより、浮遊ゲートと制御ゲートとを導通させることができる。
【００５５】
ここでは、第１の電極層３と第３の電極層８との導通を確かなものとするため、第１の電極層３（Ｐｏｌｙ−Ｓｉ膜）の上面も少しエッチングする。
【００５６】
次に、フッ酸と硫酸の混合薬液を用いて、ＳｉＯ２膜１２を、第２の素子分離絶縁膜５に対して選択的に除去する（図１２Ａないし図１２Ｃ）。
【００５７】
次に、ＬＰＣＶＤ技術を用いて、第２の電極層７上、第２の素子分離絶縁膜５上、および第１の電極層３上に第３の電極層８を形成する。そして、この第３の電極層８上に、ゲートの加工時のマスクとなるＳｉＮ膜９を成膜する（図１３Ａないし図１３Ｃ）。
【００５８】
既述のように、第３の電極層８には、例えば、リンをドープしたＰｏｌｙ−Ｓｉ膜が選択される。
【００５９】
次に、所望のパターンのレジスト膜（図示せず）をリソグラフィ技術で形成し、ＳｉＮ膜９をＲＩＥ技術でエッチング後、該レジスト膜を除去する。そして、エッチングされたＳｉＮ膜９をマスクとして、第１の電極層３、インターポリ絶縁膜６、第２の電極層７、および第３の電極層８を、ＲＩＥ技術でエッチングして選択的に除去する（図１４Ａないし図１４Ｃ）。
【００６０】
これにより、メモリセルアレイ領域１００ａに第１の電極層３からなる制御ゲート、第２、第３の電極層７、８からなる浮遊ゲートを形成することができる。さらに、選択ゲート領域１００ｂに第１の電極層３、第２の電極層７、第３の電極層８からなる選択ゲートを形成することができる。
【００６１】
以上のように、ＮＡＮＤ型不揮発性半導体記憶装置１００の製造工程中において、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４の上面の高さは変えず、選択ゲート領域１００ｂの第２の素子分離絶縁膜５の上面の高さを予め高く位置させる。すなわち、製造工程の揺らぎによるエッチング量のばらつきを考慮して、第２の素子分離絶縁膜５の上面の高さを設定する。
【００６２】
これにより、第２の素子分離絶縁膜５が必要以上にエッチングされても、図１Ｅに示すように、第２の素子分離絶縁膜５の上面の高さがゲート絶縁膜２の上面の高さよりも高くなり、素子分離を十分達成することができる。
【００６３】
以上のように、本実施例に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【実施例２】
【００６４】
実施例１では、図５Ａないし図５Ｃに示すように、メモリセルアレイ領域の第１の素子分離絶縁膜の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成した。
【００６５】
レジストパターンは、少なくとも第２の素子分離絶縁膜上に第１のレジスト膜を形成すればよく、実施例１のものに限られるものではない。すなわち、選択ゲートのインターポリ絶縁膜を除去する部分の素子分離絶縁膜の高さを下げないように、レジストパターンを形成すればよい。
【００６６】
したがって、レジストパターンは、下層と上層の合わせズレ量、メモリセル幅や選択ゲート幅、およびその配置間隔を考慮し、レイアウトの面積効率を考えて設定される。
【００６７】
本実施例では、レジストパターンを形成する他の例について述べる。
【００６８】
図１５Ａは、本発明の実施例２に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った各工程の断面図である。また、図１５Ｂは、本発明の実施例２に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１５ＡのＡ−Ａ’線に沿った断面を示す断面図である。また、図１５Ｃは、本発明の実施例２に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１５ＡのＢ−Ｂ’線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００６９】
図１５Ａないし図１５Ｃに示すように、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成する。すなわち、少なくとも第２の素子分離絶縁膜５上に第１のレジスト膜１１ａを形成する。
【００７０】
この例では、選択ゲートとなる部分ｂに、第１のレジスト膜１１ａを形成する。そして、メモリセルとなる部分ａ、メモリセルと選択ゲートとの境界部となるスペース部分ｃ、および選択ゲートと選択ゲートとの間のスペース部分ｄは、第１のレジスト膜１１ａが開口されるようにしている。
【００７１】
なお、本実施例２のＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、実施例１で説明した図３、図４の工程、図６から図１４までの工程については同様に実施される。
【００７２】
以上のように、本実施例に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、実施例１と同様に、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【実施例３】
【００７３】
実施例２では、メモリセルアレイ領域の第１の素子分離絶縁膜の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、実施例１と異なるレジストパターンを形成した。
【００７４】
本実施例では、実施例１、２と異なるレジストパターンを形成する他の例について述べる。
【００７５】
図１６Ａは、本発明の実施例３に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った各工程の断面図である。また、図１６Ｂは、本発明の実施例３に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１６ＡのＡ−Ａ線に沿った断面を示す断面図である。また、図１６Ｃは、本発明の実施例３に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１６ＡのＢ−Ｂ’線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００７６】
図１６Ａないし図１６Ｃに示すように、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成する。すなわち、少なくとも第２の素子分離絶縁膜５上に第１のレジスト膜１１ｂを形成する。
【００７７】
この例では、選択ゲートとなる部分ｂ、メモリセルと選択ゲートとの境界部となるスペース部分ｃの一部、および選択ゲートと選択ゲートとの間のスペース部分ｄに、第１のレジスト膜１１ｂを形成する。そして、メモリセルとなる部分ａは、第１のレジスト膜１１ｂが開口されるようにしている。
【００７８】
なお、本実施例３のＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、実施例１で説明した図３、図４の工程、図６から図１４までの工程については同様に実施される。
【００７９】
以上のように、本実施例に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、実施例１と同様に、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【実施例４】
【００８０】
既述のように実施例２、３では、メモリセルアレイ領域の第１の素子分離絶縁膜の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、実施例１と異なるレジストパターンを形成した。
【００８１】
本実施例では、既述の実施例と異なるレジストパターンを形成するさらに他の例について述べる。
【００８２】
図１７Ａは、本発明の実施例４に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った各工程の断面図である。また、図１７Ｂは、本発明の実施例４に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１７ＡのＡ−Ａ’線に沿った断面を示す断面図である。また、図１７Ｃは、本発明の実施例４に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１７ＡのＢ−Ｂ’線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００８３】
図１７Ａないし図１７Ｃに示すように、メモリセルアレイ領域１００ａの第１の素子分離絶縁膜４の上面の高さをさらにエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成する。すなわち、少なくとも第２の素子分離絶縁膜５上に第１のレジスト膜１１ｃを形成する。
【００８４】
この例では、選択ゲートとなる部分ｂ、メモリセルと選択ゲートとの境界部となるスペース部分ｃの一部、および選択ゲートと選択ゲートとの間のスペース部分ｄの一部に、第１のレジスト膜１１ｃを形成する。そして、メモリセルとなる部分ａおよび選択ゲートと選択ゲートとの間のスペース部分ｄの選択ゲートとなる部分ｂから離れた領域は、第１のレジスト膜１１ｃが開口されるようにしている。
【００８５】
なお、本実施例４のＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、実施例１で説明した図３、図４の工程、図６から図１４までの工程については同様に実施される。
【００８６】
以上のように、本実施例に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、実施例１と同様に、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【実施例５】
【００８７】
既述のように、実施例１では、図９Ａないし図９Ｃに示すように、選択ゲート領域のインターポリ絶縁膜の上面をエッチングするために、リソグラフィ技術を用いて、所望のレジストパターンを形成した。
【００８８】
レジストパターンは、少なくともメモリセルアレイ領域のＳｉＯ２膜上に第２のレジスト膜を形成すればよく、実施例１のものに限られるものではない。すなわち、第２のレジスト膜をマスクとして、ＳｉＯ２膜をＲＩＥにより選択的にエッチングし、残ったＳｉＯ２膜をマスクとして、選択ゲート領域のインターポリ絶縁膜および第２の電極層を選択的にエッチングできればよい。
【００８９】
したがって、レジストパターンは、下層と上層の合わせズレ量、メモリセル幅や選択ゲート幅、およびその配置間隔を考慮し、レイアウトの面積効率的を考えて設定される。
【００９０】
本実施例では、レジストパターンを形成する他の例について述べる。
【００９１】
図１８Ａは、本発明の実施例５に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った各工程の断面図である。また、図１８Ｂは、本発明の実施例５に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１８ＡのＡ−Ａ’線に沿った断面を示す断面図である。また、図１８Ｃは、本発明の実施例５に係るＮＡＮＤ型不揮発性半導体記憶装置１００の製造方法を説明するための図１８ＡのＢ−Ｂ’線に沿った断面を示す断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００９２】
なお、本実施例５のＮＡＮＤ型不揮発性半導体記憶装置の製造方法は、実施例１で説明した図３から図８までの工程、図１０から図１４までの工程については同様に実施される。
【００９３】
図１８Ａないし図１８Ｃに示すように、ＬＰＣＶＤ技術で第２の電極層７上に不純物としてボロンをドープしたＳｉＯ２膜１２を形成する。そして、リソグラフィ技術を用いて、第２のレジスト膜１３ａをメモリセルアレイ領域１００ａのＳｉＯ２膜１２上に形成する。
【００９４】
以降、実施例１と同様に、第２のレジスト膜１３ａをマスクとして、ＳｉＯ２膜１２をＲＩＥ技術により選択的にエッチングする。そして、第２のレジスト膜１３ａを除去した後、残ったＳｉＯ２膜１２をマスクとして、選択ゲート領域１００ｂのインターポリ絶縁膜６および第２の電極層７を選択的にエッチングして、第２の素子分離絶縁膜５の上面および第１の電極層３の上面を露出させる。
【００９５】
以上のように、本実施例に係るＮＡＮＤ型不揮発性半導体記憶装置およびＮＡＮＤ型不揮発性半導体記憶装置の製造方法によれば、実施例１と同様に、選択ゲートの構造をより安定させ、歩留まりを向上することができる。
【００９６】
なお、以上各実施例においては、例えば、第１、第２の素子分離絶縁膜を形成する前に、浮遊ゲート、選択ゲートとなる第１の電極層（Ｐｏｌｙ−Ｓｉ膜）をあらかじめ形成する場合について説明した。しかし、第１、第２の素子分離絶縁膜を形成した後に、第１の電極層を形成する場合も、同様に本発明の構成が適用可能である。
【００９７】
また、本発明は、上記各実施例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【００９８】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施例に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９９】
【図１Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の要部の構成を示す上面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。また、図１Ｄは、図１ＢのＢ−Ｂ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。
【図１Ｃ】図１Ｃは、図１ＢのＡ−Ａ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。
【図１Ｄ】図１ＢのＢ−Ｂ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。
【図１Ｅ】図１ＢのＢ−Ｂ’線に沿ったＮＡＮＤ型不揮発性半導体記憶装置の断面を示す断面図である。
【図２Ａ】素子分離絶縁膜の高さとゲート絶縁膜の容量膜厚との関係を示す図である。
【図２Ｂ】被試験サンプルの断面（理想）を示す断面図である。
【図２Ｃ】基準サンプルの断面を示す断面図である。
【図２Ｄ】被試験サンプルの断面を示す断面図である。
【図２Ｅ】絶縁膜の膜厚をスキャタロメトリで測定した値と絶縁膜の膜厚をＳＥＭで測定した値との関係を示す図である。
【図３Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図３Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図３ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図３Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図３ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図４Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図４Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図４ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図４Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図４ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図５Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図５Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図５ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図５Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図５ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図６Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図６Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図６ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図６Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図６ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図７Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図７Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図７ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図７Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図７ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図８Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図８Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図８ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図８Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図８ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図９Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図９Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図９ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図９Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図９ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１０Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１０Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１０ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１０Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１０ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１１Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１１Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１１ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１１Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１１ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１２Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１２Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１２ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１２Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１２ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１３Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１３Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１３ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１３Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１３ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１４Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１４Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１４ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１４Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１４ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１５Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１５Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１５ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１５Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１５ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１６Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１６Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１６ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１６Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１６ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１７Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１７Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１７ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１７Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１７ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【図１８Ａ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１ＡのＩ−Ｉ’線に沿った工程の断面図である。
【図１８Ｂ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１８ＡのＡ−Ａ’線に沿った断面を示す断面図である。
【図１８Ｃ】本発明の実施例１に係るＮＡＮＤ型不揮発性半導体記憶装置の製造方法を説明するための図１８ＡのＢ−Ｂ’線に沿った断面を示す断面図である。
【符号の説明】
【０１００】
１  半導体層
２  ゲート絶縁膜
３  第１の電極層
４  第１の素子分離絶縁膜
５  第２の素子分離絶縁膜
６  インターポリ絶縁膜
７  第２の電極層
８  第３の電極層
９  ＳｉＮ膜
１０  ＳｉＮ膜
１１、１１ａ、１１ｂ、１１ｃ  第１のレジスト膜
１２  ＳｉＯ２膜
１３、１３ａ  第２のレジスト膜
１００  ＮＡＮＤ型不揮発性半導体記憶装置
１００ａ  メモリセルアレイ領域
１００ｂ  選択ゲート領域
【図１Ａ】
2008010537.tif 000003
【図１Ｂ】
2008010537.tif 000004
【図１Ｃ】
2008010537.tif 000005
【図１Ｄ】
2008010537.tif 000006
【図１Ｅ】
2008010537.tif 000007
【図２Ａ】
2008010537.tif 000008
【図２Ｂ】
2008010537.tif 000009
【図２Ｃ】
2008010537.tif 000010
【図２Ｄ】
2008010537.tif 000011
【図２Ｅ】
2008010537.tif 000012
【図３Ａ】
2008010537.tif 000013
【図３Ｂ】
2008010537.tif 000014
【図３Ｃ】
2008010537.tif 000015
【図４Ａ】
2008010537.tif 000016
【図４Ｂ】
2008010537.tif 000017
【図４Ｃ】
2008010537.tif 000018
【図５Ａ】
2008010537.tif 000019
【図５Ｂ】
2008010537.tif 000020
【図５Ｃ】
2008010537.tif 000021
【図６Ａ】
2008010537.tif 000022
【図６Ｂ】
2008010537.tif 000023
【図６Ｃ】
2008010537.tif 000024
【図７Ａ】
2008010537.tif 000025
【図７Ｂ】
2008010537.tif 000026
【図７Ｃ】
2008010537.tif 000027
【図８Ａ】
2008010537.tif 000028
【図８Ｂ】
2008010537.tif 000029
【図８Ｃ】
2008010537.tif 000030
【図９Ａ】
2008010537.tif 000031
【図９Ｂ】
2008010537.tif 000032
【図９Ｃ】
2008010537.tif 000033
【図１０Ａ】
2008010537.tif 000034
【図１０Ｂ】
2008010537.tif 000035
【図１０Ｃ】
2008010537.tif 000036
【図１１Ａ】
2008010537.tif 000037
【図１１Ｂ】
2008010537.tif 000038
【図１１Ｃ】
2008010537.tif 000039
【図１２Ａ】
2008010537.tif 000040
【図１２Ｂ】
2008010537.tif 000041
【図１２Ｃ】
2008010537.tif 000042
【図１３Ａ】
2008010537.tif 000043
【図１３Ｂ】
2008010537.tif 000044
【図１３Ｃ】
2008010537.tif 000045
【図１４Ａ】
2008010537.tif 000046
【図１４Ｂ】
2008010537.tif 000047
【図１４Ｃ】
2008010537.tif 000048
【図１５Ａ】
2008010537.tif 000049
【図１５Ｂ】
2008010537.tif 000050
【図１５Ｃ】
2008010537.tif 000051
【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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