(57)【要約】【課題】クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして１周期Ｔのクロックを発生させ、カウンタに出力するようにしたものにおいては、カウンタ起動直後の時間に誤差が発生する。【解決手段】クロック生成回路の出力側に遅延部を設け、この遅延部にクロック生成回路からのクロックとタイマスタートトリガとを印加する。タイマスタートトリガ印加後のクロック１周期時間経過後に、遅延部からクロックを発生させてカウンタに出力するよう構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして１周期Ｔのクロックを発生させ、カウンタに出力するようにしたものにおいて、
前記クロック生成回路の出力側に遅延部を設け、この遅延部にクロック生成回路からのクロックと前記タイマスタートトリガとを印加し、タイマスタートトリガ印加後の前記クロック１周期時間経過後に遅延部からクロックを発生させ、前記カウンタに出力するよう構成したことを特徴としたタイマ起動回路。
【請求項２】
前記遅延部は、クロック生成回路からのクロックの否定信号にて動作状態となる第１のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックで出力信号を発生する第２のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックの否定信号で出力信号を発生する状態となり、この出力信号の否定信号にて前記第１のフリップフロップ回路のリセット状態を解除する第３のフリップフロップ回路とを有することを特徴とした請求項１記載のタイマ起動回路。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に使用されるタイマ起動回路に関するものである。
【背景技術】
【０００２】
電子回路を構成するプリント板モジュールの監視機能として、ウォッチドックタイマ等によるタイマ監視が広く使用されている。その際、多くは専用のレジスタを持ち、タイムアップ値をセットすることにより、タイマ（カウンタ）起動を行う。カウンタへの入力クロックとしては、水晶等の外部素子を使用する場合と、当該システムに用いているクロックを基に新しいクロックを生成して使用する場合が多い。
なお、タイマによるカウント誤差を防止するものとしては、特許文献１や特許文献２がある。  
【特許文献１】特開平６−４３９６２号公報
【特許文献２】特開平８−２７８８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１には、タイマ回路によりシステムクロックをカウントして定常時間を計測するとき、システムクロックの周波数を変更に伴ってタイマのカウントによる定常時間の変化を防止することが記載されている。特許文献２には、タイマの誤差を補正するために、一定のサイクル毎にタイマ時間と基準時間とを比較して誤差を算出し、このサイクル誤差を一定サイクルにつき１回補正することによって短時間で誤差補正することが記載されている。
ところで、カウンタの設計では、入力クロックとしてカウント周期と同等の周期を持つクロックを使用するのが通常である。その際、タイムアップまでの設定値と実測値との誤差が問題となっている。
図５は誤差発生の説明図で、入力クロックとして水晶等を使用する場合、カウンタの起動と水晶のクロックは非同期である。そのため、カウンタ起動直後にクロック入力があった場合、クロック周期をＴとすると、時間Ｔ’だけ短くてもカウントされて誤差となり、最大Ｔ秒の誤差を生じてしまう。
また、その回避法として、カウンタ起動をトリガとしてクロック生成回路を駆動することも行われているが、この場合でも、図６で示すように設定値と実測値とに常に一定のＴ／２秒の誤差を生じてしまう。  
【０００４】
そこで本発明が目的とするところは、カウンタ起動直後のカウンタへのクロック立ち上がりまでの時間誤差を小さくするタイマ起動回路を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の第１は、クロック生成回路を設け、このクロック生成回路からタイマスタート信号をトリガとして１周期Ｔのクロックを発生させ、カウンタに出力するようにしたものにおいて、
前記クロック生成回路の出力側に遅延部を設け、この遅延部にクロック生成回路からのクロックと前記タイマスタートトリガとを印加し、タイマスタートトリガ印加後の前記クロック１周期時間経過後に遅延部からクロックを発生させ、前記カウンタに出力するよう構成したことを特徴としたものである。
本発明の第２は、前記遅延部は、クロック生成回路からのクロックの否定信号にて動作状態となる第１のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックで出力信号を発生する第２のフリップフロップ回路と、前記タイマスタートトリガにてリセットが解除され、且つクロック生成回路からのクロックの否定信号で出力信号を発生する状態となり、この出力信号の否定信号にて前記第１のフリップフロップ回路のリセット状態を解除する第３のフリップフロップ回路とを有することを特徴としたものである。
【発明の効果】
【０００６】
以上のとおり、本発明によれば、カウンタ起動後の１周期時間の経過後にカウントされるため、設定値／実測値間の誤差を限りなく小さくすることが可能となり、正確なる時間測定ができるものである。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の実施例を示すブロック図で、図５で示すようにカウンタ起動をトリガとしてクロック生成回路を駆動することを前提とするものである。１はクロック生成回路で、タイマスタート信号をトリガとしてクロックＡを生成する。２は遅延部で、この遅延部はクロック出力／リセット回路よりなり、タイマスタート信号とクロックＡを入力してクロックＢを生成してカウンタ３に出力する。
図２は動作波形図で、クロック生成回路１はタイマスタート信号をトリガとして周期ＴのサイクルでクロックＡを出力する。
一方、遅延部２にもカウンタ起動によるタイマスタート信号が入力され、クロックＡの１周期時間経過後の立ち下がり時にクロックＢが立ち上がり、この立ち上がりエッジがカウンタ３に供給される。以後のクロックＢは、クロックＡの半周期分遅れでカウンタに出力される。したがって、誤差は遅延部２のゲート遅延によって抑えられることにより、従来のものと比較して格段に小さくなる。
【０００８】
図３は遅延部２の具体例を示したものである。２１はノット回路で、クロック生成回路１からのクロックＡが入力される。２２は第1のフリップフロップ回路（ＦＦ１）で、このＦＦ１の入力端子Dにはノット回路の出力信号が入力され、クロック入力端子CLKにはシステムクロック信号が入力される。また、このＦＦ１の出力端子QCからはクロックＢとしてカウンタ３に出力される。２３は第２のフリップフロップ回路（ＦＦ２）で、このＦＦ２の入力端子Dには定電圧VCCが印加され、クロック入力端子CLKにはクロック生成回路からのクロックＡが入力され、また、リセット端子Rにはタイマスタートトリガ信号が入力される。２４は第３のフリップフロップ回路（ＦＦ３）で、このＦＦ３の入力端子DはＦＦ２の出力端子Q1と接続されてＦＦ２の出力信号が入力され、クロック入力端子CLKにはノット回路２１の出力信号が入力され、リセット端子Rにはタイマスタートトリガ信号が入力される。また、このＦＦ３の出力端子Q2の否定端子Q2からの出力信号は、ノア回路２５の一方の端子に入力される。ノア回路２５の他方の端子にはタイマスタートトリガ信号が入力され、このノア回路の出力信号はＦＦ１のリセット端子Rに入力される。  
【０００９】
図４は図３の動作波形図を示したものである。
先ず、時刻ｔ0でタイマスタートトリガが発生して各フリップフロップ回路２２〜２４のリセット端子Rに印加されると、ＦＦ２とＦＦ３のリセット状態は解除されるが、ＦＦ１はそのリセット回路にノア回路２５が接続されているためリセット状態となる。クロック生成回路１ではタイマスタート信号をトリガとして動作を開始し、時刻ｔ1で１発目のクロックＡを発生してより周期Ｔの所定間隔にてクロックを発生してＦＦ２のクロック端子CLKに印加される。したがって、ＦＦ２はクロックＡの１発目の立ち上がりエッジで端子Dに入力されている電圧に規定された信号が出力端子Q1を介してＦＦ３の入力端子Dに印加される。
【００１０】
一方、ＦＦ１の入力端子ＤとＦＦ３のクロック端子CLKにはクロックＡの否定信号が入力されているため、クロックBは出力されない。
時刻ｔ2となってクロックＡが立ち下がり、その否定信号が立ち上がるとＦＦ３の出力端子Q2も立ち上がり、その否定信号が立ち下がることによってＦＦ１のリセットが解除される。したがって、ＦＦ１はクロックＡの否定信号に同期したクロックＢを出力端子QCから出力する。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態を示す構成図。
【図２】本発明の動作波形図。
【図３】本発明に使用される遅延部の構成図。
【図４】遅延部の動作波形図。
【図５】説明のための波形図。
【図６】説明のための波形図。
【符号の説明】
【００１２】
１…クロック生成回路  
２…遅延部  
３…カウンタ  
２１…ノット回路  
２２…第１のフリップフロップ回路  
２３…第２のフリップフロップ回路  
２４…第３のフリップフロップ回路    
２５…ノア回路  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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