(57)【要約】【課題】アレイ基板、これを有する表示装置及び表示装置の駆動方法を提供する。【解決手段】第１スイッチング素子は、第１ゲートライン、データライン及び液晶キャパシタに接続され、第２スイッチング素子は、第２ゲートライン、液晶キャパシタの画素電極及び共有キャパシタに接続される。第１ゲートパルスに応答して、画素電極に第１ピクセル電圧が印加された後、第２ゲートパルスに応答して、共有キャパシタは直前フレームの直前ピクセル電圧を用いて、液晶キャパシタに充電された第１ピクセル電圧を第２ピクセル電圧まで降下させる。したがって、共有キャパシタを用いて現ピクセル電圧をオーバーシュートまたはアンダーシュートさせることで、液晶の応答速度を向上させることができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
アレイ基板と、
前記アレイ基板と対向する対向基板と、
第１ゲートパルスが入力され、前記アレイ基板上に備えられる第１ゲートラインと、
第２ゲートパルスが入力され、前記アレイ基板上に備えられる第２ゲートラインと、
データ電圧が入力され、前記アレイ基板上に備えられるデータラインと、
ピクセル電極と、前記ピクセル電極と対向する共通電極と、前記ピクセル電極と前記共通電極との間に介在された液晶層と、を含む液晶キャパシタと、
第１共有電極と、前記第１共有電極と対向する第２共有電極と、前記第１及び第２共有電極の間に備えられる第１絶縁膜と、からなる共有キャパシタと、
前記第１ゲートラインと前記データラインと前記液晶キャパシタとに接続され、前記第１ゲートパルスに応答して、前記データ電圧を前記ピクセル電極に提供する第１スイッチング素子と、
前記第２ゲートラインと前記液晶キャパシタと前記共有キャパシタに接続され、前記第２ゲートパルスに応答して、前記ピクセル電極に印加された前記データ電圧を補償データ電圧に変換する第２スイッチング素子と、
を含み、
前記データ電圧及び前記共有キャパシタの静電容量は、前記液晶キャパシタの動的キャパシタンスにより決定されることを特徴とするアレイパネル。
【請求項２】
前記第１共有電極は、前記データラインまたは前記ピクセル電極と同一の層から形成され、前記第２共有電極は、前記ゲートラインまたは前記データラインと同一な層から形成されることを特徴とする請求項１に記載のアレイパネル。
【請求項３】
前記第１共有電極は、前記データラインまたは前記ピクセル電極と同一の層から形成され、前記第２共有電極は、前記対向基板上に備えられることを特徴とする請求項１に記載のアレイパネル。
【請求項４】
前記共有キャパシタは第３共有電極と、
前記第１共有電極と前記第３の共有電極との間に配置された第２の絶縁膜と、
をさらに含み、
前記第１及び第２共有電極は前記アレイ基板上に備えられ、前記第３共有電極は前記対向基板上に備えられ、
前記第１及び第２共有電極は、互いに部分的にオーバーラップすることを特徴とする請求項１に記載のアレイパネル。
【請求項５】
液晶キャパシタに接続された蓄積キャパシタをさらに含み、
前記液晶キャパシタ、前記蓄積キャパシタ及び前記共有キャパシタの静電容量の比は、１：０．７５：０．３であることを特徴とする請求項１に記載のアレイパネル。
【請求項６】
液晶キャパシタと共有キャパシタとを含むアレイパネルの駆動方法において、
第１ゲートパルスに応答して、データ電圧を前記液晶キャパシタに充電し、
第２ゲートパルスに応答して、前記共有キャパシタを用いて、前記液晶キャパシタに充電された電圧を変化させること、
を含み、
前記データ電圧及び前記共有キャパシタの静電容量は、前記液晶キャパシタの動的キャパシタンスにより決定され、前記共有キャパシタは、前記液晶キャパシタの充電時間の間、前記液晶キャパシタと電気的に絶縁されることを特徴とするアレイパネルの駆動方法。
【請求項７】
前記データ電圧の極性は、一フレーム単位で反転することを特徴とする請求項６に記載のアレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイパネル及びその駆動方法に関し、特に、応答速度を向上させることができるアレイパネル及びその駆動方法に関する。
【背景技術】
【０００２】
一般に、液晶表示装置は、二つの表示基板とその間に介在された液晶層とからなる。液晶表示装置は、液晶層に電界を形成し、電界の強度を調節して液晶層を通過する光の透過率を調節することで、所望の映像を表示する。
【０００３】
このような液晶表示装置は、最近、コンピュータの表示装置だけでなく、テレビの表示画面として広く使用されるようになり、動画像具現へのニーズが高まっている。しかし、従来の液晶表示装置は、液晶の応答速度が遅いため、動画像の具現が困難である。
【０００４】
具体的に、液晶の動的誘電率のため、液晶キャパシタに充電される電圧が目標電圧（すなわち、求める輝度を得ることができる電圧）まで到達するには、ある程度の時間を要する。直前のフレームで液晶キャパシタに既に充電されている直前の電圧と目標電圧との電位差が大きい場合、液晶の動的誘電率が激しく変化するため、遅延時間はより増加し、結局、液晶キャパシタに充電される電圧は、数フレームにかけて目標電圧に到達する。
【０００５】
よって、従来の液晶表示装置は、動的キャパシタンス補償（ＤＣＣ：Ｄｙｎａｍｉｃ  Ｃａｐａｃｉｔａｎｃｅ  Ｃｏｍｐｅｎｓａｔｉｏｎ）方式を採用している。ＤＣＣ方式は、現フレームの現映像データと直前のフレームの直前映像データ間の階調差に基づいて生成された補償データを、現フレームの間、ピクセル（画素）に印加する方式である。このようなＤＣＣ方式を採用する液晶表示装置では、液晶の動的誘電率を補償することができる。しかし、直前フレームの直前映像データを現フレームまで保存する必要があるので、ＤＣＣ方式を採用する液晶表示装置は、メモリを追加的に必要とする。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、応答速度を向上させるためのアレイパネルを提供することにある。
【０００７】
本発明の他の目的は、アレイパネルの駆動に適用される方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明に係るアレイ基板は、第１ベース基板、第１ゲートライン、第２ゲートライン、データライン、第１スイッチング素子、画素電極及び第２スイッチング素子（電圧レベル調節部）を含む。第１ゲートラインは、第１ベース基板上に備えられ、第１ゲートパルスを印加され、データラインは、第１ゲートラインと絶縁されて交差し、第１ピクセル電圧を印加される。第１スイッチング素子は、第１ゲートラインとデータラインとの間に接続され、第１ゲートパルスに応答して、第１ピクセル電圧を出力する。画素電極は、第１スイッチング素子の出力電極に接続されて、第１ピクセル電圧を印加される。第２スイッチング素子は、第１ゲートパルスと異なる第２ゲートパルスに応答して駆動され、直前フレームの直前ピクセル電圧を用いて、画素電極に印加された第１ピクセル電圧を第２ピクセル電圧まで降下させる。
【０００９】
本発明に係る表示装置は、ゲート駆動回路、データ駆動回路、第１ゲートライン、第２ゲートライン、データライン、第１スイッチング素子、液晶キャパシタ、蓄積キャパシタ及び第２スイッチング素子（電圧レベル調節部）を含む。ゲート駆動回路は、第１ゲートパルス及び第２ゲートパルスを順次に出力し、データ駆動回路は、第１ピクセル電圧を出力する。第１ゲートラインには、ゲート駆動回路からの第１ゲートパルスが入力され、データラインには、データ駆動回路からの第１ピクセル電圧が印加される。第１スイッチング素子は、第１ゲートラインとデータラインとの間に接続され、第１ゲートパルスに応答して、データ信号を出力する。液晶キャパシタは、第１スイッチング素子の出力電極に接続されて第１ピクセル電圧を印加される画素電極、共通電圧を印加される共通電極及び画素電極と共通電極との間に介在された液晶層からなる。蓄積キャパシタは、共通電圧が印加される蓄積電極、画素電極及び蓄積電極と画素電極との間に介在された絶縁層からなる。第２スイッチング素子は、第１ゲートパルスと異なる第２ゲートパルスに応答してオンされ、直前フレームの直前ピクセル電圧を用いて、画素電極に印加された第１ピクセル電圧を第２ピクセル電圧まで降下させる。
【００１０】
本発明に係る表示装置の駆動方法によれば、現フレームで第１ゲートパルス及び第１ピクセル電圧を出力して、第１ピクセル電圧を液晶キャパシタに充電する。第１ゲートパルスと異なる第２ゲートパルスに応答して、第１ピクセル電圧を第２ピクセル電圧まで降下させる。
【００１１】
このようなアレイパネル及びその駆動方法によれば、後述する共有キャパシタは直前フレームの直前ピクセル電圧を保持しておき、現フレームで直前ピクセル電圧を用いて、現ピクセル電圧の電圧レベルを降下させることで、現ピクセル電圧をオーバーシュートまたはダウンシュートさせることができ、その結果、液晶の応答速度を向上させることができる。
【発明の効果】
【００１２】
本発明に係るアレイ基板、表示装置及び表示装置の駆動方法によれば、共有キャパシタは直前フレームの直前ピクセル電圧を蓄積し、現フレームで直前ピクセル電圧を用いて現ピクセル電圧を降下させる。現ピクセル電圧の電圧レベルが降下する程度は、直前ピクセル電圧と現ピクセル電圧の階調によって異なる。
【００１３】
したがって、低階調から高階調に変化するとき、現ピクセル電圧にオーバーシュートが発生し、高階調から低階調に変化するとき、ダウンシュートが発生する。これで、液晶の応答速度を向上させることができる。
【００１４】
また、現ピクセル電圧をオーバーシュート又はダウンシュートさせる既存の方法は、直前ピクセル電圧を蓄積するメモリ及び直前ピクセル電圧に基づいて現ピクセル電圧を補償する補償回路などを必要としたが、本発明では、このような回路及び部品を必要としない。したがって、液晶表示装置の駆動回路を単純化することができ、全体のサイズを縮小させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を、図面に基づき詳細に説明する。
【００１６】
図１は、本発明の一実施の形態に係る液晶表示装置のブロック図であり、図２は、図１に図示された液晶表示装置のｉ×ｊ番目の画素の等価回路図である。
【００１７】
図１に示すように、液晶表示装置４００は、映像を表示するアレイパネル（表示部）１００、ゲートパルスを順次に生成、出力するゲート駆動回路２００及びピクセル電圧を生成、出力するデータ駆動回路３００を含む。
【００１８】
アレイパネル１００は、第１〜第ｎゲートラインＧＬ１〜ＧＬｎ、第１〜第ｍデータラインＤＬ１〜ＤＬｍ及びｎ×ｍの画素を含む。第１〜第ｎゲートラインＧＬ１〜ＧＬｎは、第１方向Ｄ１に延長され、第１〜第ｍデータラインＤＬ１〜ＤＬｍは、第１方向Ｄ１と直交する第２方向Ｄ２に延長される。
【００１９】
第１〜第ｎゲートラインＧＬ１〜ＧＬｎは、ゲート駆動回路２００と電気的に接続され、ゲートパルスが順次に入力される。第１〜第ｍデータラインＤＬ１〜ＤＬｍは、データ駆動回路３００と電気的に接続され、ピクセル電圧（データ電圧）が印加される。ピクセル電圧の極性は、一フレーム単位で反転する。また、ピクセル電圧の極性は、一行または二行単位で反転してもよく、ドット単位で反転してもよい。
【００２０】
第１〜第ｎゲートラインＧＬ１〜ＧＬｎ及び第１〜第ｍデータラインＤＬ１〜ＤＬｍは、互いに絶縁されて交差し、アレイパネル１００にマトリックス状でｎ×ｍの画素領域を定義する。ここで、ｎ×ｍの画素は、ｎ×ｍの画素領域内に備えられる。ｎ×ｍの画素のそれぞれは、互いに同一の構造を有する。
【００２１】
図２に示すように、ｉ×ｊ番目の画素（ここで、ｉはｎより小さい整数であり、ｊはｍより小さい整数である）は、第１薄膜トランジスタＴ１、液晶キャパシタＣｌｃ、蓄積キャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ）Ｃｓｔ、共有キャパシタ（ｓｈａｒｉｎｇ  ｃｈａｐａｃｉｔｏｒ）Ｃｓｈ及び第２薄膜トランジスタＴ２を含む。
【００２２】
第１薄膜トランジスタＴ１の第１ゲート電極ＧＥ１は、第ｉゲートラインＧＬｉに電気的に接続され、第１ソース電極ＳＥ１は、第ｊデータラインＤＬｊに電気的に接続され、第１ドレイン電極ＤＥ１は、液晶キャパシタＣｌｃに電気的に接続される。液晶キャパシタＣｌｃは、第１ドレイン電極ＤＥ１に接続された画素電極ＰＥ、画素電極ＰＥと対向する共通電極（図示せず）及び画素電極ＰＥと共通電極との間に介在された液晶層（図示せず）からなる。
【００２３】
蓄積キャパシタＣｓｔは、液晶キャパシタＣｌｃと並列に接続される。よって、画素電極ＰＥが蓄積キャパシタＣｓｔの第１電極となり、共通電圧が印加される蓄積電極（図示せず）が蓄積キャパシタＣｓｔの第２電極となる。画素電極ＰＥと蓄積電極の間には、絶縁膜が介在される。
【００２４】
第２薄膜トランジスタＴ２は、第ｉ＋１ゲートラインＧＬｉ＋１に電気的に接続された第２ゲート電極ＧＥ２、液晶キャパシタＣｌｃの画素電極ＰＥに電気的に接続された第２ソース電極ＳＥ２及び共有キャパシタＣｓｈに電気的に接続された第２ドレイン電極ＤＥ２を含む。共有キャパシタＣｓｈは、蓄積電極と電気的に接続された第１共有電極（図示せず）及び第２ドレイン電極ＤＥ２と電気的に接続された第２共有電極ＳＳＥを含む。第１共有電極と第２共有電極との間には、絶縁膜（図示せず）が介在される。
【００２５】
第１薄膜トランジスタＴ１は、ｉ番目のアクティブ期間Ａｉ（ｉ番目の行の画素を駆動する区間として定義される）の間、第ｉゲートラインＧＬｉに印加される第１ゲートパルスに応答して、第ｊデータラインＤＬｊに印加された第１ピクセル電圧を出力する。画素電極ＰＥには、第１薄膜トランジスタＴ１から第１ピクセル電圧が印加され、共通電極には基準電圧である共通電圧が印加される。ここで、第１ピクセル電圧は、一フレーム単位で、共通電圧を基準に反転した極性を有する。よって、液晶キャパシタＣｌｃは、第１ピクセル電圧と共通電圧との電位差の分、充電される。
【００２６】
第２薄膜トランジスタＴ２は、ｉ＋１番目のアクティブ期間Ａｉ＋１（ｉ＋１番目の行の画素を駆動する区間として定義される）の間、第ｉ＋１ゲートラインＧＬｉ＋１に印加される第２ゲートパルスに応答して、画素電極と第２共有電極とを電気的に接続する。ここで、第２薄膜トランジスタＴ２は、第１薄膜トランジスタＴ１がオフした直後にオンする。
【００２７】
第２薄膜トランジスタＴ２を介して画素電極ＰＥと第２共有電極ＳＳＥとが電気的に接続されると、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈは、互いに充電を共有する。即ち、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ、及び共有キャパシタＣｓｈは、画素電極ＰＥに蓄積された電圧を共有したかのように、それぞれの電圧を等化できる。よって、ｉ＋１番目のアクティブ期間Ａｉ＋１で液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの充電量が変化する。
【００２８】
共通電圧を０Ｖと仮定するとき、現フレームにおけるｉ番目のアクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔには、第１ピクセル電圧（共通電圧に対して正極性を有する）が充電される。その後、ｉ＋１番目のアクティブ期間Ａｉ＋１において、直前フレームのピクセル電圧（前記共通電圧に対して負極性を有する）が充電された共有キャパシタＣｓｈは、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔと電気的に接続される。そのため、アクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔに充電される電荷をＱとすると、共有キャパシタＣｓｈの電荷Ｑは、アクティブ期間Ａｉの間、その三つのキャパシタの間で共有されたものになる。よって、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔの充電量は、共有キャパシタＣｓｈにより減少する。すなわち、液晶及び蓄積キャパシタＣｌｃ、Ｃｓｔに充電された電圧は、第１ピクセル電圧から第２ピクセル電圧に、所定の電圧レベル分降下する。
【００２９】
第２ピクセル電圧Ｖ’は下記の式１により定義される。
【数１】
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（１）
【００３０】
ここで、「Ｑ'」はアクティブ期間Ａｉ、Ａｉ＋１において、三つのキャパシタに蓄積される電荷の全合計であり、「Ｖｐ」は共有キャパシタＣｓｈに充電された直前フレームのピクセル電圧であり、「Ｖ」は第１ピクセル電圧である。
【００３１】
電荷保存の法則によれば、第２ピクセル電圧Ｖ'は式１を満たす。式１によれば、第２ピクセル電圧Ｖ'は、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの静電容量から影響を与えられる。本発明の一例として、蓄積キャパシタＣｓｔは、液晶キャパシタＣｌｃより２０倍小さい静電容量を有してもよい。また、液晶キャパシタＣｌｃと共有キャパシタＣｓｈの静電容量の比は、１：０．１〜１：１であってもよい。より詳細には、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの静電容量の比は、１：０．７５：０．３であってもよい。
【００３２】
図３は、ノーマリホワイトモードで、黒階調のとき、二つの連続したフレームの画素電極及び第２共有電極の電位を示す波形図である。図４Ａ〜図４Ｃは、図３に示された異なる段階（ｓｔａｇｅ）における液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【００３３】
図３に示すように、現フレームｉ番目のアクティブ期間Ａｉの直前では、画素電極ＰＥと第２共有電極ＳＳＥには、直前フレームにおいて印加された、黒階調Ｂを有する直前ピクセル電圧ＰＰＶが保持されている。ここで、直前ピクセル電圧ＰＰＶは、共通電圧Ｖｃｏｍに対して負極性（−）を有すると仮定する。現フレームｉ番目のアクティブ期間Ａｉの間、即ち第１ゲートパルスＧＰ１が発生する間、画素電極ＰＥには黒階調Ｂを有する第１ピクセル電圧ＰＶ１が印加される。ここで、第１ピクセル電圧ＰＶ１は、共通電圧Ｖｃｏｍに対して正極性（＋）を有する。
【００３４】
次に、現フレームのｉ＋１番目のアクティブ期間Ａｉ＋１の間、即ち第２ゲートパルスＧＰ２が発生する間、画素電極ＰＥと第２共有電極ＳＳＥが電気的に接続される。よって、第２共有電極ＳＳＥとの電荷の共有により、画素電極ＰＥの電位は降下し、第２共有電極ＳＳＥの電位は、画素電極ＰＥとの電荷の共有により上昇して、結果的に両電極の電位が同一になる。すなわち、画素電極ＰＥと第２共有電極ＳＳＥとには、第１ピクセル電圧ＰＶ１より所定の電圧レベルだけ低い第２ピクセル電圧ＰＶ２が印加される。ここで、第２ピクセル電圧ＰＶ２は、第１ピクセル電圧ＰＶ１から第１電圧Ｖ１だけ低い電圧である。
【００３５】
図４Ａ〜図４Ｃに示すように、ｉ番目のアクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔには、黒階調を有する第１ピクセル電圧ＰＶ１（例えば、７Ｖ）が充電される。一方、共有キャパシタＣｓｈには、直前フレームで充電され黒階調を有する直前ピクセル電圧ＰＰＶが保持されている。共通電極の共通電位Ｖｃｏｍは０Ｖと仮定する。その後、ｉ＋１番目のアクティブ期間Ａｉ＋１の間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔは、共有キャパシタＣｓｈと電気的に接続される。よって、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの充電量が、第２ピクセル電圧ＰＶ２（例えば、６Ｖ）と同一になる。本発明の一例として、第１及び第２ピクセル電圧ＰＶ１、ＰＶ２の電位差である第１電圧Ｖ１は１Ｖとする。
【００３６】
図５は、ノーマリホワイトモードで白階調から黒階調に変化するとき、画素電極及び第２共有電極の電位を示す波形図である。図６Ａ〜図６Ｃは、図５に示された異なる段階（ｓｔａｇｅ）において、白階調から黒階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【００３７】
図５に示すように、現フレームのｉ番目のアクティブ期間Ａｉの直前では、画素電極ＰＥ及び第２共有電極ＳＳＥには、直前フレームにおいて印加された、白階調Ｗを有する直前ピクセル電圧ＰＰＶが保持されている。ここで、直前ピクセル電圧ＰＰＶは、共通電圧Ｖｃｏｍに対して負極性（−）を有すると仮定する。現フレームのｉ番目のアクティブ期間Ａｉの間、即ち第１ゲートパルスＧＰ１が発生する間、画素電極ＰＥには、黒階調Ｂを有する第１ピクセル電圧ＰＶ１が印加される。ここで、第１ピクセル電圧ＰＶ１は、前記共通電圧Ｖｃｏｍに対して正極性（＋）を有する。
【００３８】
次に、現フレームのｉ＋１番目のアクティブ期間Ａｉ＋１の間、即ち第２ゲートパルスＧＰ２が発生する間、画素電極ＰＥと第２共有電極ＳＳＥとが電気的に接続される。よって、画素電極ＰＥの電位は、第２共有電極ＳＳＥと共有されることにより降下し、第２共有電極ＳＳＥの電位は、画素電極ＰＥと共有されることにより上昇して、結果的に両電極の電位が同一になる。すなわち、画素電極ＰＥ及び第２共有電極ＳＳＥには、第１ピクセル電圧ＰＶ１より所定の電圧だけ低い第２ピクセル電圧ＰＶ２が印加される。ここで、第２ピクセル電圧ＰＶ２は、第１ピクセル電圧ＰＶ１から第２電圧Ｖ２だけ低い電圧である。
【００３９】
図６Ａ〜図６Ｃに示すように、ｉ番目のアクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔには、黒階調Ｂを有する第１ピクセル電圧ＰＶ１（例えば、７Ｖ）が充電される。一方、共有キャパシタＣｓｈには、直前フレームで充電され、白階調Ｗを有する直前ピクセル電圧ＰＰＶが保持される。ここでは、共通電極の共通電圧Ｖｃｏｍを０Ｖと仮定する。その後、ｉ＋１番目のアクティブ期間Ａｉ＋１の間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔは、共有キャパシタＣｓｈと電気的に接続される。よって、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの充電量が、第２ピクセル電圧ＰＶ２（例えば、６．６Ｖ）と同一になる。本発明の一例として、第１及び第２ピクセル電圧ＰＶ１、ＰＶ２の電位差である第２電圧Ｖ２は、０．４Ｖとする。
【００４０】
上記によると、連続した二つのフレームにおける階調が黒階調Ｂであるとき、第２ピクセル電圧ＰＶ２は６．０Ｖであり、白階調Ｗから黒階調Ｂに変化するとき、第２ピクセル電圧ＰＶ２は６．６Ｖである。結果的に、第２ピルセル電圧の絶対値が、低階調から高階調に変化するときに大きくなり、画素電極ＰＥに印加されるピクセル電圧にオーバーシュート（ｏｖｅｒ−ｓｈｏｏｔ）が発生する。このように、階調変化によって、液晶キャパシタの動的キャパシタンスを補償し、画素電極ＰＥに印加されるピクセル電圧が自動的に調節されることで、液晶表示装置の応答速度が向上することができる。
【００４１】
図７は、ノーマリホワイトモードで、連続した二つのフレームが白階調であるときの画素電極及び第２共有電極の電位を示す波形図である。図８Ａ〜図８Ｃは、図７に示された異なる段階（ｓｔａｇｅ）における液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【００４２】
図７に示すように、現フレームのｉ番目のアクティブ期間Ａｉの直前では、画素電極ＰＥ及び第２共有電極ＳＳＥには、直前フレームにおいて印加された白階調Ｗを有する直前ピクセル電圧ＰＰＶが保持されている。ここで、直前ピクセル電圧ＰＰＶは、共通電圧Ｖｃｏｍに対して負極性（−）を有すると仮定する。現フレームのｉ番目のアクティブ期間Ａｉの間、即ち第１ゲートパルスＧＰ１が発生する間、画素電極ＰＥには、白階調Ｗを有する第１ピクセル電圧ＰＶ１が印加される。ここで、第１ピクセル電圧ＰＶ１は、前記共通電圧Ｖｃｏｍに対して正極性（＋）を有する。
【００４３】
次に、現フレームのｉ＋１番目のアクティブ期間Ａｉ＋１の間、即ち第２ゲートパルスＧＰ２が発生する間、画素電極ＰＥと第２共有電極ＳＳＥとが電気的に接続される。よって、画素電極ＰＥの電位は、第２共有電極ＳＳＥと共有されることにより降下し、第２共有電極ＳＳＥの電位は、画素電極ＰＥと共有されることにより上昇して、結果的に両電極の電位が同一になる。すなわち、画素電極ＰＥ及び第２共有電極ＳＳＥには、第１ピクセル電圧ＰＶ１より所定の電圧だけ低い第２ピクセル電圧ＰＶ２が印加される。ここで、第２ピクセル電圧ＰＶ２は、第１ピクセル電圧ＰＶ１から第３電圧Ｖ３だけ低い電圧である。
【００４４】
図８Ａ〜図８Ｃに示すように、ｉ番目のアクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔには、白階調Ｗを有する第１ピクセル電圧ＰＶ１（例えば、１．２Ｖ）が充電される。一方、共有キャパシタＣｓｈには、直前フレームで充電され白階調Ｗを有する直前ピクセル電圧ＰＰＶが保持される。ここでは、共通電極の共通電圧を０Ｖと仮定する。その後、ｉ＋１番目のアクティブ期間Ａｉ＋１の間、液晶キャパシタＣｌｃ及びキャパシタＣｓｔは、共有キャパシタＣｓｈと電気的に接続される。よって、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの充電量が第２ピクセル電圧ＰＶ２（例えば、１．１Ｖ）と同一になる。本発明の一例として、第１及び第２ピクセル電圧ＰＶ１、ＰＶ２の電位差である第３電圧Ｖ３は、０．１Ｖである。
【００４５】
図９は、ノーマリホワイトモードで黒階調から白階調に変化するとき、画素電極及び第２共有電極の電位を示す波形図である。図１０Ａ〜図１０Ｃは、黒階調から白階調に変化するとき、図９に示された異なる段階（ｓｔａｇｅ）における液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【００４６】
図９に示すように、現フレームのｉ番目のアクティブ期間Ａｉの直前では、画素電極ＰＥ及び第２共有電極ＳＳＥには、直前フレームで印加された、黒階調Ｂを有する直前ピクセル電圧ＰＰＶが保持されている。ここで、直前ピクセル電圧ＰＰＶは、共通電圧Ｖｃｏｍに対して負極性（−）を有すると仮定する。現フレームのｉ番目のアクティブ期間Ａｉの間、即ち第１ゲートパルスＧＰ１が発生する間、画素電極ＰＥには白階調Ｗを有する第１ピクセル電圧ＰＶ１が印加される。ここで、第１ピクセル電圧ＰＶ１は、共通電圧Ｖｃｏｍに対して正極性（＋）を有する。
【００４７】
次に、現フレームのｉ＋１番目のアクティブ期間Ａｉ＋１の間、即ち第２ゲートパルスＧＰ２が発生する間、画素電極ＰＥと第２共有電極ＳＳＥとが電気的に接続される。よって、画素電極ＰＥの電位は、第２共有電極ＳＳＥと共有されることにより降下し、第２共有電極ＳＳＥの電位は、画素電極ＰＥと共有されることにより上昇して、結果的に両電極の電位が同一になる。すなわち、画素電極ＰＥ及び第２共有電極ＳＳＥには、第１ピクセル電圧ＰＶ１より所定の電圧だけ低い第２ピクセル電圧ＰＶ２が印加される。ここで、第２ピクセル電圧ＰＶ２は、第１ピクセル電圧ＰＶ１から第４電圧Ｖ４だけ低い電圧である。
【００４８】
図１０Ａ及び図１０Ｃに示すように、ｉ番目のアクティブ期間Ａｉの間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔには、白階調Ｗを有する第１ピクセル電圧ＰＶ１（例えば、１．２Ｖ）が充電される。一方、共有キャパシタＣｓｈには、直前フレームで充電され、白階調Ｗを有する直前ピクセル電圧ＰＰＶが保持される。ここでは、共通電極の共通電圧Ｖｃｏｍを０Ｖと仮定する。その後、ｉ＋１番目のアクティブ期間Ａｉ＋１の間、液晶キャパシタＣｌｃ及び蓄積キャパシタＣｓｔは、共有キャパシタＣｓｈと電気的に接続される。よって、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈの充電量が、第２ピクセル電圧ＰＶ２（例えば、０．５Ｖ）と同一になる。本発明の一例として、第１及び第２ピクセル電圧ＰＶ１、ＰＶ２の電位差である第４電圧Ｖ４は、０．７Ｖである。
【００４９】
上記によると、連続した二つのフレームが白階調Ｗであるとき、第２ピクセル電圧ＰＶ２が１．１Ｖであり、黒階調Ｂから白階調Ｗに変化するとき、第２ピクセル電圧ＰＶ２は０．５Ｖである。結果的に、ピクセル電圧ＰＶ２の絶対値が、高階調から低階調に変化するときにより小さくなり、画素電極ＰＥに印加されるピクセル電圧にアンダーシュート（ｕｎｄｅｒ−ｓｈｏｏｔ）が発生する。このように、階調変化によって、画素電極ＰＥに印加されるピクセル電圧が自動的に調節されることで、液晶表示装置の応答速度が向上することができる。
【００５０】
図３〜図１０Ｃは、ノーマリホワイトモードで動作する液晶表示装置で、階調変化によって液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈがどのように電圧を充電するのかを示す。図面には図示されていないが、ノーマリブラックモードで動作する液晶表示装置でも、液晶キャパシタＣｌｃ、蓄積キャパシタＣｓｔ及び共有キャパシタＣｓｈに充電される電圧が連続した二つのフレームにおける階調変化によって変化することは明白である。したがって、ノーマリブラックモードで動作する液晶表示装置も、共有キャパシタＣｓｈにより、応答速度が向上することができる。
【００５１】
図１１は、階調変更によるフレーム別の第２ピクセル電圧の絶対値を示すグラフである。図１１において、Ｘ軸はフレームの数（フレームは連続して数えられる）を示し、Ｙ軸は第２ピクセル電圧の絶対値を示す。図１１では、連続した６０フレームの間、階調を変更しながら、画素電極に印加される第２ピクセル電圧の絶対値を示した。測定には、ＰＶＡモード用液晶をノーマリブラックモードで使用し、液晶キャパシタの静電容量、蓄積キャパシタの静電容量及び共有キャパシタの静電容量が１：０．７５：０．３の比を有する液晶表示装置を使用した。
【００５２】
図１１に示すように、黒階調から白階調に変化するとき、第２ピクセル電圧にオーバーシュートが発生し、白階調から黒階調に変化するとき、第２ピクセル電圧にダウンシュートが発生する。また、階調変化の程度によって、第２ピクセル電圧のオーバーシュートまたはダウンシュートの程度も異なる。したがって、高階調から低階調に変化させるとき、そして低階調から高階調に変化させるとき、液晶の応答速度を向上させることができる。
【００５３】
図１２は、図１に図示された本発明の一実施形態によるｉ×ｊ番目の画素のレイアウトであり、図１３は、図１２のＩ‐Ｉ’断面図である。
【００５４】
図１２及び図１３に示すように、ＰＬＳ（Ｐｌａｎ  ｔｏ  Ｌｉｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードで動作するアレイパネルは、アレイ基板１１０、アレイ基板１１０と対向する対向基板１２０及びアレイ基板１１０と対向基板１２０との間に介在された液晶層１３０からなって、映像を表示する。
【００５５】
ｉ×ｊ番目の画素において、アレイ基板１１０は、第１ベース基板１１１、共通電極１１４、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第ｊデータラインＤＬｊ、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、画素電極ＰＥ、共有電極ＳＳＥ及び蓄積電極ＳＥを含む。
【００５６】
具体的に、第１ベース基板１１１上には、共通電圧が印加される共通電極１１４が備えられる。共通電極１１４は、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）または酸化インジウム亜鉛（ＩＺＯ：Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）のような透明な導電性物質で形成される。共通電極は、絶縁膜１１５により覆われる。
【００５７】
絶縁膜１１５上には、メタル層（ゲートメタル層）が形成され、そのゲートメタル層をパターニングして、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１薄膜トランジスタＴ１の第１ゲート電極ＧＥ１、第２薄膜トランジスタＴ２の第２ゲート電極ＧＥ２及び蓄積電極ＳＥを形成する。
【００５８】
第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１は、第１方向Ｄ１に延長され、互いに所定間隔で離隔される。第１ゲート電極ＧＥ１は、第ｉゲートラインＧＬｉから分岐され、第２ゲート電極ＧＥ２は、第ｉ＋１ゲートラインＧＬｉ＋１から分岐される。蓄積電極ＳＥは、第ｉ＋及び第ｉ＋１ゲートラインの間に備えられる。
【００５９】
第１ベース基板１１１上には、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１及び第２ゲート電極ＧＥ１、ＧＥ２及び蓄積電極ＳＥをカバーするゲート絶縁膜１１２が備えられる。
【００６０】
ゲート絶縁膜１１２上には別のメタル層（データメタル層）が備えられ、そのデータメタル層をパターニングして、第ｊデータラインＤＬｊ、第１薄膜トランジスタＴ１の第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１、第２薄膜トランジスタＴ２の第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２、及び共有電極ＳＳＥを形成する。
【００６１】
第ｊデータラインＤＬｊは第２方向Ｄ２に延長され、第１ソース電極ＳＥ１は、第ｊデータラインＤＬｊから分岐されて、第１ゲート電極ＧＥ１の上部に備えられる（第１ゲート電極ＧＥ１とオーバーラップする）。第１ドレイン電極ＤＥ１は、第１ゲート電極ＧＥ１の上部で（第１ゲート電極ＧＥ１とオーバーラップし、）第１ソース電極ＳＥ１と所定間隔で離隔される。第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２とは、第２ゲート電極ＧＥ２の上部で互いに所定間隔で離隔される。
【００６２】
共有電極ＳＳＥは、第２ドレイン電極ＤＥ２から延長され、ゲート絶縁膜１１２を介して蓄積電極ＳＥと対向する。よって、共有電極ＳＳＥ、ゲート絶縁膜１１２及び蓄積電極ＳＥにより、共有キャパシタＣｓｈが定義される。ここで、共有キャパシタＣｓｈの容量は、共有電極ＳＳＥと蓄積電極ＳＥとのオーバーラップされる面積により決定される。
【００６３】
一方、ゲート絶縁膜１１２上には、第ｊデータラインＤＬｊ、第１及び第２ソース電極ＳＥ１、ＳＥ２、第１及び第２ドレイン電極ＤＥ１、ＤＥ２、共有電極ＳＳＥをカバーする保護膜１１３が備えられる。保護膜１１３には、第１ドレイン電極ＤＥ１を露出する第１コンタクトホールＣ１及び第２ソース電極ＳＥ２を露出する第２コンタクトホールＣ２が形成される。
【００６４】
保護膜１１３上には、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）または酸化インジウム亜鉛（ＩＺＯ：Ｉｎｄｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ）などのような透明な導電性物質からなる画素電極ＰＥが形成される。画素電極ＰＥは、第１コンタクトホールＣ１を介して第１ドレイン電極ＤＥ１と電気的に接続され、第２コンタクトホールＣ２を介して第２ソース電極ＳＥ２と電気的に接続される。
【００６５】
画素電極ＰＥは、保護膜１１３及びゲート絶縁膜１１２を介して、蓄積電極ＳＥと部分的にオーバーラップする。よって、画素電極ＰＥ、保護膜１１３、ゲート絶縁膜１１２及び蓄積電極ＳＥにより蓄積キャパシタＣｓｔが定義される。
【００６６】
画素電極ＰＥには、保護膜１１３を露出するための開口部が形成され、画素電極ＰＥは、第１ベース基板１１１上に備えられた共通電極１１４と対向する。よって、各ピクセルで液晶キャパシタ（図示せず）は、画素電極ＰＥ、共通電極１１４及び液晶層により定義される。
【００６７】
対向基板１２０は、第２ベース基板１２１及びカラーフィルタ層１２２を含む。第２ベース基板１２１上には、赤色、緑色及び青色画素からなるカラーフィルタ層１２２が形成される。
【００６８】
図１２及び図１３では、共有電極ＳＳＥがデータメタルからなる構造を提示している。以下、図１４乃至図１９では、共有電極ＳＳＥが画素電極ＰＥと同一なメタルからなる構造を提示して説明する。
【００６９】
図１４は、本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトであり、図１５は、図１４のＩＩ‐ＩＩ’断面図であり、図１６は、図１４に図示されたｉ×ｊ番目の画素の等価回路図である。
【００７０】
図１４乃至図１６に示すように、ｉ×ｊ番目の画素において、アレイ基板１００は、第１ベース基板１１０、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第ｊデータラインＤＬｊ、第１薄膜トランジスタＴ１、第２薄膜トランジスタＴ２、画素電極ＰＥ、共有電極ＳＳＥ及び蓄積電極ＳＥを含む。
【００７１】
第１ベース基板１１１上には、ゲートメタル層からなる第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１薄膜トランジスタＴ１の第１ゲート電極ＧＥ１、第２薄膜トランジスタＴ２の第２ゲート電極ＧＥ２及び蓄積電極ＳＥが形成される。第１ゲート電極ＧＥ１は、第ｉゲートラインＧＬｉから分岐され、第２ゲート電極ＧＥ２は、第ｉ＋１ゲートラインＧＬｉ＋１から分岐される。蓄積電極ＳＥは、第ｉゲートラインＧＬｉと第ｉ＋１ゲートラインＧＬｉ＋１との間に形成される。
【００７２】
第１ベース基板１１１上には、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１及び第２ゲート電極ＧＥ１、ＧＥ２及び蓄積電極ＳＥをカバーするゲート絶縁膜１１２が備えられる。
【００７３】
ゲート絶縁膜１１２上には、データメタル層からなる第ｊデータラインＤＬｊ、第１薄膜トランジスタＴ１の第１ソース電極ＳＥ１及び第１ドレイン電極ＤＥ１、第２薄膜トランジスタＴ２の第２ソース電極ＳＥ２及び第２ドレイン電極ＤＥ２が形成される。
【００７４】
第１ソース電極ＳＥ１は、第ｊデータラインＤＬｊから分岐され、第１ゲート電極ＧＥ１の上部に備えられる（第１ゲート電極ＧＥ１とオーバーラップする）。第１ドレイン電極ＤＥ１は、第１ゲート電極ＧＥ１の上部で（第１ゲート電極ＧＥ１とオーバーラップし、）第１ソース電極ＳＥ１と所定間隔で離隔される。第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２とは、第２ゲート電極ＧＥ２の上部で互いに所定間隔で離隔される。
【００７５】
ゲート絶縁膜１１２上には、第ｊデータラインＤＬｊ、第１及び第２ソース電極ＳＥ１、ＳＥ２、第１及び第２ドレイン電極ＤＥ１、ＤＥ２をカバーする保護膜１１３が備えられる。保護膜１１３には、第１ドレイン電極ＤＥ１を露出する第１コンタクトホールＣ１、第２ソース電極ＳＥ２を露出する第２コンタクトホールＣ２及び第２ドレイン電極ＤＥ２を露出する第３コンタクトホールＣ３が形成される。
【００７６】
保護膜１１３上には、透明な導電性物質からなる画素電極ＰＥが形成される。画素電極ＰＥは、第１コンタクトホールＣ１を介して第１ドレイン電極ＤＥ１と電気的に接続され、第２コンタクトホールＣ２を介して第２ソース電極ＳＥ２と電気的に接続される。
【００７７】
共有電極ＳＳＥは、画素電極ＰＥと同一層で同一の物質からなって、保護膜１１３上に形成される。共有電極ＳＳＥは、保護膜１１３に形成された第３コンタクトホールＣ３を介して第２ドレイン電極ＤＥ２と電気的に接続される。共有電極ＳＳＥは、液晶層を介して対向基板１２０に備えられた共通電極１２３と対向する。よって、第１共有キャパシタＣｓｈ１は、共有電極ＳＳＥ、液晶層及び共通電極１２３により定義される。
【００７８】
また、共有電極ＳＳＥは、蓄積電極ＳＥと部分的にオーバーラップする。よって、第２共有キャパシタＣｓｈ２は、共有電極ＳＳＥ、ゲート絶縁膜１１２、保護膜１１３及び蓄積電極ＳＥにより定義される。
【００７９】
このように、共有電極ＳＳＥを画素電極ＰＥと同一の物質で形成し、共有電極ＳＳＥを部分的に蓄積電極ＳＥとオーバーラップさせることで、第２薄膜トランジスタＴ２は、第１及び第２共有キャパシタＣｓｈ１、Ｃｓｈ２に接続されることができる。
【００８０】
図１４乃至図１６には、液晶層を用いる第１共有キャパシタＣｓｈ１と絶縁膜を用いる第２共有キャパシタＣｓｈ２とが複合形成されたハイブリッド構造を提示している。
【００８１】
以下、図１７乃至図１９では、液晶層を用いる一つの共有キャパシタＣｓｈが備えられた構造について説明する。
【００８２】
図１７は、本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトであり、図１８は、図１７のＩＩＩ‐ＩＩＩ’断面図であり、図１９は、図１７に図示されたｉ×ｊ番目の画素の等価回路図である。
【００８３】
図１７乃至図１９に示すように、保護膜１１３上に備えられた共有電極ＳＳＥは、画素電極ＰＥと同一層で同一の物質からなり、保護膜１１３に形成された第３コンタクトホールＣ３を介して第２薄膜トランジスタＴ２の第２ドレイン電極ＤＥ２と電気的に接続される。共有電極ＳＳＥは、液晶層を介して対向基板１２０に備えられた共通電極１２３と対向する。よって、共有キャパシタＣｓｈは、共有電極ＳＳＥ、液晶層及び共通電極１２３により定義される。
【００８４】
一方、共有電極ＳＳＥは、蓄積電極ＳＥとオーバーラップしない。よって、第２薄膜トランジスタＴ２には、一つの共有キャパシタＣｓｈだけが接続される。
【００８５】
図１４乃至図１９では、液晶キャパシタＣｌｃの静電容量が蓄積キャパシタＣｓｔの静電容量より大きいＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モード液晶表示装置に共有キャパシタＣｓｈが適用された構造を図示している。ＴＮモード液晶表示装置には、液晶層を用いる一つの共有キャパシタＣｓｈを備える構造、及び液晶層と絶縁膜をそれぞれ用いる二つの共有キャパシタＣｓｈ１、Ｃｓｈ２を備えるハイブリッド構造が適用されてもよい。
【００８６】
しかし、蓄積キャパシタＣｓｔの静電容量が液晶キャパシタＣｌｃの静電容量より大きいＰＬＳ（Ｐｌａｎｅ  ｔｏ  Ｌｉｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード液晶表示装置には、絶縁膜を用いる一つの共有キャパシタＣｓｈを備える構造が適切である。ＰＬＳモード液晶表示装置については、米国特許第６、５７７、３６８号に詳細に記載されている。
【００８７】
図面には図示していないが、ＰＬＳモード液晶表示装置だけでなく、他の水平電界モード（たとえば、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モード、ＤＦＳ（Ｄｕａｌ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードなど）液晶表示装置にも、共有キャパシタＣｓｈが適用されてもよい。
【００８８】
以下、図２０を参照して、垂直配向モードの一つであるＰＶＡ（Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード液晶表示装置に共有キャパシタＣｓｈが適用された構造について、具体的に説明する。
【００８９】
図２０は、本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトである。図２０に示すように、ｉ×ｊ番目の画素において、アレイ基板の第１ベース基板１１１上には、ゲートメタル層からなる第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１薄膜トランジスタＴ１の第１ゲート電極ＧＥ１、第２薄膜トランジスタＴ２の第２ゲート電極ＧＥ２及び蓄積電極ＳＥが形成される。
【００９０】
第１ベース基板１１１上には、第ｉ及び第ｉ＋１ゲートラインＧＬｉ、ＧＬｉ＋１、第１及び第２ゲート電極ＧＥ１、ＧＥ２及び蓄積電極ＳＥをカバーするゲート絶縁膜１１２が備えられる。
【００９１】
ゲート絶縁膜１１２上には、データメタル層からなる第ｊデータラインＤＬｊ、第１薄膜トランジスタＴ１の第１ソース電極ＳＥ１と第１ドレイン電極ＤＥ１、第２薄膜トランジスタＴ２の第２ソース電極ＳＥ２と第２ドレイン電極ＤＥ２及び共有電極ＳＳＥを形成する。
【００９２】
共有電極ＳＳＥは、第２ドレイン電極ＤＥ２から延長され、ゲート絶縁膜１１２を介して、蓄積電極ＳＥと対向する。よって、共有電極ＳＳＥ、ゲート絶縁膜１１２及び蓄積電極ＳＥにより、共有キャパシタＣｓｈが定義される。
【００９３】
ゲート絶縁膜１１２上には、第ｊデータラインＤＬｊ、第１及び第２ソース電極ＳＥ１、ＳＥ２、第１及び第２ドレイン電極ＤＥ１、ＤＥ２、及び共有電極ＳＳＥをカバーする保護膜１１３が備えられる。保護膜１１３には、第１ドレイン電極ＤＥ１を露出する第１コンタクトホールＣ１、及び第２ソース電極ＳＥ２を露出する第２コンタクトホールＣ２が形成される。
【００９４】
保護膜１１３上には、透明な導電性物質からなる画素電極ＰＥが形成される。画素電極ＰＥは、第１コンタクトホールＣ１を介して第１ドレイン電極ＤＥ１と電気的に接続され、第２コンタクトホールＣ２を介して第２ソース電極ＳＥ２と電気的に接続される。画素電極ＰＥには、保護膜１１３を露出する第１開口パターン１１４が形成される。
【００９５】
一方、対向基板１２０の第２ベース基板１２１上には、カラーフィルタ層１２２と共通電極１２３とが順次に形成される。共通電極１２３は、液晶層を介して画素電極ＰＥと対向する。共通電極１２３をパターニングして、共通電極には多数の第２開口パターン１２３ａが形成される。第１開口パターン１１４は、隣接する二つの第２開口パターン１２３ａの中間に位置する。
【００９６】
よって、ｉ×ｊ番目の画素は、電界の状態によって液晶分子が相違する方向に配列される多数のドメイン（例えば、八つのドメイン）に分割される。このようなドメインによって液晶分子を相違する方向に配列することで、各ドメインの相互補償効果により、視野角による視認性の変化を減少させることができる。それによって、液晶表示装置の広視野角を確保することができる。
【００９７】
図面には図示していないが、ＰＶＡモード液晶表示装置だけでなく、他の垂直配向モード（例えば、ＳＰＶＡ（Ｓｕｐｅｒ  Ｐａｔｔｅｒｎｅｄ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ  Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードなど）液晶表示装置にも、共有キャパシタＣｓｈを適用することができる。
【００９８】
上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００９９】
【図１】本発明の一実施形態に係る液晶表示装置のブロック図である。
【図２】図１に図示された液晶表示装置のｉ×ｊ番目の画素の等価回路図である。
【図３】ノーマリホワイトモードで、連続した二つのフレームが黒階調であるときの画素電極及び第２共有電極の電位を示す波形図である。
【図４Ａ】ノーマリホワイトモードで、連続した二つのフレームが黒階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図４Ｂ】ノーマリホワイトモードで、連続した二つのフレームが黒階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図４Ｃ】ノーマリホワイトモードで、連続した二つのフレームが黒階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図５】ノーマリホワイトモードで、連続した二つのフレームが白階調から黒階調に変化するときの画素電極及び第２共有電極の電位を示す波形図である。
【図６Ａ】ノーマリホワイトモードで、連続した二つのフレームが白階調から黒階調に変化するとき、液晶キャパシタ蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図６Ｂ】ノーマリホワイトモードで、連続した二つのフレームが白階調から黒階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図６Ｃ】ノーマリホワイトモードで、連続した二つのフレームが白階調から黒階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図７】ノーマリホワイトモードで連続した二つのフレームが白階調であるときの画素電極及び第２共有電極の電位を示す波形図である。
【図８Ａ】ノーマリホワイトモードで連続した二つのフレームが白階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図８Ｂ】ノーマリホワイトモードで連続した二つのフレームが白階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図８Ｃ】ノーマリホワイトモードで連続した二つのフレームが白階調であるとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図９】ノーマリホワイトモードで、連続した二つのフレームが、黒階調から白階調に変化するときの画素電極と第２共有電極の電位を示す波形図である。
【図１０Ａ】ノーマリホワイトモードで、連続した二つのフレームが、黒階調から白階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図１０Ｂ】ノーマリホワイトモードで、連続した二つのフレームが、黒階調から白階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図１０Ｃ】ノーマリホワイトモードで、連続した二つのフレームが、黒階調から白階調に変化するとき、液晶キャパシタ、蓄積キャパシタ及び共有キャパシタの充電変化を示す図面である。
【図１１】階調変更によるフレーム別の第２ピクセル電圧の絶対値を示すグラフである。
【図１２】図１に図示されたｉ×ｊ番目の画素のレイアウトである。
【図１３】図１２のＩ‐Ｉ’断面図である。
【図１４】本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトである。
【図１５】図１４のＩＩ‐ＩＩ’断面図である。
【図１６】図１４に図示されたｉ×ｊ番目の画素の等価回路図である。
【図１７】本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトである。
【図１８】図１７のＩＩＩ‐ＩＩＩ’断面図である。
【図１９】図１７に図示されたｉ×ｊ番目の画素の等価回路図である。
【図２０】本発明の他の実施形態に係るｉ×ｊ番目の画素のレイアウトである。
【符号の説明】
【０１００】
１００  アレイパネル
１１０  アレイ基板
２００  ゲート駆動回路
３００  データ駆動回路
４００  液晶表示装置
【図１】
2008065333.tif 000004
【図２】
2008065333.tif 000005
【図３】
2008065333.tif 000006
【図４Ａ】
2008065333.tif 000007
【図４Ｂ】
2008065333.tif 000008
【図４Ｃ】
2008065333.tif 000009
【図５】
2008065333.tif 000010
【図６Ａ】
2008065333.tif 000011
【図６Ｂ】
2008065333.tif 000012
【図６Ｃ】
2008065333.tif 000013
【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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