(57)【要約】【課題】多層配線構造の半導体チップの研磨後標高分布を容易に算出することが可能なシミュレーション装置を提供すること。【解決手段】凸部占有率算出部２２は、シミュレーション対象層の直下のマスクデータに基づいてシミュレーション対象層の膜厚を算出し、下層の標高とシミュレーション対象の膜厚とに基づいて凸部占有率を算出する。標高分布算出部２３は、プレストン式を用いて、下層の標高と凸部占有率算出部２２によって算出された凸部占有率とに基づいてシミュレーション対象層の研磨後の標高を算出する。したがって、多層配線構造の半導体チップの研磨後標高分布を容易に算出することが可能となる。【選択図】図２
2008010741.tif 000002
【特許請求の範囲】
【請求項１】
多層配線構造の半導体チップの研磨後標高分布を算出するシミュレーション装置であって、
算出された各層の標高を格納する格納手段と、
シミュレーション対象層の直下のマスクデータに基づいて前記シミュレーション対象層の膜厚を算出し、前記格納手段に格納された下層の標高と前記シミュレーション対象の膜厚とに基づいて凸部占有率を算出する第１の算出手段と、
前記下層の標高と前記第１の算出手段によって算出された凸部占有率とに基づいて前記シミュレーション対象層の研磨後の標高を算出して前記格納手段に格納する第２の算出手段とを含む、シミュレーション装置。
【請求項２】
前記第１の算出手段は、前記シミュレーション対象層を複数のメッシュに分割し、前記マスクデータに基づいて前記複数のメッシュにおける膜厚を算出し、前記格納手段に格納された前記複数のメッシュに対応する下層の標高と、前記複数のメッシュにおける膜厚とに基づいて前記複数のメッシュに対応する凸部占有率を算出する、請求項１記載のシミュレーション装置。
【請求項３】
前記第２の算出手段は、前記複数のメッシュに対応する下層の標高と前記第１の算出手段によって算出された前記複数のメッシュに対応する凸部占有率とに基づいて前記シミュレーション対象層の研磨後の標高を算出する、請求項２記載のシミュレーション装置。
【請求項４】
半導体チップの研磨後の膜残りを検査する検査装置であって、
多層配線構造の半導体チップの研磨後標高分布を算出するシミュレーション手段と、
前記シミュレーション手段によって算出された研磨後標高分布に基づいて、膜残りが発生する可能性が高い箇所に光を照射する照射手段と、
前記照射手段によって照射された光の反射光を分光する分光手段と、
前記分光手段によって分光された光を検出し、標高の実測値を検出する検出手段とを含み、
前記シミュレーション手段は、シミュレーション対象層の直下のマスクデータに基づいて前記シミュレーション対象層の膜厚を算出し、下層の標高と前記シミュレーション対象の膜厚とに基づいて凸部占有率を算出する第１の算出手段と、
前記下層の標高と前記第１の算出手段によって算出された凸部占有率とに基づいて前記シミュレーション対象層の研磨後の標高を算出する第２の算出手段とを含む、検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のマスクデータからＣＭＰ（Chemical Mechanical Polishing）研磨後の標高分布を予測する技術に関し、特に、多層配線構造を有する半導体装置のＣＭＰ研磨後の標高分布を予測するシミュレーション装置およびそれを含んだ検査装置に関する。
【背景技術】
【０００２】
半導体チップのＣＭＰ研磨後の標高分布を予測するために、プレストン式などに基づいてＣＭＰ研磨後の形状予測を行なうシミュレーション技術の開発が進んでいる。これに関連する技術として、下記の特許文献１および特許文献２に開示された発明がある。
【０００３】
特許文献１に開示されたシミュレーション方法においては、各プロセスステップごとに与えられた計算モデルおよび加工条件に基づいて、露光マスクによって形成されるレジストパターンの幅を変更し、露光マスクのデータ存在領域を一定サイズのメッシュに分割して各分割領域（ｉ，ｊ）を得る。そして、各分割領域（ｉ，ｊ）におけるパターンの占める割合Ａ＊（ｉ，ｊ）を求め、与えられた計算モデルおよび加工条件と割合Ａ＊（ｉ，ｊ）とから膜厚Ｘ、段差ｈ、面積率Ａ（ｉ，ｊ）および側壁傾斜角θを求め、これらの値から高さＨ（ｉ，ｊ）を求めるものである。
【０００４】
特許文献２に開示された半導体装置の製造方法においては、半導体装置表面を複数の領域に仮想分割し、各仮想分割領域における凸領域または凹領域の占める面積割合の差が１０％以下であること、各仮想分割領域における凸領域または凹領域の占める割合の最小値に対する最大値の比が１．３以下であること、および各仮想分割領域における最大標高と最低標高との差が３０ｎｍ以下であることの少なくとも１つを有するようにダミーパターンを形成するものである。
【特許文献１】特開平１１−１８６２０５号公報
【特許文献２】特開２００２−３６８１０３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年、半導体装置の高集積化、高密度化が進んでおり、半導体装置の製造プロセスにおける多層配線技術がさらに重要となってきている。
【０００６】
しかしながら、上述した従来技術は、単一層のパターン占有率に基づくシミュレーション方式であり、多層配線構造の半導体チップのシミュレーションに適用することができないといった問題点があった。
【０００７】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、多層配線構造の半導体チップの研磨後標高分布を容易に算出することが可能なシミュレーション装置を提供することである。
【０００８】
第２の目的は、研磨残りの検査を高速に行なうことが可能な検査装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明のある局面に従えば、多層配線構造の半導体チップの研磨後標高分布を算出するシミュレーション装置であって、算出された各層の標高を格納する格納手段と、シミュレーション対象層の直下のマスクデータに基づいてシミュレーション対象層の膜厚を算出し、格納手段に格納された下層の標高とシミュレーション対象の膜厚とに基づいて凸部占有率を算出する第１の算出手段と、下層の標高と第１の算出手段によって算出された凸部占有率とに基づいてシミュレーション対象層の研磨後の標高を算出して格納手段に格納する第２の算出手段とを含む。
【００１０】
本発明の別の局面に従えば、半導体チップの研磨後の膜残りを検査する検査装置であって、多層配線構造の半導体チップの研磨後標高分布を算出するシミュレーション手段と、シミュレーション手段によって算出された研磨後標高分布に基づいて、膜残りが発生する可能性が高い箇所に光を照射する照射手段と、照射手段によって照射された光の反射光を分光する分光手段と、分光手段によって分光された光を検出し、標高の実測値を検出する検出手段とを含み、シミュレーション手段は、シミュレーション対象層の直下のマスクデータに基づいてシミュレーション対象層の膜厚を算出し、下層の標高とシミュレーション対象の膜厚とに基づいて凸部占有率を算出する第１の算出手段と、下層の標高と第１の算出手段によって算出された凸部占有率とに基づいてシミュレーション対象層の研磨後の標高を算出する第２の算出手段とを含む。
【発明の効果】
【００１１】
本発明のある局面によれば、第１の算出手段が、シミュレーション対象層の直下のマスクデータに基づいてシミュレーション対象層の膜厚を算出し、格納手段に格納された下層の標高とシミュレーション対象の膜厚とに基づいて凸部占有率を算出するので、第２の算出手段は、多層配線構造におけるシミュレーション対象層の研磨後の標高を容易に算出することが可能となる。
【００１２】
本発明の別の局面によれば、照射手段が、シミュレーション手段によって算出された研磨後標高分布に基づいて、膜残りが発生する可能性が高い箇所に光を照射するので、膜残りが発生する可能性が高い箇所の標高の実測値を容易に検出することができ、研磨残りの検査を高速に行なうことが可能となる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態におけるシミュレーション装置の構成例を示すブロック図である。このシミュレーション装置は、コンピュータ本体１、ディスプレイ装置２、ＦＤ（Flexible Disk）４が装着されるＦＤドライブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ（Compact Disc-Read Only Memory）８が装着されるＣＤ−ＲＯＭ装置７、およびネットワーク通信装置９を含む。シミュレーションプログラムは、ＦＤ４またはＣＤ−ＲＯＭ８等の記録媒体によって供給される。シミュレーションプログラムがコンピュータ本体１によって実行されることによって、半導体チップのＣＭＰ研磨後の標高分布のシミュレーションが行なわれる。また、シミュレーションプログラムは他のコンピュータより通信回線を経由し、コンピュータ本体１に供給されてもよい。
【００１４】
また、コンピュータ本体１は、ＣＰＵ１０、ＲＯＭ（Read Only Memory）１１、ＲＡＭ（Random Access Memory）１２およびハードディスク１３を含む。ＣＰＵ１０は、ディスプレイ装置２、ＦＤドライブ３、キーボード５、マウス６、ＣＤ−ＲＯＭ装置７、ネットワーク通信装置９、ＲＯＭ１１、ＲＡＭ１２またはハードディスク１３との間でデータを入出力しながら処理を行う。ＦＤ４またはＣＤ−ＲＯＭ８に記録されたシミュレーションプログラムは、ＣＰＵ１０によりＦＤドライブ３またはＣＤ−ＲＯＭ装置７を介してハードディスク１３に格納される。ＣＰＵ１０は、ハードディスク１３から適宜シミュレーションプログラムをＲＡＭ１２にロードして実行することによって、半導体チップのＣＭＰ研磨後の標高分布のシミュレーションが行なわれる。
【００１５】
図２は、本発明の実施の形態におけるシミュレーション装置の機能的構成を示すブロック図である。このシミュレーション装置は、多層配線構造における各層の膜種を設定する膜種設定部２１と、デポ（成膜）形状を考慮して凸部占有率を算出する凸部占有率算出部２２と、ＣＭＰ研磨後の標高分布を算出する標高分布算出部２３と、標高分布算出部２３による算出結果を出力する計算結果出力部２４とを含む。
【００１６】
図３は、本発明の実施の形態におけるシミュレーション装置によってシミュレーションが行なわれる多層配線構造の半導体チップの一例を示す図である。この半導体チップは４層の配線構造を有しており、第１層目直下の層は、Ｓｉ基板（Ｓｉ−ｓｕｂ）およびＳＴＩ（Shallow Trench Isolation）などの上に設けられたＢＰ−ＴＥＯＳ（Boron Phosphor-Tetra Ethyl Ortho Silicate）酸化膜、Ｗプラグなどによって構成される。
【００１７】
第２層目直下の層は、Ａｌ配線（１ＡＬ）、ＬＳ−ＴＥＯＳ酸化膜、ＦＳＧ（Fluorinated Silicate Glass）膜、Ｗプラグなどによって構成される。
【００１８】
第３層目直下の層は、Ａｌ配線（２ＡＬ）、ＬＳ−ＴＥＯＳ酸化膜、ＦＳＧ膜、Ｗプラグなどによって構成される。
【００１９】
第４層目直下の層は、ＡＬ配線（３ＡＬ）、ＬＳ−ＴＥＯＳ酸化膜、ＦＳＧ膜、Ｗプラグなどによって構成される。
【００２０】
膜種設定部２１は、Ｋ（１≦Ｋ）層目の研磨後標高分布を算出する際、Ｋ層目直下に設けられる膜の膜種を設定する。たとえば、図３に示す多層配線構造の２層目のシミュレーションを行なう場合、２層目直下にはＬＳ−ＴＥＯＳ酸化膜およびＦＳＧ膜が設けられるため、膜種設定部２１はこれらの膜種を設定する。なお、各層の膜種は予めＲＡＭ１２に格納されており、膜種設定部２１はＲＡＭ１２から対応する層の膜種を読出す。
【００２１】
凸部占有率算出部２２は、Ｋ層目直下のマスクデータに基づいて研磨対象層（Ｋ層）の凸部占有率を算出する際、シミュレーション対象の領域をメッシュに分割し、デポ形状を考慮して各メッシュの研磨対象層における標高を算出する。そして、算出された各メッシュの研磨対象層における標高から凸部占有率を算出する。なお、各層のマスクデータは予めＲＡＭ１２に格納されており、凸部占有率算出部２２はＲＡＭ１２から対応する層のマスクデータを読出す。
【００２２】
標高分布算出部２３は、プレストン式を用い、（Ｋ−１）層目の標高分布と、凸部占有率算出部２２によって算出された凸部占有率とから研磨後標高分布を算出する。なお、ｋを研磨状態によって定まる比例定数、Ｐを加工圧力、ｖを工具と被加工物との間の相対速度、ｔを研磨時間とすると、プレストン式によって求められる除去量Ｍは、次式の通りとなる。なお、比例定数ｋは、被加工物の膜種によって異なる値が用いられ、被加工物がＷプラグである場合にも異なる値が用いられる。
【００２３】
Ｍ＝ｋＰｖｔ    ・・・（１）
計算結果出力部２４は、標高分布算出部２３によって算出された研磨後標高分布を取得して出力する。
【００２４】
図４は、本発明の実施の形態におけるシミュレーション装置の処理手順を説明するためのフローチャートである。まず、シミュレーション対象の半導体チップが何層によって構成されるかが判定される（Ｓ１１）。半導体チップの層数Ｎが１、すなわち単一層の半導体チップであれば（Ｓ１１，Ｎ＝１）、膜種設定部２１はシミュレーション対象の膜種をＲＡＭ１２から読出して設定する（Ｓ１２）。
【００２５】
次に、凸部占有率算出部２２は、シミュレーション対象の領域をメッシュに分割し、１層目直下のマスクデータをＲＡＭ１２から読出し、このマスクデータに基づいて、デポ形状を考慮しながらメッシュ（ｉｘ，ｉｙ）における膜厚Ｔ（ｉｘ，ｉｙ）を算出する。そして、膜厚Ｔ（ｉｘ，ｉｙ）の最大値をＴｍａｘとし、ρ（ｉｘ，ｉｙ）＝Ｔ（ｉｘ，ｉｙ）／Ｔｍａｘを算出する。そして、ρ（ｉｘ，ｉｙ）を応力応答関数で平均化することによって、凸部占有率を算出する（Ｓ１３）。
【００２６】
次に、標高分布算出部２３は、プレストン式（１）を用いて、凸部占有率算出部２２によって算出された凸部占有率からＣＭＰ研磨後の標高分布を算出する（Ｓ１４）。そして、計算結果出力部２４は、標高分布算出部２３によって算出された研磨後の標高分布を出力する（Ｓ１５）。
【００２７】
また、半導体チップの層数Ｎが１よりも大きければ（Ｓ１１，Ｎ＞１）、シミュレーション対象が何層目であるかを示す変数Ｋに１を代入し、ステップＳ１７〜Ｓ２０の処理を変数Ｋをインクリメントしながら行ない、Ｋ＝Ｎとなるまで処理を繰返す。
【００２８】
ステップＳ１７において、膜種設定部２１はシミュレーション対象であるＫ層目直下の膜の膜種をＲＡＭ１２から読出して設定する（Ｓ１７）。
【００２９】
次に、凸部占有率算出部２２は、シミュレーション対象の領域をメッシュに分割し、Ｋ層目直下のマスクデータをＲＡＭ１２から読出し、このマスクデータに基づいて、デポ形状を考慮しながらメッシュ（ｉｘ，ｉｙ）における膜厚Ｔ（ｉｘ，ｉｙ）を算出する。そして、ＲＡＭ１２に格納されている、すでに算出された下層の標高（Ｋ−１層目の標高）であるＴＬ（ｉｘ，ｉｙ）を読出し、研磨対象層の標高Ｔ０（ｉｘ，ｉｙ）を次式によって算出する。
【００３０】
Ｔ０（ｉｘ，ｉｙ）＝ＴＬ（ｉｘ，ｉｙ）＋Ｔ（ｉｘ，ｉｙ）    ・・・（２）
そして、各メッシュの標高Ｔ０（ｉｘ，ｉｙ）の最大値をＴｍａｘとし、ρ（ｉｘ，ｉｙ）＝Ｔ０（ｉｘ，ｉｙ）／Ｔｍａｘを算出する。そして、ρ（ｉｘ，ｉｙ）を応力応答関数で平均化することによって、凸部占有率を算出する（Ｓ１８）。
【００３１】
次に、Ｋが１でなければ、標高分布算出部２３は、プレストン式（１）を用いて、凸部占有率算出部２２によって算出されたＫ−１層の標高分布とＫ層目の凸部占有率とからＣＭＰ研磨後の標高分布を算出し、ＲＡＭ１２にこの標高分布を格納する（Ｓ１９）。また、Ｋが１であれば、標高分布算出部２３は、プレストン式（１）を用いて、凸部占有率算出部２２によって算出された１層目の凸部占有率からＣＭＰ研磨後の標高分布を算出し、ＲＡＭ１２にこの標高分布を格納する（Ｓ２０）。
【００３２】
ステップＳ１７〜Ｓ２０の処理をＫ＝Ｎとなるまで繰返した後、計算結果出力部２４は、標高分布算出部２３によって算出されたＫ層目の研磨後の標高分布を出力する（Ｓ１５）。
【００３３】
図５は、標高の実測値と本発明の実施の形態におけるシミュレーション装置によって算出された標高とを示す図である。図５においては、横軸のＤａｔａ  Ｎｏ．はメッシュに対応するデータの番号を示しており、標高の実測値を実線で表し、下層の段差を考慮せずに算出した場合の２層目の標高を点線で表し、下層である１層目の段差を考慮して算出した２層目の標高を一点鎖線で表している。
【００３４】
図５から分かるように、１層目の段差を考慮して２層目の標高を算出した場合の方が、１層目の段差を考慮せずに２層目の標高を算出した場合よりも、半導体チップの標高の実測値に近い。
【００３５】
以上説明したように、本実施の形態におけるシミュレーション装置によれば、すでに算出されている下層の標高を考慮してシミュレーション対象の層の標高を算出するようにしたので、多層配線構造の半導体チップの研磨後標高分布を容易に算出することが可能となった。
【００３６】
また、すでに算出されている下層の標高を考慮してシミュレーション対象の層の標高を算出するようにしたので、下層の標高を考慮せずにシミュレーション対象の層の標高を算出した場合と比較して、シミュレーション精度を向上させることが可能となった。
【００３７】
（第２の実施の形態）
図６は、本発明の第２の実施の形態における検査装置の概略構成を示す図である。この検査装置は、第１の実施の形態において説明したＣＭＰシミュレーション装置２０と、ＵＶ光を照射する光照射器４１と、ウェハ３５からのＵＶ光の反射光の向きを変えるミラー４２と、ミラー４２からの光を分光する回折格子４３と、回折格子４３によって分光された光を検出する検出器４４とを含む。
【００３８】
コンピュータ３１は、ユーザが半導体装置の設計を行なう際に使用され、その半導体装置の設計情報３２がコンピュータ３３に与えられる。コンピュータ３３（ＣＭＰシミュレーション装置２０）は、図１に示すシミュレーション装置と同等の機能を有しており、第１の実施の形態において説明したシミュレーションを行ない、研磨後標高分布を出力する。そして、コンピュータ３３は、研磨後標高分布を参照して、標高が最も低くなる位置情報を計測位置３４として図示しない計測装置に与える。
【００３９】
計測装置は、ウェハ３５が載置されるステージを移動させる機能を有しており、光照射器４１からのＵＶ光が計測位置３４に照射されるようにステージを移動させる。
【００４０】
光照射器４１からのＵＶ光が計測位置に照射されると、その反射光がミラー４２を介して回折格子４３に照射される。検出器４４は、回折格子４３によって分光された光を検出し、計測装置がその検出結果を用いて計測位置３４における標高の実測値を求める。
【００４１】
多層配線構造の半導体チップに埋め込み膜を形成した後、ＣＭＰ研磨を行なう場合、局所的に窪んだ箇所などがあると研磨ばらつきに起因する研磨不足が発生する。このとき、ウェハ３５表面の埋め込み膜を除去しきれず、配線間でショートを起こしたりする。
【００４２】
本実施の形態においては、ＣＭＰシミュレーション装置２０による研磨後の標高分布からプラグの埋め込み膜などの窪みが発生しそうな計測位置３４を特定し、検出器４４によってその計測位置３４における反射強度を検出して実測値を求めることにより、膜残りの有無を判定する。
【００４３】
なお、本実施の形態においては、算出された研磨後の標高が最も低くなる位置情報を計測位置３４としたが、標高が低い複数の箇所の位置情報を計測位置３４とし、研磨残りが発生しそうな複数箇所を検査するようにしてもよい。
【００４４】
以上説明したように、本実施の形態における検査装置によれば、第１の実施の形態において説明したシミュレーション装置によって算出されたＣＭＰ研磨後の標高分布から研磨残りが発生しそうな箇所を特定し、研磨残りの検査を行なうようにしたので、研磨残りの検査を高速に行なうことが可能となった。
【００４５】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態におけるシミュレーション装置の構成例を示すブロック図である。
【図２】本発明の実施の形態におけるシミュレーション装置の機能的構成を示すブロック図である。
【図３】本発明の実施の形態におけるシミュレーション装置によってシミュレーションが行なわれる多層配線構造の半導体チップの一例を示す図である。
【図４】本発明の実施の形態におけるシミュレーション装置の処理手順を説明するためのフローチャートである。
【図５】標高の実測値と本発明の実施の形態におけるシミュレーション装置によって算出された標高とを示す図である。
【図６】本発明の第２の実施の形態における検査装置の概略構成を示す図である。
【符号の説明】
【００４７】
１  コンピュータ本体、２  ディスプレイ装置、３  ＦＤドライブ、４  ＦＤ、５  キーボード、６  マウス、７  ＣＤ−ＲＯＭ装置、８  ＣＤ−ＲＯＭ、９  ネットワーク通信装置、１０  ＣＰＵ、１１  ＲＯＭ、１２  ＲＡＭ、１３  ハードディスク、２０  ＣＭＰシミュレーション装置、２１  膜種設定部、２２  凸部占有率算出部、２３  標高分布算出部、２４  計算結果出力部、３１，３３  コンピュータ、３２  設計情報、３４  計測位置、３５  ウェハ、４１  光照射器、４２  ミラー、４３  回折格子、４４  検出器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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