(57)【要約】【課題】  耐圧の確保及び信頼性の高い半導体リレー用の半導体装置を提供する。【解決手段】  絶縁膜１３分離の活性層１４、１５を有するＳＯＩ基板１１と、活性層１５表面に形成され、絶縁膜１８分離された複数の受光素子のアノードとカソードとが、配線層３１により接続された受光素子アレイ６と、活性層１４表面に形成され、絶縁膜１８分離され、ソース領域２４、ドレイン領域２０、及び両領域２０、２４間にゲート電極２６を有し、絶縁膜１８を跨ぐ配線層３２を介して、受光素子アレイ６のアノード及びカソードが、それぞれ、ゲート電極２６及びソース領域２４に、ソース領域２４が互いに、ドレイン領域２０が外部接続端子８に接続されたＭＯＳ素子５と、ＭＯＳ素子５のソース領域２４とドレイン領域２０との間の絶縁膜２９の中に抵抗体２７とを備えている。【選択図】  図２
2008010777.tif 000002
【特許請求の範囲】
【請求項１】
第１の絶縁膜で分離された活性層を有するＳＯＩ基板と、
前記活性層の表面に形成され、前記活性層の表面から垂直方向に伸びた第２の絶縁膜により分離された複数の隣接する受光素子のアノードとカソードとが、第１の配線層によりそれぞれ接続されて形成された受光素子アレイと、
前記第２の絶縁膜により分離された前記活性層中に形成されたソース領域及びドレイン領域、並びに、前記ソース領域と前記ドレイン領域との間の前記活性層の表面上方に第３の絶縁膜を介して形成されたゲート電極を有し、前記第２の絶縁膜を跨ぐ第２の配線層を介して、前記受光素子アレイの前記アノードが前記ゲート電極に接続され、前記受光素子アレイの前記カソードが前記ソース領域に接続され、前記ドレイン領域が外部接続端子に接続されるＭＯＳ素子と、
前記ＭＯＳ素子の前記ソース領域と前記ドレイン領域との間の前記第３の絶縁膜の中に形成された抵抗体と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記ＭＯＳ素子は、半円を直線で繋いだトラック形状を内側の境界として幅を有する前記ソース領域及び前記ドレイン領域の一方、及び、前記トラック形状の中心部にある前記ソース領域及び前記ドレイン領域の他方を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗体は、渦巻状をなして、前記第２の配線層より前記活性層側に配置されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の絶縁膜は、膜厚が３μｍ乃至それ以上、及び、前記活性層は、不純物濃度が１０１４〜１０１５ｃｍ−３程度乃至それ以下で、膜厚が１５μｍ乃至それ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
発光素子と、
第１の絶縁膜で分離された活性層を有するＳＯＩ基板と、前記活性層の表面に形成され、前記活性層の表面から垂直方向に伸びた第２の絶縁膜により分離された複数の隣接する受光素子のアノードとカソードとが、第１の配線層によりそれぞれ接続されて形成された受光素子アレイと、前記第２の絶縁膜により分離された前記活性層中に形成されたソース領域及びドレイン領域、並びに、前記ソース領域と前記ドレイン領域との間の前記活性層の表面上方に第３の絶縁膜を介して形成されたゲート電極を有し、前記第２の絶縁膜を跨ぐ第２の配線層を介して、前記受光素子アレイの前記アノードが前記ゲート電極に接続され、前記受光素子アレイの前記カソードが前記ソース領域に接続され、前記ドレイン領域が外部接続端子に接続されるＭＯＳ素子と、前記ＭＯＳ素子の前記ソース領域と前記ドレイン領域との間の前記第３の絶縁膜の中に形成された抵抗体とを備えている半導体装置と、
を具備したこと特徴とする半導体リレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこの半導体装置を用いた半導体リレーに関する。
【背景技術】
【０００２】
半導体リレーは、無接点であるため長寿命化が可能であり、様々な機器に使用されている。ＦＡ機器、計測機器、通信機器等に使用されることが多いが、最近、車載用等も含めて、高耐圧対応の半導体リレーの需要が伸びて、耐圧特性の向上やコストの低減がますます望まれている。
【０００３】
しかし、出力用のパワーＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＭＯＳ素子）の耐圧の向上は難しさを伴う。また、半導体リレーは、ＬＥＤ等の発光素子、光起電力素子である受光素子が直列接続された受光素子アレイ、ＭＯＳ素子のゲートの残留電荷を放電して高速にターンオフするための制御回路、信号の双方向性を確保するための２個のＭＯＳ素子を主な構成要素としている。半導体リレーは、これらの構成要素を組み合わせて、１つのパッケージに実装されるが、部品が多いと、組立時間が掛かる上に、組立精度や接続強度の確保が難しくなり、組立歩留まりの低下が見られる。
【０００４】
そこで、発光素子（ＬＥＤ、Light Emitting Diode）を除いた、受光素子アレイ、制御回路、及びＭＯＳ素子において、誘電体分離された基板の周辺部分に形成された４個のＭＯＳ素子（二重拡散電界効果型トランジスタ）を直列接続し、基板の中央部分に発光素子の出力光を受光するＭＯＳ素子と同数の受光素子アレイ（電圧出力型フォトダイオードアレイ）を形成し、ＭＯＳ素子に隣接する受光素子アレイ及び制御回路（シャント抵抗）をそれぞれＭＯＳ素子のソース・ゲート間に並列に接続した誘電体分離の半導体装置（チップ）が開示されている（例えば、特許文献１参照。）。更に詳細には、この半導体装置は、貼り合わせて形成されたウェハ（熱酸化膜厚が３μｍ程度、ＭＯＳ素子形成側の比抵抗が１００Ω・ｃｍ）を使用して、１チップ化されているが、個々のＭＯＳ素子間はボンディングワイヤで接続されている。
【０００５】
開示された半導体装置は、絶縁膜（熱酸化膜）の厚さ３μｍ程度、活性層の比抵抗が１００Ω・ｃｍで耐圧を得ようとしているが、必ずしも、この条件だけでは、必要な耐圧を得ることができないという問題がある。また、個々のＭＯＳ素子間は、ボンディングワイヤで接続されるために、組立工程が煩わしく、信頼性が乏しいという問題がある。
【特許文献１】特開２００５−２５２９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、耐圧の確保及び信頼性の高い半導体装置及びこの半導体装置を用いた半導体リレーを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、第１の絶縁膜で分離された活性層を有するＳＯＩ基板と、前記活性層の表面に形成され、前記活性層の表面から垂直方向に伸びた第２の絶縁膜により分離された複数の隣接する受光素子のアノードとカソードとが、第１の配線層によりそれぞれ接続されて形成された受光素子アレイと、前記第２の絶縁膜により分離された前記活性層中に形成されたソース領域及びドレイン領域、並びに、前記ソース領域と前記ドレイン領域との間の前記活性層の表面上方に第３の絶縁膜を介して形成されたゲート電極を有し、前記第２の絶縁膜を跨ぐ第２の配線層を介して、前記受光素子アレイの前記アノードが前記ゲート電極に接続され、前記受光素子アレイの前記カソードが前記ソース領域に接続され、前記ドレイン領域が外部接続端子に接続されるＭＯＳ素子と、前記ＭＯＳ素子の前記ソース領域と前記ドレイン領域との間の前記第３の絶縁膜の中に形成された抵抗体とを備えていることを特徴とする。
【０００８】
また、本発明の別態様の半導体リレーは、発光素子と、第１の絶縁膜で分離された活性層を有するＳＯＩ基板と、前記活性層の表面に形成され、前記活性層の表面から垂直方向に伸びた第２の絶縁膜により分離された複数の隣接する受光素子のアノードとカソードとが、第１の配線層によりそれぞれ接続されて形成された受光素子アレイと、前記第２の絶縁膜により分離された前記活性層中に形成されたソース領域及びドレイン領域、並びに、前記ソース領域と前記ドレイン領域との間の前記活性層の表面上方に第３の絶縁膜を介して形成されたゲート電極を有し、前記第２の絶縁膜を跨ぐ第２の配線層を介して、前記受光素子アレイの前記アノードが前記ゲート電極に接続され、前記受光素子アレイの前記カソードが前記ソース領域に接続され、前記ドレイン領域が外部接続端子に接続されるＭＯＳ素子と、前記ＭＯＳ素子の前記ソース領域と前記ドレイン領域との間の前記第３の絶縁膜の中に形成された抵抗体とを備えている半導体装置とを具備したこと特徴とする。
【発明の効果】
【０００９】
本発明によれば、耐圧の確保及び信頼性の高い半導体装置及びこの半導体装置を用いた半導体リレーを提供すことが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体装置及びこの半導体装置を用いた半導体リレーにおいて、ＭＯＳ素子及び受光素子アレイは、支持基板とデバイス形成層（活性層という）を絶縁膜で分離したＳＯＩ（Silicon on Insulator）基板上に、モノリシックに形成される時、絶縁膜厚が３．０μｍ以上、不純物濃度が１０１４〜１０１５ｃｍ−３程度での耐圧と活性層厚との関係、及び、十分な光が吸収されるための活性層厚等に関する知見に基づいて形成されたものである。
【００１２】
図５に示すように、横軸に活性層の膜厚、縦軸に耐圧を取り、活性層の不純物濃度が１０１４〜１０１５ｃｍ−３程度の場合、膜厚１５μｍで耐圧約６００Ｖ、膜厚３０μｍで耐圧約８００Ｖとなり、外挿すると、膜厚約１０μｍで耐圧約５００Ｖであることが分かる。
【００１３】
また、図６に示すように、横軸に活性層厚（μｍ）を取り、縦軸に入射光に対する吸収光の割合、すなわち、光吸収率（％）を示すと、発光素子の発光波長λ＝８５０ｎｍにおいて、膜厚１５μｍで受光素子の吸収率が約６３％と算出される。可視光から近赤外の発光波長においても、活性層厚に対する光の吸収率は、同様な傾向にある。
【００１４】
本発明の実施例を、図１乃至図４を参照しながら説明する。図１は半導体リレーの電気的接続を示す等価回路図である。図２は半導体リレーに用いられる半導体装置の構成要素の配置及びこれらの電気的接続を太い実線で模式的に示すもので、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＸＸ線に沿った断面図である。図３は半導体装置の構成要素であるＭＯＳ素子の構成を模式的に示すもので、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＹＹ線に沿った断面図ある。図４は半導体リレーの構造を模式的に示す断面図である。
【００１５】
図１に示すように、半導体リレー１は、２個のＭＯＳ素子５、受光素子アレイ６、及び制御回路７等で構成される半導体装置２と、ＬＥＤ等の発光素子１０を有する発光装置３とで構成され、半導体装置２と発光装置３とは、電気的に分離されて、発光素子１０からの光を介して接続されている。
【００１６】
発光素子１０は、例えば、波長約８５０μｍの赤外光を発光するＬＥＤである。発光素子１０のアノードＡ及びカソードＣは、発光素子用端子４３にそれぞれ接続されている。
【００１７】
半導体装置２は、光起電力素子である受光素子が、複数個、例えば、１２個、直列に接続された受光素子アレイ６を有している。この受光素子アレイ６には、ＭＯＳ素子５のゲートの残留電荷を放電して高速にターンオフするための制御回路７が形成されて、受光素子アレイ６のアノードＡ及びカソードＣとそれぞれ接続されている。受光素子アレイ６のアノードＡは、ＭＯＳ素子５のそれぞれのゲートＧに、受光素子アレイ６のカソードＣは、制御回路７を介して、ＭＯＳ素子５のそれぞれのソースＳに接続されている。ＭＯＳ素子５のそれぞれのドレインＤは、信号端子４１に接続されている。
【００１８】
図２に示すように、半導体装置２は、支持基板１２と活性層１４、１５を第１の絶縁膜である絶縁膜１３で分離されたＳＯＩ構造をなすＳＯＩ基板１１と、活性層１４、１５の表面に、第２の絶縁膜である絶縁膜１８により分離された高耐圧の２個のＭＯＳ素子５、及び、絶縁膜１８により分離された受光素子アレイ６と、制御回路７とを有している。ＭＯＳ素子５は、横型パワーＭＯＳトランジスタである。
【００１９】
ＳＯＩ基板１１は、例えば、支持基板１２がシリコン結晶、絶縁膜１３が膜厚３μｍ程度乃至それ以上の酸化膜、活性層１４、１５がシリコン結晶で構成されている。ＭＯＳ素子５と受光素子アレイ６とは、活性層１４、１５の間に設けられた溝１７中の絶縁膜１８によって分離され、ＭＯＳ素子５及び受光素子アレイ６と支持基板１２とは、ＳＯＩ基板１１の絶縁膜１３によって分離されている。高耐圧のＭＯＳ素子５の耐圧を、例えば、６００Ｖとして、活性層１４は、不純物濃度が１０１４〜１０１５ｃｍ−３程度のｎ−型、膜厚約１６μｍに形成されている。なお、絶縁膜１８は、例えば、ＲＩＥ（Reactive Ion Etching）法で、活性層１４を表面にほぼ垂直に異方性エッチングして、溝１７を形成した後、ＣＶＤ（Chemical Vapor Deposition）法により、酸化シリコン膜を堆積することにより形成される。
【００２０】
図２（ａ）に示すように、それぞれのＭＯＳ素子５は、受光素子アレイ６を中間に挟んで、平面周囲を絶縁膜１８により分離されて、半導体装置２の一方向の両側部に配置されている。図３にも示すように、ＭＯＳ素子５は、半円を直線で繋いだトラック形状を内側及び外側の境界として一定の幅を有するｐ＋型のウェル領域２２、ウェル領域２２の中の内側寄りに形成された同形状のｎ＋型のソース領域２４、及び、トラック形状の中心部にある外側境界を同形状とするｎ＋型のドレイン領域２０を有している。ＭＯＳ素子５のゲート電極２６は、ゲート絶縁膜として機能する第３の絶縁膜である絶縁膜２９を介して、ウェル領域２２の上部に配置され、平面的には、ウェル領域２２の内側の境界線及びソース領域２２の内側の境界線を、ほぼ両側の境界線とするトラック形状をなして形成されている。
【００２１】
図２、図３に示すように、ゲート電極２６の内側且つドレイン領域２０の上部外側の絶縁膜２９の中に、トラック形状に沿うように、一定幅の渦巻状をなす電界緩和用の抵抗体２７が配置されている。抵抗体２７は、外から活性層１４等に及ぼす電界分布の影響を抑制するためである。抵抗体２７の外側の端部はソース領域２４及びウェル領域２２に、コンタクト部（図３の破線部）を介して接続され、内側の端部はドレイン領域２０に接続されている。なお、抵抗体２７は、ソース領域２４とドレイン領域２０との間で、約４周しているが、ソース領域２４とドレイン領域２０との距離、抵抗体２７の幅等により、より適する周回数を選択することが可能である。抵抗体２７は、例えば、多結晶シリコンで形成され、ソース領域２４とドレイン領域２０との間の電流が無視できる程度に大きな抵抗値を有している。
【００２２】
図２に示すように、受光素子アレイ６は、半導体基板１１の表面の一方向の中央部、一方向に垂直な方向の側部に寄せた位置に、平面周囲を絶縁膜１８により分離されている。受光素子アレイ６は、例えば、絶縁膜１８で分離された１２個の受光素子のアノードとカソードが、順次、第１の配線層である配線層３１を介して直列に接続されている。受光素子アレイ６の端部のアノードは、第２の配線層である配線層３２を介して、ＭＯＳ素子５のゲート電極２６及び制御回路７に接続され、端部のカソードは、配線層３２を介して、制御回路７に接続され、制御回路７は、ＭＯＳ素子５のそれぞれのソース領域２４に接続されている。
【００２３】
受光素子アレイ６の活性層１５は、不純物濃度が１０１４〜１０１５ｃｍ−３程度のｎ−層、膜厚約１６μｍに形成されている。例えば、ｎ型の活性層１５の一部表面側にｐ型拡散層２３が形成され、それぞれ、表面のカソードコンタクト及びアノードコンタクト（図示略）から配線層３１、３２に接続される。配線層３１、３２は、受光素子アレイ６の個々の受光素子を分離する絶縁膜１８を跨いで形成される。
【００２４】
図２、図３に示すように、ドレイン領域２０と接続する配線層３２は、渦巻状の抵抗体２７の上部を越えて、外部接続端子８に接続されている。ＭＯＳ素子５、受光素子アレイ６、制御回路７、及び外部接続端子８等を接続する配線層３１と配線層３２は、同一の配線層であっても差し支えない。
【００２５】
上述したように、半導体装置２は、膜厚約３μｍの絶縁膜１３で分離され、不純物濃度が１０１４〜１０１５ｃｍ−３程度、膜厚約１６μｍの活性層１４、１５を有するＳＯＩ基板１１と、活性層１５表面に形成され、絶縁膜１８分離された複数の受光素子のアノードとカソードとが、配線層３１により接続された受光素子アレイ６と、活性層１４表面に形成され、絶縁膜１８分離され、ソース領域２４、ドレイン領域２０、及び両領域２０、２４間にゲート電極２６を有し、絶縁膜１８を跨ぐ配線層３２を介して、受光素子アレイ６のアノード及びカソードが、それぞれ、ゲート電極２６及びソース領域２４に接続され、ソース領域２４が互いに接続され、ドレイン領域２０が外部接続端子８に接続されたＭＯＳ素子５と、ＭＯＳ素子５の異なる電位差を有する領域上を通過する配線層３２と活性層１４との間の絶縁膜２９の中に抵抗体２７とを有している。
【００２６】
その結果、受光素子アレイ６は、ＭＯＳ素子５を駆動するのに必要十分な起電力を有する。そして、ＭＯＳ素子５は、配線層３２により生じる電位勾配が、抵抗体２７により、徐々に、段階的に下げられるので、ドレイン領域２０とボンディングパッド８を接続する高圧の配線層３２の影響が抑制され、ＭＯＳ素子５はドレインとソースとの間の耐圧６００Ｖを確保できる。
【００２７】
また、半導体装置２は、モノリシックに形成された高耐圧のＭＯＳ素子５、受光素子アレイ６、及び制御回路７の間を配線層３２により接続されているので、ＭＯＳ素子５同士をボンディングワイヤで接続する必要はない。
【００２８】
次に、上述した半導体装置２を実装した半導体リレー１について説明する。図４に示すように、半導体リレー１は、高耐圧のＭＯＳ素子５、受光素子アレイ６、及び制御回路７をモノリシックに形成された半導体装置２と発光素子１０とが相対向する位置に配置されている。発光素子１０は、半導体リレー１の底面（実装面）方向に向け発光するように、例えば、リードフレームからなるベッド５２に固定されている。発光素子１０のアノード及びカソードの一方は、ベッド５２を介して、発光素子用端子４３に接続され、アノード及びカソードの他方は、ボンディングワイヤ５５を介して、発光素子用端子４３に接続されている。半導体装置２は、受光素子アレイ６が発光素子１０を向くように、裏面を、例えば、リードフレームからなるベッド５１に固定されている。ＭＯＳ素子５のそれぞれの外部接続端子８は、ボンディングワイヤ５５を介して、信号端子４１に接続されている。
【００２９】
半導体リレー１は、相対向配置された半導体装置２と発光素子１０との間に、発光素子１０の発光波長を透過し且つ電気的な絶縁性の高い透明樹脂５７、例えば、シリコーン系樹脂またはエポキシ系樹脂が充填されて、発光素子１０と受光素子アレイ６との光結合、及び、発光素子１０と半導体装置２との電気的絶縁が確保されている。信号端子４１及び発光素子用端子４３の一部、ベッド５１、ボンディングワイヤ５５、及び透明樹脂５７等は、不透明なモールド樹脂５９で封止され、互いに固定されている。信号端子４１及び発光素子用端子４３は、モールド樹脂５９から、ガルウィング形に折り曲げられて露出しているが、他の形状、例えば、ＤＩＰ（Dual In-line package）等の挿入型形状、その他であっても差し支えない。
【００３０】
半導体リレー１の組立は、周知の半導体リレーの組立と同様な方法により組立てられ、半導体リレー１となる。なお、半導体装置２は、ＭＯＳ素子５、受光素子アレイ６、及び制御回路７の間を配線層３２により接続されているので、ＭＯＳ素子５同士をボンディングワイヤで接続する工程を必要としない。その結果、半導体装置の表面上にボンディングワイヤが張り出すことがなく、組立時の取り扱いが簡単である。
【００３１】
半導体リレー１は、特性的には、上述の半導体装置２の特性を有している。すなわち、半導体リレー１は、発光素子１０の発光を受けて、受光素子アレイ６は十分な起電力でＭＯＳ素子５を駆動することができ、ＭＯＳ素子５は６００Ｖの信号を取り扱うことが可能となる。また、半導体リレー１は、部品点数が抑制され、ボンディングワイヤ数が抑制されているので、組立後のボンディングワイヤの周囲に発生する温度や湿気等による影響が低減され、より信頼性の高い製品とすることが可能となる。
【００３２】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができる。
【００３３】
例えば、実施例では、活性層がｎ型の例を示したが、活性層がｐ型であっても、逆導電型のＭＯＳ素子及び受光素子を形成でき、同様の高耐圧の半導体装置とすることが可能である。
【００３４】
また、実施例では、耐圧６００Ｖを求めて、ＳＯＩ基板の活性層厚を約１６μｍとする半導体装置の例を示したが、所望の耐圧に合わせて、例えば、耐圧５００Ｖであれば、活性層厚を約１０μｍ、耐圧８００Ｖであれば、活性層厚を約３０μｍとすることが可能である。また、実施例では、ＳＯＩ基板の活性層下の絶縁膜厚は固定されていたが、絶縁膜厚をパラメータとして、活性層の耐圧をより適するものにすることは可能である。
【００３５】
また、実施例では、ＭＯＳ素子の電界緩和用の抵抗体の一端がソース領域に接続され、他端がドレイン領域に接続される例を示したが、電界緩和用の抵抗体は、絶縁膜の中に配置された浮遊電位とすることが可能である。抵抗体の形状は、渦巻状の他に、１枚の板状や複数からなる短冊状等であっても差し支えない。
【００３６】
また、実施例では、前記ＭＯＳ素子は、トラック形状の外側にソース領域、中心部にドレイン領域を配置されているが、トラック形状の外側にドレイン領域、中心部にソース領域を配置されることは可能である。
【００３７】
また、実施例では、受光素子アレイは１２個の受光素子が直列に接続されて構成される例を示したが、所望の電圧を得るために接続される受光素子の個数を増減することが可能である。
【００３８】
また、実施例では、発光素子と受光素子アレイを対向させて光結合を達成したが、発光素子からの光を反射させて受光素子アレイに入射させる反射型の光結合であっても、その他の光結合であっても差し支えない。
【００３９】
また、実施例では、赤外光を発光するＬＥＤを使用する例を示したが、波長が比較的短い赤色光あるいは他の光でも差し支えなく、また、光源はＬＥＤに限らず、ＬＤ（Laser Diode）等の他の光源であっても差し支えない。
【００４０】
本発明は、以下の付記に記載されるような構成が考えられる。  
（付記１）  第１の絶縁膜で分離された活性層を有するＳＯＩ基板と、前記活性層の表面に形成され、前記活性層の表面から垂直方向に伸びた第２の絶縁膜により分離された複数の隣接する受光素子のアノードとカソードとが、第１の配線層によりそれぞれ接続されて形成された受光素子アレイと、前記第２の絶縁膜により分離された前記活性層中に形成されたソース領域及びドレイン領域、並びに、前記ソース領域と前記ドレイン領域との間の前記活性層の表面上方に第３の絶縁膜を介して形成されたゲート電極を有し、前記第２の絶縁膜を跨ぐ第２の配線層を介して、前記受光素子アレイの前記アノードが前記ゲート電極に接続され、前記受光素子アレイの前記カソードが前記ソース領域に接続され、前記ドレイン領域が外部接続端子に接続されるＭＯＳ素子と、前記ＭＯＳ素子の前記ソース領域と前記ドレイン領域との間の前記第３の絶縁膜の中に形成された抵抗体とを備えている半導体装置。
【００４１】
（付記２）  前記抵抗体は、多結晶シリコンである付記１に記載の半導体装置。
【００４２】
（付記３）  前記抵抗体は、一端が前記ソース領域に接続され、他端がドレイン領域に接続される付記１に記載の半導体装置。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施例に係る半導体リレーの電気的接続を示す等価回路図。
【図２】本発明の実施例に係る半導体リレーに用いられる半導体装置の構成要素の配置及びこれらの電気的接続を太い実線で模式的に示すもので、図２（ａ）は平面図、図２（ｂ）は図２（ａ）のＸＸ線に沿った断面図。
【図３】本発明の実施例に係る半導体装置の構成要素であるＭＯＳ素子の構成を模式的に示すもので、図３（ａ）は平面図、図３（ｂ）は図３（ａ）のＹＹ線に沿った断面図。
【図４】本発明の実施例に係る半導体リレーの構造を模式的に示す断面図。
【図５】本発明の実施例に係る半導体装置の活性層厚と耐圧の関係を示す図。
【図６】本発明の実施例に係る半導体装置の活性層厚と活性層による光吸収率の関係を示す図。
【符号の説明】
【００４４】
１  半導体リレー
２  半導体装置
３  発光装置
５  ＭＯＳ素子
６  受光素子アレイ
７  制御回路
８  外部接続端子
１０  発光素子
１１  ＳＯＩ基板
１２  支持基板
１３、１８、２９  絶縁膜
１４、１５  活性層
１７  溝
２０  ドレイン領域
２２  ウェル領域
２３  ｐ型拡散層
２４  ソース領域
２６  ゲート電極
２７  抵抗体
３１、３２  配線層
４１  信号端子
４３  発光素子用端子
４５  光
５１、５２  ベッド
５５  ボンディングワイヤ
５７  透明樹脂
５９  モールド樹脂
【図１】
2008010777.tif 000003
【図２】
2008010777.tif 000004
【図３】
2008010777.tif 000005
【図４】
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【図５】
2008010777.tif 000007
【図６】
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