(57)【要約】【課題】信号配線と画素電極との静電容量のバラツキによるブロック分れを抑制する。【解決手段】画素電極６２の両側部の端部には、隣接するソース配線５４に重なる張出し部６２a,６２bを設けている。そして、両張出し部６２a,６２bの長さを同じにしている。こうすることによって、画素電極６２と一側に在るソース配線５４aとの間の静電容量および画素電極６２と他側に在るソース配線５４bとの間の静電容量の差は、フォトリソグラフィ工程において各ブロック間に多少のアライメントずれが生じても殆ど変化しない。したがって、上記ブロック分れを防ぐことができる。【選択図】図１
2008123005.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に形成された複数の走査配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記画素電極における両側部の一部が、当該画素電極に隣接した二本の上記信号配線を幅方向に被覆していることを特徴とするアクティブマトリクス型液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、液晶テレビやノートパソコン等に使用されるアクティブマトリクス型液晶表示装置に関する。
【背景技術】
【０００２】
図１２および図１３は、一般的なアクティブマトリクス型液晶表示装置の平面図および断面図を示す。アクティブマトリクス型液晶表示装置は、液晶パネル１,ゲートドライブ回路２,ソースドライブ回路３およびバックライト４によって概略構成される。
【０００３】
さらに、上記液晶パネル１は、アクティブマトリクス基板５,対向基板６,両基板５,６間に挟まれた液晶層７および両基板５,６の外側に密着された偏向板(図示せず)から概略構成される。
【０００４】
上記アクティブマトリクス基板５には、平行に配設された複数の走査配線(図示せず)、絶縁膜８を介して上記走査配線と直交して平行に配設された複数の信号配線９、上記走査配線と信号配線９との各交差位置近傍に配置された薄膜トランジスタ(ＴＦＴ)１０、上記走査配線と信号配線９とによって囲まれた領域に配置された複数の画素電極１１等が形成されている。
【０００５】
図１４は、上記アクティブマトリクス基板５における１画素部分の平面図を示す。画素電極１１は、信号配線９と同じレイヤに形成されているために、信号配線９と所定の距離を保って接触しないように形成されている。ＴＦＴ１０は、３端子素子であり、ゲート電極１２に印加される電圧によってドレイン電極１３とソース電極１４との間の電流の導通が制御される。そして、ゲート電極１２は隣接する走査配線１５に接続され、ソース電極１４は隣接する信号配線９に接続され、ドレイン電極１３は画素電極１１に接続されている。
【０００６】
一方、上記対向基板６には、各画素電極１１に対応する位置に赤,緑,青の配列順にカラーフィルタ１６が形成されている。そして、上記各カラーフィルタ１６,１６の間には、走査配線１５および信号配線９と画素電極１１との間からの光漏れを防ぐ遮光膜であるブラックマトリクス１７が形成されている。さらにこの上層に、透明導電材料からなる対向電極１８が形成されている。尚、ゲートドライブ回路２およびソースドライブ回路３は、夫々液晶パネル１の周囲部に配置された走査配線１５の端子および信号配線９の端子に接続されている。
【０００７】
次に、上記構成を有するアクティブマトリクス型液晶表示装置の駆動方法について説明する。
【０００８】
上記アクティブマトリクス型液晶表示装置の駆動方法においては、ｎ行目の画素配列書き込みを行う場合、ゲートドライブ回路２からｎ行目の走査配線１５nにオン信号(ＴＦＴ１０がオンになる電位：Ｖgh)が入力される。このとき、走査配線１５n以外の走査配線にはオフ信号(ＴＦＴ１０がオフになる電位：Ｖgl)が入力される。したがって、ｎ行目のＴＦＴ１０のみがオンになる。この場合、ソースドライブ回路３から各信号配線９に、ｎ行目の画素(画素電極１１および液晶層７)に充電すべき電圧のソース信号が供給される。
【０００９】
こうして、上記ｎ行目の画素の配列に対する書き込みが終了すると、走査配線１５nにはオフ信号が入力される一方、走査配線１５(n+1)にはオン信号が入力される。以上の動作を繰り返すことによって、全ての画素に任意の電圧値が充電される。画素電極１１と対向電極１８との間の液晶層７は、両電極１１,１８間に印加される電圧によって透過率が変化するため、バックライト４からの光が調整されて任意の画像が表示される。
【００１０】
ところで、層間絶縁膜上に画素電極を設けて、この画素電極と信号配線とを別レイヤーに形成し、画素電極を信号配線上に重ねる構造も提案されている(特開昭６３‐２７９２２８号公報(特許文献１)等)。図１５に、上記画素電極を信号配線上に重ねる構造を有するアクティブマトリクス型液晶表示装置における１画素分の断面図を示す。また、図１６には、図１５に示すアクティブマトリクス基板の平面図を示す。このような構成においては、画素電極２１と信号配線２２とが別レイヤーで形成され、画素電極２１と信号配線２２とに層間絶縁膜２３を介して重なりを持たせて、画素電極２１と信号配線２２との隙間を無くすことができる。そのために、画素電極２１の面積(開口率)を拡大することができ、アクティブマトリクス型液晶表示装置の消費電力を抑えることができるのである。尚、２４はアクティブマトリクス基板、２５はＴＦＴ、２６は液晶層、２７は対向電極、２８は対向基板、２９は走査配線、３０はコンタクトホール、３１は補助容量電極、３２は補助容量配線である。
【００１１】
しかしながら、上述のように画素電極２１を信号配線２２に重ねた構造を採用した場合には、図１４に示すように、画素電極１１が信号配線９と所定の間隔をとる従来の構造に比べて、画素電極２１と信号配線２２との間の静電容量Ｃsdが増大する。その場合には、静電容量Ｃsdの増加に伴って画素の電位がソース信号によって変化し易くなり、シャドーイングと呼ばれる表示特性の劣化が生じる。
【００１２】
以下、このメカニズムを、図１７に示すアクティブマトリクス基板２４の等価回路を用いて説明する。すなわち、走査配線Ｇnにオン信号Ｖghが入力されてＴＦＴ２３がオン状態になると、画素電極Ｐ１には信号配線Ｓ1の電圧Ｖs1が充電される。
【００１３】
次に、上記走査配線Ｇnにオフ信号Ｖglが入力されＴＦＴ２３がオフ状態になると、信号配線Ｓ1には、次の段の画素電極Ｐ2へ書き込む電圧Ｖs1'が供給される。その場合、画素電極Ｐ1の電圧は、静電容量Ｃsd1を介して信号配線Ｓ1の電圧Ｖs1'の影響を受けて変化する。その際における画素電極Ｐ１の電圧をＶp1とすると、
Ｖp1＝Ｖs1−(Ｃsd1(Ｖs1−Ｖs1')＋Ｃsd2(Ｖs2−Ｖs2'))
/(Ｃp＋Ｃsd1＋Ｃsd2)    …（１)
となる。ここで、Ｃpは画素電極の容量(Ｃp＝液晶容量Ｃlc＋補助電極容量Ｃcs)であり、Ｃsd1は信号配線Ｓ1と画素電極Ｐ1との間の静電容量であり、Ｃsd2は信号配線Ｓ2と画素電極Ｐ2との間の静電容量であり、Ｖs1,Ｖs2はｎ列目の走査配線Ｇnがオン状態である場合の信号配線Ｓ1,Ｓ2の電圧であり、Ｖs1',Ｖs2'は(ｎ＋１)列目の走査配線Ｇ(n+1)がオン状態である場合の信号配線Ｓ1,Ｓ2の電圧である。
【００１４】
アクティブマトリクス型液晶表示装置の―般的な駆動方法であるゲートライン反転駆動(１Ｈ反転駆動)では、ゲート１ライン毎にソース信号の極性を反転させる。ここで、隣同士の階調が同じであるとすると、
Ｖs＝Ｖs1＝Ｖs2、Ｖs'＝Ｖs1'＝Ｖs2'                …（２)
であるから、式(１)および式(２)から、
Ｖp1＝Ｖs−(Ｃsd1＋Ｃsd2)/(Ｃp＋Ｃsd1＋Ｃsd2)・(Ｖs−Ｖs')    …（３)
となる。このように、１Ｈ反転駆動では、画素電位の変化量は(Ｃsd1＋Ｃsd2)に比例する。そのために、信号配線Ｓと画素電極Ｐとの間の静電容量Ｃsdの増加に伴いシャドーイングが顕著に表れるのである。
【００１５】
一方において、上記信号配線Ｓと画素電極Ｐとの間の静電容量Ｃsdによる画素電位の変化を抑える駆動方法として、ドット反転駆動が提案されている。このドット反転駆動においては、ゲート１ライン毎にソース信号の極性を反転すると共に、ソース側もソース１ライン毎に逆極性の信号を入力するようにしている。
【００１６】
上記ドット反転駆動の場合には、隣同士の階調が同じであると仮定すると、
Ｖs＝Ｖs1＝−Ｖs2、Ｖs'＝Ｖs1'＝−Ｖs2'                 …（４)
であるから、式(１)および式(４)から、
Ｖp1＝Ｖs−(Ｃsd1−Ｃsd2)/(Ｃp＋Ｃsd1＋Ｃsd2)・(Ｖs−Ｖs')    …（５)
となる。このように、ドット反転駆動では、画素電位の変化量は静電容量Ｃsd1と静電容量Ｃsd2との差分に比例する。したがって、１Ｈ反転駆動の場合に比してシャドーイング現象を大幅に抑えることができ、液晶表示装置の画質を向上することができる。特に、走査配線２９の延在方向へ隣接する画素に関する静電容量Ｃsd1と静電容量Ｃsd2との差を少なくすると、シャドーイング現象を大幅に抑えることができるのである。
【００１７】
しかしながら、上記図１５及び図１６に示す従来のアクティブマトリクス型液晶表示装置においては、以下のような問題がある。すなわち、上述したように、図１５および図１６に示すような画素電極２１と信号配線２２とを層間絶縁膜２３を介して重ねる構造のアクティブマトリクス型液晶表示装置において、ドット反転駆動を採用することによって、開口率を拡大すると共に、信号配線２２と画素電極２１との間のカップリング容量Ｃsdによるシャドーイング現象を抑制することができる。
【００１８】
しかしながら、その―方において、次のような新たな問題が発生する。一般的な液晶表示装置では、フォトリソグラフィ工程はブロック単位で処理しているため、ブロック間でのアライメント(位置合わせ)のずれが発生する。これにより、信号配線Ｓと画素電極Ｐとの重なり幅が変化し、この間の容量Ｃsdが変化する。ドット反転駆動を採用した場合には、上記容量Ｃsdの変化により、画素電位が変化しやすくなるため、ブロック単位で透過率が変化する。
【００１９】
例えば、図１８に示すように、上記画素電極Ｐのフォトリソグラフィ工程において、アライメントずれｄxが生じた場合を考える。その場合は、画素電極Ｐの信号配線Ｓ1への重なり量が増えるため、信号配線Ｓ1と画素電極Ｐとの静電容量Ｃsd1は増加し、逆に信号配線Ｓ2と画素電極Ｐの静電容量Ｃsd2は減少する。図１９に、フォトリソグラフィ工程におけるアライメントずれｄxと静電容量Ｃsd1あるいは静電容量Ｃsd2との関係を示す。図１９より、アライメントずれｄxが増加するに連れて静電容量Ｃsd1と静電容量Ｃsd2との差は広がり、画素電位の変化量は増加するのである。
【００２０】
一般的なフォトリソグラフィ工程では、上記アクティブマトリクス基板の面内を幾つかのブロックに分けて露光を行う。そのために、アライメントずれが生ずると各ブロック間で信号配線と画素電極との重なり幅が変化し、その結果、アクティブマトリクス型液晶表示装置の各ブロック間において透過率差が生ずるようになるのである。図２０に、上記アライメントずれが生じたブロックに関して、アライメントずれｄxとアライメントずれが全くないブロックに対する透過率の差ΔＴとの関係を示す。
【００２１】
すなわち、上記画素電極を信号配線に重ねる構造のアクティブマトリクス型液晶表示装量をドット反転駆動した場合には、上記カップリング容量Ｃsdによる画素電位の変化量自体は低下するのであるが、各フォトブロック間でのバラツキが大きくなる。そのため、上記ブロック間の透過率差が大きくなり、所謂「ブロック分れ」と呼ばれる問題が発生するのである。そして、アクティブマトリクス型液晶表示装置の大型化に伴って、フォトリソグラフィ工程におけるブロックの数は益々増える傾向にあるため、上述のカップリング容量Ｃsdによるブロック分れの発生を抑えることが望まれている。
【特許文献１】特開昭６３‐２７９２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、この発明の課題は、信号配線と画素電極とのカップリング容量による画質の低下を防ぐと共に、上記カップリング容量のバラツキによるブロック分れを抑制できるアクティブマトリクス型液晶表示装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記課題を解決するため、この発明は、
絶縁基板上に形成された複数の走査配線と、上記走査配線と交差する複数の信号配線と、上記走査配線と信号配線との各交差位置近傍にマトリクス状に配置された複数のスイッチング素子と、各スイッチング素子の出力端子に接続されてマトリクス状に配置された画素電極を有するアクティブマトリクス型液晶表示装置において、
上記画素電極における両側部の一部が、当該画素電極に隣接した二本の上記信号配線を幅方向に被覆していることを特徴としている。
【００２４】
上記構成によれば、画素電極における信号配線に沿った両側部の一部が、当該画素電極に隣接した二本の上記信号配線を幅方向に被覆している。したがって、当該画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量との差は、レイヤー間のアライメントずれがあっても大幅に変化はしない。その結果、フォトリソグラフィ工程をブロック単位で行う際に生ずるブロック分れが抑制される。
【発明の効果】
【００２５】
以上より明らかなように、この発明のアクティブマトリクス型液晶表示装置は、画素電極における信号配線に沿った両側部の一部で、当該画素電極に隣接した二本の上記信号配線を幅方向に被覆するようにしている。したがって、当該画素電極と一方側に隣接する信号配線との間の第１静電容量と、当該画素電極と他方側に隣接する信号配線との間の第２静電容量との差を、レイヤー間のアライメントずれがあっても大幅に変化しないようにできる。すなわち、この発明によれば、フォトリソグラフィ工程をブロック単位で行う際に生ずるブロック分れを抑制できる。
【発明を実施するための最良の形態】
【００２６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２７】
・第１実施の形態
図１は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図２は、上記アクティブマトリクス型液晶表示装置における図１のＡ‐Ａ'に相当する矢視断面図である。
【００２８】
上記アクティブマトリクス基板側は、以下のような構成を有する。すなわち、図１および図２において、ガラスで成る上記アクティブマトリクス基板としての絶縁基板５１上に、Ａl,Ｔa等の金属から成る複数のゲート配線(走査配線)５２が平行に配置されている。このゲート配線５２の膜厚は２０００Å〜５０００Åである。さらに、この上層に、ＳiＮx等から成るゲート絶縁膜５３を介して、ゲート配線５２に直交してＡl,Ｔa等の金属から成る複数のソース配線５４が配置されている。ゲート絶縁膜５３の膜厚は２０００Å〜４０００Å程度であり、比誘電率は３〜８程度である。また、ソース配線５４の膜厚は１０００Å〜５０００Åである。
【００２９】
上記ゲート配線５２とソース配線５４との各交差位置近傍には、アモルファスシリコンＴＦＴ５５が配置されている。アモルファスシリコンＴＦＴ５５は、ゲート電極５６,ゲート絶縁膜５３,アモルファス半導体層５７,不純物添加半導体層５８,ソース電極５９およびドレイン電極６０が積層されて構成されている。ゲート電極５６はゲート配線５２と同じ材料で構成されている。また、ソース電極５９およびドレイン電極６０はソース配線５４と同じ材料で構成されている。また、アモルファス半導体層５７は、ＣＶＤ(化学気相成長法)によって形成されたアモルファスシリコンで成り、その膜厚は５００Å〜２０００Å程度である。そして、ゲート電極５６は隣接するゲート配線５２に接続され、ソース電極５９は隣接するソース配線５４に接続されている。
【００３０】
また、前段のゲート配線５２aは本段の画素電極６２と重なっており、上記前段のゲート配線５２aにおける上記重なり領域上までゲート絶縁膜５３を介してドレイン電極６０が延在しており、このドレイン電極６０の端部によって補助容量電極６４を形成している。層間絶縁膜６１は有機材料あるいは無機材料からなり、その膜厚は１μm〜４μmであり、比誘電率は２〜４程度である。そして、層間絶縁膜６１における補助容量電極６４の位置にはコンタクトホール６５が設けられており、ドレイン電極６０は、上記補助容量電極６４を介してコンタクトホール６５によって画素電極６２に接続されている。つまり、前段のゲート配線５２aを本段の画素用の補助容量配線として用いるのである。
【００３１】
本実施の形態においては、上記画素電極６２の一側部におけるＴＦＴ５５側の端部には、所定幅だけ側縁から張出した矩形状の張出し部６２aを設けている。同様に、画素電極６２の他側部におけるＴＦＴ５５とは反対側の端部には、上記所定幅だけ側縁から張出した矩形状の張出し部６２bを設けている。そして、張出し部６２a,６２bの張出し量を、両側に位置しているソース配線５４a,５４bに重なる幅にしている。また、張出し部６２a,６２bの長さは同じ長さになっている。
【００３２】
一方、対向基板側は、以下のような構成を有する。すなわち、ガラスで成る上記対向基板としての絶縁基板６６上には、各画素電極６２に対応する位置に赤,緑,青の配列順にカラーフィルタ６７が配置されている。そして、上記各カラーフィルタ６７,６７の間には、画素電極６２と隣接画素電極６２およびソース配線５４との間からの光漏れを防ぐ遮光膜であるブラックマトリクス６８が配置されている。更にこの上層に、透明導電材料からなる対向電極６９が配設されている。
【００３３】
そして、上記アクティブマトリクス基板５１と対向基板６６とを画素電極６２側と対向電極６９側とを互いに対向させて所定の間隔で配置し、両基板５１,６６間に液晶層７０を挟み込みシール材で封入して、本アクティブマトリクス型液晶表示装置が構成されている。
【００３４】
上述したように、本実施の形態においては、上記画素電極６２における両側部の端部には、隣接するソース配線５４a,５４bに重なる張出し量で張出し部６２a,６２bを設けている。そして、上記両張出し部６２a,６２bの長さを同じにしている。更に、両張出し部６２a,６２bの長さは、画素電極６２の上記一側の張出し部６２ａと隣接画素電極６２'の上記他側の張出し部６２b'との間の間隔が、ソース配線５４aにおける画素電極６２が重なっていない上記両張出し部６２ａ,６２b'間の領域に生ずるソース配線５４a,５４bとの静電容量が無視できる程度になるような間隔に設定されている。
【００３５】
したがって、上記構造においては、上記画素電極６２の張出し部６２a,６２bがソース配線５４a,５４bに重なる若しくは完全に重なることによって、フォトリソグラフィ工程において各ブロック間において多少のアライメントずれが生じても静電容量Ｃsd1と静電容量Ｃsd2とは殆ど変化せず、ブロック間の透過率差も少なくなる。
【００３６】
そのために、上記式(５)における(Ｃsd1−Ｃsd2)の値は、フォトリソグラフィ工程のブロックが異なっても略一定となり、上記ブロック分れを防ぐことができる。図３に、本実施の形態におけるアクティブマトリクス型液晶表示装置と図１５および図１６に示す従来のアクティブマトリクス型液晶表示装置とにおけるフォトアライメントずれｄxと(Ｃsd1−Ｃsd2)の変化量とを示す。図３から分かるように、画素電極６２の両側部の一部６２a,６２bの夫々をソース配線５４a,５４b上に完全に重ねる構造を採用することによって(Ｃsd1−Ｃsd2)の変化量を低下させることができる。これによって、上記アライメントずれによるブロック分れを抑制することができるのである。
【００３７】
すなわち、本実施の形態によれば、ソース配線５４a,５４bと画素電極６２とのカップリング容量Ｃsdのバラツキによる上記ブロック別れを抑制できるのである。
【００３８】
・第２実施の形態
図４は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図５は、上記アクティブマトリクス型液晶表示装置における図４のＢ‐Ｂ'に相当する矢視断面図である。
【００３９】
図４および図５において、アクティブマトリクス基板７１,ゲート配線７２,ゲート絶縁膜７３,ＴＦＴ７５,層間絶縁膜７６,補助容量電極７８,コンタクトホール７９,対向基板８０,カラーフィルタ８１,ブラックマトリクス８２,対向電極８３および液晶層８４は、図１および図２に示す第１実施の形態におけるアクティブマトリクス基板５１,ゲート配線５２,ゲート絶縁膜５３,ＴＦＴ５５,層間絶縁膜６１,補助容量電極６４,コンタクトホール６５,対向基板６６,カラーフィルタ６７,ブラックマトリクス６８,対向電極６９および液晶層７０と同じ構成を有して、同様に機能する。
【００４０】
本実施の形態における画素電極７７は、その両側部にはソース配線７４に重なる張出し部を設けてはおらず直線状に成っており、長方形に形成されている。一方、ソース配線７４は、画素電極７７をＴＦＴ７５側と反ＴＦＴ７５側とに二等分する位置で屈曲している。そして、ソース配線７４における屈曲部よりもＴＦＴ７５側の略１/２は、一側に位置している画素電極７７'と層間絶縁膜７６を介して重なっている。一方、ソース配線７４における屈曲部よりもＴＦＴ７５とは反対側の略１/２は、他側に位置している画素電極７７と層間絶縁膜７６を介して重なっている。
【００４１】
したがって、上記構造においては、上記画素電極７７の両側の一部がソース配線７４',７４に重なる若しくは完全に重なることによって、フォトリソグラフィ工程において各ブロック間において多少のアライメントずれが生じても静電容量Ｃsd1と静電容量Ｃsd2とは殆ど変化せず、ブロック間の透過率差も少なくなる。
【００４２】
さらに、本実施の形態によれば、上記画素電極７７を、図１４及び図１６に示す従来のアクティブマトリクス型液晶表示装置と同様に矩形状に形成できる。したがって、カラーフィルタ８１やブラックマトリクス８２の形成が容易になるのである。
【００４３】
・第３実施の形態
図６は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図７は、上記アクティブマトリクス型液晶表示装置における図６のＣ‐Ｃ'に相当する矢視断面図である。
【００４４】
図６および図７において、アクティブマトリクス基板９１,ゲート配線９２,ゲート絶縁膜９３,ソース配線９４,９４',ＴＦＴ９５,層間絶縁膜９６,補助容量電極９８,コンタクトホール９９,対向基板１００,カラーフィルタ１０１,ブラックマトリクス１０２,対向電極１０３および液晶層１０４は、図１および図２に示す第１実施の形態におけるアクティブマトリクス基板５１,ゲート配線５２,ゲート絶縁膜５３,ソース配線５４a,５４b,ＴＦＴ５５,層間絶縁膜６１,補助容量電極６４,コンタクトホール６５,対向基板６６,カラーフィルタ６７,ブラックマトリクス６８,対向電極６９および液晶層７０と同じ構成を有して、同様に機能する。
【００４５】
本実施の形態における画素電極９７は、ソース配線９４,９４'の延在方向に二等分する位置において両側縁が屈曲して両側部に張出し部を形成している。そして、画素電極９７の一側部における上記屈曲部よりもＴＦＴ９５側の略１/２の張り出し部は、上記一側に隣接しているソース配線９４'と層間絶縁膜９６を介して重なっている。一方、画素電極９７の他側部における上記屈曲部よりもＴＦＴ９５とは反対側の略１/２の張出し部は、上記他側に隣接しているソース配線９４と層間絶縁膜９６を介して重なっている。
【００４６】
したがって、上記構造においては、上記画素電極９７の張出し部がソース配線９４,９４'に重なる若しくは完全に重なることによって、フォトリソグラフィ工程において各ブロック間において多少のアライメントずれが生じても上記静電容量Ｃsd1と静電容量Ｃsd2とは殆ど変化せず、ブロック間の透過率差も少なくなるのである。
【００４７】
さらに、本実施の形態によれば、上記画素電極９７の両側中央に屈曲部を設けて張出し部を形成し、画素電極９７の側縁の略１/２の長さを有する張出し部によってソース配線９４を覆っている。したがって、第１実施の形態の場合のように、画素電極６２の側縁の１/２よりも短い張出し部６２a,６２bによってソース配線５４a,５４bを部分的に覆う場合に比して、画素電極９７とソース配線９４との間の静電容量Ｃsdのバラツキを抑えることができる。したがって、さらに上記ブロック分れを低減させることができる。
【００４８】
更に、上記ソース配線９４,９４'上で画素電極９７が屈曲することによって、そうでない場合に比べて開口率を大きくとることができる。また、特に１５インチ以上の大型のアクティブマトリクス型液晶表示装置においては、ソース信号の遅延やソース配線の断線不良等が問題となる。そのために、少しでも、ソース配線の配線長を短くすることが必要とされている。本実施の形態におけるソース配線９４,９４'は直線状に配列されている。したがって、図４に示す上記第２実施の形態のごとくソース配線７４を各画素電極７７の近傍で屈曲させる場合に比して、ソース配線９４,９４'の長さを短くでき、ソース信号の遅延やソース配線の断線不良等において有利である。
【００４９】
図８および図９は、本実施の形態の変形例におけるアクティブマトリクス基板の平面図および図８のＤ‐Ｄ'に相当するアクティブマトリクス型液晶表示装置の矢視断面図である。
【００５０】
この変形例においては、画素電極１１１の張出し部１１１a,１１１bにおける先端が、ソース配線１１２を越えて隣接画素側に進出している。こうすることによって、ソース配線１１２に対して画素電極１１１を十分に重ねることができ、画素電極形成時のアライメントマージンが更に大きくなって、上記ブロック分れを更に抑えることができるのである。
【００５１】
尚、上記画素電極１１１は、ＴＦＴ１１３のドレイン電極１１４とコンタクトホール１１５を介して接続されており、補助容量電極１１６はコンタクトホール１１７を介して画素電極１１１に接続されている。
【００５２】
・第４実施の形態
図１０は、本実施の形態のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。図１１は、上記アクティブマトリクス型液晶表示装置における図１０のＥ‐Ｅ'に相当する矢視断面図である。
【００５３】
図１０及び図１１において、アクティブマトリクス基板１２１,ゲート配線１２２,ゲート絶縁膜１２３,ソース配線１２４,ＴＦＴ１２５,層間絶縁膜１２６,画素電極１２７,補助容量電極１２８,コンタクトホール１２９,対向基板１３０,対向電極１３３および液晶層１３４は、図６および図７に示す第３実施の形態における絶縁基板９１,ゲート配線９２,ゲート絶縁膜９３,ソース配線９４,９４',ＴＦＴ９５,層間絶縁膜９６,画素電極９７,補助容量電極９８,コンタクトホール９９,対向基板１００,対向電極１０３および液晶層１０４と同じ構成を有して、同様に機能する。
【００５４】
尚、本実施の形態の場合においても、上記第３実施の形態における変形例の場合と同様に、画素電極１２７の張出し部における先端はソース配線１２４を越えて隣接画素側に進出しており、画素電極１２７はＴＦＴ１２５のドレイン電極１３６とコンタクトホール１３７を介して接続されており、補助容量電極１２８はコンタクトホール１２９を介して画素電極１２７に接続されている。
【００５５】
本実施の形態においては、上記ゲート配線１２２と同層に、ゲート配線１２２と同じ材料で成る遮光膜１３５を配置して、隣接画素電極１２７,１２７間を遮光するようにしている。したがって、対向基板１３０上における隣接画素電極１２７,１２７間の位置にブラックマトリクス１３２を配置する必要がなくなり、ＴＦＴ１２５上のみに形成すればよい。
【００５６】
一般的に、上記アクティブマトリクス基板１２１と対向基板１３０とのアライメント精度は±５μm程度である。これに対して、アクティブマトリクス基板１２１のレイヤー間のアライメント精度は±１μm以下である。したがって、アクティブマトリクス基板１２１側に遮光膜１３５を配置することによって、遮光膜１３５の幅をブラックマトリクス１３２よりも狭くすると共に、ブラックマトリクス１３２を削除することができる。その結果、カラーフィルタ１３１の面積を広くして、開口率を向上することができるのである。
【００５７】
さらに、上記対向基板１３０側に配置されるブラックマトリクス１３２の面積が減少するため、アクティブマトリクス基板１２１と対向基板１３０との張り合わせマージンを広げることができる。
【００５８】
尚、本実施の形態においては、上記遮光膜１３５の配置とそれによるブラックマトリクス１３２の削除を、上記第３実施の形態に対して適用しているが、上記第１,第２実施の形態に適用しても一向に構わない。
【００５９】
また、上記各実施の形態においては、上記ＴＦＴ５５,７５,９５,１１３,１２５を、互いに隣接する画素電極６２,７７,９７,１１１,１２７と画素電極６２,７７,９７,１１１,１２７との隙間近傍の下層に、層間絶縁膜６１,７６,９６,１２６を介して配置している。したがって、元々ブラックマトリクス６８,８２,１０２,１３２が配置されるべき領域の近傍に配置されている。したがって、ＴＦＴ５５,７５,９５,１１３,１２５専用のブラックマトリクスを配置する必要がなく、ブラックマトリクス６８,８２,１０２,１３２の面積が必要以上に増加することを防止できる。したがって、開口率を大きくとることができるのである。
【００６０】
さらに、上記各実施の形態においては、ブラックマトリクス６８,８２,１０２,１３２の形成領域を次のように設定している。すなわち、上記対向基板上における互いに隣接する二つの画素電極の間に対向する位置であって、上記ソース配線を被覆している側の画素電極に対向している一側縁は、上記被覆されているソース配線の中心線を含んで(図４,図６,図８,図１０の場合)この中心線よりも当該画素電極の内側(図１の場合)に位置するように設定する。一方、他側縁は、当該信号配線における当該画素電極とは反対側の側縁から対向基板とアクティブマトリクス基板とのアライメントマージン以上離れて位置するように設定するのである。
【００６１】
こうすることによって、上記対向基板上に配置されるブラックマトリクス６８,８２,１０２,１３２の両側縁の位置が、上記対向基板とアクティブマトリクス基板とのアライメントマージンを加味して設定される。したがって、両基板間のアライメントずれがあっても互いに隣接する画素電極間を確実に遮光することができ、上記ブロック分れを更に抑制できるのである。
【００６２】
尚、上記各実施の形態においては、画素電極９７,１１１,１２７の屈曲部およびソース配線７４の屈曲部を各画素電極７７,９７,１１１,１２７の中央の位置に設けている。しかしながら、上記シャドーイング現象および上記ブロック分れを抑制するためには、上記屈曲部を厳密に画素電極の中央の位置に設ける必要はない。したがって、この発明は、上記画素電極やソース配線に設ける屈曲部の位置を、各画素電極の中央の位置のみに限定するものではない。
【００６３】
また、この発明は、上記各実施の形態と同様の効果を奏する程度に、画素電極の両側部(張り出し部)にソース配線(信号配線)の幅方向に僅かに被覆しない部分があっても差し支えない。
【図面の簡単な説明】
【００６４】
【図１】この発明のアクティブマトリクス型液晶表示装置におけるアクティブマトリクス基板の平面図である。
【図２】図１におけるＡ‐Ａ'矢視断面図である。
【図３】フォトアライメントずれとカップリング容量の変化量とを示す図である。
【図４】図１とは異なるアクティブマトリクス基板の平面図である。
【図５】図４におけるＢ‐Ｂ'矢視断面図である。
【図６】図１および図４とは異なるアクティブマトリクス基板の平面図である。
【図７】図６におけるＣ‐Ｃ'矢視断面図である。
【図８】図１,図４および図６とは異なるアクティブマトリクス基板の平面図である。
【図９】図８におけるＤ‐Ｄ'矢視断面図である。
【図１０】図１,図４,図６および図８とは異なるアクティブマトリクス基板の平面図である。
【図１１】図１０におけるＥ‐Ｅ'矢視断面図である。
【図１２】一般的なアクティブマトリクス型液晶表示装置における平面図である。
【図１３】図１２に示すアクティブマトリクス型液晶表示装置の１画素部分の断面図である。
【図１４】図１２に示すアクティブマトリクス型液晶表示装置の１画素部分の平面図である。
【図１５】画素電極を信号配線上に重ねた従来のアクティブマトリクス型液晶表示装置の断面図である。
【図１６】図１５におけるアクティブマトリクス基板の平面図である。
【図１７】図１６に示すアクティブマトリクス基板の等価回路図である。
【図１８】画素電極のアライメントずれの説明図である。
【図１９】画素電極のアライメントずれと画素電極/隣接信号配線間の静電容量との関係を示す図である。
【図２０】アライメントずれとアライメントずれのないブロックに対する透過率の差との関係を示す図である。
【符号の説明】
【００６５】
５１,７１,９１,１２１…アクティブマトリクス基板、
５２,５２a,７２,９２,１２２…ゲート配線(走査配線)、
５４a,５４b,７４,９４,１１２,１２４…ソース配線(信号配線)、
５５,７５,９５,１１３,１２５…ＴＦＴ、
６０,１１４,１３６…ドレイン電極、
６１,７６,９６,１２６…層間絶縁膜、
６２,７７,９７,１１１,１２７…画素電極、
６４,７８,９８,１１６,１２８…補助容量電極、
６５,７９,９９,１１５,１１７,１２９,１３７…コンタクトホール、
６６,８０,１００,１３０…対向基板、
６７,８１,１０１,１３１…カラーフィルタ、
６８,８２,１０２,１３２…ブラックマトリクス、
６９,８３,１０３,１３３…対向電極、
７０,８４,１０４,１３４…液晶層、
１３５…遮光膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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