(57)【要約】【課題】工程数を増やすことなくヒューズ素子を形成する領域の面積を低減することが可能な半導体装置を実現できるようにする。【解決手段】半導体装置は、基板１０の上に順次形成された第１の下部電極３２、容量絶縁膜３３及び第１の上部電極３４を含む容量素子３１と、基板１０の上における容量素子とは異なる領域に順次形成された第２の下部電極４２、ヒューズ絶縁膜４３及び第２の上部電極４４を含むヒューズ素子４１とを備えている。第１の下部電極３２は、断面凹状に形成され、第２の下部電極４２は、柱状で且つ第１の下部電極３２と同一の導電材料からなることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板の上に順次形成された第１の下部電極、容量絶縁膜及び第１の上部電極を含む容量素子と、
前記基板の上における前記容量素子とは異なる領域に順次形成された第２の下部電極、ヒューズ絶縁膜及び第２の上部電極を含むヒューズ素子とを備え、
前記第１の下部電極は、断面凹状に形成され、
前記第２の下部電極は、柱状で且つ前記第１の下部電極と同一の導電材料からなることを特徴とする半導体装置。
【請求項２】
前記第２の下部電極の幅は、前記第１の下部電極の膜厚の２倍未満であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量絶縁膜と前記ヒューズ絶縁膜とは、同一の絶縁材料からなり、
前記第１の上部電極と前記第２の上部電極とは、同一の導電材料からなることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜の上に形成され、それぞれが前記第１の層間絶縁膜に達する第１の開口部及び第２の開口部を有する第２の層間絶縁膜をさらに備え、
前記第１の下部電極は、前記第１の開口部の底面及び壁面を覆うように形成され、
前記第２の下部電極は、前記第２の開口部を埋めるように形成され、
前記第１の開口部の幅は、前記第１の下部電極の膜厚と前記容量絶縁膜の膜厚との合計の２倍よりも大きいことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記容量絶縁膜及び第１の上部電極は、前記第１の下部電極の側面及び上面を覆うように形成され、
前記ヒューズ絶縁膜及び第２の上部電極は、前記第２の下部電極の上面を覆うように形成されていることを特徴とする請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記基板の上に形成された第１の層間絶縁膜をさらに備え、
前記第１の下部電極及び第２の下部電極は、前記第１の層間絶縁膜の上に突出して形成され、
前記容量絶縁膜及び第１の上部電極は、前記第１の下部電極の側面及び上面を覆うように形成され、
前記ヒューズ絶縁膜及び第２の上部電極は、前記第２の下部電極の側面及び上面を覆うように形成されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項７】
前記容量絶縁膜及びヒューズ絶縁膜は、金属酸化物であることを特徴とする請求項１から６のいずれか１項に記載の半導体装置。
【請求項８】
前記金属酸化物は、ハフニウムの酸化物であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
基板の上に第１の層間絶縁膜を形成する工程（ａ）と、
前記第１の層間絶縁膜の上に、第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜を貫通する、第１の開口部及び該第１の開口部よりも幅が小さい第２の開口部を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記基板の上に下部電極形成膜を形成する工程（ｃ）と、
前記下部電極形成膜における前記第２の層間絶縁膜の上に形成された部分を除去することにより、前記第１の開口部に断面凹状の第１の下部電極を形成し且つ前記第２の開口部に柱状の第２の下部電極を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記第１の下部電極を覆う容量絶縁膜及び第１の上部電極を形成すると共に、前記第２の下部電極を覆うヒューズ絶縁膜及び第２の上部電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１０】
前記工程（ｂ）において、前記第２の開口部の幅は、前記下部電極形成膜の膜厚の２倍未満に形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｂ）において、前記第１の開口部の幅は、前記下部電極形成膜の膜厚と前記容量絶縁膜の膜厚との合計の２倍よりも大きく形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｅ）は、前記基板の上に絶縁膜及び上部電極形成膜を順次形成した後、前記絶縁膜及び上部電極形成膜をパターニングすることにより、前記容量絶縁膜及び第１の上部電極と、前記ヒューズ絶縁膜及び第２の上部電極とを形成することを特徴とする請求項９から１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｄ）よりも後で且つ前記工程（ｅ）よりも前に、前記第２の層間絶縁膜を除去する工程をさらに備えていることを特徴とする請求項９から１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、メモリ回路とロジック回路とが混在し且つヒューズ素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、特にダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置に代表される半導体記憶装置は高集積化が進められている。ＤＲＡＭ装置は、多数のメモリセルが集積されて形成されており、集積化されたメモリセルのうちの１ビットでも不良となると装置全体が不良となる。装置全体が不良となることを避けるために、あらかじめ冗長回路を設けておき、この冗長回路を使って不良ビットを置き換えるという技術が用いられている。例えば、レーザ光により切断可能なヒューズ素子を半導体チップ内に形成し、不良ビットが発生した場合には、不良ビットに対応するヒューズ素子にレーザ光を照射してヒューズを切断することにより冗長回路に置き換える。
【０００３】
半導体装置の集積度が向上するに伴い１つの装置内に必要とされるヒューズ素子の本数が増加する。このため、ヒューズ素子を小型化し且つ高密度に配置することが必要とされてきている。しかし、ヒューズ素子を切断するためのレーザ光のスポットは小さくなっていないため、ヒューズ素子同士の間隔を小さくすることができない。このためレーザ光により切断するヒューズ素子に代えて、半導体チップ中に所定の電圧を印加することにより破壊され導通する絶縁膜を有するヒューズ素子（アンチヒューズ）を用いる技術が注目されている。
【０００４】
また、ヒューズ素子となる絶縁素子の構造をＤＲＡＭ装置の記憶素子と同一の構造とすることにより、ヒューズ素子と記憶素子とを同時に形成することを可能とし、ヒューズ素子を形成することによる工程数の増大を防ぐ技術も開示されている（例えば、特許文献１を参照。）
【特許文献１】特開２０００−１２３５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来のアンチヒューズ型のヒューズ素子は、記憶素子であるメモリセルキャパシタと同一の構造を有しているため、下部電極と上部電極とのアライメント及び上部電極とビット線コンタクトとのアライメント等に制約がある。このため、ヒューズ素子同士の間隔を小さくすることができず、ヒューズ素子を形成する領域の面積が大きくなり、半導体装置の高集積化には不利であるという問題がある。
【０００６】
本発明は、前記従来の問題を解決し、工程数を増やすことなくヒューズ素子を形成する領域の面積を低減することが可能な半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するため、本発明は半導体装置を、同一の材料により形成された断面凹状の下部電極を有する容量素子と、柱状の下部電極を有するヒューズ素子とを備えた構成とする。
【０００８】
具体的に、本発明に係る半導体装置は基板の上に順次形成された第１の下部電極、容量絶縁膜及び第１の上部電極を含む容量素子と、基板の上における容量素子とは異なる領域に順次形成された第２の下部電極、ヒューズ絶縁膜及び第２の上部電極を含むヒューズ素子とを備え、第１の下部電極は、断面凹状に形成され、第２の下部電極は、柱状で且つ第１の下部電極と同一の導電材料からなることを特徴とする。
【０００９】
本発明の半導体装置によれば、第２の下部電極は、柱状で且つ第１の下部電極と同一の導電材料からなるため、ヒューズ素子のサイズを小さくすることができる。従って、容量素子とヒューズ素子とを同一のマスクを用いて、ピッチパターンを統一して形成した場合にも、ヒューズ素子の形成密度を高くすることができる。その結果、ヒューズ素子を形成する領域の面積が小さくなるので、半導体装置の集積度を向上させることが可能となる。また、容量素子とヒューズ素子とを同一のプロセスにより形成することができるので、ヒューズ素子を形成する工程が増加することがない。
【００１０】
本発明の半導体装置において、第２の下部電極の幅は、第１の下部電極の膜厚の２倍未満であることが好ましい。このような構成とすることにより、柱状の下部電極を有するヒューズ素子を容量素子と同一のプロセスにより確実に形成することが可能となる。
【００１１】
本発明の半導体装置において、容量絶縁膜とヒューズ絶縁膜とは、同一の絶縁材料からなり、第１の上部電極と第２の上部電極とは、同一の導電材料からなることが好ましい。このような構成とすることにより、容量素子とヒューズ素子とを同一のプロセスにより確実に形成できる。
【００１２】
本発明の半導体装置は、基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜の上に形成され、それぞれが第１の層間絶縁膜に達する第１の開口部及び第２の開口部を有する第２の層間絶縁膜をさらに備え、第１の下部電極は、第１の開口部の底面及び壁面を覆うように形成され、第２の下部電極は、第２の開口部を埋めるように形成され、第１の開口部の幅は、第１の下部電極の膜厚と容量絶縁膜の膜厚との合計の２倍よりも大きいことが好ましい。このような構成とすることにより、断面凹状の容量素子の第１の下部電極と、柱状のヒューズ素子の第２の下部電極とを同一のプロセスにより確実に形成できる。
【００１３】
本発明の半導体装置において、容量絶縁膜及び第１の上部電極は、第１の下部電極の側面及び上面を覆うように形成され、ヒューズ絶縁膜及び第２の上部電極は、第２の下部電極の上面を覆うように形成されていることが好ましい。このような構成とすることにより、コンケーブ型の容量素子とヒューズ素子とを同一の工程により形成することができる。
【００１４】
本発明の半導体装置は、基板の上に形成された第１の層間絶縁膜をさらに備え、第１の下部電極及び第２の下部電極は、第１の層間絶縁膜の上に突出して形成され、容量絶縁膜及び第１の上部電極は、第１の下部電極の側面及び上面を覆うように形成され、ヒューズ絶縁膜及び第２の上部電極は、第２の下部電極の側面及び上面を覆うように形成されていることが好ましい。このような構成とすることにより、シリンダ型の容量素子とヒューズ素子とを同一の工程により形成することができる。
【００１５】
本発明の半導体装置において、容量絶縁膜及びヒューズ絶縁膜は、金属酸化物であることが好ましい。  この場合において、金属酸化物は、ハフニウムの酸化物であることが好ましい。このような構成とすることにより、低電圧でプログラム可能なヒューズ素子を実現できる。
【００１６】
本発明に係る半導体装置の製造方法は、基板の上に第１の層間絶縁膜を形成する工程（ａ）と、第１の層間絶縁膜の上に、第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜を貫通する、第１の開口部及び該第１の開口部よりも幅が小さい第２の開口部を形成する工程（ｂ）と、工程（ｂ）よりも後に、基板の上に下部電極形成膜を形成する工程（ｃ）と、下部電極形成膜における第２の層間絶縁膜の上に形成された部分を除去することにより、第１の開口部に断面凹状の第１の下部電極を形成し且つ第２の開口部に柱状の第２の下部電極を形成する工程（ｄ）と、工程（ｄ）よりも後に、第１の下部電極を覆う容量絶縁膜及び第１の上部電極を形成すると共に、第２の下部電極を覆うヒューズ絶縁膜及び第２の上部電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、第１の層間絶縁膜の上に、第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜を貫通する、第１の開口部及び該第１の開口部よりも幅が小さい第２の開口部を形成する工程を備えているため、容量素子の断面凹状の下部電極と、ヒューズ素子の柱状の下部電極とを同一のプロセスにより形成することができる。また、容量絶縁膜及び容量素子の上部電極と、ヒューズ絶縁膜及びヒューズ素子の上部電極とを同一のプロセスにより形成できるので、工程数を増加させることなくヒューズ素子を備えた半導体装置を実現することができる。また、ヒューズ素子のサイズを容量素子よりも小さくすることができるので、容量素子とヒューズ素子とを同一のマスクを用いて同一のピッチで形成してもヒューズ素子の形成密度を高くすることができる。その結果、工程数を増加させることなくヒューズ素子を形成する領域の面積が小さい半導体装置を実現できる。
【００１８】
本発明の半導体装置の製造方法において、工程（ｂ）において、第２の開口部の幅は、下部電極形成膜の膜厚の２倍未満に形成することが好ましい。このような構成とすることにより第２の開口部に柱状の第２の下部電極を確実に形成することができる。
【００１９】
本発明の半導体装置の製造方法において、工程（ｂ）において、第１の開口部の幅は、下部電極形成膜の膜厚と容量絶縁膜の膜厚との合計の２倍よりも大きく形成することが好ましい。このような構成とすることにより、第２の開口部に第２の下部電極を埋め込むように形成した場合にも、第１の開口部には断面凹状の第１の下部電極を確実に形成することができる。
【００２０】
本発明の半導体装置の製造方法において、工程（ｅ）は、基板の上に絶縁膜及び上部電極形成膜を順次形成した後、絶縁膜及び上部電極形成膜をパターニングすることにより、容量絶縁膜及び第１の上部電極と、ヒューズ絶縁膜及び第２の上部電極とを形成することが好ましい。
【００２１】
本発明の半導体装置の製造方法において、工程（ｄ）よりも後で且つ工程（ｅ）よりも前に、第２の層間絶縁膜を除去する工程をさらに備えていることが好ましい。このような構成とすることにより、シリンダ型の容量素子とヒューズ素子とを同一の工程により形成することが可能となる。
【発明の効果】
【００２２】
本発明に係る半導体装置によれば、工程数を増やすことなくヒューズ素子の占有面積を低減することが可能な半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。
【００２４】
図１に示すように、本実施形態の半導体装置は、１トランジスタ１キャパシタ構成のメモリセルを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置である。シリコン等からなる半導体基板（以下、「基板」という。）１０のメモリセル領域１１には、ＭＩＳ型トランジスタ（以下、「トランジスタ」という。）２１と容量素子３１とを含むメモリセルが形成されている。基板１０のヒューズ領域１２には、複数のヒューズ素子４１が形成されている。
【００２５】
トランジスタ２１は、基板１０の素子分離膜１５によって画定されて素子形成領域に形成されており、基板１０の上にゲート絶縁膜２２を介在させて形成されたゲート電極２３と、素子形成領域におけるゲート電極２３の両側方にそれぞれ形成されたソースドレイン拡散層２４と、ゲート電極２３の側面上に形成された絶縁性のサイドウォール２５とを有している。
【００２６】
容量素子３１は、基板１０の上にトランジスタ２１を覆うように形成された第１の層間絶縁膜５１の上に形成され、第１の層間絶縁膜５１を貫通するプラグ７１によりソースドレイン拡散層２４の一方と電気的に接続されている。容量素子３１はコンケーブ型の立体構造を有しており、断面凹状の容量素子の下部電極である第１の下部電極３２と、容量絶縁膜３３と、容量素子の上部電極である第１の上部電極３４とが順次形成されている。
【００２７】
第１の下部電極３２は、第１の層間絶縁膜５１の上にライナ絶縁膜５５を介在させて形成された第２の層間絶縁膜５２に設けられた第１の開口部の壁面及び底面を覆うように断面凹状に形成されている。容量絶縁膜３３は、第１の下部電極３２に沿って第１の下部電極３２を覆うように形成され、第１の上部電極３４は、容量絶縁膜３３に沿って容量絶縁膜３３を覆うように形成されている。ここで、第１の開口部の幅Ｈ１は、第１の下部電極３２の膜厚ｄ１と容量絶縁膜３３の膜厚ｄ２との合計の２倍よりも大きく形成されている。
【００２８】
第２の層間絶縁膜５２の上には第３の層間絶縁膜５３、ライナ絶縁膜５６及び第４の層間絶縁膜５４が順次形成されており、第４の層間絶縁膜５４に形成された配線７３と第１の上部電極３４とは、プラグ７２を介在させて電気的に接続されている。また、第４の層間絶縁膜５４にはビット線７４が形成されており、ビット線７４はプラグ７１が接続されたソースドレイン拡散層２４とは異なるソースドレイン拡散層２４とプラグ７５及びプラグ７６を介在させて電気的に接続されている。
【００２９】
ヒューズ素子４１は、ヒューズ素子の下部電極である第２の下部電極４２と、第２の下部電極４２の上面上に形成されたヒューズ絶縁膜４３と、ヒューズ絶縁膜４３の上に形成されたヒューズ素子の上部電極である第２の上部電極４４とからなり、第２の下部電極４２は、第２の層間絶縁膜５２に設けられた第２の開口部に埋め込まれ、柱状に形成されている。ここで、第２の下部電極の幅となる第２の開口部の幅Ｈ２は、第１の下部電極３２の膜厚ｄ１の２倍よりも小さく形成されている。
【００３０】
第２の下部電極４２は、基板１０のヒューズ領域１２に形成された拡散層１６とプラグ８１を介在させて電気的に接続されている。第２の上部電極４４は、第４の層間絶縁膜５４に形成された配線８２とプラグ８３を介在させて電気的に接続されている。第４の層間絶縁膜５４における配線８２と隣接する領域には、配線８４が形成されており、配線８４と拡散層１６とはプラグ８５及びプラグ８６を介在させて電気的に接続されている。従って、ヒューズ素子４１が絶縁破壊されて導通状態となると、配線８２と配線８４とが導通状態となる。
【００３１】
本実施形態の半導体装置は、第２の下部電極４２の幅となる第２の開口部の幅Ｈ２を、第１の下部電極３２の膜厚ｄ１の２倍未満としている。例えば、キャパシタホールとなる第１の開口部のサイズが１５０ｎｍ×３８０ｎｍのＤＲＡＭの場合には、容量素子の下部電極を形成する際に第１の開口部の壁面及び底面に沿って膜厚が２０ｎｍ程度の導電膜を形成する。従って、ヒューズホールとなる第２の開口部が４０ｎｍ角よりも小さければ、容量素子の下部電極を形成する際に第２の開口部が導電膜により埋め込まれる。これにより、柱状で幅（径）が４０ｎｍ程度のヒューズ素子の第２の下部電極４２と、断面凹状で膜厚が２０ｎｍ程度の容量素子の第１の下部電極３２とを同時に形成することができる。従って、コンケーブ型の容量素子と、容量素子よりも占有面積が小さいヒューズ素子とを同時に形成することができ、工程を増やすことなくヒューズ素子を形成する領域の面積が小さい半導体装置を実現できる。なお、本実施形態において、第２の下部電極４２（第２の開口部）の断面形状は円形状でもよく、この場合には下部電極４２（第２の開口部）の幅は直径を意味するものとする。
【００３２】
ヒューズホールとなる第２の開口部の幅が小さい程、ヒューズ素子が小さくなるが、あまりに小さいと第２の開口部への導電膜の埋め込みが困難となり、容量素子とヒューズ素子とを同時に形成することができなくなる。従って、形成する導電膜の膜厚及び容量素子の高さ等を考慮して最適な幅を選択する。
【００３３】
次に、本実施形態に係る半導体装置の製造方法について図面を参照して説明する。図２〜４は本実施形態の半導体装置の製造方法を工程順に示している。
【００３４】
まず、図２（ａ）に示すように半導体基板１０上に、例えばＳＴＩ（Shallow Trench Isolation）法により素子分離膜１５を形成する。続いて、素子分離膜１５により画定された複数の素子形成領域上に、トランジスタの閾値制御用の注入を行った後、メモリセル領域１１にトランジスタ２１を形成する。
【００３５】
トランジスタ２１は、既知の方法により形成すればよいが、ゲート電極２３はアモルファスシリコン膜又は多結晶シリコン膜により形成しても、ポリサイド構造、ポリメタル構造又は金属膜等を適用して形成してもよい。また、ゲート電極２３の側面上に形成するサイドウォール２５は、シリコン窒化膜からなる単層のサイドウォールであっても、シリコン酸化膜とシリコン窒化膜からなる積層のサイドウォールであってもよい。さらに、ゲート電極２３とサイドウォール２５との間にオフセットサイドウォールを形成してもよい。また、ソースドレイン拡散層２４の他に低濃度ドープ（ＬＤＤ）領域又はエクステンション領域等を有する構造としてもよい。また、ソースドレイン拡散層２４の上にニッケルシリサイド層等を形成してもよい。
【００３６】
一方、ヒューズ領域１２には、拡散層１６を形成する。拡散層１６はヒューズ領域１２に形成するロジックトランジスタ（図示せず）のソースドレイン拡散層としてもよい。
【００３７】
次に、図２（ｂ）に示すようにＣＶＤ（化学気相堆積）法等を用いてシリコン酸化膜等の絶縁膜を堆積する。このときシリコン酸化膜の下にシリコン窒化膜からなるライナ絶縁膜を堆積してもよい。続いて、ＣＭＰ（化学的機械的研磨：Chemical Mechanical Polishing）法によりその表面を研磨し、表面が平坦化されたシリコン酸化膜からなる第１の層間絶縁膜５１を形成する。続いて、通常のリソグラフィー技術及びエッチング技術を用いて、第１の層間絶縁膜５１に、ソースドレイン拡散層２４に達するコンタクトホール５１ａと、拡散層１６に達するコンタクトホール５１ｂとを形成する。ライナ絶縁膜を形成している場合には、コンタクトホール５１ａ及びコンタクトホール５１ｂはボーダレスコンタクトとなる。
【００３８】
次に、図２（ｃ）に示すように、第１の層間絶縁膜５１に形成されたコンタクトホール５１ａ及びコンタクトホール５１ｂに、スパッタ法を用いてＴｉ膜を堆積し、さらにＣＶＤ法を用いてＴｉＮ（窒化チタン）膜とＷ（タングステン）膜とを順次堆積した後、ＣＭＰ法により層間絶縁膜５１上のＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して除去することにより、プラグ７１、プラグ７６、プラグ８１及びプラグ８６をそれぞれ形成する。
【００３９】
続いて、第１の層間絶縁膜５１の上にＣＶＤ法等を用いて、膜厚が３０ｎｍ〜５０ｎｍのシリコン窒化膜からなるライナ絶縁膜５５を形成する。その後、膜厚が４００ｎｍ〜６００ｎｍのシリコン酸化膜からなる第２の層間絶縁膜５２を形成する。続いて、通常のリソグラフィー技術及びエッチング技術により、プラグ７１に達するキャパシタホール（第１の開口部）５２ａと、プラグ８１に達するヒューズホール（第２の開口部）５２ｂとを第２の層間絶縁膜５２及びライナ絶縁膜５５に形成する。なお、キャパシタホール５１ａ及びヒューズホール５１ｂは、方形状に限らず円形状等であってもよい。
【００４０】
次に、図３（ａ）に示すように第２の層間絶縁膜５２の上に、ＣＶＤ法を用いて膜厚が１０ｎｍ〜５０ｎｍのＴｉＮ（窒化チタン）からなる第１の導電膜３２Ａを堆積する。この際に、図１に示すように、第１の下部電極３２（第１の導電膜３２Ａ）の膜厚をｄ１、ヒューズホール５２ｂの幅（径）をＨ２とすると、２ｄ１＞Ｈ２となるようにして、ヒューズホール５２ｂをＴｉＮにより埋め込む。一方、キャパシタホール５２ａの幅Ｈ１を、第１の下部電極３２（第１の導電膜３２Ａ）の膜厚ｄ１と容量絶縁膜３３の膜厚ｄ２との合計の２倍よりも大きくすることにより、キャパシタホール５２ａの壁面及び底面に沿って第１の導電膜３２Ａが形成される。
【００４１】
続いて、第１の導電膜３２Ａの上にレジスト膜を形成した後、レジストエッチバック法により第２の層間絶縁膜５２の上に形成された部分をエッチバックすることにより、キャパシタホール５２ａの内部のみに選択的にレジスト膜９１を残す。
【００４２】
なお、露光機を用いて、レジスト膜の第２の層間絶縁膜５２の上に形成された部分を除去してもよい。この場合、所定のマスクパターンを用いることにより容量素子の工程変動をモニターするプレーナー型の容量素子等も形成することが可能となる。
【００４３】
次に、図３（ｂ）に示すように異方性ドライエッチ法により第１の導電膜３２Ａをエッチバック処理する。これによりキャパシタホール５２ａに断面凹状の第１の下部電極３２が形成され、ヒューズホール５２ｂに柱状の第２の下部電極４２が形成される。
【００４４】
次に、図３（ｃ）に示すように第２の層間絶縁膜５２の上に  ＡＬＤ−ＣＶＤ法（Atomic layer deposition）等を用いて、膜厚が５ｎｍ〜１５ｎｍのハフニウム（Ｈｆ）の酸化膜からなる絶縁膜を堆積する。その後、膜厚が２０ｎｍ〜５０ｎｍのＴｉＮからなる第２の導電膜を堆積した後、通常のリソグラフィー技術及びエッチング技術によりこの絶縁膜及び第２の導電膜をパターニングする。これにより、第１の下部電極３２を覆う容量絶縁膜３３及び第１の上部電極３４からなる容量素子３１と、第２の下部電極４２を覆うヒューズ絶縁膜４３及び第２の上部電極４４からなるヒューズ素子４１とが形成される。なお、第２の導電膜は、ＣＶＤ方により形成したＴｉＮ膜とスパッタ法により形成したＴｉＮ膜との積層膜等であってもよい。
【００４５】
次に、図４（ａ）に示すように、第２の層間絶縁膜５２の上に容量素子３１及びヒューズ素子４１を覆うように、膜厚が５００ｎｍ〜８００ｎｍのシリコン酸化膜からなる第３の層間絶縁膜５３をＣＶＤ法等により堆積する。続いて、ＣＭＰ法を用いてその表面を研磨して、表面を平坦化する。
【００４６】
表面を平坦化した後、通常のリソグラフィー技術及びエッチング技術を用いて第１の上部電極３４、第２の上部電極４４、プラグ７６及びプラグ８６に達するコンタクトホールを第３の層間絶縁膜５３に形成する。形成したコンタクトホールに密着層とタングステンとの埋め込みを行った後、ＣＭＰ法により研磨を行い、容量素子３１の第１の上部電極３４と接続されたプラグ７２、ヒューズ素子の第２の上部電極４４と接続されたプラグ８３、プラグ７６と接続されたプラグ７５及びプラグ８６と接続されたプラグ８５を形成する。
【００４７】
次に、図４（ｂ）に示すようにシリコン窒化膜からなるライナ絶縁膜５６及びシリコン酸化膜からなる第４の層間絶縁膜５４を堆積し、通常のリソグラフィー技術及びエッチング技術により配線溝を形成する。形成した配線溝にシードバリア膜を堆積した後、めっき法よりＣｕ膜を形成し、その後ＣＭＰ法を用いて第４の層間絶縁膜５４上のＣｕ膜及びシードバリア膜を研磨して除去することにより、ビット線７４、配線７３、配線８２及び配線８４をそれぞれ形成する。
【００４８】
本実施形態の半導体装置は、第２の下部電極４２が埋め込まれたヒューズホール５２ｂの幅Ｈ２を、容量素子３１における第１の下部電極３２の膜厚ｄ１の２倍未満にしている。一方、第１の下部電極３２が埋め込まれたキャパシタホール５２ａの幅Ｈ１を、第１の下部電極３２の膜厚ｄ１と容量絶縁膜３３の膜厚ｄ２との合計の２倍よりも大きくしている。言い換えれば、キャパシタホール５５２ａの幅Ｈ１は、ヒューズホール５２ｂの幅Ｈ２の２倍よりも大きく形成してある。このようにすれば、キャパシタホール５２ａを埋めるように第１の導電膜３２Ａの膜厚ｄ１を設定した場合にも、キャパシタホール５２ａには断面凹状の第１の下部電極３２を形成することができる。
【００４９】
例えば、キャパシタホール５２ａのサイズが、１５０ｎｍ×３８０ｎｍ程度とした場合に、ヒューズホール５２ｂを４０ｎｍ×４０ｎｍ程度とすればよい。この場合に、ヒューズホール５２ｂを埋めることができるように、第１の導電膜３２Ａの膜厚ｄ１は、２０ｎｍ程度とすれば、第１の導電膜３２Ａはキャパシタホール５２ａの壁面及び底面に沿って形成される。従って、断面凹状の第１の下部電極３２と柱状の第２の下部電極４２とを同一のプロセスにより形成することができる。
【００５０】
また、第２の層間絶縁膜５２の上に、絶縁膜と導電膜とを順次形成した後、パターニングすることにより、容量絶縁膜３３及び第１の上部電極３４と、ヒューズ絶縁膜４３及び第２の上部電極４４とを同一のプロセスにより形成している。従って、容量素子３１とヒューズ素子４１とを同一のプロセスにより形成できるため、工程数が増加することがない。
【００５１】
同一の工程により、同一のマスクを用いて形成した場合には、容量素子３１同士の形成ピッチとヒューズ素子４１同士の形成ピッチとが同一となってしまう。しかし、本実施形態においては、ヒューズ素子４１が容量素子３１よりも遙かに小さく形成できるため、ヒューズ素子４１同士の形成ピッチが容量素子３１同士の形成ピッチと同一であっても、ヒューズ素子４１の形成密度を高くすることができるため、全体としてヒューズ素子４１の占有面積を低減することができる。
【００５２】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００５３】
図５に示すように本実施形態の半導体装置は、シリンダ型の容量素子を備えている。本実施形態の半導体装置は、ヒューズ素子４１の高さが容量素子３１の高さとほぼ同等であり且つ１個あたりのヒューズ素子４１の占有面積が小さいため、メモリセル領域１１とヒューズ領域１２との間に生じるグローバル段差を緩和する効果が得られる。これにより、第３の層間絶縁膜５３の上に配線層を形成する場合に、微細なリソグラフィーが容易となり且つ配線の信頼性をも高めることができる。
【００５４】
以下に、本実施形態の半導体装置の製造方法について図面を参照して説明する。図６及び７は第２の実施形態に係る半導体装置の製造方法を工程順に示している。第２の層間絶縁膜５２に形成されたキャパシタホール５２ａ及びヒューズホール５２ｂに第１の下部電極３２及び第２の下部電極４２をそれぞれ形成するまでの工程は、第１の実施形態と同一であるため説明を省略する。
【００５５】
図６（ａ）に示すように第１の下部電極３２及び第２の下部電極４２を形成した後、ライナ絶縁膜５５をストッパとして第２の層間絶縁膜５２をエッチングして除去する。これにより、断面凹状の第１の下部電極３２及び柱状の第２の下部電極４２が露出する。
【００５６】
次に、図６（ｂ）に示すようにライナ絶縁膜５５の上に、第１の下部電極３２及び第２の下部電極４２を覆うように、膜厚が５ｎｍ〜１５ｎｍのＨｆの酸化膜からなる絶縁膜３３Ａを、ＡＬＤ−ＣＶＤ法等により形成する。その後、膜厚が２０ｎｍ〜５０ｎｍのＴｉＮからなる第２の導電膜３４ＡをＣＶＤ法等により形成する。続いて、第１の下部電極３２及び第２の下部電極４２の周囲の領域を覆うレジスト膜９２を形成する。
【００５７】
次に、図７（ａ）に示すように、レジスト膜９２をマスクとして絶縁膜３３Ａ及び第２の導電膜３４Ａを選択的にエッチングすることにより、第１の下部電極３２、容量絶縁膜３３及び第１の上部電極３４からなる容量素子３１と、第２の下部電極４２、ヒューズ絶縁膜４３及び第２の上部電極４４からなるヒューズ素子４１とを形成する。
【００５８】
続いて、プラズマＣＶＤ法等により、膜厚が５００ｎｍ〜８００ｎｍのシリコン酸化膜を堆積して、ＣＭＰ法によりその表面を研磨して平坦化することにより、第３の層間絶縁膜５３を形成する。形成した第３の層間絶縁膜に、通常のリソグラフィー技術及びエッチング技術を用いて、第１の上部電極３４、第２の上部電極４４、プラグ７６及びプラグ８６に達するプラグホールを形成する。続いて、プラグホールに密着層とタングステンとの埋め込みを行った後、ＣＭＰ法により研磨して、第１の上部電極３４と接続されたプラグ７２、第２の上部電極４４と接続されたプラグ８３、プラグ７６と接続されたプラグ７５及びプラグ８６と接続されたプラグ８５を形成する。
【００５９】
次に、図７（ｂ）に示すように、シリコン窒化膜からなるライナ絶縁膜５６及びシリコン酸化膜からなる第４の層間絶縁膜５４を堆積し、通常のリソグラフィー技術及びエッチング技術を用いて配線溝を形成する。形成した配線溝に、シードバリア膜を堆積した後、めっき法よりＣｕ膜を形成し、その後ＣＭＰ法を用いて第４の層間絶縁膜５４上のＣｕ膜及びシードバリア膜を研磨して除去することにより、ビット線７４、配線７３、配線８２及び配線８４を形成する。
【００６０】
第１の実施形態及び第２の実施形態において、第２の下部電極４２とプラグ８１とが同じ幅（径）を有するように形成した例を示したが、合わせマージン等を考慮して第２の下部電極４２の幅をプラグ８１の幅よりも大きくしてもよい。この場合であっても、第２の下部電極４２の幅を第１の下部電極３２の膜厚の２倍未満とすれば、工程数が増加することはなく、ヒューズ領域１２の面積が増加することもほとんどない。
【００６１】
また、容量絶縁膜及びヒューズ絶縁膜にハフニウムからなる金属酸化物を用いる例を示した。ハフニウムの酸化物（ＨｆＯｘ）の耐圧は、２．７Ｖ〜２．９Ｖと低く、キャパシタ動作に用いる１．５Ｖ以下の電圧では絶縁破壊されない、入出力インターフェイスにおいて使用されるロジックトランジスタの駆動電圧である３．３Ｖを印加すると容易に絶縁破壊を起こすことができる。従って、低電圧でプログラム可能な半導体装置を得ることができる。ただし、必ずしも酸化ハフニウムに限られるわけではなく、酸化ハフニウムと酸化アルミニウムとの複合酸化物及び酸化ジルコニウム等を用いてもよく、その他の誘電体膜を用いてもよい。
【産業上の利用可能性】
【００６２】
本発明の半導体装置及びその製造方法は、工程数を増やすことなくヒューズ素子を形成する領域の面積を低減することが可能な半導体装置を実現でき、メモリ回路とロジック回路とが混在し且つヒューズ素子を備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００６４】
１０      半導体基板
１１      メモリセル領域
１２      ヒューズ領域
１５      素子分離膜
１６      拡散層
２１      トランジスタ
２２      ゲート絶縁膜
２３      ゲート電極
２４      ソースドレイン拡散層
２５      サイドウォール
３１      容量素子
３２      第１の下部電極
３２Ａ    第１の導電膜
３３      容量絶縁膜
３３Ａ    絶縁膜
３４      第１の上部電極
３４Ａ    第２の導電膜
４１      ヒューズ素子
４２      第２の下部電極
４３      ヒューズ絶縁膜
４４      第２の上部電極
５１      第１の層間絶縁膜
５１ａ    コンタクトホール
５１ｂ    コンタクトホール
５２      第２の層間絶縁膜
５２ａ    キャパシタホール
５２ｂ    ヒューズホール
５３      第３の層間絶縁膜
５４      第４の層間絶縁膜
５５      ライナ絶縁膜
５６      ライナ絶縁膜
７１      プラグ
７２      プラグ
７３      配線
７４      ビット線
７５      プラグ
７６      プラグ
８１      プラグ
８２      配線
８３      プラグ
８４      配線
８５      プラグ
８６      プラグ
９１      レジスト膜
９２      レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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