(57)【要約】【課題】サブミクロンプロセスに用いる高精度モデルを確立するための、各ばらつきパラメータの多量測定が可能となる多量測定回路を提供する。【解決手段】１０ペア〜２０ペアの半導体素子を所定の配置で形成して、１つの小アレイ１０を構成する。この小アレイ１０を格子状に複数配置して、１つのユニット２０を構成する。そして、このユニット２０をさらに格子状に複数配置して、大アレイ３０を構成する。小アレイ１０に含まれる各半導体素子は、制御回路４０で制御されるスイッチに接続されている。制御回路４０は、大アレイ３０のいずれか２辺に配置されている。そして、大アレイ３０及び制御回路４０の外側に複数のパッド５０が配置されて、多量測定回路１が構成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体素子を多量測定するために用いられる多量測定回路であって、
少なくとも１種類の複数ペアの半導体素子が、所定のサイズ及び配置で形成された小アレイ、
前記小アレイを格子状に複数配置して構成されるユニット、及び
前記ユニットを格子状に複数配置して構成される大アレイと、
前記半導体素子の測定項目に応じて、いずれか１つの半導体素子を選択する制御回路とが形成された、多量測定回路。
【請求項２】
前記半導体素子は、金属酸化物電界効果トランジスタ、バイポーラトランジスタ、抵抗、又は容量のいずれかである、請求項１に記載の多量測定回路。
【請求項３】
前記制御回路で選択されない疎密が異なる複数のダミー半導体素子がさらに形成された、請求項１に記載の多量測定回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブミクロンプロセスによって形成される半導体素子を多量測定するために用いられる多量測定回路に関する。
【背景技術】
【０００２】
携帯電話等に用いられる無線回路用のＩＣ（ＲＦＩＣ）には、設計・試作期間の短縮が求められている。従来、無線回路は、小規模のＩＣやモジュールで構成されてきた。そのため、設計値の異なる複数種類のＩＣを作成し、最も特性のよいものを商品としてきた。ところが近年、無線回路は、１チップへ集積されるようになったため、従来の手法では完成までに数年が必要となっている。
【０００３】
そこで、シミュレータ（ＥＤＡ）を活用したＲＦＩＣの設計環境確立が、ＥＤＡベンダーを中心に盛んに行われている。試作を繰り返さないためには、ＩＣ内の各半導体素子の高精度モデルが必要となる。ここで言う高精度モデルとは、高周波特性を表現できる等価回路と、半導体素子のばらつきを表現できる係数を持ったモデルのことである。特に、ばらつきは、モデルと設計手法との両方を検討する必要がある。
【０００４】
従来のＲＦＩＣの回路設計では、まず、回路の各半導体素子が全て最悪値にばらついた場合の特性を求め、その後、この求めた特性がスペックを満足するように回路定数を変更していた。これをコーナー解析と呼ぶ。しかしながら、ＲＦＩＣのようなアナログ回路では、数多くのパラメータがその特性に影響する。そのため、回路の全ての半導体素子のばらつきが最悪値になる確率は現実的にはゼロに近く、コーナー解析によって完成したＲＦＩＣはオーバスペックとなる。このオーバスペックを解消するために、従来では、試作・評価の後に電流を減らす設計を行い、再試作を行う必要があった。
【０００５】
これに対して、実際のＲＦＩＣのばらつき分布に近い結果が得られる解析方法が提案されている。これを統計解析と呼ぶ。この統計解析は、プリンシプルファクタと呼ばれる互いにばらつきが独立な変数を用いた統計モデルを利用して、設計が行われる。プリンシプルファクタは、それぞれゲート酸化膜厚、ゲート幅、及びゲート長等のばらつきを表現している。
【０００６】
この統計モデルを作成するためには、ＩＣ内の半導体素子のばらつき要因を考慮した測定が重要となる。ＩＣ内のばらつき要因には、隣接する半導体素子の間隔という早い周期で特性がランダムに変化するローカル（ランダム）ばらつき、Ｄｉｅの端から端までという中間の周期で変化するレイアウト依存ばらつき、及びウェハの端から端までというゆっくりとした周期で変化するグローバルばらつきがある。図４は、このＩＣ内の半導体素子が有する３つのばらつきを説明する図である。
【０００７】
図４の（ａ）は、ローカルばらつきを示している。ローカルばらつきは、電界効果トランジスタ（ＦＥＴ）のゲート酸化膜の欠陥等に起因した、半導体素子間のばらつきである。このローカルばらつきは、周辺のレイアウトやウェハ内の半導体素子の配置に依存せずに発生する。そのため、隣接する半導体素子同士であっても異なる電流値、抵抗値、及び容量値を持つ。このローカルばらつきがミスマッチの要因となる。
【０００８】
図４の（ｂ）は、レイアウト依存ばらつきを示している。ＩＣ内の半導体素子は、周辺のメタルやポリシリコンの疎密により特性が変化する。ＩＣのウェハは、同じレイアウトのＤｉｅを敷き詰めた構成であるため、レイアウト依存ばらつきは、Ｄｉｅ毎に繰り返される特性を持つ。
【０００９】
図４の（ｃ）は、ウェハの一方端から他方端へと徐々に変化するグローバルばらつきを示している。また、異なるロット間のばらつきもこの中に含まれる。このグローバルのばらつきは、ウェハの端と中央又はロット間で、酸化膜の膜厚やポリシリコンの濃度が異なることで発生する。このばらつきの要因は、ウェハの端と中央又はロット間で拡散温度等の条件が微妙に異なることにある。
【００１０】
一般に、ばらつきは、回路ブロック内の半導体素子間のばらつきであるローカルばらつきと、回路ブロック内の半導体素子については全て同じとなるシステマティックばらつき（レイアウト依存ばらつき及びグローバルばらつき）とに分けてモデル化される。
【００１１】
従来は、ローカルばらつきの測定回路について検討がなされてきた。なぜならば、近接した２つの半導体素子を個別でプロービングする測定方法は、プローブの接触抵抗のばらつきが誤差要因になったからである。この課題の解決には、１回のプローブ操作で複数の半導体素子を測定できることである。また、この構成により測定時間が短縮でき、非常に多くの数の半導体素子を内蔵できる。
【００１２】
図５は、非特許文献１に記載されている従来のばらつき評価回路の構成を示す図である。図５の従来のばらつき評価回路では、１種類の半導体素子が１つのＤｉｅの同じ位置に集中して配置される。そのため、全半導体素子の平均と各半導体素子の差との分布により、ミスマッチはわかる。また、複数のＤｉｅ測定を行い、１つのＤｉｅ毎の平均ばらつきにより、グローバルばらつきもわかる。
しかしながら、レイアウト依存ばらつきはわからない。なぜならば、図６に示すように１つの半導体素子がＤｉｅの同じ位置にあり、常に同じレイアウト依存ばらつきしか測定できないためである。
【００１３】
図７は、特許文献１に記載されている従来の半導体素子の多量測定回路の構成を示す図である。図７の従来の多量測定回路は、１６×１６のＭＡＵ（Measurement Array Unit）と呼ばれるブロックから構成される。このＭＡＵの周りにデコーダが設置され、ＭＡＵの中の１つの半導体素子が選択される。２５６個のＭＡＵ及びデコーダは、１つのＤｉｅに内蔵される。１つのＭＡＵの中には、複数種類のトランジスタが１ペアずつ、受動素子が１個ずつ配置される。よって、この従来の多量測定回路では、１つの半導体素子がＤｉｅ全体に分散して配置されるので、異なるレイアウト依存ばらつきを持つ半導体素子を評価できる。
【非特許文献１】清水他、「ＭＯＳＦＥＴのマッチング特性の高精度評価のためのテスト回路」、電子情報通信学会論文誌Ｃ、Ｖｏｌ．Ｊ８６−Ｃ、Ｎｏ．７、第７２６−７３３頁、２００３年７月
【特許文献１】特許第３５９２３１６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、上記従来の多量測定回路では、それぞれの位置で１ペアのトランジスタしかない。このため、ミスマッチがレイアウト依存ばらつきに比べて十分小さければ、平滑化を行うことによりレイアウト依存ばらつきが測定できるが（図８の（ａ））、サブミクロンプロセスのようにローカルばらつきが大きい場合は、平滑化をうまく行うことができず、ローカルばらつきとレイアウト依存ばらつきとを分離することができない（図８の（ｂ））という課題がある。
【００１５】
また、サブミクロンプロセスにおいて、ある半導体素子のある特性が大きいときはローカルばらつきが大きく、ある特性が小さいときはローカルばらつきが小さいといった依存性がある場合、上記従来の多量測定回路では、両者の相関関係を測定することができないという課題がある。
【００１６】
それ故に、本発明の目的は、ローカルばらつきが大きくなるサブミクロンプロセスを用いる場合でも、各ばらつきのパラメータを精度よく測定して高精度モデルを確立することができる多量測定回路を提供することである。
【課題を解決するための手段】
【００１７】
本発明は、半導体素子を多量測定するために用いられる多量測定回路に向けられている。そして、上記目的を達成するために、本発明の多量測定回路は、少なくとも１種類の複数ペアの半導体素子が、所定のサイズ及び配置で形成された小アレイ、この小アレイを格子状に複数配置して構成されるユニット、及びこのユニットを格子状に複数配置して構成される大アレイと、半導体素子の測定項目に応じていずれか１つの半導体素子を選択する制御回路とが形成される。
【００１８】
典型的な半導体素子は、金属酸化物電界効果トランジスタ、バイポーラトランジスタ、抵抗、又は容量のいずれかである。
また、好ましくは、制御回路で選択されない疎密が異なる複数のダミー半導体素子がさらに形成される。
【発明の効果】
【００１９】
上記本発明によれば、ローカルばらつきが大きくなるサブミクロンプロセスを用いる場合でも、各ばらつきのパラメータを精度よく測定して高精度モデルを確立することができる多量測定が可能となる。
【発明を実施するための最良の形態】
【００２０】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体素子の多量測定回路１の構成を示す図である。この第１の実施形態に係る多量測定回路１は、以下の構成を採用していることに特徴がある。
【００２１】
１０ペア〜２０ペアの半導体素子をそれぞれ所定のサイズ及び配置で形成して、１つの小アレイ１０を構成する。この小アレイ１０を格子状に複数配置して、１つのユニット２０を構成する。そして、このユニット２０をさらに格子状に複数配置して、大アレイ３０を構成する。複数の小アレイ１０に含まれる各半導体素子は、制御回路（デコーダ）４０で制御されるスイッチに接続されている。制御回路４０は、大アレイ３０のいずれか２辺に配置されている。そして、大アレイ３０及び制御回路４０の外側に複数のパッド５０が配置されて、多量測定回路１が構成される。
【００２２】
制御回路４０は、パッド５０から指示入力される測定項目（ＤＣ特性や容量値）に応じた信号に従って、いずれか１つの半導体素子を選択する（半導体素子のスイッチをオンする）。また、パッド５０からＤＣ電圧やクロックが供給されたり、半導体素子のアナログ特性が測定されたりする。
小アレイ１０に形成される半導体素子には、金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）、バイポーラトランジスタ（ＢＪＴ）、ポリシリコン抵抗、ＭＯＳ容量、及び金属−絶縁物−金属容量（ＭＩＭ容量）等がある。
【００２３】
以上の構成を用いれば、図２に示すように、まず、複数の小アレイ１０に含まれる複数の半導体素子の抽出結果を平均することでローカルばらつきを低減できる。また、複数の小アレイ１０の平均をとることで、レイアウト依存ばらつきの影響を小さくすることができる。さらに、ユニット２０の平均をとることで、グローバルばらつきの影響も小さくすることができる。
よって、サブミクロンプロセスに用いる高精度モデルを確立するための、各ばらつきパラメータの多量測定が可能となる。
【００２４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る半導体素子の多量測定回路２の構成を示す図である。この第２の実施形態に係る多量測定回路２は、上述した第１の実施形態に係る多量測定回路１の構成に、以下の構成をさらに採用していることに特徴がある。
【００２５】
図３に示すように、複数のパッド５０のさらに外側の余剰領域、すなわちＤｉｅの周りのスクライブレーンに、制御回路４０に選択されないダミー半導体素子６０を形成した構成である。加えて、このダミー半導体素子６０は、半導体素子の疎密を変化させて配置している。
スクライブレーンに形成されるダミー半導体素子６０には、ＭＯＳＦＥＴ、ＢＪＴ、ポリシリコン抵抗、ＭＯＳ容量、及びＭＩＭ容量等がある。
【００２６】
以上の構成を用いれば、測定結果のレイアウト依存ばらつきの再現性を確保することができる。
なお、スクライブレーン以外、例えば大アレイ３０と複数のパッド５０との間や、ユニット２０の内部にダミー半導体素子６０を配置してもよい。
【産業上の利用可能性】
【００２７】
本発明の多量測定回路は、半導体素子のグローバルばらつき、ローカルばらつき、レイアウト依存ばらつき、及びこれらのばらつきの半導体素子間の相関関係評価への利用に適しており、特に高周波ＩＣに用いられるサブミクロンプロセス等への利用に適している。
【図面の簡単な説明】
【００２８】
【図１】本発明の第１の実施形態に係る半導体素子の多量測定回路１の構成を示す図
【図２】図１に示す第１の実施形態に係る多量測定回路１の効果を説明する図
【図３】本発明の第２の実施形態に係る半導体素子の多量測定回路２の構成を示す図
【図４】半導体素子が有する３つのばらつきを説明する図
【図５】従来のばらつき評価回路の構成を示す図
【図６】図５に示す従来のばらつき評価回路における問題点を説明する図
【図７】従来の半導体素子の多量測定回路の構成を示す図
【図８】図７に示す従来の多量測定回路における問題点を説明する図
【符号の説明】
【００２９】
１、２  多量測定回路
１０  小アレイ
２０  ユニット
３０  大アレイ
４０  制御回路
５０  パッド
６０  ダミー半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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