(57)【要約】【課題】  本発明が解決しようとする課題は、窒化物半導体電界効果トランジスタにおいて、しきい電圧の制御が可能なエンハンスメント形の動作を得ることである。【解決手段】  結晶方位の＋ｃ方向にＡｌｘＧａ１−ｘＮ層、ＧａＮ層、ＡｌｙＧａ１−ｙＮ層の順に積層されており、ｘ≧ｙにすることにより空乏化しているダブルヘテロ構造からなるチャンネルをゲート部に有することを特徴とする窒化物半導体電界効果トランジスタによって解決される。【選択図】        図１
2008010803.tif 000002
【特許請求の範囲】
【請求項１】
結晶方位の＋ｃ方向にＡｌｘＧａ１−ｘＮ層、ＧａＮ層、ＡｌｙＧａ１−ｙＮ層の順に積層されており、ｘ≧ｙにすることにより空乏化しているダブルヘテロ構造からなるチャンネルをゲート部に有することを特徴とする窒化物半導体電界効果トランジスタ。
【請求項２】
＋ｃ方向がトランジスタ表面になるように結晶成長されており、チャンネルと隣接してチャンネルより基板側に、Ａｌ組成ｚが基板側からチャンネル側に向かってゼロからｘに変化するＡｌｚＧａ１−ｚＮ層からなる組成変化層を有しており、ドーピングによりその組成変化層が絶縁化していることを特徴とする請求項１に記載の窒化物半導体電界効果トランジスタ。
【請求項３】
チャンネルと隣接してチャンネルに電子を供給するｎ型電子供給層を有しており、ゲート部においてはｎ型電子供給層が除去されていることを特徴とする請求項１又は２に記載の窒化物半導体電界効果トランジスタ。
【請求項４】
ＡｌｙＧａ１−ｙＮ層の素子表面側にｙ＜ｖであるＡｌｖＧａ１−ｖＮ層を有しており、ＡｌｙＧａ１−ｙＮ層とＡｌｖＧａ１−ｖＮ層の間にプラスの空間電荷が形成され、これによりチャンネルと隣接してチャンネルに電子を供給するｎ型電子供給層が形成されていることを特徴とする請求項３に記載の窒化物半導体電界効果トランジスタ。
【請求項５】
チャンネルと平行して電子走行層を有しており、ゲート部においては電子走行層が除去されていることを特徴とする請求項１又は２に記載の窒化物半導体電界効果トランジスタ。
【請求項６】
ＡｌｙＧａ１−ｙＮ層の素子表面側にＧａＮ層とＡｌｗＧａ１−ｗＮ層を有しており、ｙ＜ｗにすることによりＡｌｙＧａ１−ｙＮ層とＡｌｗＧａ１−ｗＮ層の間のＧａＮ層に電子が存在し、これによりチャンネルと平行する電子走行層が形成されていることを特徴とする請求項５に記載の窒化物半導体電界効果トランジスタ。
【請求項７】
ソース電極又はドレイン電極の少なくとも一方が、チャンネルの側面に直接コンタクトしていることを特徴とする請求項１又は２に記載の窒化物半導体電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は窒化物半導体材料を用いた電子デバイスに関し、さらに詳細にはエンハンスメント形の窒化物半導体電界効果トランジスタに関するものである。
【背景技術】
【０００２】
バンドギャップの大きい窒化物半導体材料であるＧａＮは、絶縁破壊電圧が高い、飽和ドリフト速度が大きい、などの諸特性がある。そのためＧａＮ材料を用いれば、シリコン系の電子デバイスと比較して、耐圧特性を犠牲にすることなく低抵抗化が可能である。また化学的に安定であり、よって高温で安定なため、大出力化を必要とする電子デバイスの材料に用いることが可能である。
【０００３】
電子デバイスに用いるＧａＮは、良質な結晶成長が可能な六方晶系に属するウルツ鉱型の結晶であり、結晶方位のｃ軸方向に分極を持つ。そのため、ｃ面に平行にＡｌＧａＮ／ＧａＮ接合などのヘテロ接合を形成すれば、ピエゾ効果によりヘテロ界面に空間固定電荷を発生させることができる。これを利用してヘテロ界面に２次元電子ガスを形成できる。このため、トランジスタ等において、キャリアの走行するチャンネル部分の形成には、ｃ面と平行に形成されたＡｌＧａＮ／ＧａＮヘテロ接合やＩｎＡｌＮ／ＧａＮヘテロ接合が用いられる。
【０００４】
現在主に作製されている窒化物半導体を用いたトランジスタは、ＡｌＧａＮ／ＧａＮヘテロ接合電界効果トランジスタである。このトランジスタは次のように作製される。層構造としては基板上に約２〜３μmのノンドープのＧａＮを成長し、その上にＡｌＧａＮバリアー層を２０〜４０ｎｍ程度成長する。ＡｌＧａＮバリアー層には、オーミック抵抗の低減のため、n型のドーピングを行う。ソース電極とドレイン電極には、Ti/Al/Auなどの金属を用いる。またゲート電極には白金やニッケルなどの金属を用いる。ＡｌＧａＮバリアー層上に直接ゲート電極を形成する構造は、ＭＥＳ構造（MEtal Semiconductor構造）と呼ばれている。また一方で、ＡｌＧａＮバリアー層とゲート電極の間に窒化硅素膜や酸化硅素膜などの誘電体をはさみ込んだ構造は、ＭＩＳ構造（Metal Insulator Semiconductor構造）と呼ばれている。
【０００５】
このような構造では、ゲート電圧がゼロの時に、ゲート部直下のチャンネルには電子が存在し、電流が流れる構造である。そのため、しきい電圧は−３〜−５Ｖ程度であり、ノーマリーオン（デプレション形）の動作特性となる。そのためインバーターなどの電力変換等に用いる場合、応用範囲が限定される。またゲート駆動回路が複雑になるなどの欠点がある。
【０００６】
ノーマリーオフ（エンハンスメント形）にするための方法として、第一にリセスゲートを用いた方法がある。この方法では、ゲート部直下のＡｌＧａＮバリアー層を薄くしてあるリセス構造を用いる。ＡｌＧａＮバリアー層を薄くすれば、ゲート部直下のチャンネル内の電子をほぼ枯渇させることが可能である。しきい電圧は主に、ゲート部のＡｌＧａＮバリアー層の厚さ、ゲート電極の仕事関数、及びチャンネル内の電子のフェルミレベルの関係から決まる。
【０００７】
ゲート電極材料の仕事関数から決まるゲート電極のフェルミレベルは、バリアー層のバンドギャップの禁制帯内にあるため、バリアー層を薄くすれば、チャンネル内の電子のフェルミレベルが、ゲート電極のフェルミレベルに近付く。これにより、しきい電圧を０Ｖ程度にまで変化させることができる。しかしながら、しきい電圧は完全には正にならない。また、ＡｌＧａＮバリアー層の厚さを正確に制御するのが困難であり、しきい電圧の制御が困難である。
【０００８】
第二の方法は、フッ素等のハロゲンを用いる方法である。ゲート部のＡｌＧａＮバリアー層表面をフッ素プラズマ等により表面処理し、チャンネル内の電子を枯渇させる方法である。これは、フッ素の大きな電気陰性度を利用したものである。しかしながら、フッ素は一般に安定ではないという欠点を持つ。またしきい電圧を制御するのは困難である。
【０００９】
第三の方法は、ｐ型層をゲート部に用いる方法である。この方法では、ｐ型ＧａＮ層をＡｌＧａＮバリアー層上に成長し、デバイス作製時にゲート部分のｐ型ＧａＮ層のみを残して、ｐ型ＧａＮ層を取り除くことにより、ゲート部分のみのチャンネル内の電子を枯渇させる構造である。これにより、ノーマリーオフ特性を得ている。しかしながら、しきい電圧を正にするには、ＡｌＧａＮバリアー層を薄くしなければならず、その結果ゲート部以外の部分でバリアー層表面の電子準位の影響が大きくなるため電流コラプスなどの問題がある。またＡｌＧａＮバリアー層を１０ｎｍ以下にすることは困難であり、その結果しきい電圧の制御が困難である。ゲート部とチャンネル間の距離が厚いため、利得が低下するという問題がある。
以上の技術背景より、しきい電圧を制御可能であり、ノーマリーオフ特性を持つエンハンスメント形の窒化物半導体ヘテロ接合電界効果トランジスタの開発が必要である。
【非特許文献１】T. Kawasaki, K. Nakata, and S. Yaegassi, Normally-off AlGaN/GaN HEMT with Recessed Gate for High Power Applications, Extended Abstracts of the 2005 International Conference on Solid State Devices and Materials, Ｉ−１−３，Kobe, 2005, pp.206-207.
【非特許文献２】稲田正樹、八木修一、山本由貴、朴冠錫、矢野良樹、清水三聡、奥村元、荒井和雄、ノーマリーオフ型ＡｌＧａＮ／ＧａＮ  ＨＥＭＴに関する研究、第６６回応用物理学会学術講演会、２００５年秋、徳島大学、８ｐ−Ｗ−３．
【非特許文献３】露口士夫、広瀬貴利、岩谷素顕、上山智、天野浩、赤崎勇、p型ＧａＮゲートを用いたノーマリーオフ型ＡｌＧａＮ／ＧａＮ  ＨＦＥＴ、第６６回応用物理学会学術講演会、２００５年秋、徳島大学、８ｐ−Ｗ−５．
【非特許文献４】水野博昭、大野雄高、岸本茂、前澤宏一、水谷孝、フッ素プラズマ処理によるノーマリオフ型ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ、第５３回応用物理学関係連合講演会、２００６年春、武蔵工業大学、２４ａ−ＺＥ−１７．
【非特許文献５】W. Saito, Y. Takada, M. Kuraguchi K. Tsuda, and I. Omura, Recessed-Gate Structure Approach Toward Normally Off High-Voltage AlGaN/GaN HEMT for Power Electronics Applications, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 53, NO. 2, FEBRUARY 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって本発明が解決しようとする課題は、ヘテロ接合を用いた窒化物半導体電界効果トランジスタにおいて、しきい電圧の制御が可能であり、ノーマリーオフ動作が可能な素子構造を得ることである。
【課題を解決するための手段】
【００１１】
上記課題は、ヘテロ接合を用いた窒化物半導体電界効果トランジスタにおいて、チャンネルとして、電子密度が制御可能なＡｌＧａＮ／ＧａＮ／ＡｌＧａＮダブルヘテロ構造を用いることにより解決される。
すなわち本発明では、次のような電界効果トランジスタを提供することにより課題は解決される。
（１）結晶方位の＋ｃ方向にＡｌｘＧａ1−ｘＮ、ＧａＮ、ＡｌｙＧａ１−ｙＮの順に積層されており、ｘ≧ｙにすることにより空乏化されているダブルヘテロ構造からなるチャンネルをゲート部に有することを特徴とする窒化物半導体電界効果トランジスタ。
（２）＋ｃ方向がトランジスタ表面になるように結晶成長されており、チャンネルと隣接してチャンネルより基板側に、Ａｌ組成ｚが基板側からチャンネル側に向かってゼロからｘに変化するＡｌｚＧａ１−ｚＮ層からなる組成変化層を有しており、ドーピングによりその組成変化層が絶縁化していることを特徴とする窒化物半導体電界効果トランジスタ。
（３）チャンネルと隣接してチャンネルに電子を供給するｎ型電子供給層を有しており、ゲート部においてはｎ型電子供給層が除去されていることを特徴とする窒化物半導体電界効果トランジスタ。
（４）ＡｌｙＧａ１−ｙＮ層の素子表面側にｙ＜ｖであるＡｌｖＧａ１−ｖＮ層を有しており、ＡｌｙＧａ１−ｙＮ層とＡｌｖＧａ１−ｖＮ層の間にプラスの空間電荷が形成され、これによりチャンネルと隣接してチャンネルに電子を供給するｎ型電子供給層が形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
（５）チャンネルと平行して電子走行層を有しており、ゲート部においては電子走行層が除去されていることを特徴とする窒化物半導体電界効果トランジスタ。
（６）ＡｌｙＧａ１−ｙＮ層の素子表面側にＧａＮ層とＡｌｗＧａ１−ｗＮ層を有しており、ｙ＜ｗにすることによりＡｌｙＧａ１−ｙＮ層とＡｌｗＧａ１−ｗＮ層の間のＧａＮ層に電子が存在し、これによりチャンネルと平行する電子走行層が形成されていることを特徴とする窒化物半導体電界効果トランジスタ。
（７）ソース電極又はドレイン電極の少なくとも一方が、チャンネルの側面に直接コンタクトしていることを特徴とする窒化物半導体電界効果トランジスタ。
【発明の効果】
【００１２】
本発明によれば、ヘテロ接合を用いた窒化物半導体電界効果トランジスタにおいて、しきい電圧を制御しノーマリーオフ動作をさせることができる。
【発明を実施するための最良の形態】
【００１３】
本発明で用いることの可能な窒化物半導体材料は、III族元素とＶ族元素から構成される窒素を含む半導体である。結晶の構造は、良質な結晶成長が可能な六方晶系に属するウルツ鉱型の結晶であり、結晶方位のｃ軸方向に分極を持つものである。
チャンネル部分で２次元電子ガスが走行する部分には、ＧａＮなどの二元素からなる結晶が適している。これは、ＡｌＧａＮやＩｎＧａＮなどの三元素の混晶さらに四元素の混晶は、組成の不均一性から生じる合金散乱が大きいためである。しかしながら、Ｉｎについては電子の有効質量を小さくできることから、ＩｎＧａＮの場合には、移動度の向上が期待できる。なおこの場合Ｉｎ組成が大きなＩｎＧａＮ材料は、バンドギャップが小さくなり、耐圧がＧａＮよりも大きく劣るため、Ｉｎ組成の小さなＩｎＧａＮ材料を用いるのがよい。
【００１４】
以下本発明について実施例を例示して詳細に説明する。
（実施例１）
図１は、ＡｌＧａＮ／ＧａＮ／ＡｌＧａＮヘテロ接合電界効果トランジスタを示す。結晶基板１としては、サファイア基板、ＳｉＣ基板、シリコン基板、ＧａＮ基板等が用いられる。結晶成長には、ＭＯＣＶＤ法でよい。基板側から低温成長ＧａＮバッファ層２などの結晶性を向上させる構造を形成した後に、高抵抗のＧａＮ層３をまず成長する。
その後ＡｌｚＧａ１−ｚＮグレーデッド層４を成長する。ｚは０からxになだらかに変化するようにする。この組成変化に依存したピエゾ効果により正の固定電荷が発生しｎ型になり得る。しかし電流が流れると暗電流となるため、同時に高抵抗にするためにドーピングを行う。
【００１５】
ドーピングにはマグネシウム、亜鉛などのｐ型ドーピングでよい。ここでは活性化率等が問題ではなく、絶縁化が目的である。鉄等の絶縁化させるドーピングを用いてもよい。
ＡｌｚＧａ１−ｚＮグレーデッド層４は薄い方が結晶性が悪くならないため、薄い方が望ましい。しかしＺの値を急峻に変化させると、組成変化に依存したピエゾ効果による正の固定電荷が局所的に発生し、場合によっては２次元電子ガスが形成される。これは高濃度のドーピングで補償する必要がある。高濃度のドーピングは結晶性を損なうので注意を要する。
【００１６】
その上にノンドープのＡｌｘＧａ１−ｘＮバリアー層５を成長する。これはドーピングなどによるキャリアの散乱を防ぎ、電子をチャンネル内に閉じ込めるための層である。その後ＧａＮチャンネル層６を成長する。量子準位を形成させ二次元電子ガスを形成させるために、５nm以下の厚さにする。その後、ノンドープのＡｌｙＧａ１−ｙＮバリアー層７とｎ型ＡｌｙＧａ１−ｙＮキャリア供給層８を成長する。ＡｌｙＧａ１−ｙＮバリアー層７は、厚いとＡｌｙＧａ１−ｙＮキャリア供給層８のキャリア供給をさまたげる。そのため、２〜１０nm以下にする。
【００１７】
次にトランジスタ構造形成のためのパターニング段階に入る。
まず、フォトレジストを用いて、ソース電極１０、ゲート電極１１、ドレイン電極１２が並ぶ方向に２０μm、ゲート幅方向に５０μmの長方形のメサを作製する。メサの幅や長さは必要に応じて変えてよい。ゲート電極１１の幅とメサの幅は同じ幅にする。このメサは、同じ基板上の他の素子と電気的に絶縁する。フォトレジストのパターン作製方法は、通常に用いられているステッパーを用いた露光方法を用いればよい。その後メサの形状になっているフォトレジストをマスクとして用いて、成長した基板をドライエッチングによりメサパターン状に加工する。
【００１８】
このメサの形成により同じ基板上の素子と素子の間が分離され、お互いの素子間に電流が流れないようになる。ドライエッチングは例えば電子サイクロトロン共鳴（ＥＣＲ）法を用いた塩素プラズマを用いて行う。ドライエッチングはウエットエッチング法に比べエッチングの方向性があり、エッチング速度の制御が簡単である。
エッチングレートはエピタキシャル膜の結晶品質、塩素プラズマの圧力、加速エネルギー（プラズマの引き出し電圧）などによって異なるが１時間に２００〜３００ｎｍである。１００ｎｍ程度エッチングして、メサ以外の部分のＡｌＧａＮ層等を除去する。
素子分離については、塩素系のガスを用いたドライエッチング以外にもイオン注入によっても可能である。窒素イオン等を高速で打ち込むことにより、電気的に絶縁性を持たせて、素子分離を行えばよい。
【００１９】
メサエッチング後、メサ以外の部分に絶縁膜を形成する。絶縁膜には、酸化硅素膜、窒化硅素膜等を用いることができる。例えば、ウエハ表面全体に絶縁膜をプラズマＣＶＤ等を用いて厚さ１００nm程度形成した後、メサ上のみフォトレジストとエッチングにより除去する。
メサの端で、ゲート電極１１がある部分は注意する。メサの側面のＡｌＧａＮ／ＧａＮ／ＡｌＧａＮチャンネル構造にゲート電極１１が接すると、ゲートリーク電流が増加するので、メサ側面も絶縁膜によりカバーされるようにする。
【００２０】
その後、ソース電極１０とドレイン電極１２を形成する。ソース電極１０及びドレイン電極１２の電極メタルとしては、基板表面側から、Ti/Al/Ni/Au (30/220/40/50 nm)の構造などを用いる。電極メタルの蒸着には高真空電子ビーム蒸着法を用いる。電子ビーム蒸着後リフトオフ法でソース及びドレイン部分以外のメタルを除去する。リフトオフ用の溶液としてはアセトンを用いればよい。
その後、電極メタルと表面層との合金化のためアニールを行う。アニールは高速のランプアニール法（RTA）を用い、８００℃で３０秒間行う。
【００２１】
次にゲート部分に、誘電体膜１３を用いたＭＩＳ構造を形成する。これはゲートには正の電圧を加えるためである。
まずゲート部のリセス構造を形成する。レジストなどによりリセス構造のパターンを形成した後、塩素プラズマなどを用いてエッチングする。ｎ型ＡｌｙＧａ１−ｙＮキャリア供給層８をエッチングする。
次に、リセス部に、誘電体膜１３を形成する。窒化硅素膜や、酸化ハフニウム、酸化ジルコニウム、酸化チタン、酸化タンタルなどの高誘電体層などを用いる。電子ビーム蒸着、あるいはプラズマＣＶＤなどにより成膜する。
【００２２】
その後、ゲート電極１１を形成する。ゲートのパターニングはフォトリソグラフィ法を用いるが、ゲート長が短く微細パターンを用いる場合には電子ビームリソグラフィ法を用いる。例えば、ゲートの長さが２００ｎｍ以下の場合は電子ビームリソグラフィ法を用いる。ゲート電極メタルとしては、基板表面側から、Ni/Au (50/200nm)を用いる。ゲートメタルの形成にも高真空電子ビーム蒸着法を用いる。
次にソース・ドレイン間の表面にプラズマＣＶＤなどにより窒化珪素膜１４を形成する。ソース電極１０やドレイン電極１２の部分で配線の都合上、窒化珪素膜１４を取り去る必要のある部分は、燐酸系のエッチング液などを用いて除去する。
【００２３】
（実施例２）
図２は、チャンネルと平行してｎ型電子走行層９を有しており、ゲート部においてはｎ型電子走行層９が除去されていることを特徴とするトランジスタである。この作製は、実施例１とほぼ同様である。
ｎ型電子走行層９には、ＡｌＧａＮ／ＧａＮヘテロ構造や、n型ドーピングした多重量子井戸などを用いればよい。
【００２４】
（実施例３）
図３は、ソース電極１０及びドレイン電極１２が、ＧａＮチャンネル層６に直接接触する構造である。ソース抵抗を下げる為には、ゲートとソースの距離を短くする必要がある。その時には、図３のように、ソース電極１０を直接チャンネルにオーミックコンタクトさせ、すぐそばにゲートを位置させるのがよい。
【００２５】
耐圧をあげる場合には、ゲートとドレインの間隔を開ける必要がある。その場合にはゲートとドレイン間は、実施例１又は実施例２のような構造であってもよい。
【００２６】
図３に示す素子を以下のように作製した。サファイア基板を用いＭＯＣＶＤ法により成長した。ＡｌｚＧａ１−ｚＮグレーデッド層４の厚さは４５nmであり、ｚは0から0.28になだらかに変化させた。またマグネシウムドーピングの濃度としては、約1×1016ｃｍ−3とした。これはＧａＮ層にドーピングした場合の活性化後の濃度である。マグネシウム自身は数十から数１００倍程度の濃度である。
その上のノンドープのＡｌｘＧａ１−ｘＮバリアー層５は、厚さは約５nm、xは0.28である。ＧａＮチャンネル層６は厚さ３ｎｍ成長した。その上の２５ｎｍのＡｌｙＧａ１−ｙＮバリアー層７の組成ｙは0.25である。
【００２７】
プロセスの概要はソース電極１０とドレイン電極１２以外は、実施例１とほぼ同様である。ソース電極１０とドレイン電極１２の形成は以下のように行った。フォトレジストとドライエッチングを用いてまずソース電極１０とドレイン電極１２の部分のＡｌｚＧａ１−ｚＮグレーデッド層４、ＡｌｘＧａ１−ｘＮバリアー層５、ＧａＮチャンネル層６、ＡｌｙＧａ１−ｙＮバリアー層７を取り除く。エッチングの深さは、ソース電極１０とドレイン電極１２がＧａＮチャンネル層６に直接接触するようにする。その後ＲＴＡ等を用いて熱処理を行う。
【００２８】
図４に実際に作製した素子のドレイン電流・電圧特性を示す。ゲート長は、ソース・ドレイン間と同じであり２μmである。ゲート幅は５０μmである。これより、しきい電圧は、−0.2V程度であり、ほとんどノーマリーオフになっていることが分かる。この素子においては、ＡｌｘＧａ１−ｘＮバリアー層５とＡｌｙＧａ１−ｙＮバリアー層７のｘとｙは、0.28と0.25で、ほぼ同じ値である。そのため、しきい値電圧が０Ｖ近辺となる。ｘをｙよりも十分に大きくすれば、しきい値電圧を正にすることも可能であった。利得も最大２０ｍＧ／ｍｍ以上得られている。
【００２９】
図５に作製した素子の、ゲート電圧とドレイン電流の関係を示す。ドレイン電圧は４Ｖ一定である。同じ図中に、ソース電極とドレイン電極を素子表面上に形成した素子の測定結果を示す。ドレイン電圧は８Ｖ一定である。素子の層構造は同じである。しかしながら、ソース電極とドレイン電極をチャンネルに直接コンタクトさせることにより、電流量が大きく増大している事が分かる。
【００３０】
（実施例４）
図６はＡｌｙＧａ１−ｙＮバリアー層７上にＡｌｖＧａ１−ｖＮバリアー層１５を設け、ｙ＜ｖとすることによりＡｌｙＧａ１−ｙＮバリアー層７とＡｌｖＧａ１−ｖＮバリアー層１５の間にピエゾ効果によりプラスの空間電荷を持たせ、その電荷によりＧａＮチャンネル層６にキャリアが供給されるようにした構造である。
【００３１】
この構造においては、ｙ＜ｖであるため、ＡｌｙＧａ１−ｙＮバリアー層７とＡｌｖＧａ１−ｖＮバリアー層１５の界面に二次元状にプラスの空間固定電荷が形成される。これにより電子が引き寄せられるが、ＧａＮチャンネル層６の方がバンドギャップが小さく、かつＡｌｙＧａ１−ｙＮバリアー層７が薄ければ、引き寄せられた電子はＧａＮチャンネル層６へ供給される。
【００３２】
また組成をなだらかに変化させた場合でも、ピエゾ効果により空間固定電荷が形成される。そのため、ｙ＜ｖの条件下で、ＡｌｙＧａ１−ｙＮバリアー層７からＡｌｖＧａ１−ｖＮバリアー層１５へ向かって、なだらかに組成を変化させてもよい。ただし組成変化させている層と、ＧａＮチャンネル層６との距離が小さい必要がある。
【００３３】
図６に示す構造の素子を実際に作製した。構造は、ＡｌｚＧａ１−ｚＮグレーデッド層４の厚さは４５nmであり、ｚは0から0.2になだらかに変化させた。またマグネシウムドーピングの濃度としては、約1×1016ｃｍ−3とした。その上のノンドープのＡｌｘＧａ１−ｘＮバリアー層５は、厚さは約５nm、ｘは0.2である。ＧａＮチャンネル層６は厚さ３ｎｍ成長した。その上の１０ｎｍのＡｌｙＧａ１−ｙＮバリアー層７の組成ｙは0.1である。その上の１０ｎｍのＡｌｖＧａ１−ｖＮバリアー層１５の組成vは0.2である。
【００３４】
図７は、作製した素子の動作特性を測定したものである。横軸がゲート電圧で、縦軸がドレイン電流である。ゲートの長さは５μm、ドレインとソースの間隔は６μmである。ドレイン電圧は２０Ｖである。
図３と比較すればわかるが、図３の素子では電子供給層がなく、ゲート電極とドレイン電極が近接しているため、ドレイン耐圧が低く、ドレイン電圧は１０Ｖ程度までしかない。
しかし、図６に示す素子構造では、ＧａＮチャンネル層に電子を供給する構造を有しており、ドレインとゲートとの間隔を広げることが可能である。よって、図７に示すように、実際に作製した素子では、ドレインとゲートとの間隔が０．５μm程度にもかかわらず、ドレイン電圧が２０Ｖにおいても動作していることがわかる。ドレインとゲートとの間隔を長くすることにより、さらに耐圧の向上が可能である。
【００３５】
（実施例５）
図８は、ＧａＮチャンネル層６と平行して、ダブルヘテロ構造のチャンネルを形成したものである。ＡｌｙＧａ１−ｙＮ層７の素子表面側にＧａＮ層１６とＡｌｗＧａ１−ｗＮ層１７を有している。ｙ＜ｗにすることにより、ピエゾ効果によりＡｌｙＧａ１−ｙＮ層７とＡｌｗＧａ１−ｗＮ層１７の間のＧａＮ層１６に電子が存在し、これによりチャンネルと平行する電子走行層が形成される。組成ｘ、ｙ、ｗは、それぞれ例えば、0.2、0.1、0.3にする。組成ｗは大きい方が、ＧａＮ層１６内のキャリア密度は高くなる。またＧａＮ層１６の厚さを数nm以下にすることにより二次元電子ガスチャンネルが形成される。これにより、ゲートとソース間の抵抗や、ゲートとドレイン間の抵抗を下げることが可能になる。
【００３６】
ノーマリオフとなるチャンネル、つまりＧａＮ層６と、キャリアの存在する電子走行層であるＧａＮ層１６の間を電子は、ＡｌｙＧａ１−ｙＮ層７バリアー層を介して熱電子放出等により行き来することになる。その点ではチャンネルと電子走行層の間のＡｌｙＧａ１−ｙＮ層７バリアー層の組成ｙは小さい方がよい。しかしながら電子の閉じ込めが弱まりＧａＮチャンネル層６に二次元電子ガスが形成されなくなる、ゲート部で電子が素子表面側に移動しやすい、などの欠点がある。そのため、ＡｌｙＧａ１−ｙＮ層７バリアー層の組成ｙをＧａＮチャンネル層６側からＧａＮ電子走行層１６に向かって、グレーデッドに小さくしてもよい。組成ｙは、例えば、0.1から0の間に選定する。
【産業上の利用可能性】
【００３７】
家庭用電源のインバータ、コンバータ等に使用可能である。横型素子で高耐圧化が可能であるため、例えば、他の電子部品と集積化が可能であり、家庭用ＤＣ電源のＡＣ−ＤＣ変換部等を小型化できる。また、高速動作が可能であり、省エネルギー化にも効果がある。
【図面の簡単な説明】
【００３８】
【図１】ダブルヘテロ構造からなるチャンネルに隣接して電子供給層をもつトランジスタの模式図である。
【図２】ダブルヘテロ構造からなるチャンネルに隣接して電子走行層をもつトランジスタの模式図である。
【図３】ダブルヘテロ構造からなるチャンネルに、ソース電極とドレイン電極が直接接触している構造をもつトランジスタの模式図である。
【図４】作製した電子走行層を持つトランジスタのドレイン電圧・電流特性の測定結果図である。
【図５】作製した電子走行層を持つトランジスタのゲート電圧とドレイン電圧の測定結果図である。
【図６】ダブルヘテロ構造からなるチャンネルに隣接して電子供給層をもつ他のトランジスタの模式図である。
【図７】作製した電子供給層を持つ他のトランジスタのゲート電圧とドレイン電圧の測定結果図である。
【図８】ダブルヘテロ構造からなるチャンネルと平行してダブルヘテロ構造のチャンネルを形成したトランジスタの模式図である。
【符号の説明】
【００３９】
１：基板
２：バッファー層
３：ＧａＮ層
４：ＡｌｚＧａ１−ｚＮグレーデッド層
５：ＡｌｘＧａ１−ｘＮバリアー層
６：ＧａＮチャンネル層
７：ＡｌｙＧａ１−ｙＮバリアー層
８：ＡｌｙＧａ１−ｙＮ電子供給層
９：電子走行層
１０：ソース電極
１１：ゲート電極
１２：ドレイン電極
１３：誘電体膜
１４：窒化珪素膜
１５：ＡｌｖＧａ１−ｖＮ電子供給層
１６：ＧａＮ層
１７：ＡｌｗＧａ１−ｗＮ電子供給層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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