(57)【要約】【課題】  クロック信号の供給パスに対する検証を、回路を複雑化することなく可能にし、故障検出率を上げることができる非同期式カウンタ回路を提供する。【解決手段】    各ビットに対応する出力信号及び桁上げ信号を出力するフリップフロップ回路１１の複数と、フリップフロップ回路毎に、スキャンテスト用制御信号ＳＥに応じて内部クロック信号ｃｌｋを生成するクロック生成回路１３と、スキャンテスト用制御信号ＳＥに基づいて桁上げ信号ＣＳとスキャンテスト用入力信号ＳＩの何れかを内部入力信号として生成する入力信号生成回路１２と、を備え、クロック生成回路１３が、前段のフリップフロップ回路から出力される桁上げ信号ＣＳ（初段の場合はイネーブル信号Ｅｎ）またはスキャンテスト用制御信号ＳＥの少なくとも何れか一方が活性状態の場合に、前段の内部クロック信号を当段の内部クロック信号として出力するように構成されている。【選択図】        図１
2008196917.tif 000002
【特許請求の範囲】
【請求項１】
各ビットに対応する出力信号及び桁上げ信号を出力するフリップフロップ回路の複数と、
前記フリップフロップ回路毎に、スキャンテスト動作を制御するスキャンテスト用制御信号に応じて、対応する前記フリップフロップ回路で用いる内部クロック信号を生成するクロック生成回路と、
前記フリップフロップ回路毎に、前記スキャンテスト用制御信号に基づいて、対応する前記フリップフロップ回路から出力される桁上げ信号と前記スキャンテスト動作時のスキャンテスト用入力信号の何れかを内部入力信号として生成し、前記フリップフロップ回路に入力する入力信号生成回路と、を備える非同期式カウンタ回路であって、
１段目の前記フリップフロップ回路の前記クロック生成回路は、カウンタ動作を制御するイネーブル信号と前記スキャンテスト用制御信号と外部から入力される外部クロック信号を入力とし、前記イネーブル信号または前記スキャンテスト用制御信号の少なくとも何れか一方が活性状態の場合に、前記外部クロック信号を前記内部クロック信号として出力し、
２段目以降の前記フリップフロップ回路の前記クロック生成回路は、夫々、前段の前記フリップフロップ回路から出力される前記桁上げ信号と前記スキャンテスト用制御信号と前段の前記フリップフロップ回路の前記クロック生成回路から出力される前記内部クロック信号を入力とし、前記桁上げ信号または前記スキャンテスト用制御信号の少なくとも何れか一方が活性状態の場合に、前段の前記フリップフロップ回路の前記クロック生成回路から出力される前記内部クロック信号を、当該クロック生成回路の前記内部クロック信号として出力するように構成されることを特徴とする非同期式カウンタ回路。
【請求項２】
最終段の前記フリップフロップ回路の前記入力信号生成回路は、前記スキャンテスト用制御信号に基づいて、外部入力されるスキャンテスト用入力信号と最終段の前記フリップフロップ回路の前記桁上げ信号の何れかを前記内部入力信号として出力するマルチプレクサ回路を備えて構成され、
最終段を除く前記フリップフロップ回路の前記入力信号生成回路は、夫々、前記スキャンテスト用制御信号に基づいて、１ビット後段の前記フリップフロップ回路の前記出力信号と同じ段の前記フリップフロップ回路から出力される前記桁上げ信号の何れかを前記内部入力信号として出力するマルチプレクサ回路を備えて構成されることを特徴とする請求項１に記載の非同期式カウンタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、桁上げ信号をクロック信号として使用する非同期式カウンタに関する。
【背景技術】
【０００２】
カウンタ回路には、同期式カウンタ回路と非同期式カウンタ回路がある。半導体装置では、用途や仕様等に応じて、夫々のメリット・デメリットを考慮して、同期式カウンタ回路と非同期式カウンタ回路を使い分けている。同期式カウンタ回路は、非同期式カウンタ回路に比べて回路規模が大きいが、ハザード（論理回路を構成する回路素子の遅延等に起因して、所定の回路素子に入力される複数の信号がほぼ同時に変化する場合に、該回路素子で生じる出力信号のばたつき）が生じない。また、同期式であるため、スキャンテスト等のテスト回路の構築が容易であり、静的タイミング解析等の回路検証も容易に実施できる。これに対し、非同期式カウンタ回路は、フリップフロップ回路の段数が多くなると遅延時間が無視できなくなりハザードが発生する場合があるため、ハザード対策が必要となる。また、非同期式カウンタ回路では、静的タイミング解析を実行するためには、クロック信号の指定等、解析のための処理が複雑になる。しかし、非同期式カウンタ回路は、構成が単純で比較的回路規模が小さい。また、非同期式であるため、同期式に比べて回路全体でフリップフロップ回路の動作が押さえられ、回路全体で消費電力が少ない。更に、非同期式であるため、同時に動作するフリップフロップ回路の数が同期式に比べて飛躍的に押さえられるため、ピーク時の消費電力量が小さい。このため、消費電力や回路規模の制約の厳しい半導体装置では、非同期式カウンタ回路が用いられる場合がある。
【０００３】
半導体装置のスキャン設計における非同期式カウンタ回路のテスト回路として、通常動作時に初段のフリップフロップ回路に入力される外部クロック信号をスキャンテスト用クロック信号として、全てのフリップフロップ回路に入力するように構成した非同期式カウンタ回路がある（例えば、特許文献１参照）。
【０００４】
ここで、図７は、特許文献１に記載の非同期式カウンタ回路の概略構成を示している。この非同期式カウンタ回路１１００は、２ビットのダウンカウンタであり、各ビットに対応して、出力信号Ｑ０及び桁上げ信号（出力端子ＱＮの出力信号）を出力するフリップフロップ回路１１１０、出力信号Ｑ１及び桁上げ信号（出力端子ＱＮの出力信号）を出力するフリップフロップ回路１１１１を備えて構成されている。フリップフロップ回路１１１０は、スキャンテスト動作を制御するスキャンテスト用制御信号ＳＥとフリップフロップ回路１１１０の出力端子ＱＮからの出力信号とフリップフロップ回路１１１１の出力端子Ｑからの出力信号を入力とし、スキャンテスト用制御信号ＳＥが非活性状態（通常動作時）のときにフリップフロップ回路１１１０の出力端子ＱＮからの出力信号を、スキャンテスト用制御信号ＳＥが活性状態（スキャンテストのシフト動作時）のときにフリップフロップ回路１１１１の出力端子Ｑからの出力信号を出力するセレクタ回路１１２０を備えている。フリップフロップ回路１１１１は、スキャンテスト用制御信号ＳＥとフリップフロップ回路１１１１の出力端子ＱＮからの出力信号とスキャンテスト用外部入力信号ＳＩを入力とし、スキャンテスト用制御信号ＳＥが非活性状態（通常動作時）のときにフリップフロップ回路１１１１の出力端子ＱＮからの出力信号を、スキャンテスト用制御信号ＳＥが活性状態（スキャンテストのシフト動作時）のときにスキャンテスト用外部入力信号ＳＩを出力するセレクタ回路１１２１を備えている。更に、フリップフロップ回路１１１１は、テストモード信号ＴＭと外部クロック信号ＣＬＫと前段のフリップフロップ回路１１１０の桁上げ信号（出力端子ＱＮからの出力信号）を入力とし、テストモード信号ＴＭが非活性状態（通常動作時）のときに、前段のフリップフロップ回路１１１０の桁上げ信号を内部クロック信号として出力し、テストモード信号ＴＭが活性状態（スキャンテストのシフト動作時）のときに、外部クロック信号ＣＬＫをスキャンテスト用クロック信号として出力するクロック生成回路１１３１を備えている。
【０００５】
以下、図７に示す非同期式カウンタ回路１１００の動作について説明する。テストモード信号ＴＭがＬレベル（非活性状態）となり、通常動作モードに設定されると、初段のフリップフロップ回路１１１０のクロック端子に、外部クロック信号ＣＬＫが供給される。２段目のフリップフロップ回路１１１１のクロック端子には、前段のフリップフロップ回路１１１０の出力端子ＱＮからの出力信号（桁上げ信号）が供給される。これにより、非同期式カウンタ回路１１００は、外部クロック信号ＣＬＫの立ち上がりに応じて減算する非同期式カウンタとして動作する。
【０００６】
次に、テストモード信号ＴＭがＨレベル（活性状態）となり、テストモード（スキャンテストモード）に設定されると、全てのフリップフロップ回路１１１０及びフリップフロップ回路１１１１のクロック端子に外部クロック信号ＣＬＫが供給される。そして、テストモードに設定されている状態で、スキャンテスト用制御信号ＳＥをＨレベル（活性状態）に設定すると、フリップフロップ回路１１１０の入力端子Ｄに後段のフリップフロップ回路１１１１の出力端子Ｑからの出力信号がスキャンテスト用入力信号として入力され、フリップフロップ回路１１１０及びフリップフロップ回路１１１１はシフトレジスタとして接続される。この状態で、非同期式カウンタ回路１１００のビット数分の外部クロック信号ＣＬＫが入力されると、フリップフロップ回路１１１０及びフリップフロップ回路１１１１の値をシリアル信号にしたスキャンテスト用外部入力信号ＳＩが外部クロック信号ＣＬＫに同期してフリップフロップ回路１１１１の入力端子Ｄに入力され、フリップフロップ回路１１１０及びフリップフロップ回路１１１１にスキャンテスト時の値（スキャンテストパターン）が設定される（シフト動作）。引き続き、スキャンテスト用制御信号ＳＥをＬレベル（非活性状態）に設定すると、非同期式カウンタ回路１１００のロジック回路（セレクタ回路１１２０、１１２１）にシフト動作で設定した入力が与えられる。更に、スキャンテスト用制御信号ＳＥをＨレベル（活性状態）に設定することで、非同期式カウンタ回路１１００のロジック回路の状態を読み出すことができ、この結果を期待値と比較することで、非同期式カウンタ回路１１００の動作を検証するスキャンテストを行う。
【０００７】
しかし、図７に示す非同期式カウンタ回路１１００では、通常動作時のフリップフロップ回路１１１１に対するクロック信号の供給パスである、フリップフロップ回路１１１０のＱＮ端子からセレクタ回路１１３１の入力までのノードＮ１０に対する検証を実施できず、故障検出率が上がらないという問題があった。
【０００８】
これに対し、ノードＮ１０を伝搬する信号を観測するためのフリップフロップ回路１２１１を設け、スキャンテストモード時に、ノードＮ１０を伝搬する信号が、フリップフロップ回路１２１１の入力端子Ｄに入力されるように構成することで、通常動作時のフリップフロップ回路１１１１に対するクロック信号の供給パスであるノードＮ１０の検証を可能にする非同期式カウンタ回路がある（例えば、特許文献２参照）。ここで、図８は、特許文献２に示す非同期式カウンタ回路の概略構成を示している。図８に示す非同期式カウンタ回路１２００では、図７に示す非同期式カウンタ回路１１００の各構成に加え、スキャンテスト回路として、ノードＮ１０を伝搬する内部クロック信号を観測するためのフリップフロップ回路１２１１と、スキャンテスト用制御信号ＳＥが活性状態のときにスキャンテスト用外部入力信号ＳＩを、スキャンテスト用制御信号ＳＥが非活性状態のときにノードＮ１０からの信号をフリップフロップ回路１２１１に出力するセレクタ回路１２２１を追加することで、ノードＮ１０の検証を可能にしている。
【０００９】
【特許文献１】特開平１１−６８５８号公報
【特許文献２】特開昭６４−８０８８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献２に記載された図８に示す非同期式カウンタ回路１２００のように、通常動作時のクロック信号の供給パス（ノードＮ１０等）の検証を行うための専用のフリップフロップ回路１２１１やセレクタ回路１２２１を追加すると、回路規模の増大を招く。また、スキャンテストでは、通常動作時に非同期動作するフリップフロップ回路を含む全てのスキャンテスト対象のフリップフロップ回路について、同期して動作させる必要があるため、クロック信号の位相を一定範囲内に揃える必要がある。従って、特に、ビット数の多い非同期式カウンタ回路では、位相を揃える必要のあるクロック信号の供給パスが多くなり、該位相の調整に係る回路が必要となる場合があり、更に回路規模の増大を招く可能性がある。更に、半導体装置（ＬＳＩ）の消費電力の大半は、クロック信号によるものであるため、通常動作時には、消費電力低減のためには、スキャンテスト対象のフリップフロップ回路に対するスキャンテスト用クロック信号の入力を停止させる必要がある。このように、スキャンテスト対象のフリップフロップ回路に対するスキャンテスト用クロック信号の入力を停止させる回路を追加する場合には、より一層、回路規模が増大する虞がある。
【００１１】
本発明は上記の問題に鑑みてなされたものであり、その目的は、クロック信号の供給パスに対する検証を、回路を複雑化することなく可能にし、故障検出率を上げることができる非同期式カウンタ回路を提供する点にある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る非同期式カウンタ回路は、各ビットに対応する出力信号及び桁上げ信号を出力するフリップフロップ回路の複数と、前記フリップフロップ回路毎に、スキャンテスト動作を制御するスキャンテスト用制御信号に応じて、対応する前記フリップフロップ回路で用いる内部クロック信号を生成するクロック生成回路と、前記フリップフロップ回路毎に、前記スキャンテスト用制御信号に基づいて、対応する前記フリップフロップ回路から出力される桁上げ信号と前記スキャンテスト動作時のスキャンテスト用入力信号の何れかを内部入力信号として生成し、前記フリップフロップ回路に入力する入力信号生成回路と、を備える非同期式カウンタ回路であって、１段目の前記フリップフロップ回路の前記クロック生成回路は、カウンタ動作を制御するイネーブル信号と前記スキャンテスト用制御信号と外部から入力される外部クロック信号を入力とし、前記イネーブル信号または前記スキャンテスト用制御信号の少なくとも何れか一方が活性状態の場合に、前記外部クロック信号を前記内部クロック信号として出力し、２段目以降の前記フリップフロップ回路の前記クロック生成回路は、夫々、前段の前記フリップフロップ回路から出力される前記桁上げ信号と前記スキャンテスト用制御信号と前段の前記フリップフロップ回路の前記クロック生成回路から出力される前記内部クロック信号を入力とし、前記桁上げ信号または前記スキャンテスト用制御信号の少なくとも何れか一方が活性状態の場合に、前段の前記フリップフロップ回路の前記クロック生成回路から出力される前記内部クロック信号を、当該クロック生成回路の前記内部クロック信号として出力するように構成されることを第１の特徴とする。
【００１３】
上記特徴の本発明に係る非同期式カウンタ回路は、最終段の前記フリップフロップ回路の前記入力信号生成回路は、前記スキャンテスト用制御信号に基づいて、外部入力されるスキャンテスト用入力信号と最終段の前記フリップフロップ回路の前記桁上げ信号の何れかを前記内部入力信号として出力するマルチプレクサ回路を備えて構成され、最終段を除く前記フリップフロップ回路の前記入力信号生成回路は、夫々、前記スキャンテスト用制御信号に基づいて、１ビット後段の前記フリップフロップ回路の前記出力信号と同じ段の前記フリップフロップ回路から出力される前記桁上げ信号の何れかを前記内部入力信号として出力するマルチプレクサ回路を備えて構成されることを第２の特徴とする。
【発明の効果】
【００１４】
上記特徴の本発明によれば、フリップフロップ回路夫々に対応してクロック生成回路を設け、前段の桁上げ信号（初段の場合はイネーブル信号）またはスキャンテスト用制御信号の少なくとも何れか一方が活性状態の場合に、外部クロック信号を内部クロック信号として出力し、両方が非活性状態の場合に、外部クロック信号と桁上げ信号を論理演算して出力するように構成したので、クロック信号の供給パスに対する検証が可能になる。より具体的には、上記特徴の本発明によれば、スキャンテスト用制御信号の活性状態・非活性状態によりスキャンテストのシフト動作及びキャプチャ動作を切り替えることで、スキャンテストのシフト動作時には、フリップフロップ回路の全てにクロック生成回路を介して、外部クロック信号と同期して遷移する内部クロック信号が供給され、スキャンテストのキャプチャ動作時には、前段のフリップフロップ回路からの桁上げ信号が内部クロック信号として供給される。従って、スキャンテスト時において、スキャンテスト結果に、クロック信号の供給パスを伝搬する内部クロック信号の状態を反映させることができ、クロック信号の供給パスに対する検証が可能になる。
【００１５】
また、上記特徴の本発明によれば、スキャンテスト用の専用のフリップフロップ回路を追加する必要がないため、専用の回路を追加する場合に比べ、クロックツリーの規模が増大することなくクロックツリーの構築を複雑化することがない。同様に、上記特徴の本発明によれば、フリップフロップ回路ではなく、ロジック回路で構成されるクロック生成回路によって各フリップフロップ回路に入力されるクロック信号を生成するので、スキャンテスト時における回路全体の消費電力をおさえることができる。更に、上記特徴の本発明によれば、ロジック回路で構成されるクロック生成回路によって各フリップフロップ回路に入力されるクロック信号を生成するので、スキャンテスト時には、フリップフロップ回路に入力される内部クロック信号の遷移タイミングが、クロック生成回路の通過数に応じてずれる。これによって、スキャンテスト時に、非同期式カウンタ回路内のフリップフロップ回路が同時に動作する数をおさえ、ピーク時の消費電力量をおさえることができ、レイアウト設計時にピーク電流を考慮したメタル配線を行う場合の制約が緩くなる。このため、該非同期式カウンタ回路に電流を供給する電源として、ピーク電流が少ないものを使用できるので、半導体装置（チップ）や該半導体装置を用いたシステムの作製にかかるコストを削減できる。更に、通常動作時にゲートをかけたクロックが供給されている状態になるので、初段のクロックの指定を行うだけでＳＴＡ（静的タイミング解析）が適用でき、ＬＳＩの設計を改善する事ができる。
【００１６】
更に、上記特徴の本発明において、入力信号生成回路を、スキャンテスト時に、後段のフリップフロップ回路の桁上げ信号を内部入力信号として出力するように構成すれば、フリップフロップ回路に入力されるクロック信号の遷移タイミングに対し、後段のフリップフロップ回路の遷移タイミングはクロック生成回路の通過等でずれることを利用して、各フリップフロップ回路の内部入力信号の遷移タイミングに対する内部クロック信号のホールドタイムを確保することができ、スキャンテスト時のタイミング設計が容易になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る非同期式カウンタ回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００１８】
〈第１実施形態〉
本発明回路の第１実施形態について、図１〜図３を基に説明する。
【００１９】
先ず、本実施形態における本発明回路の基本構成について図１を基に説明する。ここで、図１に、本発明回路の概略構成を示す概略回路図を示す。
【００２０】
本発明回路１は、図１に示すように、各ビットに対応する出力信号Ｑ０〜Ｑｎ及び桁上げ信号ＣＳ０〜ＣＳｎを出力するフリップフロップ回路１１０〜１１ｎ（ｎはカウンタのビット数−１）と、フリップフロップ回路毎に、スキャンテスト動作を制御するスキャンテスト用制御信号ＳＥに応じて、対応するフリップフロップ回路で用いる内部クロック信号ｃｌｋ０〜ｃｌｋｎを生成するクロック生成回路１３０〜１３ｎと、フリップフロップ回路毎に、スキャンテスト用制御信号ＳＥに基づいて、対応するフリップフロップ回路から出力される桁上げ信号とスキャンテスト動作時のスキャンテスト用入力信号の何れかを内部入力信号として生成し、フリップフロップ回路１１０〜１１ｎに入力する入力信号生成回路１２０〜１２ｎと、を備えるｎ＋１ビットの非同期式カウンタ回路である。
【００２１】
本発明回路１は、１段目のフリップフロップ回路１１０のクロック生成回路１３０が、カウンタ動作を制御するイネーブル信号Ｅｎとスキャンテスト用制御信号ＳＥと外部から入力される外部クロック信号ＣＬＫを入力とし、イネーブル信号Ｅｎまたはスキャンテスト用制御信号ＳＥの少なくとも何れか一方が活性状態（本実施形態では、信号レベルがＨレベルで活性状態、Ｌレベルで非活性状態とする）の場合に、外部クロック信号ＣＬＫを内部クロック信号ｃｌｋ０として出力するように構成され、２段目以降のフリップフロップ回路１１ｉ（ｉ＝１〜ｎ）のクロック生成回路１３ｉは、前段のフリップフロップ回路１１（ｉ−１）から出力される桁上げ信号ＣＳ（ｉ−１）とスキャンテスト用制御信号ＳＥと前段のフリップフロップ回路１１（ｉ−１）のクロック生成回路１３（ｉ−１）から出力される内部クロック信号ｃｌｋ（ｉ−１）を入力とし、桁上げ信号ＣＳ（ｉ−１）またはスキャンテスト用制御信号ＳＥの少なくとも何れか一方が活性状態の場合に、前段のフリップフロップ回路１１（ｉ−１）のクロック生成回路１３（ｉ−１）から出力される内部クロック信号ｃｌｋ（ｉ−１）を、当該クロック生成回路１３ｉの内部クロック信号ｃｌｋｉとして出力するように構成されている。より詳細には、本実施形態のフリップフロップ回路１１０〜１１ｎは、Ｄフリップフロップ回路であり、クロック端子に入力される内部クロック信号ｃｌｋ０〜ｃｌｋｎの立ち上がりで動作し、リセット端子Ｒに入力されるリセット信号ＲＳＴｎによりリセット動作を行う。本実施形態のクロック生成回路１３０〜１３ｎは、前段の桁上げ信号（初段ではイネーブル信号Ｅｎ）とスキャンテスト用制御信号ＳＥの否定論理和を演算するＮＯＲ回路と、ＮＯＲ回路の出力信号と前段の内部クロック信号（初段では外部クロック信号ＣＬＫ）の論理和を演算するＯＲ回路で構成されている。
【００２２】
更に、本実施形態では、最終段のフリップフロップ回路１１ｎの入力信号生成回路１２ｎが、スキャンテスト用制御信号ＳＥに基づいて、スキャンテスト用入力信号として外部入力されるスキャンテスト用外部入力信号ＳＩと最終段のフリップフロップ回路１１ｎの桁上げ信号ＣＳｎの何れかを内部入力信号として出力するマルチプレクサ回路を備えて構成され、最終段を除くフリップフロップ回路１１ｊ（ｊ＝０〜ｎ−１）の入力信号生成回路１２ｊが、夫々、スキャンテスト用制御信号ＳＥに基づいて、１ビット後段のフリップフロップ回路１１（ｊ＋１）の出力信号Ｑ（ｊ＋１）と同じ段のフリップフロップ回路１１ｊから出力される桁上げ信号ＣＳｊの何れかを内部入力信号として出力するマルチプレクサ回路を備えて構成されている。
【００２３】
本実施形態の本発明回路１は、各フリップフロップ回路１１０〜１１ｎの出力端子ＱＮの出力信号を桁上げ信号ＣＳ０〜ＣＳｎとして用い、外部クロック信号ＣＬＫの立ち上がりで１ずつ減算するダウンカウンタである。また、本発明回路１のフリップフロップ回路１１０〜１１ｎは、通常動作時は、フリップフロップ回路１１０を最下位ビット、フリップフロップ回路１１ｎを最上位ビットとし、スキャンテスト時は、フリップフロップ回路１１ｎを最下位ビット、フリップフロップ回路１１０を最上位ビットとするシフトレジスタとなる。尚、本実施形態の本発明回路１は、スキャンテスト用制御信号ＳＥが、スキャンテストのシフト動作時にＨレベルとなるように設定され、カウンタ動作を制御するイネーブル信号Ｅｎが、通常動作時及びスキャンテスト時にＨレベルとなるように設定されている場合を想定して構成されている。
【００２４】
次に、本発明回路１の動作について、図２及び図３を基に説明する。
【００２５】
通常動作時における本発明回路１の動作について図２を基に説明する。ここで、図２は、通常動作時の各信号波形を示すタイミングチャートである。尚、図示しないが、通常動作時、スキャンテスト用制御信号ＳＥはＬレベルに固定され、通常動作開始前に、リセット信号ＲＳＴｎにより、フリップフロップ回路１１０〜１１ｎは初期化され出力信号Ｑ０〜ＱｎがＬレベルとなる。
【００２６】
本実施形態では、通常動作時、図２に示すように、各フリップフロップ回路１１１〜１１ｎの出力信号Ｑ１〜Ｑｎは、イネーブル信号ＥｎがＬレベルからＨレベルになり活性化されると、イネーブル信号Ｅｎの活性化後の最初の内部信号ｃｌｋ０〜ｃｌｋｎの立ち上がりで、ＬレベルからＨレベルに遷移する。
【００２７】
イネーブル信号ＥｎがＬレベルからＨレベルになると、初段のクロック生成回路１３０から外部クロック信号ＣＬＫが内部クロック信号ｃｌｋ０として、フリップフロップ回路１１０のクロック端子及び次段のクロック生成回路１３１に出力される。最下位ビットに対応するフリップフロップ回路１１０は、内部クロック信号ｃｌｋ０の立ち上がりで動作し、出力信号Ｑ０がＨレベルとＬレベルの間で遷移する。次段のクロック生成回路１３１は、Ｌレベルの桁上げ信号ＣＳ０が入力されたとき、即ち、フリップフロップ回路１１０の出力信号Ｑ０がＨレベルになると、前段の内部クロック信号ｃｌｋ０を、内部クロック信号ｃｌｋ１として出力する。次段のフリップフロップ回路１１１は、クロック生成回路１３１から出力された内部クロック信号ｃｌｋ１の立ち上がりで動作し、出力信号Ｑ１がＨレベルとＬレベルの間で遷移する。同様にして、クロック生成回路１３２〜１３ｎ、フリップフロップ回路１１２〜１１ｎも動作する。このようにして、本実施形態の本発明回路１は、非同期式のダウンカウンタとして動作する。
【００２８】
スキャンテスト時における本発明回路１の動作について図３を基に説明する。ここで、図３は、スキャンテスト時の各信号波形を示すタイミングチャートであり、簡単のために、３ビットカウンタ（ｎ＝２）の場合について図示している。尚、図示しないが、スキャンテスト開始前に、リセット信号ＲＳＴｎにより、フリップフロップ回路１１０〜１１ｎは初期化され出力信号Ｑ０〜ＱｎがＬレベルとなる。
【００２９】
スキャンテスト時、スキャンテスト用制御信号ＳＥがＨレベルになると、本発明回路１は、入力信号生成回路１２０〜１２ｎによりシフトレジスタとして接続されたフリップフロップ回路１１０〜１１ｎに、スキャンテスト用の入力値（スキャンテストパターン）を設定するシフト動作を開始する。詳細には、シフト動作が開始されると、フリップフロップ回路１１０〜１１ｎには、各クロック生成回路１３０〜１３ｎを通って、外部クロックＣＬＫと同じ周波数で遷移する内部クロック信号ｃｌｋ０〜ｃｌｋｎが供給される。このとき、フリップフロップ回路１１０〜１１ｎに設定する値を最下位ビットから順にシリアル信号にしたスキャンテスト用外部入力信号ＳＩを、内部クロックｃｌｋｎに同期して入力信号生成回路１２ｎに入力する。入力信号生成回路１２ｎに入力されフリップフロップ回路１１ｎでラッチされたスキャンテスト用外部入力信号ＳＩは、外部クロック信号ＣＬＫが入力される毎に、最上位ビット（フリップフロップ回路１１ｎ）から最下位ビット（フリップフロップ回路１１０）に向けて順にシフトしていき、これによって、フリップフロップ回路１１０〜１１ｎにスキャンテストパターンが設定される。尚、シフト動作は、フリップフロップ回路１１０〜１１ｎにスキャンテストパターンの値を設定するために実行されるため、シフト動作期間は、本発明回路１のビット数分の外部クロック信号ＣＬＫ（ｎ＋１クロック、図３では３クロック）の入力期間となる。
【００３０】
続いて、スキャンテスト用制御信号ＳＥがＬレベルに遷移すると、本発明回路１は、キャプチャ動作（通常動作）、即ち、２段目以降のフリップフロップ回路１１ｉ（ｉ＝１〜ｎ）が、前段のフリップフロップ回路１１（ｉ−１）から出力される桁上げ信号ＣＳ（ｉ−１）と、内部クロック信号ｃｌｋ（ｉ−１）の論理和で構成される内部クロック信号ｃｌｋｉにより動作する。これによって、本発明回路１のロジック回路（セレクタ回路１２０〜１２ｎ、桁上げ信号ＣＳ０〜ＣＳｎによるクロック信号の供給パス等）によって決まる値が、各フリップフロップ回路１１０〜１１ｎに設定される。
【００３１】
この状態で、スキャンテスト用制御信号ＳＥを再度Ｈレベルに遷移させると、各フリップフロップ回路１１ｎ〜１１０がシフト動作し、最下位ビットのフリップフロップ回路１１０の出力端子Ｑから、出力信号Ｑ０として、フリップフロップ回路１１０〜１１ｎの値がこの順に出力される。最下位ビットのフリップフロップ回路１１０の出力信号Ｑ０をスキャンテスト用出力信号ＳＯとして読み出すことにより、本発明回路１の内部状態を観測できる。尚、当該シフト動作では、フリップフロップ回路１１０〜１１ｎに設定された内部状態の読み出しと同時に、次のスキャンテストパターンがスキャンテスト用外部入力信号ＳＩにより各フリップフロップ回路１１０〜１１ｎに設定される。
【００３２】
尚、本実施形態では、スキャンテストのシフト動作時に、上位ビットのフリップフロップ回路から順次１つ下位のビットのフリップフロップ回路にスキャンテストパターンが伝搬するように接続している。これは、内部クロック信号ｃｌｋ０〜ｃｌｋｎは、クロック生成回路１３０〜１３ｎを通過するため、下位ビット側から上位ビット側へ向かうほど遅れて伝えられることを利用して、各フリップフロップ回路１１０〜１１ｎの入力信号の遷移タイミングに対する内部クロック信号のホールドタイムを確保するためである。
【００３３】
〈第２実施形態〉
本発明回路の第２実施形態について、図４〜図６を基に説明する。上記第１実施形態では、外部クロック信号ＣＬＫの立ち上がりで１ずつ減算するダウンカウンタを例に説明したが、本実施形態では、外部クロック信号ＣＬＫの立ち上がりで１ずつ加算するアップカウンタを例に説明する。
【００３４】
先ず、本実施形態における本発明回路の構成について図４を基に説明する。ここで、図４に、本発明回路の概略構成を示す概略回路図を示す。
【００３５】
本発明回路２は、図４に示すように、各ビットに対応する出力信号Ｑ０〜Ｑｎ及び桁上げ信号ＣＳ０〜ＣＳｎを出力するフリップフロップ回路２１０〜２１ｎ（ｎはカウンタのビット数−１）と、フリップフロップ回路毎に、スキャンテスト用制御信号ＳＥに応じて、対応するフリップフロップ回路で用いる内部クロック信号ｃｌｋ０〜ｃｌｋｎを生成するクロック生成回路２３０〜２３ｎと、フリップフロップ回路毎に、スキャンテスト用制御信号ＳＥに基づいて、対応するフリップフロップ回路から出力される桁上げ信号とスキャンテスト動作時のスキャンテスト用入力信号の何れかを内部入力信号として生成する入力信号生成回路２２０〜２２ｎと、を備えるｎ＋１ビットの非同期式カウンタ回路である。尚、本実施形態の本発明回路２において、フリップフロップ回路２１０〜２１ｎ、入力信号生成回路２２０〜２２ｎ、及び、クロック生成回路２３０〜２３ｎの個々の回路構成は、上記第１実施形態と同じである。
【００３６】
本実施形態の本発明回路２は、各フリップフロップ回路２１０〜２１ｎの出力端子Ｑの出力信号を桁上げ信号ＣＳ０〜ＣＳｎとして用い、外部クロック信号ＣＬＫの立ち上がりで１ずつ加算するアップカウンタである。また、本発明回路２のフリップフロップ回路２１０〜２１ｎは、上記第１実施形態と同様に、通常動作時は、フリップフロップ回路２１０を最下位ビット、フリップフロップ回路２１ｎを最上位ビットとし、スキャンテスト時は、フリップフロップ回路２１ｎを最下位ビット、フリップフロップ回路２１０を最上位ビットとするシフトレジスタとなる。尚、本実施形態の本発明回路２は、上記第１実施形態と同様に、スキャンテスト用制御信号ＳＥが、スキャンテストのシフト動作時にＨレベルとなるように設定され、カウンタ動作を制御するイネーブル信号Ｅｎが、通常動作時及びスキャンテスト時にＨレベルとなるように設定されている場合を想定して構成されている。
【００３７】
次に、本発明回路２の動作について、図５及び図６を基に説明する。
【００３８】
通常動作時における本発明回路２の動作について図５を基に説明する。ここで、図５は、通常動作時の各信号波形を示すタイミングチャートである。尚、図示しないが、通常動作時、スキャンテスト用制御信号ＳＥはＬレベルに固定され、通常動作開始前に、リセット信号ＲＳＴｎにより、フリップフロップ回路２１０〜２１ｎは初期化され出力信号Ｑ０〜ＱｎがＬレベルとなる。
【００３９】
本実施形態では、通常動作時、図５に示すように、イネーブル信号ＥｎがＬレベルからＨレベルになると、初段のクロック生成回路２３０から外部クロック信号ＣＬＫが内部クロック信号ｃｌｋ０として、フリップフロップ回路２１０のクロック端子及び次段のクロック生成回路２３１に出力される。最下位ビットに対応するフリップフロップ回路２１０は、内部クロック信号ｃｌｋ０の立ち上がりで動作し、出力信号Ｑ０がＨレベルとＬレベルの間で遷移する。次段のクロック生成回路２３１は、Ｌレベルの桁上げ信号ＣＳ０が入力されたとき、即ち、フリップフロップ回路２１０の出力信号Ｑ０がＬレベルになると、前段の内部クロック信号ｃｌｋ０を、内部クロック信号ｃｌｋ１として出力する。次段のフリップフロップ回路２１１は、クロック生成回路２３１から出力された内部クロック信号ｃｌｋ１の立ち上がりで動作し、出力信号Ｑ１がＨレベルとＬレベルの間で遷移する。同様にして、クロック生成回路２３２〜２３ｎ、フリップフロップ回路２１２〜２１ｎも動作する。このようにして、本実施形態の本発明回路２は、非同期式のアップカウンタとして動作する。
【００４０】
スキャンテスト時における本発明回路２の動作について図６を基に説明する。ここで、図６は、スキャンテスト時の各信号波形を示すタイミングチャートであり、簡単のために、３ビットカウンタ（ｎ＝２）の場合について図示している。尚、図示しないが、スキャンテスト開始前に、リセット信号ＲＳＴｎにより、フリップフロップ回路２１０〜２１ｎは初期化され出力信号Ｑ０〜ＱｎがＬレベルとなる。
【００４１】
スキャンテスト時、スキャンテスト用制御信号ＳＥがＨレベルになると、本発明回路２は、入力信号生成回路２２０〜２２ｎによりシフトレジスタとして接続されたフリップフロップ回路２１０〜２１ｎに、スキャンテスト用の入力値（スキャンテストパターン）を設定するシフト動作を開始する。詳細には、シフト動作が開始されると、フリップフロップ回路２１０〜２１ｎには、各クロック生成回路２３０〜２３ｎを通って、外部クロックＣＬＫと同じ周波数で遷移する内部クロック信号ｃｌｋ０〜ｃｌｋｎが供給される。このとき、フリップフロップ回路２１０〜２１ｎに設定する値を最下位ビットから順にシリアル信号にしたスキャンテスト用外部入力信号ＳＩを、内部クロックｃｌｋｎに同期して入力信号生成回路２２ｎに入力する。入力信号生成回路２２ｎに入力されフリップフロップ回路２１ｎでラッチされたスキャンテスト用外部入力信号ＳＩは、外部クロック信号ＣＬＫが入力される毎に、最上位ビット（フリップフロップ回路２１ｎ）から最下位ビット（フリップフロップ回路２１０）に向けて順にシフトしていき、これによって、フリップフロップ回路２１０〜２１ｎにスキャンテストパターンが設定される。尚、シフト動作期間は、本発明回路２のビット数分の外部クロック信号ＣＬＫ（ｎ＋１クロック、図６では３クロック）の入力期間となる。
【００４２】
続いて、スキャンテスト用制御信号ＳＥがＬレベルに遷移すると、本発明回路２は、キャプチャ動作（通常動作）、即ち、２段目以降のフリップフロップ回路２１ｉ（ｉ＝１〜ｎ）が、前段のフリップフロップ回路２１（ｉ−１）から出力される桁上げ信号ＣＳ（ｉ−１）と、内部クロック信号ｃｌｋ（ｉ−１）の論理和で構成される内部クロック信号ｃｌｋｉにより動作する。これによって、本発明回路２のロジック回路（セレクタ回路２２０〜２２ｎ、桁上げ信号ＣＳ０〜ＣＳｎによるクロック信号の供給パス等）によって決まる値が、各フリップフロップ回路２１０〜２１ｎに設定される。
【００４３】
この状態で、スキャンテスト用制御信号ＳＥを再度Ｈレベルに遷移させると、各フリップフロップ回路２１ｎ〜２１０がシフト動作し、最下位ビットのフリップフロップ回路２１０の出力端子Ｑから、出力信号Ｑ０として、フリップフロップ回路２１０〜２１ｎの値がこの順に出力される。最下位ビットのフリップフロップ回路２１０の出力信号Ｑ０をスキャンテスト用出力信号ＳＯとして読み出すことにより、本発明回路２の内部状態を観測できる。尚、当該シフト動作では、フリップフロップ回路２１０〜２１ｎに設定された内部状態の読み出しと同時に、次のスキャンテストパターンがスキャンテスト用外部入力信号ＳＩにより各フリップフロップ回路２１０〜２１ｎに設定される。
【００４４】
尚、本実施形態においても、各フリップフロップ回路２１０〜２１ｎの入力信号の遷移タイミングに対する内部クロック信号のホールドタイムを確保するため、スキャンテストのシフト動作時に、上位ビットのフリップフロップ回路から順次１つ下位のビットのフリップフロップ回路にスキャンテストパターンが伝搬するように接続している。
【００４５】
〈別実施形態〉
上記第１実施形態及び第２実施形態では、外部クロック信号ＣＬＫの立ち上がりで１ずつ計数するように構成されている場合を例に説明したが、これに限るものではない。本発明は、外部クロック信号ＣＬＫの立ち下がりで計数する非同期式カウンタ回路や、所定値ずつ計数する非同期式カウンタ回路に適用しても構わない。また、スキャンテスト用制御信号ＳＥやイネーブル信号Ｅｎは、上記第１実施形態及び第２実施形態では、信号レベルがＨレベルで活性状態、Ｌレベルで非活性状態となる（正論理）信号を用いたが、信号レベルがＬレベルで活性状態、Ｈレベルで非活性状態となる（負論理）信号を用いても良い。これらの場合には、各信号の極性（正論理であるか負論理であるか）を考慮して、入力信号生成回路及びクロック生成回路を設計する。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る非同期式カウンタ回路の第１実施形態における概略構成例を示す概略回路図
【図２】本発明に係る非同期式カウンタ回路の第１実施形態における通常動作時の各信号波形を示すタイミングチャート
【図３】本発明に係る非同期式カウンタ回路の第１実施形態におけるスキャンテスト時の各信号波形を示すタイミングチャート
【図４】本発明に係る非同期式カウンタ回路の第２実施形態における概略構成例を示す概略回路図
【図５】本発明に係る非同期式カウンタ回路の第２実施形態における通常動作時の各信号波形を示すタイミングチャート
【図６】本発明に係る非同期式カウンタ回路の第２実施形態におけるスキャンテスト時の各信号波形を示すタイミングチャート
【図７】従来技術に係る非同期式カウンタ回路の概略構成例を示す概略回路図
【図８】従来技術に係る非同期式カウンタ回路の概略構成例を示す概略回路図
【符号の説明】
【００４７】
１        本発明に係る非同期式カウンタ回路
２        本発明に係る非同期式カウンタ回路
１１      フリップフロップ回路
１２      セレクタ回路
１３      クロック生成回路
２１      フリップフロップ回路
２２      セレクタ回路
３３      クロック生成回路
１１００  従来技術に係る非同期式カウンタ回路
１１１０  フリップフロップ回路
１１１１  フリップフロップ回路
１１２０  セレクタ回路
１１２１  セレクタ回路
１１３１  クロック生成回路
Ｎ１０    クロック信号の供給パス
ＳＩ      スキャンテスト用外部入力信号
ＳＯ      スキャンテスト用出力信号
ＳＥ      スキャンイネーブル信号（スキャンテスト用制御信号）
Ｅｎ      イネーブル信号
ＲＳＴｎ  リセット信号
ＣＬＫ    外部クロック信号
Ｑ        出力信号
ＴＭ      テストモード信号
ｃｌｋ０  内部クロック信号
ｃｌｋ１  内部クロック信号
ｃｌｋ２  内部クロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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