(57)【要約】【課題】内部電圧発生回路の動作マージンを容易にテストすることができる半導体装置を実現する。【解決手段】本発明の半導体装置は、チップ内部で定電圧を生成するＶＩＮＴ発生回路１１と、テストモードにおいて、外部からの電位を供給する電源配線ＶＤＤとＶＩＮＴ発生回路１１からの電位を供給する配線ＶＩＮＴとを制御入力に基づいて所定の抵抗値で接続するテスト回路１２を有する。【選択図】図１
2008123586.tif 000002
【特許請求の範囲】
【請求項１】
チップ内部で定電圧を生成する内部電圧発生手段と、
テストモードにおいて、外部からの電位を供給する電源配線と前記内部電圧発生手段からの電位を供給する配線とを制御入力に基づいて所定の抵抗値で接続するテスト手段を有することを特徴とする半導体装置。
【請求項２】
前記電源配線は、外部からの電源電位または接地電位を供給する配線であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１の入力に参照電位が接続された差動増幅手段と、
前記差動増幅手段の出力電圧を抵抗分割により分圧し、所定の電圧を前記差動増幅手段の第２の入力にフィードバックする分圧手段と、
前記差動増幅手段の出力電圧に基づいて、外部から供給される電源電圧を制御し内部電圧を生成するＭＯＳトランジスタと、
テストモードにおいて、制御入力に基づいた電流を前記分圧手段に供給するテスト手段を有することを特徴とする半導体装置。
【請求項４】
第１の入力に参照電位が接続された差動増幅手段と、
ソース端子に第１の電源が接続され、ゲート端子に前記差動増幅手段の出力が接続されたｐ型ＭＯＳトランジスタと、
ドレイン端子に前記ｐ型ＭＯＳトランジスタのドレイン端子が接続され、ドレイン端子とゲート端子がダイオード接続された第１のｎ型ＭＯＳトランジスタと、
前記第１のｎ型ＭＯＳトランジスタのソース端子と第２の電源との間に直列に接続され、接続ノードが前記差動増幅手段の第２の入力に接続された第１および第２の抵抗素子と、
ドレイン端子が第３の電源に接続され、ゲート端子に前記第１のｎ型ＭＯＳトランジスタのドレイン端子が接続され、ソース端子から内部電源に電位および電流を供給する第２のｎ型ＭＯＳトランジスタと、
を備えた内部電源電圧発生回路であって、
テストモードにおいて、制御入力に基づいた電流を前記第１の抵抗素子または前記第２の抵抗素子に供給するテスト手段を有することを特徴とする半導体装置。
【請求項５】
前記テスト手段は、
抵抗値を切り替えるための第１の前記制御信号がゲート端子に入力された第１のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのドレイン端子およびソース端子に抵抗素子の両端が並列に接続された抵抗ユニットと、
テストモードであることを示す第２の前記制御信号がゲート端子に入力され、ドレイン端子が前記抵抗ユニットの一端に接続された第２のＭＯＳトランジスタを有することを特徴とする請求項１または請求項３または請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係わり、特に、内部電圧発生回路を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体製造プロセスの微細化の進展に伴って、ＭＯＳトランジスタの信頼性を確保するためゲート酸化膜やｐｎ接合にかかる電界の低電圧化が必要となっている。しかし、従来製品との互換性を考慮すれば、ユーザが使用するシステムの電源電圧を下げることは必ずしも容易なことではない。このため、半導体装置に内部電圧発生回路を設け製造プロセスに見合った所望の電源電圧を生成する方法（例えば、「特許文献１」を参照。）が採用されている。特に、ＤＲＡＭ（Dynamic Random Access Memory）セルやＥＥＰＲＯＭ（Electrical Erasable PROM）セルなどを搭載した半導体装置では、その回路動作の特徴およびメモリセルの信頼性確保のために、複雑な電圧特性を持つ複数の電源電圧を必要とするようになっている。
【０００３】
しかしながら、従来の半導体装置では、内部回路の動作により内部電圧発生回路の出力に負荷電流が加わった場合に、その内部電圧の変動を測定することができないという問題があった。このような負荷電流には、電源電位から流れ込み内部電圧を上昇させる電流と、接地電位に流れ出し内部電圧を下降させる電流があり、これらによる内部電圧の変動量は内部電圧発生回路の回路方式とその駆動能力に依存する。このため、製造プロセスなどにより駆動能力が変化した場合に、それを使用する内部回路の回路動作にどの程度のマージンがあるかなどは、シミュレーションによる間接的な方法でしか確認できないという問題があった。また、製造プロセスの変動による内部電圧発生回路の動作マージンについても、同様に、直接測定することができないという問題があった。
【特許文献１】特開２００２−２９８５９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、内部電圧発生回路の動作マージンをテストすることができる半導体装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、チップ内部で定電圧を生成する内部電圧発生手段と、テストモードにおいて、外部からの電位を供給する電源配線と前記内部電圧発生手段からの電位を供給する配線とを制御入力に基づいて所定の抵抗値で接続するテスト手段を有することを特徴とする半導体装置が提供される。
【０００６】
また、本発明の別の一態様によれば、第１の入力に参照電位が接続された差動増幅手段と、前記差動増幅手段の出力電圧を抵抗分割により分圧し、所定の電圧を前記差動増幅手段の第２の入力にフィードバックする分圧手段と、前記差動増幅手段の出力電圧に基づいて、外部から供給される電源電圧を制御し内部電圧を生成するＭＯＳトランジスタと、テストモードにおいて、制御入力に基づいた電流を前記分圧手段に供給するテスト手段を有することを特徴とする半導体装置が提供される。
【０００７】
さらに、本発明の一態様によれば、第１の入力に参照電位が接続された差動増幅手段と、ソース端子に第１の電源が接続され、ゲート端子に前記差動増幅手段の出力が接続されたｐ型ＭＯＳトランジスタと、ドレイン端子に前記ｐ型ＭＯＳトランジスタのドレイン端子が接続され、ドレイン端子とゲート端子がダイオード接続された第１のｎ型ＭＯＳトランジスタと、前記第１のｎ型ＭＯＳトランジスタのソース端子と第２の電源との間に直列に接続され、接続ノードが前記差動増幅手段の第２の入力に接続された第１および第２の抵抗素子と、ドレイン端子が第３の電源に接続され、ゲート端子に前記第１のｎ型ＭＯＳトランジスタのドレイン端子が接続され、ソース端子から内部電源に電位および電流を供給する第２のｎ型ＭＯＳトランジスタと、を備えた内部電源電圧発生回路であって、テストモードにおいて、制御入力に基づいた電流を前記第１の抵抗素子または前記第２の抵抗素子に供給するテスト手段を有することを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によれば、内部電圧発生回路の動作マージンをチップ製造後に効率よくテストすることができ、回路動作の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【００１０】
図１は、本発明の実施例１に係る半導体装置を示す回路図である。ここでは、主に、内部電圧発生回路の動作マージンのテストにかかる部分を示した。
【００１１】
本発明の実施例１に係る半導体装置は、所望の内部電圧を生成する内部電圧発生回路１１（以下、「ＶＩＮＴ発生回路１１」という。）、およびＶＩＮＴ発生回路１１の動作マージンをテストするためのテスト回路１２を備えている。
【００１２】
ＶＩＮＴ発生回路１１の出力は、内部回路（図示していない。）に所望の内部電圧を供給するための配線（以下、「ＶＩＮＴ」という。）に接続され、テスト回路１２の一端は外部からの電源電圧を供給するための電源配線（以下、「ＶＤＤ」という。）に接続され、テスト回路１２の他端はＶＩＮＴに接続されている。
【００１３】
テスト回路１２の第１の制御入力にはテスト回路１２の抵抗値を制御するために４ビットの第１の制御信号（以下、「ＴＭＰ０〜ＴＭＰ３」という。）が入力され、第２の制御入力にはテストモードであることを示す第２の制御信号（以下、「/ＴＭＰＥＮ」という。信号名の先頭に付加された記号“/”はこの信号が負論理であることを示す。）が入力されている。
【００１４】
ＶＩＮＴ発生回路１１は、内部回路の動作電流が回路動作に伴いある範囲で変動しても所定の定電圧をＶＩＮＴに供給するよう動作する。
【００１５】
テスト回路１２は、図１に示したように、ｐ型ＭＯＳトランジスタ（以下、「ＰＭＯＳ１３ａ〜１３ｄ」という。）と抵抗素子（以下、「抵抗１４ａ〜１４ｄ」という。）からなる４つの抵抗ユニット、およびスイッチ素子１５で構成されている。
【００１６】
すなわち、ＰＭＯＳ１３ａのソース端子およびドレイン端子には抵抗１４ａの両端が並列に接続され、ＰＭＯＳ１３ａのソース端子はテスト回路１２の一端としてＶＤＤに接続され、ＰＭＯＳ１３ａのゲート端子にはＴＭＰ０が接続されている。
【００１７】
ＰＭＯＳ１３ｂのソース端子およびドレイン端子には抵抗１４ｂの両端が並列に接続され、ＰＭＯＳ１３ｂのソース端子はＰＭＯＳ１３ａのドレイン端子に接続され、ＰＭＯＳ１３ｂのゲート端子にはＴＭＰ１が接続されている。
【００１８】
ＰＭＯＳ１３ｃのソース端子およびドレイン端子には抵抗１４ｃの両端が並列に接続され、ＰＭＯＳ１３ｃのソース端子はＰＭＯＳ１３ｂのドレイン端子に接続され、ＰＭＯＳ１３ｃのゲート端子にはＴＭＰ２が接続されている。
【００１９】
ＰＭＯＳ１３ｄのソース端子およびドレイン端子には抵抗１４ｄの両端が並列に接続され、ＰＭＯＳ１３ｄのソース端子はＰＭＯＳ１３ｃのドレイン端子に接続され、ＰＭＯＳ１３ｄのゲート端子にはＴＭＰ３が接続されている。
【００２０】
スイッチ素子１５は、ｐ型ＭＯＳトランジスタ（以下、「ＰＭＯＳ１５」という。）であり、ＰＭＯＳ１５のソース端子はＰＭＯＳ１３ｄのドレイン端子に接続され、ＰＭＯＳ１５のゲート端子には/ＴＭＰＥＮが入力され、ＰＭＯＳ１５のドレイン端子はテスト回路１２の他端としてＶＩＮＴに接続されている。
【００２１】
抵抗１４ａ〜１４ｄの抵抗値は、図１に示したように、それぞれ異なる値で２の累乗倍になるよう設定されている。すなわち、抵抗１４ａはＲ、抵抗１４ｂは２Ｒ、抵抗１４ｃは４Ｒ、そして抵抗１４ｄは８Ｒに設定されている。
【００２２】
ＰＭＯＳ１３ａ〜１３ｄは、それぞれのゲート入力が“Ｌ”の場合にオンし、“Ｈ”の場合にオフする。
【００２３】
したがって、テスト回路１２の合成抵抗値は、ＴＭＰ０〜ＴＭＰ３の異なる順列組み合わせに対してそれぞれＲ〜１５Ｒの１５通りを選択することができる（ＴＭＰ０〜ＴＭＰ３がすべて“Ｌ”の組み合わせは、合成抵抗値が０となるので使用しない。）。
【００２４】
/ＴＭＰＥＮは、テストモードの場合に“Ｌ”であり、テストモード以外の動作モードの場合に“Ｈ”となる。
【００２５】
図２は、本発明の実施例１に係る半導体装置におけるＶＩＮＴ発生回路１１の一例を示す回路図である。ここでは、参照電位（以下、「ＶＲＥＦ」という。）と出力からのフィードバック電圧（以下、「ＶＦＢ」という。）を比較しｐ型ＭＯＳトランジスタ２３（以下、「ＰＭＯＳ２３」という。）のゲートを制御するタイプの回路例を示した。
【００２６】
ＶＩＮＴ発生回路１１は、図２に示したように、ＶＲＥＦとＶＦＢを比較する差動増幅器２１、出力であるＶＩＮＴの電圧を分圧してＶＦＢを生成する分圧回路２２、およびＰＭＯＳ２３を備えている。
【００２７】
差動増幅器２１の第１の入力にはＶＲＥＦが接続され、第２の入力には分圧回路２２の出力であるＶＦＢが接続され、差動増幅器２１の出力はＰＭＯＳ２３のゲート端子に接続されている。
【００２８】
ＰＭＯＳ２３のソース端子はＶＤＤに接続され、ドレイン端子はＶＩＮＴ発生回路１１の出力としてＶＩＮＴおよび分圧回路２２の入力に接続されている。
【００２９】
差動増幅器２１は、２つのｐ型ＭＯＳトランジスタ（以下、「Ｐ２１およびＰ２２」という。）、および３つのｎ型ＭＯＳトランジスタ（以下、「Ｎ２１〜Ｎ２３」という。）を備えている。
【００３０】
Ｐ２１のソース端子はＶＤＤに接続され、ゲート端子およびドレイン端子はＰ２２のゲート端子に接続され、Ｐ２２のソース端子はＶＤＤに接続され、ドレイン端子は差動増幅器２１の出力としてＰＭＯＳ２３のゲート端子に接続されている。
【００３１】
Ｎ２１のドレイン端子はＰ２１のドレイン端子に接続され、ゲート端子にはＶＦＢが接続されている。Ｎ２２のドレイン端子はＰ２２のドレイン端子に接続され、ゲート端子にはＶＲＥＦが接続されている。
【００３２】
Ｎ２１のソース端子およびＮ２２のソース端子はＮ２３のドレイン端子に接続され、Ｎ２３のソース端子は接地電位（以下、「ＶＳＳ」という。）に接続され、Ｎ２３のゲート端子にはバイアス電圧（以下、「ＣＭＮＧ」という。）が入力されている。
【００３３】
分圧回路２２は、直列に接続された２つの抵抗素子Ｒ２１およびＲ２２で構成され、ＶＩＮＴ発生回路１１の出力を抵抗分割して所定のフィードバック電圧ＶＦＢを生成する。
【００３４】
バイアス回路は、ＶＩＮＴ発生回路１１のレスポンスやフィードバックループの位相余裕を向上させるために差動増幅器２１に流す電流を適切な値に制御するもので、図３に示したように、３つのｐ型ＭＯＳトランジスタ（以下、「Ｐ３１〜Ｐ３３」という。）、３つのｎ型ＭＯＳトランジスタ（以下、「Ｎ３１〜Ｎ３３」という。）、および抵抗素子Ｒ３１とダイオードＤ３１で構成されている。
【００３５】
Ｐ３１のソース端子、Ｐ３２のソース端子、およびＰ３３のソース端子はＶＤＤに接続され、Ｐ３１のゲート端子はＰ３２のゲート端子およびドレイン端子に接続され、Ｐ３３のゲート端子はＰ３２のドレイン端子に接続され、Ｐ３３のドレイン端子はバイアス回路の出力ＣＭＮＧとして差動増幅器２１へ供給されている。
【００３６】
Ｎ３１のドレイン端子およびゲート端子はＰ３１のドレイン端子に接続され、Ｎ３２のドレイン端子はＰ３２のドレイン端子に接続され、Ｎ３２のゲート端子はＮ３１のゲート端子に接続され、Ｎ３３のドレイン端子およびゲート端子はＰ３３のドレイン端子に接続され、Ｎ３３のソース端子はＶＳＳに接続されている。
【００３７】
Ｎ３１のソース端子とＶＳＳの間には抵抗素子Ｒ３１が接続され、Ｎ３２のソース端子とＶＳＳの間にはダイオードＤ３１が順バイアスで接続されている。
【００３８】
次に上述の構成を持つ半導体装置におけるＶＩＮＴ発生回路１１の具体的なテスト方法の一例を説明する。  
所望のテスト電流に対応する合成抵抗値を生成するようＴＭＰ０〜ＴＭＰ３を指定してテストモードにエントリーすると、/ＴＭＰＥＮが“Ｌ”になって、ＶＤＤからＶＩＮＴへ電流が流れ込み、ＶＩＮＴ発生回路１１の駆動能力に応じてＶＩＮＴの電圧レベルが上昇する。
【００３９】
この電圧レベルの上昇分を測定することで、内部回路の動作に伴う負荷電流の変動に対するＶＩＮＴ発生回路１１の動作マージンを確認することができる。このために、テスト回路１２の最小抵抗値Ｒは、動作時にＶＩＮＴに瞬間的に流れ込む最大負荷電流より大きな電流が流れる程度に設定してある。
【００４０】
上記実施例１によれば、テスト回路１２がＶＩＮＴ発生回路１１に流れ込む負荷電流を模擬的に発生させるので、製造時のプロセスバラツキを含めてＶＩＮＴ発生回路１１の動作マージンを容易に確認することができる。
【００４１】
また、上記実施例１によれば、ＴＭＰ０〜ＴＭＰ３の組み合わせにより１５通りの抵抗値を選択できるので、ＶＩＮＴ発生回路１１の動作マージンをチップ製造後に効率よくテストすることができ、ＶＩＮＴ発生回路１１の回路動作の信頼性を向上させることができる。
【実施例２】
【００４２】
図４は、本発明の実施例２に係る半導体装置を示す回路図である。ここでは、主に、内部電圧発生回路（ＶＩＮＴ発生回路４１）の動作マージンのテストにかかる部分を示した。
【００４３】
本発明の実施例２に係る半導体装置は、所望の内部電圧を生成するＶＩＮＴ発生回路４１、およびＶＩＮＴ発生回路４１の動作マージンをテストするためのテスト回路４２を備えている。
【００４４】
ＶＩＮＴ発生回路４１の出力は、内部回路（図示していない。）に所望の内部電圧を供給するための配線（ＶＩＮＴ）に接続され、テスト回路４２の一端は外部からの接地電位を供給するための電源配線（ＶＳＳ）に接続され、テスト回路４２の他端はＶＩＮＴに接続されている。
【００４５】
テスト回路４２の第１の制御入力にはテスト回路４２の抵抗値を制御するために４ビットの第１の制御信号（以下、「ＴＭＮ０〜ＴＭＮ３」という。）が入力され、第２の制御入力にはテストモードであることを示す第２の制御信号（以下、「ＴＭＮＥＮ」という。）が入力されている。
【００４６】
ＶＩＮＴ発生回路４１の構成、機能、および動作は実施例１のＶＩＮＴ発生回路１１と同様であるので、詳しい説明は省略する。
【００４７】
テスト回路４２は、図４に示したように、ｎ型ＭＯＳトランジスタ（以下、「ＮＭＯＳ４３ａ〜４３ｄ」という。）と抵抗素子（以下、「抵抗４４ａ〜４４ｄ」という。）からなる４つの抵抗ユニット、およびスイッチ素子４５で構成されている。
【００４８】
すなわち、ＮＭＯＳ４３ａのソース端子およびドレイン端子には抵抗４４ａの両端が並列に接続され、ＮＭＯＳ４３ａのソース端子はテスト回路４２の一端としてＶＳＳに接続され、ＮＭＯＳ４３ａのゲート端子にはＴＭＮ０が接続されている。
【００４９】
ＮＭＯＳ４３ｂのソース端子およびドレイン端子には抵抗４４ｂの両端が並列に接続され、ＮＭＯＳ４３ｂのソース端子はＮＭＯＳ４３ａのドレイン端子に接続され、ＮＭＯＳ４３ｂのゲート端子にはＴＭＮ１が接続されている。
【００５０】
ＮＭＯＳ４３ｃのソース端子およびドレイン端子には抵抗４４ｃの両端が並列に接続され、ＮＭＯＳ４３ｃのソース端子はＮＭＯＳ４３ｂのドレイン端子に接続され、ＮＭＯＳ４３ｃのゲート端子にはＴＭＮ２が接続されている。
【００５１】
ＮＭＯＳ４３ｄのソース端子およびドレイン端子には抵抗４４ｄの両端が並列に接続され、ＮＭＯＳ４３ｄのソース端子はＮＭＯＳ４３ｃのドレイン端子に接続され、ＮＭＯＳ４３ｄのゲート端子にはＴＭＮ３が接続されている。
【００５２】
スイッチ素子４５は、ｎ型ＭＯＳトランジスタ（以下、「ＮＭＯＳ４５」という。）であり、ＮＭＯＳ４５のソース端子はＮＭＯＳ４３ｄのドレイン端子に接続され、ＮＭＯＳ４５のゲート端子にはＴＭＮＥＮが入力され、ＮＭＯＳ４５のドレイン端子はテスト回路４２の他端としてＶＩＮＴに接続されている。
【００５３】
抵抗４４ａ〜４４ｄの抵抗値は、図４に示したように、それぞれ異なる値で２の累乗倍になるよう設定されている。すなわち、抵抗４４ａはＲ、抵抗４４ｂは２Ｒ、抵抗４４ｃは４Ｒ、そして抵抗４４ｄは８Ｒに設定されている。
【００５４】
ＮＭＯＳ４３ａ〜４３ｄは、それぞれのゲート入力が“Ｈ”の場合にオンし、“Ｌ”の場合にオフする。
【００５５】
したがって、テスト回路４２の合成抵抗値は、ＴＭＮ０〜ＴＭＮ３の異なる順列組み合わせに対してそれぞれＲ〜１５Ｒの１５通りを選択することができる。（ＴＭＮ０〜ＴＭＮ３がすべて“Ｈ”の組み合わせは、合成抵抗値が０となるので使用しない。）
ＴＭＮＥＮは、テストモードの場合に“Ｈ”であり、テストモード以外の動作モードの場合に“Ｌ”となる。
【００５６】
上述の構成を持つ半導体装置におけるＶＩＮＴ発生回路４１の具体的なテスト方法は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、テスト回路１２によりＶＩＮＴにテスト電流を流し込むかわりにテスト回路４２によりＶＩＮＴからテスト電流を引き抜いて、ＶＩＮＴの電圧レベルを下降させることである。
【００５７】
この電圧レベルの下降分を測定することで、内部回路の動作に伴う負荷電流の変動に対するＶＩＮＴ発生回路４１の動作マージンを確認することができる。このために、テスト回路４２の最小抵抗値Ｒは、動作時にＶＩＮＴから瞬間的に流れ出す最大負荷電流より大きな電流が流れる程度に設定してある。
【００５８】
上記実施例２によれば、テスト回路４２がＶＩＮＴ発生回路４１から流れ出す負荷電流を模擬的に発生させるので、製造時のプロセスバラツキを含めてＶＩＮＴ発生回路４１の動作マージンを容易に確認することができる。
【００５９】
また、上記実施例２によれば、ＴＭＮ０〜ＴＭＮ３の組み合わせにより１５通りの抵抗値を選択できるので、ＶＩＮＴ発生回路４１の動作マージンをチップ製造後に効率よくテストすることができ、ＶＩＮＴ発生回路４１の回路動作の信頼性を向上させることができる。
【００６０】
上述の実施例１および実施例２では、ＶＩＮＴ発生回路１１および４１はフィードバック制御のＰＭＯＳで構成されるとしたが、本発明はこれに限られるものではなく、ある範囲の負荷電流に対して定電圧を生成する電圧発生回路であれば、原理的には適用可能である。例えば、チャージポンプ回路を用いて電源電圧より高い内部電圧を生成する昇圧回路に対しても同様に適用することができる。
【００６１】
また、上述の実施例１および実施例２では、ＶＤＤ側に入れるテスト回路１２とＶＳＳ側に入れるテスト回路４２は、それぞれ単独で設けるとしたが、本発明はこれに限られるものではなく、例えば、図５に示したように、両方のテスト回路１２および４２をＶＩＮＴ発生回路５１の出力に接続し、/ＴＭＰＥＮおよびＴＭＮＥＮを適宜制御してそれぞれ必要に応じて使用するように構成することもできる。
【実施例３】
【００６２】
以下に述べる実施例３では、実施例１および実施例２と異なり、内部電圧発生回路（以下、「ＶＩＮＴ発生回路」という。）の内部ノードにテスト電流を流すことで、ＶＩＮＴ発生回路の動作マージンがテストされる。
【００６３】
図６は、本発明の実施例３に係る半導体装置におけるＶＩＮＴ発生回路を示す回路図である。ここでは、主に、ＶＩＮＴ発生回路の動作マージンのテストにかかる部分を示した。
【００６４】
本発明の実施例３に係る半導体装置におけるＶＩＮＴ発生回路は、参照電位（以下、「ＶＢＧＲ」という。）と出力からのフィードバック電圧（以下、「ＶＦＢ」という。）を比較する差動増幅器６１、差動増幅器６１の出力を分圧してＶＦＢを生成する分圧回路６２、降圧トランジスタ６３、および２つのテスト回路６４、６５を備えている。
【００６５】
差動増幅器６１の第１の入力にはＶＢＧＲが接続され、第２の入力には分圧回路６２からのＶＦＢが接続され、差動増幅器６１の出力は分圧回路６２の第１の入力に接続されている。
【００６６】
分圧回路６２の第１の出力は降圧トランジスタ６３のゲート端子に接続され、第２の出力はＶＦＢとして差動増幅器６１の第２の入力に接続されている。
【００６７】
降圧トランジスタ６３のドレイン端子は第１の電源電圧（以下、「ＶＤＤ」という。）に接続され、ソース端子はＶＩＮＴ発生回路の出力としてＶＩＮＴに接続されている。
【００６８】
テスト回路６４の一端はＶＤＤに接続され、他端は分圧回路６２の第２の入力に接続され、テスト回路６４の第１の制御入力にはテスト回路６４の抵抗値を制御するために４ビットの第１の制御信号（以下、「ＴＭＰ０〜ＴＭＰ３」という。）が入力され、テスト回路６４の第２の制御入力には第１のテストモードであることを示す第２の制御信号（以下、「/ＴＭＰＥＮ」という。信号名の先頭に付加された記号“/”はこの信号が負論理であることを示す。）が入力されている。
【００６９】
テスト回路６５の一端は接地電位（以下、「ＶＳＳ」という。）に接続され、他端は分圧回路６２の第２の入力に接続され、テスト回路６５の第１の制御入力にはテスト回路６５の抵抗値を制御するために４ビットの第３の制御信号（以下、「ＴＭＮ０〜ＴＭＮ３」という。）が入力され、テスト回路６５の第２の制御入力には第２のテストモードであることを示す第４の制御信号（以下、「ＴＭＮＥＮ」という。）が入力されている。
【００７０】
差動増幅器６１は、図６に示し経ちように、２つのｐ型ＭＯＳトランジスタ（以下、「Ｐ６１およびＰ６２」という。）、および３つのｎ型ＭＯＳトランジスタ（以下、「Ｎ６１〜Ｎ６３」という。）を備えている。
【００７１】
Ｐ６１のソース端子は第２の電源電位（以下、「ＶＰＰ」という。ＶＰＰ＞ＶＤＤ。）に接続され、Ｐ６１のゲート端子およびドレイン端子はＰ６２のゲート端子に接続され、Ｐ６２のソース端子はＶＰＰに接続され、ドレイン端子は差動増幅器６１の出力として分圧回路６２の第１の入力に接続されている。
【００７２】
Ｎ６１のドレイン端子はＰ６１のドレイン端子に接続され、ゲート端子にはＶＦＢが接続されている。Ｎ６２のドレイン端子はＰ６２のドレイン端子に接続され、ゲート端子にはＶＢＧＲが接続されている。
【００７３】
Ｎ６１のソース端子およびＮ６２のソース端子はＮ６３のドレイン端子に接続され、Ｎ６３のソース端子はＶＳＳに接続され、Ｎ６３のゲート端子にはバイアス電圧ＣＭＮＧが入力されている。
【００７４】
ＣＭＮＧを生成するバイアス回路は、実施例１の図３と同様であるので、説明は省略する。
【００７５】
分圧回路６２は、差動増幅器６１の出力を分圧してフィードバック電圧ＶＦＢを生成するために、図６に示したように、１つのｐ型ＭＯＳトランジスタ（以下、「Ｐ６３」という。）、１つのｎ型ＭＯＳトランジスタ（以下、「Ｎ６３」という。）、および直列に接続された２つの抵抗素子Ｒ６１およびＲ６２で構成されている。
【００７６】
すなわち、Ｐ６３のソース端子はＶＰＰに接続され、ゲート端子には差動増幅器６１の出力が接続され、ドレイン端子にはテスト回路６４および６５が接続されている。Ｎ６３のドレイン端子はＰ６３のドレイン端子に接続され、Ｎ６３のゲート端子およびソース端子は分圧回路６２の第１の出力として降圧トランジスタ６３のゲート端子に接続されている。
【００７７】
抵抗分割でＶＦＢを生成するＲ６１の一端がＮ６３のソース端子に接続され、他端はＶＦＢを出力する分圧回路６２の第２の出力に接続され、Ｒ６２の一端がＲ６１の他端に接続され、Ｒ６２の他端はＶＳＳに接続されている。
【００７８】
降圧トランジスタ６３は、ｎ型ＭＯＳトランジスタであり、そのドレイン端子はＶＤＤに接続され、ソース端子はＶＩＮＴ発生回路の出力としてＶＩＮＴに接続されている。
【００７９】
テスト回路６４の構成、機能、および動作は、実施例１の図１に示したテスト回路１２と同様であるので、詳しい説明は省略する。実施例１との違いは、テスト回路６４がＶＩＮＴにテスト電流を流し込むかわりに分圧回路６２の分割抵抗Ｒ６１および６２へテスト電流を流し込み、ＶＦＢの電圧レベルを上昇させることである。
【００８０】
また、テスト回路６５の構成、機能、および動作は、実施例２の図４に示したテスト回路４２と同様であるので、詳しい説明は省略する。実施例２との違いは、テスト回路６５がＶＩＮＴからテスト電流を引き抜くかわりに分圧回路６２の分割抵抗Ｒ６１および６２への電流を減少させ、ＶＦＢの電圧レベルを下降させることである。
【００８１】
上述の構成を持つ半導体装置におけるＶＩＮＴ発生回路のテスト回路６４および６５の動作は、実施例１および実施例２と同様であるので、詳しい説明は省略する。
【００８２】
上記実施例３によれば、テスト回路６４および６５がフィードバック電圧ＶＦＢの変動を模擬的に発生させるので、製造時のプロセスバラツキを含めてＶＩＮＴ発生回路の動作マージンを容易に確認することができる。
【００８３】
また、上記実施例３によれば、ＴＭＰ０〜ＴＭＰ３およびＴＭＮ０〜ＴＭＮ３の組み合わせによりＶＤＤ側、ＶＳＳ側でそれぞれ１５通りの抵抗値を選択できるので、ＶＩＮＴ発生回路の動作マージンをチップ製造後に効率よくテストすることができ、ＶＩＮＴ発生回路の回路動作の信頼性を向上させることができる。
【００８４】
上述の実施例３では、テスト回路６４および６５はトランジスタＮ６４のドレイン端子に接続するとしたが、本発明はこれに限られるものではなく、例えば、Ｎ６４のソース端子、あるいは、抵抗Ｒ６１とＲ６２の途中の接続ノードに接続しても良い。また、これら複数の接続ポイントにテスト回路６４および６５を切り替えて接続できるよう構成することもできる。
【実施例４】
【００８５】
以下に述べる実施例４では、実施例３と同様に、内部電圧発生回路（以下、「ＶＩＮＴ発生回路」という。）におけるバイアス回路の内部ノードにテスト電流を流すことで、ＶＩＮＴ発生回路の動作マージンがテストされる。
【００８６】
図７は、本発明の実施例４に係る半導体装置のＶＩＮＴ発生回路におけるバイアス回路を示す回路図である。ここでは、主に、ＶＩＮＴ発生回路の動作マージンのテストにかかる部分を示した。
【００８７】
本発明の実施例４に係る半導体装置のＶＩＮＴ発生回路におけるバイアス回路は、３つのｐ型ＭＯＳトランジスタ（以下、「Ｐ７１〜Ｐ７３」という。）、３つのｎ型ＭＯＳトランジスタ（以下、「Ｎ７１〜Ｎ７３」という。）、抵抗素子Ｒ７１とダイオードＤ７１、およびテスト回路７５を備えている。
【００８８】
Ｐ７１のソース端子、Ｐ７２のソース端子、およびＰ７３のソース端子は電源電位（以下、「ＶＤＤ」という。）に接続され、Ｐ７１のゲート端子はＰ７２のゲート端子およびドレイン端子に接続され、Ｐ７３のゲート端子はＰ７２のドレイン端子に接続され、Ｐ７３のドレイン端子はバイアス回路の出力ＣＭＮＧとして差動増幅器（ここでは図示していないが、例えば、実施例１の図２に示した差動増幅器２１、あるいは、実施例３の図６に示した差動増幅器６１など。）へ供給されている。
【００８９】
Ｎ７１のドレイン端子およびゲート端子はＰ７１のドレイン端子に接続され、Ｎ７２のドレイン端子はＰ７２のドレイン端子に接続され、Ｎ７２のゲート端子はＮ７１のゲート端子に接続され、Ｎ７３のドレイン端子およびゲート端子はＰ７３のドレイン端子に接続され、Ｎ７３のソース端子は接地電位（以下、「ＶＳＳ」という。）に接続されている。
【００９０】
Ｎ７１のソース端子には抵抗素子Ｒ７１の一端が接続され、Ｎ７２のソース端子とＶＳＳの間にはダイオードＤ７１が順バイアスで接続されている。
【００９１】
テスト回路７５の一端は抵抗素子Ｒ７１の他端に接続され、テスト回路７５の他端はＶＳＳに接続され、テスト回路７５の第１の制御入力にはテスト回路７５の抵抗値を制御するために４ビットの第１の制御信号（ＴＭＮ０〜ＴＭＮ３）が入力され、第２の制御入力にはテストモードであることを示す第２の制御信号（ＴＭＮＥＮ）が入力されている。
【００９２】
テスト回路７５の構成、機能、および動作は、実施例２の図４に示したテスト回路４２と同様であるので、詳しい説明は省略する。実施例２との違いは、テスト回路７５がＶＩＮＴからテスト電流を引き抜くかわりにバイアス回路の抵抗素子Ｒ７１に流れる電流を制御し、ＣＭＮＧによる差動増幅器のバイアス電流を変化させることである。
【００９３】
上述の構成を持つ半導体装置におけるＶＩＮＴ発生回路のテスト回路７５の動作は、実施例２と同様であるので、詳しい説明は省略する。
【００９４】
上記実施例４によれば、テスト回路７５がＶＩＮＴ発生回路の差動増幅器におけるバイアス電流の変動を模擬的に発生させるので、製造時のプロセスバラツキを含めてＶＩＮＴ発生回路の動作マージンを容易に確認することができる。
【００９５】
また、上記実施例４によれば、ＴＭＮ０〜ＴＭＮ３の組み合わせにより１５通りの抵抗値を選択できるので、ＶＩＮＴ発生回路の動作マージンをチップ製造後に効率よくテストすることができ、ＶＩＮＴ発生回路の回路動作の信頼性を向上させることができる。
【００９６】
上述の実施例１〜４の説明では、テスト回路の抵抗ユニットは４つであり、第１の制御入力は４ビットであるとしたが、本発明はこれに限られるものではなく、１つ以上の抵抗ユニットがあれば、原理的には適用可能である。
【図面の簡単な説明】
【００９７】
【図１】本発明の実施例１に係る半導体装置を示す回路図。
【図２】本発明の実施例１に係る半導体装置におけるＶＩＮＴ発生回路１１の一例を示す回路図。
【図３】本発明の実施例１に係る半導体装置のＶＩＮＴ発生回路１１におけるバイアス回路の一例を示す回路図。
【図４】本発明の実施例２に係る半導体装置を示す回路図。
【図５】本発明の実施例２に係る別の半導体装置を示す回路図。
【図６】本発明の実施例３に係る半導体装置におけるＶＩＮＴ発生回路を示す回路図。
【図７】本発明の実施例４に係る半導体装置のＶＩＮＴ発生回路におけるバイアス回路を示す回路図。
【符号の説明】
【００９８】
１１、４１  ＶＩＮＴ発生回路
１２、４２、７５  テスト回路
１３ａ〜１３ｄ、２３  ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
１４ａ〜１４ｄ、４４ａ〜４４ｄ  抵抗素子
１５  スイッチ素子（ＰＭＯＳ）
２１、６１  差動増幅器
２２、６２  分圧回路
４３ａ〜４３ｄ  ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）
４５  スイッチ素子（ＮＭＯＳ）
６３  降圧トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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