(57)【要約】【課題】少数のＭＯＳで構成することができ、優れた特性を得ることができる、３値論理バッファ回路を提供すること。【解決手段】ＭＯＳｂｐ１、ｅｐ１、ｇｐ２、ｂｐ３のサブストレート端子を第１の基板電圧に接続し、ＭＯＳｅｎ１、ｂｎ１、ｇｎ２、ｂｎ３のサブストレート端子を第２の基板電圧に接続し、ＭＯＳｂｐ１、ｅｐ１、ｂｐ３のソース端子を第１の信号電圧に接続し、ＭＯＳｅｎ１、ｂｎ１、ｂｎ３のソース端子を第２の信号電圧に接続し、ＭＯＳｇｎ２のソース端子を第３の信号電圧に接続し、ＭＯＳｇｐ２のソース端子をＭＯＳｂｐ３又はＭＯＳｂｎ３のドレイン端子に接続し、ＭＯＳｂｐ３又はＭＯＳｂｎ３のドレイン端子を出力節点とする。【選択図】図７
2008022108.tif 000002
【特許請求の範囲】
【請求項１】
第１から第４のエンハンスメント型ｐＭＯＳと、
第５から第８のエンハンスメント型ｎＭＯＳとを備え、
前記第１から前記第４のＭＯＳのサブストレート端子を第１の基板電圧に接続し、
前記第５から前記第８のＭＯＳのサブストレート端子を第２の基板電圧に接続し、
前記第１から前記第４のＭＯＳのうち、いずれか３つのＭＯＳのソース端子を第１の信号電圧に接続し、
前記第５から前記第８のＭＯＳのうち、いずれか３つのＭＯＳのソース端子を第２の信号電圧に接続し、
前記第１の信号電圧と前記第２の信号電圧とのいずれにもソース端子が接続されていない２つのＭＯＳのうち、いずれか一つのＭＯＳのソース端子を第３の信号電圧に接続し、
前記第３のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続するか、又は、前記第７のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、
前記第４又は前記第８のＭＯＳのドレイン端子を出力節点とするか、又は、前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする３値論理バッファ回路。
【請求項２】
前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第７のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第３のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、
前記第４又は前記第８のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする請求項１に記載の３値論理バッファ回路。
【請求項３】
前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第３のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第７のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、
前記第４又は前記第８のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする請求項１に記載の３値論理バッファ回路。
【請求項４】
前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第７のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第８のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第３のＭＯＳのソース端子を前記第４のドレイン端子に接続し、
前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする請求項１に記載の３値論理バッファ回路。
【請求項５】
前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第３のＭＯＳのソース端子を前記第１の信号電圧に接続し、
前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、
前記第４のＭＯＳのソース端子を前記第３の信号電圧に接続し、
前記第７のＭＯＳのソース端子を前記第８のドレイン端子に接続し、
前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、
を特徴とする請求項１に記載の３値論理バッファ回路。
【請求項６】
前記第１の基板電圧はＶｍａｘであり、
前記第２の基板電圧はＶｍｉｎであり、
前記第１の信号電圧はＶ１，ｍａｘであり、
前記第２の信号電圧はＶ０，ｍｉｎ、であり、かつ、
前記第３の信号電圧はＶＧＮＤであること、
を特徴とする請求項１から５のいずれか一項に記載の３値論理バッファ回路。
【請求項７】
前記第１から第８のＭＯＳを、ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎの６種のＭＯＳから構成し、これらｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎのソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の条件１を満たすこと、
条件１：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）、
を特徴とする請求項１から６のいずれか一項に記載の３値論理バッファ回路。
【請求項８】
前記しきい電圧Ｖｂｐ、Ｖｂｎ、Ｖｅｐ、Ｖｅｎ、Ｖｇｐ、Ｖｇｎを、
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、及び、
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
（ここで、γ及びΦｆは当該３値論理バッファ回路の製造プロセスにより決まる定数）としたこと、
を特徴とする請求項７に記載の３値論理バッファ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、３値論理系演算を行なうための３値論理プロセッサに用いることができる、３値論理バッファ回路に関する。
【背景技術】
【０００２】
半導体集積回路は、主として、０又は１にて表現される２値論理信号を対象にしており、このような半導体集積回路に実装される組合せ論理回路も、２値論理系を処理するために設計されている。
【０００３】
ここで、半導体集積回路のチップ面積は、組合せ論理回路上に実装されるゲート数やゲート間の配線数の影響を受けるため、チップ面積の使用効率を向上させて半導体集積回路の小型化や多機能化を図るためには、ゲート数を少なくすることが好ましい。そこで、近年では、半導体集積回路の論理を３論理値以上に多値化する多値化技術が提案されている。このような多値化技術を用いた場合には、各ゲートによる情報処理能力を向上させることができ、ゲート数やゲート間の配線数を低減して、半導体集積回路の小型化や多機能化を図ることができる。
【０００４】
このような３値論理系演算を行うための３値論理プロセッサを製造するためには、バッファ処理を行う３値論理バッファ回路が必要になる。このような３値論理バッファ回路は、一般的に、複数のＭＯＳ（金属酸化膜半導体、Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を組み合わせて構成されている。例えば、従来から、ＭＯＳを複数個組み合わせて構成される３値論理バッファ回路が開示されている（特許文献１〜５参照）。
【０００５】
【特許文献１】米国特許第６１３３７５４号明細書
【特許文献２】米国特許第４８０８８５４号明細書
【特許文献３】米国特許第３６６０６７８号明細書
【特許文献４】特開２００４−３２７０２号公報
【特許文献５】特許第３７２１３７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の３値論理バッファ回路は、製造プロセスの面において問題を含んでいた。特許文献１の３値論理バッファ回路は、デプレッション型ＭＯＳを含んで構成されているため、製造プロセスが増えるという問題がある。また、特許文献３〜４の３値論理回路は、抵抗を含んで構成されているため、静止時の電流量が増えるという問題がある。また、特許文献４の３値論理回路は、出力端子の開放（Ｈｉｇｈ−Ｉｍｐｅｄａｎｃｅ状態）があるので、この状態をどのようにカバーするのかが問題になる。さらに、特許文献５の３値論理回路は、Ｐ型ＭＯＳとＮ型ＭＯＳの導通状態におけるチャンネル抵抗値が等しいので、基板効果以外の特性が要求されることになる。
【０００７】
本発明は、上記に鑑みてなされたものであって、少数のＭＯＳで構成することができ、従来より優れた特性を発揮することができる、３値論理バッファ回路を提供すること等を目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決し、目的を達成するために、請求項１に記載の３値論理バッファ回路は、第１から第４のエンハンスメント型ｐＭＯＳと、第５から第８のエンハンスメント型ｎＭＯＳとを備え、前記第１から前記第４のＭＯＳのサブストレート端子を第１の基板電圧に接続し、前記第５から前記第８のＭＯＳのサブストレート端子を第２の基板電圧に接続し、前記第１から前記第４のＭＯＳのうち、いずれか３つのＭＯＳのソース端子を第１の信号電圧に接続し、前記第５から前記第８のＭＯＳのうち、いずれか３つのＭＯＳのソース端子を第２の信号電圧に接続し、前記第１の信号電圧と前記第２の信号電圧とのいずれにもソース端子が接続されていない２つのＭＯＳのうち、いずれか一つのＭＯＳのソース端子を第３の信号電圧に接続し、前記第３のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続するか、又は、前記第７のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、前記第４又は前記第８のＭＯＳのドレイン端子を出力節点とするか、又は、前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【０００９】
請求項２に記載の３値論理バッファ回路は、請求項１に記載の３値論理バッファ回路において、前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、前記第７のＭＯＳのソース端子を前記第３の信号電圧に接続し、前記第３のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、前記第４又は前記第８のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【００１０】
請求項３に記載の３値論理バッファ回路は、請求項１に記載の３値論理バッファ回路において、前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、前記第３のＭＯＳのソース端子を前記第３の信号電圧に接続し、前記第７のＭＯＳのソース端子を前記第４又は前記第８のドレイン端子に接続し、前記第４又は前記第８のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【００１１】
請求項４に記載の３値論理バッファ回路は、請求項１に記載の３値論理バッファ回路において、前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第４のＭＯＳのソース端子を前記第１の信号電圧に接続し、前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第７のＭＯＳのソース端子を前記第２の信号電圧に接続し、前記第８のＭＯＳのソース端子を前記第３の信号電圧に接続し、前記第３のＭＯＳのソース端子を前記第４のドレイン端子に接続し、前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【００１２】
請求項５に記載の３値論理バッファ回路は、請求項１に記載の３値論理バッファ回路において、前記第１のＭＯＳ、前記第２のＭＯＳ、及び、前記第３のＭＯＳのソース端子を前記第１の信号電圧に接続し、前記第５のＭＯＳ、前記第６のＭＯＳ、及び、前記第８のＭＯＳのソース端子を前記第２の信号電圧に接続し、前記第４のＭＯＳのソース端子を前記第３の信号電圧に接続し、前記第７のＭＯＳのソース端子を前記第８のドレイン端子に接続し、前記第３又は前記第７のＭＯＳのドレイン端子を出力節点としたこと、を特徴とする。
【００１３】
請求項６に記載の３値論理バッファ回路は、請求項１から５のいずれか一項に記載の３値論理バッファ回路において、前記第１の基板電圧はＶｍａｘであり、前記第２の基板電圧はＶｍｉｎであり、前記第１の信号電圧はＶ１，ｍａｘであり、前記第２の信号電圧はＶ０，ｍｉｎ、であり、かつ、前記第３の信号電圧はＶＧＮＤであること、を特徴とする。
【００１４】
請求項７に記載の３値論理バッファ回路は、請求項１から６のいずれか一項に記載の３値論理バッファ回路において、前記第１から第８のＭＯＳを、ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎの６種のＭＯＳから構成し、これらｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎのソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の条件１を満たすこと、条件１：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）、を特徴とする。
【００１５】
請求項８に記載の３値論理バッファ回路は、請求項７に記載の３値論理バッファ回路において、前記しきい電圧Ｖｂｐ、Ｖｂｎ、Ｖｅｐ、Ｖｅｎ、Ｖｇｐ、Ｖｇｎを、
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）、及び、
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）、
（ここで、γ及びΦｆは当該３値論理バッファ回路の製造プロセスにより決まる定数）としたこと、を特徴とする。
【発明の効果】
【００１６】
本発明によれば、少数のＭＯＳを用いて３値論理バッファ回路を構成でき、製造プロセスの簡易化を図ることができると共に、種々の特性上の利点を有する。
【発明を実施するための最良の形態】
【００１７】
以下に添付図面を参照して、この発明に係る実施の形態を詳細に説明する。まず、〔Ｉ〕本実施の形態における３値論理系の前提事項を説明した後、〔ＩＩ〕この前提下における、本実施の形態に係る３値論理バッファ回路の具体的内容について説明し、〔ＩＩＩ〕最後に、本実施の形態に対する変形例について説明する。
【００１８】
〔Ｉ〕本実施の形態における３値論理系の前提事項
まず、本実施の形態における３値論理系の前提になる事項について説明する。最初に、３値論理の基本演算について説明する。図１には、２値論理ゲートと３値論理ゲートとの対応を示す。２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴは、真理値｛１，０｝を用いて、図１の上段に示すように表現できる。これら２値論理ゲートの真理値｛１，０｝に加えて、第３の真理値｛ＮＩＬ｝の意味付けを、論理ゲートの入力に対しては「入力なし」、出力に対しては「出力なし」とすると、２値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴの各々は、図１の下段に示す様な３値論理ゲートのＡＮＤ、ＯＲ、及び、ＮＯＴに拡張できる（本願出願人による特開２０００−２６１３０９号公報（特許第３４３６８９３号）参照。以下、参考文献１）。
【００１９】
３値論理系におけるこの様な演算セットは、２値論理系における演算セットの性質のかなりの部分を継承しており、自己帰還的な配線を持たない２値の組合せ論理回路全てを３値化可能にする。本実施の形態においては、この様な３値の基本演算セットを前提として、３値論理バッファ回路をＭＯＳを用いて構成する。
【００２０】
（信号電圧定義）
次に、３値論理で使用する真理値｛１，ＮＩＬ，０｝のそれぞれに対して割り当てられる配線上の電圧の定義について説明する。図２は、信号電圧定義を示す図である。割り当て方は、｛ＮＩＬ｝をグランド電位として、プラス側を｛１｝、マイナス側を｛０｝に、グランド電位に対して図示のように割り当てる。この図２の斜線部は正常信号の電圧帯を示す。ここで、ａ１，ａｎｉｌ，ａ０は正常信号の電圧幅、ｂｄｐ，ｂｅｎ，ｂｅｐ，ｂｄｎは信号値の定まらないバッファ領域の電圧幅、ｃ１，ｃ０は参照電圧とＭＯＳの基板電圧の差とする。｛ＮＩＬ｝の電圧帯は〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ〕、｛１｝の電圧帯は〔Ｖ１，ｍｉｎ，Ｖ１，ｍａｘ〕、｛０｝の電圧帯は〔Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ〕のそれぞれの区間となる。また定数ｂ＊＊（＊＊＝ｄｐ、ｅｎ、ｅｐ、ｄｎ）は、ＭＯＳの製造過程で生じるしきい電圧のバラツキを吸収できる様に定めるものとする。Ｃ１、Ｃ０は方形波入力に対する応答波形に発生するオーバーシュートがＶｍａｘもしくはＶｍｉｎを越えて基板電流とならない程度の大きさに取る。また、このオーバーシュートを抑える為には出力端子に適当な容量を付加するか、このゲート回路の出力をゲート入力とするＭＯＳのゲート容量を使うか、両方を併用する。
【００２１】
（基本素子）
次に、３値論理バッファ回路で使用する基本素子について説明する。ここでは、８種類のそれぞれしきい電圧の異なるＭＯＳを採用する。図３には、各基本素子のシンボルと、各基本素子における各端子に対応する典型的な電圧値を示す。ここで、ｄｐとｄｎはデプレッション型を意味する。ここでは、基板効果の式を以下の式（１）〜（８）のように取る。
【００２２】
Ｖｄｐ＝Ｖｄｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（１）
Ｖｄｎ＝Ｖｄｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（２）
Ｖｅｐ＝Ｖｅｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（３）
Ｖｅｎ＝Ｖｅｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（４）
Ｖｂｐ＝Ｖｂｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（５）
Ｖｂｎ＝Ｖｂｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（６）
Ｖｇｐ＝Ｖｇｐ０−γ（（２｜Φｆ｜−Ｖ＊ｂ）０．５−（２｜Φｆ｜）０．５）・・・（７）
Ｖｇｎ＝Ｖｇｎ０＋γ（（２Φｆ＋Ｖ＊ｂ）０．５−（２Φｆ）０．５）・・・（８）
【００２３】
上記式（１）〜（８）において、左辺は８種のＭＯＳそれぞれのしきい電圧であり、右辺第一項は基板効果がない時のしきい電圧である。γ、Φｆはプロセスにより決まる定数であり、便宜的に８種のＭＯＳで同じ記号にそろえてある。Ｖ＊ｂはソース−サブストレート間電圧Ｖｓｂ、もしくはドレイン−サブストレート間電圧Ｖｄｂを意味する。ＭＯＳ構造の対称性を前提とすると、ソースとドレインは対等の扱いになる。また、Ｖ＊ｂがＶｓｂの場合、左辺のしきい電圧はソース側から見込んだ解釈となり、Ｖ＊ｂがＶｄｂの場合、左辺のしきい電圧はドレイン側から見込んだ解釈になる。さらに、式（１）〜（８）において、左辺はＶ＊ｂの関数であるから、左辺のしきい電圧はたとえばＶｄｐ（Ｖ＊ｂ）の様に表記出来る。
【００２４】
ここで８種のＭＯＳのしきい電圧が以下の式（９）〜（１６）の右側の開区間の内部に来る様に定めると、任意の組合せ論理回路の実現に必要な３値論理ゲートの回路の動作が直流特性から数学的に保証される。
【００２５】
式（９）：
Ｖｄｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖ１，ｍｉｎ‐ＶＧＮＤ‐ｂｄｐ，Ｖ１，ｍｉｎ‐ＶＧＮＤ）
式（１０）：
Ｖｄｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖ０，ｍａｘ‐ＶＧＮＤ，Ｖ０，ｍａｘ‐ＶＧＮＤ＋ｂｄｎ）
式（１１）：
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）
式（１２）：
Ｖｅｎ（Ｃ０）⊂（Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｅｎ）
式（１３）：
Ｖｂｐ（‐Ｃ１）⊂（Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ，Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ）
式（１４）：
Ｖｂｎ（Ｃ０）⊂（Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ）
式（１５）：
Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ）
式（１６）：
Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ）
【００２６】
ここで、式（９），（１０），（１５），（１６）の左辺は、ｄｐ、ｇｐもしくはｄｎ、ｇｎのアース側から見込んだしきい電圧を意味しており、アース側端子の電圧をＶＧＮＤとおいた場合に該当する。また、式（１１）〜（１４）の左辺は、ｅｐ、ｂｐもしくはｅｎ、ｂｎのソース側から見込んだしきい電圧に該当する。
【００２７】
また、基板効果の取り扱いは、以下の性質以外は本質的に必要としない。
【００２８】
Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）・・・（１７）
（ここで、＊＊＝ｄｐ、ｄｎ、ｅｐ、ｅｎ、ｂｐ、ｂｎ、ｇｐ、ｇｎ）
【００２９】
Ｖｇｎ（Ｃ０）＞０・・・（１８）
（本願では不使用）
【００３０】
Ｖｇｐ（‐Ｃ１）＜０・・・（１９）
（本願では不使用）
【００３１】
ＭＯＳのＯＮ／ＯＦＦの判定条件は、ひとつのＭＯＳについてソース側から見込んだしきい電圧Ｖ＊＊（Ｖｓｂ）と、ドレイン側から見込んだしきい電圧Ｖ＊＊（Ｖｄｂ）の両方で考え、以下の様になる。
【００３２】
（＊ｐのＯＮ条件）
Ｖｇｓ＜Ｖ＊ｐ（Ｖｓｂ）∪Ｖｇｄ＜Ｖ＊ｐ（Ｖｄｂ）・・・（２０）
【００３３】
（＊ｐのＯＦＦ条件）
Ｖｇｓ＞Ｖ＊ｐ（Ｖｓｂ）∩Ｖｇｄ＞Ｖ＊ｐ（Ｖｄｂ）・・・（２１）
【００３４】
（＊ｎのＯＮ条件）
Ｖｇｓ＞Ｖ＊ｎ（Ｖｓｂ）∪Ｖｇｄ＞Ｖ＊ｎ（Ｖｄｂ）・・・（２２）
【００３５】
（＊ｎのＯＦＦ条件）
Ｖｇｓ＜Ｖ＊ｎ（Ｖｓｂ）∩Ｖｇｄ＜Ｖ＊ｎ（Ｖｄｂ）・・・（２３）
【００３６】
ここで、Ｖｇｓはゲート−ソース間電圧、Ｖｇｄはゲート−ドレイン間電圧である。ＯＦＦの条件はＯＮの条件と異なり、２つの不等式の交わりの為判定に手間がかかる。それに比べてＯＮの条件は２つの不等式の結びの為どちらかが確認出来れば良い。
【００３７】
また、ＯＦＦ⇔ＯＮの遷移点上の判定については、どのＭＯＳについても以下の式（２４）を用いる。イコールは電子工学的にはありえないとする考え方を本証明では取らず、＞、＜、＝のすべての場合を尽くす形で考慮する。また、ＯＮでもＯＦＦでもない状態をＴＲＡＮＳＩＥＮＴとする。
【００３８】
Ｖｇ＊＝Ｖ＊＊（Ｖ＊ｂ）・・・（２４）
（ここで、＊＝ｓ、ｄ；＊＊＝ｄｐ、ｄｎ、ｅｐ、ｅｎ、ｂｐ、ｂｎ、ｇｐ、ｇｎ）
【００３９】
前記の式（２０）〜（２３）より、また、ド・モルガン則により、以下の判定条件が導かれる。本証明ではＭＯＳのＮＯＴ  ＯＮ、ＮＯＴ  ＯＦＦというステータスを用いる。
【００４０】
（＊ｐのＮＯＴ  ＯＮ条件）
Ｖｇｓ≧Ｖ＊ｐ（Ｖｓｂ）∩Ｖｇｄ≧Ｖ＊ｐ（Ｖｄｂ）・・・（２５）
【００４１】
（＊ｐのＮＯＴ  ＯＦＦ条件）
Ｖｇｓ≦Ｖ＊ｐ（Ｖｓｂ）∪Ｖｇｄ≦Ｖ＊ｐ（Ｖｄｂ）・・・（２６）
【００４２】
（＊ｎのＮＯＴ  ＯＮ条件）
Ｖｇｓ≦Ｖ＊ｎ（Ｖｓｂ）∩Ｖｇｄ≦Ｖ＊ｎ（Ｖｄｂ）・・・（２７）
【００４３】
（＊ｎのＮＯＴ  ＯＦＦ条件）
Ｖｇｓ≧Ｖ＊ｎ（Ｖｓｂ）∪Ｖｇｄ≧Ｖ＊ｎ（Ｖｄｂ）・・・（２８）
【００４４】
（基本素子動作）
次に、上記の各基本素子の動作について説明する。図４には、基本素子動作表を示す。この基本素子動作表の適用には以下のふたつの条件を必要とする。
【００４５】
（１）ソース電圧が表で指定する固定値である。
（２）ドレイン電圧が表で指定する閉区間内である。
【００４６】
まず、図４のｅｐの動きは以下の様にして証明される。
【００４７】
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）・・・（２９）（∵式（１１））
【００４８】
Ｉｎ＝Ｖｇ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕において、
Ｖｇｓ⊂〔Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｍａｘ‐Ｖ１，ｍａｘ〕・・・（３０）
Ｖｅｐ（Ｖｓｂ）＝Ｖｅｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）
＝Ｖｅｐ（‐Ｃ１）＜Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ
従って、Ｖｅｐ（Ｖｓｂ）＜Ｖｇｓでソース側ＯＦＦ。
【００４９】
ここで、〔＊，Ｖ１，ｍａｘ〕≦Ｖ１，ｍａｘ⇒Ｖｄ≦Ｖｓ⇒Ｖｇｄ≧Ｖｇｓ・・・（３１）
Ｖｄｂ≦Ｖｓｂ⇒Ｖｅｐ（Ｖｄｂ）≦Ｖｅｐ（Ｖｓｂ）・・・（３２）（∵式（１７））
式（３１）、（３２）およびソース側ＯＦＦより、
Ｖｅｐ（Ｖｄｂ）≦Ｖｅｐ（Ｖｓｂ）＜Ｖｇｓ≦Ｖｇｄ
従って、式（２１）より、Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕でｅｐはＯＦＦである。
【００５０】
Ｉｎ＝Ｖｇ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ〕において、
Ｖｇｓ⊂〔Ｖｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍａｘ＋ｂｄｎ‐Ｖ１，ｍａｘ〕
式（２９）より、Ｖｇｓ＜Ｖｅｐ（‐Ｃ１）＝Ｖｅｐ（Ｖｓｂ）
（∵Ｖ０，ｍａｘ＋ｂｄｎ＝Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）
従って、式（２０）より、Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ＋ｂｄｎ〕で、ｅｐはソース側ＯＮである。
【００５１】
この他、図４のｅｎ，ｄｐ，ｄｎ，ｂｐ，ｂｎ，ｇｐ，ｇｎのそれぞれについても、同様の考え方で動きを明らかに出来るが、その詳細は上記から自明であるため省略する。
【００５２】
（否定演算動作）
次に、否定演算動作について説明する。図５には否定演算動作表を示す。この図５の否定演算動作表の適用には以下の条件を必要とする。
【００５３】
（１）出力端子が次段のゲート入力かもしくは負荷容量のみと接続している。
【００５４】
ここでは、対象とする否定演算は、ＭＯＳ２個で可能なもののみである。８種のＭＯＳに対応して６種の２色出力（真理値が２種類しかない出力）の否定演算回路が可能である。“⇔”の部分では２個のＭＯＳが同時にＯＮであるか一方がＯＮであるかのどちらかである。図５については、図４の基本素子動作表の様な証明が介在する余地があるとは思われない。２値のインバータの考え方で直感的にも自明と思われる。
【００５５】
〔ＩＩ〕３値論理バッファ回路の具体的内容
次に、上記のような前提下において構成された、本実施の形態に係る３値論理バッファ回路の具体的内容について説明する。
【００５６】
（回路構成について）
本実施の形態に係る３値論理バッファ回路は、ｅ１Ｎ０の１入力ゲート回路であり、図６の入出力定義に対応する。図７〜１０には、図６の入出力定義に対応する４パターンのゲート回路（以下、Ｔｙｐｅ１のゲート回路、Ｔｙｐｅ２のゲート回路、Ｔｙｐｅ３のゲート回路Ｔｙｐｅ４のゲート回路と称する）を示す。これら図７〜１０において、ｂｐ、ｅｐ、ｇｐはエンハンスメント型ｐＭＯＳであり、ソース側は上側である。また、ｂｎ、ｅｎ、ｇｎはエンハンスメント型ｎＭＯＳであり、ソース側は下側である。
【００５７】
図７のＴｙｐｅ１のゲート回路は、８つのＭＯＳで構成される回路であり、ｂｐ１とｅｐ１とｇｐ２とｂｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｅｎ１とｂｎ１とｇｎ２とｂｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続して構成している。また、ｂｐ１とｅｐ１とｂｐ３のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｅｎ１とｂｎ１とｂｎ３のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｎ２のソース側は信号電圧ＶＧＮＤに接続し、ｇｐ２のソース側はｂｐ３もしくはｂｎ３のドレイン側に接続している。出力節点Ｏｕｔは、ｂｐ３もしくはｂｎ３のドレイン側とする。ここで、ｂｐ１、ｅｐ１、ｇｐ２、ｂｐ３、ｅｎ１、ｂｎ１、ｇｎ２、ｂｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳ、第７のＭＯＳ、第８のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００５８】
図８のＴｙｐｅ２のゲート回路は、８つのＭＯＳで構成される回路であり、ｅｐ１とｂｐ１とｇｐ２とｂｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｂｎ１とｅｎ１とｇｎ２とｂｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続して構成している。また、ｅｐ１とｂｐ１とｂｐ３のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｂｎ１とｅｎ１とｂｎ３のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｐ２のソース側は信号電圧ＶＧＮＤに接続し、ｇｎ２のソース側はｂｐ３もしくはｂｎ３のドレイン側と接続している。出力節点Ｏｕｔはｂｐ３もしくはｂｎ３のドレイン側とする。ここで、ｅｐ１、ｂｐ１、ｇｐ２、ｂｐ３、ｂｎ１、ｅｎ１、ｇｎ２、ｂｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳ、第７のＭＯＳ、第８のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００５９】
図９のＴｙｐｅ３のゲート回路は、８つのＭＯＳで構成される回路であり、ｂｐ１とｅｐ１とｇｐ２とｂｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｅｎ１とｂｎ１とｂｎ２とｇｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続している。また、ｂｐ１とｅｐ１とｂｐ３のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｅｎ１とｂｎ１とｂｎ２のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｎ３のソース側は信号電圧ＶＧＮＤに接続し、ｇｐ２のソース側はｂｐ３のドレイン側と接続している。出力節点Ｏｕｔはｇｐ２もしくはｂｎ２のドレイン側とする。ここで、ｂｐ１、ｅｐ１、ｇｐ２、ｂｐ３、ｅｎ１、ｂｎ１、ｂｎ２、ｇｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳ、第７のＭＯＳ、第８のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００６０】
図１０のＴｙｐｅ４のゲート回路は、８つのＭＯＳで構成される回路であり、ｅｐ１とｂｐ１とｂｐ２とｇｐ３のサブストレート端子を基板電圧Ｖｍａｘに接続し、ｂｎ１とｅｎ１とｇｎ２とｂｎ３のサブストレート端子を基板電圧Ｖｍｉｎに接続して構成されている。また、ｅｐ１とｂｐ１とｂｐ２のソース側は信号電圧Ｖ１，ｍａｘに接続し、ｂｎ１とｅｎ１とｂｎ３のソース側は信号電圧Ｖ０，ｍｉｎに接続している。さらに、ｇｐ３のソース側は信号電圧ＶＧＮＤに接続し、ｇｎ２のソース側はｂｎ３のドレイン側と接続している。出力節点Ｏｕｔはｂｐ２もしくはｇｎ２のドレイン側とする。ここで、ｅｐ１、ｂｐ１、ｂｐ２、ｇｐ３、ｂｎ１、ｅｎ１、ｇｎ２、ｂｎ３は、それぞれ特許請求の範囲における第１のＭＯＳ、第２のＭＯＳ、第３のＭＯＳ、第４のＭＯＳ、第５のＭＯＳ、第６のＭＯＳ、第７のＭＯＳ、第８のＭＯＳに対応する。また、基板電圧Ｖｍａｘ、基板電圧Ｖｍｉｎ、信号電圧Ｖ１，ｍａｘ、信号電圧Ｖ０，ｍｉｎ、信号電圧ＶＧＮＤは、それぞれ特許請求の範囲における第１の基板電圧、第２の基板電圧、第１の信号電圧、第２の信号電圧、第３の信号電圧に対応する。
【００６１】
これら６種のＭＯＳの、ソース‐サブストレート間電圧を変数とするしきい電圧を、それぞれＶｂｐ（Ｘ）、Ｖｂｎ（Ｘ）、Ｖｅｐ（Ｘ）、Ｖｅｎ（Ｘ）、Ｖｇｐ（Ｘ）、Ｖｇｎ（Ｘ）とする時、これらの関数が以下の条件を満たす時、直流特性上の動作が保証される。
【００６２】
（条件１）：Ｖ１＜Ｖ２⇒Ｖ＊＊（Ｖ１）＜Ｖ＊＊（Ｖ２）
（ここで、＊＊＝ｂｐ、ｂｎ、ｅｐ、ｅｎ、ｇｐ、ｇｎ）
この条件１はしきい電圧がソース−サブストレート間電圧に対して単調増加の基板効果特性を表わしている。
【００６３】
これら６種のＭＯＳのソース−サブストレート間電圧に対応するしきい電圧は、製造時に発生するばらつきをも含めて、以下の６つの式の右辺で示す区間内にあれば良い。また、各式より、各ＭＯＳの基板バイアスゼロ時のしきい電圧を計算により定める事も可能である。
【００６４】
Ｖｂｐ（‐Ｃ１）⊂（Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ，Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ）
Ｖｂｎ（Ｃ０）⊂（Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ）
Ｖｅｐ（‐Ｃ１）⊂（Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐Ｖ１，ｍａｘ）
Ｖｅｎ（Ｃ０）⊂（Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｅｎ）
Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）⊂（Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ，Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ）
Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）⊂（Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ，Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ）
【００６５】
（動作証明−Ｔｙｐｅ１のゲート回路）
次に、このように構成された３値論理バッファ回路の動作証明を行う。まず、図７のＴｙｐｅ１のゲート回路の動作を、ＭＯＳの直流特性から数学的に証明する。図１１はこの動作証明のためのマトリックス、図１２はこの動作証明のための部分マトリックスである。ここでは、信号電圧（Ｉｎ）を図２の横線で示した区間で区切り、各ＭＯＳのＯＮ／ＯＦＦ状態を区間毎に吟味する。図１１、１２において、各ＭＯＳの状態は「ＯＮ」、「ＯＦＦ」、「ＮＯＴ  ＯＮ」、「ＮＯＴ  ＯＦＦ」のいずれかであり、空欄はＯＦＦ⇔ＯＮの遷移点を含むかもしくはゲート回路の機能を説明する上で判定の必要のない部分を示す。
【００６６】
動作証明の為に以下のふたつの前提を用いる。それぞれ出力限定則、遷移点則と名づける。
（出力限定則）直流特性上はＯｕｔ⊂〔最小参照電圧，最大参照電圧〕である。
（遷移点則）ＭＯＳの４端子のうち１端子でも入力電圧の変動を伝える変動端子がある場合、ＯＮ⇔ＯＦＦ間の遷移は入力電圧の数直線上の点となり、その点はＭＯＳのＯＮとＯＦＦの状態にはさまれている。
ここで、出力限定則について補足すると、本ゲート回路の最小参照電圧はＶ０，ｍｉｎであり、最大参照電圧はＶ１，ｍａｘである。遷移点則の変動端子について補足すると、本ゲート回路のｅｐ１、ｂｎ１、ｂｐ１、ｅｎ１の変動端子はゲートであり、入力電圧が直接変動要因となっている。
【００６７】
証明の目的は以下のふたつの条件の成立を保証することである。以下に示す通り、入出力条件はゲート回路毎の入出力定義である。また電圧安定条件が成り立たないと直流特性による考察の結果が寄生容量を持つ実際の回路の動きと大きく乖離する恐れがある。孤立した出力端子の電圧値は直流特性からの予測が非常に難しい。
（入出力条件）：Ｉｎが｛１｝である時Ｏｕｔが｛１｝、Ｉｎが｛ＮＩＬ｝である時Ｏｕｔが｛ＮＩＬ｝、Ｉｎが｛０｝である時Ｏｕｔが｛０｝。
（電圧安定条件）：Ｉｎが〔Ｖｍｉｎ，Ｖｍａｘ〕のあらゆる電圧値において、出力端子Ｏｕｔが参照電圧から孤立する事がない。
【００６８】
更に上記ふたつの条件の成立の度合いをｗｅａｋとｆｕｌｌの２段階に分ける。条件成立にＭＯＳのＯＮとＯＦＦだけが関与する場合をｆｕｌｌとし、ＮＯＴ  ＯＮをＯＦＦ、ＮＯＴ  ＯＦＦをＯＮと割り切る判断が入る場合をｗｅａｋとする。この考え方により証明は２段階に分ける事も出来るが、これら４タイプの回路については出来るだけ直接ｆｕｌｌに持って行く様に考える。
【００６９】
（動作証明−Ｔｙｐｅ１のゲート回路）
まず、図１０までの直流特性による動作証明を行なう。
【００７０】
（動作証明−Ｔｙｐｅ１のゲート回路−Ｖｂｐ‐ｅｎの動き）
Ｖｂｐ−ｅｎは図７の回路図で示す位置の電圧値を意味する。ｂｐ１とｅｎ１より成り立つインバータの出力が全てゲート入力となっている。従って否定演算動作表を適用出来る。・・・（３３）
【００７１】
（動作証明−Ｔｙｐｅ１のゲート回路−Ｖｅｐ‐ｂｎの動き）
Ｖｅｐ−ｂｎは図７の回路図でｅｐ１のドレイン側もしくはｂｎ１のドレイン側の電圧値を意味する。ｅｐ１とｂｎ１より成り立つインバータの出力が全てゲート入力となっている。従って否定演算動作表を適用出来る。・・・（３４）
【００７２】
（動作証明−Ｔｙｐｅ１のゲート回路−ｂｐ３の動き）
ソース電圧Ｖｓ＝Ｖ１，ｍａｘ、ドレイン電圧Ｖｄ＝Ｏｕｔ＝〔Ｖ０，ｍｉｎ  ，Ｖ１，ｍａｘ〕（∵  出力限定則）。
従って、基本素子動作表を適用出来る。但し入力はＶｂｐ−ｅｎである。・・・（３５）
【００７３】
（動作証明−Ｔｙｐｅ１のゲート回路−ｂｎ３の動き）
ソース電圧Ｖｓ＝Ｖ０，ｍｉｎ、ドレイン電圧Ｖｄ＝Ｏｕｔ＝〔Ｖ０，ｍｉｎ  ，Ｖ１，ｍａｘ〕（∵  出力限定則）従って基本素子動作表を適用出来る。但し入力はＶｅｐ−ｂｎである。・・・（３６）
【００７４】
（動作証明−Ｔｙｐｅ１のゲート回路−ｇｐ２とｇｎ２のＯＮ）
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、Ｖｅｐ−ｂｎ＝Ｖ０，ｍｉｎ。
ｂｐ３  ＯＮ、ｂｎ３  ＯＦＦが既に証明済である。
従って、ｇｐ２のソース電圧Ｖｓ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕
従って、Ｖｇｓ＝Ｖｅｐ−ｂｎ−Ｖｓ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｓｂ）⊂〔Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕（∵式（１７））
≧Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
Ｖ０，ｍｉｎ＜Ｖｎｉｌ，ｍｉｎ‐ｂｅｐだから、Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）でｇｐ２はソース側ＯＮ。・・・（３７）
【００７５】
Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ１，ｍａｘ。
従って、ｇｎ２について、
Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ＝Ｖ１，ｍａｘ‐ＶＧＮＤ
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＜Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ（∵式（１６））
Ｖ１，ｍａｘ＞Ｖｎｉｌ，ｍａｘ＋ｂｅｎだから、Ｖｇｓ＞Ｖｇｎ（Ｖｓｂ）でｇｎ２はソース側ＯＮ。・・・（３８）
【００７６】
Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、Ｖｅｐ−ｂｎ＝Ｖ０，ｍｉｎ。
この領域では、ｇｎ２  ＯＮ、ｂｐ３  ＯＦＦ、ｂｎ３  ＯＦＦが既に明らか。
従って、ｇｐ２のドレイン側電圧Ｖｄ＝ＶＧＮＤ。
ならば、Ｖｇｄ＝Ｖｅｐ−ｂｎ−Ｖｄ＝Ｖ０，ｍｉｎ‐ＶＧＮＤ。
Ｖｇｐ（Ｖｄｂ）＝Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
Ｖ０，ｍｉｎ＜Ｖｎｉｌ，ｍｉｎ‐ｂｅｐだから、Ｖｇｄ＜Ｖｇｐ（Ｖｄｂ）でｇｐ２はドレイン側ＯＮ。・・・（３９）
【００７７】
（動作証明−Ｔｙｐｅ１のゲート回路−ｇｐ２とｇｎ２のＯＦＦ）
Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ〕において、Ｖｅｐ−ｂｎ＝Ｖ１，ｍａｘ。この領域において、ｇｎ２  ＯＮ、ｂｐ３  ＯＦＦ、ｂｎ３  ＯＮが既に明らか。
従って、ｇｐ２のソース電圧Ｖｓ、ドレイン電圧Ｖｄについて、
Ｖｓ，Ｖｄ⊂〔Ｖ０，ｍｉｎ，ＶＧＮＤ〕
ならば、Ｖｇｓ，Ｖｇｄ＝Ｖｅｐ−ｂｎ‐Ｖｓ，Ｖｅｐ−ｂｎ‐Ｖｄ
⊂〔Ｖ１，ｍａｘ‐ＶＧＮＤ，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）⊂〔Ｖｇｐ（Ｖ０，ｍｉｎ‐Ｖｍａｘ），Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）〕（∵式（１７））
≦Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＜Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ（∵式（１５））
従って、Ｖｇｓ，Ｖｇｄ＞Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）でｇｐ２はＯＦＦである。・・・（４０）
【００７８】
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ０，ｍｉｎ。
この領域において、ｇｐ２  ＯＮ、ｂｐ３  ＯＮ、ｂｎ３  ＯＦＦが既に明らか。
従って、ｇｎ２のソース電圧Ｖｓ、ドレイン電圧Ｖｄについて、
Ｖｓ，Ｖｄ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕
ならば、Ｖｇｓ，Ｖｇｄ＝Ｖｂｐ−ｅｎ‐Ｖｓ，Ｖｂｐ−ｅｎ‐Ｖｄ
⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｓｂ），Ｖｇｎ（Ｖｄｂ）⊂〔Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ），Ｖｇｎ（Ｖ１，ｍａｘ‐Ｖｍｉｎ）〕（∵式（１７））
≧Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ  （∵式（１６））
従って、Ｖｇｓ，Ｖｇｄ＜Ｖｇｎ（Ｖｓｂ），Ｖｇｎ（Ｖｄｂ）でｇｎ２はＯＦＦである。・・・（４１）
【００７９】
（動作証明−Ｔｙｐｅ１のゲート回路−電圧安定条件（Ｖｏｌｔａｇｅ  Ｔｒａｉｌ））
ここまでで、以下のふたつの入力電圧区間のＶｏｌｔａｇｅ  Ｔｒａｉｌが不明である。
Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）・・・（４２）
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）・・・（４３）
【００８０】
（動作証明−Ｔｙｐｅ１のゲート回路−Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）のＶｏｌｔａｇｅ  Ｔｒａｉｌ）
式（４２）の区間において、ｇｎ２のＯＮが既に明らかである。・・・（４４）
【００８１】
図１１のマトリックス上に表記のない以下のポイントにまず着目する。
Ｖｅｐ−ｂｎ＝Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ＝Ｖ０，ｍａｘ＋ｂｄｎ
ここでは“Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ”にて論述する。
Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）＆Ｖｅｐ−ｂｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ，Ｖ１，ｍａｘ〕において、ｂｎ３のソース電圧Ｖｓ＝Ｖ０，ｍｉｎ。
Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｂｎ（Ｖｓｂ）＝Ｖｂｎ（Ｃ０）＜Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ  （∵式（１４））
従って、Ｖｇｓ＞Ｖｂｎ（Ｖｓｂ）にてソース側ＯＮ。・・・（４５）
【００８２】
Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）＆Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕において、ｇｎ２  ＯＮ、ｂｐ３  ＯＦＦが既に明らか。
仮に、ｇｐ２  ＯＦＦとすると、ｇｐ２のドレイン側電圧Ｖｄ＝ＶＧＮＤ。ならば、
Ｖｇｄ＝Ｖｅｐ−ｂｎ‐Ｖｄ⊂〔Ｖ０，ｍｉｎ‐ＶＧＮＤ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｄｂ）＝Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
従って、Ｖｇｄ＜Ｖｇｐ（Ｖｄｂ）でドレイン側ＯＮの矛盾。
【００８３】
従って、Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）＆Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕において、ｇｐ２はＮＯＴ  ＯＦＦである。・・・（４６）
Ｖｅｐ−ｂｎがゲート入力としてしか用いられていない事から、Ｖｅｐ−ｂｎに対して出力限定則を適用し、Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕・・・（４７）
【００８４】
ここで、Ｖｅｐ−ｂｎについて線形化したマトリックス（図１２）を、（３６）、（３９）、（４５）、（４６）、（４７）に基づき得る。
Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）の開区間にｇｐ２の遷移点がある場合、これに対してＶｅｐ−ｂｎを入力とした遷移点則が適用出来る。従って両端をＯＮとＯＦＦにはさまれており、対応する閉区間でＮＯＴ  ＯＦＦである事と矛盾する。
【００８５】
従って、Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）でｇｐ２はＴＲＡＮＳＩＥＮＴではない。図１２より、ｇｐ２はＮＯＴ  ＯＦＦであるから、従ってＶｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）でｇｐ２はＯＮである。
従って、図１２の※２の部分と合わせて、電圧安定条件（Ｖｏｌｔａｇｅ  Ｔｒａｉｌ）の成立度はｆｕｌｌとなる。・・・（４８）
【００８６】
（動作証明−Ｔｙｐｅ１のゲート回路−Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）のＶｏｌｔａｇｅ  Ｔｒａｉｌ）
式（４３）の区間において、以下の命題の成立をまず証明してみる。
ｇｎ２  ＯＮならば、ｇｐ２  ＯＮ。・・・（４９）
【００８７】
まず、この領域において、Ｖｅｐ−ｂｎ＝Ｖ０，ｍｉｎ、ｂｎ３  ＯＦＦである。ｇｎ２  ＯＮとすると、ｇｐ２のドレイン電圧Ｖｄ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕。
ならば、Ｖｇｄ＝Ｖｅｐ−ｂｎ−Ｖｄ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｄｂ）⊂〔Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕（∵式（１７））
≧Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ（∵式（１５））
Ｖ０，ｍｉｎ＜Ｖｎｉｌ，ｍｉｎ‐ｂｅｐだから、Ｖｇｄ＜Ｖｇｐ（Ｖｄｂ）でｇｐ２はドレイン側ＯＮとなり、命題（４９）は成り立つ。
【００８８】
次に、以下の命題の成立を証明してみる。
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）の区間は、ｂｐ３  ＯＮの領域とｇｎ２  ＯＮの領域ですき間なく埋め尽くされている。・・・（５０）
【００８９】
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）の区間において、図１１のマトリックス上表記のない以下のポイントに着目する。
Ｖｂｐ−ｅｎ＝Ｖ１，ｍｉｎ‐ｂｄｐ＝Ｖｎｉｌ，ｍａｘ＋ｂｅｎ
ここでは、“Ｖ１，ｍｉｎ‐ｂｄｐ”にて論述する。ｂｎ３のＯＦＦが既に明らかである。
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）＆Ｖｂｐ−ｅｎ⊂〔Ｖ１，ｍｉｎ‐ｂｄｐ，Ｖ１，ｍａｘ〕において、ｇｎ２のソース電圧Ｖｓ＝ＶＧＮＤ。
ならば、Ｖｇｓ＝Ｖｂｐ−ｅｎ‐Ｖｓ⊂〔Ｖ１，ｍｉｎ‐ｂｄｐ‐ＶＧＮＤ，Ｖ１，ｍａｘ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＜Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ（∵式（１６））
従って、Ｖｇｓ＞Ｖｇｎ（Ｖｓｂ）にてソース側ＯＮ。・・・（５１）
【００９０】
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）＆Ｖｂｐ−ｅｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍｉｎ‐ｂｄｐ〕において、ｂｐ３のソース電圧Ｖｓ＝Ｖ１，ｍａｘ。
ならば、Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ１，ｍｉｎ‐ｂｄｐ‐Ｖ１，ｍａｘ〕
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＞Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ  （∵式（１３））
従って、Ｖｇｓ＜Ｖｂｐ（Ｖｓｂ）にてソース側ＯＮ。・・・（５２）
【００９１】
Ｖｂｐ−ｅｎはゲート入力としてしか用いられていないので、出力限定則より、
Ｖｂｐ−ｅｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕・・・（５３）
（５１）、（５２）、（５３）より、（５０）が成り立つ。
（４９）、（５０）より、当該区間におけるＶｏｌｔａｇｅ  Ｔｒａｉｌはｆｕｌｌとなる。
これにてＴｙｐｅ１のゲート回路の動作証明を終了する。
【００９２】
（動作証明の概要−Ｔｙｐｅ２のゲート回路）
次にＴｙｐｅ２のゲート回路の動作証明の概要を示す。Ｔｙｐｅ２のゲート回路の動作証明は、Ｔｙｐｅ１のゲート回路の動作証明に対して相補対称の関係にあるため、前者の動作証明の詳細は後者より推測できる。すなわち、ゲート回路の構造の略式表現を考えると、Ｔｙｐｅ２については図１３の様になる。そして、この略式表現を上下反転させると、図１４の略式表現が得られ、この略式表現における文字「ｐ」と文字「ｎ」とを交換すると、図１５の略式表現を得ることができる。この図１５の略式表現は、Ｔｙｐｅ１のゲート回路の構造の略式表現である。逆に、Ｔｙｐｅ１のゲート回路の構造の略式表現から、Ｔｙｐｅ２のゲート回路の構造の略式表現を得ることもできる。この関係に従って、上述したＴｙｐｅ１のゲート回路の動作証明の流れを辿ることで、Ｔｙｐｅ２のゲート回路の動作証明を得ることができる。なお、図１６、１７には、図１１、１２に対応する、Ｔｙｐｅ２のゲート回路の動作証明のためのマトリックス又は部分マトリックスを示す。
【００９３】
（動作証明−Ｔｙｐｅ３のゲート回路）
次に、Ｔｙｐｅ３のゲート回路の動作を証明する。図１８はこの動作証明のためのマトリックス、図１９はこの動作証明のための部分マトリックスである。
【００９４】
（動作証明−Ｔｙｐｅ３のゲート回路−Ｖｂｐ‐ｅｎの動き）
Ｖｂｐ−ｅｎは図９の回路図で示す位置の電圧値を意味する。ｂｐ１とｅｎ１より成り立つインバータの出力が全てゲート入力となっている。従って否定演算動作表を適用出来る。・・・（５４）
【００９５】
（動作証明−Ｔｙｐｅ３のゲート回路−Ｖｅｐ‐ｂｎの動き）
Ｖｅｐ−ｂｎは図９の回路図でｅｐ１のドレイン側もしくはｂｎ１のドレイン側の電圧値を意味する。ｅｐ１とｂｎ１より成り立つインバータの出力が全てゲート入力となっている。従って否定演算動作表を適用出来る。・・・（５５）
【００９６】
（動作証明−Ｔｙｐｅ３のゲート回路−ｂｎ２の動き）
ソース電圧Ｖｓ＝Ｖ０，ｍｉｎ、ドレイン電圧Ｖｄ＝Ｏｕｔ＝〔Ｖ０，ｍｉｎ  ，Ｖ１，ｍａｘ〕（∵出力限定則）
従って、基本素子動作表を適用出来る。但し入力はＶｅｐ−ｂｎである。・・・（５６）
【００９７】
（動作証明−Ｔｙｐｅ３のゲート回路−ｂｐ３とｇｎ３のＯＮ）
Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ１，ｍａｘ。
ｇｎ３について、ソース電圧Ｖｓ＝ＶＧＮＤ。
従って、Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ＝Ｖ１，ｍａｘ‐ＶＧＮＤ
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＜Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ（∵式（１６））
上記２式より、Ｖ１，ｍａｘ＞Ｖｎｉｌ，ｍａｘ＋ｂｅｎだから、
Ｖｇｓ＞Ｖｇｎ（Ｖｓｂ）でｇｎ３はソース側ＯＮ。・・・（５７）
【００９８】
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ０，ｍｉｎ。
ｂｐ３について、ソース電圧Ｖｓ＝Ｖ１，ｍａｘ。
従って、Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ＝Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＞Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ  （∵式（１３））
上記２式より、Ｖ０，ｍｉｎ＜Ｖ１，ｍｉｎ‐ｂｄｐだから、Ｖｇｓ＜Ｖｂｐ（Ｖｓｂ）でｂｐ３はソース側ＯＮ。・・・（５８）
【００９９】
（動作証明−Ｔｙｐｅ３のゲート回路−ｂｐ３とｇｎ３のＯＦＦ）
Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ０，ｍｉｎ。
ｇｎ３について、ソース電圧Ｖｓ＝ＶＧＮＤ。
従って、Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ＝Ｖ０，ｍｉｎ‐ＶＧＮＤ
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ  （∵式（１６））
従って、Ｖｇｓ＜Ｖｇｎ（Ｖｓｂ）でｇｎ３のソース側ＯＦＦ。・・・（５９）
【０１００】
ｇｎ３のドレイン側節点は、ｂｐ３のＯＮが既に証明済であるから不定節点ではない。また、ｂｎ２のＯＦＦが既に証明済であるから、電圧をＶｄとして、
Ｖｄ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕。
従って、Ｖｇｄ＝Ｖｂｐ−ｅｎ−Ｖｄ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｄｂ）⊂〔Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ），Ｖｇｎ（Ｖ１，ｍａｘ‐Ｖｍｉｎ）〕（∵式（１７））
≧Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＞Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ  （∵式（１６））
従って、Ｖｇｄ＜Ｖｇｎ（Ｖｄｂ）でｇｎ３のドレイン側ＯＦＦ。・・・（６０）
（５９）、（６０）より、Ｉｎ⊂〔Ｖ１，ｍｉｎ，Ｖｍａｘ〕でｇｎ３はＯＦＦである。・・・（６１）
【０１０１】
Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ〕において、Ｖｂｐ−ｅｎ＝Ｖ１，ｍａｘ。
ｂｐ３について、ソース電圧Ｖｓ＝Ｖ１，ｍａｘ。
従って、Ｖｇｓ＝Ｖｂｐ−ｅｎ−Ｖｓ＝Ｖ１，ｍａｘ‐Ｖ１，ｍａｘ＝０
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＜Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ  （∵式（１３））
従って、Ｖｇｓ＞Ｖｂｐ（Ｖｓｂ）でソース側ＯＦＦ。・・・（６２）
ｂｐ３のドレイン側節点は、ｇｎ３のＯＮが既に証明済であるから、不定節点ではない。
電圧をＶｄとして、Ｖｄ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕とできる。（出力限定則を用いていない）
【０１０２】
従って、Ｖｇｄ＝Ｖｂｐ−ｅｎ−Ｖｄ⊂〔０，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｂｐ（Ｖｄｂ）⊂〔Ｖｂｐ（Ｖ０，ｍｉｎ‐Ｖｍａｘ），Ｖｂｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕  （∵式（１７））
≦Ｖｂｐ（‐Ｃ１）＜Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ  （∵式（１３））
従って、Ｖｇｄ＞Ｖｂｐ（Ｖｄｂ）でドレイン側ＯＦＦ。・・・（６３）
（６２）、（６３）より、Ｉｎ⊂〔Ｖｍｉｎ，Ｖｎｉｌ，ｍａｘ〕でｂｐ３はＯＦＦである。・・・（６４）
【０１０３】
（動作証明−Ｔｙｐｅ３のゲート回路−ｂｐ３とｇｎ３のドレイン側共有節点のＶｏｌｔａｇｅ  Ｔｒａｉｌ）
図１８のマトリックス上表記のない以下のポイントにまず着目する。
Ｖｂｐ−ｅｎ＝Ｖｎｉｌ，ｍａｘ＋ｂｅｎ＝Ｖ１，ｍｉｎ‐ｂｄｐ
ここでは“Ｖｎｉｌ，ｍａｘ＋ｂｅｎ”にて論述する。
【０１０４】
Ｖｂｐ−ｅｎ⊂〔Ｖｎｉｌ，ｍａｘ＋ｂｅｎ，Ｖ１，ｍａｘ〕において、ｇｎ３において、
Ｖｇｓ＝Ｖｂｐ−ｅｎ‐ＶＧＮＤ⊂〔Ｖｎｉｌ，ｍａｘ＋ｂｅｎ‐ＶＧＮＤ，Ｖ１，ｍａｘ‐ＶＧＮＤ〕
Ｖｇｎ（Ｖｓｂ）＝Ｖｇｎ（ＶＧＮＤ‐Ｖｍｉｎ）＜Ｖｎｉｌ，ｍａｘ‐ＶＧＮＤ＋ｂｅｎ（∵式（１６））
従って、Ｖｇｓ＞Ｖｇｎ（Ｖｓｂ）でソース側ＯＮ。
Ｖｂｐ−ｅｎ⊂〔Ｖｎｉｌ，ｍａｘ＋ｂｅｎ，Ｖ１，ｍａｘ〕においてｇｎ３はＯＮである。・・・（６５）
【０１０５】
Ｖｂｐ−ｅｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ〕において、ｂｐ３において、
Ｖｇｓ＝Ｖｂｐ−ｅｎ‐Ｖ１，ｍａｘ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ‐Ｖ１，ｍａｘ〕
Ｖｂｐ（Ｖｓｂ）＝Ｖｂｐ（‐Ｃ１）＞Ｖ１，ｍｉｎ‐Ｖ１，ｍａｘ‐ｂｄｐ  （∵式（１３））
従って、Ｖｇｓ＜Ｖｂｐ（Ｖｓｂ）でソース側ＯＮ。
Ｖｂｐ−ｅｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍａｘ＋ｂｅｎ〕においてｂｐ３はＯＮである。・・・（６６）
【０１０６】
Ｉｎ⊂〔Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ〕において、Ｖｂｐ−ｅｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕・・・（６７）
（∵Ｖｂｐ−ｅｎがゲート入力としてのみ用いられている事及び出力限定則）
【０１０７】
（６５）、（６６）、（６７）より、Ｉｎ⊂〔Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ〕において、ｇｎ３とｂｐ３のドレイン側共有節点のＶｏｌｔａｇｅ  Ｔｒａｉｌはｆｕｌｌである。・・・（６８）
【０１０８】
（動作証明−Ｔｙｐｅ３のゲート回路−ｇｐ２の動き）
Ｉｎ⊂〔Ｖｍｉｎ，Ｖ０，ｍａｘ〕において、Ｖｅｐ−ｂｎ＝Ｖ１，ｍａｘ。
また、ｂｎ２  ＯＮとｇｎ３  ＯＮとｂｐ３  ＯＦＦが既に証明済である。
従って、ｇｐ２のソース電圧Ｖｓ、ドレイン電圧Ｖｄについて、
Ｖｓ，Ｖｄ⊂〔Ｖ０，ｍｉｎ，ＶＧＮＤ〕
Ｖｇｓ，Ｖｇｄ＝Ｖｅｐ−ｂｎ‐Ｖｓ，Ｖｅｐ−ｂｎ‐Ｖｄ
⊂〔Ｖ１，ｍａｘ‐ＶＧＮＤ，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）⊂〔Ｖｇｐ（Ｖ０，ｍｉｎ‐Ｖｍａｘ），Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）〕  （∵式（１７））
≦Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＜Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ  （∵式（１５））
従って、Ｖｇｓ，Ｖｇｄ＞Ｖｇｐ（Ｖｓｂ），Ｖｇｐ（Ｖｄｂ）でｇｐ２はＯＦＦである。・・・（６９）
【０１０９】
Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕において、Ｖｅｐ−ｂｎ＝Ｖ０，ｍｉｎ。
また、命題（６８）より、ｇｐ２のソース側のＶｏｌｔａｇｅ  Ｔｒａｉｌはｆｕｌｌである事が既に明らかである。また、ｂｎ２  ＯＦＦが既に明らかである。
従って、ｇｐ２のソース側電圧Ｖｓについて、
Ｖｓ⊂〔ＶＧＮＤ，Ｖ１，ｍａｘ〕。
ならば、Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖ０，ｍｉｎ‐Ｖ１，ｍａｘ，Ｖ０，ｍｉｎ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｓｂ）⊂〔Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ），Ｖｇｐ（Ｖ１，ｍａｘ‐Ｖｍａｘ）〕  （∵式（１７））
≧Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ  （∵式（１５））
Ｖ０，ｍｉｎ＜Ｖｎｉｌ，ｍｉｎ‐ｂｅｐであるから、Ｉｎ⊂〔Ｖｎｉｌ，ｍｉｎ，Ｖｍａｘ〕で、Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）でｇｐ２はソース側ＯＮとなる。・・・（７０）
【０１１０】
（動作証明−Ｔｙｐｅ３のゲート回路−出力節点ＯｕｔのＶｏｌｔａｇｅ  Ｔｒａｉｌ）
以下のふたつの入力電圧区間における出力節点ＯｕｔのＶｏｌｔａｇｅ  Ｔｒａｉｌがｆｕｌｌである事を示す。
Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）・・・（７１）
Ｉｎ⊂（Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ）・・・（７２）  式（７１）の入力電圧区間において、命題（７０）より、ｇｐ２はＯＮであり、命題（６８）よりｇｐ２のソース側のＶｏｌｔａｇｅ  Ｔｒａｉｌはｆｕｌｌである。
従って、Ｉｎ⊂（Ｖｎｉｌ，ｍａｘ，Ｖ１，ｍｉｎ）において、出力節点ＯｕｔのＶｏｌｔａｇｅ  Ｔｒａｉｌはｆｕｌｌである。・・・（７３）
【０１１１】
式（７２）の入力電圧区間において、図１８のマトリックス上に表記のない以下のポイントにまず着目する。
Ｖｅｐ−ｂｎ＝Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ＝Ｖ０，ｍａｘ＋ｂｄｎ
ここでは、“Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ”にて論述する。
【０１１２】
Ｖｅｐ−ｂｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ，Ｖ１，ｍａｘ〕において、ｂｎ２において、
Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ‐Ｖ０，ｍｉｎ〕
Ｖｂｎ（Ｖｓｂ）＝Ｖｂｎ（Ｃ０）＜Ｖ０，ｍａｘ‐Ｖ０，ｍｉｎ＋ｂｄｎ  （∵式（１４））
従って、Ｖｇｓ＞Ｖｂｎ（Ｖｓｂ）にてソース側ＯＮ。
Ｖｅｐ−ｂｎ⊂〔Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ，Ｖ１，ｍａｘ〕においてｂｎ２はＯＮである。・・・（７４）
【０１１３】
Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕において、まずこの領域はＩｎ⊂〔Ｖ０，ｍａｘ，Ｖｎｉｌ，ｍｉｎ〕の条件に含まれると考えて良い。（∵  図１８）
【０１１４】
入力Ｉｎのこの領域において、ｇｎ３  ＯＮ、ｂｐ３  ＯＦＦが既に証明済である。従って、ｇｐ２のソース側電圧をＶｓとすると、Ｖｓ⊂〔Ｖ０，ｍｉｎ，ＶＧＮＤ〕と考えられる。
ここで、仮にｇｐ２をＯＦＦとすると、Ｖｓ＝ＶＧＮＤ。
ならば、Ｖｇｓ＝Ｖｅｐ−ｂｎ‐Ｖｓ⊂〔Ｖ０，ｍｉｎ‐ＶＧＮＤ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ‐ＶＧＮＤ〕
Ｖｇｐ（Ｖｓｂ）＝Ｖｇｐ（ＶＧＮＤ‐Ｖｍａｘ）＞Ｖｎｉｌ，ｍｉｎ‐ＶＧＮＤ‐ｂｅｐ  （∵  式（１５））
従って、Ｖｇｓ＜Ｖｇｐ（Ｖｓｂ）でソース側ＯＮの矛盾。
【０１１５】
従って、Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ〕において、ｇｐ２はＮＯＴ  ＯＦＦである。・・・（７５）
また、Ｖｅｐ−ｂｎはゲート入力としてのみ用いられている事から、出力限定則を適用出来、Ｖｅｐ−ｂｎ⊂〔Ｖ０，ｍｉｎ，Ｖ１，ｍａｘ〕・・・（７６）
（７０）、（７４）、（７５）、（７６）より、パラメータＶｅｐ−ｂｎで線形化された図１９を得る。
【０１１６】
Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）の開区間にｇｐ２の遷移点がある場合、これに対してＶｅｐ−ｂｎを入力とした遷移点則が適用出来る。従って両端をＯＮとＯＦＦにはさまれており、対応する閉区間でＮＯＴ  ＯＦＦである事と矛盾する。
従って、Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）でｇｐ２はＴＲＡＮＳＩＥＮＴではない。
【０１１７】
図１９より、ｇｐ２はＮＯＴ  ＯＦＦである。
従って、Ｖｅｐ−ｂｎ⊂（Ｖ０，ｍｉｎ，Ｖｎｉｌ，ｍｉｎ‐ｂｅｐ）でｇｐ２はＯＮである。
従って、図１９の※２の部分と合わせて、電圧安定条件（Ｖｏｌｔａｇｅ  Ｔｒａｉｌ）の成立度はｆｕｌｌとなる。・・・（７７）
これにてＴｙｐｅ３のゲート回路の動作証明を終了する。
【０１１８】
（動作証明の概要−Ｔｙｐｅ４のゲート回路）
次にＴｙｐｅ４のゲート回路の動作証明の概要を示す。Ｔｙｐｅ４のゲート回路の動作証明は、Ｔｙｐｅ３のゲート回路の動作証明に対して相補対称の関係にあるため、前者の動作証明の詳細は後者より推測できる。すなわち、ゲート回路の構造の略式表現を考えると、Ｔｙｐｅ４については図２０の様になる。そして、この略式表現を上下反転させると、図２１の略式表現が得られ、この略式表現における文字「ｐ」と文字「ｎ」とを交換すると、図２２の略式表現を得ることができる。この図２２の略式表現は、Ｔｙｐｅ３のゲート回路の構造の略式表現である。逆に、Ｔｙｐｅ３のゲート回路の構造の略式表現から、Ｔｙｐｅ４のゲート回路の構造の略式表現を得ることもできる。この関係に従って、上述したＴｙｐｅ３のゲート回路の動作証明の流れを辿ることで、Ｔｙｐｅ４のゲート回路の動作証明を得ることができる。なお、図２３、２４には、図１８、１９に対応する、Ｔｙｐｅ４のゲート回路の動作証明のためのマトリックス又は部分マトリックスを示す。
【０１１９】
（本実施の形態の効果）
次に、本実施の形態の効果について説明する。ｅ１Ｎ０の入出力定義に対応する回路は、図２に示した信号電圧定義を共通とした上で、３値インバータを並列接続したものが既に知られている。その１例を図２５に示す。dpはデプレッション型pＭＯＳ、dnはデプレッション型nＭＯＳを示している（本実施の形態で不使用）。このように従来回路は、デプレッション型ＭＯＳを含んで構成されているのに対して、本実施の形態は、エンハンスメント型ＭＯＳだけで構成されているため、その製造プロセスを単純化出来る。
【０１２０】
〔ＩＩＩ〕各実施の形態に対する変形例
以上、本発明の各実施の形態について説明したが、本発明の具体的な構成及び方法は、特許請求の範囲に記載した各発明の技術的思想の範囲内において、任意に改変及び改良することができる。以下、このような変形例について説明する。
【０１２１】
（解決しようとする課題や発明の効果について）
また、発明が解決しようとする課題や発明の効果は、前記した内容に限定されるものではなく、本発明によって、前記に記載されていない課題を解決したり、前記に記載されていない効果を奏することもでき、また、記載されている課題の一部のみを解決したり、記載されている効果の一部のみを奏することがある。
【０１２２】
（制御について）
上述した各電気的構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各回路素子の具体的な構成は図示のものに限られず、その全部又は一部を、各種の製造プロセスや設計条件に応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の３値論理バッファ回路を組み合わせたり、３値論理バッファ回路と他の回路素子を組み合わせるに際しては、その状況に応じて、この３値論理バッファ回路の一部を任意に改変できる。なお、上述した動作証明等についてはhttp://www17.ocn.ne.jp/~naka6789を参照されたい。
【産業上の利用可能性】
【０１２３】
以上のように、本発明に係る３値論理バッファ回路は、３値論理系演算を行うための３値論理プロセッサを構成するための回路素子として有用であり、特に、少ないトランジスタで特性が優れた３値論理プロセッサを構成することに適している。
【図面の簡単な説明】
【０１２４】
【図１】２値論理ゲートと３値論理ゲートとの対応を示す図である。
【図２】信号電圧定義を示す図である。
【図３】各基本素子のシンボルと、各基本素子における各端子に対応する典型的な電圧値を示す図である。
【図４】基本素子動作表を示す図である。
【図５】否定演算動作表を示す図である。
【図６】ｅ１Ｎ０のゲート回路の入出力定義を示す図である。
【図７】Ｔｙｐｅ１のゲート回路を示す図である。
【図８】Ｔｙｐｅ２のゲート回路を示す図である。
【図９】Ｔｙｐｅ３のゲート回路を示す図である。
【図１０】Ｔｙｐｅ４のゲート回路を示す図である。
【図１１】Ｔｙｐｅ１のゲート回路の動作証明のためのマトリックスである。
【図１２】Ｔｙｐｅ１のゲート回路の動作証明のための部分マトリックスである。
【図１３】Ｔｙｐｅ２のゲート回路の構造の略式表現を示す図である。
【図１４】図１３の略式表現を上下反転された略式表現を示す図である。
【図１５】Ｔｙｐｅ１のゲート回路の構造の略式表現を示す図である。
【図１６】Ｔｙｐｅ２のゲート回路の動作証明のためのマトリックスである。
【図１７】Ｔｙｐｅ２のゲート回路の動作証明のための部分マトリックスである。
【図１８】Ｔｙｐｅ３のゲート回路の動作証明のためのマトリックスである。
【図１９】Ｔｙｐｅ３のゲート回路の動作証明のための部分マトリックスである。
【図２０】Ｔｙｐｅ４のゲート回路の構造の略式表現を示す図である。
【図２１】図２０の略式表現を上下反転された略式表現を示す図である。
【図２２】Ｔｙｐｅ３のゲート回路の構造の略式表現を示す図である。
【図２３】Ｔｙｐｅ４のゲート回路の動作証明のためのマトリックスである。
【図２４】Ｔｙｐｅ４のゲート回路の動作証明のための部分マトリックスである。
【図２５】ｅ１Ｎ０の入出力定義に対応する従来の回路を示す図である。
【符号の説明】
【０１２５】
ｂｐ１、ｅｐ１  第１のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｅｐ１、ｂｐ１  第２のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｇｐ２、ｂｐ２  第３のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｂｐ３、ｇｐ３  第４のＭＯＳ（エンハンスメント型ｐＭＯＳ）
ｅｎ１、ｂｎ１  第５のＭＯＳ（エンハンスメント型ｎＭＯＳ）
ｂｎ１、ｅｎ１  第６のＭＯＳ（エンハンスメント型ｎＭＯＳ）
ｇｎ２、ｂｎ２  第７のＭＯＳ（エンハンスメント型ｎＭＯＳ）
ｂｎ３、ｇｎ３  第８のＭＯＳ（エンハンスメント型ｎＭＯＳ）
【図１】
2008022108.tif 000003
【図２】
2008022108.tif 000004
【図３】
2008022108.tif 000005
【図４】
2008022108.tif 000006
【図５】
2008022108.tif 000007
【図６】
2008022108.tif 000008
【図７】
2008022108.tif 000009
【図８】
2008022108.tif 000010
【図９】
2008022108.tif 000011
【図１０】
2008022108.tif 000012
【図１１】
2008022108.tif 000013
【図１２】
2008022108.tif 000014
【図１３】
2008022108.tif 000015
【図１４】
2008022108.tif 000016
【図１５】
2008022108.tif 000017
【図１６】
2008022108.tif 000018
【図１７】
2008022108.tif 000019
【図１８】
2008022108.tif 000020
【図１９】
2008022108.tif 000021
【図２０】
2008022108.tif 000022
【図２１】
2008022108.tif 000023
【図２２】
2008022108.tif 000024
【図２３】
2008022108.tif 000025
【図２４】
2008022108.tif 000026
【図２５】
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