(57)【要約】【課題】検査時間が短縮されたアレイ基板、及び、検査時間が短縮されたアレイ基板の検査方法を実現する。【解決手段】本発明のアレイ基板１１は、各絵素６０には、絵素電極７０に接続された第１スイッチング素子４１と、第２スイッチング素子４６とが設けられており、第１スイッチング素子４１と第２スイッチング素子４６とが、各々異なるゲート線２６・２７及びソース線２２・２３に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
絵素電極と、トランジスタからなるスイッチング素子とを備える絵素がマトリクス配置され、
前記スイッチング素子を制御するためのゲート線及びソース線が設けられたアレイ基板であって、
前記各絵素には、前記絵素電極に接続された第１スイッチング素子と第２スイッチング素子とが設けられており、
前記第１スイッチング素子と第２スイッチング素子とが、各々異なるゲート線及びソース線に接続されていることを特徴とするアレイ基板。
【請求項２】
前記絵素電極に書き込まれる電荷は、前記第１スイッチング素子に接続されたソース線から第１スイッチング素子に供給され、
前記絵素電極から読み出された電荷は、前記第２スイッチング素子から、前記第２スイッチング素子に接続されたソース線に移ることを特徴とする請求項１に記載のアレイ基板。
【請求項３】
前記第１スイッチング素子に接続されたソース線と、第２スイッチング素子に接続されたソース線とが、並列して、マトリクス配置された前記絵素の間に設けられていることを特徴とする請求項１に記載のアレイ基板。
【請求項４】
絵素電極、並びに、前記絵素電極に接続されたトランジスタからなる第１スイッチング素子及び第２スイッチング素子が備えられた絵素が、マトリクス配置され、
前記第１スイッチング素子及び第２スイッチング素子が、各々異なるゲート線及びソース線に接続されたアレイ基板の検査方法であって、
前記第１スイッチング素子を介して絵素電極に電荷を書き込む第１ステップと、
前記第２スイッチング素子を介して絵素電極から前記電荷の読み出しを行う第２ステップとを有することを特徴とするアレイ基板の検査方法。
【請求項５】
前記第１ステップでは、絵素電極に書き込まれる電荷は、前記第１スイッチング素子に接続されたソース線から第１スイッチング素子に供給され、
前記第２ステップでは、絵素電極から読み出された電荷は、前記第２スイッチング素子から、前記第２スイッチング素子に接続されたソース線に移ることを特徴とする請求項４に記載のアレイ基板の検査方法。
【請求項６】
絵素電極、並びに、前記絵素電極に接続されたトランジスタからなる第１スイッチング素子及び第２スイッチング素子が備えられた絵素がマトリクス配置され、
前記第１スイッチング素子及び第２スイッチング素子が、各々異なるゲート線及びソース線に接続されたアレイ基板と、
対向基板との間に液晶が挟持されてなる液晶パネルの検査方法であって、
前記第１スイッチング素子を介して絵素電極に電荷を書き込む第１ステップと、
前記第２スイッチング素子を介して絵素電極から前記電荷の読み出しを行う第２ステップとを有することを特徴とする液晶パネルの検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アレイ基板、並びに、アレイ基板及び液晶パネルの検査方法に関するものである。
【背景技術】
【０００２】
従来から、アレイ基板と対向基板とが組み合わされてなる表示パネルが備えられた表示装置が広く使われている。ここで、アレイ基板とは、絵素電極、トランジスタなどのスイッチング素子、及び、このスイッチング素子に信号を供給するための配線などが、マトリクス状に配置された基板を意味する。
【０００３】
そして、前記アレイ基板は、製造工程において生じた不良なアレイ基板を以降の工程に流さないため、及び、不良なアレイ基板が市場に流通することを防ぐために、表示装置などの完成品となる前に検査をする必要がある。
【０００４】
ここで、従来のアレイ基板、及び、アレイ基板の検査方法について説明する。
【０００５】
図１０は、下記特許文献１に記載された従来のアレイ基板１０１の概略構成を示す図であり、図１１は、アレイ基板１０１の絵素１４０の回路を示す図である。
【０００６】
この特許文献１に記載されたアレイ基板１０１には、図１０に示すように、例えばＸ方向にゲート線１０２、Ｙ方向にソース線１０３となるように、互いに直交する複数本のゲート線１０２とソース線１０３とが設けられている。そして、ゲート線１０２の末端とソース線１０３の末端とには、検査用の電極パッド１０４が設けられている。また、ゲート線１０２とソース線１０３との各交差点１０５の近傍には、図１１に示すようにアクティブ素子としてのＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）１２１が設けられている。そして、このＴＦＴ１２１のゲート電極１３２は前記ゲート線１０２に接続され、ソース電極１３３は前記ソース線１０３に接続され、ドレイン電極１３４は絵素電極１２４に接続されている。すなわち、ゲート線１０２とソース線１０３とによって囲まれた１つの絵素１４０には、ＴＦＴ１２１が１個づつ設けられており、かつ、各々のＴＦＴ１２１は、１本のゲート線１０２と１本のソース線１０３とによって制御されている。また、マトリクス状に配置された絵素１４０の各々の間には、そのＸ方向にはゲート線１０２が１本のみ設けられており、Ｙ方向にはソース線１０３が１本のみ設けられている。
【０００７】
次に従来のアレイ基板１０１の検査方法について説明する。従来、アレイ基板１０１の検査は、いわゆる電荷検出法で行われていた。すなわち、アレイ基板１０１の絵素１４０に対して、各絵素１４０に設けられたＴＦＴ１２１を介して、実動作とほぼ同じ方法で電荷を書き込み、書き込み終了後、所定の時間が経過した後に書き込んだ電荷を読み出し、その変化からアレイ基板１０１に設けられた絵素１４０及びＴＦＴ１２１の良否を判断していた。
【特許文献１】特開平５−２７２６３号公報（１９９３年２月５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記従来の構成では、検査に時間を要するという問題を生じていた。
【０００９】
具体的には、従来のアレイ基板１０１では、各絵素１４０に設けられたＴＦＴ１２１が１本のみのソース線１０３に接続されているため、前記電荷検出法において絵素１４０への電荷の書き込みが終了したのち、直ちに電荷を読み出すことが出来なかった。なぜなら、従来のアレイ基板１０１では、書き込みと読み出しとが同一のソース線１０３を用いて行われていたので、正確な読み出しを行うためには、書き込み終了後、ソース線１０３の放電が終了するのを待ってから電荷の読み出しをする必要があったためである。以上のように前記従来の構成では、電荷の読み出し前に待ち時間があり、アレイ基板の検査に時間を要していた。
【００１０】
本発明は、前記の問題点に鑑みてなされたものであり、その目的は、検査時間が短縮されたアレイ基板、及び、検査時間が短縮されたアレイ基板の検査方法を実現することにある。
【課題を解決するための手段】
【００１１】
本発明に係るアレイ基板は、前記課題を解決するために、絵素電極と、トランジスタ素子からなるスイッチング素子とを備える絵素がマトリクス配置され、前記スイッチング素子を制御するためのゲート線及びソース線が設けられたアレイ基板であって、前記各絵素には、第１スイッチング素子と第２スイッチング素子とが設けられており、前記第１スイッチング素子と第２スイッチング素子とが、各々異なるゲート線及びソース線に接続されていることを特徴としている。
【００１２】
前記の構成によれば、各絵素に２個のスイッチング素子が設けられており、その２個のスイッチング素子が、各々別個のゲート線に接続されているので、各々のスイッチング素子を独立に制御することができる。
【００１３】
そして、２個のスイッチング素子が独立して制御可能なので、絵素検査において、絵素への電荷の書き込みと読み出しとを異なるスイッチング素子を介して行うことができる。すなわち、絵素への電荷の書き込みを例えば第１スイッチング素子で行い、電荷の読み出しを第２スイッチング素子で行うことによって、書き込みと読み出しとを分離することができる。
【００１４】
そして、本発明に係るアレイ基板では、各絵素に設けられた２個のスイッチング素子が、各々別個のソース線に接続されているので、絵素検査において、絵素への書き込みと、読み出しとを別個のソース線を用いて行うことができる。
【００１５】
これによって、書き込みに用いたソース線に電荷が残留していた場合であっても、電荷の読み出しを別のソース線を用いて行うことによって、残留している電荷の影響を受けずに、正確に電荷の読み出しを行うことができる。
【００１６】
その結果、書き込み終了後、直ちに読み出しを行っても、書き込みの際にスイッチング素子など絵素以外の部分に残留する電荷などの影響を受けにくくなり、電荷の読み出し正確に行うことができる。
【００１７】
したがって、書き込み終了後、読み出し開始前に待ち時間を設定する必要が無く、検査時間が短縮されたアレイ基板を実現することができる。
【００１８】
また、前記の構成によれば、各絵素に設けられた２個のスイッチング素子のうち、例えば当初絵素の表示用としていたスイッチング素子が不良であった場合であって、当初検査用としていたスイッチング素子が良好であるときは、前記検査用としていたスイッチング素子を絵素の表示用スイッチング素子として転用することができる。これによって、歩留りを向上させることができる。
【００１９】
また、本発明に係るアレイ基板は、前記絵素電極に書き込まれる電荷は、前記第１スイッチング素子に接続されたソース線から第１スイッチング素子に供給され、前記絵素電極から読み出された電荷は、前記第２スイッチング素子から、前記第２スイッチング素子に接続されたソース線に移るものとすることができる。
【００２０】
また、本発明に係るアレイ基板は、前記第１スイッチング素子に接続されたソース線と第２スイッチング素子に接続されたソース線とが、並列して、マトリクス配置された前記絵素の間に設けられているものとすることができる。
【００２１】
前記構成によれは、前記第１スイッチング素子に接続されたソース線と第２スイッチング素子に接続されたソース線との２本のソース線を設けた場合であっても、アレイ基板の面積の増大を抑制することができる。
【００２２】
また、本発明に係るアレイ基板の検査方法は、前記課題を解決するために、絵素電極、並びに、トランジスタ素子からなる第１スイッチング素子及び第２スイッチング素子が備えられた絵素がマトリクス配置され、前記第１スイッチング素子及び第２スイッチング素子が、各々異なるゲート線及びソース線に接続されたアレイ基板の検査方法であって、前記第１スイッチング素子を介して絵素電極に電荷を書き込む第１ステップと、前記第２スイッチング素子を介して絵素電極から前記電荷の読み出しを行う第２ステップとを有することを特徴としている。
【００２３】
また、本発明に係る液晶パネルの検査方法は、前記課題を解決するために、絵素電極、並びに、前記絵素電極に接続されたトランジスタからなる第１スイッチング素子及び第２スイッチング素子が備えられた絵素がマトリクス配置され、前記第１スイッチング素子及び第２スイッチング素子が、各々異なるゲート線及びソース線に接続されたアレイ基板と、対向基板との間に液晶が挟持されてなる液晶パネルの検査方法であって、前記第１スイッチング素子を介して絵素電極に電荷を書き込む第１ステップと、前記第２スイッチング素子を介して絵素電極から前記電荷の読み出しを行う第２ステップとを有することを特徴としている。
【００２４】
前記の方法によれば、各絵素に設けられた２個のスイッチング素子が、各々異なるゲート線に接続されているので、２個のスイッチング素子を独立に制御することが可能である。したがって、アレイ基板の検査において、絵素電極に電荷を書き込む第１ステップと、絵素電極から電荷の読み出しを行う第２ステップとを、別個のスイッチング素子を介して行うことができる。すなわち、絵素への電荷の書き込みと、電荷の読み出しとを異なるスイッチング素子を介して行うことができる。
【００２５】
さらに、２個のスイッチング素子は、各々異なるソース線に接続されているので、書き込み終了後、直ちに読み出しを行っても、言い換えると、第１ステップの後、待ち時間を置くことなく第２ステップを行っても、第１スイッチング素子に接続されたソース線などに残留する電荷などの影響を受けにくくなり、電荷の読み出し正確に行うことができる。したがって、書き込み終了後、読み出し開始前に待ち時間を設定する必要が無く、検査時間が短縮されたアレイ基板の検査方法及び液晶パネルの検査方法を実現することができる。
【００２６】
また、本発明に係るアレイ基板の検査方法は、前記第１ステップでは、絵素電極に書き込まれる電荷は、前記第１スイッチング素子に接続されたソース線から第１スイッチング素子に供給され、前記第２ステップでは、絵素電極から読み出された電荷は、前記第２スイッチング素子から、前記第２スイッチング素子に接続されたソース線に移るものとすることができる。
【発明の効果】
【００２７】
本発明に係るアレイ基板は、以上のように、各絵素には、絵素電極に接続された第１スイッチング素子と、第２スイッチング素子とが設けられており、前記第１スイッチング素子と第２スイッチング素子とが、各々異なるゲート線及びソース線に接続されているので、検査時間が短縮されるという効果を奏する。
【００２８】
また、本発明に係るアレイ基板の検査方法及び液晶パネルの検査方法は、以上のように、前記第１スイッチング素子を介して絵素電極に電荷を書き込む第１ステップと、前記第２スイッチング素子を介して絵素電極から前記電荷の読み出しを行う第２ステップとを有するので、検査時間が短縮されるという効果を奏する。
【発明を実施するための最良の形態】
【００２９】
本発明の一実施形態について図１から図９に基づいて説明すると以下の通りである。
（全体構成）
図１は、本発明の実施形態を示すものであり、アレイ基板１１の要部構成を示す図である。図１に示すように、本実施形態のアレイ基板１１には、そのＸ方向に第１ソース線２２と第２ソース線２３とが複数本設けられており、これに直交するＹ方向に第１ゲート線２６と第２ゲート線２７とが複数本設けられている。また、前記Ｘ方向には、Ｃｓ（保持容量）線３０が設けられている。
【００３０】
詳しくは、１本の前記第１ソース線２２と１本の第２ソース線２３とは隣接して設けられており、この隣接した第１ソース線２２と第２ソース線２３とが一組、すなわちソース線組２４となって、複数のソース線組２４がほぼ等間隔に複数組設けられている。
【００３１】
また、第１ゲート線２６及び第２ゲート線２７も、前記第１ソース線２２及び第２ソース線２３と同様に設けられている。すなわち、１本の前記第１ゲート線２６と１本の第２ゲート線２７とは隣接して設けられており、この隣接した第１ゲート線２６と第２ゲート線２７とが一組、すなわちゲート線組２８となって、複数のゲート線組２８がほぼ等間隔に複数組設けられている。
【００３２】
そして、前記ソース線組２４とゲート線組２８とによって囲まれた部分が絵素６０となる。そして、前記ソース線組２４とゲート線組２８とが交わる交差点２９の近傍には、第１ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）４１及び第２ＴＦＴ４６が設けられている。この第１ＴＦＴ４１及び第２ＴＦＴ４６としては、ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：電解効果トランジスタ）が用いられている。
（絵素構成）
以下、図２に基づいて絵素６０について詳しく説明する。図２は、図１に示す本実施形態の絵素６０の要部構成を示す図である。
【００３３】
図２に示すように、絵素６０には、絵素６０を取り囲む４個の交差点２９のうち、Ｘ方向、すなわちソース線組２４が延伸する方向に隣接する２個の交差点２９に、それぞれ第１ＴＦＴ４１と第２ＴＦＴ４６とが設けられている。
【００３４】
そして、第１ＴＦＴ４１のソース電極４２及びゲート電極４３は、各々第１ソース線２２及び第１ゲート線２６に接続されている。
【００３５】
また、前記第１ＴＦＴ４１と同様に、第２ＴＦＴ４６のソース電極４７及びゲート電極４８は、各々第２ソース線２３及び第２ゲート線２７に接続されている。
【００３６】
また、第１ＴＦＴ４１のドレイン電極４４と第２ＴＦＴ４６のドレイン電極４９とは、絵素電極７０に接続されている。そして、絵素電極７０は前記保持容量線３０との間で保持容量５２を形成すると共に、対向基板（図示せず）に設けられた対向電極５０との間で対向容量５４を形成している。ここで保持容量５２は保持コンデンサを意味し、対向容量５４は、アレイ基板１１と前記対向基板との間に挟持される液晶層によるコンデンサを意味する。
（液晶パネルの構造）
次に、本実施の形態の液晶パネルの構造について説明する。本実施の形態の液晶パネルは、従来の液晶パネルと同様の構造を有しており、前記アレイ基板１１と、カラーフィルタ及び対向電極５０などが設けられている対向基板とがはり合わされてなる液晶セルに、光学特性を制御するための液晶が注入されたものである。そして、アレイ基板１１に設けられた絵素電極７０と、対向基板に設けられた対向電極５０とは、液晶層を挟んで立体配線されている。
（製造方法）
次に、本実施の形態の液晶パネルの製造方法について説明する。本実施の形態の液晶パネルは、従来の液晶パネルと同様の方法で製造することができる。すなわち、主に、ＴＦＴ工程、カラーフィルタ（ＣＦ：Ｃｏｌｏｒ  Ｆｉｌｔｅｒ）工程、液晶工程、実装工程をへて製造することができる。以下、順に説明する。
【００３７】
まず、ＴＦＴ工程は、ガラス基板にＴＦＴパタ−ンを形成することによってアレイ基板１１を形成する工程である。このＴＦＴ工程には、ガラス基板に対する洗浄工程、成膜工程、フォトリソグラフ工程、エッチング工程、はく離・洗浄工程、検査工程などが含まれる。以下順に説明する。
【００３８】
まず、洗浄工程は、ガラス基板を洗浄する工程であり、例えば、スピン洗浄、超音波洗浄、ブラシ洗浄などが組み合わされて行われる工程である。
【００３９】
また、成膜工程は、スパッタリング、ＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：化学気相成長法）などによって、ガラス基板上に膜を形成する工程である。
【００４０】
また、フォトリソグラフ工程は、ガラス基板へレジスト塗布した後、露光機によってパタ−ン露光を行い、不必要な部分のレジストを除去する工程である。
【００４１】
また、エッチング工程は、ガラス基板を薬液槽に浸漬したり、ドライエッチ装置を用いたりして、不必要なパタ−ンを除去する工程である。
【００４２】
また、はく離・洗浄工程は、アッシャ−装置と洗浄装置とを用いて、パタ−ン形成を一時的に終了し、不要となるレジストを表面はく離する工程である。
【００４３】
また、検査工程は、パタ−ン形成の過程で発生した断線・パタ−ン異常・抵抗値などの特性異常を検査する工程であって、機種ごと、すなわちパターン種ごとに最適に構成された検査装置を用いて行われる工程である。具体的には、検査は、電気的方法・光学的方法・機械的方法の単独又は組合せによって行われる。この検査工程は、例えばＴＦＴ工程の最終工程における確認として行われる。
【００４４】
次に、カラ−フィルタ工程について説明する。このカラーフィルタ工程は、ＴＦＴ工程と対をなすカラ−フィルタ側に関する工程であり、前記アレイ基板１１に組み合わされるカラーフィルタ基板を製造する工程である。
【００４５】
このカラーフィルタ工程も、前記ＴＦＴ工程と同じく、主に洗浄工程、成膜工程、フォトリソ工程、エッチング工程、はく離・洗浄工程、検査工程をへて行われる。
【００４６】
次に、液晶工程について説明する。この液晶工程は、アレイ基板１１と対向基板としてのカラーフィルタ基板とをはり合わせ、続いてはり合わせた基板を所望の形状に分断することによって液晶セルを形成し、続いて、この液晶セルに液晶を注入した後、液晶セルを封止する工程である。
【００４７】
また、この液晶工程は、あらかじめ液晶セルを形成した後、この液晶セルに液晶を注入する前記方法に限られず、例えば、アレイ基板１１に液晶を滴下し、カラ−フィルタ基板をはり合わせて、封止・分断する方法で行われる場合もある。
【００４８】
また、液晶セルに液晶が注入された液晶パネルの状態で、検査を行うこともある。
【００４９】
次に、実装工程について説明する。この実装工程は、液晶パネルに偏光板をはり付け、回路部品実装、フレキケ−ブル又はコネクタの実装、バックライト（ＢＬ：Ｂａｃｋ  Ｌｉｇｈｔ）の組み込み、製造番号等の記入、製造の品質を確認するため検査、搬送用の梱包などを行う工程である。
（検査方法）
次に、本実施の形態のアレイ基板１１における検査方法について、従来のアレイ基板１０１との対比しながら、図３〜図５、及び、図１２〜図１６に基づいて説明する。
【００５０】
図３〜図５は、本実施の形態のアレイ基板１１における検査方法を示すフロー図である。
【００５１】
また、図１２は、従来のアレイ基板１０１の要部構成を示す図であり、本実施の形態のアレイ基板１１を示す図１に対応するものである。
【００５２】
また、図１３は、従来のアレイ基板１０１の絵素１４０の要部構成を示す図であり、本実施の形態のアレイ基板１１の絵素６０を示す図２に対応するものである。
【００５３】
また、図１４〜図１６は、従来のアレイ基板１０１における検査方法を示すフロー図である。
【００５４】
なお、図３〜図５、及び、図１４〜図１６中の太矢印は、各々のステップにおける主な作用を示すものである。
【００５５】
検査方法について説明する前に、従来のアレイ基板１０１の構成について、本実施の形態のアレイ基板１１との差異の観点から説明する。
【００５６】
図１２及び図１３に示すように、従来のアレイ基板１０１では、絵素１４０の間に、ゲート線１０２とソース線１０３とが、各々１本ずつ設けられている。また、各絵素１４０には、ＴＦＴ１２１が１個ずつ設けられている。
【００５７】
すなわち、図１及び図２に示す本実施の形態のアレイ基板１１と、前記図１２及び図１３に示す従来のアレイ基板１０１との相違は、絵素の間に設けられたゲート線とソース線との本数（本実施の形態のアレイ基板１１では各々２本であるのに対して、従来のアレイ基板１０１では各々１本である）と、絵素に形成されるＴＦＴの個数（本実施の形態のアレイ基板１１では２個であるのに対して、従来のアレイ基板１０１では１個である）とである。そして、このアレイ基板の構成の差異によって、検査方法に以下の差異が生じる。
（検査方法の対比）
本実施の形態のアレイ基板１１と従来のアレイ基板１０１との検査方法の一例をステップ順に説明する。なお、以下の検査は、アレイ基板１１・１０１が前記カラーフィルタ基板とはり合わされた後の液晶パネルの状態で行われている。
【００５８】
検査は、主に、初期化、書き込み、読み出しの順で行われ、本実施の形態のアレイ基板１１と従来のアレイ基板１０１との差異は、書き込み後のステップにおいて顕著となる。
【００５９】
まず、検査開始の際に初期化を行う。初期化は、初期化１と初期化２とを含んでいる。以下、図３及び図１４に基づいて説明する。
＜初期化１＞
まず、本実施の形態のアレイ基板１１における保持容量線３０、第１ソース線２２及び第２ソース線２３と、従来のアレイ基板１０１における保持容量線１０７及びソース線１０３とを０Ｖにする。
＜初期化２＞
次に、本実施の形態のアレイ基板１１における第１ゲート線２６と、従来のアレイ基板１０１におけるゲート線１０２とを３Ｖにすることによって、それぞれ第１ＴＦＴ４１とＴＦＴ１２１とをＯＮにする。
【００６０】
これによって、本実施の形態のアレイ基板１１における保持容量５２と、従来のアレイ基板１０１における保持容量１５２とが０になる。
＜初期化終了＞
次に、本実施の形態のアレイ基板１１における第１ゲート線２６と、従来のアレイ基板１０１におけるゲート線１０２とを０Ｖにする。
【００６１】
これによって、検査開始の際の初期化が終了する。
【００６２】
続いて、書き込みを行う。書き込みは、書き込み準備と書き込みと書き込み停止とを含んでいる。以下、図４及び図１５に基づいて説明する。
＜書き込み準備＞
まず、本実施の形態のアレイ基板１１における第１ソース線２２と、従来のアレイ基板１０１におけるソース線１０３とを１０Ｖにする。
＜書き込み＞
次に、本実施の形態のアレイ基板１１における第１ゲート線２６と、従来のアレイ基板１０１におけるゲート線１０２とを一定時間（ｔ）、３Ｖにすることによって、それぞれ第１ＴＦＴ４１とＴＦＴ１２１とを一定時間ＯＮにする。
【００６３】
これによって、書き込み準備のステップで１０Ｖとされていたソース線から、それぞれ保持容量５２と保持容量１５２、及び、対向容量５４と対向容量１５４とに書き込みが行われる。
＜書き込み停止＞
次に、本実施の形態のアレイ基板１１における第１ゲート線２６と、従来のアレイ基板１０１におけるゲート線１０２と前記一定時間（ｔ）経過後に、０Ｖにすることによって、それぞれ第１ＴＦＴ４１とＴＦＴ１２１とをＯＦＦにする。
【００６４】
これによって、所定の時間の書き込みが完了する。
【００６５】
続いて、読み出しを行う。読み出しは、読み出し準備と、読み出し測定とを含んでいる。
【００６６】
この読み出しのステップにおいて、本実施の形態のアレイ基板１１と従来のアレイ基板１０１との構成の差異によって、検査時間に差異が生じる。以下、図５及び図１６に基づいて説明する。
＜読み出し準備、読み出し測定＞
従来のアレイ基板１０１においては、各々の絵素１４０に対して、ソース線１０３が１本しか設けられていない。したがって、読み出しは、前記書き込みに用いたソース線１０３を介して行うことになる。
【００６７】
その際、前記書き込み停止直後には、前記ソース線１０３において、書き込みの際に印加した１０Ｖが完全には放電されていない。そして、検査を正確に行うためには、ソース線１０３は完全に放電していることが望ましい。
【００６８】
そのため、従来のアレイ基板１０１では、書き込み停止後、読み出し測定開始前に、一定期間、ソース線１０３の放電期間、すなわち読み出し準備の期間を設ける必要がある。
【００６９】
したがって、読み出し測定開始前に、待ち時間が生じ、検査時間が長くなっていた。
【００７０】
これに対して本実施の形態のアレイ基板１１では、各々の絵素６０に２本のソース線（第１ソース線２２と第２ソース線２３）と、２本のゲート線（第１ゲート線２６と第２ゲート線２７）と、２個のＴＦＴ（第１ＴＦＴ４１と第２ＴＦＴ４６）とが設けられているので、書き込みに用いたソース線とは異なるソース線を用いて読み出し測定を行うことができる。したがって、従来のアレイ基板１０１において必要であった前記読み出し準備の期間を設ける必要がない。よって、読み出し測定開始前に、待ち時間が生じることがなく、検査時間を短縮することができる。以下、具体的な読み出し測定について説明する。
【００７１】
すなわち、前記書き込み停止後、待ち時間を置かずに第２ゲート線２７を３Ｖとして、第２ＴＦＴ４６をＯＮにする。そして、第２ＴＦＴ４６に接続された第２ソース線２３によって読み出し測定を行う。
＜次ラインの検査＞
また、本実施の形態のアレイ基板１１では、読み出し準備の期間（待ち時間）が不要であることに加えて、読み出し測定期間に次ラインの検査準備をすることができることからも、検査時間を短縮することができる。以下、説明する。
【００７２】
従来のアレイ基板１０１では、書き込みと読み出しとが同一のソース線１０３を用いて行われるので、読み出しが行われている間には、書き込みをすることができない。したがって、読み出しが終了した後に次ラインの書き込みを行っていた。
【００７３】
これに対して本実施の形態のアレイ基板１１では、ソース線が２本設けられており、書き込みと読み出し測定とが異なるソース線で行われるので、読み出し測定が行われている間に、次ラインの書き込みを行うことができる。すなわち、第２ＴＦＴ４６をＯＮにして第２ソース線２３で読み出し測定を行っている間、次ラインについて、第１ゲート線２６を３Ｖにして第１ＴＦＴ４１をＯＮにする。そして、第１ソース線２２を１０Ｖにすることによって次ラインに書き込みを行う。
【００７４】
以上のように、本実施の形態のアレイ基板１１では、従来のアレイ基板１０１とは異なり、読み出し測定期間に次ラインの検査準備（書き込み）をすることができるので、検査時間を短縮することができる。具体的には、検査時間を約半分の時間とすることができる。
【００７５】
また、本実施の形態のアレイ基板１１においては、各々の絵素について２本のソース線と２本のゲート線と２個のＴＦＴとが設けられているので、不良ＴＦＴが存在しても、正確な読み出しができなくなる場合を少なくすることができる。以下に、従来のアレイ基板１０１と比較しながら、図６、図７、図１７、及び、図１８に基づいて説明する。
【００７６】
図６は本発明の実施形態を示すものであり、アレイ基板の要部構成を示す図である。
【００７７】
また、図７は、本発明の実施形態を示すものであり、アレイ基板の回路を模式的に示す図である。
【００７８】
また、図１７及び図１８は、従来技術を示すものであり、アレイ基板の回路を模式的に示す図である。
【００７９】
なお、図７、図１７、図１８において、点線矢印は書き込みを示し、太線矢印は読み出し測定を示している。また、（１番目）、（２番目）とは、検査される順の絵素を示す。
【００８０】
図１７に示すように、従来のアレイ基板１０１では、各絵素について、ＴＦＴ１２１が１個設けられており、それは１本のソース線１０３に接続されている。
【００８１】
図１７の点線矢印及び太線矢印は、２番目の絵素が検査される際の書き込み及び読み出し測定を示している。
【００８２】
１番目の絵素のＴＦＴ１２１に異常がない場合には、図１７に示すように、２番目の絵素の検査は正常に行われる。
【００８３】
これに対し、１番目の絵素のＴＦＴ１２１に異常がある場合、具体的には、例えば１番目の絵素のＴＦＴ１２１がショートしている場合を図１８に示す。図１８の点線矢印及び太線矢印は、２番目の絵素が検査される際の書き込み及び読み出し測定を示している。
【００８４】
この点線矢印及び太線矢印が示すように、１番目の絵素のＴＦＴ１２１がショートしている場合、２番目の絵素を検査する際は、書き込み及び読み出し測定において、１番目の絵素の影響を受け、正確な検査をすることができない。すなわち、読み出し測定において、例えば１番目の絵素の保持容量１５２と２番目の絵素の保持容量１５２との複合容量が読み込まれることになる。
【００８５】
これに対して、本実施の形態のアレイ基板１１では、不良ＴＦＴが存在しても、正確な読み出しができなくなる場合を少なくすることができる。図７に基づいて説明する。図７は、１番目の絵素の第１ＴＦＴ４１がショートしている場合において、２番目の絵素が検査される際の書き込み及び読み出し測定を示している。
【００８６】
図７に示すように、本実施の形態のアレイ基板１１では、第１ソース線２２に接続された１番目の絵素の第１ＴＦＴ４１がショートしている場合には、２番目の絵素を検査する際、第２ソース線２３を用いて検査することができる。具体的には、第２ソース線２３から第２ＴＦＴ４６を介して書き込み及び読み出し測定を行う。
【００８７】
これによって、ショートした１番目の絵素から受ける影響を抑制しながら２番目の絵素について、正確な検査を行うことができる。すなわち、従来の書き込みと読み出し測定とを同一のソース線を用いて行う場合とは異なり、例えば少なくとも１個のＴＦＴのソ−ス−ドレイン間に問題があったときでも、デ−タの書き込みと読み出し測定の作業において、ＴＦＴなどのトランジスタの不良、ＣＬ容量（液晶層容量、対向容量）の不良、Ｃｓ容量（保持容量）の不良が判断が正確にできやすくなる。
【００８８】
また、本実施の形態のアレイ基板１１では、従来よりも正確な測定が可能となる。以下、説明する。
【００８９】
一般に、ＴＦＴを介して蓄積された絵素の保持容量の電荷を、１個のＴＦＴ（書き込みと読み出し測定とが共通のＴＦＴで行う）によって正確に測定するためには、例えば、測定に時間をかけることや、電圧の変更など複数条件において測定することなどが必要となる。
【００９０】
この点、本実施の形態のアレイ基板１１では、書き込みと読み出し測定とが別個のＴＦＴによって行われるので、前記の通り、書き込み停止後に前記読み出し準備の時間を設けることなく、正確な測定をすることができる。
【００９１】
さらに本実施の形態のアレイ基板１１では、書き込みと読み出し測定とが別個のＴＦＴによって行われるので、より正確な測定が可能となる。すなわち、書き込みに用いるＴＦＴのＯｎ抵抗が非常に高い場合には、絵素に設けられたコンデンサ（例えば保持容量）に充電する時間を長くする必要がある。そして、この場合において、前記充電時間が短い場合には充電不足として現れるところ、読み出しに用いるＴＦＴのＯｎ抵抗が低い（正常である）場合には、短時間での測定が可能となる。
【００９２】
なお、前記説明においては、主に保持容量の測定について述べた。この点、アレイ基板の検査には、一般に他の測定要素に付いても測定することがある。以下、図８及び図９に基づいて説明する。
【００９３】
図８及び図９は、アレイ基板の測定要素を簡易に示す回路図である。図８に示すように、液晶パネルの状態で１絵素（ドット）の検査を行う場合、及び、ＴＦＴアレイ基板の状態でアレイ配置されたＴＦＴの検査を行う場合、検査における測定要素としては、主としてゲート線やソース線１０３や保持容量線１０７などの配線抵抗（Ｒ ｌｉｎｅ）、ソース線１０３と保持容量線１０７との配線容量、ＴＦＴ１２１などトランジスタのＯｎ抵抗及びトランジスタのＯｆｆ抵抗、保持容量（Ｃｓ容量）１５２、対向容量（ＣＬ容量）１５４などが例示される。この検査は、例えば、ゲ−ト線、ソ−ス線１０３、保持容量線１０７、及び、対向電極１５０を操作させて行うことができる。これにつき、対向電極１５０とソース線１０３との電位を同じにした場合には、対向電極１５０からの影響を小さくすることができるので、対向容量１５４及び配線容量を測定要素から除外することができる。なお、対向容量１５４及び配線容量を測定要素から除外した回路図を図９に示す。
【００９４】
また、本実施の形態のアレイ基板１１では、正規ＴＦＴが不具合の時には、レ−ザ−修正等により、正規ＴＦＴを切り離して、検査用ＴＦＴを駆動に用いることができる。ここで正規ＴＦＴとは、検査対象となっている表示用スイッチング素子である第１ＴＦＴ４１を指し、検査用ＴＦＴとは、読み出し測定の際にスイッチング素子として用いた第２ＴＦＴ４６を指す。
【００９５】
そして、前記正規ＴＦＴの切離しとともに、駆動回路とシ−ケンスを変更すること（正規ＴＦＴから絵素に充電する制御を、検査用ＴＦＴから絵素に充電する制御に変えること）で、従来不良絵素として点灯ができなかった絵素を、簡易に点灯可能とすることができる。
【００９６】
本実施の形態のアレイ基板１１は、上述のように、各絵素６０について、表示用とは別に検査用としてゲート線１本とソース線１本とスイッチング素子としてのトランジスタ１個とが追加された冗長構造を有している。そして、この構造は、アレイ基板１１の検査時間を短縮するものであり、配線ルールが微細化した場合、表示が高精細化して絵素数が増大した場合、全絵素について検査が必要な場合などに、とりわけ製造工程でトランジスタ動作の不具合を一括で高速に発見する必要があるときに有効である。そして、上記構造は複雑ではなく、例えば絵素トランジスタ不良（Ｉｏｎ抵抗異常）に対して、付属するコンデンサ容量を正確に測定することもできる。
【００９７】
なお、本発明は前記した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【００９８】
アレイ基板の検査時間を短縮することができるので、特に配線ルールが微細化した高精細表示用のアレイ基板などに好適に利用される。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施形態を示すものであり、アレイ基板の要部構成を示す図である。
【図２】本発明の実施形態を示すものであり、アレイ基板の絵素の要部構成を示す図である。
【図３】本発明の実施形態を示すものであり、アレイ基板における検査方法を示すフロー図である。
【図４】本発明の実施形態を示すものであり、図３に続く、アレイ基板における検査方法を示すフロー図である。
【図５】本発明の実施形態を示すものであり、図４に続く、アレイ基板における検査方法を示すフロー図である。
【図６】本発明の実施形態を示すものであり、アレイ基板の要部構成を示す図である。
【図７】本発明の実施形態を示すものであり、アレイ基板の要部構成を示す図である。
【図８】アレイ基板の測定要素を示す回路図である。
【図９】アレイ基板の測定要素を示す回路図である。
【図１０】従来技術を示すものであり、アレイ基板の概略構成を示す図である。
【図１１】従来技術を示すものであり、アレイ基板の絵素回路を示す図である。
【図１２】従来技術を示すものであり、アレイ基板の要部構成を示す図である。
【図１３】従来技術を示すものであり、アレイ基板の絵素の要部構成を示す図である。
【図１４】従来技術を示すものであり、アレイ基板における検査方法を示すフロー図である。
【図１５】従来技術を示すものであり、図１４に続く、アレイ基板における検査方法を示すフロー図である。
【図１６】従来技術を示すものであり、図１５に続く、アレイ基板における検査方法を示すフロー図である。
【図１７】従来技術を示すものであり、アレイ基板の回路を模式的に示す図である。
【図１８】従来技術を示すものであり、アレイ基板の回路を模式的に示す図である。
【符号の説明】
【０１００】
１１  アレイ基板
２２  第１ソース線（ソース線）
２３  第２ソース線（ソース線）
２４  ソース線組
２６  第１ゲート線（ゲート線）
２７  第２ゲート線（ゲート線）
２８  ゲート線組
２９  交差点
３０  保持容量線
４１  第１ＴＦＴ（第１スイッチング素子）
４２  ソース電極
４３  ゲート電極
４４  ドレイン電極
４６  第２ＴＦＴ（第２スイッチング素子）
４７  ソース電極
４８  ゲート電極
４９  ドレイン電極
５０  対向電極
５２  保持容量
５４  対向容量
６０  絵素
７０  絵素電極
１０１  アレイ基板
１０２  ゲート線
１０３  ソース線
１０４  電極パッド
１０５  交差点
１０７  保持容量線
１２１  ＴＦＴ
１２４  絵素電極
１３２  ゲート電極
１３３  ソース電極
１３４  ドレイン電極
１４０  絵素
１５０  対向電極
１５２  保持容量
１５４  対向容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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