(57)【要約】【課題】薄膜トランジスタアレイパネルを提供する。特に、修復可能な画素構造及びそれを製造するマスクを提供する。【解決手段】該画素構造は、ゲートラインと、データラインと、を備え、ゲートラインとデータラインとは交差して１つの画素ユニットを画成し、各画素ユニットは、薄膜トランジスタデバイスと、画素電極と、を備え、薄膜トランジスタのチャンネルの側に予備ソース電極と、予備ドレイン電極と、予備チャンネルと、が形成された。従来のＴＦＴに故障が発生する場合、予備ＴＦＴを発動でき、それによって、アレイ基板の歩留まりと優等品率を向上させ、コストを更に低減する。【選択図】図３
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【特許請求の範囲】
【請求項１】
薄膜トランジスタアレイパネルであって、
ゲートラインと、
データラインと、を備え、
ゲートラインとデータラインとは交差して画素ユニットを画成し、
前記画素ユニットは、
薄膜トランジスタデバイスと、
画素電極と、を備え、
前記薄膜トランジスタのチャンネルの側に予備ソース電極と、予備ドレイン電極と、予備チャンネルと、が形成され、それによって、予備薄膜トランジスタが構成されることを特徴とする薄膜トランジスタアレイパネル。
【請求項２】
前記予備ソース電極は前記ソース電極と同じであり、又は前記ソース電極の一部であることを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
【請求項３】
前記予備ドレイン電極の一部が前記画素電極の下に位置することを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
【請求項４】
前記薄膜トランジスタのチャンネルはＵ字形チャンネルであることを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
【請求項５】
前記予備チャンネルは「一」字形チャンネルであることを特徴とする請求項４に記載の薄膜トランジスタアレイパネル。
【請求項６】
前記予備ソース電極及び予備ドレイン電極と、前記薄膜トランジスタのソース電極及び予備ドレイン電極とは、同一のフォトリソグラフィー工程で形成されることを特徴とする請求項１に記載の薄膜トランジスタアレイパネル。
【請求項７】
前記データラインと前記薄膜トランジスタのソース電極とは一体構造となることを特徴とする請求項６に記載の薄膜トランジスタアレイパネル。
【請求項８】
薄膜トランジスタを形成するためのマスクであって、
透光部と、半透光部と、完全透光部と、を備え、
前記半透光部は該薄膜トランジスタのチャンネル領域と予備チャンネル領域の形成部分に対応し、不透光部は該薄膜トランジスタのソース電極と予備ソース電極、ドレイン電極と予備ドレイン電極の形成部分に対応し、
前記予備ソース電極と、予備ドレイン電極と、予備チャンネル領域とは、予備薄膜トランジスタを形成することを特徴とするマスク。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ液晶ディスプレイ（ＴＦＴ―ＬＣＤ）のアレイパネル、特に修復可能な画素構造を有するＴＦＴ―ＬＣＤのアレイ基板に関する。
【背景技術】
【０００２】
ＬＣＤ生産の絶え間ない拡大につれ、各メーカの間の競争も日増しに激しくなっている。各メーカは製品の性能を向上すると共に、製品のコストの低減にも努力し、市場における競争力を高めている。製品コストの低減方法において、工程数量の減少（主にフォトリソグラフィーの回数の減少）によって生産の速度を向上させ、コストを低減するのは、今、各メーカが普遍的に努力する方向である。
【０００３】
近年、エンジニアの努力により、ＴＦＴ―ＬＣＤ製造工程におけるフォトリソグラフィー工程の回数が減少し続けており、最初は７回のフォトリソグラフィー工程（７Ｍａｓｋ工程、製造過程においてフォトリソグラフィー工程毎に１回のマスクが必要である）であったが、現在、普遍的に５回のフォトリソグラフィー工程（５Ｍａｓｋ工程）が採用されている。マスク（Ｍａｓｋ）製造技術からグレートーンマスク（ｇｒａｙ  ｔｏｎｅ  ｍａｓｋ）技術が誕生した後、フォトリソグラフィーの回数を更に減少させることが可能になった。今、一部のＬＣＤメーカは既に進んだ４回のフォトリソグラフィー工程（４ｍａｓｋ工程）を使用している。４回のフォトリソグラフィー工程技術の使用によって、生産速度と効率の何れもが向上される。
【０００４】
図１は従来技術における４ｍａｓｋ工程が完成した後の画素構造の概略図である。図２は図１のＡ−Ａ部分の断面図である。
【０００５】
図１と図２に示すように、該画素構造は、ゲートライン３と、データライン５と、を備え、ゲートライン３とデータライン５とは交差して画素ユニットを画成する。各画素ユニットは、薄膜トランジスタデバイスと、画素電極６と、を備え、前記薄膜トランジスタは、ゲート電極３１と、順次にゲート電極３１の上方に形成されたゲート電極絶縁層２と、半導体層４と、ドープ半導体層７と、ソース電極５２と、ドレイン電極５１と、を備える。前記ドレイン電極５１はパッシべーション層８のビアーホール９によって画素電極６と連結され、ソース電極５２とデータライン５とは一体連結の構造となり、ソース電極５１とドレイン電極５２との間は薄膜トランジスタのチャンネル部である。
【０００６】
しかし、４ｍａｓｋ工程に固有の欠陥と不足も存在している。グレートーンマスク技術が使用されたため、５ｍａｓｋにおける活性層に対するフォトリソグラフィー（Ａｃｔｉｖｅ  ｍａｓｋ）と、ソース電極、ドレイン電極に対するフォトリソグラフィー（ＳＤ  ｍａｓｋ）とは同一のフォトリソグラフィーにおいて完成されるため、工程の許容性が悪くなり、それと同時に、生産工程の条件も複雑になって把握し難しくなる。特にグレートーンマスク（Ｇｒａｙ−Ｔｏｎｅ  ｍａｓｋ）のフォトリソグラフィー工程において、パラメーターと条件に対する要求が非常に厳しい。これらの理由で、４ｍａｓｋ技術で生産された製品の歩留まりは、伝統的な５ｍａｓｋ技術で生産された製品のよりも普遍的に低くなる。４ｍａｓｋで製造された薄膜トランジスタ（ＴＦＴ）アレイ基板の諸不良問題において、画素ＴＦＴチャンネル部の活性層の断線と、ソース電極及びドレイン電極（ＳＤ）の短絡がよく現れる。４ｍａｓｋ技術の特徴はこれらの問題の主要原因となる。通常、この２種類の不良問題に対して採用される修理方法は、不良画素のＴＦＴを切断し、対応の画素をダックドットにさせることである。しかし、この修理方法によってＴＦＴ―ＬＣＤの良品率が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来技術の欠陥に対して、本発明の実施の態様は、修復可能な画素構造を有する薄膜トランジスタアレイパネルを提供し、それによって、アレイ基板の歩留まりと優等品率を向上させ、更にコストを低減する。
【課題を解決するための手段】
【０００８】
本発明の第１局面は薄膜トランジスタアレイパネルを提供し、該薄膜トランジスタアレイ基板は、ゲートラインと、データラインと、を備え、ゲートラインとデータラインとは交差して１つの画素ユニットを画成し、各画素ユニットは、薄膜トランジスタデバイスと、画素電極と、を備え、前記薄膜トランジスタのチャンネルの側に予備ソース電極と、予備ドレイン電極と、予備チャンネルと、が形成され、それによって、予備薄膜トランジスタを構成する。
【０００９】
本発明の第２局面は、薄膜トランジスタの形成に用いられるマスクを提供する。該マスクは、透光部と、半透光部と、完全透光部と、を備え、且つ前記半透光部はチャンネル領域と予備チャンネル領域の形成部分に対応し、不透光部はソース電極と予備ソース電極、ドレイン電極と予備ドレイン電極の形成部分に対応し、前記予備ソース電極と、予備ドレイン電極と、予備チャンネル領域とは予備薄膜トランジスタを形成する。
【発明の効果】
【００１０】
従来技術に対して、本発明は現存のＴＦＴの側に予備ＴＦＴを加えるため、グレートーンマスクによってソース電極と、ドレイン電極と、チャンネルと、を形成すると同時に、主ＴＦＴチャンネルの側に予備ＴＦＴチャンネル構造を形成できる。該予備ＴＦＴのソース電極部と主ＴＦＴのソース電極とは連結し、ドレイン電極は画素電極の下に位置する。ＬＣＤのアレイ工程が完成した後、もし、ある画素のＴＦＴで部分的な断線、又は短絡などの故障が発生し、修復が不可能である場合、故障チャンネルを切断すると共に、レザーなどで予備ＴＦＴのドレイン電極と画素電極とを直接に連結させ、故障画素を修復する。それによって、アレイ基板の歩留まりと優等品率が向上され、コストも更に低減される。
【発明を実施するための最良の形態】
【００１１】
本発明の主な趣旨は、伝統的なＴＦＴの側に予備ＴＦＴを加えることである。グレートーンマスクによって主ＴＦＴのソース電極と、ドレイン電極と、チャンネルと、を形成する時、主ＴＦＴチャンネルの側に予備ソース電極と、予備ドレイン電極と、予備チャンネル構造を形成し、それによって予備ＴＦＴを形成する。該予備ＴＦＴのソース電極部は主ＴＦＴのソース電極と連結し、又は主ＴＦＴのソース電極の一部になり、ドレイン電極の一部は画素電極の下に位置する。
【００１２】
添付図面を参照しながら本発明の例示的な実施例を説明する。
【００１３】
図３は本発明の実施例にかかる画素構造の概略図であり、図４は図３におけるＣ−Ｃ部の断面図である。
【００１４】
図３と図４に示すように、本発明の実施例にかかる画素構造は、ガラス基板１と、ガラス基板１に形成されたゲートライン３及びデータライン５と、を備える。ゲートライン３とデータライン５とは交差して画素ユニットを画成する。各画素ユニットは、薄膜トランジスタデバイスと、例えば透明画素電極である画素電極６と、を備える。薄膜トランジスタは、ゲート電極３１と、順次にゲート電極３１の上方に形成されたゲート電極絶縁層２と、半導体層４と、ドープ半導体層７と、ソース電極５２と、ドレイン電極５１と、を備え、前記ドレイン電極５１はパッシべーション層８のビアーホール９を介して画素電極６と連結され、ソース電極５２とデータライン５とは一体に連結する構造となる。
【００１５】
しかし、本発明の前記実施例において、ソース電極５２の画素電極に近くの片側に、予備ドレイン電極１１が形成されて、予備ドレイン電極１１の一部が画素電極６の下方に位置し、該予備ドレイン電極１１とソース電極５２との間に予備導電チャンネルが形成される。この時、予備ソース電極もソース電極５２である。
【００１６】
ＬＣＤのアレイ工程が完成した後、もしある画素のＴＦＴで部分的な断線、又は短絡などの故障が発生し、修復が不可能である場合、故障したチャンネルを切断すると共に、レザーなどで予備ＴＦＴのドレイン電極１１と画素電極６とを直接に連結させ、故障した画素を修復する。それによって、アレイ基板の歩留まりと優等品率が向上され、コストが更に低減され、製品の競争力が強められる。
【００１７】
図５は該画素構造を形成するために採用されたグレートーンマスクの概略図である。
【００１８】
図５に示すように、該グレートーンマスクは主に透光部と、半透光部と、完全透光部と、を備える。図５において、半透光部は主に主薄膜トランジスタを形成するチャンネル部の半透光部１２と、予備薄膜トランジスタを形成する予備チャンネル部の半透光部２２と、を備える。不透光部は、データラインを形成する不透光部４１と、主薄膜トランジスタのソース電極を形成する不透光部４２と、主薄膜トランジスタのドレイン電極を形成する不透光部４３と、予備薄膜トランジスタの予備ドレイン電極を形成する不透光部４４と、を備える。前記グレートーンマスクを採用すれば、ソース電極と、ドレイン電極と、チャンネルと、を形成すると同時に、ＴＦＴチャンネルの側に予備ドレイン電極と予備チャンネル構造とを形成できる。
【００１９】
図５に示された主薄膜トランジスタのソース電極はＵ部を有し、ドレイン電極の一部は該ソース電極のＵ部に延在し、それによってＵ字形のチャンネル領域を得る。勿論、主薄膜トランジスタのチャンネル領域の外形はこれに限らず、例えばソース電極とドレイン電極がチャンネル領域に対して相互に対向する「一」字形であってもよい。この時、ソース電極のドレイン電極に対する他の側に同様に予備ドレイン電極を形成でき、それによって予備チャンネル領域を得られる。更に、該ソース電極は同時に予備ソース電極として使われる。勿論、予備ソース電極を単独に形成してもよい。
【００２０】
前記マスクによってフォトレジストパターンを得、更に主薄膜トランジスタと予備薄膜トランジスタの活性層とソース・ドレイン金属層に対してパターニングをする工程について、以下のように簡単に説明する。例えば、基板に順次に活性層とソース・ドレイン金属層を堆積した後、ソース・ドレイン金属層にフォトレジスト層を塗布し、前記構造を有するマスクによって、形成しようとする薄膜トランジスタのチャンネル領域に塗布されたフォトレジスト層に対して露光を行い、そして現像し、主薄膜トランジスタのチャンネル領域と予備薄膜トランジスタの予備チャンネル領域を形成するためのエッチングマスクとして使われるグレートーンフォトレジストパターンを得る。まず、該エッチングマスクでソース・ドレイン金属層と活性層に対してエッチングする。その後、アッシング工程などによってフォトレジストのパターン部を減薄し、薄膜トランジスタのチャンネル領域のソース・ドレイン金属層を露出する。最後に、余りのフォトレジストパターンでエッチングを行い、チャンネル領域のソース・ドレイン金属層を除去する。それによって、薄膜トランジスタのチャンネル領域と予備チャンネル領域を形成し、それと同時に、ソース電極と予備ソース電極、及びドレイン電極と予備ドレイン電極を形成する。
【００２１】
しかし、本発明にかかる薄膜トランジスタアレイパネルは、前記グレートーンマスクによって形成されるとは限らず、同様に２枚の通常のマスクによって２つのステップで対応のチャンネル領域を形成してもよい。簡潔化のため、ここでは詳細を省略する。
【００２２】
上記実施例は本発明の技術案を説明するものであり、限定するものではない。最良な実施形態を参照して本発明を詳細に説明したが、当業者にとって、必要に応じて異なる材料や設備などをもって本発明を実現できる。即ち、その要旨を逸脱しない範囲内において種々の形態で実施しうるものである。
【図面の簡単な説明】
【００２３】
【図１】従来技術における画素構造の概略図。
【図２】図１におけるＡ−Ａ部の断面図。
【図３】本発明にかかる画素構造の概略図。
【図４】図３におけるＣ−Ｃ部の断面図。
【図５】本発明に使用されたグレートーンマスクの概略図。
【符号の説明】
【００２４】
１  ガラス基板
２  ゲート絶縁層
３  ゲートライン
３１  ゲート電極
４  半導体層
５  データライン
５１  ドレイン電極
５２  ソース電極
６  画素電極
７  ドープ半導体層
８  パッシべーション層
９  ビアーホール
１１  予備ドレイン電極
１２  チャンネル部の半透光部
２２  予備チャンネル部の半透光部
４１  データラインの不透光部
４２  ソース電極の不透光部
４３  ドレイン電極の不透光部
４４  予備ドレイン電極の不透光部
【図５】
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【図１】
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【図２】
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【図３】
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【図４】
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