(57)【要約】【課題】ノイズ耐性が高い電子装置を提供すること。【解決手段】電子装置は、回路基板１００と、回路基板１００に実装される複数のデバイスを含む。また複数のデバイスの各デバイスの電源端子ＶＴと、回路基板１００に形成される電源配線との間に設けられる電源用インダクタＬＶ（電源用スルーホールＴＨＶ）と、各デバイスのグランド端子ＧＴとグランド配線との間に設けられるグランド用インダクタＬＧ（グランド用スルーホールＴＨＧ）と、電源端子ＶＴとグランド端子ＧＴとの間に設けられる第１のデカップリングコンデンサＣＡと、電源配線とグランド配線との間に設けられる第２のデカップリングコンデンサを含む。【選択図】図３
2008010469.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板に実装される複数のデバイスと、
前記複数のデバイスの各デバイスの電源端子と、前記回路基板に形成される電源配線との間に設けられる電源用インダクタと、
前記各デバイスのグランド端子と、前記回路基板に形成されるグランド配線との間に設けられるグランド用インダクタと、
前記各デバイスの前記電源端子と前記グランド端子との間に設けられる第１のデカップリングコンデンサと、
前記電源配線と前記グランド配線との間に設けられる第２のデカップリングコンデンサとを含むことを特徴とする電子装置。
【請求項２】
請求項１において、
前記電源用インダクタは、前記回路基板の複数の層間を接続する電源用スルーホールにより形成され、
前記グランド用インダクタは、前記回路基板の複数の層間を接続するグランド用スルーホールにより形成されることを特徴とする電子装置。
【請求項３】
請求項２において、
前記電源用スルーホールは、
前記各デバイスの電源端子が接続される前記回路基板の配線層を、前記電源配線が形成される前記回路基板の電源層に電気的に接続するためのスルーホールであり、
前記グランド用スルーホールは、
前記各デバイスのグランド端子が接続される前記回路基板の配線層を、前記グランド配線が形成される前記回路基板のグランド層に電気的に接続するためのスルーホールであることを特徴とする電子装置。
【請求項４】
請求項３において、
前記各デバイスにおける前記電源端子の形成位置から前記電源用スルーホールの形成位置までの距離をＤ１とし、前記電源端子の形成位置から前記第１のデカップリングコンデンサの一端の接続位置までの距離をＤ２とし、前記各デバイスにおける前記グランド端子の形成位置から前記グランド用スルーホールの形成位置までの距離をＤ３とし、前記グランド端子の形成位置から前記第１のデカップリングコンデンサの他端の接続位置までの距離をＤ４とした場合に、Ｄ２≧Ｄ１、Ｄ４≧Ｄ３であることを特徴とする電子装置。
【請求項５】
請求項２乃至４のいずれかにおいて、
前記各デバイスの前記電源端子の接続位置の直下に、前記電源用スルーホールが形成され、
前記各デバイスの前記グランド端子の接続位置の直下に、前記グランド用スルーホールが形成されることを特徴とする電子装置。
【請求項６】
請求項２乃至５のいずれかにおいて、
前記各デバイスの前記電源端子に対して、前記第１のデカップリングコンデンサの一端が直接に接続され、
前記各デバイスの前記グランド端子に対して、前記第１のデカップリングコンデンサの他端が直接に接続されることを特徴とする電子装置。
【請求項７】
請求項２乃至６のいずれかにおいて、
前記電源用スルーホールとして、
前記各デバイスの電源端子が接続される前記回路基板の配線層を、前記回路基板の第Ｋ（Ｋは自然数）の層に電気的に接続するための電源用スルーホールと、
前記回路基板の第Ｌ（Ｌは自然数）の層を、前記回路基板の電源層に電気的に接続するための電源用スルーホールとが形成され、
前記グランド用スルーホールとして、
前記各デバイスのグランド端子が接続される前記回路基板の配線層を、前記回路基板の第Ｍ（Ｍは自然数）の層に電気的に接続するためのグランド用スルーホールと、
前記回路基板の第Ｎ（Ｎは自然数）の層を、前記回路基板のグランド層に電気的に接続するためのグランド用スルーホールとが形成されることを特徴とする電子装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数のデバイスとして複数の集積回路装置が前記回路基板に実装されることを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のデバイスが実装される回路基板を含む電子装置に関する。
【背景技術】
【０００２】
複数の集積回路装置が回路基板に実装される電子装置では、集積回路装置の高速化・高集積化に伴い、ノイズ対策が重要な課題になっている。
【０００３】
例えば回路基板に実装される第１の集積回路装置からの信号が、第２の集積回路装置に対して入力されたとする。この場合に、第１の集積回路装置の電源端子（ＶＤＤ）、グランド端子（ＶＳＳ）での電圧ドロップと、第２の集積回路装置の電源端子、グランド端子での電圧ドロップが異なると、第１の集積回路装置からの信号が第２の集積回路装置に対して適正に伝達されず、誤動作を招く。即ち第１の集積回路装置が接続される回路基板上の電源配線、グランド配線のインピーダンスと、第２の集積回路装置が接続される電源配線、グランド配線のインピーダンスが異なると、電源配線、グランド配線での電圧ドロップも異なってしまう。従って、第１の集積回路装置からの例えば論理レベル「０」の信号を、第２の集積回路装置が論理レベル「１」と判断してしまったり、論理レベル「１」の信号を論理レベル「０」と判断してしまうなどの誤動作が生じる。特に、この誤動作の問題は、集積回路装置の動作周波数が高くなったり、回路基板上の電源配線やグランド配線のインピーダンス（インダクタンス）が大きくなるにつれて、深刻になる。
【特許文献１】特開平１１−２９８０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするといころは、ノイズ耐性が高い電子装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明は、回路基板と、前記回路基板に実装される複数のデバイスと、前記複数のデバイスの各デバイスの電源端子と、前記回路基板に形成される電源配線との間に設けられる電源用インダクタと、前記各デバイスのグランド端子と、前記回路基板に形成されるグランド配線との間に設けられるグランド用インダクタと、前記各デバイスの前記電源端子と前記グランド端子との間に設けられる第１のデカップリングコンデンサと、前記電源配線と前記グランド配線との間に設けられる第２のデカップリングコンデンサとを含む電子装置に関係する。
【０００６】
本発明では、デバイスの電源端子と電源配線との間に電源用インダクタが設けられるため、デバイスの動作により発生した高周波電流成分等が電源配線に漏れるのを抑えることができる。またデバイスのグランド端子とグランド配線との間にグランド用インダクタが設けられるため、デバイスの動作により発生した高周波電流成分等がグランド配線に漏れるのを抑えることができる。そしてデバイスの電源端子とグランド端子の間には第１のデカップリングコンデンサが設けられるため、高周波電流成分によるノイズをこの第１のデカップリングコンデンサにより低減できる。従って、ノイズ耐性が高い電子装置の提供が可能になる。
【０００７】
また本発明では、前記電源用インダクタは、前記回路基板の複数の層間を接続する電源用スルーホールにより形成され、前記グランド用インダクタは、前記回路基板の複数の層間を接続するグランド用スルーホールにより形成されてもよい。
【０００８】
このようにすれば、少ない占有面積で電源用インダクタ、グランド用インダクタを形成できるようになり、第１のデカップリングコンデンサの端子の接続位置を、デバイス側に近づけることなどが可能になる。
【０００９】
また本発明では、前記電源用スルーホールは、前記各デバイスの電源端子が接続される前記回路基板の配線層を、前記電源配線が形成される前記回路基板の電源層に電気的に接続するためのスルーホールであり、前記グランド用スルーホールは、前記各デバイスのグランド端子が接続される前記回路基板の配線層を、前記グランド配線が形成される前記回路基板のグランド層に電気的に接続するためのスルーホールであってもよい。
【００１０】
このようにすれば、多層の回路基板を有効活用して、電源用スルーホール、グランド用スルーホールを形成し、これらのスルーホールを電源用インダクタ、グランド用インダクタとして機能させることが可能になる。
【００１１】
また本発明では、前記各デバイスにおける前記電源端子の形成位置から前記電源用スルーホールの形成位置までの距離をＤ１とし、前記電源端子の形成位置から前記第１のデカップリングコンデンサの一端の接続位置までの距離をＤ２とし、前記各デバイスにおける前記グランド端子の形成位置から前記グランド用スルーホールの形成位置までの距離をＤ３とし、前記グランド端子の形成位置から前記第１のデカップリングコンデンサの他端の接続位置までの距離をＤ４とした場合に、Ｄ２≧Ｄ１、Ｄ４≧Ｄ３であってもよい。
【００１２】
このような関係が成り立てば、高周波電流成分のノイズに悪影響を与える寄生インダクタンスを小さく抑えることが可能になり、ノイズ耐性の高い電子装置を提供できる。
【００１３】
また本発明では、前記各デバイスの前記電源端子の接続位置の直下に、前記電源用スルーホールが形成され、前記各デバイスの前記グランド端子の接続位置の直下に、前記グランド用スルーホールが形成されてもよい。
【００１４】
このようにすれば、電源端子の形成位置と電源用スルーホールの形成位置との間の寄生インダクタンスや、グランド端子の形成位置とグランド用スルーホールの形成位置との間の寄生インダクタンスを、最小限に抑えることが可能になる。
【００１５】
また本発明では、前記各デバイスの前記電源端子に対して、前記第１のデカップリングコンデンサの一端が直接に接続され、前記各デバイスの前記グランド端子に対して、前記第１のデカップリングコンデンサの他端が直接に接続されてもよい。
【００１６】
このようにすれば、電源端子の形成位置と第１のデカップリングコンデンサの一端の接続位置との間の寄生インダクタンスや、グランド端子の形成位置と第１のデカップリングコンデンサの他端の接続位置との間の寄生インダクタンを最小限に抑えることが可能になる。
【００１７】
また本発明では、前記電源用スルーホールとして、前記各デバイスの電源端子が接続される前記回路基板の配線層を、前記回路基板の第Ｋ（Ｋは自然数）の層に電気的に接続するための電源用スルーホールと、前記回路基板の第Ｌ（Ｌは自然数）の層を、前記回路基板の電源層に電気的に接続するための電源用スルーホールとが形成され、前記グランド用スルーホールとして、前記各デバイスのグランド端子が接続される前記回路基板の配線層を、前記回路基板の第Ｍ（Ｍは自然数）の層に電気的に接続するためのグランド用スルーホールと、前記回路基板の第Ｎ（Ｎは自然数）の層を、前記回路基板のグランド層に電気的に接続するためのグランド用スルーホールとが形成されてもよい。
【００１８】
このようにすれば、電源用インダクタやグランド用インダクタのインダクタンスを大きくすることが可能になり、ノイズ耐性を更に向上できる。
【００１９】
また本発明では、前記複数のデバイスとして複数の集積回路装置が前記回路基板に実装されてもよい。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２１】
１．比較例
図１に本実施形態の比較例の電子装置の構成を示す。図１の電子装置では、複数の集積回路装置ＩＣ１〜ＩＣ４が回路基板５００に実装されている。そして集積回路装置ＩＣ１〜ＩＣ３では、電源配線ＶＬ１、グランド配線ＧＬ１により電源ＶＤＤ（第１の電源電圧）、グランドＧＮＤ（第２の電源電圧）が供給される。一方、集積回路装置ＩＣ４では、電源配線ＶＬ２、グランド配線ＧＬ２によりＶＤＤ、ＧＮＤが供給される。
【００２２】
従って、電源配線ＶＬ１、グランド配線ＧＬ１の寄生インピーダンスＺ１、Ｚ２（抵抗、インダクタ）には、ＩＣ１〜ＩＣ３の動作電流Ｉ１、Ｉ２、Ｉ３が流れる。一方、電源配線ＶＬ２、グランド配線ＧＬ２の寄生インピーダンスＺ３、Ｚ４には、ＩＣ４の動作電流Ｉ４が流れる。このため、ＩＣ１〜ＩＣ３側の電源配線ＶＬ１、グランド配線ＧＬ１での電圧ドロップと、ＩＣ４側の電源配線ＶＬ２、グランド配線ＧＬ２での電圧ドロップが異なってしまい、ＩＣ１〜ＩＣ３の電源端子ＶＴ１〜ＶＴ３、グランド端子ＧＴ１〜ＧＴ３の電圧レベルと、ＩＣ４の電源端子ＶＴ４、グランド端子ＧＴ４の電圧レベルも異なってしまう。従って、集積回路装置ＩＣ１からの信号ＩＮがＩＣ４に入力された場合に、論理レベルの判定基準となるしきい値電圧レベルが、ＩＣ１、ＩＣ４間でずれてしまう。
【００２３】
この結果、ＩＣ１からの論理レベル「０」の信号ＩＮをＩＣ４が論理レベル「１」と判断してしまったり、論理レベル「１」の信号を論理レベル「０」と判断してしまうなどの問題が生じる。同様にＩＣ４からの信号Ｑの論理レベルを、ＩＣ２が誤って判断するなどの問題が生じる。特にＩＣ１〜ＩＣ４の動作周波数が高くなり、動作電流ＩＣ１〜ＩＣ４が大きくなったり、電源配線ＶＬ１、ＶＬ２、グランド配線ＧＬ１、ＧＬ２の寄生インピーダンスが大きくなると、この問題は更に深刻になる。
【００２４】
２．電子装置の構成
以上のような問題を解決できる本実施形態の電子装置（電子機器）の構成を図２に示す。この電子装置は、回路基板１００と、この回路基板１００に実装される複数の集積回路装置ＩＣ１〜ＩＣ４（広義にはデバイス）を含む。また電子装置は、各集積回路装置ＩＣ１〜ＩＣ４（各デバイス）の電源端子ＶＴ１〜ＶＴ４と、回路基板１００に形成される電源配線ＶＬ１、ＶＬ２との間に設けられる電源用インダクタＬＶ１〜ＬＶ４を含む。また各集積回路装置ＩＣ１〜ＩＣ４のグランド端子（ＶＳＳ端子）ＧＴ１〜ＧＴ４と、回路基板１００に形成されるグランド配線（ＶＳＳ配線）ＧＬ１、ＧＬ２との間に設けられるグランド用インダクタＬＧ１〜ＬＧ４を含む。また各集積回路装置ＩＣ１〜ＩＣ４の電源端子ＶＴ１〜ＶＴ４とグランド端子ＧＴ１〜ＧＴ４との間に設けられる第１のデカップリングコンデンサＣＡ１〜ＣＡ４を含む。更に電源配線ＶＬ１、ＶＬ２とグランド配線ＧＬ１、ＧＬ２との間に設けられる第２のデカップリングコンデンサＣＢを含む。
【００２５】
なお回路基板１００としては、例えば配線層、電源層、グランド層を有する多層回路基板（多層プリント回路基板）を用いることができる。また回路基板１００に実装されるデバイスは集積回路装置に限定されず、例えばバイポーラトランジスタ等の能動素子であってもよい。また電源用インダクタＬＶ１〜ＬＶ４、グランド用インダクタＬＧ１〜ＬＧ４は、後述するスルーホール（ビア）などにより形成されるインダクタであってもよいし、信号線をジグザグに配線することなどで形成されるインダクであってもよい。
【００２６】
例えば集積回路装置ＩＣ１〜ＩＣ４に流れる動作電流Ｉ１〜Ｉ４のうち、低周波電流成分をＩＬ１〜ＩＬ４とし、高周波電流成分をＩＨ１〜ＩＨ４とする。そして集積回路装置ＩＣ４に着目した場合に、ＩＣ４の動作周波数帯域である高周波帯域（例えば５０ＫＨｚ〜５ＧＨｚ）では、インダクタＬＶ４、ＬＧ４のインピーダンス（インダクタンス）は大きくなる。またこの高周波帯域では、ＩＣ４の電源端子ＶＴ４とデカップリングコンデンサＣＡ４の一端との間のインピーダンスは、インダクタＬＶ４のインピーダンス（ＶＴ４とＶＬ２の間のインピーダンス）に比べて極めて小さい。同様にこの高周波帯域では、ＩＣ４のグランド（ＶＳＳ）端子ＶＴ４とデカップリングコンデンサＣＡ４の他端との間のインピーダンスは、インダクタＬＧ４のインピーダンス（ＧＴ４とＧＬ２の間のインピーダンス）に比べて極めて小さい。
【００２７】
従って、インダクタＬＶ４、ＬＧ４を流れる電流は、ＩＣ４の動作電流ＩＬ４のうち低周波電流成分ＩＬ４だけになり、高周波電流成分ＩＨ４については、デカップリングコンデンサＣＡ４側に流れるようになる。
【００２８】
この結果、回路基板１００のＩＣ４側の電源配線ＶＬ２、グランド配線ＧＬ２のインピーダンス（共通インピーダンス）Ｚ３、Ｚ４には、低周波電流成分ＩＬ４だけが流れ、高周波電流成分ＩＨ４についてはほとんど流れないようになる。同様に、回路基板１００のＩＣ１〜ＩＣ３側の電源配線ＶＬ１、グランド配線ＧＬ１のインピーダンス（共通インピーダンス）Ｚ１、Ｚ２には、ＩＣ１〜ＩＣ３の動作電流（Ｉ１＋Ｉ２＋Ｉ３）のうち低周波電流成分（ＩＬ１＋ＩＬ２＋ＩＬ３）だけが流れ、高周波電流成分（ＩＨ１＋ＩＨ２＋ＩＨ３）についてはほとんど流れないようになる。従って、動作電流の高周波電流成分による電圧ドロップ（リプル）が低減される。そして動作電流の低周波電流成分による電圧ドロップについては、デカップリングコンデンサＣＢにより低減されるようになる。
【００２９】
従って本実施形態によれば、電源配線ＶＬ１、ＶＬ２、グランド配線ＧＬ１、ＧＬ２に流れる高周波電流成分を低減できるため、これらの配線での電圧ドロップが最低限に抑えられる。従って、例えば集積回路装置ＩＣ１からの信号ＩＮがＩＣ４に入力された場合や、ＩＣ４からの信号ＱがＩＣ２に出力された場合に、集積回路装置間での論理レベルの判定基準となるしきい値電圧レベルをほぼ同じレベルにすることができる。従って、ＩＣ１からの論理レベル「０」の信号ＩＮをＩＣ４が論理レベル「１」と判断してしまったり、論理レベル「１」の信号を論理レベル「０」と判断してしまう事態を防止できる。同様にＩＣ４からの信号Ｑの論理レベルをＩＣ２が誤って判断する事態も防止できる。従って、電源ノイズによる誤動作を効果的に防止できる電子装置の提供が可能になる。
【００３０】
このように本実施形態では、集積回路装置の電源端子と電源配線の間や、グランド端子とグランド配線の間に故意にインダクタを設けることで、集積回路装置の高速動作により発生した高周波電流成分が、電源配線、グランド配線に漏れるのが抑制される。これにより、電源配線、グランド配線での高周波電流成分による電圧ドロップを低減される。そして本実施形態では、集積回路装置で発生した高周波電流成分による電源端子、グランド端子での電圧ドロップについては、電源端子とグランド端子の間に設けたデカップリングコンデンサにより吸収する。一方、電源配線、グランド配線での低周波電流成分による電圧ドロップについては、電源配線とグランド配線の間に設けられたデカップリングコンデンサにより吸収する。従って本実施形態によれば、図１の比較例に比べて、電子装置の電源ノイズに対する耐性を格段に高めることができる。
【００３１】
３．電源用インダクタ、グランド用インダクタの形成手法
本実施形態の電源用インダクタＬＶ（図２のＬＶ１〜ＬＶ４）は、多層の回路基板１００の複数の層間を接続する電源用スルーホール（ビア）により形成できる。同様にグランド用インダクタＬＧ（図２のＬＧ１〜ＬＧ４）も、回路基板１００の複数の層間を接続するグランド用スルーホール（ビア）により形成できる。
【００３２】
例えば図３の模式図では、集積回路装置ＩＣ（図２のＩＣ１〜ＩＣ４）が回路基板１００（多層プリント基板）に実装されている。具体的には、多層の回路基板１００の第１の層として配線層Ｗ１Ｖ、Ｗ１Ｇが形成され、第２の層として電源層Ｗ２Ｖが形成され、第３の層としてグランド層Ｗ３Ｇが形成される。そしてＩＣの電源端子ＶＴ（図２のＶＴ１〜ＶＴ４）を電源用の配線層Ｗ１Ｖにハンダ付け等により接続し、グランド端子ＧＴ（図２のＧＴ１〜ＧＴ４）をグランド用の配線層Ｗ１Ｇに接続することで、ＩＣが実装される。
【００３３】
そして図３では、電源用インダクタＬＶ（図２のＬＶ１〜ＬＶ４）として機能する電源用スルーホールＴＨＶと、グランド用インダクタＬＧ（図２のＬＧ１〜ＬＧ４）として機能するグランド用スルーホールＴＨＧが形成されている。ここで電源用スルーホールＴＨＶは、集積回路装置ＩＣの電源端子ＶＴが接続される回路基板１００の配線層Ｗ１Ｖを、電源配線が形成される回路基板１００の電源層Ｗ２Ｖに電気的に接続するためのスルーホールである。またグランド用スルーホールＴＨＧは、ＩＣのグランド端子ＧＴが接続される回路基板１００の配線層Ｗ１Ｇを、グランド配線が形成される回路基板１００のグランド層Ｗ３Ｇに電気的に接続するためのスルーホールである。
【００３４】
更に図３では、ＩＣの電源端子ＶＴ（ＶＴ１〜ＶＴ４）が接続される配線層Ｗ１Ｖに対して、デカップリングコンデンサＣＡ（ＣＡ１〜ＣＡ４）の一端が接続される。また、ＩＣのグランド端子ＧＴ（ＧＴ１〜ＧＴ４）が接続される配線層Ｗ１Ｇに対して、デカップリングコンデンサＣＡの他端が接続される。
【００３５】
図３のようにＩＣを実装して、スルーホールＴＨＶ、ＴＨＧ、デカップリングコンデンサＣＡを設けることで、図２の電源用インダクタＬＶ１〜ＬＶ４、グランド用インダクタＬＧ１〜ＬＧ４、デカップリングコンデンサＣＡ１〜ＣＡ４を実現できる。
【００３６】
即ちスルーホールＴＨＶ、ＴＨＧは、配線経路が細くなっており、インピーダンスが高くなっている。従って、スルーホールＴＨＶ、ＴＨＧは、高周波電流成分の除去に好適な寄生インダクタとして機能し、高周波電流成分による電源ノイズが電源配線、グランド配線に漏れるのを効果的に抑制できる。
【００３７】
この場合に、電源用インダクタＬＶ、グランド用インダクタＬＧを、例えばジグザグ配線により実現する手法も考えられる。しかしながらこの手法によると、ジグザグ配線の占有面積が大きくなるため、ＩＣの電源端子ＶＴ、グランド端子ＧＴの近くにデカップリングコンデンサＣＡを接続することが難しくなる。この結果、電源端子ＶＴ、グランド端子ＧＴとデカップリングコンデンサＣＡとの間の寄生インダクタンスが増えてしまい、高周波電流成分による電源ノイズの除去が不十分となる。
【００３８】
これに対して図３では、スルーホールＴＨＶ、ＴＨＧは、電源端子ＶＴ、グランド端子ＧＴの近くに形成されると共に、回路基板１００に対して鉛直方向に形成される。従って、スルーホールＴＨＶ、ＴＨＧの占有面積を小さくできるため、ＩＣの電源端子ＶＴ、グランド端子ＧＴの近くにデカップリングコンデンサＣＡを接続することが容易になる。この結果、電源端子ＶＴ、グランド端子ＧＴとデカップリングコンデンサＣＡとの間の寄生のインダクタンスを小さくでき、高周波電流成分による電源ノイズの効果的な除去が可能になる。
【００３９】
図４に、図３の集積回路装置ＩＣを上方向から見た模式図を示す。図４において、Ｄ１は、集積回路装置ＩＣにおける電源端子ＶＴの形成位置Ｐ１から電源用スルーホールＴＨＶの形成位置Ｐ２までの距離である。またＤ２は、電源端子ＶＴの形成位置Ｐ１からデカップリングコンデンサＣＡの一端の接続位置Ｐ３までの距離である。またＤ３は、ＩＣにおけるグランド端子ＧＴの形成位置Ｐ４からグランド用スルーホールＴＨＧの形成位置Ｐ５までの距離である。またＤ４は、グランド端子ＧＴの形成位置Ｐ４からデカップリングコンデンサＣＡの他端の接続位置Ｐ６までの距離である。この場合に図３、図４では、Ｄ２≧Ｄ１、Ｄ３≧Ｄ３の関係が成り立つようになっている。
【００４０】
例えば図５（Ａ）において、Ｎ１は、電源端子ＶＴの形成位置Ｐ１に対応するノードであり、Ｎ２は、電源用スルーホールＴＨＶの形成位置Ｐ２に対応するノードであり、Ｎ３は、デカップリングコンデンサＣＡの一端の接続位置Ｐ３に対応するノードである。またＮ４は、グランド端子ＧＴの形成位置Ｐ４に対応するノードであり、Ｎ５は、グランド用スルーホールＴＨＧの形成位置Ｐ５に対応するノードであり、Ｎ６は、デカップリングコンデンサＣＡの他端の接続位置Ｐ６に対応するノードである。
【００４１】
そしてＬＰ１は、ノードＮ１、Ｎ２（Ｐ１、Ｐ２）の間に形成される寄生インダクタのインダクタンスであり、ＬＰ２は、ノードＮ２、Ｎ３（Ｐ２、Ｐ３）の間に形成される寄生インダクタのインダクタンスである。またＬＰ３は、ノードＮ４、Ｎ５（Ｐ４、Ｐ５）の間に形成される寄生インダクタのインダクタンスであり、ＬＰ４は、ノードＮ５、Ｎ６（Ｐ５、Ｐ６）の間に形成される寄生インダクタのインダクタンスである。またＬＰ５は、電源用インダクタＬＶのインダクタンスであり、ＬＰ６は、グランド用インダクタＬＧのインダクタンスである。
【００４２】
この場合に、インダクタンスＬＰ１は、電源配線ＶＬ（図２のＶＬ１、ＶＬ２）及びデカップリングコンデンサＣＡに対して、共通のインピーダンスとなる。またインダクタンスＬＰ３は、グランド配線ＧＬ（図２のＧＬ１、ＧＬ２）及びデカップリングコンデンサＣＡに対して、共通のインピーダンスとなる。従って、インダクタンスＬＰ１、ＬＰ３を、インダクタンスＬＰ５、ＬＰ６に比べて極力小さくすることが望ましく、理想的には図５（Ｂ）に示すように、ＬＰ１、ＬＰ３をほぼゼロにすることが望ましい。
【００４３】
また、集積回路装置ＩＣで発生した高周波電流成分が、電源配線ＶＬに漏れるのを抑制し、デカップリングコンデンサＣＡにおいて効率的に高周波電流成分を吸収するようにするためには、インダクタンス（ＬＰ１＋ＬＰ２）をインダクタンスＬＰ５に比べて極力小さくすることが望ましい。同様に、高周波電流成分がグランド配線ＧＬに漏れるのを抑制し、デカップリングコンデンサＣＡにおいて効率的に高周波電流を吸収するようにするためには、インダクタンス（ＬＰ３＋ＬＰ４）をＬＰ６に比べて極力小さくすることが望ましい。
【００４４】
そして、このようにインダクタンスＬＰ１、ＬＰ３を極力小さくすると共に、インダクタンス（ＬＰ１＋ＬＰ２）、（ＬＰ３＋ＬＰ４）を極力小さくするためには、図４に示すようにＤ２≧Ｄ１、Ｄ４≧Ｄ３の関係が成り立つことが望ましい。
【００４５】
具体的には図４の距離Ｄ１、Ｄ３を極力短くすることで、インダクタンスＬＰ１、ＬＰ３を小さくできる。即ちスルーホールＴＨＶ、ＴＨＧの形成位置Ｐ２、Ｐ５をＩＣ側に極力近づけることで、インダクタンスＬＰ１、ＬＰ３を小さくできる。これにより、共通インダクタンスを小さくでき、図５（Ｂ）のような理想的な状態にすることが可能になる。
【００４６】
そして、Ｄ２≧Ｄ１、Ｄ４≧Ｄ３の関係が成り立つようにして、距離Ｄ１、Ｄ３を極力短くしながら距離Ｄ２、Ｄ４についても極力短くすれば、インダクタンス（ＬＰ１＋ＬＰ２）、（ＬＰ３＋ＬＰ４）も小さくできる。即ちスルーホールＴＨＶ、ＴＨＧの形成位置Ｐ２、Ｐ５をＩＣ側に極力近づけながら、デカップリングコンデンサＣＡの接続位置Ｐ３、Ｐ６についてもＩＣ側に極力近づければ、インダクタンスＬＰ１、ＬＰ３を小さくしながら、インダクタンス（ＬＰ１＋ＬＰ２）、（ＬＰ３＋ＬＰ４）も小さくできる。これにより、電源配線ＶＬ、グランド配線ＧＬに高周波電流成分が漏れるのを抑制でき、デカップリングコンデンサＣＡにより高周波電流成分を効率的に吸収することが可能になる。
【００４７】
例えば図６（Ａ）では、集積回路装置ＩＣの電源端子ＶＴの接続位置の直下（ＩＣに最も近い位置）に、電源用スルーホールＴＨＶが形成されている。即ち電源用スルーホールＴＨＶの形成位置に電源端子ＶＴを接続（実装）している。また図６（Ａ）では、ＩＣのグランド端子ＧＴの接続位置の直下（ＩＣに最も近い位置）に、グランド用スルーホールＴＨＧが形成されている。即ちグランド用スルーホールＴＨＧの形成位置にグランド端子ＧＴを接続（実装）している。
【００４８】
このようにすれば、図４の距離Ｄ１、Ｄ３を極小にできる。従って、図５（Ａ）のインダクタンスＬＰ１、ＬＰ３を極小にできるため、共通インダクタンスを最小にできる。
【００４９】
また図６（Ｂ）では、集積回路装置ＩＣの電源端子ＶＴに対して、デカップリングコンデンサＣＡの一端（電源側端子）が直接に接続されている。即ち電源端子ＶＴ上にハンダが形成され、このハンダによりデカップリングコンデンサＣＡの一端が電源端子ＶＴに接続される。また図６（Ｂ）では、ＩＣのグランド端子ＧＴに対して、デカップリングコンデンサＣＡの他端（グランド側端子）が直接に接続されている。即ちグランド端子ＧＴ上にハンダが形成され、このハンダによりデカップリングコンデンサＣＡの他端がグランド端子ＧＴに接続される。
【００５０】
このようにすれば、図４の距離Ｄ２、Ｄ４を極小にできる。従って、図５（Ａ）のインダクタンス（ＬＰ１＋ＬＰ２）、（ＬＰ３＋ＬＰ４）を極小にできるため、電源配線ＶＬ、グランド配線ＧＬに漏れる高周波電流成分を最小限に抑えることが可能になる。
【００５１】
４．複数個のスルーホールの形成
図３では、電源用スルーホール、グランド用スルーホールとして、各々、１個のスルーホールが形成されているが、２個以上のスルーホールを形成してもよい。
【００５２】
例えば図７（Ａ）では、電源端子ＶＴが接続される配線層Ｗ１Ｖを、ＶＤＤの配線層Ｗ２Ｖに接続するための１個の電源用スルーホールＴＨＶだけが形成されている。これに対して、図７（Ｂ）では２個の電源用スルーホールＴＨＶ１、ＴＨＶ２が形成され、図７（Ｃ）では３個の電源用スルーホールＴＨＶ１、ＴＨＶ２、ＴＨＶ３が形成されている。
【００５３】
具体的には図７（Ｂ）では、集積回路装置ＩＣの電源端子ＶＴが接続される回路基板１００の配線層Ｗ１Ｖを、回路基板１００の第３の層Ｗ３Ｖ（広義には第Ｋの層。Ｋは自然数）に電気的に接続するための電源用スルーホールＴＨＶ１が形成されている。また回路基板１００の第３の層Ｗ３Ｖ（広義には第Ｌ（＝Ｋ）の層。Ｌは自然数）を、電源層Ｗ２Ｖ（ＶＤＤ）に電気的に接続するための電源用スルーホールＴＨＶ２が形成されている。
【００５４】
また図７（Ｃ）では、電源端子ＶＴが接続される配線層Ｗ１Ｖを、回路基板１００の第３の層Ｗ３Ｖ（第Ｋの層）に電気的に接続するための電源用スルーホールＴＨＶ１が形成されている。また第３の層Ｗ３Ｖを、回路基板１００の第１の層Ｗ１Ｖ’に電気的に接続するため電源用スルーホールＴＨＶ２が形成されている。更に、第１の層Ｗ１Ｖ’（第Ｌの層）を、回路基板１００の電源層Ｗ２Ｖ（ＶＤＤ）に電気的に接続するため電源用スルーホールＴＨＶ３が形成されている。
【００５５】
なお図７（Ｂ）、図７（Ｃ）では、複数の電源用スルーホールを設ける場合の例を示しているが、グランド用スルーホールについても図７（Ｂ）、図７（Ｃ）と同様の手法で形成できる。具体的には、ＩＣのグランド端子ＧＴが接続される回路基板１００の配線層を、回路基板１００の第Ｍ（Ｍは自然数）の層に電気的に接続するためのグランド用スルーホールや、回路基板１００の第Ｎ（Ｎは自然数）の層を、回路基板１００のグランド層（ＧＮＤ）に電気的に接続するためのグランド用スルーホールを形成すればよい。
【００５６】
図７（Ｂ）、図７（Ｃ）のように、複数個の電源用、グランド用スルーホールを形成する手法によれば、スルーホールにより形成される寄生インダクタンスを大きくできる。即ち、あたかも回路基板１００の鉛直方向（上下方向）に沿って電源線がジグザグ配線された配線状態を作り出すことができる。これにより、１個のスルーホールを形成する場合に比べて、スルーホールにより形成される寄生インダクタンスを大きくできる。
【００５７】
しかも、この手法によれば、ジグザグ配線による寄生インダクタンスの増加を実現しながらも、デカップリングコンデンサＣＡの接続位置がＩＣから遠くなってしまう事態を防止できる。従って、図４、図５（Ａ）、図５（Ｂ）で説明した関係式を容易に成り立たせることが可能になる。そして寄生インダクタンスが大きくなれば、電源端子ＶＴ、グランド端子ＧＴから電源配線ＶＬ、グランド配線ＧＬへの高周波電流成分の漏れを、更に低減できる。従って、高周波電流成分による電源ノイズの悪影響を防止でき、ノイズ耐性が高い電子装置の提供が可能になる。
【００５８】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（デバイス等）と共に記載された用語（集積回路装置等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また電源用インダクタ、グランド用インダクタの形成手法や配線の接続手法も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【図面の簡単な説明】
【００５９】
【図１】比較例の電子装置の構成例。
【図２】本実施形態の電子装置の構成例。
【図３】電源用インダクタ、グランド用インダクタの形成手法の説明図。
【図４】距離Ｄ１、Ｄ２、Ｄ３、Ｄ４の関係についての説明図。
【図５】図５（Ａ）、図５（Ｂ）は寄生インダクタンスについての説明図。
【図６】図６（Ａ）、図６（Ｂ）は電源用スルーホール、グランド用スルーホールの形成手法の説明図。
【図７】図７（Ａ）〜図７（Ｃ）は複数のスルーホールを形成する手法の説明図。
【符号の説明】
【００６０】
ＩＣ１〜ＩＣ４  集積回路装置、ＶＬ、ＶＬ１、ＶＬ２  電源配線、
ＧＬ、ＧＬ１、ＧＬ２  グランド配線、ＬＶ、ＬＶ１〜ＬＶ４  電源用インダクタ、
ＬＧ、ＬＧ１〜ＬＧ４  グランド用インダクタ、
ＣＡ、ＣＡ１〜ＣＡ４  第１のデカップリングコンデンサ、
ＣＢ  第２のデカップリングコンデンサ、ＶＴ、ＶＴ１〜ＶＴ４  電源端子、
ＧＴ、ＧＴ１〜ＧＴ４  グランド端子、Ｗ１Ｖ、Ｗ１Ｇ  配線層、Ｗ２Ｖ  電源層、
Ｗ３Ｇ  グランド層、１００  回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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