(57)【要約】      （修正有）【課題】フローティングゲート電極とコントロールゲート電極の接触面積を増加させ、セルの干渉しきい値電圧のシフト値を減少させてプログラムしきい値電圧を増加させたナンドフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板の上部に積層されたトンネル酸化膜、第1のポリシリコン膜、バッファ酸化膜、窒化膜及び半導体基板の一部をエッチングしてトレンチを形成する工程と、トレンチ内に絶縁膜を形成して素子分離膜１１０を形成する工程と、露出された窒化膜及びバッファ酸化膜を順次除去する工程と、素子分離膜１１０の側面にスペーサ１１２を形成した後、素子分離膜１１０の上部を一部除去して素子分離膜のEFHを調節する工程と、全体構造の上部に誘電体膜１１４、第２のポリシリコン膜１１６及び導電膜１１８を順次形成する工程を含むことにより、セルの干渉しきい値電圧のシフトを減少させ、プログラムしきい値電圧を増加させる。【選択図】  図３Ｅ
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【特許請求の範囲】
【請求項１】
半導体基板の上部に積層されたトンネル酸化膜、第１のポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、
前記トレンチ内に絶縁膜を形成して素子分離膜を形成する工程と、
露出された前記窒化膜及びバッファ酸化膜を順次除去する工程と、
前記素子分離膜の側面にスペーサを形成した後、前記素子分離膜の上部を一部除去して前記素子分離膜のEFHを調節する工程と、及び
全体構造の上部に誘電体膜、第２のポリシリコン膜及び導電膜を順次形成する段階を含むナンドフラッシュメモリ素子の製造方法。
【請求項２】
前記窒化膜は、５００Å〜９００Åの厚さで形成する請求項１に記載のナンドフラッシュメモリ素子の製造方法。
【請求項３】
前記窒化膜除去工程時に、前記バッファ酸化膜が２０Å〜４０Åの厚さで残留する請求項１に記載のナンドフラッシュメモリ素子の製造方法。
【請求項４】
前記バッファ酸化膜は、ＢＯＥまたはＨＦを用いた湿式エッチング工程により除去する請求項１に記載のナンドフラッシュメモリ素子の製造方法。
【請求項５】
前記バッファ酸化膜の除去工程時に、前記素子分離膜の側面が一部除去される請求項１に記載のナンドフラッシュメモリ素子の製造方法。
【請求項６】
前記スペーサは
前記バッファ酸化膜が除去された結果物の上部にシリコン膜を形成した後、前記シリコン膜を全面エッチングして前記素子分離膜の側面に形成される請求項１に記載のナンドフラッシュメモリ素子の製造方法。
【請求項７】
前記シリコン膜は、ドープされた非結晶シリコン膜を用いて１００Å〜３００Åの厚さで形成する請求項６に記載のナンドフラッシュメモリ素子の製造方法。
【請求項８】
前記シリコン膜の全面エッチング工程時に過度にエッチングして前記第１のポリシリコン膜の上部を一部エッチングする請求項１または６に記載のナンドフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ナンドフラッシュメモリ素子の製造方法に関するものであり、特に、セルの干渉しきい値電圧(Ｖｔ)のシフトを減少させ、プログラムしきい値電圧(Ｖｔ)を増加させるためのナンドフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
現在、ナンドフラッシュメモリ(flash memory)の製造方法において、素子の高集積化により、単位アクティブ領域とフィールド領域が形成される空間は減っている。従って、狭いアクティブ空間内にフローティングゲートを含む誘電体膜、コントロールゲートを形成することによりゲート間の距離が狭くなって干渉効果がますます問題視されている。
【０００３】
図１は、自己整列(Self-Align)STIを適用した一般的なナンドフラッシュメモリ素子の製造方法を説明するための斜視図である。
【０００４】
図１を参照すれば、半導体基板(１０)の上部にトンネル酸化膜(１１)と第１のポリシリコン膜(１２)を形成し、素子分離マスクを用いたエッチング工程で第１のポリシリコン膜(１２)とトンネル酸化膜(１１)を選択的にエッチングした後、選択的にエッチングされた第１のポリシリコン膜(１２)をマスクにして半導体基板(１０)をエッチングしてトレンチを形成する。トレンチが埋め込まれるように全体構造の上部に絶縁膜、例えば、ＨＤＰ(High Density Plasma)酸化膜を形成した後、第１のポリシリコン膜(１２)の上部が露出されるように絶縁膜を平坦化し、例えば、ＣＭＰ(Chemical Mechanical Polishing)してトレンチ内に素子分離膜(１３)を形成する。全体構造の上部に第２のポリシリコン膜(１４)を形成し、所定のマスクを用いて第２のポリシリコン膜(１４)をエッチングし、第１のポリシリコン膜(１２)と第２のポリシリコン膜(１４)で構成されたフローティングゲートを形成する。全体構造の上部に誘電体膜(１５)及びコントロールゲート用導電膜(１６)を形成する。
【０００５】
しかし、上記のような方法でフローティングゲートを形成すれば、素子の高集積化により素子分離膜の幅が減ることになり、これにより互いに隣接するフローティングゲートの間隔が減って、互いに隣接するフローティングゲートによる干渉効果が発生する。ここで、干渉効果は、ゲート方向のフローティングゲートの間に発生する干渉効果とゲートに垂直な方向のフローティングゲートの間に発生する干渉効果に分かれる。ゲート方向のフローティングゲートの間の干渉効果は、第１のポリシリコン膜の間に存在するＨＤＰ酸化膜が誘電物質として作用するために発生し、ゲートに垂直な方向のフローティングゲートの間の干渉効果はゲートの間に存在するＨＤＰ酸化膜が誘電物質として作用するために発生する。
【０００６】
図２は、素子の縮小化によるプログラムしきい値電圧(Ｖｔ)と干渉しきい値電圧(Ｖｔ)のシフト(shift)値を示したグラフである。
【０００７】
曲線ａは各素子によるセルの干渉しきい値電圧のシフト値を示したグラフであり、曲線ｂは各素子によるプログラムしきい値電圧値を示したグラフである。曲線ａ及び曲線ｂを比較して見れば、６０ｎｍ以下の素子ではプログラムしきい値電圧と干渉しきい値電圧のシフト値はいずれも素子の限界値を超えている。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した問題を解決するために案出された本発明の目的は、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積を増加させ、セルの干渉しきい値電圧のシフト値を減少させ、フローティングゲート用ポリシリコン膜の面積を減少させてプログラムしきい値電圧を増加させるためのナンドフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る代表的なナンドフラッシュメモリ素子の製造方法は、半導体基板の上部に積層されたトンネル酸化膜、第１のポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、前記トレンチ内に絶縁膜を形成して素子分離膜を形成する工程と、露出された前記窒化膜及びバッファ酸化膜を順次除去する段階と、前記素子分離膜の側面にスペーサを形成した後、前記素子分離膜の上部を一部除去して前記素子分離膜のＥＦＨを調節する工程と、全体構造の上部に誘電体膜、第２のポリシリコン膜及び導電膜を順次形成する工程とを含むことを特徴とするものである。
【発明の効果】
【００１０】
上述したように、本発明による効果は次の通りである。
【００１１】
第１に、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積を増加させてカップリング比及びプログラムしきい値電圧を増加させることができる。
【００１２】
第２に、フローティングゲート用ポリシリコン膜の面積を減少させてセルの干渉しきい値電圧のシフト値を減少させることができる。
【００１３】
第３に、プログラムしきい値電圧を増加させ、セルの干渉しきい値電圧のシフト値を減少させることにより、５０ｎｍ以下のナンドフラッシュメモリ素子においてマルチ-レベル-セル(Multi-Level-Cell)を具現することができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の実施例を詳しく説明すれば、次の通りである。
【００１５】
図３(Ａ)〜（Ｅ）は、本発明の一実施例による自己整列STIを適用したナンドフラッシュメモリ素子を説明するために示した断面図である。
【００１６】
図３(Ａ)を参照すれば、半導体基板(１００)の上部にトンネル酸化膜(１０２)、フローティングゲート用の第１のポリシリコン膜(１０４)、バッファ酸化膜(１０６)及び窒化膜(１０８)を順次形成した後、窒化膜(１０８)、バッファ酸化膜(１０６)、第 １ のポリシリコン膜(１０４)、トンネル酸化膜(１０２)及び半導体基板(１００)の一部をエッチングしてトレンチを形成する。この時、窒化膜(１０８)は５００Å〜９００Åの厚さで形成する。トレンチ内に側壁酸化膜を形成した後、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成する。この時、絶縁膜はＨＤＰ酸化膜で形成する。窒化膜(１０８)の上部が露出されるように絶縁膜を平坦化してトレンチ内に素子分離膜(１１０)を形成する。
【００１７】
図３(Ｂ)を参照すれば、湿式エッチング工程を実施して窒化膜(１０８)を除去する。この時、窒化膜(１０８)の除去工程時にエッチングターゲットを蒸着厚の１５０％〜１７０％と設定するが、窒化膜(１０８)とバッファ酸化膜(１０６)のエッチング選択比によりバッファ酸化膜(１０６)は、上部の一部のみ除去される。第１のポリシリコン膜(１０４)の上部にバッファ酸化膜(１０６)が形成されていて、窒化膜(１０８)の除去工程時に第 １ のポリシリコン膜(１０４)がアタックを受けない。窒化膜(１０８)の除去工程を実施しても、バッファ酸化膜(１０６)は２０Å〜４０Åの厚さで残留する。
【００１８】
図３(Ｃ)を参照すれば、ＢＯＥまたはＨＦを用いた湿式エッチング工程で残留するバッファ酸化膜(１０６)を除去する。この時、バッファ酸化膜(１０６)は４０Å〜８０Åの厚さで過度にエッチングするが、バッファ酸化膜(１０６)と第１のポリシリコン膜(１０４)のエッチング選択比により第１のポリシリコン膜(１０４)はアタックを受けずに素子分離膜(１１０)の側面に残留するバッファ酸化膜(１０６)の厚さだけ除去される。
【００１９】
図３(Ｄ)を参照すれば、全体構造の上部にシリコン膜を形成する。この時、シリコン膜はドープされた非結晶(amorphous)シリコン膜を用いて１００Å〜３００Åの厚さで形成する。シリコン膜を全面エッチングし、素子分離膜(１１０)の側面にスペーサ(１１２)を形成する。この時、シリコン膜のエッチング工程時に２００Å〜４５０Åの厚さで過度にエッチングし、第１のポリシリコン膜(１０４)の上部を一部エッチングする。
【００２０】
図３(Ｅ)を参照すれば、ＢＯＥまたはＨＦを用いた湿式エッチング工程で素子分離膜(１１０)の上部を一部エッチングし、素子分離膜(１１０)のＥＦＨ(Effective Field Height)を調節する。全体構造の上部に誘電体膜(１１４)、コントロールゲート用の第２のポリシリコン膜(１１６)及び導電膜(１１８)を順次形成する。
【００２１】
上記のようにフローティングゲートを形成すれば、フローティングゲート用ポリシリコン膜とコントロールゲート用ポリシリコン膜の接触面積が増加し、カップリング比(coupling ratio)及びプログラムしきい値電圧が増加し、フローティングゲート用ポリシリコン膜の面積が減少し、セルの干渉しきい値電圧のシフト値が減少する。これにより、５０ｎｍ以下のナンドフラッシュメモリ素子においてマルチ-レベル-セルを具現することができる。
【００２２】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００２３】
【図１】従来技術によるナンドフラッシュメモリ素子の製造方法を説明するための斜視図である。
【図２】素子の縮小化によるプログラムしきい値電圧(Ｖｔ)と干渉しきい値電圧(Ｖｔ)のシフト(shift)値を示したグラフである。
【図３Ａ】本発明の一実施例による自己整列を適用したナンドフラッシュメモリ素子の製造方法の工程を説明するために示した断面図である。
【図３Ｂ】本発明の一実施例による自己整列を適用したナンドフラッシュメモリ素子の製造方法の工程を説明するために示した断面図である。
【図３Ｃ】本発明の一実施例による自己整列を適用したナンドフラッシュメモリ素子の製造方法の工程を説明するために示した断面図である。
【図３Ｄ】本発明の一実施例による自己整列を適用したナンドフラッシュメモリ素子の製造方法の工程を説明するために示した断面図である。
【図３Ｅ】本発明の一実施例による自己整列を適用したナンドフラッシュメモリ素子の製造方法の工程を説明するために示した断面図である。
【符号の説明】
【００２４】
１００   半導体基板
１０２   トンネル酸化膜
１０４   第１のポリシリコン膜
１０６   バッファ酸化膜
１０８   窒化膜
１１０   素子分離膜
１１２   スペーサ
１１４   誘電体膜
１１６   第２のポリシリコン膜
１１８   導電膜
【図１】
2008010817.tif 000003
【図２】
2008010817.tif 000004
【図３Ａ】
2008010817.tif 000005
【図３Ｂ】
2008010817.tif 000006
【図３Ｃ】
2008010817.tif 000007
【図３Ｄ】
2008010817.tif 000008
【図３Ｅ】
2008010817.tif 000009