(57)【要約】【課題】外部ＣＰＵが内部ＣＰＵと共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすること。【解決手段】ウエイト信号の入力に応じてその処理を停止する機能管理ＣＰＵ１７と、制御レジスタ１３と、を備え、ホストＣＰＵ２０からの制御レジスタ１３へのアクセスを受け入れるＬＳＩ１０であって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１５と、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出するレジスタアクセス信号取得部１６と、各レジスタアクセス信号取得部の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力するウエイト信号生成部１８と、を含むことを特徴とする。【選択図】図１
2008134893.tif 000002
【特許請求の範囲】
【請求項１】
ウエイト信号の入力に応じてその処理を停止する内部ＣＰＵと、記憶装置と、を備え、外部ＣＰＵからの前記記憶装置へのアクセスを受け入れる集積回路装置であって、
前記外部ＣＰＵによる前記記憶装置へのアクセスを検出する第１検出手段と、
前記内部ＣＰＵによる前記記憶装置へのアクセスを検出する第２検出手段と、
前記各検出手段の検出結果に応じて、前記内部ＣＰＵにウエイト信号を入力するウエイト信号入力手段と、
を含むことを特徴とする集積回路装置。
【請求項２】
請求項１に記載の集積回路装置において、
前記ウエイト信号入力手段は、前記外部ＣＰＵと前記内部ＣＰＵのいずれもが前記記憶装置にアクセスしようとしていることが前記各検出手段の検出結果により示される場合に、前記内部ＣＰＵにウエイト信号を入力する、
ことを特徴とする集積回路装置。
【請求項３】
請求項１又は２に記載の集積回路装置において、
前記各検出手段は、前記各ＣＰＵと前記記憶装置との間で送受信される制御信号に基づいて、前記各ＣＰＵによる前記記憶装置へのアクセスを検出する、
ことを特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路装置に関し、特にその内部に備えられる記憶装置について外部ＣＰＵ(Central Processing Unit)と内部ＣＰＵの間で排他処理を行う集積回路装置に関する。
【背景技術】
【０００２】
近年のオーディオ処理装置には、音楽再生用の集積回路装置と、外部ＣＰＵと、を備えているものがある。そしてその中には、集積回路装置内部にも内部ＣＰＵを備え、外部ＣＰＵと内部ＣＰＵとに処理を分散させているものがある。
【０００３】
なお、特許文献１乃至３には複数のＣＰＵを用いる装置の例が記載されている。
【特許文献１】国際公開第０１／０６７２７１号パンフレット
【特許文献２】特開平６−１７５８８０号公報
【特許文献３】特開平９−６４８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記オーディオ処理装置は、外部ＣＰＵと内部ＣＰＵとが共通の記憶装置にアクセスするように構成される場合がある。このような場合、通常の記憶装置は１度に１つのアクセスしか受け付けられないので、外部ＣＰＵと内部ＣＰＵの間で排他処理を行う必要がある。具体的には、外部ＣＰＵが、共通の記憶装置に対し読み書きのための制御信号を送信している間、内部ＣＰＵにウエイト信号が入力される。ウエイト信号が入力されている間、内部ＣＰＵはその処理を停止する。
【０００５】
しかしながら、このようにすると、内部ＣＰＵは、外部ＣＰＵが記憶装置にアクセスしないときにしか動作できないという問題がある。すなわち、内部ＣＰＵが行う処理は記憶装置へのアクセス処理だけではないので、記憶装置へのアクセス以外の処理を行う場合には、内部ＣＰＵを動作可能とすることが望まれる。
【０００６】
従って、本発明の目的の一つは、外部ＣＰＵが上記共通の記憶装置にアクセスする場合であっても、内部ＣＰＵが該記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすることのできる集積回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するための本発明にかかる集積回路装置は、ウエイト信号の入力に応じてその処理を停止する内部ＣＰＵと、記憶装置と、を備え、外部ＣＰＵからの前記記憶装置へのアクセスを受け入れる集積回路装置であって、前記外部ＣＰＵによる前記記憶装置へのアクセスを検出する第１検出手段と、前記内部ＣＰＵによる前記記憶装置へのアクセスを検出する第２検出手段と、前記各検出手段の検出結果に応じて、前記内部ＣＰＵにウエイト信号を入力するウエイト信号入力手段と、を含むことを特徴とする。
これによれば、外部ＣＰＵによる上記記憶装置へのアクセスに加え、内部ＣＰＵによる上記記憶装置へのアクセスも検出した上でウエイト信号を内部ＣＰＵに入力するので、外部ＣＰＵが上記記憶装置にアクセスする場合であっても、内部ＣＰＵが上記記憶装置へのアクセス以外の処理を行う場合には、該内部ＣＰＵを動作可能とすることができる。
【０００８】
また、上記集積回路装置において、前記ウエイト信号入力手段は、前記外部ＣＰＵと前記内部ＣＰＵのいずれもが前記記憶装置にアクセスしようとしていることが前記各検出手段の検出結果により示される場合に、前記内部ＣＰＵにウエイト信号を入力する、こととしてもよい。
これによれば、外部ＣＰＵと内部ＣＰＵのいずれもが上記記憶装置にアクセスしようとしている場合に、内部ＣＰＵの処理を停止させることができる。
【０００９】
また、上記各集積回路装置において、前記各検出手段は、前記各ＣＰＵと前記記憶装置との間で送受信される制御信号に基づいて、前記各ＣＰＵによる前記記憶装置へのアクセスを検出する、こととしてもよい。
これによれば、集積回路装置は、各ＣＰＵと記憶装置との間で送受信される制御信号に基づいて、各ＣＰＵによる記憶装置へのアクセスを検出することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態について、図面を参照しながら説明する。
【００１１】
図１は、本実施の形態にかかるオーディオ処理装置１のシステム構成及び機能ブロックを示す概略ブロック図である。同図に示すように、オーディオ処理装置１は、ＬＳＩ(Large Scale Integrated circuit：大規模集積回路装置)１０及びホストＣＰＵ２０を含んで構成される。また、ＬＳＩ１０は、その内部にＦＩＦＯ(First In First Out)１１、ＤＳＰ(Digital Signal Processer)１２、制御レジスタ１３、選択部１４、レジスタアクセス信号取得部１５及び１６、機能管理ＣＰＵ１７、ウエイト信号生成部１８を含んで構成される。このオーディオ処理装置１は例えば携帯電話に搭載されるものであり、ＬＳＩ１０は音楽再生にかかる信号処理等の処理を行うためのものである。
【００１２】
ＤＳＰ１２は、演算処理装置、プログラム記憶装置、データ記憶装置、ＦＭ音源装置、圧縮オーディオデコーダ装置、圧縮オーディオエンコーダ装置、又はボリュームコントロール装置などの各種装置を含んで構成される（不図示）。プログラム記憶装置は演算処理装置の動作を制御するためのプログラムを記憶しており、演算処理装置は、プログラム記憶装置に記憶されるプログラムに記述される命令に従って動作する。その際、演算処理装置は、同プログラムに記述される命令に従って、上記各種装置に対し、必要な処理を行わせる。
【００１３】
具体的には、データ記憶装置には楽曲データが記憶されており、プログラムには、ＤＳＰ１２が、データ記憶装置に記憶される楽曲データを読み取りながら、該楽曲データを再生するための処理を行うために、演算処理装置が行うべき処理の手順が記述されている。
【００１４】
なお、データ記憶装置に記憶される楽曲データは、ホストＣＰＵ２０により書き込まれるものである。ホストＣＰＵ２０は、例えば図示しないインターネットからのダウンロードによってデータ記憶装置に記憶すべき楽曲データを取得すると、ＦＩＦＯ１１に対して該楽曲データを送信する。ＦＩＦＯ１１は、受信した楽曲データを一時記憶する。データ記憶装置は、ＦＩＦＯ１１に書き込まれた順に楽曲データを読み出し、記憶する。
【００１５】
さて、ＤＳＰ１２の演算処理装置が、プログラム記憶装置に記憶されるプログラムを読み出しながら、その記述に従って処理を行うと、結果として、ＤＳＰ１２は、データ記憶装置上に記憶される楽曲データを読み取りながら、上記各種装置を用いつつ、該楽曲データを再生するための処理を行うことになる。一例では、ＤＳＰ１２は、圧縮されている楽曲データを、圧縮オーディオデコーダ装置を用いて音源装置による再生が可能なフォーマット形式（例えばＰＣＭ(Pluse-Code Modulation)形式）に変換し、音源装置を用いて、変換後の楽曲データを音声出力する。
【００１６】
ところで、プログラム記憶装置に記憶されるプログラムにはパラメータ（変数）が含まれている。制御レジスタ１３は、このパラメータの具体的な値（制御データ）を記憶する記憶装置である。ＤＳＰ１２内の演算処理装置は、プログラム記憶装置から読み出したプログラムにパラメータが含まれている場合、制御レジスタ１３を参照して該パラメータに対応する制御データを読み出し、該制御データに基づいて動作する。
【００１７】
ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、それぞれＬＳＩ１０の外部に設けられる外部ＣＰＵ及び同内部に設けられる内部ＣＰＵであり、いずれも制御レジスタ１３にアクセスし、制御データの読み書きを行う。これにより、ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、ＤＳＰ１２の動作を制御する。
【００１８】
具体的な例では、機能管理ＣＰＵ１７は、ＤＳＰ１２に含まれる上記各種装置についての電源投入、クロック供給／停止、初期化、及び停止の各処理にかかる制御データと、ボリュームコントロール装置が行うボリュームコントロール処理にかかる制御データと、について、制御レジスタ１３に対する読み書きを行う。また、ホストＣＰＵ２０は、それ以外の各処理にかかる制御データについて、制御レジスタ１３に対する読み書きを行う。
機能管理ＣＰＵ１７が行うべき処理の内容はホストＣＰＵ２０に比べて限定されている。このため、機能管理ＣＰＵ１７は、その動作クロックを、ホストＣＰＵ２０の動作クロックに比べて低くすることができる。
【００１９】
ホストＣＰＵ２０及び機能管理ＣＰＵ１７と、制御レジスタ１３との間でのデータのやり取りは、レジスタ制御信号によって行われる。レジスタ制御信号は制御データの書き込み又は制御データの読み出しを指示するための信号であり、制御レジスタ１３内のアドレスを示すアドレスデータと、ライト指示信号又はリード指示信号と、を含んで構成される。また、データの書き込みを指示するためのレジスタ制御信号は、具体的な書き込みデータ（制御レジスタライトデータ）も含んで構成される。
【００２０】
ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、上記レジスタ制御信号を、後述する選択部１４を介し、制御レジスタ１３に対して送信する。制御レジスタ１３は、レジスタ制御信号を受信すると、該レジスタ制御信号による指示に応じて制御データの書き込み又は読み出しを行い、その結果を示すレジスタ制御信号を、後述する選択部１４を介して、ホストＣＰＵ２０又は機能管理ＣＰＵ１７に対して送信する。データの読み出しを行った際には、制御レジスタ１３は、ホストＣＰＵ２０又は機能管理ＣＰＵ１７に対する読み出しデータ（制御レジスタリードデータ）の送信も行う。
【００２１】
また、機能管理ＣＰＵ１７は、ウエイト信号の入力を受け付けるためのポート（ウエイト信号入力ポート）を備えている。機能管理ＣＰＵ１７は、ウエイト信号入力ポートへのウエイト信号の入力に応じて、その処理を停止する。具体的には、ウエイト信号が入力されている間、その処理を停止する。
【００２２】
レジスタアクセス信号取得部１５は、ホストＣＰＵ２０と選択部１４の間に設けられる、上記レジスタ制御信号（以下では、ホストＣＰＵレジスタ制御信号という。）の送受信のためのバス上に設けられ、ホストＣＰＵ２０と制御レジスタ１３の間で送受信されるホストＣＰＵレジスタ制御信号に基づいて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。
【００２３】
具体的には、レジスタアクセス信号取得部１５は上記ホストＣＰＵレジスタ制御信号を取得し、該ホストＣＰＵレジスタ制御信号に基づいて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その結果を示すホストＣＰＵアクセス信号を取得する。具体的な例では、レジスタアクセス信号取得部１５は、ホストＣＰＵレジスタ制御信号に含まれるライト指示信号又はリード指示信号のうちいずれかを取得した場合に、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その旨を示すホストＣＰＵアクセス信号を取得する。また、ホストＣＰＵ２０が制御レジスタ１３へアクセスすることを示すチップセレクト信号がホストＣＰＵレジスタ制御信号に含まれる場合、レジスタアクセス信号取得部１５は、チップセレクト信号を取得したことをもって、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出し、その旨を示すホストＣＰＵアクセス信号を取得する。レジスタアクセス信号取得部１５は、こうして取得したホストＣＰＵアクセス信号をウエイト信号生成部１８及び選択部１４に出力する。
【００２４】
選択部１４は、レジスタアクセス信号取得部１５からホストＣＰＵアクセス信号の入力を受け付け、該ホストＣＰＵアクセス信号に応じて、ホストＣＰＵ２０と制御レジスタ１３の間で送受信されるホストＣＰＵレジスタ制御信号、又は機能管理ＣＰＵ１７と制御レジスタ１３の間で送受信される機能管理ＣＰＵレジスタ制御信号、のいずれかを選択し、通過させる。具体的には、ホストＣＰＵアクセス信号によりホストＣＰＵ２０が制御レジスタ１３へアクセスすることが示される場合に、ホストＣＰＵレジスタ制御信号を通過させ、かつ機能管理ＣＰＵレジスタ制御信号を無効化する。一方、ホストＣＰＵアクセス信号によりホストＣＰＵ２０が制御レジスタ１３へアクセスしないことが示される場合に、機能管理ＣＰＵレジスタ制御信号を通過させる。なお、この場合、ホストＣＰＵレジスタ制御信号の送受信がなされることはない。
【００２５】
レジスタアクセス信号取得部１６は、機能管理ＣＰＵ１７と選択部１４の間に設けられる、上記レジスタ制御信号（以下では、機能管理ＣＰＵレジスタ制御信号という。）の送受信のためのバス上に設けられ、機能管理ＣＰＵ１７と制御レジスタ１３の間で送受信される機能管理ＣＰＵレジスタ制御信号に基づいて、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出する。
【００２６】
具体的には、レジスタアクセス信号取得部１６は上記機能管理ＣＰＵレジスタ制御信号を取得し、該機能管理ＣＰＵレジスタ制御信号に基づいて、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その結果を示す機能管理ＣＰＵアクセス信号を取得する。具体的な例では、レジスタアクセス信号取得部１６は、機能管理ＣＰＵレジスタ制御信号に含まれるライト指示信号又はリード指示信号のうちいずれかを取得した場合に、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その旨を示す機能管理ＣＰＵアクセス信号を取得する。また、機能管理ＣＰＵ１７が制御レジスタ１３へアクセスすることを示すチップセレクト信号が機能管理ＣＰＵレジスタ制御信号に含まれる場合、レジスタアクセス信号取得部１６は、チップセレクト信号を取得したことをもって、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスを検出し、その旨を示す機能管理ＣＰＵアクセス信号を取得する。レジスタアクセス信号取得部１６は、こうして取得した機能管理ＣＰＵアクセス信号をウエイト信号生成部１８に出力する。
【００２７】
ウエイト信号生成部１８は、レジスタアクセス信号取得部１５及びレジスタアクセス信号取得部１６の検出結果に応じて、機能管理ＣＰＵ１７にウエイト信号を入力する。具体的には、ホストＣＰＵ２０と機能管理ＣＰＵ１７のいずれもが制御レジスタ１３にアクセスしようとしていることがレジスタアクセス信号取得部１５及びレジスタアクセス信号取得部１６の検出結果により示される場合に、ウエイト信号を生成し、機能管理ＣＰＵ１７に入力する。
【００２８】
ウエイト信号生成部１８は、ハードウェアとしては、例えばＡＮＤ回路により実現することができる。この場合、ホストＣＰＵアクセス信号は、ホストＣＰＵ２０による制御レジスタ１３へのアクセスが検出された場合に電圧ハイ状態、検出されない場合に電圧ロー状態となる信号であるとすることが好適である。同様に、機能管理ＣＰＵアクセス信号は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスが検出された場合に電圧ハイ状態、検出されない場合に電圧ロー状態となる信号であるとすることが好適である。ウエイト信号生成部１８を構成するＡＮＤ回路は、ホストＣＰＵアクセス信号と機能管理ＣＰＵアクセス信号の両方が電圧ハイ状態である場合に、ウエイト信号を生成し、機能管理ＣＰＵ１７に入力する。
【００２９】
また、ウエイト信号生成部１８は、ウエイト信号入力ポートへの入力を電圧ハイ状態とすることによりウエイト信号を機能管理ＣＰＵ１７に入力し、同じく電圧ロー状態とすることによりウエイト信号を機能管理ＣＰＵ１７に入力しない、こととしてもよい。
【００３０】
こうしてウエイト信号が入力される機能管理ＣＰＵ１７は、ウエイト信号が入力されている間（例えば、ウエイト信号入力ポートへの入力が電圧ハイ状態となっている間）、その処理を停止する。
【００３１】
以上の処理について、各装置間で送受信される信号及びデータのタイムチャートを参照しながら再度より詳細に説明する。
【００３２】
図２は、ホストＣＰＵ２０及び機能管理ＣＰＵ１７それぞれが制御レジスタ１３に対する書き込みを行う場合に、制御レジスタ１３に対して入出力される信号及びデータと、上記ウエイト信号と、のタイムチャートを示す図である。図中の記号ＣＬＫ，ＡＤＤＲ１，ＲＤ１，ＷＲ１，ＷＲＤＡＴＡ１、ＲＤＤＡＴＡ、ＡＤＤＲ２，ＲＤ２，ＷＲ２，ＷＲＤＡＴＡ２，ＷＡＩＴはそれぞれ、クロック，ホストＣＰＵ２０が送信するホストＣＰＵレジスタ制御信号に含まれるアドレスデータ，同リード指示信号，同ライト指示信号，同制御レジスタライトデータ，制御レジスタリードデータ，機能管理ＣＰＵ１７が送信する機能管理ＣＰＵレジスタ制御信号に含まれるアドレスデータ，同リード指示信号，同ライト指示信号，同制御レジスタライトデータ，ウエイト信号をそれぞれ示している。
【００３３】
ホストＣＰＵ２０及び機能管理ＣＰＵ１７は、所定周期の周期信号であるクロック（図２のＣＬＫ）に同期して、書き込みアドレスを示すアドレスデータ、ライト指示信号、制御レジスタライトデータを含むレジスタ制御信号（図２のＡＤＤＲ、ＷＲ、及びＷＲＤＡＴＡ）、又は読み出しアドレスを示すアドレスデータ、リード指示信号を含むレジスタ制御信号（図２のＡＤＤＲ、ＲＤ）のいずれかを出力する。
【００３４】
図２の例では、１番目のクロックのタイミングで、ホストＣＰＵ２０及び機能管理ＣＰＵ１７の両方が、リード指示信号を含むレジスタ制御信号を送信している。この場合、選択部１４はホストＣＰＵ２０から受信されるレジスタ制御信号のみを通過させ、機能管理ＣＰＵ１７から受信されるレジスタ制御信号を無効化する。一方、ウエイト信号生成部１８はウエイト信号を生成し、機能管理ＣＰＵ１７に出力する（図２のＷＡＩＴ）。その結果、機能管理ＣＰＵ１７は、その処理を停止してレジスタ制御信号をそのまま保持し、ウエイト信号の入力がなくなった時点から再度レジスタ制御信号の送信を行う。すなわち、ウエイト信号の入力がなくなった時点から１クロック周期分に亘って、送信状態のままレジスタ制御信号を保持する。
【００３５】
制御レジスタ１３は、１番目のクロックのタイミングでホストＣＰＵ２０が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に応じてデータの読み出しを行う。そして、２番目のクロックのタイミングで、読み出したデータを、ホストＣＰＵ２０に対して送信する。さらに、制御レジスタ１３は、２番目のクロックのタイミングで機能管理ＣＰＵ１７が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に応じてデータの読み出しを行う。そして、３番目のクロックのタイミングで、読み出したデータを、機能管理ＣＰＵ１７に対して送信する。
【００３６】
また、図２の例では、３番目のクロックのタイミングで、ホストＣＰＵ２０及び機能管理ＣＰＵ１７の両方が、ライト指示信号を含むレジスタ制御信号を送信している。この場合も、選択部１４はホストＣＰＵ２０から受信されるレジスタ制御信号のみを通過させ、機能管理ＣＰＵ１７から受信されるレジスタ制御信号を無効化する。一方、ウエイト信号生成部１８はウエイト信号を生成し、機能管理ＣＰＵ１７に出力する（図２のＷＡＩＴ）。その結果、機能管理ＣＰＵ１７は、その処理を停止してレジスタ制御信号をそのまま保持し、ウエイト信号の入力がなくなった時点から再度レジスタ制御信号の送信を行う。すなわち、ウエイト信号の入力がなくなった時点から１クロック周期分に亘って、送信状態のままレジスタ制御信号を保持する。
【００３７】
制御レジスタ１３は、３番目のクロックのタイミングでホストＣＰＵ２０が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に含まれる書き込みデータを、自身に書き込む。さらに、制御レジスタ１３は、４番目のクロックのタイミングで機能管理ＣＰＵ１７が送信した上記レジスタ制御信号を受信し、該レジスタ制御信号に含まれる書き込みデータを、自身に書き込む。
【００３８】
以上説明したように、ＬＳＩ１０によれば、ホストＣＰＵ２０による制御レジスタ１３へのアクセスに加え、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスも検出した上で機能管理ＣＰＵ１７にウエイト信号を入力するので、ホストＣＰＵ２０が制御レジスタ１３にアクセスする場合であっても、機能管理ＣＰＵ１７が制御レジスタ１３へのアクセス以外の処理を行う場合には、該制御レジスタ１３を動作可能とすることができる。
【００３９】
また、ホストＣＰＵ２０と機能管理ＣＰＵ１７のいずれもが制御レジスタ１３にアクセスしようとしている場合に、機能管理ＣＰＵ１７の処理を停止させることができる。
【００４０】
さらに、機能管理ＣＰＵ１７はその機能が限定されており、ホストＣＰＵ２０に比べて動作クロックが低く、その消費電力を低く抑えることができるので、上記構成を採用することにより、全体としての消費電力を低く抑えることができるようになる。
【００４１】
また、排他処理のためにウエイト信号を用いているので、機能管理ＣＰＵ１７は、ホストＣＰＵ２０による制御レジスタ１３へのアクセスがないクロック周期に、間髪入れず制御レジスタ１３へのアクセスを行うことができる。これにより、全体としての処理が高速化される。
【００４２】
なお、本発明は上記実施の形態に限定されるものではない。例えば、制御レジスタ１３の記憶領域は、ＤＳＰ１２の機能ごとに分割される場合がある。例えば、ホストＣＰＵ２０が担当する機能Ａと、機能管理ＣＰＵ１７が担当する機能Ｂと、で制御レジスタ１３の記憶領域を分割するような場合である。この場合、レジスタアクセス信号取得部１５は、ホストＣＰＵレジスタ制御信号に含まれるアドレスデータにも応じて、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。例えば上記例では、アドレスデータにより、ホストＣＰＵ２０が、制御レジスタ１３の記憶領域のうち、機能Ａにかかる記憶領域にアクセスしようとする場合にのみ、ホストＣＰＵ２０による制御レジスタ１３へのアクセスを検出する。レジスタアクセス信号取得部１６についても同様である。これによれば、より適切に、各ＣＰＵによる制御レジスタ１３へのアクセスを検出できる。
【００４３】
また、ホストＣＰＵ２０は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセス終了を待たなければ、その処理を開始できない場合がある。この場合、ホストＣＰＵ２０は、機能管理ＣＰＵ１７による制御レジスタ１３へのアクセスが終了するまでの間、低消費電力モードに入ることが望ましい。そして、機能管理ＣＰＵ１７は、アクセスが終了すると、ホストＣＰＵ２０に対し、割り込み通知信号を送信するようにすることが望ましい。ホストＣＰＵ２０は、こうして送信された割り込み通知信号を受信することにより、その処理を開始することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態にかかるオーディオ処理装置のシステム構成及び機能ブロックを示す概略ブロック図である。
【図２】本発明の実施の形態にかかるホストＣＰＵ及び機能管理ＣＰＵそれぞれが制御レジスタに対する書き込みを行う場合に、該制御レジスタに対して入出力される信号及びデータと、ウエイト信号と、のタイムチャートを示す図である。
【符号の説明】
【００４５】
１  オーディオ処理装置、１０  ＬＳＩ、１１  ＦＩＦＯ、１２  ＤＳＰ、１３  制御レジスタ、１４  選択部、１５，１６  レジスタアクセス信号取得部、１７  機能管理ＣＰＵ、１８  ウエイト信号生成部、２０  ホストＣＰＵ。
【図１】
2008134893.tif 000003
【図２】
2008134893.tif 000004