(57)【要約】【課題】メモリモジュールに装着されたＤＲＡＭの動作モードにかかわらずＤＲＡＭの能動終端抵抗のオン／オフを制御できる能動終端抵抗の制御装置及び方法を提供する。【解決手段】本発明に係るメモリ回路に装着されたバッファ回路は、信号入力端と、信号入力端に接続された入力端を有する同期入力バッファと、信号入力端に接続された入力端を有する非同期入力バッファと、メモリ回路の動作モードによって同期入力バッファの出力信号または非同期入力バッファの出力信号を選択的に出力するスイッチング回路とを具備する。本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるため、データバブルを最小化させることができる。【選択図】      図４
2008022574.tif 000002
【特許請求の範囲】
【請求項１】
メモリ回路に装着され、前記メモリ回路を終端するための終端抵抗において、
ノードと、
対応する制御信号によってオンまたはオフされ、電源電圧と前記ノードとの間に各々接続される多数の第１終端抵抗と、
対応する制御信号によってオンまたはオフされ、接地電圧と前記ノードとの間に各々接続される多数の第２終端抵抗と、を備え、
メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力されて制御されることを特徴とする終端抵抗。
【請求項２】
前記ノードと前記電源電圧間の抵抗は、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に各々接続される第１終端抵抗により調節されることを特徴とする請求項１に記載の終端抵抗。
【請求項３】
前記ノードと前記接地電圧間の抵抗は、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に各々接続される第１終端抵抗により調節されることを特徴とする請求項１に記載の終端抵抗。
【請求項４】
メモリ回路に装着され、前記メモリ回路を終端するための終端抵抗において、
ノードと、
電源電圧と前記ノードとの間に接続される第１アップ抵抗と、
第１制御信号に応答してオンまたはオフされ、前記電源電圧と前記ノードとの間に接続される第２アップ抵抗と、
第２制御信号に応答してオンまたはオフされ、前記電源電圧と前記ノードとの間に接続される第３アップ抵抗と、を備え、
メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記第１または第２制御信号として出力されて制御されることを特徴とする終端抵抗。
【請求項５】
前記終端抵抗は、
接地電圧と前記ノードとの間に接続される第１ダウン抵抗と、
第３制御信号に応答して前記接地電圧と前記ノードとの間に接続される第２ダウン抵抗と、
第４制御信号に応答して前記接地電圧と前記ノードとの間に接続される第３ダウン抵抗とを具備することを特徴とする請求項４に記載の終端抵抗。
【請求項６】
前記終端抵抗は、
アップ−テスト信号に応答して前記電源電圧を前記第１アップ抵抗に接続させる第１スイッチング回路と、
前記第１制御信号に応答して前記電源電圧を前記第２アップ抵抗に接続させる第２スイッチング回路と、
前記第２制御信号に応答して前記電源電圧を前記第３アップ抵抗に接続させる第３スイッチング回路とを具備することを特徴とする請求項４に記載の終端抵抗。
【請求項７】
前記終端抵抗は、
ダウンテスト信号に応答して前記第１ダウン抵抗を前記接地電圧に接続させる第４スイッチング回路と、
前記第３制御信号に応答して前記第２ダウン抵抗を前記接地電圧に接続させる第５スイッチング回路と、
前記第４制御信号に応答して前記第３ダウン抵抗を前記接地電圧に接続させる第６スイッチング回路と、をさらに具備することを特徴とする請求項６に記載の終端抵抗。
【請求項８】
前記第１乃至第６スイッチング回路は、ＭＯＳトランジスタであることを特徴とする請求項７に記載の終端抵抗。
【請求項９】
メモリ回路に装着され、前記メモリ回路を終端するための終端抵抗の抵抗値を調節する方法において、
対応する制御信号に応じて電源電圧とノードとの間に各々接続される多数の第１終端抵抗のうち１つの終端抵抗の抵抗値を測定する段階と、
測定された抵抗値を用いて、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に接続される第１終端抵抗の数を調節する段階と、
メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力する段階と、を具備することを特徴とする終端抵抗の抵抗値調節方法。
【請求項１０】
前記終端抵抗の抵抗値調節方法は、
対応する制御信号に応じて接地電圧と前記ノードとの間に各々接続される多数の第２終端抵抗のうち１つの終端抵抗の抵抗値を測定する段階と、
測定された抵抗値を用いて、前記対応する制御信号に応じて前記ノードと前記接地電圧との間に接続される第２終端抵抗の数を調節する段階と、
メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力する段階と、を具備することを特徴とする請求項９に記載の終端抵抗の抵抗値調節方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路及びシステムに係り、特にメモリ回路及びシステムにおいて改善された信号特性を使って能動終端抵抗を制御する装置及び方法に関する。
【背景技術】
【０００２】
通常、メモリシステム、例えばＤＲＡＭ装置を具備するメモリシステムのバス周波数の増加につれて、メモリシステムの信号忠実度は歪曲する。したがって、信号忠実度の歪曲を減少させるための多様なバス・トポロジーが研究されつつある。メモリシステム内の受信機及び/または送信機に抵抗性の素子を用いて終端することは反射(波)を効果的に吸収するので信号特性を改善させる。このような抵抗性素子を用いて終端は受動終端と能動終端とに分かれる。
【０００３】
図１は、メモリシステムで使われる受動抵抗素子を用いた終端の一例を示す。図１のスタブ・バス構造を有するメモリシステム１００はバスの終端のためにＳＳＴＬ(stub series terminated logic)を多く使用する。すなわち、図１はＳＳＴＬ構造を有するメモリシステム１００を表す。いわゆるＳＳＴＬ構造を有するメモリシステム１００のバスは終端抵抗を介して終端電源Ｖｔｅｒｍに接続される。また、ＤＲＡＭを装着したメモリモジュールは所定のスタブ抵抗Ｒｓｔｕｂを有するスロットに挿入される。
【０００４】
この場合、スタブ抵抗ＲｓｔｕｂはＤＲＡＭチップに装着されない。したがって、スタブ抵抗Ｒｓｔｕｂは“オフ−チップ”受動抵抗素子を用いた終端の一例である。このうち、データ率(ＤＤＲ)メモリシステムにおいて、ＳＳＴＬ構造の受動抵抗素子を用いた終端はおおよそ３００Ｍｂｐｓのデータレートが得られる。しかし、データレートが３００Ｍｂｐｓ以上に増加すれば、抵抗性のスタブＲｓｔｕｂを持つバスの負荷の増加により信号忠実度が悪くなるので、ＳＳＴＬバス構造では４００Ｍｂｐｓ以上のデータレートを得難い。
【０００５】
図２は、能動抵抗素子を用いた終端を有するメモリシステムを示す。特に図２は、能動終端スタブ・バス構造を有するメモリシステムを示す。図２を参照すれば、メモリモジュールの動作を制御する各チップセットと各メモリモジュールに装着されたＤＲＡＭのそれぞれは能動終端抵抗を各々内蔵する。能動終端抵抗Ｒｔｅｒｍは“オン−チップ”に装着され、ＣＭＯＳ装置より具現できる。このようなメモリシステムにおいて、能動バス終端はメモリモジュールに装着された入/出力ポート（Ｉ／Ｏポート）を通じてなされる。各ＤＲＡＭの１又は２以上の抵抗性素子Ｒｔｅｒｍ、及び１又は２以上のオン／オフスイッチング装置を結合したものを“能動終端器”と称する。能動終端器は多様な構造より具現できる。
【０００６】
図３は、特許文献１に示された中央にタブを有する能動終端器を表す。図３に示された回路の有効抵抗値Ｒｔｅｒｍは信号ＯＮ／ＯＦＦ_１、ＯＮ／ＯＦＦ_２のイネーブル/ディセーブル状態によって相異なる値(例えば、１５０Ω乃至７５０Ω)の間で可変される。メモリモジュールに装着されたＤＲＡＭがアクセスされない場合(例えば、書込み動作、または読出し動作が実行されない場合)、アクセスされないＤＲＡＭの能動終端抵抗Ｒｔｅｒｍは信号忠実度の向上のためにイネーブルされ、バスに能動終端抵抗を接続させる。
【０００７】
しかし、メモリモジュールに装着されたＤＲＡＭがアクセスされる場合(例えば、書込み動作または読出し動作が実行される場合)、アクセスされた能動終端抵抗Ｒｔｅｒｍはディセーブルされ、負荷の減少のためにバスから分離される。しかし、能動終端制御信号に応答してＤＲＡＭ回路に設置された能動終端抵抗をイネーブルさせるためには、相当の時間が必要である。そしてモジュール-インターリーブ書込み/読出し動作が実行される場合、このような多くの時間はデータバブルを発生させるため、メモリシステムの性能が低下される問題点がある。
【０００８】
遅延同期ループ(ＤＬＬ)または位相同期ループ(ＰＬＬ)を具備するＤＲＡＭはＤＲＡＭの能動終端抵抗のイネーブル/ディセーブルを外部クロックに同期させて解決できる。しかし、この場合、対応するメモリモジュールのＤＲＡＭがパワーダウンモードまたはスタンバイモードである間、遅延同期ループＤＬＬまたは位相同期ループＰＬＬは非活性化される。したがって、能動終端抵抗のイネーブル/ディセーブルは制御されない。
【特許文献１】米国特許第４７４８４２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は上記課題を解決するため、メモリモジュールに装着されたＤＲＡＭの動作モードにかかわらず、ＤＲＡＭの能動終端抵抗のオン／オフが制御できる能動終端抵抗の制御装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係るメモリ回路に装着され、前記メモリ回路を終端するための終端抵抗は、ノードと、対応する制御信号によってオンまたはオフされ、電源電圧と前記ノードとの間に各々接続される多数の第１終端抵抗と、対応する制御信号によってオンまたはオフされ、接地電圧と前記ノードとの間に各々接続される多数の第２終端抵抗と、を備え、メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力されて制御される。
【００１１】
前記ノードと前記電源電圧間の抵抗は、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に各々接続される第１終端抵抗により調節され、前記ノードと前記接地電圧間の抵抗は、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に各々接続される第１終端抵抗により調節される。
【００１２】
本発明に係るメモリ回路に装着され、前記メモリ回路を終端するための終端抵抗において、ノードと、電源電圧と前記ノードとの間に接続される第１アップ抵抗と、第１制御信号に応答してオンまたはオフされ、前記電源電圧と前記ノードとの間に接続される第２アップ抵抗と、第２制御信号に応答してオンまたはオフされ、前記電源電圧と前記ノードとの間に接続される第３アップ抵抗と、を備え、メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記第１または第２制御信号として出力されて制御される。
【００１３】
前記終端抵抗は、接地電圧と前記ノードとの間に接続される第１ダウン抵抗と、第３制御信号に応答して前記接地電圧と前記ノードとの間に接続される第２ダウン抵抗と、第４制御信号に応答して前記接地電圧と前記ノードとの間に接続される第３ダウン抵抗とを具備する。
【００１４】
前記終端抵抗は、アップ−テスト信号に応答して前記電源電圧を前記第１アップ抵抗に接続させる第１スイッチング回路と、前記第１制御信号に応答して前記電源電圧を前記第２アップ抵抗に接続させる第２スイッチング回路と、前記第２制御信号に応答して前記電源電圧を前記第３アップ抵抗に接続させる第３スイッチング回路とを具備する。
【００１５】
前記終端抵抗は、ダウンテスト信号に応答して前記第１ダウン抵抗を前記接地電圧に接続させる第４スイッチング回路と、前記第３制御信号に応答して前記第２ダウン抵抗を前記接地電圧に接続させる第５スイッチング回路と、前記第４制御信号に応答して前記第３ダウン抵抗を前記接地電圧に接続させる第６スイッチング回路とをさらに具備する。前記第１乃至第６スイッチング回路は、ＭＯＳトランジスタである。
【００１６】
本発明に係るメモリ回路に装着され、前記メモリ回路を終端するための終端抵抗の抵抗値を調節する方法において、対応する制御信号に応じて電源電圧とノードとの間に各々接続される多数の第１終端抵抗のうち１つの終端抵抗の抵抗値を測定する段階と、測定された抵抗値を用いて、前記対応する制御信号に応じて前記ノードと前記電源電圧との間に接続される第１終端抵抗の数を調節する段階と、メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力する段階とを具備する。
【００１７】
前記終端抵抗の抵抗値調節方法は、対応する制御信号に応じて接地電圧と前記ノードとの間に各々接続される多数の第２終端抵抗のうち１つの終端抵抗の抵抗値を測定する段階と、測定された抵抗値を用いて、前記対応する制御信号に応じて前記ノードと前記接地電圧との間に接続される第２終端抵抗の数を調節する段階と、メモリ回路の動作モードによって、外部的に入力される能動終端制御信号をクロックに同期化させた信号または前記能動終端制御信号をクロックに非同期化させた信号を選択的に前記制御信号として出力する段階とを具備する。
【発明の効果】
【００１８】
このように、本発明に係る能動終端抵抗を制御するための装置及び方法は、遅延同期ループまたは位相同期ループの動作モードにかかわらず終端抵抗のオン／オフを制御できるので、データバブルを最小化させることができる。また、本発明に係る能動終端抵抗を制御するための装置は、スタブ・バスを有するメモリシステムのデータレートを増加させることができる。さらに、本発明に係る各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を効果的に調節できるので、メモリシステムの信号忠実度は増加される。
【発明を実施するための最良の形態】
【００１９】
本発明と本発明の動作上の利点及び本発明の実施により達成できる目的を十分に理解するためには本発明の望ましい実施の形態を例示の添付図面及び図面に記載された内容を参照しなければならない。以下、添付した図面に基づき、本発明の望ましい実施の形態を説明することにより本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２０】
図４に、能動終端スタブ・バス構造を有する本発明に係るメモリシステム４００の望ましい実施の形態を示す。図４を参照すれば、メモリシステム４００はチップセット４１０、データバス４２０、ＤＲＡＭ４６０、４７０が装着された第１メモリモジュール４４０、ＤＲＡＭ４８０、４９０が装着された第２メモリモジュール４５０を具備する。各メモリモジュール４４０、４５０はメモリシステム４００に対応する各カードスロット(図示せず)に装着されうる。
【００２１】
第１メモリモジュール及び第２メモリモジュール４４０、４５０はＤＩＭＭ(dual in-line memory module)、またはＳＩＭＭ(single in-line memory module)より具現できる。図４を参照すれば、２つのＤＲＡＭ４６０、４７０が第１メモリモジュール４４０に装着され、２つのＤＲＡＭ４８０、４９０が第２メモリモジュール４５０に装着されたが、多数のＤＲＡＭがそれぞれのメモリモジュール４４０と第２メモリモジュール４５０に装着されうる。チップセット４１０とＤＲＡＭ４６０、４７０、４８０、４９０各々はデータの書込みと読出しのためのドライバー４０１及び入力バッファ４０２を具備する。
【００２２】
チップセット４１０は、チップセット制御信号ＡＴＣ_ＣＳ信号によりイネーブル／ディセーブルされる能動終端器４３０を具備する。さらに、第１メモリモジュール４４０のＤＲＡＭ４６０、４７０のそれぞれは第１制御信号ＡＴＣ_０信号によりイネーブル／ディセーブルされる能動終端器４３１を具備し、第２メモリモジュール４５０のＤＲＡＭ４８０、４９０のそれぞれは第２制御信号ＡＴＣ_１によりイネーブル／ディセーブルされる能動終端器４３２を具備する。また、チップセット４１０は、第１メモリモジュール４４０及び第２メモリモジュール４５０の読出し／書込みモードによってチップセット制御信号ＡＴＣ_ＣＳ、第１制御信号ＡＴＣ_０及び第２制御信号ＡＴＣ_０を発する。
【００２３】
通常、データがＤＲＡＭ４６０、４７０に書込まれたり、またはＤＲＡＭ４６０、４７０から読出される時、チップセット４１０は第１メモリモジュール４５０に装着されたＤＲＡＭ４６０及び４７０にデータ書込み/読出し命令を出力する。そして、チップセット４１０はＤＲＡＭ４６０、４７０の能動終端器４３１をディセーブルさせるための第１制御信号ＡＴＣ_０をＤＲＡＭ４６０、４７０に出力し、ＤＲＡＭ４８０、４９０の能動終端器４３２をイネーブルさせるための第２制御信号ＡＴＣ_１をＤＲＡＭ４８０、４９０に出力する。すなわち、データ書込み動作またはデータ読出し動作を必要とするメモリモジュールの能動終端器はディセーブルされ、データ書込み動作またはデータ読出し動作をしない他のメモリモジュールの能動終端器はイネーブルされる。
【００２４】
本発明に係る能動終端器は、各メモリモジュールの動作モードによって選択的に同期的に制御されるか、あるいは非同期的に制御される。“同期能動終端制御ＡＴＣモード”は、ＤＲＡＭの遅延同期ループＤＬＬまたは位相同期ループＰＬＬが活性化した時、外部クロック信号ＣＬＫに同期させて、ＤＲＡＭの能動終端器をイネーブルまたはディセーブルするモードを意味する。すなわち、ＤＲＡＭの終端抵抗は同期ＡＣＴ制御モードにおいて外部クロック信号ＣＬＫに同期して、イネーブルまたはディセーブルされる。
【００２５】
“非同期ＡＴＣモード”は、ＤＲＡＭのＤＬＬまたはＰＬＬが非活性化された時(例えば、パワーダウンＰｄｎモード、またはスタンバイＳｔｂｙ)、外部クロック信号ＣＬＫに非同期的にＤＲＡＭの終端抵抗をイネーブルまたはディセーブルさせるモードを意味する。すなわち、ＤＲＡＭの終端抵抗は非同期ＡＴＣ制御モードにおいて外部クロック信号ＣＬＫに非同期されてイネーブルまたはディセーブルされる。
【００２６】
例えば、図５（ａ）を参照すれば、ＤｉＭＭ０は第１メモリモジュール４４０を表し、ＤｉＭＭ１は第２メモリモジュール４５０を表す。各メモリモジュールＤｉＭＭ０、ＤｉＭＭ１は図５（ａ）に示されたようにＤＲＡＭ(RANK０とRANK１)を具備し、データバス５２０を介してチップセット５１０と接続される。それに、各ＤＲＡＭは外部クロック信号ＣＬＫに同期された内部クロックを発生するための同期回路（例えば、遅延同期ループＤＬＬまたは位相同期ループＰＬＬ）を具備する。ＤＬＬ及びＰＬＬの構造及び動作は当業者によく知られているので、ＤＬＬ及びＰＬＬに関する詳細な説明は省略する。
【００２７】
図５（ｂ）は、図５（ａ）に使われるＤＬＬまたはＰＬＬの状態と能動終端器の制御モードとを表す。図５（ｂ）を参照すれば、各メモリモジュールＤｉＭＭ０、ＤｉＭＭ１がパワーダウンＰｄｎモードまたはスタンバイＳｔｂｙモードにある場合、各モジュールの能動終端器は非同期的に制御され、各メモリモジュールＤｉＭＭ０、ＤｉＭＭ１が活性化モードにある場合、各モジュールの能動終端器は同期的に制御される。
【００２８】
メモリモジュールが活性化モード、パワーダウンＰｄｎモード、スタンバイＳｔｂｙモードのうちいずれかに動作するかはメモリモジュールのＤＬＬまたはＰＬＬの状態により決定される。ＤｉＭＭ０及びＤｉＭＭ１が共に活性化モードの場合、ＤｉＭＭ０及びＤｉＭＭ１の能動終端器は同期的に制御される。しかし、ＤｉＭＭ０及びＤｉＭＭ１の一方がパワーダウンＰｄｎモードまたはスタンバイＳｔｂｙモードであり、残りのメモリモジュールが活性化モードの場合、１つのメモリモジュールの能動終端器は非同期的に制御される。対応するメモリモジュールがパワーダウンＰｄｎモードまたはスタンバイＳｔｂｙモードの間にＤＬＬまたはＰＬＬが非活性化される場合、能動終端器のイネーブル/ディセーブルは制御できる。よって、能動終端器を制御する前にＤＬＬまたはＰＬＬを活性化させる必要がない。
【００２９】
図６（ａ）はメモリシステムのＤｉＭＭ１が空の場合を表し、図６（ｂ）はＤｉＭＭ０またはＤｉＭＭ１のうち一方が空の場合の、ＤＬＬまたはＰＬＬの状態と能動終端器の制御モードを表す。
【００３０】
図７を参照すると、本発明に係る同期能動終端制御ＡＴＣ入力バッファ及び非同期能動終端制御入力バッファの機能的ブロックが示されている。ＡＴＣパッド６０１は図４に示されたチップセット４１０より出力される第１制御信号(ＡＴＣ_i、i=０)を受信する。第１制御信号ＡＴＣ_０信号は並列的にクロック入力バッファ(または同期入力バッファ)６０２及び非同期入力バッファ６０３に供給される。マルチプレクサ（ＭＵＸ）６０４はマルチプレクサ６０４に入力されるパワーモード信号によって同期入力バッファ６０２の出力信号または非同期入力バッファ６０３の出力信号のうち１つを効果的に選択する。
【００３１】
また、メモリシステムのパワーモードステイトマシンより出力されるパワーモードはバッファ６０２、６０３をイネーブル/ディセーブルさせるために使われる。図７の能動終端制御入力バッファはメモリモジュールの能動終端器を同期モードまたは非同期モードに選択的に制御するために前述した図５（ｂ）及び図６（ｂ）にしたがって動作する。
【００３２】
読出し動作及び書込み動作の各々に対する同期モードにおける能動終端制御ＡＴＣは図８（ａ）及び図８（ｂ）に示される。まず、データはクロックの中央により書込まれ、データはクロックのエッジにより読出され、ＤＲＡＭはダブルデータレートＤＤＲ、バースト長さは８と仮定する。ＤＲＡＭの能動終端器は、チップセット４１０より出力される制御信号ＡＴＣの活性化後からカウントされた第１時間ｔＴＡＣＴが経過した後、第２時間ｔＯＮ内にイネーブルされることが望ましい。ＤＲＡＭの能動終端器は、制御信号ＡＴＣの非活性化後からカウントされた第３時間ｔＴＰＲＥが経過した後、第４時間ｔＯＦＦ内にディセーブルされることが望ましい。ここで、第１時間ｔＴＡＣＴと第３時間ｔＴＰＲＥとは外部クロック信号ＣＬＫに基づかない絶対時間長に設定される。
【００３３】
まず、図８（ａ）の読出し動作を参照すれば、能動終端器はチップセット４１０より出力される制御信号ＡＴＣがイネーブルされた後、クロック信号“２”の立上りエッジから第１時間ｔＴＡＣＴが経過した後に応答する。この場合、能動終端器は図８（ａ）に示されたようにクロック信号“４”の立下りエッジに同期してイネーブルされ、能動終端器は第２時間ｔＯＮ後に“オン”と見なされる。
【００３４】
そして、能動終端器は制御信号ＡＴＣがディセーブルされた後、クロック信号“７”の立上りエッジから第３時間ｔＴＰＲＥ後に応答する。能動終端器は、図８（ａ）に示されたようにクロック信号“９”の立下りエッジに同期してディセーブルされ、能動終端器は第４時間ｔＯＦＦ後に“オフ”と見なされる。“TERMINATION_ON”区間は能動終端器(または終端抵抗)がイネーブルされる区間である。上記の例から次の関係が成立する。２.５ｔＣＣ-５００ｐｓ<ｔＴＡＣＴ、ｔＴＰＲＥ<２.５ｔＣＣ+５００ｐｓここで、ｔＣＣはクロックサイクル時間である。また、第２時間区間ｔＯＮ及び/または第４時間区間ｔＯＦＦは０．５ｔＣＣ-５００ｐｓより小さな値に設定できる。
【００３５】
図８（ｂ）の書込み動作を参照すれば、能動終端器はチップセット４１０より出力される制御信号ＡＴＣがイネーブルされた後、クロック信号“２”の立上りエッジから第１時間ｔＴＡＣＴが経過した後に応答する。この場合、能動終端器は図８（ｂ）に示されたようにクロック信号ＣＬＫ“４”の立上りエッジに同期してイネーブルされ、能動終端器は第２時間ｔＯＮ後に“オン”と見なされる。
【００３６】
そして、能動終端器は制御信号ＡＴＣがディセーブルされた後クロック信号“７”の立上りエッジから第３時間ｔＴＰＲＥ後に応答する。能動終端器は図８（ｂ）に示されたようにクロック信号ＣＬＫ“９”の立上りエッジに同期してディセーブルされ、能動終端器は第４時間ｔＯＦＦ後に“オフ”と見なされる。“TERMINATION_ON”区間は能動終端器(または終端抵抗)がイネーブルされる区間である。上記の例から次の関係が成立する。２.０ｔＣＣ-５００ｐｓ<ｔＴＡＣＴ及びｔＴＰＲＥ<２.０ｔＣＣ+５００ｐｓここで、ｔＣＣはクロックサイクル時間である。また、第２時間区間ｔＯＮ及び/または第４時間区間ｔＯＦＦは０．５ｔＣＣ-５００ｐｓより小さな値に設定できる。
【００３７】
図９は、非同期ＡＴＣモードのタイミング図を示す。能動終端器はチップセットより出力された制御信号ＡＴＣが活性化された後、第１時間ｔＴＡＣＴが経過した後に応答する。ここで、能動終端器のイネーブルはクロック信号ＣＬＫに同期されず、第１時間ｔＴＡＣＴの長さによって決定される。前述したように能動終端器は第２時間ｔＯＮ後に“オン”と見なされる。
【００３８】
能動終端器はチップセットから出力された制御信号ＡＴＣが非活性化された後第３時間ｔＴＰＲＥが経過した後に応答する。ここで能動終端器のディセーブルはクロック信号ＣＬＫに同期されず、第３時間ｔＴＰＲＥの長さによって決定される。前述したように能動終端器は第４時間ｔＯＦＦ後に“オフ”と見なされる。第１時間ｔＴＡＣＴと第３時間ｔＴＰＲＥとは、２．５ｎｓから５．０ｎｓの間である。そして、第２時間ｔＯＮ及び/または第４時間ｔＯＦＦは、０．５ｔＣＣ-５００ｐｓより小さな値に設定できる。
【００３９】
図１０（ａ）乃至図１１は、ＤｉＭＭ０とＤｉＭＭ１とが活性化モードである時、メモリシステムの動作に対するタイミングチャートである。ＤｉＭＭ０とＤｉＭＭ１とがいずれも活性化される場合、図５（ｂ）に示された能動抵抗器の制御モードを見れば、ＤｉＭＭ０とＤｉＭＭ１とは同期モードとして動作する。図１０（ａ）は、チップセットの動作を表し、図１０（ｂ）はＤｉＭＭ０の動作を表し、図１１はＤｉＭＭ１に対する動作を表す。示されたようにチップセットは第１読出し命令ＲＤをＤｉＭＭ０に、書込み命令ＷＲをＤｉＭＭ１に、そして第２読出し命令ＲＤをＤｉＭＭ０に連続的に出力する。
【００４０】
第１メモリモジュールＤｉＭＭ０からデータを読出すために、第２メモリモジュールＤｉＭＭ１の能動終端器はイネーブルされなければならない。よって、チップセットが第１読出し命令ＲＤをＤｉＭＭ０に出力し、チップセットは第２制御信号ＡＣＴ１をＤｉＭＭ１に出力する。第２メモリモジュールＤｉＭＭ１は図１１に示された能動終端器ＡＴ_ＤｉＭＭ１を一時的にイネーブルさせるための第２制御信号ＡＴＣ１信号に応答する。したがって、ＤｉＭＭ１の能動終端器がイネーブルされる周期の間、データＲｉ１は第１メモリモジュールＤｉＭＭ０より出力される。
【００４１】
次に、ＤｉＭＭ１よりデータを書込むために、第１メモリモジュールＤｉＭＭ０の能動抵抗器はイネーブルされなければならない。よって、書込み命令ＷＲが第２メモリモジュールＤｉＭＭ１に入力されれば、チップセットから出力される第１制御信号ＡＣＴ０は第１メモリモジュールＤｉＭＭ０に入力される。第１メモリモジュールＤｉＭＭ０は図１０（ｂ）に示された能動終端器ＡＴ_ＤｉＭＭ０を一時的にイネーブルさせるための第２制御信号ＡＴＣ０信号に応答する。したがって、ＤｉＭＭ０の能動終端器がイネーブルされる周期の間、データＤｉは第２メモリモジュールＤｉＭＭ１に書込まれる。
【００４２】
ＤｉＭＭ０の第２読出し動作は第１読出し動作と同じ方法で実行される。第２メモリモジュールＤｉＭＭ１は図１１に示された能動終端器ＡＴ_ＤｉＭＭ１を一時的にイネーブルさせるための第２制御信号ＡＴＣ１に応答する。図１０（ａ）を参照すれば、チップセットの能動終端器ＡＴ_ＣＳはデータ読出し動作時のみイネーブルされる。能動終端はドライバー間にインピーダンス整合され、書込み動作をする場合には必要でない。
【００４３】
図１２（ａ）乃至図１３は、ＤｉＭＭ０が活性化モードであり、ＤｉＭＭ１がパワーダウンモードまたはスタンバイモードである時の、メモリシステムの動作に対するタイミングチャートである。この場合、図５（ｂ）に示されたように、能動終端制御を見れば、ＤｉＭＭ０はオフであり、ＤｉＭＭ１は非同期モードとして実行する。
【００４４】
図１２（ａ）はチップセットの動作を表し、図１２（ｂ）はＤｉＭＭ０の動作を表し、図１３はＤｉＭＭ１の動作を表す。図１２（ａ）に示されたようにチップセットは活性化されたＤｉＭＭ０に、読出し命令ＲＤ、書込み命令ＷＲ、及び他の読出し命令の一連の命令を出力する。第１メモリモジュールＤｉＭＭ０からデータを読出すために、第２メモリモジュールＤｉＭＭ１の能動終端器はイネーブルされなければならない。よって、チップセットよりデータ読出し命令がＤｉＭＭ０に入力され、チップセットより出力される第２制御信号ＡＴＣ１信号はＤＩＭＭ１に入力される。第２メモリモジュールＤｉＭＭ１は図１３による能動終端器ＡＴ_ＤｉＭＭ１を一時的にイネーブルさせるための第２制御信号ＡＴＣ１信号に応答する。よって、ＤｉＭＭ１の能動終端器がイネーブルされる周期の間、データＲｉ１は第１メモリモジュールＤｉＭＭ０から読出される。
【００４５】
次に、ＤｉＭＭ０にデータを書込むために、第２メモリモジュールＤｉＭＭ１の能動抵抗器はイネーブルされなければならない。よって、書込み命令ＷＲが第１メモリモジュールＤｉＭＭ０に入力され、チップセットより出力される第２制御信号ＡＣＴ１は第２メモリモジュールＤｉＭＭ１に入力される。第１メモリモジュールＤｉＭＭ０は図１３に示された能動終端器ＡＴ_ＤｉＭＭ１を一時的にイネーブルさせるため、第２制御信号ＡＴＣ１信号に非同期的に応答する。この時、データＤｉは第１メモリモジュールＤｉＭＭ０に書込まれる。
【００４６】
図１２（ａ）乃至図１３を参照すれば、第２読出し命令ＲＤは書込み命令ＷＲ直後に発される。第２制御信号ＡＣＴ１がハイ'を維持し、ＤｉＭＭ１の能動終端器は第２読出し動作中にイネーブルを維持する。図１３を参照すれば、ＤｉＭＭ１の能動終端器のディセーブルも非同期的である。
【００４７】
図１４を参照しながら、本発明に係る第２実施の形態を詳細に説明する。第２実施の形態においては、各ＤｉＭＭの各面に位置したＤＲＡＭは共通のＡＴＣ信号とモードレジスタとの組合により個別的に能動終端制御される。特に、図１４に示されたように、メモリシステム１１００はチップセット１１１０、データバス１１２０、ＤＲＡＭ１１６０、１１７０が装着された第１メモリモジュール１１４０、及びＤＲＡＭ１１８０、１１９０が装着された第２メモリモジュール１１５０を具備する。各メモリモジュール１１４０、１１５０はメモリシステム１１００に対応するカードスロット(図示せず)に装着される。
【００４８】
第１メモリモジュール１１４０及び第２メモリモジュール１１５０はＤｉＭＭより具現できる。図１４に示されたようにＤＲＡＭ１１６０、１１７０は第１メモリモジュール１１４０に装着され、ＤＲＡＭ１１８０、１１９０は第２メモリモジュール１１５０に装着される。しかし、多数のＤＲＡＭが第１メモリモジュール１１４０及び第２メモリモジュール１１５０のそれぞれに装着されうる。チップセット１１１０とＤＲＡＭ１１６０、１１７０、１１８０、１１９０のそれぞれはデータを読出し、書込むためのドライバー１１０１と入力バッファ１１０２とを各々具備する。第１実施の形態と対照的に、ＤＲＡＭ１１６０、１１７０、１１８０、１１９０は各対応するＤＲＡＭの動作モード(例えば、活性化、パワーダウン、スタンバイ)を指示するデータを有するモードレジスタ１１０５を具備する。
【００４９】
図１５乃至図１８を参照すれば、各レジスタの出力は図７に示された各能動終端入力バッファのマルチプレクサ（ＭＵＸ）６０４の動作を制御するため、マルチプレクサ（ＭＵＸ）６０４は同期モードまたは非同期モードを選択する。特に、図１９は、ＤｉＭＭ０及びＤｉＭＭ１各々が２つのＤＲＡＭを具備する２ｒ/２ｒ構造を表す。この場合、メモリシステムの能動終端器制御は図１５に示されたように実行される。ここで、ランク０（Ｒ０）はＤＲＡＭ１１６０を、ランク１（Ｒ１）はＤＲＡＭ１１７０を、ランク２（Ｒ２）はＤＲＡＭ１１８０を、ランク３（Ｒ３）はＤＲＡＭ１１９０を各々表す。“ＯＦＦ（フラグ）”は、フラグのセットによってのみ終端抵抗をディセーブルさせることを意味し、“ＯＦＦ（ＡＣＴまたはフラグ）”は使用者の選択により制御信号、またはフラグにより終端抵抗をディセーブルさせることを意味する。
【００５０】
モードレジスタがあらゆるランクが活性化されたことを表す時、ＤｉＭＭ０及びＤｉＭＭ１は同期ＡＴＣモードとして動作する。一方、ランク３（Ｒ３）がパワーダウンＰｄｎ/スタンバイＳｔｂｙモードである時、Ｒ３の能動終端器制御はフラグのセットによりターンオフ(またはフラグ)され、残りのランクＲ０乃至Ｒ２は同期ＡＴＣモードとして動作する。また、ランク２（Ｒ２）とランク３（Ｒ３）とのすべてがパワーダウンＰｄｎ/スタンバイＳｔｂｙモードである時、ＤｉＭＭ０の能動終端器制御はターンオフされ、ＤｉＭＭ１のランクＲ２、Ｒ３はいずれも非同期ＡＴＣモードとして動作する。
【００５１】
図２０は、ＤｉＭＭ０が２つのＤＲＡＭを具備し、ＤｉＭＭ１が１つのＤＲＡＭを具備する２ｒ/１ｒ構造を表す。この場合、メモリシステムの能動終端器制御は図１６に示されたように実行される。ここで、ランク０（Ｒ０）はＤＲＡＭ１１６０を、ランク１（Ｒ１）はＤＲＡＭ１１７０を、ランク２（Ｒ２）はＤＲＡＭ１１８０を各々表す。
【００５２】
図２１は、ＤｉＭＭ０が１つのＤＲＡＭを具備し、ＤｉＭＭ１が１つのＤＲＡＭを具備する１ｒ/１ｒ構造を表す。この場合、メモリシステムの能動終端器制御は図１７（ａ）に示されたように実行される。ここでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１１６０を、ランク２（Ｒ２）はＤｉＭＭ１のＤＲＡＭ１１８０を表す。
【００５３】
図２２は、ＤｉＭＭ０が２つのＤＲＡＭを具備し、ＤｉＭＭ１が１つのＤＲＡＭも具備できない２ｒ/empty構造を表す。この場合、メモリシステムの能動終端器制御は図１７（ｂ）に示されたように実行される。ここでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１１６０を、ランク１（Ｒ１）はＤｉＭＭ０のＤＲＡＭ１１７０を表す。
【００５４】
図２３は、ＤｉＭＭ０が１つのＤＲＡＭを具備し、ＤｉＭＭ１が１つのＤＲＡＭも具備できない１ｒ/empty構造を表す。この場合、メモリシステムの能動終端器制御はランク０（Ｒ０）が活性化モードである時、同期ＡＴＣモードを実行し、ランク０（Ｒ０）がパワーダウンＰｄｎ/スタンバイＳｔｂｙモードである時、能動終端器制御はオフされるように実行される。ここでランク０（Ｒ０）はＤｉＭＭ０のＤＲＡＭ１１６０を表す。
【００５５】
図２４を参照して本発明に係る第３実施の形態を詳細に説明する。図２４を参照すれば、各ＤｉＭＭ１８４０、１８５０の各面に位置するＤＲＡＭチップ１８６０と１８７０、及び１８８０と１８９０はチップセット１８１０より出力される各ＡＴＣ信号ＡＴＣ_０_Ｒ１、ＡＴＣ_０_Ｒ０、ＡＴＣ_１_Ｒ３、ＡＴＣ_１_Ｒ２によって個別的に能動終端制御される。
【００５６】
特に、図２４に示されたメモリシステム１８００はチップセット１８１０、データバス１８２０、ＤＲＡＭ１８６０、１８７０が装着される第１メモリモジュール１８４０、及びＤＲＡＭ１８８０、１８９０が装着される第２メモリモジュール１８５０を具備する。メモリシステム１８００において各メモリモジュール１８４０、１８５０は対応するスロット(図示せず)に装着される。
【００５７】
第１メモリモジュール１８４０及び第２メモリモジュール１８５０はＤｉＭＭより具現できる。図２４に示されたようにＤＲＡＭ１８６０、１８７０は第１メモリモジュール１８４０に装着され、ＤＲＡＭ１８８０、１８９０は第２メモリモジュール１８５０に装着される。しかし、多数のＤＲＡＭが第１メモリモジュール１８４０及び第２メモリモジュール１８５０のそれぞれに装着できる。チップセット１８１０とＤＲＡＭ１８６０、１８７０、１８８０、１８９０それぞれはデータを読出し、書込むためのドライバー１８０１と入力バッファ１８０２とを各々具備する。
【００５８】
第１及び第２実施の形態とは違い、図２４に示されたメモリシステム１８００のＡＴＣ信号発生回路１８１１は、各ＡＴＣ信号ＡＴＣ_０_Ｒ０、ＡＴＣ_０_Ｒ１を第１メモリモジュール１８４０の各ＤＲＡＭ１８６０、１８７０に出力する。また、ＡＴＣ信号発生回路１８１１は、各ＡＴＣ信号ＡＴＣ_１_Ｒ２、ＡＴＣ_０_Ｒ３を第２メモリモジュール１８５０の各ＤＲＡＭ１８８０、１８９０に出力する。
【００５９】
図１８に示したように、図７の各能動終端制御入力バッファのマルチプレクサ（ＭＵＸ）６０４は各ＤＲＡＭ(またはランク)の動作状態に基づいて同期制御モードまたは非同期制御モードを選択する。特に、図１８に示した能動終端器の制御モードは、図１９に示したＤｉＭＭ０とＤｉＭＭ１とのそれぞれが２つのＤＲＡＭを具備する２ｒ/２ｒ構造であるときのものに該当する。ここでランク０（Ｒ０）はＤＲＡＭ１８６０を、ランク１（Ｒ１）はＤＲＡＭ１８７０を、ランク２（Ｒ２）はＤＲＡＭ１８８０を、ランク３（Ｒ３）はＤＲＡＭ１８９０を各々表す。
【００６０】
図２５は、図１９に示された終端抵抗のＲｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮを詳細に示す回路図である。図２５を参照すれば、第１アップ抵抗（Ｒｕ０）はＰＭＯＳトランジスタ１９１０を介して電源電圧ＶＤＤＱとノードＮＤとの間に接続され、第２アップ抵抗（Ｒｕ１）はＰＭＯＳトランジスタ１９３０を介して電源電圧ＶＤＤＱとノードＮＤとの間に接続され、第３アップ抵抗（Ｒｕ２）はＰＭＯＳトランジスタ１９５０を介して電源電圧ＶＤＤＱとノードＮＤとの間に接続される。各ＰＭＯＳトランジスタ１９１０、１９３０、１９５０は対応する制御信号ＵＰ、Ｓｕ１、Ｓｕ２に応じてターンオン/ターンオフされる。
【００６１】
ＤＲＡＭの設計時の各抵抗Ｒｕ０、Ｒｕ１、Ｒｕ２の抵抗値は、次のように設計されることが望ましい。第１アップ抵抗Ｒｕ０の抵抗値は、所定の目標値よりわずかに大きくなりように設定する。また、第２アップ抵抗Ｒｕ１の抵抗値は、第１アップ抵抗Ｒｕ０と第２アップ抵抗Ｒｕ１とが並列に接続された場合、Ｒｕ０//Ｒｕ１の抵抗値と所定の目標値とが同一になるように設定する。
【００６２】
そして、第３アップ抵抗Ｒｕ２の抵抗値は、第１アップ抵抗Ｒｕ０、第２アップ抵抗Ｒｕ１と第３アップ抵抗Ｒｕ２とが並列に接続された場合、Ｒｕ０//Ｒｕ１//Ｒｕ２の抵抗値が、所定の目標値よりわずかに小さくなるように設定する。したがって、終端抵抗Ｒｔｅｒｍ_ＵＰの抵抗値は、抵抗Ｒｕ０，Ｒｕ１，Ｒｕ２の組合により決定される。
【００６３】
そして、第１ダウン抵抗Ｒｄ０は、ＮＭＯＳトランジスタ１９２０を介してノードＮＤと接地電源ＶＳＳＱとの間に接続され、第２ダウン抵抗Ｒｄ１はＮＭＯＳトランジスタ１９４０を介してノードＮＤと接地電源ＶＳＳＱとの間に接続され、第３ダウン抵抗Ｒｄ２はＮＭＯＳトランジスタ１９６０を介してノードＮＤと接地電源ＶＳＳＱとの間に接続される。
【００６４】
各ＮＭＯＳトランジスタ１９２０、１９４０、１９６０は対応する制御信号ＤＯＷＮ，Ｓｄ１，Ｓｄ２に応じてターンオン/ターンオフされる。ＭＯＳトランジスタ１９３０、１９４０はデフォルトでターンオン状態を維持し、ＭＯＳトランジスタら１９５０、１９６０はデフォルトでターンオフ状態を維持することが望ましい。しかし、その反対の場合もされうる。
【００６５】
ＤＲＡＭの設計時の各抵抗Ｒｄ０、Ｒｄ１、Ｒｄ２の抵抗値は次のように設計されることが望ましい。第１ダウン抵抗Ｒｄ０の抵抗値は、所定の目標値よりわずかに大きくなるように設定する。また、第２ダウン抵抗Ｒｄ１の抵抗値は、第１ダウン抵抗Ｒｄ０と第２ダウン抵抗Ｒｄ１とが並列に接続された場合、Ｒｄ０//Ｒｄ１の抵抗値と所定の目標値とが同一になるように設定する。そして、第３ダウン抵抗Ｒｄ２の抵抗値は、第１ダウン抵抗Ｒｄ０、第２ダウン抵抗Ｒｄ１と第３ダウン抵抗Ｒｄ２が並列に接続された場合Ｒｄ０//Ｒｄ１//Ｒｄ２の抵抗値が、所定の目標値よりわずかに小さくなるように設定される。よって、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値は、抵抗Ｒｄ０、Ｒｄ１、Ｒｄ２の組合により決定される。
【００６６】
図２６は、ヒューズを具備する制御信号発生回路の第１の実施の形態を表す。図２６を参照すれば、制御信号発生回路２０００は、多数のトランジスタ２０１０、２０３０、２０４０、ヒューズ２０２０及び論理ゲート２０５０を具備する。ＰＭＯＳトランジスタ２０１０は、電源電圧ＶＤＤＱとヒューズ２０２０との一端との間に接続され、パワーアップ信号ＶＣＣＨＢはＰＭＯＳトランジスタ２０１０のゲートに入力される。ＮＭＯＳトランジスタ２０３０は、ヒューズ２０２０の他端と接地電源ＶＳＳＱとの間に接続され、パワーアップ信号ＶＣＣＨＢはＮＭＯＳトランジスタ２０３０のゲートに入力される。ここで、パワーアップ信号ＶＣＣＨＢは、図２６に示されたように所定時間電源電圧ＶＳＳＱにつれて増加し、所定時間経過後はロー'レベルを維持する。
【００６７】
ヒューズ２０２０は、ＰＭＯＳトランジスタ２０１０のドレーンとＮＭＯＳトランジスタ２０３０のドレーンとの間に接続される。ヒューズ２０２０は、レーザーを含む多様な技術で切断できる。そして、ヒューズ２０２０はメークリンクまたはアンチ-ヒューズが使われ得る。論理ゲート２０５０はパワーアップ信号ＶＣＣＨＢとＮＭＯＳトランジスタ２０３０のドレーンの信号とを各々受信し、否定論理和ＮＯＲをもとめ、その結果Ｆ１を出力する。ＮＭＯＳトランジスタ２０４０は、ＮＭＯＳトランジスタ２０３０のドレーンと接地電源ＶＳＳＱとの間に接続され、ＮＭＯＳトランジスタ２０４０のゲートは論理ゲート２０５０の出力端に接続される。
【００６８】
図２６を参照すれば、ヒューズ２０２０が切断され、パワーアップ信号ＶＣＣＨＢが印加されて所定時間が経過した場合、論理ゲート２０５０の出力信号Ｆ１は論理ハイ'である。しかし、ヒューズ２０２０が切断されず、パワーアップ信号ＶＣＣＨＢが印加されて所定時間が経過した場合、論理ゲート２０５０の出力信号Ｆ１は論理ロー'である。
【００６９】
図２７はヒューズを備える制御信号発生回路の第２の実施の形態を表す。図２７を参照すれば、制御信号発生回路２０００'は図２６の制御信号発生回路の出力端にインバータが追加される。すなわち、制御信号発生回路２０００'のヒューズ２０２０が切断されない場合、インバータの出力信号Ｆ２はハイ'であり、制御信号発生回路２０００'のヒューズ２０２０が切断された場合、インバータの出力信号Ｆ２はロー'である。
【００７０】
図２５及び図２７を参照しながら、終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を所定の目標値に調節する場合を詳細に説明する。まず、各抵抗Ｒｕ０、Ｒｕ１、Ｒｕ２、Ｒｄ０、Ｒｄ１、Ｒｄ２が半導体チップ上で具現されれば、テストモードでテスターを用いて第１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の抵抗値とを各々測定する。ここで、第１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の抵抗値とは、製造工程の変化によって相異なりうる。また、ＰＭＯＳトランジスタ１９１０とＮＭＯＳトランジスタ１９２０との不整合により、第１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の抵抗値とが相異なりうる。したがって、抵抗値Ｒｕ０、Ｒｄ０自体の誤差、及び第１アップ抵抗Ｒｕ０の抵抗値と第１ダウン抵抗Ｒｄ０の抵抗値との不整合は信号忠実度を阻害する。
【００７１】
テストモードで第１アップ抵抗Ｒｕ０の抵抗値を測定する場合、トランジスタ１９２０、１９４０、１９６０はターンオフされ、第１ダウン抵抗Ｒｄ０を測定する場合トランジスタ１９１０、１９３０、１９５０はターンオフされる。測定された第１アップ抵抗Ｒｕ０の抵抗値と所定の目標値とを比べて、その差によって図２６及び図２７のヒューズ２０２０を適切に切断すれば、各出力信号Ｆ１，Ｆ２の状態はヒューズ２０２０の切断有無に応じて変化する。
【００７２】
初期状態において、各ＭＯＳトランジスタ１９３０、１９４０、１９５０、１９６０の入力信号の状態は次の通りである。各ＭＯＳトランジスタ１９３０、１９６０のゲートは図２６に示された制御信号発生回路２０００の出力信号Ｆ１を受信し、各ＭＯＳトランジスタ１９４０、１９５０のゲートは図２７に示された制御信号発生回路２０００'の出力信号Ｆ２を受信する。したがって、各ヒューズ２０２０が切断されない初期状態で、各ＭＯＳトランジスタ１９３０、１９４０はターンオンされ、各ＭＯＳトランジスタ１９５０、１９６０はターンオフされる。
【００７３】
そして、測定された第１アップ抵抗Ｒｕ０の抵抗値が所定の目標値より大きい場合、ＰＭＯＳトランジスタ１９５０のゲートに接続された制御信号発生回路２０００'のヒューズ２０２０を切断すれば、制御信号Ｓｕ２は非活性化(例えば、ロー')されるので、第３アップ抵抗Ｒｕ２は、第１アップ抵抗Ｒｕ０及び第２アップ抵抗Ｒｕ１と並列に接続される。よって、終端抵抗Ｒｔｅｒｍ_ＵＰの抵抗値は減少するため、終端抵抗Ｒｔｅｒｍ_ＵＰの抵抗値は所定の目標値に近接する。
【００７４】
一方、測定された第１アップ抵抗Ｒｕ０の抵抗値が所定の目標値より小さい場合、ＰＭＯＳトランジスタ１９３０のゲートに接続された制御信号発生回路２０００のヒューズ２０２０を切断すれば、制御信号Ｓｕ１は活性化されるので、第２アップ抵抗Ｒｕ１は第１アップ抵抗Ｒｕ０から分離される。よって、終端抵抗Ｒｔｅｒｍ_ＵＰの抵抗値は増加するため、終端抵抗Ｒｔｅｒｍ_ＵＰの抵抗値は所定の目標値に近接する。
【００７５】
そして、測定された第１ダウン抵抗Ｒｄ０の抵抗値が所定の目標値より大きい場合、ＮＭＯＳトランジスタ１９６０のゲートに接続された制御信号発生回路２０００のヒューズ２０２０を切断すれば、制御信号Ｓｄ２は活性化されるので、第３ダウン抵抗Ｒｄ２は第１ダウン抵抗Ｒｄ０及び第２ダウン抵抗Ｒｄ１と並列に接続される。よって、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値は減少するため、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値は所定の目標値に近接する。
【００７６】
一方、測定された第１ダウン抵抗Ｒｄ０の抵抗値が所定の目標値より小さい場合、ＮＭＯＳトランジスタ１９４０のゲートに接続された制御信号発生回路２０００'のヒューズ２０２０を切断すれば、制御信号Ｓｄ１は非活性化されるので、第２ダウン抵抗Ｒｄ１は第１ダウン抵抗Ｒｕ０から分離される。よって、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値は増加するため、終端抵抗Ｒｔｅｒｍ_ＤＮの抵抗値は所定の目標値に近接する。
【００７７】
図２５を参照すれば、各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を調節するためにそれぞれ２つずつの抵抗Ｒｕ１とＲｕ２、Ｒｄ１とＲｄ２が示されたが、これは例示に過ぎない。よって、本発明は各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値を細密に調節するために多数の抵抗が接続されるものも含む。そして、テストモードにおいて、ヒューズ２０２０の切断有無は所定のルックアップテーブルを用いて決定できる。
【００７８】
また、本発明に係る各制御信号ＵＰ，ＳＵ１，ＳＵ２，ＤＯＷＮ，Ｓｄ１，Ｓｄ２はモードレジスタセットＭＲＳを用いて発生することができる。また、本発明に係る終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値は半導体チップをテストする段階、またはパッケージング以後にも所定の目標値に調節できる。従って、本発明に係る各終端抵抗Ｒｔｅｒｍ_ＵＰ、Ｒｔｅｒｍ_ＤＮの抵抗値は効果的に調節できるため、メモリシステムの信号忠実度は増加する。
【００７９】
本発明は添付した図面に示された一実施の形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならばこれより多様な変形及び均等な他実施の形態が可能である。従って、本発明の真の技術的保護範囲は特許請求の範囲によってのみ決まるべきである。
【図面の簡単な説明】
【００８０】
【図１】従来のＳＳＴＬ構造を有するメモリシステムを示す図。
【図２】従来の能動終端スタブ・バス構造を有するメモリシステムを示す図。
【図３】中央タブを有する従来の能動終端器の一例を示す図。
【図４】本発明の実施の形態によるメモリシステムを示す図。
【図５】本発明に係るＤｉＭＭを装着した第１メモリシステムを示す図。
【図６】本発明に係るＤｉＭＭを装着した第２メモリシステムを示す図
【図７】本発明に係る能動終端制御入力バッファを示す図。
【図８】同期ＡＴＣモードでの書込み動作と読出し動作を各々表すタイミング図。
【図９】非同期ＡＴＣモードでのタイミング図。
【図１０】本発明に係るメモリシステムのタイミングチャートを示す図。
【図１１】本発明に係るメモリシステムのタイミングチャートを示す図。
【図１２】本発明に係るメモリシステムのタイミングチャートを示す図。
【図１３】本発明に係るメモリシステムのタイミングチャートを示す図。
【図１４】本発明の実施の形態による他のメモリシステムを示す図。
【図１５】本発明に係る各ＤｉＭＭの状態と能動終端器の制御モードを示す図。
【図１６】本発明に係る各ＤｉＭＭの状態と能動終端器の制御モードを示す図。
【図１７】本発明に係る各ＤｉＭＭの状態と能動終端器の制御モードを示す図。
【図１８】本発明に係る各ＤｉＭＭの状態と能動終端器の制御モードを示す図。
【図１９】発明に係るＤｉＭＭを各々装着したメモリシステムを示す図。
【図２０】発明に係るＤｉＭＭを各々装着したメモリシステムを示す図。
【図２１】発明に係るＤｉＭＭを各々装着したメモリシステムを示す図。
【図２２】発明に係るＤｉＭＭを各々装着したメモリシステムを示す図。
【図２３】発明に係るＤｉＭＭを各々装着したメモリシステムを示す図。
【図２４】本発明の実施の形態による他のメモリシステムを示す図。
【図２５】終端抵抗を詳細に表す回路図。
【図２６】ヒューズを具備する制御信号発生回路の第１実施の形態を示す図。
【図２７】ヒューズを具備する制御信号発生回路の第２実施の形態を示す図。
【符号の説明】
【００８１】
４００    メモリシステム
４０１    ドライバー
４０２    入力バッファ
４１０    チップセット
４２０    データバス
４３０，４３１，４３２    能動終端器
４４０    第１メモリモジュール
４５０    第２メモリモジュール
４６０，４７０    ＤＲＡＭ
４８０，４９０    ＤＲＡＭ
【図１】
2008022574.tif 000003
【図２】
2008022574.tif 000004
【図３】
2008022574.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008022574.tif 000010
【図９】
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【図１０】
2008022574.tif 000012
【図１１】
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【図１２】
2008022574.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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