(57)【要約】【課題】電子デバイス内の複数のメモリ・エレメントに関するリフレッシュ・シーケンスを制御する方法を提供する。【解決手段】本方法は、プログラム可能な信号遅延を調節して、複数のメモリ・エレメントのうちの２つ以上のメモリ・エレメントでの同時のメモリ・リフレッシュを回避し、また、プログラム可能な信号遅延に基づいて、或るメモリ・エレメントから別のメモリ・エレメントへとリフレッシュ信号を渡す。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子アセンブリ（１００）であって、
周期的リフレッシュ信号を発する少なくとも１つのデータ・ソース（１０６）と、
前記データ・ソースに応答する少なくとも１つのメモリ・バンク（１０８）と
を備え、前記少なくとも１つのメモリ・バンクは、
個々のメモリ・アレイ（１１２−１、．．．、１１２−Ｋ）と関連する１または複数のメモリ・コントローラ（１１０−１、．．．、１１０−Ｋ）を含み、前記１または複数のメモリ・コントローラは、前記少なくとも１つのメモリ・バンクを通して前記周期的リフレッシュ信号を伝播するように適合され、それによってそれぞれの前記メモリ・コントローラが、異なる時間期間の間にそれぞれの関連する個々の前記メモリ・アレイをリフレッシュする、
電子アセンブリ。
【請求項２】
請求項１に記載の電子アセンブリであって、前記１または複数のメモリ・コントローラのそれぞれが、再コンフィギュレーション可能なメモリ・エレメントを備える、電子アセンブリ。
【請求項３】
請求項２に記載の電子アセンブリであって、前記再コンフィギュレーション可能なメモリ・エレメントが、
マスタ・メモリ・コントローラ（３１２）と、
スレーブ・メモリ・コントローラ（３１４）と
を含み、それぞれの前記マスタ・メモリ・コントローラが、隣接するスレーブ・メモリ・コントローラに対して前記周期的リフレッシュ信号を発行する、電子アセンブリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリ・デバイスの分野に関する。より詳細には、本発明は、複数のメモリ・エレメントに関するリフレッシュのシーケンスの制御に関する。
【背景技術】
【０００２】
同期ダイナミック・ランダム・アクセスメモリ（ＳＤＲＡＭ）は、コンピュータベースのデバイスのメモリの１つのタイプである。標準形態のＤＲＡＭは非同期インターフェース（即ち、制御入力の変化に直ちに反応するインターフェース）を有するが、ＳＤＲＡＭは同期インターフェースを有し、これは、制御入力に応答する前にクロック信号を待つことを意味する。ＳＤＲＡＭは、コンピュータベースのデバイスのシステム・バスおよびプロセッサと同期する。
【０００３】
現在の電子回路設計は、変化する業界のニーズに合わせて、シングル・データ・レート（ＳＤＲ）ＳＤＲＡＭからダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭに移行しつつある。ＤＤＲ  ＳＤＲＡＭでは、データが、クロックの立上りと立下りの両方でクロックされ、事実上、ＳＤＲ  ＳＤＲＡＭよりも、生の帯域幅が２倍となる。今日、ＤＤＲ  ＳＤＲＡＭの複数の具体例が、コンピュータ、サーバ、ストレージ、ならびにネットワーキングおよび通信の装置で広く使用されている。ＤＤＲ  ＳＤＲＡＭは、高密度、低コストのメモリ設計のための標準となりつつある。
【０００４】
動的メモリ・デバイス（ＤＤＲ  ＳＤＲＡＭなど）は、メモリ内容（データ）をそのままに保つために周期的リフレッシュ（即ち、充電）を必要とする。複数の高密度のＤＤＲ  ＳＤＲＡＭエレメントをリフレッシュするのに必要な高レベルの瞬間電流は、上述のコンピュータベースのデバイスで使用される典型的な電源では維持できない。追加の電気的エネルギーでこうした瞬間的電流需要を過度に補償することにより、電力消費が増大し、その結果として、電子回路設計の効率が低下する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の一つの目的は、電子デバイスでの瞬間的電流需要を低減する、複数のメモリ・エレメントに関するリフレッシュ・シーケンス制御を実現することである。
【課題を解決するための手段】
【０００６】
以下の説明は、電子デバイスでの瞬間電流需要を低減する、複数のメモリ・エレメントに関するリフレッシュ・シーケンス制御を考慮したものである。具体的には、一実施形態では、電子デバイス内の複数のメモリ・エレメントに関するリフレッシュ・シーケンスを制御する方法が提供される。この方法は、プログラム可能な信号遅延を調節して、複数のメモリ・エレメントのうちの２つ以上のメモリ・エレメント間での同時のメモリ・リフレッシュを回避すること、および、プログラム可能な信号遅延に基づいて、或るメモリ・エレメントから別のメモリ・エレメントへリフレッシュ信号を渡すことを含む。
【０００７】
以下の説明、特許請求の範囲、および添付の図面に関連して、上記および他の特徴、態様、ならびに利点がより良く理解できる。
様々な図面での同様の参照番号および名称は同様の要素を示す。
【発明を実施するための最良の形態】
【０００８】
図１は、電子アセンブリ１００の一実施形態のブロック図である。電子アセンブリ１００は、電子デバイス１０２および電源１０４を備える。電子デバイス１０２は、少なくとも１つのデータ・ソース１０６に応答する少なくとも１つのメモリ・バンク１０８を更に備える。図１の例示的実施形態では、電源１０４は、少なくとも１つのデータ・ソース１０６および少なくとも１つのメモリ・バンク１０８へ（最低限の）電力を供給する。一実装では、データ・ソース１０６は、少なくとも１つのメモリ・バンク１０８からデータを受け取り、また、少なくとも１つのメモリ・バンク１０８へデータを送るように構成された１または複数の組の適切なプログラム命令を含む電子コンピューティング・エレメントであり、例えば、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲートアレイ（ＦＰＧＡ）、フィールド・プログラマブル・オブジェクト・アレイ（ＦＰＯＡ）、プログラマブル論理デバイスなどのである。少なくとも１つのメモリ・バンク１０８は、メモリ・コントローラ１１０１ないし１１０Ｋを更に備える。図１の例示的実施形態では、メモリ・コントローラ１１０１ないし１１０Ｋのそれぞれは、対応するメモリ・アレイ１１２１ないし１１２Ｋを更に含む。それぞれのメモリ・コントローラ１１０１ないし１１０Ｋとメモリ・アレイ１１２１ないし１１２Ｋの組合せは、限定はしないが、ＤＤＲ  ＳＤＲＡＭメモリ・コントローラ・エレメント（モジュール）を含む。説明を簡単にするために、合計３つのメモリ・コントローラ１１０が図１に示されている。しかし、電子アセンブリ１００の他の実施形態では、異なる数のメモリ・コントローラ１１０（例えば１または複数のメモリ・コントローラ１１０）が使用されることを理解されたい。図１に示すように、メモリ・コントローラ１１０１ないし１１０Ｋのそれぞれは、データ・ソース１０６に結合され、連続的データ・フローを提供する。
【０００９】
動作の際に、電子デバイス１０２は、少なくとも１つのメモリ・バンク１０８を通して時間にわたり、電源１０４から得られる電流を効果的に分配するメモリ・コントローラ１１０１ないし１１０Ｋ（メモリ・アレイ１１２１ないし１１２Ｋ）のそれぞれについてのリフレッシュ・シーケンスを、制御する。電子デバイス１０２により制御されるリフレッシュ・シーケンスは、電源１０４に対する瞬間電流需要を低減する。電源１０４は、電子デバイス１０２を動作させるのに必要な電気的エネルギーをデータ・ソース１０６および少なくとも１つのメモリ・バンク１０８へ供給する。電子デバイス１０２のデータ内容をリフレッシュされた（即ち、更新された）状態で保つために、データ・ソース１０６は、メモリ・バンク１０８へリフレッシュ信号を周期的に発行する。リフレッシュ信号は、メモリ・アレイ１１２１ないし１１２Ｋの各メモリ・セル内のデータを効果的に再書込みさせる（即ち、復元させる）。メモリ・アレイ１１２１ないし１１２Ｋ内の各メモリ・セルのリフレッシュは、各メモリ・アレイ１１２内の電荷（即ち、データ）を維持する。
【００１０】
図１の例示的実施形態では、メモリ・コントローラ１１０１は、少なくとも１つのデータ・ソース１０６からリフレッシュ信号を受け取る。メモリ・コントローラ１１０１は、リフレッシュ信号で、残りのメモリ・コントローラ１１０（メモリ・アレイ１１２）の各メモリ・リフレッシュを順序付ける。一実装では、リフレッシュ信号がメモリ・コントローラ１１０１へ伝播する前に、メモリ・コントローラ１１０１内のプログラム可能な遅延値が計算される（以下で論じる）。プログラム可能な遅延値（プログラマブル遅延値）は、電子デバイス１０２の幾つかのメモリ・バンク１０８に基づいて調節可能である。更に、図１のこの実装でのプログラマブル遅延値の計算を式１に関して以下で例示する。
【００１１】
式１
（プログラマブル遅延値）＝（メモリ・コントローラ・リフレッシュ・レート）／（メモリ・バンクの数）
【００１２】
上記の式１で示されるように、プログラマブル遅延値は、メモリ・コントローラ１１０１ないし１１０Ｋのそれぞれについての規定のリフレッシュ・レートに更に依存する。一実装では、規定のリフレッシュ・レートは６４ｍｓである。代替のリフレッシュ・レートも可能である。式１を更に例示する電子アセンブリ１００の少なくとも１つの代替の実装を、図３に関連して以下で詳細に考察する。
【００１３】
プログラマブル遅延値に等しい時間期間の後、リフレッシュ・シーケンスは、各メモリ・コントローラ１１０がリフレッシュされるまでメモリ・コントローラ１１０２で継続される。少なくとも１つのメモリ・バンク１０８内のメモリ・コントローラ１１０に対する類似の後続のリフレッシュは、各メモリ・リフレッシュ中の電源１０４からの瞬間電力需要を許容できるレベルに低減するように、適合される。一実装では、それぞれの新しいリフレッシュ・シーケンスが生じる前に、電子デバイス１０３は、プログラマブル遅延値が変更されたかどうかを判定する。メモリ・コントローラ１１０の後続のリフレッシュを順序付けることにより、メモリ・バンク１０８全体を通してリフレッシュ信号が伝播しているときの同時リフレッシュを避ける。メモリ・コントローラ１１０を上記で考察したように順序付けることにより、電源１０４は、電子デバイス１０２が公称電流レベルで動作するのに有効な量の電気エネルギーを分配する。
【００１４】
図２は、図１の電子アセンブリ１００のメモリをリフレッシュする方法２００を示す流れ図である。例示的実施形態では、ブロック２０２で、少なくとも１つのデータ・ソース１０６がリフレッシュ信号を周期的に発行した後に、方法２００は、ブロック２０４で、第１（次の）メモリ・エレメント（例えば、メモリ・コントローラ１１０１）のリフレッシュを順に開始する。方法２００の主な機能は、少なくとも１つのメモリ・バンク１０８内の１または複数のメモリ・コントローラ１１０に対する後続のリフレッシュを順序付けることである。方法２００は、各メモリ・リフレッシュ中の電子デバイス１０２に対する瞬間電力需要（具体的には、電源１０４に対する需要）を許容できるレベルに低減する。
【００１５】
一実装では、方法２００は、プログラマブル遅延値（ブロック２０６）が電子デバイス１０２で変更されたかどうかを判定するためのオプションのチェックを提供する（ブロック２０８）。プログラマブル遅延値が、前のリフレッシュ・シーケンスが実施されたときのものと異なる場合、ブロック２１０で、プログラマブル遅延値がメモリ・コントローラ１１０に関して調節される。プログラマブル遅延値が、電子デバイス１０２の格納値と等しい場合（または遅延値が固定値である場合）、方法２００はブロック２１２へ進む。ブロック２１２では、方法２００は、プログラマブル遅延値に等しい時間期間が経過したかどうかを判定する。その時間期間が経過すると、現リフレッシュ・サイクル中にメモリ・コントローラ１１０のすべてがリフレッシュされたかどうかを判定するためにチェックが行われる（ブロック２１４）。メモリ・コントローラ１１０のすべてがリフレッシュされていない場合、ブロック２１６で、リフレッシュ信号が次のメモリ・エレメント（例えばメモリ・コントローラ１１０２）へ送られる。
【００１６】
上述のように、図１および２は、それぞれ電子アセンブリ１００、電子デバイス１０２、および少なくとも１つの関連する方法２００の一実施形態を示す。他の実施形態は他の方式で実装されることを理解されたい。実際、図１および２に示される電子デバイス１０２は、多種多様の応用例に適用可能である。例えば、図３は、電子デバイス１０２の代替実施形態である電子デバイス３００のブロック図である。図３に示される電子デバイス３００の実施形態は、少なくとも３つのメモリ・バンク３０６を含む。３つのメモリ・バンク３０６は、図３でそれぞれメモリ・バンク３０６１、３０６２、および３０６Ｎとして個々に参照符号が付けられている。電子デバイス３００は、単一の電子デバイス３０２内に任意の適切な数のメモリ・バンク３０６（例えば、少なくとも１つのメモリ・バンク）を収容できることが理解される。
【００１７】
図３に示される実施形態では、電子デバイス３００は、デバイス・マネージャ３０２および少なくとも１つのデータ・ソース３０４を更に備える。デバイス・マネージャ３０２は、少なくとも１つのデータ・ソース３０４および各メモリ・バンク３０６のコンフィギュレーションおよび制御の責任を担う。デバイス・マネージャ３０２は更に、少なくとも１つのデータ・ソース３０４からメモリ・バンク３０６１ないし３０６Ｎのそれぞれを通してのデータ・フローの管理の責任を担う。少なくとも１つのデータ・ソース３０４は、メモリ・バンク３０６１ないし３０６Ｎのそれぞれについて１または複数のデータ・ソースを維持する。少なくとも１つのデータ・ソース３０４は、それぞれの入力セレクタ３０８１ないし３０８Ｎによってメモリ・バンク３０６１ないし３０６Ｎのそれぞれに結合される。３つの入力セレクタ３０８は、図３では、それぞれ入力セレクタ３０８１（メモリ・バンク１）、３０８２（メモリ・バンク２）、および３０８Ｎ（メモリ・バンクＮ）として個々に参照符号が付けられている。メモリ・バンク３０６１ないし３０６Ｎのそれぞれの間でのデータ・フローを完成させるために、少なくとも１つのデータ・ソース３０４が、それぞれの出力セレクタ３１０１ないし３１０Ｎに更に結合される。３つの出力セレクタ３１０は、図３では、それぞれ出力セレクタ３１０１（メモリ・バンク１）、３１０２（メモリ・バンク２）、および３１０Ｎ（メモリ・バンクＮ）として個々に参照符号が付けられている。
【００１８】
図３に示される電子デバイス３０２の実施形態は、入力セレクタ３０８と出力セレクタ３１０との間に、マスタ・メモリ・モジュール３１２およびスレーブ・メモリ・モジュール３１４の少なくとも１つのメモリ・モジュールをそれぞれに含む少なくとも２つの行を含む。一実装では、図３に示される各メモリ・モジュールは、図１に関して上記で説明されたメモリ・コントローラとアレイの組合せ（例えば、メモリ・コントローラ１１０１およびメモリ・アレイ１１２１）と同じである。マスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれは、入力セレクタ３０８１ないし３０８Ｎのうちの１つからの少なくとも２つの入力信号に応答する。例えば、メモリ・バンク３０６１内で、メモリ・モジュールは、図３では、それぞれマスタ・メモリ・モジュール３１２１−１ないし３１２１−Ｍおよびスレーブ・メモリ・モジュール３１４１−１ないし３１４１−Ｍとして個々に参照符号が付けられている。メモリ・バンク３０６２に関して、メモリ・モジュールは、図３では、それぞれマスタ・メモリ・モジュール３１２２−１ないし３１２２−Ｍおよびスレーブ・メモリ・モジュール３１４２−１ないし３１４２−Ｍとして個々に参照符号が付けられている。メモリ・バンク３０６Ｎに関して、メモリ・モジュールは、図３では、それぞれマスタ・メモリ・モジュール３１２Ｎ−１ないし３１２Ｎ−Ｍおよびスレーブ・メモリ・モジュール３１４Ｎ−１ないし３１４Ｎ−Ｍとして個々に参照符号が付けられている。メモリ・バンク３０６１ないし３０６Ｎのそれぞれは、単一の電子デバイス３０２内に任意の適切な数のマスタ・メモリ・モジュール３１２およびスレーブ・メモリ・モジュール３１４（例えば、少なくとも１つの行のマスタ・メモリ・モジュールと、少なくとも１つの行のスレーブ・メモリ・モジュール）を収容できることが理解できる。
【００１９】
図３に示されるように、マスタ・メモリ・モジュール３１２とスレーブ・メモリ・モジュール３１４との組のそれぞれが、入力セレクタ３０８１ないし３０８Ｎと出力セレクタ３１０１ないし３１０Ｎそれぞれの間に結合される。更に、マスタ（スレーブ）・メモリ・モジュール３１２（３１４）の各組は、１または複数の再コンフィギュレーション可能なメモリ・エレメントを備える。一実装では、１または複数の再コンフィギュレーション可能メモリ・エレメントのそれぞれの中のマスタ（スレーブ）・メモリ・モジュール３１２（３１４）の現ステータスは、相互交換可能である（即ち、デバイス・マネージャ３０２は、マスタ・メモリ・モジュール３１２の何れかをスレーブ・メモリ・モジュール３１４としてコンフィギュレーションすることができ、また、スレーブ・メモリ・モジュール３１４の何れかをマスタ・メモリ・モジュール３１２としてコンフィギュレーションすることができる）。
【００２０】
動作の際に、デバイス・マネージャ３０２は、少なくとも１つのデータ・ソース３０４に、メモリ・バンク３０６１ないし３０６Ｎのそれぞれの周期的リフレッシュのそれぞれについてのデータ・フロー・コンフィギュレーションを提供する。図３の例示的実施形態では、デバイス・マネージャ３０２は更に、入力セレクタ３０８および出力セレクタ３１０に指令して、リフレッシュ信号がデータ・ソース３０４へ戻る前に、マスタ（スレーブ）・メモリ・モジュール３１２（３１４）の何れかを経由してリフレッシュ信号を送るようにする。電子デバイス１０２と同様に、デバイス・マネージャ３０２は、少なくとも１つのデータ・ソース３０４を用いて、マスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれを通してのリフレッシュ信号を順序付ける。リフレッシュ信号がマスタ（スレーブ）・メモリ・モジュール３１２（３１４）へ伝播する前に、マスタ（スレーブ）・メモリ・モジュール３１２（３１４）内のプログラマブル遅延値がデバイス・マネージャ３０４によって検討される。上記の図１で略述された実装と同様に、プログラマブル遅延値は、電子デバイス３００内のメモリ・バンク３０６の数と、マスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれについての規定のリフレッシュ速度とに基づく。一実装では、プログラマブル遅延値に基づいて、それぞれの入力セレクタ３０８はリフレッシュ信号を各マスタ・メモリ・モジュール３１２（例えば、マスタ・メモリ・モジュール３１２１−１）および各スレーブ・メモリ・モジュール３１４（例えば、マスタ・メモリ・モジュール３１４１−１）に対して発行する。プログラマブル遅延値に等しい時間期間が生じると、リフレッシュ・シーケンスは、メモリ・バンク３０６１ないし３０６Ｎのそれぞれがリフレッシュされるまで、残りのマスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれで継続される。同じ実装において、各マスタ・メモリ・モジュール３１２は、リフレッシュ信号を、次のマスタ（スレーブ）・メモリ・モジュール３１２（３１４）の組へ伝播する。例えば、マスタ・メモリ・モジュール３１２１−１が、プログラマブル遅延値で規定される順序で、リフレッシュ信号を、まずマスタ・メモリ・モジュール３１２１−２へ伝播し、次いでスレーブ・メモリ・モジュール３１４１−２へ伝播する。図３の例示的実施形態では、スレーブ・メモリ・モジュール３１４はリフレッシュ信号を伝播しない。同じ実装または代替の実装では、１または複数の再コンフィギュレーション可能なメモリ・エレメントのそれぞれは、電子デバイス３００に関する１または複数のデータ・フロー・コンフィギュレーション・オプションを提供する（例えば、マスタ・メモリ・モジュール３１２２−１が動作しない場合、メモリ・バンク３０６２内でリフレッシュ信号の伝播を続行するために、対応するスレーブ・メモリ・モジュール３１４２−１がマスタとしてコンフィギュレーションされる）。
【００２１】
電子デバイス３００は、メモリ・バンク３０６１ないし３０６Ｎのそれぞれの中のマスタ・メモリ・モジュール３１２（スレーブ・メモリ・モジュール３１４）に対する後続のリフレッシュを順序付けて、各メモリ・リフレッシュ中の電子デバイス３００内の瞬間電流レベルを低減する。新しいメモリ・リフレッシュ・シーケンスのそれぞれが開始する前に、電子デバイス３００は、プログラマブル遅延値が変更されたかどうかを判定する。マスタ・メモリ・モジュール３１２（スレーブ・メモリ・モジュール３１４）の後続のリフレッシュを順序付けることにより、メモリ・バンク３０６１ないし３０６Ｎのそれぞれを通してリフレッシュ信号を伝播しているときの同時リフレッシュが避けられる。異なる時間期間にマスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれをリフレッシュすることにより、電子デバイス３００は公称（最大）動作電流レベルを超えない。
【００２２】
図４は、図３の電子デバイス３００内の複数のメモリ・エレメントに関するリフレッシュ・シーケンスを制御する方法４００を示す流れ図である。例示的実施形態では、ブロック４０２で、メモリ・バンク３０６１ないし３０６３のうちの１つがリフレッシュのために選択される。選択されたメモリ・バンク３０６に対して、少なくとも１つのデータ・ソース３０４がリフレッシュ信号を周期的に発行すると（ブロック４０４）、方法４００は、ブロック４０６で、第１（次の）マスタ（スレーブ）・メモリ・モジュール３１２（３１４）（例えばマスタ・メモリ・モジュール３１２１−１）のリフレッシュを順に開始する。方法４００の主な機能は、メモリ・バンク３０６１ないし３０６Ｎのそれぞれの中の１または複数のマスタ（スレーブ）・メモリ・モジュール３１２（３１４）のそれぞれについてメモリ・リフレッシュを連続的に順序付けることである。図２の方法２００と同様に、この順序付けは、周期的メモリ・リフレッシュ中の電子デバイス３００に対する瞬間電力需要を低減する。
【００２３】
ブロック４０８では、最近リフレッシュされたメモリ・モジュールがマスタ・メモリ・モジュールであるかスレーブ・メモリ・モジュールであるかを判定するためにチェックが行われる。リフレッシュすべきメモリ・モジュールがマスタである場合、信号遅延値と等しい時間が経過したかどうかを判定するためにチェックが行われる（ブロック４１０）。リフレッシュすべきメモリ・モジュールがスレーブである場合、方法４００はブロック４１４に進む。信号遅延値と等しい時間期間が経過すると、ブロック４１２で、リフレッシュ信号が、隣接するスレーブ・メモリ・モジュール３１４（例えば、スレーブ・メモリ・モジュール３１４１−２）へ渡される。ブロック４１４で、信号遅延値と等しい更なる時間期間が経過すると、ブロック４１６で、現在のリフレッシュサイクルの間に現在のメモリ・バンク３０６のマスタ（スレーブ）・メモリ・モジュール３１２（３１４）のすべてがリフレッシュされたかどうかが判定される。マスタ（スレーブ）・メモリ・モジュール３１２（３１４）のすべてがリフレッシュされていない場合、方法４００はブロック４０６へ戻る。現在のメモリ・バンク３０６のマスタ（スレーブ）・メモリ・モジュール３１２（３１４）のすべてがリフレッシュされた場合、方法４００はブロック４０２へ戻り、次のメモリ・バンク３０６を選択する。
【００２４】
この説明は例示の目的で提示されたものであり、網羅的なものではなく、開示された形態（１または複数）に限定することを意図していない。特許請求の範囲に記載されているように、上述の実施形態の範囲内に包含される変形形態および変更形態が考慮され得る。
【図面の簡単な説明】
【００２５】
【図１】図１は、電子アセンブリの一実施形態のブロック図である。
【図２】図２は、図１の電子アセンブリのメモリをリフレッシュする方法の一実施形態を示す流れ図である。
【図３】図３は、図１の電子アセンブリ内の電子デバイスの代替的な実施形態のブロック図である。
【図４】図４は、図３の電子デバイス内の複数のメモリ・エレメントに関するリフレッシュ・シーケンスを制御する方法の一実施形態を示す流れ図である。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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