(57)【要約】【課題】例えば全体の製造コストを低減できる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置２００は、半導体基板１１０と、ポリシリコン層３０と、サイドスペーサ４０と、第１シリサイド層２６２と、第２シリサイド層２６３と、金属膜２６１とを備える。半導体基板１１０は、拡散層１４を有する。ポリシリコン層３０は、半導体基板１１０の上において、拡散層１４の付近に形成されている。サイドスペーサ４０は、半導体基板１１０の上において、拡散層１４とポリシリコン層３０との間に形成されている。第１シリサイド層２６２は、拡散層１４の上に自己整合的に形成されている。第２シリサイド層２６３は、ポリシリコン層３０の上に自己整合的に形成されている。金属膜２６１は、第１シリサイド層２６２と第２シリサイド層２６３とを接続するように連続して延びている。【選択図】図１
2008010679.tif 000002
【特許請求の範囲】
【請求項１】
拡散層と、
ポリシリコン層と、
前記拡散層と前記ポリシリコン層との間に形成された絶縁体と、
前記拡散層の上に自己整合的に形成された第１シリサイド層と、
前記ポリシリコン層の上に自己整合的に形成された第２シリサイド層と、
前記第１シリサイド層と前記第２シリサイド層とを接続するように連続して延びた金属膜と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記金属膜は、前記第１シリサイド層及び前記第２シリサイド層を介して、前記拡散層と前記ポリシリコン層とを電気的に接続する
ことを特徴とする請求項1に記載の半導体装置。
【請求項３】
前記金属膜は、前記第１シリサイド層及び前記第２シリサイド層が形成された際にシリサイド化されなかった金属層の一部である
ことを特徴とする請求項1又は２に記載の半導体装置。
【請求項４】
前記拡散層は、フローティングディフュージョンを含み、
前記ポリシリコン層は、トランジスタのゲート電極を含み、
前記絶縁体は、素子分離膜と前記ゲート電極のサイドスペーサとの少なくとも一方を含む
ことを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
拡散層と、ポリシリコン層と、前記拡散層と前記ポリシリコン層との間に形成された絶縁体とを含む半導体装置の製造方法であって、
前記拡散層、前記ポリシリコン層及び前記絶縁体の上に金属膜を形成する金属膜形成工程と、
前記金属膜のうち前記拡散層に接する領域を前記金属膜の全体厚の一部だけシリサイド化して第１シリサイド層を形成し、前記金属膜のうち前記ポリシリコン層に接する領域を前記金属膜の全体厚の一部だけシリサイド化して第２シリサイド層を形成するシリサイド化工程と、
前記シリサイド化工程でシリサイド化されなかった金属膜をエッチングして、前記第１シリサイド層と前記第２シリサイド層とを接続する金属膜のパターンを形成するエッチング工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１シリサイド層及び前記第２シリサイド層を低抵抗化する低抵抗化工程をさらに備えたことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記エッチング工程は、
前記第１シリサイド層から前記第２シリサイド層へ連続して延びるようにエッチングマスクが形成されるマスク形成工程と、
燐酸−過酸化水素水系の溶液を用いて、前記シリサイド化工程でシリサイド化されなかった金属膜において前記エッチングマスクから露出した部分のウェットエッチングを行うウェットエッチ工程と、
を含む
ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
前記エッチング工程は、
前記第１シリサイド層から前記第２シリサイド層へ連続して延びるようにエッチングマスクが形成されるマスク形成工程と、
前記シリサイド化工程でシリサイド化されなかった金属膜において前記エッチングマスクから露出した部分のドライエッチングを行うドライエッチ工程と、
を含む
ことを特徴とする請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、トランジスタなどにおいて、拡散層とポリシリコン電極との間にサイドスペーサなどの絶縁体が形成されることがある。拡散層とポリシリコン電極とを接続したい場合、拡散層とポリシリコン電極との上にコンタクトを接続し、その２つのコンタクトを例えばアルミなどで形成されたさらに上層の配線層を介して接続することがある。
【０００３】
それに対して、例えばアルミなどで形成された配線層を介さずに、ポリシリコン電極と拡散層とを接続する技術が提案されている。例えば、ポリシリコン電極と拡散層との間に不純物が埋め込まれた領域を形成する埋め込みコンタクト（ダイレクトコンタクト）を使う技術がある（例えば、特許文献１参照）。あるいは、例えば、ポリシリコン電極と拡散層とに共通する１つのコンタクトを接続するシェアードコンタクトを使う技術がある（例えば、特許文献２参照）。
【特許文献１】特開平０５−３４３４２２号公報
【特許文献２】特開２００３−０２３１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
発明者が見出した本発明の課題について、図８及び図９を用いて説明する。図８は、埋め込みコンタクトが使われた半導体装置の構造の一例を示す断面図である。図９は、シェアードコンタクトが使われた半導体装置の構造の一例を示す断面図である。
【０００５】
まず、埋め込みコンタクトが使われた半導体装置における課題を説明する。
【０００６】
図８に示す半導体装置１は、主として、半導体基板１０、素子分離膜３、ポリシリコン層３０、サイドスペーサ４０及び層間絶縁膜８を備える。
【０００７】
半導体基板１０は、主として、半導体基体１１、ウェル１２、埋め込みコンタクト１３及び拡散層１４を含む。半導体基体１１には、Ｐ型又はＮ型の不純物が低濃度で拡散されている。ウェル１２は、半導体基体１１の上に形成されている。ウェル１２には、半導体基体１１と反対導電型（Ｎ型又はＰ型）の不純物が低濃度で拡散されている。なお、図示しないが、ポリシリコン層３０と半導体基板１０との間には、絶縁膜（例えば、ゲート酸化膜）が形成されている領域（後述の活性領域における領域）もある。図８では、そのような絶縁膜が部分的にエッチングされた領域が示されているものとする。
【０００８】
埋め込みコンタクト１３は、絶縁膜が部分的にエッチングされた領域において、半導体基板１０の表面近傍においてポリシリコン層３０と接する部分に形成されている。この埋め込みコンタクト１３は、ポリシリコン層３０にドーピングされた不純物の一部が半導体基板１０へ拡散することにより形成されたものである。拡散層１４は、半導体基板１０へイオン注入が行われることにより形成されたものである。
【０００９】
素子分離膜３は、半導体基板１０の上に形成されている。素子分離膜３は、半導体基板１０の表面を活性領域と非活性領域とに分離する絶縁性の膜である。素子分離膜３は、例えば酸化膜である。
【００１０】
ポリシリコン層３０は、半導体基板１０の上において拡散層１４の付近に形成されている。ポリシリコン層３０は、ポリシリコンに不純物がドーピングされた層である。
【００１１】
サイドスペーサ４０は、半導体基板１０の上において拡散層１４とポリシリコン層３０との間に形成されている。サイドスペーサ４０は、例えば酸化膜である。
【００１２】
層間絶縁膜８は、半導体基板１０、素子分離膜３、ポリシリコン層３０及びサイドスペーサ４０の上に形成されている。層間絶縁膜８は、さらに上層となる配線層と、半導体基板１０及びポリシリコン層３０とを絶縁している。
【００１３】
ここで、埋め込みコンタクト１３は、拡散層１４とポリシリコン層３０とに接しており、拡散層１４とポリシリコン層３０とを電気的に接続している。この埋め込みコンタクト１３は、ポリシリコン層３０にドーピングされた不純物の一部が半導体基板１０へ拡散することにより形成されたものである。これにより、埋め込みコンタクト１３、拡散層１４及びポリシリコン層３０は、導電タイプが同一（Ｎ型又はＰ型）に制約される傾向にある。このため、設計の自由度が低減するおそれがある。
【００１４】
また、埋め込みコンタクト１３は、絶縁膜が部分的にエッチングされた領域に形成されている。ここで、ポリシリコン層３０が形成される前に絶縁膜をパターニング、エッチングすると、絶縁膜の信頼性を著しく低下させるおそれがある。一方、絶縁膜形成直後にポリシリコン層３０の１層目を形成してから絶縁膜をパターニング、エッチングした後、ポリシリコン層３０の２層目を形成する方法もある。この方法によれば、ポリシリコン層３０の１層目と２層目との界面に自然酸化膜ができてしまうことがある。これにより、素子分離膜３の段差部分や、図示しないＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）の段差部分に、ポリシリコン層３０のエッチング残渣が発生しやすい。そこで、ポリシリコン層３０のオーバーエッチング量を増やす必要がある。しかし、オーバーエッチング量を増やしすぎると、ポリシリコン層３０の幅（例えば、ゲート長）が縮小するおそれがあり、絶縁膜（例えば、ゲート酸化膜）が消失するおそれがある。このように、オーバーエッチング量が制約されることがあり、工程の自由度が低減するおそれがある。
【００１５】
次に、シェアードコンタクトが使われた半導体装置における課題を説明する。
【００１６】
図９に示す半導体装置１００は、主として、半導体基板１１０、素子分離膜３、ポリシリコン層３０、絶縁膜１０４、サイドスペーサ４０、層間絶縁膜１０８、シェアードコンタクト１５０及び層間絶縁膜１０７を備える。
【００１７】
半導体基板１１０は、埋め込みコンタクト１３を含まず、ＬＤＤ領域１１５をさらに含む点で上述の半導体基板１０と異なる。ＬＤＤ領域１１５は、半導体基板１１０の表面近傍においてサイドスペーサ４０と接する部分に形成されている。
【００１８】
素子分離膜３、ポリシリコン層３０、サイドスペーサ４０は、それぞれ、上述の素子分離膜３、ポリシリコン層３０、サイドスペーサ４０と同様である。
【００１９】
絶縁膜１０４は、半導体基板１１０とポリシリコン層３０との間の形成されている。絶縁膜１０４は、半導体基板１１０とポリシリコン層３０とを絶縁している。絶縁膜１０４は、例えば、ゲート酸化膜である。
【００２０】
層間絶縁膜１０８では、サイドスペーサ４０及びその周辺に接していた部分が上下に貫通するように開口されている点で、上述の層間絶縁膜８と異なる。
【００２１】
シェアードコンタクト１５０は、サイドスペーサ４０とその周辺のポリシリコン層３０及び拡散層１４との上に形成されている。このシェアードコンタクト１５０は、層間絶縁膜１０８において開口された部分に導電性の物質が埋められることにより形成されたものである。シェアードコンタクト１５０は、例えばバリアメタル及びタングステンプラグである。あるいは、シェアードコンタクト１５０は、例えば、ポリシリコン、アモルファスシリコン及び選択エピタキシャル成長したシリコンなどに、不純物をドーピングしたものである。
【００２２】
層間絶縁膜１０７は、層間絶縁膜１０８とシェアードコンタクト１５０との上に形成されている。
【００２３】
ここで、シェアードコンタクト１５０は、拡散層１４とポリシリコン層３０とに接しており、拡散層１４とポリシリコン層３０とを電気的に接続している。このシェアードコンタクト１５０は、例えば、ポリシリコン、アモルファスシリコン及び選択エピタキシャル成長したシリコンなどに、不純物をドーピングしたものである。これにより、シェアードコンタクト１５０、拡散層１４及びポリシリコン層３０は、導電タイプが同一（Ｎ型又はＰ型）に制約される傾向にある。このため、設計の自由度が低減するおそれがある。
【００２４】
また、シェアードコンタクト１５０は、拡散層１４とポリシリコン層３０とに接しており、拡散層１４とポリシリコン層３０とを電気的に接続している。このシェアードコンタクト１５０は、層間絶縁膜１０８において開口された部分に導電性の物質が埋められることにより形成されたものである。これにより、シェアードコンタクト１５０と、拡散層１４及びポリシリコン層３０との位置合わせのマージンが制約されることがある。このため、工程の自由度が低減するおそれがある。
【００２５】
本発明の目的は、例えば設計の自由度及び工程の自由度を確保することができる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
本発明に係る半導体装置は、拡散層と、ポリシリコン層と、絶縁体と、第１シリサイド層と、第２シリサイド層と、金属膜とを備えたことを特徴とする。絶縁体は、拡散層とポリシリコン層との間に形成されている。第１シリサイド層は、拡散層の上に自己整合的に形成されている。第２シリサイド層は、ポリシリコン層の上に自己整合的に形成されている。金属膜は、第１シリサイド層と第２シリサイド層とを接続するように連続して延びている。
【００２７】
本発明に係る半導体装置の製造方法は、拡散層とポリシリコン層と絶縁体とを含む半導体装置の製造方法であって、金属膜形成工程と、シリサイド化工程と、エッチング工程とを備えたことを特徴とする。絶縁体は、拡散層とポリシリコン層との間に形成されている。金属膜形成工程では、拡散層、ポリシリコン層及び絶縁体の上に金属膜を形成する。シリサイド化工程では、金属膜のうち拡散層に接する領域を金属膜の全体厚の一部だけシリサイド化して第１シリサイド層を形成する。シリサイド化工程では、金属膜のうちポリシリコン層に接する領域を金属膜の全体厚の一部だけシリサイド化して第２シリサイド層を形成する。エッチング工程では、シリサイド化工程でシリサイド化されなかった金属膜をエッチングして、第１シリサイド層と第２シリサイド層とを接続する金属膜のパターンを形成する。
【発明の効果】
【００２８】
本発明に係る半導体装置では、例えば設計の自由度及び工程の自由度を確保することができる。
【００２９】
本発明に係る半導体装置の製造方法では、例えば設計の自由度及び工程の自由度を確保することができる。
【発明を実施するための最良の形態】
【００３０】
本発明の好適な第１実施形態に係る半導体装置について、図１を参照して説明する。図１は、本発明の好適な第１実施形態に係る半導体装置の構造を示す断面図である。
【００３１】
半導体装置２００は、主として、半導体基板１１０、素子分離膜３、ポリシリコン層３０、絶縁膜１０４、サイドスペーサ４０、層間絶縁膜８、金属膜２６１、第１シリサイド層２６２及び第２シリサイド層２６３を備える。
【００３２】
半導体基板１１０は、主として、半導体基体１１、ウェル１２、ＬＤＤ領域１１５及び拡散層１４を含む。半導体基体１１には、Ｐ型又はＮ型の不純物が低濃度で拡散されている。ウェル１２は、半導体基体１１の上に形成されている。ウェル１２には、半導体基体１１と反対導電型（Ｎ型又はＰ型）の不純物が低濃度で拡散されている。ＬＤＤ領域１１５は、半導体基板１１０の表面近傍においてサイドスペーサ４０と接する部分に形成されている。ＬＤＤ領域１１５には、ウェル１２と反対導電型（Ｐ型又はＮ型）の不純物が低濃度で拡散されている。拡散層１４は、半導体基板１１０へイオン注入が行われることにより形成されたものである。拡散層１４は、例えば、ＣＭＯＳセンサにおけるフローティングディフュージョンである。拡散層１４には、ウェル１２と反対導電型（Ｐ型又はＮ型）の不純物が低濃度で拡散されている。
【００３３】
素子分離膜３は、半導体基板１１０の上に形成されている。素子分離膜３は、半導体基板１１０の表面を活性領域と非活性領域とに分離する絶縁性の膜である。素子分離膜３は、例えば酸化膜である。
【００３４】
ポリシリコン層３０は、半導体基板１１０の上において拡散層１４の付近に形成されている。ポリシリコン層３０は、ポリシリコンに不純物がドーピングされた層である。ポリシリコン層３０は、例えば、ＣＭＯＳセンサにおけるソースフォロワトランジスタ（増幅トランジスタ）のゲート電極である。
【００３５】
絶縁膜１０４は、半導体基板１１０とポリシリコン層３０との間の形成されている。絶縁膜１０４は、半導体基板１１０とポリシリコン層３０とを絶縁している。絶縁膜１０４は、例えば、ＣＭＯＳセンサにおけるソースフォロワトランジスタ（増幅トランジスタ）のゲート酸化膜である。
【００３６】
サイドスペーサ４０は、半導体基板１１０の上において拡散層１４とポリシリコン層３０との間に形成されている。サイドスペーサ４０は、例えば酸化膜である。
【００３７】
第１シリサイド層２６２は、拡散層１４の上に自己整合的に形成されている。第１シリサイド層２６２は、例えば、サリサイドプロセスにより形成されたものである。
【００３８】
第２シリサイド層２６３は、ポリシリコン層３０の上に自己整合的に形成されている。第２シリサイド層２６３は、例えば、サリサイドプロセスにより形成されたものである。
【００３９】
金属膜２６１は、第１シリサイド層２６２と第２シリサイド層２６３とを接続するように連続して延びている。金属膜２６１は、第１シリサイド層２６２の一部を覆っている。金属膜２６１は、第２シリサイド層２６３の一部を覆っている。金属膜２６１は、例えば、サリサイドプロセスにより第１シリサイド層２６２及び第２シリサイド層２６３が形成された際にシリサイド化されなかった金属層の全体厚の一部である。
【００４０】
なお、金属膜２６１は、第２シリサイド層２６３の全部を覆うように形成されていても良い。
【００４１】
層間絶縁膜８は、半導体基板１１０、素子分離膜３、ポリシリコン層３０、サイドスペーサ４０、金属膜２６１、第１シリサイド層２６２及び第２シリサイド層２６３の上に形成されている。層間絶縁膜８は、さらに上層となる配線層と、半導体基板１１０、ポリシリコン層３０、金属膜２６１、第１シリサイド層２６２及び第２シリサイド層２６３とを絶縁している。
【００４２】
ここで、金属膜２６１は、第１シリサイド層２６２及び第２シリサイド層２６３に接している。金属膜２６１は、第１シリサイド層２６２及び第２シリサイド層２６３を介して、拡散層１４とポリシリコン層３０とを電気的に接続する。これにより、拡散層１４とポリシリコン層３０との導電タイプを同一（Ｎ型又はＰ型）にする必要性を低減できるので、設計の自由度を確保できる。また、半導体基板１１０を介さずに拡散層１４とポリシリコン層３０とを接続することができるので、半導体基板１１０側の構造の自由度を向上でき、設計の自由度をさらに確保できる。
【００４３】
さらに、半導体基板１１０を介さずに拡散層１４とポリシリコン層３０とを接続することができるので、絶縁膜１０４をパターニング、エッチングする必要がない。これにより、絶縁膜１０４の信頼性を低減することがなく、ポリシリコン層３０のオーバーエッチング量が制約されることもなく、位置合わせのマージンも制約されない。このため、工程の自由度が確保されている。
【００４４】
これらにより、例えば設計の自由度及び工程の自由度を確保することができる。
【００４５】
次に、半導体装置の製造方法について、図１〜図５を参照して説明する。図２〜図５は、半導体装置の製造方法を示す工程断面図である。
【００４６】
まず、半導体基板１１０の上に、素子分離膜３、絶縁膜１０４、ポリシリコン層３０及びサイドスペーサ４０が形成される。また、半導体基板１１０に、ウェル１２、ＬＤＤ領域１１５及び拡散層１４が形成される。
【００４７】
次に、金属膜形成工程において、図２に示すように、半導体基板１１０、素子分離膜３、絶縁膜１０４、ポリシリコン層３０及びサイドスペーサ４０の上に、全面に渡って金属膜２６１ａが形成される。金属膜２６１ａは、例えば、ＣＶＤ法などにより形成されたＴｉＮ／Ｃｏ積層膜である。例えば、ＴｉＮ／Ｃｏ積層膜の膜厚は、それぞれ１０ｎｍ／７ｎｍである。
【００４８】
シリサイド化工程において、図３に示すように、第１シリサイド層２６２ａ及び第２シリサイド層２６３ａが形成される。例えば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）法により、５００℃で１００秒間のアニールが行われる。これにより、例えば、ポリシリコン層３０と金属膜２６１ａ（例えば、ＴｉＮ／Ｃｏ積層膜）のＣｏ層とが、
Ｓｉ  ＋  Ｃｏ  →  ＣｏＳｉ                                        （１）
の反応を起こす。これにより、モノシリサイド（ＣｏＳｉ）の層として、第１シリサイド層２６２ａ及び第２シリサイド層２６３ａが形成される。すなわち、金属膜２６１ａのうち拡散層１４に接する領域が金属膜２６１ａの全体厚の一部だけシリサイド化されて、第１シリサイド層２６２ａが形成される。金属膜２６１ａのうちポリシリコン層３０に接する領域が金属膜２６１ａの全体厚の一部だけシリサイド化されて第２シリサイド層２６３ａが形成される。
【００４９】
このとき、素子分離膜３及びサイドスペーサ４０の上では、シリサイド化が行われず、金属膜２６１ａが未反応のまま残存している。
【００５０】
エッチング工程において、図４に示すように、金属膜２６１ａの上に、フォトリソグラフィーによりフォトレジストＲ１のパターンが形成される。
【００５１】
ここで、通常、例えば、未反応の金属膜２６１ａ（例えば、ＴｉＮ／Ｃｏ積層膜）のエッチングには、硫酸−過酸化水素水（Ｈ２ＳＯ４）系溶液により、１２０℃でウェットエッチングする方法が用いられる。しかし、この条件では、フォトレジストＲ１のエッチング耐性が持たない。
【００５２】
それに対して、本発明では、未反応の金属膜２６１ａ（例えば、ＴｉＮ／Ｃｏ積層膜）のエッチングには、燐酸−過酸化水素水（Ｈ３ＰＯ４−Ｈ２Ｏ２）系溶液により、６０℃でウェットエッチングする方法が用いられる。これにより、フォトレジストＲ１のエッチング耐性を確保して、フォトレジストＲ１がエッチングマスクとして十分に機能するようになっている。
【００５３】
なお、ウェットエッチングは、本来、微細なパターンの形成に向かないことが多い。しかし、ＴｉＮ／Ｃｏと、Ｓｉ，ＳｉＯ２，ＣｏＳｉとで高いエッチング選択比を確保することができ、ＴｉＮ／Ｃｏの膜厚が例えば１７ｎｍと薄くなっている。これにより、ウェットエッチングを行っても、微細なパターンを形成することができる。
【００５４】
また、フォトレジストＲ１をエッチングマスクとして、ウェットエッチングの代わりにドライエッチングを行っても良い。この場合、ウェットエッチングに比べて異方性エッチングが可能であり、ＴｉＮ／Ｃｏと、Ｓｉ，ＳｉＯ２，ＣｏＳｉとのエッチング選択比はウェットエッチングに劣るが、同様に微細なパターンを形成することができる。
【００５５】
このようにして、金属膜２６１ａが選択的にエッチングされる。すなわち、シリサイド化工程でシリサイド化されなかった金属膜２６１ａにおいてエッチングマスク（フォトレジストＲ１）から露出した部分が選択的にエッチングされる。そして、図５に示すように、第１シリサイド層２６２ａと第２シリサイド層２６３ａとを接続するように金属膜２６１のパターンが形成される。その後、アッシング、有機剥離などにより、フォトレジストＲ１が除去される。
【００５６】
なお、第１シリサイド層２６２ａは、エッチング工程においてエッチングされないので、拡散層１４の上に自己整合的に形成される。第２シリサイド層２６３ａは、エッチング工程においてエッチングされないので、ポリシリコン層３０の上に自己整合的に形成される。このようにシリサイド層が自己整合的に形成されるプロセスを、サリサイドプロセスと呼ぶ。
【００５７】
低抵抗化工程において、図５に示すように、第１シリサイド層２６２及び第２シリサイド層２６３を低抵抗化する。例えば、ＲＴＡ法により、８００℃で６０秒間のアニールが行われる。これにより、例えば、第１シリサイド層２６２ａ及び第２シリサイド層２６３ａが、
Ｓｉ  ＋  ＣｏＳｉ  →  ＣｏＳｉ２                                  （２）
の反応を起こす。これにより、第１シリサイド層２６２ａ及び第２シリサイド層２６３ａが低抵抗化される。そして、ダイシリサイド（ＣｏＳｉ２）の層として、低抵抗化された第１シリサイド層２６２及び第２シリサイド層２６３が形成される。
【００５８】
次に、半導体基板１１０、素子分離膜３、ポリシリコン層３０、サイドスペーサ４０、金属膜２６１、第１シリサイド層２６２及び第２シリサイド層２６３の上に、層間絶縁膜８が形成される。これにより、図１に示すような構造が得られる。
【００５９】
このように、エッチング工程において、金属膜２６１のパターンは、第１シリサイド層２６２ａと第２シリサイド層２６３ａとを接続するように形成される。そして、金属膜２６１は、第１シリサイド層２６２及び第２シリサイド層２６３を介して、拡散層１４とポリシリコン層３０とを電気的に接続する。これにより、拡散層１４とポリシリコン層３０との導電タイプを同一（Ｎ型又はＰ型）にする必要性を低減できるので、設計の自由度を確保できる。また、半導体基板１１０を介さずに拡散層１４とポリシリコン層３０とを接続することができるので、半導体基板１１０側の構造の自由度を向上でき、設計の自由度をさらに確保できる。
【００６０】
さらに、半導体基板１１０を介さずに拡散層１４とポリシリコン層３０とを接続することができるので、絶縁膜１０４をパターニング、エッチングする工程が不要である。これにより、絶縁膜１０４の信頼性を低減することがなく、ポリシリコン層３０のオーバーエッチング量が制約されることもなく、位置合わせのマージンも制約されない。このため、工程の自由度が確保されている。
【００６１】
これらにより、例えば設計の自由度及び工程の自由度を確保することができる。
【００６２】
次に、本発明の好適な第２実施形態に係る半導体装置について、図６を参照して説明する。図６は、本発明の好適な第２実施形態に係る半導体装置の構造を示す断面図である。以下では、上記の第１実施形態と異なる部分を中心に説明し、同様の部分については説明を省略する。
【００６３】
半導体装置３００は、半導体基板１１０の代わりに半導体基板３１０を備え、素子分離膜３の代わりに素子分離膜３０３を備え、ポリシリコン層３０の代わりにポリシリコン層３３０を備える。半導体装置３００は、サイドスペーサ４０の代わりにサイドスペーサ３４０を備え、金属膜２６１の代わりに金属膜３６１を備え、第２シリサイド層２６３の代わりに第２シリサイド層３６３を備える。
【００６４】
半導体基板３１０は、ＬＤＤ領域１１５を含まない。なお、図示しないが、ポリシリコン層３３０と半導体基板３１０との間には、絶縁膜（例えば、ゲート酸化膜）が形成されている領域（活性領域における領域）もある。図６では、そのような絶縁膜が形成されていない領域が示されているものとする。
【００６５】
素子分離膜３０３は、ポリシリコン層３３０及びサイドスペーサ３４０の下を、拡散層１４の近傍まで延びている。ポリシリコン層３３０と拡散層１４との間には、素子分離膜３０３とサイドスペーサ３４０とが形成されている。
【００６６】
ポリシリコン層３３０は、半導体基板３１０及び素子分離膜３０３の上において拡散層１４の付近に形成されている。
【００６７】
サイドスペーサ３４０は、半導体基板３１０及び素子分離膜３０３の上において拡散層１４とポリシリコン層３３０との間に形成されている。
【００６８】
第２シリサイド層２６３は、ポリシリコン層３３０の上に自己整合的に形成されている。
【００６９】
金属膜３６１は、第１シリサイド層２６２と第２シリサイド層３６３とを接続するように連続して延びている。金属膜３６１は、例えば、サリサイドプロセスにより第１シリサイド層２６２及び第２シリサイド層３６３が形成された際にシリサイド化されなかった金属層の一部である。
【００７０】
このように、金属膜３６１は、第１シリサイド層２６２及び第２シリサイド層３６３に接している。金属膜３６１は、第１シリサイド層２６２及び第２シリサイド層３６３を介して、拡散層１４とポリシリコン層３３０とを電気的に接続する。これにより、拡散層１４とポリシリコン層３３０との導電タイプを同一（Ｎ型又はＰ型）にする必要性を低減できるので、設計の自由度を確保できる。また、半導体基板３１０を介さずに拡散層１４とポリシリコン層３３０とを接続することができるので、半導体基板３１０側の構造の自由度を向上でき、設計の自由度をさらに確保できる。
【００７１】
さらに、半導体基板３１０を介さずに拡散層１４とポリシリコン層３３０とを接続することができるので、図示しない絶縁膜をパターニング、エッチングする工程が不要である。これにより、絶縁膜の信頼性を低減することがなく、ポリシリコン層３３０のオーバーエッチング量が制約されることもなく、位置合わせのマージンも制約されない。このため、工程の自由度が確保されている。
【００７２】
これらにより、例えば設計の自由度及び工程の自由度を確保することができる。
【００７３】
次に、本発明の好適な第３実施形態に係る半導体装置について、図７を参照して説明する。図７は、本発明の好適な第３実施形態に係る半導体装置の構造を示す断面図である。以下では、上記の第１実施形態及び第２実施形態と異なる部分を中心に説明し、同様の部分については説明を省略する。
【００７４】
半導体装置４００は、金属膜２６１の代わりに金属膜４６１を備える。
【００７５】
金属膜４６１は、第１シリサイド層２６２と第２シリサイド層３６３とを接続するように連続して延びている。金属膜４６１は、第１シリサイド層２６２の全部を覆っている。金属膜４６１は、第２シリサイド層３６３の一部を覆っている。
【００７６】
このように、金属膜４６１は、第１シリサイド層２６２及び第２シリサイド層３６３に接している。金属膜４６１は、第１シリサイド層２６２及び第２シリサイド層３６３を介して、拡散層１４とポリシリコン層３３０とを電気的に接続する。これにより、拡散層１４とポリシリコン層３３０との導電タイプを同一（Ｎ型又はＰ型）にする必要性を低減できるので、設計の自由度を確保して、設計の所要時間を短くできる。また、半導体基板３１０を介さずに拡散層１４とポリシリコン層３３０とを接続することができるので、半導体基板３１０側の構造の自由度を向上でき、設計の自由度をさらに確保できる。
【００７７】
さらに、半導体基板３１０を介さずに拡散層１４とポリシリコン層３３０とを接続することができるので、図示しない絶縁膜をパターニング、エッチングする工程が不要である。これにより、絶縁膜の信頼性を低減することがなく、ポリシリコン層３３０のオーバーエッチング量が制約されることもなく、位置合わせのマージンも制約されない。このため、工程の自由度が確保されている。
【００７８】
これらにより、例えば設計の自由度及び工程の自由度を確保することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の好適な第１実施形態に係る半導体装置の構造を示す断面図。
【図２】半導体装置の製造方法を示す工程断面図。
【図３】半導体装置の製造方法を示す工程断面図。
【図４】半導体装置の製造方法を示す工程断面図。
【図５】半導体装置の製造方法を示す工程断面図。
【図６】本発明の好適な第２実施形態に係る半導体装置の構造を示す断面図。
【図７】本発明の好適な第３実施形態に係る半導体装置の構造を示す断面図。
【図８】本発明の課題を説明する図。
【図９】本発明の課題を説明する図。
【符号の説明】
【００８０】
１，１００，２００，３００，４００  半導体装置
３，３０３  素子分離膜
１０，１１０，３１０  半導体基板
３０，３３０  ポリシリコン層
４０，３４０  サイドスペーサ
２６１，３６１，４６１  金属膜
２６２  第１シリサイド層
２６３，３６３  第２シリサイド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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