(57)【要約】【課題】抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置に関し、リファレンス抵抗の信頼性が高く、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置及びその読み出し方法を提供する。【解決手段】一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、抵抗記憶特性を発現した抵抗記憶素子１２を有するメモリセル１０と、メモリセル１０を読み出す際に参照されるリファレンスセルであって、抵抗記憶特性を発現していない抵抗記憶素子１２Ｒよりなるリファレンス抵抗を有するリファレンスセル１０Ｒとを有する。【選択図】図１
2008065953.tif 000002
【特許請求の範囲】
【請求項１】
一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、
前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルと
を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、
前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子及び前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子及び前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、
前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部及び前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線と
を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置において、
前記リファレンス抵抗の抵抗値は、前記第１の抵抗記憶素子が前記低抵抗状態のときの抵抗値より大きく、前記第１の抵抗記憶素子が前記高抵抗状態のときの抵抗値の１／２以下である
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルとを有する不揮発性半導体記憶装置の読み出し方法であって、
前記第１の抵抗記憶素子と前記第２の抵抗記憶素子とに互いに等しい読み出し電流を流した際に、前記第１の抵抗記憶素子に印加される第１の電圧と、前記第２の抵抗記憶素子に印加される第２の電圧とを比較することにより、前記第１の抵抗記憶素子の抵抗状態を判定する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗値が異なる複数の抵抗状態を記憶する抵抗記憶素子を用いた不揮発性半導体記憶装置及びその読み出し方法に関する。
【背景技術】
【０００２】
近年、新たなメモリ素子として、ＲｅＲＡＭ（Resistance Random Access Memory：抵抗変化メモリ）と呼ばれる不揮発性半導体記憶装置が注目されている。ＲｅＲＡＭは、抵抗値が異なる複数の抵抗状態を有し、外部から電気的刺激を与えることにより抵抗状態が変化する抵抗記憶素子を用い、抵抗記憶素子の高抵抗状態と低抵抗状態とを例えば情報の“０”と“１”とに対応づけることにより、メモリ素子として利用するものである。ＲｅＲＡＭは、高速性、大容量性、低消費電力性等、そのポテンシャルの高さから、その将来性が期待されている。
【０００３】
抵抗記憶素子は、電圧の印加により抵抗状態が変化する抵抗記憶材料を一対の電極間に挟持したものである。抵抗記憶材料としては、代表的なものとして遷移金属を含む酸化物材料が知られている。
【０００４】
図１３に、抵抗記憶素子の電気特性を示す。図１３に示すように、高抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（セット電圧Ｖｓｅｔ）を超えたところで急激に抵抗値が減少し、抵抗記憶素子は低抵抗状態に遷移する。この動作を、一般に「セット」と呼ぶ。一方、低抵抗状態にある抵抗記憶素子に電圧を徐々に印加していくと、電圧がある値（リセット電圧Ｖｒｅｓｅｔ）を超えたところで急激に抵抗値が増加し、抵抗記憶素子は高抵抗状態に遷移する。この動作を、一般に「リセット」と呼ぶ。
【０００５】
これら動作により、抵抗記憶素子に単純に電圧を印加するだけで、抵抗記憶素子の抵抗状態を制御することができる。
【０００６】
また、データの読み出しは、抵抗記憶素子に所定の読み出し電流を流したときに抵抗記憶素子に印加される電圧を測定することにより可能である。
【非特許文献１】I. G. Baek et al., "Highly scalable non-volatile resistive memory using simple binary oxide driven by asymmetric unipolar voltage pulses", Tech. Digest IEDM 2004, p.587
【非特許文献２】M. Durlam et al., "A low power 1Mbit MRAM based on 1T1MTJ bit cell integrated with copper interconnects", 2002 Symposium on VLSI Circuits Digest of Technical Papers
【非特許文献３】H. Honigschmid et al., "A non-volatile 2Mbit CBRAM memory core featuring advanced read and program control", 2006 Symposium on VLSI Circuits Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【０００７】
抵抗記憶素子を用いた不揮発性半導体記憶装置に記憶された情報を読み出す手法の一つとして、読み出し対象の抵抗記憶素子の抵抗値とリファレンス抵抗の抵抗値とを比較することが考えられる。この場合、リファレンス抵抗には、読み出しエラーを防止するために、信頼性が高いこと及び抵抗値の安定性が要求される。ここで、リファレンス抵抗としては、装置構成上、メモリセルに用いると同様の抵抗記憶素子を用いることが有効である。
【０００８】
しかしながら、一般に、抵抗記憶素子が高抵抗状態のときの抵抗値はばらつきが大きいため、メモリセルに用いると同様の抵抗記憶素子をリファレンス抵抗に用いたのでは、読み出しエラーを効果的に防止することができなかった。
【０００９】
本発明の目的は、リファレンス抵抗の信頼性が高く、読み出しエラーを効果的に防止しうる不揮発性半導体記憶装置及びその読み出し方法を提供することにある。
【課題を解決するための手段】
【００１０】
本発明の一観点によれば、一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルとを有する不揮発性半導体記憶装置が提供される。
【００１１】
また、本発明の他の観点によれば、一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子及び前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子及び前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線とを有する不揮発性半導体記憶装置が提供される。
【００１２】
また、本発明の更に他の観点によれば、一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部及び前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線とを有する不揮発性半導体記憶装置が提供される。
【００１３】
また、本発明の更に他の観点によれば、一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルとを有する不揮発性半導体記憶装置の読み出し方法であって、前記第１の抵抗記憶素子と前記第２の抵抗記憶素子とに互いに等しい読み出し電流を流した際に、前記第１の抵抗記憶素子に印加される第１の電圧と、前記第２の抵抗記憶素子に印加される第２の電圧とを比較することにより、前記第１の抵抗記憶素子の抵抗状態を判定する不揮発性半導体記憶装置の読み出し方法が提供される。
【発明の効果】
【００１４】
本発明によれば、電圧の印加により高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を用いた不揮発性半導体記憶装置において、メモリセル読み出す際に参照するリファレンスセルを、フォーミング処理を行っていない抵抗記憶素子、すなわち高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子よりなるリファレンス抵抗を用いて構成するので、リファレンス抵抗の熱的なストレス等に対する安定性を向上することができる。これにより、安定したリファレンス電圧を発生することができ、読み出しエラーを効果的に防止することができる。
【発明を実施するための最良の形態】
【００１５】
［第１実施形態］
本発明の第１実施形態による不揮発性半導体記憶装置及びその読み出し方法について図１乃至図５を用いて説明する。
【００１６】
図１は本実施形態による不揮発性半導体記憶装置の構造を示す回路図、図２及び図３は抵抗記憶素子の電流−電圧特性を示すグラフ、図４は抵抗記憶素子の抵抗値の温度特性を示すグラフ、図５は抵抗記憶素子の抵抗状態の保持特性を示すグラフである。
【００１７】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図１を用いて説明する。
【００１８】
行方向（図面横方向）には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…と、複数のソース線ＳＬ１，ＳＬ２…とが配されている。また、列方向（図面縦方向）には、複数のビット線ＢＬＲ，ＢＬ１，ＢＬ２，ＢＬ３…が配されている。
【００１９】
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…とビット線ＢＬ１，ＢＬ２，ＢＬ３…との各交差部には、抵抗記憶素子１２と選択トランジスタ１４とを有するメモリセル１０が、それぞれ形成されている。各メモリセル１０において、抵抗記憶素子１２は、その一端が対応するビット線ＢＬに接続され、他端が選択トランジスタ１４のドレイン端子に接続されている。選択トランジスタ１４のソース端子は対応するソース線ＳＬに接続され、ゲート端子は対応するワード線ＷＬに接続されている。列方向に隣接するメモリセル１０のソース線ＳＬは、共用されている。
【００２０】
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…とビット線ＢＬＲとの各交差部には、抵抗記憶素子１２Ｒと選択トランジスタ１４Ｒとを有するリファレンスセル１０Ｒが、それぞれ形成されている。各リファレンスセル１０Ｒにおいて、抵抗記憶素子１２Ｒは、その一端がビット線ＢＬＲに接続され、他端が選択トランジスタ１４Ｒのドレイン端子に接続されている。選択トランジスタ１４Ｒのソース端子は対応するソース線ＳＬに接続され、ゲート端子は対応するワード線ＷＬに接続されている。列方向に隣接するリファレンスセル１０Ｒのソース線ＳＬは、共用されている。
【００２１】
ビット線ＢＬ１，ＢＬ２，ＢＬ３…の端部には、列選択用トランジスタ１６１，１６２，１６３…のドレイン端子がそれぞれ接続されている。列選択用トランジスタ１６１，１６２，１６３…のソース端子には、書き込み回路１８と、読み出し用トランジスタ２０のソース端子とが接続されている。読み出し用トランジスタ２０のドレイン端子には、カレントコンベヤー及びセンスアンプを含む読み出し回路２２が接続されている。
【００２２】
ビット線ＢＬＲの端部には、列選択用トランジスタ１６Rのドレイン端子が接続されている。列選択用トランジスタ１６Rのソース端子には、読み出し回路２２が接続されている。
【００２３】
このように、本実施形態による不揮発性半導体記憶装置は、１つのメモリセル１０が１つの抵抗記憶素子１２と１つの選択トランジスタ１４とにより構成されている。また、メモリセル１０の読み出しの際に参照されるリファレンスセル１０Ｒも、メモリセル１０と同様、１つの抵抗記憶素子１２Ｒと１つの選択トランジスタ１４Ｒとにより構成されている。
【００２４】
ここで、本実施形態による不揮発性半導体記憶装置は、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒに主たる特徴がある。すなわち、本実施形態による不揮発性半導体記憶装置では、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒ（リファレンス抵抗）として、フォーミング処理を行っていない抵抗記憶素子を用いている。換言すれば、メモリセル１０の抵抗記憶素子１２への印加電圧履歴のうちの最大電圧が、抵抗記憶特性を発現するためのフォーミング電圧以上の電圧であるのに対し、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒへの印加電圧履歴のうちの最大電圧が、フォーミング電圧未満である。
【００２５】
また、抵抗記憶素子１２Ｒの素子抵抗は、メモリセル１０の抵抗記憶素子１２が低抵抗状態のときの抵抗値よりも大きく、メモリセル１０の抵抗記憶素子１２が高抵抗状態のときの抵抗値の半分以下である。
【００２６】
次に、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒとして、このような抵抗記憶素子を用いる理由について図２乃至図５を用いて説明する。
【００２７】
一般に、抵抗記憶素子は、素子形成直後の初期状態では、電圧の印加により高抵抗状態と低抵抗状態とを可逆的に変化しうる抵抗記憶特性を有していない。このような抵抗記憶特性を発現させるためには、フォーミングと呼ばれる処理を行う必要がある。
【００２８】
素子形成直後の初期状態では、例えば図２に示すように、高抵抗であり且つ絶縁耐圧は非常に高くなっている。この絶縁耐圧は、通常は、セットやリセットに必要な電圧と比較して高い値である。この初期状態では、セットやリセットというような抵抗状態の変化は生じない。
【００２９】
初期状態において絶縁耐圧よりも高い電圧を印加すると、例えば図２に示すように、素子に流れる電流値が急激に増加し、すなわち抵抗記憶素子のフォーミングが行われる。このようなフォーミングを行うことにより、抵抗記憶素子は低抵抗状態と高抵抗状態とを可逆的に変化しうる抵抗記憶特性を発現するようになる。一度フォーミングを行った後は、抵抗記憶素子が初期状態に戻ることはない。
【００３０】
図３は、抵抗記憶材料としてＮｉＯｙを用いた抵抗記憶素子の電流−電圧特性を示すグラフである。図中、□印はフォーミング処理の際の特性であり、○印はリセット動作の際の特性であり、△印はセット動作の際の特性である。
【００３１】
図３に示すように、ＮｉＯｙを用いた抵抗記憶素子では、フォーミング処理に必要な電圧は、抵抗記憶素子を低抵抗状態にセットするためのセット電圧とほぼ等しい。すなわち、ＮｉＯｙを用いた抵抗記憶素子では、図２に示すような明瞭なフォーミングの現象は観察されない。ただし、後述のように、フォーミング処理の有無で素子特性は大きく変化する。
【００３２】
図４は、抵抗記憶材料としてＮｉＯｙを用いた抵抗記憶素子の温度特性を示すグラフである。図中、○印はフォーミングを行っていない素子の特性であり、△印はフォーミング処理後に高抵抗状態を書き込んだ素子の特性である。
【００３３】
図４に示すように、フォーミングを行っていない素子の抵抗値は、フォーミング処理後に高抵抗状態を書き込んだ素子の抵抗値とほぼ一致している。また、フォーミングを行っていない素子の抵抗値の温度特性も、フォーミング処理後に高抵抗状態を書き込んだ素子の抵抗値の温度特性とほぼ一致している。
【００３４】
図５は、抵抗記憶材料としてＮｉＯｙを用いた抵抗記憶素子のデータ保持特性を示すグラフである。図５に示すデータ保持特性は、抵抗記憶素子に所定の抵抗状態を書き込んだ後に２５０℃のベークを行い、ベークに伴う抵抗値の時間変化を測定したものである。図中、点線はフォーミングを行っていない素子の特性であり、図に「ＨＲＳ」と付したものはフォーミング処理後に高抵抗状態を書き込んだ素子の特性であり、図に「ＬＲＳ」と付したものはフォーミング処理後に低抵抗状態を書き込んだ素子の特性である。
【００３５】
図５に示すように、フォーミング処理後に低抵抗状態を書き込んだ素子では、１００時間のベーク後もほぼ等しい抵抗値を維持している。また、フォーミング処理を行っていない素子では、ベーク時間の増加とともに抵抗値は増加しているが、複数の素子間での特性のばらつきは小さい。
【００３６】
これに対し、フォーミング処理後に高抵抗状態を書き込んだ素子では、傾向としてはフォーミング処理を行っていない素子と同様の抵抗値変化を示すものの、ベークに伴う素子特性の劣化及びそのばらつきが大きく、１００時間ベーク後に高抵抗状態を維持している素子もあれば、低抵抗状態に変化している素子もある。
【００３７】
このように、フォーミング処理を行っていない抵抗記憶素子は、フォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子とほぼ等しい抵抗特性を有しているとともに、フォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子よりも安定である。
【００３８】
フォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子では、その抵抗値が、最悪の場合、２倍程度ばらつくことがある。このため、このような抵抗記憶素子をリファレンスセル用の抵抗記憶素子として用いた場合、読み出しのためのリファレンス電圧を安定して発生させることが困難である。
【００３９】
しかしながら、フォーミング処理を行っていない抵抗記憶素子は、上述したように、フォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子とほぼ等しい抵抗値を有しているとともに、フォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子よりも安定である。したがって、フォーミング処理を行っていない初期状態の抵抗記憶素子は、リファレンスセル１０Ｒ用の抵抗記憶素子１２Ｒとして、極めて有用である。
【００４０】
リファレンスセル１０Ｒは、メモリセル１０を読み出す際に、メモリセル１０から出力される読み出し電圧と比較してメモリセル１０に記憶されている情報を判定するためのリファレンス電圧を発生するためのものである。このため、このリファレンス電圧は、メモリセル１０の抵抗記憶素子１２が低抵抗状態のときの読み出し電圧と、メモリセル１０の抵抗記憶素子１２が高抵抗状態のときの読み出し電圧との中間程度であることが望ましい。
【００４１】
さらに、高抵抗状態の抵抗記憶素子の抵抗値が低抵抗状態の抵抗記憶素子の抵抗値よりも３桁程度高いこと、及び高抵抗状態の抵抗記憶素子の抵抗値が倍近くばらつくことを考慮すると、リファレンスセル１０Ｒ用の抵抗記憶素子１２Ｒの抵抗値は、メモリセル１０の抵抗記憶素子１２が低抵抗状態のときの抵抗値よりも大きく、メモリセル１０の抵抗記憶素子１２が高抵抗状態のときの抵抗値の半分以下であることが望ましい。
【００４２】
したがって、リファレンスセル１０Ｒ用の抵抗記憶素子１２Ｒを、メモリセル１０の抵抗記憶素子１２と同様の層構造とした場合、抵抗記憶素子１２Ｒの素子面積は、メモリセル１０の抵抗記憶素子１２の素子面積の２倍以上とすることが望ましい。メモリセル１０の抵抗記憶素子１２と同じ素子面積の抵抗記憶素子を、複数並列に接続して抵抗記憶素子１２Ｒを構成するようにしてもよい。
【００４３】
なお、図３〜図５は、抵抗記憶素子の抵抗記憶材料としてＮｉＯｙを用いた場合のデータであるが、フォーミング処理前の素子特性の安定性については他の抵抗記憶材料を用いた場合も同様であると考えられる。すなわち、フォーミング処理は絶縁破壊を伴うものであると考えられ、フォーミングに伴って膜中にはダメージが導入されていることが予測される。したがって、フォーミングを行っていない初期状態の素子では、他の抵抗記憶材料についても、フォーミング後の状態よりも安定した特性を有しているものと考えられる。
【００４４】
次に、本実施形態による不揮発性半導体記憶装置のフォーミング処理方法について図１を用いて説明する。ここでは、フォーミングを行うメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
【００４５】
まず、ビット線ＢＬ１に接続された列選択用トランジスタ１６１のゲート端子に所定の電圧を印加し、列選択用トランジスタ１６１をオン状態にする。
【００４６】
また、列選択用トランジスタ１６１をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、選択トランジスタ１４をオン状態にする。
【００４７】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００４８】
次いで、書き込み回路１８から、列選択用トランジスタ１６１のドレイン端子に、抵抗記憶素子１２をフォーミングするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。これにより、列選択用トランジスタ１６１、ビット線ＢＬ１、抵抗記憶素子１２及び選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の初期抵抗、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタ１４のチャネル抵抗に応じてそれぞれに分配される。
【００４９】
このとき、抵抗記憶素子１２の初期抵抗は、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタのチャネル抵抗に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２には絶縁耐圧を超える電圧が印加され、フォーミング処理が行われる。
【００５０】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、列選択用トランジスタ１６１のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、フォーミングの動作を完了する。
【００５１】
本実施形態による不揮発性半導体記憶装置では、図１に示すように、ワード線ＷＬとソース線ＳＬとが行方向に配されており、一のワード線ＷＬ（例えばワード線ＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばソース線ＳＬ１）に接続されている。したがって、上記フォーミング動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ３）に同時にバイアス電圧を印加すれば、選択ワード線ＷＬ（例えばワード線ＷＬ１）に連なる複数のメモリセル１０を一括してフォーミングすることも可能である。
【００５２】
なお、本実施形態による不揮発性半導体記憶装置では、ビット線ＢＬＲに接続されているリファレンスセル１０Ｒの抵抗記憶素子１２Ｒについては、フォーミング処理を行わず、初期状態のまま維持する。すなわち、抵抗記憶素子１２Ｒには、使用前及び使用の際に、フォーミング電圧以上の電圧が印加されないようにする。
【００５３】
次に、本実施形態による不揮発性半導体記憶装置の書き込み方法について図１を用いて説明する。
【００５４】
まず、高抵抗状態から低抵抗状態への書き換え動作、すなわちセットの動作について図１を用いて説明する。ここでは、書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
【００５５】
まず、ビット線ＢＬ１に接続された列選択用トランジスタ１６１のゲート端子に所定の電圧を印加し、列選択用トランジスタ１６１をオン状態にする。このとき、ゲート端子に印加する電圧は、列選択用トランジスタ１６１のチャネル抵抗が、抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨよりも十分に小さく、且つ、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬと比べて無視できない程度の値になるように、制御する。
【００５６】
また、列選択用トランジスタ１６１をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、選択トランジスタ１４のチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに比べて無視できる程度に小さな値になるように、制御する。
【００５７】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００５８】
次いで、書き込み回路１８から、列選択用トランジスタ１６１のドレイン端子に、抵抗記憶素子１２をセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。これにより、列選択用トランジスタ１６１、ビット線ＢＬ１、抵抗記憶素子１２及び選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＨ、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタ１４のチャネル抵抗に応じてそれぞれに分配される。
【００５９】
このとき、抵抗記憶素子１２の抵抗値ＲＨは、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタのチャネル抵抗に比べて十分に大きいため、バイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、高抵抗状態から低抵抗状態に変化する。
【００６０】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、列選択用トランジスタ１６１のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、セットの動作を完了する。
【００６１】
本実施形態による不揮発性半導体記憶装置では、図１に示すように、ワード線ＷＬとソース線ＳＬとが行方向に配されており、一のワード線ＷＬ（例えばワード線ＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばソース線ＳＬ１）に接続されている。したがって、上記セット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ３）に同時にバイアス電圧を印加すれば、選択ワード線ＷＬ（例えばワード線ＷＬ１）に連なる複数のメモリセル１０を一括してセットすることも可能である。
【００６２】
次に、低抵抗状態から高抵抗状態への書き換え動作、すなわちリセットの動作について図１を用いて説明する。ここでは、書き換え対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
【００６３】
まず、ビット線ＢＬ１に接続された列選択用トランジスタ１６１のゲート端子に所定の電圧を印加し、列選択用トランジスタ１６１をオン状態にする。このとき、ゲート端子に印加する電圧は、列選択用トランジスタ１６１のチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００６４】
また、列選択用トランジスタ１６１をオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、選択トランジスタ１４をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、選択トランジスタ１４のチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００６５】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００６６】
次いで、書き込み回路１８から、列選択用トランジスタ１６１のドレイン端子に、抵抗記憶素子１２をリセットするに要する電圧と同じ或いはこれよりやや大きいバイアス電圧を印加する。これにより、列選択用トランジスタ１６１、ビット線ＢＬ１、抵抗記憶素子１２及び選択トランジスタ１４を介してソース線ＳＬ１へ向かう電流経路が形成され、印加したバイアス電圧は、抵抗記憶素子１２の抵抗値ＲＬ、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタ１４のチャネル抵抗に応じてそれぞれに分配される。
【００６７】
このとき、列選択用トランジスタ１６１のチャネル抵抗ＲＢＳ及び選択トランジスタ１４のチャネル抵抗Ｒは、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さいため、印加したバイアス電圧のほとんどは抵抗記憶素子１２に印加される。これにより、抵抗記憶素子１２は、低抵抗状態から高抵抗状態に変化する。
【００６８】
リセット過程では、抵抗記憶素子１２が高抵抗状態に切り換わった瞬間、ほぼ全バイアス電圧が抵抗記憶素子１２に配分されるため、このバイアス電圧によって抵抗記憶素子１２が再度セットされることを防止する必要がある。このためには、ビット線ＢＬに印加するバイアス電圧は、セットに要する電圧よりも小さくしなければならない。
【００６９】
つまり、リセット過程では、列選択用トランジスタ１６１のチャネル抵抗及び選択トランジスタ１４のチャネル抵抗が抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、これらトランジスタのゲート電圧を調整するとともに、ビット線ＢＬに印加するバイアス電圧を、リセットに必要な電圧以上、セットに必要な電圧未満に設定する。
【００７０】
次いで、ビット線ＢＬ１に印加するバイアス電圧をゼロに戻した後、列選択用トランジスタ１６１のゲート端子に印加する電圧及びワード線ＷＬ１に印加する電圧をオフにし、リセットの動作を完了する。
【００７１】
本実施形態による不揮発性半導体記憶装置では、図１に示すように、ワード線ＷＬとソース線ＳＬとが行方向に配されており、一のワード線ＷＬ（例えばワード線ＷＬ１）に接続されたメモリセル１０は、同じソース線ＳＬ（例えばソース線ＳＬ１）に接続されている。したがって、上記セット動作において複数のビット線ＢＬ（例えばＢＬ１〜ＢＬ３）に同時にバイアス電圧を印加すれば、選択ワード線ＷＬ（例えばワード線ＷＬ１）に連なる複数のメモリセル１０を一括してリセットすることも可能である。
【００７２】
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図１を用いて説明する。ここでは、読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。
【００７３】
まず、列選択用トランジスタ１６１，１６Ｒのゲート端子に所定の電圧をそれぞれ印加し、列選択用トランジスタ１６１，１６Ｒをオン状態にする。このとき、ゲート端子に印加する電圧は、列選択用トランジスタ１６１，１６Ｒのチャネル抵抗が、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００７４】
また、列選択用トランジスタ１６１，１６Ｒをオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、選択トランジスタ１４，１４Ｒをオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、選択トランジスタ１４，１４Ｒのチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００７５】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００７６】
次いで、読み出し用トランジスタ２０をオンにした後、読み出し回路２２から、読み出し用トランジスタ２０及び列選択用トランジスタ１６１，１６Ｒを介して、ビット線ＢＬ１，ＢＬＲのそれぞれに、互いに等しい所定の読み出し電流Ｉを流す。このとき、ビット線ＢＬ１，ＢＬＲに流す電流は、抵抗記憶素子１２，１２Ｒに印加される電圧が抵抗記憶素子１２，１２Ｒのリセット電圧を超えないように、制御する。
【００７７】
これにより、ビット線ＢＬＲには、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒの抵抗値に応じたリファレンス電圧が出力される。ここで、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒは、フォーミング処理を行っていない安定な初期状態であり、安定したリファレンス電圧を発生することができる。
【００７８】
一方、ビット線ＢＬ１には、抵抗記憶素子１２の抵抗状態に応じた電圧が出力される。すなわち、抵抗記憶素子１２が低抵抗状態のときには、抵抗記憶素子１２の素子抵抗は抵抗記憶素子１２Ｒの素子抵抗よりも小さいため、リファレンス電圧よりも低い読み出し電圧が出力される。また、抵抗記憶素子１２が高抵抗状態のときには、抵抗記憶素子１２の素子抵抗は抵抗記憶素子１２Ｒの素子抵抗よりも大きいため、リファレンス電圧よりも高い読み出し電圧が出力される。
【００７９】
次いで、読み出し回路２２のセンスアンプにより、ビット線ＢＬ１の読み出し電圧とビット線ＢＬＲのリファレンス電圧とを比較し、ビット線ＢＬ１の読み出し電圧がビット線ＢＬＲのリファレンス電圧よりも高いか低いかに応じて、抵抗記憶素子１２が低抵抗状態であるのか高抵抗状態であるのかを判定する。
【００８０】
こうして、メモリセル１０に記憶された情報を読み出すことができる。
【００８１】
このように、本実施形態によれば、電圧の印加により高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を用いた不揮発性半導体記憶装置において、メモリセル読み出す際に参照するリファレンスセルを、フォーミング処理を行っていない抵抗記憶素子、すなわち高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子よりなるリファレンス抵抗を用いて構成するので、リファレンス抵抗の熱的なストレス等に対する安定性を向上することができる。これにより、安定したリファレンス電圧を発生することができ、読み出しエラーを効果的に防止することができる。
【００８２】
［第２実施形態］
本発明の第２実施形態による不揮発性半導体記憶装置及びその読み出し方法について図６を用いて説明する。なお、第１実施形態による不揮発性半導体記憶装置と同一の構成要素には同一の符号を付し、説明を省略または簡潔にする。
【００８３】
図６は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【００８４】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図６を用いて説明する。
【００８５】
行方向（図面横方向）には、複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…と、複数のソース線ＳＬ１，ＳＬ２…とが配されている。また、列方向（図面縦方向）には、複数のビット線ＢＬＲ１，ＢＬＲ２，ＢＬ１，ＢＬ２…が配されている。
【００８６】
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…とビット線ＢＬ１，ＢＬ２…との各交差部には、抵抗記憶素子１２と選択トランジスタ１４とを有するメモリセル１０が、それぞれ形成されている。各メモリセル１０において、抵抗記憶素子１２は、その一端が対応するビット線ＢＬに接続され、他端が選択トランジスタ１４のドレイン端子に接続されている。選択トランジスタ１４のソース端子は対応するソース線ＳＬに接続され、ゲート端子は対応するワード線ＷＬに接続されている。列方向に隣接するメモリセル１０のソース線ＳＬは、共用されている。
【００８７】
ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４…とビット線ＢＬＲ１，ＢＬＲ２との各交差部には、抵抗記憶素子１２Ｒと選択トランジスタ１４Ｒとを有するリファレンスセル１０Ｒが、それぞれ形成されている。各リファレンスセル１０Ｒにおいて、抵抗記憶素子１２Ｒは、その一端がビット線ＢＬＲに接続され、他端が選択トランジスタ１４Ｒのドレイン端子に接続されている。選択トランジスタ１４Ｒのソース端子は対応するソース線ＳＬに接続され、ゲート端子は対応するワード線ＷＬに接続されている。列方向に隣接するリファレンスセル１０Ｒのソース線ＳＬは、共用されている。
【００８８】
なお、図６では、ビット線ＢＬＲ１に接続されるリファレンスセル１０Ｒの抵抗記憶素子１２Ｒ及び選択トランジスタ１４Ｒを、それぞれ抵抗記憶素子１２Ｒ１及び選択トランジスタ１４Ｒ１と表し、ビット線ＢＬＲ２に接続されるリファレンスセル１０Ｒの抵抗記憶素子１２Ｒ及び選択トランジスタ１４Ｒを、それぞれ抵抗記憶素子１２Ｒ２及び選択トランジスタ１４Ｒ２と表している。
【００８９】
ビット線ＢＬ１，ＢＬ２…の端部には、列選択用トランジスタ１６１，１６２…のドレイン端子がそれぞれ接続されている。列選択用トランジスタ１６１，１６２…のソース端子には、書き込み回路１８と、読み出し用トランジスタ２０のソース端子とが接続されている。読み出し用トランジスタ２０のドレイン端子には、カレントコンベヤー及びセンスアンプを含む読み出し回路２２が接続されている。
【００９０】
ビット線ＢＬＲ１，ＢＬＲ２の一端は接続され、この接続ノードには、列選択用トランジスタ１６Rのドレイン端子が接続されている。列選択用トランジスタ１６Rのソース端子には、読み出し回路２２が接続されている。
【００９１】
このように、本実施形態による不揮発性半導体記憶装置は、メモリセル１０及びリファレンスセル１０Ｒの基本的な構成は、第１実施形態による不揮発性半導体記憶装置と同様である。
【００９２】
本実施形態による不揮発性半導体記憶装置は、各ワード線ＷＬに対応してそれぞれ２つのリファレンスセル１０Ｒが設けられていることに主たる特徴がある。すなわち、本実施形態による不揮発性半導体記憶装置では、読み出しの際に、ビット線ＢＬＲ１に接続されるリファレンスセル１０Ｒとビット線ＢＬＲ２に接続されるリファレンスセル１０Ｒとの２つのリファレンスセル１０Ｒを用いてリファレンス電圧を発生する。
【００９３】
リファレンスセル１０Ｒの抵抗記憶素子１２Ｒとしてフォーミング処理を行っていない抵抗記憶素子を用いている点は、第１実施形態による不揮発性半導体記憶装置と同様であるが、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒの素子面積とメモリセル１０の抵抗記憶素子１２の素子面積とが同じである点で、第１実施形態による不揮発性半導体記憶装置とは異なっている。
【００９４】
メモリセル１０の抵抗記憶素子１２と同じ素子面積の抵抗記憶素子１２Ｒを用いてリファレンスセル１０Ｒを構成することにより、セルブロックの全体を同一構造のセルの繰り返しパターンで構成することができる。これにより、セルブロックの構造を簡略化し、設計工数を削減することができる。
【００９５】
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図６を用いて説明する。ここでは、読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。なお、本実施形態による不揮発性半導体記憶装置のフォーミング処理方法及び書き込み方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
【００９６】
まず、列選択用トランジスタ１６１，１６Ｒのゲート端子に所定の電圧をそれぞれ印加し、列選択用トランジスタ１６１，１６Ｒをオン状態にする。このとき、ゲート端子に印加する電圧は、列選択用トランジスタ１６１，１６Ｒのチャネル抵抗が、抵抗記憶素子１２の抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００９７】
また、列選択用トランジスタ１６１，１６Ｒをオンにするのと同時に、ワード線ＷＬ１に所定の電圧を印加し、選択トランジスタ１４，１４Ｒ１，１４Ｒ２をオン状態にする。このとき、ワード線ＷＬ１に印加する電圧は、選択トランジスタ１４，１４Ｒ１，１４Ｒ２のチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
【００９８】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【００９９】
次いで、読み出し用トランジスタ２０をオンにした後、読み出し回路２２から、読み出し用トランジスタ２０及び列選択用トランジスタ１６１，１６Ｒを介して、ビット線ＢＬ１と、ビット線ＢＬＲ１，ＢＬＲ２とに、互いに等しい所定の読み出し電流を流す。すなわち、読み出し回路２２から出力される読み出し電流をＩとすると、ビット線ＢＬ１には読み出し電流Ｉが流れ、ビット線ＢＬＲ１及びＢＬＲ２にはそれぞれ読み出し電流Ｉ／２が流れる。このとき、ビット線ＢＬ１，ＢＬＲ１，ＢＬＲ２に流す読み出し電流は、抵抗記憶素子１２，１２Ｒ１，１２Ｒ２に印加される電圧が抵抗記憶素子１２，１２Ｒ１，１２Ｒ２のリセット電圧を超えないように、制御する。
【０１００】
これにより、ビット線ＢＬＲ１，ＢＬＲ２には、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒ１，１２Ｒ２の抵抗値に応じたリファレンス電圧Ｖｒｅｆが出力される。すなわち、フォーミングを行ってない抵抗記憶素子１２Ｒ１，１２Ｒ２の抵抗値は、抵抗記憶素子１２の高抵抗状態における抵抗値ＲＨとほぼ等しいので、ビット線ＢＬＲ１，ＢＬＲ２に出力されるリファレンス電圧Ｖｒｅｆは、Ｖｒｅｆ≒Ｉ×ＲＨ／２となる。
【０１０１】
一方、ビット線ＢＬ１には、抵抗記憶素子１２の抵抗状態に応じた読み出し電圧Ｖｒｅａｄが出力される。すなわち、抵抗記憶素子１２が低抵抗状態のときには、Ｖｒｅａｄ≒Ｉ×ＲＬの読み出し電圧が出力され、抵抗記憶素子１２が高抵抗状態のときには、Ｖｒｅａｄ≒Ｉ×ＲＨの読み出し電圧が出力される。
【０１０２】
抵抗記憶素子１２が高抵抗状態のときの抵抗値ＲＨは、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬに対しておよそ３桁程度大きい。したがって、上記リファレンス電圧Ｖｒｅｆは、抵抗記憶素子１２が低抵抗状態のときの読み出し電圧Ｖｒｅａｄと、抵抗記憶素子１２が高抵抗状態のときの読み出し電圧Ｖｒｅａｄとのほぼ中間の値となる。
【０１０３】
次いで、読み出し回路２２のセンスアンプにより、ビット線ＢＬ１の読み出し電圧とビット線ＢＬＲ１，ＢＬＲ２のリファレンス電圧とを比較し、ビット線ＢＬ１の読み出し電圧Ｖｒｅａｄがビット線ＢＬＲ，ＢＬＲ２のリファレンス電圧Ｖｒｅｆよりも高いか低いかに応じて、抵抗記憶素子１２が低抵抗状態であるのか高抵抗状態であるのかを判定する。
【０１０４】
こうして、メモリセル１０に記憶された情報を読み出すことができる。
【０１０５】
このように、本実施形態によれば、電圧の印加により高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を用いた不揮発性半導体記憶装置において、メモリセル読み出す際に参照するリファレンスセルを、フォーミング処理を行っていない抵抗記憶素子、すなわち高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子よりなるリファレンス抵抗を用いて構成するので、リファレンス抵抗の熱的なストレス等に対する安定性を向上することができる。これにより、安定したリファレンス電圧を発生することができ、読み出しエラーを効果的に防止することができる。
【０１０６】
［第３実施形態］
本発明の第３実施形態による不揮発性半導体記憶装置及びその読み出し方法について図７を用いて説明する。なお、第１及び第２実施形態による不揮発性半導体記憶装置と同一の構成要素には同一の符号を付し、説明を省略または簡潔にする。
【０１０７】
図７は本実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【０１０８】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図７を用いて説明する。
【０１０９】
行方向（図面横方向）には、複数のワード線ＷＬＲ，ＷＬ１，ＷＬ２，ＷＬ３…と、複数のソース線ＳＬ１，ＳＬ２…とが配されている。また、列方向（図面縦方向）には、複数のビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…が配されている。
【０１１０】
ワード線ＷＬ１，ＷＬ２，ＷＬ３…とビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…との各交差部には、抵抗記憶素子１２と選択トランジスタ１４とを有するメモリセル１０が、それぞれ形成されている。各メモリセル１０において、抵抗記憶素子１２は、その一端が対応するビット線ＢＬに接続され、他端が選択トランジスタ１４のドレイン端子に接続されている。選択トランジスタ１４のソース端子は対応するソース線ＳＬに接続され、ゲート端子は対応するワード線ＷＬに接続されている。
【０１１１】
ワード線ＷＬＲとビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…との各交差部には、抵抗記憶素子１２Ｒと選択トランジスタ１４Ｒとを有するリファレンスセル１０Ｒが、それぞれ形成されている。各リファレンスセル１０Ｒにおいて、抵抗記憶素子１２Ｒは、その一端が対応するビット線ＢＬに接続され、他端が選択トランジスタ１４Ｒのドレイン端子に接続されている。選択トランジスタ１４Ｒのソース端子はソース線ＳＬ１に接続され、ゲート端子はワード線ＷＬＲに接続されている。
【０１１２】
ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４…の端部には、列選択回路２４を介して、書き込み回路１８と、カレントコンベヤー及びセンスアンプを含む読み出し回路２２とが接続されている。
【０１１３】
このように、本実施形態による不揮発性半導体記憶装置は、メモリセル１０及びリファレンスセル１０Ｒの基本的な構成は、第１及び第２実施形態による不揮発性半導体記憶装置と同様である。
【０１１４】
本実施形態による不揮発性半導体記憶装置の主たる特徴は、共通のワード線ＷＬＲに連なるセルを、リファレンスセル１０Ｒとして用いていることにある。
【０１１５】
リファレンスセル１０Ｒの抵抗記憶素子１２Ｒとしてフォーミング処理を行っていない抵抗記憶素子を用いている点は、第１実施形態による不揮発性半導体記憶装置と同様である。また、抵抗記憶素子１２Ｒの抵抗値が、メモリセル１０の抵抗記憶素子１２が低抵抗状態のときの抵抗値よりも大きく、メモリセル１０の抵抗記憶素子１２が高抵抗状態のときの抵抗値の半分以下である点も、第１実施形態による不揮発性半導体記憶装置と同様である。
【０１１６】
次に、本実施形態による不揮発性半導体記憶装置の読み出し方法について図７を用いて説明する。ここでは、読み出し対象のメモリセル１０は、ワード線ＷＬ１及びビット線ＢＬ１に接続されたメモリセル１０であるものとする。また、読み出しの際に用いるリファレンスセル１０Ｒは、ワード線ＷＬＲ及びビット線ＢＬ２に接続されたリファレンスセル１０Ｒであるものとする。なお、本実施形態による不揮発性半導体記憶装置の書き込み方法は、第１実施形態による不揮発性半導体記憶装置の書き込み方法と同様である。
【０１１７】
まず、列選択回路２４により、読み出し対象のメモリセル１０が接続されたビット線ＢＬ（ＢＬ１）と、リファレンスセル１０Ｒが接続されたビット線ＢＬ（例えばＢＬ２）とを選択する。リファレンス用に選択するビット線は、読み出し対象のメモリセル１０が接続されたビット線以外のビット線であれば、いずれを選択してもよい。
【０１１８】
また、ビット線ＢＬを選択するのと同時に、ワード線ＷＬＲ，ＷＬ１に所定の電圧を印加し、ワード線ＷＬ１に連なるメモリセル１０の選択トランジスタ１４と、ワード線ＷＬＲに連なるリファレンスセル１０Ｒの選択トランジスタ１４Ｒをオン状態にする。このとき、ワード線ＷＬＲ，ＷＬ１に印加する電圧は、選択トランジスタ１４，１４Ｒのチャネル抵抗が、抵抗記憶素子１２が低抵抗状態のときの抵抗値ＲＬよりも十分に小さくなるように、制御する。
【０１１９】
ソース線ＳＬ１は、基準電位、例えば接地電位である０Ｖに接続する。
【０１２０】
次いで、列選択回路２４により、選択したビット線ＢＬ１，ＢＬ２と読み出し回路２２とを接続する。そして、列選択回路２４を介して、読み出し回路２２からビット線ＢＬ１，ＢＬ２のそれぞれに、互いに等しい所定の読み出し電流Ｉを流す。このとき、ビット線ＢＬ１，ＢＬ２に流す電流は、抵抗記憶素子１２，１２Ｒに印加される電圧が抵抗記憶素子１２，１２Ｒのリセット電圧を超えないように、制御する。
【０１２１】
これにより、ビット線ＢＬ２には、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒの抵抗値に応じたリファレンス電圧が出力される。一方、ビット線ＢＬ１には、抵抗記憶素子１２の抵抗状態に応じた電圧が出力される。すなわち、抵抗記憶素子１２が低抵抗状態のときには、抵抗記憶素子１２の素子抵抗は抵抗記憶素子１２Ｒの素子抵抗よりも小さいため、リファレンス電圧よりも低い読み出し電圧が出力される。また、抵抗記憶素子１２が高抵抗状態のときには、抵抗記憶素子１２の素子抵抗は抵抗記憶素子１２Ｒの素子抵抗よりも大きいため、リファレンス電圧よりも高い読み出し電圧が出力される。
【０１２２】
次いで、読み出し回路２２のセンスアンプにより、ビット線ＢＬ１の読み出し電圧とビット線ＢＬ２のリファレンス電圧とを比較し、ビット線ＢＬ１の読み出し電圧がビット線ＢＬ２のリファレンス電圧よりも高いか低いかに応じて、抵抗記憶素子１２が低抵抗状態であるのか高抵抗状態であるのかを判定する。
【０１２３】
こうして、メモリセル１０に記憶された情報を読み出すことができる。
【０１２４】
このように、本実施形態によれば、電圧の印加により高抵抗状態と低抵抗状態とを切り換える抵抗記憶素子を用いた不揮発性半導体記憶装置において、メモリセル読み出す際に参照するリファレンスセルを、フォーミング処理を行っていない抵抗記憶素子、すなわち高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性を発現していない抵抗記憶素子よりなるリファレンス抵抗を用いて構成するので、リファレンス抵抗の熱的なストレス等に対する安定性を向上することができる。これにより、安定したリファレンス電圧を発生することができ、読み出しエラーを効果的に防止することができる。
【０１２５】
［第４実施形態］
本発明の第４実施形態による不揮発性半導体記憶装置及びその製造方法について図８乃至図１２を用いて説明する。なお、第１乃至第３実施形態による不揮発性半導体記憶装置と同一の構成要素には同一の符号を付し、説明を省略または簡潔にする。
【０１２６】
図８は本実施形態による不揮発性半導体記憶装置の構造を示す平面図、図９は本実施形態による不揮発性半導体記憶装置の構造を示す概略断面図、図１０乃至図１２は本実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図である。
【０１２７】
本実施形態では、図１に示す第１実施形態による不揮発性半導体記憶装置の回路構成を実現するための具体的な構造の一例及びその製造方法について説明する。
【０１２８】
はじめに、本実施形態による不揮発性半導体記憶装置の構造について図８及び図９を用いて説明する。なお、図９は図８のＡ−Ａ′線断面図である。
【０１２９】
シリコン基板３０上には、素子領域を画定する素子分離膜３２が形成されている。それぞれの素子領域は、Ｘ方向に長い矩形形状を有している。これら複数の活性領域は、互いに千鳥格子状に配置されている。
【０１３０】
素子分離膜３２が形成されたシリコン基板３０上には、Ｙ方向に延在する複数のワード線ＷＬが形成されている。ワード線ＷＬは、各素子領域に、それぞれ２本ずつが延在している。ワード線ＷＬの両側の活性領域には、ソース／ドレイン領域３６，３８が形成されている。これにより、各素子領域には、ワード線ＷＬを兼ねるゲート電極３４とソース／ドレイン領域３６，３８とを有する選択トランジスタが、それぞれ２つずつ形成されている。一の素子領域に形成された２つの選択トランジスタは、ソース／ドレイン領域３６を共用している。
【０１３１】
選択トランジスタ１２が形成されたシリコン基板３０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、ソース／ドレイン領域３６に接続されたコンタクトプラグ４６と、ソース／ドレイン領域３８に接続されたコンタクトプラグ４８とが埋め込まれている。
【０１３２】
層間絶縁膜４０上には、コンタクトプラグ４６を介してソース／ドレイン領域３６（ソース端子）に電気的に接続されたソース線５０と、コンタクトプラグ４８を介してソース／ドレイン領域３８（ドレイン端子）に電気的に接続された中継配線５２とが形成されている。ソース線５０（ＳＬ）は、図８に示すように、Ｙ方向に延在して形成されている。
【０１３３】
ソース線５０及び中継配線５２が形成された層間絶縁膜４０上には、層間絶縁膜５４が形成されている。層間絶縁膜５４には、中継配線５２に接続されたコンタクトプラグ５８が埋め込まれている。
【０１３４】
コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上には、抵抗記憶素子６６が形成されている。抵抗記憶素子６６は、コンタクトプラグ５８、中継配線５２及びコンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された下部電極６０と、下部電極６０上に形成された抵抗記憶材料よりなる抵抗記憶層６２と、抵抗記憶層６２上に形成された上部電極６４とを有している。
【０１３５】
抵抗記憶素子６６が形成された層間絶縁膜５４上には、層間絶縁膜６８が形成されている。層間絶縁膜６８には、抵抗記憶素子６６の上部電極６４に接続されたコンタクトプラグ７２が埋め込まれている。
【０１３６】
コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上には、コンタクトプラグ７２を介して抵抗記憶素子６６の上部電極６４に電気的に接続されたビット線７４が形成されている。ビット線７４（ＢＬ）は、図８に示すように、Ｘ方向に延在して形成されている。
【０１３７】
図８において、一番下のビット線７４（ＢＬＲ）に接続される抵抗記憶素子６６Ｒは、リファレンスセル用の抵抗記憶素子であり、素子面積が、他のビット線７４（ＢＬ）に接続される抵抗記憶素子６６の素子面積よりも大きくなっている。
【０１３８】
こうして、図１に示すメモリセルアレイを構成する不揮発性半導体記憶装置が形成されている。
【０１３９】
次に、本実施形態による不揮発性半導体装置の製造方法について図１０乃至図１２を用いて説明する。
【０１４０】
まず、シリコン基板３０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜３２を形成する。
【０１４１】
次いで、シリコン基板３０の素子領域上に、通常のＭＯＳトランジスタの製造方法と同様にして、ゲート電極３４及びソース／ドレイン領域３６，３８を有する選択トランジスタを形成する（図１０（ａ））。
【０１４２】
次いで、選択トランジスタが形成されたシリコン基板３０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜４０を形成する。
【０１４３】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０に、ソース／ドレイン領域３６，３８に達するコンタクトホール４２，４４を形成する。
【０１４４】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール４２，４４内に、ソース／ドレイン領域３６，３８に電気的に接続されたコンタクトプラグ４６，４８を形成する（図１０（ｂ））。
【０１４５】
次いで、コンタクトプラグ４６，４８が埋め込まれた層間絶縁膜４０上に例えばＣＶＤ法により導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ４６を介してソース／ドレイン領域３６に電気的に接続されたソース線５０と、コンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された中継配線５２とを形成する（図１０（ｃ））。
【０１４６】
次いで、ソース線５０及び中継配線５２が形成された層間絶縁膜４０上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜５４を形成する。
【０１４７】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜５４に、中継配線５２に達するコンタクトホール５６を形成する。
【０１４８】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール５６内に、中継配線５２、コンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続されたコンタクトプラグ５８を形成する（図１１（ａ））。
【０１４９】
次いで、コンタクトプラグ５８が埋め込まれた層間絶縁膜５４上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。
【０１５０】
次いで、プラチナ膜上に、例えばレーザアブレーション、ゾルゲル、スパッタ、ＭＯＣＶＤ等によりＴｉＯｘ膜を堆積し、ＴｉＯｘ膜を形成する。
【０１５１】
次いで、ＴｉＯｘ膜上に、例えばスパッタ法により、例えばプラチナ膜を堆積する。
【０１５２】
次いで、フォトリソグラフィ及びドライエッチングにより、プラチナ膜／ＴｉＯｘ膜／プラチナ膜よりなる積層膜をパターニングする。こうして、プラチナ膜よりなりコンタクトプラグ５８、中継配線５２及びコンタクトプラグ４８を介してソース／ドレイン領域３８に電気的に接続された下部電極６０と、下部電極６０上に形成されたＴｉＯｘ膜よりなる抵抗記憶層６２と、抵抗記憶層６２上に形成されたプラチナ膜よりなる上部電極６４とを有する抵抗記憶素子６６を形成する（図１１（ｂ））。
【０１５３】
なお、抵抗記憶層６２を構成する抵抗記憶材料としては、ＴｉＯｘのほか、例えば、ＮｉＯｘ、ＹＯｘ、ＣｅＯｘ、ＭｇＯｘ、ＺｎＯｘ、ＺｒＯｘ、ＨｆＯｘ、ＷＯｘ、ＮｂＯｘ、ＴａＯｘ、ＣｒＯｘ、ＭｎＯｘ、ＡｌＯｘ、ＶＯｘ、ＳｉＯｘ等を適用することができる。また、Ｐｒ１−ｘＣａｘＭｎＯ３、Ｌａ１−ｘＣａｘＭｎＯ３、ＳｒＴｉＯ３、ＹＢａ２Ｃｕ３Ｏｙ、ＬａＮｉＯ等の複数の金属や半導体原子を含む酸化物材料を適用することもできる。これら抵抗記憶材料は、単体で用いてもよいし積層構造としてもよい。
【０１５４】
また、下部電極６０及び上部電極６４を構成する電極材料としては、プラチナのほか、例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、Ｓｉ、ＴａＮ、ＴｉＮ、Ｒｕ、ＩＴＯ、ＮｉＯ、ＩｒＯ、ＳｒＲｕＯ、ＣｏＳｉ２、ＷＳｉ２、ＮｉＳｉ、ＭｏＳｉ２、ＴｉＳｉ２、Ａｌ−Ｓｉ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ等を適用することができる。下部電極６０を構成する電極材料と上部電極６４を構成する電極材料とは、同じでも異なってもよい。
【０１５５】
次いで、抵抗記憶素子６６が形成された層間絶縁膜５４上に例えばＣＶＤ法によりシリコン酸化膜を堆積した後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、シリコン酸化膜よりなり表面が平坦化された層間絶縁膜６８を形成する。
【０１５６】
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜６８に、抵抗記憶素子６６の上部電極６４に達するコンタクトホール７０を形成する。
【０１５７】
次いで、例えばＣＶＤ法によりバリアメタル及びタングステン膜を堆積後、これら導電膜をエッチバックし、コンタクトホール７０内に、抵抗記憶素子６６の上部電極６４に接続されたコンタクトプラグ７２を形成する（図１２（ａ））。
【０１５８】
次いで、コンタクトプラグ７２が埋め込まれた層間絶縁膜６８上に導電膜を堆積後、フォトリソグラフィ及びドライエッチングによりこの導電膜をパターニングし、コンタクトプラグ７２を介して抵抗記憶素子６６の上部電極６４に電気的に接続されたビット線７４を形成する（図１２（ｂ））。
【０１５９】
次いで、必要に応じて更に上層の配線層等を形成し、不揮発性半導体装置を完成する。
【０１６０】
この後、不揮発性半導体記憶装置の使用にあたっては、リファレンスセルの抵抗記憶素子についてはフォーミング処理を行わず、メモリセルの抵抗記憶素子のみについてフォーミング処理を行う。
【０１６１】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１６２】
例えば、上記実施形態では、書き込み電圧及び読み出し電流をビット線ＢＬ側に印加する回路構成としたが、書き込み電圧及び読み出し電流をソース線ＳＬ側に印加する回路構成としてもよい。
【０１６３】
また、上記第２実施形態では、２つのビット線ＢＬに連なるリファレンスセル１０Ｒを並列に接続することによりリファレンスセルの抵抗値を実質的にＲＨ／２としているが、３つ以上のビット線ＢＬに連なるリファレンスセル１０Ｒを並列に接続し、リファレンスセルの実質的な抵抗値を更に低くしてもよい。
【０１６４】
上述のように、高抵抗状態の抵抗記憶素子の抵抗値は倍近くばらつくため、リファレンスセルの実質的な抵抗値をＲＨ／２としただけでは、十分な読み出しマージンが確保できないことも想定される。このような場合、３つ以上のビット線ＢＬに連なるリファレンスセルを並列に接続することで、リファレンスセルの実質的な抵抗値を更に下げることができ、読み出しマージンを向上することができる。低抵抗状態の抵抗記憶素子の抵抗値は高抵抗状態の抵抗記憶素子の抵抗値よりも３桁程度低いため、リファレンスセルの抵抗値を下げることによって低抵抗状態の読み出しマージンを低下することもない。
【０１６５】
また、上記第２実施形態では、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒの素子面積を、メモリセル１０の抵抗記憶素子１２の素子面積と同じにしているが、メモリセル１０の抵抗記憶素子１２の素子面積とは異なる素子面積にしてもよい。
【０１６６】
また、上記第３実施形態では、リファレンスセル１０Ｒの抵抗記憶素子１２Ｒの素子面積を、メモリセル１０の抵抗記憶素子１２の素子面積の２倍以上としているが、第２実施形態の場合と同様に、メモリセル１０の抵抗記憶素子１２と同じ素子面積にしてもよい。この場合、第２実施形態の場合と同様に、２つ以上のビット線に連なるリファレンスセルを並列に接続することで、リファレンスセルの抵抗値を実質的にＲＨ／２以下にすることができる。
【０１６７】
また、上記第１乃至第３実施形態では、フォーミング処理を行っていない抵抗記憶素子の抵抗値とフォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子の抵抗値とがほぼ等しい場合を前提としているが、フォーミング処理を行っていない抵抗記憶素子の抵抗値とフォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子の抵抗値とは必ずしも同じである必要はない。フォーミング処理を行っていない抵抗記憶素子の抵抗値とフォーミング処理後に高抵抗状態を書き込んだ抵抗記憶素子の抵抗値とが異なる場合には、これら抵抗値の差を考慮して、メモリセル及びリファレンスセルの抵抗記憶素子の素子面積等を設定すればよい。
【０１６８】
また、第４実施形態による不揮発性半導体記憶装置の構造は、図１に示す回路構成を実現する一例を示したものであり、不揮発性半導体記憶装置の構造はこれに限定されるものではない。
【０１６９】
以上詳述した通り、本発明の特徴をまとめると以下の通りとなる。
【０１７０】
（付記１）  一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、
前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルと
を有することを特徴とする不揮発性半導体記憶装置。
【０１７１】
（付記２）  一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、
前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子及び前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、
前記第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子及び前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線と
を有することを特徴とする不揮発性半導体記憶装置。
【０１７２】
（付記３）  一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、
前記抵抗記憶特性を発現した第１の抵抗記憶素子と、ドレイン端子が前記第１の抵抗記憶素子の一方の端部に接続された第１のトランジスタとをそれぞれ有し、マトリクス状に配置された複数のメモリセルと、
前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗と、ドレイン端子が前記第２の抵抗記憶素子の一方の端部に接続された第２のトランジスタとをそれぞれ有し、第１の方向に並ぶように配置された複数のリファレンスセルと、
前記第１の方向と交差する第２の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第２の方向に並ぶ前記メモリセルの前記第１の抵抗記憶素子の他方の端部及び前記リファレンスセルの前記第２の抵抗記憶素子の他方の端部に接続された複数のビット線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのゲート端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのゲート端子に接続された複数のワード線と、
前記第１の方向に延在して並行に配された複数の信号線であって、各信号線が、前記第１の方向に並ぶ前記メモリセルの前記第１のトランジスタのソース端子、又は前記第１の方向に並ぶ前記リファレンスセルの前記第２のトランジスタのソース端子に接続された複数のソース線と
を有することを特徴とする不揮発性半導体記憶装置。
【０１７３】
（付記４）  付記１乃至３のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第２の抵抗記憶素子への印加電圧履歴のうちの最大電圧は、前記高抵抗状態と前記低抵抗状態とを可逆的に切り換え可能な前記抵抗記憶特性を発現するためのフォーミング電圧未満である
ことを特徴とする不揮発性半導体記憶装置。
【０１７４】
（付記５）  付記１乃至４のいずれか１項に記載の不揮発性半導体記憶装置において、
前記リファレンス抵抗の抵抗値は、前記第１の抵抗記憶素子が前記低抵抗状態のときの抵抗値より大きく、前記第１の抵抗記憶素子が前記高抵抗状態のときの抵抗値の１／２以下である
ことを特徴とする不揮発性半導体記憶装置。
【０１７５】
（付記６）  付記５記載の不揮発性半導体記憶装置において、
前記第２の抵抗記憶素子の素子面積は、前記第１の抵抗記憶素子の素子面積の２倍以上である
ことを特徴とする不揮発性半導体記憶装置。
【０１７６】
（付記７）  付記１乃至６のいずれか１項に記載の不揮発性半導体記憶装置において、
前記第２の抵抗記憶素子は、前記第１の抵抗記憶素子と同じ層構造を有する
ことを特徴とする不揮発性半導体記憶装置。
【０１７７】
（付記８）  付記４記載の不揮発性半導体記憶装置において、
前記リファレンスセルが接続された前記ビット線を複数有する
ことを特徴とする不揮発性半導体記憶装置。
【０１７８】
（付記９）  付記８記載の不揮発性半導体記憶装置において、
前記リファレンス抵抗の抵抗値は、前記第１の抵抗記憶素子が前記高抵抗状態のときの抵抗値と同じである
ことを特徴とする不揮発性半導体記憶装置。
【０１７９】
（付記１０）  一対の電極間に抵抗記憶材料が挟持されてなり、高抵抗状態と低抵抗状態とを可逆的に切り換え可能な抵抗記憶特性が電圧の印加によって発現する抵抗記憶素子を用いた不揮発性半導体記憶装置であって、前記抵抗記憶特性を発現した第１の抵抗記憶素子を有するメモリセルと、前記メモリセルを読み出す際に参照されるリファレンスセルであって、前記抵抗記憶特性を発現していない第２の抵抗記憶素子よりなるリファレンス抵抗を有するリファレンスセルとを有する不揮発性半導体記憶装置の読み出し方法であって、
前記第１の抵抗記憶素子と前記第２の抵抗記憶素子とに互いに等しい読み出し電流を流した際に、前記第１の抵抗記憶素子に印加される第１の電圧と、前記第２の抵抗記憶素子に印加される第２の電圧とを比較することにより、前記第１の抵抗記憶素子の抵抗状態を判定する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【０１８０】
（付記１１）  付記１０記載の不揮発性半導体記憶装置の読み出し方法において、
前記リファレンス抵抗の抵抗値は、前記第１の抵抗記憶素子が前記低抵抗状態のときの抵抗値より大きく、前記第１の抵抗記憶素子が前記高抵抗状態のときの抵抗値の１／２以下であり、
前記第１の電圧が前記第２の電圧よりも大きいときには、前記第１の抵抗記憶素子が高抵抗状態であると判定し、
前記第１の電圧が前記第２の電圧よりも小さいときには、前記第１の抵抗記憶素子が低抵抗状態であると判定する
ことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【図面の簡単な説明】
【０１８１】
【図１】本発明の第１実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図２】抵抗記憶素子の電流−電圧特性を示すグラフ（その１）である。
【図３】抵抗記憶素子の電流−電圧特性を示すグラフ（その２）である。
【図４】抵抗記憶素子の抵抗値の温度特性を示すグラフである。
【図５】抵抗記憶素子の抵抗状態の保持特性を示すグラフである。
【図６】本発明の第２実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図７】本発明の第３実施形態による不揮発性半導体記憶装置の構造を示す回路図である。
【図８】本発明の第４実施形態による不揮発性半導体記憶装置の構造を示す平面図である。
【図９】本発明の第４実施形態による不揮発性半導体記憶装置の構造を示す概略断面図である。
【図１０】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その１）である。
【図１１】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その２）である。
【図１２】本発明の第４実施形態による不揮発性半導体記憶装置の製造方法を示す工程断面図（その３）である。
【図１３】抵抗記憶素子の電気特性を示すグラフである。
【符号の説明】
【０１８２】
１０…メモリセル
１０Ｒ…リファレンスセル
１２…抵抗記憶素子
１４…選択トランジスタ
１６…列選択用トランジスタ
１８…書き込み回路
２０…読み出し用トランジスタ
２２…読み出し回路
２４…列選択回路
３０…シリコン基板
３２…素子分離舞う
３４…ゲート電極
３６，３８…ソース／ドレイン領域
４０，５４，６８…層間絶縁膜
４２，４４，５６，７０…コンタクトホール
４６，４８，５８，７２…コンタクトプラグ
５０…ソース線
５２…中継配線
６０…下部電極
６２…抵抗記憶層
６４…上部電極
６６…抵抗記憶素子
７４…ビット線
【図１】
2008065953.tif 000003
【図２】
2008065953.tif 000004
【図３】
2008065953.tif 000005
【図４】
2008065953.tif 000006
【図５】
2008065953.tif 000007
【図６】
2008065953.tif 000008
【図７】
2008065953.tif 000009
【図８】
2008065953.tif 000010
【図９】
2008065953.tif 000011
【図１０】
2008065953.tif 000012
【図１１】
2008065953.tif 000013
【図１２】
2008065953.tif 000014
【図１３】
2008065953.tif 000015