(57)【要約】【課題】フローティングゲートの面積を減少させてセル間の電気的干渉効果を減少させるためのＮＡＮＤフラッシュメモリ素子の製造方法を提供すること。【解決手段】半導体基板内に素子分離膜を形成する段階と、前記素子分離膜の上部の側面がネガティブなプロファイルを持つようにする段階と、全体構造の上部にポリシリコン膜を形成するが、前記ネガティブなプロファイルによって前記ポリシリコン膜内にシームが発生するようにする段階と、ポスト熱処理工程を行って前記シームをボイドに作る段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法を提供する。【選択図】図３ｆ
2008010806.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に素子分離膜を形成する段階と、
前記素子分離膜の上部の側面がネガティブなプロファイルを持つようにする段階と、
全体構造の上部にポリシリコン膜を形成するが、前記ネガティブなプロファイルによって前記ポリシリコン膜内にシームが発生するようにする段階と、
ポスト熱処理工程を行って前記シームをボイドに作る段階とを含むことを特徴とする、ＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項２】
前記素子分離膜の側面のスロープは８４°〜８７°とすることを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項３】
前記ポスト熱処理工程は、ＲＴＰタイプまたはファーネスタイプを用いてＮ２、真空またはＨ２雰囲気下、７００℃〜９００℃の温度で行うことを特徴とする、請求項１に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項４】
半導体基板の上部に積層されたトンネル酸化膜、第１ポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成するが、前記窒化膜の側面がスロープを持つようにする段階と、
前記トレンチ内に絶縁膜を形成して素子分離膜を形成する段階と、
露出された前記窒化膜及び前記バッファ酸化膜を順次除去して前記素子分離膜の上部が前記スロープによってネガティブなプロファイルを持つようにする段階と、
全体構造の上部に第２ポリシリコン膜を形成するが、前記ネガティブなプロファイルによって前記第２ポリシリコン膜内にシームが発生するようにする段階と、
ポスト熱処理工程を行って前記シームをボイドに作る段階と、
前記素子分離膜の上部が露出されるまで平坦化工程を行った後、前記素子分離膜の上部を一部除去する段階と、
全体構造の上部に誘電体膜及び第３ポリシリコン膜を順次形成する段階とを含むことを特徴とする、ＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項５】
前記窒化膜の側面のスロープは８４°〜８７°とすることを特徴とする、請求項４に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項６】
前記ポスト熱処理工程は、ＲＴＰタイプまたはファーネスタイプを用いてＮ２、真空またはＨ２雰囲気下、７００℃〜９００℃の温度で行うことを特徴とする、請求項４に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項７】
前記平坦化工程はＣＭＰまたは全面エッチング工程で行うことを特徴とする、請求項４に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【請求項８】
前記平坦化工程時の前記第２ポリシリコン膜の厚さは４００Å〜８００Åであることを特徴とする、請求項４に記載のＮＡＮＤフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子の製造方法に係り、特にフローティングゲートの面積を減少させてセル間の電気的干渉(interference)効果を減少させるためのＮＡＮＤフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
現在、ＮＡＮＤフラッシュメモリ製造方法において、素子の高集積化に伴い、単位アクティブ領域とフィールド領域が形成される空間は減少している。したがって、狭いアクティブ空間内にフローティングゲートを含んだ誘電体膜、コントロールゲートを形成するにつれて、ゲート間の距離が狭くなって干渉効果が益々問題視されている。
【０００３】
図１はＳＡ−ＳＴＩ(Self Align Shallow Trench Isolation)を適用した一般なＮＡＮＤフラッシュメモリ素子の製造方法を説明するための斜視図であって、セル間の電気的干渉効果を示すものである。
【０００４】
図１を参照すると、半導体基板１０の上部にトンネル酸化膜１１と第１ポリシリコン膜１２を形成し、素子分離マスクを用いたエッチング工程によって第１ポリシリコン膜１２とトンネル酸化膜１１を選択的にエッチングした後、選択的にエッチングされた第１ポリシリコン膜１２をマスクとして半導体基板１０をエッチングしてトレンチを形成する。トレンチが埋め込まれるように全体構造の上部に絶縁膜、例えばＨＤＰ(High Density Plasma)酸化膜を形成した後、第１ポリシリコン膜１２の上部が露出されるように絶縁膜を平坦化、例えばＣＭＰ(ChemicalMechanical Polishing)してトレンチ内に素子分離膜１３を形成する。全体構造の上部に第２ポリシリコン膜１４を形成し、所定のマスクを用いて第２ポリシリコン膜１４をエッチングすることにより、第１ポリシリコン膜１２と第２ポリシリコン膜１４とからなるフローティングゲートを形成する。全体構造の上部に誘電体膜１５及びコントロールゲート用導電膜１６を形成する。
【０００５】
ところが、上述したような方法でフローティングゲートを形成すると、素子の高集積化に伴い、素子分離膜の幅が減少する。これにより、隣り合うフローティングゲート間の間隔が減少し、隣り合うフローティングゲート間に干渉効果が発生する。ここで、隣り合うフローティングゲート間の干渉効果は、トンネル酸化膜付近のＨＤＰ酸化膜が誘電物質として作用するために発生するもので、これは、素子分離膜の上部をトンネル酸化膜の下の領域までエッチングした後、コントロールゲート用ポリシリコン膜をトンネル酸化膜の下の領域まで埋め込むことにより、干渉効果を遮断することができる。
【０００６】
ところが、フローティングゲートの高さを減少させると、ゲート間の干渉効果は減少するが、カップリング比(Coupling Ratio)だけでなく、セルのプログラム速度も減少する。
【０００７】
図２は素子の縮小化によるプログラムしきい電圧（Ｖｔ）値と干渉しきい電圧（Ｖｔ）シフト値を示すグラフである。
【０００８】
曲線ａは各素子によるセルの干渉しきい電圧（Ｖｔ）シフト値を示すグラフ、曲線ｂは各素子によるプログラムしきい電圧（Ｖｔ）値を示すグラフである。曲線ａと曲線ｂとを比較すると、素子が縮小化するにつれて、干渉しきい電圧（Ｖｔ）シフト値は増加し、プログラムしきい電圧（Ｖｔ）値は減少し、６０ｎｍ以下の素子ではプログラムしきい電圧（Ｖｔ）値と干渉しきい電圧（Ｖｔ）シフト値の両方とも素子の限界値を超えている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述した問題点を解決するためのもので、その目的とするところは、フローティングゲートの面積を減少させてセル間の電気的干渉効果を減少させるためのＮＡＮＤフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明は、半導体基板内に素子分離膜を形成する段階と、前記素子分離膜の上部の側面がネガティブなプロファイルを持つようにする段階と、全体構造の上部にポリシリコン膜を形成するが、前記ネガティブなプロファイルによって前記ポリシリコン膜内にシームが発生するようにする段階と、ポスト熱処理工程を行って前記シームをボイドに作る段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法を提供する。
【００１１】
また、本発明は、半導体基板の上部に積層されたトンネル酸化膜、第１ポリシリコン膜、バッファ酸化膜、窒化膜及び前記半導体基板の一部をエッチングしてトレンチを形成するが、前記窒化膜の側面がスロープを持つようにする段階と、前記トレンチ内に絶縁膜を形成して素子分離膜を形成する段階と、露出された前記窒化膜及び前記バッファ酸化膜を順次除去して前記素子分離膜の上部が前記スロープによってネガティブなプロファイルを持つようにする段階と、全体構造の上部に第２ポリシリコン膜を形成するが、前記ネガティブなプロファイルによって前記第２ポリシリコン膜内にシームが発生するようにする段階と、ポスト熱処理工程を行って前記シームをボイドに作る段階と、前記素子分離膜の上部が露出されるまで平坦化工程を行った後、前記素子分離膜の上部を一部除去する段階と、全体構造の上部に誘電体膜及び第３ポリシリコン膜を順次形成する段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【００１２】
本発明による効果は、次の通りである。
１）フローティングゲートの中央にボイドを形成させてフローティングゲートの面積を減少させることにより、セル間の電気的干渉効果を減少させることができる。
【００１３】
２）セル間の干渉効果を減少させることにより、しきい電圧（Ｖｔ）シフト値を減少させることができる。
【００１４】
３）セル間の干渉効果を減少させることにより、６０ｎｍ以下のＮＡＮＤフラッシュメモリ素子においてマルチレベルセルを実現することができる。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照しながら、本発明の実施例を詳細に説明する。
【００１６】
図３ａ〜図３ｆは、本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図であって、ＳＡ−ＦＧスキーム(Scheme)を適用したＳＡ−ＳＴＩ構造を適用したものである。
【００１７】
図３ａを参照すると、半導体基板１００の上部にトンネル酸化膜１０２、フローティングゲート用第１ポリシリコン膜１０４、バッファ酸化膜１０６及び窒化膜１０８を順次形成する。この際、第１ポリシリコン膜１０４は３００Å〜５００Åの厚さに形成し、バッファ酸化膜１０６は３０Å〜８０Åの厚さに形成し、窒化膜１０８は６００Å〜１２００Åの厚さに形成する。フォト及びエッチング工程によって窒化膜１０８、バッファ酸化膜１０６、第１ポリシリコン膜１０４、トンネル酸化膜１０２及び半導体基板１００の一部をエッチングしてトレンチを形成する。このエッチング工程の際に、窒化膜１０８の側面のスロープｃは８４°〜８７°とする。
【００１８】
その後、トレンチ内に側壁酸化膜を形成した後、トレンチが埋め込まれるように全体構造の上部に絶縁膜を形成する。この際、絶縁膜は、ＨＤＰ酸化膜で形成する。窒化膜１０８の上部が露出されるように絶縁膜を研磨してトレンチ内に素子分離膜１１０を形成する。
【００１９】
図３ｂを参照すると、熱い(hot)リン酸浴で窒化膜１０８を除去する。この際、第１ポリシリコン膜１０４の上部にはバッファ酸化膜１０６が形成されているため、第１ポリシリコン膜１０４がアタック(attack)を受けない。素子分離膜１１０の上部のニップル(nipple)領域はネガティブスロープを持つ。
【００２０】
図３ｃを参照すると、洗浄工程を行ってバッファ酸化膜１０６を除去する。この際、素子分離膜１１０の側面の一部が除去される。
【００２１】
図３ｄを参照すると、全体構造の上部にフローティングゲート用第２ポリシリコン膜１１２を形成する。この際、ネガティブスロープを持つ素子分離膜１１０によって素子分離膜１１０と素子分離膜１１０との間にシーム(seam)２００が発生する。
【００２２】
図３ｅを参照すると、ポスト熱処理工程を行ってシーム２００をボイド３００に作る。この際、ポスト熱処理工程は、ＲＴＰ(Rapid Thermal Process)タイプまたはファーネス(furnace)タイプを用いてＮ２、真空またはＨ２の雰囲気の下、７００℃〜９００℃の温度で行う。
【００２３】
その後、素子分離膜１１０の上部が露出されるまで研磨工程または全面エッチング工程を行って第２ポリシリコン膜１１２を分離させる。この際、第２ポリシリコン膜１１２は４００Å〜８００Åの厚さとなる。
【００２４】
図３ｆを参照すると、素子分離膜１１０の上部を一部エッチングして素子分離膜１１０のＥＦＨ(Effective Field Height)を調節する。この際、ＥＦＨは２５０Å〜４５０Åの厚さとなる。全体構造の上部に誘電体膜１１４及びコントロールゲート用第３ポリシリコン膜１１６を順次形成する。
【００２５】
上述したようにフローティングゲートを形成すると、フローティングゲートの中央にボイド３００が形成されてフローティングゲートの面積が減少する。これにより、セル間の電気的干渉効果を減少させてしきい電圧（Ｖｔ）シフト値を減少させる。したがって、６０ｎｍ以下のＮＡＮＤフラッシュメモリ素子においてマルチレベルセルを実現することができる。
【００２６】
本発明の技術思想は、前述した好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において種々の変形実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００２７】
【図１】従来の技術に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するための斜視図である。
【図２】素子の縮小化によるプログラムしきい電圧（Ｖｔ）値と干渉しきい電圧（Ｖｔ）シフト値を示すグラフである。
【図３ａ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【図３ｂ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【図３ｃ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【図３ｄ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【図３ｅ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【図３ｆ】本発明の一実施例に係るＮＡＮＤフラッシュメモリ素子の製造方法を説明するために示す断面図である。
【符号の説明】
【００２８】
１００    半導体基板
１０２    トンネル酸化膜
１０４    第１ポリシリコン膜
１０６    バッファ酸化膜
１０８    窒化膜
１１０    素子分離膜
１１２    第２ポリシリコン膜
１１４    誘電体膜
１１６    第３ポリシリコン膜
２００    シーム
３００    ボイド
【図１】
2008010806.tif 000003
【図２】
2008010806.tif 000004
【図３ａ】
2008010806.tif 000005
【図３ｂ】
2008010806.tif 000006
【図３ｃ】
2008010806.tif 000007
【図３ｄ】
2008010806.tif 000008
【図３ｅ】
2008010806.tif 000009
【図３ｆ】
2008010806.tif 000010