(57)【要約】 【課題】   従来技術のマルチクロックドメインを有するＬＳＩのスキャンクロック分配システムではＬＳＩテスタ装置から外部端子を介しクロックドメイン毎にスキャンクロック信号を供給する構成でありＬＳＩテスタ装置が発生する信号間のスキューにより正確な遷移遅延故障テストが不可能である。【解決手段】   外部端子から供給するスキャンクロック信号を一本化し、マルチドメインに供給する通常動作モード時のクロック信号の根源となるノード（以下、「ルートノード」と言う）と、スキャンモードのスキャンクロック信号のルートノードを共通の分岐点とすると共に、クロックドメイン毎にスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を設けた。【選択図】   図５
2008134100.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モード時にマルチクロックドメインへ供給するクロック信号のルートノードへ、スキャンモード時にスキャンクロック信号を供給するスキャンクロック分配システムであって、クロックドメインへ供給するスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を備えたことを特徴とするスキャンクロック分配システム。
【請求項２】
分周比を切り替えた前後で遅延時間が等しい前記分周器を備えたことを特徴とする請求項１記載のスキャンクロック分配システム。
【請求項３】
スキャンシフトモード時に前記分周器の分周比をクロックドメイン間で等しくすることを特徴とする請求項１または２に記載の
スキャンクロック分配システム。
【請求項４】
通常動作モード時とスキャンキャプチャモード時における前記分周器の分周比の各クロックドメイン間の相対的な比率が同じで、且つ通常動作モード時よりもスキャンキャプチャモード時の分周比が小さいことを特徴とする請求項１乃至３のいずれか１項記載の
スキャンクロック分配システム。
【請求項５】
通常動作モード時にマルチクロックドメインへ供給するクロック信号のルートノードへ、スキャンモード時にスキャンクロック信号を供給するスキャンクロック分配システムを備えた半導体集積回路装置であって、クロックドメインへ供給するスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスト容易化手法であるスキャンテスト方式を敷設したスキャンクロック分配方法及びシステムに関し、特に同一のクロックにより動作する回路の範囲を定義するクロックドメインが複数個だけ存在する態様（以下「マルチクロックドメイン」と言う）によるスキャンクロック分配方法及びシステムに関する。
【背景技術】
【０００２】
近年のＬＳＩの大規模化や高集積化に伴い、テスト品質の向上を目的としたＬＳＩテスト容易化手法の重要性が益している。  ＬＳＩテスタ装置による故障検出率の向上は、製品の品質に直接的に関わることから、故障検出率の向上が重要課題となっている。  信号の変化がフリップフロップ間のパス上を規定時間内に伝わらない故障、すなわち遅延故障（Ｄｅｌａｙ  Ｆａｕｌｔ）の検出率の向上が、特に重要課題である。
【０００３】
また、ＬＳＩの大規模化は搭載する機能の複雑化を招いており、それに伴うテストの難易度や製品出荷テストコストの増加を回避するために設けられた付加回路やテスト専用端子などのオーバヘッドを最小化できる効率的なテスト設計手法が望まれる。
【０００４】
そこで、先の遅延故障をテストする手法として、スキャンテスト方式を利用した遷移遅延故障（Ｔｒａｎｓｉｔｉｏｎ  Ｄｅｌａｙ  Ｆａｕｌｔ）テストがあり、以下に説明する。  図１、即ち１はスキャンクロック分配システムを示し、ＬＳＩテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の典型的な構成例を示している。
【０００５】
更に、この構成例ではマルチクロックドメインを有し、且つクロックドメイン毎に異なるクロック周波数で動作する。  ３０、３１、３２はＣＴＳ（Ｃｌｏｃｋ  Ｔｒｅｅ  Ｓｙｎｔｈｅｓｉｓ）バッファであり、クロックツリー合成により各クロックドメインに帰属する同期回路へ分配されるクロック信号のスキューを最小限に抑えたクロックツリーを構成するバッファ郡を表します。
【０００６】
１０、１１、１２は、各々が２分の１、４分の１、８分の１の分周器を示し、同一のクロック信号を源泉として位相同期が取られた分周信号を出力する。  ２はＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を示し、本回路が発振するクロック信号が分周器１０、１１、１２の各々に共通するクロック信号の源泉となる。
【０００７】
なお、Ｎ１はノードを示し、特にＰＬＬ回路２が発信するクロック信号を分周器１０、１１、１２の各々へ分配する分岐点をも表します。
【０００８】
２０、２１、２２は通常動作モードとスキャンモードとで切り替えられるセレクタであり、分周器２０、２１、２２の各々の後段に配置される。  ＳＭはスキャンモード信号、ＳＣ０、ＳＣ１、ＳＣ２はＬＳＩ外部から供給されるスキャンクロック信号を示す。
【０００９】
スキャンモード信号ＳＭがＬｏｗのときにスキャンクロック分配システム１は通常動作モードに入り、分周器１０、１１、１２の各々が出力する分周信号を選択的にＣＳＴバッファ３０、３１、３２の各々へ入力する。  他方、スキャンモード信号ＳＭがＨｉｇｈのときにはスキャンモードに入り、スキャンクロック信号ＳＣ０、ＳＣ１、ＳＣ２の各々を選択的にＣＳＴバッファ３０、３１、３２の各々へ入力する。
【００１０】
このように、通常動作モードとスキャンモードとの間でクロック信号の供給源が異なるが、クロック信号をクロックドメインの末端にある同期回路へ分配するための基幹経路であるクロックツリー及びＣＴＳバッファを共有化する構成を有する。
【００１１】
なお、Ｎ１０、Ｎ１１、Ｎ１２、並びにＮ２０、Ｎ２１、Ｎ２２はノードを示し、特にセレクタ２０、２１、２２の各々の入力端子の直前を表します。
【００１２】
４０、４１、４２はスキャンフリップフロップ（以下「スキャンＦＦ」とも言う）を示し、各々が異なるクロックドメインに帰属する同期回路であり、具体的にはＣＴＳバッファ３０、３１、３２の各々が分配するクロック信号により同期が取られる。
【００１３】
また、Ｎ３０、Ｎ３１、Ｎ３２はノードを示し、特にスキャンＦＦ４０、４１、４２のクロック入力端子の直前を表します。
【００１４】
従来の技術に拠れば、マルチクロックドメインを有するＬＳＩのスキャンクロック分配システムにおけるスキャンクロック信号は、クロックドメイン毎に異なる外部端子から供給されていた。
【００１５】
ここで更に、図１に示したスキャンクロック分配システム１の構成の説明を付け加えておく。  ＴＭはテストモード信号、ＳＩはスキャンイン入力信号、ＳＯはスキャンアウト出力信号を示す。
【００１６】
スキャンＦＦ４０、４１、４２は、セレクタを介してデータが入力されるＤ型フリップフロップにより構成され、このセレクタはスキャンシフトモードとスキャンキャプチャシフトモードとに切り替えられる。
【００１７】
５０、５１、５２、５９は、スキャンモードにおける被テスト対象である組合せ回路、７０、７１はインバータ、６０、６１はロックアップラッチを示す。  ロックアップラッチ６０、６１は、スキャンＦＦ４０、４１、４２から成るスキャンクチェインの各々の合間に挿入され、且つこの態様を更に詳述するならば、マルチクロックドメインにおいて異なるクロックドメインに帰属する二つのスキャンＦＦの合間に挿入される。
【００１８】
また、Ｎ４０、Ｎ４１、Ｎ４２はノードを示し、特にスキャンＦＦ４０、４１、４２のデータ出力端子の直後を表します。  同様に、Ｎ５０、Ｎ５１、Ｎ５２、Ｎ５９もノードを示し、特に組合せ回路５０、５１、５２、５９のデータ出力端子の直後を表します。
【００１９】
スキャンモード信号ＳＭがＨｉｇｈ、即ちスキャンモードに入り、且つテストモード信号ＴＭがＨｉｇｈのときにスキャンクロック分配システム１はスキャンシフトモードに入り、スキャンＦＦ４０、４１、４２で構成されたスキャンクチェインによるシフトレジスタ動作、即ちスキャンシフト動作を行う。
【００２０】
他方、スキャンモード（スキャンモード信号ＳＭがＨｉｇｈ）、且つテストモード信号ＴＭがＬｏｗのときにはスキャンキャプチャモードに入り、そしてスキャンＦＦ４０、４１、４２はノードＮ５９、Ｎ５０、Ｎ５１に現れている組合せ回路５９、５０、５１の各々の出力信号をノードＮ４０、Ｎ４１、Ｎ４２へと同期出力する、いわゆるラウンチ（Ｌａｕｎｃｈ）動作を行い、更に続けてスキャンＦＦ４１、４２は、先の同期出力によりノードＮ４０、Ｎ４１に現れた出力信号に基づき、ノードＮ５０、Ｎ５１に現れる組合せ回路５０、５１の演算結果としての出力信号を、スキャンＦＦ４１、４２のそれ自身にラッチする、いわゆるキャプチャ（Ｃａｐｔｕｒｅ）動作を行う。  なお、これら動作はタイミングチャートを用いて詳細を後述する。
【００２１】
図２は、図１のスキャンクロック分配システム１が通常動作モード（ＳＭ＝“Ｌｏｗ”、且つＴＭ＝“Ｌｏｗ”）にある場合のタイミングチャートを示す。
【００２２】
ＰＬＬ回路２が発振出力するクロック信号は周期Ｔ０を有し、各分周器１０、１１、１２へ分配され、且つ分周された後にノードＮ１０、Ｎ１１、Ｎ１２へ達する。  このとき、各分周信号は周期２Ｔ０、４Ｔ０、８Ｔ０を有し、且つ分岐点であるノードＮ１を基点に遅延時間ｔＤＶ０、ｔＤＶ１、ｔＤＶ２を要する。  更に各分周信号は、クロックツリーを構成するＣＴＳバッファ３０、３１、３２を介してマルチクロックドメインの各同期回路（この例においては、各スキャンＦＦ４０、４１、４２に相当する）へ分配され、末端のノードＮ３０、Ｎ３１、Ｎ３２へ達する。  このとき、ノードＮ１０、Ｎ１１、Ｎ１２の各々を基点に遅延時間ｔＣＴＳ０、ｔＣＴＳ１、ｔＣＴＳ２を要する。
【００２３】
このように、マルチクロックドメインを構成する各クロックドメイン末端にある同期回路であるスキャンＦＦ４０、４１、４２へのクロック分配は、ノードＮ１を基点に各々が固定の遅延時間でクロックが到達する態様、即ち位相同期が取れたＬＳＩ設計が成される。
【００２４】
具体的なデータ授受の同期動作として、先ずスキャンＦＦ４０はクロックエッジ２Ａを基点にノードＮ５９に現れた信号をキャプチャし、且つ遅延時間ｔＦＦ０を経て組合せ回路５０へラウンチする。  次に、組合せ回路５０は遅延時間ｔＣＭ０を経てノードＮ５０、即ち次段のスキャンＦＦ４１へデータを送る。  そこで、スキャンＦＦ４１はセットアップ時間マージンｔＳＥＴＵＰを確保しつつ、クロックエッジ２Ｂに拠りデータをキャプチャし、これで一連のラウンチ（Ｌａｕｎｃｈ）動作及びキャプチャ（Ｃａｐｔｕｒｅ）動作が完了する。  なお、クロックエッジ２Ａの次のクロックエッジに依るデータの遷移及び伝播は、スキャンＦＦ４１に対するクロックエッジ２Ｂのホールド時間マージンｔＨＯＬＤも確保され得るようにＬＳＩ設計が成される。
【００２５】
また、スキャンＦＦ４２にとってのクロックエッジ２Ｂとクロックエッジ２Ｃとの関係は、先のスキャンＦＦ４１のクロックエッジ２Ａとクロックエッジ２Ｂとの関係に等しい。  ここで、遅延時間ｔＦＦ１はスキャンＦＦ４２のクロックエッジ２Ｂに対しデータをラウンチする時間であり、遅延時間ｔＣＭ１は組合せ回路５１の伝播時間である。  なお、セレクタ２０、２１、２２は同一の回路を用い、従って同一の遅延時間を有するので、クロックドメイン間の相対的な位相同期の関係が崩れることはない。  そこでセレクタ２０、２１、２２の遅延時間は、図１に関わるタイミングチャート上において零として省略する。  
【００２６】
他方、図３はスキャンモード（ＳＭ＝“Ｈｉｇｈ”）、且つスキャンキャプチャモード（ＴＭ＝“Ｌｏｗ”）にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートを示す。  特に、ＬＳＩ外部から供給されるスキャンクロック信号ＳＣ０、ＳＣ１、ＳＣ２は信号間の位相同期が取られた理想状態を前提としている。  
【００２７】
そして、各スキャンクロック信号ＳＣ０、ＳＣ１、ＳＣ２は周期２Ｔ０、４Ｔ０、８Ｔ０を有し、且つ各々のＬＳＩ外部から供給される外部端子を基点に遅延時間ｔＳＣ０、ｔＳＣ１、ｔＳＣ２を要して、ノードＮ２０、Ｎ２１、Ｎ２２へ達する。  この後、各スキャンクロック信号は、通常動作モードと同様に、ＣＴＳバッファ３０、３１、３２を介してマルチクロックドメインの各スキャンＦＦ４０、４１、４２へ分配され、末端のノードＮ３０、Ｎ３１、Ｎ３２へ達する。
【００２８】
このとき、ノードＮ２０、Ｎ２１、Ｎ２２の各々を基点とするノードＮ３０、Ｎ３１、Ｎ３２までの遅延時間は、セレクタ２０、２１、２２を共有しているため、先のノードＮ１０、Ｎ１１、Ｎ１２を基点とする遅延時間ｔＣＴＳ０、ｔＣＴＳ１、ｔＣＴＳ２と等値となる。  更に、ノードＮ１からノードＮ１０、Ｎ１１、Ｎ１２までの遅延時間ｔＤＶ０、ｔＤＶ１、ｔＤＶ２の相対的な関係と、遅延時間ｔＳＣ０、ｔＳＣ１、ｔＳＣ２の相対的な関係とが、等価となるようにＬＳＩ設計へ反映させることができたと仮定するならば、図２におけるスキャンＦＦ４１のクロックエッジ２Ａとクロックエッジ２Ｂとの関係は、図３におけるスキャンＦＦ４１のクロックエッジ３Ａとクロックエッジ３Ｂとの関係に、セットアップ時間マージン及びホールド時間マージンなどの動作余裕度時間の関係において等価となる。  同様に、図２におけるスキャンＦＦ４２のクロックエッジ２Ｂとクロックエッジ２Ｃとの関係は、図３におけるスキャンＦＦ４２のクロックエッジ３Ｂとクロックエッジ３Ｃとの関係に等価となる。
【００２９】
具体的なデータ授受の同期動作として、先ずスキャンＦＦ４０はクロックエッジ３Ａを基点にノードＮ５９に現れた信号をキャプチャし、且つ遅延時間ｔＦＦ０を経て組合せ回路５０へラウンチする。  次に、組合せ回路５０は遅延時間ｔＣＭ０を経てノードＮ５０、即ち次段のスキャンＦＦ４１へデータを送る。  そこで、スキャンＦＦ４１はセットアップ時間マージンｔＳＥＴＵＰを確保しつつ、クロックエッジ３Ｂに拠りデータをキャプチャし、これで一連のラウンチ（Ｌａｕｎｃｈ）動作及びキャプチャ（Ｃａｐｔｕｒｅ）動作が完了する。  なお、クロックエッジ３Ａの次のクロックエッジに依るデータの遷移及び伝播は、スキャンＦＦ４１に対するクロックエッジ３Ｂのホールド時間マージンｔＨＯＬＤも確保される。  また、スキャンＦＦ４２にとってのクロックエッジ３Ｂとクロックエッジ３Ｃとの関係は、先のスキャンＦＦ４１のクロックエッジ３Ａとクロックエッジ３Ｂとの関係に等しい。  ここで、遅延時間ｔＦＦ１はスキャンＦＦ４２のクロックエッジ３Ｂに対しデータをラウンチする時間であり、遅延時間ｔＣＭ１は組合せ回路５１の伝播時間である。
【００３０】
このように図３においては、フリップフロップ間のパス上を信号変化が伝わる時間、すなわち遅延時間ｔＣＭ０や遅延時間ｔＣＭ１が規定の時間内に伝播し、正常なラウンチ動作とキャプチャ動作が行われている。  つまり、製品として遷移遅延故障を起こしていない正常なＬＳＩであるとテスト判定できる。  これら一連のテストが、すなわちスキャンテスト方式を利用した遷移遅延故障テストである。
【００３１】
この他の従来技術として、マルチクロックドメインを有するＬＳＩのテスト方法に係る特許文献１及び２がある。
【特許文献１】特開２００３−２７０３０１号公報（図１、図１７）
【特許文献１】特開２００５−０２６３３５号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら上述したような従来技術のマルチクロックドメインを有するＬＳＩのスキャンクロック分配システムでは製品出荷テストにおけるスキャンクロック信号はＬＳＩテスタ装置から外部端子を介して供給しており、クロックドメイン毎のスキャンＦＦに供給されるスキャンクロック信号の間のスキューはＬＳＩテスタ装置が発生する信号間のスキュー精度に制限される課題がある。
【００３３】
図４に示すタイミングチャートを用いて更に本課題を説明する。  図４は図３と同様にスキャンモード（ＳＭ＝“Ｈｉｇｈ”）、且つスキャンキャプチャモード（ＴＭ＝“Ｌｏｗ”）にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートを示す。  そこで、ＬＳＩテスタ装置から供給されるスキャンクロック信号ＳＣ１はＳＣ０に対し位相がＬＳＩテスタ装置スキュー時間ｔＳＫＥＷだけ遅れた位相を有している。  なおスキャンクロック信号ＳＣ２はＳＣ１と位相同期が取れた状態にある。
【００３４】
そして図３と同様に、各スキャンクロック信号ＳＣ０、ＳＣ１、ＳＣ２は周期２Ｔ０、４Ｔ０、８Ｔ０を有し、且つ各々のＬＳＩ外部から供給される外部端子を基点に遅延時間ｔＳＣ０、ｔＳＣ１、ｔＳＣ２を要して、ノードＮ２０、Ｎ２１、Ｎ２２へ達する。  この後、各スキャンクロック信号は、通常動作モードと同様に、ＣＴＳバッファ３０、３１、３２を介してマルチクロックドメインの各スキャンＦＦ４０、４１、４２へ分配され、末端のノードＮ３０、Ｎ３１、Ｎ３２へ達する。
【００３５】
しかしながら、図４におけるノードＮ３０とＮ３１との位相差（図４におけるスキャンＦＦ４１のクロックエッジ４Ａとクロックエッジ４Ｂとの関係）は、図３における末端のノードＮ３０とＮ３１との位相差（図３におけるスキャンＦＦ４１のクロックエッジ３Ａとクロックエッジ３Ｂとの関係）に、スキャンクロック信号ＳＣ０とＳＣ１とのＬＳＩテスタ装置スキュー時間ｔＳＫＥＷを更に加算した関係になる。  その結果、図４の状態にあるスキャンＦＦ４１のホールド時間は、図３の状態にあるスキャンＦＦ４１のホールド時間よりも位相差ｔＳＫＥＷだけ短くなり、ホールド時間マージンｔＨＯＬＤを満足できない状態に陥る。
【００３６】
なお、図４の状態にあるスキャンＦＦ４１のセットアップ時間は、ホールド時間の現象とは逆に、図３の状態にあるスキャンＦＦ４１のセットアップ時間よりも位相差ｔＳＫＥＷだけ長くなり、セットアップ時間マージンｔＨＯＬＤが更に余裕を益した状態に成る。
【００３７】
図４の状態にあるスキャンＦＦ４１はクロックエッジ４Ｂにおけるホール時間マージンｔＨＯＬＤを満足できず、次段のスキャンＦＦ４２へ誤ったデータを伝播させてしまい、期待する正常なキャプチャ動作を行えなかったという出荷テスト判定の結果を得ることになる。  すなわち、製品として遷移遅延故障を起こしていない正常なＬＳＩであるにもかかわらず、ＬＳＩテスタ装置が発生する信号間のスキューが存在することに因って、遅延故障を起こしたＬＳＩとして誤った出荷テスト判定の結果を得ると言う問題が発生する。  近年の半導体の微細化に伴うＬＳＩの高速化は、この問題を助長する傾向にある。  すなわち、ＬＳＩテスタ装置が発生する信号間スキューの分解能の向上よりも、ＬＳＩ内部で適用されるクロックドメインの高速化に伴うクロック周期の短縮が、上回る傾向である。
【００３８】
なお、このクロックドメイン毎のスキャンＦＦに供給されるスキャンクロック信号の間のスキューがもたらす問題が、スキャンシフトモードにもたらす影響を更に述べておく。  すならち、先に述べたロックアップラッチ６０、６１は、マルチクロックドメインにおいて異なるクロックドメインに帰属し且つスキャンチェインを構成するスキャンＦＦ４０、４１、４２の合間に挿入することによって、先のスキューに依らず正常なスキャンシフト動作を保証する。  言い換えれば、新たに設けられた付加回路と言うオーバヘッドを許容することによって先のスキューの影響を回避している。
【００３９】
そこで、ロックアップラッチ６０、６１の動作を説明することにより、先のスキューの影響を回避できることを示しておく。  ロックアップラッチ６０、６１の各々は、インバータ、７０、７１が出力するクロック信号がＨｉｇｈでアクティブ状態となりノードＮ４０、Ｎ４１に現れているデータ信号を出力へ透過し、先のクロック信号がＬｏｗに遷移した瞬間に直前のノードＮ４０、Ｎ４１に現れているデータ信号をラッチし且つ先のクロック信号がＬｏｗである間はそのデータ信号を保持し続ける。
【００４０】
図４で示したように、スキャンクロック信号ＳＣ１がＳＣ０に対し位相がＬＳＩテスタ装置スキュー時間ｔＳＫＥＷだけ遅れた状態を想定し、ロックアップラッチ６０とスキャンＦＦ４０、４１に着目してスキャンシフト動作を説明する。  ノードＮ３０に現れるクロック信号、すなわちスキャンＦＦ４０に入力するクロック信号がＨｉｇｈに遷移した瞬間に、スキャンＦＦ４０は直前のスキャンイン入力信号ＳＩを取り込み保持すると共に出力する。  このとき同時に、ロックアップラッチ６０は直前のノードＮ４０に現れているデータ信号をラッチし保持すると共に出力する。
【００４１】
他方、スキャンＦＦ４１に入力されるノードＮ３１に現れるクロック信号は、スキャンクロック信号ＳＣ０がスキャンＦＦ４０に到達する時間に対し、その到達時間差である  ｛（ｔＳＣ１＋ｔＣＴＳ１）−（ｔＳＣ０＋ｔＣＴＳ０）｝  に対し更にＬＳＩテスタ装置スキュー時間ＳＫＥＷだけ遅れてＨｉｇｈに遷移する。  このとき、ロックアップ６０は、先に述べたスキャンＦＦ４０がスキャンイン入力信号ＳＩを取り込み保持し且つノードＮ４０に出力する以前に、ノードＮ４０に現れていたデータ信号を保持し出力しており、且つこの保持状態をノードＮ３０に現れるクロック信号がＨｉｇｈ状態である間中は維持し続ける。  従って、先に述べたスキャンＦＦ４１に入力されるノードＮ３１に現れるクロック信号の遅れが生じたとしても、先に述べたスキャンＦＦ４０がスキャンイン入力信号ＳＩを取り込み保持し且つノードＮ４０に出力する以前に、ノードＮ４０に現れていたデータ信号を正常に取り込み保持すると共に出力することができる。
【課題を解決するための手段】
【００４２】
上記課題を解決するために、通常動作モード時にマルチクロックドメインへ供給するクロック信号のルートノードへ、スキャンモード時にスキャンクロック信号を供給するスキャンクロック分配システムにおいて、クロックドメインへ供給するスキャンクロック信号を分周する分周比をスキャンモードに応じ切り替える分周器を備えたことを特徴としている。
【００４３】
本発明のスキャンクロック分配システムにおいて、分周比を切り替えた前後で遅延時間が等しい前記分周器を備えたことを特徴とする。
【００４４】
本発明のスキャンクロック分配システムにおいて、スキャンシフトモード時に前記分周器の分周比をクロックドメイン間で等しくすることを特徴としている。
【００４５】
本発明のスキャンクロック分配システムにおいて、通常動作モード時とスキャンキャプチャモード時における前記分周器の分周比の各クロックドメイン間の相対的な比率が同じで、且つ通常動作モード時よりもスキャンキャプチャモード時の分周比が小さいことを特徴としている。
【発明の効果】
【００４６】
本発明により、外部端子からＬＳＩテスタ装置で供給するスキャンクロック信号に関し、ＬＳＩテスタ装置が発生する信号間のスキューの影響を排除することが可能なマルチクロックドメインを有するＬＳＩのスキャンクロック分配システムを提供することができる。
【発明を実施するための最良の形態】
【００４７】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００４８】
実施の形態１．
図５、即ち１０１はスキャンクロック分配システムを示し、本発明の実施の形態１からなるＬＳＩテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の構成を示す。  ノードＮ１３、Ｎ１４、Ｎ１５以降に示されたスキャンＦＦ、組合せ回路の接続関係は図１で示したものと同一である。  但し、ロックアップラッチ６０、６１及びインバータ７０、７１は削除され、従ってスキャンＦＦ４０、４１、４２から成るスキャンクチェインは図１に示したスキャンチェイン列と順番を同一としつつロックアップラッチを含まない構成を成している。  なおロックアップラッチが不要となる理由は本発明に因る効果であり、後述する。
【００４９】
２はクロック発生源であるＰＬＬ回路、１０は２分の１の分周器、ＳＭはスキャンモード信号を示し、何れも図１で示したものと同一である。  ２３は通常動作モードとスキャンモードで切り替えられるセレクタ、ＳＣＫはＬＳＩ外部から供給される唯一のスキャンクロック信号を示す。  スキャンクロック信号ＳＣＫとＰＬＬ回路２が発振するクロック信号は、各々がノードＮ２３、Ｎ２を介してセレクタ２３に入力されノードＮ３へ出力される。  １１１、１１２は分周比切替付き分周器であり、後に図６、８で各々の構成を、図７、９で動作を説明する。  なおノードＮ３は、スキャンクロック信号ＳＣＫまたはとＰＬＬ回路２のクロック信号が分岐し、２分の１分周器１０、分周比切替付き分周器１１１、１１２の各々へ分配される分岐点でもある。
【００５０】
そこで、図６を用いて分周比切替付き分周器１１１の構成を説明する。  ２０６、２０７はフリップフロップ回路であり、２０２のＮＡＮＤ回路や２０３の反一致回路を介したシフトレジスタ構成を基本とする。  同様に、図８は分周比切替付き分周器１１２の構成を示し、３０６、３０７、３０８はフリップフロップ回路であり、３０２のＮＡＮＤ回路、３０３の反一致回路、３０４のＡＮＤ回路や３０５の一致回路を介したシフトレジスタ構成を基本とする。  なお、２０１、３０１は否定回路であり、分周比切替え信号が入力される。
【００５１】
図７を用いて分周比切替付き分周器１１１の動作を説明する。  分周比切替え信号がＬｏｗのとき、分周比切替付き分周器１１１の分周クロック出力信号は、クロック入力信号に対し４分の１に分周された信号となる。  そして、フリップフロップ回路２０６、２０７が共にＬｏｗを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、４分の１分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。  他方、分周比切替え信号がＨｉｇｈのとき、分周比切替付き分周器１１１の分周クロック出力信号は、クロック入力信号に対し２分の１に分周された信号となる。  フリップフロップ回路２０６、２０７が共にＬｏｗを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、２分の１分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。  分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が４分の１分周であろうと２分の１分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路２０７の遅延時間ｔＦＦ７により決定されることである。
【００５２】
同様に、図９を用いて分周比切替付き分周器１１２の動作を説明する。  分周比切替え信号がＬｏｗのとき、分周比切替付き分周器１１２の分周クロック出力信号は、クロック入力信号に対し８分の１に分周された信号となる。  そして、フリップフロップ回路３０６、３０７、３０８が共にＬｏｗを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、８分の１分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。  他方、分周比切替え信号がＨｉｇｈのとき、分周比切替付き分周器１１２の分周クロック出力信号は、クロック入力信号に対し２分の１に分周された信号となる。  フリップフロップ回路３０６、３０７、３０８が共にＬｏｗを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、２分の１分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。  分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が８分の１分周であろうと２分の１分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路３０８の遅延時間ｔＦＦ８により決定されることである。
【００５３】
そこで更に、図５における分周比切替付き分周器１１１、１１２に関わる構成の説明を追加する。  分周器１１１、１１２の各々のクロック入力信号はノードＮ３から分岐されたクロック信号を入力し、分周比切替え信号はスキャンモード信号ＳＭを入力する構成であり、また出力された分周クロック出力信号は各々がノードＮ１４、Ｎ１５を介しＣＴＳバッファ３１、３２へ入力される構成である。  セレクタ２３の遅延時間は、図１に関わるタイミングチャート上において適用したように、零として省略する。
【００５４】
なお図示してはいないが、フリップフロップ回路２０６、２０７、３０６、３０７、３０８を共に且つ同時にリセットするための信号を各々に供給する回路を設けてもよい。  そのリセット信号は、また更に２分の１分周器１０へも供給することにより、全てのクロックドメインを一括にリセット状態にすると共に、ノードＮ３に供給されたクロック信号の最初の立ち上がりエッジに対し、各々のクロックドメインへ供給される分周クロック出力信号も立ち上りエッジを出力するようなスキャンクロック分配システム１０１の全体に亘る位相同期状態が得られる。
【００５５】
次に、本発明の実施の形態１からなるスキャンクロック分配システム１０１の動作を説明する。  図１０はスキャンクロック分配システム１０１が通常動作モード（ＳＭ＝“Ｌｏｗ”、且つＴＭ＝“Ｌｏｗ”）にある場合のタイミングチャートを示す。
【００５６】
ＰＬＬ回路２が発振出力するクロック信号は周期Ｔ０を有し、２分の１分周器１０及び分周比切替付き分周器１１１、１１２へ分配される。  このとき、分周比切替付き分周器１１１、１１２は、各々が分周比４分の１と分周比８分の１を有する分周器として働く。  従って、ノードＮ１３、Ｎ１４、Ｎ１５へ達する分周信号は、各々が周期２Ｔ０、４Ｔ０、８Ｔ０を有し、且つ分岐点であるノードＮ３を基点に遅延時間ｔＤＶ０、ｔＤＶ３、ｔＤＶ４を有する。  なお、遅延時間ｔＤＶ３、ｔＤＶ４は、各々が図７に示した遅延時間ｔＦＦ７と図９に示した遅延時間ｔＦＦ８に等しい。
【００５７】
ノードＮ１３、Ｎ１４、Ｎ１５以降の遅延時間は、図２で示したノードＮ１０、Ｎ１１、Ｎ１２以降の遅延時間の関係と同一である。  スキャンＦＦ４０、４１、４２へのクロック分配がノードＮ３を基点に各々が固定の遅延時間でクロックが到達する態様、即ち位相同期が取れたＬＳＩ設計が成される。
【００５８】
その結果、クロックエッジ２Ａに対するクロックエッジ２Ｂとの関係は、クロックエッジ１０Ａに対するクロックエッジ１０Ｂとの関係に等しくなる。  同様に、クロックエッジ２Ｂに対するクロックエッジ２Ｃとの関係は、クロックエッジ１０Ｂに対するクロックエッジ１０Ｃとの関係に等しくなる。
【００５９】
図１１はスキャンモード（ＳＭ＝“Ｈｉｇｈ”）、且つスキャンキャプチャモード（ＴＭ＝“Ｌｏｗ”）にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートを示す。
【００６０】
唯一のスキャンクロック信号ＳＣＫは周期Ｔ１を有し、且つＬＳＩ外部から供給される外部端子を基点に遅延時間ｔＳＣＫを要してノードＮ２３へ、更にセレクタ２３を介して分岐点であるノードＮ３に達した後に、２分の１分周器１０及び分周比切替付き分周器１１１、１１２へ分配される。  このとき、分周比切替付き分周器１１１、１１２は、共に分周比２分の１を有する分周器として働き、ノードＮ１３、Ｎ１４、Ｎ１５へ達する分周信号は全て周期２Ｔ１を有する。
【００６１】
このように、マルチクロックドメインを有するＬＳＩのスキャンクロック分配システムにおいて、外部端子からＬＳＩテスタ装置で供給するスキャンクロック信号を唯一本に集約化することにより、ＬＳＩテスタ装置が発生する信号間のスキューがマルチドメイン毎のスキャンクロックの間に投影される態様、それ自体を排除できる。  これにより、スキャンクロック信号の間のスキューがスキャンシフトモードにもたらす影響を回避するために設ける必要があったロックアップラッチが不要となる。  また、テスト専用端子と設けられたスキャンクロック信号の外部入力端子を削減できるので、テストのオーバヘッドを最小化できる効率的なテスト設計手法と言える。
【００６２】
図７及び９で説明したように、分周比切替付き分周器１１１、１１２は分周比切替え信号の状態に依存せずに、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延時間が等しくなるような態様の造り込みを実現している。  これにより、ノードＮ３を基点とする末端のノードＮ３０、Ｎ３１、Ｎ３２までに至るクロック信号の遅延時間並びに相対的な位相同期状態の関係は、分周比切替付き分周器１１１、１１２の分周比切替え信号、即ちスキャンモード信号ＳＭに依存せず、延いては通常動作モードとスキャンキャプチャモードの何れの状態に在るかに関わらず等しくできる。
【００６３】
図３のタイミングチャートを説明したときに述べたように、ノードＮ１からノードＮ１０、Ｎ１１、Ｎ１２までの遅延時間ｔＤＶ０、ｔＤＶ１、ｔＤＶ２の相対的な関係と、遅延時間ｔＳＣ０、ｔＳＣ１、ｔＳＣ２の相対的な関係とが、等価となるようにＬＳＩ設計へ反映させることができる前提において従来技術は成立していたが、本発明に拠ればＬＳＩ設計において通常動作モードとスキャンキャプチャモードとの間で遅延時間を合わせ込む必要性がなくなる。
【００６４】
今少し図１１に示したタイミングチャートに追加の説明をすれば、先ずスキャンＦＦ４０はクロックエッジ１１Ａを基点にノードＮ５９に現れた信号をキャプチャし、且つ遅延時間ｔＦＦ０を経て組合せ回路５０へラウンチする。  次に、組合せ回路５０は遅延時間ｔＣＭ０を経てノードＮ５０、即ち次段のスキャンＦＦ４１へデータを送る。  そこで、スキャンＦＦ４１はセットアップ時間マージンｔＳＥＴＵＰを確保しつつ、クロックエッジ１１Ｂに拠りデータをキャプチャし、これで一連のラウンチ（Ｌａｕｎｃｈ）動作及びキャプチャ（Ｃａｐｔｕｒｅ）動作が完了する。  なお、クロックエッジ１１Ａの次のクロックエッジに依るデータの遷移及び伝播は、スキャンＦＦ４１に対するクロックエッジ１１Ｂのホールド時間マージンｔＨＯＬＤも確保される。  また、スキャンＦＦ４２にとってのクロックエッジ１１Ｄとクロックエッジ１１Ｅとの関係は、先のスキャンＦＦ４１のクロックエッジ１１Ａとクロックエッジ１１Ｂとの関係に等しい。
【００６５】
上述したスキャンＦＦ４０のラウンチ動作乃至スキャンＦＦ４１のキャプチャ動作の一連に必要なパタン数に関し、図１０の通常動作モードと図１１のスキャンキャプチャモードとを比較する。  図１０において、クロックエッジ１０Ｂ（キャプチャ動作のためのクロック）の１周期前のクロックエッジと位相同期を取る必要があるクロックエッジ１０Ａの１周期前のクロックエッジが第１基準点となり、クロックエッジ１０Ｂと位相同期の関係にあるクロックエッジ１０Ａの１周期後のクロックエッジが第２基準点となる。  周期Ｔ０をパタン単位とすれば、この第１基準点乃至第２基準点のパタン数は４パタンである。  他方、図１１において、クロックエッジ１１Ｂ（キャプチャ動作のためのクロック）の１周期前のクロックエッジと位相同期を取る必要があるクロックエッジ１１Ａが第１基準点となり、クロックエッジ１１Ｂと位相同期の関係にあるクロックエッジ１１Ａの１周期後のクロックエッジが第２基準点となる。  周期Ｔ１をパタン単位とすれば、この第１基準点乃至第２基準点のパタン数は２パタンである。  すなわち、スキャンキャプチャモードにおいて、異なるクロックドメイン間に供給するスキャンクロック信号の分周比を統一したことに因り、発生すべきパタン数を削減することが可能となる。  図５で示したスキャンクロック分配システムでは、通常動作モードにおいて最小の分周比を有する２分の１分周器１０の分周比２に統一しており、つまり分周比切替付き分周器１１１、１１２はスキャンキャプチャモードにおいて分周比２に統一するようにスキャンモード信号ＳＭにより制御されることになる。
【００６６】
また図１１においては、フリップフロップ間のパス上を信号変化が伝わる時間、すなわち遅延時間ｔＣＭ０や遅延時間ｔＣＭ１が規定の時間内に伝播し、正常なラウンチ動作とキャプチャ動作が行われている。  そこで更に、これら一連の遷移遅延故障テストが正常と判定される限界まで周期Ｔ１を狭めた時に得られる、スキャンＦＦ４０とＦＦ４１との間、並びにスキャンＦＦ４１とＦＦ４２との間のパス上を伝わる信号変化の時間が、即ち遅延時間ｔＣＭ０並びに遅延時間ｔＣＭ１に各々が全く等しくなる。
【００６７】
以上のようにして、異なるクロックドメインに帰属するスキャンＦＦへ分配されるクロック信号の位相同期関係が、通常動作モードとスキャンキャプチャモードとの間で完全に一致させることができ、つまりスキャンテスト方式を利用した正確な遷移遅延故障テストが可能となる。
【００６８】
実施の形態２．
図１２、即ち２０１はスキャンクロック分配システムを示し、本発明の実施の形態２からなるＬＳＩテスト容易化手法であるスキャンテスト方式に準拠して敷設されたスキャンクロック分配の構成を示す。
【００６９】
４３、４５、４６はスキャンＦＦを示し、スキャンＦＦ４５，４６は同一のクロックドメインに帰属し、スキャンＦＦ４３のみ異なるクロックドメインに帰属する同期回路であり、具体的には前者はＣＴＳバッファ３５が、後者はＣＴＳバッファ３３が、分配するクロック信号により同期が取られる。  また、Ｎ３３、Ｎ３５はノードを示し、特に前者はスキャンＦＦ４３のクロック入力端子の直前を表し、後者はスキャンＦＦ４５、４６のクロック入力端子の直前を表します。  ＴＭはテストモード信号、ＳＩはスキャンイン入力信号、ＳＯはスキャンアウト出力信号を示す。  スキャンＦＦ４３、４５、４６は、セレクタを介してデータが入力されるＤ型フリップフロップにより構成され、このセレクタはスキャンシフトモードとスキャンキャプチャシフトモードとに切り替えられる。  ５３、５５、５６、５８は、スキャンモードにおける被テスト対象である組合せ回路を示す。  また、Ｎ４３、Ｎ４５、Ｎ４６はノードを示し、特にスキャンＦＦ４３、４５、４６２のデータ出力端子の直後を表します。  同様に、Ｎ５３、Ｎ５４ノードを示し、特に組合せ回路５３のデータ出力端子の直後を表し、Ｎ５８は組合せ回路５８のデータ出力端子の直後を表します。
【００７０】
２はクロック発生源であるＰＬＬ回路、ＳＭはスキャンモード信号を示し、何れも図１で示したものと同一である。  ２４は通常動作モードとスキャンモードで切り替えられるセレクタ、ＳＣＫはＬＳＩ外部から供給される唯一のスキャンクロック信号を示し、スキャンクロック信号ＳＣＫとＰＬＬ回路２が発振するクロック信号は、各々がノードＮ２４、Ｎ４を介してセレクタ２４に入力されノードＮ５へ出力される。  分周比切替付き分周器１１１は既に図６で構成を、図７で動作を説明した通りである。  １１３も分周比切替付き分周器であり、図１３で構成を、図１４、１５で動作を説明する。  なおノードＮ５は、スキャンクロック信号ＳＣＫまたはとＰＬＬ回路２のクロック信号が分岐し、２分の１分周器１０、分周比切替付き分周器１１１、１１２の各々へ分配される分岐点でもある。
【００７１】
図１３は分周比切替付き分周器１１３の構成を示し、４０６、４０７、４０８はフリップフロップ回路であり、４０２のＮＡＮＤ回路、４０３の反一致回路、４０４のＡＮＤ回路や４０５の一致回路を介したシフトレジスタ構成を基本とする。  なお、４０１は否定回路、４０９はＮＡＮＤ回路であり、分周比切替え信号が入力される。
【００７２】
そこで先ず、図１４を用いて分周比切替付き分周器１１３の動作を説明する。  分周比切替え信号Ｂの信号に関わらず、分周比切替え信号ＡがＬｏｗのとき、分周比切替付き分周器１１３の分周クロック出力信号は、クロック入力信号に対し８分の１に分周された信号となる。  そして、フリップフロップ回路４０６、４０７、４０８が共にＬｏｗを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、８分の１分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。  分周比切替え信号Ａ、Ｂが共にＨｉｇｈのとき分周比切替付き分周器１１３の分周クロック出力信号は、クロック入力信号に対し２分の１に分周された信号となる。  同様に、フリップフロップ回路４０６、４０７、４０８が共にＬｏｗを出力している状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、２分の１分周クロック出力信号も立ち上りエッジを出力する位相同期状態が得られる。  更に、図１５において、分周比切替え信号ＡがＨｉｇｈ、且つ分周比切替え信号ＢがＬｏｗのとき、分周比切替付き分周器１１３の分周クロック出力信号は、クロック入力信号に対し４分の１に分周された信号となる。  同様に、フリップフロップ回路４０６、４０７、４０８が共にＬｏｗを出力している状態、すなわちリセット状態から動作を開始すれば、クロック入力信号の最初の立ち上がりエッジに対し、４分の１分周クロック出力信号も立ち上りエッジを出力する同期状態が得られる。  これら分周比切替え信号の状態に依存しない共通の特性、すなわち分周クロック出力信号が８分の１分周であろうと２分の１分周であろうと、また４分の１分周であろうと、クロック入力信号に対し分周クロック出力信号が変化するまでの遅延は、最終段のフリップフロップ回路４０８の遅延時間ｔＦＦ８により決定されることである。
【００７３】
そこで更に、図１２における分周比切替付き分周器１１３、１１１に関わる構成の説明を追加する。  分周器１１３、１１１の各々のクロック入力信号はノードＮ５から分岐されたクロック信号を入力し、出力された分周クロック出力信号は各々がノードＮ１６、Ｎ１７を介しＣＴＳバッファ３３、３５へ入力される構成である。  分周器１１１の分周比切替え信号はスキャンモード信号ＳＭを入力し、分周器１１３の分周比切替え信号Ａ、Ｂはスキャンモード信号ＳＭ及びテストモード信号ＴＭの各々を入力する構成である。    なお、セレクタ２４の遅延時間は、図１に関わるタイミングチャート上において適用したように、零として省略する。
【００７４】
なお図示してはいないが、フリップフロップ回路４０６、４０７、４０８及び分周器１１１を構成するフリップフロップ回路２０６、２０７は共に且つ同時にリセットするための信号を各々に供給する回路を設けてもよい。  これにより、そのリセット信号は、全てのクロックドメインを一括にリセット状態にすると共に、ノードＮ５に供給されたクロック信号の最初の立ち上がりエッジに対し、各々のクロックドメインへ供給される分周クロック出力信号も立ち上りエッジを出力するようなスキャンクロック分配システム２０１の全体に亘る位相同期状態が得られる。
【００７５】
次に、本発明の実施の形態２からなるスキャンクロック分配システム２０１の動作を説明する。  図１６はスキャンクロック分配システム１０１が通常動作モード（ＳＭ＝“Ｌｏｗ”、且つＴＭ＝“Ｌｏｗ”）にある場合のタイミングチャートを示す。
【００７６】
ＰＬＬ回路２が発振出力するクロック信号は周期Ｔ０を有し、分周比切替付き分周器１１３、１１１へ分配される。  このとき、分周比切替付き分周器１１３、１１１は、各々が分周比８分の１と分周比４分の１を有する分周器として働く。  従って、ノードＮ１６、Ｎ１７へ達する分周信号は、各々が周期８Ｔ０、４Ｔ０を有し、且つ分岐点であるノードＮ５を基点に遅延時間ｔＤＶ６、ｔＤＶ７を有する。  なお、遅延時間ｔＤＶ６、ｔＤＶ７は、各々が図１４に示した遅延時間ｔＦＦ９と図７に示した遅延時間ｔＦＦ７に等しい。    更に各分周信号は、クロックツリーを構成するＣＴＳバッファ３３、３５を介してマルチクロックドメインの各同期回路へ分配され、末端のノードＮ３３、Ｎ３５へ達する。  このとき、ノードＮ１６、Ｎ１７の各々を基点に遅延時間ｔＣＴＳ３、ｔＣＴＳ４を要する。
【００７７】
具体的なデータ授受の同期動作として、先ずスキャンＦＦ４３はクロックエッジ１６Ａを基点にノードＮ５８に現れた信号をキャプチャし、且つ遅延時間ｔＦＦ３を経て組合せ回路５３へラウンチする。  次に、組合せ回路５３は遅延時間ｔＣＭ３を経てノードＮ５３、即ち次段のスキャンＦＦ４５へデータを送ると共に、遅延時間ｔＣＭ４を経てノードＮ５４、即ち次段のスキャンＦＦ４６へデータを送る。  そこで、スキャンＦＦ４５はセットアップ時間マージンｔＳＥＴＵＰを確保しつつクロックエッジ１６Ｂに拠りデータをキャプチャする。  他方、スキャンＦＦ４６もセットアップ時間マージンｔＳＥＴＵＰを確保しつつクロックエッジ１６ＢＢに拠りデータをキャプチャし、これで一連のラウンチ動作及びキャプチャ動作が完了する。
【００７８】
他方、図１７はスキャンモード（ＳＭ＝“Ｈｉｇｈ”）、且つスキャンキャプチャモード（ＴＭ＝“Ｌｏｗ”）にある場合、すなわちスキャンキャプチャモードにあるタイミングチャートと、スキャンモード（ＳＭ＝“Ｈｉｇｈ”）、且つスキャンキャプチャモード（ＴＭ＝“Ｈｉｇｈ”）にある場合、すなわちスキャンシフトモードにあるタイミングチャートと両方を示している。
【００７９】
先ず、スキャンキャプチャモードのタイミングチャート部分の動作を説明する。  唯一のスキャンクロック信号ＳＣＫは周期Ｔ１を有し、且つＬＳＩ外部から供給されてノードＮ２４へ、更にセレクタ２４を介して分岐点であるノードＮ５に達した後に、分周比切替付き分周器１１３、１１１へ分配される。  このとき、分周比切替付き分周器１１３、１１１は各々が分周比４分の１及び２分の１を有する分周器として働き、ノードＮ１６、Ｎ１７へ達する分周信号は各々が周期４Ｔ１及び２Ｔ１を有する。
【００８０】
具体的なデータ授受の同期動作として、先ずスキャンＦＦ４３はクロックエッジ１７Ａを基点にノードＮ５８に現れた信号をキャプチャし、且つ遅延時間ｔＦＦ３を経て組合せ回路５３へラウンチする。  次に、組合せ回路５３は遅延時間ｔＣＭ３を経てノードＮ５３、即ち次段のスキャンＦＦ４５へデータを送ると共に、遅延時間ｔＣＭ４を経てノードＮ５４、即ち次段のスキャンＦＦ４６へデータを送る。  そこで、スキャンＦＦ４５はセットアップ時間マージンｔＳＥＴＵＰを確保しつつクロックエッジ１７Ｂに拠りデータをキャプチャする。  他方、スキャンＦＦ４６もセットアップ時間マージンｔＳＥＴＵＰを確保しつつクロックエッジ１７ＢＢに拠りデータをキャプチャする。
【００８１】
これら一連のラウンチ動作及びキャプチャ動作は先に図１６で示した一連の動作と全く相似であり、唯一に異なるものは要するパタン数である。  そこで、スキャンＦＦ４３のラウンチ動作乃至スキャンＦＦ４５のキャプチャ動作の一連に必要なパタン数に関し、図１６の通常動作モードと図１７のスキャンキャプチャモードとを比較する。  図１６において、周期Ｔ０をパタン単位とすれば、クロックエッジ１６Ａ乃至クロックエッジ１６Ｂのパタン数は４パタンである。  他方、図１７において、周期Ｔ１をパタン単位とすれば、クロックエッジ１７Ａ乃至クロックエッジ１７Ｂのパタン数は２パタンである。  すなわち、異なるクロックドメイン間に供給するスキャンクロック信号の分周比の相対的な比率の関係に関し、通常動作モードとスキャンキャプチャモードとの間で同一とし、且つ通常動作モードよりもスキャンキャプチャモードにおける分周比を小さくしたことに因り、発生すべきパタン数を削減することが可能となる
【００８２】
次に、スキャンシフトモードのタイミングチャート部分の動作を説明する。  スキャンクロック信号ＳＣＫは周期Ｔ２を有し、分周比切替付き分周器１１３、１１１は共に分周比２分の１を有する分周器として働き、ノードＮ１６、Ｎ１７へ達する分周信号も共に周期２Ｔ２を有する。  従って、スキャンＦＦ４３、４５、４６の各々へ位相同期が取れ、且つ同一の周期を有するクロック信号が供給されることに因り、スキャンＦＦ４３、４５、４６の並びに順番に、且つ１クロック毎に各スキャンＦＦのデータをシフト動作できる。  更に説明を追加するならば、周期２Ｔ２を有し、且つ最小限のパタン数でシフト動作が可能となる。
【００８３】
他の実施の形態． 
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００８４】
本発明に拠れば、異なるクロックドメインに帰属するスキャンＦＦへ分配されるクロック信号の位相同期関係が、通常動作モードとスキャンモード（スキャンキャプチャモード又は／およびスキャンシフトモードを含む）との間で完全に一致させることができ、つまりスキャンテスト方式を利用して通常動作モード時を忠実に再現した正確な遷移遅延故障テストが可能となる。
【００８５】
マルチクロックドメインを有するＬＳＩのスキャンクロック分配システムにおいて、外部端子からＬＳＩテスタ装置で供給するスキャンクロック信号を唯一本に集約化することにより、ＬＳＩテスタ装置が発生する信号間のスキューがマルチドメイン毎のスキャンクロックの間に投影されることを排除すると共に、マルチドメインに供給する通常動作モード時のクロック信号の根源（Ｒｏｏｔ）となるノード（以下、「ルートノード」と言う）と、スキャンモード（スキャンキャプチャモード又は／およびスキャンシフトモードを含む）のスキャンクロック信号のルートノード（すんわち、図５におけるノードＮ３、図１２におけるＮ５）を通常動作モードとスキャンモードとの間で共通の分岐点としたことに因る。
【００８６】
そこで他の発明の態様として、クロック信号のルートノードに対し通常動作モードとスキャンモードとの間で供給すべきクロック信号を切り替える観点から、このルートノードへ信号を供給する１つのＬＳＩ外部端子を設け、ＬＳＩ外部から供給すべき通常動作モード時のクロック信号とスキャンクロック信号とを使い分ける態様を採用してもよい。
【００８７】
また、図５に示すセレクタ２３又は図１２に示すセレクタ２４を温存したままに図５のノードＮ２又は図１２のノードＮ４へ信号供給する１つのＬＳＩ外部端子を設けて通常動作モード時のクロック信号を供給してもよい。  他方、図５、１２共にＬＳＩ外部端子からスキャンクロック信号ＳＣＫを供給する態様としているが、スキャンクロック信号を自動発生する装置をＬＳＩ内部に設けて、図５のノードＮ２３又は図１２のノードＮ２４へ供給する態様としてもよい。
【００８８】
通常動作モードとスキャンモード（スキャンキャプチャモード又は／およびスキャンシフトモードを含む）との間で異なるクロックドメインに帰属するスキャンＦＦへ分配されるクロック信号の位相同期関係を完全に一致させるために、分周比切替付き分周器は分周比切替え信号の状態に依存せずに等しい遅延値を有する。
【００８９】
実施の形態１や２は自然数且つ偶数の分周比に切り替えが可能なシフトレジスタ構成を基本とする態様を示しているが、奇数や分数の分周比であってもよい。  この場合に、複数の分周器をセレクタやマルチプレクサを用いて切り替える装置の態様としてもよい。
【図面の簡単な説明】
【００９０】
【図１】従来のスキャンクロック分配システムの構成図である。
【図２】従来のスキャンクロック分配システムの通常動作モードの動作を示すタイミングチャートである。
【図３】従来のスキャンクロック分配システムのスキャンキャプチャモードにおいてスキャンクロック信号間のスキューが零の場合の動作を示すタイミングチャートである。
【図４】従来のスキャンクロック分配システムのスキャンキャプチャモードにおいてスキャンクロック信号間のスキューを有する零の場合の動作を示すタイミングチャートである。
【図５】発明の実施の形態１にかかるスキャンクロック分配システムの構成図である。
【図６】発明の実施の形態１にかかる分周比切替付き分周器の構成図である。
【図７】発明の実施の形態１にかかる分周比切替付き分周器の動作を示すタイミングチャートである。
【図８】発明の実施の形態１にかかる他の分周比切替付き分周器の構成図である。
【図９】発明の実施の形態１にかかる他の分周比切替付き分周器の動作を示すタイミングチャートである。
【図１０】発明の実施の形態１にかかるスキャンクロック分配システムの通常動作モードの動作を示すタイミングチャートである。
【図１１】発明の実施の形態１にかかるスキャンクロック分配システムのスキャンキャプチャモードの動作を示すタイミングチャートである。
【図１２】発明の実施の形態２にかかるスキャンクロック分配システムの構成図である。
【図１３】発明の実施の形態２にかかる分周比切替付き分周器の構成図である。
【図１４】発明の実施の形態２にかかる分周比切替付き分周器の動作を示すタイミングチャートである。
【図１５】発明の実施の形態２にかかる分周比切替付き分周器の動作を示す他のタイミングチャートである。
【図１６】発明の実施の形態２にかかるスキャンクロック分配システムの通常動作モードの動作を示すタイミングチャートである。
【図１７】発明の実施の形態２にかかるスキャンクロック分配システムのスキャンキャプチャモード及びスキャンシフトモードの動作を示すタイミングチャートである。
【符号の説明】
【００９１】
１、１０１、２０１  スキャンクロック分配システム
２  ＰＬＬ回路
１０、１１、１２  分周器
２０、２１、２２、２３、２４  セレクタ
３０、３１、３２、３３、３５  ＣＴＳバッファ
４０、４１、４２、４３、４５、４６  スキャンＦＦ
５０、５１、５２、５３、５５、５６、５８、５９  組合せ回路
６０、６１  ロックアップラッチ
７０、７１  インバータ
１１１、１１２、１１３  分周比切替付き分周器
ＳＣＫ、ＳＣ０、ＳＣ１、ＳＣ２  スキャンクロック信号
ＳＩＮ  スキャンイン信号
ＳＯ  スキャンアウト信号
ＳＭ  スキャンモード信号
ＴＭ  テスト信号
２０６、２０７、３０６、３０７、３０８．４０６、４０７、４０８  フリップフロップ回路
２０２、３０２、４０２、４０９  ＮＡＮＤ回路
２０３、３０３、４０３  反一致回路
３０４、４０４、  ＡＮＤ回路
３０５、４０５  一致回路
２０１、３０１、４０１  否定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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