(57)【要約】【課題】本発明は、遅延時間評価回路及び半導体装置に関し、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することを目的とする。【解決手段】複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路において、入力信号と、この入力信号を接続段数が任意の段数に切り替えられた被測定回路を通した信号の位相差を検出する位相差検出回路と、位相差に応じたパルス列を生成して外部へ出力する変換回路部と、被測定回路と位相差検出回路との間を容量結合又は非接触結合により結合する結合部とを備えるように構成する。【選択図】図９
2008134149.tif 000002
【特許請求の範囲】
【請求項１】
複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、
該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする、遅延時間評価回路。
【請求項２】
該変換回路部は、
該位相差を電流に変換する位相差／電流変換回路と、
該電流により充電されるキャパシタと、
該キャパシタの電圧をデジタルコードに変換するアナログ／デジタル変換器と、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換するパルス列生成回路とを備えたことを特徴とする、請求項１記載の遅延時間評価回路。
【請求項３】
該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をｎ段からｎ１段（ｎ，ｎ１は整数）に切り替えると電圧ｖから電圧ｖ１へと変化し、
該アナログ／デジタル変換器が出力する該デジタルコードの値は、電圧差（ｖ１−ｖ）に応じて変化し、変化した分が該被測定回路の｜ｎ−ｎ１｜段の遅延時間に相当することを特徴とする、請求項２記載の遅延時間評価回路。
【請求項４】
請求項１〜３のいずれか１項記載の遅延時間評価回路を備えたことを特徴とする、半導体装置。
【請求項５】
複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、
該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする、遅延時間評価方法。
【請求項６】
該変換ステップは、
該位相差を電流に変換し、
該電流によりキャパシタを充電し、
該キャパシタの電圧をアナログ／デジタル変換してデジタルコードに変換し、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換することを特徴とする、請求項５記載の遅延時間評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延時間評価方法及び回路、及び半導体装置に係り、特に１段〜数段程度のゲート回路の伝播遅延時間をＡＣ的、即ち、回路を動作させながら評価するのに適した遅延時間評価方法及び回路、及び半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の動作速度の高速化に伴い、半導体装置（又は、半導体チップ）内に形成される回路内を信号が伝播する際の遅延時間を正確に評価することが求められている。特に最近では、１段〜数段程度のゲート回路の遅延時間とそのバラツキを実測により正確に評価可能であることが望まれている。
【０００３】
図１は、リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。同図に示す遅延時間評価回路は、複数段のゲート回路からなる被評価回路１１０が信号経路上に設けられたリングオシレータ１２０と、リングオシレータ１２０の出力発振信号をＮ分周する（即ち、１／Ｎ倍の周波数に分周する）分周器１３０とを有する。このような構成では、リングオシレータ１２０の出力発振信号をＮ分周した信号の周波数をテスタ等で測定し、その測定値に基づいて被評価回路１１０の遅延時間を求めることができる。しかし、このような方法では、被評価回路１１０のゲート段数が最低でも１０段程度ないと正確な遅延時間を測定できず、更に、１段分のゲート回路の遅延時間は平均値として求めるしかなかった。図１中、Ｔはリングオシレータ１２０の出力発振信号の１周期を示す。
【０００４】
このような問題に対して、評価対象のゲート回路をＤＬＬ（Delay Locked Loop）に組み込み、ＤＬＬ内の可変遅延回路の制御電圧をゲート回路の遅延時間に換算することで、１段分のゲート回路の遅延時間の測定を可能とする遅延時間評価回路が提案されている。図２は、このように、１段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の一例を示す図である。
【０００５】
図２に示す遅延時間評価回路は、遅延クロック信号ＤＣＬＫを出力するためのＤＬＬ２００と、被評価回路３４０の遅延時間の電圧換算値を出力するＤＬＬ３００とから構成されている。ＤＬＬ２００は、参照クロック信号ＲＥＦＣＬＫを遅延させる可変遅延回路２１０を含み、可変遅延回路２１０は、制御電圧Ｖｄ１により遅延量が制御される複数段の遅延素子からなる。可変遅延回路２１０の遅延量は、その出力クロック信号ＯＵＴ１の位相が参照クロック信号ＲＥＦＣＬＫと一致するように制御される。可変遅延回路２１０の複数の遅延段からは、遅延クロック信号ＤＣＬＫをスイッチ２２０に出力できるようになっており、スイッチ２２０を切り替えることにより、遅延段の段数に応じて参照クロック信号ＲＥＦＣＬＫを遅延させた遅延クロック信号ＤＣＬＫが出力される。
【０００６】
ＤＬＬ３００は、位相比較回路３１０、電圧レギュレータ３２０、可変遅延回路３３０及び被評価回路３４０を有する。位相比較回路３１０は、このＤＬＬ３００の出力クロック信号ＯＵＴ２と参照クロック信号ＲＥＦＣＬＫとの位相を比較し、電圧レギュレータ３２０は、その比較結果に応じて可変遅延回路３３０へ供給する制御電圧Ｖｄ２を出力する。可変遅延回路３３０は、スイッチ２２０からの遅延クロック信号ＤＣＬＫを制御電圧Ｖｄ２に応じて遅延させる。被評価回路３４０は、接続段数を変えることが可能な複数段のゲート回路を備え、可変遅延回路３３０の出力クロック信号に応じて動作し、出力クロック信号ＯＵＴ２を出力する。
【０００７】
このＤＬＬ３００では、出力クロック信号ＯＵＴ２の位相が参照クロック信号ＲＥＦＣＬＫと一致するように、可変遅延回路３３０の制御電圧Ｖｄ２が調整される。又、スイッチ２２０の切り替え位置を固定した場合、可変遅延回路３３０と被評価回路３４０による信号遅延時間の合計は常に一定となるので、被評価回路３４０のゲート回路の段数を変化させた時の可変遅延回路３３０の制御電圧Ｖｄ２の変化量を、被評価回路３４０での遅延時間の変化量に換算することができ、１段〜数段分のゲート回路の遅延量を高精度に測定できる。このような遅延時間評価回路は、例えば特許文献１にて提案されている。
【０００８】
尚、上記に関連する従来技術として、被測定回路を含む被測定回路パスと、このパスから被測定回路をバイパスした構成のダミー回路パスとを備え、両回路パスの出力信号の位相差に基づいて可変遅延回路を制御して各回路パスへの入力信号の位相を揃え、各回路パスにおける遅延時間の差分から被測定回路の遅延時間を求める遅延時間測定装置が例えば特許文献２にて提案されている。
【０００９】
図２に示す遅延時間評価回路を、被評価回路３４０を含む半導体集積回路に設けた場合、ＤＬＬ３００の電圧レギュレータ３２０に設けられるループフィルタの実装面積が大きいため、回路全体の面積が増大してしまうという問題があった。特に、この構成の遅延時間評価回路では、遅延クロックＤＣＬＫを発生するＤＬＬ２００を共用して複数のＤＬＬ３００を設け、多数のゲート回路の遅延時間を測定することが可能であるものの、この場合にはＤＬＬ３００の数だけループフィルタが設けられるので、回路面積がその分増大してしまう。
【００１０】
又、上記の遅延時間評価回路で高精度の測定を行うためには、例えばＤＬＬ３００の回路配置等に応じて制御電圧Ｖｄ２が変化することを防止する電圧較正回路や、パッドでの信号読み出し誤差を低減する回路等が実際には必要となり、回路面積を更に増大させる原因となる。
【００１１】
更に、上記の遅延時間評価回路では、オシロスコープ等を用いて制御電圧Ｖｄ２を計測する必要がある。又、制御電圧Ｖｄ２を遅延時間に換算するに際には、スイッチ２２０の切り替え位置によって生じる遅延時間の誤差を、遅延クロック信号ＤＣＬＫの測定値に基づいて予め見積もっておく必要があり、上記の電圧較正回路の較正電圧も予め算出しておく必要がある。従って、これらの原因により測定時間が長くなってしまうことがある。
【特許文献１】特開２００５−２２７１２９号公報
【特許文献２】特開２００１−２６４３９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の遅延時間評価回路は、回路面積を増大させることなく、少数段で構成されるゲート回路等の遅延時間を短時間で精度よく評価することに重点が置かれて設計されており、遅延時間評価回路の汎用性を向上して、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することは考慮されていなかった。
【００１３】
そこで、本発明は、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することが可能な遅延時間評価方法及び回路、及び半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記の課題は、複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする遅延時間評価回路によって達成できる。
【００１５】
上記の課題は、上記の如き遅延時間評価回路を備えたことを特徴とする半導体装置によっても達成できる。
【００１６】
上記の課題は、複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする遅延時間評価方法によっても達成できる。
【発明の効果】
【００１７】
本発明によれば、遅延測定対象回路と遅延時間評価回路の独立性、即ち、非干渉性を向上することが可能な遅延時間評価方法及び回路、及び半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明になる遅延時間評価方法及び回路、及び半導体装置の各実施例を、図３以降と共に説明する。
【実施例１】
【００１９】
図３は、１段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の比較例を示す図である。図３に示す遅延時間評価回路は、参照クロック発生回路４００、ＤＬＬ回路５００及び周波数カウンタ６００からなる。
【００２０】
参照クロック発生回路４００は、デジタル／アナログ変換器（ＤＡＣ）４１０及びリングオシレータ４２０を有する。ＤＡＣ４１０へは、外部のテスタ７０１からのデジタルデータが入力される。リングオシレータ４２０は、ＤＡＣからの信号biasに基づいて参照クロック信号ＲＥＦＣＬＫを生成して周波数カウンタ６００及びＤＬＬ回路５００へ供給する。周波数カウンタ６００からのデジタルデータは、テスタ７０１へ出力される。
【００２１】
ＤＬＬ回路５００は、位相比較回路５１０、カウンタ５２０、可変遅延回路５３０，５４０，５５０、被評価回路群５６０及びコードリーダ５７０を有する。参照クロック信号ＲＥＦＣＬＫは、位相比較回路５１０及び可変遅延回路５３０に供給される。
【００２２】
可変遅延回路５３０，５４０，５５０、対応する制御信号Ｄｆ，Ｄｍ，Ｄｃに応じて遅延時間が可変である複数の遅延段が縦続接続された構成を有し、参照クロック信号ＲＥＦＣＬＫを遅延する。被評価回路群５６０は、接続段数を切り替え可能な複数の被評価回路で構成される。位相比較回路５１０は、参照クロック信号ＲＥＦＣＬＫの位相と、参照クロック信号ＲＥＦＣＬＫが可変遅延回路５３０，５４０，５５０及び被評価回路群５６０を伝播した出力クロック信号ＣＬＫＯＵＴの位相とを比較し、比較結果をカウンタ５２０へ出力する。カウンタ５２０のカウント値は、位相比較回路５１０の比較結果に応じて増減され、上記制御信号Ｄｆ，Ｄｍ，Ｄｃとして出力される。これにより、出力クロック信号ＣＬＫＯＵＴの位相と参照クロック信号ＲＥＦＣＬＫの位相とが一致するように、可変遅延回路の遅延時間が制御される。カウンタ５２０のカウント値は、コードリーダ５７０を介してテスタ７０１へ出力される。
【００２３】
可変遅延回路５３０，５４０，５５０及び被評価回路群５６０による信号の伝播遅延時間の総和は、参照クロック信号ＲＥＦＣＬＫの周期と等しくなる。可変遅延回路５３０，５４０，５５０の遅延時間はカウンタ５２０からのカウント値に基づいて制御されるので、被評価回路群５６０での遅延時間はカウント値の関数として表すことができる。一方、被評価回路群５６０内の被評価回路の接続段数が固定の場合、参照クロック信号ＲＥＦＣＬＫの周期を変化させることで、被評価回路群５６０での遅延時間とカウンタ５２０のカウント値との関係を求めることができる。従って、被評価回路群５６０内の被評価回路の接続段数を変えながら、カウンタ５２０のカウント値をその都度、コードリーダ５７０を介してテスタ７０１で読み取ることで、任意の接続段数分の被評価回路の遅延時間を評価することができる。又、可変遅延回路５３０，５４０，５５０の遅延時間をカウンタ５２０からのデジタル制御信号Ｄｆ，Ｄｍ，Ｄｃにより制御することで、アナログ制御の場合には必要となるループフィルタが不要となり、遅延時間評価回路の回路面積を大幅に抑制できる。更に、電圧値や遅延の誤差をオシロスコープ等を用いて検出する必要がないので、ユーザ操作が簡略化され、評価に要する時間も短縮される。
【００２４】
しかし、参照クロック発生回路４００で生成される参照クロック信号ＲＥＦＣＬＫの電圧波形揺らぎを決める時間分解能を抑えた回路を設計するには、複雑な制御が必要となり、遅延時間評価回路の汎用性が低下してしまう。
【００２５】
そこで、汎用性を増し、回路面積を増大させることなく、少数段で構成されるゲート回路などの遅延時間を短時間で精度よく評価することが可能な遅延時間評価回路及び半導体装置の第１実施例を以下に説明する。
【００２６】
図４は、本発明になる遅延時間評価回路の第１実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第１実施例を採用し、半導体装置の第１実施例に設けられている。図４に示す遅延時間評価回路１０は、半導体装置（又は、半導体チップ）内に設けられている。遅延時間評価回路１０は、図４に示す如く接続された被測定回路２１、位相差検出回路２２、位相差／電流変換回路２３、キャパシタ２４、アナログ／デジタル変換器（ＡＤＣ）２５及びパルス列生成回路２６を有する。外部のテスタ（図示せず）からのクロック信号ＲＥＦＣＫは、被測定回路２１及び位相差検出回路２２に入力される。位相差検出回路２２には、被測定回路２１の出力信号ＤＥＬＣＫも入力される。
【００２７】
被測定回路２１は、例えば図１に示す被評価回路１１０と同様に、複数段の直列接続されたゲート回路からなり、接続段数は周知の方法で切り替え可能である。
【００２８】
遅延時間評価回路１０は、外部のテスタとデジタルデータのやり取りのみを行う。このため、測定時間の短縮化が可能となり、これと同時に、種々の測定環境への適応性が増すので汎用性が向上する。更に、図３では必要不可欠な高精度の参照クロック発生回路４００を省略することができるため、設計自由度が増すという点からも遅延時間評価回路１０の汎用性が向上する。
【００２９】
図４におけるクロック信号ＲＥＦＣＫに対しては、パルスの立ち上がり形状が安定していることが要求されるが、クロック信号ＲＥＦＣＫを生成するテスタは、通常の汎用的なロジックテスタと同程度の性能であればよい。使用するテスタの性能によっては、クロック信号ＲＥＦＣＫのパルスの立ち上がり波形を一定にする簡単な回路をテスタの出力段、或いは、遅延時間評価回路１０の入力段に設けても良い。
【００３０】
図５は、図４に示す遅延時間評価回路１０の各部における信号波形を示すタイミングチャートである。テスタから出力されたクロック信号ＲＥＦＣＫと、クロック信号ＲＥＦＣＫが被測定回路２１を通過して遅延された信号ＤＥＬＣＫとが、位相差検出回路２２に入力される。説明の便宜上、被測定回路２１の段数はｎ段（ｎは整数）であり、被測定回路２１内での遅延はＴ２(ｎ)であるものとする。位相差検出回路２２は、被測定回路２１の遅延Ｔ２（ｎ）に応じたパルスＰＵＬＳＥを出力する。このパルスＰＵＬＳＥは、位相差／電流変換回路２３により遅延Ｔ２(ｎ)に応じた電流に変換され、この電流がキャパシタ２４に充電される。これにより、位相差／電流変換回路２３、キャパシタ２４及びＡＤＣ２５を接続するノードＮ１の電圧はｖとなる。この電圧ｖは、ＡＤＣ２５によりデジタルデータに変換され、デジタルデータ（即ち、デジタルコード）はパルス列生成回路２６によりデジタルデータの値に応じたパルス数からなるパルス列ＯＵＴに変換されてテスタへ出力される。パルス列ＯＵＴは、テスタにより読み取られる。ここで、ＡＤＣ２５の電圧分解能は、目的の時間分解能に応じて設定されており、遅延時間Ｔ２(ｎ)に応じてパルス列生成回路２６が出力するパルス列ＯＵＴのパルス数が変化する。位相差／電流変換回路２３、キャパシタ２４、ＡＤＣ２５及びパルス列生成回路２６は、クロック信号ＲＥＦＣＫと信号ＤＥＬＣＫの位相差に応じたパルス列ＯＵＴを生成して出力する変換回路部を構成する。
【００３１】
次に、被測定回路２１の段数をn段からｎ１段（ｎ１は整数）に切り替えて同様の測定を行うと、電圧ｖが電圧ｖ１へと変化する。被測定回路２１の段数の切り替え自体は、周知の方法で行える。パルス列ＯＵＴのパルス数は、電圧ｖと電圧ｖ１の電圧差（ｖ１−ｖ）に応じて変化し、変化した分が被測定回路２１の｜ｎ−ｎ１｜段の遅延時間に相当する。従って、テスタは、パルス列生成回路２６から出力されるパルス列ＯＵＴに基づいて被測定回路２１の各段数の遅延時間を測定することができる。
【００３２】
キャパシタ２４は、理想的には電圧依存性がない容量を有する素子で構成することが望ましいので、実際に使用する素子の理想特性からのずれの評価が必要である。例えば、遅延時間Ｔ２(ｎ)に複数のオフセット遅延量を付けられるようにしておけば、ｎ段数で各段が同一素子で構成された被測定回路２１に対して、位相差／電流変換回路２３からはオフセット遅延量毎に複数の電圧ｖが出力される。次に、被測定回路２１の段数を変化させたときにＡＤＣ２５及びパルス列生成回路２６を介して出力されるパルス列ＯＵＴのパルス数がゼロのオフセット遅延量を含め、夫々のオフセット遅延量に対して変わらないことを確認するか、或いは、パルス数の変化分を測定誤差として扱う等の補正をテスタ側で行えば良い。
【００３３】
図６は、ノードＮ１、即ち、ＡＤＣ２５の入力側での電圧ｖ（任意単位）と遅延時間Ｔ２（ｎ）（任意単位）の関係を示す図である。図６中、Ｉは電圧ｖと遅延時間Ｔ２（ｎ）の関係が線形である場合の線形特性を示し、ＩＩは電圧ｖと遅延時間Ｔ２（ｎ）の関係が非線形である場合の非線形特性を示す。
【００３４】
図７は、ＡＤＣ２５の出力側のデジタルコードの値（任意単位）と段数ｎ（任意単位）の関係を示す図である。遅延時間Ｔ２（ｎ）に対するオフセット遅延量をΔ１とすると、ＡＤＣ２５が出力するデジタルコードの値と被測定回路２１の段数ｎの関係は、図７中ＩＶ−１で示すようになる。ここで、同一段数ｎについて、ＩＩＩで示すオフセット遅延量がゼロの場合とＩＶ−１で示すオフセット遅延量がΔ１の場合のＡＤＣ２５の出力デジタルデータの値の差をδ１とする。図７中、ＩＶ−２は、遅延時間Ｔ２（ｎ）に対するオフセット遅延量がΔ２の場合のＡＤＣ２５の出力デジタルデータの値と被測定回路２１の段数ｎの関係を示す。
【００３５】
ＡＤＣ２５の入力電圧ｖと遅延時間Ｔ２（ｎ）の関係が図６にＩで示す線形であると、図７に示す差δ１は段数ｎが変わっても変化しない。一方、ＡＤＣ２５の入力電圧ｖと遅延時間Ｔ２（ｎ）の関係が図６にＩＩで示す非線形であると、図７に示す差δ１は段数ｎが変わると非線形の変化を示す。従って、テスタでの測定は、δ１が段数ｎの切り替えに対して変化しないような段数ｎの範囲を確認した上で行うことが基本となる。段数ｎの切り替えに対してδ１が変化する範囲にｎが存在すれば、テスタではその変化分を測定誤差として扱えば良い。
【００３６】
尚、テスタ側にパルス列生成回路２６の機能が備えられていれば、遅延時間評価回路内のパルス列生成回路２６は省略し、テスタにはＡＤＣ２５の出力デジタルコードを出力するようにしても良い。
【実施例２】
【００３７】
上記実施例では、パルス列生成回路２６が出力するパルス列ＯＵＴのパルス１個分を時間の単位として被測定回路２１内の任意の段数の遅延時間、即ち、ゲート遅延時間をテスタにより測定する。しかし、このように測定された遅延時間では十分でなく、パルス列ＯＵＴ中のパルス１個分の時間値自体も知りたい場合には、以下に説明する第２実施例のように、例えば被測定回路２１において段数nがある程度大きい場合のnのいくつかの値に対して図１のようにリング発振できるようにしておき、各段数に対する発振周波数を測定すれば良い。
【００３８】
図８は、本発明になる遅延時間評価回路の第２実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第２実施例を採用し、半導体装置の第２実施例に設けられている。図８中、図４と同一部分には同一符号を付し、その説明は省略する。
【００３９】
図８において、被測定回路２１は、分周器３６と共にリングオシレータ部３７を構成可能である。テスタからのクロック信号ＲＥＦＣＫを被測定回路２１に入力するパスと、被測定回路２１からの出力信号ＤＥＬＣＫを位相差検出回路２２に入力するパスは、図８にＳで示すように切断可能である。パスの分断は、例えばスイッチ回路等により実現できる。スイッチ回路等により上記パスを切断する場合には、図１に示すリングオシレータ１２０の接続のように、被測定回路２１内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を別のスイッチ回路等を用いて接続することでリングオシレータを構成する。リングオシレータの出力は、分周器３６を介してテスタへ出力される。
【００４０】
従って、被測定回路２１において段数nがある程度大きい場合のnのいくつかの値に対してリングオシレータ部３７の被測定回路２１をリング発振させれば、テスタでは分周器３６の出力から各段数に対する発振周波数を測定することができる。パルス列ＯＵＴの１パルス当たりの時間は、このようにして測定した各段数に対する発振周波数の差からテスタにおいて算出することができる。この結果、被測定回路２１の任意の段数の遅延時間は、テスタにおいてパルス列ＯＵＴのパルス１個分の時間値の単位で測定することができる。
【００４１】
上記各実施例によれば、被評価回路の接続段数を変えながら、ＡＤＣの出力をテスタを通じて読み取ることで、任意の接続段数分の被評価回路の遅延時間を精度よく評価することができる。特に、被評価回路の遅延時間を各段の平均値ではなく、１段単位で評価できる。又、電圧値や遅延の誤差をオシロスコープ等を用いて検出する必要がないので、ユーザの操作が簡略化されて汎用的なテスタの使用が可能となる。これに加えて、遅延時間評価回路とテスタの接続はデジタルインタフェースのみで実現できるため、評価に要する時間も短縮される。更に、高精度の参照クロック発生回路が不要となるため、遅延時間評価回路の設計自由度が増すという点からも、遅延時間評価回路の汎用性が向上する。
【実施例３】
【００４２】
図９は、本発明になる遅延時間評価回路の第３実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第３実施例を採用し、半導体装置の第３実施例に設けられている。図９中、図４及び図８と同一部分には同一符号を付し、その説明は省略する。
【００４３】
被測定回路２１は、インバータ列部５１及び選択部５２を有する。インバータ列部５１は、図９に示す如く接続されたインバータ６１からなる。選択部５２は、図９に示す如く接続されたコンデンサ７３、抵抗７４及びスイッチ７５からなる。スイッチ７５を開閉することで、インバータ列部５１を構成するべきインバータ６１及びインバータ６１の数を選択可能である。選択されたインバータ６１の直列接続からなるインバータ列部５１の入力端にはクロック信号ＲＥＦＣＫが参照信号として入力され、インバータ列部５１の出力端から出力される出力信号ＤＥＬＣＫは遅延時間評価回路１０Ｂに入力される。図９に示す配置では、各インバータ６１の出力から遅延時間評価回路１０Ｂまでの配線距離が略同じとなり、選択されたインバータ６１によらず配線による伝搬遅延が略一定である。
【００４４】
遅延時間評価回路１０Ｂは、図９に示す如く接続されたコンデンサ８１、抵抗８２及び増幅器８３を更に有し、増幅器８３の出力信号が位相差検出回路２２に入力される。これにより、被測定回路２１からのクロック信号ＲＥＦＣＫは、コンデンサ８１及び抵抗８２で構成される容量結合手段を介して増幅器８３で増幅されてから位相差検出回路２２に入力されるので、被測定回路２１と遅延時間評価回路１０Ｂの独立性、即ち、非干渉性を向上することができる。この結果、図９に示す構成の被測定回路２１に限らず、各種構成の非測定回路の各種遅延データを、遅延時間評価回路１０Ｂにより測定して評価することができる。
【００４５】
容量結合手段の構成は、図９に示す構成に限定されるものではない。
【実施例４】
【００４６】
図１０は、本発明になる遅延時間評価回路の第４実施例を示す図である。遅延時間評価回路の本実施例は、遅延時間評価方法の第４実施例を採用し、半導体装置の第４実施例に設けられている。図１０中、図４、図８及び図９と同一部分には同一符号を付し、その説明は省略する。
【００４７】
遅延時間評価回路１０Ｃは、図１０に示す如く接続されたトランスミッタ部（Ｔｘ）９１、レシーバ部（Ｒｘ）９３、及びトランスミッタ部９１とレシーバ部９３との間に設けられた一対のコイル９２を更に有し、レシーバ部９３の出力信号が位相差検出回路２２に入力される。これにより、被測定回路２１からのクロック信号ＲＥＦＣＫは、トランスミッタ部９１、コイル９２及びレシーバ部９３で構成される非接触結合手段を介して位相差検出回路２２に入力されるので、被測定回路２１と遅延時間評価回路１０Ｃの独立性、即ち、非干渉性を向上することができる。この結果、図１０に示す構成の被測定回路２１に限らず、各種構成の非測定回路の各種遅延データを、遅延時間評価回路１０Ｃにより測定して評価することができる。
【００４８】
非接触結合手段の構成は、図１０に示す構成に限定されるものではない。
【００４９】
尚、本発明は、以下に付記する発明をも包含するものである。
（付記１）  複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価回路であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出回路と、
該位相差に応じたパルス列を生成して外部へ出力する変換回路部と、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合手段とを備えたことを特徴とする、遅延時間評価回路。
（付記２）  該変換回路部は、
該位相差を電流に変換する位相差／電流変換回路と、
該電流により充電されるキャパシタと、
該キャパシタの電圧をデジタルコードに変換するアナログ／デジタル変換器と、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換するパルス列生成回路とを備えたことを特徴とする、付記１記載の遅延時間評価回路。
（付記３）  該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をｎ段からｎ１段（ｎ，ｎ１は整数）に切り替えると電圧ｖから電圧ｖ１へと変化し、
該アナログ／デジタル変換器が出力する該デジタルコードの値は、電圧差（ｖ１−ｖ）に応じて変化し、変化した分が該被測定回路の｜ｎ−ｎ１｜段の遅延時間に相当することを特徴とする、付記２記載の遅延時間評価回路。
（付記４）  該被測定回路の出力を分周して外部へ出力する分周器を更に備え、
該入力信号を該被測定回路に入力するパスと、該被測定回路を通した該入力信号を該位相差検出回路に入力するパスは切断可能であり、該被測定回路内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を接続することでリングオシレータを構成することを特徴とする、付記１〜３のいずれか１項記載の遅延時間評価回路。
（付記５）  付記１〜４のいずれか１項記載の遅延時間評価回路を備えたことを特徴とする、半導体装置。
（付記６）  複数段のゲート回路から構成されており接続段数が切り替え可能である被測定回路内の信号の伝播遅延時間を評価する遅延時間評価方法であって、
入力信号と、該入力信号を接続段数が任意の段数に切り替えられた該被測定回路を通した信号の位相差を検出する位相差検出ステップと、
該位相差に応じたパルス列を生成して外部へ出力する変換ステップと、
該被測定回路と該位相差検出回路との間を容量結合又は非接触結合により結合する結合ステップを含むことを特徴とする、遅延時間評価方法。
（付記７）  該変換ステップは、
該位相差を電流に変換し、
該電流によりキャパシタを充電し、
該キャパシタの電圧をアナログ／デジタル変換してデジタルコードに変換し、
該デジタルコードを該デジタルコードの値に応じたパルス数の該パルス列に変換することを特徴とする、付記６記載の遅延時間評価方法。
（付記８）  該パルス列のパルス数は該被測定回路内での該入力信号の遅延時間に相当し、
該キャパシタの電圧は、該被測定回路の段数をｎ段からｎ１段に切り替えると電圧ｖから電圧ｖ１へと変化し、
該アナログ／デジタル変換器が出力する該デジタルコードの値は、電圧差（ｖ１−ｖ）に応じて変化し、変化した分が該被測定回路の｜ｎ−ｎ１｜段の遅延時間に相当することを特徴とする、付記７記載の遅延時間評価方法。
（付記９）  該入力信号を該被測定回路に入力するパスと、該被測定回路を通した該入力信号を該位相差検出回路に入力するパスは切断し、該被測定回路内の最初の段のゲート回路の入力と任意の段のゲート回路の出力を接続することでリングオシレータを構成するステップと、
該被測定回路の出力を分周して外部へ出力するステップを更に含むことを特徴とする、付記６〜８のいずれか１項記載の遅延時間評価方法。
（付記１０）  同一段数ｎについてオフセット遅延量がゼロの場合とオフセット遅延量がΔ１の場合のデジタルコードの値の差δ１が段数ｎの切り替えに対して変化しないような段数ｎの範囲を確認した上で、該パルス列の測定をテスタで行うステップを含むことを特徴とする、付記６〜９のいずれか１項記載の遅延時間評価方法。
（付記１１）  段数ｎの切り替えに対して該差δ１が変化する範囲にｎが存在すれば、該テスタではその変化分を測定誤差として扱うステップを含むことを特徴とする、付記１０記載の遅延時間評価方法。
【００５０】
以上、本発明を実施例により説明したが、本発明は上記実施例に限定されるものではなく、本発明の範囲内で種々の変形及び改良が可能であることは言うまでもない。
【図面の簡単な説明】
【００５１】
【図１】リングオシレータを用いた従来の遅延時間評価回路の一例を示す図である。
【図２】１段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の一例を示す図である。
【図３】１段分のゲート回路の遅延時間の測定が可能な遅延時間評価回路の比較例を示す図である。
【図４】本発明になる遅延時間評価回路の第１実施例を示す図である。
【図５】図４に示す遅延時間評価回路の各部における信号波形を示すタイミングチャートである。
【図６】ＡＤＣの入力側での電圧ｖと遅延時間Ｔ２（ｎ）の関係を示す図である。
【図７】ＡＤＣの出力側でのデジタルコードの値と被測定回路の段数ｎの関係を示す図である。
【図８】本発明になる遅延時間評価回路の第２実施例を示す図である。
【図９】本発明になる遅延時間評価回路の第３実施例を示す図である。
【図１０】本発明になる遅延時間評価回路の第４実施例を示す図である。
【符号の説明】
【００５２】
１０，１０Ａ，１０Ｂ，１０Ｃ      遅延時間評価回路
２１      被測定回路
２２      位相差検出回路
２３      位相差／電流変換回路
２４      キャパシタ
２５      ＡＤＣ
２６      パルス列生成回路
３６      分周器
３７      リングオシレータ
８１      コンデンサ
８２      抵抗
８３      増幅器
９１      トランスミッタ部
９２      コイル
９３      レシーバ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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