(57)【要約】【課題】  各中央処理装置の割り込みによる処理中断の回数を大幅に削減し、半導体集積回路装置における処理性能を向上させる。【解決手段】要因Ａの割り込みが発生すると、優先順位判定回路１４は、その要因の優先順位を優先順位判定信号ＰＪとして比較制御部２１に通知する。比較制御部２１は、分配制御カウンタ２０のカウント値が第１の設定レジスタ１８の設定値内であり、ＣＰＵ２1 が要因Ａの優先順位よりも低い割り込み処理を実行している場合に割り込み要求有効期間信号ＲＳ１を出力し、論理積回路１５から割り込み要求信号ＩＮＴ１をＣＰＵ２1 に出力する。ＣＰＵ２1 が、要因Ａよりも高い順位の処理を実行している場合、分配制御カウンタ２０のカウント値が第２の設定レジスタ１９に設定値内となった際に割り込み要求有効期間信号ＲＳ２を出力し、論理積回路１６から割り込み要求信号ＩＮＴ２を出力する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
複数の中央処理装置と、
割り込み要求を受付け、任意の前記中央処理装置に割り込み要求を行う割り込みコントローラとを有し、
前記割り込みコントローラは、
割り込み要求が発生した際に、複数の前記中央処理装置のうち、その要因の割り込み処理が可能な第１〜第ｎの中央処理装置に対して順番に割り込み要求信号を出力し、前記第１〜前記第ｎの中央処理装置が同時に割り込み要求信号を受け付けることのないように割り込み制御を行う割り込み分配制御手段を備えたことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記割り込み分配制御手段は、
発生した割り込みの優先順位を判定する優先順位判定部と、
時分割で割り込み要求信号を前記第１〜前記第ｎの中央処理装置に対して順番に出力する分配制御部とを備え、
前記分配制御部は、
前記優先順位判定部が判定した割り込み要求の優先順位が前記中央処理装置が処理中の割り込み処理よりも高いか低いかを判断し、前記優先順位判定部の判定した割り込み要求の優先順位が低い前記中央処理装置に割り込み要求信号が出力されるまで、時分割で割り込み要求信号を出力することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記分配制御部は、
前記第１〜前記第ｎの中央処理装置毎にそれぞれ設けられ、割り込み要求信号が出力される期間を設定する第１〜第ｎの設定レジスタと、
クロック信号をカウントするカウンタと、
前記カウンタがカウントするカウント値と前記第１〜前記第ｎの設定レジスタに設定されたカウント値とを比較し、前記第１〜前記第ｎの設定レジスタに設定されたカウント値の範囲内であれば、対応する前記中央処理装置に割り込み要求信号を出力する比較部と、
前記優先順位判定部の判定した割り込み要求の優先順位が前記中央処理装置が処理中の割り込み処理よりも低い前記中央処理装置に割り込み要求信号が出力された際に動作を停止する制御部とを備えたことを特徴とする半導体集積回路装置。
【請求項４】
複数の中央処理装置と、
割り込み要求を受け付け、任意の前記中央処理装置に割り込み要求を行う割り込みコントローラとを有し、
前記中央処理装置は、
消費電力を低減する低電力モードを有し、
前記割り込みコントローラは、
割り込み要求が発生した際に、その要因の割り込み処理が可能な前記中央処理装置のうち、低電力モードとなっている前記中央処理装置を優先して割り込み要求信号を出力する割り込み判定部を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記割り込み判定部は、
発生した割り込みの優先順位を判定する優先順位判定部と、
前記優先順位判定部が判定した割り込み要求の優先順位と前記中央処理装置から出力される前記中央処理装置が受け付けることが可能な割り込みレベルを示した割り込みマスクレベル信号とを比較し、発生した割り込み要求が前記中央処理装置の受け付ける割り込みレベル内であるか否かを判定する判定部と、
発生した割り込み要求が前記中央処理装置の受け付ける割り込みレベル内であり、かつ前記中央処理装置が低電力モードとなっている際に割り込み要求有効期間信号を出力する割り込み制御部とを備えたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置における処理性能の向上化技術に関し、特に、ＳＭＰ（Ｓｙｍｍｅｔｒｉｃ  Ｍｕｌｔｉｐｌｅ  Ｐｒｏｃｅｓｓｏｒ）構造の半導体集積回路装置における割り込み処理にかかる中央処理装置の処理動作の低減に有効な技術に関する。
【背景技術】
【０００２】
複数のＣＰＵ（Ｃｅｎｔａｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が処理を分担する、いわゆるＳＭＰ構造の半導体集積回路装置においては、複数のＣＰＵで同一の割り込みを排他的に処理する機能が設けられているものがある。
【０００３】
この機能の一例として、割り込み処理の性能を向上させるために、複数のＣＰＵにおいて同一割り込みを一旦受け付け、続いて、ソフトウェアによって排他処理をする方法が知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、上記のようなＳＭＰ構成の半導体集積回路装置における割り込み処理技術では、次のような問題点があることが本発明者により見い出された。
【０００５】
前述した同一要因の割り込みの排他処理技術では、割り込みを受けたすべてのＣＰＵが割り込み処理をするしないにかかわらず、現在進行中の処理を中断してしまうことになり、半導体集積回路装置それ自体の処理性能が低くなってしまうという問題がある。
【０００６】
本発明の目的は、各中央処理装置の割り込みによる処理中断の回数を大幅に削減し、半導体集積回路装置における処理性能を向上させることのできる技術を提供することにある。
【０００７】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
本発明は、複数の中央処理装置と、割り込み要求を受け付け、任意の中央処理装置に割り込み要求を行う割り込みコントローラとを有し、該割り込みコントローラは、割り込み要求が発生した際に、複数の中央処理装置のうち、その要因の割り込み処理が可能な第１〜第ｎの中央処理装置に対して順番に割り込み要求信号を出力し、第１〜第ｎの中央処理装置が同時に割り込み要求信号を受け付けることのないように割り込み制御を行う割り込み分配制御手段を備えたものである。
【００１０】
また、本発明は、前記割り込み分配制御手段が、発生した割り込みの優先順位を判定する優先順位判定部と、時分割で割り込み要求信号を第１〜第ｎの中央処理装置に対して順番に出力する分配制御部とを備え、前記分配制御部は、優先順位判定部が判定した割り込み要求の優先順位が中央処理装置が処理中の割り込み処理よりも高いか低いかを判断し、優先順位判定部の判定した割り込み要求の優先順位が低い中央処理装置に割り込み要求信号が出力されるまで、時分割で割り込み要求信号を出力するものである。
【００１１】
さらに、本発明は、前記分配制御部が、第１〜第ｎの中央処理装置毎にそれぞれ設けられ、割り込み要求信号が出力される期間を設定する第１〜第ｎの設定レジスタと、クロック信号をカウントするカウンタと、該カウンタがカウントするカウント値と第１〜第ｎの設定レジスタに設定されたカウント値とを比較し、第１〜第ｎの設定レジスタに設定されたカウント値の範囲内であれば、対応する中央処理装置に割り込み要求信号を出力する比較部と、優先順位判定部の判定した割り込み要求の優先順位が中央処理装置が処理中の割り込み処理よりも低い中央処理装置に割り込み要求信号が出力された際に動作を停止する制御部とを備えたものである。
【００１２】
また、本願のその他の発明の概要を簡単に示す。
【００１３】
本発明は、複数の中央処理装置と、割り込み要求を受け付け、任意の中央処理装置に割り込み要求を行う割り込みコントローラとを有し、中央処理装置は、消費電力を低減する低電力モードを有し、割り込みコントローラは、割り込み要求が発生した際に、その要因の割り込み処理が可能な中央処理装置のうち、低電力モードとなっている中央処理装置を優先して割り込み要求信号を出力する割り込み判定部を備えたものである。
【００１４】
また、本発明は、前記割り込み判定部が、発生した割り込みの優先順位を判定する優先順位判定部と、優先順位判定部が判定した割り込み要求の優先順位と中央処理装置から出力される中央処理装置が受け付けることが可能な割り込みレベルを示した割り込みマスクレベル信号とを比較し、発生した割り込み要求が中央処理装置の受け付ける割り込みレベル内であるか否かを判定する判定部と、発生した割り込み要求が中央処理装置の受け付ける割り込みレベル内であり、かつ中央処理装置が低電力モードとなっている際に割り込み要求有効期間信号を出力する割り込み制御部とを備えたものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
（１）同じ割り込み要因を複数の中央処理装置が受け付けることを防止することができる。
【００１７】
（２）低電力モードとなっている中央処理装置を優先して割り込み要求信号を通知することができるので、低電力モードではない中央処理装置の処理の妨げを防止することができる。
【００１８】
（３）上記（１）、（２）により、中央処理装置の処理量を低減させることが可能となり、半導体集積回路装置の性能を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられた割り込みコントローラの構成を示す説明図である。
【００２１】
本実施の形態において、半導体集積回路装置１は、ＳＭＰ構成からなる。半導体集積回路装置１は、図１に示すように、複数のＣＰＵ２1 〜２n 、スヌープコントローラ（ＳＮＣ）３、ハードウェアアクセラレータ（ＨＷ  ＩＰｎ）４1 〜４n 、ＤＭＡコントローラ（ＤＭＡＣ）５、チップ外部高速転送インタフェース（ＰＣＩ  Ｅｘｐ）６、外部メモリインタフェース（ＥＢＳＣ）７、周辺モジュールバスコントローラ（ＰＢＳＣ）８、および周辺モジュールであるタイマ（ＴＭＵ）９、割り込みコントローラ（ＩＮＴＣ）１０、クロックパルス生成器（ＣＰＧ）１１、汎用Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）ポート（ＧＰＩＯ）１２から構成されている。
【００２２】
これらＣＰＵ２1 〜２n とスヌープコントローラ３とは、スヌープバスＢ１を介して相互に接続されている。ＣＰＵ２1 〜２n 、スヌープコントローラ３、ハードウェアアクセラレータ４1 〜４n 、ＤＭＡコントローラ５、チップ外部高速転送インタフェース６、外部メモリインタフェース７、ならびに周辺モジュールバスコントローラ（ＰＢＳＣ）８は、オンチップシステムバスＢ２を介して相互に接続されている。
【００２３】
また、周辺モジュールバスコントローラ８、タイマ９、割り込みコントローラ１０、クロックパルス生成器１１、ならびに汎用Ｉ／Ｏポート１２は、周辺モジュールバスＢ３を介して相互に接続されている。
【００２４】
ＣＰＵ２1 〜２n は、プログラムに基づいて、必要なデータを取り込みながら、各種の演算、処理を実行する。スヌープコントローラ３は、キャッシュミスが発生した際にキャッシュコントローラ２ｄからより発行されるスヌープ要求を受取り、コヒーレンシ制御を行う。
【００２５】
ハードウェアアクセラレータ４1 〜４n は、 ハードウェア／アクセラレータなど、ＣＰＵ２1 〜２n の負担軽減化の為、アルゴリズムが確定したプログラムをハードウェア化してオンチップシステムバスＢ２に接続されたモジュールや特殊インタフェースからなる。
【００２６】
ＤＭＡコントローラ５は、ＣＰＵ２1 〜２n を介さずにメモリ間でデータ転送を制御する。チップ外部高速転送インタフェース６は、チップ間を高速データ転送するためのインタフェースからなる。
【００２７】
外部メモリインタフェース７は、オンチップシステムバスＢ２経由からのアクセス要求を受取り、チップ外部に接続される装置へのアクセス要求を行う。周辺モジュールバスコントローラ８は、周辺モジュール制御レジスタをアクセスする。
【００２８】
タイマ９は、所望の時間設定をし、ある時間に到達すると、ＣＰＵ２1 〜２n などに割り込み要求を起こす。割り込みコントローラ１０は、周辺モジュール／チップ外部から割り込み要求を受付け、任意のＣＰＵに割り込み要求を行う。
【００２９】
クロックパルス生成器１１は、各モジュールにクロックを供給する。汎用Ｉ／Ｏポート１２は、チップ外部に固定信号を出力したり、チップ内部情報を出力するインタフェースである。
【００３０】
図２は、割り込みコントローラ１０の構成を示す説明図である。
【００３１】
ここでは、ＣＰＵ２1 ，２2 の２つが同じ要因（図２、要因Ａ）の割り込みを受け付ける場合について例示している。
【００３２】
割り込みコントローラ１０は、分配制御コントローラ１３、優先順位判定回路１４、論理積回路１５，１６、およびバスインタフェース１７から構成されている。また、分配制御コントローラ１３、優先順位判定回路１４、ならびに論理積回路１５，１６は、割り込み分配制御手段として機能する。さらに、分配制御コントローラ１３と論理積回路１５，１６とは、分配制御部として機能する。
【００３３】
分配制御コントローラ１３は、割り込み要求有効期間信号ＲＳ１，ＲＳ２を発行する。割り込み要求有効期間信号ＲＳ１は、ＣＰＵ２1 の割り込みマスクを解除する信号であり、割り込み要求有効期間信号ＲＳ２は、ＣＰＵ２2 の割り込みマスクを解除する信号である。
【００３４】
分配制御コントローラ１３は、第１の設定レジスタ１８、第２の設定レジスタ１９、分配制御カウンタ２０、および比較制御部２１から構成されている。第１の設定レジスタ１８、および第２の設定レジスタ１９には、任意のカウント値が設定されている。分配カウンタ２０は、入力されるクロック信号をカウントする。
【００３５】
比較部、および制御部となる比較制御部２１には、第１の設定レジスタ１８、および第２の設定レジスタ１９に設定されたカウント値と分配制御カウンタ２０にカウントされたカウント値とがそれぞれ入力されるように接続されている。
【００３６】
また、比較制御部２１には、優先順位判定回路１４から出力された割り込み要因の優先順位を示す優先順位判定信号ＰＪと、ＣＰＵ２1 ，２2 から出力される内部状態信号ＪＳ１，ＪＳ２とがそれぞれ入力されるように接続されている。
【００３７】
優先割り込み信号ＩＦ１，ＩＦ２は、予め設定された割り込み要因が発生したことを示す信号である。内部状態信号ＪＳ１は、ＣＰＵ２1 の内部状態を示す信号であり、処理中の割り込み優先度のレベルを示す信号を含んでいる。内部状態信号ＪＳ２は、ＣＰＵ２2 の内部状態を示す信号であり、処理中の割り込み優先度のレベルを示す信号を含んでいる。
【００３８】
比較制御部２１は、分配制御カウンタ２０のカウント値と第１の設定レジスタ１８に設定されたカウント値とを比較し、分配制御カウンタ２０のカウント値が第１の設定レジスタ１８に設定されたカウント値内であり、かつ優先順位判定信号ＰＪの示す割り込み優先順位が内部状態信号ＪＳ１の割り込み優先順位よりも高い場合に、割り込み要求有効期間信号ＲＳ１（Ｈｉ信号）を出力する。
【００３９】
また、比較制御部２１は、分配制御カウンタ２０のカウント値と第２の設定レジスタ１９に設定されたカウント値とを比較し、分配制御カウンタ２０のカウント値が第２の設定レジスタ１９に設定されたカウント値内であり、かつ優先順位判定信号ＰＪの示す割り込み優先順位が内部状態信号ＪＳ２の割り込み優先順位よりも高い場合に、割り込み要求有効期間信号ＲＳ２（Ｈｉ信号）を出力する。
【００４０】
優先判定部である優先順位判定回路１４には、優先順位設定レジスタ１４ａが設けられている。優先順位設定レジスタ１４ａには、任意の割り込み要因の優先順位が設定されている。優先順位判定回路１４は、発生した割り込み要因が優先順位設定レジスタ１４ａに設定されているか否かを検索し、設定されている際には優先割り込み信号ＩＦ１，ＩＦ２（Ｈｉ信号）を出力すると共に、その割り込み要因の優先順位を優先順位判定信号ＰＪとして比較制御部２１に通知する。
【００４１】
論理積回路１５は、優先順位判定回路１４から出力された優先割り込み信号ＩＦ１と分配制御コントローラ１３から出力された割り込み要求有効期間信号ＲＳ１との論理積をとり、その結果を割り込み要求信号ＩＮＴ１としてＣＰＵ２1 に出力する。
【００４２】
論理積回路１６は、優先順位判定回路１４から出力された優先割り込み信号ＩＦ２と分配制御コントローラ１３から出力された割り込み要求有効期間信号ＲＳ２との論理積をとり、その結果を割り込み要求信号ＩＮＴ２としてＣＰＵ２2 に出力する。
【００４３】
次に、本実施の形態１による半導体集積回路装置１の割り込み処理について説明する。
【００４４】
まず、ある要因（要因Ａ）の割り込みを優先順位判定回路１４が受け付けると、優先順位判定回路１４は、その割り込み要因が優先順位設定レジスタ１４ａに設定されているかを検索し、設定されている際には、優先割り込み信号ＩＦ１，ＩＦ２を論理積回路１５，１６に出力するとともに、優先順位設定レジスタ１４ａから、その割り込み要因の優先順位を判定し、その判定結果を優先順位判定信号ＰＪとして比較制御部２１に通知する。
【００４５】
続いて、比較制御部２１は、分配制御カウンタ２０のカウント値が第１の設定レジスタ１８に設定されたカウント値の範囲内であるかを判定する。該カウント値が範囲内である場合には、内部状態信号ＪＳ１から、ＣＰＵ２1 の内部状態を判断し、何も処理をしていない場合、あるいは要因Ａの割り込み優先順位よりも低い割り込み処理を実行している場合には、割り込み要求有効期間信号ＲＳ１を出力する。
【００４６】
そして、論理積回路１５は、優先割り込み信号ＩＦ１と割り込み要求有効期間信号ＲＳ１とを受けて、割り込み要求信号ＩＮＴ１をＣＰＵ２1 に出力する。
【００４７】
また、比較制御部２１が、内部状態信号ＪＳ１からＣＰＵ２1 が、要因Ａの割り込み優先順位よりも高い割り込み処理を実行していると判断すると、分配制御カウンタ２０のカウント値が第２の設定レジスタ１９に設定されたカウント値の範囲内となった際に割り込み要求有効期間信号ＲＳ２を出力する。論理積回路１６は、優先割り込み信号ＩＦ２と割り込み要求有効期間信号ＲＳ２とを受けて、割り込み要求信号ＩＮＴ２をＣＰＵ２2 に出力する。
【００４８】
また、ＣＰＵ２1 ，２2 のいずれもが要因Ａの割り込み優先順位よりも高い順位の割り込み処理を実行している場合には、ＣＰＵ２1 ，２2 のいずれかが割り込み要求信号ＩＮＴ１，ＩＮＴ２を受け付けるまで繰り返して処理を実行する。
【００４９】
それにより、本実施の形態１によれば、同じ割り込み要因を複数のＣＰＵが受け付けることを防止することができるので、ＣＰＵの処理量を低減させることが可能となり、半導体集積回路装置１の性能を向上させることができる。
【００５０】
（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路装置に設けられた割り込みコントローラの構成を示す説明図、図４は、図３の割り込みコントローラに設けられた低電力モード／割り込み受け付け判定部の構成を示す説明図である。
【００５１】
本実施の形態において、半導体集積回路装置１は、前記実施の形態１の図１と同様に、複数のＣＰＵ２1 〜２n 、スヌープコントローラ３、ハードウェアアクセラレータ４1 〜４n 、ＤＭＡコントローラ５、チップ外部高速転送インタフェース６、外部メモリインタフェース７、周辺モジュールバスコントローラ８、および周辺モジュールであるタイマ９、割り込みコントローラ１０、クロックパルス生成器１１、汎用Ｉ／Ｏポート１２から構成されている。
【００５２】
ここで、たとえば、ＣＰＵ２1 ，２2 には、電力モードの１つとして、システムクロックの供給が停止され、すべての機能が停止状態となる低電力モードの機能を有しているものとする。
【００５３】
また、割り込みコントローラ１０は、図３に示すように、分配制御コントローラ１３、優先順位判定回路１４、論理積回路１５，１６、およびバスインタフェース１７から構成されており、前記実施の形態１と異なる点は、分配制御コントローラ１３に低電力モード／割り込み受付判定部２２が設けられているところである。
【００５４】
割り込み判定部として機能する低電力モード／割り込み受付判定部２２は、図４に示すように、比較部である比較器２３，２４、２入力の否定論理積回路２５、および３入力の否定論理積回路２６から構成されている。
【００５５】
比較器２３の一方の入力部には、ＣＰＵ２1 から出力される割り込みマスクレベル信号ＭＬ１が入力されるように接続されており、該比較器２３の他方の入力部には、優先順位判定回路１４から出力される優先順位判定信号ＰＪが入力されるように接続されている。割り込みマスクレベル信号ＭＬ１は、ＣＰＵ２1 が受け付けることが可能な割り込みレベルを示した信号である。
【００５６】
比較器２３の出力部には、割り込み制御部である否定論理積回路２５の一方の入力部が接続されており、該否定論理積回路２５の他方の入力部には、ＣＰＵ２1 から出力される低電力モード信号ＬＰ１が入力されるように接続されている。低電力モード信号ＬＰ１は、ＣＰＵ２1 が、低電力モードの状態であるか否かを示す信号である。
【００５７】
そして、否定論理積回路２５の出力部には、論理積回路１５の他方の入力部が接続されており、否定論理積回路２５の出力部から出力される信号が割り込み要求有効期間信号ＲＳ１となる。
【００５８】
また、比較器２４の一方の入力部には、ＣＰＵ２2 から出力される割り込みマスクレベル信号ＭＬ２が入力されるように接続されており、該比較器２４の他方の入力部には、優先順位判定回路１４の優先順位判定信号ＰＪが入力されるように接続されている。割り込みマスクレベル信号ＭＬ２は、ＣＰＵ２2 が受け付けることが可能な割り込みレベルを示した信号である。
【００５９】
比較器２４の出力部には、割り込み制御部である否定論理積回路２６の１つの入力部が接続されており、該否定論理積回路２５の他の１つの入力部には、ＣＰＵ２2 から出力される低電力モード信号ＬＰ２が入力されるように接続されている。低電力モード信号ＬＰ２は、ＣＰＵ２2 が低電力モードの状態であるか否かを示す信号である。
【００６０】
また、否定論理積回路２６の残る１つの入力部には、否定論理積回路２５の出力部が接続されている。そして、否定論理積回路２６の出力部には、論理積回路１６の他方の入力部が接続されており、否定論理積回路２６の出力部から出力される信号が割り込み要求有効期間信号ＲＳ２となる。
【００６１】
割り込みコントローラ１０におけるその他の接続構成については、前記実施の形態１の図２と同様であるので、説明は省略する。
【００６２】
次に、本実施の形態１による半導体集積回路装置１の割り込み処理について説明する。
【００６３】
まず、ある要因（要因Ａ）の割り込みを優先順位判定回路１４が受け付けると、優先順位判定回路１４は、その割り込み要因が優先順位設定レジスタ１４ａに設定されているかを検索し、設定されている際には、優先割り込み信号ＩＦ１，ＩＦ２を論理積回路１５，１６に出力するとともに、優先順位設定レジスタ１４ａから、その割り込み要因の優先順位を判定し、その判定結果を優先順位判定信号ＰＪとして低電力モード／割り込み受け付け判定部２２の比較器２３，２４にそれぞれ出力する。
【００６４】
比較器２３は、ＣＰＵ２1 の割り込みマスクレベル信号ＭＬ１と優先順位判定信号ＰＪとを比較し、要因Ａの割り込みがＣＰＵ２1 の受け付ける割り込みレベル内であるか否かを判定し、判定結果を出力する。
【００６５】
また、比較器２４は、ＣＰＵ２2 の割り込みマスクレベル信号ＭＬ２と優先順位判定信号ＰＪとを比較し、要因Ａの割り込みがＣＰＵ２2 の受け付ける割り込みレベル内であるか否かを判定し、判定結果を出力する。
【００６６】
このとき、要因Ａの割り込みがＣＰＵ２1 の受け付ける割り込みレベル内であり、該ＣＰＵ２1 から、低電力モードであることを示す低電力モード信号ＬＰが出力されている際には、否定論理積回路２５からは、Ｈｉ信号の割り込み要求有効期間信号ＲＳ１が出力される。また、否定論理積回路２６からは、Ｌｏ信号が出力され、ＣＰＵ２2 の割り込みが無効となる。
【００６７】
一方、要因Ａの割り込みがＣＰＵ２1 の受け付ける割り込みレベルでない場合、あるいは、ＣＰＵ２1 から、低電力モードであることを示す低電力モード信号ＬＰが出力されていない場合には、割り込み要求有効期間信号ＲＳ１が出力されない（Ｌｏ信号）。
【００６８】
割り込み要求有効期間信号ＲＳ１が出力されない場合、要因Ａの割り込みがＣＰＵ２  2の受け付ける割り込みレベル内であり、該ＣＰＵ２2 から、低電力モードであることを示す低電力モード信号ＬＰが出力されている際には、否定論理積回路２６からは、Ｈｉ信号の割り込み要求有効期間信号ＲＳ２が出力される。
【００６９】
それにより、本実施の形態２では、低電力モードのＣＰＵを優先して割り込み要求信号を通知することができるので、低電力モードではないＣＰＵの処理の妨げを防止することができ、半導体集積回路装置の処理能力を向上させることができる。
【００７０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００７１】
本発明は、ＳＭＰ構造の半導体集積回路装置における複数のＣＰＵへの割り込み処理の制御技術に適している。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１による半導体集積回路装置のブロック図である。
【図２】図１の半導体集積回路装置に設けられた割り込みコントローラの構成を示す説明図である。
【図３】本発明の実施の形態２による半導体集積回路装置に設けられた割り込みコントローラの構成を示す説明図である。
【図４】図３の割り込みコントローラに設けられた低電力モード／割り込み受け付け判定部の構成を示す説明図である。
【符号の説明】
【００７３】
１  半導体集積回路装置
２1 〜２n   ＣＰＵ
３  スヌープコントローラ
４1 〜４n   ハードウェアアクセラレータ
５  ＤＭＡコントローラ
６  チップ外部高速転送インタフェース
７  外部メモリインタフェース
８  周辺モジュールバスコントローラ
９  タイマ
１０  割り込みコントローラ
１１  クロックパルス生成器
１２  汎用Ｉ／Ｏポート
１３  分配制御コントローラ
１４  優先順位判定回路
１４ａ  優先順位設定レジスタ
１５，１６  論理積回路
１７  バスインタフェース
１８  第１の設定レジスタ
１９  第２の設定レジスタ
２０  分配制御カウンタ
２１  比較制御部
２２  低電力モード／割り込み受け付け判定部
２３，２４  比較器
２５  否定論理積回路
２６  否定論理積回路
Ｂ１  スヌープバス
Ｂ２  オンチップシステムバス
Ｂ３  周辺モジュールバス
ＲＳ１，ＲＳ２  割り込み要求有効期間信号
ＰＪ  優先順位判定信号
ＪＳ１，ＪＳ２  内部状態信号
ＩＦ１，ＩＦ２  優先割り込み信号
ＩＮＴ１，ＩＮＴ２  割り込み要求信号
ＬＰ１，ＬＰ２  低電力モード信号
【図１】
2008123331.tif 000003
【図２】
2008123331.tif 000004
【図３】
2008123331.tif 000005
【図４】
2008123331.tif 000006