(57)【要約】      （修正有）【課題】上層と下層とを高精度に重ね合わせることができる半導体装置及び半導体装置の製造方法を提供する。【解決手段】半導体装置１は、半導体基板２０と、第１層３０と、第２層４０とを備える。第１層３０は、半導体基板２０の上に形成される。第２層４０は、半導体基板２０の表面と垂直な軸に対して第１方向Ｄ１に傾斜した方向から蒸着されて、第１層３０の上に形成される。第２層４０は、非透明な層である。第１層３０は、位置合わせパターン１１を含む。位置合わせパターン１１は、第２層４０との位置あわせが行われるためのパターンである。位置合わせパターン１１は、第１方向の長さＷ１が第２方向の長さＬ１に比べて長い形状をしている。【選択図】図３
2008010678.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成される第１層と、
前記半導体基板の表面と垂直な軸に対して第１方向に傾斜した方向から蒸着されて前記第１層の上に形成される非透明な層である第２層と、
を備え、
前記第１層は、
前記第２層との位置あわせが行われるためのパターンであり、前記第１方向の長さが第２方向の長さに比べて長い形状をしている位置合わせパターンを含む
半導体装置。
【請求項２】
前記位置合わせパターンは、前記第１層が開口されて形成されたパターンである
請求項１に記載の半導体装置。
【請求項３】
半導体基板を準備する準備工程と、
前記半導体基板の上に第１層を形成する第１層形成工程と、
前記半導体基板の表面と垂直な軸に対して第１方向に傾斜した方向から蒸着して、前記第１層の上に非透明な第２層を形成する第２層形成工程と、
を備え、
前記第１層形成工程は、前記第１層と前記第２層との位置あわせが行われるためのパターンであり、前記第１方向の長さが第２方向の長さに比べて長い形状をしている位置合わせパターンが形成されるパターン形成工程を含む
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板の上において上層と下層との位置合わせが行われるためのパターンを含む半導体装置が提案されている（例えば、特許文献１参照）。特許文献１の技術では、そのようなパターンとして、略正方形の形状をしたパターンが用いられている。
【特許文献１】特開平９−７４０６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上層がポリシリコンなどの透明な膜であれば、略正方形の形状をしたパターンを用いたとしても、上層を透視して下層の形状を認識できるので、上層と下層とを高精度に重ね合わせることができる。ここで、略正方形の形状をしたパターンとして、例えば、図１０に示す位置合わせパターン群５１０における位置合わせパターン５１１が挙げられる。
【０００４】
しかし、例えば、図１１に示すように、上層５４０が金属などの非透明な膜であれば、略正方形の形状をしたパターン（位置合わせパターン５１１）を用いた場合に、上層５４０と下層５３０とを高精度に重ね合わせることが困難な傾向にある。
【０００５】
例えば、下層５３０の一部が開口されることにより、上層５４０と下層５３０との位置合わせが行われるためのパターン（位置合わせパターン５１１）が形成されることがある。さらに、例えば、下層５３０に対してスパッタが行われることにより、金属などの非透明な上層５４０の膜が下層５３０の上に形成されることがある。
【０００６】
この場合、半導体基板（ウェハ）の中心から外周へいくにしたがって、半導体基板の表面と垂直な方向に対して大きく傾いた方向から（大きな入射角で）蒸着される傾向にある。例えば、スパッタされた粒子は、半導体基板の表面と垂直な方向に対して、傾斜した方向（例えば、図１１に示す入射方向ＤＩ５０１）から蒸着される傾向にある。これにより、シャドウイング効果が発生する。そして、例えば図１１の断面図に示されるように、位置合わせのパターンに対して上層５４０の第１方向側のエッジ部分５４０ａと反第１方向側のエッジ部分５４０ｂとが非対称に形成される。特に、スパッタ条件によってはシャドウイング効果が顕著になることがあり、位置合わせのパターンを微細化した場合に、その上層のくぼみが平坦化するおそれがある。このため、上層と下層とを高精度に重ね合わせることができないおそれがある。
おそれがある。
【０００７】
本発明の目的は、例えば上層と下層とを高精度に重ね合わせることができる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、半導体基板と、第１層と、第２層とを備える。第１層は、半導体基板の上に形成される。第２層は、半導体基板の表面と垂直な軸に対して第１方向に傾斜した方向から蒸着されて、第１層の上に形成される。第２層は、非透明な層である。第１層は、位置合わせパターンを含む。位置合わせパターンは、第２層との位置あわせが行われるためのパターンである。位置合わせパターンは、第１方向の長さが第２方向の長さに比べて長い形状をしている。
【０００９】
本発明に係る半導体装置の製造方法は、準備工程と、第１層形成工程と、第２層形成工程とを備える。準備工程では、半導体基板を準備する。第１層形成工程では、半導体基板の上に第１層を形成する。第２層形成工程では、半導体基板の表面と垂直な軸に対して第１方向に傾斜した方向から蒸着して、第１層の上に非透明な第２層を形成する。第１層形成工程は、パターン形成工程を含む。パターン形成工程では、位置合わせパターンが形成される。位置合わせパターンは、第１層と第２層との位置あわせが行われるためのパターンである。位置合わせパターンは、第１方向の長さが第２方向の長さに比べて長い形状をしている。
【発明の効果】
【００１０】
本発明に係る半導体装置では、シャドウイング効果の影響を低減でき、位置合わせパターンに対応した箇所において第２層が平坦化することを低減できる。また、第２方向において位置合わせパターンを微細化できる。これらにより、第１層と第２層とを高精度に重ね合わせることができる。
【００１１】
本発明に係る半導体装置の製造方法では、シャドウイング効果の影響を低減でき、位置合わせパターンに対応した箇所において第２層が平坦化することを低減できる。また、第２方向において位置合わせパターンを微細化できる。これらにより、第１層と第２層とを高精度に重ね合わせることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の好適な実施形態に係る半導体装置について、図１〜図３を参照して説明する。ここで、半導体装置はウェハ状態で形成されたデバイスを意味している。図１は、本発明の実施形態における半導体装置における位置合わせパターンを示す図である。図２は、位置合わせパターンのウェハにおける配置を示す図である。図３は、図１のA-A’断面図である。
【００１３】
半導体装置１は、図３に示すように、半導体基板２０及び複数の層を備える。その複数の層には、例えば、第１層３０及び第２層４０が含まれる。
【００１４】
半導体基板２０は、通常の半導体基板を用いることができる。
【００１５】
第１層３０は、半導体基板２０の上に形成されている。第１層３０は、例えば酸化膜などの相間絶縁膜である。第１層３０は、位置合わせパターン群１０（１１，１２，１３，１４）を含む（図１参照）。位置合わせパターン群１０は、ウェハＷＦ上にパターン形成される際に、回路素子が形成される領域５０の外側に形成される。これにより、位置合わせパターン群１０が回路素子に影響を与えることは低減されている。
【００１６】
位置合わせパターン群１０（１１，１２，１３，１４）の各位置合わせパターン１１，・・・は、第１層３０が開口されて形成されたパターンである。各位置合わせパターン１１，１３は、図１に示すように、第１方向Ｄ１の長さＷ１が第２方向Ｄ２の長さＬ１に比べて長い形状をしている。各位置合わせパターン１１，１３は、第２方向Ｄ２に沿って配列されている。なお、隣接する位置合わせパターン１１，１３との間隔Ｐ１は、第２方向Ｄ２の長さＬ１と略同一である。
【００１７】
同様に、各位置合わせパターン１２，１４は、図１に示すように、第２方向Ｄ２の長さが第１方向Ｄ１の長さに比べて長い形状をしている。各位置合わせパターン１２，１４は、第１方向Ｄ１に沿って配列されている。なお、隣接する位置合わせパターン１２，１４との間隔は、第１方向Ｄ１の長さと略同一である。
【００１８】
第２層４０は、図３に示すように、第１層３０の上に形成されている。第２層４０は、非透明な層であり、例えば金属などで形成されている。第２層４０は、例えば、半導体基板２０の表面２０ａと垂直な軸に対して第１方向Ｄ１（図１参照）に傾斜した方向ＩＤ１から蒸着されて形成されたものである。これにより、第２層４０の第１方向側のエッジ部分４０ｂと反第１方向側のエッジ部分４０ａとが非対称に形成される。
【００１９】
この場合でも、第１層３０における位置合わせパターン１１が第１方向Ｄ１に長く形成されているので、シャドウイング効果の影響を低減できる。これにより、位置合わせパターン１１に対応した箇所において第２層４０が平坦化することが低減されている。
【００２０】
また、第２方向に対しては、シャドウイング効果の影響がほとんどなく、位置合わせパターン１１に対応した箇所において第２層４０が平坦化しにくい。これにより、第２方向に対しては、位置合わせパターン１１を微細化することができる。
【００２１】
次に、半導体装置の製造方法を説明する。
【００２２】
準備工程では、半導体基板２０が準備される。
【００２３】
第１層形成工程では、半導体基板２０の上に第１層３０が形成される。第１層３０は、例えば、ＣＶＤ法などにより形成される酸化膜である。そして、第１層３０が開口されて位置合わせパターン群１０（１１，１２，１３，１４）が形成される。各位置合わせパターン１１，１３は、図１に示すように、第１方向Ｄ１の長さＷ１が第２方向Ｄ２の長さＬ１に比べて長い形状に形成される。各位置合わせパターン１１，１３は、第２方向Ｄ２に沿って配列されている。なお、隣接する位置合わせパターン１１，１３との間隔Ｐ１は、第２方向Ｄ２の長さＬ１と略同一である。
【００２４】
第２層形成工程では、第１層３０の上に第２層４０が形成される。第２層４０は、非透明な層であり、例えば金属などで形成されている。第２層４０は、例えば、半導体基板２０の表面２０ａと垂直な軸に対して第１方向Ｄ１（図１参照）に傾斜した方向ＩＤ１から蒸着されて形成されたものである。これにより、第２層４０の第１方向側のエッジ部分４０ｂと反第１方向側のエッジ部分４０ａとが非対称に形成される。
【００２５】
この場合でも、第１層形成工程において、第１層３０における位置合わせパターン１１が第１方向Ｄ１に長く形成されているので、第２層形成工程において、シャドウイング効果の影響を低減できる。これにより、位置合わせパターン１１に対応した箇所において第２層４０が平坦化することが低減されている。
【００２６】
また、第２層形成工程において、第２方向に対しては、シャドウイング効果の影響がほとんどなく、位置合わせパターン１１に対応した箇所において第２層４０が平坦化しにくい。これにより、第２方向に対しては、位置合わせパターン１１を微細化することができる。
【００２７】
次に、本発明の好適な実施形態を適用した実施例を示す。
【実施例１】
【００２８】
実施例１を、図４〜図６を参照して説明する。図４は、位置合わせパターンに対応した凹凸を撮像した画像である。図５は、重ね合わせ計測での検出波形を示す図である。図６は、重ね合わせ計測の結果を示す図である。
【００２９】
図４では、半導体基板の上に第１層として酸化膜が形成された後に、第１層に位置合わせパターン群１１０（１１１，１１２，１１３，１１４）が形成されている。そして、第１層の上に第２層としてアルミニウムが蒸着された例である。ここで、アルミニウムは、半導体基板の表面と垂直な軸に対して方向Ｄ３に傾斜した方向から、スパッタ法により蒸着されている。これにより、位置合わせパターン群１１０（１１１，１１２，１１３，１１４）に対応した凹凸のパターンが第２層に形成されている。
【００３０】
次に、位置合わせパターン群１１０（１１１，１１２，１１３，１１４）に対応した凹凸のパターンを用いて、第１層と第２層との重ね合わせ精度を計測する。具体的には、重ね合わせ計測装置のＸｅランプによる光が第２層の凹凸のパターンに照射される。そして、重ね合わせ計測装置のＣＣＤ（又はＣＭＯＳセンサ）により反射光の光学像が取得されるとともに（例えば、２５６階調の）画像信号に変換される。そして、重ね合わせ計測装置において、その画像信号の相関により重ね合わせ精度（重ね合わせずれ量）が演算される。
【００３１】
例えば、その画像信号の相関により、図５に示すような波形が得られる。図５では、破線が具体的な測定ラインを示し、実線がそれに対する波形を示している。そして、このような波形の加重平均が演算されたものが、例えば図６に示すような、重ね合わせ精度とされる。図６では、重ね合わせずれ量の加重平均値により、重ね合わせ精度がＸ方向及びＹ方向について示されている。重ね合わせ精度（重ね合わせずれ量）は、０．０５μｍ以下になっている。
【００３２】
また、図６では、比較のために、略正方形状の位置合わせパターン５１０が用いられた場合の重ね合わせ精度も示されている。重ね合わせ精度（重ね合わせずれ量）は、０．１０μｍ以下になっている。
【００３３】
これにより、略正方形状の位置合わせパターン５１０を用いた場合に比べて、位置合わせパターン群１１０（１１１，１１２，１１３，１１４）を用いた場合、重ね合わせずれ量が１／２以下になっている。すなわち、重ね合わせ精度が２倍以上向上していることがわかる。
【実施例２】
【００３４】
実施例２を、図７〜図９を参照して説明する。図７〜図９は、位置合わせパターンに対応した凹凸を撮像した画像である。
【００３５】
ここで、位置合わせパターン群２１０ａにおける位置合わせパターン２１１ａの第２方向Ｄ２の長さをＬ２０１ａとする（図７参照）。位置合わせパターン群２１０ｂにおける位置合わせパターン２１１ｂの第２方向Ｄ２の長さをＬ２０１ｂとする（図８参照）。位置合わせパターン群２１０ｃにおける位置合わせパターン２１１ｃの第２方向Ｄ２の長さをＬ２０１ｃとする（図９参照）。このとき、
Ｌ２０１ａ＜Ｌ２０１ｂ＜Ｌ２０１ｃ                                  （１）
と変化させていく場合を考える。この場合、図７〜図９に示されるように、各位置合わせパターンの短辺の寸法を制御することで、第２層の凹凸のパターンを制御できることが分かる。
【００３６】
なお、この場合も、第１層及び第２層が形成される条件は、実施例１と同様である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態における半導体装置における位置合わせパターンを示す図。
【図２】位置合わせパターンのウェハにおける配置を示す図。
【図３】図１のA-A’断面図。
【図４】位置合わせパターンに対応した凹凸を撮像した画像。
【図５】重ね合わせ計測での検出波形を示す図。
【図６】重ね合わせ計測の結果を示す図。
【図７】位置合わせパターンに対応した凹凸を撮像した画像。
【図８】位置合わせパターンに対応した凹凸を撮像した画像。
【図９】位置合わせパターンに対応した凹凸を撮像した画像。
【図１０】本発明の課題を説明する図。
【図１１】本発明の課題を説明する図。
【符号の説明】
【００３８】
１  半導体装置
１１等，１１１等，２１１ａ等，２１１ｂ等，２１１ｃ等  位置合わせパターン
３０  第１層
４０  第２層
【図１】
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【図２】
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【図３】
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【図６】
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【図１０】
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【図４】
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【図５】
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【図７】
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【図８】
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【図９】
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【図１１】
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