(57)【要約】【課題】低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供する。【解決手段】低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Ｃから、およそその新たな最大遅延値Ｂまでの範囲にある遅延伝送パスとする。【選択図】図４
2008022030.tif 000002
【特許請求の範囲】
【請求項１】
複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路であって、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部には、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置され、
低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、
低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした
半導体回路。
【請求項２】
低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の遅延部にリピーターバッファが挿入されている
請求項１記載の半導体回路。
【請求項３】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項１記載の半導体回路。
【請求項４】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項２記載の半導体回路。
【請求項５】
設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている機能ユニットが複数集積化され、
しきい値電圧の絶対値を、他の伝送素子より小さい低しきい値電圧に設定すべき伝送素子があらかじめ決められた基準より多く含まれる機能ユニット単位で、伝送素子のしきい値電圧が他の機能ユニットの伝送素子より低く設定されている
請求項１記載の半導体回路。
【請求項６】
少なくとも上記低しきい値電圧化すべき機能ユニットの基板が他の機能ユニットの基板と分離され、かつ、
上記低しきい値電圧化すべき機能ユニットの基板電位を、通常のしきい値電圧より低くなるように調整する基板電位調整回路
を有する請求項５記載の半導体回路。
【請求項７】
少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている
請求項５記載の半導体回路。
【請求項８】
少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、
上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている
請求項６記載の半導体回路。
【請求項９】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項５記載の半導体回路。
【請求項１０】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項６記載の半導体回路。
【請求項１１】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項７記載の半導体回路。
【請求項１２】
低しきい値電圧化は、上記の新たな最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている
請求項８載の半導体回路。
【請求項１３】
上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている
請求項１から１２のいずれか１項に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が配置された半導体回路に関するものである。
【背景技術】
【０００２】
近年、半導体回路では、低電力化のために、電源電圧ＶDDを下げる方法が一般的に取られている。
そして、電圧が下がったことによる伝送速度の劣化を補うために、各伝送配線経路に配置される伝送素子としての転送ゲートやロジック回路を構成するトランジスタとして、しきい値電圧Ｖｔｈが通常のトランジスタより低い低しきい値電圧トランジスタが使われている。
【０００３】
一般に、速度ｖと電源電圧ＶDDとは次の関係を満足する。
【０００４】
［数１］
ｖ∝ＶDD／（ＶDD−Ｖｔｈ）A                           …（１）
【０００５】
ここで、Ａは速度飽和の影響を受ける係数で１〜２である。
この（１）式からわかるように、しきい値電圧Ｖｔｈを小さくすることで、電源電圧ＶDDが下がっても速度低下を改善できる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、トランジスタのサブスレッショルドリーク電流ＩL は、下記（２）式で表されるように、トランジスタのしきい値電圧Ｖｔｈが下がることで、急増する。
【０００７】
［数２］
ＩL ∝ｅｘｐ（−Ｖｔｈ／Ｓ）                          …（２）
【０００８】
ここで、Ｓはサブスレッショルドスウィングで、一般に８０ｍＶ／ｄｅｃ程度である。
【０００９】
従来、この低しきい値電圧トランジスタは半導体チップに対して全体的、またはかなり広範囲に適用されており、チップの規模が大きくなるとリークを発生する低しきい値電圧トランジスタの数も増大し、そのリーク電流が電力の観点で問題となっている。
【００１０】
たとえば、「ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ．ＶＯＬ．３１，ＮＯ．１１．ＮＯＶＥＭＢＥＲ  １９９６」や「ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ．ＶＯＬ．３２，ＮＯ．１１．ＮＯＶＥＭＢＥＲ  １９９７」に、最大４５０ｍＷの電力中リーク電力が２０ｍＷやアクティブ１７ｍＷ中リーク電力が４ｍＷというように動作時においてもリーク電流は無視できなくなってきていることが報告されている。
【００１１】
そのため、たとえば「ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ．ＶＯＬ．３０，ＮＯ．８．ＡＵＧＵＳＴ  １９９５」に報告されているように、スタンバイ時のリーク電流を抑えるために、高しきい値電圧トランジスタのスイッチを低しきい値電圧トランジスタ回路と直列に挿入しスタンバイ時に切り離すことでリーク電流を削減したり、「ＩＳＳＣＣ９５／ＳＥＳＳＩＯＮ  １９／ＴＥＣＨＮＯＬＯＧＹ  ＧＩＲＥＣＴＩＯＮＳ：Ｑｕａｎｔｕｍ  Ｃｏｍｐｕｔｉｎｇ  ＆  Ｌｏｗ−Ｐｏｗｅｒ  Ｄｉｇｉｔａｌ」に報告されているように、基板バイアスを制御することでスタンバイ時にしきい値電圧を大きくしてリーク電流を抑えるといった対策が必要になってしまう場合も考えられる。
【００１２】
さらに、従来必要以上に広範囲に低しきい値電圧トランジスタを適用しているため、速度改善の必要のないクリティカルパスからはずれた速度の速い遅延の小さいパス群まで低しきい値電圧トランジスタが使われることにより、不必要に多くのリーク電流が発生しているという根本的問題があった。
この問題について、図面に関連付けてさらに説明する。
【００１３】
図１１および図１２は全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、１が低しきい値電圧化前の遅延分布、２が低しきい値電圧化後の遅延分布、３が低しきい値電圧化前の最大遅延値、４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値）をそれぞれ示している。
【００１４】
図１１に示すように、低しきい値電圧化を適用した場合には、遅延パス全体で高速化されることになる。
しかし、最大遅延値の改善値４より速い領域は低Ｖｔｈを適用して高速化しても速度的に意味のない部分になる。
すなわち、図１２のハッチングを施した部分は、不要に高速化され、つまり不必要にリークを発生している領域となる。
このように、電力、電圧を下げるため低しきい値電圧化した伝送素子を遅延パスに適用した場合のリーク電流の増大を効率よく抑える解決策が求められていた。
【００１５】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる半導体回路を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するため、本発明は、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている半導体回路であって、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部には、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置され、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした。
【００１７】
また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。
【００１８】
また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の遅延部にリピーターバッファが挿入されている。
【００１９】
また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。
【００２０】
また、本発明では、設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されている機能ユニットが複数集積化されている半導体回路であって、しきい値電圧の絶対値を、他の伝送素子より小さい低しきい値電圧に設定すべき伝送素子があらかじめ決められた基準より多く含まれる機能ユニット単位で、伝送素子のしきい値電圧が他の機能ユニットの伝送素子より低く設定されている。
【００２１】
また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットの基板が他の機能ユニットの基板と分離され、かつ、上記低しきい値電圧化すべき機能ユニットの基板電位を、通常のしきい値電圧より低くなるように調整する基板電位調整回路を有する。
【００２２】
また、本発明では、少なくとも上記低しきい値電圧化すべき機能ユニットは、複数の伝送経路を有し、各伝送経路には設定されるしきい値電圧の絶対値が小さい程、遅延量が小さい伝送素子が少なくとも一つ配置されており、上記複数の伝送経路のうちの少なくとも一つの伝送経路の少なくとも一部に、しきい値電圧の絶対値が、他の伝送素子より小さい低しきい値電圧の伝送素子が配置されている。
【００２３】
また、本発明では、上記低しきい値電圧の伝送素子は、少なくとも遅延値が最も大きい伝送経路に配置されている。
【００２４】
また、本発明では、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその伝送経路に低しきい値電圧の伝送素子が配置されて速度改善された遅延値までの遅延範囲にある遅延伝送経路とした。
【００２５】
また、本発明では、低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送経路が存在し、当該遅延伝送経路が新たな最大遅延となる場合には、上記低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値から、およそその新たな最大遅延値までの範囲にある遅延伝送経路とした。
【００２６】
また、本発明では、低しきい値電圧の伝送素子を配置したことによる速度改善が、配線抵抗と配線容量に基づく遅延のために低しきい値電圧の伝送素子を配置する前の最大遅延伝送経路の改善より小さく、それが新たな最大遅延となる遅延伝送経路の当該遅延部にリピーターバッファが挿入されている。
【００２７】
また、本発明では、低しきい値電圧化は、新たな目標最大遅延値より遅くならない範囲で低しきい値電圧化されない伝送素子が残るように、対象の遅延伝送経路中の一部の伝送素子に対して行われている。
【００２８】
本発明によれば、低しきい値電圧を適用限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流が最小に抑えられる。
その適用範囲とは、低しきい値電圧化の適用前の最大遅延値から、その遅延伝送経路が低しきい値電圧化で改善された遅延値、またはそれよりも遅い低しきい値電圧化された時の新たな最大遅延値である。
この低しきい値電圧化は、遅延伝送経路のトランジスタやセルレベルで行われる。その結果、低しきい値電圧化対象を最適に最小化できる効果がある。
【００２９】
逆に、低しきい値電圧化の適用範囲が多く含まれるユニットレベルで適用すると設計が簡単化する。
【００３０】
また、配線抵抗Ｒと配線容量Ｃに基づくＲＣ遅延により低しきい値電圧化による高速化効果が薄れる場合は、ＲＣ遅延部にリピーターバッファを挿入して改善される。
これにより、効率よく低しきい値電圧化の適用範囲が広げられる。
さらに、低しきい値電圧化の対象遅延伝送経路内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化が適用される。
これにより、効率よく速度改善効果を保ったままリーク電流を抑えることができる。
【発明の効果】
【００３１】
以上説明したように、本発明によれば、低しきい値電圧化の適用を限定範囲に適用することで、低しきい値電圧による速度改善効果を最大に引き出しながらリーク電流を最小に抑えることができる。
また、遅延パスのトランジスタやセルレベルで低しきい値電圧化を適用するので、低しきい値電圧化の対象を最適に最小化できる利点がある。
【００３２】
また、本発明によれば、配線抵抗と配線容量に基づくＲＣ遅延により低しきい値化による高速化効果が薄れる場合は、そのＲＣ遅延部にリピーターバッファを挿入することから、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。
【００３３】
さらに、本発明によれば、低しきい値電圧化の対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で低しきい値電圧化する伝送素子を選択して、適用することで、より効率よく速度改善効果を保ったままリーク電流を抑えることができる。
【００３４】
また、本発明によれば、低しきい値電圧化の適用範囲が多く含まれるユニットレベルで適用することから、設計を簡単化できる利点がある。
【発明を実施するための最良の形態】
【００３５】
第１実施形態
図１は、本発明に係る半導体回路の第１の実施形態を示すブロック図である。
【００３６】
本半導体回路１０は、同期系回路であって、信号送信側のフリップフロップ（ＦＦ）１１−１，１１−２，１１−３、受信側のフリップフロップ１２−１，１２−２，１２−３、送信側と受信側のフリップフロップを接続する主伝送経路（伝送パス）１３，１４，１５、分岐パス１３−１、１５−１、高しきい値電圧の伝送素子としてのゲート素子１６−１，１６−２，１６−３，１６−４、および低しきい値電圧化された伝送素子としてのゲート素子１７−１，１７−２，１７−３，１７−４，１７−５，１７−６，１７−７により構成されている。
【００３７】
主伝送パス１３は、信号送信側フリップフロップ１１−１の出力と受信側フリップフロップ１２−１の入力との間に接続されている。そして、主伝送パス１３の分岐点１３ａから分岐パス１３−１が分岐され、この分岐パス１３−１がゲート素子１７−２の一方の入力端子に接続されている。
そして、フリップフロップ１１−１の出力と分岐点１３ａとの間の主伝送パス１３にゲート素子１６−１，１６−２が配置され、分岐点１３ａと受信側フリップフロップ１２−２の入力との間の主伝送パス１３にゲート素子１６−３が配置されている。
【００３８】
主伝送パス１４は、信号送信側フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間に接続されている。
そして、フリップフロップ１１−２の出力と受信側フリップフロップ１２−２の入力との間の主伝送パス１４にゲート素子１６−４、１７−１〜１７−５が配置されている。
具体的には、ゲート素子１７−１の一方の入力がゲート素子１６−４の出力に接続され、ゲート素子１７−１の出力がゲート素子１７−２の他方の入力に接続され、ゲート素子１７−２の出力側にゲート素子１７−３〜１７−５が接続されている。
【００３９】
主伝送パス１５は、信号送信側フリップフロップ１１−３の出力と受信側フリップフロップ１２−３の入力との間に接続されている。そして、主伝送パス１５の分岐点１５ａから分岐パス１５−１が分岐され、この分岐パス１５−１がゲート素子１７−１の一方の入力端子に接続されている。
そして、フリップフロップ１１−３の出力と分岐点１５ａとの間の主伝送パス１５にゲート素子１７−６，１７−７が配置されている。
【００４０】
ゲート素子１６−１，１６−２，１６−３，１６−４は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ系回路を用いて構成され、そのしきい値電圧Ｖｔｈはゲート素子１７−１〜１７−７より高い値、たとえばＮＭＯＳトランジスタの場合には、通常のトランジスタと同様の０．８Ｖ程度に設定されている。
【００４１】
ゲート素子１７−１〜１７−７は、たとえば絶縁ゲート型電界効果トランジスタ、すなわちＭＩＳ系回路を用いて構成され、そのしきい値電圧Ｖｔｈはゲート素子１６−１〜１６−７４より低い値、たとえばＮＭＯＳ系のエンハンスメント型トランジスタの場合には、通常のトランジスタの０．８Ｖ程度より低いしきい値電圧、たとえば０．３Ｖ〜０．６Ｖ度に設定される。また、低しきい値電圧トランジスタとしては、遅延パスの遅延値によっては、デプレッション型トランジスタにより構成される。
【００４２】
なお、ＭＯＳトランジスタのしきい値電圧の設定は、たとえば製造工程において不純物の添加濃度の調整により行われる。
また、通常のしきい値電圧を有するＭＯＳトランジスタの基板電圧を、少なくとも信号伝送時に、たとえばある負電位からより高い電圧に切り換えることにより低しきい値電圧化を図るように構成することも可能である。
また、低しきい値電圧化は、トランジスタ単位あるいはセル単位で適用される。
【００４３】
図２は、ゲート素子１７−１（または１７−２）の構成例を示す回路図である。
図２はゲート素子をＮＡＮＤ回路として構成した場合の一例である。
【００４４】
図２に示すＮＡＮＤ回路は、低しきい値電圧化されたｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ171 ，ＰＴ172 およびエンハンスメント型ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 により構成されている。
電源電圧ＶDDの供給ラインと出力ノードＮＤ171 との間にＰＭＯＳトランジスタＰＴ171 ，ＰＴ172 が並列に接続され、出力ノードＮＤ171 と接地ラインとの間にＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 が直列に接続されている。
入力端子Ｔ171 がＰＭＯＳトランジスタＰＴ171 およびＮＭＯＳトランジスタＮＴ171 のゲートに接続され、入力端子Ｔ172 がＰＭＯＳトランジスタＰＴ172およびＮＭＯＳトランジスタＮＴ172 のゲートに接続されている。
そして、入力端子Ｔ171 が主伝送パス１５（ゲート素子１６−４の出力）に接続され、入力端子Ｔ182 が分岐パス１５−１に接続され、出力端子ＴOUT がゲート素子１７−２の他方の入力端子に接続されている。
【００４５】
このＮＡＮＤ回路では、主伝送パス１５および分岐パス１５−１の信号レベルがハイレベルの場合のみ、ＮＭＯＳトランジスタＮＴ171 ，ＮＴ172 の両方が導通状態となり、出力レベルがローレベルとなる。
【００４６】
上記したエンハンスメント型トランジスタの低しきい値電圧をいずれの値に設定するか、あるいはデプレッション型トランジスタを用いるかは、低しきい値電圧化した伝送素子としてのゲート素子の適用により、その遅延パスの不要な高速化やそれに伴う不要なリーク発生、スタンバイ時対応の必要性といった問題を解決し、低しきい値電圧化したゲート素子を適用したことによる速度改善効果を最大限に発揮しつつリーク電流を最小化できる、最適な範囲に限定できるか否かを考慮して決められる。
【００４７】
以下に、本第１の実施形態に係る低しきい値電圧化の最適な適用範囲について、図３に関連付けて説明する。
図３は、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、２１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）、２２が低しきい値電圧化後の遅延分布状態、２３が低しきい値電圧化前の最大遅延値、２４が低しきい値電圧化後の最大遅延値（最大遅延値の改善値）、２５が低しきい値電圧化適用領域をそれぞれ示している。
【００４８】
図１の同期系半導体回路１０では、元々の遅延値が最大の遅延パスは、フリップフロップ１１−３→主伝送パス１５→ゲート素子１７−６，１７−７→分岐パス１５−１→ゲート素子１７−１→主伝送パス１４→ゲート素子１７−２〜１７−５→フリップフロップ１２−２の伝送経路である。
そして、低しきい値電圧化されたゲート素子１７−１〜１７−７の適用で、その最大遅延値が２４の位置になっている。
この遅延値２４が、チップ全体に低しきい値電圧化したゲート素子を適用し改善された最大遅延でもあり、他の全ての低しきい値電圧化したゲート素子を適用した遅延パスはこの最大値２４の位置より高速なパスとなり、無用なリーク等の要因となる。
そこで、本第１の実施形態では、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定している。
図３において、ハッチングを施した部分がその適用範囲である。
【００４９】
すなわち、低しきい値電圧化したゲート素子をこの領域に適用して２４で示す遅延値以下に高速化してシフトさせる、すなわち、新最大遅延値２４以下に隠蔽させる。
この領域にある遅延パスにのみ低しきい値電圧化したゲート素子を限定して適用することで低しきい値電圧化による速度改善効果を最大限引き出し、つまりチップ全体に低しきい値電圧化したゲート素子を適用したのと同様の遅延となる。
そして、この最小限に限られた領域の遅延パスにのみ低しきい値電圧化したゲート素子が適用されているので、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられ、不要なリーク電流の発生が防止される。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
【００５０】
図１の半導体回路１０においては、主伝送パス１３を伝送される信号は、高しきい値電圧のトランジスタを用いて構成された３つのゲート素子１６−１〜１６−３を通って不要なリークを発生することなく、しかも大きく遅延することなく受信側フリップフロップ１２−１に入力される。
【００５１】
また、主伝送パス１４を伝送される信号は、１つの高しきい値電圧のトランジスタを用いて構成されたゲート素子１６−４、および低しきい値電圧化された５つのゲート素子１７−１〜１７−５を通って受信側フリップフロップ１２−２に入力される。
この場合、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
【００５２】
また、主伝送パス１５を伝送される信号は、２つの低しきい値電圧化されたゲート素子１７−６，１７−７を通って受信側フリップフロップ１２−３に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
【００５３】
また、ゲート素子１７−７から出力された信号は、分岐パス１５−１に伝搬され、低しきい値電圧化された５つのゲート素子１７−１〜１７−５を通って受信側フリップフロップ１２−２に入力される。
この場合も、低しきい値電圧化したゲート素子が限定的に適用されているので、低しきい値電圧化による速度改善効果を最大限引き出し、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えられる。
【００５４】
以上説明したように、本第１の実施形態によれば、低しきい値電圧化したゲート素子を適用する遅延パス領域を、低しきい値電圧化される前の最大遅延値２３から（これより高速で）これに低しきい値電圧化したゲート素子を適用した場合の新たな最大遅延値２４までの（これより遅い）範囲にある遅延パスに限定したので、低しきい値電圧化による速度改善効果を最大限引き出しつつ、低しきい値電圧化トランジスタによるリーク電流は最小限に抑えることができ、従来のようにチップに広範囲に適用されたような不要なリーク電流の問題を解決することができる。
さらに、スタンバイ時のリーク電流も許容範囲に収まる可能性が高くなる。
【００５５】
また、当然のことながら、低しきい値電圧化したゲート素子を適用する範囲の境界は元々の最大遅延の低しきい値電圧化による改善値や、後述する新たな最大遅延に１００％厳密に一致していなくても本発明の意図する範囲から大きくはずれるわけではなく本発明は有効である。
【００５６】
この図では一つの遅延パスにのみ適用しているが無論実際は適用領域にある一つ以上の遅延パスに適用される。
また、本第１の実施形態においては、同期回路で例を示しているが、非同期回路でも本発明が適用できることは言うまでもない。
【００５７】
第２実施形態
図４は、本発明に係る半導体回路の第２の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、３１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
【００５８】
本第２の実施形態においては、たとえば遅延パス３１１は高しきい値電圧では遅延値Ｃで最大遅延パスとなっていて、低しきい値電圧化した伝送素子の適用で遅延値Ａになる。
遅延パス３１２は、低しきい値電圧化した伝送素子の適用で遅延値Ｂに改善される。
遅延パス３１３は、低しきい値電圧化すると遅延値Ｄに改善される。
【００５９】
通常だと元の最大遅延値Ｃが改善された遅延値Ａでこれが改善された最大遅延となるが、何らかの理由で図の遅延パス３１２のように、遅延値Ａより遅い遅延値Ｂで改善が止まってしまった場合は、遅延パス３１３は低しきい値電圧化して改善しても最大遅延値の改善には貢献しない。
このような場合には、配線抵抗Ｒおよび配線容量Ｃによる、いわゆるＲＣ遅延が介在するような場合にもあり得ることであり、ＲＣ遅延自体は低しきい値電圧化の効果を受けないからである。
そして、この時、低しきい値電圧の適用限定範囲を改善後の最大遅延値Ｂから元の最大遅延値Ｃまでとすることで遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。
【００６０】
このように、本第２の実施形態によれば、低しきい値電圧の伝送素子を配置する前の最大遅延伝送パスの、低しきい値電圧の伝送素子を配置して改善される遅延値よりも、低しきい値電圧の伝送素子を配置したにもかかわらず、遅延値の大きい遅延伝送パスが存在し、当該遅延伝送パスが新たな最大遅延となる場合には、低しきい値電圧の適用限定範囲を、低しきい値電圧の伝送素子を配置する前の最大遅延値Ｃから、およそその新たな最大遅延値Ｂまでの範囲にある遅延伝送パスとすることから、遅延改善に貢献しない不要な低しきい値電圧化によるリーク電流の増大を防ぐことができる。
【００６１】
第３実施形態
図５は、本発明に係る半導体回路の第３の実施形態を示すブロック図である。
【００６２】
本第３の実施形態では、第１の実施形態を示す図１の回路において、低しきい値電圧化したゲート素子１７−１とゲート素子１７−２とを接続する主伝送パス１４に、いわゆるリピーターバッファ１８を設けている。なお、本第３の実施形態では、リピーターバッファ１８も低しきい値電圧化されたものを用いた例を示しているが、これに限定されるものではない。
このリピーターバッファ１８は、低しきい値電圧のゲート素子を配置したことによる速度改善が、配線抵抗Ｒと配線容量Ｃに基づくＲＣ遅延のために低しきい値電圧のゲート素子を配置する前の最大遅延伝送パスの改善より小さく、それが新たな最大遅延となる遅延伝送パスの当該遅延部に挿入されている。
本第３の実施形態では、この遅延部をゲート素子１７−１とゲート素子１７−２とを接続する主伝送パス１４として説明しているが、この伝送パスに限定されるものでないことは勿論である。
【００６３】
図６は、本発明に係る半導体回路の第３の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、４１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
【００６４】
本第３の実施形態においては、上述した第２の実施形態のように、元の最大遅延でない遅延パスが新たな最大遅延伝送パスになり、その原因がＲＣ遅延であった場合に、そのＲＣ遅延部にリピーターバッファ１８を挿入することで、純粋なＲＣ遅延成分を減らし、低しきい値電圧化の効果を上げることで、図４の遅延パス３１２のような改善であったのを、図６の遅延パス４１２のように遅延を改善して、有効に低しきい値電圧化の適用限定範囲を遅延値Ａから遅延値Ｃと拡大して速度改善を図るものである。
ここでもしリピーターバッファ１８による改善が遅延値Ａに届かずその手前で止まった場合は、上述した第２の実施形態を示す図４に示すように、改善後の最大遅延値から遅延値Ｃまでが低しきい値電圧化の適用範囲となる。
【００６５】
本第３の実施形態によれば、ＲＣ遅延により低しきい値電圧化の高速化効果が薄れる場合はＲＣ遅延にリピーターバッファを挿入して改善することで、効率よく低しきい値電圧化の適用範囲を広げられる利点がある。
【００６６】
第４実施形態
図７は、本発明に係る半導体回路の第４の実施形態を示すブロック図である。
【００６７】
本第４の実施形態と上述した第１の実施形態と異なる点は、元々の遅延値が最大の遅延パスである、フリップフロップ１１−３→主伝送パス１５→分岐パス１５−１→主伝送パス１４→フリップフロップ１２−２の伝送パスに配置されるゲート素子の全てを低しきい値電圧化するのではなく、その一部のみのゲート素子を低しきい値電圧化したことにある。
具体的には、図７において、低しきい値電圧化したゲート素子１７−２の出力とフリップフロップ１２−２の入力との間に配置されるゲート素子１７−３，１７−４，１７−５の代わりに、高しきい値電圧のままのトランジスタを用いて構成したゲート素子１６−５，１６−６，１６−７を配置している。
【００６８】
図８は、本発明に係る半導体回路の第４の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
図において、横軸が遅延値を表し、縦軸が遅延分布を表している。そして、図中、５１が低しきい値電圧化前の遅延パスの分布状態（その遅延でどれだけの遅延パスが存在するか）を示している。
【００６９】
本第４の実施形態では、遅延パス５１２，５１３を遅延最大伝送パスの遅延値Ａより高速な範囲で低しきい値電圧化するトランジスタやセルを調整する。
これにより、低しきい値電圧化による速度改善効果を十分発揮した上で、さらに低しきい値電圧化する対象を減らしリーク電流を抑えることができる。
【００７０】
以上のように、本第４の実施形態によれば、低しきい値電圧化する対象遅延パス内の全ての素子でなく、最大遅延をクリアーする範囲で選択的に低しきい値電圧化を適用することから、効率よく速度改善効果を保ったままリーク電流を抑えることができる。
【００７１】
第５実施形態
図９は、本発明に係る半導体回路の第５の実施形態を説明するためのブロック図である。
【００７２】
本第５の実施形態では、半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化した機能ユニット１０６，１０７とにユニット単位で分割している。
すなわち、本第５の実施形態においては、前述までの第１〜第４の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。
【００７３】
本第５の実施形態によれば、前述までの第１〜第４の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。
【００７４】
第６実施形態
図１０は、本発明に係る半導体回路の第５の実施形態を説明するためのユニット図である。
【００７５】
本第６の実施形態と前述した第５の実施形態と異なる点は、半導体チップ１００内に形成される各機能ユニット１０１〜１０７のうち、高しきい値電圧のトランジスタを用いた機能ユニット１０１〜１０６と低しきい値電圧化する機能ユニット１０６，１０７とを基板で電気的に絶縁し（図中、破線で示している）、この基板分離された機能ユニット１０６，１０７の基板電位を、機能ユニットを構成するトランジスタのしきい値電圧が低くなるように、調整する基板電位調整回路１１０を設けたことにある。
【００７６】
基板調整回路１１０は、機能ユニット１０６，１０７を構成するトランジスタが、たとえばＮＭＯＳトランジスタである場合、基板電位をある負電位からより高い電圧に調整して低しきい値電圧化を図る。
【００７７】
すなわち、本第５の実施形態においては、前述までの第１〜第４の実施形態の場合に比較して、低しきい値電圧化の適用範囲があらかじめ決められた基準より多く含まれるユニット単位で低しきい値電圧化を適用するものである。
【００７８】
本第５の実施形態によれば、第４の実施形態と同様に、前述までの第１〜第４の実施形態の場合に比較してリークを抑える効果は薄れるものの設計が簡易化できる利点がある。
【図面の簡単な説明】
【００７９】
【図１】本発明に係る半導体回路の第１の実施形態を示すブロック図である。
【図２】本発明に係るゲート素子の構成例を示す回路図である。
【図３】本発明の第１の実施形態に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
【図４】本発明に係る半導体回路の第２の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
【図５】本発明に係る半導体回路の第３の実施形態を示すブロック図である。
【図６】本発明に係る半導体回路の第３の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
【図７】本発明に係る半導体回路の第４の実施形態を示すブロック図である。
【図８】本発明に係る半導体回路の第４の実施形態を説明するための図であって、本発明に係る低しきい値電圧化トランジスタの限定適用範囲を説明するために、遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
【図９】本発明に係る半導体回路の第５の実施形態を説明するためのブロック図である。
【図１０】本発明に係る半導体回路の第６の実施形態を説明するためのブロック図である。
【図１１】全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路（遅延パス）の遅延分布を概念的に示す図である。
【図１２】全面的に低しきい値電圧のトランジスタからなる伝送素子を適用した場合の遅延伝送経路（遅延パス）の遅延分布を概念的に示す図であって、従来の課題を説明するための図である。
【符号の説明】
【００８０】
１０，１０ａ，１０ｂ…半導体回路、１１−１〜１１−３…信号送信側フリップフロップ、１２−２〜１２−３…受信側フリップフロップ、１３，１４，１５…主伝送パス、１３−１，１５−１…分岐パス、１６−１〜１６−７…高しきい値電圧のゲート素子、１７−１〜１７−７…低しきい値電圧化したゲート素子、１８…リピーターバッファ、１００，１００ａ…半導体チップ、１０１〜１０５…高しきい値電圧のトランジスタで構成される機能ユニット、１０６，１０７…低しきい値電圧化される機能ユニット、１１０…基板電位調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008022030.tif 000009
【図８】
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【図９】
2008022030.tif 000011
【図１０】
2008022030.tif 000012
【図１１】
2008022030.tif 000013
【図１２】
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