(57)【要約】【課題】ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上する。【解決手段】再配線９とバンプ電極との間に配置される導体膜１２を無電解めっき法によって形成するにあたり、半導体ウエハの外周部のめっき給電領域５２のＡｌ配線２が露出しない状態で行う。フォトリソグラフィ技術およびエッチング技術によって製品取得領域５１のＡｌ配線２上の絶縁膜３に開口部４を形成する際の露光条件を調整して、めっき給電領域５２のＡｌ配線２上の絶縁膜３に開口部を形成しない。【選択図】図８
2008010449.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体素子が形成される第１領域を有する半導体ウエハを準備する工程、
（ｂ）前記半導体ウエハの主面に前記半導体素子を形成する工程、
（ｃ）前記半導体素子の上部に第１配線を形成する工程、
（ｄ）前記第１配線を覆うように絶縁膜を形成する工程、
（ｅ）前記絶縁膜に第１開口部を形成し、前記第１配線を露出する工程、
（ｆ）前記第１開口部を埋め込むように前記絶縁膜上に第１ポリイミド膜を形成する工程、
（ｇ）前記第１ポリイミド膜に第２開口部を形成し、前記第１配線を露出する工程、
（ｈ）前記工程（ｇ）の後、露出した前記第１配線を覆うように第１導体膜を形成する工程、
（ｉ）前記第１領域を囲み、前記半導体ウエハの外周の第２領域を給電領域として、前記第２領域に形成された前記第１導体膜に給電する電解めっき法によって、前記第２開口部を埋め込むように前記第１導体膜上に第２配線を形成する工程、
（ｊ）前記第２配線に覆われていない前記第１導体膜を除去する工程、
（ｋ）前記第２配線を覆うように第２ポリイミド膜を形成する工程、
（ｌ）前記第２ポリイミド膜に第３開口部を形成し、前記第２配線を露出する工程、
（ｍ）無電解めっき法によって露出した前記第２配線上に第２導体膜を形成する工程、
を有する半導体装置の製造方法であって、
前記工程（ｃ）では前記第２領域に前記第１配線を形成し、前記工程（ｄ）では前記第２領域の前記第１配線を覆うように前記絶縁膜を形成し、
前記第２領域では前記第１配線が露出しない状態で前記工程（ｍ）が行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１配線がアルミニウムを主成分としてなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第２導体膜が金からなることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
（ａ）半導体素子が形成される第１領域を有する半導体ウエハを準備する工程、
（ｂ）前記半導体ウエハの主面に前記半導体素子を形成する工程、
（ｃ）前記半導体素子の上部に第１配線を形成する工程、
（ｄ）前記第１配線を覆うように絶縁膜を形成する工程、
（ｅ）前記絶縁膜に第１開口部を形成し、前記第１配線を露出する工程、
（ｆ）前記第１開口部を埋め込むように前記絶縁膜上に第１ポリイミド膜を形成する工程、
（ｇ）前記第１ポリイミド膜に第２開口部を形成し、前記第１配線を露出する工程、
（ｈ）前記工程（ｇ）の後、露出した前記第１配線を覆うように第１導体膜を形成する工程、
（ｉ）前記第１領域を囲み、前記半導体ウエハの外周の第２領域を給電領域として、前記第２領域に形成された前記第１導体膜に給電する電解めっき法によって、前記第２開口部を埋め込むように前記第１導体膜上に第２配線を形成する工程、
（ｊ）前記第２配線に覆われていない前記第１導体膜を除去する工程、
（ｋ）前記第２配線を覆うように第２ポリイミド膜を形成する工程、
（ｌ）前記第２ポリイミド膜に第３開口部を形成し、前記第２配線を露出する工程、
（ｍ）無電解めっき法によって露出した前記第２配線上に第２導体膜を形成する工程、
を有する半導体装置の製造方法であって、
前記工程（ｃ）では前記第２領域に前記最上配線層を形成し、前記工程（ｌ）では前記第２領域の前記第１配線を覆うように前記第２ポリイミド膜を形成し、
前記第２領域では前記第１配線が露出しない状態で前記工程（ｍ）が行われることを特徴とする半導体装置の製造方法。
【請求項５】
（ａ）半導体素子が形成される第１領域を有する半導体ウエハを準備する工程、
（ｂ）前記半導体ウエハの主面に前記半導体素子を形成する工程、
（ｃ）前記半導体素子の上部に第１配線を形成する工程、
（ｄ）前記第１配線を覆うように絶縁膜を形成する工程、
（ｅ）前記絶縁膜に第１開口部を形成し、前記第１配線を露出する工程、
（ｆ）前記第１開口部を埋め込むように前記絶縁膜上に第１ポリイミド膜を形成する工程、
（ｇ）前記第１ポリイミド膜に第２開口部を形成し、前記第１配線を露出する工程、
（ｈ）前記工程（ｇ）の後、露出した前記第１配線を覆うように第１導体膜を形成する工程、
（ｉ）前記第１領域を囲み、前記半導体ウエハの外周の第２領域を給電領域として、前記第２領域に形成された前記第１導体膜に給電する電解めっき法によって、前記第２開口部を埋め込むように前記第１導体膜上に第２配線を形成する工程、
（ｊ）前記第２配線に覆われていない前記第１導体膜を除去する工程、
（ｋ）前記第２配線を覆うように第２ポリイミド膜を形成する工程、
（ｌ）前記第２ポリイミド膜に第３開口部を形成し、前記第２配線を露出する工程、
（ｍ）無電解めっき法によって露出した前記第２配線上に第２導体膜を形成する工程、
を有する半導体装置の製造方法であって、
前記工程（ｃ）では前記第２領域に前記第１配線を形成せず、
前記第２領域では前記第１配線が存在しない状態で前記工程（ｍ）が行われることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ウエハプロセスパッケージ（Wafer Process Package；ＷＰＰ）技術を用いた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＷＰＰ技術は、ウエハプロセス（前工程）とパッケージプロセス（後工程）とを一体化し、半導体ウエハの状態のまま複数の半導体チップに対して一括してパッケージプロセスを施すものである。このＷＰＰ技術によれば、ウエハプロセス後、半導体ウエハから切断した半導体チップ毎にパッケージプロセスを処理する方法に比べて工程数を大幅に低減することができる。
【０００３】
特開２０００−３４９１８９号公報（特許文献１）には、ＷＰＰ技術を用いた半導体装置のパッケージプロセスにおいて、外部端子（バンプ電極）と再配線とを接続する接続孔内における再配線の段差被覆性を向上する技術が、開示されている。
【特許文献１】特開２０００−３４９１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らが検討したウエハプロセスとパッケージプロセスとを一体化したＷＰＰ技術を用いた半導体装置は、以下に示すような工程を経ることにより製造される。
【０００５】
ウエハプロセスでは、半導体ウエハの主面上にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成した後、半導体素子の上部に多層の配線（配線層）を形成する。この配線層は層間絶縁膜に溝を形成した後、この溝に導体膜を埋め込むことにより形成することができる。
【０００６】
パッケージプロセスでは、まず、半導体素子の上部にＡｌ配線を形成した後、Ａｌ配線を覆うように例えば酸化シリコン膜および窒化シリコン膜が積層した絶縁膜を形成する。次いで、その絶縁膜に第１開口部を形成し、Ａｌ配線を露出する。この露出したＡｌ配線が電極パッドとなる。次いで、第１開口部を埋め込むように絶縁膜上に第１ポリイミド膜を形成する。電極パッドを露出するように第１ポリイミド膜に第２開口部を形成し、露出した電極パッドを覆うように例えば窒化チタン膜および銅膜が積層した第１導体膜を形成する。次いで、電解めっき法によって第２開口部を埋め込むように第１導体膜上に例えば銅膜およびニッケル膜が積層した再配線を形成した後、再配線に覆われていない第１導体膜を除去する。次いで、再配線を覆うように第２ポリイミド膜を形成した後、第２ポリイミド膜に第３開口部を形成し、再配線を露出する。次いで、無電解めっき法によって露出した再配線上に例えば金膜からなる第２導体膜を形成した後、第２導体膜上にバンプ電極（外部端子）を形成する。
【０００７】
図１８は、本発明者らが検討した半導体装置におけるバンプ電極形成の不良検査結果である。図中、半導体ウエハ１Ｗの主面に形成されたバンプ電極において、バンプ電極の形成不良（例えば欠損など）があるものには、ハッチングが付されている。この検査結果から、本発明者らが検討した半導体装置において、そのバンプ電極の形成不良が多数発生しており、特に、半導体ウエハ１Ｗの外周部で生じている。このようなバンプ電極の形成不良は、半導体装置の製造歩留まりを低下させる。
【０００８】
本発明の目的は、ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明は、再配線とバンプ電極との間に配置される金膜からなる導体膜を無電解めっき法によって形成するにあたり、半導体ウエハの外周部のめっき給電領域のＡｌ配線が露出しない状態で行うものである。フォトリソグラフィ技術およびエッチング技術によって製品取得領域のＡｌ配線上の絶縁膜に開口部を形成する際の露光条件を調整して、めっき給電領域のＡｌ配線上の絶縁膜に開口部を形成しない。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
本発明によれば、ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本発明の実施の形態によるＷＰＰ技術を用いた半導体装置の製造方法について、図１〜図１１を参照して説明する。
【００１６】
まず、図１に示すように、例えばｐ型の単結晶シリコンなどの半導体からなる半導体ウエハ（円盤状の半導体）１Ｗを準備する。この半導体ウエハの平面領域には、ＭＩＳＦＥＴなどの半導体素子が形成される第１領域５１（以下、「製品取得領域」という）と、電解めっきによる再配線形成時の給電するための第２領域５２（以下、「めっき給電領域」という）とが配置されている。製品取得領域５１は、半導体ウエハ１Ｗの中央部の領域であり、例えば半導体ウエハ１Ｗのエッジから５．０ｍｍ以上離れた領域である。また、めっき給電領域５２は、製品取得領域５１を囲む領域であり、また半導体ウエハの外周部の領域でもあり、例えば半導体ウエハのエッジから５．０ｍｍ以下の領域である。
【００１７】
続いて、半導体ウエハ１Ｗの主面（素子形成面）に半導体素子を周知の製造技術によって形成する。図２に、半導体素子として例えば高速ＳＲＡＭやロジック回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑ１）およびｐチャネル型ＭＩＳＦＥＴ（Ｑ２）を示す。これらＭＩＳＦＥＴについて以下説明する。
【００１８】
半導体基板１（半導体ウエハ１Ｗの一部）の主面には、例えばＳＴＩ（Shallow Trench Isolation）構造をした素子分離領域２１が形成されており、素子分離領域２１で活性領域が分離されている。この活性領域には、ｐ型ウエル２２およびｎ型ウエル２３が形成されており、それぞれにｎチャネル型ＭＩＳＦＥＴ（Ｑ１）およびｐチャネル型ＭＩＳＦＥＴ（Ｑ２）が形成される。
【００１９】
このｎチャネル型ＭＩＳＦＥＴ（Ｑ１）の構成は以下のようになっている。ｐ型ウエル２２は、例えばホウ素（Ｂ）などのｐ型不純物が導入された半導体領域となっている。ｐ型ウエル２２上にはゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ａが形成されている。ゲート絶縁膜２４は、例えば酸化シリコン膜から形成されるが、酸化シリコン膜より誘電率の高い高誘電体膜から形成してもよい。ゲート電極２５ａは、例えばポリシリコン膜から形成されるが、このポリシリコン膜には、例えばｎ型不純物が導入されている。これは、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）のしきい値電圧を下げるために行なわれる。ゲート電極２５ａの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｐ型ウエル２２内には、低濃度ｎ型不純物拡散領域２７ａが形成されている。そして、この低濃度ｎ型不純物拡散領域２７ａの外側には、高濃度ｎ型不純物拡散領域２８ａが形成されている。低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａは、ｎ型不純物を導入した半導体領域となっており、低濃度ｎ型不純物拡散領域２７ａよりも高濃度ｎ型不純物拡散領域２８ａの方が高濃度にｎ型不純物が導入されている。この低濃度ｎ型不純物拡散領域２７ａと高濃度ｎ型不純物拡散領域２８ａにより、ｎチャネルＭＩＳＦＥＴ（Ｑ１）のソース領域あるいはドレイン領域が形成される。ソース領域あるいはドレイン領域を低濃度ｎ型不純物拡散領域２７ａおよび高濃度ｎ型不純物拡散領域２８ａより構成することにより、いわゆるＬＤＤ（Lightly Doped Drain）構造が形成される。これによりゲート電極２５ａ下の電界集中を緩和することができる。
【００２０】
一方、ｐチャネル型ＭＩＳＦＥＴ（Ｑ２）の構成は以下のようになっている。ｎ型ウェル２３は、例えばリン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が導入された半導体領域となっている。ｎ型ウエル２３上にはゲート絶縁膜２４が形成されており、このゲート絶縁膜２４上にゲート電極２５ｂが形成されている。ゲート電極２５ｂは、例えばポリシリコン膜から形成され、ｐ型不純物が導入されている。このようにｐチャネル型ＭＩＳＦＥＴ（Ｑ２）においては、ゲート電極２５ｂにｐ型不純物を導入することによりしきい値電圧を下げることができる。本実施の形態１では、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）のゲート電極２５ａにｎ型不純物を導入する一方、ｐチャネル型ＭＩＳＦＥＴ（Ｑ２）のゲート電極２５ｂにｐ型不純物を導入している。このため、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）とｐチャネル型ＭＩＳＦＥＴ（Ｑ２）の両方でしきい値電圧を低下させることが可能となっている。ゲート電極２５ｂの両側の側壁には、サイドウォール２６が形成されており、このサイドウォール２６下のｎ型ウエル２３内には、低濃度ｐ型不純物拡散領域２７ｂが形成されている。そして、低濃度ｐ型不純物拡散領域２７ｂの外側には、高濃度ｐ型不純物拡散領域２８ｂが形成されている。低濃度ｐ型不純物拡散領域２７ｂおよび高濃度ｐ型不純物拡散領域２８ｂは、ｐ型不純物を導入した半導体領域となっており、低濃度ｐ型不純物拡散領域２７ｂよりも高濃度ｐ型不純物拡散領域２８ｂの方が高濃度にｐ型不純物が導入されている。この低濃度ｐ型不純物拡散領域２７ｂと高濃度ｐ型不純物拡散領域２８ｂにより、ｐチャネルＭＩＳＦＥＴ（Ｑ２）のソース領域あるいはドレイン領域が形成される。ソース領域あるいはドレイン領域を低濃度ｐ型不純物拡散領域２７ｂおよび高濃度ｐ型不純物拡散領域２８ｂより構成することにより、いわゆるＬＤＤ（Lightly Doped Drain）構造が形成される。
【００２１】
続いて、これらｎチャネル型ＭＩＳＦＥＴ（Ｑ１）およびｐチャネル型ＭＩＳＦＥＴ（Ｑ２）の上部に多層の配線（配線層）を周知の製造技術によって形成する。この配線層について以下説明する。半導体基板１上に形成したｎチャネル型ＭＩＳＦＥＴ（Ｑ１）およびｐチャネル型ＭＩＳＦＥＴ（Ｑ２）上には、層間絶縁膜となる酸化シリコン膜２９が形成されている。そして、酸化シリコン膜２９には、ｎチャネル型ＭＩＳＦＥＴ（Ｑ１）あるいはｐチャネル型ＭＩＳＦＥＴ（Ｑ２）のソース領域、ドレイン領域に達するプラグ３０が形成されている。このプラグ３０は、例えばバリアメタル膜となる窒化チタン膜とタングステン膜の積層膜から形成される。次に、プラグ３０を形成した酸化シリコン膜２９上には、層間絶縁膜となる酸化シリコン膜３１が形成され、この酸化シリコン膜３１に埋め込むようにタングステン配線３２が形成されている。このタングステン配線３２は、下層に形成されたプラグ３０と電気的に接続されている。続いて、タングステン配線３２上には、酸化シリコン膜３３が形成され、この酸化シリコン膜３３に埋め込むようにプラグ３４が形成されている。このプラグ３４もプラグ３０と同様にバリアメタル膜およびタングステン膜の積層膜から構成されている。プラグ３４は、下層に形成されているタングステン配線３２と電気的に接続されるようになっている。
【００２２】
このプラグ３４を形成した酸化シリコン膜３３上には、層間絶縁膜となる酸化シリコン膜３５が形成されており、この酸化シリコン膜３５へ埋め込むように第１配線層３６が形成されている。この第１配線層３６は、例えば銅の拡散を防止するためのバリアメタル膜および銅膜の積層膜から構成されている。第１配線層３６上には、銅の拡散を防止するための窒化シリコン膜３７ａが形成されており、この窒化シリコン膜３７ａ上に酸化シリコン膜３７ｂが形成されている。酸化シリコン膜３７ｂ上には、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂが積層して形成され、窒化シリコン膜３８ａおよび酸化シリコン膜３８ｂへ埋め込むように第２配線層３９が形成されている。この第２配線層３９は、第１配線層３６と同様に、例えばバリアメタル膜および銅膜の積層膜から形成され、また、下層の第１配線層３６と電気的に接続されている。同様にして、第２配線層３９上に第３配線層４０およびプラグ４１が形成されている。第３配線層４０およびプラグ４１は、例えばバリアメタル膜および銅膜の積層膜から形成されている。そして、この層間絶縁膜に埋め込むように最上配線層（第４配線層）４３が形成されている。最上配線層４３もその他の銅配線と同様に、例えばバリアメタル膜および銅膜の積層膜から形成されている。
【００２３】
これまでの半導体素子形成工程および配線層形成工程は、いわゆるウエハプロセスである。このウエハプロセスの後、図１０に示すような工程で、いわゆるパッケージプロセスが行われる。具体的にはウエハプロセスの後、Ａｌ配線工程（ＡＬＰ工程）、パッド形成工程（ＰＡＤ工程）、ポリイミド形成工程（ＰＩ工程）、再配線形成工程（ＷＭ工程）、ポリイミド形成工程（ＷＰＩ工程）、Ａｕめっき工程およびバンプ電極形成工程の順でパッケージプロセスが行われる。
【００２４】
まず、Ａｌ配線形成工程において、図３に示すように、半導体基板１の主面に形成された半導体素子および多層配線層（図示せず）の上部に、配線層の最上配線層４３（図２参照）と電気的に接続されたＡｌ配線２を形成する。このＡｌ配線２は、スパッタ技術を用いて半導体基板１の主面上にバリアメタル膜２ａ、アルミニウム膜２ｂ、バリアメタル膜２ｃの順で形成された後、フォトリソグラフィ技術およびエッチング技術を用いてパターニングされてなる。このＡｌ配線２を形成する工程（ＡＬＰ工程）の露光条件（Ｓ１）は、図１１に示すように、ポジ型マスクを用いて製品取得領域５１、めっき給電領域５２を含む半導体ウエハ１Ｗの全面を露光（全面露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから２．０ｍｍまでの領域を露光するものである。
【００２５】
このＡｌ配線２は、例えば窒化チタン膜よりなるバリアメタル膜２ａ、２ｃとアルミニウム膜２ｂの積層膜から構成されている。このアルミニウム膜２ｂは、アルミニウムを主成分とする膜であればアルミニウム膜に代えてアルミニウム合金膜から構成するようにしてもよい。Ａｌ配線２は、再配線および再配線の周囲にあるポリイミド膜の応力を緩和する機能を有している。つまり、低温と高温との温度サイクルを繰り返す信頼性試験によって再配線および再配線の周囲にあるポリイミド膜に膨張・収縮が発生するが、この発生した応力を緩和するようにＡｌ配線２が設けられている。したがって、製品取得領域５１およびその近傍の他に、めっき給電領域５２にもＡｌ配線２を設けている。
【００２６】
続いて、パッド形成工程において、図４に示すように、Ａｌ配線２を覆うように半導体基板１の主面上に絶縁膜３を形成した後、製品取得領域５１の絶縁膜３に開口部４を形成し、Ａｌ配線２を露出して電極パッドを形成する。この絶縁膜３は、プラズマＣＶＤ技術を用いて酸化シリコン膜３ａ、窒化シリコン膜３ｂの順で形成されてなる。また、電極パッドは、フォトリソグラフィ技術およびエッチング技術を用いて形成される。この電極パッドを形成する工程（ＰＡＤ工程）の露光条件（Ｓ２）は、図１１に示すように、ポジ型マスクを用いて製品取得領域５１のみを露光（ブレード露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから２．０ｍｍまでの領域を露光するものである。前述したように、本実施の形態１では、製品取得領域５１は半導体ウエハ１Ｗのエッジから５．０ｍｍ以上離れた領域であり、また、めっき給電領域５２は半導体ウエハのエッジから５．０ｍｍ以下の領域である。このため、パッド形成工程では、めっき給電領域５２のＡｌ配線２は絶縁膜３によって覆われ、Ａｌ配線２の表面は露出しないこととなる。
【００２７】
このように、めっき給電領域５２において、Ａｌ配線２の表面を露出させない理由を以下に説明する。図１８に示したように、本発明者らが検討したＷＰＰ技術を用いた半導体装置では、バンプ電極の形成不良（例えば欠損など）が半導体ウエハ１Ｗの外周部で生じた。そこで、本発明者らは、この半導体ウエハ１Ｗの外周部の観察を行ったところ、外周部に露出しているＡｌ配線が腐食していることがわかった。このため、バンプ電極と再配線と接続性を良くするための金膜が、形成されにくくなったものと考えられる。すなわち、図１２に示すような、Ａｌ配線２が露出した状態では、金膜を無電解めっき技術によって形成する場合、半導体ウエハ１Ｗの外周部のＡｌ配線２のアルミニウムが溶け出し、その溶け出したアルミニウムが障害となって半導体ウエハ１Ｗの外周部で金膜が形成されず、バンプ電極の形成不良（例えば欠損など）が発生しているものと考えられる。すなわち、金膜の被着性低下によりはんだ濡れ不良が発生しているものと考えられる。そこで、本発明者らは、めっき給電領域５２のＡｌ配線２を絶縁膜３によって覆い、Ａｌ配線２の表面を露出しないこととしている。なお、図１２の本発明者らが検討した製造工程中の半導体装置の露光条件を図１３に示す。
【００２８】
続いて、ポリイミド形成工程において、図５に示すように、開口部４を埋め込むように絶縁膜３上にポリイミド膜５を形成した後、製品取得領域５１のポリイミド膜５に開口部６を形成し、電極パッド（Ａｌ配線２）を露出すると共に、めっき給電領域５２のポリイミド膜５を除去する。このポリイミド膜５は、スピンコート技術を用いて半導体基板１の主面上にポリイミド膜５を塗布し、フォトリソグラフィ技術及びエッチング技術を用いてパターニングされた後、キュアされてなる。このポリイミド膜５を形成する工程（ＰＩ工程）の露光条件は、図１１に示すように、ネガ型マスクを用いて製品取得領域５１のみを露光（ブレード露光）するものである。
【００２９】
続いて、再配線形成工程において、露出した電極パッド（Ａｌ配線２）を覆うように導体膜７を形成する。この導体膜７は、スパッタ技術を用いて半導体基板１の主面上に窒化チタン膜７ａ、銅膜７ｂの順で形成されてなる。
【００３０】
次いで、図６に示すように、後述の電解めっき法において再配線が形成される領域を確保するようにパターニングされたフォトレジスト膜８を形成する。このフォトレジスト膜８は、フォトリソグラフィ技術およびエッチング技術を用いて形成される。このフォトレジスト膜８を形成する工程（ＷＭ工程）の露光条件（Ｓ４）は、図１１に示すように、ポジ型マスクを用いて製品取得領域５１、めっき給電領域５２を含む半導体ウエハ１Ｗの全面を露光（全面露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから４．０ｍｍまでの領域を露光するものである。
【００３１】
次いで、開口部６を埋め込むように導体膜７上に再配線９を形成する。この再配線９は、めっき給電領域５２の導体膜７に給電する電解めっき技術を用いて導体膜７上に銅膜９ａ、ニッケル膜９ｂの順で形成されてなる。なお、めっき給電される領域のため、めっき給電領域５２の導体膜７上には再配線９が形成されない。
【００３２】
次いで、フォトレジスト膜８を除去した後、図７に示すように、エッチング技術を用いて再配線９に覆われていない導体膜７を除去する。
【００３３】
続いて、ポリイミド形成工程において、図８に示すように、再配線９を覆うようにポリイミド膜１０を形成した後、製品取得領域５１のポリイミド膜１０に開口部１１を形成し、再配線９を露出すると共に、めっき給電領域５２のポリイミド膜１０の一部を除去する。このポリイミド膜１０は、スピンコート技術を用いて半導体基板１の主面上にポリイミド膜１０を塗布し、フォトリソグラフィ技術およびエッチング技術を用いてパターニングされた後、キュアされてなる。このポリイミド膜１０を形成する工程（ＷＰＩ工程）の露光条件（Ｓ５）は、図１１に示すように、ネガ型マスクを用いて製品取得領域５１およびめっき給電領域５２を含む半導体ウエハ１Ｗの全面を露光（全面露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから２．６ｍｍまでの領域を露光するものである。
【００３４】
次いで、Ａｕめっき工程において、無電解めっき技術を用いて露出した再配線９上に例えば金膜からなる導体膜１２を形成する。このとき、めっき給電領域５２ではＡｌ配線２が露出しない状態で、無電解めっき技術による導体膜１２の形成が行われる。したがって、金膜を形成する際の無電解めっきの際に、Ａｌ配線２のアルミニウムが溶け出すことを防止し、半導体ウエハ１Ｗの外周側の製品取得領域５１の金膜の成長が阻害されることなく、金膜からなる導体膜１２を形成することができる。
【００３５】
続いて、バンプ電極形成工程において、図９に示すように、導体膜１２上に半球状のバンプ電極１３を形成する。このバンプ電極１３は、例えば、導体膜１２上に半田印刷技術を使用して半田ペーストを印刷し、半導体基板１を加熱して半田ペーストをリフロー（溶融・再結晶化）させてなる。バンプ電極５６は、例えば錫（Ｓｎ）、銀（Ａｇ）および銅（Ｃｕ）からなる鉛（Ｐｂ）フリー半田から構成される。
【００３６】
このように、本実施の形態１における半導体装置の製造方法は、再配線９とバンプ電極１２との間に配置される金膜からなる導体膜１２を無電解めっき法によって形成するにあたり、半導体ウエハ１Ｗの外周部のめっき給電領域５２のＡｌ配線２が露出しない状態で行うものである。具体的には、フォトリソグラフィ技術およびエッチング技術によって製品取得領域５１のＡｌ配線２上の絶縁膜３に開口部４を形成する際の露光条件を調整して、めっき給電領域５２のＡｌ配線２上の絶縁膜３に開口部を形成しない。これにより、ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上することができる。
【００３７】
（実施の形態２）
前記実施の形態１では、再配線とバンプ電極との間に配置される金膜からなる導体膜を無電解めっき法によって形成するにあたり、めっき給電領域のＡｌ配線上の絶縁膜に開口部を形成しない状態で行った。本実施の形態２では、ポリイミド膜でめっき給電領域のＡｌ配線を露出しない状態で行うものである。なお、前記実施の形態１と同一の工程の説明は省略する。
【００３８】
本実施の形態２で示すパッケージプロセスの露光条件を図１５に示す。本発明者らが検討したパッケージプロセスの露光条件（図１３）と比較してポリイミド形成工程の露光条件（Ｓ５）のみが異なる。本実施の形態２では、ポリイミド形成工程において、図１４に示すように、再配線９を覆うようにポリイミド膜１０を形成した後、製品取得領域５１のポリイミド膜１０に開口部１１を形成し、再配線９を露出する。この際、めっき給電領域５２のポリイミド膜１０を除去しない。このポリイミド膜１０は、スピンコート技術を用いて半導体基板１の主面上にポリイミド膜１０を塗布し、フォトリソグラフィ技術およびエッチング技術を用いてパターニングされた後、キュアされてなる。このポリイミド膜１０を形成する工程（ＷＰＩ工程）の露光条件（Ｓ５）は、図１５に示すように、ネガ型マスクを用いて製品取得領域５１およびめっき給電領域５２を含む半導体ウエハ１Ｗの全面を露光（全面露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから５．０ｍｍより広い領域を露光するものである。
【００３９】
このように、本実施の形態２における半導体装置の製造方法は、再配線９とバンプ電極１３との間に配置される金膜からなる導体膜１２を無電解めっき法によって形成するにあたり、半導体ウエハ１Ｗの外周部のめっき給電領域５２のＡｌ配線２が露出しない状態で行うものである。具体的には、ポリイミド膜１０の露光条件を調整して、めっき給電領域５２のＡｌ配線２をポリイミド膜１０によって露出しない。これにより、ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上することができる。
【００４０】
（実施の形態３）
前記実施の形態１では、再配線とバンプ電極との間に配置される金膜からなる導体膜を無電解めっき法によって形成するにあたり、めっき給電領域のＡｌ配線上の絶縁膜に開口部を形成しない状態で行った。本実施の形態３では、めっき給電領域にＡｌ配線を形成しない状態で行うものである。なお、前記実施の形態１と同一の工程の説明は省略する。
【００４１】
本実施の形態３で示すパッケージプロセスの露光条件を図１７に示す。本発明者らが検討したパッケージプロセスの露光条件（図１３）と比較してＡｌ配線形成工程の露光条件（Ｓ１）のみが異なる。本実施の形態３では、Ａｌ配線形成工程において、図１６に示すように、半導体基板１の主面に形成された半導体素子および多層配線層（図示せず）の上部に、配線層の最上配線層４３（図２参照）と電気的に接続されたＡｌ配線２を形成する。このＡｌ配線２は、スパッタ技術を用いて半導体基板１の主面上にバリアメタル膜２ａ、アルミニウム膜２ｂ、バリアメタル膜２ｃの順で形成された後、フォトリソグラフィ技術およびエッチング技術を用いてパターニングされてなる。このＡｌ配線２を形成する工程（ＡＬＰ工程）の露光条件（Ｓ１）は、図１７に示すように、ポジ型マスクを用いて製品取得領域５１、めっき給電領域５２を含む半導体ウエハ１Ｗの全面を露光（全面露光）し、さらに半導体ウエハ１Ｗの周辺領域、例えば半導体ウエハ１Ｗのエッジから５．０ｍｍより広い領域を露光するものである。
【００４２】
このように、本実施の形態３における半導体装置の製造方法は、再配線９とバンプ電極１３との間に配置される金膜からなる導体膜１２を無電解めっき法によって形成するにあたり、半導体ウエハ１Ｗの外周部のめっき給電領域５２のＡｌ配線２が露出しない状態で行うものである。具体的には、Ａｌ配線２の露光条件を調整して、めっき給電領域５２にＡｌ配線２を形成しない。これにより、ＷＰＰ技術を用いた半導体装置の製造歩留まりを向上することができる。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４４】
例えば、前記実施の形態では、最上配線層として、アルミニウムからなる場合について説明したが、アルミニウムを主成分としてなる場合にも適用することができる。
【産業上の利用可能性】
【００４５】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る半導体ウエハを模式的に示す平面図である。
【図２】本発明に係る半導体素子を模式的に示す要部断面図である。
【図３】本実施の形態１に係る製造工程中の半導体装置を模式的に示す要部断面図である。
【図４】図３に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図５】図４に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図８】図７に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図９】図８に続く製造工程中の半導体装置を模式的に示す要部断面図である。
【図１０】本発明に係る半導体装置のパッケージプロセスのフロー図である。
【図１１】本実施の形態１に係るパッケージプロセスの露光条件である。
【図１２】本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。
【図１３】本発明者らが検討したパッケージプロセスの露光条件である。
【図１４】本実施の形態２に係る製造工程中の半導体装置を模式的に示す要部断面図である。
【図１５】本実施の形態２に係るパッケージプロセスの露光条件である。
【図１６】本実施の形態３に係る製造工程中の半導体装置を模式的に示す要部断面図である。
【図１７】本実施の形態３に係るパッケージプロセスの露光条件である。
【図１８】本発明者らが検討した半導体装置のバンプ電極検査結果である。
【符号の説明】
【００４７】
１      半導体基板
１Ｗ    半導体ウエハ
２      Ａｌ配線
２ａ    バリアメタル膜
２ｂ    アルミニウム膜
２ｃ    バリアメタル膜
３      絶縁膜
３ａ    酸化シリコン膜
３ｂ    窒化シリコン膜
４      開口部
５      ポリイミド膜
６      開口部
７      導体膜
８      フォトレジスト膜
９      再配線
９ａ    銅膜
９ｂ    ニッケル膜
１０    ポリイミド膜
１１    開口部
１２    導体膜
１３    バンプ電極
２１    素子分離領域
２２    ｐ型ウエル
２３    ｎ型ウエル
２４    ゲート絶縁膜
２５ａ  ゲート電極
２５ｂ  ゲート電極
２６    サイドウォール
２７ａ  低濃度ｎ型不純物拡散領域
２７ｂ  低濃度ｐ型不純物拡散領域
２８ａ  高濃度ｎ型不純物拡散領域
２８ｂ  高濃度ｐ型不純物拡散領域
２９    酸化シリコン膜
３０    プラグ
３１    酸化シリコン膜
３２    タングステン配線
３３    酸化シリコン膜
３４    プラグ
３５    酸化シリコン膜
３６    第１配線層
３７ａ  窒化シリコン膜
３７ｂ  酸化シリコン膜
３８ａ  窒化シリコン膜
３８ｂ  酸化シリコン膜
３９    第２配線層
４０    第３配線層
４１    プラグ
４３    最上配線層（第４配線層）
５１    製品取得領域（第１領域）
５２    めっき給電領域（第２領域）
Ｑ１    ｎチャネル型ＭＩＳＦＥＴ
Ｑ２    ｐチャネル型ＭＩＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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