(57)【要約】【課題】従来の半導体記憶装置においては、リファレンスセルを構成するＦＥＴの劣化が早くなり、当該半導体記憶装置の長期信頼性が低下してしまう。【解決手段】ＤＲＡＭ１は、ワード線１０１〜１０ｎ、ワード線２２，２４、メモリセル３０１〜３０ｎ、およびリファレンスセル４０を備えている。メモリセル３０１〜３０ｎのＦＥＴ３２のゲートは、それぞれワード線１０１〜１０ｎに接続されている。リファレンスセル４０のＦＥＴ４２およびＦＥＴ４４のゲートは、それぞれ読出し用のワード線２２および書込み用のワード線２４に接続されている。ここで、ワード線２２，２４に与えられる電位は、ワード線１０１〜１０ｎに与えられる電位よりも小さい。【選択図】図１
2008065972.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のワード線と、
前記第１のワード線に接続された第１のトランジスタを有するメモリセルと、
前記第２のワード線に接続された第２のトランジスタを有し、前記メモリセルから電圧を読出す際に前記メモリセルと電圧の比較を行うためのリファレンスセルと、を備え、
前記第２のワード線に与えられる電位は、前記第１のワード線に与えられる電位よりも小さいことを特徴とする半導体記憶装置。
【請求項２】
第１および第２のワード線と、
前記第１のワード線に接続された第１のトランジスタを有するメモリセルと、
前記第２のワード線に接続された第２のトランジスタを有するリファレンスセルと、を備え、
前記リファレンスセルに電圧を書込む際に前記第２のワード線に与えられる第２の書込み電位は、前記メモリセルに電圧を書込む際に前記第１のワード線に与えられる第１の書込み電位よりも小さいことを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第２の書込み電位は、前記第１の書込み電位の０．７倍以上１倍未満である半導体記憶装置。
【請求項４】
請求項２または３に記載の半導体記憶装置において、
前記リファレンスセルに書き込まれる電圧は、電源電圧の１／２（１／２Ｖｃｃ）である半導体記憶装置。
【請求項５】
請求項２に記載の半導体記憶装置において、
前記第２の書込み電位を与える電圧および前記リファレンスセルに書き込まれる電圧は、電源電圧（Ｖｃｃ）である半導体記憶装置。
【請求項６】
請求項２乃至５いずれかに記載の半導体記憶装置において、
前記第１のワード線に前記第１の書込み電位を与える第１の電圧回路と、前記第２のワード線に前記第２の書込み電位を与える第２の電圧回路と、を備える半導体記憶装置。
【請求項７】
第１および第２のワード線と、
前記第１のワード線に接続された第１のトランジスタを有するメモリセルと、
前記第２のワード線に接続された第２のトランジスタを有するリファレンスセルと、を備え、
前記リファレンスセルから電圧を読出す際に前記第２のワード線に与えられる第２の読出し電位は、前記メモリセルから電圧を読出す際に前記第１のワード線に与えられる第１の読出し電位よりも小さいことを特徴とする半導体記憶装置。
【請求項８】
請求項７に記載の半導体記憶装置において、
前記リファレンスセルに電圧を書込む際に前記第２のワード線に与えられる第２の書込み電位は、前記メモリセルに電圧を書込む際に前記第１のワード線に与えられる第１の書込み電位よりも小さい半導体記憶装置。
【請求項９】
請求項７または８に記載の半導体記憶装置において、
前記第２の読出し電位は、前記第１の読出し電位の０．７倍以上１倍未満である半導体記憶装置。
【請求項１０】
請求項７乃至９いずれかに記載の半導体記憶装置において、
前記第１のワード線に前記第１の読出し電位を与える第１の電圧回路と、前記第２のワード線に前記第２の読出し電位を与える第２の電圧回路と、を備える半導体記憶装置。
【請求項１１】
請求項１乃至１０いずれかに記載の半導体記憶装置において、
センスアンプの第１および第２の入力端子にそれぞれ接続された第１および第２のデジット線を備え、
１本の前記第１のデジット線に複数の前記メモリセルが接続されており、
１本の前記第２のデジット線に１つの前記リファレンスセルが接続されている半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の中には、リファレンスセルとの比較によって、メモリセルに格納されているデータを読み出すものがある。例えば、混載ＤＲＡＭおよび汎用ＤＲＡＭにおいて、データの読出しに用いられるセンスアンプ方式は、待機時の電圧により、Ｖｃｃプリチャージ、１／２ＶｃｃプリチャージおよびＧＮＤプリチャージという３つの方式に分類される。これらのうちＶｃｃプリチャージ方式およびＧＮＤプリチャージ方式においては、読出し時にメモリセルとの比較を行うためのリファレンスセルが必要となる。
【０００３】
図９は、従来のＤＲＡＭを示す回路図である。ＤＲＡＭ１００は、デジット線１０１に接続されたメモリセル１０３１〜１０３ｎ、およびデジット線１０２に接続されたリファレンスセル１０４を備えている。ｎは、２以上の整数であり、例えば１２８または２５６である。デジット線１０１，１０２は、センスアンプ１０８の入力端子に接続されている。
【０００４】
各メモリセル１０３１〜１０３ｎは、１Ｔ１Ｃ（１トランジスタ１キャパシタ）型のメモリセルであり、電界効果トランジスタ（ＦＥＴ）およびキャパシタを１つずつ有している。メモリセル１０３１〜１０３ｎのＦＥＴのゲートは、それぞれワード線１０５１〜１０５ｎに接続されている。リファレンスセル１０４は、２つのＦＥＴと１つのキャパシタとを有している。それらのＦＥＴのゲートは、それぞれ読出し用のワード線１０６および書込み用のワード線１０７に接続されている。
【０００５】
ＤＲＡＭ１００の読出し動作について説明する。まず、ワード線１０７をオンすることでリファレンスセル１０４に参照電圧を書き込む。この参照電圧は、約１／２Ｖｃｃ（電源電圧の半分）である。次に、ワード線１０７をオフした後、ワード線１０６およびワード線１０５１をオンする。すると、メモリセル１０３１に蓄積されている電圧とリファレンスセル１０４に蓄積されている参照電圧とがセンスアンプ１０８によって比較され、それによりメモリセル１０３１からデータが読み出される。同じことを他のメモリセル１０３２〜１０３ｎについても行うことで、それらのメモリセル１０３２〜１０３ｎからもデータを読み出すことができる。
【０００６】
なお、本発明に関連する先行技術文献としては、特許文献１，２が挙げられる。
【特許文献１】特開２００３−２８８７８１号公報
【特許文献２】特開２００２−１５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図９のＤＲＡＭ１００において、リファレンスセル１０４に接続されたワード線１０６，１０７には、メモリセル１０３１〜１０３ｎに接続されたワード線１０５１〜１０５ｎよりも高い頻度で電位が与えられる。例えば、各メモリセル１０３１〜１０３ｎについて１回ずつ読出しが行われる場合を考えると、各ワード線１０５１〜１０５ｎに電位が与えられる回数が１回であるのに対し、各ワード線１０６，１０７に電位が与えられる回数はｎ回である。それゆえ、リファレンスセル１０４を構成するＦＥＴの劣化が早くなり、ＤＲＡＭ１００の長期信頼性が低下してしまう。
【課題を解決するための手段】
【０００８】
本発明による半導体記憶装置は、第１および第２のワード線と、上記第１のワード線に接続された第１のトランジスタを有するメモリセルと、上記第２のワード線に接続された第２のトランジスタを有し、上記メモリセルから電圧を読出す際に上記メモリセルと電圧の比較を行うためのリファレンスセルと、を備え、上記第２のワード線に与えられる電位は、上記第１のワード線に与えられる電位よりも小さいことを特徴とする。
【０００９】
また、本発明による半導体記憶装置は、第１および第２のワード線と、上記第１のワード線に接続された第１のトランジスタを有するメモリセルと、上記第２のワード線に接続された第２のトランジスタを有するリファレンスセルと、を備え、上記リファレンスセルに電圧を書込む際に上記第２のワード線に与えられる第２の書込み電位は、上記メモリセルに電圧を書込む際に上記第１のワード線に与えられる第１の書込み電位よりも小さいことを特徴とする。
【００１０】
また、本発明による半導体記憶装置は、第１および第２のワード線と、上記第１のワード線に接続された第１のトランジスタを有するメモリセルと、上記第２のワード線に接続された第２のトランジスタを有するリファレンスセルと、を備え、上記リファレンスセルから電圧を読出す際に上記第２のワード線に与えられる第２の読出し電位は、上記メモリセルから電圧を読出す際に上記第１のワード線に与えられる第１の読出し電位よりも小さいことを特徴とする。
【００１１】
この半導体記憶装置においては、リファレンスセルに接続されたワード線（第２のワード線）に与えられる電位が、メモリセルに接続されたワード線（第１のワード線）に与えられる電位よりも小さい。これにより、リファレンスセルを構成するトランジスタの劣化を抑制することができる。
【発明の効果】
【００１２】
本発明によれば、長期信頼性の高い半導体記憶装置が実現される。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しつつ、本発明による半導体記憶装置の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
【００１４】
（第１の実施形態）
図１は、本発明による半導体記憶装置の第１の実施形態を示す回路図である。ＤＲＡＭ１は、ワード線１０１〜１０ｎ（第１のワード線）、ワード線２２，２４（第２のワード線）、メモリセル３０１〜３０ｎ、およびリファレンスセル４０を備えており、メモリセル３０１〜３０ｎそれぞれの電圧とリファレンスセル４０の電圧との比較によってメモリセル３０１〜３０ｎに格納されているデータ（０または１）を読み出す。
【００１５】
各メモリセル３０１〜３０ｎは、ＦＥＴ３２、およびＦＥＴ３２のソースに接続されたキャパシタ３４を有している。メモリセル３０１〜３０ｎのＦＥＴ３２のゲートは、それぞれワード線１０１〜１０ｎに接続されている。また、ＦＥＴ３２のドレインは、デジット線５２（第１のデジット線）に接続されている。
【００１６】
リファレンスセル４０は、ＦＥＴ４２，４４およびキャパシタ４６を有している。ＦＥＴ４２のドレインとＦＥＴ４４のソースとが接続されており、その接続点にキャパシタ４６が接続されている。ＦＥＴ４２およびＦＥＴ４４のゲートは、それぞれ読出し用のワード線２２および書込み用のワード線２４に接続されている。また、ＦＥＴ４２のソースは、デジット線５４（第２のデジット線）に接続されている。ＦＥＴ４４のドレインには、リファレンスセル４０に書き込まれる参照電圧が印加される。この参照電圧の大きさは、約１／２Ｖｃｃである。なお、本実施形態においては上記のように、ＦＥＴ４２をドレイン、ＦＥＴ４４をソースとして説明する。
【００１７】
本実施形態においては、１本のデジット線５２に複数のメモリセル（メモリセル３０１〜３０ｎ）が接続され、１本のデジット線５４に１つのリファレンスセル（リファレンスセル４０）が接続されている。デジット線５２およびデジット線５４は、それぞれセンスアンプ６０の第１および第２の入力端子に接続されている。センスアンプ６０は、各メモリセル３０１〜３０ｎに蓄積されている電圧とリファレンスセル４０に蓄積されている電圧との大小関係を比較し、その結果を出力する。
【００１８】
ワード線１０１〜１０ｎには、それぞれ電圧回路７０１〜７０ｎ（第１の電圧回路）が接続されている。電圧回路７０１〜７０ｎは、それぞれメモリセル３０１〜３０ｎから電圧を読み出す際に、ワード線１０１〜１０ｎに所定の電位（第１の読出し電位）を与え、当該ワード線１０１〜１０ｎをオンする。また、電圧回路７０１〜７０ｎは、それぞれメモリセル３０１〜３０ｎに電圧を書き込む際にも、ワード線１０１〜１０ｎに所定の電位（第１の書込み電位）を与え、当該ワード線１０１〜１０ｎをオンする。なお、第１の読出し電位と第１の書込み電位とは、互いに等しくてもよいし、相異なっていてもよい。
【００１９】
ワード線２２，２４には、それぞれ電圧回路８２，８４（第２の電圧回路）が接続されている。電圧回路８２は、リファレンスセル４０から電圧を読み出す際に、ワード線２２に所定の電位（第２の読出し電位）を与え、当該ワード線２２をオンする。電圧回路８４は、リファレンスセル４０に電圧を書き込む際、ワード線２４に所定の電位（第２の書込み電位）を与え、当該ワード線２４をオンする。なお、第２の読出し電位と第２の書込み電位とは、互いに等しくてもよいし、相異なっていてもよい。
【００２０】
ここで、第２の読出し電位は、第１の読出し電位よりも小さい。前者は、後者の０．７倍以上１倍未満であることが好ましい。同様に、第２の書込み電位は、第１の書込み電位よりも小さい。前者は、後者の０．７倍以上１倍未満であることが好ましい。
【００２１】
ＤＲＡＭ１の動作について説明する。例えばメモリセル３０１に電圧を書き込むには、ワード線１０１をオンにした状態で、当該メモリセル３０１に書き込む電圧をデジット線５２に印加する。これにより、図２（ａ）に示すように、キャパシタ３４の電圧が上昇していく。同図においてＶＷＬ１、ＶＤｉｇｉｔ１およびＶＣａｐ１は、それぞれワード線１０１、デジット線５２およびキャパシタ３４（ＦＥＴ３２側の電極）の電位を表している。これらのうちＶＷＬ１は、上記第１の書込み電位に相当する。その後、ワード線１０１をオフにすることで、キャパシタ３４に電圧が蓄積され、メモリセル３０１への書込みが完了する。これと同様にして、他のメモリセル３０２〜３０ｎにも電圧を書き込むことができる。
【００２２】
メモリセル３０１から電圧を読み出すには、まず、ワード線２４をオンにした状態で、ＦＥＴ４４のドレインに参照電圧を印加する。これにより、図２（ｂ）に示すように、キャパシタ４６の電圧が上昇していく。同図においてＶＷＬ２、ＶＤｉｇｉｔ２およびＶＣａｐ２は、それぞれワード線２４、ＦＥＴ４４のドレインおよびキャパシタ４６（ＦＥＴ４２，４４側の電極）の電位を表している。これらのうちＶＷＬ２は、上記第２の書込み電位に相当する。
【００２３】
次に、ワード線２４をオフした後、ワード線１０１およびワード線２２をオンする。このときワード線１０１およびワード線２２に与えられる電位が、上述の第１および第２の読出し電位である。すると、メモリセル３０１およびリファレンスセル４０からそれぞれ電圧が読み出され、それらの電圧がセンスアンプ６０によって比較される。これによりメモリセル３０１のデータが読み出される。同じことを他のメモリセル３０２〜３０ｎについても行うことで、それらのメモリセル３０２〜３０ｎからもデータを読み出すことができる。
【００２４】
本実施形態の効果を説明する。ＤＲＡＭ１においては、リファレンスセル４０に接続されたワード線２２に与えられる第２の読出し電位が、メモリセル３０１〜３０ｎに接続されたワード線１０１〜１０ｎに与えられる第１の読出し電位よりも小さい。これにより、リファレンスセル４０を構成するＦＥＴ４２の劣化を抑制することができる。よって、長期信頼性の高いＤＲＡＭ１が実現されている。
【００２５】
さらに、ワード線２４に与えられる第２の書込み電位が、ワード線１０１〜１０ｎに与えられる第１の書込み電位よりも小さい。これにより、リファレンスセル４０を構成するＦＥＴ４４の劣化も抑制することができる。
【００２６】
上述の例では、第２の読出し電位と第２の書込み電位のいずれも、それぞれ第１の読出し電位と第１の書込み電位より小さい例を示したが、いずれか一方のみ小さくしても良い。すなわち、第１の読出し電位と第２の読出し電位とを等しくして、第２の書込み電位を第１の書込み電位よりも小さくしてもよい。この場合は、リファレンスセル４０を構成するＦＥＴ４４の劣化を抑制することができる。また、第１の書込み電位と第２の書込み電位とを等しくして、第２の読出し電位を第１の読出し電位よりも小さくしてもよい。この場合は、リファレンスセル４０を構成するＦＥＴ４２の劣化を抑制することができる。
【００２７】
また、図１では、それぞれのワード線に電圧回路７０１〜７０ｎ、８２，８４を設けてあることを図示したが、これは、説明のため、それぞれについて独立して電圧を設定できることを示したものであり、たとえば、第１の読出し電位と第１の書込み電位とを等しくし、また、第２の読出し電位と第２の書込み電位とを等しくし、後者は前者のたとえば０．７倍とすれば、ワード線に入力する必要な電圧はわずか２種類であって、従来例に比べて回路構成をことさら複雑にするものではない。
【００２８】
図３は、絶縁膜の破壊時間とストレス電圧の大きさとの関係を示すグラフである。グラフの縦軸が破壊時間Ｔｂｄ（絶縁破壊が起こるまでにストレス電圧を印加した時間の総和）を表し、横軸がストレス電圧を表している。絶縁膜に掛かるストレス電圧が小さいほど、当該絶縁膜の破壊時間が長くなることがわかる。したがって、本実施形態のように第２の読出し電位および第２の書込み電位を小さくすることによって、リファレンスセル４０を構成するトランジスタの劣化を抑制できるのである。
【００２９】
リファレンスセル４０に書き込まれる参照電圧が約１／２Ｖｃｃである。このため、第２の読出し電位および第２の書込み電位を上述のように小さくしても、リファレンスセル４０からの読出し動作およびリファレンスセル４０への書込み動作を問題なく行うことが可能である。
【００３０】
この点について、図４および図５を参照しつつ説明する。図４は、メモリセル３０１およびリファレンスセル４４について、ＦＥＴのゲート−ソース間電圧ＶＧＳの時間変化を示すグラフである。このＶＧＳは、メモリセルについては図２（ａ）におけるＶＷＬ１とＶＣａｐ１との差に等しく、リファレンスセルについては図２（ｂ）におけるＶＷＬ２とＶＣａｐ２との差に等しい。図５に示すように、ＶＧＳが小さくなると、ＦＥＴの電流能力が低下する。したがって、読出し動作や書込み動作を問題なく行うためには、ある程度の大きさのＶＧＳを確保する必要がある。図５において縦軸および横軸は、それぞれドレイン電流ＩＤおよびＶＧＳを表している。
【００３１】
ここで、仮にＶＷＬ１＝ＶＷＬ２であるとすれば、充分に時間が経った後のＶＧＳの値は、図４に示すようにリファレンスセルの方がメモリセルよりも大きくなる。例えば、図２（ａ）および図２（ｂ）においてＶＷＬ１＝ＶＷＬ２＝２．５Ｖ、ＶＤｉｇｉｔ１＝１．０Ｖ、ＶＤｉｇｉｔ２＝０．５Ｖとすれば、図４において充分に時間が経った後のＶＧＳは、メモリセルが１．５Ｖ強、リファレンスセルが約２．０Ｖ強となる。このようにＶＤｉｇｉｔ１とＶＤｉｇｉｔ２との差の分だけ、リファレンスセルのＶＧＳの方がメモリセルのＶＧＳよりも大きくなる。したがって、本実施形態のようにＶＷＬ２をＶＷＬ１より小さくしても、リファレンスセルのＶＧＳをメモリセルのＶＧＳと同等以上にすることが可能である。上述の例では、ＶＷＬ２を０．５Ｖ程度小さくしても、リファレンスセルの書込み動作に支障はない。ここで、一般的にはＶＤｉｇｉｔ１は電源電圧Ｖｃｃが与えられる。よって、上記例で、ＶＤｉｇｉｔ１＝１．０Ｖであれば、ＶＤｉｇｉｔ２は、１／２Ｖｃｃである０．５Ｖが与えられる。
【００３２】
デジット線５２に与える電位の大きさ等にも依存するが、第２の読出し電位が第１の読出し電位の０．７倍以上１倍未満であれば、多くの場合においてリファレンスセル４０からの読出し動作を問題なく行うことができる。同様に、第２の書込み電位が第１の書込み電位の０．７倍以上１倍未満であれば、多くの場合においてリファレンスセル４０への書込み動作を問題なく行うことができる。
【００３３】
以下に、好適な電位の組合せを例示する。ＶＭは第１の読出し電位および第１の書込み電位を、ＶＤｉｇｉｔはデジット線５２に与えられる電位を、ＶＲは第２の読出し電位および第２の書込み電位を表している。電位の単位は全てＶである。
（ｉ）ゲート絶縁膜の厚みが４．６〜６．０ｎｍの場合
ＶＭ＝３．０、ＶＤｉｇｉｔ＝１．５、ＶＲ＝２．２〜２．９
ＶＭ＝３．０、ＶＤｉｇｉｔ＝１．２、ＶＲ＝２．４〜２．９
ＶＭ＝３．０、ＶＤｉｇｉｔ＝１．０、ＶＲ＝２．５〜２．９
ＶＭ＝２．７、ＶＤｉｇｉｔ＝１．５、ＶＲ＝１．９〜２．６
ＶＭ＝２．７、ＶＤｉｇｉｔ＝１．２、ＶＲ＝２．１〜２．６
ＶＭ＝２．７、ＶＤｉｇｉｔ＝１．０、ＶＲ＝２．２〜２．６
（ｉｉ）ゲート絶縁膜の厚みが３．０〜４．５ｎｍの場合
ＶＭ＝２．２、ＶＤｉｇｉｔ＝１．２、ＶＲ＝１．６〜２．１
ＶＭ＝２．２、ＶＤｉｇｉｔ＝１．０、ＶＲ＝１．７〜２．１
ＶＭ＝２．０、ＶＤｉｇｉｔ＝１．２、ＶＲ＝１．４〜１．９
ＶＭ＝２．０、ＶＤｉｇｉｔ＝１．０、ＶＲ＝１．５〜１．９
【００３４】
ところで、特許文献１，２には、半導体記憶装置においてリファレンスセルの劣化を防止する技術が開示されている。前者には、あるリファレンスセルへのアクセス回数が所定の回数を超えた場合に別のリファレンスセルへの切り替えを行うことが記載されている。後者には、１つのメモリセルに対し１つのリファレンスセルを配置することで、両者のアクセス頻度を同等にすることが記載されている。
【００３５】
しかしながら、これらの技術には、共に面積的なオーバーヘッドが大きくなるという問題がある。特許文献１では、カウンタ回路、リファレンスセル選択回路および切り替えるためのリファレンスセルが追加的に必要だからである。また、特許文献２では、メモリセルと同数のリファレンスセルが必要だからである。これらに対し、本実施形態によれば、リファレンスセルの動作電圧を下げることで劣化を抑制しているため、面積的なオーバーヘッドを招くことなくリファレンスセルを構成するトランジスタの劣化を抑制することが可能である。実際、ＤＲＡＭ１においては、ｎ個のメモリセル３０１〜３０ｎに対して設けられたリファレンスセル４０は、わずか１個である。
【００３６】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図６は第２の実施形態の半導体記憶装置を示す回路図である。図１にくらべ、リファレンスセル４４に書き込まれる参照電圧がＶｃｃである点で図１と異なっている以外は、図１と全く同様である。また、第１の読出し電位と第１の書込み電位、メモリセル３０１〜３０ｎに電圧を書き込む動作については、第１の実施形態と同様であるので、説明を省略する。
【００３７】
第１の実施形態と異なるのは、第２の書込み電位を、第１の書込み電位の０．７倍未満でもよく、たとえば電源電圧Ｖｃｃとしたことである。Ｖｃｃは第１の書込み電位より小さく、一般にはＶｃｃは第１の書込み電位の０．７倍未満となる。たとえば、第１の書込み電位は２．５Ｖであり、Ｖｃｃは１．０Ｖであるとすると、Ｖｃｃである第２の書込み電位は第１の書込み電位の０．４倍となる。第２の読出し電位は、第１の実施形態と同様に、第１の読出し電位の０．７倍以上１倍未満としてもよいが、とくに限定はされず、第１の読出し電位と等しくてもよい。
【００３８】
本実施形態によれば、Ｖｃｃは第１の書込み電位より小さく、第１の書込み電位の０．７倍よりもさらに小さくすることができ、リファレンスセル４０を構成するＦＥＴ４４の劣化を第１の実施形態よりさらに抑制することができる。
【００３９】
さらに、たとえばＶｃｃを１．０Ｖとすれば、デジット線５２に与える電圧ＶＤｉｇｉｔ１と、第２の書込み電位に相当するワード線２４に与える電位ＶＷＬ２と、リファレンスセル４０に与える参照電圧との全てを、Ｖｃｃである１．０Ｖに共通化することができ、第１の実施形態に比べて１／２Ｖｃｃを発生させる回路を不要とし、回路構成を簡略化でき、チップ面積を縮小することができる。さらに、第２の読出し電位、第１の読出し電位および第１の書込み電位を等しくすれば、ワード線１０１〜１０ｎに与える電位とワード線２２に与える電位とを等しくすることができ、さらに回路構成を簡略化でき、チップ面積をさらに縮小することができる。
【００４０】
次に、本実施形態のようにしてもメモリセル３０１〜３０ｎの読み出し動作が可能な理由、つまり、リファレンスセルからメモリセルの読み出し動作に必要な参照電圧が得られる理由を説明する。図７（ａ）は、説明のため、図６のリファレンスセル４０を構成するＦＥＴ４４とキャパシタ４６を抜き出して示したものである。本実施形態では、このＦＥＴのドレインＤとゲートＧのそれぞれにＶｃｃたとえば１．０Ｖが与えられえる。図７（ｂ）のグラフに示すように、これにより、書込みが開始されてソースＳの電位が上昇していく。Ｓ点の電位が上昇するとＧＳ間の電位差が小さくなっていく。図７（ｃ）は、一般的なトランジスタの電流（ＩＤＳ）−電圧（ＶＤＳ）特性である。図７（ｃ）のグラフ中の飽和領域の特性は一般的に次式で表される。
ＩＤＳ＝β＊（１＋λ＊ＶＤＳ）／２＊（ＶＧＳ−ＶＴＨ）２      式（１）
ここで、式（１）内のβ及びλはある定数である。
図７（ｃ）及び式（１）式から、ＧＳ間の電位が小さくなると電流も小さくなることがわかる。つまり、ＧＳ間の電位差がトランジスタの閾電圧ＶＴＨまで低下すると電流が流れなくなるのでＳ点の電位は、閾電圧ＶＴＨ及びゲート電圧で決まる。従って、Ｇ点の電位とＤ点の電位を本実施形態のように設定するとＳ点の電位はＧ点の電位よりもＶＴＨ分低い電位に抑えられる。たとえば、閾電圧ＶＴＨが０．５Ｖとすると、Ｓ点の電位は０．５Ｖとなり、メモリセルの読み出し動作に必要な参照電圧が得られる。
【００４１】
また製造を行う上でリファレンスセルのトランジスタの閾電圧は、メモリセルのトランジスタの閾電圧と同程度であることが望ましいが、所望の参照電圧を得るために必要であるならば異なる閾値電圧にしてもかまわない。
【００４２】
本発明による半導体記憶装置は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、図１には１つのセンスアンプ６０を図示したが、図８に示すように複数のセンスアンプ６０１〜６０ｎが設けられていてもよい。センスアンプ６０１の入力端子には、デジット線５３，５５が接続されている。これらのデジット線５３，５５には、メモリセル３０１〜３０ｎが交互に接続されている。すなわち、メモリセル３０１，３０３，…，３０ｎ−１がデジット線５３に接続され、メモリセル３０２，３０４，…，３０ｎがデジット線５５に接続されている。
【００４３】
また、デジット線５３，５５にそれぞれリファレンスセル４０１，４０２が接続されている。リファレンスセル４０１には読出し用のワード線２２１および書込み用のワード線２４１が接続され、リファレンスセル４０２には読出し用のワード線２２２および書込み用のワード線２４２が接続されている。メモリセル３０１，３０３，…，３０ｎ−１の読出し動作時にはリファレンスセル４０１が用いられ、メモリセル３０２，３０４，…，３０ｎの読出し動作時にはリファレンスセル４０２が用いられる。ここではセンスアンプ６０１について説明したが、他のセンスアンプ６０２〜６０ｎについても同様の構成である。
【００４４】
また、上記実施形態においては本発明をＤＲＡＭに適用した例を示したが、本発明は、１Ｔ１Ｃ型のメモリセルを備え、リファレンスセルとの比較によってメモリセルからデータを読み出す方式の半導体記憶装置全般に適用することが可能である。かかる半導体記憶装置としては、ＤＲＡＭの他に、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ＲＡＭ）、およびＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲＡＭ）等が挙げられる。
【図面の簡単な説明】
【００４５】
【図１】本発明による半導体記憶装置の第１の実施形態を示す回路図である。
【図２】（ａ）および（ｂ）は、図１の半導体記憶装置の動作を説明するためのグラフである。
【図３】図１の半導体記憶装置の効果を説明するためのグラフである。
【図４】図１の半導体記憶装置の効果を説明するためのグラフである。
【図５】図１の半導体記憶装置の効果を説明するためのグラフである。
【図６】本発明による半導体記憶装置の第２の実施形態を示す回路図である。
【図７】（ａ）、（ｂ）および（ｃ）は、第２の実施形態の動作を説明するための回路図及びグラフである。
【図８】実施形態の変形例を示す回路図である。
【図９】従来の半導体記憶装置を示す回路図である。
【符号の説明】
【００４６】
１        ＤＲＡＭ
１０１〜１０ｎ    ワード線
２２      ワード線
２２１    ワード線
２２２    ワード線
２４      ワード線
２４１    ワード線
２４２    ワード線
３０１〜３０ｎ    メモリセル
３２      ＦＥＴ
３４      キャパシタ
４０      リファレンスセル
４０１    リファレンスセル
４０２    リファレンスセル
４２      ＦＥＴ
４４      ＦＥＴ
４６      キャパシタ
５２      デジット線
５３      デジット線
５４      デジット線
５５      デジット線
６０      センスアンプ
６０１〜６０ｎ    センスアンプ
７０１〜７０ｎ    電圧回路
８２      電圧回路
８４      電圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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