(57)【要約】【課題】消費電流とレイアウト面積を増加させることなく、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路を提供する。【解決手段】入力信号ＶＩＮ＋，ＶＩＮ−を増幅して差電圧に対応する電圧をノードＮ１３に出力する差動入力部１０と、ノードＮ１３の電圧をレベル変換してノードＮ２２に出力するレベル変換部２０と、電源電圧ＶＳＳと出力ノードＮ３１の間に接続されてノードＮ１３の電圧で制御されるＮＭＯＳ３１及び電源電圧ＶＤＤと出力ノードＮ３１の間に接続されてノードＮ２２の電圧で制御されるＰＭＯＳ３２を有する出力部３０を備えた増幅回路において、ノードＮ２２の電圧が所定の電圧よりも低いときに、電源電圧ＶＤＤからレベル変換部２０のノードＮ２１に電流を供給して動作電流を増加させる電流加算部４０を設け、このレベル変換部２０の増幅度を増加させる。【選択図】図１
2008005144.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して第１の電圧を出力する入力部と、前記第１の電圧をレベル変換して第２の電圧を生成するレベル変換部と、第１の電源電圧と出力端子の間に接続されて前記第１の電圧で導通状態が制御される第１導電型のトランジスタ及び第２の電源電圧と該出力端子の間に接続されて前記第２の電圧で導通状態が制御される第２導電型のトランジスタを有する出力部とを備えた増幅回路において、
前記第２の電圧が所定の電圧よりも低いときに、前記レベル変換部の動作電流を増加させることによって該レベル変換部の増幅度を増加させる電流加算部を設けたことを特徴とする増幅回路。
【請求項２】
前記レベル変換部は、
前記第１の電源電圧と第１のノードの間に接続されて前記第１の電圧で導通状態が制御される第１導電型の第１のトランジスタと、
前記第１の電源電圧と前記第１のノードの間に接続されて該第１のノードの電圧で導通状態が制御される第１導電型の第２のトランジスタと、
前記第１の電源電圧と前記第２の電圧が出力される第２のノードの間に接続されて前記第１のノードの電圧で導通状態が制御される第１導電型の第３のトランジスタと、
前記第２の電源電圧と前記第１のノードの間に接続されて一定電流を流す第２導電型の第４のトランジスタと、
前記第２の電源電圧と前記第２のノードの間に接続されて一定電流を流す第２導電型の第５のトランジスタとを備え、
前記電流加算部は、
前記第２の電源電圧と前記第１のノードの間に直列に接続された第２導電型の第６及び第７のトランジスタを有し、該第６のトランジスタは定電流回路を構成し、該第７のトランジスタは前記第２の電圧の電圧で導通状態が制御されるように構成されたことを特徴とする請求項１記載の増幅回路。
【請求項３】
前記電流加算部の直列に接続された第６及び第７のトランジスタの間に、ダイオード接続された第２導電型の第８のトランジスタを挿入したことを特徴とする請求項２記載の増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅回路、特に液晶ドライバーのように小さな消費電力で大きな負荷を駆動するプッシュプル型の出力部を有する増幅回路に関するものである。
【背景技術】
【０００２】
図２は、従来の演算増幅器の構成図である。
この演算増幅器は、差動入力部１０と、レベル変換部２０と、出力部３０で構成されている。
【０００３】
差動入力部１０は、それぞれのゲートに反転入力電圧ＶＩＮ−と非反転入力電圧ＶＩＮ＋が与えられるＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）１１，１２を有しており、これらのＰＭＯＳ１１，１２のソースがノードＮ１１に接続されている。ノードＮ１１は、ベースにバイアス電圧ＶＰが与えられて定電流回路を構成するＰＭＯＳ１３を介して正側の電源電圧ＶＤＤに接続されている。
【０００４】
ＰＭＯＳ１１，１２のドレインは、それぞれノードＮ１２，Ｎ１３に接続され、これらのノードＮ１２，Ｎ１３がＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）１４，１５を介して負側の電源電圧ＶＳＳに接続されている。ＮＭＯＳ１４，１５のゲートは、ノードＮ１２に接続されている。
【０００５】
レベル変換部２０は、ゲートにノードＮ１３の電圧が与えられるＮＭＯＳ２１を有しており、このＮＭＯＳ２１のドレインはノードＮ２１に、ソースは電源電圧ＶＳＳにそれぞれ接続されている。ノードＮ２１は、ＮＭＯＳ２２を介して電源電圧ＶＳＳに接続されると共に、ＰＭＯＳ２３を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳ２２のゲートはノードＮ２１に接続され、このノードＮ２１には、ＮＭＯＳ２４のゲートも接続されている。
【０００６】
ＮＭＯＳ２４のソースは電源電圧ＶＳＳに接続され、ドレインはノードＮ２２に接続されている。ノードＮ２２は、ＰＭＯＳ２５を介して電源電圧ＶＤＤに接続されると共に、位相補償用のキャパシタ２６を介してノードＮ１２に接続されている。なお、ＰＭＯＳ２３，２５のゲートにはバイアス電圧ＶＰが与えられ、定電流回路を構成するようになっている。
【０００７】
出力部３０は、ゲートがノードＮ１３に接続され、ソースが電源電圧ＶＳＳに接続され、ドレインがノードＮ３１に接続されたＮＭＯＳ３１を有している。ノードＮ３１は、ＰＭＯＳ３２を介して電源電圧ＶＤＤに接続され、このＰＭＯＳ３２のゲートがノードＮ２２に接続されている。また、ノードＮ３１は、位相補償用のキャパシタ３３を介してノードＮ１３に接続されている。そして、ノードＮ３１から出力電圧ＶＯＵＴが出力され、このノードＮ３１と電源電圧ＶＳＳの間に接続された外部負荷ＣＬに与えられるようになっている。
【０００８】
次に動作を説明する。
差動入力部１０の定電流回路であるＰＭＯＳ１３に流れる電流をｉ１、レベル変換部２０の定電流回路であるＰＭＯＳ２３，２５に流れる電流をそれぞれｉ２，ｉ３とする。
【０００９】
非反転入力電圧ＶＩＮ＋と反転入力電圧ＶＩＮ−が等しい状態、即ち定常状態では、差動入力部１０のＰＭＯＳ１１，１２に流れる電流は共にｉ１／２で、レベル変換部２０のＮＭＯＳ２１，２２，２４に流れる電流はそれぞれｉ２／α，ｉ２／β，ｉ３である。  ここで、α，βは、（１／α）＋（１／β）＝１の関係が成り立ち、かつ、この演算増幅器が適切に動作する任意の値である。また、ｉ２，ｉ３は、通常、ｉ２≧ｉ３となるように設定されている。
【００１０】
定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも高い電圧に変化すると、差動入力部１０ではＰＭＯＳ１１の電流が増加すると共にＰＭＯＳ１２の電流が減少するので、ノードＮ１２の電圧が上昇してノードＮ１３の電圧が低下する。ノードＮ１３の電圧は出力部３０のＮＭＯＳ３１のゲートに与えられているので、このＮＭＯＳ３１に流れる電流（外部負荷ＣＬからノードＮ３１に流れ込む電流）が減少する。
【００１１】
このとき、レベル変換部２０では、ノードＮ１３の電圧が低下することにより、ＮＭＯＳ２１に流れる電流が減少し、ＮＭＯＳ２２に流れる電流が増加する。これにより、ノードＮ２１の電圧が上昇し、ＮＭＯＳ２４によってノードＮ２２の電圧が下がり、出力部３０のＰＭＯＳ３２から外部負荷ＣＬへの充電電流が増加する。従って、出力電圧ＶＯＵＴは上昇する。
【００１２】
これに対して、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも低い電圧に変化すると、差動入力部１０ではＰＭＯＳ１１の電流が減少すると共にＰＭＩＳ１２の電流が増加するので、ノードＮ１２の電圧が低下してノードＮ１３の電圧が上昇する。ノードＮ１３の電圧上昇により、外部負荷ＣＬからノードＮ３１を通して出力部のＮＭＯＳ３１に流れる電流が増加し、出力電圧ＶＯＵＴが低下する。
【００１３】
このとき、レベル変換部２０では、ノードＮ１３の電圧が上昇することにより、ＮＭＯＳ２１に流れる電流が増加し、ＮＭＯＳ２２に流れる電流が減少する。これにより、ノードＮ２１の電圧が低下し、ＮＭＯＳ２４によってノードＮ２２の電圧が上がり、出力部３０のＰＭＯＳ３２から外部負荷ＣＬへの充電電流が減少する。
【００１４】
このように、非反転入力電圧ＶＩＮ＋と反転入力電圧ＶＩＮ−の差に応じた出力電圧ＶＯＵＴが得られる。
【００１５】
【特許文献１】特開２００５−１９２２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかし、前記演算増幅器では、次のような課題があった。
即ち、出力部３０がＮＭＯＳ３１とＰＭＯＮ３２によるプッシュプル構成となっており、一方のＮＭＯＳ３１は差動入力部１０の出力信号（ノードＮ１３の電圧）で直接制御され、もう一方のＰＭＯＮ３２は、差動入力部１０の出力信号をレベル変換部２０で変換した信号（ノードＮ２２の電圧）で制御されている。
【００１７】
このため、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも低い電圧に変化したときには、ノードＮ１３の電圧上昇によって出力部のＮＭＯＳ３１が駆動されて直ちに出力電圧ＶＯＵＴが低下する。これに対し、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも高い電圧に変化したときには、ノードＮ１３の電圧低下によってレベル変換部２０のノードＮ２２の電圧が下がり、出力部３０のＰＭＯＳ３２が駆動されて出力電圧ＶＯＵＴが上昇する。従って、出力電圧ＶＯＵＴが上昇するときのほうが、低下するときよりも応答速度が遅くなり、出力される信号波形に歪を生じたり、タイミング誤差を生じたりするという問題があった。
【００１８】
このような問題を緩和するための一般的な解決法として、定電流回路であるＰＭＯＳ１３，２３，２５の電流を大きくする方法と、出力部３０のＰＭＯＳ３２のｇｍ（相互コンダクタンス）を大きく設定する方法がある。しかしながら、これらの解決法を実施すると、消費電流とレイアウト面積が大きくなるという課題があった。
【００１９】
本発明は、消費電流とレイアウト面積を増加させることなく、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明は、入力信号を増幅して第１の電圧を出力する入力部と、前記第１の電圧をレベル変換して第２の電圧を生成するレベル変換部と、第１の電源電圧と出力端子の間に接続されて前記第１の電圧で導通状態が制御される第１導電型のトランジスタ及び第２の電源電圧と該出力端子の間に接続されて前記第２の電圧で導通状態が制御される第２導電型のトランジスタを有する出力部とを備えた増幅回路において、前記第２の電圧が所定の電圧よりも低いときに、前記レベル変換部の動作電流を増加させることによって該レベル変換部の増幅度を増加させる電流加算部を設けたことを特徴としている。
【発明の効果】
【００２１】
本発明では、入力部から与えられる第１の電圧をレベル変換して出力するレベル変換部で生成された第２の電圧が所定の電圧よりも低いときに、このレベル変換部の動作電流を増加させてその増幅度を増加させる電流加算部を設けている。これにより、第２の電圧で導通状態が制御される出力部の第２導電型のトランジスタの増幅度が増加したときと同様の状態となり、出力部の２つのトランジスタの動作速度をほぼ等しい速度に調整することができる。これにより、消費電流とレイアウト面積のわずかな増加のみで、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路が得られるという効果がある。
【発明を実施するための最良の形態】
【００２２】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２３】
図１は、本発明の実施例１を示す演算増幅器の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２４】
この演算増幅器は、図２と同様の差動入力部１０、レベル変換部２０及び出力部３０に加え、電源電圧ＶＤＤとレベル変換部２０のノードＮ２１の間に、レベルセンサ機能付きの電流加算部４０を挿入した構成となっている。
【００２５】
差動入力部１０は、反転入力電圧ＶＩＮ−と非反転入力電圧ＶＩＮの差に応じた電圧を出力するもので、それぞれのゲートに反転入力電圧ＶＩＮ−と非反転入力電圧ＶＩＮ＋が与えられるＰＭＯＳ１１，１２を有しており、これらのＰＭＯＳ１１，１２のソースがノードＮ１１に接続されている。ノードＮ１１は、ベースにバイアス電圧ＶＰが与えられて定電流回路を構成するＰＭＯＳ１３を介して正側の電源電圧ＶＤＤに接続されている。
【００２６】
ＰＭＯＳ１１，１２のドレインは、それぞれノードＮ１２，Ｎ１３に接続され、これらのノードＮ１２，Ｎ１３がＮＭＯＳ１４，１５を介して負側の電源電圧ＶＳＳに接続されている。ＮＭＯＳ１４，１５のゲートは、ノードＮ１２に接続されている。
【００２７】
レベル変換部２０は、差動入力部１０の出力信号のレベルを変換して出力部３０に与えるもので、ゲートにノードＮ１３の電圧が与えられるＮＭＯＳ２１を有しており、このＮＭＯＳ２１のドレインはノードＮ２１に、ソースは電源電圧ＶＳＳにそれぞれ接続されている。ノードＮ２１は、ＮＭＯＳ２２を介して電源電圧ＶＳＳに接続されると共に、ＰＭＯＳ２３を介して電源電圧ＶＤＤに接続されている。ＮＭＯＳ２２のゲートはノードＮ２１に接続され、このノードＮ２１には、ＮＭＯＳ２４のゲートも接続されている。
【００２８】
ＮＭＯＳ２４のソースは電源電圧ＶＳＳに接続され、ドレインはノードＮ２２に接続されている。ノードＮ２２は、ＰＭＯＳ２５を介して電源電圧ＶＤＤに接続されると共に、位相補償用のキャパシタ２６を介してノードＮ１２に接続されている。なお、ＰＭＯＳ２３，２５のゲートにはバイアス電圧ＶＰが与えられ、定電流回路を構成するようになっている。
【００２９】
出力部３０は、差動入力部１０の出力信号と、レベル変換部２０で変換された出力信号に従って外部負荷ＣＬを駆動するプッシュプル型の駆動回路で、ゲートがノードＮ１３に接続され、ソースが電源電圧ＶＳＳに接続され、ドレインがノードＮ３１に接続されたＮＭＯＳ３１を有している。ノードＮ３１は、ＰＭＯＳ３２を介して電源電圧ＶＤＤに接続され、このＰＭＯＳ３２のゲートがノードＮ２２に接続されている。また、ノードＮ３１は、位相補償用のキャパシタ３３を介してノードＮ１３に接続されている。そして、ノードＮ３１から出力電圧ＶＯＵＴが出力され、このノードＮ３１と電源電圧ＶＳＳの間に接続された外部負荷ＣＬに与えられるようになっている。
【００３０】
電流加算部４０は、ノードＮ２２の電圧が定常状態の電圧よりも低いときに、レベル変換部２０の動作電流を増加させて、その増幅度を増加させるもので、電源電圧ＶＤＤとレベル変換部２０のノードＮ２１の間に直列に接続されたＰＭＯＳ４１，４２で構成されている。ＰＭＯＳ４１のゲートには一定のバイアス電圧ＶＰが与えられて定電流回路が構成され、ＰＭＯＳ４２のゲートはノードＮ２２に接続されて、このノードＮ２２の電圧で制御されるスイッチが構成されている。
【００３１】
次に動作を説明する。
差動入力部１０の定電流回路であるＰＭＯＳ１３に流れる電流をｉ１、レベル変換部２０の定電流回路であるＰＭＯＳ２３，２５に流れる電流をそれぞれｉ２，ｉ３、電流加算部４０の定電流回路であるＰＭＯＳ４１に流れる電流をｉ４とする。
【００３２】
非反転入力電圧ＶＩＮ＋と反転入力電圧ＶＩＮ−が等しい状態、即ち定常状態では、差動入力部１０のＰＭＯＳ１１，１２に流れる電流は共にｉ１／２で、レベル変換部２０のＮＭＯＳ２１，２２，２４に流れる電流はそれぞれ（ｉ２＋ｉ４ｓ）／α，（ｉ２＋ｉ４ｓ）／β，ｉ３である。  ここで、α，βは、（１／α）＋（１／β）＝１の関係が成り立ち、かつ、この演算増幅器が適切に動作する任意の値である。また、ｉ２，ｉ３は、通常、ｉ２≧ｉ３となるように設定されている。更に、ｉ４ｓは、電流加算部４０のＰＭＯＳ４２に流れる電流で、定常状態時のノードＮ２２の電圧により、ｉ４／γとなる。但し、γは、１よりも大きな任意の値である。
【００３３】
定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも高い電圧に変化すると、差動入力部１０ではＰＭＯＳ１１の電流が増加すると共にＰＭＯＳ１２の電流が減少するので、ノードＮ１２の電圧が上昇してノードＮ１３の電圧が低下する。ノードＮ１３の電圧は出力部３０のＮＭＯＳ３１のゲートに与えられているので、外部負荷ＣＬからノードＮ３１を介してＮＭＯＳ３１に流れ込む電流が減少する。
【００３４】
このとき、レベル変換部２０では、ノードＮ１３の電圧が低下することにより、ＮＭＯＳ２１に流れる電流が減少し、ＮＭＯＳ２２に流れる電流が増加する。これにより、ノードＮ２１の電圧が上昇し、ＮＭＯＳ２４によってノードＮ２２の電圧が下がる。このため、電流加算部４０のスイッチ用のＰＭＯＳ４２が完全にオン状態となり、ＮＭＯＳ２２に定電流ｉ２＋ｉ４が流れ、更にノードＮ２２の電圧が下がる。即ち、出力部３０のＰＭＯＳ３２による外部負荷ＣＬの充電電流が増加し、出力電圧ＶＯＵＴの上昇速度が速くなる。
【００３５】
これに対して、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも低い電圧に変化すると、差動入力部１０ではＰＭＯＳ１１の電流が減少すると共にＰＭＩＳ１２の電流が増加するので、ノードＮ１２の電圧が低下してノードＮ１３の電圧が上昇する。ノードＮ１３の電圧上昇により、外部負荷ＣＬからノードＮ３１を通して出力部のＮＭＯＳ３１に流れる電流が増加し、出力電圧ＶＯＵＴが低下する。
【００３６】
このとき、レベル変換部２０では、ノードＮ１３の電圧が上昇することにより、ＮＭＯＳ２１に流れる電流が増加し、ＮＭＯＳ２２に流れる電流が減少する。これにより、ノードＮ２１の電圧が低下し、ＮＭＯＳ２４によってノードＮ２２の電圧が上がり、出力部３０のＰＭＯＳ３２から外部負荷ＣＬへの充電電流が減少する。なお、ノードＮ２２の電圧が上がるので、電流加算部４０のＰＭＯＳ４２はオフ状態となり、この電流加算部４０からレベル変換部２０への電流は流れない。
【００３７】
以上のように、この実施例１の演算増幅器は、ノードＮ２２の電圧が低下したときに、ＮＭＯＳ２２へ流す電流を追加する電流加算部４０を有しているので、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも高い電圧に変化するときに、レベル変換部２０の増幅度が増加して、ノードＮ２２の電圧低下が加速される。これにより、出力部３０のＰＭＯＳ３２に流れる電流が大きくなり、出力電圧ＶＯＵＴの上昇速度が速くなり、この出力電圧ＶＯＵＴの低下時とほぼ等しい応答速度が得られる。また、本実施例１で追加した電流加算部４０は、２個のＰＭＯＳ４１，４２で構成されているので、消費電流とレイアウト面積のわずかな増加のみで、出力電圧ＶＯＵＴの上昇時と低下時でほぼ等しい応答速度を有する演算増幅器が得られるという利点がある。
【実施例２】
【００３８】
図３は、本発明の実施例２を示す電流加算部の構成図である。
この電流加算部４０Ａは、図１中の電流加算部４０に代えて設けられるもので、共通の要素には共通の符号が付されている。この電流加算部４０Ａは、図１中の電流加算部４０の定電流回路を構成するＰＭＯＳ４１と、スイッチ用のＰＭＯＳ４２の間に、ダイオード接続したＰＭＯＳ４３を挿入したものである。
【００３９】
この電流加算部４０Ａを用いた演算増幅器では、ＰＭＯＳ４２のソース電圧がＰＭＯＳ４３の閾値電圧分だけ低下するので、定常状態時にはノードＮ２２の電圧によってこのＰＭＯＳ４２が完全にオフ状態となる。このため、定常状態時に電流加算部４０Ａからレベル変換部２０のＮＭＯＳ２１，２２に電流が流れることがない。なお、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも高い電圧に変化した場合と、定常状態から非反転入力電圧ＶＩＮ＋が反転入力電圧ＶＩＮ−よりも低い電圧に変化した場合の動作は、実施例１と同様である。
【００４０】
以上のように、この実施例２の電流加算部４０Ａは、ノードＮ２２の電圧が定常状態であればレベル変換部２０へ追加の電流を流さず、ノードＮ２２の電圧が低下したときに、レベル変換部２０へ追加の電流を流すように構成しているので、実施例１と同様の利点に加えて、定常状態時に電流加算部４０Ａによる消費電流の増加がないという利点がある。
【００４１】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  入力部として、差動入力信号をＰＭＯＳで受けるＰ型の差動入力部１０について説明したが、ＮＭＯＳを用いたＮ型の差動入力部や、入力信号の広範囲なレベルに対応できるレール・トゥー・レールの差動入力部にも同様に適用可能である。
（ｂ）  演算増幅器ではなく、プッシュプル出力を有する通常の増幅回路にも適用可能である。その場合、差動入力部１０に代えて、１つの入力信号を増幅して出力する単純な入力部を用いることができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施例１を示す演算増幅器の構成図である。
【図２】従来の演算増幅器の構成図である。
【図３】本発明の実施例２を示す電流加算部の構成図である。
【符号の説明】
【００４３】
１０    差動入力部
２０    レベル変換部
２１，２２，２４，３１    ＮＭＯＳ
２３，２５，３２，４１，４２，４３    ＰＭＯＳ
３０    出力部
４０，４０Ａ    電流加算部
【図１】
2008005144.tif 000003
【図２】
2008005144.tif 000004
【図３】
2008005144.tif 000005