(57)【要約】      （修正有）【課題】選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を１つの酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。【解決手段】基板２０内にＰ型ウエル２２を形成する工程と、Ｐ型ウエルの上に酸化物層２４を形成する工程と、酸化物層の上にメモリ・セル１３および選択トランジスタ１２の浮遊ゲート３０と、分離層４０と、制御ゲート５０とを順に形成する工程と、メモリ・セルと選択トランジスタとの間の制御ゲート、分離層、前記浮遊ゲートおよび酸化物層をエッチングしＰ型ウエルを露出させる工程と、メモリ・セルの制御ゲートと選択トランジスタの制御ゲートとの間のＰ型ウエル内にイオン注入することにより、メモリ・セルと選択トランジスタとに共用されるN型のソース／ドレイン領域６２を形成する工程と、を有する製造方法である。【選択図】図６
2008022025.tif 000002
【特許請求の範囲】
【請求項１】
基板内にＰ型ウエルを形成する工程と、
前記Ｐ型ウエルの上に酸化物層を形成する工程と、
前記酸化物層の上にメモリ・セルおよび選択トランジスタの浮遊ゲートと、分離層と、制御ゲートとを順に形成する工程と、
前記メモリ・セルと前記選択トランジスタとの間の前記制御ゲート、前記分離層、前記浮遊ゲートおよび前記酸化物層をエッチングし前記Ｐ型ウエルを露出させる工程と、
前記メモリ・セルの前記制御ゲートと前記選択トランジスタの前記制御ゲートとの間の前記Ｐ型ウエル内にイオン注入することにより、前記メモリ・セルと前記選択トランジスタとに共用されるN型のソース／ドレイン領域を形成する工程と、
を有し、
前記メモリ・セルの前記酸化物層と前記選択トランジスタの前記酸化物層の厚さは同じであることを特徴とするＮＡＮＤフラッシュ・メモリの製造方法。
【請求項２】
前記ソース／ドレイン領域を形成する工程は、前記Ｐウエル内に砒素をイオン注入することを特徴とする請求項１記載のＮＡＮＤフラッシュ・メモリの製造方法。
【請求項３】
前記ソース／ドレイン領域を形成する工程は、前記ソース／ドレイン領域を１０１３〜１０１４／ｃｍ２の濃度にドープすることを特徴とする請求項２記載のＮＡＮＤフラッシュ・メモリの製造方法。
【請求項４】
前記酸化物層の厚さは８５Å〜１０５Åであることを特徴とする請求項１から３記載のＮＡＮＤフラッシュ・メモリの製造方法。
【請求項５】
前記選択トランジスタの前記浮遊ゲートと前記制御ゲートとは短絡されていることを特徴とする請求項１から４の何れか一項記載のＮＡＮＤフラッシュ・メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路及びそのような回路の製造方法に関し、より詳しくは、ＮＡＮＤフラッシュ・メモリ・セルの製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ構造メモリ・ストリングは、２つの選択ゲート間に直列に接続されたいくつかの浮遊ゲート・メモリ・トランジスタ（一般に、８個か１６個）を有する。メモリ・トランジスタが占める領域は、コア領域と呼ばれる。メモリ・トランジスタの制御ゲートは、ＮＡＮＤメモリ・アレイを構成するために、ワード線によって他の並列ＮＡＮＤストリングに接続されている。並列ＮＡＮＤストリングは、コア・フィールド酸化物領域によって分離される。
【０００３】
ＮＡＮＤフラッシュ・メモリ・ストリングは、一般に、シリコン基板上に選択トランジスタのゲート酸化物を最初に熱的に成長させる「デュアル・ゲート酸化」法を使用して製造される。次に、選択トランジスタ領域が、フォトレジストでマスクされ、コア領域内のゲート酸化物が、一般にバッファ酸化物エッチング・プロセスでエッチングされてシリコン基板が露出される。
【０００４】
次に、フォトレジストが除去され、２つの選択ゲート・トランジスタと１６の浮遊ゲート・メモリ・トランジスタの最終ゲート酸化物厚さを定義するゲート酸化物が熱的に成長される。図１に示したように、この手法により、１５０Å〜１８０Åの厚さの選択トランジスタ・ゲート酸化物と、８５Å〜１０５Åの厚さのメモリ・トランジスタ・ゲート酸化物とが得られる。
【０００５】
図１は、選択トランジスタ領域１２とコア・トランジスタ領域１３を示す。Ｐウェル１１の上に成長された酸化物層１４は、選択トランジスタ領域１２の方がコア・トランジスタ領域１３よりも厚い。選択ゲート酸化物は、ソース／ドレイン領域１７とＰウェル１１の間のバンド間トンネル電流を防ぐために、コア・トンネル酸化物よりも厚い。選択ゲート酸化物が厚くても選択ゲートが機能するように、ソース／ドレイン領域１７にドープしなければならない。
【０００６】
選択ゲート酸化物をコア・トンネル酸化物より厚くすると、ＮＡＮＤストリングの製造工程がいくつか増える。処理工程が増えると、デバイスの製造コストが高くなる。さらに、そのような工程の増加はＮＡＮＤストリングの信頼性に悪影響を及ぼすことがある。例えば、マスク工程とエッチング工程によって、ＮＡＮＤストリングの表面に汚染物質が残ったり、ＮＡＮＤストリングに欠陥が生じたりすることがある。そのような汚染物質と欠陥は、コア・トンネル酸化物を劣化させ、その結果、メモリ・セルの信頼性を低下させることがある。また、マスク工程は、マスク工程に固有の不正確さによって、選択ゲート領域の他に誤差領域をマスクすることが必要になるので、ＮＡＮＤストリングに必要なスペースの量が増える。
【特許文献１】米国特許第５８７７９８０号明細書
【特許文献２】米国特許第５５９００７２号明細書
【発明の開示】
【０００７】
本発明は、選択トランジスタ及び浮遊ゲート・メモリ・トランジスタのゲート酸化物を１つの酸化工程で製造する、ＮＡＮＤメモリ・ストリングを製造するための単一トンネル・ゲート酸化方法を提供する。この酸化方法は、乾式、湿式、又は窒化のいずれでもよい。２つのゲート・トランジスタと浮遊ゲート・メモリ・トランジスタは、同じ厚さ（８５Å〜１０５Å）の酸化物を有する。１つの実施形態において、ミデアムドープされるソース／ドレイン領域は、ヒ素が１０13〜１０14／ｃｍ2の濃度にドープされる。
【０００８】
この方法から、ＮＡＮＤメモリ・アレイを製造するためのいくつかの利点が得られる。第１に、マスク工程がなくなり、熱サイクルがなくなり、それに関連するクリーニング工程がなくなるため、デバイスの製造が簡略化され、それによりコストが下がり、より小さいデバイスの製造が可能になる。また、マスク工程がなくなるため、ストリングを分離するコア・フィールド酸化物層の分離特性が改善され、それによりプログラム障害が減少しかつコア・メモリ・セル内の浮遊ゲートと制御ゲートの間の結合率が向上する。さらに、単一トンネル・ゲート酸化方法によって形成されたＮＡＮＤストリングは、より低い電圧でプログラム又は消去することができる。さらに、単一トンネル・ゲート酸化方法に使用されるミデアムドープされたソース／ドレイン領域により、バンド間トンネル電流が減少する。
【発明を実施するための最良の形態】
【０００９】
図２は、製造の初期の段階における単一ＮＡＮＤストリングの選択ゲート領域１２とコア・メモリ・セル１３を示す、本発明の実施形態の簡略化した断面図である。また、ＮＡＮＤストリングは、示されたコア・メモリ・セル１３と直列に接続されたいくつか以上のコア・メモリ・セルと、そのいくつか以上のコア・メモリ・セルの最後のセルに接続された付加的な選択ゲートとを含む。さらに、ＮＡＮＤストリングは、ＮＡＮＤアレイを形成するために、他のいくつかの並列なＮＡＮＤストリングに接続される。示した部分は、基板２０に形成されたＮウェル２１に形成されたＰウェル２２を含む。ＮＡＮＤアレイ全体は、Ｐウェル２２内に形成される。Ｐウェル２２の上に酸化物層２４が形成される。酸化物層２４の領域１２の部分は、選択ゲート酸化物である。酸化物層２４の領域１３の部分は、メモリ・セル１３のトンネル酸化物である。選択ゲート酸化物とトンネル酸化物は、同じ厚さである。１つの実施形態において、酸化物層２４は、厚さが８５Å〜１０５Åである。酸化物層２４は、湿式酸化又は乾式酸化によって形成されてもよく、湿式酸化か乾式酸化の後の窒化物形成によって形成されてもよい。図７は、ＮＡＮＤアレイの一部分の平面図を示す。酸化物層２４は、基板２０内のＰウェル（図示せず）の上に形成されている。ＮＡＮＤストリング間のコア・フィールド酸化物層が定義された後で、酸化物層２４が形成される。
【００１０】
次に、図３を参照して、酸化物層２４の上に、第１のポリシリコン層３０が形成される。第１のポリシリコン層３０は、メモリ・セル・トランジスタの浮遊ゲートを構成する。図８は、ＮＡＮＤアレイの一部分の平面図を示す。図３の第１のポリシリコン層３０は、ＮＡＮＤストリング８０間にメモリ・セルの浮遊ゲートを定義する領域８２をマスクすることによって形成される。第１のポリシリコン層をエッチングし、コア・フィールド酸化物層の上に形成されたポリシリコンを除去し、次に、チャネル・ストップの注入を行う。１つの実施形態において、第１のポリシリコン層３０は化学気相成長により形成される。
【００１１】
次に図４に移り、第１のポリシリコン層３０の上に分離層４０が形成される。分離層４０は、コア・メモリ・セルの浮遊ゲートを、コア・メモリ・セルの制御ゲートから分離する。１つの実施形態において、分離層４０は、最初に高温の化学気相成長酸化によって酸化物層を成膜し、次に窒化物層を成膜し、次に窒化物層の上に湿式酸化によって第２の酸化物層を成膜することによって形成されたＯＮＯ層である。別の実施形態においては、分離層４０は、窒化物層である。図８は、分離層９０がＮＡＮＤアレイの上に形成されたＮＡＮＤアレイの一部分の上面図を示す。
【００１２】
図５は、分離層４０上に第２のポリシリコン層５０を形成した後の選択ゲートとコア・メモリ・セルを示す。第２のポリシリコン層５０は、選択トランジスタとコア・メモリ・トランジスタの制御ゲートを定義する。また、第２のポリシリコン層５０は、様々なＮＡＮＤストリングの選択ゲートを接続する選択線と、様々なＮＡＮＤストリングのコア・メモリ・セルを接続するワード線とを定義する。図１０は、ＮＡＮＤアレイ上に第２のポリシリコン層１００を形成した後のＮＡＮＤアレイの一部分の平面図を示す。
【００１３】
図６は、酸化物層２４、第１のポリシリコン層３０、分離層４０及び第２のポリシリコン層５０の部分６０をエッチングしてＰウェル２２を露出させた後の図５の構造を示す。次に、選択トランジスタ１２とコア・メモリ・セル１３とによって共用されるミデアムドープ・ソース／ドレイン領域にイオン注入される。ＮＡＮＤフラッシュ・セルのプログラム動作を劣化させ選択ゲート酸化物を破損させる可能性のあるバンド間トンネル電流を最少にするために、ミデアムドープ・ソース／ドレイン領域への注入条件を慎重に選択する必要である。
【００１４】
１つの実施形態において、ミデアムドープ・ソース／ドレイン領域は、ヒ素が１０13〜１０14／ｃｍ2の濃度にドープされる。ＮＡＮＤストリングは、コア・メモリ・セルの数に１を加えたものと等しい数のミデアムドープ・ソース／ドレイン領域を有する。例えば、ＮＡＮＤストリングが、１６のコア・メモリ・セルと２つの選択トランジスタを有する場合、ＮＡＮストリングは、共用する１７のミデアムドープ・ソース／ドレイン領域６２を有する。
【００１５】
図１１は、第２のポリシリコン層、分離層、第１のポリシリコン層及び酸化物層をエッチングした後のＮＡＮＤアレイの一部分の平面図を示す。ミデアムドープ・ソース／ドレイン領域１１２は、層がエッチングされた場所を示す。残りの第２のポリシリコン層は、選択トランジスタの制御ゲートとメモリ・セルを構成する。さらに、残りの第２のポリシリコン層は、選択線１１０とワード線１１４とを形成する。
【００１６】
１つの実施形態において、選択トランジスタ１２の第１のポリシリコン層３０Ａ（図６）と第２のポリシリコン層５０Ａとは短絡され、第１のポリシリコン層３０に形成された浮遊ゲート及び第２のポリシリコン層５０に形成された制御ゲートの代わりに単一の制御ゲートが形成される。
【００１７】
このＮＡＮＤメモリ・アレイの製造方法によって、いくつかの利点が得られる。単一トンネル・ゲート酸化方法によって、１つの主なマスク工程、１つの熱サイクル、及びそれと関連するクリーニング及びエッチング工程がなくなる。従って、単一トンネル・ゲート酸化方法を使用することにより、前述したデュアル・ゲート酸化方法を使用する場合よりＮＡＮＤメモリ・アレイの製造コストが低減される。また、マスク工程をなくすことによりマスク工程に必要な許容スペースがなくなり、従って、単一トンネル・ゲート酸化手法を使用することにより、より小さいＮＡＮＤストリングを製造することができる。
【００１８】
また、マスク工程とそれに関連するバッファ酸化物エッチング工程をなくすことにより、ＮＡＮＤストリング間の絶縁性能が高まる。前述したように、アレイ内のＮＡＮＤストリングは、コア・フィールド酸化物層によって分離されている。デュアル・ゲート方法で厚い選択ゲート酸化物を形成するためにコア領域がシリコンにエッチバックされるとき、コア・フィールド酸化物の一部分も除去される。コア・フィールド酸化物が薄いほど、ＮＡＮＤストリング間の絶縁完全性が低下することになる。絶縁完全性が低下すると、ストリングのプログラム障害に対して弱くなることがある。
【００１９】
選択ゲート酸化物が薄いほど選択ゲート・トランジスタの駆動電流が多くなるので、単一トンネル・ゲート酸化方法を使用して製造されるＮＡＮＤストリングの選択ゲートを活動化するために必要なしきい値電圧は低くなる。さらに、単一トンネルゲート酸化方法によって形成されたＮＡＮＤメモリ・アレイは、インハウス耐性循環試験、読み取り障害試験、及びデータ保持試験によって実証されるように、デュアル・ゲート方法によって形成されるＮＡＮＤメモリ・アレイよりも信頼性と耐久性が高い。
【００２０】
さらに、単一トンネル・ゲート酸化方法によって形成されたＮＡＮＤメモリ・アレイにより、浮遊ゲートと制御ゲートの結合率が改善される。この結合率は、浮遊ゲートと制御ゲートとを分離する誘電体層の両側の電圧降下を指す。制御ゲートに電圧が印加されたとき、浮遊ゲートと制御ゲートとを分離する誘電体層の両側に第１の電圧降下があり、トンネル酸化物層の両側に第２の電圧降下がある。トンネル酸化物層の電圧降下によって、プログラム又は消去の際にトンネル酸化物を通るトンネル電流の量が決まるので、トンネル酸化物層の両側の電圧降下を最小にし、浮遊ゲートと制御ゲートを分離する誘電体層の両側の電圧降下を最小にすることが望ましい。トンネル酸化物を通るトンネル電流の量が増えるほど、メモリ素子をプログラム又は消去するのに必要な時間が短くなる。トンネル・ゲート酸化方法におけるマスク工程とそれに関連する工程がなくなると、ＮＡＮＤストリングを分離するコア・フィールド酸化物のプロファイルが変化し、これは、結合率に好ましい影響を与え、電圧が一定の場合にメモリ素子をプログラム又は消去するのに必要な時間が短くなる。
【００２１】
本発明を、いくつかの好ましい実施形態において説明したが、当業者に明らかな他の実施形態も本発明の範囲内である。従って、本発明の適用範囲は特許請求の範囲によってのみ定義されるものである。
【図面の簡単な説明】
【００２２】
【図１】図１は従来技術によるＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルを示す図である。
【図２】図２は本発明の実施形態の製造における段階を示すＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルの簡略化した断面図（その１）である。
【図３】図３は本発明の実施形態の製造における段階を示すＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルの簡略化した断面図（その２）である。
【図４】図４は本発明の実施形態の製造における段階を示すＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルの簡略化した断面図（その３）である。
【図５】図５は本発明の実施形態の製造における段階を示すＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルの簡略化した断面図（その４）である。
【図６】図６は本発明の実施形態の製造における段階を示すＮＡＮＤフラッシュ・メモリの選択ゲートとメモリ・セルの簡略化した断面図（その５）である。
【図７】図７は本発明の実施形態の製造における段階を示すＮＡＮＤメモリ・アレイの一部分の簡略化した平面図（その１）である。
【図８】図８は本発明の実施形態の製造における段階を示すＮＡＮＤメモリ・アレイの一部分の簡略化した平面図（その２）である。
【図９】図９は本発明の実施形態の製造における段階を示すＮＡＮＤメモリ・アレイの一部分の簡略化した平面図（その３）である。
【図１０】図１０は本発明の実施形態の製造における段階を示すＮＡＮＤメモリ・アレイの一部分の簡略化した平面図（その４）である。
【図１１】図１１は本発明の実施形態の製造における段階を示すＮＡＮＤメモリ・アレイの一部分の簡略化した平面図（その５）である。
【図１】
2008022025.tif 000003
【図２】
2008022025.tif 000004
【図３】
2008022025.tif 000005
【図４】
2008022025.tif 000006
【図５】
2008022025.tif 000007
【図６】
2008022025.tif 000008
【図７】
2008022025.tif 000009
【図８】
2008022025.tif 000010
【図９】
2008022025.tif 000011
【図１０】
2008022025.tif 000012
【図１１】
2008022025.tif 000013