(57)【要約】【課題】制御プログラムと画像データとを共有ＲＯＭに格納しておき、表示制御用ＣＰＵがＶＤＰ経由で制御プログラムを読み込むようにすることで、物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減する。【解決手段】起動時に、表示制御用ＣＰＵ１３１は、共有ＲＯＭ１３６からＶＤＰ１３４経由でプログラムコードを読み出してＲＡＭ１３３上に初期ロードする。副制御回路１２０から表示制御コマンドが入力されるたびに、表示制御用ＣＰＵ１３１は、ＲＡＭ１３３上のプログラムコードを実行し、必要に応じてＶＤＰ１３４経由で共有ＲＯＭ１３６に格納された各種パラメータを受信しながら、１フレームごとの画面情報を作成してＶＤＰ１３４へ送信する。ＶＤＰ１３４は、画面情報に基づいてフレームを描画し、インターフェース回路１３８を介して液晶表示装置８に表示する。【選択図】図４
2008229240.tif 000002
【特許請求の範囲】
【請求項１】
遊技機に設けられ、遊技に基づく情報を表示する表示手段を制御する遊技機用表示制御装置において、
制御プログラムに従ってフレーム毎の画面情報を作成する表示制御用ＣＰＵと、
前記画面情報に基づいて必要な画像データを読み出してフレーム毎の画面データを作成し、その画面データに基づく表示信号を前記表示手段に出力する画像処理用ＬＳＩと、
前記画像処理用ＬＳＩと接続し、前記表示制御用ＣＰＵが使用する制御プログラムおよび前記画像処理用ＬＳＩが使用する画像データを格納するデータ格納手段と、を備え、
前記表示制御用ＣＰＵは、前記画像処理用ＬＳＩに対して前記制御プログラムの読み出し要求を出力し、前記画像処理用ＬＳＩから前記制御プログラムを受信して処理するように構成され、
前記画像処理用ＬＳＩは、前記表示制御用ＣＰＵから前記制御プログラムの読み出し要求を受信すると、前記データ格納手段に対して前記制御プログラムの読み出し要求を出力し、前記データ格納手段から前記制御プログラムを受信して前記表示制御用ＣＰＵに出力するように構成されていることを特徴とする遊技機用表示制御装置。
【請求項２】
前記表示制御用ＣＰＵは、起動時に前記画像処理用ＬＳＩ経由で前記データ格納手段から前記制御プログラムを受信して自身に接続された或いは自身に備えた一時格納手段に展開し、以降は前記一時格納手段内に展開された前記制御プログラムに従って動作する請求項１記載の遊技機用表示制御装置。
【請求項３】
前記制御プログラムは、少なくともプログラムコードおよび各種パラメータで構成されており、前記表示制御用ＣＰＵは、起動時に前記画像処理用ＬＳＩ経由で前記データ格納手段に格納されたプログラムコードを受信し、必要に応じて前記画像処理用ＬＳＩ経由で前記データ格納手段に格納された各種パラメータを受信する請求項１または２に記載の遊技機用表示制御装置。
【請求項４】
前記データ格納手段に音データを格納し、前記表示制御用ＣＰＵは、音源付きＣＰＵでなり、前記画像処理用ＬＳＩ経由で前記データ格納手段から前記音データを受信して音を再生する請求項１ないし３のいずれか１項に記載の遊技機用表示制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は遊技機用表示制御装置に関し、特にパチンコ遊技機等の弾球遊技機，スロットマシンやパチスロ機等の回胴式遊技機，ポーカーゲーム機等の各種ゲーム機で使用される遊技機用表示制御装置に関する。
【背景技術】
【０００２】
従来の遊技機用表示制御装置は、表示制御用ＣＰＵ（Central Processing Unit），表示制御用ＣＰＵが実行する制御プログラムが格納されたプログラムＲＯＭ（Read Only Memory），表示装置への画像処理を行う画像処理用ＬＳＩ（Large Scaled Integration）であるＶＤＰ（Video Display Processor），表示用の画像データが格納されたキャラクタＲＯＭなどで構成されている（例えば、特許文献１，特許文献２等参照）。表示制御用ＣＰＵにはプログラムＲＯＭが、ＶＤＰにはキャラクタＲＯＭがそれぞれ直接接続されており、表示制御用ＣＰＵやＶＤＰは自身が必要なプログラムや画像データを直接呼び出すことができるようになっている。
【０００３】
例えば、図１０に示すように、従来の遊技機用表示制御装置の表示制御回路１１３０は、表示制御用ＣＰＵ１１３１と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続されたＲＡＭ１１３３と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続されたプログラムＲＯＭ１１３４と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続されたＶＤＰ１１３５と、ＶＤＰ１１３５に第２バス１１３６を介して接続されたキャラクタＲＯＭ１１３７と、ＶＤＰ１１３５に第２バス１１３６を介して接続されたＶＲＡＭ（Video Random Access Memory）１１３８と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続された音源ＩＣ（Integrated Circuit）１１３９と、音源ＩＣ１１３９に接続された音データＲＯＭ１１４０とを含んで構成され、ＶＤＰ１１３５に液晶表示装置８が接続され、音源ＩＣ１１３９にアンプ４０を介してスピーカ４が接続されていた。このように、従来の遊技機用表示制御装置の表示制御回路１１３０では、制御プログラム，画像データおよび音データをそれぞれ格納したプログラムＲＯＭ１１３４，キャラクタＲＯＭ１１３７および音データＲＯＭ１１４０が必要となっていた。
【０００４】
通常、図１０に示す表示制御回路１１３０の構成において、プログラムＲＯＭ１１３４は３２〜１２８Ｍ（Mega）ビットのＲＯＭが採用されているのに対して、キャラクタＲＯＭ１１３７はデータ量が多く４〜８Ｇ（Giga）ビットのＲＯＭが採用されている。画像データのデータ量に比べ制御プログラムのデータ量は小さいので、キャラクタＲＯＭ１１３７に画像データとともに制御プログラムを格納したとしてもキャラクタＲＯＭ１１３７としては容量的な問題は発生しない。
【０００５】
このため、例えば、図１１に示すように、プログラムＲＯＭ１１３４，キャラクタＲＯＭ１１３７および音声データＲＯＭ１１４０を１つの共有ＲＯＭ１１４１とした表示制御回路１１３０が考えられる。すなわち、この表示制御回路１１３０は、表示制御用ＣＰＵ１１３１と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続されたＲＡＭ１１３３と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続された共有ＲＯＭ１１４１と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続されたＶＤＰ１１３５と、ＶＤＰ１１３５に第２バス１１３６を介して接続されたＶＲＡＭ１１３８と、表示制御用ＣＰＵ１１３１に第１バス１１３２を介して接続された音源ＩＣ１１３９とを含んで構成され、ＶＤＰ１１３５に液晶表示装置８が接続され、音源ＩＣ１１３９にアンプ４０を介してスピーカ４が接続される。図１１に示す表示制御回路１１３０では、制御プログラム，画像データおよび音データを全て１つの共有ＲＯＭ１１４１に格納してしまうので、構成を非常に単純にすることができるとともに、物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減することができる。通常ＲＯＭの単位容量あたりの価格は容量が小さいほど高いので、容量の小さいＲＯＭを減らす方がコスト削減の効果が大きくなる。
【特許文献１】特開２００２−７８８９２号公報
【特許文献２】特開２００６−１０２５５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図１１に示す表示制御回路１１３０は、旧来からあるものであり、構成を単純化し、物理的なＲＯＭの数を減らしてコストを削減できる一方、共有ＲＯＭ１１４１を第１バス１１３２経由で表示制御用ＣＰＵ１１３１とＶＤＰ１１３５とで共有するので、第１バス１１３２が渋滞することになるために採用することができない。詳しくは、ＶＤＰ１１３５が必要とする画像データは表示制御用ＣＰＵ１１３１の制御プログラムに比べて非常にデータ量が大きく、また頻繁にデータの転送が発生するためにＶＤＰ１１３５が第１バス１１３２を専有してしまう可能性が高いが、ＶＤＰ１１３５が第１バス１１３２を専有してしまうと、表示制御用ＣＰＵ１１３１が共有ＲＯＭ１１４１にアクセスできなくなる。一方、表示制御用ＣＰＵ１１３１が第１バス１１３２を専有すると、ＶＤＰ１１３５が自由に共有ＲＯＭ１１４１にアクセスすることができなくなってしまうという問題がある。
【０００７】
本発明の目的は、上述の点に鑑み、表示制御用ＣＰＵが実行する制御プログラムと画像処理用ＬＳＩが処理する画像データとを１つのデータ格納手段に格納することにより物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減するとともに、表示制御用ＣＰＵがＶＤＰ経由でデータ格納手段から制御プログラムを読み込むようにしてバスの渋滞を回避できるようにした遊技機用表示制御装置を提供することにある。
【０００８】
また、本発明の他の目的は、データ格納手段に音データも格納して、音源付きＣＰＵでなる表示制御用ＣＰＵが画像処理用ＬＳＩ経由でデータ格納手段から音データを受信して音を再生することにより、構成をさらに単純化してコスト（基板の単価）の削減をさらに図ることができるようにした遊技機用表示制御装置を提供することにある。
【課題を解決するための手段及び発明の効果】
【０００９】
上記課題を解決するために、請求項１記載の遊技機用表示制御装置は、遊技機に設けられ、遊技に基づく情報を表示する表示手段を制御する遊技機用表示制御装置において、制御プログラムに従ってフレーム毎の画面情報を作成する表示制御用ＣＰＵと、前記画面情報に基づいて必要な画像データを読み出してフレーム毎の画面データを作成し、その画面データに基づく表示信号を前記表示手段に出力する画像処理用ＬＳＩと、前記画像処理用ＬＳＩと接続し、前記表示制御用ＣＰＵが使用する制御プログラムおよび前記画像処理用ＬＳＩが使用する画像データを格納するデータ格納手段と、を備え、前記表示制御用ＣＰＵは、前記画像処理用ＬＳＩに対して前記制御プログラムの読み出し要求を出力し、前記画像処理用ＬＳＩから前記制御プログラムを受信して処理するように構成され、前記画像処理用ＬＳＩは、前記表示制御用ＣＰＵから前記制御プログラムの読み出し要求を受信すると、前記データ格納手段に対して前記制御プログラムの読み出し要求を出力し、前記データ格納手段から前記制御プログラムを受信して前記表示制御用ＣＰＵに出力するように構成されていることを特徴とする。請求項１記載の遊技機用表示制御装置によれば、表示制御用ＣＰＵが実行する制御プログラムと画像処理用ＬＳＩが処理する画像データとをデータ格納手段に格納し、表示制御用ＣＰＵは画像処理用ＬＳＩ経由で制御プログラムにアクセスするようにしたので、物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減することができる。一方、表示制御用ＣＰＵが実行する制御プログラムのデータ量は画像処理用ＬＳＩが処理する画像データのデータ量に比べて圧倒的に小さいので、バスの渋滞を招くおそれはほとんどない。
【００１０】
請求項２記載の遊技機用表示制御装置は、請求項１記載の遊技機用表示制御装置において、前記表示制御用ＣＰＵは、起動時に前記画像処理用ＬＳＩ経由で前記データ格納手段から前記制御プログラムを受信して自身に接続された或いは自身に備えた一時格納手段に展開し、以降は前記一時格納手段内に展開された前記制御プログラムに従って動作することを特徴とする。請求項２記載の遊技機用表示制御装置によれば、データ格納手段を画像処理用ＬＳＩに接続し、表示制御用ＣＰＵが起動時に画像処理用ＬＳＩ経由でデータ格納手段に格納された制御プログラムを受信して自身のＲＡＭに展開し、以降はＲＡＭ内に展開された制御プログラムに従って動作するようにしたので、起動時に制御プログラムを表示制御用ＣＰＵ側のＲＡＭに展開するだけで、それ以降、表示制御用ＣＰＵは制御プログラムに関してデータ格納手段にアクセスする必要がなくなる一方、画像処理用ＬＳＩは従来通り自由にデータ格納手段にアクセスすることができる。このため、バスの渋滞を招くおそれはない。
【００１１】
請求項３記載の遊技機用表示制御装置は、請求項１または２に記載の遊技機用表示制御装置において、前記制御プログラムは、少なくともプログラムコードおよび各種パラメータで構成されており、前記表示制御用ＣＰＵは、起動時に前記画像処理用ＬＳＩ経由で前記データ格納手段に格納されたプログラムコードを受信し、必要に応じて前記画像処理用ＬＳＩ経由で前記データ格納手段に格納された各種パラメータを受信することを特徴とする。請求項３記載の遊技機用表示制御装置によれば、表示制御用ＣＰＵが起動時にデータ格納手段に格納されたプログラムコードを画像処理用ＬＳＩ経由で受信し、必要に応じてデータ格納手段に格納された各種パラメータを画像処理用ＬＳＩ経由で受信するようにしたので、制御プログラムの動作中におけるデータ格納手段から表示制御用ＣＰＵに読み出されるデータ量を必要最小限に抑えることができ、バスの渋滞をさらに抑制することができる。このとき、表示制御用ＣＰＵは制御プログラム内の各種パラメータを画像処理用ＬＳＩ経由でデータ格納手段に必要に応じてアクセスして受信することになるが、各種パラメータのデータ量は画像データのデータ量に比べて格段に少なく、画像処理用ＬＳＩの処理に弊害を及ぼすことはない。
【００１２】
請求項４記載の遊技機用表示制御装置は、請求項１ないし３のいずれか１項に記載の遊技機用表示制御装置において、前記データ格納手段に音データを格納し、前記表示制御用ＣＰＵは、音源付きＣＰＵでなり、前記画像処理用ＬＳＩ経由で前記データ格納手段から前記音データを受信して音を再生することを特徴とする。請求項４記載の遊技機用表示制御装置によれば、制御プログラムと画像データとを格納するデータ格納手段にさらに音データを格納することにより、ＲＯＭを１つにして共有することで構成がさらに単純になるとともに、物理的なＲＯＭの数を減らしてコスト（基板の単価）をさらに削減することができる。
【発明を実施するための最良の形態】
【００１３】
物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減するとともにバスの渋滞を回避するという目的を、表示制御用ＣＰＵが実行する制御プログラムと画像処理用ＬＳＩが処理する画像データとを１つのデータ格納手段に記憶しておき、表示制御用ＣＰＵは画像処理用ＬＳＩ経由で制御プログラムを読み込むようにすることにより達成した。
【００１４】
以下、本発明の遊技機用表示制御装置の実施例について、図面を参照して説明する。
【実施例１】
【００１５】
図１は、本発明の実施例１に係る遊技機用表示制御装置を搭載する遊技機の一例としてのパチンコ遊技機１の正面模式図である。このパチンコ遊技機１は、所謂セブン機タイプ（第１種）のパチンコ遊技機であり、台枠に取り付けられた透明ガラス板でなる前面扉２と、台枠の内側に配置されて前面扉２によって覆われる遊技盤３と、遊技盤３の左右斜め下方に配置された一対のスピーカ４と、遊技盤３の上方位置等に配置された装飾ランプ類５と、遊技盤３の下方に設けられた貯留皿６と、貯留皿６の右方（図１で見て）に設けられ、発射停止ボタン７１を備える発射ハンドル７とを含んで構成されている。
【００１６】
遊技盤３は、遊技盤３のほぼ中央位置に配設された遊技機用表示装置１０と、遊技機用表示装置１０の左方に設けられた通過ゲート１１と、遊技盤３上に植設された多数本（図示は４本）の釘１２と、いわゆる電動チューリップ（以下、電チューと略記する）である始動入賞装置１３と、始動入賞装置１３の下方に設けられた大入賞装置１４と、大入賞装置１４の下方に設けられた玉排出口１５と、遊技盤３の左縁寄り中程に配置されたＬＥＤ（Light Emitting Diode）でなる普図（普通図柄）表示部１６と、普図表示部１６の下方に連設された４つのＬＥＤでなる普図保留表示部１７とを含んで構成されている。
【００１７】
発射ハンドル７は、発射停止ボタン７１を備える回転操作部材でなり、発射停止ボタン７１を押圧することなしに回転操作されると、その回転操作量を表す回転操作信号を発射制御回路１５０（図２参照）に出力する。なお、発射停止ボタン７１を押圧しているときは、発射ハンドル７の回転操作量に関わらず回転操作信号は出力されない。
【００１８】
遊技機用表示装置１０は、特図（特別図柄）の抽選結果により決定された３桁のアラビア数字等のキャラクタでなる特図を上下２段または１段に表示して遊技者に特図の抽選結果を報知する液晶表示装置（本発明の表示手段に相当）８と、液晶表示装置８の窓枠下辺に配設された４つのＬＥＤでなる特図（特別図柄）保留表示部９とから構成されている。
【００１９】
通過ゲート１１は、賞球がないゲートであり、通過ゲート１１に玉を通過させると、普図の抽選処理が行われる。普図表示部１６では、普図の抽選結果に基づいて図柄変動（ＬＥＤの点滅動作）が行われ、所定時間経過後に点灯表示すれば当たりとなり、後述する始動入賞装置１３の可動羽根を所定時間開放する。普図の図柄変動中や始動入賞装置１３の開放動作中に新たな普図の抽選処理が行われると、その抽選結果は一時記憶（保留）され、普図保留表示部１７は、最大４つまで保留できる普図の抽選結果の数に応じて点灯表示する。先の図柄変動や開放動作が終了すると、普図表示部１６では保留された普図の抽選結果に基づいて新たな図柄変動を開始する。
【００２０】
始動入賞装置１３は、開口部に一対の可動羽根を有する、いわゆる電チューと呼ばれる可変入賞装置でなる。始動入賞装置１３は、普図表示部１６にて当たり表示がなされると、可動羽根を所定時間開放する。始動入賞装置１３に玉が入賞すると、特図の抽選処理が行われる。液晶表示装置８では、特図の抽選結果に基づいて図柄変動が行われる。詳しくは、３桁の図柄が同時に変動を開始し、所定時間経過後に停止し、３つの同じ数字が並べば大当たりとなり、大当たり処理が行われる。特図の図柄変動中や大当たり処理中に新たな特図の抽選処理が行なわれると、その抽選結果は一時記憶（保留）され、特図保留表示部９は、最大４つまで保留できる特図の抽選結果の数に応じて点灯表示する。先の図柄変動や大当たり処理が終了すると、液晶表示装置８では保留された特図の抽選結果に基づいて新たな図柄変動を開始する。
【００２１】
大入賞装置１４は、いわゆるアタッカーと呼ばれる可変入賞装置であり、開口部と蓋部材とから構成され、蓋部材が移動することにより開口部の閉鎖状態と開放状態とを呈する。大入賞装置１４は、大当たりに当選すると、１回の大当たり処理で、例えば、開放してから１０個入賞または２５秒経過で閉鎖するまでの処理を１ラウンドとして、１５ラウンド継続する処理を行う。
【００２２】
玉排出口１５は、遊技盤３の最下部に開口されており、遊技盤３の盤面上を流下し終わった玉を遊技機外部に排出する。
【００２３】
図２を参照すると、パチンコ遊技機１は、主回路１１０を搭載する主制御基板１００と、主回路１１０に接続された特図保留表示部９，普図表示部１６および普図保留表示部１７と、主回路１１０に接続され装飾ランプ類５を制御する副制御回路１２０の搭載された副制御基板と、副制御回路１２０に接続され液晶表示装置８ならびにアンプ４０およびスピーカ４を制御する表示制御回路１３０（本発明の遊技機用表示制御装置に相当）の搭載された表示制御基板と、主回路１１０に接続され払出装置１４１を制御する払出制御回路１４０の搭載された払出制御基板と、払出制御回路１４０に接続され発射ハンドル７からの回転操作信号に基づいて発射装置１５１を制御する発射制御回路１５０の搭載された発射制御基板と、通過ゲート１１に併設され主回路１１０に接続されたゲート通過検出器１６１と、始動入賞装置１２に併設され主回路１１０に接続された始動入賞検出器１６２と、大入賞装置１４に併設され主回路１１０に接続された大入賞検出器１６３と、主回路１１０に接続され電チューである始動入賞装置１３の可動羽根を開閉する電チューソレノイド１６６と、主回路１１０に接続され大入賞装置１４を開閉する大入賞ソレノイド１６７と、各基板に所定電圧を供給する電源回路１６８とを含んで構成されている。
【００２４】
なお、パチンコ遊技機１を制御する各回路の搭載された各基板はパチンコ遊技機１の背面側に配置されており、表示制御回路１３０の搭載された表示制御基板は液晶表示装置８の背面側に配置されている。
【００２５】
主回路１１０は、ＣＰＵ（Central Processing Unit）１１１，プログラム格納用のＲＯＭ（Read Only Memory）１１２，ワークエリアや各種カウンタ等が割り当てられるＲＡＭ（Random Access Memory）１１３，Ｉ／Ｏ（Input/Output）１１４等を備える。
【００２６】
なお、その他の各基板の各回路も、個別にＣＰＵやメモリを備える構成が一般的であるが、図２では省略している。
【００２７】
副制御回路１２０は、主回路１１０より入力されるランプ制御信号に応じて装飾ランプ類５の点灯／消灯を制御する。
【００２８】
払出制御回路１４０は、主回路１１０より入力される賞球払出信号に応じて払出装置１４１を制御し、貯留皿６に所定数の賞球を払い出させる。
【００２９】
発射制御回路１５０は、遊技者による発射ハンドル７の回転操作に応じて発射装置１５１を作動させる。発射ハンドル７の回転操作量に応じて、発射装置１５１による玉の発射強度（玉の飛距離）を調節することが可能となっている。発射装置１５１より発射された玉は、遊技盤３上へと放出され自重によって流下する。
【００３０】
表示制御回路１３０は、副制御回路１２０から入力される表示制御コマンドに応じて液晶表示装置８に画像を表示させるための処理を実行する。また、表示制御回路１３０は、副制御回路１２０より入力される音声制御信号に応じてアンプ４０を介してスピーカ４より音声を出力させる。
【００３１】
図３は、本実施例１に係る遊技機用表示制御装置における表示制御回路１３０の構成を示す回路ブロック図である。この表示制御回路１３０は、音源付きＤＳＰ（Digital Signal Processor）等でなる表示制御用ＣＰＵ１３１と、表示制御用ＣＰＵ１３１に第１バス１３２を介して接続されたＲＡＭ１３３と、表示制御用ＣＰＵ１３１に第１バス１３２を介して接続されたＶＤＰ（本発明の画像処理用ＬＳＩに相当）１３４と、ＶＤＰ１３４に第２バス１３５を介して接続された共有ＲＯＭ（本発明のデータ格納手段に相当）１３６と、ＶＤＰ１３４に第２バス１３５を介して接続されたＶＲＡＭ１３７とを含んで構成され、ＶＤＰ１３４は液晶表示装置８に接続され、表示制御用ＣＰＵ１３１はアンプ４０を介してスピーカ４に接続されている。
【００３２】
共有ＲＯＭ１３６には、表示制御用ＣＰＵ１３１が実行する制御プログラム，ＶＤＰ１３４が処理する画像データ，およびアンプ４０に出力される音データが格納されている。また、表示制御用ＣＰＵ１３１は、音源ＩＣを介することなしに、アンプ４０に直接接続されている。
【００３３】
このような表示制御回路１３０では、表示制御用ＣＰＵ１３１が実行する制御プログラム，ＶＤＰ１３４が処理する画像データ，およびアンプ４０に出力される音データを共有ＲＯＭ１３６に格納し、表示制御用ＣＰＵ１３１はＶＤＰ１３４経由で共有ＲＯＭ１３６に格納された制御プログラム（プログラムコード）にアクセスする。また、起動時（電源ＯＮ時およびリセット時）に制御プログラム（プログラムコード）を表示制御用ＣＰＵ１３１側のＲＡＭ１３３に展開しておくことで、それ以降、表示制御用ＣＰＵ１３１は制御プログラム（プログラムコード）に関して共有ＲＯＭ１３６にアクセスする必要がなくなる一方、ＶＤＰ１３４は従来通り自由に共有ＲＯＭ１３６にアクセスすることができる。
【００３４】
図４は、図３に示した表示制御回路１３０をさらに具体化して示す回路ブロック図である。この表示制御回路１３０は、音源付きＤＳＰ等でなる表示制御用ＣＰＵ１３１と、表示制御用ＣＰＵ１３１に第１バス１３２を介して接続されたＶＤＰ１３４と、ＶＤＰ１３４に第２バス１３５を介して接続された共有ＲＯＭ１３６と、ＶＤＰ１３４に液晶表示装置８を接続するインターフェース回路１３８とを備えて構成されている。なお、ＲＡＭ１３３は表示制御用ＣＰＵ１３１に、ＶＲＡＭ１３７はＶＤＰ１３４にそれぞれ内蔵されている。
【００３５】
表示制御用ＣＰＵ１３１は、副制御回路１２０からの表示制御コマンドに基づいて制御プログラムを実行する。表示制御用ＣＰＵ１３１は、３２ビットのデータバス，２４ビットのアドレスバス（図示せず），チップセレクト信号ライン等からなる第１バス１３２を介してＶＤＰ１３４と接続されている。また、表示制御用ＣＰＵ１３１は、アンプ４０を経由してスピーカ４に接続されている。
【００３６】
ＶＤＰ１３４は、インターフェース回路１３８を介して液晶表示装置８に接続されている。また、ＶＤＰ１３４は、６４ビットのデータバス，２８ビットのアドレスバス（図示せず），チップセレクト信号ライン等からなる第２バス１３５を介して共有ＲＯＭ１３６に接続されている。ここで、第２バス１３５のデータバスを往復各６４ビットとしたのに対して、第１バス１３２のデータバスを往復各３２ビットとしたのは、ＶＤＰ１３４が処理する画像データのデータ量が表示制御用ＣＰＵ１３１が実行する制御プログラム（プログラムコード、各種パラメータ）のデータ量に比べて圧倒的に大きいからである。なお、ＶＤＰ１３４は、調停回路（図示せず）を内蔵し、共有ＲＯＭ１３６から画像データを取り込んでいる最中は表示制御用ＣＰＵ１３１からのアクセスを制限する。
【００３７】
共有ＲＯＭ１３６に格納されているデータは、制御プログラム（通常は３２〜１２８ＭビットのＲＯＭを使用、プログラムコードは数１００Ｋビット、残りは各種パラメータ）と、画像データ（通常は４〜８ＧビットのＲＯＭを使用）と、音データ（通常は１２８〜５１２ＭビットのＲＯＭを使用）とから構成されている。
【００３８】
図５（ａ）は、表示制御用ＣＰＵ１３１のメモリマップを示す。チップセレクト信号ＣＳ０でＶＤＰ１３４が、チップセレクト信号ＣＳ１でＲＡＭ１３３が、チップセレクト信号ＣＳ２でＶＤＰ１３４がそれぞれ選択される。表示制御用ＣＰＵ１３１は、起動時（電源ＯＮ時およびリセット時）には、チップセレクト信号ＣＳ０で選択されたチップ、すなわちＶＤＰ１３４の先頭アドレスを見に行く。
【００３９】
なお、図１０に示した従来の表示制御回路１１３０の場合には、図５（ｂ）に示すメモリマップのように、チップセレクト信号ＣＳ０でプログラムＲＯＭ１１３４が、チップセレクト信号ＣＳ１でＲＡＭ１１３３が、チップセレクト信号ＣＳ２でＶＤＰ１１３５がそれぞれ選択される。表示制御用ＣＰＵ１１３１は、起動時（電源ＯＮ時およびリセット時）には、必ずチップセレクト信号ＣＳ０で選択されたチップ、すなわちプログラムＲＯＭ１１３４の先頭アドレスを見に行くことになっていた。
【００４０】
図６（ａ）は、表示制御用ＣＰＵ１３１とＶＤＰ１３４との間のデータ送受信を示すタイミングチャートである。ここでは、表示制御用ＣＰＵ１３１の起動時（電源ＯＮ時およびリセット時）のリード（read）時間は４００ｎｓであるが、その後に読み込んだ制御プログラムに従って、リード時間は２１６ｎｓに変更される。
【００４１】
図６（ｂ）は、ＶＤＰ１３４と共有ＲＯＭ１３６との間のデータ送受信を示すタイミングチャートである。ここでは、ＶＤＰ１３４の起動時（電源ＯＮ時およびリセット時）のリード時間は２００ｎｓであるが、その後に表示制御用ＣＰＵ１３１からの指示によりリード時間は１３０ｎｓに変更される。
【００４２】
図７は、表示制御用ＣＰＵ１３１の要求処理を示すフローチャートである。
【００４３】
図８は、ＶＤＰ１３４の転送処理を示すフローチャートである。
【００４４】
図９（ａ），（ｂ）は、ＶＤＰ１３４の表示制御を説明する図である。図９（ａ）に示すように、ＶＲＡＭ１３７には図柄やキャラクタからなる画像データを展開するため２フレーム分のフレームバッファ１３７ａ，１３７ｂが用意されており、ＶＤＰ１３４は、表示制御用ＣＰＵ１３１の作成した画面情報（ディスプレイリスト）に従って一方のフレームバッファ１３７ａまたは１３７ｂに画像データを展開して１フレーム分の画面データを作成しながら、他方のフレームバッファ１３７ｂまたは１３７ａに作成された画面データに基づくデジタルＲＧＢ信号（本発明の表示信号に相当）をインターフェース回路１３８を介して液晶表示装置８へ送信する処理を交互に行う。なお、共有ＲＯＭ１３６内の画像データは圧縮されており、ＶＤＰ１３４は、デコーダとして画像データを伸展する。また、ＶＤＰ１３４は、図９（ｂ）に示すように、伸展された画像データを画面情報（ディスプレイリスト）の指示に従って回転や拡大させるなどしてフレームバッファ１３７ａ，１３７ｂ上に展開する。
【００４５】
次に、このように構成された実施例１に係る遊技機用表示制御装置の動作について、図１ないし図９を参照しながら説明する。
【００４６】
パチンコ遊技機１が起動（電源ＯＮまたはリセット）されると、表示制御用ＣＰＵ１３１は、表示制御用ＣＰＵ１３１の要求処理（図７参照）を開始するとともに、ＶＤＰ１３４は、ＶＤＰ１３４の転送処理（図８参照）を開始する。
【００４７】
表示制御用ＣＰＵ１３１の要求処理では、表示制御用ＣＰＵ１３１は、第１バス１３２のチップセレクト信号ラインＣＳ０を有効にし、第１バス１３２のアドレスバスにアドレスをセットする（図７のＳ１０１）。起動時（電源ＯＮ時またはリセット時）には、アドレスは、チップセレクト信号ラインＣＳ０で選択されたＶＤＰ１３４の先頭アドレスとなる（図５（ａ）参照）。次に、表示制御用ＣＰＵ１３１は、ＶＤＰ１３４が第１バス１３２のデータバスにデータをセットするのに十分な所定時間ｔ１が経過したかどうかを判定し（図７のＳ１０２）、所定時間ｔ１が経過していなければ（図７のＳ１０２：ＮＯ）、ステップＳ１０２を繰り返す。
【００４８】
ＶＤＰ１３４の転送処理では、ＶＤＰ１３４は、表示制御用ＣＰＵ１３１側の第１バス１３２のチップセレクト信号ラインＣＳ０が有効であるかどうかを判定し（図８のＳ２０１）、第１バス１３２のチップセレクト信号ラインＣＳ０が有効でなければ（図８のＳ２０１：ＮＯ）、直ちに転送処理を終了する。
【００４９】
第１バス１３２のチップセレクト信号ラインＣＳ０が有効であれば（図８のＳ２０１：ＹＥＳ）、ＶＤＰ１３４は、表示制御用ＣＰＵ１３１から第１バス１３２のアドレスバスにセットされているアドレスを確認し（図８のＳ２０２）、共有ＲＯＭ１３６側の第２バス１３５のチップセレクト信号ラインＣＳ０を有効にするとともに第２バス１３５のアドレスバスに受信したアドレスをセットする（図８のＳ２０３）。次に、ＶＤＰ１３４は、共有ＲＯＭ１３６から第２バス１３５のデータバスにデータが読み出されるのに十分な所定時間ｔ２（ｔ２＜ｔ１）が経過したかどうかを判定し（図８のＳ２０４）、所定時間ｔ２が経過していなければ（図８のＳ２０４：ＮＯ）、ステップＳ２０４を繰り返す。
【００５０】
所定時間ｔ２が経過すると（図８のＳ２０４：ＹＥＳ）、ＶＤＰ１３４は、共有ＲＯＭ１３６側の第２バス１３５のデータバスからデータをリードし（図８のＳ２０５）、リードしたデータを表示制御用ＣＰＵ１３１側の第１バス１３２のデータバスにセットして（図８のＳ２０６）、転送処理を終了する。なお、図６（ｂ）に示すように、ＶＤＰ１３４の起動時（電源ＯＮ時およびリセット時）のリード時間は２００ｎｓであるが、その後に表示制御用ＣＰＵ１３１からの指示によりリード時間は１３０ｎｓに変更される。
【００５１】
所定時間ｔ１が経過すると（図７のＳ１０２：ＹＥＳ）、表示制御用ＣＰＵ１３１は、ＶＤＰ１３４側の第１バス１３２のデータバスからデータをリードし（図７のＳ１０３）、要求処理を終了する。なお、図６（ａ）に示すように、表示制御用ＣＰＵ１３１の起動時（電源ＯＮ時およびリセット時）のリード時間は４００ｎｓであるが、その後に読み込んだ制御プログラムに従ってリード時間は２１６ｎｓに変更される。
【００５２】
パチンコ遊技機１の起動時（電源ＯＮ時またはリセット時）に、表示制御用ＣＰＵ１３１の要求処理とＶＤＰ１３４の転送処理とを繰り返すことにより、共有ＲＯＭ１３６からＶＤＰ１３４を経由して表示制御用ＣＰＵ１３１が実行する制御プログラム中のプログラムコードが読み出され、ＲＡＭ１３３上に初期ロードされる。この初期ロードは、数１０ｍｓで完了する。
【００５３】
制御プログラム中のプログラムコードの初期ロードが完了すると、表示制御用ＣＰＵ１３１は、ＲＡＭ１３３上の制御プログラムのプログラムコードの先頭アドレスから実行を開始する。
【００５４】
そして、表示制御用ＣＰＵ１３１は、副制御回路１２０から表示制御コマンドが入力されるたびに、ＲＡＭ１３３上の制御プログラムのプログラムコードの該当部分を実行する。
【００５５】
詳しくは、表示制御用ＣＰＵ１３１は、副制御回路１２０から受信した画像制御コマンドの内容をプログラムＲＯＭ１３４に格納された制御プログラムに従って解析し、必要に応じてＶＤＰ１３４経由で共有ＲＯＭ１３６に格納された各種パラメータを受信しながら、１フレームごとの画面情報（ディスプレイリスト）（表示する画像，表示する場所，透過率・回転角度・拡大率などのオプション情報が記載されたもの）を作成して一旦ＲＡＭ１３３に書き出し、作成した画面情報（ディスプレイリスト）をフレーム順にＶＤＰ１３４へ転送する。この画面情報（ディスプレイリスト）の転送はＤＭＡ転送方式で行なわれ、ＲＡＭ１３３から読み出した画面情報をＶＤＰ１３４経由でＶＲＡＭ１３７の所定領域へ転送する。
【００５６】
ＶＤＰ１３４は、表示制御用ＣＰＵ１３１から受信した画面情報（ディスプレイリスト）に従って必要な画像データを共有ＲＯＭ１３６から読み出して伸展しながら、図９（ｂ）に示すように、伸展された画像データを画面情報（ディスプレイリスト）の指示に従って回転や拡大させるなどしてＶＲＡＭ１３７のフレームバッファ１３７ａまたは１３７ｂ上に展開して描画し、１フレーム分の画面データを作成していく。そして、ＶＤＰ１３４は、図９（ａ）に示すように、一方のフレームバッファ１３７ａまたは１３７ｂに画面データを作成しながら、他方のフレームバッファ１３７ｂまたは１３７ａに作成された１フレーム分の画面データに基づくデジタルＲＧＢ信号を画像データを所定のタイミングごとにインターフェース回路１３８を介して液晶表示装置８へ送信する処理を交互に行う。
【００５７】
また、表示制御用ＣＰＵ１３１は、必要に応じてＶＤＰ１３４経由で共有ＲＯＭ１３６に圧縮された音データを要求し、ＶＤＰ１３４は、共有ＲＯＭ１３６から圧縮された音データを読み出して表示制御用ＣＰＵ１３１に転送する。この圧縮された音データの要求および転送においても、図７および図８に示したフローチャートと同様の処理が行われる。なお、圧縮された音データは、ステレオ音源を採用しても１２８Ｋビット／ｓ程度であり、画像データの転送に影響を与えることはない。
【００５８】
表示制御用ＣＰＵ１３１は、圧縮された音データを受信すると、これを音源付ＤＳＰとして解凍してアンプ４０へ送信し、アンプ４０は音データに基づいてスピーカ４を鳴動させる。
【００５９】
このように本実施例１では、表示制御用ＣＰＵ１３１として音源付ＤＳＰを採用することで、表示制御用ＣＰＵ１３１にアンプ４０を直接接続して音の制御を行うとともに、その音データも従来は個別の音データＲＯＭに格納していたところを、ＶＤＰ１３４に接続された共有ＲＯＭ１３６内に格納しておくことで、さらに物理的なＲＯＭの数を減らしてコストを削減している。
【００６０】
なお、本実施例１に係る遊技機用表示制御装置を配設するパチンコ遊技機１の動作については、パチンコ遊技機１が遊技機の単なる一例であり、また本発明とは直接関係がないので、詳しい説明を割愛する。
【００６１】
実施例１によれば、表示制御用ＣＰＵ１３１が実行する制御プログラムおよびＶＤＰ１３４が処理する画像データを共有ＲＯＭ１３６に格納し、表示制御用ＣＰＵ１３１はＶＤＰ１３４経由で共有ＲＯＭ１３６上の制御プログラムにアクセスするようにしたので、物理的なＲＯＭの数を減らしてコストを削減することができる。共有ＲＯＭ１３６内に格納されているデータは大半が画像データであり、その共有ＲＯＭ１３６が接続されている第２バス１３５をＶＤＰ１３４が制御することになるので、表示制御用ＣＰＵ１３１からの割り込み処理も含めて、ＶＤＰ１３４が第２バス１３５でのデータ送受信をスムーズに制御することができる。（図１１のような回路構成では、表示制御用ＣＰＵ１１３１が共有ＲＯＭ１１４１の接続されているバス１１３２を制御することになるが、ＶＤＰ１１３５はその共有ＲＯＭ１１４１から画像データを読み込みたいときに、その都度表示制御用ＣＰＵ１１３１に要求処理を行わなければならないので全体として処理が増え、表示制御用ＣＰＵ１１３１の処理が追いつかなくなる可能性がある。）
【００６２】
また、実施例１によれば、起動時（電源ＯＮ時およびリセット時）に共有ＲＯＭ１３６上の制御プログラムをＶＤＰ１３４経由で表示制御用ＣＰＵ１３１側のＲＡＭ１３３に展開しておくことで、それ以降、表示制御用ＣＰＵ１３１は制御プログラムに関して共有ＲＯＭ１３６にアクセスする必要がなくなる一方、ＶＤＰ１３４は従来通り自由に共有ＲＯＭ１３６にアクセスすることができる。すなわち、共有ＲＯＭ１３６をＶＤＰ１３４に接続し、表示制御用ＣＰＵ１３１が起動時（電源ＯＮ時およびリセット時）にＶＤＰ１３４経由で共有ＲＯＭ１３６に格納された制御プログラムを受信して自身のＲＡＭ１３３に展開し、以降はＲＡＭ１３３内に展開された制御プログラムに従って動作するようにしたので、表示制御用ＣＰＵ１３１は従来と同様の処理が可能でありながら、物理的なＲＯＭの数を減らしてコスト（基板の単価）を削減することができる。
【００６３】
さらに、実施例１によれば、表示制御用ＣＰＵ１３１が起動時（電源ＯＮ時およびリセット時）に共有ＲＯＭ１３６に格納された制御プログラムのプログラムコードをＶＤＰ１３４経由で受信し、必要に応じて共有ＲＯＭ１３６に格納された制御プログラムの各種パラメータをＶＤＰ１３４経由で受信するようにしたことにより、制御プログラムの動作中における共有ＲＯＭ１３６からＶＤＰ１３４経由で表示制御用ＣＰＵ１３１に読み出されるデータ量を最小限に抑えることができる。なお、表示制御用ＣＰＵ１３１は、制御プログラムの各種パラメータをＶＤＰ１３４経由で共有ＲＯＭ１３６に必要に応じてアクセスして受信することになるが、ＶＤＰ１３４の処理に弊害を及ぼすことはない。
【００６４】
さらにまた、実施例１によれば、制御プログラムおよび画像データを格納する共有ＲＯＭ１３６にさらに音データを格納することにより、ＲＯＭを１つにして共有することで構成がさらに単純になるとともに、物理的なＲＯＭの数を減らしてコストをさらに削減することができる。
【００６５】
なお、実施例１では、表示装置を液晶表示装置８としたが、ＰＤＰ（Plasma Display Panel），有機ＥＬ（Electroluminescence），ＳＥＤ（Surface-conduction Electron-emitter Display），ＣＲＴ（Cathode Ray Tube）等のその他の表示装置であってもよいことはもちろんである。
【００６６】
以上、本発明の実施例１を説明したが、これはあくまでも例示にすぎず、本発明はこれに限定されるものではなく、特許請求の範囲の趣旨を逸脱しない限りにおいて、当業者の知識に基づく種々の変更が可能である。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施例１に係る遊技機用表示制御装置を搭載する遊技機の一例としてのパチンコ遊技機の正面模式図。
【図２】パチンコ遊技機の回路ブロック図。
【図３】本実施例１に係る遊技機用表示制御装置における表示制御基板の回路ブロック図。
【図４】図３の表示制御基板をさらに具体化して示す回路ブロック図。
【図５】（ａ），（ｂ）は本発明および従来のメモリマップを示す図。
【図６】（ａ），（ｂ）は表示制御用ＣＰＵ〜ＶＤＰ間のデータ送受信およびＶＤＰ〜共有ＲＯＭ間のデータ送受信を示すタイムチャート。
【図７】表示制御用ＣＰＵの要求処理を示すフローチャート。
【図８】ＶＤＰの転送処理を示すフローチャート。
【図９】（ａ），（ｂ）はＶＤＰの表示制御およびフレームバッファ上での画像データの展開を説明する図。
【図１０】従来の表示制御基板の一例を示す回路ブロック図。
【図１１】従来の表示制御基板の他の例を示す回路ブロック図。
【符号の説明】
【００６８】
１  パチンコ遊技機（遊技機）
４  スピーカ
８  液晶表示装置（表示手段）
１０  遊技機用表示装置
４０  アンプ
１００  主制御基板
１１０  主回路
１２０  副制御回路
１３０  表示制御回路
１３１  表示制御用ＣＰＵ
１３２  第１バス
１３３  ＲＡＭ（一時格納手段）
１３４  ＶＤＰ（画像処理用ＬＳＩ）
１３５  第２バス
１３６  共有ＲＯＭ（データ格納手段）
１３７  ＶＲＡＭ
１３８  インターフェース回路
【図１】
2008229240.tif 000003
【図２】
2008229240.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008229240.tif 000009
【図８】
2008229240.tif 000010
【図９】
2008229240.tif 000011
【図１０】
2008229240.tif 000012
【図１１】
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