(57)【要約】【課題】Ｅ―ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立する。【解決手段】本発明に係る半導体装置１００は、半導体基板１０１上に形成されるチャネル層１０４と、チャネル層１０４上に形成される電子供給層１０５と、電子供給層１０５上に形成される第１のショットキー層１０７と、第１のショットキー層１０７上に形成される第２のショットキー層１０８と、第１のショットキー層１０７上に形成され、第１のショットキー層１０７とショットキー接合する第１のゲート電極１１４と、第１のゲート電極１１４を挟むように形成されるオーミック電極１１５ｃと、第２のショットキー層１０８上に形成され、第２のショットキー層１０８とショットキー接合し、第１のゲート電極１１４と異なる材料で形成される第２のゲート電極１１５ａと、第２のゲート電極１１５ａを挟むように形成されるオーミック電極１１５ｄとを備える。【選択図】図１
2008010468.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されるチャネル層と、
前記チャネル層上に形成される電子供給層と、
前記電子供給層上に形成される第１のショットキー層と、
前記第１のショットキー層上に形成される第２のショットキー層と、
前記第１のショットキー層上に形成され、前記第１のショットキー層とショットキー接合する第１のゲート電極と、
前記第１のゲート電極を挟むように形成され、前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、
前記第２のショットキー層上に形成され、前記第２のショットキー層とショットキー接合し、前記第１のゲート電極と異なる材料で形成される第２のゲート電極と、
前記第２のゲート電極を挟むように形成され、前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを備える
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、
前記第１のゲート電極上に、前記第２のゲート電極と同じ材料で形成される第３のゲート電極を備える
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のソース電極、前記第２のソース電極、前記第１のドレイン電極および前記第２のドレイン電極は、前記第２のゲート電極と同じ材料で形成される
ことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１のゲート電極は、Ｗ、ＷＳｉまたはＷＳｉＮで構成される
ことを特徴とする請求項１、２または３記載の半導体装置。
【請求項５】
前記第１のショットキー層は、少なくとも１層以上で形成され、その最上層がＩｎＧａＰで構成される
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第２のショットキー層は、少なくとも１層以上で形成され、その最下層がＡｌＧａＡｓまたはＧａＡｓで構成される
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記半導体基板は、ＧａＡｓまたはＩｎＰで構成される
ことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
エンハンスメント型電界効果トランジスタと、ディプレッション型電界効果トランジスタとを備える半導体装置の製造方法であって、
半導体基板上にチャネル層を形成する第１のステップと、
前記チャネル層上に電子供給層を形成する第２のステップと、
前記電子供給層上に第１のショットキー層を形成する第３のステップと、
前記第１のショットキー層上に第２のショットキー層を形成する第４のステップと、
前記第２のショットキー層に前記第１のショットキー層を露出させる第１の開口を形成する第５のステップと、
前記第１の開口に、前記第１のショットキー層とショットキー接合する前記エンハンスメント型電界効果トランジスタのゲート電極である第１の電極を形成する第６のステップと、
前記第２のショットキー層上に形成され、前記第２のショットキー層とショットキー接合し、前記第１のゲート電極と異なる材料で形成される前記ディプレッション型電界効果トランジスタのゲート電極である第２の電極を形成する第７のステップとを含む
ことを特徴とする製造方法。
【請求項９】
前記第７のステップにおいて、前記第２のゲート電極と、前記第１のゲート電極上に形成される第３のゲート電極とを同時かつ同じ材料で形成する
ことを特徴とする請求項８記載の製造方法。
【請求項１０】
前記第７のステップにおいて、前記第２のゲート電極と、前記第１のゲート電極を挟むように形成され前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、前記第２のゲート電極を挟むように形成され前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを同時かつ同じ材料で形成する
ことを特徴とする請求項８または９記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、閾値電圧が異なる２種類以上の電界効果トランジスタを化合物半導体基板上に集積化した半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓよりなる半絶縁性基板上に形成される電界効果型トランジスタ（以下、ＧａＡｓＦＥＴと称する）は、その優れた性能により、通信機器とりわけ携帯電話端末等のパワーアンプおよびスイッチ等に利用されている。このＧａＡｓＦＥＴ等の能動素子と抵抗素子及び容量素子等の受動素子とを集積化したモノリシックマイクロ波集積回路（以下、ＧａＡｓＭＭＩＣと称する）は特に広く実用化されている。
【０００３】
近年、前述のＧａＡｓＭＭＩＣにおいて更なる高機能化および高性能化が求められている。そのような中、ディプレッション型のＦＥＴ（以下、Ｄ−ＦＥＴと称する）から構成される前述のパワーアンプおよびスイッチとエンハンスメント型のＦＥＴ（以下、Ｅ−ＦＥＴと称す）から構成される論理回路とを内蔵したＧａＡｓＭＭＩＣ、すなわち、Ｅ−ＦＥＴとＤ−ＦＥＴとを同一基板上に混載するＥ／Ｄ−ＦＥＴが要望されるようになった。
【０００４】
従来のＥ／Ｄ−ＦＥＴとしては、例えば、特許文献１に記載の半導体装置および特許文献２に記載の半導体装置が知られている。
【０００５】
以下に、従来のＥ／Ｄ−ＦＥＴについて説明する。まず、特許文献１に記載の従来の半導体装置について説明する。
【０００６】
図９は、特許文献１に記載の半導体装置の構成を示す断面図である。
【０００７】
図９に示す半導体装置４００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域４１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域４１とを含む。半導体装置４００は、半絶縁性ＧａＡｓからなる基板４０１と、バッファ層４０２と、チャネル層４０３と、電子供給層４０４と、閾値制御層４０５と、エッチング停止層４０６と、コンタクト層４０７と、素子分離領域４０８と、絶縁膜４０９と、側壁保護膜４１２と、ゲート電極４１３および４１４と、オーミック電極４１５とを備える。
【０００８】
バッファ層４０２は、アンドープＧａＡｓで構成され、基板４０１上に形成される。
【０００９】
チャネル層４０３は、アンドープＩｎＧａＡｓで構成され、バッファ層４０２上に形成される。
【００１０】
電子供給層４０４は、ｎ型ＡｌＧａＡｓで構成され、チャネル層４０３上に形成される。
【００１１】
閾値制御層４０５は、ｎ型ＡｌＧａＡｓで構成され、電子供給層４０４上に形成される。
【００１２】
エッチング停止層４０６は、ｎ型ＡｌＧａＡｓで構成され、閾値制御層４０５上に形成される。
【００１３】
コンタクト層４０７は、ｎ型ＧａＡｓで構成され、エッチング停止層４０６上に形成される。
【００１４】
素子分離領域４０８は、イオン注入により形成され、Ｅ−ＦＥＴ領域４１とＤ−ＦＥＴ領域４２とを電気的に分離する。
【００１５】
絶縁膜４０９は、コンタクト層４０７上に形成される。
【００１６】
側壁保護膜４１２は、ＳｉＯ2で構成され、コンタクト層４０７とゲート電極４１３または４１４とを分離する。
【００１７】
ゲート電極４１３は、閾値制御層４０５およびエッチング停止層４０６と接触し、電子供給層４０４とショットキー接合する。
【００１８】
ゲート電極４１４は、エッチング停止層４０６とショットキー接合する。
【００１９】
オーミック電極４１５は、絶縁膜４０９に形成された開口に形成され、それぞれコンタクト層４０７と電気的に接続される。
【００２０】
次に、従来の半導体装置４００の製造方法を説明する。図１０〜１２は、半導体装置４００の製造過程における断面構造を示す図である。
【００２１】
まず、半絶縁性ＧａＡｓで構成された基板４０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓバッファ層４０２、ＩｎＧａＡｓチャネル層４０３、ＡｌＧａＡｓ電子供給層４０４、ＡｌＧａＡｓ閾値制御層４０５、ＡｌＧａＡｓエッチング停止層４０６およびＧａＡｓコンタクト層４０７を順次エピタキシャル成長させる。フォトレジストマスク（図示せず）を用いてボロンからなるイオン注入により素子分離領域４０８を形成し、Ｅ−ＦＥＴ領域４１とＤ−ＦＥＴ領域４２とを形成する（図１０）。
【００２２】
次に、ＳｉＯ2からなる絶縁膜４０９を形成し、フォトレジストマスク（図示せず）を用いて絶縁膜４０９上の所定の領域をＧａＡｓコンタクト層４０７に対して選択的にドライエッチングする。さらに、ＧａＡｓコンタクト層４０７をＡｌＧａＡｓエッチング停止層４０６に対して選択的にドライエッチングし、ゲート開口４１０および４１１を形成する。さらに、ＳｉＯ2からなる絶縁膜を形成し、ドライエッチングによるエッチバックを行い側壁保護膜４１２を形成する（図１１）。
【００２３】
次に、フォトレジストマスク（図示せず）を用いてゲート開口４１１を覆い、ゲート開口４１０内のＡｌＧａＡｓエッチング停止層４０６をウェットエッチングし、ＡｌＧａＡｓ閾値制御層４０５を露出させる。ＡｌＧａＡｓ閾値制御層４０５を、ＡｌＧａＡｓ電子供給層４０４と選択的にドライエッチングする。さらに、フォトレジストパターンを除去しＷＳｉおよびＷを積層し、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、Ｅ−ＦＥＴゲート電極４１３およびＤ−ＦＥＴゲート電極４１４を同時に形成する（図１２）。
【００２４】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜４１０の所定の領域を開口し、蒸着リフトオフ法によりＡｕＧｅＮｉからなるオーミック電極４１５を形成する。以上の工程により、図９に示す従来の半導体装置４００の構造が形成される。
【００２５】
次に、特許文献２に記載の従来の半導体装置について説明する。
【００２６】
図１３は、特許文献２に記載の半導体装置の構成を示す断面図である。
【００２７】
図１３に示す半導体装置５００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域５１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域５２とを含む。半導体装置５００は、半絶縁性ＧａＡｓからなる基板５０１と、チャネル層５０２と、電子供給層５０３と、キャップ層５０４、５０５および５０６と、素子分離領域５０７と、絶縁膜５０８と、オーミック電極５０９と、ゲート電極５１２および５１３とを備える。
【００２８】
チャネル層５０２は、アンドープＧａＡｓで構成され、基板５０１上に形成される。
【００２９】
電子供給層５０３は、ｎ型ＩｎＧａＰで構成され、チャネル層５０２上に形成される。Ｅ−ＦＥＴ領域５１の電子供給層５０３の厚さｄ１は、Ｄ−ＦＥＴ領域５２の電子供給層５０３の厚さｄ２と比較して薄く形成される。
【００３０】
キャップ層５０４は、ｎ型ＧａＡｓで構成され、電子供給層５０３上に形成される。
【００３１】
キャップ層５０５は、ｎ型ＩｎＧａＰで構成され、キャップ層５０４上に形成される。
【００３２】
キャップ層５０６は、ｎ型ＧａＡｓで構成され、キャップ層５０５上に形成される。
【００３３】
素子分離領域５０７は、イオン注入により形成され、Ｅ−ＦＥＴ領域５１とＤ−ＦＥＴ領域５２とを電気的に分離する。
【００３４】
絶縁膜５０８は、キャップ層５０６上に形成される。
【００３５】
オーミック電極５０９は、絶縁膜５０８に形成された開口に形成され、それぞれキャップ層５０６と電気的に接続される。
【００３６】
ゲート電極５１２は、Ｅ−ＦＥＴ領域５１の絶縁膜５０８およびキャップ層５０４〜５０６に形成された開口内に形成され、電子供給層５０３とショットキー接合する。
【００３７】
ゲート電極５１３は、Ｄ−ＦＥＴ領域５２の絶縁膜５０８およびキャップ層５０４〜５０６に形成された開口内に形成され、電子供給層５０３とショットキー接合する。
【００３８】
次に、半導体素子５００の製造方法を説明する。図１４および図１５は、半導体装置５００の製造過程における断面構造を示す図である。
【００３９】
まず、半絶縁性ＧａＡｓで構成された基板５０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓチャネル層５０２、ＩｎＧａＰ電子供給層５０３を順次形成する。フォトレジストマスク（図示せず）を用いＩｎＧａＰ電子供給層５０３の所定の領域の一部の厚さをウェットエッチングする。フォトレジストマスクを除去後、さらにＧａＡｓキャップ層５０４、ＩｎＧａＰキャップ層５０５およびＧａＡｓキャップ層５０６を順次形成する。さらにフォトレジストマスク（図示せず）を用いてＯ2からなるイオン注入により素子分離領域５０７を形成し、Ｅ−ＦＥＴ領域５１とＤ−ＦＥＴ領域５２を形成する（図１４）。
【００４０】
次に、ＳｉＯ2からなる絶縁膜５０８を形成し、フォトレジストマスク（図示せず）を用いて所定の領域をＧａＡｓキャップ層５０６と選択的にウェットエッチングする。さらに、蒸着・リフトオフ法によりＡｕＧｅ／ＡｕからなりＧａＡｓキャップ層５０６とオーミック接触するオーミック電極５０９を形成する（図１５）。
【００４１】
次に、フォトレジストマスク（図示せず）を用いて絶縁膜５０８の所定の領域をＧａＡｓキャップ層５０６と選択的にウェットエッチングし、ゲート電極５１２および５１３を形成するためのゲート開口を形成する。ゲート開口内のＧａＡｓキャップ層５０６をＩｎＧａＰキャップ層５０５と選択的にウェットエッチングし、ＩｎＧａＰキャップ層５０５を露出させる。次に、ＩｎＧａＰキャップ層５０６をＧａＡｓキャップ層５０４と選択的にウェットエッチングし、ＧａＡｓキャップ層５０４を露出させる。次に、ＧａＡｓキャップ層５０４をＩｎＧａＰ電子供給層５０３と選択的にドライエッチングし、ＩｎＧａＰ電子供給層を露出させる。さらに、Ｔｉ／Ｐｔ／Ａｕ材料を用いて蒸着・リフトオフ法によりＥ−ＦＥＴゲート電極５１２およびＤ−ＦＥＴゲート電極５１３を形成する。以上の工程により、図１３に示す半導体装置５００の構造が形成される。
【特許文献１】特開平８−１１６０３４号公報
【特許文献２】特開平５−１２１４５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００４２】
しかしながら、同一基板上にＥ／Ｄ−ＦＥＴを混載する半導体装置において、Ｅ−ＦＥＴおよびＤ−ＦＥＴはそれぞれ用途が異なる。そのため求められる特性および精度も異なる。ＦＥＴの特性を決める要素としてゲート電極材料が重要である。また、ゲート電極材料と、ゲート電極がショットキー接合する半導体層の材料と組み合わせを選択する必要がある。特許文献１に記載の半導体装置４００では、Ｅ−ＦＥＴおよびＤ−ＦＥＴのゲート電極として双方ＷＳｉ／Ｗからなるゲート電極４１４および４１５が形成されている。このような構成ではゲート抵抗が増加し、特にスイッチを構成するＤ−ＦＥＴの特性が十分に得られない。また、特許文献２に記載の半導体装置５００では、Ｅ−ＦＥＴおよびＤ−ＦＥＴのゲート電極として双方Ｔｉ／Ｐｔ／Ａｕからなるゲート電極５１２および５１３が用いられている。さらに、ゲート電極５１２および５１３とショットキー接合する半導体層にＩｎＧａＰ電子供給層５０３が用いられている。ゲート電極にＴｉ／Ｐｔ／Ａｕを用いているため、Ｄ−ＦＥＴのゲート抵抗増加は抑制することができる。しかしながら、各ゲート電極５１２および５１３は、ＩｎＧａＰとショットキー接合している。この構成では、ＩｎＧａＰとＴｉとがプロセス温度の影響により反応し閾値が変動する可能性がある。特に、Ｅ−ＦＥＴは、閾値の制御性および安定性が重要である。閾値が変動した場合、求められる特性が得られず、歩留りを低下させる原因となる。すなわち、従来のＥ／Ｄ−ＦＥＴを混載する半導体装置は、Ｅ−ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立して実現することができなかった。
【００４３】
そこで、本発明は、上記課題を解決するためになされたもので、Ｅ―ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００４４】
上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に形成されるチャネル層と、前記チャネル層上に形成される電子供給層と、前記電子供給層上に形成される第１のショットキー層と、前記第１のショットキー層上に形成される第２のショットキー層と、前記第１のショットキー層上に形成され、前記第１のショットキー層とショットキー接合する第１のゲート電極と、前記第１のゲート電極を挟むように形成され、前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、前記第２のショットキー層上に形成され、前記第２のショットキー層とショットキー接合し、前記第１のゲート電極と異なる材料で形成される第２のゲート電極と、前記第２のゲート電極を挟むように形成され、前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを備える。
【００４５】
この構成によれば、本発明に係る半導体装置は、Ｅ−ＦＥＴのゲート電極である第１のゲート電極と、Ｄ−ＦＥＴのゲート電極である第２のゲート電極とが異なる材料で形成される。これにより、Ｅ−ＦＥＴのゲート電極を形成する材料に、第１のショットキー層とのプロセス温度等の影響による反応が少ない材料を用いることで、Ｅ−ＦＥＴに求められる閾値電圧の制御性および安定性を向上させることができる。また、Ｄ−ＦＥＴのゲート電極を形成する材料に、低抵抗な材料を用いることで、Ｄ−ＦＥＴのゲート抵抗を低減し、特性を向上させることができる。よって、本発明に係る半導体装置は、Ｅ―ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立することができる。
【００４６】
また、前記半導体装置は、さらに、前記第１のゲート電極上に、前記第２のゲート電極と同じ材料で形成される第３のゲート電極を備えてもよい。
【００４７】
この構成によれば、Ｅ−ＦＥＴのゲート電極を形成する材料として、第１のショットキー層とのプロセス温度等の影響による反応が少なく、抵抗値の高い材料を用いた場合でも、低抵抗な材料で構成される第３のゲート電極を第１のゲート電極に積層することができ、ゲート電極の合計の抵抗値を低減することができる。すなわち、Ｅ−ＦＥＴの閾値電圧の安定性向上に伴う、ゲート抵抗の増加を抑制することができる。また、第３のゲート電極は、Ｄ−ＦＥＴのゲート電極と同時かつ同じ材料で形成されるので、Ｅ−ＦＥＴのゲート電極を２層構造にする場合の、プロセス工数の増加を抑えることができる。すなわち、プロセスコストの増加を抑制することができる。
【００４８】
また、前記第１のソース電極、前記第２のソース電極、前記第１のドレイン電極および前記第２のドレイン電極は、前記第２のゲート電極と同じ材料で形成されてもよい。
【００４９】
この構成によれば、Ｅ−ＦＥＴおよびＤ−ＦＥＴのソース電極およびドレイン電極は、Ｄ−ＦＥＴのゲート電極と、同時かつ同じ材料で形成される。これにより、プロセス工数を削減することができる。よって、プロセスコストを低減することができる。
【００５０】
また、前記第１のゲート電極は、Ｗ、ＷＳｉまたはＷＳｉＮで構成されてもよい。
【００５１】
この構成によれば、第１のショットキー層を形成する材料（例えば、ＩｎＧａＰ等）と、プロセス温度等の影響による反応が少ないＷ、ＷＳｉまたはＷＳｉＮで第１のゲート電極が構成される。これにより、Ｅ−ＦＥＴの閾値電圧の制御性および安定性を向上させることができる。
【００５２】
また、前記第１のショットキー層は、少なくとも１層以上で形成され、その最上層がＩｎＧａＰで構成されてもよい。
【００５３】
この構成によれば、第１のゲート電極の材料（例えば、ＷＳｉＮ等）と、プロセス温度等の影響による反応が少ないＩｎＧａＰで第１のショットキー層が形成される。これにより、Ｅ−ＦＥＴの閾値電圧の制御性および安定性を向上させることができる。
【００５４】
また、前記第２のショットキー層は、少なくとも１層以上で形成され、その最下層がＡｌＧａＡｓまたはＧａＡｓで構成されてもよい。
【００５５】
また、前記半導体基板は、ＧａＡｓまたはＩｎＰで構成されてもよい。
【００５６】
また、本発明に係る半導体装置の製造方法は、エンハンスメント型電界効果トランジスタと、ディプレッション型電界効果トランジスタとを備える半導体装置の製造方法であって、半導体基板上にチャネル層を形成する第１のステップと、前記チャネル層上に電子供給層を形成する第２のステップと、前記電子供給層上に第１のショットキー層を形成する第３のステップと、前記第１のショットキー層上に第２のショットキー層を形成する第４のステップと、前記第２のショットキー層に前記第１のショットキー層を露出させる第１の開口を形成する第５のステップと、前記第１の開口に、前記第１のショットキー層とショットキー接合する前記エンハンスメント型電界効果トランジスタのゲート電極である第１の電極を形成する第６のステップと、前記第２のショットキー層上に形成され、前記第２のショットキー層とショットキー接合し、前記第１のゲート電極と異なる材料で形成される前記ディプレッション型電界効果トランジスタのゲート電極である第２の電極を形成する第７のステップとを含む。
【００５７】
これによれば、Ｅ−ＦＥＴのゲート電極である第１のゲート電極と、Ｄ−ＦＥＴのゲート電極である第２のゲート電極とが異なる材料で形成される。これにより、Ｅ−ＦＥＴのゲート電極を形成する材料に、第１のショットキー層とのプロセス温度等の影響による反応が少ない材料を用いることで、Ｅ−ＦＥＴに求められる閾値電圧の制御性および安定性を向上させることができる。また、Ｄ−ＦＥＴのゲート電極を形成する材料に、低抵抗な材料を用いることで、Ｄ−ＦＥＴのゲート抵抗を低減し、特性を向上させることができる。よって、本発明に係る製造方法により形成された半導体装置は、Ｅ―ＦＥＴおよびＤ−ＦＥＴがそれぞれに求められる特性を両立することができる。
【００５８】
また、前記第７のステップにおいて、前記第２のゲート電極と、前記第１のゲート電極上に形成される第３のゲート電極とを同時かつ同じ材料で形成してもよい。
【００５９】
これによれば、Ｅ−ＦＥＴのゲート電極を形成する材料として、第１のショットキー層とのプロセス温度等の影響による反応が少なく、抵抗値の高い材料を用いた場合でも、低抵抗な材料で構成される第３のゲート電極を第１のゲート電極に積層することがで、ゲート電極の合計の抵抗値を低減することができる。すなわち、Ｅ−ＦＥＴの閾値電圧の安定性向上に伴う、ゲート抵抗の増加を抑制することができる。また、第３のゲート電極は、Ｄ−ＦＥＴのゲート電極と同時かつ同じ材料で形成されるので、Ｅ−ＦＥＴのゲート電極を２層構造にする場合の、プロセス工数の増加を抑えることができる。すなわち、プロセスコストの増加を抑制することができる。
【００６０】
また、前記第７のステップにおいて、前記第２のゲート電極と、前記第１のゲート電極を挟むように形成され前記チャネル層と電気的に接続される第１のソース電極および第１のドレイン電極と、前記第２のゲート電極を挟むように形成され前記チャネル層と電気的に接続される第２のソース電極および第２のドレイン電極とを同時かつ同じ材料で形成してもよい。
【００６１】
これによれば、Ｅ−ＦＥＴおよびＤ−ＦＥＴのソース電極およびドレイン電極は、Ｄ−ＦＥＴのゲート電極と、同時かつ同じ材料で形成される。これにより、プロセス工数を削減することができる。よって、プロセスコストを低減することができる。
【発明の効果】
【００６２】
本発明は、Ｅ―ＦＥＴおよびＤ−ＦＥＴのそれぞれに求められる特性を両立することができる半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００６３】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
【００６４】
本発明の実施の形態に係る半導体装置は、Ｅ−ＦＥＴのゲート電極と、Ｄ−ＦＥＴのゲート電極とを異なる材料で形成する。これにより、Ｅ−ＦＥＴおよびＤ−ＦＥＴの特性を向上させることができる。
【００６５】
まず、本発明の実施の形態に係る半導体装置の構成を説明する。
【００６６】
図１は、本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【００６７】
図１に示す半導体装置１００は、Ｅ−ＦＥＴが形成されるＥ−ＦＥＴ領域１１と、Ｄ−ＦＥＴが形成されるＤ−ＦＥＴ領域１２とを含む。半導体装置１００は、半絶縁性ＧａＡｓからなる半導体基板である基板１０１と、エピタキシャル層１１０と、素子分離領域１１１と、絶縁膜１１２および１１３と、ゲート電極１１４、１１５ａおよび１１５ｂと、オーミック電極１１５ｃおよび１１５ｄとを備える。
【００６８】
エピタキシャル層１１０は、基板１０１上に半導体層を結晶成長させることで形成される。エピタキシャル層１１０は、バッファ層１０２および１０３と、チャネル層１０４と、スペーサ層１０５と、電子供給層１０６と、ショットキー層１０７および１０８と、コンタクト層１０９とを含む。
【００６９】
バッファ層１０２は、基板１０１上に形成される。バッファ層１０２は、アンドープＧａＡｓで構成され、例えば、厚さ１μｍである。バッファ層１０３は、バッファ層１０２上に形成され、アンドープＡｌＧａＡｓで構成される。バッファ層１０２および１０３は、エピタキシャル層１０９と基板１０１との間の格子不整合を緩和する。
【００７０】
チャネル層１０４は、バッファ層１０３上に形成され、厚さ１０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成される。チャンネル層１０４は、キャリアが走行する層である。
【００７１】
スペーサ層１０５は、チャネル層１０４上に形成され、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成される。
【００７２】
電子供給層１０６は、スペーサ層１０５上に形成され、ｎ型不純物イオンであるＳｉがドーピングされた厚さ１０ｎｍのＡｌＧａＡｓで構成される。
【００７３】
ショットキー層１０７は、電子供給層１０６上に形成される。ショットキー層１０７は、閾値制御層１０７ａと、エッチング停止層１０７ｂとの２層を含む。閾値制御層１０７ａは、電子供給層１０６上に形成され、厚さ１０ｎｍのアンドープＡｌＧａＡｓ層で構成される。エッチング停止層１０７ｂは、閾値制御層１０７ａ上に形成され、厚さ５ｎｍのＩｎＧａＰで構成される。
【００７４】
ショットキー層１０８は、ショットキー層１０７上に形成され、厚さ１０ｎｍのアンドープＡｌＧａＡｓ層で構成される。ショットキー層１０８は、閾値制御層としての役割もはたす。
【００７５】
コンタクト層１０９は、ショットキー層１０８上に形成される。コンタクト層１０９は、４つの領域に分割され、それぞれにオーミック電極１１５ｃまたは１１５ｄが接続される。コンタクト層１０９は、コンタクト層１０９ａと、コンタクト層１０９ｂとを含む。コンタクト層１０９ａは、ショットキー層１０８上に形成され、厚さ５０ｎｍのｎ型ＧａＡｓで構成される。コンタクト層１０９ｂは、コンタクト層１０９ａ上に形成され、厚さ５０nmのｎ型ＩｎＧａＡｓで構成される。
【００７６】
素子分離領域１１１は、イオン注入により形成され、Ｅ−ＦＥＴ領域１１と、Ｄ−ＦＥＴ領域１２とを電気的に分離する。
【００７７】
絶縁膜１１２は、エピタキシャル層１１０および素子分離領域１１１上に形成され、例えば、ＳｉＮで構成される。絶縁膜１１３は、絶縁膜１１２上に形成され、例えば、ＳｉＯで構成される。
【００７８】
ゲート電極１１４は、トランジスタ領域１１の絶縁膜１１２、１１３およびショットキー層１０８に形成された開口に埋め込まれるように形成される。ゲート電極１１４は、例えば、ＷＳｉＮで構成される。ゲート電極１１４は、Ｅ−ＦＥＴのゲート部に対応し、ショットキー層１０７のエッチング停止層１０７ｂとショットキー接合する。
【００７９】
ゲート電極１１５ａは、トランジスタ領域１２の絶縁膜１１２および１１３に形成された開口に埋め込まれるように形成される。ゲート電極１１５ａは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。ゲート電極１１５ａは、Ｄ−ＦＥＴのゲート部に対応し、ショットキー層１０８とショットキー接合する。
【００８０】
ゲート電極１１５ｂは、ゲート電極１１４上に形成される。ゲート電極１１５ｂは、ゲート電極１１４と異なる材料で構成される。また、ゲート電極１１５ｂは、ゲート電極１１５ａと同時かつ同じ材料で形成される。例えば、ゲート電極１１５ｂは、Ｔｉ／Ａｌ／Ｔｉで構成される。
【００８１】
オーミック電極１１５ｃは、それぞれＥ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１１４を挟むように形成される。オーミック電極１１５ｃは、それぞれＥ−ＦＥＴ領域１１のコンタクト層１０９、ショットキー層１０７、１０８、電子供給層１０６およびスペーサ層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１１５ｃは、トランジスタ領域１１の絶縁膜１１２および１１３に形成された開口に埋め込まれるように形成される。オーミック電極１１５ｃは、トランジスタ領域１１に形成されるＥ−ＦＥＴのオーミック部（ドレイン部およびソース部）のコンタクト層１０９とオーミック接触する。
【００８２】
オーミック電極１１５ｄは、それぞれＤ−ＦＥＴのソース電極およびドレイン電極であり、ゲート電極１１５ａを挟むように形成される。オーミック電極１１５ｄは、それぞれＤ−ＦＥＴ領域１２のコンタクト層１０９、ショットキー層１０７、１０８、電子供給層１０６およびスペーサ層１０５を介して、チャネル層１０４と電気的に接続される。オーミック電極１１５ｄは、トランジスタ領域１２の絶縁膜１１２および１１３に形成された開口に埋め込まれるように形成される。オーミック電極１１５ｄは、トランジスタ領域１２に形成されるＤ−ＦＥＴのオーミック部（ドレイン部およびソース部）のコンタクト層１０９とオーミック接触する。また、オーミック電極１１５ｃおよび１１５ｄは、ゲート電極１１５ａおよび１１５ｂと同時かつ同じ材料で形成される。オーミック電極１１５ｃおよび１１５ｄは、例えば、Ｔｉ／Ａｌ／Ｔｉで構成される。
【００８３】
次に、図１に示す半導体装置１００の製造方法を説明する。
【００８４】
図２〜８は、半導体装置１００の製造過程における断面構造を示す図である。
【００８５】
まず、半絶縁性ＧａＡｓで構成された基板１０１上に、ＭＯＣＶＤ法またはＭＢＥ法などを用いてＧａＡｓバッファ層１０２、ＡｌＧａＡｓバッファ層１０３、ＩｎＧａＡｓチャネル層１０４、ＡｌＧａＡｓスペーサ層１０５、ＡｌＧａＡｓ電子供給層１０６、ＡｌＧａＡｓ閾値制御層１０７ａ、ＩｎＧａＰエッチング停止層１０７ｂ、ＡｌＧａＡｓショットキー層１０８、ＧａＡｓコンタクト層１０９ａおよびＩｎＧａＡｓコンタクト層１０９ｂを順次エピタキシャル成長する。ここでエピタキシャル成長させたバッファ層１０２からコンタクト層１０９の全体をエピタキシャル層１１０と呼ぶことにする。また閾値制御層１０７ａとエッチング停止層１０７ｂをショットキー層１０７と呼ぶことにする。またコンタクト層１０９ａと１０９ｂをコンタクト層１０９と呼ぶことにする。以上の工程により、図２に示す構造が形成される。
【００８６】
次に、フォトレジストマスク（図示せず）を用いてコンタクト層１０９の所定の領域を残して除去し、Ｅ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２を形成する。さらに、Ｅ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２を電気的に分離するために、例えばボロンからなるイオン注入により素子分離領域１１１を形成する。以上の工程により、図３に示す構造が形成される。
【００８７】
次に、フォトレジストマスク（図示せず）を用いてＦ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２内の所定の領域を残してコンタクト層１０９を除去し、E−ＦＥＴ領域１１のオーミックコンタクト領域１１ａおよびＤ−ＦＥＴ領域１２のオーミックコンタクト領域１２ａを形成する。例えば、ＳｉＣｌ4／ＳＦ6／Ｎ2の混合ガスを用いたドライエッチングによりコンタクト層１０９を除去する。以上の工程により、図４に示す構造が形成される。
【００８８】
次に、ＳｉＮからなる絶縁膜１１２およびＳｉＯからなる絶縁膜１１３を形成する。以上の工程により、図５に示す構造が形成される。
【００８９】
次に、フォトレジストマスク（図示せず）を用いてＥ−ＦＥＴ領域１１内の所定の領域の絶縁膜１１２および１１３を、ＡｌＧａＡｓ閾値制御層１０８に対して選択的にドライエッチングを行う。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。次に、例えば燐酸、過酸化水素水および水の混合液によりＡｌＧａＡｓ閾値制御層１０８をその下層のＩｎＧａＰエッチング停止層１０７ｂに対して選択的にウェットエッチングを行う。これにより、Ｅ−ＦＥＴ領域１１のショットキー層１０７を露出させるゲート開口１１ｂが形成される。以上の工程により、図６に示す構造が形成される。
【００９０】
次に、全面に、例えばＷＳｉＮをスパッタし、フォトレジストマスク（図示せず）を用いて所定の領域を残してドライエッチングし、ゲート電極１１４を形成する。例えば、Ｃｌ2／Ｏ2の混合ガスを用いたドライエッチングを行う。以上の工程により、図７に示す構造が形成される。
【００９１】
次に、フォトレジストマスク（図示せず）を用いてＥ−ＦＥＴ領域１１およびＤ−ＦＥＴ領域１２内の所定の領域の絶縁膜１１２および１１３を、その下層のＡｌＧａＡｓ閾値制御層１０８およびＩｎＧａＡｓコンタクト層１０９ｂに対して選択ドライエッチングを行う。例えば、ＣＨＦ3／ＳＦ6の混合ガスを用いたドライエッチングを行う。これにより、Ｅ−ＦＥＴ領域１１のオーミック開口１１ｃ、Ｄ−ＦＥＴ領域１２のゲート開口１２ｂおよびＤ−ＦＥＴ領域１２のオーミック開口１２ｃが形成される。以上の工程により、図８に示す構造が形成される。
【００９２】
次に、全面に、例えばＴｉ／Ａｌ／Ｔｉを蒸着し、フォトレジストマスク（図示せず）を用いてドライエッチングし、Ｅ−ＦＥＴ領域のゲート電極１１４上に積層されるゲート電極１１５ｂ、Ｅ−ＦＥＴ領域に形成されるオーミック電極１１５ｃ、Ｄ−ＦＥＴ領域１２のゲート電極１１５ａ、および、Ｄ−ＦＥＴ領域のオーミック電極１１５ｄを形成する。例えば、Ｃｌ2／ＢＣｌ3の混合ガスを用いたドライエッチングを行う。以上の工程により、図１に示す半導体装置１００の構造が形成される。
【００９３】
以上より、本実施の形態に係る半導体装置１００は、Ｅ−ＦＥＴおよびＤ−ＦＥＴのゲート電極を、それぞれ互いに異なる電極材料で形成する。これにより、Ｅ−ＦＥＴおよびＤ−ＦＥＴのそれぞれに要求される特性を満たすことができる。具体的には、Ｄ−ＦＥＴのゲート電極を、Ｔｉ／Ａｌ／Ｔｉ等の低抵抗な電極材料で形成することで、Ｄ−ＦＥＴのゲート抵抗を減少させ、Ｄ−ＦＥＴの特性を向上させることができる。また、Ｅ−ＦＥＴのゲート電極の電極材料にもＴｉ／Ａｌ／Ｔｉを用いた場合には、エッチング停止層１０７ｂを構成するＩｎＧａＰと、ゲート電極を構成するＴｉとがプロセス温度の影響により反応し、Ｅ−ＦＥＴの閾値が変動する可能性がある。特に、Ｅ−ＦＥＴは、閾値の制御性および安定性が重要である。閾値が変動した場合、求められる特性が得られず、歩留りを低下させる原因となる。一方、本実施の形態に係る半導体装置１００は、ゲート電極１１４にＷＳｉＮ等のＩｎＧａＰとの反応が少ない電極材料を用いている。これにより、Ｅ−ＦＥＴの閾値の制御性および安定性を向上させることができる。よって、半導体装置１００の歩留まりを向上させることができる。
【００９４】
また、本発明に係る半導体装置１００は、Ｅ−ＦＥＴのゲート電極１１４上にゲート電極１１５ｂを積層している。これにより、Ｄ−ＦＥＴのゲート電極１１５ａ等の電極材料であるＴｉ／Ａｌ／Ｔｉ等よりも抵抗値の高いＷＳｉＮ等をＥ−ＦＥＴのゲート電極１１４の電極材料として使用した場合でも、Ｅ−ＦＥＴのゲート抵抗の合計を低減できることができる。よって、Ｅ−ＦＥＴの特性を向上させることができる。
【００９５】
また、本発明に係る半導体装置１００は、Ｄ−ＦＥＴのゲート電極１１５ａを形成するのと同時にＥ−ＦＥＴおよびＤ−ＦＥＴのすべてのオーミック電極１１５ｃおよび１１５ｄを形成する。さらに、ゲート電極１１５ａ、オーミック電極１１５ｃおよび１１５ｄと同時に、Ｅ−ＦＥＴのゲート電極１１４上にゲート電極１１５ｂを積層する。よって、性能の向上および精度安定に伴う工数の増加を防ぐことができる。さらに、同一材料を用いることができるため、簡素で安価なプロセスを実現できる。
【００９６】
また、本発明に係る半導体装置１００は、Ｅ−ＦＥＴのオーミック電極１１５ｃおよびＤ−ＦＥＴのオーミック電極１１５ｄを、Ｔｉ／Ａｌ／Ｔｉ等の低抵抗な電極材料で形成する。これにより、Ｅ−ＦＥＴおよびＤ−ＦＥＴのソース抵抗およびドレイン抵抗を減少させ、Ｅ−ＦＥＴおよびＤ−ＦＥＴの特性を向上させることができる。
【００９７】
以上、本発明の実施の形態に係る半導体装置およびについて説明したが、本発明は、この実施の形態に限定されるものではない。
【００９８】
例えば、上記説明では、Ｅ−ＦＥＴに２層構造のゲート電極を用いているが、ＷＳｉＮ等から構成されるゲート電極１１４のみを用いてもよい。
【００９９】
また、上記説明では、ゲート電極１１４をＷＳｉＮで構成しているが、エッチング停止層１０７ｂを構成する材料（上記例では、ＩｎＧａＰ）との反応性が低く、Ｅ−ＦＥＴの閾値の制御性を高くできる材料であればこれに限定されるものではない。例えば、ゲート電極１１４をＷまたはＷＳｉで構成してもよい。
【０１００】
また、上記説明では、Ｄ−ＦＥＴのゲート電極１１５ａ、Ｅ−ＦＥＴの２層目のゲート電極１１５ｂ、Ｅ−ＦＥＴのオーミック電極１１５ｃ、および、Ｄ−ＦＥＴのオーミック電極１１５ｄをＴｉ／Ａｌ／Ｔｉで構成しているが、低抵抗な電極材料であればよく、これに限定されるものではない。例えば、Ｄ−ＦＥＴのゲート電極１１５ａ、Ｅ−ＦＥＴの２層目のゲート電極１１５ｂ、Ｅ−ＦＥＴのオーミック電極１１５ｃ、および、Ｄ−ＦＥＴのオーミック電極１１５ｄをＴｉ／Ｐｔ／Ａｕで構成してもよい。
【０１０１】
また、上記説明では、ショットキー層１０８は、ＡｌＧａＡｓで構成されるとしたが、ＧａＡｓ等で構成してもよい。また、上記説明では、半導体基板１０１は、ＧａＡｓ基板としたが、ＩｎＰ基板等の化合物半導体基板であってもよい。
【産業上の利用可能性】
【０１０２】
本発明は、半導体装置とその製造方法に適用でき、特に、Ｅ−ＦＥＴとＤ−ＦＥＴとを集積化したＧａＡｓＭＭＩＣに適用することができる。また、本発明は、ＧａＡｓＭＭＩＣを用いる通信機器に適用でき、特に、携帯電話端末等のパワーアンプおよびスイッチ等に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施の形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図３】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図４】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図５】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図６】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図７】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図８】本発明の実施の形態に係る半導体装置の製造過程における断面構造を示す図である。
【図９】従来の半導体装置の構造を示す断面図である。
【図１０】従来の半導体装置の製造過程における断面構造を示す図である。
【図１１】従来の半導体装置の製造過程における断面構造を示す図である。
【図１２】従来の半導体装置の製造過程における断面構造を示す図である。
【図１３】従来の半導体装置の構造を示す断面図である。
【図１４】従来の半導体装置の製造過程における断面構造を示す図である。
【図１５】従来の半導体装置の製造過程における断面構造を示す図である。
【符号の説明】
【０１０４】
１００、４００、５００    半導体装置
１０１、４０１、５０１    基板
１０２、１０３、４０２    バッファ層
１０４，４０３、５０２    チャネル層
１０５    スペーサ層
１０６、４０４、５０３    電子供給層
１０７、１０８    ショットキー層
１０７ａ、４０５    閾値制御層
１０７ｂ、４０６    エッチング停止層
１０９、１０９ａ、１０９ｂ、４０７    コンタクト層
１１０    エピタキシャル層
１１１、４０８、５０７    素子分離領域
１１２、１１３、４０９、５０８    絶縁膜
１１４、１１５ａ、１１５ｂ、４１３、４１４、５１２、５１３    ゲート電極
１１５ｃ、１１５ｄ、４１５、５０９    オーミック電極
１１ａ、１２ａ    オーミックコンタクト領域
１１ｂ、１２ｂ、４１０、４１１    ゲート開口
１１ｃ、１２ｃ    オーミック開口
１１、４１、５１    Ｅ−ＦＥＴ領域
１２、４２、５２    Ｄ−ＦＥＴ領域
４１２    側壁保護膜
５０４、５０５、５０６    キャップ層
【図１】
2008010468.tif 000003
【図２】
2008010468.tif 000004
【図３】
2008010468.tif 000005
【図４】
2008010468.tif 000006
【図５】
2008010468.tif 000007
【図６】
2008010468.tif 000008
【図７】
2008010468.tif 000009
【図８】
2008010468.tif 000010
【図９】
2008010468.tif 000011
【図１０】
2008010468.tif 000012
【図１１】
2008010468.tif 000013
【図１２】
2008010468.tif 000014
【図１３】
2008010468.tif 000015
【図１４】
2008010468.tif 000016
【図１５】
2008010468.tif 000017