(57)【要約】【課題】半導体装置に関し、間欠的に電源がオン・オフされるブロックのリーク電流による電力消費を抑えることを目的とする。【解決手段】本発明による半導体装置１は、エラーチェック要否判定手段４を備え、電源が遮断されないブロック２に設けられたエラーチェック要否通知手段６からの通知に基づいてエラーチェックの要否を判定し、その判定に従ってエラーチェック実行手段５がブート時に外部メモリ手段からロードされるデータに対してエラーチェックを行う構成にした。また、エラーチェックは、全くなくすことはできないので、エラーチェック間隔設定手段７によって設定されるブート回数ごとに１回強制実行するようにしてシステムの信頼性を確保している。これにより、エラーチェック時間の分だけ、間欠的に動作している時間を短くすることができ、無駄なリーク電流消費が抑えられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源投入と電源遮断とが周期的に繰り返し行われる間欠動作のブロックを有する半導体装置において、
電源投入時に行われるブート処理にて外部メモリ手段からロードされるブート用データに対してエラーチェックを行うか否かを判定するエラーチェック要否判定手段と、
前記エラーチェック要否判定手段にてエラーチェックが必要と判定された場合に前記ブート用データのエラーチェックを行うエラーチェック実行手段と、
を有し、
前記エラーチェック要否判定手段及び前記エラーチェック実行手段は、間欠動作を行う前記ブロック内に備えられていることを特徴とする半導体装置。
【請求項２】
外部からエラーチェックを行うか否かを指示するエラーチェック要否データを受ける入力端子を備え、前記エラーチェック要否判定手段は、外部から通知される前記エラーチェック要否データに基づきエラーチェックの要否を判定することを特徴とする請求項１記載の半導体装置。
【請求項３】
エラーチェックの要否を指示するエラーチェック要否データを前記エラーチェック要否判定手段に通知するエラーチェック要否通知手段を備えていることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記エラーチェック要否通知手段は、エラーチェックの要否を表すフラグビットを格納する制御レジスタであることを特徴とする請求項３記載の半導体装置。
【請求項５】
ブート回数が一定回数に達したときだけ前記エラーチェック要否通知手段が通知するエラーチェック要否データを強制的にエラーチェック要データにするエラーチェック間隔設定手段を備えていることを特徴とする請求項３記載の半導体装置。
【請求項６】
前記エラーチェック間隔設定手段は、エラーチェックを行う周期の前記ブート回数を任意に設定できるようにしたことを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に直接拡散によるスペクトラム拡散通信方式における携帯端末装置のＬＳＩ（Large Scale Integration）のように、使用していないときの待ち受け動作状態のときに内部電源を周期的にオン・オフして低消費電力を実現している半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩの製造プロセスの微細化が進み、配線の幅が０．１０μｍに迫るようになってきている。その微細化は、それに伴ってトランジスタの実装密度が増加するが、その反面、ＬＳＩの動作に必要なしきい値電圧を下げることが要求され、その結果、待機時にトランジスタ間のリーク（静止）電流が大きくなるという本質的な問題を抱えている。携帯電話のようなバッテリで駆動される携帯端末装置では、使用時以外でも常に待機状態を保っているため、このリーク電流の増加は、連続通話時間および待ち受け時間を短くしてしまうという実用上非常に大きな影響を与えることになる。
【０００３】
従来、このようなリーク電流による消費電力増加に対する対策として、待機状態で動作不要な部分は電源を遮断する方法を取っている。さらに、ＬＳＩ内部においても、動作不要なブロックは電源を遮断し、リーク電流消費を抑えることが行われている。
【０００４】
ＬＳＩに内蔵されるＤＳＰ（Digital Signal Processor）およびＣＰＵ（Central Processing Unit）などのいわゆるプロセッサにおいては、電源を遮断する場合、プロセッサが今まで処理していたデータがすべて消えてしまうので、それを電源再投入に備えて不揮発性のメモリ手段に待避しておくことが必要になる。すなわち、電源をオフする前の状態をＬＳＩ外部の電源が遮断されないメモリ手段に退避し、電源を再投入するときには、外部の電源が遮断されないメモリ手段から退避したデータを復帰させるようにする。
【０００５】
また、プロセッサのプログラムにおいては、電源をオンする毎に外部のメモリ手段からプログラムをロードするブート処理が行われる。
図１０はブート処理タイミングを説明する図である。
【０００６】
ブートの際は、外部のメモリ手段からプログラムをロードした後に、プログラムが正常に読み込まれたかどうかを判定するチェックサムと呼ばれるエラー検出処理がブート毎に実行される。
【０００７】
たとえば携帯電話においても、待ち受け状態では、間欠受信の期間のみ電源を投入して他の期間では電源を遮断することにより消費電力を抑えることをやっているが、この間欠受信の際のブート時にエラー検出を行っている。
【０００８】
この間欠受信は、基地局から自分宛に電話がかかってきていないかをチェックする動作のことで、たとえば１秒ないし２秒の周期で、受信状態にしてみて、着信がなければ、電源を遮断する。
【０００９】
図１１は間欠受信周期とチェックサム時間とを説明する図である。
携帯電話の場合、ブートの間隔は、待ち受け状態における間欠受信周期と同じとなり、その時間間隔は、１．２８秒または２．５６秒が一般的である。待ち受け状態では、各間欠受信周期毎に１回電源が投入され、その間欠受信周期の期間内にプログラムをロードする時間とチェックサムを実行する時間がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のブート間隔でチェックサムを行った場合、何百時問単位で待ち受けができる携帯電話などの場合、チェックサムを行う累積時間が全体の電源オンすべき時間に占める割合が大きくなる。すなわち、チェックサムを行っている時間は、システムとして動作不能時間であるため、無駄にリーク電流が消費されているブロックが多くなり、無駄にバッテリ消費が行われていることになる。また、ロードするプログラムにおいても毎回ロードを行うため、ロード時間中のリーク電流が消費されることになる。
【００１１】
本発明はこのような点に鑑みてなされたものであり、システムとして動作不能の時間を短くしてリーク電流による電力消費を抑えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
図１は上記目的を達成する本発明の原理図である。
本発明による半導体装置１は、電源が常時投入されているブロック２と、電源投入と電源遮断とが周期的に繰り返し行われる間欠動作のブロック３とを有しており、間欠動作のブロック３には、エラーチェック要否判定手段４と、エラーチェック実行手段５とを備え、ブロック２には、エラーチェック要否通知手段６と、エラーチェック間隔設定手段７とを備えている。
【００１３】
エラーチェック要否判定手段４は、電源投入時に行われるブート処理にて外部メモリ手段からロードされるデータに対してエラーチェックを行うか否かを判定し、エラーチェック実行手段５は、エラーチェック要否判定手段４にてエラーチェックが必要と判定された場合にデータが正常にロードされたかどうかのエラーチェックを実行する。
【００１４】
電源が遮断されないブロック２に配置されているエラーチェック要否通知手段６は、エラーチェック要否判定手段４に対してエラーチェックが必要かどうかの指示を通知する。エラーチェック間隔設定手段７は、ブート回数が一定回数に達したときだけエラーチェック要否通知手段６に対してエラーチェックが必要であることをエラーチェック要否判定手段４に通知させるようにする。
【００１５】
このように、本発明の半導体装置１は、ブートの際に外部のメモリ手段からロードされたデータに対してエラーチェックを行うか否かを制御できるようにした。これにより、ブートする毎にロードされるデータのエラーチェックを毎回実行することがなくなり、そのエラーチェックにかかっていた時間の分だけ、間欠的に動作している時間を短くすることができ、無駄なリーク電流消費を抑えることができる。
【発明の効果】
【００１６】
本発明では、ブート時に外部メモリ手段からロードされるブート用データに対してエラーチェックを行うか否かを判定するエラーチェック要否判定手段を備え、このエラーチェック要否判定手段の判定結果に従って、エラーチェックを行う構成にした。このため、間欠動作ごとに行われるブート用データに対するエラーチェックを省略することができ、エラーチェックの処理時間を短縮することができる。すなわち間欠動作を行うブロックの電源をオンしている時間を減少させることができ、間欠動作を行うブロック内でのリーク電流の消費を抑えることができる。
【００１７】
また、携帯電話に適用した好ましい実施の形態では、ブート時のプログラムのロードを間欠受信処理に必要なプログラムだけにしたことで、プログラムのロード時間を短縮することができ、同様に、間欠動作を行うブロックの電源をオンしている時間を減少させて、間欠動作を行うブロック内でのリーク電流の消費を抑えることができる。
【００１８】
リーク電流による消費電力を低減させることができたので、バッテリの使用時間を長くすることができ、また、使用時間を同じにするなら容量の小さなバッテリを使用できることから、携帯端末装置を小型・軽量化することができる。
【発明を実施するための最良の形態】
【００１９】
まず、本発明の概略について図面を参照して説明する。
図１は本発明による半導体装置の原理的な構成を示す図である。
本発明による半導体装置１は、電源が常時投入されているブロック２と、電源投入と電源遮断とが周期的に繰り返し行われる間欠動作のブロック３とを有しており、間欠動作のブロック３には、エラーチェック要否判定手段４と、エラーチェック実行手段５とを備え、ブロック２には、エラーチェック要否通知手段６と、エラーチェック間隔設定手段７とを備えている。
【００２０】
エラーチェック要否判定手段４は、電源投入時に行われるブート処理にて外部のメモリ手段からロードされるデータに対してエラーチェックを行うか否かを判定し、エラーチェック実行手段５は、エラーチェック要否判定手段４にてエラーチェックが必要と判定された場合にデータが正常にロードされたかどうかのエラーチェックを実行する。
【００２１】
電源が遮断されないブロック２に配置されているエラーチェック要否通知手段６は、エラーチェック要否判定手段４に対してエラーチェックが必要かどうかの指示を通知する。エラーチェック間隔設定手段７は、ブート回数が一定回数に達したときだけエラーチェック要否通知手段６に対してエラーチェックが必要であることをエラーチェック要否判定手段４に通知させるようにする。
【００２２】
以上の構成の半導体装置１において、エラーチェック要否通知手段６およびエラーチェック間隔設定手段７は、電源が遮断されないブロック２に配置されていて、通常、エラーチェック要否通知手段６は、エラーチェック要否判定手段４に対してエラーチェックが不要である旨を通知している。エラーチェック間隔設定手段７は、間欠動作のブロック３に電源が投入される回数をカウントしていて、電源が投入される回数、すなわち、その結果生じるブート処理の回数が一定回数に達した場合に、エラーチェック要否通知手段６に対してエラーチェックを行う設定に変更する。
【００２３】
間欠動作のブロック３では、電源が投入されると、まず外部のメモリ手段からブート用プログラムのデータがロードされる。このとき、エラーチェック要否判定手段４は、エラーチェック要否通知手段６からエラーチェックの要否が通知されているので、その通知内容を判断する。ここで、エラーチェックが不要の場合、ロードされたデータに対するエラーチェック処理が省略される。
【００２４】
間欠動作が繰り返されて、ブートの回数が一定回数に達した場合には、エラーチェック間隔設定手段７がエラーチェック要否通知手段６に対してエラーチェックを行う設定に変更し、エラーチェック要否通知手段６がエラーチェック要否判定手段４に通知しているので、エラーチェック要否判定手段４は、エラーチェックが必要と判断する。この場合、外部のメモリ手段からブート用プログラムのデータがロードされた後、そのデータに対してエラーチェックを行う。
【００２５】
このように、本発明の半導体装置１は、ブートの際に外部のメモリ手段からロードされたデータに対してエラーチェックを行うか否かを制御できるようにしたことにより、ブートする毎にロードされるデータのエラーチェックを毎回実行することがなくなり、そのエラーチェックにかかっていた時間の分だけ、間欠的に動作している時間を短くすることができ、無駄なリーク電流消費を抑えることができる。
【００２６】
なお、上記の構成では、電源が常時投入されているブロック２が内蔵されている場合を例示してあるが、この部分の機能をこの半導体装置１の外部に設けてもよい。この場合、半導体装置１は、エラーチェック要否データを受ける入力端子を備え、この入力端子で受けたエラーチェック要否データに基づきエラーチェック要否判定手段４がエラーチェックの要否を判定することになる。
【００２７】
次に、本発明の実施の形態を、間欠受信を行う携帯電話用のＬＳＩに適用した場合を例にして詳細に説明する。
図２は間欠受信動作に必要なシステムの要部構成を示す図である。
【００２８】
ＬＳＩ１０は、電源がオフされない電源オンブロック１１と、間欠受信周期に合わせて電源がオン・オフされる電源オン・オフブロック１２とを備え、この電源オン・オフブロック１２には、音声などの信号を変復調するモデム部やスクランブル処理および誤り訂正処理を行うコーデック部を含むロジック１３と、このロジック１３を制御するＤＳＰ１４と、このＬＳＩ１０の全体を制御するＣＰＵ１５と、ＤＳＰ１４およびＬＳＩ１０が接続された内部バス１６とを有している。ＬＳＩ１０の内部バス１６は、外部のブート／退避用バス１７を介して外部ブート用メモリ１８および外部退避用メモリ１９に接続されている。
【００２９】
このＬＳＩ１０の外部に接続される外部ブート用メモリ１８は、プログラムが格納され、外部退避用メモリ１９は、ＤＳＰ１４およびＣＰＵ１５のプロセッサが扱うデータが格納されているものである。
【００３０】
電源のオン・オフをＬＳＩ１０の内部で行う場合、電源オン時に、ＤＳＰ１４およびＣＰＵ１５が処理していたデータは、電源オフ時に消えることになる。そこで、電源をオフするのに先立って、そのデータを外部退避用メモリ１９に待避しておくことになる。間欠受信のために、電源オン・オフブロック１２が再度、電源オンにされると、外部ブート用メモリ１８に格納されていたプログラムおよび外部退避用メモリ１９に待避されていたデータがＤＳＰ１４およびＣＰＵ１５用のメモリにロードされる。このとき、ロードされたプログラムは、チェックサムと呼ばれるエラー検出が実行され、プログラムが正常に読み込まれたかどうかがチェックされる。本発明では、このチェックサムは、ブート時に毎回行うのではなく、必要に応じて実行するようにしている。
【００３１】
次に、そのチェックサムを行うか行なわないかの制御について説明する。
図３はチェックサム制御の構成を示す図である。
ＬＳＩ１０の電源がオン・オフしない電源オンブロック１１には、チェックサム制御レジスタ２０が設けられている。このチェックサム制御レジスタ２０は、チェックサムを行うか行わないかの制御をフラグビットで保持しており、ここでは、そのフラグビットが、”０”の時は、チェックサムを行い、”１”の時はチェックサムを行わないと定義するものとする。ＤＳＰ１４には、チェックサム制御ポート２１が設けられ、チェックサム制御レジスタ２０とチェックサム制御ポート２１とは、信号線２２によって接続されている。なお、チェックサム制御レジスタ２０は、ＬＳＩ１０の外部のバス経由や内部ＣＰＵから制御される。ここで、ＤＳＰ１４およびチェックサム制御ポート２１が図１のエラーチェック要否判定手段４を構成し、ＤＳＰ１４がエラーチェック実行手段５を構成し、チェックサム制御レジスタ２０がエラーチェック要否通知手段６を構成している。
【００３２】
次に、このチェックサム制御レジスタ２０によって通知されたフラグビットに基づいて行なわれるブート処理について説明する。
図４はブートプログラムの処理シーケンスを示すフローチャートである。
【００３３】
まず、間欠受信処理のために、電源オン・オフブロック１２のＤＳＰ１４の電源がオンされると、ＤＳＰ１４は、外部ブート用メモリ１８からプログラムをメモリ２３にロードする（ステップＳ１）。プログラムのロードが終了した時点で、チェックサム制御レジスタ２０に接続されているチェックサム制御ポート２１のポート値を参照し、チェックサムフラグが”０”であるかどうかを判断する（ステップＳ２）。ここで、チェックサムフラグが”０”であれば、チェックサムを実行して（ステップＳ３）、ブート処理を終了する。もし、チェックサムフラグが”１”であれば、そのままブート処理を終了するように制御される。
【００３４】
図５はチェックサム有無による電源オン時間を示す図である。
ブート処理時にチェックサムを実行した場合、プログラムをロードする時間と、チェックサムの実行時間と、間欠受信処理の時間との和が間欠受信周期の中で、電源がオンされている時間となる。一方、チェックサムを省略した場合は、チェックサムの実行時間だけ、間欠受信周期の中で、電源がオンされている時間を短くすることができる。電源オン時間が短くなった分、リーク電流による電力消費が減り、待ち受け時間および連続通話時間を長くすることができる。
【００３５】
しかし、このチェックサムは、システムの信頼性を確保する上で、まったくなくすことはできない。そこで、好ましくは、チェックサムを定期的に行う制御をすることにより、システムの信頼性を維持することは可能である。
【００３６】
図６はチェックサム制御レジスタの詳細を示す図である。
チェックサム制御レジスタ２０は、フラグビットＦＬＡＧとチェックサム実行間隔回数を指定するフィールドＣＴ５〜ＣＴ０から構成される。システムの信頼性向上のため、チェックサム実行間隔回数を指定するフィールドＣＴ５〜ＣＴ０に指定された回数に１回、強制的にチェックサムを行わせるように制御される。たとえば、チェックサム実行間隔回数指定を２０に設定した場合、間欠受信時に電源オン・オフブロック１２が電源オンされてブート処理が行われるが、そのブート処理の回数が２０に達したら、強制的にチェックサムまで行うように制御される。なお、チェックサム制御レジスタ２０のフィールドＣＴ５〜ＣＴ０が図１のエラーチェック間隔設定手段７を構成している。
【００３７】
図７はチェックサムを定期的に強制実行させるブートプログラムの処理シーケンスを示すフローチャートである。
まず、間欠受信処理のために、電源オン・オフブロック１２のＤＳＰ１４の電源がオンされると、ＤＳＰ１４は、外部ブート用メモリ１８からプログラムをメモリ２３にロードする（ステップＳ１１）。プログラムのロードが終了した時点で、チェックサム制御レジスタ２０に接続されているチェックサム制御ポート２１のポート値を参照し、チェックサムフラグが”０”であるかどうかを判断する（ステップＳ１２）。ここで、チェックサムフラグが”０”であれば、チェックサムを実行して（ステップＳ１３）、ブート処理を終了する。もし、チェックサムフラグが”１”であれば、ブート処理の回数がチェックサム実行間隔回数に達したかどうかが判断される（ステップＳ１４）。ブート処理の回数がチェックサム実行間隔回数に達していれば、強制的にチェックサムを実行して（ステップＳ１３）、ブート処理を終了する。もし、ブート処理の回数がチェックサム実行間隔回数に達していなければ、そのままブート処理を終了する。
【００３８】
また、ブート処理時に行なわれるプログラムのロードについて、ロード時間をさらに短縮することが可能であり、次に、そのロード時間短縮方法について説明する。
図８はメモリのプログラム格納領域を分けた例を示す図である。
【００３９】
プログラムを格納している外部ブート用メモリ１８は、間欠受信プログラム領域１８ａとその他プログラム領域１８ｂとに分けられており、間欠受信プログラム領域１８ａには、間欠受信処理に必要なプログラムだけが格納され、その他プログラム領域１８ｂには、その他の通話処理などのプログラムが格納される。
【００４０】
これにより、ブート処理時は、間欠受信プログラム領域１８ａから間欠受信処理に必要なプログラムだけをロードすればよいので、すべてのプログラムをロードする場合に比較して、間欠受信周期の中で、電源がオンされている時間を短くすることができ、その分、リーク電流による電力消費が減るので、バッテリの寿命を伸ばすことができる。
【００４１】
その他プログラム領域１８ｂに格納されたプログラムは、間欠受信処理の結果、着信があった場合に追加ロードされることになる。
図９は分割されたブートプログラムの処理シーケンスを示すフローチャートである。
【００４２】
まず、間欠受信処理のために、電源オン・オフブロック１２のＤＳＰ１４の電源がオンされると、ＤＳＰ１４は、外部ブート用メモリ１８の間欠受信プログラム領域１８ａから間欠受信用プログラムをロードする（ステップＳ２１）。次に、間欠受信用プログラムのロードが終了後に行なわれるチェックサムでエラーがなかったかどうかが判断される（ステップＳ２２）。もし、エラーがあった場合には、ステップＳ２１に戻って間欠受信用プログラムを再ロードする。チェックサムでエラーがなかった場合（あるいは、チェックサムが省略された場合）には、間欠受信処理に進む（ステップＳ２３）。次に、間欠受信処理の結果、自群着信があったかどうかが判断される（ステップＳ２４）。
【００４３】
ここで、自群着信があった場合、外部ブート用メモリ１８のその他プログラム領域１８ｂからその他のプログラムをロードする（ステップＳ２５）。次に、その他のプログラムのロードが終了後に行なわれるチェックサムでエラーがなかったかどうかが判断され（ステップＳ２６）、もし、エラーがあった場合には、ステップＳ２５に戻ってその他プログラムを再ロードする。チェックサムでエラーがなかった場合（あるいは、チェックサムが省略された場合）には、自群着信処理に進む（ステップＳ２７）。この自群着信処理において、メッセージの解読が正常であったかどうかが判断される（ステップＳ２８）。ここで、メッセージの解読が正常であった場合には、着信処理に進み（ステップＳ２９）、もし、メッセージの解読が異常であった場合には、エラー処理に進む（ステップＳ３０）。
【００４４】
ステップＳ２４での判断にて、自群着信がなかった場合には、ＤＳＰ１４およびＣＰＵ１５が処理していたデータを外部退避用メモリ１９にセーブして（ステップＳ３１）、電源をオフする。
【００４５】
以上、述べたように、チェックサム時間を省略して消費電力を削減することが可能となる。仮に、チェックサムを実行しない場合にチェックサムエラーが発生したとしても、メッセージを解読した時点でエラーを検出できるため、動作に致命的な支障は起きない。また、ブート時にチェックサムエラーが発生する頻度は、ハードウエア的な故障以外考えにくいため、問題にならない。
【００４６】
（付記１）  電源投入と電源遮断とが周期的に繰り返し行われる間欠動作のブロックを有する半導体装置において、
電源投入時に行われるブート処理にて外部メモリ手段からロードされるブート用データに対してエラーチェックを行うか否かを判定するエラーチェック要否判定手段と、
前記エラーチェック要否判定手段にてエラーチェックが必要と判定された場合に前記ブート用データのエラーチェックを行うエラーチェック実行手段と、
を備えていることを特徴とする半導体装置。
【００４７】
（付記２）  外部からエラーチェックを行うか否かを指示するエラーチェック要否データを受ける入力端子を備え、前記エラーチェック要否判定手段は、外部から通知される前記エラーチェック要否データに基づきエラーチェックの要否を判定することを特徴とする付記１記載の半導体装置。
【００４８】
（付記３）  エラーチェックの要否を指示するエラーチェック要否データを前記エラーチェック要否判定手段に通知するエラーチェック要否通知手段を備えていることを特徴とする付記１記載の半導体装置。
【００４９】
（付記４）  前記エラーチェック要否通知手段は、電源が遮断されないブロックに配置されていることを特徴とする付記３記載の半導体装置。
（付記５）  前記エラーチェック要否通知手段は、エラーチェックの要否を表すフラグビットを格納する制御レジスタであることを特徴とする付記３記載の半導体装置。
【００５０】
（付記６）  ブート回数が一定回数に達したときだけ前記エラーチェック要否通知手段が通知するエラーチェック要否データを強制的にエラーチェック要データにするエラーチェック間隔設定手段を備えていることを特徴とする付記３記載の半導体装置。
【００５１】
（付記７）  前記エラーチェック間隔設定手段は、電源が遮断されないブロックに配置されていることを特徴とする付記６記載の半導体装置。
（付記８）  前記エラーチェック間隔設定手段は、エラーチェックを行う周期の前記ブート回数を任意に設定できるようにしたことを特徴とする付記６記載の半導体装置。
【００５２】
（付記９）  待ち受け状態における間欠受信時以外の期間、間欠受信制御処理に不要なブロックの電源を遮断するようにした携帯端末装置において、
前記間欠受信の電源投入時に行われるブート処理にて電源が遮断されないメモリ手段からロードされるブート用データに対してエラーチェックを行うか否かを判定するエラーチェック要否判定手段と、
前記エラーチェック要否判定手段にてエラーチェックが必要と判定された場合に前記ブート用データのエラーチェックを行うエラーチェック実行手段と、
エラーチェックの要否を前記エラーチェック要否判定手段に通知するエラーチェック要否通知手段と、
ブート回数が一定回数に達したとき強制的にエラーチェックを行うように前記エラーチェック要否通知手段に通知させるエラーチェック間隔設定手段と、
を備えていることを特徴とする携帯端末装置。
【００５３】
（付記１０）  前記エラーチェック要否通知手段および前記エラーチェック間隔設定手段は、電源が遮断されないブロックに配置されていることを特徴とする付記９記載の携帯端末装置。
【００５４】
（付記１１）  前記エラーチェック間隔設定手段は、エラーチェックを行う周期の前記ブート回数を任意に設定できるようにしたことを特徴とする付記９記載の携帯端末装置。
（付記１２）  携帯端末装置の待ち受け状態における間欠受信時以外の期間、間欠受信制御処理に不要なブロックの電源を遮断するようにした間欠受信方法において、
間欠受信時に間欠受信制御処理に必要なブロックの電源を投入し、
外部のメモリ手段から前記間欠受信制御処理に必要なプログラムだけをロードし、
ブート回数が一定回数に達したかどうかを判断し、
前記ブート回数が一定回数に達したときロードされた前記プログラムに対してエラーチェックを行う、
ようにしたことを特徴とする間欠受信方法。
【００５５】
（付記１３）  前記間欠受信制御処理時に、自群着信が発生した場合に前記メモリ手段から残りのプログラムをロードするようにしたことを特徴とする付記１２記載の間欠受信方法。
【図面の簡単な説明】
【００５６】
【図１】本発明による半導体装置の原理的な構成を示す図である。
【図２】間欠受信動作に必要なシステムの要部構成を示す図である。
【図３】チェックサム制御の構成を示す図である。
【図４】ブートプログラムの処理シーケンスを示すフローチャートである。
【図５】チェックサム有無による電源オン時間を示す図である。
【図６】チェックサム制御レジスタの詳細を示す図である。
【図７】チェックサムを定期的に強制実行させるブートプログラムの処理シーケンスを示すフローチャートである。
【図８】メモリのプログラム格納領域を分けた例を示す図である。
【図９】分割されたブートプログラムの処理シーケンスを示すフローチャートである。
【図１０】ブート処理タイミングを説明する図である。
【図１１】間欠受信周期とチェックサム時間とを説明する図である。
【符号の説明】
【００５７】
１  半導体装置
２  電源が遮断されないブロック
３  電源が遮断されるブロック
４  エラーチェック要否判定手段
５  エラーチェック実行手段
６  エラーチェック要否通知手段
７  エラーチェック間隔設定手段
１１  電源オンブロック
１２  電源オン・オフブロック
１３  ロジック
１４  ＤＳＰ
１５  ＣＰＵ
１６  内部バス
１７  ブート／退避用バス
１８  外部ブート用メモリ
１８ａ  間欠受信プログラム領域
１８ｂ  その他プログラム領域
１９  外部退避用メモリ
２０  チェックサム制御レジスタ
２１  チェックサム制御ポート
２２  信号線
２３  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008299857.tif 000010
【図９】
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【図１０】
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【図１１】
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