(57)【要約】【課題】大きな作動力および高感度のＭＥＭＳ素子を製造すること。【解決手段】基板と、第１絶縁層と、素子層が積層されたＳＯＩ基板の前記素子層に回路層を形成すると共に、前記回路層が形成されていない前記素子層上に前記回路層に電気的に接続された導電性の梁を含む第２絶縁層を形成するＭＥＭＳ素子形成工程と、前記第２絶縁層の一部および前記素子層の一部を異方性エッチングにより除去する第１除去工程と、前記第２絶縁層に前記素子層に通じる開口部を形成して、前記開口部を通じて導電性の梁の下方に存在する前記素子層を、等方性エッチングにより除去する第２除去工程と、前記第２絶縁層を除去して前記導電性の梁を露出させると共に、前記導電性の梁の下方に存在する前記第１絶縁層を除去する第３除去工程と、を備える。【選択図】        図３
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【特許請求の範囲】
【請求項１】
基板と、第１絶縁層と、素子層が積層されたＳＯＩ基板の前記素子層に回路層を形成すると共に、前記回路層が形成されていない前記素子層上に前記回路層に電気的に接続された導電性の梁を含む第２絶縁層を形成するＭＥＭＳ素子形成工程と、
前記第２絶縁層の一部および前記素子層の一部を異方性エッチングにより除去する第１除去工程と、
前記第２絶縁層に前記素子層に通じる開口部を形成して、前記開口部を通じて導電性の梁の下方に存在する前記素子層を、等方性エッチングにより除去する第２除去工程と、
前記第２絶縁層を除去して前記導電性の梁を露出させると共に、前記導電性の梁の下方に存在する前記第１絶縁層を除去する第３除去工程と、を備えたことを特徴とするＭＥＭＳ素子製造方法。
【請求項２】
前記第２除去工程は、前記絶縁層の一部を構成する障壁と該障壁以外の前記絶縁層とに包囲された前記素子層を除去することを特徴とする請求項１に記載のＭＥＭＳ素子製造方法。
【請求項３】
前記第２除去工程は、前記導電性の梁の下方に存在する前記素子層を、ＸｅＦ２エッチングにより除去すること、
を特徴とする請求項１に記載のＭＥＭＳ素子製造方法。
【請求項４】
前記第１除去工程により除去された前記絶縁層の残り部分は、前記素子層に対するエッチングマスクとして形成されること、を特徴とする請求項１に記載のＭＥＭＳ素子製造方法。
【請求項５】
前記第１除去工程は、前記素子層の一部を、反応性イオンエッチングで除去することを特徴とする請求項１に記載のＭＥＭＳ素子製造方法。
【請求項６】
前記第１除去工程は、前記素子層の一部を、深堀り反応性イオンエッチングで除去すること  を特徴とする請求項５に記載のＭＥＭＳ素子製造方法。
【請求項７】
前記第３除去工程は、前記導電性の梁の周囲の前記絶縁層、または前記第１除去工程で残存した前記絶縁層の一部の少なくともいずれかをＨＦエッチングで除去することを特徴とする請求項１に記載のＭＥＭＳ素子製造方法。
【請求項８】
基板と、
前記基板上に形成された回路層を含む第一の素子層及び第二の素子層と、
前記第一の素子層と前記第二の素子層とを接続する導電性の梁と、を備え、
前記導電性の梁と前記第二の素子層は、前記基板から分離しており、機械的動作が可能であることを特徴とするＭＥＭＳ素子。
【請求項９】
前記導電性の梁は、ねじれヒンジまたはピンヒンジとして動作可能であることを特徴とする請求項８に記載のＭＥＭＳ素子。
【請求項１０】
前記導電性の梁は、前記基板の面と直角方向に屈曲可能であることを特徴とする請求項８に記載のＭＥＭＳ素子。
【請求項１１】
前記導電性の梁は、シリコン、または金属で形成されていることを特徴とする請求項８に記載のＭＥＭＳ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、基板上にＭＥＭＳ（微小電気機械加工システム、Micro-Electro Mechanical System）素子を製造するＭＥＭＳ素子製造方法およびＭＥＭＳ素子に関するものであり、より詳細には、単一モノリシックプロセスで、同一基板上に、ＭＥＭＳ素子と回路とを製造するＭＥＭＳ素子製造方法およびＭＥＭＳ素子に関するものである。
【背景技術】
【０００２】
ＭＥＭＳは、既知の半導体プロセス技術を使用して製作される典型的な半導体素子である。ＭＥＭＳ素子を、ＭＥＭＳ素子より大きな一般の半導体素子、又はそれらの対照物と比べると、増大した検出性能を示すことができ、ＭＥＭＳ素子それらの一括製作能力は、それらを低コストで製作することを可能にする。
【０００３】
ＭＥＭＳ素子の製造方法として、従来から表面マイクロマシン技術とバルクマイクロマシン技術の２つの方法が一般的に知られている。表面マイクロマシン技術では、ＭＥＭＳ素子は、通常、シリコン基板に対して一連の堆積、回路形成、および、エッチングの各工程を施すことにより作成される。そして、これらの工程が何回も繰り返されることにより、複数の構造層が作成される。表面マイクロマシン技術は、通常、２、３ミクロン、または、より薄い薄膜に対して適用され、この薄膜が、柔軟なヒンジまたは柔軟な梁を形成する。この柔軟なヒンジまたは柔軟な梁により、２次元の半導体製造プロセスが、３次元のＭＥＭＳ素子の構造を形成する（例えば、特許文献１および特許文献２参照）。
【０００４】
ＭＥＭＳの設計者は、より厚い構造の層では、より堅い構造、増加した静電気検出能力、および、増加した作動能力を利用することができる。バルクマイクロマシン技術は、より厚い構造層を得るための解決法を提供する。ＭＥＭＳのバルクマイクロマシン技術では、基板または基板の一部を、単一の構造を形成するためにエッチングする。シリコンＤＲＩＥ（深堀り反応性イオンエッチング、Deep Reactive Ion Etching）エッチングの出現で、数百ミクロンの厚さを持つ高アスペクト比の素子を作成することが可能となっている。
【０００５】
表面マイクロマシン技術とバルクマイクロマシン技術とを組み合わせることは、理想的には、両方のプロセスの利益を享受する。表面マイクロマシン技術は、柔軟なヒンジおよび柔軟な梁を作成することができ、例えば、面外の作動を可能とする。一方、バルクマイクロマシン技術は、大きな作動力、および／または、高い静電気検出能力を可能とする。
【０００６】
ＭＥＭＳ素子の分野では、さらに、ＭＥＭＳプロセスをＣＭＯＳプロセスと統合することにより、マイクロマシン化された素子を、同じ基板上の回路と統合する技術が提案されている。この製造技術によれば、製造コストの削減を図るとともに性能を向上させることができるという利点があり、具体的には、複雑な組み立て作業の工程の削減、サイズの削減、および、感度の増加を実現することができる。
【０００７】
【特許文献１】特開２００３−２６０６９９号公報
【特許文献２】米国特許第６７５５９８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、表面マイクロマシン技術でＭＥＭＳ素子を製造する場合、仮に作成する膜の厚さが厚ければ、または作成する層が多数存在する場合には、構造層の積層後のウエハー表面の地形の変化が、次の層の解像度に影響を及ぼす可能性がある。特に、高解像度が要求される場合は、その影響は大きくなる。構造層の積層により、ますます、より大きくなるウエハー表面の地形の変化は、さらに厚いフォトレジストの厚さを必要とするが、一方、レジストが厚くなると回路の最小限の解像度に悪影響を及ぼす。
【０００９】
また、表面マイクロマシン技術でＭＥＭＳ素子を製造する場合、表面の地形が次の層のために必要な線幅を制限することから、バルクマイクロマシン加工された表面の上部で、次の層をマイクロマシン加工することは困難である。従って、バルクマイクロマシン技術では、薄膜の更なる堆積を行うことが困難になる。さらに、このようにバルクマイクロマシン加工の後に薄膜を堆積することは通常困難であるので、バルクマイクロマシン構造は、ヒンジまたは柔軟な梁を有することはできず、基板の面内での動作に本質的に限定される。
【００１０】
さらに、ＭＥＭＳプロセスをＣＭＯＳプロセスと統合することに関しては、次のような問題がある。ＣＭＯＳプロセスは、通常３０〜１００枚のマスクを有する十分に技術的に確立したラインである。他方で、ＭＥＭＳプロセスは、通常、それほど多くの枚数のマスクを必要とせず、普通は２０枚未満であり、ＣＭＯＳプロセスよりは技術的に確立していない。ＭＥＭＳ試作品の設計のためＣＭＯＳプロセスを変更する場合に、これらに関連するコストは、通常、非常に高く、大変多くの研究者および技術者が、ウエハーがＣＭＯＳプロセスで製作された後に、ＭＥＭＳ処理を検査する必要がある。しかしながら、ＣＭＯＳチップは、通常、温度に敏感であり、３００度を超える温度に耐えることができない。従って、ＣＭＯＳウエハーのＭＥＭＳ後処理は、通常、低温プロセスに制限される。
【００１１】
本発明は、上記に鑑みてなされたものであって、等方性および異方性の基板エッチングの組み合わせを使用して、ＣＭＯＳ基板上で、厚い機械層とより薄い柔軟な層とを組み合わせたＭＥＭＳ素子を製造することにより、大きな作動力および高感度のＭＥＭＳ素子を製造することができるＭＥＭＳ素子製造方法およびＭＥＭＳ素子を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、本発明は、基板と、第１絶縁層と、素子層が積層されたＳＯＩ基板の前記素子層に回路層を形成すると共に、前記回路層が形成されていない前記素子層上に前記回路層に電気的に接続された導電性の梁を含む第２絶縁層を形成するＭＥＭＳ素子形成工程と、前記第２絶縁層の一部および前記素子層の一部を異方性エッチングにより除去する第１除去工程と、前記第２絶縁層に前記素子層に通じる開口部を形成して、前記開口部を通じて導電性の梁の下方に存在する前記素子層を、等方性エッチングにより除去する第２除去工程と、前記第２絶縁層を除去して前記導電性の梁を露出させると共に、前記導電性の梁の下方に存在する前記第１絶縁層を除去する第３除去工程と、を備えたことを特徴とする。
【００１３】
また、本発明は、基板と、前記基板上に形成された回路層を含む第一の素子層及び第二の素子層と、前記第一の素子層と前記第二の素子層とを接続する導電性の梁と、を備え、前記導電性の梁と前記第二の素子層は、前記基板から分離しており、機械的動作が可能であることを特徴とするＭＥＭＳ素子である。
【発明の効果】
【００１４】
本発明によれば、導電性の梁および素子層の一部を機械的動作可能とすることにより、厚い機械層が増大した作動領域を有するので、大きな作動力および高感度の素子を実現するという効果を奏する。
【発明を実施するための最良の形態】
【００１５】
以下に添付図面を参照して、この発明にかかるＭＥＭＳ素子製造方法およびＭＥＭＳ素子の最良な実施の形態を詳細に説明する。
【００１６】
本実施の形態にかかるＭＥＭＳ素子製造方法およびＭＥＭＳ素子は、回路および３次元ＭＥＭＳ構造を、単一モノリシックプロセスで統合することができる方法である。この方法は、ＭＥＭＳ構造を作成するために、ＣＭＯＳ回路の既存要素を利用する。さらに、本方法は、ＭＥＭＳ構造での処理を大幅に削減し、言い換えると、コストを削減する。
【００１７】
本実施の形態にかかるＭＥＭＳ素子製造方法は、初めにＣＭＯＳ素子を作成する処理工程を行い、ＭＥＭＳ素子となる各構成部が形成されたＳＯＩ（Silicon on Insulator）ウエハーを作成する。ＳＯＩウエハーの作成工程における主工程は、以下の通りでなる。まず、基板１０８上に酸化シリコンＢＯＸ（Buried Oxide、埋め込み酸化膜）層１０９と、素子層１０５を積層する。そして、素子層１０５の一部にＣＭＯＳ回路１０４を形成し、さらに、素子層１０５上に絶縁層１０１を積層する。また、ＣＭＯＳ回路１０４が形成されていない素子層１０５上にある絶縁層１０１の中に、ＣＭＯＳ回路１０４と電気的に接続された第１の薄い導電層１０２をＣＭＯＳプロセスを使用して形成する。
【００１８】
図１は、本実施の形態に係るＣＭＯＳ処理工程後のＳＯＩウエハーである基板組立部の上面図である。本図面は、標準的なＣＭＯＳ処理が終了し、ＭＥＭＳ素子となる各構成部が形成済みである状態のシリコン基板を表す。シリコン基板の厚さは、本例では５００ミクロンである。ここで、説明を容易にするため、基板の最上面に現実に存在している絶縁層１０１（後述する）は、省略され、図示されておらず、基板の最上面に存在する場合のある第１のマスク層１０６（後述する）は、点線でその範囲が図示されている。また、現段階では存在していないレジストマスク１１０（後述する）のレジスト窓１１７（後述する）が図示されている。
【００１９】
本実施の形態を説明するために、図１において２箇所の断面部分を使用する。図２−１は、図１の基板組立部のＡ−Ａ矢視断面図を表し、図２−２は、図１の基板組立部のＢ−Ｂ矢視断面図を表す。いずれの場合の基板組立部も、標準的なＣＭＯＳ処理の後であり、ＭＥＭＳ素子となる各構成部が形成済みである。
【００２０】
図２−１および図２−２において、主に基板断面部の中央部と左側でＭＥＭＳ素子を製造する処理が行われる。特に、左側では、ＤＲＩＥエッチング（異方性エッチング）処理が行われ、中央部では、等方性エッチング処理が行われる。また、本実施の形態がＣＭＯＳ回路と互換性があることを説明するために、トランジスタを含むＣＭＯＳ回路を、基板断面部の右側に示す。
【００２１】
図１、図２−１および図２−２に示すように、本実施の形態の基板組立部は、基板１０８上に、主として、酸化シリコンＢＯＸ層１０９、素子層１０５、絶縁層１０１が順に積層されて形成されている。より具体的には、本実施の形態の基板組立部は、さらに、第１の薄い導電層１０２、第２の薄い導電層１０３、ＣＭＯＳ回路１０４、第１のマスク層１０６、絶縁トレンチ１０７、基板１０８、、第１のＮ型領域１１０ａ、第２のＮ型領域１１０ｂ、金属配線１１１、第１のコンタクト部１１２ａ、第２のコンタクト部１１２ｂ、イオン注入層（図示せず）、および、フィールド酸化層（図示せず）を有している。
【００２２】
絶縁層１０１は、ウエハーの上面を保護する絶縁材料であり、通常、二酸化シリコンから成る。第１の薄い導電層１０２は、通常、窒化チタン−アルミニウム−窒化チタンの金属から成るサンドイッチ構造をしており、ＣＭＯＳ回路１０４と電気的に接続されている。この第１の薄い導電層１０２は、金属の梁としてＭＥＭＳ素子の一部を構成する。第２の薄い導電層１０３は、ＣＭＯＳプロセスにおけるゲートポリシリコンである。この第２の薄い導電層１０３は、後述する第２のエッチング工程で、下側の層のマスクとしても機能する。ＣＭＯＳ回路１０４は、ＣＭＯＳプロセスで形成されたトランジスタを含む電子回路である。
【００２３】
素子層１０５は、基板で実際のＣＭＯＳ素子が作られている部分であり、活性層とも呼ばれるシリコン層である。素子層１０５は、第１の素子層１０５ａ、第２の素子層１０５ｂ、第３の素子層１０５ｃ、および、第４の素子層１０５ｄにより構成される。素子層１０５の厚さは、本例では７ミクロンである。第１の素子層１０５ａは、後述する第２のエッチング工程で一部除去され、除去後の残りの部分と、第２の素子層１０５ｂの一部により、ＭＥＭＳ素子の一部を構成する。第３の素子層１０５ｃは、後述する第４のエッチング工程で全て除去される部分である。第４の素子層１０５ｄは、ＣＭＯＳ回路１０４を有する部分である。なお、第２の素子層１０５ｂおよび第４の素子層１０５ｄは、後述するエッチング工程で除去されることはない。
【００２４】
第１のマスク層１０６は、後述する解放エッチング工程でＣＭＯＳ回路１０４を保護するためにＣＭＯＳ回路１０４全体を覆っており、図１における点線で囲まれた領域内に形成されている。尚、解放エッチング工程でＣＭＯＳ回路１０４が影響を受けない場合には、このマスク層は不要である。
【００２５】
絶縁トレンチ１０７は、素子層１０５を、第１の素子層１０５ａ、第２の素子層１０５ｂ、第３の素子層１０５ｃ、および、第４の素子層１０５ｄの４つの部分に分離する絶縁材料である。この例の場合、絶縁材料は二酸化シリコンであり、素子層内部に溝をエッチングし、その後、溝を満たすために酸素を成長することにより形成される。基板１０８は、ＣＭＯＳ素子が作られていない単結晶シリコンの部分である。酸化シリコンＢＯＸ層１０９は、素子層１０５と基板１０８とを絶縁する絶縁材料であり、通常、二酸化シリコンから成る。酸化シリコンＢＯＸ層１０９の厚さは、本例では２ミクロンである。
【００２６】
第１のＮ型領域１１０ａおよび第２のＮ型領域１１０ｂは、リン等をイオン注入することにより、Ｎ型となったシリコン部分である。この第１のＮ型領域１１０ａと、第２のＮ型領域１１０ｂの一部は、ＭＥＭＳ素子の一部を構成する。金属配線１１１は、ＣＭＯＳ回路の素子間を接続する金属の配線であり、第１の薄い導電層１０２と同様の構造を有する。第１のコンタクト部１１２ａは、薄い導電層１０２の一方の端部と第１のＮ型領域１１０ａとが接続されている部分であり、第２のコンタクト部１１２ｂは、薄い導電層１０２の他方の端部と第２のＮ型領域１１０ｂとが接続されている部分である。
【００２７】
図３は、本実施の形態に係るＭＥＭＳ素子のＣＭＯＳ処理工程後の製造工程を示すフローチャートであり、本フローチャートに従い製造工程を以下順番に説明する。
【００２８】
（１．第２のマスク層形成工程）
最初に、図３のステップＳ１で、絶縁層１０１と第１のマスク層１０６上に第２のマスク層を形成する。図４−１は、第２のマスク層が形成された後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図４−２は、第２のマスク層が形成された後の、図１の基板組立部のＢ−Ｂ矢視断面図である。第２のマスク層１１３には、２、３ミクロンの厚さのフォトレジストを使用する。そして、このフォトレジストを塗布、露光、現像することにより、必要な部分に第２のマスク層１１３を形成する。第２のマスク層１１３は、後述する第１のエッチング工程および第２のエッチング工程の間、第２のマスク層１１３下方のウエハーの部分を保護するために使用される。なお、本実施の形態では、予め薄い導電性の梁１０２が形成され、素子層１０５に回路層の一部が形成されているが、かかる第２のマスク層形成工程の前に、素子層１０５に回路層を形成する工程、薄い導電性の梁１０２を形成する工程を含めた構成としてもよい。
【００２９】
（２．第１のエッチング工程）
次に、図３のステップＳ２で、絶縁層１０１のうち、第２のマスク層１１３が形成されていない部分の絶縁層１０１をエッチングにより除去する（第１除去工程）。図５−１は、絶縁層１０１をエッチングにより除去した後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図５−２は、絶縁層１０１をエッチングにより除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。絶縁層１０１は、通常２、３ミクロンの厚さであり、この絶縁層１０１をエッチングするために、異方性エッチングを使用する。この例の場合、反応性イオンエッチング、または、深堀り反応性イオンエッチングを使用する。ここで、第２の薄い導電層１０３は、これらのエッチングでは除去されずに残るため、結果として、第２の薄い導電層１０３の下にある絶縁層１０１も除去されずにそのまま残る。この絶縁層１０１の残り部分１１４は、次の第２のエッチング工程で、第１の素子層１０５ａをマスクする役割を果たす。
【００３０】
（３．第２のエッチング工程）
次に、図３のステップＳ３で、絶縁層１０１の残り部分１１４が存在しない部位に相当する第１の素子層１０５ａの部位をエッチングにより除去する（第１除去工程）。図６−１は、第１の素子層１０５ａの絶縁層１０１の残り部分１１４が存在しない部位に相当する部位をエッチングにより除去した後の、基板組立部（図１）のＡ−Ａ矢視断面図であり、図６−２は、第１の素子層１０５ａの絶縁層１０１の残り部分１１４が存在しない部位に相当する部位をエッチングにより除去した後の基板組立部（図１）のＢ−Ｂ矢視断面図である。第１の素子層１０５ａの当該部位エッチングとしては異方性エッチングを採用する。本実施の形態では、シリコンＳＯＩウエハーを使用しているので、酸化ＢＯＸ層１０６で止まるシリコンエッチングを使用することができる。この工程で第２の薄い導電層１０３も同時に除去され、絶縁層１０１の残り部分１１４、および、第１の素子層１０５ａの残り部分１１５が除去されずに残る。
【００３１】
（４．第２のマスク層除去工程）
次に、図３のステップＳ４で、第２のマスク層１１３を全て除去する。図７−１は、第２のマスク層１１３を除去した後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図７−２は、第２のマスク層１１３を除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。
【００３２】
（５．第３のマスク層形成工程）
次に、図３のステップＳ５で、絶縁層１０１（残り部分１１４を含む）と第１のマスク層１０６上に第３のマスク層を形成する。図８−１は、第３のマスク層が形成された後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図８−２は、第３のマスク層が形成された後の、図１の基板組立部のＢ−Ｂ矢視断面図である。第３のマスク層１１６には、フォトレジストを使用する。ここで、第１の素子層１０５ａの残り部分１１５の周囲の部位は、上述した第２のエッチング工程で除去されている。そのため、この除去された部分を埋めることができるように、十分な厚さのフォトレジストを塗布する必要がある。そして、このフォトレジストを塗布、露光、現像することにより、第３のマスク層１１６を形成する。
【００３３】
図８−１で図示されている図１のＡ−Ａ部では、第３のマスク層１１６は基板の表面全体を覆うように形成されている。これに対して、図８−２で図示されている図１のＢ−Ｂ部では、前述した図１におけるレジスト窓１１７が第３のマスク層１１６に形成されている。レジスト窓１１７の下方には、絶縁層１０１が存在し、さらにその下の層には、絶縁トレンチ１０７により完全に囲まれた第３の素子層１０５ｃが存在する。
【００３４】
（６．第３のエッチング工程）
次に、図３のステップＳ６で、レジスト窓１１７の下方に存在する絶縁層１０１を異方性エッチングにより除去する。この例の場合、反応性イオンエッチング、または、深堀り反応性イオンエッチングを使用する。図９−１は、レジスト窓１１７の下方にある絶縁層１０１をエッチングにより除去した後の図１の基板組立部のＡ−Ａ矢視断面図であり、図９−２は、レジスト窓１１７の下方にある絶縁層１０１をエッチングにより除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。ここで、図９−１で図示されている図１のＡ−Ａ部にはレジスト窓１１７が形成されていないので、絶縁層１０１はエッチングにより除去されない。これに対して、図９−２で図示されている図１のＢ−Ｂ部のレジスト窓１１７の下方に存在する絶縁層１０１は、本エッチングにより除去されることに注目すべきである。これは、ＭＥＭＳ素子の一部を構成することとなる第１の薄い導電層１０２が、本エッチング工程で、何ら影響を受けないことを意味する。
【００３５】
（７．第４のエッチング工程）
次に、図３のステップＳ７で、薄い導電性の層（梁）１０２の下方にある第３の素子層１０５ｃをエッチングにより全て除去する（第２除去工程）。図１０−１は、第３の素子層１０５ｃをエッチングにより除去した後の基板組立部のＡ−Ａ矢視断面図であり、図１０−２は、第３の素子層１０５ｃをエッチングにより除去した後の基板組立部のＢ−Ｂ矢視断面図である。第３の素子層１０５ｃをエッチングするために、等方性エッチングを使用する。この例の場合、エッチング時間が速く、そしてシリコンに対する高い選択性を持つＸｅＦ２（２フッ化キセノン）エッチングを使用する。
【００３６】
ここで、第３の素子層１０５ｃは、絶縁層１０１、絶縁トレンチ１０７、および酸化シリコンＢＯＸ層１０９により構成される境界に完全に包囲されていることに注目すべきである。これは、これらの境界を、シリコンエッチングためのエッチングストップとして使用することができ、そのため時限エッチングを不要とするからである。本エッチング工程で、境界の内側にある第３の素子層１０５ｃが完全に除去される。また、ＭＥＭＳ素子の一部を構成することとなる第１の薄い導電層１０２は、本エッチング工程で、何ら影響を受けない。
【００３７】
（８．第３のマスク層除去工程）
次に、図３のステップＳ８で、第３のマスク層１１６を除去する。図１１−１は、第３のマスク層１１６を除去した後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図１１−２は、第３のマスク層１１６を除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。
【００３８】
（９．解放エッチング工程）
次に、図３のステップＳ９で、ＭＥＭＳ素子の構成要素を保持している、絶縁層１０１、絶縁トレンチ１０７、および、酸化シリコンＢＯＸ層１０９を解放エッチングにより除去する（第３除去工程）。図１２−１は、絶縁層１０１、絶縁トレンチ１０７、および、酸化シリコンＢＯＸ層１０９を解放エッチングにより除去した後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図１２−２は、絶縁層１０１、絶縁トレンチ１０７、および、酸化シリコンＢＯＸ層１０９を解放エッチングにより除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。
【００３９】
この解放エッチングでは、二酸化シリコンに対する高い選択性を持つ５０％のフッ化水素酸（ＨＦ）を使用する。このため、シリコンから成る第１の素子層１０５ａ（残り部分１１５を含む）および基板１０８は、この解放エッチング工程で、何ら影響を受けない。さらに、シリコン基板であるウエハーを、液体Ｃ０２（二酸化炭素）を使用した超臨界乾燥技術で乾燥する。シリコン基板であるウエハーを、ウエットエッチングと超臨界乾燥を行う代わりに、蒸気ＨＦ（フッ化水素）室を使用することにより、容易に解放エッチングを行うことが可能である。
【００４０】
（１０．第１のマスク層除去工程）
最後に、図３のステップＳ１０で、ＣＭＯＳ回路１０４全体を覆っている第１のマスク層１０６が存在する場合は、これを除去する。図１３−１は、第１のマスク層１０６を除去した後の、図１の基板組立部のＡ−Ａ矢視断面図であり、図１３−２は、第１のマスク層１０６を除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。最終的にＭＥＭＳ素子１１８およびＣＭＯＳ回路１０４が、同じ基板１０８上に、形成される。
【００４１】
ステップＳ１〜Ｓ１０までの工程を経て、ＭＥＭＳ素子が完成する。本実施の形態に係るＭＥＭＳ素子１１８は、金属の梁である第１の薄い導電層１０２、第１の素子層１０５ａの残りの部分１１５、第２の素子層１０５ｂの一部、第１のＮ型領域１１０ａ、および、第２のＮ型領域１１０ｂの一部により構成される。ここで、第１の素子層１０５ａの残りの部分１１５は、基板１０８から分離している。特に、第１の素子層１０５ａの残り部分１１５の一部は、第１の薄い導電層１０２と、第１のＮ型領域１１０ａを介して、第１のコンタクト部１１２ａで接続されている。さらに、金属の梁である第１の薄い導電層１０２は、第２の素子層１０５ｂと、第２のＮ型領域１１０ｂを介して、第２のコンタクト部１１２ｂで接続されている。ここで、第１の薄い導電層１０２と基板１０８の間にはシリコン層が存在しない。例えば、第１の薄い導電層１０２に接続されている第１の素子層１０５ａが、図１で図示されていない部分で除去され（第２のエッチング工程）、酸化シリコンＢＯＸ層１０９上に島形状に残った場合を考える。この場合、第１の素子層１０５ａの残り部分１１５は、ステップＳ１０の工程終了後は基板１０８から浮遊しており、第１の薄い導電層１０２とこれに接続されている第１の素子層１０５ａの残り部分１１５は、第２のコンタクト部１１２ｂを支点として、自由に動くことが可能となる。
【００４２】
（ＭＥＭＳ素子設計例）
上記の説明は、統合された電子技術を持つ３次元のＭＥＭＳを作成するために必要とされる製造方法を示す。しかしながら、上記の説明だけでは、製造方法の説明から３次元構造の実際の設計へ、どのように進展するのか不明確であるかもしれない。このため、次に、ピンヒンジおよびねじれヒンジ両方の簡単な設計を説明する。これらの例は、この方法で可能な唯一の設計として解釈されるべきではなく、むしろ、多くの可能な実施例からのただ１つの例として解釈されるべきである。
【００４３】
図１から図１３で実行されたウエハー処理に基づき、ＭＥＭＳ素子の一例として、図１４から図１６でピンヒンジ、図１７から図１９でねじれヒンジの設計例を説明する。特に説明なき構造及び処理については、上述したものと同様であり、同一の構造及び処理を同一の符号を付して説明する。初めに、ピンヒンジの設計例を説明する。図１４はピンヒンジ設計のＣＡＤ配置図を示す。本図面は、ＣＭＯＳ処理およびＭＥＭＳ処理の回路設計を表す。
【００４４】
本実施の形態に係るピンヒンジは、上述したＭＥＭＳ素子の製造方法により、作成される。素子層２０１は、第４のエッチング工程で全て除去される部分であり、第３の素子層１０５ｃに相当する。素子層２０２は、ヒンジの右側に接続される素子層基板を表し、素子層２０３は、ヒンジの左側に接続される素子層基板を表す。これらの素子層２０２および２０３は、第１の素子層１０５ａ、第２の素子層１０５ｂ、または、第４の素子層１０５ｄに相当する。絶縁トレンチ２０４は、素子層２０１と素子層２０２とを分離し、絶縁トレンチ２０５は、素子層２０１と素子層２０３とを分離する、これらの絶縁トレンチ２０４および２０５は、絶縁トレンチ１０７に相当する。
【００４５】
窓２０６は、第３のマスク層１１６のレジスト窓１１７、および、レジスト窓１１７の下方にある絶縁層１０１に開けられる穴である。薄い金属層２０７は、第１の薄い導電層１０２に相当し、ＣＭＯＳ処理の間、コンタクト部２０８で、素子層２０２に固定される。ゲートポリシリコン層２０９は、ＣＭＯＳプロセスにおけるゲートポリシリコンであり、ＣＭＯＳ処理の間、コンタクト部２１０で、素子層２０３に固定される。
【００４６】
第４のエッチング工程で、窓２０６に、ＸｅＦ２が注入される。その結果、素子層２０１は、ＸｅＦ２により全て除去されるが、素子層２０２および２０３は、絶縁トレンチ２０４および２０５がエッチングを防ぐため全く影響を受けない。さらに、解放エッチング工程で、絶縁トレンチ２０４および２０５は、ＨＦにより全て除去される。
【００４７】
図１５は、完成後のピンヒンジを示す。本図面において、素子層２０１、絶縁トレンチ２０４および２０５、および、薄い金属層２０７およびゲートポリシリコン層２０９を取り囲んでいた絶縁層１０１は、除去されている。ここで、素子層２０２、薄い金属層２０７、および、コンタクト部２０８は、ヒンジの右側を構成し、素子層２０３、ゲートポリシリコン層２０９、および、コンタクト部２１０は、ヒンジの左側を構成する。ヒンジの動きをより分かりやすく説明するため、ヒンジの右側がヒンジの左側に対して下方向に曲がっている状態のピンヒンジを図１６に示す。この構造は、面外の構造を作成するこの方法の有用性を説明する、多くの可能な構造のうちの１つである。
【００４８】
次に、ねじれヒンジの設計例を説明する。ねじれヒンジの設計では、ピンヒンジのように軸の周りを回転する中心回転片を有する代わりに、ねじれ回転に寄与する長い梁がねじれ構造を作成するために使用される。
【００４９】
図１７は、ねじれヒンジ設計のＣＡＤ配置図を示す。本図面は、ＣＭＯＳ処理およびＭＥＭＳ処理の回路設計を表す。本実施の形態に係るピンヒンジは、上述したＭＥＭＳ素子の製造方法により、作成される。素子層３０１は、第４のエッチング工程で全て除去される部分であり、第３の素子層１０５ｃに相当する。素子層３０２は、ヒンジの左側および右側に接続される素子層基板を表し、第１の素子層１０５ａ、第２の素子層１０５ｂ、または、第４の素子層１０５ｄに相当する。素子層３０３は、ヒンジの中心部に接続される素子層基板を表し、第１の素子層１０５ａ、第２の素子層１０５ｂ、または、第４の素子層１０５ｄに相当する。
【００５０】
絶縁トレンチ３０４は、素子層３０１と素子層３０２とを分離し、絶縁トレンチ３０５は、素子層３０１と素子層３０３とを分離する。これらの絶縁トレンチ３０４および３０５は、絶縁トレンチ１０７に相当する。窓３０６は、第３のマスク層１１６のレジスト窓１１７、および、レジスト窓１１７の下方にある絶縁層１０１に開けられる穴である。薄い金属層３０７は、第１の薄い導電層１０２に相当し、ＣＭＯＳ処理の間、コンタクト部３０８で、素子層３０２および素子層３０３に固定される。
【００５１】
第４のエッチング工程で、窓３０６に、ＸｅＦ２が注入される。その結果、素子層３０１は、ＸｅＦ２により全て除去されるが、素子層３０２および３０３は、絶縁トレンチ３０４および３０５がエッチングを防ぐため全く影響を受けない。さらに、解放エッチング工程で、絶縁トレンチ３０４および３０５は、ＨＦにより全て除去される。
【００５２】
図１８は、完成後のねじれヒンジを示す。本図面において、素子層３０１、絶縁トレンチ３０４および３０５、および、薄い金属層３０７を取り囲んでいた絶縁層１０１は、除去されている。ここで、素子層３０２、素子層３０３、薄い金属層３０７、および、コンタクト部３０８は、ねじれヒンジを構成する。ここで、ヒンジの中央部を構成する素子層３０３は、ヒンジの両端部を構成する素子層３０２から分離し、ヒンジの梁を構成する薄い金属層３０７だけによって支えられている。本例では、ヒンジの梁を構成する部分の材質は金属としたが、ゲートポリシリコンであっても良い。
【００５３】
図１８では、ねじれヒンジにはバイアスが加えられていないので、ヒンジの中央部はヒンジの両端部と並行な位置にある。ヒンジの動きをより分かりやすく説明するため、ねじれヒンジにバイアスが加えられ、その結果、ヒンジの中央部がヒンジの両端部に対してねじれている状態のねじれヒンジを、図１９に示す。図１９において、薄い金属層３０７は柔軟であるため容易にねじれることが可能であり、結果としてヒンジは回転することが可能となる。この構造は、面外の構造を作成するこの方法の有用性を説明する、多くの可能な構造のうちの１つである。
【００５４】
なお、本発明は、上記実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化することができる。また、上記実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。
【産業上の利用可能性】
【００５５】
本発明は、あらゆるＭＥＭＳ素子に適用でき、当該ＭＥＭＳ素子の製造コストの削減に有用である。
【図面の簡単な説明】
【００５６】
【図１】本実施の形態に係るＣＭＯＳ処理工程後のＳＯＩウエハーである基板組立部の上面図である。
【図２−１】図１の基板組立部のＡ−Ａ矢視断面図である。
【図２−２】図１の基板組立部のＢ−Ｂ矢視断面図である。
【図３】本実施の形態に係るＭＥＭＳ素子のＣＭＯＳ処理工程後の製造工程を示すフローチャートである。
【図４−１】第２のマスク層が形成された後の、図１の基板組立部のＡ−Ａ矢視断面図である。
【図４−２】第２のマスク層が形成された後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図５−１】絶縁層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図５−２】絶縁層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図６−１】第１の素子層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図６−２】第１の素子層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図７−１】第２のマスク層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図７−２】第２のマスク層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図８−１】第３のマスク層が形成された後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図８−２】第３のマスク層が形成された後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図９−１】窓の下方にある絶縁層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図９−２】窓の下方にある絶縁層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図１０−１】第３の素子層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図１０−２】第３の素子層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図１１−１】第３のマスク層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図１１−２】第３のマスク層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図１２−１】絶縁層、絶縁トレンチ、および、酸化シリコンＢＯＸ層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図１２−２】絶縁層、絶縁トレンチ、および、酸化シリコンＢＯＸ層を除去した後の図１の基板組立部のＢ−Ｂ矢視断面図である。
【図１３−１】第１のマスク層を除去した後の図１の基板組立部のＡ−Ａ矢視断面図である。
【図１３−２】第１のマスク層を除去した後の、図１の基板組立部のＢ−Ｂ矢視断面図である。
【図１４】ピンヒンジ設計のＣＡＤ配置を示す図である。
【図１５】完成後のピンヒンジを示す図である。
【図１６】ヒンジの右側が、ヒンジの左側に対して下方向に曲がっている状態のピンヒンジを示す図である。
【図１７】ねじれヒンジ設計のＣＡＤ配置を示す図である。
【図１８】完成後のねじれヒンジを示す図である。
【図１９】ヒンジの中央部がヒンジの端部に対してねじれている状態のねじれヒンジをを示す図である。
【符号の説明】
【００５７】
１０１  絶縁層
１０２  第１の薄い導電層
１０３  第２の薄い導電層
１０４  ＣＭＯＳ回路
１０５  素子層
１０５ａ  第１の素子層
１０５ｂ  第２の素子層
１０５ｃ  第３の素子層
１０５ｄ  第４の素子層
１０６  第１のマスク層
１０７  絶縁トレンチ
１０８  基板
１０９  酸化シリコンＢＯＸ層
１１０ａ  第１のＮ型領域
１１０ｂ  第２のＮ型領域
１１１  金属配線
１１２ａ  第１のコンタクト部
１１２ｂ  第２のコンタクト部
１１３  第２のマスク層
１１４  絶縁層１０１の残りの部分
１１５  第１の素子層１０５ａの残りの部分
１１６  第３のマスク層１１５
１１７  レジスト窓
１１８  ＭＥＭＳ素子
２０１、２０２、２０３、３０１、３０２、３０３  素子層
２０４、２０５、３０４、３０５  絶縁トレンチ
２０６、３０６  窓
２０７、３０７  薄い金属層
２０８、２１０、３０８  コンタクト部
２０９  ゲートポリシリコン層
【図１】
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【図２−１】
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【図２−２】
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【図３】
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【図４−１】
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【図４−２】
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【図５−１】
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【図５−２】
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【図６−１】
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【図６−２】
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【図７−１】
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【図７−２】
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【図８−１】
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【図８−２】
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【図９−１】
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【図９−２】
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【図１０−１】
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【図１０−２】
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【図１１−１】
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【図１１−２】
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【図１２−１】
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【図１２−２】
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【図１３−１】
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【図１３−２】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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