(57)【要約】【課題】様々な要因により生じる走査速度の誤差および非線形性誤差を高精度に補正でき、かつ装置の小型化・コストダウン要求に対しても高精度な制御を実現する。【解決手段】画素クロック生成部１１１に入力されるべき複数の第１または第２の同期信号のうちのいくつかが混合された同期信号であって、混合された同期信号を高周波クロックによりサンプリングして、同期信号の立ち上がり／立ち下がりエッジ時刻を示す同期情報を検出する第１エッジ検出部２・第２エッジ検出部３と、前記同期情報から対応する同期情報を分離抽出する同期情報分離手段と、を備え、この出力から前記第１および第２の同期信号の時間間隔を算出する。【選択図】        図２
2008143062.tif 000002
【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で前記高周波クロックを分周して画素クロックを生成する分周手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置において、
前記画素クロック生成手段に入力されるべき複数の第１または第２の同期信号のうちのいくつかが混合された同期信号であって、
前記混合された同期信号を前記高周波クロックによりサンプリングして、同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、
前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、
を備え、
前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする画素クロック生成装置。
【請求項２】
周期Ｔで互いに位相差Ｔ／Ｐずつ位相をずらした相数Ｐの多相クロックを生成する多相クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号にしたがって計数することにより画素クロックの立ち上がり時刻および立ち下がり時刻を算出する計数手段と、前記多相クロックを基準とし、前記画素クロックの立ち上がり時刻および立ち下がり時刻にしたがって画素クロックを生成する画素クロック出力手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置において、
前記画素クロック生成手段に入力されるべき複数の第１または第２の同期信号のうちのいくつかが混合された同期信号であって、
前記混合された同期信号を前記多相クロックによりサンプリングして、前記多相クロックの位相差Ｔ／Ｐを単位時間とした同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、
前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、
を備え、
前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする画素クロック生成装置。
【請求項３】
前記複数の画素クロック生成手段が、第１および第２の同期信号の検出を指示する第１および第２の同期検知信号を生成する同期検知信号生成手段をそれぞれ備え、
前記同期情報分離手段が、対応する前記第１または第２の同期検知信号にしたがって前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出するものであることを特徴とする請求項１または２に記載の画素クロック生成装置。
【請求項４】
前記同期情報分離手段が、前記エッジ検出手段の出力する同期情報のうちの１つをライン基準情報として出力するものであって、
前記同期検知信号生成手段のそれぞれが、あらかじめ求めた前記ライン基準情報と対応する同期情報との所定時間差に応じて、前記第１または第２の同期検知信号を生成するものであることを特徴とする請求項３に記載の画素クロック生成装置。
【請求項５】
少なくとも１つの画素クロック生成手段により生成する画素クロックを先行基準として定め、この画素クロック生成手段に備えた前記同期検知信号生成手段が前記第１および第２の同期検知信号を生成するものであって、
その他の画素クロック生成手段においては、前記同期情報分離手段が前記エッジ検出手段の出力する同期情報から先行基準の前記第１および第２の同期検知信号に対応して得られた同期情報を生成するものであって、画素クロックが一定の初期位相オフセットを伴って生成されるものであることを特徴とする請求項３に記載の画素クロック生成装置。
【請求項６】
その他の画素クロック生成手段においては、前記比較手段が、前記検出された時間間隔に前記初期位相オフセットを加算した値、または前記目標値に前記初期位相オフセットを減算した値を用いて比較することを特徴とする請求項５に記載の画素クロック生成装置。
【請求項７】
前記エッジ検出手段を複数備え、
前記同期情報分離手段が、前記エッジ検出手段の出力する複数の同期情報から対応する同期情報が含まれる１つを選択する検出選択手段を備え、前記検出選択手段の出力から対応する同期情報を分離抽出することを特徴とする請求項１〜６の何れか１つに記載の画素クロック生成装置。
【請求項８】
前記同期情報分離手段が、複数の画素クロック生成手段から出力される前記第１または第２の同期検知信号から１つを選択する同期検知信号選択手段と、前記同期検知信号選択手段と前記エッジ検出手段の出力する同期情報との論理積から対応する同期情報を分離抽出する論理積手段を備えることを特徴とする請求項３〜７の何れか１つに記載の画素クロック生成装置。
【請求項９】
高周波クロックを生成する高周波クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で前記高周波クロックを分周して画素クロックを生成する分周手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置と、前記複数の画素クロックに基づき画像データにしたがってパルス変調をしたそれぞれのパルス変調信号で複数の光源を駆動し、前記複数の光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、
前記光束の走査ライン上に２つの光検出手段を備え、前記２つの光検出手段に前記複数の光源の光束のうちのいくつかが走査するものであって、
前記２つの光検出手段の出力である同期信号をそれぞれ前記高周波クロックによりサンプリングして、同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、
前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、
を備え、
前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする画像形成装置。
【請求項１０】
周期Ｔで互いに位相差Ｔ／Ｐずつ位相をずらした相数Ｐの多相クロックを生成する多相クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号にしたがって計数することにより画素クロックの立ち上がり時刻および立ち下がり時刻を算出する計数手段と、前記多相クロックを基準とし、前記画素クロックの立ち上がり時刻および立ち下がり時刻にしたがって画素クロックを生成する画素クロック出力手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置と、前記複数の画素クロックに基づき画像データにしたがってパルス変調をしたそれぞれのパルス変調信号で複数の光源を駆動し、前記複数の光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、
前記光束の走査ライン上に２つの光検出手段を備え、前記２つの光検出手段に前記複数の光源の光束のうちのいくつかが走査するものであって、
前記２つの光検出手段の出力である同期信号を前記多相クロックによりサンプリングして、前記多相クロックの位相差Ｔ／Ｐを単位時間とした同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、
前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、
を備え、
前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする画像形成装置。
【請求項１１】
前記複数の画素クロック生成手段が、対応する光源の光束が前記２つの光検出手段を通過する際点灯するように指示する第１および第２の同期検知信号を生成する同期検知信号生成手段をそれぞれ備え、
前記同期情報分離手段が、対応する前記第１または第２の同期検知信号にしたがって前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出するものであることを特徴とする請求項９または１０に記載の画像形成装置。
【請求項１２】
前記２つの光検出手段を通過する光束のうち少なくとも１つをマスタービームとして定め、前記同期情報分離手段が、前記エッジ検出手段の出力する同期情報のうちマスタービームによる同期情報をライン基準情報として出力するものであって、
前記同期検知信号生成手段のそれぞれが、あらかじめ求めたマスタービームと対応する光源の光束との間隔に応じて、前記第１または第２の同期検知信号を生成するものであることを特徴とする請求項１１に記載の画像形成装置。
【請求項１３】
前記複数の光源が半導体レーザアレイの各素子であって、
そのうちの１つから出力される光束が前記２つの光検出手段を通過する際点灯するように指示する第１および第２の先行同期検知信号を生成するものであって、
その他の前記半導体レーザアレイ素子に対応する画素クロック生成手段においては、前記同期情報分離手段が前記エッジ検出手段の出力する同期情報から前記第１および第２の先行同期検知信号に対応して得られた同期情報を生成するものであって、画素クロックが一定の初期位相オフセットを伴って生成されるものであることを特徴とする請求項１１に記載の画像形成装置。
【請求項１４】
その他の前記半導体レーザアレイ素子に対応する画素クロック生成手段においては、前記比較手段が、前記検出された時間間隔に前記初期位相オフセットを加算した値、または前記目標値に前記初期位相オフセットを減算した値を用いて比較することを特徴とする請求項１３に記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタ、デジタル複写機、その他の画像形成装置に係り、より詳しくは、これら画像形成装置で使用される画素クロックの生成を行なう画素クロック生成装置および画像形成装置に関する。
【背景技術】
【０００２】
従来、レーザプリンタ、デジタル複写機等の画像形成装置の一般的な概略構成を図３７に示す。図３７において、半導体レーザユニット１００９から発光されたレーザ光は、回転するポリゴンミラー１００３によりスキャンされ、走査レンズ１００２を介して被走査媒体である感光体１００１上に光スポットを形成し、該感光体１００１を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００４が走査ビームを検出する。位相同期回路１００６は、クロック生成回路１００５からのクロックを入力し、フォトディテクタ１００４の出力信号に基づいて、１ライン毎に、位相同期のとれた画像クロック（画素クロック）を生成して画像処理ユニット１００７とレーザ駆動回路１００８へ供給する。また、半導体レーザユニット１００９は、画像処理ユニット１００７により生成された画像データと位相同期回路１００６により１ライン毎に位相が設定された画像クロックにしたがい、半導体レーザの発光時間を制御することにより、感光体１００１上の静電潜像の形成を制御する。
【０００３】
このような走査光学系において、走査速度のムラは画像の揺らぎとなり画像品質の劣化を招来させる。特にカラー画像においては、各色の主走査ドット位置ずれが生じるため色ずれを生じ、色再現性の劣化、解像度の劣化を招来させることになる。したがって高品位の画質を得るためには走査速度ムラの補正は不可欠である。この走査速度ムラ（誤差）は大別すると以下に示す（１）〜（５）が挙げられ、それぞれ主な要因について述べる。
【０００４】
（１）ポリゴンミラーの面毎（走査ライン毎）の誤差（以下、適宜、面毎の誤差と称する）
このような走査速度ムラを引き起こす要因としては、ポリゴンミラー等の偏向器の偏向反射面の回転軸からの距離のばらつき（すなわちポリゴンミラーの偏芯）や、ポリゴンミラーの各面の面精度などがある。この種の誤差は数ライン（たとえばポリゴンミラーの面数分のライン数）の周期性を持った誤差となる。
【０００５】
（２）走査平均速度変動による誤差
走査平均速度とはポリゴンミラーの各面の走査速度の平均を示し、このような走査速度ムラを引き起こす要因としては、ポリゴンミラーの回転速度の変動や、温度、湿度や振動等の種々の環境変動による走査光学系の変動によるものがある。また温度変動等により光源である半導体レーザの発振波長が変化するため走査光学系の色収差により走査速度が変動するものなどがある。この種の誤差は比較的緩やかな変動となる。また、たとえば半導体レーザアレイ等の複数の光源を備え、共通の走査光学系で複数の光ビームを同時に走査するマルチビーム光学系の場合、次のような走査速度ムラも発生する。
【０００６】
（３）光源毎の誤差
これの主な要因としては、各光源の発振波長に差があり、走査光学系の色収差により走査速度が変動する。なお発振波長の変動は光源毎に異なるため、上記（２）の誤差は光源毎に異なることもある。また複数の光源の組み付け精度によっても複数ビームの走査速度に差を生じる。さらには、複数の感光体・走査光学系を備えて多色対応とした画像形成装置の場合、つぎに示す各走査光学系の走査速度差が、画像品質に大きく影響する。
【０００７】
（４）走査光学系毎の誤差
これの主な要因としては、走査光学系の各部品の製造精度や組付け精度、経時変化などによる変形などがあり、光源も異なるので前述の（３）の誤差も生じる。この誤差は、走査平均速度そのものが異なり、さらに上記誤差（１）、（２）が個別に生じる。なお、このような画像形成装置の中には走査光学系の一部ユニットを共通に用いるものもあるが、それぞれの光源から被走査媒体（感光体）への光路は異なるので、これも（４）に含む。
【０００８】
これらの走査速度の誤差を補正する方法として、たとえば特許文献１に開示されるように画素クロックの周波数を走査速度に応じて変化させる方法がある。これは走査の開始から終了までの画素クロックのカウント数が所定値になるよう画素クロックを発生させる発振器の周波数を制御（いわゆるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）制御）するものである。
【０００９】
しかしながら、従来のような画素クロック周波数の制御方法では次のような問題があった。すなわち、位相比較を行う基準クロックの周波数が１ラインの周波数であるので、発振する画素クロックに対して極めて低く（数千〜数万分の１）、充分なＰＬＬのオープンループゲインが確保できず、充分な制御精度を得ることができない。また、外乱にも弱くクロック周波数が変動してしまい精度のよいクロックが生成できない。さらには、特許文献１のようにして面毎の誤差を補正する場合は、１走査毎に発振器であるＶＣＯの制御電圧を変化させるため、クロック周波数が安定して発振するまでに時間を要してしまう。
【００１０】
また、走査速度の誤差を補正する別の方法として、たとえば特許文献２に開示されるように、生成した高周波クロックを基に画素クロックの位相制御を行う方法がある。これは走査の開始から終了までの高周波クロックのカウント数が所定値になるよう画素クロックの位相を制御するものである。
【００１１】
この高周波クロックはたとえば水晶発振器のような精度のよいクロックを基準クロックとして生成できるので、精度のよいクロックが得られ、これを基準に画素クロックの位相制御を行うので、画素クロックの制御精度もよいものが生成できる。しかしながら、画素クロックの位相制御を適宜行うことにより、走査速度の誤差を補正しているため、この１走査ライン分の位相制御データを生成する必要があり、さらに画素クロックの位相変化による局所的な偏差を低減するためには、すなわち高精度な画素クロックを生成するためには、高分解能な位相制御を行う必要があるので位相制御データが増大する。よって、この位相制御データを高速かつ高精度に生成することは容易ではなかった。また、面毎の誤差を補正する装置に適用する場合には、面毎に位相制御データを生成する必要があり、高精度な補正をするためには膨大な位相制御データの生成と格納が必要になり、容易に実現できるものではなかった。さらに、走査光学系の各ユニットの精度誤差や組付け誤差により、１ラインの走査中にも走査速度の変動が生じる。
【００１２】
（５）非線形性誤差
図３８の（a）は１ライン中の走査速度の非線形性誤差の一例を示すものである。横軸ｘは走査ラインの位置であり、縦軸は位置ｘに対する走査速度Ｖ（ｘ）である。一点鎖線Ｖａｖｇは１ライン中の走査速度の平均値である。このような走査速度変動を生じた時、一定速度で走査した理想値からのずれΔは同図の（b）のようになる。これはすなわちドット位置ずれを意味し、画像劣化を招く。なお、図３８において位置Ｘ２からＸ１の方向に走査する場合は、理想値からのずれΔは点線のようになる。したがって、特にこのように走査中心に対して非対称な位置ずれを生じる走査光学系において走査を双方向に行う場合、色ずれが大きくなり、画像劣化は重大となる。
【００１３】
さらにはポリゴンミラーの各面の面精度により、この非線形性誤差の誤差量および分布は面毎に異なることもある。また、この誤差は走査光学系毎にも異なる。
【００１４】
このような走査速度の非線形性誤差を補正する方法として、たとえば特許文献３に開示されるように、走査ライン中の位置に対応して画素クロックの周波数を変調し補正する方法がある。しかしながら、画素クロックの中心周波数の生成が従来と同様のため、前述したように精度よいクロックが生成できず、十分な補正ができないため、高画質化の要求に対しては不十分であった。
【００１５】
【特許文献１】特開２００１−１８３６００号公報
【特許文献２】特開２００４−２６２１０１号公報
【特許文献３】特開２０００−１５２００１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述したマルチビーム光学系や複数の感光体・走査光学系を備えて多色対応とした画像形成装置において、走査光学系の一部部品の共通化を図り、小型化およびコストダウンを図った装置が実用に供されている。また、さらなる小型化・コストダウンの要求に対し、前述した各ビームに対応する同期信号の検出手段を共通化する要求があり、このような場合に前述した各誤差を高精度に補正可能に画素クロック周波数を制御するためには、各ビームに対応する同期信号を高精度に検出する必要があった。
【００１７】
本発明は、上記に鑑みてなされたものであって、様々な要因により生じる走査速度の誤差および非線形性誤差を高精度に補正でき、かつ装置の小型化・コストダウン要求に対しても高精度な制御のできる画素クロック生成装置、並びに画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上述した課題を解決し、目的を達成するために、請求項１にかかる発明は、高周波クロックを生成する高周波クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で前記高周波クロックを分周して画素クロックを生成する分周手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置において、前記画素クロック生成手段に入力されるべき複数の第１または第２の同期信号のうちのいくつかが混合された同期信号であって、前記混合された同期信号を前記高周波クロックによりサンプリングして、同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、を備え、前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする。
【００１９】
また、請求項２にかかる発明は、周期Ｔで互いに位相差Ｔ／Ｐずつ位相をずらした相数Ｐの多相クロックを生成する多相クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号にしたがって計数することにより画素クロックの立ち上がり時刻および立ち下がり時刻を算出する計数手段と、前記多相クロックを基準とし、前記画素クロックの立ち上がり時刻および立ち下がり時刻にしたがって画素クロックを生成する画素クロック出力手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置において、前記画素クロック生成手段に入力されるべき複数の第１または第２の同期信号のうちのいくつかが混合された同期信号であって、前記混合された同期信号を前記多相クロックによりサンプリングして、前記多相クロックの位相差Ｔ／Ｐを単位時間とした同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、を備え、前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする。
【００２０】
また、請求項３にかかる発明は、前記複数の画素クロック生成手段が、第１および第２の同期信号の検出を指示する第１および第２の同期検知信号を生成する同期検知信号生成手段をそれぞれ備え、前記同期情報分離手段が、対応する前記第１または第２の同期検知信号にしたがって前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出するものであることを特徴とする。
【００２１】
また、請求項４にかかる発明は、前記同期情報分離手段が、前記エッジ検出手段の出力する同期情報のうちの１つをライン基準情報として出力するものであって、前記同期検知信号生成手段のそれぞれが、あらかじめ求めた前記ライン基準情報と対応する同期情報との所定時間差に応じて、前記第１または第２の同期検知信号を生成するものであることを特徴とする。
【００２２】
また、請求項５にかかる発明は、少なくとも１つの画素クロック生成手段により生成する画素クロックを先行基準として定め、この画素クロック生成手段に備えた前記同期検知信号生成手段が前記第１および第２の同期検知信号を生成するものであって、その他の画素クロック生成手段においては、前記同期情報分離手段が前記エッジ検出手段の出力する同期情報から先行基準の前記第１および第２の同期検知信号に対応して得られた同期情報を生成するものであって、画素クロックが一定の初期位相オフセットを伴って生成されるものであることを特徴とする。
【００２３】
また、請求項６にかかる発明は、その他の画素クロック生成手段においては、前記比較手段が、前記検出された時間間隔に前記初期位相オフセットを加算した値、または前記目標値に前記初期位相オフセットを減算した値を用いて比較することを特徴とする。
【００２４】
また、請求項７にかかる発明は、前記エッジ検出手段を複数備え、前記同期情報分離手段が、前記エッジ検出手段の出力する複数の同期情報から対応する同期情報が含まれる１つを選択する検出選択手段を備え、前記検出選択手段の出力から対応する同期情報を分離抽出することを特徴とする。
【００２５】
また、請求項８にかかる発明は、前記同期情報分離手段が、複数の画素クロック生成手段から出力される前記第１または第２の同期検知信号から１つを選択する同期検知信号選択手段と、前記同期検知信号選択手段と前記エッジ検出手段の出力する同期情報との論理積から対応する同期情報を分離抽出する論理積手段を備えることを特徴とする。
【００２６】
また、請求項９にかかる発明は、高周波クロックを生成する高周波クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記周波数演算手段が出力する周波数指定信号に基づく分周比で前記高周波クロックを分周して画素クロックを生成する分周手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置と、前記複数の画素クロックに基づき画像データにしたがってパルス変調をしたそれぞれのパルス変調信号で複数の光源を駆動し、前記複数の光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、前記光束の走査ライン上に２つの光検出手段を備え、前記２つの光検出手段に前記複数の光源の光束のうちのいくつかが走査するものであって、前記２つの光検出手段の出力である同期信号をそれぞれ前記高周波クロックによりサンプリングして、同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、を備え、前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする。
【００２７】
また、請求項１０にかかる発明は、周期Ｔで互いに位相差Ｔ／Ｐずつ位相をずらした相数Ｐの多相クロックを生成する多相クロック生成手段と、入力される第１および第２の同期信号の時間間隔を検出し、検出された時間間隔と目標値とを比較し、その誤差を出力する比較手段と、前記比較手段の出力する誤差にしたがって、画素クロック周波数の設定値を演算し、この演算した設定値にしたがって画素クロック周波数を指定する周波数指定信号を出力する周波数演算手段と、前記多相クロックの位相差Ｔ／Ｐを単位時間とし、前記周波数指定信号にしたがって計数することにより画素クロックの立ち上がり時刻および立ち下がり時刻を算出する計数手段と、前記多相クロックを基準とし、前記画素クロックの立ち上がり時刻および立ち下がり時刻にしたがって画素クロックを生成する画素クロック出力手段と、を有する画素クロック生成手段を複数備えた画素クロック生成装置と、前記複数の画素クロックに基づき画像データにしたがってパルス変調をしたそれぞれのパルス変調信号で複数の光源を駆動し、前記複数の光源から出力される光束を被走査媒体上に走査して画像を形成する画像形成装置において、前記光束の走査ライン上に２つの光検出手段を備え、前記２つの光検出手段に前記複数の光源の光束のうちのいくつかが走査するものであって、前記２つの光検出手段の出力である同期信号を前記多相クロックによりサンプリングして、前記多相クロックの位相差Ｔ／Ｐを単位時間とした同期信号の立ち上がりまたは立ち下がりエッジ時刻を示す同期情報を検出するエッジ検出手段と、前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出する同期情報分離手段と、を備え、前記同期情報分離手段の出力から前記第１および第２の同期信号の時間間隔を算出することを特徴とする。
【００２８】
また、請求項１１にかかる発明は、前記複数の画素クロック生成手段が、対応する光源の光束が前記２つの光検出手段を通過する際点灯するように指示する第１および第２の同期検知信号を生成する同期検知信号生成手段をそれぞれ備え、前記同期情報分離手段が、対応する前記第１または第２の同期検知信号にしたがって前記エッジ検出手段の出力する同期情報から対応する同期情報を分離抽出するものであることを特徴とする。
【００２９】
また、請求項１２にかかる発明は、前記２つの光検出手段を通過する光束のうち少なくとも１つをマスタービームとして定め、前記同期情報分離手段が、前記エッジ検出手段の出力する同期情報のうちマスタービームによる同期情報をライン基準情報として出力するものであって、前記同期検知信号生成手段のそれぞれが、あらかじめ求めたマスタービームと対応する光源の光束との間隔に応じて、前記第１または第２の同期検知信号を生成するものであることを特徴とする。
【００３０】
また、請求項１３にかかる発明は、前記複数の光源が半導体レーザアレイの各素子であって、そのうちの１つから出力される光束が前記２つの光検出手段を通過する際点灯するように指示する第１および第２の先行同期検知信号を生成するものであって、その他の前記半導体レーザアレイ素子に対応する画素クロック生成手段においては、前記同期情報分離手段が前記エッジ検出手段の出力する同期情報から前記第１および第２の先行同期検知信号に対応して得られた同期情報を生成するものであって、画素クロックが一定の初期位相オフセットを伴って生成されるものであることを特徴とする。
【００３１】
また、請求項１４にかかる発明は、その他の前記半導体レーザアレイ素子に対応する画素クロック生成手段においては、前記比較手段が、前記検出された時間間隔に前記初期位相オフセットを加算した値、または前記目標値に前記初期位相オフセットを減算した値を用いて比較することを特徴とする。
【発明の効果】
【００３２】
本発明にかかる画素クロック生成装置、画像形成装置は、精度に生成された高周波クロックまたは多相クロックを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成でき、さらに画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。さらには走査速度の非線形性誤差を補正するようにして画素クロック周波数を変調しているので、より高精度な画素クロックが生成できる。また、この画素クロック生成部を画像形成装置に適用しているので、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成でき、高品質な画像が得られる。よって、装置の小型化・コストダウン要求に対しても高精度な制御が実現するという効果を奏する。
【発明を実施するための最良の形態】
【００３３】
以下に添付図面を参照して、この発明にかかる画素クロック生成装置および画像形成装置の最良な実施の形態を詳細に説明する。
【００３４】
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づき説明する。まず、本発明の基本となる前述の誤差（１）〜（４）を補正するための基本実施の形態について説明する。
【００３５】
図１に、本発明による画像形成装置の第１の実施の形態の全体構成を示す。この画像形成装置において、光源としての半導体レーザ１０１からのレーザ光がコリメータレンズ１０２とシリンダーレンズ１０３を介することで整形され、その後、偏光器としてのポリゴンミラー１０４に入射することで、周期性を持って感光体１０５を走査するように反射される。反射されたレーザ光は、ｆθレンズ１０６、ミラー１１０、およびトロイダルレンズ１０７を介して感光体１０５に照射され、光スポットを形成する。これにより、感光体１０５上には、半導体レーザ１０１の出力に応じた画像（静電潜像）が形成される。
【００３６】
また、ミラー１１０の両端にはフォトディテクタＰＤ１（符号１０８）、フォトディテクタＰＤ２（符号１０９）がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射されたレーザ光は感光体１０５を１ライン走査する前にＰＤ１に入射され、走査後にＰＤ２に入射される。それぞれのフォトディテクタでは入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣおよび第２の同期信号ＥＰＳＹＮＣに変換し、画素クロック生成部１１１に供給する。画素クロック生成部１１１は、２つの同期信号ＳＰＳＹＮＣおよびＥＰＳＹＮＣから、ＰＤ１とＰＤ２間をレーザ光が走査される時間間隔を測定し、その時間間隔にあらかじめ定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫを生成し、それを画像処理部１１２と変調データ生成部１１３に供給する。この画素クロック生成部１１１の構成については後述する。フォトディテクタＰＤ１の出力信号である第１の同期信号ＳＰＳＹＮＣは、ライン同期信号として画像処理部１１２にも与えられる。画像処理部１１２は、画素クロックＰＣＬＫを基準に画像データを生成する。変調データ生成部１１３は、画素クロックＰＣＬＫを基準として、入力された画像データから変調データを生成し、レーザ駆動部１１４を介して半導体レーザ１０１を駆動する。
【００３７】
つぎに上述の画像形成装置における画素クロック生成部１１１の詳細な実施の形態を図面に基づき説明する。図２は、本発明による画素クロック生成部１１１の第１の実施の形態を示す構成図である。図２の画素クロック生成部１１１において、高周波クロック生成部１は基準クロックＲｅｆＣＬＫを基に、逓倍した高周波クロックＶＣＬＫを生成するものであり、一般的なＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路により構成される。入力する基準クロックＲｅｆＣＬＫをたとえば精度のよい水晶発振器出力を用いることにより精度のよい高周波クロックＶＣＬＫが得られる。この高周波クロックＶＣＬＫを基準に画素クロックＰＣＬＫを生成する。分周器４は、高周波クロックＶＣＬＫをＭ分周した画素クロックＰＣＬＫを生成する。これはたとえばＭ進カウンタにより構成され、カウント値ｃｏｕｎｔＭを出力する。ここで同期信号ＳＰＳＹＮＣの立ち上がりでカウントを開始するようにすれば、走査開始時点に位相同期した画素クロックが生成できる。また、分周比Ｍは周波数演算部７からの画素クロック周波数指示信号Ｍｎｏｗにしたがって変更される。このように画素クロックＰＣＬＫの生成は安定かつ高精度に発振させた高周波クロックＶＣＬＫを分周することにより生成されるので、この分周比を変更することにより瞬時にかつ安定に画素クロック周波数を変更することが可能となる。よって、ライン毎周波数を変更しても瞬時に移行できる。
【００３８】
第１エッジ検出部２は、第１の同期信号ＳＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出するものであり、第１の同期信号ＳＰＳＹＮＣの立ち上がりを検出すると画素クロックＰＣＬＫに同期した検出パルスＳＰｐｌｓを出力する。第２エッジ検出部３は、第２の同期信号ＥＰＳＹＮＣの立ち上がりエッジを高周波クロックＶＣＬＫを基準として検出し、検出パルスＥＰｐｌｓとカウント値ＥＰｍを出力する。比較部５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１とＰＤ２との距離に応じてあらかじめ定められた基準時間と計測した時間Ｔｌｉｎｅとの差を当該ラインの誤差ＬＥｒｒとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Ｔｌｉｎｅとの差が走査速度の誤差である。この誤差ＬＥｒｒは高周波クロックＶＣＬＫを基準としてカウントし演算を行ってもよいが、高周波クロックＶＣＬＫは非常に高周波であり、またカウントするビット数も非常に大きくなるので、回路規模、消費電力の点で不利である。そこで本実施の形態では、時間Ｔｌｉｎｅを画素クロックＰＣＬＫを基準としてカウントし、基準値ＲｅｆＮとの比較をし、最後に高周波クロック基準の当該ラインの誤差ＬＥｒｒとして変換している。フィルタ６は、ライン誤差ＬＥｒｒをフィルタリングして誤差データＥｒｒを出力するデジタルフィルタであり、たとえば簡単には、直近の複数ライン分の誤差ＬＥｒｒを平均して誤差データＥｒｒを得る。
【００３９】
周波数演算部７は、誤差データＥｒｒにしたがって適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Ｍｎｏｗに変換して出力する。高周波クロック周期をＴｖ、画素クロック周期をＴｐとし、今、Ｔｐ＝ＫＴｖとして画素クロック周波数を設定して走査したとき、目標値Ｔｐ'（Ｔｐ'＝Ｋ'Ｔｖ）との誤差Ｅｒｒが入力される。したがって、ＲｅｆＮ・Ｔｐ'＝ＲｅｆＮ・Ｔｐ＋Ｅｒｒ・Ｔｖであるので、
Ｋ'＝Ｋ＋Ｅｒｒ／ＲｅｆＮ  ・・・（１）式
としてＫ'を設定するようにすれば、画素クロック周波数を目標値に制御することができる。
【００４０】
つまり、分周器４、比較部５、フィルタ６および周波数演算部７でデジタルＰＬＬ制御を行っている。そして、フィルタ６の特性がこのＰＬＬ制御特性を決定し、制御系が安定になるようにフィルタ特性が決定される。また、Ｋ'＝Ｋ＋α・Ｅｒｒ／ＲｅｆＮとしてループゲインを変えるようにしてもよい。また、分周器４の分周比Ｍは自然数であるので、画素クロック周波数の設定値Ｋを次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換すると、まるめ誤差を低減することができ、より精度のよい画素クロックが得られる。たとえば、通常は設定値Ｋを四捨五入して整数にまるめた値をＭとし、Ｍｎｏｗ＝Ｍとし、画素クロックのＣサイクルに１回、Ｍｎｏｗ＝Ｍ＋１またはＭ−１とすることにより、Ｋ＝(Ｍ±１／Ｃ)となり丸め誤差を低減できる。また丸め誤差の振り分けも均等に行えるので、画素クロックの局所的な偏差も抑えられる。この場合は前記Ｍ値とＣ値を制御するようにすればよい。詳細な説明は後述する。
【００４１】
図４は、比較部５の詳細構成例である。また、図３は、図２の一部信号のタイミングチャートの一例であり、これらに基づき比較部５の詳細な動作説明を行う。図３において、(ａ)ＳＰＳＹＮＣは走査開始を示す第１の同期信号であり、第１エッジ検出部２に入力される。(ｂ)ＥＰＳＹＮＣは走査終了を示す第２の同期信号であり、第２エッジ検出部３に入力される。(ｃ)ＶＣＬＫは高周波クロック生成部１で生成される高周波クロックの立ち上がりエッジを示している。(ｄ)ｃｏｕｎｔＭは分周器４で高周波クロックＶＣＬＫを基準としてカウントされるカウント値であり、(ｅ)ＰＣＬＫは(ｄ)ｃｏｕｎｔＭが０のとき立ち上がる画素クロックである。(ｆ−１)ＳＰｐｌｓおよび（ｆ−２）ＥＰｐｌｓはそれぞれ(ａ)ＳＰＳＹＮＣ、(ｂ)ＥＰＳＹＮＣの立ち上がりを示すＰＣＬＫに同期したパルスであり、(ｇ−２)ＥＰｍは、(ｂ)ＥＰＳＹＮＣの立ち上がり時の(ｄ)ｃｏｕｎｔＭの値である。(ｈ)は比較部５にある画素クロックＰＣＬＫ基準でカウントするカウンタの値であり、(ｆ−１)ＳＰｐｌｓで０にリセットされ、(ｆ−２)ＥＰｐｌｓでカウントが停止される。
【００４２】
図４の比較部５において、カウンタ１１は、画素クロックＰＣＬＫを基準にカウントするカウンタであり、ＳＰｐｌｓで０にリセットされ、ＥＰｐｌｓでカウントを停止する。減算部１２はカウント停止後のカウンタ１１の値ｃｏｕｎｔＮ（図３ではｎ）から基準カウント値ＲｅｆＮの減算を行い、減算結果ｄｉｆｆＮを出力する。誤差演算部１３は、下記の演算を行い、高周波クロックＶＣＬＫ周期Ｔｖを単位とする誤差ＬＥｒｒを出力する。
ＬＥｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ
ここで、ｄｉｆｆＮ＝ｎ−ＲｅｆＮ, ＥＰｍ＝ｍ２,Ｔｐ＝Ｋ・Ｔｖ,Ｔｐ：ＰＣＬＫの周期である。
【００４３】
また、２つのフォトディテクタＰＤ１とＰＤ２との距離がドット幅の整数倍でない場合、つまり基準時間が目標とする画素クロック周期の整数倍でない場合、その端数を高周波クロックＶＣＬＫのサイクル数に換算し、これをＲｅｆＭとして誤差演算部１３に入力し、ＬＥｒｒ＝ｄｉｆｆＮ・Ｋ＋ＥＰｍ−ＲｅｆＭと演算するようにすると、より正確な画素クロック周波数の制御が行えるようになる。
【００４４】
図５は、周波数演算部７の詳細構成例である。本実施の形態ではポリゴンミラーは６面構成であるとし、面毎の誤差を補正するため面毎に画素クロック周波数を制御する。演算部１６は、現在の設定値Ｍ，Ｃ，Ｒと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ，ＮｅｘｔＣ，ＮｅｘｔＲを演算するものであり、この演算を演算面指示信号ＣａｌｃＮｏにしたがい、各面毎行う。このＭ，Ｃ，Ｒの関係は、上述したようにＴｐ＝(Ｍ±１／Ｃ)Ｔｖであり、Ｃ＝ＲｅｆＮ／Ｒである。これらの式と（１）式より、（ＮｅｘｔＭ＝Ｍ'、ＮｅｘｔＲ＝Ｒ'、ＲｅｆＮ＝Ｎｒと記す）
Ｍ'＋Ｒ'／Ｎｒ＝Ｍ＋Ｒ／Ｎｒ＋Ｅｒｒ／Ｎｒ、  Ｃ'＝Ｎｒ／Ｒ'
であるので、演算は次の手順で行う。
【００４５】
<１>  Ｒ＋Ｅｒｒ（＝ＴｍｐＲとする）を計算する。
<２>  ＴｍｐＲ＞Ｎｒ／２であれば、Ｍ'＝Ｍ＋１としてＲ'＝ＴｍｐＲ−Ｎｒとする。ＴｍｐＲ＜−Ｎｒ／２であれば、Ｍ'＝Ｍ−１としてＲ'＝ＴｍｐＲ＋Ｎｒとする。それ以外は、Ｍ'＝Ｍ、Ｒ'＝ＴｍｐＲとする。
<３>  Ｎｒ÷Ｒの商をＣ'とする。なお、Ｒ'＝０であれば、Ｃ'＝０とする。
【００４６】
レジスタ１７は上記の演算により求めたＭ値を保持しておくデータ保持部であり、保持する値はポリゴンミラーの各面毎Ｆ０Ｍ〜Ｆ５Ｍの値を保持する。また、更新信号Ｒｅｎｅｗにしたがい対応するレジスタ値をＮｅｘｔＭに更新する。ここでＦ＊（＊はポリゴンミラーの面番号０〜５）はポリゴンミラーの面番号に対応する値であることを示す（以下同様）。なお、この面番号は相対的な関係を示すものであり、対応する値は自動的に制御されるので、実際の面と一致させる必要はない。同様にレジスタ１８は現在設定しているＣ値を保持しておくデータ保持部であり、レジスタ１９は現在設定しているＲ値を保持しておくデータ保持部である。それぞれ更新信号Ｒｅｎｅｗにしたがい対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。
【００４７】
選択部２０は、面選択信号ＦＮｏにしたがい、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力するものである。同様に選択部２１は、面選択信号ＦＮｏにしたがい、Ｆ０Ｃ〜Ｆ５Ｃのうち対応するＣ値を選択出力するものである。なお、ＣｓｉｇｎはＣ値の符号を示す。
【００４８】
カウンタ２３は、ＰＣＬＫを基準としてＣ値をカウント（０からＣ−１まで）するもので、カウント値がＣ−１となったとき、Ｃｓｉｇｎが正を示していれば＋１を、負を示していれば−１を出力し、それ以外のときは０を出力する。なお、Ｃ＝０のときは常に０を出力する。加算部２２は選択部２０の出力するＭとカウンタ２３の出力する値を加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＣサイクルに１回、Ｍ値が＋１または−１されるように変換され、画素クロックの平均周期は（Ｍ±１／Ｃ）Ｔｖとなる。
【００４９】
演算制御部１５は上述した演算を制御するものであり、図６に示すフローチャートにしたがい、演算面指示信号ＣａｌｃＮｏ、更新信号Ｒｅｎｅｗおよび面選択信号ＦＮｏを生成し出力する。図６において、まず、ＦＮｏ＝０、ＣａｌｃＮｏ＝０として初期化を行い（ステップＳ１）、１ラインの走査が終了するまで待機する（ステップＳ２）。つまりＥＰｐｌｓにより走査終了を検知するまで待機する。なお、待機時間には誤差データＥｒｒの演算が確定するまでの時間の猶予も含む。続いて、現在のＣａｌｃＮｏに対応した前述の演算を行い（ステップＳ３）、現在のＣａｌｃＮｏに対応した更新信号Ｒｅｎｅｗをアクティブにし、各レジスタの値をＮｅｘｔ値に更新する（ステップＳ４）。続いて、ＣａｌｃＮｏをインクリメントする。なお、ＣａｌｃＮｏ＝５のときは０に戻る（ステップＳ５）。続いて、画素クロック周波数制御がロックしているか否かを示すロックフラグＬｏｃｋにしたがい分岐する（ステップＳ６）。ここでロックフラグＬｏｃｋは、たとえば、所定ラインの間（たとえば６ラインとする）誤差ＬＥｒｒ（あるいは誤差データＥｒｒ）が所定の範囲内（面間誤差のバラツキ範囲や所望の制御精度などから決めればよく、たとえば±２Ｍ以内とする）に収まっていれば、ロックしているとみなす信号で、この信号の生成部はたとえばフィルタ６内に備えればよい。あるいは制御応答性よりあらかじめ制御開始より所定時間（ライン数などで指定）を決めておき、この時間が経過したらＬｏｃｋ信号をアクティブにするようにしてもよい。ステップＳ７はステップＳ６の判定結果がＮｏの場合（つまりまだロックしていない場合）、全ての面で演算を行い設定値を更新したかを判定する。６面全て演算していればＦＮｏ＝ＣａｌｃＮｏとなるのでステップＳ８に移る。ここで否であればステップＳ２に戻り別の面の演算を行う。ステップＳ８はＦＮｏをインクリメントし（５の場合は０に戻る）、ＣａｌｃＮｏにＦＮｏを代入する（インクリメント後の値）。これにより画素クロック周波数指示信号Ｍｎｏｗに変換するＭおよびＣ値が次ラインの設定値に変更される。なお、ここまでの操作を次ラインの走査開始（ＳＰＳＹＮＣが検知される）までに行う。その後ステップＳ２に戻り以上のルーチンを繰り返す。このように制御すれば、各面のクロック周波数が所定誤差内に収まるまでは、全ての面で誤差Ｅｒｒを縮小するように制御していくので高速な引き込みができ、また所定誤差内に収まった後は各面毎個別に制御するので面間の誤差も低減され、高精度なクロック周波数制御ができる。
【００５０】
図７は、この制御方法による引き込み過程の様子の一例を示す図であり、横軸は時間、縦軸はライン誤差ＬＥｒｒである。また黒丸は第０面に対応する誤差であり、その他の面の誤差は×印で示す。また点線は６面分の誤差の平均値を示す。
【００５１】
図８は、周波数演算部７の別の詳細構成例である。演算制御部１５は図５のそれと同様にしてこの演算を制御するものである。演算部２５は、現在の設定値Ｍ,Ｆと誤差データＥｒｒとから次の設定値ＮｅｘｔＭ,ＮｅｘｔＦを演算するものであり、この演算を演算面指示信号ＣａｌｃＮｏにしたがい、各面毎行う。この実施の形態では画素クロック周波数の設定値Ｋは次のようにして画素クロック周波数指示信号Ｍｎｏｗに変換する。すなわち、設定値Ｋの整数部をＭとし、小数部をａ桁（２進数表記）の値Ｆに丸める。そして２^ａ（＝Ｎａとする）サイクルにＦ回、Ｍｎｏｗ＝Ｍ＋１とすることにより、Ｋ＝（Ｍ＋Ｆ／Ｎａ）と設定される。ここで設定値による丸め誤差は最大ＮＲｅｆＮａとなるので、所望の誤差許容値に収まるように小数部の桁数ａを決定すればよい。また、局所的な周波数偏差を抑えるため＋１とするＦ回のサイクルは均等に振り分けられるようにする。この機能は変換部３１が担う（動作詳細は後述する）。よって（１）式とこのＫの関係式により、（ＮｅｘｔＦ＝Ｆ'とする）
Ｋ'＋Ｆ'／Ｎａ＝Ｍ＋Ｆ／Ｎａ＋Ｅｒｒ／Ｎｒ
であるので、演算は次の手順で行う。
【００５２】
<１>  Ｆ＋Ｅｒｒ／Ｎｒ*Ｎａ（＝ＴｍＦとする）を計算する。Ｎａは２^ａであるので、*Ｎａは被乗数（Ｅｒｒ／Ｎｒ）の上位ａビットを取ればよく、またＮｒはこの周波数制御を行っている間は固定であるので、あらかじめＮｒの逆数を計算しておいてこれをＥｒｒに乗算すれば演算は簡便に行える。
<２>  ＴｍｐＦ＞Ｎａであれば、Ｍ'＝Ｍ＋１、Ｆ'＝ＴｍｐＦ−Ｎａとする。ＴｍｐＦ＜０であれば、Ｍ'＝Ｍ−１、Ｆ'＝ＴｍｐＦ＋Ｎａとする。
【００５３】
図５と同様にレジスタ２６は上記の演算により求められたＭ値を保持しておくデータ保持部であり、レジスタ２７は同様にＦ値を保持しておくデータ保持部である。これら保持する値はポリゴンミラーの各面毎Ｆ０〜Ｆ５に保持する。そしてそれぞれ更新信号Ｒｅｎｅｗにしたがい対応するレジスタ値をＮｅｘｔＣ、ＮｅｘｔＲに更新する。
【００５４】
選択部２８は、面選択信号ＦＮｏにしたがい、Ｆ０Ｍ〜Ｆ５Ｍのうち対応するＭ値を選択出力するものである。同様に選択部２９は、面選択信号ＦＮｏにしたがい、Ｆ０Ｆ〜Ｆ５Ｆのうち対応するＣ値を選択出力するものである。
【００５５】
カウンタ３０は、ＰＣＬＫを基準にカウントするaビットカウンタであり、そのカウント値ｃｏｕｎｔＡを出力する。変換部３１は、カウント値ｃｏｕｎｔＡにしたがい、Ｎａ（＝２^ａ）サイクル中、Ｆサイクルは「１」を、残りのＮａ−Ｆサイクルは「０」として信号ＵＰを出力する。このＵＰ信号の生成は、カウント値ｃｏｕｎｔＡ[ａ−１：０]のビット並びを逆転させたｃｏｕｎｔＡ[０:ａ−１]をＡｒｅｖとしたとき、ＡｒｅｖがＦより小さい場合１とするようにすれば（ＵＰ＝(Ａｒｅｖ＜Ｆ)）、Ｎａサイクル中均等にＦ回「１」が生成される。
【００５６】
加算部３２は選択部２８の出力するＭと変換部３１の出力するＵＰを加算し、結果を画素クロック周波数指示信号Ｍｎｏｗとして出力する。よって、ＰＣＬＫのＮａサイクルにＦ回、Ｍ値が＋１インクリメントされるように変換され、画素クロックの平均周期は（Ｍ＋Ｆ／Ｎａ）Ｔｖとなる。
【００５７】
前述したように、画素クロック周波数の制御は１ライン毎に位相誤差ＬＥｒｒを検出し、これが０になるようにデジタルＰＬＬ制御を行っている。フィルタ６は制御ループ内に置かれたデジタルフィルタであり、このフィルタ特性を変更することにより、制御帯域を設定できる。以下にフィルタの設定例を示す。
【００５８】
まず、ループフィルタを除くＤＰＬＬ制御系のループゲインは図９の(ａ)に示すようになる。ここでｆｓはサンプリング周波数で、つまりここではライン周波数である。この制御系に(ｂ)のような特性を持つラグリードフィルタを挿入し、(ｃ)のループゲインとすることにより、制御系を安定化させることができる。
τ１＝／２πｆ１、τ２＝１／２πｆ２とすると、ループフィルタの伝達関数Ｈ（ｓ）は次式のようになる。
Ｈ（ｓ）・(１τ２ｓ)／(１τ１ｓ)
上式を、双一次変換（ｓ＝２／Ｔ・(１−ｚ^−１)／(１＋ｚ^−１)）してｚ変換形式にし、さらにＴ＝１として正規化すれば、ループフィルタの伝達関数H(z)は次式となる。
Ｈ（ｚ）＝（ｂ０＋ｂ１ｚ^−１）／(１＋ａ１ｚ^−１)
ａ１＝(１−２τ１)／(１＋２τ１)、ｂｏ＝(１＋２τ２)／(１＋２τ１)、ｂ１＝(１−２τ２)／(１＋２τ１)
【００５９】
図１０は上式の伝達関数Ｈ（ｚ）を実現するフィルタ６の詳細構成例である。これは一次のＩＩＲ型フィルタであり、加算器４０および４５はそれぞれの入力を加算し、乗算器４２、４３、４４はそれぞれ入力に対し、係数−ａ１，ｂ１，ｂ０を掛けた値を出力し、遅延素子４１は中間変数ｗを１サンプル毎（つまり１ライン毎）遅延させる。このフィルタにライン誤差ＬＥｒｒを入力すれば、誤差データＥｒｒを得る。
【００６０】
また、乗算器の各係数を変更する手段を設ければ、動的にフィルタ特性を変更可能となり、たとえば、上述のＬｏｃｋ信号にしたがいフィルタ特性を変更するようにしてもよい。なお、本例のフィルタ特性および構成は一例であり、本発明はその他の構成のフィルタでも適用できる。デジタルフィルタについては公知技術であるので、その他の構成の例示は省略する。
【００６１】
つぎに図２の画素クロック生成部１１１で生成した画素クロックＰＣＬＫを基準に画像データにしたがい変調する変調データ生成部１１３の好適な変調方法を説明する。図１１は、変調データ生成部１１３の動作を説明するタイミングチャートである。ここでは画像データＰｄａｔａにしたがい８値のパルス幅変調を行った変調データＭｄａｔａを生成する場合とした。図１１において、(ａ)ＶＣＬＫは高周波クロック（周期Ｔｖ）の立ち上がりを示し、(ｂ)ｃｏｕｎｔＭは分周器４でカウントしたカウント値であり、今、Ｍｎｏｗ＝１６と設定されているものとする。(ｃ)ＰＣＬＫは画素クロックであり、ここでは周期は１６Ｔｖとなっている。(ｄ)ＰｄａｔａはＰＣＬＫに同期して入力される画像データであり、この値Ｄｍにしたがって出力する変調データ(ｅ)Ｍｄａｔａのパルス幅Ｔｗを変調する。変調データＭｄａｔａの生成は高周波クロックＶＣＬＫを基準にして行われ、Ｄｍ≠０であれば、ｃｏｕｎｔＭ＝０のとき「Ｈ」とする。また、ｃｏｕｎｔＭ＝Ｄｍ／Ｎｍ・Ｍｎｏｗ（Ｎｍは階調数でここでは８）のとき「Ｌ」とする。またはｃｏｕｎｔＭ＝(Ｎｍ−Ｄｍ)／Ｎｍ・Ｍｎｏｗのとき「Ｈ」とし、Ｄｍ≠８であれば、ｃｏｕｎｔＭ＝０のとき「Ｌ」とするようにすると(ｅ')のような変調データが生成できる。またこれら２つの生成モードを切り替えられるようにし、ドット毎変更できるようにしてもよい。
【００６２】
なお、上記説明では、走査開始と終了との２点間の走査時間の変動に合わせて画素クロック周波数を制御する形態について説明したが、１ライン中の走査速度がほぼ一定であれば、１ライン中の任意の２点間の走査時間の変動に合わせて制御を行うようにしてもよく、この実施の形態で適用できる。
【００６３】
以上説明したように、画素クロック生成部の第１の実施の形態によれば、高精度に生成された高周波クロックＶＣＬＫを基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成でき、さらに画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。また、この画素クロック生成部を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像が得られる。
【００６４】
つぎに、図１２は本発明による画素クロック生成部の他の実施の形態を示す構成図であり、図面に基づき動作構成を説明する。図１２の画素クロック生成部１１８において、高周波クロック生成部５１は、基準クロックＲｅｆＣＬＫを基に逓倍し、位相差が等間隔の多相クロックを生成するものであり（本実施の形態では１６位相の多相クロックＶＣＬＫ０〜１５を生成するものとする）、また、多相クロックのうちの１つをＱ分周（ここではＱ＝４とする）した内部動作用クロックＧＣＬＫを生成し、図示はしないが画素クロック生成部１１８の各部へ供給する。
【００６５】
図１４は、高周波クロック生成部５１で生成する各クロックのタイミングを示すタイミングチャートである。(ａ−０)〜(ａ−１５)は多相クロックＶＣＬＫ０〜１５のそれぞれのクロックであり、互いに等間隔の位相差を有しており、この時間間隔をＴｖとする。また、(ｂ)ＧＣＬＫは(ａ−０)ＶＣＬＫ０を４分周したクロックである。図１２の画素クロック生成部１１８は基本的にこのクロックＧＣＬＫを動作クロックとして動作し、ＧＣＬＫを４分割した期間を順にＱＴ０、ＱＴ１、ＱＴ２、ＱＴ３と称し、また多相クロックＶＣＬＫ０〜１５の立ち上がりにそれぞれ対応した時刻をＰＨ０〜ＰＨ１５と称し、この期間ＱＴと位相ＰＨとによりＧＣＬＫ中の時間情報ＱＰを表す。ここで時間情報ＱＰは０〜６３の６４値であり、本実施の形態ではこの多相クロックの等間隔の位相差Ｔｖを基準として画素クロックＰＣＬＫを生成する。つまり画素クロック周波数の制御演算を、動作クロックＧＣＬＫを基準に時間情報ＱＰ（ＱＴＰＨ）の演算を行うことにより行う。
【００６６】
図１２に戻り、第１エッジ検出部５２は、第１の同期信号ＳＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出するものであり、同期信号ＳＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＳＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＳＰＱＰを出力する。同様に、第２エッジ検出部５３は、第２の同期信号ＥＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出するものであり、同期信号ＥＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＥＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＥＰＱＰを出力する。
【００６７】
計数部５４は、周波数演算部５７からの画素クロック周波数指示信号Ｍｎｏｗにしたがって時間を計数するものであり、Ｍｎｏｗに達する度にＳｅｔ信号（ＧＣＬＫに同期したＳＥＴｐｌｓ信号と時間情報ＳＥＴＱＰからなる）を生成し、またＳｅｔ信号からＭｎｏｗ／２にあたる時間を計数し、Ｒｓｔ信号（ＧＣＬＫに同期したＲＳＴｐｌｓ信号と時間情報ＲＳＴＱＰからなる）を生成する。この計数する時間単位は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖである。画素クロック出力部５８は、計数部５４より供給されるＳｅｔ信号およびＲｓｔ信号にしたがって「Ｈ」<->「Ｌ」を切り替えて画素クロックＰＣＬＫを生成し出力する。これらの詳細構成および動作説明は後述する。
【００６８】
比較部５５は、２つの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣ間の時間Ｔｌｉｎｅを検出し、書き込み周波数と２つのフォトディテクタＰＤ１とＰＤ２との距離に応じてあらかじめ定められた基準時間と計測した時間Ｔｌｉｎｅとの差を当該ラインの誤差ＬＥｒｒとして算出する。つまり適正な走査時間（基準時間）と当該ラインの走査時間Ｔｌｉｎｅとの差が走査速度の誤差である。ここでは、ＳＰｐｌｓ入力後ＥＰｐｌｓが入力されるまでの期間中に入力されるＳＥＴｐｌｓの数をカウントし、この値と基準値ＲｅｆＮとの比較をし、さらに各パルスの時間情報とから当該ラインの誤差ＬＥｒｒとして変換している。この誤差の単位は位相差Ｔｖである。
【００６９】
フィルタ５６は、ライン誤差ＬＥｒｒをフィルタリングして誤差データＥｒｒを出力するデジタルフィルタである。周波数演算部５７は誤差データＥｒｒにしたがって適正な画素クロック周波数を算出し、これを画素クロック周波数指示信号Ｍｎｏｗに変換して出力する。画素クロック周期をＴｐとし、今、Ｔｐ＝ＫＴｖとして画素クロック周波数を設定して走査したとき、目標値Ｔｐ'（Ｔｐ'＝Ｋ'Ｔｖ）との誤差Ｅｒｒが入力される。よって、前述と同様に（１）式により求めたＫ'を設定するようにすれば、画素クロック周波数を目標値に制御することができる。
【００７０】
なお、これらフィルタ５６および周波数演算部５７は、図２のフィルタ６および周波数演算部７と同様の機能を果たし、構成も同様に適用できるので詳細な説明は省略する。
【００７１】
（第２の実施の形態）
つぎに画素クロック生成部の第２の実施の形態の各部詳細を説明する。図１３は高周波クロック生成部５１の構成例を示すブロック図である。この高周波クロック生成部は、基準クロックＲｅｆＣＬＫから、多相クロックＶＣＬＫ０〜１５と内部動作用クロックＧＣＬＫを生成する。電圧制御発振器ＶＣＯ６３は、８段の差動バッファ６４ａ〜ｈを接続したリングオシレータで構成され、１６位相のクロックＶＣＬＫ０〜１５を生成する。分周器６０はこの多相クロックのうちの１つ（ここではＶＣＬＫ８）をＮｖ分周する。位相周波比較器ＰＦＤ６１は基準クロックＲｅｆＣＬＫと分周器６０出力との位相比較を行い、この位相差情報に基づき内在するチャージポンプを駆動する。ローパスフィルタＬＰＦ６２はチャージポンプ出力を平滑化し制御電圧ＶｃをＶＣＯ６３に供給する。ＶＣＯ６３内の差動バッファ６４ａ〜ｈはこの制御電圧Ｖｃにしたがって遅延量が変化し、位相同期制御が行われる。たとえば基準クロックＲｅｆＣＬＫとして１００ＭＨｚのクロックを供給し、分周比Ｎｖを２０とすると、多相クロックＶＣＬＫ０〜１５は２ＧＨｚで互いに等間隔の位相差を有するクロックが生成できる。また、分周器６５は多相クロックＶＣＬＫ０〜１５のうちの１つ（ここではＶＣＬＫ０）をＱ分周（ここではＱ＝４とする）してクロックＧＣＬＫを生成する。なお、適用しうる多相クロックの相数は本例の１６に限らないが、演算の簡便性より２のべき乗がもっとも望ましい。同様にＧＣＬＫを生成するための分周比Ｑも２のべき乗がもっとも望ましい。
【００７２】
図１５は、計数部５４の構成例を示すブロック図である。また、図１６は画素クロック出力部５８の構成例を示すブロック図である。さらに、図１７は計数部５４および画素クロック出力部５８の各信号の出力タイミングの一例を示すタイミングチャートである。これらの図に基づき、画素クロック周波数指示信号Ｍｎｏｗにしたがって画素クロックＰＣＬＫを生成する詳細構成および動作について説明する。
【００７３】
図１５において、各部はクロックＧＣＬＫに同期して動作する。ＳＥＴ時間演算部７０は、現在のＰＣＬＫ立ち上がり時間情報に画素クロック周波数指示信号Ｍｎｏｗを加算し、次のＰＣＬＫの立ち上がり時間を表すセット時間情報ＮｅｘｔＳを演算するものであり、この演算の更新はｐＳｅｔ信号により行う。なお、セット時間情報ＮｅｘｔＳを６４で割った商をＮｅｘｔＳｃ、余りをＮｅｘｔＳＱＰとする。つまりＮｅｘｔＳｃ＝ＮｅｘｔＳ[ＭＳＢ：６]、ＮｅｘｔＳＱＰ＝ＮｅｘｔＳ[５:０]とする。また、ＳＰＳＹＮＣの立ち上がりに位相同期してＰＣＬＫの生成を始めるので（正確には所定の信号処理時間後でここでは２ＧＣＬＫ後）、最初のＰＣＬＫ立ち上がり時間情報はＳＰＱＰとする。同様にして、ＲＳＴ時間演算部７１は、現在のＰＣＬＫ立ち上がり時間情報に画素クロック周波数指示信号Ｍｎｏｗの１／２を加算し、次のＰＣＬＫの立ち下がり時間を表すリセット時間情報ＮｅｘｔＲを演算するものであり、この演算の更新はｐＳｅｔ信号により行う。また、ＮｅｘｔＲｃ＝ＮｅｘｔＲ[ＭＳＢ:６]、ＮｅｘｔＲＱＰ＝ＮｅｘｔＲ[５:０]とする。なお、Ｍｎｏｗ／２を加算するのはＰＣＬＫのデューティをほぼ５０％にするためであり、デューティ５０％を要求しない場合はこの演算を簡略化できるような値を加算するようにしてもよい。カウンタ７２は、クロックＧＣＬＫを基準としてＮｅｘｔＳｃサイクルのカウントを行い、ｐＳｅｔ信号を生成する。このｐＳｅｔ信号が「Ｈ」のときカウンタは「１」にクリアされ、カウント値がＮｅｘｔＳｃと一致するとき、ｐＳｅｔ信号を「Ｈ」とする。
【００７４】
Ｆ／Ｆ７３はｐＳｅｔ信号およびＳＰｐｌｓ信号を１ＧＣＬＫ遅延させてＳＥＴｐｌｓ信号を生成するフリップフロップである。Ｆ／Ｆ７４は、ｐＳｅｔ信号をイネーブルとしてＮｅｘｔＳＱＰを、ＳＰｐｌｓをイネーブルとしてＳＰＱＰをラッチし、ＳＥＴＱＰ信号を生成するフリップフロップである。このＳＥＴｐｌｓ信号はＰＣＬＫの立ち上がりをＧＣＬＫ単位で指定し、これに同期したＳＥＴＱＰ信号によりそのＧＣＬＫサイクル内での立ち上がり時間情報を指定する。これらをＳｅｔ信号と称し、画素クロック出力部５８に供給する。カウンタ７５は、クロックＧＣＬＫを基準としてＮｅｘｔＲｃサイクルのカウントを行い、ＲＳＴｐｌｓ信号を生成する。ＳＥＴｐｌｓが「Ｈ」のときカウンタを「１」にクリアし、カウント値がＮｅｘｔＲｃに一致するとき、ＲＳＴｐｌｓ信号を「Ｈ」とする。Ｆ／Ｆ７６は、ＳＥＴｐｌｓをイネーブルとしてＮｅｘｔＲＱＰをラッチし、ＲＳＴＱＰ信号を生成するフリップフロップである。このＲＳＴＱＰ信号はＰＣＬＫの立ち下がりをＧＣＬＫ単位で指定し、ＲＳＴＱＰ信号によりそのＧＣＬＫサイクル内での立ち下がり時間情報を指定する。これらをＲｓｔ信号と称し、画素クロック出力部５８に供給する。
【００７５】
なお、ＳＥＴＱＰ信号およびＲＳＴＱＰ信号は、それぞれＳＥＴｐｌｓおよびＲＳＴｐｌｓ信号が「Ｈ」のとき有効となっていればよいので、各部の制御タイミングはこの実施の形態のみに限定されるものではない。
【００７６】
図１６において、遅延部７７は、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＳＥＴｐｌｓを時間情報ＳＥＴＱＰにしたがって遅延させたパルスＳを出力するものであり、また、ＧＣＬＫサイクル中の期間ＱＴを特定するためクロックＧＣＬＫも入力する。あるいは期間を示す期間信号ＱＴを入力してもよい（この場合は高周波クロック生成部５１でこのＱＴ信号を生成する）。つまり、パルスＳはＳＥＴｐｌｓをＳＥＴＱＰＴｖだけ遅延させたパルスとなる。
【００７７】
遅延部７８は、同様に、多相クロックＶＣＬＫ０〜１５を基準として、計数部５４から供給されるＲＳＴｐｌｓを時間情報ＲＳＴＱＰにしたがって遅延させたパルスＲを出力するものであり、パルスＲはＲＳＴｐｌｓをＲＳＴＱＰＴｖだけ遅延させたパルスとなる。ＳＲ−Ｆ／Ｆ７９は、パルスＳの立ち上がりでセット「Ｈ」し、パルスＲの立ち上がりでリセット「Ｌ」とした画素クロックＰＣＬＫを出力するＳｅｔ−ＲｅＳｅｔフリップフロップである。
【００７８】
図１７において、(ａ)はＧＣＬＫである。第１エッジ検出部５２では、第１の同期信号(ｂ)ＳＰＳＹＮＣの立ち上がりを検出すると、その次のＧＣＬＫ１サイクルが「Ｈ」となる（ｃ−１）ＳＰｐｌｓ信号を出力し、またＧＣＬＫサイクル内のどの時刻で立ち上がったかを示す(ｃ−２)ＳＰＱＰ信号（本例では１０とする）も出力する。(ｄ)Ｍｎｏｗは周波数演算部５７から供給される画素クロック周波数指示信号であり、図示したように入力されるものとする。(ｅ−１)ＮｅｘｔＳはＳＥＴ時間演算部７０で演算される次のＰＣＬＫの立ち上がり時間を表す。まず最初はＳＰＳＹＮＣの立ち上がりに同期してＰＣＬＫが立ち上がるようになっているので、次のＰＣＬＫの立ち上がりはＳＰＱＰ＋Ｍｎｏｗ＝２５０Ｔｖ後となる。ここで右辺のカンマの前の数値はＮｅｘｔＳｃを、カンマの後の数値はＮｅｘｔＳＱＰを表す。またその次のＮｅｘｔＳは、ＮｅｘｔＳＰＱＰ＋Ｍｎｏｗ＝２９８となる。(ｅ−２)ＮｅｘｔＲはＲＳＴ時間演算部７１で演算される次のＰＣＬＫの立ち下がり時間を表す。まずはＳＰＳＹＮＣの立ち上がりにＭｎｏｗ／２を加算した値（＝１３０）がＰＣＬＫの立ち下がり時間となり、(ｅ−１)ＮｅｘｔＳと同様に右辺のカンマの前の数値はＮｅｘｔＲｃを、カンマの後の数値はＮｅｘｔＲＱＰを表す。
【００７９】
(ｆ)ｐＳｅｔは、ＳＥＴＱＰ信号を更新するためにＳＥＴｐｌｓの１ＧＣＬＫ前に出力するパルスであり、カウンタ７２のカウント値がＮｅｘｔＳｃと一致したとき「Ｈ」となる。なお、図中示した[]数字はＮｅｘｔＳｃのカウント値を表す。(ｇ−１)ＳＥＴｐｌｓは、ＳＰｐｌｓとｐＳｅｔ信号を１ＧＣＬＫ遅延させたパルスであり、ＰＣＬＫの立ち上がりをＧＣＬＫ単位で指定する。(ｇ−２)ＳＥＴＱＰはこのＳＥＴｐｌｓの遅延値を示すＰＣＬＫ立ち上がり時間情報であり、(ｆ)ｐＳｅｔが「Ｈ」のときの(ｅ−１)ＮｅｘｔＳＱＰの値に更新していく。(ｈ−１)ＲＳＴｐｌｓはＰＣＬＫの立ち下がりをＧＣＬＫ単位で指定したパルスであり、カウンタ７５のカウント値がＮｅｘｔＲｃと一致したとき「Ｈ」となる。(ｈ−２)ＲＳＴＱＰはＲＳＴｐｌｓの遅延値を示すＰＣＬＫ立ち下がり時間情報である。
【００８０】
(ｉ−１)Ｓは、(ｇ−１)ＳＥＴｐｌｓを対応する(ｇ−２)ＳＥＴＱＰの値だけ遅延させたパルスであり、遅延値の単位は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖである。同様に、(ｉ−２)Ｒは、(ｈ−１)ＲＳＴｐｌｓを対応する(ｈ−２)ＲＳＴＱＰの値だけ遅延させたパルスである。(ｊ)ＰＣＬＫは、(ｉ−１)Ｓの立ち上がりで「Ｈ」に、(ｉ−２)Ｒの立ち上がりで「Ｌ」として生成される画素クロックである。
【００８１】
図１８は、比較部５５の詳細構成例を示すブロック図である。また、図１９は各信号の出力タイミングの一例を示すタイミングチャートであり、これらに基づき比較部５５の詳細動作説明を行う。
【００８２】
図１９において、(ａ)はＧＣＬＫである。(ｂ−１)はＳＰＳＹＮＣ、(ｂ−２)はＥＰＳＹＮＣである。この２つの信号の立ち上がりの時間間隔が当該ラインの走査時間Ｔｌｉｎｅである。(ｃ−１)はＳＰｐｌｓ、(ｃ−２)はＥＰｐｌｓである。また、(ｄ−２)ＥＰＱＰは同期信号ＥＰＳＹＮＣの時間情報である。さらに(ｅ−１)ＳＥＴｐｌｓ、(ｅ−２)ＳＥＴＱＰはＰＣＬＫの立ち上がりを表す時間情報である。これらは前述したので説明は省略する。(ｅ−３)ＳＥＴｃｎｔはカウンタ７２のカウント値である。本例ではＭｎｏｗ＝１９２で一定とする。このとき(ｆ)ＰＣＬＫが生成される。ＰＣＬＫはＳＰＳＹＮＣの丁度２ＧＣＬＫ後に同期して生成されるので、走査終了時点ＥＰもＥＰＳＹＮＣから２ＧＣＬＫ遅らせた時点で検出する。よって、(ｃ−２)ＥＰｐｌｓを１ＧＣＬＫ遅延させた(ｄ−１)ＥＰｄｅｔが「Ｈ」のときの各信号値から誤差ＬＥｒｒを検出する。(ｇ)はｐＳｅｔであり、(ｈ)ｃｏｕｎｔＮは、(ｃ−１)ＳＰｐｌｓで'０'クリアされ、(ｇ)ｐＳｅｔによりインクリメントされるカウンタ８１のカウント値である。これらより、走査開始から走査終了時点ＥＰまでのＰＣＬＫのサイクル数ｎと位相誤差ｍ２を検出する。
【００８３】
図１８において、カウンタ８１は、ＳＰｐｌｓで'０'クリアし、ｐＳｅｔによりインクリメントするカウンタであり、そのカウント値ｃｏｕｎｔＮを出力する。減算部８２は、ＥＰｄｅｔが「Ｈ」のときのカウンタ８１の値ｃｏｕｎｔＮ（図１９ではｎ）から基準カウント値ＲｅｆＮの減算を行い、減算結果ｄｉｆｆ（＝ｎ−ＲｅｆＮ）を出力する。誤差検出部８４は、ＥＰｄｅｔが「Ｈ」のときのＳＥＴＱＰおよびＳＥＴｃｎｔをそれぞれＥｎｄＱＰ、Ｅｎｄｃｎｔとすると、次式の演算を行い位相差ｄｉｆｆＭを算出する。
ｄｉｆｆＭ＝Ｅｎｄｃｎｔ・Ｍｐ＋(ＥＰＱＰ−ＥｎｄＱＰ)
ここでＭｐはＧＣＬＫの時間情報分割数であり、本例では６４である。また図１９の例ではｄｉｆｆＭ＝１４４となる。
【００８４】
誤差演算部８３は、下記の演算を行い多相クロックＶＣＬＫ０〜１５の位相差Ｔｖを単位とする誤差ＬＥｒｒを出力する。
ＬＥｒｒ＝ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ
ここで、Ｔｐ＝Ｋ・Ｔｖ,Ｔｐ：ＰＣＬＫの周期である。
なお、図４と同様に、ＬＥｒｒ＝ｄｉｆｆＮ・Ｋ＋ｄｉｆｆＭ−ＲｅｆＭ  と演算し、基準時間の設定値をより細かく設定するようにして、より正確な画素クロック周波数の制御を行うようにしてもよい。
【００８５】
つぎに図１２の画素クロック生成部１１８で生成した画素クロックＰＣＬＫを基準に画像データにしたがい変調する変調データ生成部１１９の好適な構成およびその動作を説明する。図２０は、変調データ生成部１１９の詳細構成例を示す図である。また、図２１は、変調データ生成部１１９の各信号のタイミングチャートの一例を示すものであり、これら図に基づき詳細な動作説明を行う。なお、本例では画像データＰｄａｔａにしたがい８値のパルス幅変調を行った変調データＭｄａｔａを生成する場合とする。
【００８６】
図２０において、変調データ生成部１１９はＧＣＬＫが各部へ供給され、基準クロックとして動作する。クロックパターン生成部９０は、画素クロック生成部１１８から供給されＳＥＴｐｌｓおよびＳＥＴＱＰ信号から構成されるＳｅｔ信号と画素クロック周波数指示信号Ｍｎｏｗとから、画素クロックＰＣＬＫの所定の位相差を持ったクロックに相当するクロックパターン信号ＣＫＰ（ここではＣＫＰ０〜３で、ＰＣＬＫとそれぞれ、０、π／８、π／４、３π／８位相の遅れたクロックのパターン）を生成する。このクロックパターン信号ＣＫＰは、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間ＴＱＰにそれぞれ対応する６４ビットのデータであり、期間ＴＱＰが「Ｈ」の場合は対応するビットが「１」であり、「Ｌ」の場合は「０」となる。
【００８７】
そしてクロックパターンの生成手順は次のようにして行う。まず各クロックパターンの立ち上がりを示すオフセットデータｓｏｆｓ０〜３および立ち下がりオフセットデータｒｏｆｓ０〜３を求める。それぞれ、ｓｏｆｓ０＝ＳＥＴＱＰ、ｓｏｆｓ１＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／８、ｓｏｆｓ２＝ＳＥＴｏｆｓ＋Ｍｎｏｗ／４、ｓｏｆｓ３＝ＳＥＴｏｆｓ＋３Ｍｎｏｗ／８であり、ｒｏｆｓ０〜３はそれぞれｒｏｆｓ０〜３にＭｎｏｗ／２を加算する。つぎにＧＣＬＫのサイクル毎クロックパターンＣＫＰのＭＳＢから順にｓｏｆｓまでは「０」に、ｓｏｆｓからｒｏｆｓまでは「１」に、ｒｏｆｓからは「０」へと変換する。なお各オフセットデータが６４以上であれば、６４毎に１ＧＣＬＫ遅らせて、この変換を行う。たとえば、Ｍｎｏｗ＝１９２、ＳＥＴＱＰ＝１６の場合、ＣＫＰ１は、ｓｏｆｓ＝４０、ｒｏｆｓ＝１３６（＝２ＧＣＬＫ＋８）であるので、第１のＧＣＬＫサイクルのパターンはＭＳＢ（＝６３）〜２４ビット目までは「０」、２３〜０ビットは「１」に、第２のＧＣＬＫサイクルのパターンは全て「１」に、第３のＧＣＬＫサイクルのパターンは６３〜５６ビットは「１」、５５〜０ビットは「０」になる。
【００８８】
画像データデコード部９１は、画像データＰｄａｔａを８値のパルス幅変調データＤｅｃＤａｔａ（８ビット）に変換する。このパルス幅変調データＤｅｃＤａｔａは、画素クロックＰＣＬＫの１サイクルを８つに時分割した期間の時間順に、ＭＳＢからＬＳＢの順で各ビットが対応する。たとえば、Ｐｄａｔａ＝３であれば、ＤｅｃＤａｔａ＝'ｂ１１１０００００と変換する（'ｂはバイナリ表記であることを示す）。あるいは、ＤｅｃＤａｔａ＝'ｂ０００００１１１と変換するようにしてもよいし、モード切換信号を付加して双方のモードを切り換えられるようにしてもよい。なお、この変換方式は、本発明の要旨に反しない範囲で自由に選択できる。
【００８９】
変調パターン生成部９２は、パルス幅変調データＤｅｃＤａｔａとクロックパターン信号ＣＫＰ０〜３とから、変調パターン信号ＭＤＰを生成する。この変調パターン信号ＭＤＰは、クロックパターン信号ＣＫＰと同様に、ＧＣＬＫを基準に変化する信号で、ＧＣＬＫサイクルを時間情報ＱＰで区切った６４の期間ＴＱＰにそれぞれ対応する６４ビットのデータである。
【００９０】
シリアライザ９３は、変調パターン信号ＭＤＰを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力した変調データＭｄａｔａを生成する。
【００９１】
図２１において、具体的な数値例を挙げて説明する。(ａ)は基準クロックとなるＧＣＬＫである。今、Ｓｅｔ信号を構成する(ｂ−１)ＳＥＴｐｌｓおよび(ｂ−２)ＳＥＴＱＰが図のように供給されるとき、画素クロックは(ｃ−１)ＰＣＬＫのように生成されている。また、画素クロック周波数指示信号Ｍｎｏｗ＝１９２であるとする。また実際には生成しないが、ＰＣＬＫをそれぞれπ／８、π／４、３π／８だけ位相を遅らせたクロックを(ｃ−２)ＰＣＬＫ１、(ｃ−３)ＰＣＬＫ２、(ｃ−４)ＰＣＬＫ３に説明のため示す。(ｄ−１)〜(ｄ−４)はそれぞれＰＣＬＫ、ＰＣＬＫ１〜３を表すクロックパターンＣＫＰ０〜３である。それぞれ６４ビットのデータでＭＳＢからＬＳＢに時間順であり、ＨＥ表記している。よってこれらのクロックパターンＣＫＰ０〜３から、画素クロックＰＣＬＫを８つに時分割した期間（ｔｐ０〜ｔｐ７）を示すパターン（それぞれ時間順にＰＴ０〜７と称する）が生成できる。すなわち、ＰＴ０＝ＣＫＰ０＆~ＣＫＰ１、ＰＴ１＝ＣＫＰ１＆~ＣＫＰ２、・・・、ＰＴ７＝~ＣＫＰ３＆~ＣＫＰ０である。ここで、＆は論理積を、~は否定論理を示す。
【００９２】
(ｅ)ＤｅｃＤａｔａはパルス幅変調データであり、図に示すように変換されているとする。(ｆ)ＭＤＰは変調パターン信号であり、まずｉを０〜７まで変化させたときの([６４[ＤｅｃＤａｔａ[７−ｉ]]]＆ＰＴｉ)を演算し、つぎにこれらの論理和を演算することにより得られる。ここで、[６４[ＤｅｃＤａｔａ[ｉ]]]はＤｅｃＤａｔａ[ｉ]を６４ビット分連接させたデータである。こうして生成された変調パターン信号をシリアライズすることにより(ｇ)Ｍｄａｔａの変調データが生成できる。この例ではＰＣＬＫ周期Ｔｐのうち最初の３／８の期間が「Ｈ」で、残りが「Ｌ」となるようにパルス幅変調されたパルスが生成される。
【００９３】
また、画素クロックをπ／８ずつ位相をずらしたクロックパターンＣＫＰ０〜３を生成する代わりに、画素クロックＰＣＬＫの１サイクルを８つに時分割したそれぞれの期間を示すパターンＰＴ０〜ＰＴ７を生成し、これらとパルス幅変調データＤｅｃＤａｔａとから変調パターン信号ＭＤＰを生成するようにしてもよい。
【００９４】
さらに、本例では８値のパルス幅変調を行う場合について説明したが、他の変調方式であっても適用できる。たとえば１６値のパルス幅変調を行う場合は、画像データデコード部９１は、画像データＰｄａｔａを１６ビットのパルス幅変調データＤｅｃＤａｔａに変換し、クロックパターン生成部９０は、画素クロックＰＣＬＫとπ／１６ずつ位相をずらした８つのクロックパターンＣＫＰ０〜７を生成し、変調パターン生成部９２で同様にして変調パターン信号ＭＤＰを生成するようにすればよい。
【００９５】
また、この構成例は図１２の画素クロック出力部５８に適用してもよい。つまり、画素クロックＰＣＬＫのクロックパターンＰＣＫＰを生成し（前述のクロックパターン信号ＣＫＰ０を用いればよい）、これを多相クロックＶＣＬＫ０〜１５を基準として、ＭＳＢから順に（つまり時間順に）Ｔｖ時間ずつシリアル出力すれば画素クロックＰＣＬＫを生成できる。
【００９６】
以上説明したように、この画素クロック生成部の第２の実施の形態によれば、高精度に生成された多相クロックＶＣＬＫ０〜１５を基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成でき、さらに画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。また、画素クロックの生成は多相クロックＶＣＬＫ０〜１５の位相差Ｔｖの単位で正確に制御できるので、多相クロックの発振周波数を高くしないでもよいので、回路の設計が容易となり消費電流も低減できる。たとえば、前述の第１の実施の形態と同等の分解能で画素クロックを生成する場合は、多相クロックの発振周波数は１／１６でよい。逆にいえば、同等の発振周波数とした場合、画素クロック生成分解能を１６倍に向上できる。つまり高精度な画素クロックが生成できる。さらには、画素クロック生成部１１８の大部分は多相クロックの１つをさらに分周したクロックＧＣＬＫで動作するようにしているので、動作周波数がさらに低下され、消費電流の低減ができる。
【００９７】
また、この画素クロック生成部１１８を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像が得られる。
【００９８】
つぎに、本発明による画像形成装置の別の実施の形態を説明する。図２２は、画像形成装置の第２の実施の形態である。この画像形成装置は、複数の光源からの出射光を共通の走査光学系を用いて感光体に照射して画像（静電潜像）を形成するマルチビーム走査光学系を用いたものである。
【００９９】
図２２において、半導体レーザ１２４および１２５は、コリメータレンズ１２２、１２３との光軸を一致させ主走査方向に対称に射出角度を持たせ、ポリゴンミラー１０４の反射点で射出軸が交差するようレイアウトされている。それぞれの半導体レーザ１２４、１２５より射出した複数のビームはシリンダーレンズ１２０を介してポリゴンミラー１０４で一括して走査され、ｆθレンズ１０６、ミラー１１０、およびトロイダルレンズ１０７により感光体１０５上に結像される。画像処理部１３３には光源ごとに１ライン分の画像データが蓄えられ、ポリゴンミラー１面毎に読み出されて、２ラインずつ同時に書き込みが行われる。
【０１００】
また、ミラー１１０の両端にはフォトディテクタＰＤ１（符号１０８）、フォトディテクタＰＤ２（符号１０９）がそれぞれ配置されており、走査の開始と終了とが検出される。つまりポリゴンミラー１０４により反射された２つの光源から出射されたレーザ光は感光体１０５を１ライン走査する前に順次ＰＤ１に入射され、走査後にＰＤ２に入射される。それぞれのフォトディテクタでは入射されたレーザ光をそれぞれ第１の同期信号ＳＰＳＹＮＣおよび第２の同期信号ＥＰＳＹＮＣに変換し、同期信号分離部１２６に入力する。２つの光源は感光体１０５上を時差を持って走査するように配置されているので、同期信号分離部１２６は、同期信号ＳＰＳＹＮＣをそれぞれの光源に対応した同期信号ＳＰＳＹＮＣａとＳＰＳＹＮＣｂに、同様に同期信号ＥＰＳＹＮＣをそれぞれの光源に対応した同期信号ＥＰＳＹＮＣａおよびＥＰＳＹＮＣｂに分離する。
【０１０１】
図２３は、この同期信号のタイミングチャートの一例である。(ａ)は第１の同期信号ＳＰＳＹＮＣであり、(ｂ)は第２の同期信号ＥＰＳＹＮＣである。ここでは半導体レーザ１２５のレーザ光が先に走査されているとすると、同期信号ＳＰＳＹＮＣは（ｃ−１）ＳＰＳＹＮＣａおよび(ｃ−２)ＳＰＳＹＮＣｂのように分離される。同様に同期信号ＥＰＳＹＮＣは、(ｄ−１)ＥＰＳＹＮＣａおよび(ｄ−２)ＥＰＳＹＮＣｂのように分離される。
【０１０２】
図２２に戻り、分離された一方の同期信号の組ＳＰＳＹＮＣａとＥＰＳＹＮＣａとは画素クロック生成部１２７に供給され、他方の組ＳＰＳＹＮＣｂとＥＰＳＹＮＣｂとは画素クロック生成部１３０に供給される。画素クロック生成部１２７は、２つの同期信号ＳＰＳＹＮＣａおよびＥＰＳＹＮＣａから走査時間Ｔｌｉｎｅaを測定し、その時間間隔にあらかじめ定められた所定数のクロックが収まるように求められた周波数の画素クロックＰＣＬＫａを生成する。画像処理部１３３は、画素クロックＰＣＬＫａを基準に画像データaを生成する。変調データ生成部１２８は、画素クロックＰＣＬＫａを基準として、入力された画像データａから変調データａを生成し、レーザ駆動部１２９を介して半導体レーザ１２５を駆動する。同様にして、画素クロック生成部１３０は、２つの同期信号ＳＰＳＹＮＣｂおよびＥＰＳＹＮＣｂから画素クロックＰＣＬＫｂを生成し、画像処理部１３３において画素クロックＰＣＬＫｂを基準に生成された画像データｂから変調データ生成部１３１にて変調データｂを生成し、レーザ駆動部１３２を介して半導体レーザ１２４を駆動する。
【０１０３】
ここで、画素クロック生成部１２７、１３０は図１の画素クロック生成部１１１と同様の機能を果たし、前述した画素クロック生成部の第１の実施の形態および第２の実施の形態を適用できるので、詳細構成および動作説明は省略する。変調データ生成部１２８、１３１も同様に説明を省略する。
【０１０４】
なお、高周波クロック生成部１や５１は、画素クロック生成部１２７と１３０とで共通に用いる構成とすれば、回路規模の小型化や消費電流の低減が図れる。また同期信号を検出する２つのエッジ検出部２および３（または５２および５３）を画素クロック生成部１２７と１３０とでそれぞれ共通化して検出し、検出信号を分離する構成としてもよい。
【０１０５】
さらには、フィルタ６、５６や周波数演算部７、５７の演算処理の一部は１ラインに１回動作するだけであるので、これを共通化し、複数の画素クロック周波数演算に対し時系列に処理するようにしてもよい。
【０１０６】
この実施の形態によれば、前述の課題で示した（３）光源毎の走査速度誤差があっても、つまり２つの光源の波長が異なり、走査光学系の色収差により走査速度が変動するなどにより２つのビームの走査速度が異なっても（図２３の２つのビームの走査時間ＴｌｉｎｅａとＴｌｉｎｅｂが各々独立に変動しても）、それぞれの走査速度変動に合わせて画素クロックＰＣＬＫａおよびＰＣＬＫｂの周波数を独立に制御しているので、速度変動が高精度に補正でき、高品質の画像が形成できる。
【０１０７】
また、マルチビーム走査光学系は複数の半導体レーザを備えたものでなく、１つの半導体レーザアレイから出射される複数のレーザビームを共通の走査光学系を用いて走査するものもある。このような光学系に対しても同様に適用できる。なお、マルチビーム走査光学系は様々な実施の形態があるが、本発明の作用効果は走査光学系の形態によらず適用できるものであるので、詳細な構成の図示および説明は省略する。
【０１０８】
（第３の実施の形態）
さらに、本発明による画像形成装置の第３の実施の形態を説明する。この画像形成装置の第３の実施の形態は、複数の感光体を有する多色対応の画像形成装置であり、シアン、マゼンダ、イエロー、ブラックの各色に対応した別々の感光体を備え、走査光学系もそれぞれの感光体に対応して備えられ、各色に対応した画像（静電潜像）をそれぞれの感光体上に形成する。そして、１枚の画像形成媒体（たとえば紙）に各色の画像を転写することによりカラー画像を形成する。この実施の形態は単純には図１の画像形成装置を４つ備えることにより実現できる。また、小型化のため走査光学系の一部を共通化した形態も採られるが、それぞれの光路は異なるので、異なる画像形成装置を複数個備えたものと考えてよい。図２４−１はその構成の一例であり（副走査断面図であり、一部ユニットのみ図示している）、以下、図２４−１、図２４−２に基づき第３の実施の形態の説明を行う。
【０１０９】
図２４−１、図２４−２において、ポリゴンミラー１５１は２段構成であり、点線を軸として回転しており、各走査光学系で共通に用いている。半導体レーザ１６１ａから出射したレーザ光はコリメータレンズ、シリンダーレンズを介して（いずれも未図示）、ポリゴンミラー１５１のａ点で反射される。同様に、半導体レーザ１６１ｂ〜ｄから出射したレーザ光はポリゴンミラー１５１のｂ〜ｄ点で反射される。ポリゴンミラーで反射されたレーザ光は、走査レンズ１５２、１５４および折り返しミラー１５３、１５５、１５６を経由して感光体１５７上を走査し（ビームの走査方向つまり主走査方向は、図面に対して垂直方向である）、画像（静電潜像）を形成する。ここで図番末尾のａ〜ｄは半導体レーザａ〜ｄに対応したものであり、それぞれイエロー、マゼンタ、シアン、ブラックの各色に対応した画像を形成しているものとする。そして中間転写ベルト１５８上に置かれ矢印方向に移動する画像形成媒体へ、各感光体１５７ａ〜ｄに形成された各色の画像を転写していきカラー画像が形成される。
【０１１０】
このとき、有効走査範囲外の両側に配備されたミラー１７０によりビームを検出器（フォトディデクタ）１７１に導光して、走査の開始と終了とを検出し、同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣに変換する。これらの同期信号ＳＰＳＹＮＣ、ＥＰＳＹＮＣは前述と同様に、画素クロック生成部１６４に供給され、走査速度誤差を補正するように周波数が制御された画素クロックＰＣＬＫを生成する。また、画像処理部１６５は、画素クロックＰＣＬＫを基準に画像データＰｄａｔａを生成する。変調データ生成部１６３は、画素クロックＰＣＬＫを基準として、入力された画像データＰｄａｔａから変調データを生成し、レーザ駆動部１６２を介して半導体レーザ１６１を駆動する。これらを各色の対応ビーム毎同様に行う。また、画素クロック生成部１６４は前述した画素クロック生成部の第１の実施の形態および第２の実施の形態を適用できる。ここで、走査光学系の各部品の製造精度や組付け精度、経時変化などによる変形などの影響により、各走査光学系での走査時間はそれぞれ異なり、また走査開始および終了を検出する２つのフォトディデクタ間の距離も組付け精度などにより異なるので、画像クロック周波数制御の基準となる基準値ＲｅｆＮを各走査光学系毎に画像形成装置の製造時などにあらかじめ求めておき（経時変化などにより画像劣化が生じたときは再度求めなおすようにしてもよい）、これらを基準値ＲｅｆＮとして画素クロック生成部１６４にそれぞれ与える。また、同期信号ＳＰＳＹＮＣによる走査開始検出位置も走査光学系毎異なる場合があるので、同期信号ＳＰＳＹＮＣの立ち上がりから所定時間後（画素クロックＰＣＬＫの所定サイクル後）に、画像の書き込み開始するようにしておき（書き込み開始オフセットと称する）、この書き込み開始オフセットを走査光学系毎にあらかじめ求めておく。
【０１１１】
図２５は、各走査光学系による走査幅、走査時間の関係を示す図である。(ａ−１)は走査光学系ａの１ラインの走査幅を示す。ＳＰａおよびＥＰａは走査開始と終了とを検出する検出器の位置を感光体上に対応付けた位置である。この距離をＬａとする。また、画像の１ドット幅をＬｐとしたとき、Ｌａ／Ｌｐ＝ＲｅｆＮａが１ライン中のドット数となり、これを基準値ＲｅｆＮとして設定する。また実際に画像を形成する範囲はＰＳＰとＰＥＰとの間の領域とする。また(ａ−２)は、走査光学系ａの１ラインの走査時間を示す。走査開始位置ＳＰおよび終了位置ＥＰに対応して、同期信号ＳＰＳＹＮＣおよびＥＰＳＹＮＣがそれぞれ検出され、この時間間隔を走査時間Ｔｌａとする。この走査時間Ｔｌａは前述したように様々な要因により変動するが、画素クロック周期Ｔｐａを、Ｔｐａ＝Ｔｌａ／ＲｅｆＮａの関係が成り立つように制御しているので、ＳＰＳＹＮＣから所定のＰＣＬＫサイクル後（Ｎ１とＮ２とする）、出力する書き込みパルスは常に走査線上の同じ位置にドットを形成する（Ｄ１およびＤ２）。また、実際の画像の書き込み開始をＭｏｆｓａサイクル後にする。
【０１１２】
同様にして、(ｂ−１)は走査光学系ｂの１ラインの走査幅を示し、走査開始位置ＳＰｂと終了位置ＥＰｂ間の距離をＬｂとすると、Ｌｂ／Ｌｐ＝ＲｅｆＮｂを基準値ＲｅｆＮとして設定する。また(ｂ−２)は走査光学系ｂの１ラインの走査時間を示し、同期信号ＳＰＳＹＮＣとＥＰＳＹＮＣとの時間間隔を走査時間Ｔｌｂとする。これも同様に、画素クロック周期Ｔｐｂを、Ｔｐb＝Ｔｌｂ／ＲｅｆＮｂの関係が成り立つように制御している。さらに双方の走査開始位置ＳＰａおよびＳｐｂとの距離差に応じて、画像の書き込み開始オフセットＮｏｆｓｂを設定することにより、実際に画像を形成する範囲ＰＳＰ〜ＰＥＰが走査光学系によらず一致する。
【０１１３】
すなわち、この実施の形態によれば、走査光学系毎の速度誤差を含め、様々な要因で走査速度誤差が生じても、それぞれの走査速度差・変動に合わせて画素クロックＰＣＬＫの周波数を独立に制御しているので、このようにして形成されたカラー画像は、色ずれが生じず、色再現性、解像度の劣化が生じず、高品位の画質を得ることができる。
【０１１４】
以上説明したように、本発明の基本実施の形態によれば、前述した課題に示した（１）〜（４）の走査速度誤差を高精度に補正することができる。この基本実施の形態に以下に説明する変更を行うことにより、走査速度の非線形性誤差をも高精度に補正することができる。以下図面に基づき、この実施の形態を説明する。
【０１１５】
図２６は画素クロック生成部の第３の実施の形態を示す構成図である。この画素クロック生成部１１１は図１、図２２、図２４の画像形成装置のそれぞれの画素クロック生成部として適用できる。
【０１１６】
図２６において、図２と同一図番を付したブロックは同様の構成で、同様の機能を果たすので詳細説明は省略する。周波数演算部２０１は図２の周波数演算部７と同様にして、誤差データＥｒｒにしたがって適正な画素クロック周波数を算出し、これを画素クロック平均周波数信号Ｍａｖｇに変換して出力する。周波数変調部２０２は、周波数変調データ生成部２０３から供給される周波数変調データＦＭｄａｔａにしたがって、画素クロック平均周波数信号Ｍａｖｇの変換を行うことにより所望の周波数変調を行う画素クロック周波数指示信号Ｍｎｏｗを生成し、分周器４へ供給する。分周器４ではこの画素クロック周波数指示信号Ｍｎｏｗにしたがって高周波クロックＶＣＬＫを分周して画素クロックＰＣＬＫを生成するので、画素クロック平均周波数信号Ｍａｖｇを変調することにより画素クロックＰＣＬＫの周波数変調が行える。周波数変調データ生成部２０３は、第１の同期信号ＳＰＳＹＮＣを原点とした走査位置（ここでは画素クロックＰＣＬＫ数ｎで表す）に対応した周波数変調データＦＭｄａｔａを生成する。この周波数変調データＦＭｄａｔａは、走査位置ｎにおける走査速度Ｖ（ｎ）に対応した画素クロック周波数、ここでは高周波クロックＶＣＬＫの分周値で表したＭ（ｎ）と画素クロック平均周波数信号Ｍａｖｇとの差である。
【０１１７】
図２７に走査位置ｎに対する走査速度Ｖ（ｎ）（図２７(ａ)）と理想位置からのずれΔ（ｎ）（同図(ｂ)）と周波数変調データＦＭｄａｔａ(ｎ)（同図(ｃ)）の一例を示す。理想位置からのずれΔは、Ｖ（ｎ）−Vａｖｇの積分した値となる。走査速度の非線形性誤差は走査光学系の精度や組付け誤差が主因となり決まるので、周波数変調データＦＭｄａｔａは、たとえば装置の製造時にあらかじめ取得しておき、これを格納しておけばよい。周波数変調データの取得方法の一例を示す。まず一定の画素クロック周波数で走査を行い、各走査位置における理想位置からのずれΔを測定する。このずれΔの微分値が走査速度Ｖであるので、これより画素クロック周波数に換算し画素クロック平均周波数信号Ｍａｖｇとの差分を求める。簡単には所定の走査位置間（図２７のΔｎ）の傾きを走査速度Ｖ'と近似し、この領域内ではその値からの換算値を周波数変調データとして用いる（図２７の各図破線）。このようにすれば、簡便に周波数変調データを求めることができ、かつその領域間は同一データでいいのでデータを格納するメモリ量も低減できる。また走査速度補正をより高精度に行いたい場合には領域Δｎを短くすればよい。
【０１１８】
周波数変調データＦＭｄａｔａは、簡単には分周比Ｍの差分データΔＭを求めればよい。画素クロック周波数指示信号Ｍｎｏｗへの変換は、画素クロック平均周波数信号Ｍａｖｇに差分データΔＭを加算することにより行える。
【０１１９】
また、画素クロックの周波数変調をより高精度に行うため、周波数変調データは分周比Ｍだけでなく、その小数部も含むようにするとよい。この小数部の処理は前述と同様にすればよい。すなわち図５におけるＭ値とＣ値、あるいは図８におけるＭ値とＦ値である。上記のように周波数変調を領域に分けて行う場合は、領域長ΔｎをＮａ（Ｎａ＝２^ａ、ａ:２進数表記小数部の桁数）の整数倍（１以上）とすると処理が簡便となり、より好適である。以下の詳細説明では周波数変調データＦＭｄａｔａを整数部ΔＭおよびａ桁の小数部ΔＦで扱う場合について説明する。
【０１２０】
つぎに画素クロック生成部１１１の第３の実施の形態の各部詳細を説明する。周波数演算部２０１は、図８と同様の構成を適用する（図示省略）。ただし、カウンタ３０、変換部３１と加算部３２は、後述する周波数変調部２０２に同等の機能を持つので共通化し、周波数演算部２０１からは削除するものとする。よって選択部２８出力Ｍと選択部２９出力Ｆを画素クロック平均周波数信号Ｍａｖｇとして出力する。
【０１２１】
図２８は、周波数変調部２０２の詳細構成例である。図２８の周波数変調部２０２は、画素クロック平均周波数信号Ｍａｖｇ（Ｍ、Ｆ）と周波数変調データＦＭｄａｔａ（ΔＭ、ΔＦ）を加算した周波数データ（Ｍ'、Ｆ'）を画素クロック周波数指示信号Ｍｎｏｗに変換する。ここでΔＭは正負の数であり、ΔＦは正数である。加算部２１１は、ＦとΔＦを加算してＦ'を得る。このとき桁上がりがあればＣＯを出力する。加算部２１０は、ＭとΔＭと桁上がり信号ＣＯとを加算しＭ'を得る。カウンタ２１２、変換部２１３および加算部２１４は、図８のカウンタ３０、変換部３１と加算部３２とそれぞれ同等の機能を果たし、Ｍ'とＦ'を画素クロック周波数指示信号Ｍｎｏｗに変換する。前述と同様の動作であるので詳細説明は省略する。
【０１２２】
図２９は、周波数変調データ生成部２０３の詳細構成例である。周波数変調データ格納部２２０は、走査ライン中の各領域に対応する周波数変調データＦＭｄａｔａを、各領域番号をアドレスとして格納しておくメモリであり、供給されるアドレス信号に対応したデータを出力する。格納するデータは上述のようにしてあらかじめ求められている。このデータは装置内の他の格納部に保存しておき、装置の立ち上げ時等にロードするようにしてもよい。
【０１２３】
周波数変調制御部２２１は、走査ライン中の領域番号を演算しアドレス信号を生成する。同期信号ＳＰＳＹＮＣの入力によりアドレスを０クリアし、画素クロックＰＣＬＫをカウントして、領域長Δｎに達する毎にアドレス信号をインクリメントしていく。同期信号ＳＰＳＹＮＣの代わりに検出パルスＳＰｐｌｓを入力するようにしてもよい。また、各領域の領域長をあらかじめ設定しておき、それぞれの領域長に達する毎にアドレスをインクリメントするようにしておけば、周波数変化量に応じて領域長を変えることができ、格納メモリ量の低減と周波数補正精度向上の両立を果たせる。
【０１２４】
ところで、走査速度または画素クロック周波数を変更すると周波数変調データは比例して変更する必要がある。たとえば走査速度（ポリゴン回転速度）を変えずに、画素クロック周波数を変化させ画素密度を変更する場合、あらかじめ求めておいた周波数変調データを変更する倍率に応じて比例して変更すればよい。つまり、たとえば周波数変調データを算出する際の画素クロック周波数を１／２倍して画素密度を１／２にする場合、算出時の周波数変調データを１／２倍したデータを周波数変調データ格納部２２０に格納するようにすればよい。
【０１２５】
この画素クロック生成部１１１の第３実施の形態によれば、第１の実施の形態の効果に加え、非線形性誤差をも補正した高精度な画素クロックが生成できる。
【０１２６】
また、この画素クロック生成部１１１を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像が得られる。
【０１２７】
また、ポリゴンミラーの面毎に走査速度の非線形性誤差が異なるなど非線形性誤差が走査ライン毎の周期性を持つ場合、あらかじめ各々の面毎に対応した周波数変調データを取得し、走査時にはその面に対応した周波数変調データを用いるようにすればよい。
【０１２８】
図３０はこのような場合に好適な周波数変調データ生成部の別の実施の形態である。図３０において、周波数変調制御部２２１は、図２９と同様に走査ライン中の領域番号を演算しアドレス信号を生成する。周波数変調データ格納メモリ２２３（１）〜（Ｎｆ）は、ポリゴンミラーの面数をＮｆとしたときに、各面に対応し、走査ライン中の各領域に対応する周波数変調データＦＭｄａｔａを、各領域番号をアドレスとして格納しておくメモリであり、供給されるアドレス信号に対応したデータを出力する。ここでどの面に対応するメモリが有効に選択するかはメモリ選択信号によって選択される。メモリ選択信号生成部２２２は、周波数演算部２０１から出力される面選択信号ＦＮｏをメモリ選択信号に変換し出力する。ここで面選択信号ＦＮｏは相対的な面番号を示すものであり、メモリ選択信号は絶対的な面番号に対応しているので、ここでその対応付けを行う。
【０１２９】
この対応付けの方法の一例を示す。周波数変調データの取得時に、まず一定の画素クロック周波数で（周波数制御を行わずに）走査を行い、各面毎に各走査位置における理想位置からのずれΔを測定するが、このとき各面毎走査速度が異なるので比較部５の出力ＬＥｒｒは各面毎固有であり異なった値をとる。通常、少なくともその誤差ＬＥｒｒの順列から各面の絶対的な面番号は特定できる。よって、この各面毎の誤差ＬＥｒｒも理想位置からのずれΔから算出した周波数変調データを格納したメモリ番号に対応して格納しておく。つぎに通常動作時には、ポリゴンミラーの回転が安定した後、一定の画素クロック周波数で（周波数制御を行わずに）走査を行い、面選択信号ＦＮｏと誤差ＬＥｒｒを対応付けて取得し、その計測した誤差ＬＥｒｒの並びと格納しておいた誤差ＬＥｒｒの並びとを一致させることにより、面選択信号ＦＮｏとメモリ番号が対応付けられることになる。その後画素クロック周波数制御動作を行うようにすればよい。なお、誤差ＬＥｒｒの複数ライン分の平均を使用することにより確度を向上できる。
【０１３０】
このようにすれば、ポリゴンミラーの面毎に走査速度の非線形性誤差が異なっていても、各々の非線形性誤差に応じた画素クロック周波数ｎｏ補正を行えるので、より高精度な画素クロックが生成できる。
【０１３１】
（第４の実施の形態）
つぎに画素クロック生成部の別の実施の形態を説明する。図３１は画素クロック生成部の第４の実施の形態を示す構成図である。この画素クロック生成部１１８は図１、図２２、図２４の画像形成装置のそれぞれの画素クロック生成部として適用できる。
【０１３２】
図３１において、図１２と同一図番を付したブロックは同様の構成で、同様の機能を果たすので詳細説明は省略する。周波数演算部２３１は図１２の周波数演算部５７と同様にして、誤差データＥｒｒにしたがって適正な画素クロック周波数を算出し、これを画素クロック平均周波数信号Ｍａｖに変換して出力する。周波数変調部２３２および周波数変調データ生成部２３３は、図２６の周波数変調部２０２および周波数変調データ生成部２０３と同様の機能を果たし、同様の構成で適用できるので詳細説明は省略する。ただし本例では、画素クロックＰＣＬＫの代わりにクロックＧＣＬＫを基準に動作し、セットパルスＳｅｔをカウントすることにより走査位置（ｎ）を計数する。もちろん画素クロックＰＣＬＫを基準に動作させてもよい。
【０１３３】
この画素クロック生成部１１８の第４の実施の形態によれば、第２の実施の形態の効果に加え、非線形性誤差をも補正した高精度な画素クロックが生成できる。
【０１３４】
また、この画素クロック生成部を画像形成装置に適用すれば、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成するので、高品質な画像が得られる。
【０１３５】
以上説明したように、本発明の基本実施の形態によれば、前述した課題に示した（１）〜（５）の走査速度誤差を高精度に補正することができる。この基本実施の形態に以下に説明する変更を行うことにより、複数の画素クロックを生成する装置において検出部を共有化して検出された同期信号から各々に対応する同期情報を生成することが可能となり、これより各々の画素クロックを高精度に制御できる。
【０１３６】
（第５の実施の形態）
図３２−１は画素クロック生成部の第５の実施の形態を示す構成図である。また、図３２−２と併せて画像形成装置を構成した実施の形態を示す。この実施の形態は前述した画素クロック生成部の第２の実施の形態（図１２）に変更を加えたものであり、同一図番を付したブロックは同様の構成・機能・動作を果たすので詳細な説明は省略する。
【０１３７】
図３２−１において、この画素クロック生成部は複数ｎの画素クロックを生成するものであり、以下に説明するブロックにより構成されている。
【０１３８】
高周波クロック生成部５１は基準クロックＲｅｆＣＬＫを基に１６位相の多相クロックＶＣＬＫ０〜１５を生成する。また多相クロックの１つをＱ分周（ここではＱ＝４）して内部動作用クロックＧＣＬＫも生成する。第１エッジ検出部４０２は、たとえば走査開始位置を示す第１の同期信号ＳＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出するものであり、同期信号ＳＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＳＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＳＰＱＰを出力する。同様に、第２エッジ検出部４０３は、たとえば走査終了位置を示す第２の同期信号ＥＰＳＹＮＣの立ち上がりエッジを多相クロックＶＣＬＫ０〜１５を基準として検出するものであり、同期信号ＥＰＳＹＮＣの立ち上がりを検出するとクロックＧＣＬＫに同期した検出パルスＥＰｐｌｓと立ち上がり時の期間ＱＴと位相ＰＨを示す時間情報ＥＰＱＰを出力する。なお、この２つの同期信号はたとえばフォトディテクタ（ＰＤ）からなる同期検出部で生成され、ここを光ビームが通過した際、「Ｈ」となる信号が生成される。ここで同期検出部を複数のビームで共有化した場合には、同期信号は１回の走査中に複数回「Ｈ」となり、第１エッジ検出部４０２はそれぞれの立ち上がりを検出して検出パルスＳＰｐｌｓと立ち上がり時間情報ＳＰＱＰを出力する。第２エッジ検出部も同様である。また同期検出部を複数備え、それに対応して同期信号が複数供給される場合には、それぞれの同期信号に対して立ち上がりを検出する。
【０１３９】
画素クロック生成部４０５は（１）〜（ｎ）のｎ個備え、それぞれ画素クロックＰＣＬＫ[１]〜[ｎ]を生成する。詳細構成は後述する。変調データ生成部４０９はｎ個の画素クロック生成部４０５に対応してｎ個備え、それぞれ対応した画素クロックＰＣＬＫを基準として（またはＰＣＬＫの立ち上がりを示すセットパルスＳｅｔを基準として）、入力される画像データにしたがってパルス幅変調を行った変調データＷｒＰＬＳ[１]〜[ｎ]を生成する。
【０１４０】
図３２−２は、画素クロック生成部の第５の実施の形態に好適な画像形成装置の構成例である。これは、複数の感光体を有する多色対応の画像形成装置の一形態であり、ブラック、マゼンタ、シアン、イエローの各色に対応した別々の感光体（それぞれ順に４１７、４１８、４１９、４２０）を備え、各感光体にそれぞれ２つのビームを照射して画像（静電潜像）を形成する。そして中間転写ベルト４２１上に置かれ矢印方向に移動する画像形成媒体へ各感光体に形成された各色画像を転写していきカラー画像を形成する。各感光体に照射する計８つの光ビームＢｅａｍ１〜８は、図３２−１の画素クロック生成装置から出力される変調データＷｒＰＬＳ[１]〜[８]をそれぞれレーザ駆動部ＬＤＤ１〜８（符号４１０(１)〜(８)）を介して半導体レーザＬＤ１〜８（符号４１１(１)〜(８)）を駆動して出射される。出射されたビームＢｅａｍ１〜８は走査光学系４１２を介して走査され（ビーム走査方向は紙面垂直方向）、各感光体上に結像される。また、Ｂｅａｍ１〜４においては走査開始点および終了点に配置された折り返しミラーにより、a点にビーム走査方向に配置された同期検出部であるフォトディテクタ４１３、４１４に入射し、走査の開始と終了が検出される。これらのフォトディテクタはＢｅａｍ１〜４の４つのビームで共有して使用され、各々のビームが通過するごとにパルスを出力する同期信号ＳＰＳＹＮＣｋｍおよびＥＰＳＹＮＣｋｍを出力し、それぞれ第１エッジ検出部４０２および第２エッジ検出部４０３に供給する。同様にＢｅａｍ５〜８においては、b点にビーム走査方向に配置された同期検出部であるフォトディテクタ４１５、４１６に入射し、走査の開始と終了が検出され、同期信号ＳＰＳＹＮＣｃｙおよびＥＰＳＹＮＣｃｙを出力し、それぞれ第１エッジ検出部４０２および第２エッジ検出部４０３に供給する。なお、４つのビームスポットとフォトディテクタＰＤは図３３に示すような位置関係となるよう走査光学系４１２が配置されているものとし、Ｂｅａｍ１から順次ＰＤを通過し、検出パルスが出力される。このとき走査速度とビームスポット間隔により検出パルスの時間間隔が決まる。なお、図３２−２の配置は図示の便宜上記載した配置であり実際の装置の配置とは必ずしも一致しない。また、この走査光学系の配置や詳細は本発明の要旨とは直接関係なく、作用効果も形態によらず適用できるものであるので詳細構成の図示および説明は省略する。
【０１４１】
つぎに図３２−１に戻り、画素クロック生成部４０５の詳細構成と主要信号の波形図を例示した図３４に基づき動作説明を行う。
【０１４２】
図３４において、各信号波形は図３４の同一信号名の波形である。(ｂ−１)ＳＰＳＹＮＣｋｍは、ＰＤ４１３から出力されるＢｅａｍ１〜４の走査開始点を示す（左からＢｅａｍ１，２，３，４に対応したパルスを示す）。(ｂ−２)ＥＰＳＹＮＣｋｍは、ＰＤ４１４から出力されるＢｅａｍ１〜４の走査終了点を示す（ここではＢｅａｍ１，２に対応したパルスのみを記す）。(ｃ−１)ＳＰｐｌｓ_ｋｍは、第１エッジ検出部４０２により(ｂ−１)ＳＰＳＹＮＣｋｍの立ち上がりを検出し、クロックＧＣＬＫに同期して生成される検出パルスである。立ち上がりの時間情報を示すＳＰＱＰ_ｋｍは未図示とした。(ｃ−２)ＥＰｐｌｓ_ｋｍは、同様に第２エッジ検出部４０３により(ｂ−２)ＥＰＳＹＮＣｋｍの立ち上がりを検出して出力される検出パルスである。
【０１４３】
同期信号（ＳＰＳＹＮＣ、ＥＰＳＹＮＣ）にパルスが出力されるためには、フォトディテクタＰＤ（符号４１３〜４１６）を各ビームが通過する際点灯している必要があり、同期検知点灯信号生成部４０８は、この点灯（以下、同期検知点灯と呼ぶ）を指示する同期検知点灯信号を生成する。走査開始同期、走査終了同期それぞれについて、また対応するビームＢｅａｍ[ｎ]毎に生成し、それぞれｂｄｇａｔｅ[ｎ]およびｂｄｅｇａｔｅ[ｎ]とする。(ｄ−１)ｂｄｇａｔｅ[１]〜(ｄ−４)ｂｄｇａｔｅ[４]は、それぞれＢｅａｍ１〜４に対応した走査開始同期検知用の同期検知点灯信号（以下、先端同期検知点灯信号）であり、(ｇ−１)ｂｄｅｇａｔｅ[１]〜(ｇ−４)ｂｄｅｇａｔｅ[４]は（[３]と[４]は未図示）、それぞれＢｅａｍ１〜４に対応した走査終了同期検知用の同期検知点灯信号（以下、後端同期検知点灯信号）である。これらは変調データ生成部４０９に供給され、「Ｈ」の期間対応するＬＤが点灯するように変調データＷｒＰＬＳ[１]〜[ｎ]が変調される。この同期検知点灯期間は通常の有効画像領域外で行われるため、このとき有効な画像データは供給されていないので、画像データによらず変調データの生成がなされる。また、同一ＰＤを共有して使用する各ビームの同期検知点灯信号は、後述する理由により同時に「Ｈ」とならないように生成される。
【０１４４】
(ｅ−１)ＳＰｐｌｓ[１]〜(ｅ−４)ＳＰｐｌｓ[４]は、第１同期信号の検出パルスである(ｃ−１)ＳＰｐｌｓ_ｋｍの内、各ビームに対応する検出パルスを分離抽出して生成した検出パルスであり、(c-1)ＳＰｐｌｓ_ｋｍと対応する先端同期検知点灯信号ｂｄｇａｔｅ[ｎ]との論理積を取ることにより生成できる。同様にして、立ち上がりの時間情報を示すＳＰＱＰ_ｋｍも対応する時間情報ＳＰＱＰ[ｎ]を抽出できる。これらの検出パルスＳＰｐｌｓ[ｎ]および時間情報ＳＰＱＰ[ｎ]を第１同期情報とし、第１同期情報生成部４０６において生成する。また、この時間情報ＳＰＱＰ[ｎ]が有効データとして使用されるには検出パルスＳＰｐｌｓ[ｎ]が「Ｈ」の期間だけでいいので、対応する時間情報は抽出せず、各ビームの立ち上がり時間情報が重合したＳＰＱＰ_ｋｍを出力するものであってもよい。また、先端同期検知信号は各ビームに対応したものを全て入力し（ここでは[１]〜[８]）、ＳＰｃｈＳｅｌ信号により対応する先端同期検知点灯信号を選択し、抽出に用いるようにしている。詳細については後述する。このようにして先端同期検知点灯信号ｂｄｇａｔｅは、検出パルスの分離抽出に用いるので、同時に「Ｈ」となる信号があると正確な分離が行えなくなるので、同時に「Ｈ」とならないよう生成される。
【０１４５】
同様にして、第２同期情報生成部４０７において、後端同期検知点灯信号ｂｄｇａｔｅ[ｎ]により、第２エッジ検出部４０３により生成される検出パルス(ｃ−２)ＥＰｐｌｓ_ｋｍを分離抽出して、第２同期情報である検出パルスＥＰｐｌｓ[ｎ]と時間情報ＥＰＱＰ[ｎ]が生成される。(ｈ−１)ＥＰｐｌｓ[１],(ｈ−２)ＥＰｐｌｓ[２]はそれぞれＢｅａｍ１，２に対応した第２同期信号の検出パルスである。後端同期検知点灯信号ｂｄｇａｔｅ[ｎ]が同一ＰＤを共有して使用する各ビームで同時に「Ｈ」とならないよう生成されるのも前述と同様である。
【０１４６】
このようにして生成される第１および第２の同期情報を用いて、前述の画素クロック周波数生成部の第２実施の形態と同様にして、計数部５４、比較部５５、フィルタ５６、周波数演算部５７、画素クロック出力部５８により画素クロックＰＣＬＫ[ｎ]を生成する。
【０１４７】
つぎに、同期検知点灯信号生成部４０８の動作説明を行う。ここで生成する同期検知点灯信号ｂｄｇａｔｅ[ｎ]およびｂｄｅｇａｔｅ[ｎ]は、走査速度変動があってもフォトディテクタＰＤ通過時に確実に点灯するよう予測点前後に「Ｈ」となるように生成される。また立ち上がり、立ち下がり時刻が高精度に制御されていなくても検出時間精度には影響しないので、多相クロックＶＣＬＫ基準ではなく、画素クロック基準で生成すればよい。より具体的には、本実施の形態のように複数のビームでＰＤを共有して使用する場合は、そのうちの１つをマスタービームとして定め（最も先行して走査するビームをマスタービームとするのが好適であり、ここではＢｅａｍ１とする）、残りをスレーブビームとする。そしてマスタービームによる先端同期検知点灯信号立ち上がりをマスター／スレーブビームの走査ラインの基準とし、そこからの所定時間（ｂｄｏｆｓ[ｎ]またはｂｄｅｏｆｓ[ｎ]）後に同期検知点灯信号を「Ｈ」とすればよい。先に説明したようにこの所定時間の計測は画素クロック単位で十分であるので、第１エッジ検出部４０２もマスタービームによる先端同期検知信号立ち上がりを各画素クロックに同期した（ＧＣＬＫに同期でもよい）マスター基準パルスＭｐｌｓの生成を行う。また同期検知点灯信号ｂｄｇａｔｅ[ｎ]は、同期信号の立ち上がりを検出した検出パルスＳＰｐｌｓが分離できればいいので、ビーム毎に分離した検出パルスＳＰｐｌｓ[ｎ]により立ち下げるようにすればよい。同様に、ｂｄｅｇａｔｅ[ｎ]は各ビーム毎分離した検出パルスＥＰｐｌｓ[ｎ]により立ち下げるようにすればよい。
【０１４８】
また、先端同期検知点灯信号の点灯信号ｂｏｆｓ[ｎ]は以下のようにしてあらかじめ設定しておく。マスタービームの点灯信号（ここではｂｏｆｓ[１]）は、１走査ライン周期によって定める。ここで走査速度変動による１走査ライン周期の変動を見込み、その最小値より十分短くなるよう設定しておくとよい。また、スレーブビームの点灯信号（図３４ではｂｄｏｆｓ[２]〜[４]）は、マスタービーム（Ｂｅａｍ１）と当該スレーブビーム（Ｂｅａｍ２〜４のいずれか）とのビームスポット間隔を走査時間差に換算し、これより十分短くなるように設定しておくとよい。また、後端同期検知点灯信号ｂｄｅｏｆｓ[ｎ]は、２つの同期信号検出用のＰＤ（符号４１３と４１４、または符号４１５と４１６）間の距離にしたがって決定する。マスタービームの点灯信号（ここではｂｄｅｏｆｓ[１]）は、このＰＤ間距離を走査速度に応じて時間に換算し、これより十分短くなるように設定する。
【０１４９】
また、スレーブビームの点灯信号（ｂｄｅｏｆｓ[２]〜[４]）は、それぞれ対応するｂｄｏｆｓ[ｎ]にｂｄｅｏｆｓ[１]の値を加算した値とすればよい。なおビームの波長差などにより走査速度に差がある場合は、上記ＰＤ間距離それぞれのビームの走査速度に応じて時間に換算し、これに応じて設定すればいい。
【０１５０】
また、ビームスポット間隔やＰＤ間距離は製造時の光学系の組付け誤差や経時変化などにより差を生じるので、製造時や定期的に測定するとよい。ビームスポット間隔の測定は、たとえば当該する２つのビームの同期検知点灯信号を「Ｈ」としたまま（点灯させたまま）走査し、１走査ラインあたり２つのビームがＰＤを通過するごとに得られる２つの同期情報を取得し、その時間間隔を測定することにより得られる（２つの同期情報はＧＣＬＫおよびＴｖ単位の情報として得られるのでこの時間間隔は簡単に得られる）。またＰＤ間距離は、たとえば通過するビームの先端および後端同期検知点灯信号「Ｈ」としたまま（点灯させたまま）走査し、第１および第２の同期情報を取得し、その間隔を測定すればよい。
【０１５１】
ところでマルチビーム光学系では、複数の半導体レーザの代わりに１つの半導体レーザアレイＬＤＡを用いたものも適用される。たとえば図３２−２においてＬＤ１、ＬＤ２の代わりに２つのＬＤ素子がアレイ状になったＬＤＡ１を用い、そこから出射される２つのビームをＢｅａｍ１，Ｂｅａｍ２として走査光学系４１２に入射する。このような場合、ＬＤＡのＬＤ素子間の距離が短いこともあり、ＰＤ上を通過するビームスポット間隔（図３３のＢｅａｍ１とＢｅａｍ２の間隔）を長くすることが困難な場合がある。このようなとき上述したようにスレーブビームの点灯信号ｂｄｏｆｓ[２]を設定し、同期検知点灯信号が同時に「Ｈ」とならないよう設定するのが困難な場合がある。このような光学系の場合は次のようにするとよい。
【０１５２】
通常、半導体レーザアレイＬＤＡのＬＤ素子の波長差はほとんどなく、また走査光学系を通過する際の光路もほとんど同一であるので、走査速度とその変動はほぼ一致する。この性質を利用し、ＬＤＡの後行ビームの同期情報は取得せず、先行ビームの同期情報を用いて画素クロックの周波数制御を行うようにする。図３５にこのようにしたときの信号波形図を例示する。ＬＤ３、４もＬＤＡで構成されているとする。すなわち後行ビームはＰＤ通過の際、同期検知点灯を行わず（ｂｄｇａｔｅ[２]、ｂｄｇａｔｅ[４]は「Ｌ」のまま）、よって同期信号ＳＰＳＹＮＣｋｍにはＢｅａｍ１とＢｅａｍ３の通過時の２つのパルスのみが検出される。先行ビームの同期情報ＳＰｐｌｓ[１],[３]は前述と同様に生成するが、後行ビームの同期情報ＳＰｐｌｓ[２],[４]はそれぞれ先行ビームの同期情報を出力する。そして、ビームスポット間隔をドット単位（画素クロック単位）に換算し（たとえば２．７５ｄｏｔとする）、その整数部をＳＰｄｌｙ[ｎ]に（＝２ＰＣＬＫ）、その小数部を画素クロック周波数指示信号Ｍｎｏｗを基に多相クロックの位相差Ｔｖを単位とする値に換算しこれをＳＰｏｆｓ[ｎ]とする（＝０．７５*Ｍｎｏｗ）。画素クロックＰＣＬＫ[２],[４]生成の際には、初期位相をＳＰｏｆｓ[ｎ]だけ遅らせ、また画像データをＳＰｄｌｙ[ｎ]ＰＣＬＫ分遅延させる（画像データの出力開始を遅延させる。前述の画像書込みオフセットＮｏｆｓに加算すると簡便に実現できる）。また、同期情報ＳＰｐｌｓ[１]、ＳＰＱＰ[１]をＳＰｏｆｓ[ｎ]だけ遅延させた同期情報ＳＰｐｌｓ[２],ＳＰＱＰ[２]を生成しこれを用いるようにしてもよい。
【０１５３】
このとき後行ビームの画素クロック周波数指示信号Ｍｎｏｗの演算は次のように行うとよい。第１には、先行ビームの走査速度とほぼ一致しているので、先行ビームの画素クロック生成部で生成した画素クロック周波数指示信号Ｍｎｏｗを用いる。第２に、走査終了を示す第２同期情報は同様に先行ビームのものを用いるので、検出されるライン走査時間Ｔｌｉｎｅ[ｎ]にはＳＰｏｆｓ[ｎ]分の誤差が生じる。この誤差を周波数演算部で考慮して演算するようにしてもいい。簡単には基準値ＲｅｆＮをＳＰｏｆｓ[ｎ]だけ補正した値を用いればよい。
【０１５４】
このように後行ビームの画素クロックにビームスポット間隔に応じて初期位相オフセットを与え、上記のように画素クロックの周波数を制御することにより、他のビームを基準に同期制御を行っても高精度な制御が行える。
【０１５５】
図３６は、第１同期情報生成部４０６の詳細構成を示すブロック図である。検出選択部４３０は、第１エッジ検出部で検出した同期信号の検出パルスＳＰｐｌｓおよび時間情報ＳＰＱＰが複数組入力され（ここではｋｍとｃｙの２系統）、検出信号選択信号ＤｅｔｃｈＳｅｌにしたがって１組を選択出力する。本実施の形態ではｎ＝１〜４ではｋｍ系列を、ｎ＝５〜８ではｃｙ系列を選択する。このような検出選択部を設けることにより同期検出部ＰＤの個数や組み合わせが本実施の形態と異なるときも、検出信号選択信号を変更するだけで対応できるので汎用性が拡大する。たとえば同期信号を検出する同期検出部ＰＤの個数が第１と第２の同期信号とでは異なっていてもいい。つまり第１の同期信号が４つのＰＤで得られた４本の同期信号であり（それぞれＢｅａｍ１と２、３と４、５と６、７と８）、第２の同期信号が２つのＰＤで得られた２本の同期信号であってもよい。
【０１５６】
ＳＰｃｈ選択部４３１は先端同期検知点灯信号ｂｄｇａｔｅが複数入力され（ここでは８本）、先端同期情報選択信号ＳＰｃｈＳｅｌにしたがって、第１同期情報として用いるビームに対応する先端同期検知点灯信号ｂｄｇａｔｅが選択出力される。前者の例では自ビームのものが、後者のＬＤＡの例では先行ビームは自ビームのものが後行ビームは先行ビームのものが選択される。ＡＮＤ回路４３３は検出選択部４３０の出力する検出パルスとＳＰｃｈ選択部４３１が出力する先端同期検知点灯信号ｂｄｇａｔｅ[ｓｅｌ]との論理積を取り、必要な同期情報パルスＳＰｐｌｓ[ｎ]を分離抽出するものである。時間情報ＳＰＱＰ[ｎ]は同期情報パルスＳＰｐｌｓ[ｎ]に対応するものを出力する。Ｍｃｈ選択部４３２は、先端同期検知点灯信号ｂｄｇａｔｅが複数入力され、マスタービーム選択信号ＭｃｈＳｅｌにしたがって同期検出部ＰＤを共有するビーム中のマスタービームに対応する先端同期検知点灯信号ｂｄｇａｔｅを選択出力する。ＡＮＤ回路４３４は検出選択部４３０の出力する検出パルスとＭｃｈ選択部４３２の出力との論理積を取り、ライン基準位置信号Ｍｐｌｓを生成する。これらのような選択部を設けることにより画像形成装置の様々な構成に対応できる。また、同様にして第２同期情報生成部も構成すればよい。
【０１５７】
この複数の画素クロックを生成する画素クロック生成部の第５の実施の形態によれば、それぞれの画素クロック周波数の同期制御の基準となる第１および第２の同期信号を検出する検出部を共有し、小型化・コストダウン化を図ったシステム、たとえば画像形成装置に適用した場合であっても、複数の同期検出信号が重畳した中から必要な同期情報を分離抽出し、これをもとに画素クロック周波数の制御を行うので、前述した様々な走査平均速度の変動があってもこの誤差を高精度に補正した画素クロックが生成できる。
【０１５８】
また、初段のエッジ検出部４０２，４０３において高精度に生成された高周波クロックＶＣＬＫ０〜１５を基準とした時間情報に変換した後、内部動作クロックＧＣＬＫを基準として同期情報の分離や選択などの処理を行っているので、各同期信号の伝播遅延を一致させるなどの処理を行わなくても正確な同期位置を保ったまま制御を行えるので、高精度な画素クロック周波数の制御が行える。
【０１５９】
さらに上述したように各種選択部を設けているので、適用するシステムは図３４−２の画像形成装置のみならず様々な形態の装置に対応できる。
【０１６０】
また、この実施の形態は画素クロック生成部の第２の実施の形態からの変更について説明したが、別の画素クロック生成部の実施の形態においても同様の変更を施せば上述の作用効果が得られるようになる。
【０１６１】
以上説明したように、本発明によれば、高精度に生成された高周波クロックＶＣＬＫまたは多相クロックＶＣＬＫ０〜１５を基準として画素クロックを生成し、走査時間の変動に合わせて画素クロック周波数を制御しているので、走査平均速度の変動があってもこの誤差を高精度に補正できる画素クロックが生成でき、さらに画素クロック周波数の制御はポリゴンミラーの各面に対応してそれぞれ制御しているので、面毎の走査速度誤差があっても高精度に補正できる画素クロックが生成できる。さらには走査速度の非線形性誤差を補正するようにして画素クロック周波数を変調しているので、より高精度な画素クロックが生成できる。また、この画素クロック生成部を画像形成装置に適用しているので、走査速度誤差を高精度に補正した画素クロックを基準に画像を形成でき、高品質な画像が得られる。
【０１６２】
また、このような効果に加え、マルチビーム光学系や複数の感光体・走査光学系を備えて多色対応とした画像形成装置において、小型化およびコストダウンを図る目的で各ビームの同期信号検出用の光検出手段を共通化した場合にも、必要な同期情報を分離抽出し、これをもとに画素クロック周波数の制御を行うので、前述した様々な走査平均速度の変動があってもこの誤差を高精度に補正した画素クロックが生成できる。
【０１６３】
また、光検出手段から出力される同期信号を高精度に生成された高周波クロックＶＣＬＫまたは多相クロックＶＣＬＫ０〜１５を基準とした時間情報に変換した後、内部動作クロックＧＣＬＫを基準として同期情報の分離や選択などの処理を行っているので、各同期信号の伝播遅延を一致させるなどの処理を行わなくても正確な同期位置を保ったまま制御を行えるので、高精度な画素クロック周波数の制御が行える。
【０１６４】
さらには、検出信号や分離抽出用信号を選択可能としているので、光検出手段の数や共有する光源の組み合わせなどが異なる様々な形態の画像形成装置においても選択信号を変更するだけで容易に対応できる高汎用性が得られる。
【産業上の利用可能性】
【０１６５】
以上のように、本発明にかかる画素クロック生成装置および画像形成装置は、レーザ光を走査して画像を形成する装置に有用であり、特に、デジタルカラー複写機、カラーレーザプリンタなどに適している。
【図面の簡単な説明】
【０１６６】
【図１】本発明の実施の形態にかかる走査光学系の構成例（１）を示す説明図である。
【図２】図１の画素クロック生成部の内部構成（１）を示すブロック図である。
【図３】画素クロック生成部の信号出力動作を示すタイミングチャートである。
【図４】比較部の内部構成を示すブロック図である。
【図５】周波数演算部の内部構成（１）を示すブロック図である。
【図６】演算制御部の動作を示すフローチャートである。
【図７】クロック周波数制御方法による引き込み過程の様子を示すグラフである。
【図８】周波数演算部の内部構成（２）を示すブロック図である。
【図９】ＤＰＬＬ制御系のループゲインを示すグラフである。
【図１０】フィルタの内部構成を示すブロック図である。
【図１１】変調データ生成部の動作を示すタイミングチャートである。
【図１２】画素クロック生成部の内部構成（２）を示すブロック図である。
【図１３】高周波クロック生成部の内部構成を示すブロック図である。
【図１４】高周波クロック生成部で生成する各クロックの出力タイミングを示すタイミングチャートである。
【図１５】計数部の内部構成を示すブロック図である。
【図１６】画素クロック出力部の内部構成を示すブロック図である。
【図１７】画素クロック出力部の出力タイミングを示すタイミングチャートである。
【図１８】比較部の内部構成を示すブロック図である。
【図１９】比較部の各信号の出力タイミングを示すタイミングチャートである。
【図２０】変調データ生成部の内部構成を示すブロック図である。
【図２１】変調データ生成部の各信号の出力タイミングを示すタイミングチャートである。
【図２２】本発明の実施の形態にかかるレーザ書込み系の構成例（２）を示す説明図である。
【図２３】図２２における同期信号の出力タイミングを示すタイミングチャートである。
【図２４−１】２段構成のポリゴンミラーによる走査光学系を有する画像形成装置の構成を示す説明図である。
【図２４−２】図２４−１の画像形成装置の構成を示すブロック図である。
【図２５】各走査光学系による走査幅、走査時間の関係を示す説明図である。
【図２６】画素クロック生成部の内部構成（３）を示すブロック図である。
【図２７】走査位置ｎに対する走査速度Ｖ（ｎ）と理想位置からのずれΔ（ｎ）と周波数変調データＦＭｄａｔａ(ｎ)の一例を示すグラフである。
【図２８】周波数変調部の内部構成を示すブロック図である。
【図２９】周波数変調データ生成部の内部構成（１）を示すブロック図である。
【図３０】周波数変調データ生成部の内部構成（２）を示すブロック図である。
【図３１】画素クロック生成部の内部構成（４）を示すブロック図である。
【図３２−１】画素クロック生成部の内部構成（５）を示す構成図である。
【図３２−２】図３２−１の内部クロック生成部を有する画像形成装置の構成を示す説明図である。
【図３３】走査光学系における４つのビームスポットとフォトディテクタＰＤとの位置関係を示す説明図である。
【図３４】画素クロック生成部の主要信号の出力タイミングを示すタイミングチャートである。
【図３５】ＬＤＡの後行ビームの同期情報は取得せず、先行ビームの同期情報を用いて画素クロックの周波数制御を行う信号の出力タイミングを示すフローチャートである。
【図３６】第１同期情報生成部の内部構成を示すブロック図である。
【図３７】従来における走査光学系の構成を示すブロック図である
【図３８】従来の走査光学系における１ライン中の走査速度の非線形性誤差の一例を示すグラフである。
【符号の説明】
【０１６７】
１  高周波クロック生成部
２  第１エッジ検出部
３  第２エッジ検出部
４  分周器
５  比較部
６  フィルタ
７  周波数演算部
５１  高周波クロック生成部
５４  計数部
５５  比較部
５８  画素クロック出力部
１１１  画素クロック生成部
１１２  画像処理部
１１３  変調データ生成部
１１４  レーザ駆動部
１１８  画素クロック生成部
１１９  変調データ生成部
２０２  周波数変調部
２０３  周波数変調データ生成部
４０６  第１同期情報生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４−１】
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【図２４−２】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２−１】
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【図３２−２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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