(57)【要約】【課題】歩留まりを向上できる半導体記憶装置を提供する。【解決手段】半導体記憶装置は、複数のメモリチップ１５−１〜１５−８と、前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップ１７と、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器１４とを具備する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数のメモリチップと、
前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップと、
前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器とを具備すること
を特徴とする半導体記憶装置。
【請求項２】
複数のメモリチップと、
前記複数のメモリチップ中の単位記憶領域が不良となった場合に前記不良となった単位記憶領域が置換される冗長用の予備チップと、
前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器とを具備すること
を特徴とする半導体記憶装置。
【請求項３】
前記複数のメモリチップおよび前記予備チップのチップ枚数と不良情報に対応した数のビットを登録し参照することにより、前記複数のメモリチップおよび前記予備チップを識別するコントローラを更に具備すること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記予備チップは、前記不良となった単位記憶領域の不良アドレスと、その不良となった単位記憶領域が置換される前記予備チップの予備アドレスが登録される変換テーブルを備えること
を特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記複数のメモリチップおよび前記予備チップは、ＮＡＮＤ型フラッシュメモリであること
を特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、例えば、１個のパッケージ内に複数のチップをまとめて実装するマルチチップパッケージ（ＭＣＰ：Multi Chip Package）等に適用されるものである。
【背景技術】
【０００２】
最近、１個のパッケージ内に複数のチップをまとめて実装するマルチチップパッケージMCP(Multi Chip Package)を使うことにより、例えば携帯電話などのように狭い筐体の中に複数のパッケージを組み込むのに比べ、大容量化および大幅な省スペース化を達成している（例えば、特許文献１参照）。このＭＣＰにはさまざまな半導体チップの組み合せがあり、例えば、システムの処理を行うプロセッサと周辺チップを組み合せたＭＣＰとしてシステムインパッケージ（ＳＩＰ：System in Package）と呼ばれるものや、また様々な種類の半導体メモリチップを主に組み合せたものもある。
【０００３】
さらに最近では、専用の音楽プレーヤと同等の機能を搭載していることをセールスポイントとしている様な携帯電話等もある。このような携帯電話等に適用されるＭＣＰでは、音楽データ格納用にギガバイト規模以上の大容量のＮＡＮＤ型フラッシュメモリを複数搭載している。このように、顧客の要望に答えるために大容量の製品を構成するためには、大容量のＮＡＮＤ型フラッシュメモリ等のメモリチップを複数個搭載することが必要となっている。さらに大容量が要求される、例えば、メモリカード等の場合には、このようなＭＣＰパッケージを複数搭載しているものもある。
【０００４】
しかし、半導体記憶装置を製造する際には、各メモリチップがウェハ工程終了後のテストで良品としての確認が済んだ後であっても、実装工程において何らかの不具合生じ、チップ単位での動作不良が発生する場合がある。これは、例えば、あるメモリチップの信号用ボンディングワイヤの接続不良などが考えられる。このように、大容量の半導体記憶装置を製造する場合には、複数のメモリチップの全てが全実装工程を終了しても不良チップとならず、良品として動作することは困難である。その結果、歩留りが低減するという問題がある。
【０００５】
さらに、上記のように、実装工程に入る前に実装される各チップは、既にチップとしての良品テストは終了している。その過程では、ウェハテスト工程で発見された不良メモリセル、不良行、不良列単位などの不良に対して、救済可能なものに対しては、チップ内に具備された冗長メモリセルアレイによる救済処理なども必要に応じて処理が終わっていることが前提になる。そのため、このような実装後の不良チップを救済することは、非常に困難である。
【０００６】
加えて、上記メモリチップ単位での不良の他に、メモリチップ内での一部分の領域における不良が発生することもある。これは、例えば、実装前のテストと実装後のテスト条件が完全に同じでなかったり、また実装されたことによるチップの周辺に付加される寄生抵抗、容量成分などによる微妙な条件の違いなどが原因していると考えられる。このようなチップ内の部分不良の発生に関しては、発生する箇所の数やチップ数などに関して様々な場合が起こり得、複数のチップにわたり複数の領域不良が発生する。その結果、歩留りが低減するという問題がある。
【０００７】
上記のように、従来の半導体記憶装置は、歩留まりが低下するという問題があった。
【０００８】
この出願の発明に関連する文献公知発明としては、次のような特許文献１がある。
【特許文献１】特開２００３−１００８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
この発明は、歩留まりを向上できる半導体記憶装置を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、複数のメモリチップと、前記複数のメモリチップのいずれか１つが不良チップとなった場合に前記不良チップと置換される冗長用の予備チップと、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器とを具備する半導体記憶装置を提供できる。
【００１１】
この発明の一態様によれば、複数のメモリチップと、前記複数のメモリチップ中の単位記憶領域が不良となった場合に前記不良となった単位記憶領域が置換される冗長用の予備チップと、前記複数のメモリチップおよび前記予備チップを同一のパッケージ内に封止する外囲器とを具備する半導体記憶装置を提供できる。
【発明の効果】
【００１２】
この発明によれば、歩留まりを向上できる半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１４】
[第１の実施形態（チップ単位で置換する一例）]
図１乃至図９を用いて、この発明の第１の実施形態に係る半導体記憶装置を説明する。本例は、複数のメモリチップのいずれか１つが不良チップとなった場合に、不良チップをチップ単位で予備チップと置換する一例に関する。本例では、１個のパッケージ内に複数のチップをまとめて実装するマルチチップパッケージ（ＭＣＰ：Multi Chip Package）を例に挙げて説明する。
【００１５】
＜１−１．全体構成例＞  
まず、図１および図２を用いて、本例に係る半導体記憶装置の全体構成例について説明する。図１は、本例に係る半導体記憶装置を示す断面図であり、図２はそのブロック図である。
【００１６】
図１に示すように、本例に係るＭＣＰ１１は、ＭＣＰ基板１２上に設けられた、複数（本例では８個）のメモリチップ１５−１〜１５−８，予備チップ１７，コントローラ１６，およびこれらを封止する外囲器１４を備えている。
【００１７】
複数のメモリチップ１５−１〜１５−８は、本例の場合、ＮＡＮＤ型フラッシュメモリである。
【００１８】
予備チップ１７は、上記複数のメモリチップ１５−１〜１５−８のいずれか１つが不良チップとなった場合に、不良チップとなった複数のメモリチップ１５−１〜１５−８のいずれか１つと置換される冗長用のメモリチップである。そのため、予備チップ１７は、複数のメモリチップ１５−１〜１５−８と同様の構成であるＮＡＮＤ型フラッシュメモリである。
【００１９】
コントローラ１６は、後述するように、複数のメモリチップ１５−１〜１５−８および予備チップ１７のチップ枚数および不良情報に対応した数のビットを登録し参照することにより、複数のメモリチップ１５−１〜１５−８および予備チップ１７を識別するように構成されている。また、コントローラ１６は、複数のメモリチップ１５−１〜１５−８および予備チップ１７の内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を管理するように構成されている。さらに、コントローラ１６は、複数のメモリチップ１５−１〜１５−８および予備チップ１７のデータの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ）を付加し、読み出す際にも誤り訂正符号（ＥＣＣ）の解析・処理を行う。
【００２０】
外囲器１４は、コントローラ１６，複数のメモリチップ１５−１〜１５−８および予備チップ１７を同一のパッケージ内に封止する。
【００２１】
ボンディングワイヤ１３は、コントローラ１６，複数のメモリチップ１５−１〜１５−８および予備チップ１７を、ＭＣＰ基板１２に電気的に接続する。
【００２２】
半田１９は、ＭＣＰ１１をボード等に実装する。
【００２３】
また、図２に示すように、上記コントローラ１６は、ＲＯＭ（read only memory）２１，ＭＰＵ（micro processing unit）２２，ＲＡＭ（random access memory）２３，外部インターフェイス（Ｉ／Ｆ）２４，バッファ２５，メモリインタフェイス（Ｉ／Ｆ）２６により構成されている。
【００２４】
ＲＯＭ２１は、例えば、ファームウェアのプログラム等を格納するように設けられる。
【００２５】
ＭＰＵ２２は、コントローラ１６全体の動作を制御するように構成されている。また、ＭＰＵ２２は、外部（ホスト装置等（図示せず））から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、メモリチップ１５−１〜１５−８および予備チップ１７（ＮＡＮＤ型フラッシュメモリ）に対して所定の処理を実行したり、ＲＡＭ２３を通じたデータ転送処理を制御する。
【００２６】
ＲＡＭ２３は、例えば、外部から送信されたデータをメモリチップ１５−１〜１５−８や予備チップ１７へ書き込む際に、一定量のデータ（例えば、１ページ分）を一時的に記憶するように構成される。
【００２７】
外部インターフェイス（Ｉ／Ｆ）２４は、コントローラ１６と携帯電話等のホスト装置（図示せず）と間のデータの転送を行うために設けられるものである。例えば、外部Ｉ／Ｆ２４は、ＳＤＴＭメモリカードのインターフェイスに準拠したホストインターフェイス等である。
【００２８】
バッファ２５は、メモリチップ１５−１〜１５−８や予備チップ１７からの読み出しデータや、ホスト装置からの書き込みデータを一時的に記憶するように構成されている。
【００２９】
メモリインタフェイス（Ｉ／Ｆ）２６は、コントローラ１６とメモリチップ１５−１〜１５−８および予備チップ１７（ＮＡＮＤ型フラッシュメモリ）とデータやコマンド等を交換するために設けられる。本例の場合、メモリＩ／Ｆ２６は、例えば、ＮＡＮＤインターフェイス等である。
【００３０】
＜１−２．メモリチップおよび予備チップの構成＞  
次に、図３を用いて、本例に係るメモリチップ１５−１〜１５−８および予備チップ１７（ＮＡＮＤ型フラッシュメモリ）の構成について説明する。ここでは、メモリチップ１５−１を例に挙げて、説明する。
【００３１】
図示するように、メモリチップ１５−１は、入出力回路３１，制御回路３２，メモリセルアレイ３３，識別用制御回路３５，不揮発性メモリ３６，およびパッドＰＡＤ１〜ＰＡＤｎ，ＰＡＤｄ１〜ｄ３，ＰＡＤ−chipを備えている。
【００３２】
入出力回路３１は、外部からパッドＰＡＤ１〜ＰＡＤｎを介して入力されるデータ、アドレス、ＡＬＥ（アドレス・ラッチ・イネーブル）信号等のコマンドによる入出力信号が入出力される。入出力回路３１は、パッドＰＡＤ１〜ＰＡＤｎおよび制御回路３２に電気的に接続されている。
【００３３】
制御回路３２は、このメモリチップ１５−１の全体の動作を制御するように構成されている。制御回路３２は、入出力回路３１、メモリセルアレイ、および不揮発性メモリ３６に電気的に接続されている。例えば、制御回路３２は、入出力回路３１から入力されたアドレスおよびデータに基づき、メモリセルアレイ３３中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。また、例えば、制御回路３２は、メモリセルアレイ３３中のビット線を介してメモリセルアレイ３３中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ３３中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ３３中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。
【００３４】
メモリセルアレイ３３は、単位記憶領域である複数のブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）により構成されている。後述するように、ブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）のそれぞれは、ワード線とビット線との交差位置にマトリクス状に配置された複数のメモリセルを備えている。
【００３５】
識別用制御回路３５は、外部からパッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipを介して入力されたチップ制御ビットおよびチップ識別用ビット１〜３により、複数のメモリチップ１５−１〜１５−８および予備チップ１７を識別するように構成されている。
【００３６】
不揮発性メモリ３６は、上記識別用制御回路３５から入力されたチップ制御ビットおよびチップ識別用ビット１〜３を不揮発に記憶する。また、不揮発性メモリ３６は、必要に応じ、不揮発性メモリ３６や制御回路３２により、記憶したチップ制御ビットおよびチップ識別用ビット１〜３を読み出し可能であるように構成されている。
【００３７】
パッドＰＡＤ１〜ＰＡＤｎには、データ、アドレス、コマンド等のＮＡＮＤ型フラッシュメモリ入出力信号が入出力される。  
ＰＡＤｄ１〜ｄ３には、メモリチップ１５−１〜１５−８および予備チップ１７のチップ枚数に対応したビットのチップ識別用ビット１〜３がそれぞれ入力される。  
ＰＡＤ−chipには、メモリチップ１５−１〜１５−８および予備チップ１７の不良情報に対応したビットのチップ制御ビットが入力される。
【００３８】
尚、ここでは、メモリチップ１５−１を例に挙げてその構成例を説明したが、その他のメモリチップ１５−２〜１５−８および予備チップ１７においても、同様の構成である。
【００３９】
＜１−３．ＢＬＯＣＫの構成＞  
次に、図４を用いて、メモリセルアレイ３３を構成する単位記憶領域であるブロック（ＢＬＯＣＫ１〜ＢＬＯＣＫｎ）の構成について説明する。ここでは、一のブロック（ＢＬＯＣＫ１）を例に挙げて説明する。また、本例のＮＡＮＤ型フラッシュメモリの場合、このブロックＢＬＯＣＫ１中のメモリセルＭＣは、一括して消去される。即ち、ブロックは消去単位である。
【００４０】
図示するように、ブロックＢＬＯＣＫ１は、ビット線方向（ＢＬ方向）に配置された複数のメモリセル列３８，第１，第２選択トランジスタＳ１，Ｓ２，ソース線ＳＬ，ビット線ＢＬから構成される。
【００４１】
メモリセル列３８は、電流経路が直列接続される８個のメモリセルＭＣから構成されている。尚、本例では、メモリセル列３８は、８個のメモリセルＭＣから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。
【００４２】
メモリセルＭＣは、電流経路の一端および他端が隣接するメモリセルに直列接続されている。メモリセルＭＣは、半導体基板上に順次積層されたゲート絶縁膜、浮遊電極、ゲート間絶縁膜、および制御電極を備えている。
【００４３】
第１選択トランジスタＳ１の電流経路の一端は、メモリセル列３８の電流経路の一端に接続されている。
【００４４】
第２選択トランジスタＳ２の電流経路の一端は、メモリセル列３８の電流経路の他端に接続されている。
【００４５】
ソース線ＳＬは、第１選択トランジスタＳ１の電流経路の他端に接続されている。また、ソース線ＳＬは、ビット線方向に隣接する２つのブロック（例えば、ＢＬＯＣＫ１とＢＬＯＣＫ２）で共有されている。
【００４６】
ビット線ＢＬは、第２選択トランジスタＳ２の電流経路の他端に接続されている。
【００４７】
ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルＭＣに共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の第１選択トランジスタＳ１に共通に接続される。セレクトゲート線ＳＧＤは、ＷＬ方向に延び、ＷＬ方向の複数の第２選択トランジスタＳ２に共通に接続される。
【００４８】
また、ワード線ＷＬごとにページ３９が存在する。例えば、図中の破線で囲って示すように、ページ３９が存在する。ＮＡＮＤ型フラッシュメモリでは、このページ３９ごとに読み出し動作、書き込み動作が行われるため、ページ３９は読み出し単位であり、書き込み単位である。
【００４９】
＜２．半導体記憶装置の製造工程＞  
次に、図５乃至図７を用いて、本例に係る半導体記憶装置（ＭＣＰ１１）の製造工程について説明する。ここでは、図５に示すフロー図に則して説明する。
【００５０】
（ステップＳＴ１−１（ウェハテスト１））
まず、図５に示すように、シリコンウェハ等の半導体ウェハから製造工程後のウェハテスト１を行う。
【００５１】
（ステップＳＴ１−２（リダンダンシー救済措置））
続いて、各メモリチップ１５−１〜１５−８や予備チップ１７中に発生している不良セル、不良列、不良行等を、それぞれチップ１５−１〜１５−８，１７内に備えられているリダンダンシ用の予備セル、予備列、予備行などによって救済措置を施す。
【００５２】
（ステップＳＴ１−３（ウェハテスト２））
続いて、上記ＳＴ１−１と同様なウェハテスト２を再び行い、全ビットが良品である良品チップとして確認された各チップ１５−１〜１５−８，１７を半導体ウェハ等から取得する。
【００５３】
（ステップＳＴ１−４（チップ制御ビットおよびチップ識別用ビット１〜３の書き込み））
続いて、各チップ１５−１〜１５−８，１７がそれぞれ備えているパッドＰＡＤ−chipからチップ制御ビットを書き込み、パッドＰＡＤｄ１〜ｄ３からチップ識別用ビット１〜３を書き込む。この際、上記の書き込みは、各チップ１５−１〜１５−８，１７内の予備の不揮発性メモリ（メモリセルＭＣ等）を用いて行う。書き込まれたチップ制御ビットおよび識別用ビット１〜３は、自らチップが、メモリチップ１５−１〜１５−８あるいは予備チップ１７のどれに相当するかを識別するためのビット情報である。
【００５４】
ここで、この工程ＳＴ１−４の際のビット情報の状態は、例えば、図６のように示される。図６に示すように、各チップ１５−１〜１５−８，１７のチップ識別用ビット１〜３は、チップ１５−１〜１５−８，１７の数（９個）に対応した９通りの異なるビット情報が書き込まれている。例えば、メモリチップ１には、（チップ制御用ビット３，チップ制御用ビット２，チップ制御用ビット１，チップ制御ビット）として、（“０”，“０”，“０”，“０”）のビット情報が書き込まれている。同様に、予備チップ１７には、（“０”，“０”，“０”，“１”）のビット情報が書き込まれている。
【００５５】
（ステップＳＴ１−５（ＭＣＰパッケージの実装））
続いて、ＭＣＰパッケージの実装工程を行う。この際、上記工程ＳＴ１−４で書き込んだビット情報の内容に基づき、メモリチップ１５−１〜１５−８に更に予備チップ１７を加えた、９個の組み合わせを１組として１パッケージに実装する。したがって、上記のビット情報に応じて、各チップが、メモリチップ１５−１〜１５−８あるいは予備チップ１７のどれに相当するかを識別した上で、１パッケージ内に積層する。
【００５６】
（ステップＳＴ１−６（実装後の製品テスト１））
続いて、ＭＣＰ実装後の製品テストを行い、１パッケージ全体の製品テストを行う。この製品テストにおいては、まずチップ制御ビットとして“０”が書かれている、正規のメモリチップ１５−１〜１５−８を対象にして製品テストを行う。そして、このメモリチップ１５−１〜１５−８で、例えば、８ギガバイト製品として良品が確認できれば、これらメモリチップ１５−１〜１５−８の識別ビットおよびチップ制御ビット１〜３の記録用の不揮発性メモリ３６等の内容を変更する必要はない。この場合は、ステップＳＴ１−８に進む。
【００５７】
（ステップＳＴ１−７（ビット情報の再書き込みによる不良チップの置換））
一方、続いて、上記ステップＳＴ１−６の製品テスト１において、メモリチップ１５−１〜１５−８のいずれか１チップが不良と確認された場合は、チップ制御ビットおよびチップ識別用ビット１〜３を書き換る。そして、チップ単位で、不良チップと予備チップとの置換（リダンダンシ）を行う。
【００５８】
例えば、図７に示すように、１５−３メモリチップ３が不良となった場合、予備チップ１７が良品チップであるとの確認を行ったうえで、１５−３メモリチップ３のチップ制御ビットを“０”から“１”へ書き換え、予備チップ１７のチップ識別用ビット１〜３およびチップ制御ビットを（“０”，“０”，“０”，“１”）から（“０”，“１”，“０”，“０”）へ書き換える。このように、この後の工程および出荷後は、不良チップ１５−３（メモリチップ３）以外の、チップ制御ビットが“０”となっている８つチップをＭＣＰ１１の構成チップとして、コントローラ１６が選択制御する。
【００５９】
（ステップＳＴ１−８（ＭＣＰ実装後の製品テスト２））
最後に、再びＭＣＰ実装後の製品テストを行い、ＭＣＰパッケージ全体としての良品の確認評価を行う。
【００６０】
＜３．この実施形態に係る効果＞  
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。  
（１）歩留まりを向上できる。  
上記のように、本例に係る半導体記憶装置は、複数のメモリチップ１５−１〜１５−８と、上記複数のメモリチップ１５−１〜１５−８のいずれか１つが不良チップとなった場合に上記不良チップと置換される冗長用の予備チップ１７と、複数のメモリチップ１５−１〜１５−８および予備チップ１７を同一のパッケージ内に封止する外囲器１４と備えている。
【００６１】
そのため、例えば、ＭＣＰ１１の製造工程（ＳＴ１−１〜ＳＴ１−８）において、複数のメモリチップ１５−１〜１５−８の内の一のメモリチップが不良チップとなった場合であっても、予備チップ１７により、その不良チップを救済することができる。よって、ＭＣＰ１１パッケージとしての良品歩留りを向上することができる。例えば、ＭＣＰ１１の一のパッケージで８ギガバイト（６４ギガビット）の容量のＮＡＮＤ型フラッシュメモリを一のパッケージ内に８ギガビットの８つのメモリチップ１５−１〜１５−８を使って実装する場合、さらに８ギガビットの予備チップ１７を冗長用に追加し、合計９枚のチップを実装する。
【００６２】
上記のような構成とすることで、例えば、図８に示すように、歩留まりを向上することができる。図示するように、１チップ当りの実装歩留りをｐとすると、パッケージ容量として８ギガバイトの場合、ＭＣＰ１１として良品を得られる確率は、正規チップ８個のみによって良品となる確率p^8に、予備１チップによって不良チップを救済できる場合の確率である、(1-p^8)*pを足したものになる。したがって、ＭＣＰ１１の良品歩留りとしては、p^8+(1-p^8)*pとなる。
【００６３】
ここで、実装歩留まりｐを95%とした場合、ＭＣＰ１１の良品歩留りは98.32%となる。したがって、例えば、100個の良品MCPを得るために必要なMCPは102個程度、それに必要なチップ数は平均で約916個程度となる。本例のように、予備チップ１７を１個余分に搭載した場合は、その分を含めて、ＭＣＰ１１の良品歩留りに8/9を掛けることになる。その結果、図９で示すように、実装歩留まりｐが95%の場合、チップ歩留りを、87.39%とすることができる。
【００６４】
一方、後述の比較例のように予備チップ１７を搭載しないＭＣＰでは、図１９に示すように、同様に実装歩留まりｐが95%の場合であっても、チップ歩留りが66.34%となるため、歩留まりが大幅に低減してしまう。
【００６５】
このように、本例に係る半導体記憶装置では、１パッケージ当り1個ずつ多い予備チップ１７を搭載しているにも関わらず、大幅に歩留まりを向上することができる。
【００６６】
（２）パッケージの小型化に対して有利である。  
本例では、図１に示すように、ボンディングパッドをチップ１５−１〜１５−８，１７、１６の1辺に集中して配置したレイアウトを採り、この各チップ１５−１〜１５−８，１７、１６のパッド領域を表面に出す形で順に階段状にずらして積層し、各チップと基板１２との間でボンディングワイヤ１３により接続している。
【００６７】
このように、ボンディングパッドをチップ１５−１〜１５−８，１７、１６の1辺に集中して配置することにより、２辺以上の領域に配置した場合に必要になるチップとチップの間に隙間を作る目的で挿入されるスペーサーと呼ばれるダミー層を挟む必要がない。その結果、ＭＣＰ１１のパッケージ全体の高さを低く抑えることができる点で、パッケージの小型化に対して有利である。
【００６８】
［第２の実施形態（ブロック（ＢＬＯＣＫ）単位で置換する一例）］  
次に、第２の実施形態に係る半導体記憶装置について、図９乃至図１１を用いて説明する。この実施形態は、予備チップ１７において単位記憶領域であるブロック（ＢＬＯＣＫ）単位で置換する一例に関するものである。これは、例えば、パッケージへの実装工程前に各チップ１５−１〜１５−８は、全ビットが良品であることの確認テストは済んでいる。しかし、実装後のテストにおいては、前述のチップ単位での不良に加えてチップ内での一部分の領域（ブロック）における不良が発生することがある。これは、実装前のテストと実装後のテスト条件が完全に同じでなかったり、また実装されたことによるチップの周辺に付加される寄生抵抗、容量成分などによる微妙な条件の違いなどに起因すると考えられる。このようなチップ１５−１〜１５−８内のブロックの部分不良の発生に関しては、発生する箇所の数やチップ数などに関して様々な場合が想定される。以下、この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６９】
＜全体構成例＞  
まず、本例の半導体記憶装置の全体構成例について、図９を用いて説明する。図示するように、本例に係るＭＣＰ１１は、複数のメモリチップ１５−１〜１５−８中の単位記憶領域であるブロックが不良となった場合に不良となった単位記憶領域が置換される冗長用の予備チップ１７が設けられている点で、上記第１の実施形態と相違している。
【００７０】
上記の制御は、コントローラ１６が行う。即ち、本例に係るコントローラ１６は、不良となったブロック（単位記憶領域）の不良ブロックアドレスおよび予備チップの予備ブロックアドレスを、ブロック置換変換テーブル４１に随時登録する。そして、コントローラ１６は、不良となったブロック（単位記憶領域）のアクセスを制限するように構成されている。
【００７１】
上記構成により、複数のメモリチップ１５−１〜１５−８において、ブロック単位でのリダンダンシ動作を行うことができる。例えば、図９に示すように、メモリチップ１５−１のメモリセルアレイ３３−１中のブロック２０が不良ブロックとなっている（→Bad Block化）。同様に、メモリチップ１５−２のメモリセルアレイ３３−２中のブロック７が不良ブロックとなっている。メモリチップ１５−４のメモリセルアレイ３３−４中のブロック３０が不良ブロックとなっている。
【００７２】
そのため、予備チップ１７のメモリセルアレイ３３−９において、不良となった単位記憶領域であるブロック２０，ブロック７，ブロック３０がそれぞれ置換される。
【００７３】
＜ブロック置換変換テーブルの構成例＞  
次に、ブロック置換変換テーブル４１の構成例について、図１０を用いて説明する。図示するように、ブロック置換変換テーブル４１は、不良ブロックアドレス４２と予備ブロックアドレス４４とにより構成されている。
【００７４】
不良ブロックアドレス４２は、チップアドレス４２−１とブロックアドレス４２−２により構成されている。チップアドレス４２−１は、メモリチップ１５−１〜１５−８のいずれかであるかを識別するためのアドレスである。ブロックアドレス４２−２は、チップアドレス４１−１の不良ブロックアドレスである。
【００７５】
予備ブロックアドレス４４は、同様にチップアドレス４４−１とブロックアドレス４４−２により構成されている。チップアドレス４４−１は、予備チップ１７を識別するためのアドレスであるため、９番目である予備チップ１７のアドレス“１０００”に固定されている。ブロックアドレス４４−２は、予備チップ内のブロックアドレスである。
【００７６】
例えば、図１０に示すように、メモリチップ１５−１〜１５−８および予備チップ１７を８ＧビットのＮＡＮＤ型フラッシュメモリとした場合、このＮＡＮＤ型フラッシュメモリは、１，０２４Ｍ×８ビット構成であり、全体は４，０００ブロック程度に分割されている。１ブロックの容量は、２Ｍｂｉｔ程度であるが、１ブロックは１ページ＝２０００バイト程度が１２０ページ程度で１ブロックを構成している。したがって、９Ｇｂｉｔチップのチップ内４，０００ブロック程度を識別するためのアドレスは、１２ビット必要ということになる。
【００７７】
また、本例のように、８Ｇｂｉｔのチップを９チップ実装した場合、チップを識別するためのチップアドレス４２−１は、４ビット必要である。よって、ブロック置換変換テーブル４１の不良ブロックアドレス４２は、チップアドレス４２−１に４ビット、ブロックアドレス４２−２に１２ビットの構成が必要となる。
【００７８】
＜リダンダンシ動作＞  
次に、本例に係る半導体記憶装置のリダンダンシ動作について、図１１に則して説明する。
【００７９】
（ステップＳＴ２−１）  
まず、コントローラ１６は、ホスト装置からのアクセス命令のコマンド等に従い、チップ１５−１〜１５−８のプログラム（書き込み）動作、読み出し動作、消去動作等を行う。ここで、上記書き込み動作および読み出し動作は、ページ単位で行う。例えば、このページは、データ等が格納される2,000バイト程度の記憶領域と、60バイト程度の冗長領域とにより構成されている。冗長領域は、ＥＣＣ（Error Checking and Correcting）処理で使うパリティビットやBad Block処理、Wear Leveling等のＮＡＮＤ型フラッシュメモリの処理に伴う管理ビットが格納される領域である。さらに、例えば、上記60ページ程度を１ブロックとして、消去動作を行うときの単位としている。コントローラ１６は、通常、デバイスドライバ等の管理プログラムの制御の下、これらECC処理、Bad Block処理、Wear Levelingなどを実行している。
【００８０】
そして、メモリチップ１５−１〜１５−８を使用しているうちに、正規のユーザー使用領域に不良が発生し、ECC処理を施しても使用可能な記憶容量が確保できなくなる場合がある。この場合には、コントローラ１６は、上記管理プログラムに従い、ブロック単位で使用不可のフラグを上記冗長領域に書き込む。この処理をBad Block処理と称する。このフラグビットが書き込まれたブロックは以後、管理プログラムによって使用領域から外される（Bad Block化）。
【００８１】
この際、コントローラ１６は、不良となったブロックの不良ブロックアドレス４２および予備ブロックアドレス４４を、ブロック置換変換テーブル４１に随時登録する。さらにコントローラ１６は、管理プログラムに従い、不良となったブロックのアクセスを制限する。
【００８２】
（ステップＳＴ２−２）
続いて、コントローラ１６は、消去動作等を行う際に、アクセスしたブロックが不良ブロックか否かの確認を行う。即ち、コントローラ１６は、アクセスしたブロックのブロックアドレスの物理アドレスとブロック置換変換テーブル４１に登録された不良ブロックアドレス４４との比較を行い、これらが一致するか否かの確認を行う。
【００８３】
（ステップＳＴ２−３）  
続いて、上記ステップＳＴ２−２において、物理アドレスと不良ブロックアドレス４４が一致しない場合、コントローラ１６は、アクセス先のブロックが正常であると判断する。そのため、正規のチップとして、メモリチップ１５−１〜１５−８のアクセスを実行する。
【００８４】
（ステップＳＴ２−４）  
一方、上記ステップＳＴ２−２において、物理アドレスと不良ブロックアドレス４４が一致する場合、コントローラ１６は、アクセス先のブロックアドレスを不良ブロックアドレス４４に置換する。
【００８５】
（ステップＳＴ２−５）  
続いて、コントローラ１６は、ブロック置換変換テーブル４１を参照し、上記置換した不良ブロックアドレス４４に対応する予備チップ１７の予備ブロックアドレス４４のブロックへアクセスし、このブロックと不良ブロックとを置換する。  
上記のステップＳＴ２−１〜ＳＴ２−５を全ブロックにおいて繰り返し、本例のリダンダンシ動作を終了する。
【００８６】
上記のように、本例では、予備チップ１７を用いて、メモリチップ１５−１〜１５−８に発生した不良ブロックをブロック単位で予備チップ１７内のブロックに置換して救済することができる。
【００８７】
このリダンダンシ動作は、例えば、パッケージへの実装後のテストの結果等に基づき、不良が発生したブロックのチップアドレス４２−１も含めた不良ブロックアドレス４２、およびブロック置換変換テーブル４１内の予備ブロックアドレス４４を参照することにより、予備チップ１７内の１ブロックと置換することにより行う。ここで、ブロック置換変換テーブル４１の作成、登録などの一連の動作は、パッケージ実装後のテスト（例えば、上記図５中のステップＳＴ１−８の際のＭＣＰ実装後の製品テスト２等）での結果に基づいて行う。
【００８８】
しかし、これには限られず、ユーザが使用中に発生した不良ブロックであっても、例えば、コントローラ１６が、ブロック置換変換テーブル４１に登録することが可能である。この場合には、使用中に発生した不良ブロックも救済することができる点で、利便性の向上に対して有利である。
【００８９】
尚、本例に係るブロック単位でのリダンダンシ動作は、予備チップ１７を使って行われるため、形式的には、上記第１の実施形態に係るチップ単位での置換を行わなかった場合に可能である。しかし、例えば、同様の予備チップ１７を２つ実装することにより、上記第１の実施形態に係るチップ単位での置換を行った場合であっても、本例に係るブロック単位でのリダンダンシ動作を行うことが可能である。
【００９０】
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。さらに、下記（３）の効果を得ることができる。
【００９１】
（３）ブロック単位でリダンダンシ動作を行うことができ、利便性を向上できる。
【００９２】
本例に係る半導体記憶装置は、変換テーブル４１を備え、複数のメモリチップ１５−１〜１５−８中の単位記憶領域であるブロックが不良となった場合に不良となった単位記憶領域が置換される冗長用の予備チップ１７が設けられている。さらに、コントローラ１６は、不良となったブロックの不良ブロックアドレス４２およびブロック置換変換テーブル４１に格納される予備ブロックアドレス４４を、このブロック置換変換テーブル４１に随時登録し、不良となったブロックのアクセスを制限するように半導体記憶装置全体を制御する。
【００９３】
そのため、ブロック単位でのリダンダンシ動作をことができ、利便性を向上することができる。
【００９４】
例えば、図９に示すように、予備チップ１７のメモリセルアレイ３３−９において、不良となった単位記憶領域であるブロック２０，ブロック７，ブロック３０をそれぞれ置換することができる。
【００９５】
このように、実装後のテスト等において、ブロックの部分不良が存在するメモリチップが複数個発生した場合であっても、実装する９個のチップ１５−１〜１５−８，１７をフルに活用して、複数チップまたがって発生したブロックの部分不良を救済することができる。
【００９６】
［変形例１（製造工程のその他の一例）］  
次に、変形例１に係る半導体記憶装置について、図１２乃至図１４を用いて説明する。この変形例１は、製造工程のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９７】
図示するように、第１の実施形態では、チップ識別用ビットをウェハテスト後にチップ内の予備の不揮発性メモリセルに書き込む。そのため、各チップが、メモリチップ１５−１〜１５−８として登録されているか、予備チップ１７として登録されているのかの識別は、何らか電気的テストを行うか、各チップ表面にマークをするかなどを行う必要がある。
【００９８】
本例に係る製造工程は、上記ＳＴ１−３のウェハテスト２の良品チップとしての確認のみを行った後、すなわち良品チップ間でのその他の識別を行わずに９個の良品チップを選択した上で、ＭＣＰ１１パッケージの実装工程に入る点で、上記第１の実施形態と相違している。
【００９９】
（ステップＳＴ３−４）  
即ち、ステップＳＴ３−３（ウェハテスト２）に続き、９個の良品チップ１５−１〜１５−８，１７を、ボンディングする際、各チップ１５−１〜１５−８，１７に設けた予備のボンディングパッドへの接続を変えることによってチップ１５−１〜１５−８，１７の識別を行う。
【０１００】
具体的には、各チップ１５−１〜１５−８，１７に設けた４個の予備ボンディングパッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipをそれぞれチップ識別用ビット１〜３、チップ制御ビットの記録手段として用いる。
【０１０１】
この際のビット情報の状態は、例えば、図１３のように示される。図示するようなビット情報を書き込むべく、チップ上の予備パッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipとＭＣＰ基板１２上の電源電圧ＶDD、ＶSSのフレームとを接続するようにボンディングワイヤ１３の接続を行う。このボンディングの様子は、例えば、図１４のように示される。
【０１０２】
（ステップＳＴ３−５）  
続いて、ＭＣＰ実装後の製品テスト１を行う。このテストの実行において、各チップ１５−１〜１５−８，１７の識別は、４個の予備パッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipに与えた電源電圧VDD、VSSの固定電位を読み取ることにより行うことができる。
【０１０３】
このように、上記ステップＳＴ３−４の際に、ビット情報を書き込むべく、あらかじめチップ上の予備パッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipとＭＣＰ基板１２上の電源電圧ＶDD、ＶSSのフレームとを接続するようにボンディングワイヤ１３の接続を行っている。そのため、各チップが、メモリチップ１５−１〜１５−８として登録されているか、予備チップ１７として登録されているのかの識別において、何らか電気的テストを行うか、各チップ表面にマークをするかなどを行う必要がない。
【０１０４】
（ステップＳＴ３−６）  
続いて、パッケージ内の全チップに対して行った上記製品テスト１の結果に基づき、今度は各チップ１５−１〜１５−８，１７内のチップ識別用ビット１〜３、チップ制御ビットを、例えば、予備の不揮発性半導体メモリセル４個等に対して改めて書き込む。
【０１０５】
この際のビット情報の状態は、例えば、図１５のように示される。図示するように、製品出荷後は、チップ制御ビットが“０”のチップのみが動作可能なチップとして識別される。そのため、本例の場合、チップ制御ビットが“１”である、１５−７メモリチップ７が不良チップとして判断される。
【０１０６】
以後、上記第１の実施形態と同様の工程を行い、本例の製造工程を終了する。
【０１０７】
この実施形態に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【０１０８】
さらに、本例では、上記ステップＳＴ３−４の際に、ビット情報を書き込むべく、あらかじめチップ上予備パッドＰＡＤｄ１〜ｄ３，ＰＡＤ−chipとＭＣＰ基板１２上の電源電圧ＶDD、ＶSSのフレームとを接続するようにボンディングワイヤ１３の接続を行っている。そのため、各チップが、メモリチップ１５−１〜１５−８として登録されているか、予備チップ１７として登録されているのかの識別において、何らか電気的テストを行うか、各チップ表面にマークをするかなどを行う必要がない。
【０１０９】
その結果、登録したチップ情報の識別の工程が不要となり、製造工程を低減できるため、製造コストの低減に対して有利である。
【０１１０】
［変形例２（スルーホール構造を適用した一例）］  
次に、変形例２に係る半導体記憶装置について、図１６および図１７を用いて説明する。この変形例２は、スルーホール構造を適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１１１】
図示するように、本例に係る半導体記憶装置は、スルーホール配線４５により、チップ１５−１〜１５−８，１６，１７間およびＭＣＰ基板１２が電気的に接続されている点で、上記第１の実施形態と相違している。
【０１１２】
図１６には、それぞれが１ギガビットのメモリチップ１５−１〜１５−８（合計８ギガビット）と、予備チップ１７、およびコントローラ１６が、スルーホール配線４５で接続されたＭＣＰ１１の例が示されている。
【０１１３】
図１７には、それぞれが１ギガビットのメモリチップ１５−１〜１５−１６（合計１６ギガビット）と、予備チップ１７、およびコントローラ１６が、スルーホール配線４５で接続されたＭＣＰ１１の例が示されている。
【０１１４】
この図１７に示したＭＣＰ１１の歩留まり見積もりは、例えば、図１８のように示される。図示するように、ＭＣＰ１１が良品を得られる確率は、1チップ８ギガビットの１６個の正規メモリチップ１５−１〜１５−１６のみを使って構成した場合の良品となる確率p^16に、予備１チップ１７によって不良チップを救済できる場合の確率である、(1-p^16)*pを足したものになる。したがって、ＭＣＰ１１の良品歩留りとしては、p^16+(1-p^16)*pとなる。ここで、ｐを95%とした場合、ＭＣＰ１１の良品歩留りは97.2%となる。
【０１１５】
さらに、例えば、100個の良品MCPを得るために必要なMCPは103個、それに必要なチップ数は平均で約1,749個となる。後述する比較例の場合と同様に、予備チップを搭載しない場合は、トータルのチップ歩留りがMCP良品歩留りと等しかったが、予備チップを１個余分に搭載した場合は、その分を含めて、MCP良品歩留りに16/17を掛けることになる。したがって、本例で、歩留まり確率ｐが95%の場合のチップ歩留りは、91.48%となる。このように、後述する比較例のように、予備チップを搭載しない場合のチップ歩留り約44%と比べて、１パッケージ当り1個ずつ多くチップを搭載しているにも関わらず、大幅に歩留まりを向上することができる。
【０１１６】
さらに、このスルーホール配線４５による実装方法は、例えば、以下の説明のようである。
【０１１７】
まず、ＭＣＰ基板１２上に各チップ１５−１〜１５−８，１６，１７を積層する。
【０１１８】
続いて、各チップ１５−１〜１５−８，１６，１７の同じ所定の位置にスルーホール用の穴を開ける。
【０１１９】
続いて、形成した穴に導電性の配線材料を埋め込みチップ間の接続し、スルーホール配線４５を形成する。
【０１２０】
続いて、スルーホール配線４５と、基板１２上の電極との電気的な接続を行う。
【０１２１】
この変形例２に係る半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。
【０１２２】
さらに、本例のような構成によれば、上記第１の実施形態に係る構造では必要になるボンディングワイヤ１３にてＭＣＰ基板１２上の電極と接続するための領域が不要となる。その結果、横方向の面積を低減できる点で、パッケージサイズの小型化に対して有利である。
【０１２３】
［比較例（冗長用の予備チップを有しない一例）］  
次に、上記実施形態および変形例に係る半導体記憶装置と比較するために、比較例に係る半導体記憶装置について、図１９および図２０を用いて説明する。この実施形態は、上記冗長用の予備チップを有しない一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【０１２４】
本例の構成は、例えば、上記冗長用の予備チップ１７を有していない点で、上記実施形態および変形例に係る半導体記憶装置と相違している。
【０１２５】
図１９は、８ギガビットのメモリチップを８個使って、８ギガバイト（64ギガビット）の容量のＭＣＰの歩留まり見積もりを示している。
【０１２６】
各メモリチップはウェハ工程終了後のテストで良品としての確認が済んだものを使っている。しかし、実装工程において何らかの不具合が含まれた場合、例えばあるメモリチップの信号用ボンディングワイヤの接続不良などが発生した場合実装不良に関わるチップはチップ単位で動作不良となってしまう。このような実装工程における１チップ毎の歩留りを実装歩留りｐとすると、全実装工程を終了して８チップ全部が問題なく、すなわちMCPが良品として動作する確率は、図示するように、p^8（ｐの８乗）となる。
【０１２７】
ここで、実装歩留りｐが95%の場合でも、p^8は約66%となってしまう。すなわち、この比較例の場合、例えば100個のMCPの良品を得るためには、平均151個のMCPの製造が必要で、このためには1206個のチップが必要となる。仮に、実装歩留りｐが100%だった場合に必要なチップ数は800個なので、チップとしてのトータルの歩留りは同じく約66%となる。
【０１２８】
さらに、８ギガビットのメモリチップを１６個使って１６ギガバイト（128ギガビット）の容量のＭＣＰの場合の歩留まり見積もりは、例えば、図２０のように示される。
【０１２９】
図示するように、上記８個の場合と同様に１チップあたりの実装歩留りをｐとすると、MCPの良品歩留りはp^16となる。そのため、実装歩留りｐが同じく95%の場合でもp^16は約44%と8個の場合に比べて大幅に低減する。すなわち、100個の良品MCPを得るためには228個のMCPを製造する必要があり、このために3636個のチップが必要になる。チップのトータルの歩留りは同様に約44%となる。仮に、1チップ当りの実装歩留りを99%まで上げても、MCP良品歩留り、すなわちチップのトータル歩留りは約85%までしか上がらないということになる。
【０１３０】
前述したように、MCPとしての実装工程に入る前に実装される各チップは既にチップとしての良品テストは終了している。その過程では、ウェハテスト工程で発見された不良メモリセル、不良行、不良列単位などの不良に対して、救済可能なものに対しては、チップ内に具備された冗長メモリセルアレイによる救済処理なども必要に応じて処理が終わっていることが前提になる。そのため、このような実装後の不良チップを救済することは、非常に困難である。
【０１３１】
尚、上記実施形態および変形例では、メモリチップ１５−１〜１５−８および予備チップ１７を制御するコントローラ１６を別のチップで設ける例を挙げて説明した。しかし、これに限られず、例えば、メモリチップ１５−１〜１５−８および予備チップ１７中の制御回路３２中に同様の機能を組み込み、別チップとしないことも可能である。このような場合であっても、上記と同様に適用することができ、同様の効果を得ることができる。
【０１３２】
さらに、コントローラ１６を同一のパッケージ内に実装せず（即ち、別パッケージに実装して）、パッケージ間で電気的に接続する場合であっても、同様に適用でき、同様の効果を得ることが可能である。
【０１３３】
上記第１実施形態において、予備チップは、メモリチップ単位で置換する例を説明し、上記第２実施形態において、予備チップは、ブロック（単位記憶領域）単位で置換する例を説明した。しかし、これらの機能を備えた予備チップを組み合わせて搭載し、メモリチップ単位およびブロック単位で置換することも可能である。この場合では、さらに歩留まりを向上できる点で有利である。
【０１３４】
また、１パッケージに実装するチップの個数として、正規チップ８個または１６個の場合について述べてきたが、それ以外の個数の場合でも同様に適用でき、同様の効果を得ることができることは明らかである。
【０１３５】
さらに、メモリチップＮＡＮＤ型フラッシュメモリを一例として説明した。しかし、これに限らず、様々な半導体メモリチップ、例えば、同期型DRAM（Synchronous DRAM(Dynamic Random Access Memory)）やスタティックRAM（Static RAM(Random Access Memory)）、擬似Pseudo SRAM、NORフラッシュメモリ等の様々な容量のメモリチップであっても良い。どのメモリチップを実装するかは、例えば、開発する携帯電話システム等の要求に合わせて組み合せ、カスタム製品に近い形でMCPとして開発することが可能である。
【０１３６】
以上、上記の実施形態，変形例，および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態，各変形例，および各比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態，各変形例，および各比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１３７】
【図１】この発明の第１の実施形態に係る半導体記憶装置を示す断面図。
【図２】第１の実施形態に係る半導体記憶装置を示すブロック図。
【図３】第１の実施形態に係る一のメモリチップの構成を示すブロック図。
【図４】第１の実施形態に係るメモリセルアレイを構成する一のブロック（ＢＬＯＣＫ）を示す回路図。
【図５】第１の実施形態に係る半導体記憶装置の製造工程を示すフロー図。
【図６】第１の実施形態に係る半導体記憶装置の一製造工程のビットの状態を示す図。
【図７】第１の実施形態に係る半導体記憶装置の一製造工程のビットの状態を示す図。
【図８】第１の実施形態に係る半導体記憶装置の歩留り見積もりを示す図。
【図９】この発明の第２の実施形態に係る半導体記憶装置を示すブロック図。
【図１０】第２の実施形態に係る半導体記憶装置のブロック置換変換テーブルを示す図。
【図１１】第２の実施形態に係る半導体記憶装置のリダンダンシ動作を示すフロー図。
【図１２】この発明の変形例１に係る半導体記憶装置の製造工程を示すフロー図。
【図１３】変形例１に係る半導体記憶装置の一製造工程のビットの状態を示す図。
【図１４】変形例１に係る半導体記憶装置の一製造工程を説明するための斜視図。
【図１５】変形例１に係る半導体記憶装置の一製造工程のビットの状態を示す図。
【図１６】この発明の変形例２に係る半導体記憶装置を示す断面図。
【図１７】この発明の変形例２に係る半導体記憶装置を示す断面図。
【図１８】この発明の変形例２に係る半導体記憶装置の歩留り見積もりを示す図。
【図１９】この発明の比較例に係る半導体記憶装置の歩留り見積もりを示す図。
【図２０】この発明の比較例に係る半導体記憶装置の歩留り見積もりを示す図。
【符号の説明】
【０１３８】
１１…ＭＣＰ、１２…ＭＣＰ基板、１３…ボンディングワイヤ、１４…外囲器、１５−１〜１５−８…メモリチップ、１６…コントローラ、１７…予備チップ、１９…半田。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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