(57)【要約】【課題】半導体ウエハの周縁領域における膜の剥がれを防止し、この膜の剥がれに起因して発生するパーティクルによる製品歩留まりの低下を抑止する。【解決手段】半導体基板（半導体ウエハ）１１と層間絶縁膜１２との間に、層間絶縁膜１２よりも研磨速度が小さい研磨停止膜２０を形成する。この研磨停止膜２０は、半導体基板１１の周縁領域において、層間絶縁膜１２が当該層間絶縁膜１２内に導電性プラグ１３を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー（停止指標）となって半導体基板１１上に残る。そして、この研磨停止膜２０は、半導体基板１１の周縁領域において、当該半導体基板１１と酸化防止膜１４との間に介在し、強誘電体膜１６を形成した際のストレスなどによる酸化防止膜１４の膜剥がれを防止する。【選択図】図５
2008010755.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に形成された層間絶縁構造と、
前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、
前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、
前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと
を含み、
前記層間絶縁構造は、
層間絶縁膜と、
前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜と
を有することを特徴とする半導体装置。
【請求項２】
前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記酸化防止膜は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板の上方に層間絶縁構造を形成する工程と、
前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を含み、
前記層間絶縁構造を形成する工程は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する半導体装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
近年、デジタル技術の進展に伴い、大容量のデータを高速に処理又は保存する傾向が高まっている。このため、電子機器に使用される半導体装置の高集積化及び高性能化が要求されている。
【０００３】
そこで、半導体記憶装置に関しては、例えばＤＲＡＭの高集積化を実現するため、ＤＲＡＭを構成する容量素子（キャパシタ）の容量絶縁膜として、従来用いられてきた珪素酸化物や珪素窒化物に替えて、強誘電体材料や高誘電率材料を用いる技術が広く研究開発され始めている。
【０００４】
また、より低電圧で且つ高速での書き込み動作や読み出し動作が可能な不揮発性ＲＡＭを実現するために、容量絶縁膜として、自発分極特性を有する強誘電体を用いる技術も盛んに研究開発されている。このような半導体記憶装置は、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）と呼ばれる。
【０００５】
強誘電体メモリには、強誘電体膜が容量絶縁膜として１対の電極間に挟み込まれて構成される強誘電体キャパシタが備えられている。そして、強誘電体メモリでは、強誘電体膜のヒステリシス特性を利用して情報を記憶する。
【０００６】
この強誘電体膜は、電極間の印加電圧に応じて分極を生じ、印加電圧が取り去されても自発分極特性を有する。また、印加電圧の極性を反転すれば、強誘電体膜の自発分極の極性も反転する。したがって、この自発分極を検出すれば、情報を読み出すことができる。強誘電体メモリは、フラッシュメモリに比べて低電圧で動作し、省電力で且つ高速の書き込み動作が可能である。
【０００７】
近時では、強誘電体メモリにおいても、他の半導体デバイスと同様に、より一層の高集積化や高性能化が要求されており、今後、益々のメモリセルの微細化が必要となってくる。このメモリセルの微細化には、強誘電体キャパシタの上部電極及び下部電極の電気的接続を上方からとるプレーナ型の構造に替えて、強誘電体キャパシタの上部電極の電気的接続を上方からとり、下部電極の電気的接続を下方からとるスタック型の構造を採用することが有効であることが知られている。
【０００８】
一般的なスタック型の強誘電体メモリでは、メモリセルを構成するトランジスタのドレインの直上に形成された導電性プラグ上に、強誘電体キャパシタが形成されている。
【０００９】
従来のスタック型の強誘電体メモリでは、導電性プラグを形成した後の後工程において当該導電性プラグが酸化してしまうことを防止するために、当該導電性プラグ上に、酸化防止膜を形成するようにしたものある。
【００１０】
【特許文献１】特開２００３−２２９５４２号公報
【特許文献２】特開２００４−１９３４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ここで、上述した従来のスタック型の強誘電体メモリの構造について、図１を用いて説明する。
図１に示すように、従来のスタック型の強誘電体メモリでは、半導体基板（半導体ウエハ）１１上の層間絶縁膜１２内に埋め込まれるように導電性プラグ１３が形成され、この導電性プラグ１３上に当該導電性プラグの酸化を防止する酸化防止膜１４が形成されている。そして、酸化防止膜１４を介して、強誘電体キャパシタの下部電極となる下部電極膜１５、及び強誘電体キャパシタのキャパシタ膜となる強誘電体膜１６が順次形成される構造となっている。
【００１２】
従来のスタック型の強誘電体メモリにおいて、強誘電体膜１６をＭＯ−ＣＶＤ法で形成した際に、強誘電体キャパシタの形成においては問題が無かったものの、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１の周縁領域では、膜の剥がれが発生する不具合が生じた。また、強誘電体膜１６を形成する他の方法として、スパッタリング方法を用いてアモルファス状態の強誘電体膜を堆積し、これを熱処理により結晶化させて強誘電体膜１６を形成する方法を試みたが、同様に、半導体基板（半導体ウエハ）１１の周縁領域で膜の剥がれの不具合が発生した。
【００１３】
この点につき、従来の強誘電体メモリの製造工程では、半導体基板（半導体ウエハ）１１の周縁領域を膜の剥がれ無く高品質に製造することについては、当該周縁領域がダイシングにより最終的に除去されるものであること等を理由として、全く考慮されていなかった。
【００１４】
しかしながら、この半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれは、製造工程におけるパーティクルの発生の原因となり、強誘電体メモリの歩留まりを著しく低下させるという問題を生じる。
【００１５】
本発明は上述の問題点に鑑みてなされたものであり、簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止し、この膜の剥がれに起因して発生するパーティクルによる製品歩留まりの低下を抑止する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明者は、鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１７】
本発明の半導体装置は、半導体基板と、前記半導体基板の上方に形成された層間絶縁構造と、前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタとを含み、前記層間絶縁構造は、層間絶縁膜と、前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜とを有する。
【００１８】
本発明の半導体装置の製造方法は、半導体基板の上方に層間絶縁構造を形成する工程と、前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程とを含み、前記層間絶縁構造を形成する工程は、層間絶縁膜を形成する工程と、前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程とを有する。
【発明の効果】
【００１９】
本発明によれば、研磨停止膜を設けるのみの簡易な構成で、半導体ウエハの周縁領域における膜の剥がれを防止することができる。これにより、この周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。
【００２０】
また、層間絶縁膜及び導電性プラグの上面に対してアンモニアガスの雰囲気中におけるプラズマ処理を行うことにより、その後に形成する結晶性向上導電性膜に当該導電性プラグの平坦化による影響が及ぶことを遮断することができる。
【発明を実施するための最良の形態】
【００２１】
−本発明の骨子−
本発明者は、強誘電体膜を形成した際に発生した半導体ウエハの周縁領域における膜の剥がれの防止を図るべく、まず、以下に示す実験を行った。
【００２２】
本発明者は、まず、半導体基板（半導体ウエハ）１１の周縁領域における膜の剥がれの原因が、強誘電体膜１６の下層膜である下部電極膜１５に起因するものと考え、半導体基板（半導体ウエハ）１１の全面に下部電極膜１５を形成した後、半導体基板（半導体ウエハ）１１の周縁端部から内側の約５ｍｍ程度の下部電極膜をエッチングする方法を試みた。これにより、半導体基板（半導体ウエハ）１１の周縁領域の大面積に亘る膜の剥がれは回避できたが、膜の剥がれの発生を防止するまでには至らなかった。この半導体基板（半導体ウエハ）１１の周縁領域の下部電極膜１５をエッチング処理した際の半導体基板（半導体ウエハ）１１の周縁領域の断面写真を図３に示す。
【００２３】
図３（ａ）及び図３（ｂ）に示すように、ベベル部近傍及びベベル部より１０〜５０μｍ内側に、酸化防止膜１４として用いたＴｉＡｌＮ膜の膜剥がれ及び膜浮きが観察された。
【００２４】
この際、酸化防止膜１４として用いたＴｉＡｌＮ膜の下には、層間絶縁膜１２は存在していなかった。即ち、従来のスタック型の強誘電体メモリにおける周縁領域は、図２に示すように、半導体基板（半導体ウエハ）１１の直上に酸化防止膜１４が形成されている構造となっている。これは、半導体基板（半導体ウエハ）１１の周縁領域では、図１に示す導電性プラグ１３を平坦化する工程において、形成された層間絶縁膜１２が除去されてしまい、半導体基板（半導体ウエハ）１１が露出した状態で、酸化防止膜１４が形成されるためであると考えられる。
【００２５】
この点から、本発明者は、Ｓｉ等からなる半導体基板（半導体ウエハ）１１と、ＴｉＡｌＮ或いはＴｉＮ等からなる酸化防止膜１４との密着性が悪いため、強誘電体膜を形成した際に、そのストレスなどの影響により、半導体基板（半導体ウエハ）１１と酸化防止膜１４との界面において、酸化防止膜１４の膜の剥がれが発生することを見出した。そして、本発明者は、これらの見解に基づき、以下に示す発明の態様に想到した。
【００２６】
図４及び図５は、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
本発明では、図４（ａ）に示すように、半導体基板（半導体ウエハ）１１上に層間絶縁膜１２を形成する前に、層間絶縁膜１２よりも研磨速度が小さく当該層間絶縁膜１２が研磨された際の当該研磨の停止指標となり得る研磨停止膜２０を形成する。これにより、半導体基板（半導体ウエハ）１１の周縁領域では、図４（ｂ）に示すように、導電性プラグ１３の平坦化による研磨がなされた際において層間絶縁膜１２は除去されるものの、研磨停止膜２０は当該研磨のストッパー膜となって半導体基板（半導体ウエハ）１１上に残ることになる。
【００２７】
本発明では、半導体基板（半導体ウエハ）１１の周縁領域において、半導体基板（半導体ウエハ）１１と酸化防止膜１４との間に研磨停止膜２０を設けることにより、強誘電体膜１６の形成時における酸化防止膜１４の膜の剥がれを防止する。
【００２８】
更に、本発明では、図５（ａ）に示す酸化防止膜１４上に下部電極膜１５を形成した際に、図５（ｂ）に示す半導体基板（半導体ウエハ）１１の周縁領域においては、当該下部電極膜１５をエッチングにより除去する。これにより、本発明では、従来、強誘電体膜１６の形成時において周縁領域で生じていた下部電極膜１５による膜の剥がれも防止する。
【００２９】
本発明における研磨停止膜２０としては、アルミナ膜（Ａｌ2Ｏ3膜）、ＺｒＯX膜又はＴｉＯX膜を適用することが好適である。
【００３０】
上記の特許文献１には、強誘電体キャパシタの直下に（導電性プラグが形成された層間絶縁膜上に）、強誘電体膜への水素の拡散を防止するアルミナ膜からなる水素拡散防止膜を具備する半導体装置が開示されている。また、上記の特許文献２には、強誘電体キャパシタの直下に（導電性プラグが形成された層間絶縁膜上に）、導電性プラグの酸化を防止する酸化防止絶縁層を具備する半導体装置が開示されている。そして、この特許文献２には、酸化防止絶縁層として、窒化シリコン層の他に、アルミナ層を適用できる旨の記載がある。
【００３１】
上述した特許文献１及び２は、本発明の研磨停止膜２０に用いるアルミナ膜に関する技術を開示するものであるが、特許文献１及び２は強誘電体キャパシタと接続する導電性プラグが形成された層間絶縁膜上にアルミナ膜を形成するのに対して、本発明は当該層間絶縁膜と半導体基板との間、即ち当該層間絶縁膜の下にアルミナ膜を形成しており、装置構成そのものが異なったものとなっている。そもそも、本発明では、アルミナ膜を当該層間絶縁膜が研磨された際の停止指標として用いており、水素拡散防止膜或いは酸化防止絶縁層として用いる特許文献１及び２とはその目的から異なる。また、特許文献１及び２のように、強誘電体キャパシタの直下にアルミナ膜を設けると、当該アルミナ膜に対して、その上方に形成される強誘電体膜における配向がその下方に形成された導電性プラグの影響を遮断するために行うプラズマ処理を行っても、その配向が変化せず、強誘電体膜における配向を均一にし難いという不具合がある。
【００３２】
−本発明を適用した具体的な実施形態−
以下、本発明の実施形態について説明する。但し、ここでは、便宜上、強誘電体メモリの各メモリセルの断面構造については、その製造方法と共に説明する。
【００３３】
図６〜図１４は、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
まず、図６（ａ）に示すように、半導体基板（半導体ウエハ）６１に素子分離構造６２と、例えばｐウェル９１を形成し、更に、半導体基板６１上に、ＭＯＳＦＥＴ１０１、１０２を形成するとともに、各ＭＯＳＦＥＴを覆う例えばＳｉＯＮ膜（シリコン酸窒化膜）６７を形成する。
【００３４】
具体的には、まず、Ｓｉ基板等の半導体基板６１に素子分離構造、ここではＳＴＩ（Shallow Trench Isolation）法による素子分離構造６２を形成し、素子形成領域を画定する。なお、本実施形態では、ＳＴＩ法により素子分離構造を形成するようにしているが、例えば、ＬＯＣＯＳ（Local Oxidation of Silicon）法により素子分離構造を形成するようにしてもよい。
【００３５】
続いて、半導体基板６１の素子形成領域の表面に、例えばホウ素（Ｂ）を、例えば、エネルギー３００ｋｅＶ、ドーズ量３．０×１０13ｃｍ-2の条件でイオン注入して、ｐウェル９１を形成する。続いて、半導体基板６１上に、例えば熱酸化法により、厚さ３ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を形成する。続いて、ＳｉＯ2膜上に、ＣＶＤ法により、厚さ１８０ｎｍ程度の多結晶シリコン膜を形成する。続いて、多結晶シリコン膜及びＳｉＯ2膜を、素子形成領域のみに残すパターニングを行って、ＳｉＯ2膜からなるゲート絶縁膜６３と、多結晶シリコン膜からなるゲート電極６４を形成する。このゲート電極６４は、ワード線の一部を構成する。
【００３６】
続いて、ゲート電極６４をマスクとして、半導体基板６１の表面に、例えばリン（Ｐ）を、例えば、エネルギー１３ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ-型の低濃度拡散層９２を形成する。続いて、全面に、ＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜を形成した後、異方性エッチングを行って、当該ＳｉＯ2膜をゲート電極６４の側壁にのみ残して、サイドウォール６６を形成する。
【００３７】
続いて、ゲート電極６４及びサイドウォール６６をマスクとして、半導体基板６１の表面に、例えば砒素（Ａｓ）を、例えば、エネルギー１０ｋｅＶ、ドーズ量５．０×１０14ｃｍ-2の条件でイオン注入して、ｎ+型の高濃度拡散層９３を形成する。
【００３８】
続いて、全面に、例えばスパッタリング法により、例えばＣｏ等の高融点金属膜を堆積する。その後、温度４００℃乃至９００℃の熱処理を行うことによって、ゲート電極６４の多結晶シリコン膜と高融点金属膜がシリサイド反応し、ゲート電極６４の上面にシリサイド層６５が形成される。その後、フッ酸等を用いて、未反応の高融点金属膜を除去する。これにより、半導体基板６１上に、ゲート絶縁膜６３、ゲート電極６４、シリサイド層６５、サイドウォール６６、並びに低濃度拡散層９２及び高濃度拡散層９３からなるソース／ドレイン拡散層を備えたＭＯＳＦＥＴ１０１、１０２が形成される。なお、本実施形態においては、ｎチャンネル型のＭＯＳＦＥＴの形成を例にして説明を行ったが、ｐチャンネル型のＭＯＳＦＥＴを形成するようにしてもよい。続いて、全面に、プラズマＣＶＤ法により、厚さ２００ｎｍ程度のＳｉＯＮ膜６７を形成する。
【００３９】
次いで、図６（ｂ）に示すように、層間絶縁膜６８、グルー膜６９ａ、Ｗプラグ６９ｂ及び６９ｃを形成する。
【００４０】
具体的には、まず、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積した後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＳｉＯ2膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。
【００４１】
続いて、各ＭＯＳＦＥＴの高濃度拡散層９３まで到達するビア孔６９ｄを、例えば０．２５μｍ程度の径で層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、例えばスパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【００４２】
続いて、更に、ＣＶＤ法により、当該各ビア孔６９ｄ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜６８の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔６９ｄ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜６９ａと、Ｗプラグ６９ｂ、６９ｃを形成する。この際、ＣＶＤ法により堆積されるＷ膜は、層間絶縁膜６８の平坦面上に対して厚さ３００ｎｍ程度となる。ここで、Ｗプラグ６９ｂは、各ＭＯＳＦＥＴのソース／ドレイン拡散層のうちの一方と接続するものであり、Ｗプラグ６９ｃは、他方と接続するものである。
【００４３】
この図６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１５に示す。図１５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法による研磨等により、半導体基板６１が露出した状態となっている。
【００４４】
次いで、図６（ｃ）に示すように、全面に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のＳｉＯＮ膜（シリコン酸窒化膜）７０を形成する。このＳｉＯＮ膜７０は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、ＳｉＮ膜（シリコン窒化膜）を形成するようにしてもよい。
【００４５】
この図６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１６に示す。図１６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０が形成された状態となっている。
【００４６】
次いで、図７（ａ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜７１を形成する。
【００４７】
具体的に、本実施形態では、研磨停止膜７１として、スパッタリング法により、ＳｉＯＮ膜７０上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜７１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２の値を満たす。
【００４８】
この図７（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１７に示す。図１７に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０及び研磨停止膜７１が順次形成された状態となっている。この研磨停止膜７１は、後工程で形成される層間絶縁膜（７２）よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜７１は、半導体基板６１の周縁領域において、後工程で形成される層間絶縁膜（７２）が当該層間絶縁膜内にＷプラグ（７３ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜７１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。
【００４９】
次いで、図７（ｂ）に示すように、研磨停止膜７１上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。
【００５０】
図６（ｃ）〜図７（ｂ）に示す工程で形成されたＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。
【００５１】
この図７（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１８に示す。図１８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２が順次形成された状態となっている。
【００５２】
次いで、図７（ｃ）に示すように、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【００５３】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【００５４】
続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【００５５】
この図７（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図１９に示す。図１９に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜７１が露出した状態となっている。この際、図７（ｃ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。
【００５６】
例えば、図７（ｃ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２の研磨による研磨停止膜７１の露出が顕著となる。
【００５７】
次いで、図８（ａ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本実施形態では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。
【００５８】
具体的には、まず、層間絶縁膜７２の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７２の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。
【００５９】
続いて、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を６秒間程度供給するスパッタリング法により、厚さ２０ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７２上に形成されているため、そのＴｉ原子が層間絶縁膜７２の酸素原子に捕獲されることなく、層間絶縁膜７２の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。
【００６０】
続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡによる熱処理を行うことによって、結晶性向上導電性膜７４となる厚さ２０ｎｍ程度のＴｉＮ膜を形成する。ここで、ＴｉＮ膜は、その結晶面が（１１１）面に配向したものとなる。また、この結晶性向上導電性膜７４の厚みは、１０ｎｍ〜３０ｎｍ程度が好ましく、本実施形態では２０ｎｍ程度としている。
【００６１】
この図８（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２０に示す。図２０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び結晶性向上導電性膜７４が順次形成された状態となっている。
【００６２】
本実施形態では、結晶性向上導電性膜７４としてＴｉＮ膜を適用する例を示したが、例えば、Ｔｉ、Ｐｔ、Ｉｒ、Ｒｅ、Ｒｕ、Ｐｄ及びＯｓのうちの少なくともいずれか１種の導体からなる膜、又は、当該１種の導体を含む合金からなる膜を適用することもできる。
【００６３】
次いで、図８（ｂ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。
【００６４】
具体的に、本実施形態では、酸化防止膜７５として、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。このＴｉＡｌＮ膜は、例えば、Ａｒが流量４０ｓｃｃｍ程度、且つ窒素が流量１０ｓｃｃｍ程度である混合雰囲気中において、圧力２５３．３Ｐａ程度、基板温度４００℃程度、電力１．０ｋＷ程度の条件によるスパッタリング法により形成される。
【００６５】
この図８（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２１に示す。図２１に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。
【００６６】
本実施形態では、酸化防止膜７５としてＴｉＡｌＮ膜を適用する例を示したが、例えば、ＴｉＮ膜を適用することもできる。
【００６７】
次いで、図８（ｃ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。
【００６８】
具体的に、Ｉｒ膜７６ａは、Ａｒガスの雰囲気中において、圧力０．１１Ｐａ程度、基板温度５００℃程度、電力０．５ｋＷ程度の条件によるスパッタリング法により形成される。なお、本実施形態では、下部電極膜としてＩｒ膜を適用する例を示しているが、本発明においては、これに限定されない。本発明に係る下部電極膜としては、例えば、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄからなる群から選択された１種の金属、或いは、当該１種の金属元素を含む導電性酸化物を適用することが可能である。具体的に、導電性酸化物としては、例えば、ＰｔＯやＩｒＯX、ＳｒＲｕＯ3などを用いることができる。更に、この下部電極膜は、当該１種の金属、或いは、当該導電性酸化物の積層膜とすることもできる。
【００６９】
この図８（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２２に示す。図２２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。
【００７０】
次いで、図９（ａ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜（アルミナ膜）７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。
【００７１】
具体的に、まず、全面に、例えばスパッタリング法により、厚さ２０程度のＡｌ2Ｏ3膜を形成する。続いて、Ａｌ2Ｏ3膜上に、半導体基板（半導体ウエハ）６１の周縁領域のみを開口するハードマスク（不図示）を形成する。続いて、Ａｌ2Ｏ3膜に対してエッチングを行って、半導体基板（半導体ウエハ）６１の周縁領域のＡｌ2Ｏ3膜を除去し、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を形成する。その後、Ａｌ2Ｏ3膜上に形成したハードマスク（不図示）を除去する。
【００７２】
この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図２２に示すものと同様である。ここで、本実施形態では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。
【００７３】
続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図２３に示すように、Ｉｒ膜７６ａが除去される。
【００７４】
次いで、図９（ｂ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本実施形態では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
【００７５】
次いで、図９（ｃ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本実施形態の強誘電体膜７８は、２層構造を有するチタン酸ジルコン酸鉛（ＰＺＴ）膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）で形成される。
【００７６】
より具体的には、まず、Ｐｂ（ＤＰＭ）2，Ｚｒ（ｄｍｈｄ）4及びＴｉ（Ｏ−ｉＯｒ）2（ＤＰＭ）2を、それぞれＴＨＦ（Tetra Hydro Furan：Ｃ4Ｈ8Ｏ）溶媒中にいずれも濃度０．３ｍｏｌ／ｌ程度で溶解し、Ｐｂ，Ｚｒ及びＴｉの各液体原料を形成する。更に、ＭＯ−ＣＶＤ装置の気化器に流量０．４７４ｍｌ／分程度のＴＨＦ溶媒とともに、これらの液体原料をそれぞれ、０．３２６ｍｌ／分程度、０．２００ｍｌ／分程度、及び０．２００ｍｌ／分程度の流量で供給して気化させることにより、Ｐｂ，ＺｒおよびＴｉの原料ガスを形成する。そして、ＭＯ−ＣＶＤ装置において、圧力６６５Ｐａ（５Ｔｏｒｒ）程度、基板温度６２０℃程度の条件下で、Ｐｂ，Ｚｒ及びＴｉの原料ガスを、６２０秒間程度供給することにより、Ｉｒ膜７６ａ上に、厚さ１００ｎｍ程度の第１のＰＺＴ膜７８ａを形成する。
【００７７】
続いて、全面に、例えばスパッタリング法により、厚さ１ｎｍ乃至３０ｎｍ、本実施形態では２０ｎｍ程度のアモルファス状態の第２のＰＺＴ膜７８ｂを形成する。また、第２のＰＺＴ膜７８ｂをＭＯ−ＣＶＤ法で形成する場合は、鉛（Ｐｂ）供給用の有機ソースとして、Ｐｂ（ＤＰＭ）2（Ｐｂ（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。また、ジルコニウム（Ｚｒ）供給用の有機ソースとして、Ｚｒ（ＤＭＨＤ）4（Ｚｒ（（Ｃ9Ｈ15Ｏ2）4）をＴＨＦ液に溶かした材料が用いられる。また、チタン（Ｔｉ）供給用の有機ソースとして、Ｔｉ（Ｏ−ｉＰｒ）2（ＤＰＭ）2（Ｔｉ（Ｃ3Ｈ7Ｏ）2（Ｃ11Ｈ19Ｏ2）2）をＴＨＦ液に溶かした材料が用いられる。
【００７８】
なお、本実施形態では、強誘電体膜７８の形成を、ＭＯ−ＣＶＤ法及びスパッタリング法により行うようにしているが、これに限定されるわけでなく、例えば、ゾル−ゲル法、有機金属分解（ＭＯＤ）法、ＣＳＤ（Chemical Solution Deposition）法、化学気相蒸着法又はエピタキシャル成長法により形成することも可能である。
【００７９】
この図９（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図２４に示す。図２４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。
【００８０】
この図９（ｃ）に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図２４に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜７１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。
【００８１】
次いで、図１０（ａ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。
【００８２】
ＩｒＯX膜７９ａの形成にあたっては、まず、第２のＰＺＴ膜７８ｂ上に、スパッタリング法により、成膜の時点で結晶化したＩｒＯX膜を厚さ５０ｎｍ程度で形成する。この際のスパッタリングの条件としては、イリジウムの酸化が生じる条件下、例えば、成膜温度を３００℃程度とし、成膜ガスとしてＡｒ及びＯ2を用いてこれらをいずれも流量１００ｓｃｃｍ程度で供給し、また、スパッタリング時の電力を１ｋＷ〜２ｋＷ程度とする。
【００８３】
その後、温度７２５℃程度で且つ、酸素を流量２０ｓｃｃｍ程度、Ａｒを流量２０００ｓｃｃｍ程度で供給した雰囲気中で、ＲＴＡによる熱処理を６０秒間程度行う。この熱処理は、強誘電体膜７８（第２のＰＺＴ膜７８ｂ）を完全に結晶化させて酸素欠損を補償すると同時に、ＩｒＯX膜７９ａのプラズマダメージも回復させる。
【００８４】
続いて、ＩｒＯX膜７９ａ上に、例えば、Ａｒ雰囲気中において、圧力０．８Ｐａ（６．０×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度、堆積時間７９秒間程度の条件によるスパッタリング法により、ＩｒＯY膜７９ｂを、厚さ１００ｎｍ乃至３００ｎｍ、具体的に本実施形態では２００ｎｍ程度で形成する。本実施形態では、工程での劣化を抑えるために、ＩｒＯY膜７９ｂは、ＩｒＯ2の化学量論組成に近い組成のものを適用し、水素に対して触媒作用が生じることを回避する。これにより、強誘電体膜７８が水素ラジカルにより還元されてしまう問題を抑制し、強誘電体キャパシタの水素耐性が向上する。
【００８５】
続いて、ＩｒＯY膜７９ｂ上に、例えば、Ａｒ雰囲気中において、圧力１．０Ｐａ（７．５×１０-3Ｔｏｒｒ）程度、電力１．０ｋＷ程度の条件によるスパッタリング法により、厚さ１００ｎｍ程度のＩｒ膜８０を形成する。このＩｒ膜８０は、強誘電体膜７８に対して配線層等の形成の際に生じた水素が侵入するのを防ぐ水素バリア膜として機能するものである。なお、水素バリア膜としては、他にＰｔ膜やＳｒＲｕＯ3膜を用いることも可能である。
【００８６】
次いで、半導体基板６１の背面洗浄を行った後、図１０（ｂ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
【００８７】
ここで、ＴｉＮ膜８１の形成にあたっては、例えば、スパッタリング法を用いる。また、シリコン酸化膜８２の形成にあたっては、例えば、ＴＥＯＳガスを用いたＣＶＤ法を用いる。
【００８８】
次いで、図１０（ｃ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
【００８９】
次いで、図１１（ａ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。
【００９０】
なお、本実施形態では、上部電極７９として、イリジウム酸化物膜（ＩｒＯX膜及びＩｒＯY膜）を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ（イリジウム）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、オスミウム（Ｏｓ）及びパラジウム（Ｐｄ）からなる群から選択された少なくとも１種の金属からなる金属膜、あるいは、これらの酸化物膜を適用することも可能である。例えば、上部電極７９を、ＳｒＲｕＯ3の導電性酸化物を含む膜で形成するようにしてもよい。
【００９１】
また、強誘電体キャパシタの強誘電体膜７８としては、例えば、熱処理により結晶構造がＢｉ層状構造（例えば、（Ｂｉ1-XＲX）Ｔｉ3Ｏ12（Ｒは希土類元素：０＜ｘ＜１）、ＳｒＢｉ2Ｔａ2Ｏ9、及びＳｒＢｉ4Ｔｉ4Ｏ15のうちから選ばれた１種）又はペロブスカイト構造となる膜を形成することができる。このような強誘電体膜７８として、本実施形態で用いたＰＺＴ膜の他、Ｌａ、Ｃａ、Ｓｒ、Ｓｉの少なくともいずれかを微量ドープしたＰＺＴ、ＳＢＴ、ＢＬＴ、並びにＢｉ系層状化合物などの一般式ＡＢＯ3で表される膜を適用することも可能である。また、本実施形態では、キャパシタ膜として、強誘電体材料からなる膜を適用しているが、本発明においてはこれに限定されるわけでなく、高誘電体材料からなる膜を適用することも可能である。この場合、高誘電体材料として、例えば、（Ｂａ，Ｓｒ）ＴｉＯ3或いはＳｒＴｉＯ3を適用することが可能である。
【００９２】
また、本実施形態では、下部電極７６として、Ｉｒ膜を適用した例を示したが、本発明においてはこれに限定されず、Ｉｒ、Ｒｕ、Ｐｔ及びＰｄのうち、少なくともいずれか１種の金属を含む膜、又は、当該１種の金属における酸化物を含む膜を適用することも可能である。この場合、特に、Ｐｔなどの白金族の金属や、ＰｔＯ、ＩｒＯX、ＳｒＲｕＯ3などの導電性酸化物を用いることが好適である。
【００９３】
次いで、図１１（ｂ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
【００９４】
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図１１（ｃ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５及び結晶性向上導電性膜７４を除去する。その後、ＴｉＮ膜８１を除去する。
【００９５】
この図１１（ｃ）に示す工程でパターニングされた酸化防止膜７５及び結晶性向上導電性膜７４は、図１１（ａ）〜図１１（ｃ）に示すように、シリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクにより、強誘電体キャパシタと整合して一体的に形成される。
【００９６】
次いで、図１２（ａ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。
【００９７】
次いで、図１２（ｂ）に示すように、酸素（Ｏ2）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本実施形態では、基板温度を５５０℃乃至７００℃として行われる。本実施形態のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ2）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。
【００９８】
次いで、図１２（ｃ）に示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８４を形成する。
【００９９】
次いで、図１３（ａ）に示すように、Ａｌ2Ｏ3膜８４上に、層間絶縁膜８５及びＡｌ2Ｏ3膜８６を順次形成する。
【０１００】
具体的には、まず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積する。その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して層間絶縁膜８５を形成する。
【０１０１】
ここで、層間絶縁膜８５としてＳｉＯ2膜を形成する場合には、原料ガスとして、例えば、ＴＥＯＳガス、酸素ガス及びヘリウムガスの混合ガスを用いる。なお、層間絶縁膜８５として、例えば、絶縁性を有する無機膜等を形成するようにしてもよい。層間絶縁膜８５の形成後、Ｎ2Ｏガス又はＮ2ガス等を用いて発生させたプラズマ雰囲気にて、熱処理を行う。この熱処理の結果、層間絶縁膜８５中の水分が除去されるとともに、層間絶縁膜８５の膜質が変化し、層間絶縁膜８５中に水分が入りにくくなる。
【０１０２】
続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ2Ｏ3膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。
【０１０３】
次いで、図１３（ｂ）に示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、ＳｉＯ2膜（シリコン酸化膜）を堆積し、その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜（シリコン酸窒化膜）又はＳｉＮ膜（シリコン窒化膜）等を形成するようにしてもよい。
【０１０４】
次いで、図１３（ｃ）に示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜８９ａ及びＷプラグ８９ｂを形成する。
【０１０５】
具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４及びＡｌ2Ｏ3膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。
【０１０６】
その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本実施形態では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。
【０１０７】
続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。
【０１０８】
続いて、Ｗプラグ６９ｃの表面を露出させるビア孔８９ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４、Ａｌ2Ｏ3膜８３、層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔８９ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔８９ｃ内に、ＴｉＮ膜からなるグルー膜８９ａと、Ｗプラグ８９ｂを形成する。なお、このグルー膜８９ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。
【０１０９】
次いで、図１４に示すように、金属配線層９０を形成する。
【０１１０】
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。
【０１１１】
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，８９ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。
【０１１２】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、下部電極７６、強誘電体膜７８及び上部電極７９を有する強誘電体キャパシタを具備する本実施形態に係る強誘電体メモリ（半導体装置）を完成させる。
【０１１３】
本発明の実施形態によれば、（半導体ウエハ）６１と層間絶縁膜７２との間に、当該層間絶縁膜７２よりも研磨速度が小さく当該層間絶縁膜７２が研磨された際の当該研磨のストッパー（停止指標）となり得る研磨停止膜７１を設けるようにしたので、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２が当該層間絶縁膜７２内にＷプラグ７３ｂを形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残すことができる。これにより、半導体基板（半導体ウエハ）６１の周縁領域において、半導体基板６１と酸化防止膜７５との間に研磨停止膜７１を介在させることができ、両者が密着した際の酸化防止膜７５の剥がれを防止することができる。
【０１１４】
また、酸化防止膜７５上に下部電極膜であるＩｒ膜７６ａを形成した際に、半導体基板（半導体ウエハ）６１の周縁領域においては、図２４に示すように、Ｉｒ膜７６ａをエッチングにより除去するようにしたので、従来、強誘電体膜７８の形成時において周縁領域で生じていた下部電極膜による膜の剥がれを防止することができる。
【０１１５】
即ち、本発明の実施形態によれば、研磨停止膜７１を設けるのみの簡易な構成で、半導体基板（半導体ウエハ）６１の周縁領域における膜の剥がれに起因したパーティクルの発生を回避することができ、製品歩留まりの低下を抑止することが可能となる。
【０１１６】
次に、本発明の実施形態に係る各変形例について説明する。
以下に示す各変形例について、本発明の実施形態で開示した構成部材等と同様のものについては同符号を付し、また、その構成部材等の製造方法についても本発明の実施形態で開示したものと同様であるため、その詳しい製造方法の説明は省略する。
【０１１７】
（変形例１）
まず、本発明の実施形態の変形例１について説明する。
図２５〜図２９は、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【０１１８】
変形例１では、先ず、図６（ａ）及び図６（ｂ）の各工程を経て、ビア孔６９ｄに、グルー膜６９ａ、Ｗプラグ６９ｂ及びＷプラグ６９ｃを形成する。この図６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１５に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１５に示すように、半導体基板６１上に堆積された膜のエッチング処理やＣＭＰ法による研磨等により、半導体基板６１が露出した状態となっている。
【０１１９】
次いで、図２５（ａ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜２０１を形成する。
【０１２０】
具体的に、変形例１では、研磨停止膜２０１として、スパッタリング法により、ＳｉＯＮ膜７０上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜２０１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２を満たす。
【０１２１】
この図２５（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３０に示す。図３０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１が形成された状態となっている。
【０１２２】
この研磨停止膜２０１は、後工程で形成される層間絶縁膜（７２）よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜２０１は、半導体基板６１の周縁領域において、後工程で形成される層間絶縁膜（７２）が当該層間絶縁膜内にＷプラグ（７３ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜２０１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。
【０１２３】
次いで、図２５（ｂ）に示すように、研磨停止膜２０１上に、プラズマＣＶＤ法により、厚さ１３０ｎｍ程度のＳｉＯＮ膜（シリコン酸窒化膜）２０２を形成する。このＳｉＯＮ膜２０２は、Ｗプラグ６９ｂ、６９ｃの酸化を防止する酸化防止膜となる。ここでは、ＳｉＯＮ膜の替わりに、例えば、ＳｉＮ膜（シリコン窒化膜）を形成するようにしてもよい。
【０１２４】
この図２５（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３１に示す。図３１に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１及びＳｉＯＮ膜２０２が順次形成された状態となっている。
【０１２５】
次いで、図２５（ｃ）に示すように、ＳｉＯＮ膜２０２上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。
【０１２６】
図２５（ａ）〜図２５（ｃ）に示す工程で形成された研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。
【０１２７】
この図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３２に示す。図３２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２が順次形成された状態となっている。
【０１２８】
次いで、図２６（ａ）に示すように、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【０１２９】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、ＳｉＯＮ膜２０２及び研磨停止膜２０１に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【０１３０】
続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【０１３１】
この図２６（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３３に示す。図３３に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２及びＳｉＯＮ膜２０２が研磨されて、研磨停止膜２０１が露出した状態となっている。この際、図２６（ａ）に示すＣＭＰ法による研磨により層間絶縁膜７２及びＳｉＯＮ膜２０２は除去されるが、研磨停止膜２０１は、層間絶縁膜７２（及びＳｉＯＮ膜２０２）よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。なお、ＳｉＯＮ膜２０２は、ＳｉＯ2等からなる層間絶縁膜７２との関係で十分な研磨ストッパーとはなり得ない。
【０１３２】
例えば、図２６（ａ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２及びＳｉＯＮ膜２０２の研磨による研磨停止膜２０１の露出が顕著となる。また、一般に、ＳｉＯ2等からなる層間絶縁膜７２に用いられるスラリには溶融アルミナ等が含有しており、このスラリを用いることで層間絶縁膜７２及びＳｉＯＮ膜２０２は除去されるのに対して、アルミナ（Ａｌ2Ｏ3）等からなる研磨停止膜７１は研磨ストッパーとして機能する。
【０１３３】
次いで、図２６（ｂ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。具体的に、結晶性向上導電性膜７４として、図８（ａ）に示す工程と同様の方法で、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。
【０１３４】
この図２６（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３４に示す。図３４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１及び結晶性向上導電性膜７４が順次形成された状態となっている。
【０１３５】
次いで、図２６（ｃ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。
【０１３６】
この図２６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３５に示す。図３５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。
【０１３７】
次いで、図２７（ａ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。
【０１３８】
この図２７（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３６に示す。図３６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。
【０１３９】
次いで、図２７（ｂ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。
【０１４０】
この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図３６に示すものと同様である。ここで、本変形例１では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。
【０１４１】
続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図３７に示すように、Ｉｒ膜７６ａが除去される。
【０１４２】
次いで、図２７（ｃ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例においても、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
【０１４３】
次いで、図２８に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。
【０１４４】
この図２８に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図３８に示す。図３８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。
【０１４５】
この図２８に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図３８に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜７１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。
【０１４６】
次いで、第２のＰＺＴ膜７８ｂ上に、図１０（ａ）に示すＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成した後、図１０（ｂ）〜図１４の各工程を経ることにより、図２９に示す変形例１に係る強誘電体メモリが形成される。
【０１４７】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例１に係る強誘電体メモリ（半導体装置）を完成させる。
【０１４８】
本変形例１によれば、上述した本発明の実施形態と同様の効果を奏する。
【０１４９】
（変形例２）
次に、本発明の実施形態の変形例２について説明する。
図３９〜図４４は、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【０１５０】
変形例２では、先ず、図６（ａ）〜図７（ｂ）の各工程を経て、研磨停止膜７１上に、層間絶縁膜７２を形成する。この図７（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１８に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１８に示すように、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び層間絶縁膜７２が順次形成された状態となっている。
【０１５１】
次いで、図３９（ａ）に示すように、グルー膜７３ａ、Ｗプラグ７３ｂを形成する。
【０１５２】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜７１及びＳｉＯＮ膜７０に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【０１５３】
続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【０１５４】
本変形例２の場合のＣＭＰ法では、Ｗ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７２上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図３９（ａ）に示すように、Ｗプラグ７３ｂの上面の位置が層間絶縁膜７２の上面の位置よりも低くなり、凹部（以下、この凹部を「リセス」と称する）７３ｄが形成される。このリセス７３ｄの深さは２０ｎｍ〜５０ｎｍ程度であり、典型的には、５０ｎｍ程度である。このリセス７３ｄは、下部電極膜及び強誘電体膜の配向に大きな影響を与える。
【０１５５】
このリセス７３ｄによる問題を解決するために、本変形例２では、まず、層間絶縁膜７２の表面を、ＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、層間絶縁膜７２の表面の酸素原子にＮＨ基を結合させる。このアンモニアガスを用いたプラズマ処理は、例えば、半導体基板６１に対して９ｍｍ（３５０ｍｉｌｓ）程度離間した位置に対向電極を有する平行平板型のプラズマ処理装置を用いて、圧力２６６Ｐａ（２．０Ｔｏｒｒ）程度、基板温度４００℃程度で保持された処理容器中に、アンモニアガスを流量３５０ｓｃｃｍ程度で供給し、半導体基板６１に１３．５６ＭＨｚ程度の高周波を電力１００Ｗ程度、また、前記対向電極に３５０ｋＨｚ程度の高周波を電力５５Ｗ程度、それぞれ６０秒間程度で供給することにより行われる。
【０１５６】
この図３９（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図１９に示すものと同様である。即ち、半導体基板６１の周縁領域では、図１９に示すように、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜７１が露出した状態となっている。この際、図３９（ａ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。
【０１５７】
次いで、図３９（ｂ）に示すように、リセス７３ｄを埋めるとともに、層間絶縁膜７２上を覆う下地導電膜３０１を形成する。具体的に、本変形例２では、下地導電膜３０１として、ＴｉＮ膜を形成する。
【０１５８】
具体的には、まず、全面に、例えば、半導体基板６１とターゲットの間の距離を６０ｍｍ程度に設定したスパッタリング装置を用いて、圧力０．１５Ｐａ（１．１×１０-3Ｔｏｒｒ）程度のＡｒ雰囲気下で、基板温度２０℃程度、ＤＣ電力２．６ｋＷ程度を７秒間程度供給するスパッタリング法により、厚さ１００ｎｍ程度のＴｉ膜を形成する。このＴｉ膜は、アンモニアガスを用いてプラズマ処理された層間絶縁膜７２上に形成されているため、そのＴｉ原子が層間絶縁膜７２の酸素原子に捕獲されることなく、層間絶縁膜７２の表面を自在に移動することができ、その結果、結晶面が（００２）面に配向した自己組織化されたＴｉ膜となる。
【０１５９】
続いて、このＴｉ膜に対して、窒素雰囲気中で、温度６５０℃程度、時間６０秒程度のＲＴＡ（Rapid Thermal Annealing）による熱処理を行うことによって、下地導電膜３０１となる厚さ１００ｎｍ程度のＴｉＮ膜を形成する。ここで、ＴｉＮ膜は、その結晶面が（１１１）面に配向したものとなる。また、この下地導電膜３０１の厚さは、１００ｎｍ〜３００ｎｍ程度が好ましく、本変形例２では１００ｎｍ程度としている。この下地導電膜３０１としては、ＴｉＮ膜に限らず、例えば、タングステン（Ｗ）膜、シリコン（ＳｉＯ2）膜及び銅（Ｃｕ）膜を用いることも可能である。
【０１６０】
なお、この状態では、下地導電膜３０１は、リセス７３ｄの形状を反映してその上面に凹部が形成され、当該下地導電膜３０１の上方に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一になる）要因となる。そこで、本変形例２では、図３９（ｂ）に示すように、ＣＭＰ法により下地導電膜３０１の上面を研磨して平坦化し、上述した凹部を除去するようにする。このＣＭＰ法で使用するスラリは特に限定されないが、本変形例２では前述したCabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。
【０１６１】
この平坦化された下地導電膜３０１の層間絶縁膜７２上の厚さは、研磨誤差に起因して半導体基板６１の面内や、複数の半導体基板間でバラツキが生じる。このバラツキを考慮して、本変形例２では、当該ＣＭＰ法による研磨時間を制御して、平坦化後の厚さの目標値を５０ｎｍ〜１００ｎｍ程度としている。本変形例２では、平坦化された下地導電膜３０１の層間絶縁膜７２上の厚さを５０ｎｍ程度としている。
【０１６２】
また、下地導電膜３０１に対しＣＭＰ法による平坦化を行った後では、下地導電膜３０１の上面付近の結晶が研磨によって歪んだ状態となっている。そして、上方に形成される強誘電体キャパシタの下部電極がこの歪みの影響を受けると、下部電極の結晶性が劣化し（下部電極の配向が不均一となり）、ひいては、その上に形成される強誘電体膜の結晶性が劣化する（強誘電体膜の配向が不均一となる）ことになる。このような不具合を回避するために、本変形例２では、更に、下地導電膜３０１の上面を、上述したＮＨ3（アンモニア）ガスの雰囲気中でプラズマ処理し、下地導電膜３０１の結晶の歪みを解消する。
【０１６３】
この図３９（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４５に示す。図４５に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、ＳｉＯＮ膜７０、研磨停止膜７１及び下地導電膜３０１が順次形成された状態となっている。なお、この下地導電膜３０１の成膜時の膜厚によっては、図４５に示す半導体基板６１の周縁領域では、当該下地導電膜３０１に対するＣＭＰ法による研磨により、当該下地導電膜３０１が除去された状態となる場合もある。
【０１６４】
次いで、図３９（ｃ）に示すように、結晶の歪みが解消された下地導電膜３０１上に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本変形例２では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。
【０１６５】
この図３９（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４６に示す。図４６に示すように、半導体基板６１の周縁領域では、下地導電膜３０１上に（図３９（ｂ）に示す工程で当該下地導電膜３０１に対するＣＭＰ法による研磨により当該下地導電膜３０１が除去された場合には、研磨停止膜７１上に）、結晶性向上導電性膜７４が形成された状態となっている。
【０１６６】
次いで、図４０（ａ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ７３ｂの酸化を防止する酸化防止膜７５を形成する。具体的に、本変形例２では、酸化防止膜７５として、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。
【０１６７】
この図４０（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４７に示す。図４７に示すように、半導体基板６１の周縁領域では、結晶性向上導電性膜７４上に酸化防止膜７５が形成された状態となっている。
【０１６８】
次いで、図４０（ｂ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。
【０１６９】
この図４０（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図４８に示す。図４８に示すように、半導体基板６１の周縁領域では、酸化防止膜７５上にＩｒ膜７６ａが形成された状態となっている。
【０１７０】
次いで、図４０（ｃ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。
【０１７１】
この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図４８に示すものと同様である。ここで、本変形例２では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。
【０１７２】
続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図４９に示すように、Ｉｒ膜７６ａが除去される。
【０１７３】
次いで、図４１（ａ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例２では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
【０１７４】
次いで、図４１（ｂ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。
【０１７５】
この図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図５０に示す。図５０に示すように、半導体基板６１の周縁領域では、酸化防止膜７５上に、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が形成された状態となっている。
【０１７６】
次いで、図４１（ｃ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。
【０１７７】
次いで、半導体基板６１の背面洗浄を行った後、図４２（ａ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
【０１７８】
次いで、図４２（ｂ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
【０１７９】
次いで、図４２（ｃ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。
【０１８０】
次いで、図４３（ａ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
【０１８１】
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図４３（ｂ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５、結晶性向上導電性膜７４及び下地導電膜３０１を除去する。その後、ＴｉＮ膜８１を除去する。
【０１８２】
次いで、図４３（ｃ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。
【０１８３】
次いで、図１２（ｂ）に示す酸素（Ｏ2）を含有する雰囲気中での熱処理を行った後、図１２（ｃ）〜図１４の各工程を経ることにより、図４４に示す変形例２に係る強誘電体メモリが形成される。
【０１８４】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例２に係る強誘電体メモリ（半導体装置）を完成させる。
【０１８５】
変形例２によれば、リセス７３ｄに対して下地導電膜３０１を形成するようにしたので、上述した本発明の実施形態及び変形例１の効果に加え、その上層に形成される結晶性向上導電性膜７４、酸化防止膜７５、下部電極７６及び強誘電体膜７８の結晶性を大幅に向上させる（結晶面の配向をより均一にする）ことができる。
【０１８６】
（変形例３）
次に、本発明の実施形態の変形例３について説明する。
図５１及び図５２は、本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【０１８７】
変形例３では、先ず、図６（ａ）及び図６（ｂ）、並びに、図２５（ａ）〜図２５（ｃ）の各工程を経て、ＳｉＯＮ膜２０２上に、層間絶縁膜７２を形成する。この図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、前述したように、図３２に示すものとなる。即ち、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、ＳｉＯＮ膜２０２及び層間絶縁膜７２が順次形成された状態となっている。
【０１８８】
次いで、図５１に示すように、グルー膜７３ａ、Ｗプラグ７３ｂを形成する。
【０１８９】
具体的には、まず、Ｗプラグ６９ｂの表面を露出させるビア孔７３ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、ＳｉＯＮ膜２０２及び研磨停止膜２０１に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【０１９０】
続いて、更に、ＣＶＤ法により、当該各ビア孔７３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔７３ｃ内に、グルー膜７３ａ及びＷプラグ７３ｂを形成する。
【０１９１】
本変形例３の場合のＣＭＰ法では、Ｗ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用する。そして、この場合、層間絶縁膜７２上に研磨残を残さないために、このＣＭＰ法による研磨では、その研磨量がＷ膜、ＴｉＮ膜及びＴｉ膜の合計膜厚よりも厚く設定される。その結果、図５１に示すように、Ｗプラグ７３ｂの上面の位置が層間絶縁膜７２の上面の位置よりも低くなり、リセス７３ｄが形成される。
【０１９２】
この図５１に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図３３に示すものと同様である。即ち、半導体基板６１の周縁領域では、図３２に示すように、ＣＭＰ法による研磨により、層間絶縁膜７２及びＳｉＯＮ膜２０２が研磨されて、研磨停止膜２０１が露出した状態となっている。なお、ＳｉＯＮ膜２０２は、層間絶縁膜７２との関係で研磨ストッパーとはなり得ない。
【０１９３】
次いで、図３９（ｂ）に示す下地導電膜３０１を形成した後、図３９（ｃ）〜図４３（ｃ）、並びに、図１２（ｂ）〜図１４の各工程を経ることにより、図５２に示す変形例３に係る強誘電体メモリが形成される。
【０１９４】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例３に係る強誘電体メモリ（半導体装置）を完成させる。
【０１９５】
この変形例３に係る強誘電体メモリの製造方法において、図４１（ｂ）に示す強誘電体膜７８（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）の形成工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、図５３に示すものとなる。即ち、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜２０１、下地導電膜３０１、結晶性向上導電性膜７４、酸化防止膜７５及び強誘電体膜７８が順次形成された状態となっている。なお、この下地導電膜３０１の成膜時の膜厚によっては、図５３に示す半導体基板６１の周縁領域では、当該下地導電膜３０１に対するＣＭＰ法による研磨により、当該下地導電膜３０１が除去された状態となる場合もある。
【０１９６】
本変形例３によれば、上述した変形例２と同様の効果を奏する。
【０１９７】
（変形例４）
次に、本発明の実施形態の変形例４について説明する。
図５４〜図６１は、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【０１９８】
変形例４では、先ず、図６（ａ）の工程を経て、ＭＯＳＦＥＴ１０１及びＭＯＳＦＥＴ１０２を覆うＳｉＯＮ膜６７を形成する。この図６（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６２に示す。図６２に示すように、半導体基板６１の周縁領域では、半導体基板６１上に堆積された膜のエッチング処理等により、半導体基板６１上に、ＳｉＯＮ膜６７が形成された状態となっている。
【０１９９】
次いで、図５４（ａ）に示すように、層間絶縁膜６８を形成する。
具体的には、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）ガスを用いたプラズマＣＶＤ法により、ＳｉＯＮ膜６７上に、厚さが１０００ｎｍ程度のＳｉＯ2膜を堆積した後、これをＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、ＳｉＯ2膜からなる層間絶縁膜６８を、厚さ７００ｎｍ程度で形成する。
【０２００】
この図５４（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６３に示す。図６３に示すように、半導体基板６１の周縁領域では、層間絶縁膜６８に対するＣＭＰ法による研磨により、層間絶縁膜６８及びＳｉＯＮ膜６７が研磨されて、半導体基板６１が露出した状態となっている。なお、ＳｉＯＮ膜６７は、層間絶縁膜６８との関係で研磨ストッパーとはなり得ない。
【０２０１】
次いで、図５４（ｂ）に示すように、半導体基板（半導体ウエハ）６１の全面に、研磨停止膜４０１及び層間絶縁膜７２を形成する。
【０２０２】
具体的に、本変形例４では、まず、研磨停止膜４０１として、スパッタリング法により、層間絶縁膜６８上に厚さ２０乃至５０ｎｍのＡｌ2Ｏ3膜からなる絶縁膜を形成する。なお、研磨停止膜４０１として、厚さ２０乃至５０ｎｍのＺｒＯX膜又はＴｉＯX膜を適用することも可能であり、この場合の各ｘは、それぞれ１＜ｘ≦２の値を満たす。
【０２０３】
続いて、研磨停止膜４０１上に、ＴＥＯＳを原料としたプラズマＣＶＤ法により、厚さ３００ｎｍ程度のＳｉＯ2膜からなる層間絶縁膜７２を形成する。なお、層間絶縁膜７２として、ＳｉＮ膜（シリコン窒化膜）を適用することも可能である。
【０２０４】
図５４（ｂ）に示す工程で形成された研磨停止膜４０１及び層間絶縁膜７２は、本発明における「層間絶縁構造」を構成する。
【０２０５】
この図５４（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６４に示す。図６４に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１及び層間絶縁膜７２が順次形成された状態となっている。この研磨停止膜４０１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されている。そして、研磨停止膜４０１は、半導体基板６１の周縁領域において、層間絶縁膜７２が当該層間絶縁膜内にＷプラグ（４０２ｂ）を形成する際のＣＭＰ法による研磨によって除去された場合においても、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。即ち、この研磨停止膜４０１は、半導体基板６１の周縁領域において、その後に形成される酸化防止膜（７５）と半導体基板６１との間に介在し、両者が密着した際の酸化防止膜（７５）の膜剥がれによる不具合を防止する機能を有する。
【０２０６】
次いで、図５４（ｃ）に示すように、グルー膜４０２ａ及びＷプラグ４０２ｂを形成する。
【０２０７】
具体的には、まず、図５４（ｃ）に示すように、各ＭＯＳＦＥＴ１０１及び１０２のソース／ドレイン拡散層のうちの一方を露出させるビア孔４０２ｃを、例えば０．２５μｍ程度の径で層間絶縁膜７２、研磨停止膜４０１、層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。その後、全面に、スパッタリング法により、Ｔｉ膜を厚さ３０ｎｍ程度、ＴｉＮ膜を厚さ２０ｎｍ程度で連続して積層する。
【０２０８】
続いて、更に、ＣＶＤ法により、当該各ビア孔４０２ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜７２の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔４０２ｃ内に、グルー膜４０２ａ及びＷプラグ４０２ｂを形成する。
【０２０９】
この図５４（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６５に示す。図６５に示すように、半導体基板６１の周縁領域では、ＣＭＰ法による研磨により、層間絶縁膜７２が研磨されて、研磨停止膜４０１が露出した状態となっている。この際、図５４（ｃ）に示すＣＭＰ法による研磨により層間絶縁膜７２は除去されるが、研磨停止膜７１は、層間絶縁膜７２よりも研磨速度が小さい材料から構成されているため、当該研磨のストッパー膜となって半導体基板（半導体ウエハ）６１上に残る。
【０２１０】
例えば、図５４（ｃ）に示す工程のＣＭＰ法において、研磨対象であるＷ膜、ＴｉＮ膜及びＴｉ膜の研磨速度が、下地の層間絶縁膜７２よりも速くなるようなスラリ、例えば、Cabot Microelectronics Corporation製の商品名ＳＳＷ２０００を使用した場合、層間絶縁膜７２に研磨残を残さないために、当該ＣＭＰ法による研磨量は各膜の合計膜厚よりも厚く設定されてオーバー研磨となる。このようなオーバー研磨となった場合に、特に、半導体基板（半導体ウエハ）６１の周縁領域において、層間絶縁膜７２の研磨による研磨停止膜４０１の露出が顕著となる。
【０２１１】
次いで、図５５（ａ）に示すように、全面に、後工程で形成される強誘電体膜（下部電極）の結晶性を向上させる結晶性向上導電性膜７４を形成する。本変形例４では、結晶性向上導電性膜７４として、厚さ２０ｎｍ程度のＴｉＮ膜を形成する。
【０２１２】
この図５５（ａ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６６に示す。図６６に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１及び結晶性向上導電性膜７４が順次形成された状態となっている。
【０２１３】
次いで、図５５（ｂ）に示すように、結晶性向上導電性膜７４上に、Ｗプラグ４０２ｂの酸化を防止する酸化防止膜７５を形成する。具体的に、本変形例４では、酸化防止膜７５として、Ｔｉ及びＡｌを合金化したターゲットを用いた反応性スパッタリング法により、厚さ１００ｎｍ程度のＴｉＡｌＮ膜を形成する。
【０２１４】
この図５５（ｂ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６７に示す。図６７に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４及び酸化防止膜７５が順次形成された状態となっている。
【０２１５】
次いで、図５５（ｃ）に示すように、酸化防止膜７５上に、強誘電体キャパシタの下部電極膜となる厚さ１００ｎｍ程度のＩｒ膜７６ａを形成する。
【０２１６】
この図５５（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図６８に示す。図６８に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４、酸化防止膜７５及びＩｒ膜７６ａが順次形成された状態となっている。
【０２１７】
次いで、図５６（ａ）に示すように、Ｉｒ膜７６ａ上に、半導体基板（半導体ウエハ）６１の周縁領域以外の覆うＡｌ2Ｏ3膜７７を２０ｎｍ程度で形成する。このＡｌ2Ｏ3膜７７は、Ｉｒ膜７６ａをエッチングする際のハードマスクとなる。
【０２１８】
この際、半導体基板（半導体ウエハ）６１の周縁領域の概略断面図は、当該周縁領域にはＡｌ2Ｏ3膜７７が形成されないため、図６８に示すものと同様である。ここで、本変形例４では、Ａｌ2Ｏ3膜７７が形成されない周縁領域の範囲として、例えば、半導体基板（半導体ウエハ）６１の周縁端部から約３．５ｍｍ程度内側の範囲としている。
【０２１９】
続いて、Ａｌ2Ｏ3膜７７をマスクとして、Ｉｒ膜７６ａをエッチングする。これにより、半導体基板（半導体ウエハ）６１の周縁領域では、図６９に示すように、Ｉｒ膜７６ａが除去される。
【０２２０】
次いで、図５６（ｂ）に示すように、Ａｌ2Ｏ3膜７７をエッチングにより除去する。その後、不活性ガスであるＡｒガスの雰囲気中において、基板温度６５０℃以上、時間６０秒程度のＲＴＡによる熱処理を行う。この熱処理は、下部電極膜であるＩｒ膜７６ａと酸化防止膜７５及び結晶性向上導電性膜７４の密着性を向上させるとともに、下部電極膜であるＩｒ膜７６ａの結晶性を改善する。ここで、本変形例４では、Ａｒガスの雰囲気中での熱処理を行うようにしているが、Ｎ2ガス、或いは、Ｎ2Ｏガス等の不活性ガスの雰囲気中において当該熱処理を行うようにしてもよい。
【０２２１】
次いで、図５６（ｃ）に示すように、Ｉｒ膜７６ａ上に、ＭＯ−ＣＶＤ法等により、強誘電体キャパシタのキャパシタ膜となる強誘電体膜７８を形成する。具体的に、本変形例４では、強誘電体膜７８として、２層構造を有するＰＺＴ膜（第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂ）を形成する。
【０２２２】
この図５６（ｃ）に示す工程における半導体基板（半導体ウエハ）６１の周縁領域の概略断面図を図７０に示す。図７０に示すように、半導体基板６１の周縁領域では、半導体基板６１上に、研磨停止膜４０１、結晶性向上導電性膜７４、酸化防止膜７５、並びに、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８が順次形成された状態となっている。
【０２２３】
この図５６（ｃ）に示す強誘電体膜７８の形成工程において、半導体基板６１の周縁領域では、図７０に示すように、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）との間に研磨停止膜４０１が介在しており、半導体基板６１と酸化防止膜７５（結晶性向上導電性膜７４）とが直接密着していない。これにより、半導体基板６１の周縁領域において強誘電体膜７８を形成した際のストレス等による酸化防止膜７５（結晶性向上導電性膜７４）の膜剥がれを防止することができる。
【０２２４】
次いで、図５７（ａ）に示すように、第２のＰＺＴ膜７８ｂ上に、ＩｒＯX膜７９ａ、ＩｒＯY膜７９ｂ及びＩｒ膜８０を順次形成する。ここで、ＩｒＯX膜７９ａは、上部電極の下層膜として機能するものであり、ＩｒＯY膜７９ｂは、上部電極の上層膜として機能するものである。
【０２２５】
次いで、半導体基板６１の背面洗浄を行った後、図５７（ｂ）に示すように、Ｉｒ膜８０上に、ＴｉＮ膜８１及びＳｉＯ2膜（シリコン酸化膜）８２を順次形成する。このＴｉＮ膜８１及びシリコン酸化膜８２は、強誘電体キャパシタを形成する際のハードマスクとなるものである。
【０２２６】
次いで、図５７（ｃ）に示すように、シリコン酸化膜８２を、強誘電体キャパシタ形成領域のみを覆うようにパターニングする。その後、シリコン酸化膜８２をマスクにしてＴｉＮ膜８１をエッチングして、強誘電体キャパシタ形成領域のみを覆うシリコン酸化膜８２及びＴｉＮ膜８１からなるハードマスクを形成する。
【０２２７】
次いで、図５８（ａ）に示すように、ＨＢｒ、Ｏ2、Ａｒ及びＣ4Ｆ8の混合ガスをエッチングガスとするプラズマエッチングにより、ハードマスクで覆われていない領域のＩｒ膜８０、ＩｒＯY膜７９ｂ、ＩｒＯX膜７９ａ、第２のＰＺＴ膜７８ｂ、第１のＰＺＴ膜７８ａ、及びＩｒ膜７６ａを除去する。これにより、ＩｒＯX膜７９ａ及びＩｒＯY膜７９ｂからなる上部電極７９と、第１のＰＺＴ膜７８ａ及び第２のＰＺＴ膜７８ｂからなる強誘電体膜７８と、Ｉｒ膜７６ａからなる下部電極７６とを有する強誘電体キャパシタが形成される。
【０２２８】
次いで、図５８（ｂ）に示すように、ドライエッチング又はウエットエッチングにより、シリコン酸化膜８２を除去する。
【０２２９】
次いで、ＴｉＮ膜８１をマスクとしたエッチングにより、図５８（ｃ）に示すように、強誘電体キャパシタ形成領域以外の領域の酸化防止膜７５及び結晶性向上導電性膜７４を除去する。その後、ＴｉＮ膜８１を除去する。
【０２３０】
次いで、図５９（ａ）に示すように、全面に、スパッタリング法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８３を形成する。
【０２３１】
次いで、図５９（ｂ）に示すように、酸素（Ｏ2）を含有する雰囲気中での熱処理を行う。この熱処理は、強誘電体キャパシタの強誘電体膜７８のダメージを回復させる目的で行われる回復アニールである。この回復アニールの条件は、特に限定されないが、本変形例４では、基板温度を５５０℃乃至７００℃として行われる。本変形例４のように、強誘電体膜７８をＰＺＴで形成する場合には、酸素（Ｏ2）を含有する雰囲気中において、基板温度６５０℃程度で、６０分間の回復アニールを行うことを望ましい。
【０２３２】
次いで、図５９（ｃ）に示すように、全面に、ＣＶＤ法により、厚さ２０ｎｍ程度のＡｌ2Ｏ3膜８４を形成する。
【０２３３】
次いで、図６０（ａ）に示すように、Ａｌ2Ｏ3膜８４上に、層間絶縁膜８５及びＡｌ2Ｏ3膜８６を順次形成する。
【０２３４】
具体的には、まず、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、例えば厚さ１５００ｎｍ程度のＳｉＯ2膜（シリコン酸化膜）を堆積する。その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して層間絶縁膜８５を形成する。
【０２３５】
続いて、層間絶縁膜８５上に、例えばスパッタリング法又はＣＶＤ法により、バリア膜となるＡｌ2Ｏ3膜８６を、厚さ２０ｎｍ乃至１００ｎｍで形成する。このＡｌ2Ｏ3膜８６は、平坦化された層間絶縁膜８５上に形成されるため、平坦に形成される。
【０２３６】
次いで、図６０（ｂ）に示すように、全面に、例えばプラズマＴＥＯＳを用いたＣＶＤ法により、ＳｉＯ2膜（シリコン酸化膜）を堆積し、その後、ＣＭＰ法により、当該ＳｉＯ2膜を平坦化して、厚さ８００ｎｍ乃至１０００ｎｍの層間絶縁膜８７を形成する。なお、層間絶縁膜８７として、ＳｉＯＮ膜（シリコン酸窒化膜）又はＳｉＮ膜（シリコン窒化膜）等を形成するようにしてもよい。
【０２３７】
次いで、図６０（ｃ）に示すように、グルー膜８８ａ、Ｗプラグ８８ｂ、グルー膜４０３ａ及びＷプラグ４０３ｂを形成する。
【０２３８】
具体的には、まず、強誘電体キャパシタにおける水素バリア膜であるＩｒ膜８０の表面を露出させるビア孔８８ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４及びＡｌ2Ｏ3膜８３に形成する。続いて、温度５５０℃程度の酸素雰囲気中において熱処理を行って、ビア孔８８ｃの形成に伴って強誘電体膜７８中に生じた酸素欠損を回復させる。
【０２３９】
その後、全面に、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積する。この場合、ＴｉＮ膜から炭素除去を行う必要があるため、窒素と水素の混合ガスプラズマ中での処理が必要になるが、本変形例４では、強誘電体キャパシタに水素バリア膜となるＩｒ膜８０を形成しているため、強誘電体膜７８に水素が侵入して当該強誘電体膜７８を還元してしまうという問題は生じない。
【０２４０】
続いて、ＣＶＤ法により、ビア孔８８ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜、ＴｉＮ膜及びＴｉ膜を研磨して平坦化を行うことにより、ビア孔８８ｃ内に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜８８ａと、Ｗプラグ８８ｂを形成する。
【０２４１】
続いて、各ＭＯＳＦＥＴ１０１及び１０２のソース／ドレイン拡散層のうちの他方を露出させるビア孔４０３ｃを、層間絶縁膜８７、Ａｌ2Ｏ3膜８６、層間絶縁膜８５、Ａｌ2Ｏ3膜８４、Ａｌ2Ｏ3膜８３、層間絶縁膜７２、研磨停止膜４０１、ＳｉＯＮ膜７０、層間絶縁膜６８及びＳｉＯＮ膜６７に形成する。
【０２４２】
続いて、全面に、例えば、スパッタリング法により、ＴｉＮ膜を堆積する。その後、ビア孔４０３ｃ内を埋めるのに足る厚さのＷ膜を堆積した後、ＣＭＰ法により層間絶縁膜８７の表面が露出するまでＷ膜及びＴｉＮ膜を研磨して平坦化を行うことにより、ビア孔４０３ｃ内に、ＴｉＮ膜からなるグルー膜４０３ａと、Ｗプラグ４０３ｂを形成する。なお、このグルー膜４０３ａは、例えば、スパッタリング法によりＴｉ膜を堆積し、続いて、ＭＯ−ＣＶＤ法によりＴｉＮ膜を連続して堆積して、Ｔｉ膜及びＴｉＮ膜の積層膜からなるものとして形成することも可能である。
【０２４３】
次いで、図６１に示すように、金属配線層９０を形成する。
【０２４４】
具体的に、まず、全面に、例えばスパッタリング法により、厚さ６０ｎｍ程度のＴｉ膜、厚さ３０ｎｍ程度のＴｉＮ膜、厚さ３６０ｎｍ程度のＡｌＣｕ合金膜、厚さ５ｎｍ程度のＴｉ膜、及び厚さ７０ｎｍ程度のＴｉＮ膜を順次積層する。
【０２４５】
続いて、フォトリソグラフィー技術を用いて、当該積層膜を所定形状にパターニングして、各Ｗプラグ８８ｂ，４０３ｂ上に、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ａと、ＡｌＣｕ合金膜からなる配線膜９０ｂと、Ｔｉ膜及びＴｉＮ膜からなるグルー膜９０ｃとからなる金属配線層９０を形成する。更に、不図示ではあるが層間絶縁膜やコンタクトプラグ、金属配線などの形成を所定回数繰り返して行う。
【０２４６】
しかる後に、半導体基板（半導体ウエハ）６１を半導体チップ毎に切り分けるべくダイシングを行う。この際、半導体基板（半導体ウエハ）６１の周縁領域は、各半導体チップから切り離されて除去される。このようにして、変形例４に係る強誘電体メモリ（半導体装置）を完成させる。
【０２４７】
本変形例４によれば、上述した本発明の実施形態と同様の効果を奏する。
【０２４８】
以下、本発明の諸態様を付記としてまとめて記載する。
【０２４９】
（付記１）
半導体基板と、
前記半導体基板の上方に形成された層間絶縁構造と、
前記層間絶縁構造内に埋め込まれるように形成された導電性プラグと、
前記導電性プラグの上方に形成され、前記導電性プラグの酸化を防止する酸化防止膜と、
前記酸化防止膜の上方に形成され、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタと
を含み、
前記層間絶縁構造は、
層間絶縁膜と、
前記半導体基板と前記層間絶縁膜との間に形成され、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜と
を有することを特徴とする半導体装置。
【０２５０】
（付記２）
前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする付記１に記載の半導体装置。
【０２５１】
（付記３）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記１又は２に記載の半導体装置。
【０２５２】
（付記４）
前記導電性プラグと前記酸化防止膜との間に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を更に含むことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【０２５３】
（付記５）
前記酸化防止膜は、前記強誘電体キャパシタと整合して一体的に形成されたものであることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【０２５４】
（付記６）
半導体基板の上方に層間絶縁構造を形成する工程と、
前記層間絶縁構造内に埋め込まれるように導電性プラグを形成する工程と、
前記導電性プラグの上方に、前記導電性プラグの酸化を防止する酸化防止膜を形成する工程と、
前記酸化防止膜の上方に、下部電極と上部電極との間に強誘電体膜が挟持されてなる強誘電体キャパシタを形成する工程と
を含み、
前記層間絶縁構造を形成する工程は、
層間絶縁膜を形成する工程と、
前記層間絶縁膜を形成する前に、前記層間絶縁膜よりも研磨速度が小さく当該層間絶縁膜が研磨された際の当該研磨の停止指標となり得る研磨停止膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２５５】
（付記７）
前記研磨停止膜は、Ａｌ2Ｏ3膜、ＺｒＯX膜及びＴｉＯX膜の中から選択された１種を含むものであり、各ｘは、それぞれ１＜ｘ≦２を満たすことを特徴とする付記６に記載の半導体装置の製造方法。
【０２５６】
（付記８）
前記酸化防止膜は、ＴｉＡｌＮ又はＴｉＮから選択された１種の膜であることを特徴とする付記６又は７に記載の半導体装置の製造方法。
【０２５７】
（付記９）
前記酸化防止膜を形成する前に、前記強誘電体膜の結晶性を向上させる結晶性向上導電性膜を形成する工程を更に含むことを特徴とする付記６乃至８のいずれか１項に記載の半導体装置の製造方法。
【０２５８】
（付記１０）
前記結晶性向上導電性膜を形成する前に、前記層間絶縁膜及び前記導電性プラグのそれぞれの上面をアンモニアガスの雰囲気中でプラズマ処理する工程を更に含むことを特徴とする付記９に記載の半導体装置の製造方法。
【０２５９】
（付記１１）
前記酸化防止膜を形成する工程においては、当該酸化防止膜を前記強誘電体キャパシタと整合して一体的に形成することを特徴とする付記６乃至１０のいずれか１項に記載の半導体装置の製造方法。
【０２６０】
（付記１２）
前記強誘電体キャパシタを形成する工程は、
前記酸化防止膜上に、前記下部電極となる下部電極膜を形成する工程と、
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去する工程と、
前記下部電極膜上に、前記強誘電体膜を形成する工程と、
前記強誘電体膜上に、前記上部電極となる上部電極膜を形成する工程と、
前記上部電極膜、前記強誘電体膜及び前記下部電極膜を所定形状にパターニングして、当該強誘電体キャパシタを形成する工程と
を含むことを特徴とする付記６乃至１１のいずれか１項に記載の半導体装置の製造方法。
【０２６１】
（付記１３）
前記下部電極膜のうちの前記半導体基板の周縁領域上に形成された部分を除去した後、前記強誘電体膜を形成する前に、不活性ガスの雰囲気中において熱処理を行う工程を更に含むことを特徴とする付記１２に記載の半導体装置の製造方法。
【０２６２】
（付記１４）
前記強誘電体膜は、ペロブスカイト構造の化合物膜又はＢｉ層状構造の化合物膜であることを特徴とする付記６乃至１３のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【０２６３】
【図１】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の強誘電体キャパシタ形成領域の模式図である。
【図２】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法に係る半導体基板（半導体ウエハ）の周縁領域の模式図である。
【図３】従来のスタック型の強誘電体メモリ（半導体装置）の製造方法において、下部電極膜を形成した後に半導体基板（半導体ウエハ）の周縁領域をエッチング処理した際の半導体基板の周縁領域における断面写真である。
【図４】本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
【図５】図４に引き続き、本発明の強誘電体メモリ（半導体装置）の製造方法を示す模式図である。
【図６】本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図７】図６に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図８】図７に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図９】図８に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１０】図９に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１１】図１０に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１２】図１１に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１３】図１２に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１４】図１３に引き続き、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図１５】図６（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図１６】図６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図１７】図７（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図１８】図７（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図１９】図７（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２０】図８（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２１】図８（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２２】図８（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２３】図９（ａ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２４】図９（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図２５】本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図２６】図２５に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図２７】図２６に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図２８】図２７に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図２９】図２８に引き続き、本発明の実施形態の変形例１に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図３０】図２５（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３１】図２５（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３２】図２５（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３３】図２６（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３４】図２６（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３５】図２６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３６】図２７（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３７】図２７（ｂ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３８】図２８に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図３９】本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４０】図３９に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４１】図４０に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４２】図４１に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４３】図４２に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４４】図４３に引き続き、本発明の実施形態の変形例２に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図４５】図３９（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図４６】図３９（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図４７】図４０（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図４８】図４０（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図４９】図４０（ｃ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図５０】図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図５１】本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５２】図５１に引き続き、本発明の実施形態の変形例３に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５３】本発明の実施形態の変形例３において、図４１（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図５４】本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５５】図５４に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５６】図５５に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５７】図５６に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５８】図５７に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図５９】図５８に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図６０】図５９に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図６１】図６０に引き続き、本発明の実施形態の変形例４に係る強誘電体メモリ（半導体装置）の製造方法を示す概略断面図である。
【図６２】本発明の実施形態の変形例４において、図６（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６３】図５４（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６４】図５４（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６５】図５４（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６６】図５５（ａ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６７】図５５（ｂ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６８】図６６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図６９】図５６（ａ）に示す工程において、Ａｌ2Ｏ3膜をマスクとしてＩｒ膜をエッチング処理した際の半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【図７０】図５６（ｃ）に示す工程における半導体基板（半導体ウエハ）の周縁領域の概略断面図である。
【符号の説明】
【０２６４】
１１、６１  半導体基板
１２、６８、７２、８５、８７  層間絶縁膜
１３  導電性プラグ
１４、７５  酸化防止膜
１５  下部電極膜
１６、７８  強誘電体膜
２０、７１、２０１、４０１  研磨停止膜
６２  素子分離構造
６３  ゲート絶縁膜
６４  ゲート電極
６５  シリサイド層
６６  サイドウォール
６７、７０、２０２  ＳｉＯＮ膜（シリコン酸窒化膜）
６９ａ、７３ａ、８８ａ、８９ａ、９０ａ、９０ｃ、４０２ａ、４０３ａ  グルー膜
６９ｂ、６９ｃ、７３ｂ、８８ｂ、８９ｂ、４０２ｂ、４０３ｂ  Ｗプラグ
６９ｄ、７３ｃ、８８ｃ、８９ｃ、４０２ｃ、４０３ｃ  ビア孔
７３ｄ  リセス
７４  結晶性向上導電性膜
７６  下部電極
７６ａ、８０  Ｉｒ膜
７７、８３、８４、８６  Ａｌ2Ｏ3膜（アルミナ膜）
７８ａ  第１のＰＺＴ膜
７８ｂ  第２のＰＺＴ膜
７９  上部電極
７９ａ  ＩｒＯX膜
７９ｂ  ＩｒＯY膜
８１  ＴｉＮ膜
８２  シリコン酸化膜
９０  金属配線層
９０ｂ  配線膜
９１  ｐウェル
９２  低濃度拡散層
９３  高濃度拡散層
１０１，１０２  ＭＯＳＦＥＴ
３０１  下地導電膜
【図１】
2008010755.tif 000003
【図２】
2008010755.tif 000004
【図３】
2008010755.tif 000005
【図４】
2008010755.tif 000006
【図５】
2008010755.tif 000007
【図６】
2008010755.tif 000008
【図７】
2008010755.tif 000009
【図８】
2008010755.tif 000010
【図９】
2008010755.tif 000011
【図１０】
2008010755.tif 000012
【図１１】
2008010755.tif 000013
【図１２】
2008010755.tif 000014
【図１３】
2008010755.tif 000015
【図１４】
2008010755.tif 000016
【図１５】
2008010755.tif 000017
【図１６】
2008010755.tif 000018
【図１７】
2008010755.tif 000019
【図１８】
2008010755.tif 000020
【図１９】
2008010755.tif 000021
【図２０】
2008010755.tif 000022
【図２１】
2008010755.tif 000023
【図２２】
2008010755.tif 000024
【図２３】
2008010755.tif 000025
【図２４】
2008010755.tif 000026
【図２５】
2008010755.tif 000027
【図２６】
2008010755.tif 000028
【図２７】
2008010755.tif 000029
【図２８】
2008010755.tif 000030
【図２９】
2008010755.tif 000031
【図３０】
2008010755.tif 000032
【図３１】
2008010755.tif 000033
【図３２】
2008010755.tif 000034
【図３３】
2008010755.tif 000035
【図３４】
2008010755.tif 000036
【図３５】
2008010755.tif 000037
【図３６】
2008010755.tif 000038
【図３７】
2008010755.tif 000039
【図３８】
2008010755.tif 000040
【図３９】
2008010755.tif 000041
【図４０】
2008010755.tif 000042
【図４１】
2008010755.tif 000043
【図４２】
2008010755.tif 000044
【図４３】
2008010755.tif 000045
【図４４】
2008010755.tif 000046
【図４５】
2008010755.tif 000047
【図４６】
2008010755.tif 000048
【図４７】
2008010755.tif 000049
【図４８】
2008010755.tif 000050
【図４９】
2008010755.tif 000051
【図５０】
2008010755.tif 000052
【図５１】
2008010755.tif 000053
【図５２】
2008010755.tif 000054
【図５３】
2008010755.tif 000055
【図５４】
2008010755.tif 000056
【図５５】
2008010755.tif 000057
【図５６】
2008010755.tif 000058
【図５７】
2008010755.tif 000059
【図５８】
2008010755.tif 000060
【図５９】
2008010755.tif 000061
【図６０】
2008010755.tif 000062
【図６１】
2008010755.tif 000063
【図６２】
2008010755.tif 000064
【図６３】
2008010755.tif 000065
【図６４】
2008010755.tif 000066
【図６５】
2008010755.tif 000067
【図６６】
2008010755.tif 000068
【図６７】
2008010755.tif 000069
【図６８】
2008010755.tif 000070
【図６９】
2008010755.tif 000071
【図７０】
2008010755.tif 000072