(57)【要約】【課題】電源電圧の変動に応じてパルス幅が調整されるオーバードライブパルス発生器及びこれを備えるメモリ装置を提供すること。【解決手段】本発明のメモリ装置は、ビットライン対の電圧差を増幅するビットラインセンスアンプと、オーバードライブ期間の間、前記ビットラインセンスアンプのイネーブルのために、前記ビットラインセンスアンプに高いレベルの駆動電源を供給するセンスアンプ駆動部と、前記オーバードライブ期間を電源電圧の変動に応じて調整するオーバードライブ制御部とを備える。オーバードライブ制御部は、電源電圧の変動に応じてパルス幅が異なるオーバードライブパルス発生器を備え、パルス幅によってビットラインセンシング時のオーバードライブ期間を決定する。【選択図】図５
2008010137.tif 000002
【特許請求の範囲】
【請求項１】
ビットライン対の電圧差を増幅するビットラインセンスアンプと、
オーバードライブ期間の間、前記ビットラインセンスアンプのイネーブルのために、前記ビットラインセンスアンプに高いレベルの駆動電源を供給するセンスアンプ駆動部と、
オーバードライブ期間を電源電圧の変動に応じて調整するオーバードライブ制御部と
を備えることを特徴とするメモリ装置。
【請求項２】
前記オーバードライブ制御部が、
前記電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を生成するオーバードライブパルス発生器を備えることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記センスアンプ駆動部が、
前記パルス信号に応答して、前記オーバードライブ期間の間、高電圧の駆動電源を供給するオーバードライブ電源供給部を備えることを特徴とする請求項２に記載のメモリ装置。
【請求項４】
前記オーバードライブパルス発生器が、
入力信号を遅延させる遅延回路部と、
電源電圧のレベルを検出する電源電圧検出部と、
該電源電圧検出部の出力信号に応答して、前記遅延回路部の遅延量を調整する遅延量調整部と、
前記入力信号と前記遅延回路部の出力信号との論理組合せを行い、前記パルス信号を出力する出力部と
を備えることを特徴とする請求項２に記載のメモリ装置。
【請求項５】
前記遅延回路部が、
入力信号の入力ノードと自体の出力ノードとの間に直列接続された複数のインバータを備えることを特徴とする請求項４に記載のメモリ装置。
【請求項６】
前記遅延量調整部が、
前記インバータに接続された電流シンクトランジスタで構成されることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記電流シンクトランジスタが、
前記電源電圧検出部の出力信号をゲート入力とし、前記電源電圧のレベルに応じて自体のゲート−ソース電圧ＶＧＳが決定されることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供することを特徴とする請求項４に記載のメモリ装置。
【請求項９】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数のダイオード接続トランジスタを備え、該ダイオード接続トランジスタの接続ノードの１つから出力信号を提供することを特徴とする請求項４に記載のメモリ装置。
【請求項１０】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供し、これは、前記電流シンクトランジスタの特性に合わせて調整された抵抗比を有することを特徴とする請求項６に記載のメモリ装置。
【請求項１１】
前記出力部が、
前記入力信号と前記遅延回路部の出力信号とを受信するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を受信して、前記パルス信号を出力するインバータと
を備えることを特徴とする請求項４に記載のメモリ装置。
【請求項１２】
入力信号を遅延させる遅延回路部と、
電源電圧のレベルを検出する電源電圧検出部と、
該電源電圧検出部の出力信号に応答して、前記遅延回路部の遅延量を調整する遅延量調整部と、
前記入力信号と前記遅延回路部の出力信号とに応答して、前記電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を出力する出力部と
を備えることを特徴とするオーバードライブパルス発生器。
【請求項１３】
前記遅延回路部が、
前記入力信号の入力ノードと自体の出力ノードとの間に直列接続された複数のインバータを備えることを特徴とする請求項１２に記載のオーバードライブパルス発生器。
【請求項１４】
前記遅延量調整部が、
前記インバータに接続された電流シンクトランジスタで構成されることを特徴とする請求項１３に記載のオーバードライブパルス発生器。
【請求項１５】
前記電流シンクトランジスタが、
前記電源電圧検出部の出力信号をゲート入力とし、前記電源電圧のレベルに応じて自体のゲート−ソース電圧ＶＧＳが決定されることを特徴とする請求項１４に記載のオーバードライブパルス発生器。
【請求項１６】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供することを特徴とする請求項１２に記載のオーバードライブパルス発生器。
【請求項１７】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数のダイオード接続トランジスタを備え、該ダイオード接続トランジスタの接続ノードの１つから出力信号を提供することを特徴とする請求項１２に記載のオーバードライブパルス発生器。
【請求項１８】
前記電源電圧検出部が、
電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供し、これは、前記電流シンクトランジスタの特性に合わせて調整された抵抗比を有することを特徴とする請求項１５に記載のオーバードライブパルス発生器。
【請求項１９】
前記出力部が、
前記入力信号と前記遅延回路部の出力信号とを受信するＮＡＮＤゲートと、
該ＮＡＮＤゲートの出力信号を受信して、前記パルス信号を出力するインバータと
を備えることを特徴とする請求項１２に記載のオーバードライブパルス発生器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、より詳しくは、データアクセス時にオーバードライブ動作を行うビットラインセンスアンプを用いるメモリ装置に関する。
【背景技術】
【０００２】
周知のように、ＤＲＡＭのメモリセルに記憶されたデータを読み出すとき、ビットラインセンスアンプを介して信号が増幅される。ビットラインセンスアンプのイネーブル期間の初期において、ＤＲＡＭは、ビットラインセンスアンプの電源電圧を高電圧として供給するため、オーバードライブ動作を行う。
【０００３】
図１は、従来のメモリ装置の動作を説明するための信号タイミング図である。同図を参照して、ビットラインセンスの増幅過程及びオーバードライブ動作を説明する。選択されたメモリセルのワードラインＷＬが活性化すると、セルに記憶されたデータとプリチャージされていたビットラインＢＬとの間に電荷交換（ｃｈａｒｇｅ  ｓｈａｒｉｎｇ）が生じ、ビットラインＢＬとビットラインバーＢＬＢとの間に微細な電圧差ｄＶが発生する。同図の参照符号「１０２」は、その期間を表す。
【０００４】
この後、ビットラインセンスアンプがイネーブルされ、ビットラインＢＬ及びビットラインバーＢＬＢは、それぞれコア電圧ＶＣＯＲＥ及び接地電圧ＶＳＳになる。ビットラインセンスアンプのイネーブルは、センスアンプの駆動電源ラインＲＴＯ、ＳＢに電源を印加することによって行われる。すなわち、駆動電源ラインＲＴＯにコア電圧ＶＣＯＲＥを印加し、駆動電源ラインＳＢに接地電圧ＶＳＳを印加することにより、センスアンプが駆動し、ビットライン対の信号を増幅する。
【０００５】
一方、前述のように、センスアンプのイネーブル期間の初期においては、駆動電源ラインＲＴＯにコア電圧以上の高電圧を印加してオーバードライブする。同図の参照符号「１０３」は、オーバードライブパルスのパルス幅によって決定されるオーバードライブ期間を表す。
【０００６】
図２は、従来技術に係るオーバードライブパルス発生器の回路図であり、図３は、従来技術に係るオーバードライブパルス発生器の動作を説明するための信号タイミング図である。
【０００７】
図２に示すように、従来のオーバードライブパルス発生器は、入力信号を遅延させるため、複数個のインバータが直列接続された遅延回路部２０１と、入力信号と遅延信号とを受信するＮＡＮＤゲート２０２と、ＮＡＮＤゲート２０２の出力信号を受信して、オーバードライブパルス信号を出力するインバータ２０３とで構成される。遅延回路部２０１は、奇数個のインバータを備えている。
【０００８】
図３を参照すると、入力信号２１１は、ノードＡに入力されると、遅延回路部２０１を介して、遅延信号２１２として生成される。ここで、入力信号２１１は、アクティブ命令によって活性化し、プリチャージ命令によって非活性化する信号であって、アクティブ命令後、ビットラインセンスアンプ動作時までの時間だけ遅延された信号である。
【０００９】
入力信号２１１と遅延信号２１２は、ＮＡＮＤゲート２０２及びインバータ２０３を介して論理組合せが行われ、最終的なオーバードライブパルス信号として生成される。
【００１０】
前述のように、従来技術に係るオーバードライブパルス発生器は、セットされたパルス幅を有するオーバードライブパルス信号を発生させることしかできない。すなわち、予め設定されたインバータのディレイ値によってパルス幅が決定される信号を生成するしかない。
【００１１】
しかし、電源電圧ＶＤＤが高い場合、オーバードライブパルスの幅が大きくなると、コア電圧ＶＣＯＲＥのレベルが大きく上昇する。このレベルを低くするためには、コア電圧ＶＣＯＲＥのレベルを感知して、一定のレベルと比較した後、ＧＮＤに放電させるコア電圧放電ロジックを使用しなければならない。しかし、この場合には、不要な電力を消費するという問題がある。また、ビットラインプリチャージ電圧ＶＢＬＰは、コア電圧ＶＣＯＲＥを用いて生成されるため、コア電圧ＶＣＯＲＥが高くなると、ビットラインプリチャージ電圧ＶＢＬＰのレベルが増加する。これは、アクティブになった後、ワードラインＷＬがイネーブルされ、電荷交換が行われるとき、論理ハイレベルのデータセンシング時に、ビットラインＢＬとビットラインバーＢＬＢとの間の電圧差ｄＶを発生させ、異常を生じさせる問題がある。
【００１２】
ＤＤＲ２  ＳＤＲＡＭのように、電源電圧ＶＤＤが低い場合、例えば、電源電圧ＶＤＤが１．８Ｖ、コア電圧ＶＣＯＲＥが１．６Ｖの場合、オーバードライブパルスの幅が小さくなると、コア電圧ＶＣＯＲＥのパワー不足という現象が起こり、コア電圧ＶＣＯＲＥのパワーが完全に回復する前に、次のアクティブ命令が入ってくると、異常を生じさせる問題がある。また、ＡＣパラメータ、特に、ｔＲＣＤ（ＲＡＳ  ｔｏ  ＣＡＳ  Ｄｅｌａｙ）の劣化により異常を生じさせる問題もある。
【特許文献１】特開平５−２１０９８３
【特許文献２】特開平１０−１６２５７６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、電源電圧の変動に応じてビットラインセンシング時のオーバードライブ期間が調整されるメモリ装置を提供することにある。
【００１４】
また、本発明の他の目的は、電源電圧の変動に応じてパルス幅が調整されるオーバードライブパルス発生器を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するための本発明は、ビットライン対の電圧差を増幅するビットラインセンスアンプと、オーバードライブ期間の間、前記ビットラインセンスアンプのイネーブルのために、前記ビットラインセンスアンプに高いレベルの駆動電源を供給するセンスアンプ駆動部と、オーバードライブ期間を電源電圧の変動に応じて調整するオーバードライブ制御部とを備える。
【００１６】
また、入力信号を遅延させる遅延回路部と、電源電圧のレベルを検出する電源電圧検出部と、該電源電圧検出部の出力信号に応答して、前記遅延回路部の遅延量を調整する遅延量調整部と、前記入力信号と前記遅延回路部の出力信号とに応答して、前記電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を出力する出力部とを備える。
【００１７】
本発明のメモリ装置において、オーバードライブ制御部は、電源電圧の変動に応じてパルス幅が異なるパルス発生器を備え、パルス幅によってオーバードライブ期間を決定する。
【００１８】
そして、上記目的を達成するために、以下に示すメモリ装置及びオーバードライブパルス発生器の発明を提供する。
【００１９】
第１発明では、ビットライン対の電圧差を増幅するビットラインセンスアンプと、オーバードライブ期間の間、前記ビットラインセンスアンプのイネーブルのために、前記ビットラインセンスアンプに高いレベルの駆動電源を供給するセンスアンプ駆動部と、オーバードライブ期間を電源電圧の変動に応じて調整するオーバードライブ制御部とを備えることを特徴とするメモリ装置を提供する。
【００２０】
第２発明では、第１発明を基本とし、さらに、前記オーバードライブ制御部が、前記電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を生成するオーバードライブパルス発生器を備えることを特徴とするメモリ装置を提供する。
【００２１】
第３発明では、第２発明を基本とし、さらに、前記センスアンプ駆動部が、前記パルス信号に応答して、前記オーバードライブ期間の間、高電圧の駆動電源を供給するオーバードライブ電源供給部を備えることを特徴とするメモリ装置を提供する。
【００２２】
第４発明では、第２発明を基本とし、さらに、前記オーバードライブパルス発生器が、入力信号を遅延させる遅延回路部と、電源電圧のレベルを検出する電源電圧検出部と、該電源電圧検出部の出力信号に応答して、前記遅延回路部の遅延量を調整する遅延量調整部と、前記入力信号と前記遅延回路部の出力信号との論理組合せを行い、前記パルス信号を出力する出力部とを備えることを特徴とするメモリ装置を提供する。
【００２３】
第５発明では、第４発明を基本とし、さらに、前記遅延回路部が、入力信号の入力ノードと自体の出力ノードとの間に直列接続された複数のインバータを備えることを特徴とするメモリ装置を提供する。
【００２４】
第６発明では、第５発明を基本とし、さらに、前記遅延量調整部が、前記インバータに接続された電流シンクトランジスタで構成されることを特徴とするメモリ装置を提供する。
【００２５】
第７発明では、第６発明を基本とし、さらに、前記電流シンクトランジスタが、前記電源電圧検出部の出力信号をゲート入力とし、前記電源電圧のレベルに応じて自体のゲート−ソース電圧ＶＧＳが決定されることを特徴とするメモリ装置を提供する。
【００２６】
第８発明では、第４発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供することを特徴とするメモリ装置を提供する。
【００２７】
第９発明では、第４発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数のダイオード接続トランジスタを備え、該ダイオード接続トランジスタの接続ノードの１つから出力信号を提供することを特徴とするメモリ装置を提供する。
【００２８】
第１０発明では、第６発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供し、これは、前記電流シンクトランジスタの特性に合わせて調整された抵抗比を有することを特徴とするメモリ装置を提供する。
【００２９】
第１１発明では、第４発明を基本とし、さらに、前記出力部が、前記入力信号と前記遅延回路部の出力信号とを受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を受信して、前記パルス信号を出力するインバータとを備えることを特徴とするメモリ装置を提供する。
【００３０】
第１２発明では、入力信号を遅延させる遅延回路部と、電源電圧のレベルを検出する電源電圧検出部と、該電源電圧検出部の出力信号に応答して、前記遅延回路部の遅延量を調整する遅延量調整部と、前記入力信号と前記遅延回路部の出力信号とに応答して、前記電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を出力する出力部とを備えることを特徴とするオーバードライブパルス発生器を提供する。
【００３１】
第１３発明では、第１２発明を基本とし、さらに、前記遅延回路部が、前記入力信号の入力ノードと自体の出力ノードとの間に直列接続された複数のインバータを備えることを特徴とするオーバードライブパルス発生器を提供する。
【００３２】
第１４発明では、第１３発明を基本とし、さらに、前記遅延量調整部が、前記インバータに接続された電流シンクトランジスタで構成されることを特徴とするオーバードライブパルス発生器を提供する。
【００３３】
第１５発明では、第１４発明を基本とし、さらに、前記電流シンクトランジスタが、前記電源電圧検出部の出力信号をゲート入力とし、前記電源電圧のレベルに応じて自体のゲート−ソース電圧ＶＧＳが決定されることを特徴とするオーバードライブパルス発生器を提供する。
【００３４】
第１６発明では、第１２発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供することを特徴とするオーバードライブパルス発生器を提供する。
【００３５】
第１７発明では、第１２発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数のダイオード接続トランジスタを備え、該ダイオード接続トランジスタの接続ノードの１つから出力信号を提供することを特徴とするオーバードライブパルス発生器を提供する。
【００３６】
第１８発明では、第１５発明を基本とし、さらに、前記電源電圧検出部が、電源電圧供給端と接地電圧供給端との間に直列接続された複数の抵抗を備え、該抵抗の接続ノードの１つから出力信号を提供し、これは、前記電流シンクトランジスタの特性に合わせて調整された抵抗比を有することを特徴とするオーバードライブパルス発生器を提供する。
【００３７】
第１９発明では、第１２発明を基本とし、さらに、前記出力部が、前記入力信号と前記遅延回路部の出力信号とを受信するＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を受信して、前記パルス信号を出力するインバータとを備えることを特徴とするオーバードライブパルス発生器を提供する。
【発明を実施するための最良の形態】
【００３８】
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
【００３９】
図４は、本発明に係るメモリ装置のコア構造の回路図である。
【００４０】
同図に示すように、メモリ装置のコアは、ビットラインセンスアンプ部３１０と、センスアンプ駆動部３２０と、オーバードライブ制御部３３０とを備える。
【００４１】
ビットラインセンスアンプ部３１０は、ビットラインＢＬとビットラインバーＢＬＢとの電圧差を増幅する役割を果たすラッチタイプのセンスアンプ３１２と、ビットラインＢＬとビットラインバーＢＬＢとを均等化及びプリチャージするプリチャージ部３１４とを備える。センスアンプ３１２は、駆動電源ラインＲＴＯ及びＳＢを介して電源を受ける。
【００４２】
センスアンプ駆動部３２０は、制御信号ＳＡＰ及びＳＡＮが活性化すると、トランジスタＴ１及びトランジスタＴ２をそれぞれターンオンして、駆動電源ラインＲＴＯにはコア電圧ＶＣＯＲＥを供給し、駆動電源ラインＳＢには接地電圧ＶＳＳを供給する。センスアンプのイネーブル動作の初期には、オーバードライブパルス信号によって制御されるトランジスタＴ３により、電源電圧ＶＤＤ供給端とコア電圧ＶＣＯＲＥ供給端とを接続させることにより、駆動電源ラインＲＴＯに高電圧を供給する。高電圧が駆動電源ラインＲＴＯに供給される期間、すなわち、オーバードライブ期間は、オーバードライブパルス信号のパルス幅によって決定される。
【００４３】
オーバードライブ制御部３３０は、オーバードライブパルス信号を生成する。
【００４４】
オーバードライブ制御部３３０は、パルス発生器を備え、従来とは異なり、電源電圧ＶＤＤの変動に応じて調整されたパルス幅を有する。特に、電源電圧が相対的に高いレベルであれば、パルス幅は小さくなり、相対的に低いレベルであれば、パルス幅は大きくなる。パルス幅が相対的に小さいということは、トランジスタＴ３のターンオン期間が短くなることを意味し、これにより、オーバードライブ期間は短くなる。
【００４５】
図５は、本発明の一実施形態に係るオーバードライブ制御部３３０、すなわち、オーバードライブパルス発生器の回路図である。
【００４６】
同図に示すように、本発明のオーバードライブパルス発生器は、入力信号ＩＮを遅延させる遅延回路部４１０と、電源電圧ＶＤＤのレベルを検出する電源電圧検出部４２０と、電源電圧検出部４２０の出力信号に応答して、遅延回路部４１０の遅延量を調整する遅延量調整部４３０と、入力信号ＩＮと遅延回路部４１０の出力信号とに応答して、電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を出力する出力部４４０とで構成されている。ここで、入力信号ＩＮは、アクティブ命令によって活性化し、プリチャージ命令によって非活性化する信号であって、アクティブ命令後、ビットラインセンスアンプ動作時までの時間だけ遅延された信号である。
【００４７】
電源電圧検出部４２０は、電源電圧ＶＤＤ供給端と接地電圧ＶＳＳ供給端との間に直列接続された２つの抵抗Ｒ１、Ｒ２を備え、該抵抗の接続ノードが電源電圧検出部４２０の出力端４２１となり、電源電圧ＶＤＤ供給端と接地電圧ＶＳＳ供給端の電圧を分配して出力する。このとき、各抵抗Ｒ１、Ｒ２の抵抗比は、後述する電流シンクトランジスタの特性に合わせて設定すればよい。電源電圧が相対的に高ければ、出力端４２１の電圧レベルは、相対的に高いレベルになり、電源電圧が相対的に低ければ、出力端４２１の電圧レベルは、相対的に低いレベルになる。また、本実施形態における電源電圧検出部４２０は、２つの抵抗を用いたが、本発明の技術分野において、周知のように、抵抗のほか、ダイオード接続されたトランジスタなどを用いたり（図６参照）、複数の抵抗を用いたりするなど、一般的な電圧分配器として構成することが可能である。また、メモリ装置の内部には、多くの電源電圧供給端が存在し、電源電圧ＶＤＤの電圧が分配されている多数のノードが存在するため、前記電源電圧検出部４２０を実現するうえで、従来のように、内部にあるノードを活用することも可能である。
【００４８】
遅延回路部４１０は、入力信号ＩＮの入力端（ノードＡ）と自体の出力端との間に直列に接続された複数個のインバータで構成されており、インバータのディレイ値によって入力信号を遅延させる。
【００４９】
また、前記遅延回路部４１０のディレイ値は、遅延量調整部４３０によって調整される。本実施形態において、遅延量調整部４３０は、遅延回路部４１０を構成するインバータに接続された電流シンクトランジスタとして構成され、電流シンクトランジスタは、電源電圧検出部の出力４２１をゲート入力とする。したがって、電源電圧ＶＤＤのレベルに応じて、電流シンクトランジスタのゲート−ソース電圧ＶＧＳが決定される。
【００５０】
結局、電源電圧ＶＤＤのレベルが相対的に低い場合には、電流シンクトランジスタがターンオンされる。前述のように、低い電源電圧ＶＤＤ値を有するＤＤＲ２  ＳＤＲＡＭの場合も、電源電圧ＶＤＤ値は１．８Ｖであるため、電源電圧ＶＤＤが低い場合も、トランジスタを動作させることができる。しかし、電流を十分にシンクさせることができないため、遅延回路部４１０のインバータの動作が遅れる。したがって、遅延回路部４１０のディレイが相対的に大きくなる。
【００５１】
一方、出力部４４０は、入力信号ＩＮ（ノードＡ）と前記遅延回路部４１０の出力信号とを受信するＮＡＮＤゲート４４１と、ＮＡＮＤゲート４４１の出力信号を受信して、オーバードライブパルス信号を出力するインバータ４４２とで構成されている。
【００５２】
オーバードライブパルス信号のパルス幅は、遅延回路部４１０のディレイ値によって決定されるため、結局、本実施形態に係るオーバードライブパルス発生器は、電源電圧の変動に応じて調整されたパルス幅を有するパルス信号を生成する。
【００５３】
本実施形態は、ビットラインセンスの増幅時のオーバードライブの構成について説明しているが、本実施形態に係るパルス発生器（図５参照）は、ビットラインセンシング時のオーバードライブ期間の設定だけでなく、その他の目的にも用いることができる。また、本実施形態のパルス発生器において、インバータ遅延回路を使用しているが、これ以外にも、ＲＣ遅延回路などを適用することができ、電流シンクトランジスタを使用する方法の他に、電源電圧の変動を検出し、遅延回路の遅延量を調整する方法を用いることも考えられる。
【００５４】
本発明は、電源電圧ＶＤＤのレベルに関係なく、一定の幅のパルスを発生させる従来のパルス発生器、又はこれを用いるメモリ装置とは異なり、電源電圧ＶＤＤのレベルが低い場合には、オーバードライブ期間を相対的に長くし、電源電圧ＶＤＤのレベルが高い場合には、オーバードライブ期間を相対的に長くする。これにより、電源電圧ＶＤＤが高い場合の電力消費及び異常が生じる問題、及び電源電圧ＶＤＤが低い場合のコアのパワー不足及び異常が生じる問題を解決するこができるという長所がある。
【００５５】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５６】
【図１】従来技術に係るメモリ装置の動作を説明するための信号タイミング図である。
【図２】従来技術に係るオーバードライブパルス発生器の回路図である。
【図３】従来技術に係るオーバードライブパルス発生器の動作を説明するための信号タイミング図である。
【図４】本発明に係るメモリ装置のコア構造の回路図である。
【図５】本発明の一実施形態に係るオーバードライブパルス発生器の回路図である。
【図６】本発明の他の実施形態に係るオーバードライブパルス発生器の回路図である。
【符号の説明】
【００５７】
４１０      遅延回路部
４２０      電源電圧検出部
４３０      遅延量調整部
４４０      出力部
４４１      ＮＡＮＤゲート
４４２      インバータ
【図１】
2008010137.tif 000003
【図２】
2008010137.tif 000004
【図３】
2008010137.tif 000005
【図４】
2008010137.tif 000006
【図５】
2008010137.tif 000007
【図６】
2008010137.tif 000008