(57)【要約】【課題】半導体集積回路内の機能モジュール間で通信エラーが発生しても、マスター機能を有す機能モジュールがストールすることなく、別処理を行うことができるようにする。【解決手段】所定のデータを送受信する機能モジュールを複数備えたＡＳＩＣ（半導体集積回路）１００であって、データを要求するマスター機能を有するマスターモジュール１０１と、  前記要求に応答してデータを送信するスレーブ機能を有するスレーブモジュール１０９とを備え、前記マスターモジュール１０１は、前記要求に対する前記応答を一定時間監視する機能を有し、これによりストールの発生を回避する。【選択図】図２
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【特許請求の範囲】
【請求項１】
所定のデータを送受信する機能モジュールを複数備えた半導体集積回路であって、
データを要求するマスター機能を有する機能モジュールと、
前記要求に応答してデータを送信するスレーブ機能を有する機能モジュールと、
を備え、
前記マスター機能を有する機能モジュールは、前記要求に対する前記応答を一定時間監視する機能を有することを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
前記マスター機能を有する機能モジュールは、前記スレーブ機能を有する機能モジュールから一定時間応答がないことを検出した場合、ホスト側へ通知するための割り込みを発生する機能を有することを特徴とする半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、
前記マスター機能を有する機能モジュールは、前記スレーブ機能を有する機能モジュールからの応答時間を任意に設定する機能を有することを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路であって、
前記マスター機能を有する機能モジュールは、前記応答時間を監視する機能を有効又は無効にする機能を有することを特徴とする半導体集積回路。
【請求項５】
請求項４記載の半導体集積回路であって、
前記マスター機能を有する機能モジュールは、アクセス要求した最後のアドレスを保持する機能を有することを特徴とする半導体集積回路。
【請求項６】
請求項５記載の半導体集積回路であって、
前記マスター機能を有する機能モジュールは、ライトアクセス要求した最後のライトデータ、又はリードアクセス応答の最後のリードデータを保持する機能を有することを特徴とする半導体集積回路。
【請求項７】
請求項１ないし６のいずれか１項に記載の半導体集積回路を備え、
前記半導体集積回路は入力されたあるいは記憶手段から読み出した画像データに対して所定の処理を施す機能モジュールを含んでいることを特徴とする画像処理装置。
【請求項８】
所定のデータを送受信する機能モジュールを複数備えた半導体集積回路における前記機能モジュール間の通信制御方法であって、
データを要求するマスター機能を有する機能モジュールと、
前記要求に応答してデータを送信するスレーブ機能を有する機能モジュールと、
を備え、
前記マスター機能を有する機能モジュールは、前記要求に対する前記応答を一定時間監視することを特徴とする通信制御方法。
【請求項９】
請求項８記載の通信制御方法であって、
前記マスター機能を有する機能モジュールは、前記スレーブ機能を有する機能モジュールから一定時間応答がないことを検出した場合、ホスト側へ通知するための割り込みを発生することを特徴とする通信制御方法。
【請求項１０】
請求項９記載の通信制御方法であって、
前記マスター機能を有する機能モジュールは、前記スレーブ機能を有する機能モジュールからの応答時間を任意に設定することを特徴とする通信制御方法。
【請求項１１】
請求項１０記載の通信制御方法であって、
前記マスター機能を有する機能モジュールは、前記応答時間の監視を有効又は無効にすることを特徴とする通信制御方法。
【請求項１２】
請求項１１記載の通信制御方法であって、
前記マスター機能を有する機能モジュールは、アクセス要求した最後のアドレスを保持することを特徴とする通信制御方法。
【請求項１３】
請求項１２記載の通信制御方法であって、
前記マスター機能を有する機能モジュールは、ライトアクセス要求した最後のライトデータ、又はリードアクセス応答の最後のリードデータを保持することを特徴とする通信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定のデータを送受信する機能モジュールを複数備えた半導体集積回路、この半導体集積回路を備えた画像処理装置、及び前記半導体集積回路内の機能モジュール間の通信制御方法に関する。
【背景技術】
【０００２】
この種の技術として、例えば特許文献１あるいは２記載の発明が知られている。このうち特許文献１には、電子サブシステム間の柔軟な通信能力を与えるための通信装置及び方法を提供することを目的とし、通信装置内の機能ブロック間でデータを通信するための方法であって、少なくとも１つのスレッド識別子を設定し、各スレッド識別子はイニシエーター機能ブロックとターゲット機能ブロックとの間のデータ転送が一部であるトランザクションストリームにデータ転送を関連付け、もし、ターゲット機能ブロックがイニシエーター機能ブロックからのデータ転送を受領できない場合、ターゲット機能ブロックがスレッド識別子により識別されたビジー信号を送信し、イニシエーター機能ブロックがビジー信号に応答してスレッド識別子に関連したデータ転送を差し控え、一方、送信されたビジー信号により識別されたスレッド識別子とは関連しないデータ転送は送信できる、ことを含む方法と特徴とする発明が記載されている。
【０００３】
また、特許文献２には、共通バスに接続された複数のモジュールの間で、該共通バスを使用して通信を行うシステムにおいて、共通バスの使用率の低下を軽減することを目的とし、前記各モジュールにバス制御手段を設け、モジュール間で通信を行うとき、当該モジュールのバス制御手段でそれぞれ共通バスのアクセス制御を行うことを特徴とする発明が記載されている。
【０００４】
すなわち、特許文献１では、複数の機能ブロックが外部バスで接続され、各機能ブロック間での通信制御方式が提案され、特許文献２では、共通の外部バスに複数のＬＳＩ（ＣＰＵやメモリなど）が接続され、共通バスを効率良く利用できるための制御方式が提案されている。
【特許文献１】特表２００４−５３０１９７号公報
【特許文献２】特開平０３−１８８５４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記特許文献１及び２記載の発明では、複数ブロック間での通信制御方式が提案されているが、エラー制御方式に関しては何も触れられていない。従って、特許文献１及び２記載の発明のように複数の機能ブロックあるいは複数の機能モジュール間で通信エラーが発生したときに適切に対処することができなかった。例えば、マスターモジュールからスレーブモジュールへアクセス要求した場合、何らかの理由（回路の不具合など）によりスレーブモジュールからのアクセス応答がないとマスターモジュールは無限にアクセス応答を待ち続け、ストールしてしまうことになるが、このような状態が発生したときに対処すべき術がなかった。
【０００６】
そこで、本発明が解決しようとする課題は、半導体集積回路内の機能モジュール間で通信エラーが発生しても、マスター機能を有す機能モジュールがストールすることなく、別処理を行うことができるようにすることにある。
【課題を解決するための手段】
【０００７】
前記課題を解決するため、第１の手段は、所定のデータを送受信する機能モジュールを複数備えた半導体集積回路において、データを要求するマスター機能を有する機能モジュールと、前記要求に応答してデータを送信するスレーブ機能を有する機能モジュールとを備え、前記マスター機能を有する機能モジュールは、前記要求に対する前記応答を一定時間監視する機能を有することを特徴とする。
【０００８】
第２の手段は、第１の手段において、前記マスター機能を有する機能モジュールが、前記スレーブ機能を有する機能モジュールから一定時間応答がないことを検出した場合、ホスト側へ通知するための割り込みを発生する機能を有することを特徴とする。
【０００９】
第３の手段は、第２の手段において、前記マスター機能を有する機能モジュールが、前記スレーブ機能を有する機能モジュールからの応答時間を任意に設定する機能を有することを特徴とする。
【００１０】
第４の手段は、第３の手段において、前記マスター機能を有する機能モジュールが、前記応答時間を監視する機能を有効又は無効にする機能を有することを特徴とする。
【００１１】
第５の手段は、第４の手段において、前記マスター機能を有する機能モジュールが、アクセス要求した最後のアドレスを保持する機能を有することを特徴とする。
【００１２】
第６の手段は、第５の手段において、前記マスター機能を有する機能モジュールは、ライトアクセス要求した最後のライトデータ、又はリードアクセス応答の最後のリードデータを保持する機能を有することを特徴とする。
【００１３】
第７の手段は、第１ないし第６のいずれかの手段に係る半導体集積回路を備え、前記半導体集積回路は入力されたあるいは記憶手段から読み出した画像データに対して所定の処理を施す機能モジュールを含んだ画像処理装置を特徴とする。
【００１４】
第８の手段は、所定のデータを送受信する機能モジュールを複数備えた半導体集積回路における前記機能モジュール間の通信制御方法において、データを要求するマスター機能を有する機能モジュールと、前記要求に応答してデータを送信するスレーブ機能を有する機能モジュールとを備え、前記マスター機能を有する機能モジュールは、前記要求に対する前記応答を一定時間監視することを特徴とする。
【００１５】
第９の手段は、第８の手段において、前記マスター機能を有する機能モジュールが、前記スレーブ機能を有する機能モジュールから一定時間応答がないことを検出した場合、ホスト側へ通知するための割り込みを発生することを特徴とする。
【００１６】
第１０の手段は、第９の手段において、前記マスター機能を有する機能モジュールが、前記スレーブ機能を有する機能モジュールからの応答時間を任意に設定することを特徴とする。
【００１７】
第１１の手段は、第１０の手段において、前記マスター機能を有する機能モジュールが、前記応答時間の監視を有効又は無効にすることを特徴とする。
【００１８】
第１２の手段は、第１１の手段において、前記マスター機能を有する機能モジュールが、アクセス要求した最後のアドレスを保持することを特徴とする。
【００１９】
第１３の手段は、第１２の手段において、前記マスター機能を有する機能モジュールが、ライトアクセス要求した最後のライトデータ、又はリードアクセス応答の最後のリードデータを保持することを特徴とする。
【００２０】
なお、後述の実施形態では、半導体集積回路はＡＳＩＣ１００に、マスター機能を有する機能モジュールはマスターモジュール１０１に、スレーブ機能を有する機能モジュールはスレーブモジュール１０９に、画像データに対して所定の処理を施す機能モジュールは画像回転ユニット１７０、圧縮伸長ユニット１８０に、ホストはＣＰＵ２１０に、それぞれ対応する。
【発明の効果】
【００２１】
本発明によれば、マスター機能を有する機能モジュールは、前記要求に対する前記応答を一定時間監視するので、半導体集積回路内の機能モジュール間で通信エラーが発生しても、マスター機能を有する機能モジュールがストールすることなく、別処理を行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照し、本発明の実施形態について説明する。
【００２３】
図１は本発明が適用されるＡＳＩＣを使ったシステム構成の一例を示すブロック図である。同図において、ＡＳＩＣ１００は、システム制御を司るＣＰＵ２１０とのインターフェイス１１０、画像データやプログラムを格納するＤＲＡＭ２２０などのメモリインターフェイス１２０、スキャナ２３０で読み取った画像の入力制御を行うスキャナインターフェイス１３０、プロッタ２４０で印刷する画像の出力制御を行うプロッタインターフェイス１４０、ネットワーク２５０から送信された画像データの入力制御を行うためのネットワークインターフェイス１５０、ＨＤＤ２６０に画像データなどを蓄積しておくためのＨＤＤインターフェイス１６０を備えている。また、画像を回転処理するための画像回転ユニット１７０、画像を圧縮したり伸長したりするための圧縮伸長ユニット１８０を内部に備えている。なお、符号２１１はＣＰＵ２１０と接続されたＲＯＭである。
【００２４】
アービタ１０５にはスキャナＤＭＡＣ１３１、プロッタＤＭＡＣ１４１、ネットワークＤＭＡＣ１５１、ＨＤＤ  ＤＭＡＣ１６１、回転ＤＭＡＣリード１７１、回転ＤＭＡＣライト１７２、画像ＤＭＡＣ１８１、符号ＤＭＡＣ１８２がそれぞれ接続され、各ＤＭＡＣとメモリユニット１２０とのデータ転送をアビトレーションしている。各ＤＭＡＣやユニットは動作を決定するためのレジスタを備えており、ＣＰＵ２１０からレジスタ設定が行われる。
【００２５】
本実施形態におけるモジュール間インターフェイスとは、例えば図１におけるＡＳＩＣ１００内部の各ＤＭＡＣとユニット間（回転ＤＭＡＣリード１７１と画像回転ユニット１７０間やＨＤＤ  ＤＭＡＣ１６１とＨＤＤユニット１６０間など）、あるいはＣＰＵインターフェイス１１０と各ＤＭＡＣ／ユニットのレジスタインターフェイス間のことである。また、マスターモジュールとは能動的にデータをリード要求したりライト要求したりするモジュール（マスター機能を有する機能モジュール）であり、スレーブモジュールとは受動的にライトデータを受け取ったり、マスターモジュールからの要求に応じてリードデータをマスターモジュールへ送信するモジュール（スレーブ機能を有する機能モジュール）である。
【００２６】
例えば、画像データを回転処理する場合、回転ＤＭＡＣリード１７１がＤＲＡＭ２２０よりリードした画像のマスターモジュールとなり、スレーブモジュールである画像回転ユニット１７０へ画像データを転送する。また、ＣＰＵ２１０がスキャナＤＭＡＣ１３１へレジスタ設定を行う場合、ＣＰＵインターフェイス１１０がマスターモジュールとなり、スレーブモジュールであるスキャナＤＭＡＣ１３１へレジスタデータを転送する。
【００２７】
本実施形態では、例えばスレーブモジュールへのクロック供給を停止している場合にマスターモジュールからのデータ転送を行ったときにスレーブモジュールからの応答がなくなってしまった場合、あるいは、スレーブモジュールに不具合があり、ある条件下でマスターモジュールからデータ転送を行ったときにスレーブモジュールからの応答がなくなってしまった場合を想定している。
【００２８】
以下、本実施形態における各実施例について詳細に説明する。
【実施例１】
【００２９】
図２は実施例１に係るＡＳＩＣの構成を示すブロック図である。この実施例は、所定のデータを送受信する機能モジュールを複数備えた半導体集積回路、すなわちＡＳＩＣにおいて、データを要求するマスター機能を有する機能モジュール、ここではマスターモジュールと、前記要求に応答してデータを送信するスレーブ機能を有する機能モジュール、ここではスレーブモジュールを有し、マスターモジュールが前記要求に対する前記応答を一定時間監視する機能を備えたものである。
【００３０】
すなわち、図２において、ＡＳＩＣ１００には、マスターモジュール１０１とスレーブモジュール１０９が設けられ、マスターモジュール１０１にアクセス要求が出力され、スレーブモジュール１０９からマスターモジュール１０１に対して前記要求に対応したアクセス応答が行われる。マスターモジュール１０１内には、さらに、応答監視回路１０２が設けられている。さらに、監視回路１０２内部には、固定の初期値を持つダウンカウンタが設けられている。
【００３１】
図３は図２のＡＳＩＣ１００の制御手順を示すフローチャートである。監視回路１０２は、マスターモジュール１０１からのアクセス要求発行後（ステップＳ１０１）、一定時間ごと（例えば毎動作クロックごと）にスレーブモジュール１０９からのアクセス応答を監視している。スレーブモジュール１０９からアクセス応答がない場合（ステップＳ１０２−Ｎｏ）、前記固定初期値から１デクリメントし（ステップＳ１０３）、その値が“０”に等しいか否かを比較する（ステップＳ１０４）。もし“０”と等しい場合は（ステップＳ１０４−Ｙｅｓ）、応答タイムアウトフラグを“１”とする（ステップＳ１０６）。応答カウンタが“０”でない場合は、ステップＳ１０２に戻って再びアクセス応答を監視し、スレーブモジュール１０９よりアクセス応答があった場合には、ダウンカウンタを固定初期値にリセットする（ステップＳ１０５）。
【００３２】
このように構成し、処理すると、マスターモジュール１０１が、一定時間内にスレーブモジュール１０９からのアクセス応答がないことを検出できるので、マスターモジュール１０１がストールすることなく、別処理を行うことができる。
【実施例２】
【００３３】
図４は実施例２に係るＡＳＩＣの構成を示すブロック図である。この実施例は、実施例１におけるＡＳＩＣ１００のマスターモジュール１０１内に割り込み発生回路１０３を追加し、マスターモジュールに一定時間のアクセス応答を監視する機能を設けたもので、その他の各部は実施例１と同等に構成されている。割り込み発生回路１０３は応答監視回路１０２からの出力に基づいて割り込みを発生し、割り込み制御回路１０４に出力する。
【００３４】
図５は本実施例２におけるＡＳＩＣの制御手順を示すフローチャートである。本実施例においても、実施例１と同様に応答監視回路１０２はスレーブモジュール１０９からのアクセス応答を監視し（ステップＳ１０１，Ｓ１０２）、アクセス応答がなく、応答カウンタが”０”になった場合（ステップＳ１０３，Ｓ１０４）、応答タイムアウト割り込み信号をアサートする（ステップＳ１０７）。この信号をＡＳＩＣ１００内の割り込み制御回路１０４で処理し、ＣＰＵ２１０へ割り込みを発生させる。なお、図５に示した実施例２のフローチャートでは、図３に示した実施例１のフローチャートとは、図３におけるステップＳ１０６がステップＳ１０７に代わっただけなので、重複する説明は省略する。
【００３５】
このように構成し、処理すると、マスターモジュール１０１とスレーブモジュール１０９間でストールが発生した場合に、ＣＰＵ２１０へ対して割り込みによる通知が可能となるので、ＣＰＵ２１０はモジュール間でストールしていることが判別できるようになり、その判別結果に応じた適切な処理をすることができる。
【実施例３】
【００３６】
図６は実施例３に係るＡＳＩＣの構成を示すブロック図である。この実施例は、実施例２におけるＡＳＩＣ１００のマスターモジュール１０１の応答監視回路１０２内にＣＰＵ２１０より書き込み可能な応答カウントレジスタ１０２ａを追加し、マスターモジュール１０１にスレーブモジュール１０９からの応答時間を任意に設定できる機能を付加したものである。その他の各部は実施例２と同等に構成されている。
【００３７】
図７は実施例３におけるＡＳＩＣの制御手順を示すフローチャートである。図７のフローチャートは、実施例２における図５のフローチャートのステップＳ１０１の前段にステップＳ２０１の手順を設けたものである。すなわち、ＡＳＩＣ１００内のマスターモジュール１０１とスレーブモジュール１０９間でのデータ転送を起動する前に、あらかじめＣＰＵ２１０より前記応答カウントレジスタ１０２ａへ所望の値を設定しておく。そして、ＣＰＵ２１０からのデータ転送起動後、応答カウントレジスタ１０２ａに設定された値をダウンカウンタへロードする（ステップＳ２０１）。次いで、ステップＳ１０１以降の手順を実施例２と同様にして実行する。すなわち、マスターモジュール１０１内の応答監視回路１０２は、スレーブモジュール１０９からのアクセス応答を監視する（１０１，Ｓ１０２）。アクセス応答があった場合に（ステップＳ１０２−Ｙｅｓ）、ダウンカウンタをリセットするが、このときは応答カウントレジスタ１０２ａへ設定された値でリセットする。
【００３８】
このように構成し、処理すると、スレーブモジュール１０９からのアクセス応答時間の設定を任意に行うことができるので、意図した最大時間待ってもアクセス応答がなかった場合にのみＣＰＵ２１０へ対して割り込みを発生することができる。
【実施例４】
【００３９】
図８は実施例４に係るＡＳＩＣの構成を示すブロック図である。この実施例は、実施例３におけるマスターモジュール１０１の応答監視回路１０２内にＣＰＵ２１０より書き込み可能なアクセス応答制御レジスタ１０２ｂを追加したものある。このレジスタ１０２ｂには、スレーブモジュールからのアクセス応答を監視するか否かを制御するビットが定義され、応答時間の監視機能を有効又は無効にすることができるようにしたものである。その他の各部は実施例３と同等に構成されている。
【００４０】
図９は実施例４におけるＡＳＩＣの制御手順を示すフローチャートである。このフローチャートは実施例３における図７のフローチャートのステップＳ１０１の後段にステップＳ２０２としてアクセス応答監視ＯＮの判定ステップを設けたものである。この制御手順では、ＡＳＩＣ１００内のマスターモジュール１０１とスレーブモジュール１０９間でのデータ転送を起動する前に、あらかじめＣＰＵ２１０から前記アクセス応答制御レジスタ１０２ｂへアクセス応答を監視するか否かを設定しておく。そして、ＣＰＵ２１０からのデータ転送起動後、前記監視ＯＮ／ＯＦＦ設定に従い（ステップＳ２０２）、ＯＮの場合はステップＳ１０２以降の処理を実行し、実施例３と同様にマスターモジュール１０１内の応答監視回路１０２はスレーブモジュール１０９からのアクセス応答を監視する。ＯＦＦの場合は、ステップＳ１０２からステップＳ１０７までの処理をスキップして処理を終え、スレーブモジュール１０９からのアクセス応答自体を監視することはない。その他の各手順は実施例３と同等なので、説明は省略する。
【００４１】
このように構成し、処理すると、スレーブモジュール１０９からのアクセス応答監視機能をＯＮ／ＯＦＦできるので、ＣＰＵ２１０へ対して意図しない割り込みが発生してしまうことを防止することができる。
【実施例５】
【００４２】
図１０は実施例５に係るＡＳＩＣの構成を示すブロック図である。この実施例は、実施例４におけるマスターモジュール１０１の応答監視回路１０２内にＣＰＵ２１０より読み取り可能なアクセスアドレスレジスタ１０２ｃを追加したものである。このアクセスアドレスレジスタ１０２ｃはアクセス要求した最後のアドレスを保持する。すなわち、実施例５では、実施例４と同様に応答監視回路１０２はスレーブモジュール１０９からのアクセス応答を監視するが、マスターモジュール１０１がアクセス要求を発行するごとに、そのアドレスを前記アクセスアドレスレジスタ１０２ｃへ格納する。その他の各部は実施例４と同等に構成されている。
【００４３】
図１１は実施例５におけるＡＳＩＣの制御手順を示すフローチャートである。このフローチャートは実施例４における図９のフローチャートのステップＳ２０２とステップＳ１０２との間にステップＳ２０３としてアクセスアドレスストアの処理ステップを設けたものである。このステップでは、アクセス要求した最後のアドレスを保持するので、実施例３におけるマスターモジュール１０１とスレーブモジュール１０９間でストールが発生した場合に、アクセスアドレスレジスタ１０２ｃをリードすることで、どのアドレスへの要求発行後にストールが発生したかを判別することができる。その他の各手順は実施例４と同等なので、説明は省略する。
【００４４】
このように構成し、処理すると、マスターモジュール１０１からの最終アクセスアドレスが判別できるので、モジュール間のストール原因解析の工数を削減することができる。
【実施例６】
【００４５】
図１２は実施例６に係るＡＳＩＣの構成を示すブロック図である。この実施例は、実施例５におけるマスターモジュール１０１の応答監視回路１０２内にＣＰＵ２１０より読み取り可能なアクセスデータレジスタ１０２ｄを追加したものである。このアクセスデータレジスタ１０２ｄはライトアクセス要求した最後のライトデータ、又はリードアクセス応答の最後のリードデータを保持する。すなわち、実施例６では、実施例５と同様に応答監視回路１０２はスレーブモジュール１０９からのアクセス応答を監視するが、マスターモジュール１０１のアクセスアドレス格納後、ライトアクセスの場合、ライトデータを前記アクセスデータレジスタ１０２ｄへ格納する。リードアクセスの場合、アクセス応答監視中にアクセス応答があった場合、そのときのリードデータを前記アクセスデータレジスタ１０２ｄへ格納する。その他の各部は実施例５と同等に構成されている。
【００４６】
図１３は実施例６におけるＡＳＩＣの制御手順を示すフローチャートである。このフローチャートは実施例５におけるステップＳ２０３とステップＳ１０２との間にステップＳ２０４のライトアクセス要求の判定手順とステップＳ２０５のライトデータストアの処理手順を設け、ステップＳ１０２とステップＳ１０５との間にステップＳ２０６のリードアクセス要求の判定手順とステップＳ２０７のリードデータストアの処理手順を設けたものである。これにより、ステップＳ２０３でアクセスアドレスをストアした後、ライトアクセス要求があれば（ステップＳ２０４−Ｙｅｓ）ライトデータをストアし（ステップＳ２０５）、ライトアクセス要求がなければそのままステップＳ１０２以降の処理を実行する。また、ステップＳ１０２でアクセス要求があった場合（ステップＳ１０２−Ｙｅｓ）、今度はリードアクセス要求の有無をチェックし（ステップＳ２０６）、リードアクセス要求があれば、リードデータをストアし（ステップＳ２０７）、リードアクセス要求がなければそのままステップＳ１０５でダウンカウンタを固定初期値にリセットして処理を終える。
【００４７】
これにより、マスターモジュール１０１とスレーブモジュール１０９間でストールが発生した場合に、アクセスデータレジスタ１０２ｄをリードすることにより、ライトアクセスの場合ストールが発生したときのデータが、またリードアクセスの場合ストールが発生する１トランザクション前のデータの判別が可能となる。
【００４８】
このように構成し、処理することにより、マスターモジュール１０１がスレーブモジュール１０９に対してライトアクセス要求した最後のライトデータ、又はスレーブモジュール１０９からのリードアクセス応答の最後のリードデータが判別できるので、モジュール間のストール原因解析の工数を削減することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明が適用されるＡＳＩＣを使ったシステム構成の一例を示すブロック図である。
【図２】実施例１に係るＡＳＩＣの構成を示すブロック図である。
【図３】実施例１におけるＡＳＩＣの制御手順を示すフローチャートである。
【図４】実施例２に係るＡＳＩＣの構成を示すブロック図である。
【図５】実施例２におけるＡＳＩＣの制御手順を示すフローチャートである。
【図６】実施例３に係るＡＳＩＣの構成を示すブロック図である。
【図７】実施例３におけるＡＳＩＣの制御手順を示すフローチャートである。
【図８】実施例４に係るＡＳＩＣの構成を示すブロック図である。
【図９】実施例４におけるＡＳＩＣの制御手順を示すフローチャートである。
【図１０】実施例５に係るＡＳＩＣの構成を示すブロック図である。
【図１１】実施例５におけるＡＳＩＣの制御手順を示すフローチャートである。
【図１２】実施例６に係るＡＳＩＣの構成を示すブロック図である。
【図１３】実施例６におけるＡＳＩＣの制御手順を示すフローチャートである。
【符号の説明】
【００５０】
１００  ＡＳＩＣ
１０１  マスターモジュール
１０２  応答監視回路
１０２ａ  応答カウントレジスタ
１０２ｂ  アクセス応答制御レジスタ
１０２ｃ  アクセスアドレスレジスタ
１０２ｄ  アクセスデータレジスタ
１０３  割り込み発生回路
１０４  割り込み制御回路
１０５  アービタ
１１０  ＣＰＵインターフェイス
１２０  メモリユニット
２１０  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008299632.tif 000009
【図８】
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【図９】
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【図１０】
2008299632.tif 000012
【図１１】
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【図１２】
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【図１３】
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