(57)【要約】      （修正有）【課題】近傍の素子分離用トレンチを規定することによって能動領域を規定する工程と、上記素子分離用トレンチを規定した後にゲート電極を形成する工程とを含んでいる、トランジスタを形成するための方法を提供する。【解決手段】ゲート電極は、能動領域内のゲート溝を上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、当該チャネルに隣接した部分において素子分離用トレンチに充填されている絶縁材をエッチングする工程と、最上面上および上記２つの側面にゲート絶縁材を備える工程と、チャネルの最上面および２つの側面に沿ってゲート電極が配置されるように、ゲート絶縁層上に導電性材料を備える工程とによって形成される。【選択図】なし【特許請求の範囲】
【請求項１】
メモリセルアレイを形成するための方法であって、
蓄電キャパシタおよびトランジスタをそれぞれ有する複数のメモリセルを含むメモリセルアレイを規定する工程と、
能動領域に隣接する素子分離用トレンチを規定する工程と、
上記トランジスタのゲート電極を形成する工程とを含んでおり、
上記トランジスタのゲート電極を形成する上記工程は、
当該下部側壁部分が上記底部と隣接するとともに、当該上部側壁部分が当該下部側壁部分の上に配置されるように、上記能動領域内に、上部側壁部分と下部側壁部分と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、
最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、上記チャネルに隣接した部分の絶縁材をエッチングする工程であって、上記素子分離用トレンチに隣接した下部側壁部分が覆われずに残るように、上記ゲート溝の上記上部側壁部分を保護層で覆ってエッチングを行うとともに、上記保護層の材料に対して上記絶縁材を選択的にエッチングする工程と、
上記最上面および上記２つの側面上に、ゲート絶縁材を備える工程と、
上記ゲート電極が上記チャネルの上記最上面および上記２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程とを含むことを特徴とする方法。
【請求項２】
上記上部側壁部分を保護層で覆う上記工程は、
上記ゲート溝の上記下部側壁部分および上記底部を覆う犠牲層を備える工程と、
上記上部側壁部分上に上記保護層を備える工程と、
上記下部側壁部分から上記犠牲層を除去する工程とを含んでいることを特徴とする請求項１に記載の方法。
【請求項３】
上記犠牲層は上記絶縁材から形成されていることを特徴とする請求項２に記載の方法。
【請求項４】
上記ゲート溝の上記底部を、上記絶縁材に対して選択的にエッチングする工程をさらに含んでいることを特徴とする請求項２に記載の方法。
【請求項５】
上記ゲート溝の上記上部側壁部分を保護層で覆う上記工程は、
上記上部側壁部分上に上記保護層を備える工程と、
上記ゲート溝の上記底部を上記絶縁材に対して選択的にエッチングすることによって、上記下部側壁部分を備える工程とを含んでおり、
当該エッチングは、上記ゲート溝の上記上部側壁部分を上記保護層で覆った後に行われることを特徴とする請求項１に記載の方法。
【請求項６】
上記保護層を備える上記工程は、上記保護層を同形的に堆積する工程と、上記保護層を異方性エッチングする工程とを含んでいることを特徴とする請求項２に記載の方法。
【請求項７】
メモリセルアレイを形成するための方法であって、
表面を有する半導体基板を備える工程と、
上記半導体基板内に複数の素子分離用トレンチを備える工程であって、当該素子分離用トレンチを第１の方向に伸ばすことにより、当該第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって複数の能動領域の範囲をそれぞれ規定する工程と、
上記各素子分離用トレンチ内に絶縁材を備える工程と、
第１および第２のソース／ドレイン領域を備え、当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置されるチャネルを形成し、上記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に流れる電流を制御するためのゲート電極を形成することによって、上記能動領域内にトランジスタを形成する工程と、
複数の蓄電キャパシタを備える工程とを含んでおり、
上記ゲート電極を備える上記工程は、
能動領域内の、側壁と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている上記絶縁材に対して選択的にエッチングする工程と、
最上面と２つの側面とを有する隆線形状をした上記チャネルの部分が覆われないように、上記チャネルに隣接した部分の絶縁材をエッチングする工程であって、上記素子分離用トレンチに隣接する下部側壁部分が覆われずに残るように、上記ゲート溝の上記上部側壁部分を保護層で覆い、上記絶縁材を当該保護層の材料に対して選択的にエッチングする工程と、
上記最上面および上記２つの側面上にゲート絶縁層を備える工程と、
上記ゲート電極が、上記チャネルの上記最上面および上記２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程とを含んでいることを特徴とする方法。
【請求項８】
上記上部側壁部分を保護層で覆う上記工程は、
上記ゲート溝の上記下部側壁部分と上記底部とを覆う犠牲層を備える工程と、
上記上部側壁部分上に上記保護層を備える工程と、
上記下部側壁部分から上記犠牲層を除去する工程とを含んでいることを特徴とする請求項７に記載の方法。
【請求項９】
上記犠牲層は上記絶縁材から形成されていることを特徴とする請求項８に記載の方法。
【請求項１０】
上記ゲート溝の上記底部を、上記絶縁材に対して選択的にエッチングする工程をさらに含んでいることを特徴とする請求項８に記載の方法。
【請求項１１】
上記ゲート溝の上記上部側壁部分を保護層で覆う上記工程は、
上記上部側壁部分上に上記保護層を備える工程と、
上記ゲート溝の上記底部を上記絶縁材に対して選択的にエッチングすることによって、上記下部側壁部分を備える工程とを含んでおり、
当該エッチングは、上記ゲート溝の上記上部側壁部分を上記保護層で覆った後に行われることを特徴とする請求項７に記載の方法。
【請求項１２】
上記保護層を備える上記工程は、
上記保護層を同形的に堆積する工程と、
上記保護層を異方性エッチングする工程とを含んでいることを特徴とする請求項８に記載の方法。
【請求項１３】
トランジスタを形成するための方法であって、
隣接する素子分離用トレンチを規定することによって能動領域を規定する工程と、
ゲート電極を形成する工程とを含んでおり、
上記ゲート電極を形成する上記工程は、
当該下部側壁部分が上記ゲート溝の上記底部と隣接するとともに、当該上部側壁部分が当該下部側壁部分の上に配置されるように、上記能動領域内に、上部側壁部分と下部側壁部分と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、
最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、上記チャネルに隣接した部分の絶縁材をエッチングする工程であって、上記素子分離用トレンチに隣接した下部側壁部分が覆われずに残るように、上記上部側壁部分を保護層で覆ってエッチングを行うとともに、上記保護層の材料に対して上記絶縁材を選択的にエッチングする工程と、
上記最上面および上記２つの側面上に、ゲート絶縁材を備える工程と、
上記ゲート電極が上記チャネルの上記最上面および上記２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程とを含むことを特徴とする方法。
【請求項１４】
上記上部側壁部分を保護層で覆う上記工程は、
上記ゲート溝の上記下部側壁部分および上記底部を覆う犠牲層を備える工程と、
上記上部側壁部分上に上記保護層を備える工程と、
上記下部側壁部分から上記犠牲層を除去する工程とを含んでいることを特徴とする請求項１３に記載の方法。
【請求項１５】
上記犠牲層は上記絶縁材から形成されていることを特徴とする請求項１４に記載の方法。
【請求項１６】
上記ゲート溝の上記底部を、上記絶縁材に対して選択的にエッチングする工程をさらに含んでいることを特徴とする請求項１４に記載の方法。
【請求項１７】
上記ゲート溝の上記上部側壁部分を保護層で覆う上記工程は、
上記上部側壁部分上に上記保護層を備える工程と、
上記ゲート溝の上記底部を上記絶縁材に対して選択的にエッチングすることによって、上記下部側壁部分を備える工程とを含んでおり、
当該エッチングは、上記ゲート溝の上記上部側壁部分を上記保護層で覆った後に行われることを特徴とする請求項１３に記載の方法。
【請求項１８】
上記保護層を備える上記工程は、上記保護層を同形的に堆積する工程と、上記保護層を異方性エッチングする工程とを含んでいることを特徴とする請求項１４に記載の方法。
【請求項１９】
少なくとも部分的に半導体基板内に形成されるトランジスタであって、
第１および第２のソース／ドレイン領域と、
上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に形成されるチャネルと、
上記半導体基板内に規定されたゲート溝内に配置されて上記チャネルの導電性を制御するゲート電極とを備えており、
上記チャネルは、最上面と２つの側面とを有した隆線形状をしており、上記ゲート電極は、上記最上面と上記２つの側面とに隣接しており、
上記ゲート電極は、上記チャネルの上記最上面に隣接した下部と、当該下部の上に配置された上部とを有しており、当該上部の幅は、第１および第２のソース／ドレイン領域を接続している線に垂直な断面において、上記下部よりも上記上部でより小さいことを特徴とするトランジスタ。
【請求項２０】
上記ゲート電極の上記上部は、絶縁材の層で覆われた側壁を有していることを特徴とする請求項１９に記載のトランジスタ。
【請求項２１】
上記ゲート電極の上記下部は、上記チャネルの上記側面に隣接した２つのプレート様部分をさらに有していることを特徴とする請求項１９に記載のトランジスタ。
【請求項２２】
メモリセルであって、
電荷蓄積素子と、
表面を有する半導体基板内に少なくとも部分的に形成された、上記電荷蓄積素子にアクセスするように動作するトランジスタとを備えており、
上記トランジスタは、
第１および第２のソース／ドレイン領域と、
上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に形成されたチャネルと、
上記半導体基板内に規定されたゲート溝内に配置されていて、上記チャネルの導電性を制御するゲート電極とを備えており、
上記チャネルは、最上面と２つの側面とを有した隆線形状をしており、上記ゲート電極は、上記最上面と上記２つの側面とに隣接しており、
上記ゲート電極は、上部と、上記ゲート電極の３つの面における隆線を囲んでいる下部とを有しており、
上記ゲート電極は、上記第１および第２のソース／ドレイン領域を接続している線に垂直な断面において、上記ゲート電極の上部における幅に対して上記ゲート電極の下部における幅を小さくするための手段を備えていることを特徴とするメモリセル。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
本発明は、トランジスタおよびメモリセルと、例えばメモリセルアレイのダイナミックランダムアクセスメモリセルに用いることのできるトランジスタの形成方法と、に関するものである。
【０００２】
〔背景〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、一般的に、記憶される情報を示す電荷を蓄えるための蓄電キャパシタ（ストレージキャパシタ）と、上記蓄電キャパシタに接続されたアクセストランジスタとを備えている。アクセストランジスタは、第１および第２のソース／ドレイン領域と、上記第１および第２のソース／ドレイン領域を接続するチャネルと、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に流れる電流を制御するためのゲート電極とを備えている。トランジスタは、通常、少なくとも部分的には半導体基板（基板）内に形成される。ゲート電極は、ワード線の一部を形成するとともに、ゲート誘電体によってチャネルから電気的に絶縁される。また、対応するワード線を介してアクセストランジスタをアドレス指定することによって、蓄電キャパシタ内に記憶された情報が読み出される。
【０００３】
例えば、蓄電キャパシタは、基板内において基板表面に垂直な方向に伸びるトレンチ内に２つのキャパシタ電極が配置された、トレンチキャパシタとして形成することができる。また、ＤＲＡＭメモリセルの別の形態では、基板表面上に形成された積層キャパシタ内に電荷が蓄えられる。
【０００４】
メモリデバイスは、周辺部分をさらに有している。一般的に、メモリデバイスの周辺部分は、メモリセルをアドレス指定し、個々のメモリセルから受信した信号を検知および処理するための回路を備えている。通常は、周辺部分は、個々のメモリセルごとに、同一の半導体基板内に形成されている。
【０００５】
メモリセルのトランジスタ内では、トランジスタのチャネル長の下限のしきい値がある。この下限のしきい値より下では、アドレス指定されていない状態にあるアクセストランジスタの絶縁特性が十分ではない。有効なチャネル長ＬＥＦＦの下限のしきい値があることによって、半導体基板の基板表面に対して水平方向に形成されたアクセストランジスタを有する平面トランジスタセルの拡張性が制限される。
【０００６】
リセスチャネルトランジスタは、有効なチャネル長ＬＥＦＦが増す構造を採用している。このようなトランジスタでは、ゲート電極は、半導体基板内に形成された溝内に配置されている。また、ＦｉｎＦＥＴにおいては、別の周知のトランジスタの概念が用いられている。ＦｉｎＦＥＴの能動領域は、一般的には羽根（フィン）または隆線（リッジ)のような形状をしており、半導体基板の２つのソース／ドレイン領域間に形成されている。
【０００７】
本発明の一実施形態では、トランジスタを形成するための方法であって、この方法は、複数のメモリセルが蓄電キャパシタおよびトランジスタをそれぞれ有するように、メモリセルアレイを規定する工程と、能動領域に隣接している素子分離用トレンチを規定する工程と、上記素子分離用トレンチの形成後における上記トランジスタの形成中にゲート電極を形成する工程とを含んでおり、当該ゲート電極を形成する工程は、当該下部側壁部分が上記底部と隣接するとともに、上記上部側壁部分が上記下部側壁部分よりも上に配置されるように、上部側壁部分と下部側壁部分と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、当該チャネルに隣接した部分において上記素子分離用トレンチに充填されている絶縁材をエッチングする工程と、上記最上面上および上記各側面にゲート絶縁材を備える工程と、上記チャネルの上記最上面および上記２つの側面に沿って上記ゲート電極が配置されるように構成されたゲート絶縁層上に導電性材料を備える工程とを含んでおり、上記素子分離用トレンチ内の上記絶縁材をエッチングする上記工程は、上記素子分離用トレンチに隣接した下部側壁部分が覆われずに残るように、上記ゲート溝の上記上部側壁部分を保護層で覆う工程と、上記絶縁材を上記保護層の材料に対して選択的にエッチングする工程とを含んでいる。
【０００８】
さらに、メモリセルアレイを形成するための方法は、表面を有する半導体基板を備える工程と、上記半導体基板内に複数の素子分離用トレンチを備える工程であって、当該素子分離用トレンチを第１の方向に伸ばすことにより、当該第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって複数の能動領域の範囲をそれぞれ規定する工程と、上記各素子分離用トレンチ内に絶縁材を備える工程と、第１および第２のソース／ドレイン領域を備え、当該第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に配置されるチャネルを形成し、上記第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に流れる電流を制御するためのゲート電極を形成することによって、上記能動領域内にトランジスタを形成する工程と、複数の蓄電キャパシタを備える工程とを含んでおり、上記ゲート電極を備える上記工程は、能動領域内の、側壁と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている上記絶縁材に対して選択的にエッチングする工程と、最上面と２つの側面とを有する隆線形状をした部分の上記チャネルが覆われないように、上記チャネルに隣接した部分における上記素子分離用トレンチ内の上記絶縁材をエッチングする工程と、上記最上面上および上記２つの側面にゲート絶縁層を備える工程と、上記ゲート電極が、結果として上記チャネルの上記最上面および上記２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程とを含んでおり、上記素子分離用トレンチ内の上記絶縁材をエッチングする上記工程は、上記素子分離用トレンチに隣接する下部側壁部分が覆われずに残るように、上記ゲート溝の上記上部側壁部分を保護層で覆う工程と、上記絶縁材を当該保護層の材料に対して選択的にエッチングする工程とを含んでいる。
【０００９】
さらに、トランジスタを形成するための方法は、隣接する素子分離用トレンチを規定することによって能動領域を規定する工程と、上記素子分離用トレンチを規定した後にゲート電極を形成する工程とを含んでおり、当該ゲート電極を形成する上記工程は、当該下部側壁部分が上記ゲート溝の上記底部と隣接するとともに、上記上部側壁部分が上記下部側壁部分の上に配置されるように、上記能動領域内に、上部側壁部分と下部側壁部分と底部とを有するゲート溝を、上記素子分離用トレンチに充填されている絶縁材に対して選択的にエッチングする工程と、最上面と２つの側面とを有する隆線形状をしたチャネル部分が覆われないように、上記チャネルに隣接した部分において上記素子分離用トレンチに充填されている上記絶縁材をエッチングする工程と、上記最上面上および上記側面上に、ゲート絶縁材を備える工程と、上記チャネルの上記最上面および上記２つの側面に沿って上記ゲート電極が配置されるように構成された上記ゲート絶縁層上に導電性材料を備える工程とを含んでおり、上記素子分離用トレンチ内の上記絶縁材をエッチングする上記工程は、上記素子分離用トレンチに隣接した下部側壁部分が覆われずに残るように、上記上部側壁部分を保護層で覆う工程と、上記絶縁材を上記保護層の材料に対して選択的にエッチングする工程とを含んでいる。
【００１０】
さらに、トランジスタは、少なくとも部分的に半導体基板内に形成されており、第１および第２のソース／ドレイン領域と、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に形成されたチャネルと、上記半導体基板内に規定されたゲート溝内に配置されて上記チャネルの導電性を制御するゲート電極とを備えており、上記チャネルは、最上面と２つの側面とを有した隆線形状をしており、上記ゲート電極は、上記最上面と上記２つの側面とに隣接しており、上記ゲート電極は、上記チャネルの上記最上面に隣接した下部と、当該下部の上に配置された上部とを有しており、上記ゲート電極の当該上部の幅は、第１および第２のソース／ドレイン領域を接続している線に垂直な断面において、上記ゲート電極の上記下部よりも小さい。
【００１１】
さらに、メモリセルは、電荷を蓄えるための手段（電荷蓄積素子）と、電荷を蓄えるための当該手段にアクセスするためのトランジスタとを備えており、当該トランジスタは、表面を有する半導体基板内に少なくとも部分的に形成されているとともに、第１および第２のソース／ドレイン領域と、当該第１のソース／ドレイン領域と当該第２のソース／ドレイン領域との間に形成されたチャネルと、上記半導体基板内に規定されたゲート溝内に配置されていて、上記チャネルの導電性を制御するゲート電極とを備えており、上記チャネルは、最上面と２つの側面とを有した隆線形状をしており、上記ゲート電極は、上記最上面と上記２つの側面とに隣接しており、上記ゲート電極は、上部と、上記ゲート電極の３つの面における隆線を囲んでいる下部とを有しており、上記ゲート電極は、第１および第２のソース／ドレイン領域を接続している線に垂直な断面において、上記ゲート電極の上部における幅に対して上記ゲート電極の下部における幅を小さくするための手段を備えている。
【００１２】
本発明の上記および上記以外の目的、特徴、ならびに利点は、具体的な実施形態に関する以下の詳細な説明を考慮することによって明らかとなるであろう。これらの実施形態における図面では、同一の符号は同一の部品を示している。
【００１３】
〔図面の簡単な説明〕
図１Ａは、本発明の一実施形態によるトランジスタの断面図である。
【００１４】
図１Ｂは、図１Ａに示されているトランジスタの別の断面図である。
【００１５】
図２Ａは、本発明の一実施形態に従った方法の開始時点における基板の断面図である。
【００１６】
図２Ｂは、本発明の一実施形態に従った方法の開始時点における基板の別の断面図である。
【００１７】
図２Ｃは、本発明の一実施形態に従った方法の開始時点における基板の平面図である。
【００１８】
図３Ａは、処理工程後における基板の断面図である。
【００１９】
図３Ｂは、処理工程後における基板の別の断面図である。
【００２０】
図３Ｃは、処理工程後における基板の平面図である。
【００２１】
図４Ａは、基板表面の典型的な平面図である。
【００２２】
図４Ｂは、基板表面の別の典型的な平面図である。
【００２３】
図４Ｃは、基板表面のさらに別の典型的な平面図である。
【００２４】
図５Ａは、別の処理工程後における基板の断面図である。
【００２５】
図５Ｂは、上記別の処理工程後における基板の別の断面図である。
【００２６】
図６Ａは、エッチング工程後における基板の断面図である。
【００２７】
図６Ｂは、エッチング工程後における基板の別の断面図である。
【００２８】
図７Ａは、側壁スペーサ堆積後における基板の断面図である。
【００２９】
図７Ｂは、側壁スペーサ堆積後における基板の別の断面図である。
【００３０】
図７Ｃは、側壁スペーサ堆積後における基板の平面図である。
【００３１】
図８Ａは、別のエッチング工程後における基板の断面図である。
【００３２】
図８Ｂは、上記別のエッチング工程後における基板の別の断面図である。
【００３３】
図８Ｃは、上記別のエッチング工程後における基板の平面図である。
【００３４】
図９Ａは、さらに別のエッチング工程後における基板の断面図である。
【００３５】
図９Ｂは、上記さらに別のエッチング工程後における基板の別の断面図である。
【００３６】
図１０Ａは、ゲート絶縁層形成後における基板の断面図である。
【００３７】
図１０Ｂは、ゲート絶縁層形成後における基板の断面図である。
【００３８】
図１０Ｃは、ゲート絶縁層形成後における基板の平面図である。
【００３９】
図１１Ａは、ポリシリコン層堆積後における基板の断面図である。
【００４０】
図１１Ｂは、ポリシリコン層堆積後における基板の別の断面図である。
【００４１】
図１２は、選択が自由な処理工程後における基板の断面図である。
【００４２】
図１３Ａは、別のポリシリコン層堆積後における基板の断面図である。
【００４３】
図１３Ｂは、上記別のポリシリコン層堆積後における基板の別の断面図である。
【００４４】
図１４は、完成したメモリセルの典型的な図である。
【００４５】
図１５は、完成したメモリデバイスの典型的な平面図である。
【００４６】
〔詳細な説明〕
本発明をさらに理解するために、上記図面が添付されている。上記図面は、本明細書の一部に組み込まれ、またその一部を構成している。上記図面は、本発明の実施形態を例証しており、本明細書中の説明と共に本発明の原理を説明している。本発明の別の実施形態、および本発明において意図されている多くの利点については、以下の詳細な説明を参照して理解を深めることによって容易に理解できるであろう。図面中の素子は、必ずしも互いに相対的な縮尺とはなっていない。また、同様の符号は、対応した同様の部品を示している。
【００４７】
図１Ａは、第１のソース／ドレイン領域４１と第２のソース／ドレイン領域４２とを接続する線に平行な第１の方向に沿った、典型的なトランジスタ４の断面図である。
【００４８】
トランジスタ４は、第１のソース／ドレイン領域４１、第２のソース／ドレイン領域４２、および第１のソース／ドレイン領域４１と第２のソース／ドレイン領域４２とを接続するチャネル４３を有している。なお、チャネル４３の導電性は、ゲート電極２によって制御される。破線で示されているように、図示されている断面図の前または後における平面では、ゲート電極２のプレート様部分４４はそれぞれ、チャネル４３を囲むように配置されている。従って、ゲート電極２は、チャネルの下方部分４３ｂの３つの面と隣接している。より具体的には、図１Ａに示されているように、第１のソース／ドレイン領域４１から始まる経路には、ゲート電極２がチャネル４３の１つの面のみと隣接しているチャネルの上方部分４３ａがある。従って、チャネルの下方部分４３ｂが後に続く。下方部分４３ｂでは、チャネル領域の３つの面は、ゲート電極２によって囲まれている。また、下方部分４３ｂでは、ゲート電極２のプレート様部分４４はチャネル領域に隣接している。従って、チャネルの１面のみがゲート電極２に隣接しているチャネルの上方部分４３ａが後に続く。
【００４９】
図１Ａでは、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２は、基板表面１０に隣接している。さらに、ゲート電極２は、ゲート絶縁層２６によって、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２から絶縁されている。プレート様部分４４は、ゲート電極２の底面４７から、プレート様部分の上面４８までの長さである、高さｈにまで及ぶように配置されている。
【００５０】
通常は、第１のソース／ドレイン領域４１は、蓄電キャパシタ（図１Ａには図示せず）と接続されており、第２のソース／ドレイン領域４２は、ビット線（図１Ａには図示せず）と接続されている。
【００５１】
ゲート電極２は、通常はポリシリコンから形成されている。第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２は、通常濃度または高濃度にドープされたシリコン領域として形成されているため、優れた導電性を示す。必要に応じて、第１のソース／ドレイン領域４１、または両ソース／ドレイン領域４１、４２はさらに、チャネル領域と高濃度にドープされた領域との間に配置された、低濃度にドープされた領域（図示せず）または高濃度にドープされた領域をそれぞれ有していてよい。チャネル４３は、低濃度にｐドープされているため、ゲート電極２に適切な電圧が印加されない限りは、第１のソース／ドレイン領域を第２のソース／ドレイン領域から絶縁している。
【００５２】
図１Ｂは、図１Ａに示されているトランジスタ構造の断面図である。図１Ｂに示されている断面図は、図１Ａに示されている断面図に対して垂直に取ったものである。従って、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２は、それぞれ、図１Ｂに示されている図の平面の前および後に配置されている。図１Ｂでは、能動領域１１を規定するための素子分離用トレンチ１２が示されている。図１Ａおよび図１Ｂに見られるように、ゲート電極２は、基板表面１０に伸びるゲート溝内に形成されている。ゲート電極２は、素子分離用トレンチ１２のそれぞれに隣接している。ゲート電極２は、ゲート絶縁層２６によって、能動領域１１から絶縁されている。図に見られるように、上方部分では、ゲート電極２の範囲は、各素子分離用トレンチ１２によって規定されている。ゲート電極の下方部分では、素子分離用トレンチ１２内に伸びるようにくぼみが形成されている。これらのくぼみは、プレート様部分４４を形成するように、ゲート導電性材料によって充填されている。図１Ｂに示されている断面図では、能動領域１１は幅ｗを有しており、ゲート電極は、能動領域１１の上面１１ａから各プレート様部分４４の底面４４ａまでの長さである、幅ｄにまで及んでいる。
【００５３】
図１Ｂに見られるように、ゲート電極は、上方部分２ａと、２つのプレート様部分４４を含む下方部分２ｂとを有している。２つのプレート様部分４４を含む下方部分２ｂの幅ｗｐは、上方部分２ａ内のゲート電極の幅Ｗｅｌより広い。具体的には、ゲート電極２の幅Ｗｅｌは、隣り合う素子分離用トレンチ１２間の距離によってゲート電極の幅が規定される部分内のゲート電極２の幅に委ねられている。さらに、プレート様部分４４の幅Ｗｐは、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２の下に配置されたゲート電極２の部分に委ねられている。例えば、第１および第２のソース／ドレイン領域を接続している線の方向に対して垂直に取った断面では、プレート様部分４４を有するゲート電極２の下方部分２ｂの幅Ｗｐの最大値は、ゲート電極２の上方部分２ａの幅Ｗｅｌの最大値よりも広い。
【００５４】
例えば、基板表面からゲート溝の底面４７までのゲート溝の深さは、５００ｎｍ未満、例えば１５０〜３５０ｎｍであってもよい。ゲート溝の上部の幅Ｗｅｌは、例えば１２０ｎｍ未満、例えば２０〜１００ｎｍであってもよい。さらに、例えば、ゲート溝の底部の幅Ｗｐと上部の幅Ｗｅｌとの差は、１０〜４０ｎｍ、例えば２０〜３０ｎｍであってもよい。
【００５５】
図１に示されているトランジスタを製造するためには、まず、例えば低濃度にｐドープされた、半導体基板（例えばシリコン基板）が備えられる。なお、例えば、蓄電キャパシタの部品の少なくとも一部が、既に完成されていてもよい。また、例えば、半導体基板内に少なくとも部分的に形成されたトレンチキャパシタの関連部品が完成されていてもよい。あるいは、半導体基板表面上に少なくとも部分的に形成される積層キャパシタの関連部品が完成されていてもよい。さらに、例えばブランケットイオン注入工程を行って、ソース／ドレイン領域を形成するドープ領域を備えていてもよい。しかし便宜上、以下の図面では、上記ドープ領域の図は省略する。
【００５６】
次に、半導体基板１の基板表面１０上に、二酸化ケイ素層（図示せず）が堆積され、続いて厚さが約２００〜５００ｎｍ（例えば３００〜４００ｎｍ）の窒化ケイ素層（Ｓｉ３Ｎ４層）１４が堆積される。次に、従来の方法によって素子分離用トレンチ１２が形成される。例えば、フォトリソグラフィを用いて素子分離用トレンチ１２を形成して、所定の基板表面１０の部分を露出させ、露出した部分内のシリコン材料をエッチングするエッチング工程が行われる。例えば、上記素子分離用トレンチ１２は、基板表面１０から測定したときの深さが３００ｎｍ以上であってもよい。例えば、素子分離用トレンチ１２の深さは、後に形成されるゲート溝の深さよりも深くすべきである。次に、素子分離用トレンチに絶縁材が充填される。例えば、素子分離用トレンチには、様々な誘電体を充填することができる。例えば、素子分離用トレンチ１２には、二酸化ケイ素１３が充填される。素子分離用トレンチの下部には、追加のＳｉ３Ｎ４層が備えられる。このＳｉ３Ｎ４層は、その後の、素子分離用トレンチの絶縁材をエッチングするエッチング工程において、エッチストップとして機能する。
【００５７】
図２Ａは、図２ＣのＩ−Ｉで切断した場合に得られる構造の断面図である。図示されているように、半導体基板１の表面１０上には窒化ケイ素層１４が堆積される。さらに、図２Ｂは、図２ＣのＩＩ−ＩＩで切断した場合に得られる構造の断面図を示している。図示されているように、能動領域１１の部分は、絶縁材１３が充填された素子分離用トレンチ１２によって、側面に沿って囲まれる。また、能動領域１１の部分の最上部には、窒化ケイ素層１４の部分が備えられる。図示されているように、素子分離用トレンチ１２の側壁は、完全な長方形ではない。より具体的には、素子分離用トレンチ１２は、わずかに先細の形状をしている。このため、能動領域１１の幅は、能動領域１１の最上部よりも底部において広くなっている。さらに図２Ｃは、平面図を示している。図示されているように、素子分離用トレンチ１２は列として形成されている。隣り合う列と列との間の空間には、窒化ケイ素材料からなる列１４が備えられる。
【００５８】
次の工程では、溝開口部１５が形成される。具体的には、フォトレジスト材料が添加され、リセスチャネルマスクを用いてパターン形成される。図４Ａ〜図４Ｃを参照しながら以下に説明するように、リセスチャネルマスクは様々な形状をしていてもよい。具体的には、リセスチャネルマスクは、窒化ケイ素層１４のドット様部分がエッチングされて溝開口部１５を形成するように設計されている。図３Ａは、窒化ケイ素層１４内の溝開口部１５のエッチング後における、Ｉ−Ｉ間の断面図を示している。具体的には、窒化ケイ素のエッチング工程は、二酸化ケイ素に対して高い選択性を有している。これに関し、「選択的エッチング工程」という用語は、第１の材料のエッチングが、その他の層の材料に比べて遥かに高いエッチング速度で行われる場合のエッチング工程を言う。例えば、第１の材料とその他の材料とのエッチング速度の比は、４：１以上であってよい。例えば、図３Ａに示されているエッチング工程では、必要とされる選択性を確実にするために、窒化ケイ素のエッチング速度は、二酸化ケイ素のエッチング速度の４倍になっている。ＩＩ−ＩＩ間の断面図を示す図３Ｂからさらに分かるように、窒化ケイ素層１４は、隣り合う素子分離用トレンチ１２間の空間から完全に除去される。
【００５９】
図３Ｃは、上記の処理の結果として生じる構造の平面図を示している。図示されているように、所定の基板１の部分を露出させるように溝開口部１５が形成される。そして、残りの窒化ケイ素材料１４の縞は、隣り合う溝開口部１５間に配置される。
【００６０】
図４Ａ〜図４Ｃは、リセスチャネルマスクの典型的な形状を示す半導体基板の様々な平面図を示している。例えば、図４Ａに示されているように、能動領域１１は、チェス盤模様（checkerboard pattern）を形成するように互い違いに配置されていてよい。この場合、溝開口部１５は、環状または楕円形の開口部１５ａ、もしくは列の断片の形状を有する開口部１５ｂであってもよい。
【００６１】
しかし、図４Ｂに示されているように列になって配置された能動領域１１もまた、本発明の範囲内である。この場合、溝開口部１５は、図４Ｂに示されているように列であってよい。同様に、能動領域１１は、規則的な格子状に配置されていてもよい。この場合、能動領域１１は、行と列に配置されている。この場合、マスク開口部１５は、例えば、図４Ｃに示されているような列の形状または列の断片の形状を有していてもよい。
【００６２】
次の工程では、素子分離用トレンチ１２の材料および窒化ケイ素層１４に対してシリコン基板１の材料を選択的にエッチングするエッチング工程が行われる。例えば、上記エッチング工程はドライエッチングの工程であってもよい。この結果、窒化ケイ素層だけでなく、素子分離用トレンチ１２内に充填された材料も、わずかに凹まされる。さらに、覆われていない基板部分において、ゲート溝２０がエッチングされる。具体的には、ゲート溝２０は、能動領域１１に対して自己整合してエッチングされる。図５Ａは、上記エッチング工程後におけるＩ−Ｉ間の断面図を示している。図示されているように、ゲート溝２０は、基板表面１０内に形成される。例えば、基板表面１０から測定したゲート溝２０の深さは、約１００〜５００ｎｍである。
【００６３】
さらに、図５Ｂは、上記エッチング工程後におけるＩＩ−ＩＩ間の断面図を示している。図示されているように、ゲート溝２０は能動領域１１内に伸びている。能動領域１１の幅は、図中の下部においてよりも図中の上部において小さくなっているため、基板部分が能動領域１１の縁に残っている。さらに、素子分離用トレンチ１２の絶縁材１３が、図中の上部において凹まされる。必要に応じて、このエッチング工程後に等方性シリコンエッチング工程を行って、ＩＩ−ＩＩ間の断面図においてゲート溝２０が平坦化されるようにしてもよい。この選択が自由な処理工程後に得られる構造は、図６に示されている。図６Ａに示されているように、Ｉ−Ｉ間の断面図において陥凹部分１７が形成されるように、基板の上部が凹まされている。さらに、図６Ｂに示されているように、ＩＩ−ＩＩ間において、溝平坦化部分（groove flattening portion）１８が形成される。
【００６４】
次に、ゲート溝２０の上部側壁部分が保護層２４によって覆われる。このとき、素子分離用トレンチ１２に隣接する下部側壁部分は覆われない。
【００６５】
必要に応じて、上記の処理は、ゲート溝２０の側壁部分および底部に、犠牲下地膜を形成することによって行ってもよい。具体的には、二酸化ケイ素下地膜２３が形成されてもよい。例えば、二酸化ケイ素下地膜２３は、熱成長または酸化物堆積工程によって形成することができる。例えば、二酸化ケイ素層の熱成長と、酸化物層の堆積とを組み合わせて用いてもよい。例えば、二酸化ケイ素下地膜２３の厚さは、５〜２０ｎｍであってもよい。具体的には、二酸化ケイ素下地膜の厚さを切り換えることによって、下部側壁部分の上下方向への伸長を調節することができる。さらに、この二酸化ケイ素下地膜によって、完成したゲート電極の内部スペーサの最終的な厚さが増加する。その後、必要に応じて、異方性エッチング工程を行って、ゲート溝２０の水平方向の部分から二酸化ケイ素下地膜２３が除去されてもよい。次に、ゲート溝の側壁２２に保護層２４が堆積される。より具体的には、保護層２４（例えば窒化ケイ素層）は同形的（conformally）に堆積されてから、異方性エッチング工程が行われる。この結果、保護層２４は、ゲート溝２０の上下方向に広がる側壁にのみ残る。Ｉ−Ｉ間の断面図を示す図７Ａに見られるように、ゲート溝の側壁２２は、二酸化ケイ素下地膜２３によって覆われる。また、側壁２２の二酸化ケイ素下地膜２３は、窒化ケイ素下地膜２４によって覆われる。例えば、窒化ケイ素下地膜２４は、可能な限り薄くしてもよい。例えば、窒化ケイ素下地膜２４の厚さは、３〜１０ｎｍであってよい保護層２４の厚さと犠牲下地膜２３の厚さとの和は、ゲート溝２０の幅の半分未満にするべきである。また、ゲート溝２０の底部は、二酸化ケイ素下地膜２３によって覆われている。さらに、図７Ｂは、結果として得られる構造のＩＩ−ＩＩ間の断面図を示している。図示されているように、上部側壁部分２２２は、窒化ケイ素下地膜２４によって覆われる。さらに、ゲート溝の底部２１は、二酸化ケイ素下地膜２３によって覆われる。また、下部側壁部分２２１にも、二酸化ケイ素下地膜２３の一部が備えられる。より具体的には、まず犠牲層２３を形成し、続いて保護層２４の堆積および異方性エッチングを行うという、特別な処理手順で行われる。この結果、下部側壁部分２２１が犠牲層によって覆われ、上部側壁部分２２２は保護層２４によって覆われる。図７Ｃは、結果として得られる構造の平面図を示している。
【００６６】
次の工程では、犠牲層（例えば二酸化ケイ素層２３）をエッチングするエッチング工程が行われる。例えば、このエッチング工程は、窒化ケイ素およびシリコンに対して選択的に行われる、ドライエッチングの工程またはウェットエッチングの工程であってもよい。この結果、図８Ａ〜図８Ｃに示されている構造が得られる。Ｉ−Ｉ間の断面図を示す図８Ａから分かるように、ゲート溝の底部２１から二酸化ケイ素層２３が除去される。さらに、上部側壁部分２２２は、二酸化ケイ素層２３によって覆われ、二酸化ケイ素層２３上には窒化ケイ素下地膜２４が配置される。また、ＩＩ−ＩＩ間の断面図を示す図８Ｂに見られるように、ゲート溝の底部２１は覆われない。さらに、ゲート溝２０の下部側壁部分２２１もまた覆われない。なお、ゲート溝２０の上部側壁部分２２２は、窒化ケイ素下地膜２４によって覆われる。図８Ｃは、結果として得られる構造の平面図を示している。
【００６７】
次に、必要に応じて、シリコン基板材料をエッチングするエッチング工程が行われる。具体的には、上記エッチング工程は、窒化ケイ素、および素子分離用トレンチ１２に充填される絶縁材１３に対して選択的に行われる。例えば上記エッチング工程は、等方性エッチング工程を行って、シリコンチップ２５を除去する工程を含んでいてよい。この場合、結果として、能動領域１１は、その上部において円形となる。具体的には、図９Ｂに示されているように、上記エッチング工程によってｈの値が決定される。これにより、後に形成されるプレート様部分４４とゲート電極２の溝部分との間にある部分の導電性材料の高さが設定される。さらに、ゲート溝２０の深さは、シリコン基板材料をエッチングするエッチング工程でのエッチングの深さの和によって決定される。
【００６８】
あるいは、ゲート溝２０の上下方向に広がる側壁部分上に保護層２４を備えることによって、ゲート溝２０の上部側壁部分を保護層２４で覆ってもよい。例えばこれは、保護層２４を同形的に堆積し、上記保護層２４の水平方向の部分を除去するために異方性エッチング工程を実施するものであってもよい。次に、素子分離用トレンチ１２に隣接するゲート溝２０の下部側壁部分が覆われないようにシリコン基板材料のエッチングを行う、エッチング工程が行われる。しかし、ゲート溝の上部側壁部分は、上記以外の方法を用いて保護層２４で覆ってもよいことについて理解されたい。例えば、適切な堆積方法またはエッチバック法を採用してもよい。
【００６９】
次に、素子分離用トレンチ１２の絶縁材１３をエッチングするエッチング工程が行われる。例えば、素子分離用トレンチ１２に二酸化ケイ素が充填されている場合は、上記エッチング工程は、ＨＦ含有溶媒またはＨＦを用いたウェットエッチング工程によって行うことができる。具体的には、このエッチング工程は、窒化ケイ素およびシリコンに対して選択的に行われる。さらにこのエッチング工程は、二酸化ケイ素材料が、窒化ケイ素およびシリコンに対して選択的にエッチングされる、等方性エッチング工程によって行うこともできる。あるいは、ウェットエッチング工程とドライエッチング工程とを組み合わせてもよい。
【００７０】
必要に応じて、シリコンチップまたは角２５をさらに丸くするように、水素（Ｈ２）雰囲気中において高温でアニーリング工程を行ってもよい。例えばこのアニーリング工程は、１０００℃未満、例えば約７００℃の温度において、形成されるチップの形状に応じて、通常は１分未満行ってもよい。必要に応じて、このアニーリング工程は、素子分離用トレンチ１２の絶縁材１３をエッチングする工程の前に行ってもよく、あるいは当該工程の後に行ってもよい。結果として得られる構造については、図９Ａおよび図９Ｂに示されている。Ｉ−Ｉ間の断面図を示す図９Ａに見られるように、ゲート溝の底部２１はわずかに広くなっている。さらに、ＩＩ−ＩＩ間の断面図を示す図９Ｂに見られるように、素子分離用トレンチ１２内にくぼみ２７が構成される。
【００７１】
次の工程では、例えば適切なウェットエッチング工程によって、窒化ケイ素層１４、２４が除去される。具体的には、このエッチング工程は、二酸化ケイ素およびシリコンに対して選択的に行われる。次に、ゲート絶縁層２６が備えられる。例えば、ゲート絶縁層２６は、熱酸化工程を行うことによって備えることができる。例えば、このゲート絶縁層２６は、非メモリセル部分におけるゲート絶縁層としての機能を果たしてもよい。さらに、様々な支持デバイス（support device）に対して様々な種類または様々な厚さのゲート酸化物を形成することができる。図１０Ａ〜図１０Ｃは、結果として得られる構造を示している。Ｉ−Ｉ間の断面図を示す図１０Ａに見られるように、ゲート絶縁層２６が備えられる。
【００７２】
例えば、ゲート溝の上部側壁部分を覆う犠牲下地膜２３の残った部分は、ソース／ドレイン部分からゲート電極を絶縁するための内部スペーサとして機能することができる。従って、ゲート絶縁層２６の厚さは、側壁部分における厚さよりもゲート溝２０の底部における厚さの方が小さい。犠牲下地膜２３が熱成長されていた場合には、上記内部スペーサの質は、従来のスペーサに対して改善される。また、ＩＩ−ＩＩ間の断面図を示す図１０Ｂに見られるように、ゲート溝２０に隣接してくぼみ２７が形成される。この断面図では、能動領域１１は二酸化ケイ素層２６によって覆われる。図１０Ｃに示されている平面図では、基板表面１０全体が、二酸化ケイ素層２６、１２によってそれぞれ覆われている。
【００７３】
次に、ゲート溝２０内にゲート導電性材料２８が備えられて、メモリセルトランジスタが完成される。図１１Ａおよび図１１Ｂは、ゲート導電性材料２８を堆積した後の構造の断面図を示している。例えば、ゲート導電性材料２８は、単一の堆積工程を行うことによって備えられてもよい。この結果、別々の堆積工程を行った場合に生じ得る、ゲート導電性材料２８における望ましくない相互作用を回避することができる。さらに、アレイ部分内に堆積されたゲート導電性材料２８は、支持部内のゲート導電性材料２８としても機能することができる。例えば、ゲート導電性材料２８は、アモルファスシリコンまたはポリシリコンであってもよい。さらに、このアモルファスシリコンまたはポリシリコンを非ドープに堆積した後に、必要とされる種類のドーパントを与えるための１つ以上のイオン注入工程を行ってもよい。あるいは、上記アモルファスシリコンまたはポリシリコンをin-situドーピングした後に、非メモリセルデバイスの１つのタイプ（ｐまたはｎタイプ）に対して必要とされるカウンタードーピングを与えるための１つ以上のイオン注入工程を行ってもよい。さらに、ゲート導電性材料２８は、１つ以上の金属層を有していてもよい。
【００７４】
本発明の別の実施形態によると、ゲート導電性材料２８は、２工程からなる処理によって堆積させてもよい。これによると、第１の工程では、ゲート導電性材料２８（例えばポリシリコン）がゲート溝２０内に充填され、そして凹まされる。それゆえ、ゲート溝の下部のみがポリシリコン材料によって充填される。次に、適当な方法によって内部スペーサ２９が形成される。例えば、二酸化ケイ素層が同形的に堆積され、続いて異方性エッチング工程を行って、二酸化ケイ素層の水平方向の部分が除去されるようにしてよい。図１２は、内部スペーサ２９を形成する上記工程後における、Ｉ−Ｉ間の断面図を示している。図示されているように、ゲート導電性材料２８はゲート溝２０の底部に充填され、溝の上部側壁部分はスペーサ２９によって覆われている。
【００７５】
次の工程では、追加の導電性材料が堆積されて、ゲート溝２０を完全に充填する。結果として得られる構造については、Ｉ−Ｉ間の断面図を示す図１３Ａ、およびＩＩ−ＩＩ間の断面図を示す図１３Ｂに示されている。図示されているように、基板表面１０のすべてがゲート導電性材料２８によって覆われる。
【００７６】
次に、図１１または図１３に示されている構造を起点として、メモリセルを完成させるための通常処理が行われる。例えば、ゲート積層を形成するための追加の層（例えば、別の導電性層４５１およびキャップ層４５２）が堆積された後、１つのワード線４５をパターン形成するためのパターン形成工程が行われる。その後、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２が備えられてもよい。次に、従来の方法によって、通常の平坦化層および絶縁層が堆積され、ビット線４６および対応するビット線コンタクトが備えられ、支持部または非メモリセル部分が完成される。
【００７７】
図１４は、図１Ａおよび図１Ｂをそれぞれ参照して説明したトランジスタが組み込まれた典型的なメモリセルの断面図を示している。図１４の左手側には、蓄電キャパシタ３の上部が示されている。図示されている実施形態では、このような蓄電キャパシタ３のストレージ電極は、ポリシリコン充填材３１および埋め込みストラップ（buried strap）３３を介して、アクセストランジスタの第１のソース／ドレイン領域４１に接続されている。ポリシリコン充填材３１および埋め込みストラップ３３の上部には、トレンチ上部の酸化物３４が備えられる。図示されている実施形態では、蓄電キャパシタ３はトレンチキャパシタとして形成されているが、本発明が適宜実施可能であることについて明確に理解されたい。例えば、トランジスタは、少なくとも部分的には基板表面１０上に形成される、対応する積層キャパシタに接続されてもよい。
【００７８】
トランジスタは、第１のソース／ドレイン領域４１、第２のソース／ドレイン領域４２、およびゲート電極２によって形成される。ゲート電極２は、ゲート絶縁層２６およびスペーサ２９によって、第１のソース／ドレイン領域４１および第２のソース／ドレイン領域４２から絶縁される。さらに、チャネル４３は、第１のソース／ドレイン領域４１と第２のソース／ドレイン領域４２との間に形成される。ゲート電極２の導電性材料２８は、ゲート絶縁層２６によってチャネル４３から絶縁される。ゲート電極２の導電性材料２８およびその上部にある層４５１、４５２は、１つのワード線４５を形成するようにパターン形成される。図示されているメモリセルにアクセスする場合には、ワード線４５が適切な電圧に設定されて、トランジスタがオンに切り替えられる。これにより、蓄電キャパシタ３のストレージ電極内に蓄えられている電荷が、ポリシリコン充填材３１と、第１のソース／ドレイン領域４１と、チャネル４３と、第２のソース／ドレイン領域４２とを介して、対応するビット線（図示せず）に読み出される。
【００７９】
図１５は、本発明によるトランジスタ、または本発明による方法によって形成可能なトランジスタを備えた、典型的なメモリデバイスの平面図を示している。図１５の中心部には、メモリセル１００を備えたメモリセルアレイ１０６が示されている。各メモリセル１００は、蓄電キャパシタ３およびアクセストランジスタ４を有している。蓄電キャパシタ３は、アクセストランジスタ４の第１のソース／ドレイン領域４１のうちの、対応する１つに接続されたストレージ電極と、対電極とを有している。アクセストランジスタ４の第２のソース／ドレイン領域４２は、対応するビット線４６に接続されている。第１のソース／ドレイン領域４１と第２のソース／ドレイン領域４２との間に形成されたチャネルの導電性は、ゲート電極２によって制御される。ゲート電極２は、対応するワード線４５によってアドレス指定される。アクセストランジスタ４は、図１Ａおよび図１Ｂを参照して説明したトランジスタであってもよい。また、蓄電キャパシタ３は、例えば、トレンチキャパシタまたは積層キャパシタとして形成することができる。
【００８０】
メモリセルアレイの具体的な配置は任意であることについて、明確に理解されたい。具体的には、メモリセル１００は、例えばチェス盤状またはその他の適切な形状に構成することができる。図１５に示されている実施形態では、メモリセルアレイは、折り返し型ビット線構造として形成されている。それにもかかわらず、本発明がオープンビット線構造内のメモリセルアレイにおいて実施することも可能であることについて明確に理解されたい。図１５のメモリデバイスは、周辺部分１０１をさらに有している。通常は、周辺部分１０１は、ワード線４５をアドレス指定するためのワード線ドライバ１０３と、ビット線４６によって送信された信号を検知するためのセンスアンプ１０４とを有したコア回路１０２を備えている。コア回路１０２は、通常は別のデバイス、および、例えば、個々のメモリセル１００を制御およびアドレス指定するためのトランジスタを備えている。周辺部分１０１は、コア回路１０２の外側に通常は位置する支持部１０５をさらに有している。周辺部分１０１のトランジスタは、任意のものであってもよい。例えば、周辺部分１０１のトランジスタは、従来の平面トランジスタとして形成してもよい。しかし、周辺部分１０１のトランジスタは、図１Ａおよび図１Ｂを参照しながら説明した方法によって形成することも可能である。
【図面の簡単な説明】
【００８１】
【図１Ａ】本発明の一実施形態によるトランジスタの断面図である。
【図１Ｂ】図１Ａに示されているトランジスタの別の断面図である。
【図２Ａ】本発明の一実施形態に従った方法の開始時点における基板の断面図である。
【図２Ｂ】本発明の一実施形態に従った方法の開始時点における基板の別の断面図である。
【図２Ｃ】本発明の一実施形態に従った方法の開始時点における基板の平面図である。
【図３Ａ】処理工程後における基板の断面図である。
【図３Ｂ】処理工程後における基板の別の断面図である。
【図３Ｃ】処理工程後における基板の平面図である。
【図４Ａ】基板表面の典型的な平面図である。
【図４Ｂ】基板表面の別の典型的な平面図である。
【図４Ｃ】基板表面のさらに別の典型的な平面図である。
【図５Ａ】別の処理工程後における基板の断面図である。
【図５Ｂ】上記別の処理工程後における基板の別の断面図である。
【図６Ａ】エッチング工程後における基板の断面図である。
【図６Ｂ】エッチング工程後における基板の別の断面図である。
【図７Ａ】側壁スペーサ堆積後における基板の断面図である。
【図７Ｂ】側壁スペーサ堆積後における基板の別の断面図である。
【図７Ｃ】側壁スペーサ堆積後における基板の平面図である。
【図８Ａ】別のエッチング工程後における基板の断面図である。
【図８Ｂ】上記別のエッチング工程後における基板の別の断面図である。
【図８Ｃ】上記別のエッチング工程後における基板の平面図である。
【図９Ａ】さらに別のエッチング工程後における基板の断面図である。
【図９Ｂ】上記さらに別のエッチング工程後における基板の別の断面図である。
【図１０Ａ】ゲート絶縁層形成後における基板の断面図である。
【図１０Ｂ】ゲート絶縁層形成後における基板の断面図である。
【図１０Ｃ】ゲート絶縁層形成後における基板の平面図である。
【図１１Ａ】ポリシリコン層堆積後における基板の断面図である。
【図１１Ｂ】ポリシリコン層堆積後における基板の別の断面図である。
【図１２】選択が自由な処理工程後における基板の断面図である。
【図１３Ａ】別のポリシリコン層堆積後における基板の断面図である。
【図１３Ｂ】上記別のポリシリコン層堆積後における基板の別の断面図である。
【図１４】完成したメモリセルの典型的な図である。
【図１５】完成したメモリデバイスの典型的な平面図である。
【符号の説明】
【００８２】
１    半導体基板
２    ゲート電極
２ａ  上部ゲート電極部分
２ｂ  下部ゲート電極部分
３    蓄電キャパシタ
４    トランジスタ、アクセストランジスタ
１０    基板表面
１１    能動領域
１１ａ  上面
１２    素子分離用トレンチ
１３    絶縁材
１４    窒化ケイ素層、窒化ケイ素材料からなる列
１５    溝開口部
１５ａ  楕円形の開口部
１５ｂ  列の断片の形状を有する開口部
１７    陥凹部分
１８    溝平坦化部分
２０    ゲート溝
２１    ゲート溝の底部
２２    ゲート溝の側壁
２３    ニ酸化ケイ素下地膜、二酸化ケイ素層、犠牲下地膜（犠牲層）
２４    窒化ケイ素下地膜、窒化ケイ素層（保護層）
２５    シリコンチップ
２６    ゲート絶縁層
２７    くぼみ
２８    ゲート導電性材料
２９    内部スペーサ２９
３１    ポリシリコン充填材
３２    素子分離用カラー（isolation collar）
３３    埋め込みストラップ
３４    トレンチ上部の酸化物
４１    第１のソース／ドレイン領域
４２    第２のソース／ドレイン領域
４３    チャネル
４３ａ  チャネルの上方部分
４３ｂ  チャネルの下方部分
４４    プレート様部分
４４ａ  底面
４５    ワード線
４６    ビット線
４７    底面
４８    上面
１００    メモリセル
１０１    周辺部分
１０２    コア回路
１０３    ワード線ドライバ
１０４    センスアンプ
１０５    支持部
１０６    メモリセルアレイ
２２１    下部側壁部分
２２２    上部側壁部分
４５１    導電性層
４５２    キャップ層
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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