(57)【要約】【課題】双方向ＴＬＰＭにおいて、高耐圧を確保し、オン抵抗を小さくできる半導体装置を提供すること。【解決手段】トレンチ３の平面パターンを閉曲線とし、トレンチ３で囲まれる第１ｎソース領域１２を直線状の島にして、この島を複数個形成し、その外側に第２ｎソース領域１４を形成する。このパターンにすることで、第１ｎソース領域１２を高電位にした場合に第２ｎソース領域１４を高電位にする場合より高耐圧にできる。耐圧を変えない場合はオン抵抗を低減できる。【選択図】図１
2008010813.tif 000002
【特許請求の範囲】
【請求項１】
オン状態のときに流れる電流の向きが逆になるように直列に接続された第１トランジスタおよび第２トランジスタと、
オン状態のときの前記第１トランジスタに流れる電流の向きと逆向きの電流が流れるように前記第１トランジスタに並列に接続された第１ダイオードと、
オン状態のときの前記第２トランジスタに流れる電流の向きと逆向きの電流が流れるように前記第２トランジスタに並列に接続された第２ダイオードと、
前記第１トランジスタと前記第２トランジスタの直列回路の、前記第１トランジスタ側の端部に形成された第１主電極と、
前記第１トランジスタと前記第２トランジスタの直列回路の、前記第２トランジスタ側の端部に形成された第２主電極と、
を備え、
前記第１トランジスタの耐圧と前記第２トランジスタの耐圧が異なることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体層の表面層に形成されたトレンチと、
該トレンチの片側の第１側壁にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１側壁に接する前記トレンチが形成されない第１トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第１ベース領域と、
該第１ベース領域の表面層に前記トレンチと接して形成された第１導電型の第１ソース領域と、
前記第１ベース領域の表面層に形成された第２導電型の第１コンタクト領域と、
前記第１ソース領域と前記第１コンタクト領域に接続された第１主電極と、
前記第１側壁に対向する前記トレンチの第２側壁にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２側壁に接する前記トレンチが形成されない第２トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第２ベース領域と、
該第２ベース領域の表面層に前記トレンチと接して形成された第１導電型の第２ソース領域と、
前記第１ベース領域の表面層に形成された第２導電型の第２コンタクト領域と、
前記第２ソース領域と前記第２コンタクト領域に接続された第２主電極と、
前記トレンチ底部の前記半導体層に形成された第１導電型の共通ドレイン領域と、
を備え、
前記第１ゲート電極により制御される第１トランジスタの耐圧と前記第２ゲート電極により制御される第２トランジスタの耐圧が異なることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体層の表面層に形成されたトレンチと、
該トレンチの片側の第１側壁にゲート絶縁膜を介して形成された第１ゲート電極と、
前記第１側壁に接する前記トレンチが形成されない第１トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第１ベース領域と、
該第１ベース領域の表面層に前記トレンチと接して形成された第１導電型の第１ドレイン領域と、
該第１ドレイン領域に接続された第１主電極と、
前記第１側壁に対向する前記トレンチの第２側壁にゲート絶縁膜を介して形成された第２ゲート電極と、
前記第２側壁に接する前記トレンチが形成されない第２トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第２ベース領域と、
該第２ベース領域の表面層に前記トレンチと接して形成された第１導電型の第２ドレイン領域と、
該第２ドレイン領域に接続された第２主電極と、
前記トレンチ底部の前記半導体層に形成された第１導電型の共通ソース領域と、
前記トレンチ底部の前記半導体層に形成された第２導電型のベースコンタクト領域と、
前記共通ソース領域と前記ベースコンタクト領域に接続された導電膜と、
を備え、
前記第１ゲート電極により制御される第１トランジスタの耐圧と前記第２ゲート電極により制御される第２トランジスタの耐圧が異なることを特徴とする半導体装置。
【請求項４】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第１トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第２トレンチ残し部分の平面パターン形状は、前記第１トレンチ残し部分を囲む環状であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第２トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第１トレンチ残し部分の平面パターン形状は、前記第２トレンチ残し部分を囲む環状であることを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第２トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第１トレンチ残し部分の平面パターン形状は、前記第２トレンチ残し部分を囲む環状であることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第１トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第２トレンチ残し部分の平面パターン形状は、前記第１トレンチ残し部分を囲む環状であることを特徴とする請求項３に記載の半導体装置。
【請求項８】
請求項４〜７のいずれか一つに記載の半導体装置の前記第２主電極を電池のマイナス側に接続することを特徴とするバッテリー保護回路。
【請求項９】
請求項１〜７のいずれか一つに記載の半導体装置を備えたバッテリー保護回路と電池とを備えたバッテリーパックであって、
前記バッテリーパックのマイナス側入出力端子と前記第１主電極が接続され、
前記電池のマイナス側端子と前記第２主電極が接続されたことを特徴とするバッテリーパック。
【請求項１０】
請求項１に記載の半導体装置を備えたバッテリー保護回路と、
前記半導体装置の前記第２主電極にマイナス側端子が接続された電池と、
を備え、
前記半導体装置の前記第１ダイオードのアノードが同半導体装置の前記第２ダイオードのアノードに接続され、
前記半導体装置の前記第２トランジスタの耐圧が同半導体装置の前記第１トランジスタの耐圧よりも低いことを特徴とするバッテリーパック。
【請求項１１】
請求項１に記載の半導体装置を備えたバッテリー保護回路と、
前記半導体装置の前記第２主電極にマイナス側端子が接続された電池と、
を備え、
前記半導体装置の前記第１ダイオードのカソードが同半導体装置の前記第２ダイオードのカソードに接続され、
前記半導体装置の前記第１トランジスタの耐圧が同半導体装置の前記第２トランジスタの耐圧よりも低いことを特徴とするバッテリーパック。
【請求項１２】
前記電池のプラス側端子と前記半導体装置の前記第１主電極との間に接続される電源の電圧がＶ０であり、前記電池の最大電圧および最小電圧がそれぞれＶ１ｍａｘおよびＶ１ｍｉｎであり、前記半導体装置の前記第１トランジスタおよび前記第２トランジスタの耐圧がそれぞれＢＶ１およびＢＶ２であるとき、
０＜Ｖ１ｍｉｎ＜Ｖ１ｍａｘ＜Ｖ０
ＢＶ１≧Ｖ０＋Ｖ１ｍａｘ
ＢＶ２≧Ｖ０−Ｖ１ｍｉｎ
であることを特徴とする請求項１０に記載のバッテリーパック。
【請求項１３】
前記電池のプラス側端子と前記半導体装置の前記第１主電極との間に接続される電源の電圧がＶ０であり、前記電池の最大電圧および最小電圧がそれぞれＶ１ｍａｘおよびＶ１ｍｉｎであり、前記半導体装置の前記第１トランジスタおよび前記第２トランジスタの耐圧がそれぞれＢＶ１およびＢＶ２であるとき、
０＜Ｖ１ｍｉｎ＜Ｖ１ｍａｘ＜Ｖ０
ＢＶ１≧Ｖ０−Ｖ１ｍｉｎ
ＢＶ２≧Ｖ０＋Ｖ１ｍａｘ
であることを特徴とする請求項１１に記載のバッテリーパック。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、バッテリー保護回路およびバッテリーパックに関し、特に、半導体装置については双方向パワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）に関する。
【背景技術】
【０００２】
携帯電話機等の携帯機器やパーソナルコンピュータ等の情報機器などの電源として、バッテリーパックが多用されている。このバッテリーパックについて説明する。図１４は、バッテリーパックの構成を示すブロック図である。なお、図１４には、バッテリーパック４０に、バッテリーパック４０の電池４１を充電する充電器５０を接続した状態が示されている。通常の使用時には、充電器５０に代えて、負荷である携帯機器等の回路がバッテリーパック４０に接続される。
【０００３】
図１４に示すように、バッテリーパック４０は、携帯機器等の電源として使用されるときには、電池４１からバッテリーパック４０の入出力端子Ｐａｃｋ＋，Ｐａｃｋ−を介して図示しない携帯機器等に電力が供給される。一方、電池４１を充電する際には、充電器５０から電池４１の正極（プラス側）へ電流が流れ込むように、充電器５０の正極（高電位側）が、バッテリーパック４０のプラス側入出力端子Ｐａｃｋ＋に接続される。このプラス側入出力端子Ｐａｃｋ＋は、電池４１の正極に接続されている。
【０００４】
バッテリーパック４０は、電池４１とバッテリー保護ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）３０を備えている。バッテリー保護ＩＣ３０は、バッテリー保護スイッチとして機能する双方向横型パワーＭＯＳＦＥＴ３１と、双方向横型パワーＭＯＳＦＥＴ３１を制御する制御回路部３２を備えている。双方向横型パワーＭＯＳＦＥＴ３１は、２個のｎＭＯＳＦＥＴ３３，３４と２個のダイオード３５，３６により構成されている。
【０００５】
図１４において右側に配置されているｎＭＯＳＦＥＴ３３について、そのソースおよびドレインに、それぞれ、図１４において右側に配置されているダイオード３５のアノードおよびカソードが接続されている。図１４において左側に配置されているｎＭＯＳＦＥＴ３４とダイオード３６についても、同様である。このように、ＦＥＴとダイオードが並列、かつ、通常の接続とは極性が逆になるように接続されている形態を、逆並列接続と呼ぶことにする。
【０００６】
また、双方向横型パワーＭＯＳＦＥＴ３１において、右側に配置されているｎＭＯＳＦＥＴ３３と左側に配置されているｎＭＯＳＦＥＴ３４とを区別する際には、右側のｎＭＯＳＦＥＴ３３または左側のｎＭＯＳＦＥＴ３４と表記することとする。ダイオードについても、同様である。右側のｎＭＯＳＦＥＴ３３のドレインは、左側のｎＭＯＳＦＥＴ３４のドレインに接続されている。このように、２つのＦＥＴが直列、かつ、通常の接続とは極性が逆になるように接続されている形態を、逆直列接続と呼ぶことにする。
【０００７】
右側のｎＭＯＳＦＥＴ３３のソース端子（以下、第１ソース端子とする）Ｓ１は、マイナス側入出力端子Ｐａｃｋ−に接続されている。左側のｎＭＯＳＦＥＴ３４のソース端子（以下、第２ソース端子とする）Ｓ２は、電池４１の負極（マイナス側）に接続されている。右側のｎＭＯＳＦＥＴ３３のゲート端子（以下、第１ゲート端子とする）Ｇ１および左側のｎＭＯＳＦＥＴ３４のゲート端子（以下、第２ゲート端子とする）Ｇ２は、制御回路部３２に接続されている。右側のｎＭＯＳＦＥＴ３３および左側のｎＭＯＳＦＥＴ３４は、制御回路部３２により制御される。
【０００８】
電池４１の正極（プラス側）は、プラス側入出力端子Ｐａｃｋ＋に接続されている。これら入出力端子Ｐａｃｋ＋，Ｐａｃｋ−に携帯電話機等の負荷や、電池を充電する際の充電器５０が接続される。制御回路部３２は、図示省略する抵抗を介してバッテリーパック４０のプラス側入出力端子Ｐａｃｋ＋に接続されている。また、制御回路部３２は、図示省略する抵抗を介してマイナス側入出力端子Ｐａｃｋ−に接続されている。双方向横型パワーＭＯＳＦＥＴ３１として、双方向ＴＬＰＭ（Ｔｒｅｎｃｈ  Ｌａｔｅｒａｌ  Ｐｏｗｅｒ  ＭＯＳＦＥＴ）を適用することができる。次に、双方向ＴＬＰＭの構造について説明する。
【０００９】
図１５は、双方向ＴＬＰＭの要部を示す断面図である。図１６は、図１５に示す双方向ＴＬＰＭの等価回路を示す回路図である。図１７は、従来の双方向ＴＬＰＭの要部を示す平面図である。図１５は、図１７のＸ−Ｘ線で切断した要部断面図である。
【００１０】
図１６に示すように、双方向ＴＬＰＭ２０は、２個の入出力端子（第１ソース端子Ｓ１および第２ソース端子Ｓ２）と２個のゲート端子（第１ゲート端子Ｇ１および第２ゲート端子Ｇ２）を有する。第１ｎＭＯＳＦＥＴ２１と第２ｎＭＯＳＦＥＴ２２の両方がオン状態のときには、どちらの入出力端子に電圧をかけても双方向ＴＬＰＭ２０に電流が流れる。第１ｎＭＯＳＦＥＴ２１と第２ｎＭＯＳＦＥＴ２２の両方がオフ状態のときには、どちらの入出力端子に電圧をかけても双方向ＴＬＰＭ２０には電流が流れない。
【００１１】
図１５および図１６に示すように、双方向ＴＬＰＭ２０は、２つのｎＭＯＳＦＥＴ２１，２２のドレイン領域４を共通とし、第１および第２のソース端子Ｓ１，Ｓ２と第１および第２のゲート端子Ｇ１，Ｇ２を有する４端子素子である。次に、図１５を参照しながら、双方向ＴＬＰＭ２０の製造方法について説明する。
【００１２】
まず、ｐ基板１の表面層にｎウェル領域２を形成する。次いで、イオン注入と熱拡散により、ｎウェル領域２の表面層にｐベース領域を形成する。次いで、ｐベース領域の表面から当該ｐベース領域を貫通してｎウェル領域２に達するトレンチ３を形成する。このトレンチ３によりｐベース領域が分離されて、第１ｐベース領域１０と第２ｐベース領域１１になる。第１ｐベース領域１０および第２ｐベース領域１１は、それぞれ、トレンチ残し部分の第１ｎシリコン柱８の表面層および第２ｎシリコン柱９の表面層に形成される。
【００１３】
次いで、イオン注入と熱拡散により、トレンチ３の底面に共通ｎドレイン領域４を形成する。次いで、熱酸化により、ゲート絶縁膜５を形成し、その上に第１ゲート電極６および第２ゲート電極７を同時に形成する。次いで、イオン注入と熱拡散により、第１ｐベース領域１０の表面層および第２ｐベース領域１１の表面層で、かつ、トレンチ３の側壁に接して、それぞれ、第１ｎソース領域１２および第２ｎソース領域１４を形成する。
【００１４】
また、第１ｐベース領域１０の表面層および第２ｐベース領域１１の表面層に、それぞれ、第１ベースコンタクト領域１３および第２ベースコンタクト領域１５を同時に形成する。次いで、層間絶縁膜１８によりトレンチ３を埋める。次いで、第１ｎソース領域１２と第１ベースコンタクト領域１３の両方に接する第１ソース電極１６、および第２ｎソース領域１４と第２ベースコンタクト領域１５の両方に接する第２ソース電極１７を同時に形成する。
【００１５】
第１ソース電極１６および第２ソース電極１７は、それぞれ、第１のソース端子Ｓ１および第２のソース端子Ｓ２に接続される。また、第１ゲート電極６および第２ゲート電極７は、それぞれ、第１のゲート端子Ｇ１および第２のゲート端子Ｇ２に接続される。以上のようにして作製された双方向ＴＬＰＭ２０のうち、第１ｎＭＯＳＦＥＴ２１は、第１ｎソース領域１２、第１ｐベース領域１０および共通ｎドレイン領域４から構成される。
【００１６】
第２ｎＭＯＳＦＥＴ２２は、第２ｎソース領域１４、第２ｐベース領域１１および共通ｎドレイン領域４から構成される。また、第１ｎＭＯＳＦＥＴ２１に逆並列接続される第１ダイオード２３は、第１ベースコンタクト領域１３、第１ｐベース領域１０および共通ｎドレイン領域４から構成される。第２ｎＭＯＳＦＥＴ２２に逆並列接続される第２ダイオード２４は、第２ベースコンタクト領域１５、第２ｐベース領域１１および共通ｎドレイン領域４から構成される。
【００１７】
図１７に示すように、閉曲線で描かれたトレンチ３の内側に第１ｎソース領域１２、トレンチ３の内側側壁に図示しない第１ゲート電極、トレンチ３の外側に第２ｎソース領域１４、トレンチ３の外側側壁に図示しない第２ゲート電極がそれぞれ形成される。この構造では、第１ｎソース領域１２が高電位の場合、Ｂ部で電界が集中し、アバランシェブレークダウンが起こり、第２ｎＭＯＳＦＥＴ２２のオフ耐圧が決まる。
【００１８】
一方、第２ｎソース領域１４が高電位の場合には、Ａ部で電界が集中し、アバランシェブレークダウンが起こり、第１ｎＭＯＳＦＥＴ２１のオフ耐圧が決まる。つまり、第１ｎソース領域１２および第２ｎソース領域１４のいずれにも電界が集中する部分（Ａ部およびＢ部）があり、そこでオフ耐圧が決まる。
【００１９】
特許文献１には、ドリフト領域へ延在するノッチによりソース領域およびチャネル領域をそれぞれ２つに分離するとともに、そのノッチ内にゲート手段を設けた横型双方向ＦＥＴが開示されている。特許文献２には、ゲートを分割したプレーナ型の双方向ＦＥＴが開示されている。特許文献３には、トレンチ型の双方向ＴＬＰＭで高耐圧でオン電圧を低くできる方法が開示されている。特許文献４には、プレーナ型の横型双方向ＦＥＴが開示されている。
【００２０】
【特許文献１】特開昭５９−５６７３号公報
【特許文献２】特開昭５９−５６７４号公報
【特許文献３】特開２００４−２７４０３９号公報
【特許文献４】特開平１１−２２４９５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図１４に示す構成において、充電器５０から電池４１を充電する場合について説明する。充電器５０がバッテリーパック４０に正しい極性で接続されると、バッテリーパック４０のプラス側入出力端子Ｐａｃｋ＋が高電位となり、マイナス側入出力端子Ｐａｃｋ−が低電位となるように、充電器５０の電圧が印加される。出力電圧の定格が２０Ｖであるバッテリーシステムの場合、双方向横型パワーＭＯＳＦＥＴ３１が遮断している状態では、双方向横型パワーＭＯＳＦＥＴ３１の第１のソース端子Ｓ１が０Ｖであり、第２のソース端子Ｓ２には最大で充電器５０の電圧から電池４１の電圧（例えば、過充電と判断される電圧４．２Ｖ）を差し引いた、２０Ｖ−４．２Ｖ＝１５．８Ｖが印加される。
【００２２】
一方、充電器５０の極性を人為的に間違って逆に接続した場合でもバッテリーパックが破壊しないようにする必要がある。その場合、双方向横型パワーＭＯＳＦＥＴ３１に印加される最大電圧は、充電器５０の電圧に電池４１の電圧が加わるので、２０Ｖ＋４．２Ｖ＝２４．２Ｖとなる。この電圧が、第１のソース端子Ｓ１がプラスとなり、第２のソース端子Ｓ２がマイナスとなるように、双方向横型パワーＭＯＳＦＥＴ３１に印加される。
【００２３】
充電器５０を正しい極性で接続した場合、左側のダイオード３６は順バイアスされるので、左側のｎＭＯＳＦＥＴ３４は電圧を分担しない。従って、右側のｎＭＯＳＦＥＴ３３に１５．８Ｖの電圧が印加される。一方、充電器５０を逆の極性で接続した場合には、右側のダイオード３５が順バイアスされるので、右側のｎＭＯＳＦＥＴ３３は電圧を分担しない。従って、左側のｎＭＯＳＦＥＴ３４に２４．２Ｖの電圧が印加される。
【００２４】
つまり、右側のｎＭＯＳＦＥＴ３３と左側のｎＭＯＳＦＥＴ３４の耐圧が必ずしも同じである必要はない。第２のソース端子Ｓ２が高電位となり、第１のソース端子Ｓ１が低電位となる場合の耐圧、すなわち右側のｎＭＯＳＦＥＴ３３の耐圧を低くし、第２のソース端子Ｓ２が低電位となり、第１のソース端子Ｓ１が高電位となる場合の耐圧、すなわち左側のｎＭＯＳＦＥＴ３４の耐圧を高くしても、バッテリーパック４０を使用することができる。
【００２５】
また、バッテリーパックのシステムがバッテリーパック４０に充電器５０を逆の極性で接続できないような構成となっている場合には、次のようになる。双方向横型パワーＭＯＳＦＥＴ３１が遮断している状態において、第２のソース端子Ｓ２が高電位となり、第１のソース端子Ｓ１が低電位となる場合には、第１のソース端子Ｓ１が０Ｖであり、第２のソース端子Ｓ２に最大で１５．８Ｖが印加される。つまり、右側のｎＭＯＳＦＥＴ３３に最大で１５．８Ｖの電圧が印加される。
【００２６】
第１のソース端子Ｓ１が高電位となり、第２のソース端子Ｓ２が低電位となる場合には、第２のソース端子Ｓ２が０Ｖであり、第１のソース端子Ｓ１に最大で４．２Ｖが印加される。つまり、左側のｎＭＯＳＦＥＴ３４には、最大で４．２Ｖの電圧が印加される。従って、右側のｎＭＯＳＦＥＴ３３の耐圧を高くし、左側のｎＭＯＳＦＥＴ３４の耐圧を低くしても、バッテリーパック４０を使用することができる。
【００２７】
しかしながら、従来の双方向ＴＬＰＭでは、耐圧が低くてもよいＭＯＳＦＥＴの耐圧を高い方の耐圧に合わせることによって、双方向ＦＥＴを構成する２つのＭＯＳＦＥＴの耐圧が等しくなるように設計されている。そのため、トレンチの幅が必要以上に広げられたり、トレンチの平面パターンのＡ部またはＢ部（図１７参照）のような円弧部の曲率（曲率半径の逆数）が小さくなっている。トレンチの幅が広いと電流経路が長くなってしまい、また、トレンチの平面パターンにおける円弧部の曲率が小さいと曲率半径が大きくなってチャネル密度が低下してしまうため、オン抵抗が高くなるという問題点がある。
【００２８】
逆に、２つのＭＯＳＦＥＴの耐圧を低い方の耐圧に合わせると、バッテリーパック４０に充電器５０を逆の極性で接続したときに耐圧が不足してしまう。そのため、双方向横型パワーＭＯＳＦＥＴ３１がアバランシェモードに突入し、バッテリーパック４０が安全に動作しなくなるおそれがある。また、前記特許文献１〜４には、双方向素子の耐圧を非対称にして、オン抵抗と耐圧のトレードオフを改善することについては、記載されていない。
【００２９】
この発明は、上述した従来技術による問題点を解消するため、高耐圧を確保しつつ、オン抵抗を小さくすることができる半導体装置を提供することを目的とする。また、この発明は、そのような半導体装置を用いたバッテリー保護回路およびバッテリーパックを提供することを目的とする。
【課題を解決するための手段】
【００３０】
上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、オン状態のときに流れる電流の向きが逆になるように直列に接続された第１トランジスタおよび第２トランジスタと、オン状態のときの前記第１トランジスタに流れる電流の向きと逆向きの電流が流れるように前記第１トランジスタに並列に接続された第１ダイオードと、オン状態のときの前記第２トランジスタに流れる電流の向きと逆向きの電流が流れるように前記第２トランジスタに並列に接続された第２ダイオードと、前記第１トランジスタと前記第２トランジスタの直列回路の、前記第１トランジスタ側の端部に形成された第１主電極と、前記第１トランジスタと前記第２トランジスタの直列回路の、前記第２トランジスタ側の端部に形成された第２主電極と、を備え、前記第１トランジスタの耐圧と前記第２トランジスタの耐圧が異なることを特徴とする。
【００３１】
また、請求項２の発明にかかる半導体装置は、第１導電型の半導体層の表面層に形成されたトレンチと、該トレンチの片側の第１側壁にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１側壁に接する前記トレンチが形成されない第１トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記トレンチと接して形成された第１導電型の第１ソース領域と、前記第１ベース領域の表面層に形成された第２導電型の第１コンタクト領域と、前記第１ソース領域と前記第１コンタクト領域に接続された第１主電極と、前記第１側壁に対向する前記トレンチの第２側壁にゲート絶縁膜を介して形成された第２ゲート電極と、前記第２側壁に接する前記トレンチが形成されない第２トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第２ベース領域と、該第２ベース領域の表面層に前記トレンチと接して形成された第１導電型の第２ソース領域と、前記第１ベース領域の表面層に形成された第２導電型の第２コンタクト領域と、前記第２ソース領域と前記第２コンタクト領域に接続された第２主電極と、前記トレンチ底部の前記半導体層に形成された第１導電型の共通ドレイン領域と、を備え、前記第１ゲート電極により制御される第１トランジスタの耐圧と前記第２ゲート電極により制御される第２トランジスタの耐圧が異なることを特徴とする。
【００３２】
また、請求項３の発明にかかる半導体装置は、第１導電型の半導体層の表面層に形成されたトレンチと、該トレンチの片側の第１側壁にゲート絶縁膜を介して形成された第１ゲート電極と、前記第１側壁に接する前記トレンチが形成されない第１トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第１ベース領域と、該第１ベース領域の表面層に前記トレンチと接して形成された第１導電型の第１ドレイン領域と、該第１ドレイン領域に接続された第１主電極と、前記第１側壁に対向する前記トレンチの第２側壁にゲート絶縁膜を介して形成された第２ゲート電極と、前記第２側壁に接する前記トレンチが形成されない第２トレンチ残し部分の表面層に前記トレンチと接して形成された第２導電型の第２ベース領域と、該第２ベース領域の表面層に前記トレンチと接して形成された第１導電型の第２ドレイン領域と、該第２ドレイン領域に接続された第２主電極と、前記トレンチ底部の前記半導体層に形成された第１導電型の共通ソース領域と、前記トレンチ底部の前記半導体層に形成された第２導電型のベースコンタクト領域と、前記共通ソース領域と前記ベースコンタクト領域に接続された導電膜と、を備え、前記第１ゲート電極により制御される第１トランジスタの耐圧と前記第２ゲート電極により制御される第２トランジスタの耐圧が異なることを特徴とする。
【００３３】
また、請求項４の発明にかかる半導体装置は、請求項２に記載の発明において、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第１トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第２トレンチ残し部分の平面パターン形状は、前記第１トレンチ残し部分を囲む環状であることを特徴とする。
【００３４】
また、請求項５の発明にかかる半導体装置は、請求項３に記載の発明において、前記第１導電型がｎ型であり、前記第２導電型がｐ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第２トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第１トレンチ残し部分の平面パターン形状は、前記第２トレンチ残し部分を囲む環状であることを特徴とする。
【００３５】
また、請求項６の発明にかかる半導体装置は、請求項２に記載の発明において、前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第２トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第１トレンチ残し部分の平面パターン形状は、前記第２トレンチ残し部分を囲む環状であることを特徴とする。
【００３６】
また、請求項７の発明にかかる半導体装置は、請求項３に記載の発明において、前記第１導電型がｐ型であり、前記第２導電型がｎ型であり、前記トレンチの平面パターン形状が閉曲線であり、前記第１トレンチ残し部分の平面パターン形状は、前記閉曲線で囲まれ、かつその両端部に曲率を有する直線状であり、前記第２トレンチ残し部分の平面パターン形状は、前記第１トレンチ残し部分を囲む環状であることを特徴とする。
【００３７】
また、請求項８の発明にかかるバッテリー保護回路は、請求項４〜７のいずれか一つに記載の半導体装置の前記第２主電極を電池のマイナス側に接続することを特徴とする。
【００３８】
また、請求項９の発明にかかるバッテリーパックは、請求項１〜７のいずれか一つに記載の半導体装置を備えたバッテリー保護回路と電池とを備えたバッテリーパックであって、前記バッテリーパックのマイナス側入出力端子と前記第１主電極が接続され、前記電池のマイナス側端子と前記第２主電極が接続されたことを特徴とする。
【００３９】
また、請求項１０の発明にかかるバッテリーパックは、請求項１に記載の半導体装置を備えたバッテリー保護回路と、前記半導体装置の前記第２主電極にマイナス側端子が接続された電池と、を備え、前記半導体装置の前記第１ダイオードのアノードが同半導体装置の前記第２ダイオードのアノードに接続され、前記半導体装置の前記第２トランジスタの耐圧が同半導体装置の前記第１トランジスタの耐圧よりも低いことを特徴とする。
【００４０】
また、請求項１１の発明にかかるバッテリーパックは、請求項１に記載の半導体装置を備えたバッテリー保護回路と、前記半導体装置の前記第２主電極にマイナス側端子が接続された電池と、を備え、前記半導体装置の前記第１ダイオードのカソードが同半導体装置の前記第２ダイオードのカソードに接続され、前記半導体装置の前記第１トランジスタの耐圧が同半導体装置の前記第２トランジスタの耐圧よりも低いことを特徴とする。
【００４１】
また、請求項１２の発明にかかるバッテリーパックは、請求項１０に記載の発明において、前記電池のプラス側端子と前記半導体装置の前記第１主電極との間に接続される電源の電圧がＶ０であり、前記電池の最大電圧および最小電圧がそれぞれＶ１ｍａｘおよびＶ１ｍｉｎであり、前記半導体装置の前記第１トランジスタおよび前記第２トランジスタの耐圧がそれぞれＢＶ１およびＢＶ２であるとき、０＜Ｖ１ｍｉｎ＜Ｖ１ｍａｘ＜Ｖ０、ＢＶ１≧Ｖ０＋Ｖ１ｍａｘ、ＢＶ２≧Ｖ０−Ｖ１ｍｉｎであることを特徴とする。
【００４２】
また、請求項１３の発明にかかるバッテリーパックは、請求項１１に記載の発明において、前記電池のプラス側端子と前記半導体装置の前記第１主電極との間に接続される電源の電圧がＶ０であり、前記電池の最大電圧および最小電圧がそれぞれＶ１ｍａｘおよびＶ１ｍｉｎであり、前記半導体装置の前記第１トランジスタおよび前記第２トランジスタの耐圧がそれぞれＢＶ１およびＢＶ２であるとき、０＜Ｖ１ｍｉｎ＜Ｖ１ｍａｘ＜Ｖ０、ＢＶ１≧Ｖ０−Ｖ１ｍｉｎ、ＢＶ２≧Ｖ０＋Ｖ１ｍａｘであることを特徴とする。
【発明の効果】
【００４３】
本発明にかかる半導体装置、バッテリー保護回路およびバッテリーパックによれば、バッテリー保護スイッチとなる双方向素子の耐圧を非対称にすることによって、オン抵抗の低減を図ることができるという効果を奏する。また、オン抵抗を変えない場合には、耐圧を高めることができるという効果を奏する。
【発明を実施するための最良の形態】
【００４４】
以下に添付図面を参照して、この発明にかかる半導体装置、バッテリー保護回路およびバッテリーパックの好適な実施の形態を詳細に説明する。なお、以下の各実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、以下の各実施の形態の説明および添付図面において、Ｓ１、Ｓ２、Ｄ１、Ｄ２、Ｇ１およびＧ２は、それぞれ、第１のソース端子、第２のソース端子、第１のドレイン端子、第２のドレイン端子、第１のゲート端子および第２のゲート端子である。
【００４５】
（実施の形態１）
図１は、この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。この半導体装置は、双方向ＴＬＰＭ２０である。図１のＸ−Ｘ線で切断した要部断面図は図１５と同じである。また、この双方向ＴＬＰＭ２０の製造方法は、［背景技術］の欄において図１５を参照しながら説明した通りである。
【００４６】
また、実施の形態１にかかる双方向ＴＬＰＭ２０を用いたバッテリー保護ＩＣおよびバッテリーパックの構成は、図１４に示す構成と同じある。ただし、実施の形態１の説明では、右側のｎＭＯＳＦＥＴ３３および左側のｎＭＯＳＦＥＴ３４をそれぞれ第１ｎＭＯＳＦＥＴ２１および第２ｎＭＯＳＦＥＴ２２と読み替えるものとする。このような事情により、ここでは、双方向ＴＬＰＭ２０の断面構成およびその製造方法、並びにバッテリー保護ＩＣおよびバッテリーパックの構成については、説明を省略する。なお、図１において、図１７と同一部位には同一の符号を付す。
【００４７】
図１に示すように、トレンチ３の平面パターンは閉曲線状である。トレンチ３の閉曲線で囲まれる第１ｎソース領域１２は、両端に円弧部を有する直線状の島であり、この島が複数個、形成されている。図示例では、第１ｎソース領域１２の島が４個、形成されている。第１ｎソース領域１２の島の外側の領域は、第２ｎソース領域１４である。第２ｎソース領域１４は、第１ｎソース領域１２の島を囲む環状部１９を複数有する。
【００４８】
このトレンチ３の平面パターンにおいては、第２ｎソース領域１４が第１ｎソース領域１２よりも高電位である場合、すなわち第２ソース電極１７が第１ソース電極１６よりも高電位になる場合に、図１のＡ部における円弧部では、トレンチ３の外側の第２ｎソース領域１４から内側の第１ｎソース領域１２に向かって集中するように電位が分布する。そのため、第１ｎソース領域１２の直線部よりもその円弧部で電界が強くなる。従って、Ａ部で第１ｎＭＯＳＦＥＴ２１のオフ耐圧が決まる。
【００４９】
一方、第１ｎソース領域１２が第２ｎソース領域１４よりも高電位になると、Ａ部における円弧部では、トレンチ３の内側の第１ｎソース領域１２から外側の第２ｎソース領域１４へ広がるように電位が分布する。そのため、第１ｎソース領域１２の直線部よりもその円弧部で電界が緩和される。従って、Ａ部では、第２ｎＭＯＳＦＥＴ２２のオフ耐圧は決まらない。
【００５０】
図１５に示す断面構成で、図１７に示す平面パターンを有する従来の双方向ＴＬＰＭ２０では、対向するトレンチ３の側壁に設けられた第１ゲート電極６および第２ゲート電極７は、電気的に分離しているので、トレンチ３の終端を形成しない。従って、必ずトレンチ３の外側から内側へ電位が分布するため、図１７のＡ部およびＢ部の各円弧部で第１ｎＭＯＳＦＥＴ２１および第２ｎＭＯＳＦＥＴ２２のオフ耐圧が決まってしまう。この円弧部の曲率を小さくすることによってオフ耐圧の低下を回避できる。しかし、円弧部の曲率が小さくなると、デバイスピッチが大きくなってしまう。そのため、チャネルが形成される面積が減少してしまい、オン抵抗の増大を招く。
【００５１】
それに対して、図１に示す平面パターンによれば、例えば図１４に示すバッテリー保護ＩＣ３０において、バッテリーパック４０のマイナス側入出力端子Ｐａｃｋ−側（右側）のｎＭＯＳＦＥＴ３３のみを高耐圧にする場合に有効である。ｎＭＯＳＦＥＴ３３のみを高耐圧にすればよい場合とは、バッテリーパック４０のシステムがバッテリーパック４０に充電器５０を逆の極性で接続できないような構成となっている場合である。
【００５２】
例えば、第１ｎＭＯＳＦＥＴ２１および第２ｎＭＯＳＦＥＴ２２のオフ耐圧がともに２６Ｖであるとする。また、平面パターンを図１に示すパターンとし、トレンチ３の幅および円弧部の曲率（１／ｒ１）を、それぞれ、図１７に示すパターンのトレンチ３の幅および円弧部の曲率（１／ｒ３）と同じにする。そうすると、トレンチ３の内側の第１ｎソース領域１２を高電位にした場合の第２ｎＭＯＳＦＥＴ２２のオフ耐圧が、外側の第２ｎソース領域１４を高電位にした場合の第１ｎＭＯＳＦＥＴ２１のオフ耐圧に比べて２Ｖ程度上昇する。
【００５３】
つまり、実使用上、製造プロセスを変更せずに、オン抵抗を上げることなく、第２ｎＭＯＳＦＥＴ２２のオフ耐圧を２Ｖ程度、上げることが可能である。ここで、ｒ１およびｒ３は、それぞれ、図１および図１７に示す平面パターンにおいて、トレンチ３の円弧部における内周線の曲率半径である。
【００５４】
また、第１ｎＭＯＳＦＥＴ２１および第２ｎＭＯＳＦＥＴ２２のオフ耐圧がともに２６Ｖであり、平面パターンを図１に示すパターンとし、トレンチ３の円弧部の曲率（１／ｒ１）を図１７に示すパターンの曲率（１／ｒ３）と同じにする。そして、図１に示すパターンのトレンチ３の幅を、図１７に示すパターンのトレンチ幅よりも０．２μｍ狭くする。トレンチ幅を狭くしたことにより、トレンチ３の円弧部の外周線の曲率半径ｒ２が０．２μｍ縮まる。
【００５５】
この場合、第２ｎＭＯＳＦＥＴ２２のオフ耐圧を、図１７に示すパターンにおけるオフ耐圧と同じにすることができる。一方、第１ｎＭＯＳＦＥＴ２１のオフ耐圧は、図１７に示すパターンにおけるオフ耐圧に比べて２Ｖ程度降下する。また、トレンチ幅を狭くすることによって、複数配置される第１ｎソース領域１２のピッチを狭めることができるので、第１ｎソース領域１２の数を増やすことができる。従って、チャネル形成面積を増大させることができるので、オン抵抗を下げることができる。
【００５６】
つまり、トレンチ幅を狭めることによって、実使用上、製造プロセスを変更せずに、双方向ＴＬＰＭ２０をバッテリー保護ＩＣ３０のバッテリー保護スイッチとして使用でき、従来よりもオン抵抗を下げることが可能である。第２ｎＭＯＳＦＥＴ２２のオフ耐圧と比べて第１ｎＭＯＳＦＥＴ２１のオフ耐圧を下げ、かつ双方向ＴＬＰＭ２０のオン抵抗を下げる他の方法として、図１に示す平面パターンおいて、Ａ部の曲率を大きくする（すなわち、Ａ部の曲率半径ｒ１を小さくする）方法や、図１５に示す断面構成において、共通ｎドレイン領域４の不純物濃度を高くする方法が考えられる。
【００５７】
（実施の形態２）
図２は、この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。図３および図４は、それぞれ、図２のＸ１−Ｘ１線およびＸ２−Ｘ２線で切断した要部断面図である。図３および図４に示すように、この半導体装置は、ソース共通の入出力ドレイン型の双方向ＴＬＰＭ６０である。
【００５８】
図２に示すように、実施の形態２の双方向ＴＬＰＭ６０では、図１の第１ｎソース領域１２が第１ｎドレイン領域５２に代わっており、第２ｎソース領域１４が第２ｎドレイン領域５３に代わっている。また、トレンチ３の底部には、共通ｎソース領域５１とｐベースコンタクト領域１０ａが選択的に形成されている。なお、図２では、ｐベースコンタクト領域１０ａが１箇所だけ示されているが、実素子では、ｐベースコンタクト領域１０ａは複数箇所に形成されている。図３および図４を参照しながら、双方向ＴＬＰＭ６０の製造方法について説明する。
【００５９】
図３に示すように、まず、ｐ基板１にｎウェル領域２を形成し、トレンチ３を形成する。そのトレンチ３の底面に共通ｎソース領域５１を形成し、トレンチ側壁にゲート絶縁膜５を介して第１ゲート電極６と第２ゲート電極７を同時に形成する。次いで、第１ｎシリコン柱８の表面層および第２ｎシリコン柱９の表面層にそれぞれ第１ｐベース領域１０および第２ｐベース領域１１を同時に形成する。
【００６０】
次いで、第１ｐベース領域１０の表面層および第２ｐベース領域１１の表面層にそれぞれ第１ｎドレイン領域５２および第２ｎドレイン領域５３を同時に形成する。トレンチ３を層間絶縁膜１８で埋めた後、その層間絶縁膜１８をパターニングし、第１ドレイン領域５２の表面層および第２ドレイン領域５３の表面層にそれぞれ第１ドレインコンタクト領域５２ａおよび第２ドレインコンタクト領域５３ａを同時に形成する。次いで、ソース電極５１ａ、第１ドレイン電極５４および第２ドレイン電極５５を形成する。
【００６１】
図４に示すように、トレンチ３の奥行き方向の適当な箇所には、第１ｐベース領域１０および第２ｐベース領域１１の両方に接続するｐベースコンタクト領域１０ａが形成される。このｐベースコンタクト領域１０ａは、プラグであるソース電極５１ａに接続する。このソース電極５１ａは、共通ｎソース領域５１とｐベースコンタクト領域１０ａを短絡しているものであり、他の箇所と接続しないで浮遊電位状態となっている。また、第１ドレイン電極５４および第２ドレイン電極５５は、それぞれ、第１のドレイン端子Ｄ１および第２のドレイン端子Ｄ２に接続される。
【００６２】
図５は、図３および図４に示す双方向ＴＬＰＭの等価回路を示す回路図である。図５に示すように、第１ｎＭＯＳＦＥＴ６１は、第１ｎドレイン領域５２、第１ｐベース領域１０および共通ｎソース領域５１から構成される。第２ｎＭＯＳＦＥＴ６２は、第２ｎドレイン領域５３、第２ｐベース領域１１および共通ｎソース領域５１から構成される。また、第１ｎＭＯＳＦＥＴ６１に逆並列接続された第１ダイオード６３は、第１ドレイン領域５２、第１ｐベース領域１０およびｐベースコンタクト領域１０ａから構成される。第２ｎＭＯＳＦＥＴ６２に逆並列接続された第２ダイオード６４は、第２ｎドレイン領域５３、第２ｐベース領域１１およびｐベースコンタクト領域１０ａから構成される。
【００６３】
図５に示す構成の双方向ＴＬＰＭ６０を、図１４に示す双方向横型パワーＭＯＳＦＥＴ３１として適用する場合には、電池４１のマイナス側端子に第２のドレイン端子Ｄ２を接続し、バッテリーパック４０のマイナス側入出力端子Ｐａｃｋ−に第１のドレイン端子Ｄ１を接続する。この場合、第１のドレイン端子Ｄ１に第２のドレイン端子Ｄ２よりも高い電位が加わった場合の第１ｎＭＯＳＦＥＴ６１のオフ耐圧を、第２のドレイン端子Ｄ２に第１のドレイン端子Ｄ１よりも高い電位が加わった場合の第２ｎＭＯＳＦＥＴ６２のオフ耐圧よりも高くすることができる。図３〜図５に示す構成の双方向ＴＬＰＭ６０においても、図２に示すような平面パターンにすると、実施の形態１と同様の効果が得られる。
【００６４】
なお、上述した実施の形態１および２では、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、導電型を逆にしても同様である。ただし、導電型を逆にする場合には、図１および図２に相当する平面パターンにおいて、第１ソース領域１２と第２ソース領域１４の場所を入れ替え、第１ｎドレイン領域５２と第２ｎドレイン領域５３の場所を入れ替える必要がある。また、双方向ＴＬＰＭ２０，６０は、制御回路などの集積回路とともに同一の半導体基板に形成されることが多い。
【００６５】
また、上述した実施の形態１および２では、双方向横型パワーＭＯＳＦＥＴ３１が双方向ＴＬＰＭ２０，６０により構成されている場合についてのみ説明したが、バッテリー保護スイッチは双方向ＴＬＰＭ２０，６０に限らない。例えば、双方向横型パワーＭＯＳＦＥＴ３１の２つのＭＯＳＦＥＴを別の素子として形成してもよい。この場合、プレーナゲートＭＯＳＦＥＴを用いてもよいし、トレンチゲートＭＯＳＦＥＴを用いてもよい。双方向横型パワーＭＯＳＦＥＴ３１の２つのＭＯＳＦＥＴを別の素子で形成すると、それぞれ所望のオフ耐圧の素子を容易に形成することができる。
【００６６】
また、バッテリー保護スイッチとして使用可能な半導体装置は、（１）図５に示す２つのｎＭＯＳＦＥＴのソースが共通であるもの、または（２）図１４に示す２つのｎＭＯＳＦＥＴのドレインが共通であるものに限らない。例えば、（３）２つのｐＭＯＳＦＥＴのソースが共通であるもの、（４）２つのｐＭＯＳＦＥＴのドレインが共通であるもの、（５）ｐＭＯＳＦＥＴ（第１トランジスタ）のソースとｎＭＯＳＦＥＴ（第２トランジスタ）のドレインが共通であるもの、または（６）ｎＭＯＳＦＥＴ（第１トランジスタ）のドレインとｐＭＯＳＦＥＴ（第２トランジスタ）のソースが共通であるもの、などが挙げられる。
【００６７】
以下に、実施の形態１および２の半導体装置を含めた上記（１）〜（６）の各半導体装置について、第１トランジスタの耐圧および第２トランジスタの耐圧と、電源の電圧、電池の最大電圧および電池の最小電圧との大小関係を、一般化して説明する。以下の説明では、電源の電圧をＶ０とし、電池の最大電圧をＶ１ｍａｘとし、電池の最小電圧をＶ１ｍｉｎとする。ただし、０＜Ｖ１ｍｉｎ＜Ｖ１ｍａｘ＜Ｖ０である。
【００６８】
（実施の形態３）
図６は、実施の形態３にかかる半導体装置の等価回路を示す回路図である。実施の形態３は、上記（１）の半導体装置である。すなわち、第１ｎＭＯＳＦＥＴ７１の第１のソース端子Ｓ１が第２ｎＭＯＳＦＥＴ７２の第２のソース端子Ｓ２に接続されている。また、第１ｎＭＯＳＦＥＴ７１の第１のソース端子Ｓ１および第１のドレイン端子Ｄ１にそれぞれ第１ダイオード７３のアノードおよびカソードが接続されている。第２ｎＭＯＳＦＥＴ７２の第２のソース端子Ｓ２および第２のドレイン端子Ｄ２にそれぞれ第２ダイオード７４のアノードおよびカソードが接続されている。
【００６９】
図７は、実施の形態３にかかる半導体装置に電源が正しい極性で接続された状態のバッテリーパックを示す概略図である。図８は、実施の形態３にかかる半導体装置に電源が逆の極性で接続された状態のバッテリーパックを示す概略図である。図７および図８において、符号８０はバッテリーパックであり、符号８１は双方向横型パワーＭＯＳＦＥＴであり、符号８２は制御回路部であり、符号８３は電池である。また、符号８４は電源である。
【００７０】
双方向横型パワーＭＯＳＦＥＴ８１は、図６に示す構成の半導体装置である。第１ｎＭＯＳＦＥＴ７１の第１のゲート端子Ｇ１および第２ｎＭＯＳＦＥＴ７２の第２のゲート端子Ｇ２は、制御回路部８２に接続されている。第１ｎＭＯＳＦＥＴ７１の第１のソース端子Ｓ１と第２ｎＭＯＳＦＥＴ７２の第２のソース端子Ｓ２は、制御回路部８２に共通接続されている。第１ｎＭＯＳＦＥＴ７１の第１のドレイン端子Ｄ１は、バッテリーパック８０のマイナス側入出力端子Ｐａｃｋ−に接続されている。
【００７１】
第２ｎＭＯＳＦＥＴ７２の第２のドレイン端子Ｄ２は、電池８３のマイナス側端子に接続されている。制御回路部８２は、図示省略する抵抗を介してバッテリーパック８０のプラス側入出力端子Ｐａｃｋ＋に接続されている。また、制御回路部８２は、図示省略する抵抗を介してマイナス側入出力端子Ｐａｃｋ−に接続されている。
【００７２】
図７に示すように、電源８４が正しい極性で接続された場合には、第２のドレイン端子Ｄ２が第１のドレイン端子Ｄ１よりも高電位となり、Ｄ１−Ｄ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第２ｎＭＯＳＦＥＴ７２のＤ２−Ｓ２間に最大でＶ０−Ｖ１ｍｉｎの電圧がかかることになる。この場合、電池８３を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｎＭＯＳＦＥＴ７２をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【００７３】
そのためには、第２ｎＭＯＳＦＥＴ７２の耐圧をＢＶｄｓ２とすると、次の（１）式を満たす必要がある。ただし、ＢＶｄｓ２＞０である。
ＢＶｄｓ２≧Ｖ０−Ｖ１ｍｉｎ  ・・・（１）
【００７４】
一方、図８に示すように、電源８４が逆の極性で接続された場合には、第１のドレイン端子Ｄ１が第２のドレイン端子Ｄ２よりも高電位となり、Ｄ１−Ｄ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第１ｎＭＯＳＦＥＴ７１のＤ１−Ｓ１間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかることになる。この場合、電池８３を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｎＭＯＳＦＥＴ７１をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【００７５】
そのためには、第１ｎＭＯＳＦＥＴ７１の耐圧をＢＶｄｓ１とすると、次の（２）式を満たす必要がある。ただし、ＢＶｄｓ１＞０である。また、（１）式および（２）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（３）式のようになる。
ＢＶｄｓ１≧Ｖ０＋Ｖ１ｍａｘ  ・・・（２）
０＜ＢＶｄｓ２＜ＢＶｄｓ１  ・・・（３）
【００７６】
（実施の形態４）
図９は、実施の形態４にかかる半導体装置の等価回路を示す回路図である。実施の形態４は、上記（２）の半導体装置である。すなわち、第１ｎＭＯＳＦＥＴ７１の第１のドレイン端子Ｄ１が第２ｎＭＯＳＦＥＴ７２の第２のドレイン端子Ｄ２に接続されている。
【００７７】
実施の形態４にかかる半導体装置を備えたバッテリーパックでは、第１ｎＭＯＳＦＥＴ７１の第１のドレイン端子Ｄ１と第２ｎＭＯＳＦＥＴ７２の第２のドレイン端子Ｄ２が制御回路部に共通接続される。また、第１ｎＭＯＳＦＥＴ７１の第１のソース端子Ｓ１は、バッテリーパックのマイナス側入出力端子に接続される。第２ｎＭＯＳＦＥＴ７２の第２のソース端子Ｓ２は、電池のマイナス側端子に接続される。すなわち、図７または図８において、Ｄ１とＳ１が入れ代わり、Ｄ２とＳ２が入れ代わることになる。
【００７８】
電源が正しい極性で接続された場合には、第２のソース端子Ｓ２が第１のソース端子Ｓ１よりも高電位となり、Ｓ１−Ｓ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第１ｎＭＯＳＦＥＴ７１のＤ１−Ｓ１間に最大でＶ０−Ｖ１ｍｉｎの電圧がかかることになる。この場合、電池を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｎＭＯＳＦＥＴ７１をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【００７９】
そのためには、第１ｎＭＯＳＦＥＴ７１の耐圧ＢＶｄｓ１は、次の（４）式を満たす必要がある。
ＢＶｄｓ１≧Ｖ０−Ｖ１ｍｉｎ  ・・・（４）
【００８０】
一方、電源が逆の極性で接続された場合には、第１のソース端子Ｓ１が第２のソース端子Ｓ２よりも高電位となり、Ｓ１−Ｓ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第２ｎＭＯＳＦＥＴ７２のＤ２−Ｓ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかることになる。この場合、電池を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｎＭＯＳＦＥＴ７２をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【００８１】
そのためには、第２ｎＭＯＳＦＥＴ７２の耐圧ＢＶｄｓ２は、次の（５）式を満たす必要がある。また、（４）式および（５）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（６）式のようになる。
ＢＶｄｓ２≧Ｖ０＋Ｖ１ｍａｘ  ・・・（５）
０＜ＢＶｄｓ１＜ＢＶｄｓ２  ・・・（６）
【００８２】
（実施の形態５）
図１０は、実施の形態５にかかる半導体装置の等価回路を示す回路図である。実施の形態５は、上記（３）の半導体装置である。すなわち、第１ｐＭＯＳＦＥＴ７５の第１のソース端子Ｓ１が第２ｐＭＯＳＦＥＴ７６の第２のソース端子Ｓ２に接続されている。また、第１ｐＭＯＳＦＥＴ７５の第１のドレイン端子Ｄ１および第１のソース端子Ｓ１にそれぞれ第１ダイオード７７のアノードおよびカソードが接続されている。第２ｐＭＯＳＦＥＴ７６の第２のドレイン端子Ｄ２および第２のソース端子Ｓ２にそれぞれ第２ダイオード７８のアノードおよびカソードが接続されている。
【００８３】
実施の形態５にかかる半導体装置を備えたバッテリーパックでは、第１ｐＭＯＳＦＥＴ７５の第１のソース端子Ｓ１と第２ｐＭＯＳＦＥＴ７６の第２のソース端子Ｓ２が制御回路部に共通接続される。また、第１ｐＭＯＳＦＥＴ７５の第１のドレイン端子Ｄ１は、バッテリーパックのマイナス側入出力端子に接続される。第２ｐＭＯＳＦＥＴ７６の第２のドレイン端子Ｄ２は、電池のマイナス側端子に接続される。すなわち、図７または図８と同様になる。
【００８４】
電源が正しい極性で接続された場合には、第２のドレイン端子Ｄ２が第１のドレイン端子Ｄ１よりも高電位となり、Ｄ１−Ｄ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第１ｐＭＯＳＦＥＴ７５のＤ１−Ｓ１間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかることになる。この場合、電池を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｐＭＯＳＦＥＴ７５をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【００８５】
そのためには、第１ｐＭＯＳＦＥＴ７５の耐圧−ＢＶｄｓ１は、次の（７）式を満たす必要がある。
ＢＶｄｓ１≧Ｖ０−Ｖ１ｍｉｎ  ・・・（７）
【００８６】
一方、電源が逆の極性で接続された場合には、第１のドレイン端子Ｄ１が第２のドレイン端子Ｄ２よりも高電位となり、Ｄ１−Ｄ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第２ｐＭＯＳＦＥＴ７６のＤ２−Ｓ２間に最大で−（Ｖ０＋Ｖ１ｍａｘ）の電圧がかかることになる。この場合、電池を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｐＭＯＳＦＥＴ７６をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【００８７】
そのためには、第２ｐＭＯＳＦＥＴ７６の耐圧−ＢＶｄｓ２は、次の（８）式を満たす必要がある。また、（７）式および（８）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（９）式のようになる。
ＢＶｄｓ２≧Ｖ０＋Ｖ１ｍａｘ  ・・・（８）
０＜ＢＶｄｓ１＜ＢＶｄｓ２  ・・・（９）
【００８８】
（実施の形態６）
図１１は、実施の形態６にかかる半導体装置の等価回路を示す回路図である。実施の形態６は、上記（４）の半導体装置である。すなわち、第１ｐＭＯＳＦＥＴ７５の第１のドレイン端子Ｄ１が第２ｐＭＯＳＦＥＴ７６の第２のドレイン端子Ｄ２に接続されている。
【００８９】
実施の形態６にかかる半導体装置を備えたバッテリーパックでは、第１ｐＭＯＳＦＥＴ７５の第１のドレイン端子Ｄ１と第２ｐＭＯＳＦＥＴ７６の第２のドレイン端子Ｄ２が制御回路部に共通接続される。また、第１ｐＭＯＳＦＥＴ７５の第１のソース端子Ｓ１は、バッテリーパックのマイナス側入出力端子に接続される。第２ｐＭＯＳＦＥＴ７６の第２のソース端子Ｓ２は、電池のマイナス側端子に接続される。すなわち、図７または図８において、Ｄ１とＳ１が入れ代わり、Ｄ２とＳ２が入れ代わることになる。
【００９０】
電源が正しい極性で接続された場合には、第２のソース端子Ｓ２が第１のソース端子Ｓ１よりも高電位となり、Ｓ１−Ｓ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第２ｐＭＯＳＦＥＴ７６のＤ２−Ｓ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかることになる。この場合、電池を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｐＭＯＳＦＥＴ７６をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【００９１】
そのためには、第２ｐＭＯＳＦＥＴ７６の耐圧−ＢＶｄｓ２は、次の（１０）式を満たす必要がある。
ＢＶｄｓ２≧Ｖ０−Ｖ１ｍｉｎ  ・・・（１０）
【００９２】
一方、電源が逆の極性で接続された場合には、第１のソース端子Ｓ１が第２のソース端子Ｓ２よりも高電位となり、Ｓ１−Ｓ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第１ｐＭＯＳＦＥＴ７５のＤ１−Ｓ１間に最大で−（Ｖ０＋Ｖ１ｍａｘ）の電圧がかかることになる。この場合、電池を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｐＭＯＳＦＥＴ７５をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【００９３】
そのためには、第１ｐＭＯＳＦＥＴ７５の耐圧−ＢＶｄｓ１は、次の（１１）式を満たす必要がある。また、（１０）式および（１１）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（１２）式のようになる。
ＢＶｄｓ１≧Ｖ０＋Ｖ１ｍａｘ  ・・・（１１）
０＜ＢＶｄｓ２＜ＢＶｄｓ１  ・・・（１２）
【００９４】
（実施の形態７）
図１２は、実施の形態７にかかる半導体装置の等価回路を示す回路図である。実施の形態７は、上記（５）の半導体装置である。すなわち、第１ｐＭＯＳＦＥＴ７５の第１のソース端子Ｓ１が第２ｎＭＯＳＦＥＴ７２の第２のドレイン端子Ｄ２に接続されている。
【００９５】
実施の形態７にかかる半導体装置を備えたバッテリーパックでは、第１ｐＭＯＳＦＥＴ７５の第１のソース端子Ｓ１と第２ｎＭＯＳＦＥＴ７２の第２のドレイン端子Ｄ２が制御回路部に共通接続される。また、第１ｐＭＯＳＦＥＴ７５の第１のドレイン端子Ｄ１は、バッテリーパックのマイナス側入出力端子に接続される。第２ｎＭＯＳＦＥＴ７２の第２のソース端子Ｓ２は、電池のマイナス側端子に接続される。すなわち、図７または図８において、Ｄ２とＳ２が入れ代わることになる。
【００９６】
電源が正しい極性で接続された場合には、第２のソース端子Ｓ２が第１のドレイン端子Ｄ１よりも高電位となり、Ｄ１−Ｓ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第１ｐＭＯＳＦＥＴ７５のＤ１−Ｓ１間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかることになる。この場合、電池を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｐＭＯＳＦＥＴ７５をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【００９７】
そのためには、第１ｐＭＯＳＦＥＴ７５の耐圧−ＢＶｄｓ１は、次の（１３）式を満たす必要がある。
ＢＶｄｓ１≧Ｖ０−Ｖ１ｍｉｎ  ・・・（１３）
【００９８】
一方、電源が逆の極性で接続された場合には、第１のドレイン端子Ｄ１が第２のソース端子Ｓ２よりも高電位となり、Ｄ１−Ｓ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第２ｎＭＯＳＦＥＴ７２のＤ２−Ｓ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかることになる。この場合、電池を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｎＭＯＳＦＥＴ７２をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【００９９】
そのためには、第２ｎＭＯＳＦＥＴ７２の耐圧ＢＶｄｓ２は、次の（１４）式を満たす必要がある。また、（１３）式および（１４）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（１５）式のようになる。
ＢＶｄｓ２≧Ｖ０＋Ｖ１ｍａｘ  ・・・（１４）
０＜ＢＶｄｓ１＜ＢＶｄｓ２  ・・・（１５）
【０１００】
（実施の形態８）
図１３は、実施の形態８にかかる半導体装置の等価回路を示す回路図である。実施の形態８は、上記（６）の半導体装置である。すなわち、第１ｎＭＯＳＦＥＴ７１の第１のドレイン端子Ｄ１が第２ｐＭＯＳＦＥＴ７６の第２のソース端子Ｓ２に接続されている。
【０１０１】
実施の形態８にかかる半導体装置を備えたバッテリーパックでは、第１ｎＭＯＳＦＥＴ７１の第１のドレイン端子Ｄ１と第２ｐＭＯＳＦＥＴ７６の第２のソース端子Ｓ２が制御回路部に共通接続される。また、第１ｎＭＯＳＦＥＴ７１の第１のソース端子Ｓ１は、バッテリーパックのマイナス側入出力端子に接続される。第２ｐＭＯＳＦＥＴ７６の第２のドレイン端子Ｄ２は、電池のマイナス側端子に接続される。すなわち、図７または図８において、Ｄ１とＳ１が入れ代わることになる。
【０１０２】
電源が正しい極性で接続された場合には、第２のドレイン端子Ｄ２が第１のソース端子Ｓ１よりも高電位となり、Ｓ１−Ｄ２間に最大で−（Ｖ０−Ｖ１ｍｉｎ）の電圧がかかる。つまり、第１ｎＭＯＳＦＥＴ７１のＤ１−Ｓ１間に最大でＶ０−Ｖ１ｍｉｎの電圧がかかることになる。この場合、電池を安全に保護するには、第１のゲート端子Ｇ１と第１のソース端子Ｓ１の間を短絡させて、第１ｎＭＯＳＦＥＴ７１をオフ状態にすることによって、−（Ｖ０−Ｖ１ｍｉｎ）の電圧を遮断すればよい。
【０１０３】
そのためには、第１ｎＭＯＳＦＥＴ７１の耐圧−ＢＶｄｓ１は、次の（１６）式を満たす必要がある。
ＢＶｄｓ１≧Ｖ０−Ｖ１ｍｉｎ  ・・・（１６）
【０１０４】
一方、電源が逆の極性で接続された場合には、第１のソース端子Ｓ１が第２のドレイン端子Ｄ２よりも高電位となり、Ｓ１−Ｄ２間に最大でＶ０＋Ｖ１ｍａｘの電圧がかかる。つまり、第２ｐＭＯＳＦＥＴ７６のＤ２−Ｓ２間に最大で−（Ｖ０＋Ｖ１ｍａｘ）の電圧がかかることになる。この場合、電池を安全に保護するには、第２のゲート端子Ｇ２と第２のソース端子Ｓ２の間を短絡させて、第２ｐＭＯＳＦＥＴ７６をオフ状態にすることによって、Ｖ０＋Ｖ１ｍａｘの電圧を遮断すればよい。
【０１０５】
そのためには、第２ｐＭＯＳＦＥＴ７６の耐圧ＢＶｄｓ２は、次の（１７）式を満たす必要がある。また、（１６）式および（１７）式より、ＢＶｄｓ１とＢＶｄｓ２の関係は、（１８）式のようになる。
ＢＶｄｓ２≧Ｖ０＋Ｖ１ｍａｘ  ・・・（１７）
０＜ＢＶｄｓ１＜ＢＶｄｓ２  ・・・（１８）
【０１０６】
上述した実施の形態３〜８の各式に示すように第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの耐圧を設計することによって、図７または図８に示す構成のバッテリーパック８０において、アバランシェモードに突入することを防ぐことができる。従って、電池を安全に保護することができる。
【０１０７】
また、実施の形態３および実施の形態６では、低耐圧側の第１ＭＯＳＦＥＴの耐圧の設計値を下げることができる。実施の形態２、実施の形態３、実施の形態５および実施の形態６では、低耐圧側の第２ＭＯＳＦＥＴの耐圧の設計値を下げることができる。従って、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの耐圧の設計値が同じである従来の半導体装置に比べて、オン抵抗を低くすることができる。あるいは、オン抵抗を従来の半導体装置と同じにする場合には、半導体装置が形成されるチップのサイズを小さくすることができるので、コストを削減することができる。
【産業上の利用可能性】
【０１０８】
以上のように、本発明にかかる半導体装置、バッテリー保護回路およびバッテリーパックは、携帯機器や情報機器などの電源として使用される２次電池を備えたバッテリーパックに有用である。
【図面の簡単な説明】
【０１０９】
【図１】この発明の実施の形態１にかかる半導体装置の要部を示す平面図である。
【図２】この発明の実施の形態２にかかる半導体装置の要部を示す平面図である。
【図３】図２のＸ１−Ｘ１線で切断した半導体装置の要部断面図である。
【図４】図２のＸ２−Ｘ２線で切断した半導体装置の要部断面図である。
【図５】図３および図４に示す双方向ＴＬＰＭの等価回路を示す回路図である。
【図６】この発明の実施の形態３にかかる半導体装置の等価回路を示す回路図である。
【図７】この発明の実施の形態３にかかる半導体装置に電源が正しい極性で接続された状態のバッテリーパックを示す概略図である。
【図８】この発明の実施の形態３にかかる半導体装置に電源が逆の極性で接続された状態のバッテリーパックを示す概略図である。
【図９】この発明の実施の形態４にかかる半導体装置の等価回路を示す回路図である。
【図１０】この発明の実施の形態５にかかる半導体装置の等価回路を示す回路図である。
【図１１】この発明の実施の形態６にかかる半導体装置の等価回路を示す回路図である。
【図１２】この発明の実施の形態７にかかる半導体装置の等価回路を示す回路図である。
【図１３】この発明の実施の形態８にかかる半導体装置の等価回路を示す回路図である。
【図１４】バッテリーパックの構成を示すブロック図である。
【図１５】双方向ＴＬＰＭの要部を示す断面図である。
【図１６】図１５に示す双方向ＴＬＰＭの等価回路を示す回路図である。
【図１７】従来の双方向ＴＬＰＭの要部を示す平面図である。
【符号の説明】
【０１１０】
Ｐａｃｋ−  マイナス側入出力端子
２  ｎウェル領域
３  トレンチ
４  共通ｎドレイン領域
５  ゲート絶縁膜
６  第１ゲート電極
７  第２ゲート電極
８  第１ｎシリコン柱
９  第２ｎシリコン柱
１０  第１ｐベース領域
１０ａ  ｐベースコンタクト領域
１１  第２ｐベース領域
１２  第１ｎソース領域
１３  第１ベースコンタクト領域
１４  第２ｎソース領域
１５  第２ベースコンタクト領域
１６  第１ソース電極
１７  第２ソース電極
２０，６０  双方向ＴＬＰＭ
２１，６１，７１，７５  第１ＭＯＳＦＥＴ
２２，６２，７２，７６  第２ＭＯＳＦＥＴ
２３，６３，７３，７７  第１ダイオード
２４，６４，７４，７８  第２ダイオード
３０  バッテリー保護ＩＣ
４０，８０  バッテリーパック
４１  電池
５１  共通ｎソース領域
５１ａ  ソース電極
５２  第１ｎドレイン領域
５３  第２ｎドレイン領域
５４  第１ドレイン電極
５５  第２ドレイン電極
【図１】
2008010813.tif 000003
【図２】
2008010813.tif 000004
【図３】
2008010813.tif 000005
【図４】
2008010813.tif 000006
【図５】
2008010813.tif 000007
【図６】
2008010813.tif 000008
【図７】
2008010813.tif 000009
【図８】
2008010813.tif 000010
【図９】
2008010813.tif 000011
【図１０】
2008010813.tif 000012
【図１１】
2008010813.tif 000013
【図１２】
2008010813.tif 000014
【図１３】
2008010813.tif 000015
【図１４】
2008010813.tif 000016
【図１５】
2008010813.tif 000017
【図１６】
2008010813.tif 000018
【図１７】
2008010813.tif 000019