(57)【要約】【課題】アスペクト比の高い溝をボイドの発生を抑制し電気的にも安定した絶縁膜を埋め込む。【解決手段】シリコン基板２１にゲート酸化膜２５、多結晶シリコン膜２６、シリコン窒化膜２７を形成し、これに溝２２をＲＩＥにより形成する。溝２２の内面に、熱ＣＶＤ法でＨＴＯ膜２８を形成し、この表面にＡｌ原子層２９、シリコンリッチなＳｉＯｙ（ｙ＜２）膜３０を形成し、ラジカル酸化処理で表面部をＳｉＯｘ（ｙ＜ｘ＜２）膜３１を形成する。繰り返しＳｉＯｙ膜３２を形成して溝２２内を埋め込む。【選択図】図８
2008010739.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、
前記半導体基板上に積層した前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を異方性エッチングし溝を形成する工程と、
形成した前記溝の表面に熱ＣＶＤ法により第１の酸化膜を形成する工程と、
前記第１の酸化膜が形成された前記溝にシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは金属原子または炭素原子を１×１０１３／ｃｍ３以上含む第２の酸化膜を埋め込む工程と、
埋め込んだ前記第２の酸化膜を酸化性雰囲気中でプラズマ処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にシリコン窒化膜を形成する工程と、
前記半導体基板上に積層した前記シリコン窒化膜、前記ゲート絶縁膜および前記半導体基板を異方性エッチングし溝を形成する工程と、
形成した前記溝の表面に熱ＣＶＤ法により第１の酸化膜を形成する工程と、
前記第１の酸化膜が形成された前記溝にシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは金属原子または炭素原子を１×１０１３／ｃｍ３以上含む第２の酸化膜を埋め込む工程と、
埋め込んだ前記第２の酸化膜を酸化性雰囲気中でプラズマ処理する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記第２の酸化膜を埋め込む工程およびプラズマ処理を行う工程は、前記溝を埋め込むために複数回繰り返し実施することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第２の酸化膜を形成する工程では、前記半導体基板を、Ａｌ（アルミニウム）を含む有機化合物を導入した真空雰囲気中に曝露する工程と、シリコンを含む有機化合物を導入した真空雰囲気中に曝露する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１ないし３のいずれかに記載の半導体装置の製造方法において、
前記第２の酸化膜を形成する工程では、前記半導体基板を、シリコンを含む有機化合物を導入した真空雰囲気中に曝露する工程と、酸化性を有するガスを導入した真空雰囲気中に曝露する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項６】
溝が形成された半導体基板と、
この半導体基板の前記溝を除いた表面に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成された多結晶シリコン膜と、
前記溝の表面に熱ＣＶＤ法により形成された第１の酸化膜と、
前記第１の酸化膜が形成された溝に埋め込まれ且つプラズマ酸化処理されたシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは１×１０１３／ｃｍ３以上の金属原子または炭素原子を含む第２の酸化膜とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に溝構造を有する半導体装置に関し、前記溝内に素子分離用の絶縁膜が埋め込まれた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリに代表される半導体装置において、素子間分離をＳＴＩ（Shallow Trench Isolation）構造により行うものがある。これは、シリコン基板上にゲート絶縁膜、多結晶シリコン膜、シリコン窒化膜を堆積させ、リソグラフィ処理を行いＲＩＥ加工を施して積層した膜をエッチング開口すると共にその開口を介してシリコン基板に溝を設け、この溝内に絶縁膜を形成するものである。
【０００３】
溝内に絶縁膜を形成する方法として、従来ではＨＤＰ(High Density Plasma)膜による埋め込み方法が一般的であった。ところが、設計ルールの微細化に伴い、シリコン基板に形成する溝の幅寸法がさらに狭くなってきており、ＨＤＰ膜を形成する方法では埋め込み能力が十分ではないため、埋め込みボイドの発生が生じ、素子を作る上で陥没が生じるなどの不具合が発生していた。
【０００４】
このような不具合を解消するため、ボイドを発生させることなく溝内に絶縁膜を埋め込む方法として、ＡＬＤ（Atomic Layer Deposition）と呼ばれる技術がある（例えば、特許文献１および非特許文献１参照）。これは、上記したような溝を形成したシリコン基板に対して、ＴＭＡ（トリメチルアルミニウム；Ａｌ（ＣＨ３）３）等のガスを流して表面に吸着させた後、シラノール系のガスとして例えば（Ｓｉ−（−Ｏ−ＣＨ３）３−ＯＨ）等のガスを流し、これによって成膜を行って絶縁膜を形成するようにしたものである。
【特許文献１】特開２００３−７７００号公報
【非特許文献１】D. Hausmann et al、”Rapid Vapor Deposition of Highly Conformal Silica Nanolaminates”、Science（サイエンス）、11 October 2002、vol 298、p.402-406
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記した技術では、絶縁膜を形成するためのプリカーサ（前駆体）自体によって、形成される絶縁膜のシリコン基板の表面部分にＡｌ（アルミニウム）そのものやシリコンリッチな膜が残ることになる。フラッシュメモリなどの不揮発性半導体記憶素子でゲート電極を先に形成する製造方法においては、アルミニウムやシリコンリッチ膜がゲート絶縁膜の表面に介在することに伴い、ゲート材料に電圧がかかった場合に、シリコン基板とゲート電極の材料である多結晶シリコン膜との間でリーク電流が生じ、素子特性に悪影響を与えることがあった。また、ゲート電極を先に形成しない構造の場合でも、素子間の絶縁膜埋め込みを行った場合、隣同士の素子の間をリーク電流が流れる事により動作が不安定になることがあった。
【０００６】
本発明は、本課題を解決するため、上述のようなＡＬＤのような薄膜を積層することによるボイドの発生を回避して埋め込みを行う工程を採用する場合でも、絶縁膜と半導体基板との間に残留する金属イオンやダングリングボンドなどによる悪影響を極力低減することができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上にシリコン窒化膜を形成する工程と、前記半導体基板上に積層した前記シリコン窒化膜、前記多結晶シリコン膜、前記ゲート絶縁膜および前記半導体基板を異方性エッチングし溝を形成する工程と、形成した前記溝の表面に熱ＣＶＤ法により第１の酸化膜を形成する工程と、前記第１の酸化膜が形成された前記溝にシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは金属原子または炭素原子を１×１０１３／ｃｍ３以上含む第２の酸化膜を埋め込む工程と、埋め込んだ前記第２の酸化膜を酸化性雰囲気中でプラズマ処理する工程とを備えたところに特徴を有する。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にシリコン窒化膜を形成する工程と、前記半導体基板上に積層した前記シリコン窒化膜、前記ゲート絶縁膜および前記半導体基板を異方性エッチングし溝を形成する工程と、形成した前記溝の表面に熱ＣＶＤ法により第１の酸化膜を形成する工程と、前記第１の酸化膜が形成された前記溝にシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは金属原子または炭素原子を１×１０１３／ｃｍ３以上含む第２の酸化膜を埋め込む工程と、埋め込んだ前記第２の酸化膜を酸化性雰囲気中でプラズマ処理する工程とを備えたところに特徴を有する。
【０００９】
上記各発明において、前記第２の酸化膜を埋め込む工程およびプラズマ処理を行う工程は、前記溝を埋め込むために複数回繰り返し実施することが好ましい。
そして、本発明の半導体装置は、溝が形成された半導体基板と、この半導体基板の前記溝を除いた表面に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成された多結晶シリコン膜と、前記溝の表面に熱ＣＶＤ法により形成された第１の酸化膜と、前記第１の酸化膜が形成された溝に埋め込まれ且つプラズマ酸化処理されたシリコン酸化膜（ＳｉＯｘ；ただしｘ≦２）膜もしくは１×１０１３／ｃｍ３以上の金属原子または炭素原子を含む第２の酸化膜とを備えたところに特徴を有する。
【発明の効果】
【００１０】
本発明によれば、溝内部への絶縁膜の埋め込み処理に際してボイドを発生させることなく確実に行え、電気的にもリーク電流の発生を抑制した安定した特性の半導体装置を提供することができるようになる。
【発明を実施するための最良の形態】
【００１１】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図７を参照して説明する。
図１は、例えばフラッシュメモリなどの半導体装置に適用した場合の素子分離領域の部分の製造工程の途中段階における断面を模式的に示すものである。図示の部分では、フラッシュメモリのメモリセル領域のトランジスタを素子分離している部分の構成を示している。
【００１２】
半導体基板としてのシリコン基板１表面に、表面から突出して、絶縁膜からなるＳＴＩ（Shallow Trench Isolation）３が形成されている。シリコン基板１の表面部分は、ＳＴＩ３により活性領域４が分離形成されている。
【００１３】
シリコン基板１の活性領域４の表面には、ゲート絶縁膜としてのゲート酸化膜５が形成され、この上面には多結晶シリコン膜６が積層形成されている。さらに、多結晶シリコン膜６の上面にはシリコン窒化膜７が積層形成されている。このシリコン窒化膜７はＣＭＰ（Chemical Mechanical Polishing）処理のストッパとして機能するもので、後の工程で剥離される。
【００１４】
絶縁膜からなるＳＴＩ３は、溝２の内面に複数の膜を積層して形成されている。溝２のシリコン基板１の面に接する部分およびゲート酸化膜５、多結晶シリコン膜６、シリコン窒化膜７の側面に接する部分には熱ＣＶＤ（Chemical Vapor Deposition）により形成されたシリコン酸化膜であるＨＴＯ（High Temperature Oxide）膜８が形成されている。このＨＴＯ膜８の表面にはアルミニウム（Ａｌ）原子が付着して形成されたＡｌ原子層９およびシリコンリッチなＳｉＯｙ（ｙ＜２）膜１０が積層されており、その表面には同じくシリコンリッチなＳｉＯｙ膜１１が積層形成され、これによって溝２の内部が埋め込まれた状態となっている。Ａｌ原子層９およびＳｉＯｙ膜１０により、第２の酸化膜が構成されている。この第２の酸化膜には、金属原子であるアルミニウム原子が１×１０１３／ｃｍ３以上含まれており、１層分の膜厚が１００ｎｍ以下で形成されている。
【００１５】
シリコンリッチなＳｉＯｙ膜１０、１１は、アスペクト比が大きいＳＴＩ３の形成においてもボイドを伴うことなく溝２内部に形成することができるので、電気的な絶縁状態を確実にすることができ、特性上においても優れたものを得ることができる。また、上記構成においては、溝２の内面にＨＴＯ膜８を形成した上で、Ａｌ原子層９およびＳｉＯｙ膜１０を形成しているので、Ａｌ原子層９による電気的特性への悪影響を防止することができる。
【００１６】
次に、上記構成の製造工程について図２ないし図７も参照して説明する。
まず、図２に示す半導体基板であるシリコン基板１に、図３に示すように、ゲート酸化膜５を形成し、続いて多結晶シリコン膜６およびシリコン窒化膜７を積層形成する。ここで、図示の領域はメモリセル領域のトランジスタ部分を示すものであるから、ゲート酸化膜５は、メモリセルトランジスタの動作に対応した膜厚に設定されている。また、多結晶シリコン膜６は、ゲート先作り方式によるトランジスタの形成を行う関係で、フローティングゲート電極の一部となる構成として形成するものである。シリコン窒化膜７は、後述するエッチングマスクおよびＣＭＰ処理のストッパとして機能するものである。
【００１７】
続いて、シリコン窒化膜７上にフォトリソグラフィ処理によりレジストパターンを形成し、これをマスクとして図４に示すように、シリコン窒化膜７をＲＩＥ法を用いてエッチングすると共に、続いて多結晶シリコン膜６、ゲート酸化膜５およびシリコン基板１をエッチング処理し、溝２を所定深さまで形成する。溝２は、底面が平坦で側壁は上方に向かって開くようにやや傾斜を持った状態（垂直方向からの傾斜角度αが正である順テーパ状態）に形成されている。
【００１８】
次に、図５に示すように、溝２の内壁表面にＨＴＯ膜８を形成する。これは、熱ＣＶＤ法により形成するもので、使用するガスとして、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）を５０〜１５０ｓｃｃｍ、Ｎ２Ｏを１００〜３００ｓｃｃｍとし、処理温度を７００〜８００℃として、圧力を３０〜５０Ｐａ程度の条件として行う。形成するＨＴＯ膜８の膜厚は、２．５ｎｍ以上とすることが望ましく、ここでは十分なリーク防止効果を確認している例えば５ｎｍの膜厚で形成している。
【００１９】
続いて、図６に示すように、ＨＴＯ膜８上にＡｌ原子層９およびＳｉＯｙ膜１０を形成する。Ａｌ原子層９は、例えば、真空チャンバー中で温度２００〜４５０℃、圧力２０〜１００Ｐａの範囲のＡｒガスまたはＨｅガス雰囲気中で、ＴＭＡ（トリメチルアルミニウム）ガスを１０〜３００ｓｃｃｍで１秒〜３０秒程度流してＨＴＯ膜８の表面にアルミニウムを吸着させることにより形成される。
【００２０】
この後、シラノール系ガス、例えば（Ｓｉ−（ＯＣＨ３）３−ＯＨ）ガスを同雰囲気環境下において２０〜５００ｓｃｃｍの流量で２秒〜６０秒程度流すことにより、Ａｌ原子層９の上にＡｌ−Ｏ−Ｓｉ−（ＯＣＨ３）３結合を形成し、これによってシリコンリッチなＳｉＯｙ膜１０が形成される。そして、この工程を繰り返し実施して図７に示すようにシリコンリッチなＳｉＯｙ膜１１をＳｉＯｙ膜１０上に積層形成することにより、溝２内を確実に埋め込む。なお、図示の状態では、２回目の埋め込みで内部を充填したものを示しており、このとき、１層分のＡｌ原子層９、ＳｉＯｙ膜１０の膜厚は、１００ｎｍ以下となるように形成されているが、３回以上繰り返し行っても良い。
【００２１】
この後、ＣＭＰ処理をシリコン窒化膜７をストッパとして実施することにより、図１に示すＳＴＩ３を形成する。なお、この後は、ＳＴＩ３を形成している絶縁膜をさらに掘り下げたり、あるいは、シリコン窒化膜７を剥離する処理などを実施したりすることで、フローティングゲート電極の下層部分を形成することができる。
【００２２】
そして、この上にさらにゲート電極となる材料を何層も積層形成し、フローティングゲート電極およびゲート絶縁膜、コントロールゲート電極などを形成すると共に、導電性の材料をパターニングして加工することでフラッシュメモリを作成する。
【００２３】
以上のようにして溝２内にＨＴＯ膜８、Ａｌ原子層９、シリコンリッチなＳｉＯｙ膜１０、１１を積層してＳＴＩ３を形成するので、ボイドを発生させることなく確実に溝２内を埋め込むことができ、しかも、溝２に最初にＨＴＯ膜８を形成しているので、Ａｌ原子層９などによるリーク電流の問題も解決されるので、電気的特性も良好な構成とすることができる。
【００２４】
（第２の実施形態）
以下、本発明の第２の実施形態について図８ないし図１７を参照して説明する。
図８は、例えばフラッシュメモリなどの半導体装置に適用した場合の素子分離領域の部分の製造工程の途中段階における断面を模式的に示すものである。図示の部分では、フラッシュメモリのメモリセル領域のトランジスタを素子分離している部分の構成を示している。
【００２５】
半導体基板としてのシリコン基板２１の表面に、表面から突出して、絶縁膜からなるＳＴＩ（Shallow Trench Isolation）２３が形成されている。シリコン基板２１の表面部分は、ＳＴＩ２３により活性領域２４が分離形成されている。
【００２６】
シリコン基板２１の活性領域２４の表面には、ゲート絶縁膜としてのゲート酸化膜２５が形成され、この上面には多結晶シリコン膜２６が積層形成されている。さらに、多結晶シリコン膜２６の上面にはシリコン窒化膜２７が積層形成されている。このシリコン窒化膜２７はＣＭＰ（Chemical Mechanical Polishing）処理のストッパとして機能するもので、後の工程で剥離される。
【００２７】
絶縁膜からなるＳＴＩ２３は、溝２２の内面に複数の膜を積層して形成されている。溝２２のシリコン基板２１の面に接する部分およびゲート酸化膜２５、多結晶シリコン膜２６、シリコン窒化膜７の側面に接する部分には熱ＣＶＤ（Chemical Vapor Deposition）により形成されたシリコン酸化膜であるＨＴＯ（High Temperature Oxide）膜２８が例えば膜厚５ｎｍで形成されている。このＨＴＯ膜２８は第１の酸化膜として形成されたもので、その表面にはアルミニウム（Ａｌ）原子が付着して形成されたＡｌ原子層２９およびシリコンリッチなＳｉＯｙ（ｙ＜２）膜３０が積層されている。この場合、１層分のＡｌ原子層２９およびＳｉＯｙ膜３０の膜厚は１００ｎｍ以下となるように形成されている。
【００２８】
シリコンリッチなＳｉＯｙ膜３０は、Ａｌ原子層２９と共に第２の酸化膜として設けられたもので、上層側がプラズマ酸化処理され酸素の含有比率が高められたシリコン酸化膜ＳｉＯｘ（ｘ＞ｙ）膜３１とされている。さらにこの表面には同じくシリコンリッチなＳｉＯｙ膜３２が積層形成され、これによって溝２２の内部が埋め込まれた状態となっている。
【００２９】
シリコンリッチなＳｉＯｙ膜３０、３２は、アスペクト比が大きいＳＴＩ２３の形成においてもボイドを伴うことなく溝２内部に形成することができるので、電気的な絶縁状態を確実にすることができ、特性上においても優れたものを得ることができる。また、上記構成においては、溝２の内面にＨＴＯ膜２８を形成した上で、Ａｌ原子層２９およびＳｉＯｙ膜３０を形成しているので、Ａｌ原子層２９による電気的特性への悪影響を防止することができる。
【００３０】
次に、上記構成の製造工程について図９ないし図１７も参照して説明する。
まず、図９に示す半導体基板であるシリコン基板２１に、図１０に示すように、ゲート酸化膜２５を形成し、続いて多結晶シリコン膜２６およびシリコン窒化膜２７を積層形成する。ここで、図示の領域はメモリセル領域のトランジスタ部分を示すものであるから、ゲート酸化膜２５は、メモリセルトランジスタの動作に対応した膜厚に設定されている。また、多結晶シリコン膜２６は、ゲート先作り方式によるトランジスタの形成を行う関係で、フローティングゲート電極の一部となる構成として形成するものである。シリコン窒化膜２７は、後述するエッチングマスクおよびＣＭＰ処理のストッパとして機能するものである。
【００３１】
続いて、シリコン窒化膜７上にフォトリソグラフィ処理によりレジストパターンを形成し、これをマスクとして図１１に示すように、シリコン窒化膜２７をＲＩＥ法を用いてエッチングすると共に、続いて多結晶シリコン膜２６、ゲート酸化膜２５およびシリコン基板２１をエッチング処理し、溝２２を所定深さまで形成する。溝２２は、底面が平坦で側壁は上方に向かって開くようにやや傾斜を持った状態（垂直方向からの傾斜角度αが正である順テーパ状態）に形成されている。
【００３２】
次に、図１２に示すように、溝２２の内壁表面にＨＴＯ膜２８を形成する。これは、熱ＣＶＤ法により形成するもので、使用するガスとして、例えばジクロルシラン（ＳｉＨ２Ｃｌ２）を５０〜１５０ｓｃｃｍ、Ｎ２Ｏを１００〜３００ｓｃｃｍとし、処理温度を７００〜８００℃として、圧力を３０〜５０Ｐａ程度の条件として行う。形成するＨＴＯ膜２８の膜厚は、２．５ｎｍ以上とすることが望ましく、ここでは例えば５ｎｍの膜厚で形成している。
【００３３】
続いて、図１３に示すように、ＨＴＯ膜２８上にＡｌ原子層２９およびＳｉＯｙ膜３０を形成する。Ａｌ原子層２９は、例えば、真空チャンバー中で温度２００〜４５０℃、圧力２０〜１００Ｐａの範囲のＡｒガスまたはＨｅガス雰囲気中で、ＴＭＡ（トリメチルアルミニウム）ガスを１０〜３００ｓｃｃｍで１秒〜３０秒程度流してＨＴＯ膜８の表面にアルミニウムを吸着させることにより形成される。
【００３４】
図１６（ａ）に示すように、下地となる基板ＳにＴＭＡガスが流れ、ＴＭＡ分子が基板Ｓの表面に到達すると、Ａｌ原子が吸着される反応を起こし、これによって基板Ｓの表面に酸素原子を介してＡｌ原子が結合し、１層分のＡｌ原子が並んだ状態になり、これによってＡｌ原子層２９が形成される。このとき、Ａｌ原子層２９を形成している各Ａｌ原子にはメチル基ＣＨ３が残った状態となっている。
【００３５】
この後、シラノール系ガス、例えば（Ｓｉ−（ＯＣＨ３）３−ＯＨ）ガスを同雰囲気環境下において２０〜５００ｓｃｃｍの流量で２秒〜６０秒程度流すことにより、Ａｌ原子層９の上にＡｌ−Ｏ−Ｓｉ−（ＯＣＨ３）３結合を形成するような反応を発生させ、これによってシリコンリッチなＳｉＯｙ膜３０が形成されていく。
【００３６】
図１６（ｂ）に示すように、シラノール系ガスが基板Ｓの表面に近づくと、シラノール分子のＯＨ基がＡｌ原子層２９のＡｌ原子に結合しているメチル基ＣＨ３と反応して酸素原子を介して結合される。このとき結合反応によりメタンガスＣＨ４が生成される。この後、このような反応が繰り返し行われ、これによって図１６（ｃ）に示すように、シリコンリッチなＳｉＯｙ膜３０が形成されるようになる。
【００３７】
この場合、Ａｌ原子層２９およびＳｉＯｙ層３０により、第２の酸化膜が構成されており、これには、金属原子であるアルミニウム原子が１×１０１３／ｃｍ３以上含まれており、１層分の膜厚が１００ｎｍ以下で形成されている。
【００３８】
次に、図１４に示すように、ラジカル酸化による絶縁膜３１の形成を行う。このラジカル酸化による絶縁膜３１は、加工中のシリコン基板２１を、例えば図１７に示すような導波管１００と石英窓１０１が設けられた真空チャンバー１０２のステージ１０３に搬送し（前述した真空チャンバーと同一でも構わない）、例えばＯ２（酸素）ガスを５０ｓｃｃｍ程度流すことで５０Ｐａの圧力下で表面波プラズマＰを生成し、このラジカル酸化により前記ＳｉＯｙ（ｙ＜２）膜３０を、ＳｉＯｘ（ｘ＜ｙ≦２）膜へと変質させ、表面側の部分にシリコン含有量を低減させた酸化膜として形成する。
【００３９】
このようにしてＳｉＯｙ膜３０は、ボイドが発生しにくく、溝２内を確実に埋め込むことができ、しかも上層部分をラジカル酸化によりシリコンの含有量が低減されるように酸化処理をすることで電気的にも絶縁特性を安定させることができる。なお、本実施形態においては、ＳｉＯｘ膜３１の形成後、ＳｉＯｙ膜３０の形成と同様な方法で再度シリコンリッチなＳｉＯｙ膜３２を繰り返し形成し、図１５に示すように溝２２内の埋め込みを完了させている。
【００４０】
以上のようにして溝２２内にＨＴＯ膜２８、Ａｌ原子層２９、シリコンリッチなＳｉＯｙ膜３０、３２、ＳｉＯｘ膜３１を積層してＳＴＩ２３を形成するので、ボイドを発生させることなく確実に溝２２内を埋め込むことができ、しかも、溝２２に最初にＨＴＯ膜２８を形成しているので、Ａｌ原子層２９などによるリーク電流の問題も解決されるので、電気的特性も良好な構成とすることができる。
【００４１】
この後、ＣＭＰ処理をシリコン窒化膜２７をストッパとして実施することにより、図８に示すように、ＳＴＩ２３を形成することができる。なお、この後は、ＳＴＩ２３を形成している絶縁膜をさらに掘り下げたり、あるいは、シリコン窒化膜２７を剥離する処理などを実施したりすることで、フローティングゲート電極の下層部分を形成することができる。そして、この上にさらにゲート電極となる材料を何層も積層形成し、フローティングゲート電極およびゲート絶縁膜、コントロールゲート電極などを形成すると共に、導電性の材料をパターニングして加工することでフラッシュメモリを作成する。
【００４２】
上記したようにしてフラッシュメモリを形成することにより、溝２２内に確実に絶縁膜を埋め込み形成することができ、これによって素子分離特性を向上させ、電気的特性も安定したものとすることができ、総じて歩留まりの改善を図ることができるようになる。
【００４３】
（第３の実施形態）
図１８ないし図２１は本発明の第３の実施形態を示すもので、以下、第２の実施形態と異なる部分について説明する。図１８は、同様の構成を示しており、シリコン基板２１の表面に、表面から突出して、絶縁膜からなるＳＴＩ２３が形成されている。シリコン基板２１の表面部分は、ＳＴＩ２３により活性領域２４が分離形成されている。シリコン基板２１の活性領域２４の表面には、ゲート酸化膜２５、多結晶シリコン膜２６、シリコン窒化膜２７が積層形成されている。
【００４４】
絶縁膜からなるＳＴＩ２３は、溝２２の内面に複数の膜を積層して形成されている。溝２２のシリコン基板２１の面に接する部分およびゲート酸化膜２５、多結晶シリコン膜２６、シリコン窒化膜７の側面に接する部分には熱ＣＶＤにより形成されたシリコン酸化膜である第１の酸化膜としてのＨＴＯ膜２８が形成されている。このＨＴＯ膜２８の表面には後述する方法で形成された第２の酸化膜としてのシリコンリッチなＳｉＯｙ（ｙ＜２）膜３３が積層されている。
【００４５】
シリコンリッチなＳｉＯｙ膜３３は、上層側がプラズマ酸化処理され酸素の含有比率が高められたシリコン酸化膜ＳｉＯｘ（ｘ＞ｙ）膜３４とされている。さらにこの表面には同じくシリコンリッチなＳｉＯｙ膜３５が積層形成され、これによって溝２２の内部が埋め込まれた状態となっている。
【００４６】
シリコンリッチなＳｉＯｙ膜３３、３５は、アスペクト比が大きいＳＴＩ２３の形成においてもボイドを伴うことなく溝２内部に形成することができるので、電気的な絶縁状態を確実にすることができ、特性上においても優れたものを得ることができる。また、上記構成においては、溝２の内面にＨＴＯ膜２８を形成した上で、ＳｉＯｙ膜３３を形成しているので、シリコンリッチな状態に起因した電気的特性への悪影響を防止することができる。
【００４７】
次に上記構成の製造工程について図１９ないし図２１も参照して説明する。
シリコン基板２１に対して、第２の実施形態と同様にして図９ないし図１２に示した工程を実施する。すなわち、ゲート酸化膜２５、多結晶シリコン膜２６、シリコン窒化膜２７を順次積層形成し、続いて、ＲＩＥ法によりシリコン窒化膜２７、多結晶シリコン膜２６、ゲート酸化膜２５およびシリコン基板２１を順次エッチング処理し、溝２２を形成する。溝２２は、底面が平坦で側壁は上方に向かって開くようにやや傾斜を持った状態（順テーパ）に形成されている。
【００４８】
次に、溝２２の内壁表面にＨＴＯ膜２８を熱ＣＶＤ法により形成する。使用するガスは同様に、ジクロルシラン（ＳｉＨ２Ｃｌ２）を５０〜１５０ｓｃｃｍ、Ｎ２Ｏを１００〜３００ｓｃｃｍとし、処理温度を７００〜８００℃として、圧力を３０〜５０Ｐａ程度の条件として行う。形成するＨＴＯ膜２８の膜厚は、２．５ｎｍ以上とすることが望ましく、ここでは例えば５ｎｍの膜厚で形成している。
【００４９】
続いて、図１９に示すように、ＨＴＯ膜２８上にＳｉＯｙ膜３３を形成する。これは、次のようにして実施する。真空チャンバー内にシリコン基板２１を配置し、この状態で２００〜５５０℃で圧力が２０〜１５０ＰａのＡｒ（アルゴン）ガスまたはＨｅ（ヘリウム）ガスなどの不活性ガスを流す環境下で、Ｏ３（オゾン）ガスを２０〜４００ｓｃｃｍで１〜３秒間流す。次に、ＴＤＥＡＳ（テトラジエチルアミドシリコン）ガスを１５〜３００ｓｃｃｍの流量で１〜３秒流す。このとき、ＴＤＥＡＳガスを流した総流量は、Ｏ３ガスの総流量に対して２倍以上の流量となる条件で実施し、これによってＳｉＯｙ（ｙ＜２）膜３３を膜厚５ｎｍ程度堆積させる。
【００５０】
次に、図２０に示すように、ラジカル酸化を実施して絶縁膜３４を形成する。このラジカル酸化による絶縁膜３４は、加工中のシリコン基板２１を、前述した図１７に示すような導波管１００と石英窓１０１が設けられた真空チャンバー１０２のステージ１０３に搬送し（前述した真空チャンバーと同一でも構わない）、例えばＯ２（酸素）ガスを５０ｓｃｃｍ程度流すことで５０Ｐａの圧力下で表面波プラズマＰを生成し、このラジカル酸化により前記ＳｉＯｙ（ｙ＜２）膜３３を、ＳｉＯｘ（ｘ＜ｙ≦２）膜へと変質させ、表面側の部分にシリコン含有量を低減させた酸化膜として形成する。
【００５１】
このようなＳｉＯｙ膜３３、ＳｉＯｘ膜３４の繰り返し形成を、２回目実施することで、図２１に示すように、溝２２内の埋め込みを完了させている。
以上のようにして溝２２内にＨＴＯ膜２８、シリコンリッチなＳｉＯｙ膜３３、ＳｉＯｘ膜３４を積層してＳＴＩ２３を形成するので、ボイドを発生させることなく確実に溝２２内を埋め込むことができ、しかも、溝２２に最初にＨＴＯ膜２８を形成しているので、Ａｌ原子層２９などによるリーク電流の問題も解決されるので、電気的特性も良好な構成とすることができる。この後、ＣＭＰ処理をシリコン窒化膜２７をストッパとして実施することにより、図１８に示すように、ＳＴＩ２３を形成することができる。
【００５２】
上記したようにしてフラッシュメモリを形成することにより、溝２２内に確実に絶縁膜を埋め込み形成することができ、これによって素子分離特性を向上させ、電気的特性も安定したものとすることができ、総じて歩留まりの改善を図ることができるようになる。
【００５３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００５４】
上記実施形態においては、ＨＴＯ膜８、２８の形成の際に、ジクロルシラン（ＳｉＨ２Ｃｌ２）ガスを用いたが、これに限らず、シラン（ＳｉＨ４）ガスを用いることもできる。この時、成膜温度は７５０〜８５０℃、圧力は６５Ｐａ〜１３３Ｐａ、ＳｉＨ４ガスの流量を２０〜４０ｓｃｃｍとし、Ｎ２Ｏガスの流量を１５００〜２０００ｓｃｃｍ程度とする条件であれば、成膜は可能である。
【００５５】
また、ＨＴＯ膜８、２８の膜厚は、２．５ｎｍ以上であれば良く、実施形態で述べた５ｎｍに限定されるものではない。
上記実施形態においては、プラズマ酸化処理の際にＯ２ガスを用いたが、これに限らず、Ｏ３（オゾン）ガス、Ｈ２Ｏ２（過酸化水素）Vaporでも同様に処理をすることができるものである。
【００５６】
上記実施形態において、シリコン基板１、２１に溝２、２２を形成する際に、ＲＩＥ法によるエッチングで底部に向かうほど幅が狭くなるように傾斜角度α（テーパ角）を持たせるようにしているが、この傾斜角度はゼロ以上であれば適宜の角度に設定することができる。
【００５７】
上記実施形態においては、シラノール類のガスを用いてＳｉＯｙ膜１０、３０、３３を形成する際に（Ｓｉ−（ＯＣＨ３）３−ＯＨ）ガスを用いたが、これに限らず、シラノール類として、
Ｓｉ−（Ｏ−Ｃｘ１Ｈｙ１）（Ｏ−Ｃｘ２Ｈｙ２）（Ｏ−Ｃｘ３Ｈｙ３）−ＯＨ
ただし、
ｘ１、ｘ２、ｘ３＝１〜１０、
ｙ１＝２×ｘ１＋１、ｙ２＝２×ｘ２＋１、ｙ３＝２×ｘ３＋１
のいずれかの材料を用いることができる。
【００５８】
上記実施形態においては、Ａｌ原子層９、１９を形成する際に、ＴＭＡを用いたが、これに代えて
ＤＭＡＨ（ジメチルアルミハイドライド）（Ａｌ−（ＣＨ３）２―Ｈ）、
ＴＥＡ（テトラエチルアルミニウム）（Ａｌ−（ＣＨ３）４）、
ＴＭＡＨ（ジエチルアルミハイドライド）（Ａｌ−（Ｃ２Ｈ５）２−Ｈ）
などを用いることもできる。
【００５９】
上記実施形態においては、Ａｌ原子層９、２９を設ける場合の例を示しているが、これに代えて、Ｃｕ（銅）、Ａｇ（銀）、Ｔｉ（チタン）、Ｎｂ（ニオブ）などの金属を用いるようにしても良いし、これらを複合的に含むようにしても良い。
【００６０】
上記実施形態では、シリコンを含む有機化合物として、ＴＤＥＡＳ（テトラジエチルアミドシリコン）ガスを用いる場合の例を示したが、これに代えて、ＴＤＭＳ（テトラジメチルアミノシリコン）、ＴＥＭＡＳ（テトラエチルメチルアミノシリコン）、ＨＳｉ（Ｎ（ＣＨ３）（Ｃ２Ｈ５））３のいずれかを用いることもできる。
【００６１】
上記実施形態では、本発明をフラッシュメモリに適用した場合として説明したが、これに限らず、例えばＭＲＡＭのような半導体装置にも適用できるし、その他、アスペクト比が高く半導体基板に形成した溝の内部に絶縁膜を形成する構成の半導体装置全般に適用することができる。
【００６２】
上記実施形態においては、第１の酸化膜および第２の酸化膜を形成する工程を、ゲート電極の一部として多結晶シリコン膜６、２６を設けた状態で行う場合の例で説明したが、これに限らず、多結晶シリコン膜を設けずに、ゲート絶縁膜上に直接シリコン窒化膜を形成した状態で溝を形成する場合にも適用することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態を示す模式的な断面図
【図２】製造工程の一段階における模式的な断面図（その１）
【図３】製造工程の一段階における模式的な断面図（その２）
【図４】製造工程の一段階における模式的な断面図（その３）
【図５】製造工程の一段階における模式的な断面図（その４）
【図６】製造工程の一段階における模式的な断面図（その５）
【図７】製造工程の一段階における模式的な断面図（その６）
【図８】本発明の第２の実施形態を示す模式的な断面図
【図９】製造工程の一段階における模式的な断面図（その１）
【図１０】製造工程の一段階における模式的な断面図（その２）
【図１１】製造工程の一段階における模式的な断面図（その３）
【図１２】製造工程の一段階における模式的な断面図（その４）
【図１３】製造工程の一段階における模式的な断面図（その５）
【図１４】製造工程の一段階における模式的な断面図（その６）
【図１５】製造工程の一段階における模式的な断面図（その７）
【図１６】Ａｌ原子層およびＳｉＯｙ膜形成の原理説明図
【図１７】プラズマ酸化の処理装置の概略的な断面図
【図１８】本発明の第３の実施形態を示す模式的な断面図
【図１９】製造工程の一段階における模式的な断面図（その１）
【図２０】製造工程の一段階における模式的な断面図（その２）
【図２１】製造工程の一段階における模式的な断面図（その３）
【符号の説明】
【００６４】
図面中、１はシリコン基板（半導体基板）、２は溝、３はＳＴＩ（素子分離領域）、４は活性領域、５はゲート酸化膜（ゲート絶縁膜）、６は多結晶シリコン膜、７はシリコン窒化膜、８はＨＴＯ膜（第１の酸化膜）、９はＡｌ原子層、１０、１１はＳｉＯｙ膜（第２の酸化膜）、２１はシリコン基板（半導体基板）、２２は溝、２３はＳＴＩ（素子分離領域）、２４は活性領域、２５はゲート酸化膜（ゲート絶縁膜）、２６は多結晶シリコン膜、２７はシリコン窒化膜、２８はＨＴＯ膜（第１の酸化膜）、２９はＡｌ原子層、３０、３２、３４、３５はＳｉＯｙ膜（第２の酸化膜）、３１はＳｉＯｘ膜、１００は導波管、１０１は石英窓、１０２は真空チャンバーである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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