(57)【要約】【課題】  動作部の動作を検出するセンス部を同一チップに集積化したＭＯＳＦＥＴにおいて、従来ではセンス部をチップコーナー部に配置しており、センス部に隣接する動作部のチャネル領域は、その設計ルールが均一化せず、ＶＤＳＳ耐圧特性が不安定である問題があった。【解決手段】  センス部をその外周が全て動作部に囲まれるように動作部の内部に配置する。これにより、ＶＤＳＳ耐圧に影響する動作部のチャネル領域外周端は矩形状となり、４つのコーナー部の設計ルールが均一化できる。従って、逆方向電圧印加時に動作部のチャネル領域外周端のコーナー部に広がる空乏層もほぼ均一化し、安定したＶＤＳＳ耐圧特性が得られる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型の半導体層と、
該半導体層表面に設けられた第１動作部と、
前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、
前記第１動作部に設けられた逆導電型の第１チャネル領域および第１トランジスタと、
前記第２動作部に設けられた逆導電型の第２チャネル領域および第２トランジスタと、
を具備し、
前記第２動作部の周囲に前記第１動作部を配置したことを特徴とする絶縁ゲート型半導体装置。
【請求項２】
一導電型の半導体基板と、
該基板上に設けられた一導電型の半導体層と、
該半導体層表面に設けられた第１動作部と、
該第１動作部と離間して前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、
前記第１動作部に設けられた逆導電型の第１チャネル領域と、
前記第１動作部に設けられた絶縁ゲート型の第１トランジスタと、
前記第２動作部に設けられた逆導電型の第２チャネル領域と、
前記第２動作部に設けられた絶縁ゲート型の第２トランジスタと、
を具備し、
前記第２動作部の外周は前記第１動作部により完全に囲まれることを特徴とする絶縁ゲート型半導体装置。
【請求項３】
前記第１動作部において前記第１チャネル領域は矩形状に配置され、該矩形状の各コーナー部の曲率が均一であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第２チャネル領域は矩形状に配置され、該矩形状の各コーナー部の曲率が均一であることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第１チャネル領域と前記第２チャネル領域は、前記第１トランジスタおよび前記第２トランジスタに逆方向電圧を印加した際に前記半導体層に広がる空乏層が接する距離で離間して配置されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第１トランジスタおよび前記第２トランジスタは、それぞれのゲート電極が共通で接続されることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２トランジスタは、前記第１トランジスタの電流を検出するためのトランジスタであることを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁ゲート型半導体装置に係り、ＶＤＳＳ耐圧特性を安定化し、信頼性を向上させた絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
従来の絶縁ゲート型半導体装置において、主動作を行うトランジスタと、該トランジスタの電流検出等を行うセンシング用トランジスタを１チップに集積化した絶縁ゲート型半導体装置が知られている（例えば特許文献１参照。）。
【０００３】
図５は、従来の絶縁ゲート型半導体装置の一例としてトレンチ構造のＭＯＳＦＥＴを示す平面図である。尚、図５においてソース電極、ゲートパッド電極等の金属電極層および層間絶縁膜は省略している。
【０００４】
図５の如く、ＭＯＳＦＥＴのチップは、主動作を行うＭＯＳトランジスタ３５ｍが配置される動作部４１と、センシング用のＭＯＳトランジスタ３５ｓが配置されるセンス部４２が１チップに集積化されている。動作部４１とセンス部４２は、それぞれのチャネル領域３３、３４が所定の間隔で分離される。
【０００５】
半導体基板３０は、ｎ＋型シリコン半導体基板の上にｎ−型半導体層を積層するなどしてドレイン領域としたものである。ｐ型のチャネル領域３３、３４は、ｎ−型半導体層の表面に設けられる。チャネル領域３３、３４にはトレンチを設け、トレンチ内を絶縁膜で被覆してゲート電極を埋設し、ＭＯＳトランジスタ３５ｍ、３５ｓを例えば格子状に配置する。それぞれのチャネル領域３３、３４のＭＯＳトランジスタ３５ｍ、３５ｓは、同一構成である。
【０００６】
センス部４２を駆動するゲート電極は、ポリシリコンなどのゲート連結電極３６により動作部４１のゲート電極と接続する。動作部４１の例えば１つのコーナー部分の基板表面にはゲートパッド電極（不図示）が設けられ、ゲート連結電極３６と接続する。
【０００７】
つまり、動作部４１とセンス部４２のＭＯＳトランジスタ３５ｍ、３５ｓは同時に駆動され、センス部４２で電流を検出することにより動作部３１の過電流等の異常を監視、制御する。
【特許文献１】特開２００２−３１４０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＭＯＳＦＥＴにおいて、１チップに動作部４１とセンス部４２を集積化する場合、図５の如く、チャネル領域３３、３４を分割してＭＯＳトランジスタ３５ｍ、３５ｓを構成し、１つのゲート電極に接続している。
【０００９】
センス部４２は、例えばチップのコーナー部など、チップの外周端に沿って配置される。すなわち、センス部４２を設ける場合、動作部４１（のチャネル領域３３）の外周の形状はセンス部４２（のチャネル領域３４）の形状に沿ってコーナー部を少なくとも６つ以上有する形状となる。
【００１０】
そしてこのような場合には、所定のドレイン−ソース間耐圧（以下ＶＤＳＳ耐圧）を確保するために、チャネル領域３３、３４のそれぞれにおいて、Ｘ１〜Ｘ６点、Ｚ１〜Ｚ４点の各コーナー部の曲率を均一とし、逆方向電圧印加時にチャネル領域３３、３４のそれぞれから外側に広がる空乏層の曲率をほぼ均一にしている。
【００１１】
尚、Ｘ点とＺ点のパターンを凸部とした場合、凹部となるＹ点は、凸部と比較して空乏層が十分広がるためＶＤＳＳ耐圧として有利なパターンである。つまりＹ点の曲率がＶＤＳＳ耐圧に及ぼす影響はほとんど無く、Ｘ点とＺ点について考慮すればよい。
【００１２】
ここで、例えばハッチングの領域において、動作部４１から広がる空乏層とセンス部４２から広がる空乏層とがピンチオフする程度に、動作部４１とセンス部４２が近接している場合、チップの耐圧は、Ｘ１点、Ｚ２点、Ｘ４点、Ｘ５点、Ｘ６点の曲率に影響を受ける。つまり、少なくともＸ１点、Ｚ２点、Ｘ４点、Ｘ５点、Ｘ６点の曲率を均一にすれば、理論上はチップ全体として外側に広がる空乏層がほぼ均一となり、耐圧が劣化することはない。
【００１３】
動作部４１とセンス部４２のトランジスタは同一構成であり、図５に示すディスクリートチップとして、動作部４１とセンス部４２を測定した場合、これらに印加されるゲート−ソース間電圧およびドレイン−ソース間電圧は均一である。
【００１４】
しかし実際のアプリケーションにおいて、例えばセンス部４２にのみ、チップの外部で電流検出抵抗が接続し、制御ＩＣにより動作部４１の電流が検出される。このため、動作部４１とセンス部４２において、印加されるゲート−ソース間電圧およびドレイン−ソース間電圧が異なることになる。
【００１５】
従って、例えばチャネル領域３３のＸ１点とチャネル領域３４のＺ２点の曲率が均一であっても、動作部４１とセンス部４２に印加されるドレイン−ソース間電圧が異なるため、Ｘ１点とＺ２点において広がる空乏層にばらつきが生じ、ＶＤＳＳ耐圧がばらつく問題がある。
【００１６】
一方ハッチングの部分において、逆方向電圧印加時に、動作部４１とセンス部４２とから広がる空乏層がピンチオフしない程度に両者が離間されて配置される場合、各コーナー部となるＸ１点〜Ｘ６点と、Ｚ１点〜Ｚ４点の曲率を、すべて均一にしておけばチップ全体として安定したＶＤＳＳ耐圧を得ることができる。
【００１７】
しかし、この場合は動作部４１とセンス部４２の間（ハッチングの領域）を十分離間し、更にそれぞれのコーナー部で所定の耐圧が得られるよう、曲率を十分小さくする必要がある。そのため、ＭＯＳトランジスタ３５ｍ、３５ｓの配置面積（セル数）が小さくなってしまう問題がある。
【課題を解決するための手段】
【００１８】
本発明はかかる課題に鑑みてなされ、第１に、一導電型の半導体層と、該半導体層表面に設けられた第１動作部と、前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、前記第１動作部に設けられた逆導電型の第１チャネル領域および第１トランジスタと、前記第２動作部に設けられた逆導電型の第２チャネル領域および第２トランジスタと、を具備し、前記第２動作部の周囲に前記第１動作部を配置することにより解決するものである。
【００１９】
第２に、一導電型の半導体基板と、該基板上に設けられた一導電型の半導体層と、該半導体層表面に設けられた第１動作部と、該第１動作部と離間して前記半導体層表面に設けられ前記第１動作部より面積が小さい第２動作部と、前記第１動作部に設けられた逆導電型の第１チャネル領域と、前記第１動作部に設けられた絶縁ゲート型の第１トランジスタと、前記第２動作部に設けられた逆導電型の第２チャネル領域と、前記第２動作部に設けられた絶縁ゲート型の第２トランジスタと、を具備し、前記第２動作部の外周を前記第１動作部により完全に囲むことにより解決するものである。
【発明の効果】
【００２０】
本発明によれば、センス部と動作部を有するＭＯＳＦＥＴにおいて、ＶＤＳＳ耐圧を決定するチップの最外周のチャネル領域を第１チャネル領域のみとすることができる。従って、チップのＶＤＳＳ耐圧は、第１チャネル領域の端部のパターンのみ考慮すればよく、安定したＶＤＳＳ耐圧の設計が容易となる。
【００２１】
第２に、第１チャネル領域を矩形状にすることにより、第１チャネル領域最外周の各コーナー部の曲率を均一にすることができる。これにより、チップの最外周の各コーナー部において空乏層をほぼ均一に広げることができ、ＶＤＳＳ耐圧の特性が安定し、信頼性を向上させることができる。
【００２２】
第３に、センス部と動作部とで空乏層の広がりが不均一になった場合であっても、チップとしてＶＤＳＳ耐圧を安定させることができる。すなわち、第１チャネル領域と第２チャネル領域は、逆方向電圧印加時に空乏層がピンチオフする程度の距離で配置される。センス部と動作部を１チップに集積化した絶縁ゲート型半導体装置の場合、ディスクリートのチップとしては性能が同等であっても、アプリケーションにおいてセンス部に電流検出抵抗等が接続することでセンス部と動作部に印加されるドレイン−ソース間電圧が異なり、センス部と動作部とで空乏層の広がりが不均一になる場合がある。しかし本実施形態ではこのような場合であっても、チップとしての最外周は、各コーナー部の曲率が均一な第１チャネル領域である。このため、チップとしてＶＤＳＳ耐圧を安定させることができる。またセンス部から広がる空乏層は４辺とも動作部から広がる空乏層とピンチオフする。従って、センス部としてもＶＤＳＳ耐圧を安定させることができる。
【発明を実施するための最良の形態】
【００２３】
本発明の実施の形態を、絶縁ゲート型半導体装置の一例としてｎチャネル型のトレンチ構造のＭＯＳＦＥＴを例に図１から図４を参照して詳細に説明する。
【００２４】
図１は、本発明の実施形態であるＭＯＳＦＥＴのチップの平面図を示す。尚、図１においては、層間絶縁膜、金属電極層（ソース電極、ゲートパッド電極、ゲート配線）を省略している。
【００２５】
本発明のＭＯＳＦＥＴ１００は、ｎ型半導体層２と、第１動作部２１と、第２動作部２２と、第１チャネル領域３と、第２チャネル領域４と、第１トランジスタ１５ｍと、第２トランジスタ１５ｓとを有する。
【００２６】
ｎ＋型シリコン半導体基板にｎ−型半導体層を積層して（ここではいずれも不図示）ドレイン領域とする。ｎ−型半導体層は例えばエピタキシャル層である。
【００２７】
第１動作部２１は、主動作を行う多数の第１トランジスタ１５ｍが配置された領域である。一方、第２動作部２２は、第１動作部２１より面積が小さく、第１トランジスタ１５ｍのセンシングを行う少数の第２トランジスタ１５ｓが配置された領域である。
【００２８】
図１での詳細な図示は省略するが、第１トランジスタ１５ｍおよび第２トランジスタ１５ｓは、第１動作部２１、第２動作部２２に均等な離間距離で配置されている。尚、第２動作部２２にもソース電極を設けワイヤボンドする必要がある。つまり、第２動作部２２において、実際に第２トランジスタ１５ｓが配置される領域は非常に微小なものであるが、少なくともワイヤボンドに必要な面積は確保されている。第１トランジスタ１５ｍおよび第２トランジスタ１５ｓは、同一の構成であり、同時に動作する。そして第２トランジスタ１５ｓの電流を制御ＩＣ（不図示）で検出することで、第１トランジスタ１５ｍの状態を監視・制御する。本実施形態では以下第１動作部２１、第２動作部２２をそれぞれ動作部２１、センス部２２と称する。
【００２９】
動作部２１およびセンス部２２のｎ−型半導体層表面には、それぞれ対応する第１チャネル領域３、第２チャネル領域４が設けられる。本実施形態の第１チャネル領域３および第２チャネル領域４は例えば、ｎ−型半導体層表面にｐ型不純物を注入・拡散するなどした、それぞれ１つの連続した拡散領域である。そして第１チャネル領域３および第２チャネル領域４は、第１トランジスタ１５ｍおよび第２トランジスタ１５ｓに逆方向電圧を印加した際にｎ−型半導体層２に広がる空乏層が接する距離ｄで離間して配置される。
【００３０】
また本実施形態では、第１チャネル領域３と動作部２１、および第２チャネル領域４とセンス部２２とは基板表面（図１）におけるパターン（平面パターン）において一致する。つまり、動作部２１端部とは第１チャネル領域３の端部であり、センス部２２の端部とは第２チャネル領域４の端部である。
【００３１】
動作部２１（第１チャネル領域３）およびセンス部２２（第２チャネル領域４）の周囲に延在するゲート連結電極２３はポリシリコン等により設けられ、動作部２１およびセンス部２２のゲート電極（ここでは不図示）に共通で接続する。ゲート連結電極２３は、動作部２１外のゲートパッド形成領域２４まで延在し、ゲートパッド形成領域２４のｎ−型半導体層２上方に絶縁膜を介して設けられるゲートパッド電極（不図示）と接続する。
【００３２】
これにより、動作部２１およびセンス部２２には、同じタイミングで同じゲート電圧が印加される。
【００３３】
図２は、図１のＭＯＳＦＥＴの使用例を示す回路図である。本実施形態のＭＯＳＦＥＴは、動作部２１と、動作部の電流を検知するためのトランジスタが配置されたセンス部２２を１チップに集積化したものである。センス部２２と動作部２１は、同じタイミングで印加される同じゲート電圧により同時に動作する。
【００３４】
センス部２２のＭＯＳトランジスタ１５ｓと動作部２１のＭＯＳトランジスタ１５ｍは図の如くドレインＤが共通接続し、ソースＳがそれぞれ負荷Ｌを介して接地される。センス部２２のソースＳと負荷Ｌ間には抵抗Ｒが接続する。例えば抵抗Ｒ両端の電圧降下を測定することで、センス部のＭＯＳトランジスタ１５ｓに流れる電流を検出する。動作部２１のＭＯＳトランジスタ１５ｍは、センス部２２のそれらと同一構成であるので、センス部２２を測定することにより動作部２１の過電流等を検出する。センス部２２および動作部２１のゲートＧは不図示の制御ＩＣ等に接続しており、センス部２２で過電流等の異常が検出された場合は、制御ＩＣにより動作部２１のＭＯＳトランジスタ１５ｍ（センス部２２のＭＯＳトランジスタ１５ｓも同様）に対して制御を行う。
【００３５】
このようなアプリケーションに用いるＭＯＳＦＥＴでは、動作部２１とセンス部２２とで空乏層の広がりが不均一になる場合がある。すなわち、動作部２１とセンス部２２とを１チップに集積化したＭＯＳＦＥＴの場合、ディスクリートのチップとして測定すると、動作部２１とセンス部２２とで印加されるドレイン−ソース間電圧およびゲート−ソース間電圧は同等である。しかし、アプリケーションにおいて上記の如くセンス部２２にのみ電流検出のための抵抗Ｒが接続すると、センス部２２と動作部２１に印加されるドレイン−ソース間電圧が異なり、センス部２２と動作部２１とで空乏層の広がりが不均一になる場合がある。
【００３６】
しかし本実施形態ではこのような場合であっても、チップとしての最外周は、各コーナー部の曲率が均一な第１チャネル領域である。このため、チップとしてＶＤＳＳ耐圧を安定させることができる。また第１チャネル領域３と第２チャネル領域４は、逆方向電圧印加時に空乏層がピンチオフする程度の距離で配置される。従って、センス部２２から広がる空乏層は４辺とも動作部２１から広がる空乏層とピンチオフする。従って、センス部としてもＶＤＳＳ耐圧を安定させることができる。
【００３７】
図３は、図１のＭＯＳＦＥＴ１００の断面図であり、図３（Ａ）が図１のｇ−ｇ線、図３（Ｂ）が図１のｈ−ｈ線断面図である。
【００３８】
図３を参照し、ｎ＋型シリコン半導体基板１の上にｎ−型半導体層２を積層するなどしてドレイン領域を設ける。ｎ−型半導体層２の表面には動作部２１およびセンス部２２にそれぞれ対応したｐ型の第１チャネル領域３、第２チャネル領域４を設ける。第１チャネル領域３、第２チャネル領域４は、逆方向電圧印加時に両者から広がる空乏層がピンチオフする距離ｄで離間される。
【００３９】
トレンチ５は第１チャネル領域３および第２チャネル領域４を貫通し、ｎ−型半導体層２に達する深さを有する。トレンチ５の内壁をゲート絶縁膜（例えば酸化膜）６で被膜し、トレンチ５にポリシリコンを充填するなどしたゲート電極７を設ける。ゲート電極７は、動作部２１およびセンス部２２の周囲の絶縁膜６’上に設けられたゲート連結電極２３を介してゲートパッド電極と接続する。
【００４０】
トレンチ５に隣接した第１チャネル領域３、第２チャネル領域４表面にはｎ＋型のソース領域８が形成され、隣り合うソース領域８間の第１チャネル領域３、第２チャネル領域４表面にはｐ＋型のボディ領域９を設ける。
【００４１】
ゲート電極７を被覆してＢＰＳＧ（Ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜等からなる層間絶縁膜１１が設けられ、ソース電極１７は層間絶縁膜１１に設けたコンタクトホールＣＨを介して、ソース領域８およびボディ領域９とコンタクトする。
【００４２】
また、第１チャネル領域３の外周のｎ−型半導体層２表面には、必要に応じてｐ＋型不純物を拡散したガードリング２５が配置される。更にチップ最外周のｎ−型半導体層２表面には、ｎ＋型不純物領域２６が設けられ、その一部にシールドメタル２７がコンタクトする（図３（Ｂ）参照）。
【００４３】
ソース電極１７はゲートパッド形成領域２４（図１参照）と隣接して設けられる。ゲートパッド形成領域２４に設けられるゲートパッド電極（不図示）は、ソース電極１７と同一の金属電極層により構成される。動作部２１とセンス部２２のソース電極１７は分離しており、それぞれＭＯＳトランジスタ１５ｍ、１５ｓと電気的に接続する。
【００４４】
第１チャネル領域３を囲むゲート連結電極２３の上には、これと重畳するリング状にゲート配線１６が設けられる。更に、基板１の裏面には金属蒸着等によりドレイン電極１９が設けられる。
【００４５】
図４は、図１のｉ−ｉ線の断面における第１チャネル領域３と第２チャネル領域４を模式的に示した図である。図示は省略するが、第１チャネル領域３および第２チャネル領域４にはそれぞれＭＯＳトランジスタ１５ｍ、１５ｓが配置されているとする。
【００４６】
第１チャネル領域３と第２チャネル領域４は、逆方向電圧印加時に両者から広がる空乏層がピンチオフする距離ｄで配置される。従って、Ａ点とＢ点の曲率は等しくする必要はない。また、Ａ点を凸部とした場合に凹部となる、第２チャネル領域４と対向する第１チャネル領域３は、Ａ点と比較して空乏層が十分に広がるパターンである。すなわち、Ｃ点において４つのコーナー部の曲率が均一であれば、Ｃ点の曲率がＶＤＳＳ耐圧に及ぼす影響はほとんどなく、ここで考慮する必要はない。
【００４７】
すなわち、第１チャネル領域３と第２チャネル領域４の間（図１のハッチングの領域）を空乏層がピンチオフする距離ｄとすることで、チップ１００の外周端で外側に広がる空乏層をＶＤＳＳ耐圧の主な設計要因とすることができる。
【００４８】
そして、図１の如く本実施形態の第２チャネル領域４（センス部２２）は、その外周４辺を第１チャネル領域３（動作部２１）によって完全に囲まれている。
【００４９】
これにより、ＭＯＳＦＥＴ１００のチップとして、ＶＤＳＳ耐圧を決定するチップの最外周のチャネル領域を第１チャネル領域３のみとすることができる。従って、チップのＶＤＳＳ耐圧は、第１チャネル領域の端部のパターンのみ考慮すればよく、安定したＶＤＳＳ耐圧の設計が容易となる。
【００５０】
また、第２チャネル領域４を第１チャネル領域３内部に配置することで、第１チャネル領域３の外側端部のパターンは、４つのコーナー部（Ａ点）を有する矩形となる。そして、各コーナー部は完全な直角ではなく所定の曲率を有しており、各Ａ点においてコーナー部の曲率は均一である。
【００５１】
更に、第２チャネル領域４の外側端部のパターンも、４つのコーナー部（Ｂ点）を有する矩形である。そして、各コーナー部は完全な直角ではなく所定の曲率を有しており、各Ｂ点においてコーナー部の曲率は均一である。
【００５２】
つまり、本実施形態では、逆方向電圧印加時に、第１チャネル領域３の外周端からｎ−型半導体層に広がる空乏層が４つの各コーナー部（Ａ点）においてほぼ均一となる。従って、チップ全体として、ＶＤＳＳ耐圧特性を安定させることができる。
【００５３】
更に既述の如く、図２で示したアプリケーションに用いる場合には、動作部２１とセンス部２２に印加されるドレイン−ソース間電圧が不均一になる恐れがある。しかし本実施形態では、チップのＶＤＳＳ耐圧は第１チャネル領域３の均一な曲率の４つのコーナー部（Ａ点）で制御できるため、安定したＶＤＳＳ耐圧を得ることができる。
【００５４】
以上、本実施形態ではｎチャネル型ＭＯＳＦＥＴで説明したが、導電型を逆にしたｐチャネル型ＭＯＳＦＥＴでも同様の効果が得られる。更に、トレンチ構造のＭＯＳＦＥＴに限らず、ｎ−型半導体層２表面にゲート絶縁膜６を介してゲート電極７を配置した、プレーナ構造のＭＯＳＦＥＴであっても同様に実施できる。
【図面の簡単な説明】
【００５５】
【図１】本発明の半導体装置の平面図である。
【図２】本発明の半導体装置の回路図である。
【図３】本発明の半導体装置の断面図である。
【図４】本発明の半導体装置の断面図である。
【図５】従来の半導体装置の平面図である。
【符号の説明】
【００５６】
１    ｎ＋型シリコン半導体基板
２    ｎ−型半導体層
３      第１チャネル領域
４      第２チャネル領域
５      トレンチ
６      ゲート絶縁膜
７      ゲート電極
８      ソース領域
９      ボディ領域
１０      半導体基板
１１      層間絶縁膜
１５ｍ、１５ｓ    ＭＯＳトランジスタ
１６      ゲート配線
１７      ソース電極
１９      ドレイン電極
２１      動作部
２２      センス部
２３      ゲート連結電極
２４      ゲートパッド形成領域
２５      ガードリング
２６      ｎ＋型不純物領域
２７      シールドメタル
３０      半導体基板
３３、３４      チャネル領域
３５ｍ、３５ｓ    ＭＯＳトランジスタ
３６      ゲート連結電極
４１      動作部
４２      センス部
【図１】
2008010723.tif 000003
【図２】
2008010723.tif 000004
【図３】
2008010723.tif 000005
【図４】
2008010723.tif 000006
【図５】
2008010723.tif 000007