(57)【要約】【課題】ＭＯＳトランジスタ特性のばらつきを精度良く定量的に評価できる半導体集積回路を得る。【解決手段】ＭＯＳユニットＵＴ１において、ゲート電極が共通接続されるＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴを測定対象とし、全てのＭＯＳユニットＵＴ１の共通端子として、トランジスタＰＴのソース及びドレインにはソース端子ＳＰ及びドレイン端子ＤＰが接続されると共に電圧モニタ端子ＳＰＭ及びＤＰＭがＮＭＯＳトランジスタＱ１及びＱ２を介して接続され、トランジスタＮＴのソース及びドレインにはソース端子ＳＮ及びドレイン端子ＤＮが接続されると共にＮＭＯＳトランジスタＱ３及びＱ４を介して電圧モニタ端子ＳＮＭ及びＤＮＭに接続される。ＭＯＳユニットＵＴ１が選択されると、測定対象のトランジスタＰＴ，ＮＴの一方及びトランジスタＱ１〜Ｑ４がオン状態とされる。【選択図】図１
2008010466.tif 000002
【特許請求の範囲】
【請求項１】
各々が第１の導電型の第１のＭＯＳトランジスタと第２の導電型の第２のＭＯＳトランジスタとを測定用トランジスタとして有する複数のＭＯＳユニットと、
前記複数のＭＯＳユニットの前記第１のＭＯＳトランジスタの一方電極及び他方電極に共通に電気的に接続された第１及び第２の電流測定用端子と、
前記複数のＭＯＳユニットの前記第２のＭＯＳトランジスタの一方電極及び他方電極に共通に電気的に接続された第３及び第４の電流測定用端子と、
前記複数のＭＯＳユニットの前記第１のＭＯＳトランジスタの一方電極及び他方電極に対応して共通に設けられた第１及び第２の電圧測定用端子と、
前記複数のＭＯＳユニットの前記第２のＭＯＳトランジスタの一方電極及び他方電極に対応して共通に設けられた第３及び第４の電圧測定用端子と、
前記複数のＭＯＳユニットのいずれかを選択ＭＯＳユニットとして選択するＭＯＳユニット選択手段とを備え、
前記複数のＭＯＳユニットは、それぞれ
前記第１及び第２のＭＯＳトランジスタのゲート電極を共有して構成し、
前記選択ＭＯＳユニットに該当する場合、前記第１及び第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオンさせ、他方のＭＯＳトランジスタをオフさせ、前記選択ＭＯＳユニット以外の非選択ＭＯＳユニットに該当する場合、前記一方のＭＯＳトランジスタをオフさせる、ＭＯＳトランジスタ導通制御部と、
前記選択ＭＯＳユニットに該当する場合、前記第１及び第２の電圧測定用端子を前記第１のＭＯＳトランジスタの一方電極及び他方電極に電気的に接続し、前記第３及び第４の電圧測定用端子を前記第２のＭＯＳトランジスタの一方電極及び他方電極に電気的に接続する電圧測定用端子接続制御部とを有する、
半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路であって、
第１及び第２の制御電極入力用端子をさらに備え、
前記ＭＯＳトランジスタ導通制御部は、
前記選択ＭＯＳユニットに該当する場合、前記第１及び第２のＭＯＳトランジスタの制御電極に前記第１の制御電極入力用端子より得られる電位を伝え、前記選択ＭＯＳユニット以外の非選択ＭＯＳユニットに該当する場合、前記第１及び第２のＭＯＳトランジスタの制御電極に前記第２の制御電極入力用端子より得られる電位を伝え、
前記電圧測定用端子接続制御部は、
前記第１及び第２の電圧測定用端子と前記第１のＭＯＳトランジスタの一方電極及び他方電極との間に介挿された第１及び第２のスイッチング手段と、
前記第３及び第４の電圧測定用端子と前記第２のＭＯＳトランジスタの一方電極及び他方電極との間に介挿された第３及び第４のスイッチング手段とを備え、
前記第１〜第４のスイッチング手段は前記選択ＭＯＳユニットに該当する場合はオン状態となり、前記非選択ＭＯＳユニットに該当する場合はオフ状態となる、
半導体集積回路。
【請求項３】
請求項２記載の半導体集積回路であって、
前記第１〜第４のスイッチング手段はそれぞれ所定の導電型の単一のＭＯＳトランジスタより構成される、
半導体集積回路。
【請求項４】
請求項２記載の半導体集積回路であって、
前記第１〜第４のスイッチング手段はそれぞれ第１の導電型の第１のＭＯＳトランジスタ部と第２の導電型の第２のＭＯＳトランジスタ部とを有するトランスミッションゲートより構成される、
半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳトランジスタの特性を評価可能なＴＥＧ(Test Element Group)等を有する半導体集積回路に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
ばらつきを考慮した回路シミュレーションを行う際、ＮＭＯＳ（トランジスタ）,ＰＭＯＳ（トランジスタ）の特性ばらつきの相関を決定する必要がある。一般的に、数um以上はなれた位置に搭載されたＮＭＯＳとＰＭＯＳとを別々に測定し、同一チップ内のＮ／ＰＭＯＳの特性ばらつきを評価することでばらつきコーナーを決定している。同一チップ内のＮ／ＰＭＯＳの特性ばらつきを評価する技術として例えば非特許文献１に開示された技術がある。
【０００５】
また、 ばらつきコーナー決定時に十分な統計結果を得るため、パッド数（通常、１つのＭＯＳトランジスタに対し４つのパッド（ドレイン，ソース，ゲート及びバックゲート用）が必要）を削減し多数のトランジスタを同一チップ内で評価可能なデバイスアレイＴＥＧも例えば非特許文献２で提案されている。
【０００６】
【非特許文献１】U. Schaper et. al.,"Parameter Variation on Chip-Level",IEEE 2005 Int. Conference on Microelectronic Test Structures, Vol. 18 April 2005,p.155-158
【非特許文献２】S. Ohkawa et. al.,"Parameter Variation on Chip-Level" ,ICMTS2003.,p.70-75
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上述した従来の測定方法ではＮ／ＰＭＯＳを別々の箇所に搭載しているため、トランジスタの特性ばらつきの主要因であるゲート長ばらつきを正確に評価できていない。なぜなら、1つのゲート電極を共有するインバーターの場合、Ｎ／ＰＭＯＳとも同じゲートを有するため、別々のゲートを有するデバイス評価と比べて相関は強くなると考えられるからである。
【０００８】
このように、ゲートが別々のデバイスでは、Ｎ／ＰＭＯＳの境界で起こる不純物相互拡散の影響を受けないため、実回路に使われるデバイスと特性の相関が異なるため、ＭＯＳトランジスタの特性を正確に測定することができないという問題点があった。
【０００９】
この発明は上記問題点を解決するためになされたもので、ＭＯＳトランジスタ特性のばらつきを精度良く定量的に評価できるＴＥＧを有する半導体集積回路を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る請求項１記載の半導体集積回路は、各々が第１の導電型の第１のＭＯＳトランジスタと第２の導電型の第２のＭＯＳトランジスタとを測定用トランジスタとして有する複数のＭＯＳユニットと、前記複数のＭＯＳユニットの前記第１のＭＯＳトランジスタの一方電極及び他方電極に共通に電気的に接続された第１及び第２の電流測定用端子と、前記複数のＭＯＳユニットの前記第２のＭＯＳトランジスタの一方電極及び他方電極に共通に電気的に接続された第３及び第４の電流測定用端子と、前記複数のＭＯＳユニットの前記第１のＭＯＳトランジスタの一方電極及び他方電極に対応して共通に設けられた第１及び第２の電圧測定用端子と、前記複数のＭＯＳユニットの前記第２のＭＯＳトランジスタの一方電極及び他方電極に対応して共通に設けられた第３及び第４の電圧測定用端子と、前記複数のＭＯＳユニットのいずれかを選択ＭＯＳユニットとして選択するＭＯＳユニット選択手段とを備え、前記複数のＭＯＳユニットは、それぞれ前記第１及び第２のＭＯＳトランジスタのゲート電極を共有して構成し、前記選択ＭＯＳユニットに該当する場合、前記第１及び第２のＭＯＳトランジスタのうち一方のＭＯＳトランジスタをオンさせ、他方のＭＯＳトランジスタをオフさせ、前記選択ＭＯＳユニット以外の非選択ＭＯＳユニットに該当する場合、前記一方のＭＯＳトランジスタをオフさせる、ＭＯＳトランジスタ導通制御部と、前記選択ＭＯＳユニットに該当する場合、前記第１及び第２の電圧測定用端子を前記第１のＭＯＳトランジスタの一方電極及び他方電極に電気的に接続し、前記第３及び第４の電圧測定用端子を前記第２のＭＯＳトランジスタの一方電極及び他方電極に電気的に接続する電圧測定用端子接続制御部とを有する。
【発明の効果】
【００１１】
この発明における請求項１記載の半導体集積回路において、選択ＭＯＳユニットの第１のＭＯＳトランジスタの特性を測定する場合、上記一方のＭＯＳトランジスタを第１のＭＯＳトランジスタとして選択し、第１及び第２の電流測定用端子間の電位差を上記第１のＭＯＳトランジスタに測定可能な電流が流れる程度の電位差に設定し、第３及び第４の電流測定用端子間の電位差を実質ゼロに設定する。
【００１２】
上記設定環境下の選択ＭＯＳユニットにおいて、他方のＭＯＳトランジスタである第２のＭＯＳトランジスタはＭＯＳトランジスタ導通制御部によってオフ状態とされ、非選択ＭＯＳユニットにおいて、上記一方のＭＯＳトランジスタである第１のＭＯＳトランジスタはＭＯＳトランジスタ導通制御部によってオフされる。一方、選択ＭＯＳユニット及び非選択ＭＯＳユニットに関係なく、全ての第２のＭＯＳトランジスタは第３及び第４の電流測定用端子によって一方電極及び他方電極間の電位差がゼロであるため電流が流れることはない。
【００１３】
その結果、選択ＭＯＳユニットの第１のＭＯＳトランジスタのみを流れるオン電流を第１及び第２の電流測定用端子間を流れる電流として測定することができ、選択ＭＯＳユニットの第１のＭＯＳトランジスタの一方電極及び他方電極より得られる電圧を、第１及び第２の電流測定用端子とは独立して設けられた第１及び第２の電圧測定用端子から測定することができる。
【００１４】
選択ＭＯＳユニットの第２のＭＯＳトランジスタの特性を測定する場合、上記一方のＭＯＳトランジスタを第２のＭＯＳトランジスタとして選択し、第２及び第４の電流測定用端子間の電位差を上記第２のＭＯＳトランジスタに測定可能な電流が流れる程度の電位差に設定し、第１及び第２の電流測定用端子間の電位差を実質ゼロに設定することにより、同様に行うことができる。
【００１５】
上記した第１及び第２のＭＯＳトランジスタの測定を行うことにより、ゲート電極共有型のＭＯＳトランジスタ特性のばらつきを精度良く定量的に評価することができる効果を奏する。
【発明を実施するための最良の形態】
【００１６】
＜発明の原理＞
図１２に示すように、実際のロジック回路において、Ｎ／ＰＭＯＳは、インバーターに代表されるように１つのゲート電極を共有している場合が多い。図１２の例では、ソース領域２１、ドレイン領域２２及びゲート電極２０によりＰＭＯＳトランジスタＱ１１を構成し、ソース領域２３、ドレイン領域２４及びゲート電極２０によりＮＭＯＳトランジスタＱ１２を構成しており、ゲート電極２０をＰＭＯＳトランジスタＱ１１，ＮＭＯＳトランジスタＱ１２間で共有している。また、測定端子となるパッド３１〜３４がソース・ドレイン領域２１〜２４上に設けられる。
【００１７】
図１３は従来のＴＥＧに用いられるＮ／ＰＭＯＳのレイアウト構成例を示す説明図である。同図において、ソース領域２６、ドレイン領域２７及びゲート電極２５によりＰＭＯＳトランジスタＱ１３を構成し、ソース領域２９、ドレイン領域３０及びゲート電極２８によりＮＭＯＳトランジスタＱ１４を構成する。そして、ＰＭＯＳトランジスタＱ１３，ＮＭＯＳトランジスタＱ１４間は素子間距離ｄｔ１（数μｍ以上）を隔てて設けられる。
【００１８】
図１４はＮＭＯＳトランジスタのオン（状態のドレイン）電流（Ｉon−Ｎch）と、ＰＭＯＳトランジスタのオン電流（Ｉon−Ｐch）との比較に基づくＮ／ＰＭＯＳ相関ばらつきを示す説明図である。同図に示すように、図１３で示したようなゲート電極離散型のＮ／ＰＭＯＳのレイアウト構成ではＮ／ＰＭＯＳ相関ばらつき４１が予測され、図１２で示したようなゲート電極共有型のＮ／ＰＭＯＳのレイアウト構成ではＮ／ＰＭＯＳ相関ばらつき４２が予測される。
【００１９】
Ｎ／ＰＭＯＳ相関ばらつき４１の場合、Ｎ／ＰＭＯＳ相関ばらつき４１の長軸上の交点Ｐ１，Ｐ２及び短軸上の交点Ｐ３，Ｐ４である４点Ｐ１〜Ｐ４よりばらつきコーナーが決定される。一方、Ｎ／ＰＭＯＳ相関ばらつき４２の場合、Ｎ／ＰＭＯＳ相関ばらつき４２の長軸上の交点Ｐ１，Ｐ２及び短軸との交点Ｐ５，Ｐ６である４点Ｐ１，Ｐ２，Ｐ５，Ｐ６よりばらつきコーナーが決定される。このように、Ｎ／ＰＭＯＳ相関ばらつき４１に比べ、Ｎ／ＰＭＯＳ相関ばらつき４２の方が短軸上の交点Ｐ５，Ｐ６間距離が、Ｎ／ＰＭＯＳ相関ばらつき４１の短軸上の交点Ｐ３，Ｐ４間距離より短くなる分、ゲート電極共有型の方がゲート電極離散型に比べてＮ／ＰＭＯＳ相関が強くなることが想定される。
【００２０】
以下で述べる実施の形態１及び実施の形態２は、図１２で示したゲート電極共有型のＮ／ＰＭＯＳレイアウト構成におけるＮ／ＰＭＯＳ相関ばらつきを精度良く測定可能なＴＥＧを有する半導体集積回路である。
【００２１】
＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１であるＴＥＧを有する半導体集積回路における１単位のＭＯＳユニットＵＴ１の等価回路を示す回路図である。
【００２２】
同図に示すように、ＭＯＳユニットＵＴ１はノードＮ２においてゲート電極が共通接続されるＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴ（第１及び第２のＭＯＳトランジスタ）を測定対象（測定用トランジスタ）としている。全てのＭＯＳユニットＵＴ１の共通端子としてＰＭＯＳソース端子ＳＰ及びＰＭＯＳドレイン端子ＤＰ（第１及び第２の電流測定用端子）、並びにＮＭＯＳソース端子ＳＮ及びＮＭＯＳドレイン端子ＤＮが（第３及び第４の電流測定用端子）設けられ、ＰＭＯＳトランジスタＰＴのソース（電極）及びドレイン（電極）にはＰＭＯＳソース端子ＳＰ及びＰＭＯＳドレイン端子ＤＰが電気的に接続され、ＮＭＯＳトランジスタＮＴのソース及びドレインにはＮＭＯＳソース端子ＳＮ及びＮＭＯＳドレイン端子ＤＮが設けられる。
【００２３】
図２はＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのレイアウト構成を示す説明図である。同図に示すように、ＰＭＯＳトランジスタＰＴは共有ゲート電極１０、ソース領域１１及びドレイン領域１２より構成され、ＮＭＯＳトランジスタＮＴは共有ゲート電極１０、ソース領域１３及びドレイン領域１４より構成され、共有ゲート電極１０を共有している。そして、ソース領域１１上にＰＭＯＳソース端子ＳＰ（パッド）が設けられ、ドレイン領域１２上にＰＭＯＳドレイン端子ＤＰ（パッド）が設けられ、ソース領域１３上にＮＭＯＳソース端子ＳＮ（パッド）が設けられ、ソース領域１３上にＮＭＯＳドレイン端子ＤＮ（パッド）が設けられる。
【００２４】
なお、図２では便宜上、ＰＭＯＳトランジスタＰＴのソース領域１１及びドレイン領域１２並びにＮＭＯＳトランジスタＮＴのソース領域１３及びドレイン領域１４上にパッド（ＳＰ，ＤＰ，ＳＮ，ＤＮ）を図示したが、前述したように、実施の形態１の半導体集積回路は複数のＭＯＳユニットＵＴ１に対して共通にＰＭＯＳソース端子ＳＰ、ＰＭＯＳドレイン端子ＤＰ、ＮＭＯＳソース端子ＳＮ及びＮＭＯＳドレイン端子ＤＮ用のパッドが設けられる。
【００２５】
図１に戻って、ＰＭＯＳトランジスタＰＴのソースはＮＭＯＳトランジスタＱ１（第１のスイッチング手段）を介してＰＭＯＳソース電圧モニタ端子ＳＰＭ（第１の電圧測定用端子）に接続され、ドレインはＮＭＯＳトランジスタＱ２（第２のスイッチング手段）を介してＰＭＯＳドレイン電圧モニタ端子ＤＰＭ（第２の電圧測定用端子）に接続される。また、ＮＭＯＳトランジスタＮＴのドレインはＮＭＯＳトランジスタＱ４（第４のスイッチング手段）を介してＮＭＯＳドレイン電圧モニタ端子ＤＮＭ（第４の電圧測定用端子）に接続され、ソースはＮＭＯＳトランジスタＱ３（第３のスイッチング手段）を介してＮＭＯＳソース電圧モニタ端子ＳＮＭ（第３の電圧測定用端子）に接続される。ＮＭＯＳトランジスタＱ１〜Ｑ４はノードＮ１，Ｎ３，Ｎ４を介することにより、ゲート電極が共通接続される。
【００２６】
一方、ロウ選択線ＡＲｘを一方入力、コラム選択線ＡＣｙを他方入力とするＮＡＮＤゲートＧ１の出力がインバータＧ２の入力部と共に、ＮＭＯＳトランジスタＱ５のゲート電極及びＰＭＯＳトランジスタＱ７のゲート電極に接続される。インバータＧ２の出力はＮＭＯＳトランジスタＱ６のゲート電極に接続されるとともに、ノードＮ１，Ｎ３，Ｎ４を介してＮＭＯＳトランジスタＱ１〜Ｑ４のゲート電極に接続される。
【００２７】
ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７は一方電極にゲート印加電圧端子Ｇ（第１の制御電極入力用端子）が接続され、他方電極がノードＮ２を介してＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのゲート電極に接続される。ＮＭＯＳトランジスタＱ５は一方電極にゲート印加電圧端子ＧＯＦＦ（第２の制御電極入力用端子）が接続され、他方電極がノードＮ２を介してＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのゲート電極に接続される。このように、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７は２つでトランスミッションゲートとして機能する。
【００２８】
図３は実施の形態１の半導体集積回路の全体構成の概略を示す説明図である。同図に示すように、実施の形態１の半導体集積回路はロウデコーダ１、コラムデコーダ２及びユニットアレイ３から構成される。図１で示したＭＯＳユニットＵＴ１はユニットアレイ３内においてｎ×ｎのマトリクス状に配置され、コラム選択線ＡＣ１〜ＡＣｎのうちのいずれかであるコラム選択線ＡＣｙと、ロウ選択線ＡＲ１〜ＡＲｎのうちの一のロウ選択線となるロウ選択線ＡＲｘとが図１で示したＮＡＮＤゲートＧ１に入力される。
【００２９】
したがって、ユニットアレイ３内の（ｎ×ｎ）個のＭＯＳユニットＵＴ１のうち、ロウ選択線ＡＲｘが“Ｈ”、コラム選択線ＡＣｙが“Ｈ”となった一のＭＯＳユニットＵＴ１のみ選択状態となり、他のＭＯＳユニットＵＴ１は全て非選択状態となる。すなわち、ロウデコーダ１及びコラムデコーダ２は、（ｎ×ｎ）個のＭＯＳユニットＵＴ１のうち一のＭＯＳユニットＵＴ１を選択するＭＯＳユニット選択手段として機能する。
【００３０】
また、ＰＭＯＳソース端子ＳＰ、ＰＭＯＳドレイン端子ＤＰ、ＮＭＯＳドレイン端子ＤＮ、ＮＭＯＳソース端子ＳＮ、ＰＭＯＳソース電圧モニタ端子ＳＰＭ、ＰＭＯＳドレイン電圧モニタ端子ＤＰＭ、ＮＭＯＳドレイン電圧モニタ端子ＤＮＭ、ＮＭＯＳソース電圧モニタ端子ＳＮＭ、ゲート印加電圧端子Ｇ及びゲート印加電圧端子ＧＯＦＦは、ユニットアレイ３に対して各々一つ設けられ、ユニットアレイ３内の複数（ｎ×ｎ）のＭＯＳユニットＵＴ１間で共通に使用される。
【００３１】
図４は、実施の形態１の半導体集積回路の外部端子構成を示した説明図である。同図に示すように、実施の形態１の半導体集積回路は、外部端子として、上述した１０本の信号端子（DN,SN,DP,SP,DNM,SNM,DPM,SPM,G,GOFF）と、ロウデコーダ１及びコラムデコーダ２に入力される行アドレス信号線ＳＡＲ及び列アドレス信号ＳＡＣ用の入力用の端子となる。
【００３２】
（動作（選択／非選択））
図５及び図６はＭＯＳユニットＵＴ１の選択状態及び非選択状態の信号伝達状況を示す説明図である。図５はロウ選択線ＡＲｘ及びコラム選択線ＡＣｙが共に“Ｈ”となり選択状態となった選択ＭＯＳユニットＵＴ１ｓを示し、図６はロウ選択線ＡＲｘ及びコラム選択線ＡＣｙのうち、少なくとも一つが“Ｌ”となる、非選択ＭＯＳユニットＵＴ１ｄを示している。また、図５及び図６並びに以降で示す図７〜図１０において、主な信号伝達有効部分を太く示している。
【００３３】
図５に示すように、選択ＭＯＳユニットＵＴ１ｓに該当する場合、ＮＡＮＤゲートＧ１の出力が“Ｌ”、インバータＧ２の出力が“Ｈ”となるため、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７がオンし、ゲート印加電圧端子Ｇより付与される電位がＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのゲート電極に伝わる。
【００３４】
一方、ＮＡＮＤゲートＧ１の出力をゲート電極に受けるＮＭＯＳトランジスタＱ５はオフする。さらに、“Ｈ”の信号をゲート電極に受けるＮＭＯＳトランジスタＱ１〜Ｑ４がオン状態となり、ＰＭＯＳソース電圧モニタ端子ＳＰＭ及びＰＭＯＳドレイン電圧モニタ端子ＤＰＭがＰＭＯＳトランジスタＰＴのソース及びドレインと電気的に接続され、ＮＭＯＳドレイン電圧モニタ端子ＤＮＭ及びＮＭＯＳソース電圧モニタ端子ＳＮＭがＮＭＯＳトランジスタＮＴのドレイン及びソースと電気的に接続される。その結果、これらのモニタ端子（ＳＰＭ，ＤＰＭ，ＳＮＭ，ＤＮＭ）による電圧測定が可能となる。
【００３５】
図６で示すように、非選択ＭＯＳユニットＵＴ１ｄに該当する場合、ＮＡＮＤゲートＧ１の出力が“Ｈ”、インバータＧ２の出力が“Ｌ”となるため、ＮＭＯＳトランジスタＱ６及びＰＭＯＳトランジスタＱ７がオフする。一方、ＮＡＮＤゲートＧ１の出力をゲート電極に受けるＮＭＯＳトランジスタＱ５はオンし、ゲート印加電圧端子ＧＯＦＦに与える電位がＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのゲート電極に付与される。
【００３６】
上記のように、ＮＡＮＤゲートＧ１、インバータＧ２及びＮＭＯＳトランジスタＱ５，Ｑ６及びＰＭＯＳトランジスタＱ７は、選択ＭＯＳユニットＵＴ１ｓに該当する場合、ゲート印加電圧端子Ｇに付与する電位によって、ＰＭＯＳトランジスタＰＴ及びＮＭＯＳトランジスタＮＴのうち一方のＭＯＳトランジスタをオンさせ、他方のＭＯＳトランジスタをオフさせることができ、非選択ＭＯＳユニットＵＴ１ｄに該当する場合、ゲート印加電圧端子ＧＯＦＦに付与する電位によって、上記一方のＭＯＳトランジスタをオフさせる、ＭＯＳトランジスタ導通制御部として機能する。
【００３７】
また、ＮＡＮＤゲートＧ１，インバータＧ２及びＮＭＯＳトランジスタＱ１〜Ｑ４は、選択ＭＯＳユニットＵＴ１ｓに該当する場合、ＰＭＯＳソース電圧モニタ端子ＳＰＭ及びＰＭＯＳドレイン電圧モニタ端子ＤＰＭをＰＭＯＳトランジスタＰＴのソース及びドレインに電気的に接続し、ＮＭＯＳソース電圧モニタ端子ＳＮＭ及びＮＭＯＳドレイン電圧モニタ端子ＤＮＭをＮＭＯＳトランジスタＮＴのソース及びドレインに電気的に接続する電圧測定用端子接続制御部として機能する。
【００３８】
（動作（ＮＭＯＳ））
図７及び図８はＭＯＳユニットＵＴ１のＮＭＯＳトランジスタＮＴに対する測定状況を示す説明図である。図７は選択状態となった選択ＭＯＳユニットＵＴ１ｓを示し、図８は非選択ＭＯＳユニットＵＴ１ｄを示している。これらの図に示すように、測定対象をＮＭＯＳトランジスタＮＴとすべく、ゲート印加電圧端子Ｇに付与する電位が“Ｈ”に設定される。
【００３９】
そして、ＰＭＯＳドレイン端子ＤＰ及びＰＭＯＳソース端子ＳＰに与える電位を同電位に設定することにより、選択状態及び非選択状態に関係なくＰＭＯＳトランジスタＰＴを流れる電流が“０”になるように設定する。
【００４０】
さらに、ゲート印加電圧端子ＧＯＦＦに与える電位をＮＭＯＳソース端子ＳＮに与える電位と同電位とし、非選択ＭＯＳユニットＵＴ１ｄのＮＭＯＳトランジスタＮＴのゲート・ソース間電圧Ｖgsを“０”とし、ＮＭＯＳドレイン端子ＤＮ及びＮＭＯＳソース端子ＳＮに与える電位は、その電位差がＮＭＯＳトランジスタＮＴのオン電流が測定可能な程度の所定の電位差に設定される。
【００４１】
上記設定により、図７で示す選択ＭＯＳユニットＵＴ１ｓにおいて、ＮＭＯＳドレイン端子ＤＮ及びＮＭＯＳソース端子ＳＮ間は所定の電位差が設定されており、“Ｈ”をゲート電極に受けるＮＭＯＳトランジスタＮＴがオン状態となるため、選択ＭＯＳユニットＵＴ１ｓのＮＭＯＳトランジスタＮＴを流れるオン状態ドレイン電流Ｉdnonを、ＮＭＯＳドレイン端子ＤＮより測定することができる。
【００４２】
さらに、選択ＭＯＳユニットＵＴ１ｓにおいては、ＮＭＯＳトランジスタＱ１〜Ｑ４がオンしているため、ＮＭＯＳドレイン電圧モニタ端子ＤＮＭ及びＮＭＯＳソース電圧モニタ端子ＳＮＭからＮＭＯＳトランジスタＮＴのドレイン電圧及びソース電圧を測定することができる。
【００４３】
一方、上記設定により、図８で示す非選択ＭＯＳユニットＵＴ１ｄにおいて、ＮＭＯＳドレイン端子ＤＮ及びＮＭＯＳソース端子ＳＮ間は所定の電位差が設定されているが、ゲート印加電圧端子ＧＯＦＦに付与する電位がＮＭＯＳソース端子ＳＮに付与する電位と同電位でありゲート・ソース間電圧Ｖgsが“０”で閾値電圧を下回りＮＭＯＳトランジスタＮＴがオフするため、非選択ＭＯＳユニットＵＴ１ｄのＮＭＯＳトランジスタＮＴからオフ状態ドレイン電流Ｉdnoffが流れることになる。
【００４４】
しかしながら、オフ状態ドレイン電流Ｉdnoffがオン状態ドレイン電流Ｉdnonに対して十分小さい場合は、ＮＭＯＳドレイン端子ＤＮより測定される電流をオン状態ドレイン電流Ｉdnonとして精度良く測定することができる。
【００４５】
このように、選択ＭＯＳユニットＵＴ１ｓのオン状態ドレイン電流Ｉdnonが流れるＮＭＯＳトランジスタＮＴに対して、ＮＭＯＳドレイン電圧モニタ端子ＤＮＭ、ＮＭＯＳソース電圧モニタ端子ＳＮＭ、ＮＭＯＳドレイン端子ＤＮ及びＮＭＯＳソース端子ＳＮによる４端子測定が実現される、すなわち、ＮＭＯＳドレイン電圧モニタ端子ＤＮＭ及びＮＭＯＳソース電圧モニタ端子ＳＮＭを用いたドレイン，ソース電圧測定とＮＭＯＳドレイン端子ＤＮ及びＰＭＯＳドレイン端子ＤＰを用いたオン状態ドレイン電流Ｉdnonの測定とを完全に独立させた結果、配線抵抗やプローブの接触抵抗の影響を除外した精度の良い測定が実現する。
【００４６】
（動作（ＰＭＯＳ））
図９及び図１０はＰＭＯＳトランジスタＰＴに対する測定方法説明用の説明図である。図９は選択状態となった選択ＭＯＳユニットＵＴ１ｓを示し、図１０は非選択ＭＯＳユニットＵＴ１ｄを示している。これらの図に示すように、測定対象をＰＭＯＳトランジスタＰＴとすべく、ゲート印加電圧端子Ｇに付与する電位が“Ｌ”に設定される。
【００４７】
そして、ＮＭＯＳドレイン端子ＤＮ及びＮＭＯＳソース端子ＳＮに与える電位を同電位に設定することにより、選択状態及び非選択状態に関係なくＮＭＯＳトランジスタＮＴを流れる電流が“０”となるように設定する。
【００４８】
さらに、ゲート印加電圧端子ＧＯＦＦに与える電位をＰＭＯＳソース端子ＳＰに与える電位と同電位とし、非選択ＭＯＳユニットＵＴ１ｄのＰＭＯＳトランジスタＰＴのゲート・ソース間電圧Ｖgsを“０”とし、ＰＭＯＳドレイン端子ＤＰ及びＰＭＯＳソース端子ＳＰに与える電位は、その電位差がＰＭＯＳトランジスタＰＴのオン電流が測定可能な程度の所定の電位差に設定される。
【００４９】
上記設定により、図９で示す選択ＭＯＳユニットＵＴ１ｓにおいて、ＰＭＯＳドレイン端子ＤＰ及びＰＭＯＳソース端子ＳＰ間は所定の電位差が設定されており、ＰＭＯＳトランジスタＰＴがオンするため、選択ＭＯＳユニットＵＴ１ｓのＰＭＯＳトランジスタＰＴを流れるオン状態ドレイン電流Ｉdponを、ＰＭＯＳドレイン端子ＤＰより測定することができる。
【００５０】
さらに、選択ＭＯＳユニットＵＴ１ｓにおいては、ＮＭＯＳトランジスタＱ１〜Ｑ４がオンしているため、ＰＭＯＳドレイン電圧モニタ端子ＤＰＭ及びＰＭＯＳソース電圧モニタ端子ＳＰＭからＰＭＯＳトランジスタＰＴのドレイン電圧及びソース電圧を測定することができる。
【００５１】
一方、上記設定により、図１０で示す非選択ＭＯＳユニットＵＴ１ｄにおいて、ＰＭＯＳドレイン端子ＤＰ及びＰＭＯＳソース端子ＳＰ間は所定の電位差が設定されており、ゲート・ソース間電圧Ｖgsが“０”で閾値電圧を下回りＰＭＯＳトランジスタＰＴがオフするため、非選択ＭＯＳユニットＵＴ１ｄのＰＭＯＳトランジスタＰＴからオフ状態ドレイン電流Ｉdpoffが流れることになる。
【００５２】
しかしながら、オフ状態ドレイン電流Ｉdpoffがオン状態ドレイン電流Ｉdponに対して十分小さい場合は、ＰＭＯＳドレイン端子ＤＰより測定される電流をオン状態ドレイン電流Ｉdponとして精度良く測定することができる。
【００５３】
このように、選択ＭＯＳユニットＵＴ１ｓのオン状態ドレイン電流Ｉdponが流れるＰＭＯＳトランジスタＰＴに対して、ＰＭＯＳドレイン電圧モニタ端子ＤＰＭ、ＰＭＯＳソース電圧モニタ端子ＳＰＭ、ＰＭＯＳドレイン端子ＤＰ及びＰＭＯＳソース端子ＳＰによる４端子測定が実現される、すなわち、ＰＭＯＳドレイン電圧モニタ端子ＤＰＭ及びＰＭＯＳソース電圧モニタ端子ＳＰＭを用いたドレイン，ソース電圧測定とＰＭＯＳドレイン端子ＤＰ及びＮＭＯＳドレイン端子ＤＮを用いたオン状態ドレイン電流Ｉdponの測定とを完全に独立させた結果、配線抵抗やプローブの接触抵抗の影響を除外した精度の良い測定が実現する。
【００５４】
（効果）
このように、実施の形態１の半導体集積回路は、ゲート電極共有型のＮ／ＰＭＯＳを有するＭＯＳユニットＵＴ１をアレイ状に配置したユニットアレイ３を内部に有するため、ゲート電極共有型のＭＯＳトランジスタ特性のばらつきを精度良く定量的に評価することができる。
【００５５】
特にゲート電極共有型のＮ／ＰＭＯＳは微細パターンで顕著になる特性ばらつき傾向を有するが、このような場合にも正確に評価できる。また、実施の形態１の半導体集積回路を用いて得られたＮ／ＰＭＯＳのトランジスタのばらつき特性を利用することにより、回路特性ばらつきシミュレーションの高精度化を図り、製造工程の改善等によって歩留まりの向上やプロセス管理に適用できる。
【００５６】
また、実施の形態１のＭＯＳユニットＵＴ１は、電圧モニタ端子（ＳＰＭ，ＤＰＭ，ＳＮＭ，ＤＮＭ）接続用及びゲート印加電圧端子（ＧＯＦＦ）接続用のスイッチング手段として、ＮＭＯＳトランジスタＱ１〜Ｑ５を用いることにより、回路構成の簡略化を図ることができる。
【００５７】
＜実施の形態２＞
図１１はこの発明の実施の形態２であるＴＥＧを有する半導体集積回路における１単位のＭＯＳユニットＵＴ２の等価回路を示す回路図である。同図に示すように、図１で示した実施の形態１のＭＯＳユニットＵＴ１に比べ、ＮＭＯＳトランジスタＱ１〜Ｑ５に代えて、各々がＰＭＯＳゲート及びＮＭＯＳゲート（第１及び第２のＭＯＳトランジスタ部）を有するトランスミッションゲートＴＧ１〜ＴＧ５が用いられている点が異なる。
【００５８】
トランスミッションゲートＴＧ１〜ＴＧ４のＮＭＯＳゲート及びトランスミッションゲートＴＧ５のＰＭＯＳゲートはノードＮ３〜Ｎ５及びＮ１を介してインバータＧ２の出力に接続される。トランスミッションゲートＴＧ１〜ＴＧ４のＰＭＯＳゲート及びトランスミッションゲートＴＧ５のＮＭＯＳゲートは共通に接続されるノードＮ６を介してＮＡＮＤゲートＧ１の出力に接続される。
【００５９】
なお、他の構成は図１で示したＭＯＳユニットＵＴ１と同様であるため説明を省略する。また、全体構成はＭＯＳユニットＵＴ１がＭＯＳユニットＵＴ２に置き換わった点を除き図３で示した実施の形態１の構成と同様であり、外部端子構成は図４で示した実施の形態１の半導体集積回路５と同様である。また、測定動作も図５〜図１０で示した実施の形態１の場合と同様である。
【００６０】
このような構成の実施の形態２の半導体集積回路は、実施の形態１と同様、ゲート電極共有型のＮ／ＰＭＯＳをＭＯＳユニットＵＴ２をアレイ状に配置したユニットアレイを内部に有するため、ゲート電極共有型のＭＯＳトランジスタ特性のばらつきを精度良く定量的に評価することができる。
【００６１】
さらに、実施の形態１のＭＯＳユニットＵＴ１では、ＮＭＯＳトランジスタＱ１〜Ｑ５全てを同じ電源電圧で動作させる場合、ＮＭＯＳトランジスタＱ１〜Ｑ５のソースドレイン間電圧は等しくならない。なぜなら、基板バイアス効果によってこれらのトランジスタＱ１〜Ｑ５の閾値電圧が上昇するためである。
【００６２】
一方、実施の形態２のＭＯＳユニットＵＴ２では、上記問題は実質的解決され、１つの電源電圧で評価可能となる。なぜならば、トランスミッションゲートＴＧ１〜ＴＧ５において、ＮＭＯＳゲート及びＰＭＯＳゲートともに閾値電圧が変わることはあるが、実施の形態１のようにＮＭＯＳトランジスタのみで構成される場合に比べて、その影響を小さくすることができるからである。例えば、トランスミッションゲートＴＧ１〜ＴＧ５の一方電極に電源電圧の半分（Ｖcc／２）の電圧が入力された場合、他方電極の電位が“０”からの（Ｖcc／２）に近づくにしたがって、ＮＭＯＳゲートの閾値電圧は上昇する。しかし、同時にＰＭＯＳゲートも閾値電圧はやや上がっているもののオン状態となったいるため、ＮＭＯＳトランジスタ単体でスイッチングさせる構成に比べ抵抗は下がり、閾値電圧上昇の影響を十分に小さくすることができる。
【００６３】
このように、実施の形態２のＭＯＳユニットＵＴ２は、電圧モニタ端子（ＳＰＭ，ＤＰＭ，ＳＮＭ，ＤＮＭ）接続用及びゲート印加電圧端子（ＧＯＦＦ）接続用のスイッチング手段をトランスミッションゲートＴＧ１〜ＴＧ５で構成して、Ｎ／ＰＭＯＳトランジスタそれぞれの閾値電圧上昇により影響を最小限に抑えることにより、より精度の高い測定を実現することができる。
【図面の簡単な説明】
【００６４】
【図１】この発明の実施の形態１であるＴＥＧを有する半導体集積回路における１単位のＭＯＳユニットの等価回路を示す回路図である。
【図２】図１のＭＯＳユニットにおける測定対象のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのレイアウト構成を示す説明図である。
【図３】実施の形態１の半導体集積回路の全体構成の概略を示す説明図である。
【図４】実施の形態１の半導体集積回路の外部端子構成を示した説明図である。
【図５】実施の形態１のＭＯＳユニットの選択状態の信号伝達状況を示す説明図である。
【図６】実施の形態１のＭＯＳユニットの非選択状態の信号伝達状況を示す説明図である。
【図７】実施の形態１のＭＯＳユニットのＮＭＯＳトランジスタに対する測定状況（選択状態）を示す説明図である。
【図８】実施の形態１のＭＯＳユニットのＮＭＯＳトランジスタに対する測定状況（非選択状態）を示す説明図である。
【図９】実施の形態１のＭＯＳユニットのＰＭＯＳトランジスタに対する測定状況（選択状態）を示す説明図である。
【図１０】実施の形態１のＭＯＳユニットのＰＭＯＳトランジスタに対する測定状況（非選択状態）を示す説明図である。
【図１１】この発明の実施の形態２であるＴＥＧを有する半導体集積回路における１単位のＭＯＳユニットの等価回路を示す回路図である。
【図１２】ゲート電極共有型Ｎ／ＰＭＯＳのレイアウト構成を示す説明図である。
【図１３】ゲート電極離散型Ｎ／ＰＭＯＳのレイアウト構成を示す説明図である。
【図１４】ＮＭＯＳトランジスタ，ＰＭＯＳトランジスタ間のＮ／ＰＭＯＳ相関ばらつきを示す説明図である。
【符号の説明】
【００６５】
１  ロウデコーダ、２  コラムデコーダ、３  ユニットアレイ、５  半導体集積回路、Ｇ１  ＮＡＮＤゲート、Ｇ２  インバータ、ＮＴ，Ｑ１〜Ｑ５  ＮＭＯＳトランジスタ、ＰＴ，Ｑ７  ＰＭＯＳトランジスタ、ＵＴ１，ＵＴ２  ＭＯＳユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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