(57)【要約】      （修正有）【課題】ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供する。【解決手段】半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、エッチング停止窒化膜と層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、コンタクトホールにコンタクトを形成する段階と、コンタクトを含む全面に酸化膜を形成する段階と、エッチング停止窒化膜をターゲットとして酸化膜をエッチングし、コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、トレンチ内にビットラインを形成する段階を含む。【選択図】なし【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、前記エッチング停止窒化膜と前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホールにコンタクトを形成する段階と、
前記コンタクトを含む全面に酸化膜を形成する段階と、
前記エッチング停止窒化膜をターゲットとして前記酸化膜をエッチングし、前記コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、
前記トレンチ内にビットラインを形成する段階と、を有することを特徴とする半導体素子の製造方法。
【請求項２】
前記酸化膜をフルオロが添加された酸化膜で形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記トレンチエッチング時に前記エッチング停止窒化膜が所定の厚さでエッチングされることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記窒化膜のエッチングされる厚さは、10〜200Åであることを特徴とする請求項３に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関するものであり、特に、ビットライン(bitline)間のキャパシタンス(capacitance)を減らしてRCディレイ(delay)を減少させるための半導体素子の製造方法に関するものである。
【背景技術】
【０００２】
図１は、従来技術による半導体素子の製造工程の断面図である。
【０００３】
図１（ａ）を参照すれば、所定構造物(不図示)が形成された半導体基板(10)上に層間絶縁膜(11)を形成し、層間絶縁膜(11)に半導体基板(10)の所定部分を露出するコンタクトホールを形成した後、コンタクトホールに導電膜を埋め込んで下部コンタクト(12)を形成する。
【０００４】
その後、下部コンタクト(12)を含む全面にエッチング停止窒化膜(13)と酸化膜(14)を順次形成する。
【０００５】
図１（ｂ）を参照すれば、エッチング停止窒化膜(13)をストッパー(stopper)として酸化膜(14)をエッチングしてトレンチ(15)を形成し、オーバーエッチング(over etch)工程でトレンチ(15)の下部のエッチング停止窒化膜(13)を除去し、下部コンタクト(12)及びこれに隣接する層間絶縁膜(11)の所定部分を露出させる。この時、エッチング停止窒化膜(13)の下部の層間絶縁膜(11)が所定の厚さでエッチングされる。
【０００６】
図１（ｃ）を参照すれば、トレンチ(15)を含む全表面上にバリア金属膜(不図示)を形成し、トレンチ(15)が埋め込まれるように導電膜を形成した後、酸化膜(14)が露出されるように平坦化工程を実施してビットライン(16)を形成する。
【０００７】
従来技術では、ビットライン(16)間にエッチング停止窒化膜(13)の全体厚さが位置するが、窒化膜は酸化膜に比べて2倍に近い誘電率を有するため、ビットラインのキャパシタンスが増加する原因となり、これによりRCディレイ(delay)が大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、ビットライン間のキャパシタンスを減らしてRCディレイを減らすことができる半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による半導体素子の製造方法は、半導体基板上に層間絶縁膜とエッチング停止窒化膜を順次形成し、前記エッチング停止窒化膜と前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールにコンタクトを形成する段階と、前記コンタクトを含む全面に酸化膜を形成する段階と、前記エッチング停止窒化膜をターゲットとして前記酸化膜をエッチングし、前記コンタクト及びこれに隣接したエッチング停止窒化膜を露出するトレンチを形成する段階と、前記トレンチ内にビットラインを形成する段階と、を有することを特徴とする。
【００１０】
また、前記酸化膜をフルオロが添加された酸化膜で形成することを特徴とする。
【発明の効果】
【００１１】
本発明は次のような効果がある。
【００１２】
第１に、エッチング停止窒化膜を形成した後に下部コンタクトを形成し、トレンチエッチング時にエッチング停止窒化膜の一部のみをエッチングし、ビットライン間に存在する窒化膜の膜厚を減らすことができるため、ビットラインのキャパシタンスを下げることができ、RCディレイを減らすことができる。
【００１３】
第２に、トレンチが形成される酸化膜に低い誘電率を有するフルオロが添加された酸化膜を利用するため、ビットライン間のキャパシタンスを下げることができ、RCディレイを減らすことができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で具現されることができ、本発明の範囲が以下に詳述する実施例により限定されるものではない。単に本実施例は本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明の範囲は、本願の特許請求の範囲により理解されなければならない。
【００１５】
図２は、本発明の実施例による半導体素子の製造工程（製造方法）の断面図である。
【００１６】
図２（ａ）を参照すれば、所定構造物が形成された半導体基板(20)上に層間絶縁膜(21)とエッチング停止窒化膜(22)を順次形成し、エッチング停止膜(22)及び層間絶縁膜(21)をエッチングして半導体基板(20)の所定部分を露出するコンタクトホールを形成した後、コンタクトホールに導電膜を埋め込んで下部コンタクト(23)を形成する。
【００１７】
次いで、下部コンタクト(23)を含む全面に酸化膜(24)を形成する。酸化膜(24)としては、一般的な酸化膜であれば、いずれも適用可能であるが、4.2程度の誘電率を有する一般酸化膜に比べて誘電率が3.7程度と低いフルオロ(Fluorine)が添加された酸化膜(即ち、フッ化酸化膜)を用いることが望ましい。
【００１８】
図２（ｂ）を参照すれば、エッチング停止窒化膜(22)をストッパー(stopper)で酸化膜(24)をエッチングし、下部コンタクト(23)及びこれに隣接するエッチング停止窒化膜(22)の所定部分を露出するトレンチ(25)を形成する。この時、エッチング停止窒化膜(22)も所定の厚さ(h)、例えば、10〜200Å程度エッチングされる。
【００１９】
トレンチ(25)エッチング工程がエッチング停止窒化膜(22)で止まるため、トレンチ(25)は一定の深さで形成される。
【００２０】
図２（ｃ）を参照すれば、トレンチ(25)を含む全表面上にバリア金属膜(不図示)を形成し、トレンチ(25)が埋め込まれるように導電膜を形成した後、酸化膜(24)が露出されるように平坦化工程を実施してビットライン(26)を形成する。
【００２１】
ビットライン(26)間には誘電率が小さい酸化膜(24)が大部分を占め、誘電率が大きいエッチング停止窒化膜(22)が占める比重は小さい。従って、同一の厚さのビットラインを構成する場合、ビットラインのキャパシタンスを10%程度減少させることができる。
【００２２】
従来技術の場合、ビットライン間に300Åの厚さのエッチング停止窒化膜と1200Åの厚さの酸化膜が存在するため、ビットライン間のキャパシタンス(Cb)は、300*窒化膜の誘電率(8)+1200*酸化膜の誘電率(4.2)であり、約7740の値を有する。反面、本発明の場合、ビットライン間に厚さh(図２（ｂ）参照)Åの窒化膜と1500-hÅの厚さの酸化膜が存在するため、ビットライン間のキャパシタンス(Cb)は、h*窒化膜の誘電率(8)+(1500-h)*酸化膜の誘電率(4.2)となる。従って、hが150Åの場合、ビットライン間のキャパシタンスは6870となるため、約7.7％の減少効果があり、hが100Åの場合、ビットライン間のキャパシタンスは6680となるため、約10.3％の減少効果がある。
【００２３】
また、酸化膜を誘電率が低いFSG(誘電率3.7)を用いれば、ビットラインのキャパシタンスをより効果的に減らすことができる。
【図面の簡単な説明】
【００２４】
【図１】従来の半導体素子の製造工程の断面図である。
【図２】本実施形態に係る半導体素子の製造工程の断面図である。
【符号の説明】
【００２５】
20…半導体基板
21…層間絶縁膜
22…エッチング停止窒化膜
23…下部コンタクト
24…酸化膜
25…トレンチ
26…ビットライン
【図１】
2008010819.tif 000002
【図２】
2008010819.tif 000003