(57)【要約】【課題】連続的な安定した定電流を供給する。【解決手段】定電流回路は、定電流を出力する電流源と、ダイオード接続された第１トランジスタと、第２トランジスタとにより構成される第１電流ミラー回路と、ダイオード接続された第３トランジスタと、第４トランジスタとにより接続される第２電流ミラー回路と、を備え、第１トランジスタの出力電極は、第３トランジスタの出力電極と接続されるとともに、電流源と接続され、第２トランジスタの出力電極は、第４トランジスタの出力電極と接続されるとともに、キャパシタと接続され、第１及び第２トランジスタのサイズ比と、第３及び第４トランジスタのサイズ比とが同一であり、第１電流ミラー回路の入力側には、第１電圧が印加され、第２電流ミラー回路の入力側には、第１電圧より低い電圧から第１電圧より高い電圧へ変化する第２電圧が印加される。【選択図】図１
2008065657.tif 000002
【特許請求の範囲】
【請求項１】
定電流を出力する電流源と、
ダイオード接続された第１トランジスタと、第２トランジスタとにより構成される第１電流ミラー回路と、
ダイオード接続された第３トランジスタと、第４トランジスタとにより接続される第２電流ミラー回路と、
を備え、
前記第１トランジスタの出力電極は、前記第３トランジスタの出力電極と接続されるとともに、前記電流源と接続され、
前記第２トランジスタの出力電極は、前記第４トランジスタの出力電極と接続されるとともに、キャパシタと接続され、
前記第１及び第２トランジスタのサイズ比と、前記第３及び第４トランジスタのサイズ比とが同一であり、
前記第１電流ミラー回路の入力側には、第１電圧が印加され、
前記第２電流ミラー回路の入力側には、前記第１電圧より低い電圧から前記第１電圧より高い電圧へ変化する第２電圧が印加されること、
を特徴とする定電流回路。
【請求項２】
請求項１に記載の定電流回路であって、
前記キャパシタの電圧に応じて前記第１電圧より高い電圧まで上昇する第１出力電圧を生成する第１電圧生成回路と、
前記キャパシタの電圧に応じて上昇する第２出力電圧を生成する第２電圧生成回路と、
を含んで構成される電源回路に用いられる前記キャパシタを充電し、
前記第２電流ミラー回路の入力側に印加される前記第２電圧は、前記第１出力電圧生成回路によって生成される前記第１出力電圧であること、
を特徴とする定電流回路。
【請求項３】
請求項２に記載の定電流回路であって、
前記第２電圧生成回路は、前記キャパシタの電圧から所定レベル減じた電圧を生成する減算回路を更に備え、前記減算回路によって生成される前記電圧に応じて上昇する前記第２出力電圧を生成すること、
を特徴とする定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流回路に関する。
【背景技術】
【０００２】
キャパシタに定電流を供給することにより、キャパシタの電圧を電流に応じた一定の速度で上昇させていくことが一般的に行われている。例えば、スイッチングレギュレータ等の電源回路では、キャパシタに定電流を供給することにより、ソフトスタート制御に必要なソフトスタート電圧を生成することが行われている（例えば、特許文献１）。
【０００３】
図４は、定電流回路の一般的な構成例を示す図である。図に示すように、定電流回路１００は、定電流を出力する電流源１０１、電流ミラー接続されたＰＮＰ型トランジスタ１０２，１０３を備えている。そして、ＰＮＰ型トランジスタ１０３のコレクタにキャパシタ１０４が接続されている。このような定電流回路１００では、ＰＮＰ型トランジスタ１０２，１０３のサイズ比に応じた定電流がキャパシタ１０４に供給され、キャパシタ１０４が充電されることとなる。例えば、ＰＮＰ型トランジスタ１０２，１０３のサイズが同一であるとすると、キャパシタ１０４には、電流源１０１から出力される電流ＩCと同量の電流ＩCが供給される。ここで、キャパシタ１０４の容量をＣ、充電開始からの時間をＴ、キャパシタ１０４の電圧をＶC、とすると、ＶC＝ＩC×Ｔ／Ｃとなる。つまり、キャパシタ１０４の電圧ＶCは、電流ICに応じた一定の速度で上昇していく。
【特許文献１】特開２００６−４２４６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、図４に示した定電流回路１００を用いてキャパシタ１０４を充電する場合、キャパシタ１０４の電圧ＶCを、定電流回路１００に印加されている電源電圧ＶDDより高くすることができない。そこで、キャパシタ１０４の電圧ＶCを電源電圧ＶDDより高くするためには、例えば、図５又は図６に示す方法が考えられる。
【０００５】
図５に示す定電流回路１１０は、図４に示した定電流回路１００の構成に加えて、定電流回路１１０の駆動電源を切り替えるためのスイッチ回路１１１，１１２を備えている。スイッチ回路１１１には、電源電圧ＶDDが印加され、スイッチ回路１１２には、定電流回路１１０の起動後に電源電圧ＶDDより高い電圧まで上昇する電圧ＶINが印加されている。このような定電流回路１１０では、電圧ＶINが電源電圧ＶDDより高くなった後に、定電流回路１１０の駆動電源を電圧ＶINに切り替えることにより、キャパシタ１０４の電圧ＶCを電源電圧ＶDDより高くすることが可能となる。
【０００６】
また、図６に示す定電流回路１２０は、図４に示した定電流回路１００の構成に加えて、電流源１２１、ＰＮＰ型トランジスタ１２２，１２３、及びスイッチ回路１２４，１２５を備えている。ここで、電流源１２１及びＰＮＰ型トランジスタ１２２，１２３は、ＰＮＰ型トランジスタ１２３のコレクタから定電流ＩCを出力する定電流回路を構成している。そして、スイッチ回路１２４は、ＰＮＰ型トランジスタ１０３のコレクタとキャパシタ１０４との間に設けられ、スイッチ回路１２５は、ＰＮＰ型トランジスタ１２３のコレクタとキャパシタ１０４との間に設けられている。また、ＰＮＰ型トランジスタ１０２，１０３のエミッタには、電源電圧ＶDDが印加され、ＰＮＰ型トランジスタ１２２，１２３のエミッタには、定電流回路１２０の起動後に電源電圧ＶDDより高い電圧まで上昇する電圧ＶINが印加されている。
【０００７】
このような定電流回路１２０では、起動時は、スイッチ回路１２４をオン、スイッチ回路１２５をオフとすることにより、ＰＮＰ型トランジスタ１０３のコレクタから出力される電流ＩCがキャパシタ１０４に供給され、キャパシタ１０４の電圧ＶCが上昇する。そして、電圧ＶINが電源電圧ＶDDより高くなった後に、スイッチ回路１２４をオフ、スイッチ回路１２５をオンとすることにより、ＰＮＰ型トランジスタ１２３のコレクタから出力される電流ＩCがキャパシタ１０４に供給され、キャパシタ１０４の電圧ＶCを電源電圧ＶDDより高くすることが可能となる。
【０００８】
しかし、図５，６に示す方法では、何れもスイッチ回路の切り替えの際に、キャパシタ１０４に供給される電流ＩCが不連続となってしまう可能性がある。そのため、キャパシタ１０４の電圧ＶCが上昇する速度が一定にならず、電圧ＶCにより制御される回路の動作が不安定となってしまう。例えば、スイッチングレギュレータ等の電源回路において、電圧ＶCを用いてソフトスタート制御を行う場合、電圧ＶCが所定の電圧まで上昇する時間が正確であることを求められることがあるが、電圧ＶCの上昇速度が変動することにより、このような制御を行うことが困難となる。
【０００９】
本発明は上記課題を鑑みてなされたものであり、連続的な安定した定電流を供給可能な定電流回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明の定電流回路は、定電流を出力する電流源と、ダイオード接続された第１トランジスタと、第２トランジスタとにより構成される第１電流ミラー回路と、ダイオード接続された第３トランジスタと、第４トランジスタとにより接続される第２電流ミラー回路と、を備え、前記第１トランジスタの出力電極は、前記第３トランジスタの出力電極と接続されるとともに、前記電流源と接続され、前記第２トランジスタの出力電極は、前記第４トランジスタの出力電極と接続されるとともに、キャパシタと接続され、前記第１及び第２トランジスタのサイズ比と、前記第３及び第４トランジスタのサイズ比とが同一であり、前記第１電流ミラー回路の入力側には、第１電圧が印加され、前記第２電流ミラー回路の入力側には、前記第１電圧より低い電圧から前記第１電圧より高い電圧へ変化する第２電圧が印加されることとする。
【００１１】
そして、前記定電流回路は、前記キャパシタの電圧に応じて前記第１電圧より高い電圧まで上昇する第１出力電圧を生成する第１電圧生成回路と、前記キャパシタの電圧に応じて上昇する第２出力電圧を生成する第２電圧生成回路と、を含んで構成される電源回路に用いられる前記キャパシタを充電し、前記第２電流ミラー回路の入力側に印加される前記第２電圧は、前記第１出力電圧生成回路によって生成される前記第１出力電圧であることとすることもできる。
【００１２】
また、前記第２電圧生成回路は、前記キャパシタの電圧から所定レベル減じた電圧を生成する減算回路を更に備え、前記減算回路によって生成される前記電圧に応じて上昇する前記第２出力電圧を生成することとしてもよい。
【発明の効果】
【００１３】
連続的な安定した定電流を供給可能な定電流回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
＝＝定電流回路の構成＝＝
図１は、本発明の一実施形態である定電流回路の構成を示す図である。定電流回路１は、定電流ＩCを生成する電流源１０と、ＰＮＰ型トランジスタ１１，１２により構成される電流ミラー回路（第１電流ミラー回路）と、ＰＮＰ型トランジスタ１３，１４により構成される電流ミラー回路（第２電流ミラー回路）とを備えている。本実施形態では、ＰＮＰ型トランジスタ１１〜１４のサイズは全て等しいこととする。
【００１５】
ＰＮＰ型トランジスタ１１（第１トランジスタ）は、ベースとコレクタとが接続され、コレクタ（出力電極）が電流源１０の入力側と接続されている。ＰＮＰ型トランジスタ１２（第２トランジスタ）は、ベースがＰＮＰ型トランジスタ１１のベースと接続され、コレクタ（出力電極）がキャパシタ２０の一端と接続されている。ＰＮＰ型トランジスタ１３（第３トランジスタ）は、ベースとコレクタとが接続され、コレクタ（出力電極）が電流源１０の入力側と接続されている。ＰＮＰ型トランジスタ１４（第４トランジスタ）は、ベースがＰＮＰ型トランジスタ１３のベースと接続され、コレクタ（出力電極）がキャパシタ２０の一端と接続されている。また、電流源１０の出力側およびキャパシタ２０の他端は接地されている。そして、ＰＮＰ型トランジスタ１１，１２のエミッタには電源電圧ＶDD（第１電圧）印加され、ＰＮＰ型トランジスタ１３，１４のエミッタには電圧ＶIN（第２電圧）が印加されている。なお、電圧ＶINは、定電流回路１の起動時には電源電圧ＶDDより低く（例えば０Ｖ）、定電流回路１の起動後に電源電圧ＶDDより高い電圧まで上昇する電圧である。
【００１６】
＝＝定電流回路の動作＝＝
定電流回路１の動作について説明する。ここで、ＰＮＰ型トランジスタ１２のコレクタから出力される電流をＩA、ＰＮＰ型トランジスタ１４のコレクタから出力される電流をＩBとする。
【００１７】
例えば、定電流回路１の起動時に印加される電源電圧ＶDDを１．８Ｖとし、定電流回路１の起動後に電圧ＶINが０Ｖから５Ｖまで上昇することとする。定電流回路１の起動時には、電圧ＶINが０Ｖであるため、ＰＮＰ型トランジスタ１３がオフとなり、電流ＩBは流れない。このとき、ＰＮＰ型トランジスタ１１はオンとなっており、ＩCと同量の電流ＩAが流れることとなる。
【００１８】
ＰＮＰ型トランジスタ１１がオンとなっている場合、ＰＮＰ型トランジスタ１１のコレクタの電圧は、電圧ＶDDからＰＮＰ型トランジスタ１１の閾値電圧ＶFだけ低いＶDD−ＶFとなる。そして、ＰＮＰ型トランジスタ１１，１３のコレクタ同士が接続されているため、ＰＮＰ型トランジスタ１３のコレクタの電圧もＶDD−ＶFとなる。したがって、ＰＮＰ型トランジスタ１３の閾値電圧もＶFであることとすると、電圧ＶINが電圧ＶDDとなるまでは、ＰＮＰ型トランジスタ１３はオフとなっている。
【００１９】
そして、電圧ＶINが電圧ＶDDと等しくなると、ＰＮＰ型トランジスタ１１，１３がともにオンの状態となり、ＰＮＰ型トランジスタ１２のコレクタから電流ＩAが出力され、ＰＮＰ型トランジスタ１４のコレクタから電流ＩBが出力される。ここで、ＰＮＰ型トランジスタ１１〜１４のサイズが全て同一であるため、キャパシタ２０に供給される電流ＩA＋ＩBは、電流源１０から出力される電流と同量のＩCとなる。
【００２０】
その後、電圧ＶINが電圧ＶDDを超えると、ＰＮＰ型トランジスタ１３のコレクタの電圧は、電圧ＶINから閾値電圧ＶFだけ低いＶIN−ＶFとなる。そして、ＰＮＰ型トランジスタ１１，１３のコレクタ同士が接続されているため、ＰＮＰ型トランジスタ１１のコレクタの電圧もＶIN−ＶFとなる。したがって、ＰＮＰ型トランジスタ１１はオフとなり、電流ＩAは流れず、ＩCと同量の電流ＩBが流れることとなる。
【００２１】
このように、定電流回路１では、電圧ＶINの上昇に伴ってＰＮＰ型トランジスタ１１，１３のコレクタの電圧が制御されることにより、電流ＩA＋ＩBは電流源１０から出力される電流と等しいＩCとなり、キャパシタ２０に対して連続的な安定した定電流を供給することができる。
【００２２】
なお、定電流回路１では、トランジスタとしてバイポーラトランジスタを用いることとしたが、ＭＯＳＦＥＴを用いることとしてもよい。また、ＰＮＰ型トランジスタ１１〜１４は同一サイズであることとしたが、同一サイズに限らず、ＰＮＰ型トランジスタ１１，１２のサイズ比と、ＰＮＰ型トランジスタ１３，１４のサイズ比とが同一であることとしてもよい。例えば、ＰＮＰ型トランジスタ１１，１２のサイズ比と、ＰＮＰ型トランジスタ１３，１４のサイズ比とが何れも１：２である場合であれば、ＩA＋ＩB＝２ＩCとなる。
【００２３】
＝＝電源回路への適用例＝＝
本実施形態の定電流回路１の適用例について説明する。図２は、本実施形態の定電流回路１を適用した電源回路の構成例を示す図である。電源回路３０は、定電流回路１、キャパシタ２０、ＮチャネルＭＯＳＦＥＴ３５、及びスイッチングレギュレータ４０Ａ，４０Ｂを備えている。そして、定電流回路１のＰＮＰ型トランジスタ１３，１４のエミッタには、スイッチングレギュレータ４０Ａの出力電圧ＶOUT1が印加されている。
【００２４】
ＮチャネルＭＯＳＦＥＴ３５は、キャパシタ２０を放電するためのものであり、ドレインがＰＮＰ型トランジスタ１４及びキャパシタ２０の接続点と接続され、ソースが接地されている。すなわち、ＮチャネルＭＯＳＦＥＴ３５のゲートにＨレベルの電圧が印加されることによってＮチャネルＭＯＳＦＥＴ３５がオンになると、キャパシタ２０は放電されることとなる。
【００２５】
スイッチングレギュレータ４０Ａ（第１電圧生成回路）は、電源電圧ＶDDより高い出力電圧ＶOUT1（第１出力電圧）を生成する昇圧型の電圧生成回路である。スイッチングレギュレータ４０Ａは、誤差増幅回路５０Ａ、電源５１Ａ、抵抗５２Ａ，５３Ａ、キャパシタ５４Ａ、抵抗５５Ａ、三角波発生回路５６Ａ、コンパレータ５７Ａ、バッファ５８Ａ、インバータ５９Ａ、インダクタ６０Ａ、ＮチャネルＭＯＳＦＥＴ６１Ａ，６２Ａ、及びキャパシタ６３Ａを備えている。
【００２６】
誤差増幅回路５０Ａの−入力端子には、出力電圧ＶOUT1を抵抗５２Ａ，５３Ａにより分圧した帰還電圧ＶF1が印加されている。また、誤差増幅回路５０Ａの一方の＋入力端子には、目的レベルの基準となる参照電圧ＶREF1が電源５１Ａから印加されている。また、誤差増幅回路５０Ａの他方の＋入力端子には、定電流回路１から出力される定電流ＩCによってキャパシタ２０が充電されて発生する、ソフトスタート電圧ＶSS1が印加されている。そして、誤差増幅回路５０Ａは、２つの＋入力端子に印加された電圧のうち低い方の電圧と、−入力端子に印加された帰還電圧ＶF1との誤差を増幅した電圧ＶE1を出力する。なお、キャパシタ５４Ａ及び抵抗５５Ａは、誤差増幅回路５０Ａを積分動作させるためのものである。
【００２７】
そして、コンパレータ５７Ａは、三角波発振回路５６Ａから出力される三角波状に変化する電圧ＶT1と、誤差増幅回路５０Ａから出力される誤差電圧ＶE1との大小比較を行い、誤差電圧ＶE1が電圧ＶT1より高い間Ｈレベルの信号を出力し、誤差電圧ＶE1が電圧ＶT1より低い間Ｌレベルの信号を出力する。そして、コンパレータ５７ＡからＨレベルの信号が出力されると、バッファ５８Ａを介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ６１Ａのゲートに入力されてＮチャネルＭＯＳＦＥＴ６１Ａがオンとなり、インバータ５９Ａを介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ６２Ａのゲートに入力されてＮチャネルＭＯＳＦＥＴ６２Ａがオフとなる。一方、コンパレータ５７ＡからＬレベルの信号が出力されると、バッファ５８Ａを介してＬレベルの信号がＮチャネルＭＯＳＦＥＴ６１Ａのゲートに入力されてＮチャネルＭＯＳＦＥＴ６１Ａがオフとなり、インバータ５９Ａを介してＨレベルの信号がＮチャネルＭＯＳＦＥＴ６２Ａのゲートに入力されてＮチャネルＭＯＳＦＥＴ６２Ａがオンとなる。
【００２８】
ＮチャネルＭＯＳＦＥＴ６１Ａがオン、ＮチャネルＭＯＳＦＥＴ６２Ａがオンの場合、インダクタ６０Ａに対して電源電圧ＶDDに応じた磁気エネルギーが充電される。そして、ＮチャネルＭＯＳＦＥＴ６１Ａがオフ、ＮチャネルＭＯＳＦＥＴ６２Ａがオフの場合、インダクタ６０Ａに充電された磁気エネルギーが、ＮチャネルＭＯＳＦＥＴ６２Ａを介して出力端子に向けて放電されるとともに、キャパシタ６３Ａによって平滑化される。
【００２９】
そして、帰還電圧ＶF1が基準となる電圧ＶREF1又は電圧ＶSS1より低い場合、電圧ＶE1が上昇してコンパレータ５７ＡからＨレベルの信号が出力される割合が高くなり、出力電圧ＶOUT1が上昇する。また、帰還電圧ＶF1が基準となる電圧ＶREF1又は電圧ＶSS1より高い場合、電圧ＶE1が下降してコンパレータ５７ＡからＬレベルの信号が出力される割合が高くなり、出力電圧ＶOUT1が下降する。このように、スイッチングレギュレータ４０Ａでは、帰還電圧ＶF1が電圧ＶREF1又は電圧ＶSS1の低い方の電圧となるように、コンパレータ５７Ａから出力される信号がＰＷＭ（Pulse Width Modulation）制御される。また、スイッチングレギュレータ４０Ａでは、定電流回路１によってソフトスタート電圧ＶSS1が０Ｖから徐々に上昇していくことにより、出力電圧ＶOUT1も徐々に上昇していくこととなる。
【００３０】
スイッチングレギュレータ４０Ｂ（第２電圧生成回路）は、電源電圧ＶDDより高い出力電圧ＶOUT2（第２出力電圧）を生成する昇圧型の電圧生成回路である。スイッチングレギュレータ４０Ｂは、スイッチングレギュレータ４０Ａと同様に、誤差増幅回路５０Ｂ、電源５１Ｂ、抵抗５２Ｂ，５３Ｂ、キャパシタ５４Ｂ、抵抗５５Ｂ、三角波発生回路５６Ｂ、コンパレータ５７Ｂ、バッファ５８Ｂ、インバータ５９Ｂ、インダクタ６０Ｂ、ＮチャネルＭＯＳＦＥＴ６１Ｂ，６２Ｂ、及びキャパシタ６３Ｂを備えている。さらに、スイッチングレギュレータ４０Ｂは、減算回路７０を備えている。減算回路７０は、キャパシタ２０から出力される電圧ＶSS1を所定レベル減じたソフトスタート電圧ＶSS2を出力する回路である。そして、減算回路７０から出力されるソフトスタート電圧ＶSS2が、ソフトスタート制御用の電圧として誤差増幅回路５０Ｂの一方の＋入力端子に印加されている。すなわち、スイッチングレギュレータ４０Ｂでは、ソフトスタート電圧ＶSS2の上昇に伴って、出力電圧ＶOUT2が、電源５１Ｂから出力される参照電圧ＶREF2に応じた目的レベルまで徐々に上昇することとなる。
【００３１】
なお、電源回路３０を集積化する場合、一部の回路は集積回路の外付け回路とすることも可能である。例えば、キャパシタ２０は外付け回路としてもよい。また、抵抗５２Ａ，５３Ａ、キャパシタ５４Ａ、抵抗５５Ａ、インダクタ６０Ａ、ＮチャネルＭＯＳＦＥＴ６１Ａ，６２Ａ、キャパシタ６３Ａを外付け回路としてもよい。また、抵抗５２Ｂ，５３Ｂ、キャパシタ５４Ｂ、抵抗５５Ｂ、インダクタ６０Ｂ、ＮチャネルＭＯＳＦＥＴ６１Ｂ，６２Ｂ、キャパシタ６３Ｂを外付け回路としてもよい。
【００３２】
このような電源回路３０の動作について説明する。図３は、電源回路３０の動作の一例を示す図である。本例では、電源電圧ＶDDは１．８Ｖであることとする。また、参照電圧ＶREF1が０．６Ｖであり、出力電圧ＶOUT1の目的レベルが５．０Ｖであることとする。また、参照電圧ＶREF2が１．５Ｖであり、出力電圧ＶOUT2の目的レベルが３．３Ｖであることとする。また、減算回路７０は、電圧ＶSS1から０．５Ｖ減じた電圧ＶSS2を生成することとする。
【００３３】
まず、時刻Ｔ１に電源回路３０の駆動電源が投入され、電圧ＶDDが１．８Ｖとなる。その後、時刻Ｔ２に、定電流回路１の動作が開始され、電圧ＶSS1が一定の速度で上昇しはじめる。なお、この時点では、出力電圧ＶOUT1が電源電圧ＶDDよりも低いため、定電流回路１においては、ＰＮＰ型トランジスタ１１がオン、ＰＮＰ型トランジスタ１３がオフとなっており、電流ＩBは流れず、電流ＩCと同量の電流ＩAが出力されている。そして、電圧ＶSS1の上昇に伴って出力電圧ＶOUT1も上昇する。なお、電圧ＶSS1が０．５Ｖに到達するまでは、電圧ＶSS2はゼロレベルとなっており、出力電圧ＶOUT2もゼロレベルのままである。
【００３４】
時刻Ｔ３に、出力電圧ＶOUT1が電源電圧ＶDDと等しくなると、定電流回路１のＰＮＰ型トランジスタ１１，１３が共にオンとなり、電流ＩA，ＩBが出力される。このとき、ＩA＋ＩB＝ＩCとなっている。そして、出力電圧ＶOUT1が電源電圧ＶDDを超えると、定電流回路１のＰＮＰ型トランジスタ１１がオフとなり、電流ＩAは流れず、電流ＩCと同量の電流ＩBが出力されることとなる。このように、時刻Ｔ３を境にして定電流回路１における駆動電源が切り替わる。
【００３５】
時刻Ｔ４に電圧ＶSS1が０．５Ｖに到達すると、電圧ＶSS2が上昇しはじめる。そして、電圧ＶSS2の上昇に伴って出力電圧ＶOUT2も上昇する。
【００３６】
時刻Ｔ５に電圧ＶSS1が参照電圧ＶREF1と同じ０．６Ｖに到達すると、スイッチングレギュレータ４０Ａにおけるソフトスタート制御が終了するとともに、出力電圧ＶOUT1は目的レベルの５．０Ｖとなる。
【００３７】
その後、さらに電圧ＶSS1は上昇し続け、時刻Ｔ６に電源電圧ＶDDと等しい１．８Ｖに到達する。この時点では、前述の通り、ＰＮＰ型トランジスタ１３，１４のエミッタに印加される出力電圧ＶOUT1が既に電源電圧ＶDDを超えているため、電圧ＶSS1は一定の速度で更に上昇し続ける。
【００３８】
そして、時刻Ｔ７に、電圧ＶSS1が２．０Ｖに到達する。このとき、電圧ＶSS2は参照電圧ＶREF2と同じ１．５Ｖとなっている。これにより、スイッチングレギュレータ４０Ｂにおけるソフトスタート制御が終了するとともに、出力電圧ＶOUT2は目的レベルの３．３Ｖとなる。
【００３９】
以上、本発明の実施形態について説明した。前述したように、定電流回路１によれば、ＰＮＰ型トランジスタ１３，１４のエミッタに印加される電圧ＶOUT1が電源電圧ＶDDより低いレベルから高いレベルへと変化することにより、定電流回路１の駆動電源が切り替えられる。このとき、スイッチ回路等による切り替えが行われないため、キャパシタ２０に供給される電流は、連続的で安定した定電流ＩCとなる。
【００４０】
そして、定電流回路１を用いることにより、電源電圧ＶDDより高い電圧をソフトスタート制御のために必要とする電源回路を構成することが可能となる。なお、本実施形態に示した電源回路３０におけるスイッチングレギュレータ４０Ｂでは、減算回路７０により減算された電圧ＶSS2を１．５Ｖとするために、キャパシタ２０の電圧ＶSS1を電源電圧ＶDDより高い２．０Ｖとする必要があったが、このような構成に限られるものではない。例えば、スイッチングレギュレータ４０Ｂが減算回路７０を備えず、参照電圧ＶREF2が２．０Ｖであることとしてもよい。そして、キャパシタ２０に供給される電流を連続的で安定した定電流ＩCとすることが可能であるため、出力電圧ＶOUT2が目的レベルに到達するまでの時間を安定させることができる。
【００４１】
また、本実施形態の電源回路３０に示したように、定電流回路１により、出力電圧ＶOUT1，ＶOUT2の出力タイミング制御のために減算回路７０を用いる場合において、ソフトスタート電圧ＶSS2を参照電圧ＶREF2まで上昇させるために、電圧ＶSS1を電源電圧ＶDDより高くすることができる。そして、キャパシタ２０に供給される電流を連続的で安定した定電流ＩCとすることが可能であるため、出力電圧ＶOUT2が目的レベルに到達するまでの時間を安定させることができる。
【００４２】
なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。
【００４３】
例えば、本実施形態においては定電流回路の適用例として電源回路を示したが、定電流回路が適用される範囲はこれに限られるものではない。例えば、定電流回路によって充電されるキャパシタの電圧と所定電圧との大小比較をすることにより、所定時間の経過を測定するタイマ回路に適用することも可能である。この場合、連続的な安定した定電流により、電源電圧より高い電圧までキャパシタを充電することが可能となり、長い時間を正確に測定することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明の一実施形態である定電流回路の構成を示す図である。
【図２】本実施形態の定電流回路１を適用した電源回路の構成例を示す図である。
【図３】電源回路３０の動作の一例を示す図である。
【図４】定電流回路の一般的な構成例を示す図である。
【図５】キャパシタの電圧を電源電圧ＶDDより高くする方法の一例である。
【図６】キャパシタの電圧を電源電圧ＶDDより高くする方法の他の例である。
【符号の説明】
【００４５】
１  定電流回路
１０  電流源
１１〜１４  ＰＮＰ型トランジスタ
２０  キャパシタ
３０  電源回路
３５  ＮチャネルＭＯＳＦＥＴ
４０Ａ，４０Ｂ  スイッチングレギュレータ
５０Ａ，５０Ｂ  誤差増幅回路
５１Ａ，５２Ａ  電源
５２Ａ，５２Ｂ，５３Ａ，５３Ｂ  抵抗
５４Ａ，５４Ｂ  キャパシタ
５５Ａ，５５Ｂ  抵抗
５６Ａ，５７Ａ  三角波発生回路
５７Ａ，５７Ｂ  コンパレータ
５８Ａ，５８Ｂ  バッファ
５９Ａ，５９Ｂ  インバータ
６０Ａ，６０Ｂ  インダクタ
６１Ａ，６１Ｂ，６２Ａ，６２Ｂ  ＮチャネルＭＯＳＦＥＴ
６３Ａ，６３Ｂ  キャパシタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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