(57)【要約】      （修正有）【課題】ＣｏＰ又はＰｏＰの配線を自動的に行なう半導体装置の配線方法を提供する。【解決手段】封止材５上の第２の半導体チップ６のボンド・フィンガー６ｂ又は端子の位置、及び封止材５の上面５ａから基板１の上面１ｂ又は下面１ａまで貫通するホール９の位置を設定する第１ステップと、ボンド・フィンガー６ｂ又は端子及び貫通ホール９間にネットを割り当てる第２ステップと、交差ネットに対して、ボンド・フィンガー６ｂ又は端子及び貫通ホール９間に割り当てられた一方のネットの貫通ホール９の位置を、他方のネットと交差しない位置になるように変更する第３ステップと、ネットを参照して、ボンド・フィンガー６ｂ又は端子をスタート地点、スタート地点に対応する貫通ホール９をターゲット地点とし、迷路法により、スタート地点からターゲット地点までのグリッド値を設定し、バックトレース処理を行ない、ネットの配線経路とする第４ステップ、を有する。【選択図】図１
2008123341.tif 000002
【特許請求の範囲】
【請求項１】
外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、
前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、
前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、
前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、当該交差するネットのうち、少なくとも一方のネットが前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間に割り当てられたネットであり、当該一方のネットにおける貫通ホールの位置を、当該一方のネットが他方のネットと交差しない位置になるように変更する第３のステップと、
前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、
を有することを特徴とする半導体装置の配線方法。
【請求項２】
前記請求項１に記載の半導体装置の配線方法において、
前記第３のステップにおける位置を変更する貫通ホールは、前記封止材の上面に配設された第２の配線パターンと前記基板の上面に配設された第１の配線パターンとを接続する第１の貫通ホールであり、当該第１の貫通ホールを変更する位置は、当該対応する第１の配線パターン上であることを特徴とする半導体装置の配線方法。
【請求項３】
前記請求項２に記載の半導体装置の配線方法において、
前記第３のステップにおける一方のネットは、前記第３のステップにおける他方のネットよりも配線長が長いことを特徴とする半導体装置の配線方法。
【請求項４】
外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、
前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、
前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、
前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、前記交差するネットにおける貫通ホールの位置を変更することなく、前記交差するネットのうち、一方のネットを他方のネットと交差しないように回り込ませるネットに変更する第３のステップと、
前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、
を有することを特徴とする半導体装置の配線方法。
【請求項５】
前記請求項４に記載の半導体装置の配線方法において、
前記第３のステップにおける一方のネットは、前記封止材の上面における第１のネットと前記封止材の側面における第２のネットとからなり、
前記封止材の上面及び側面の境界部分で仮想端子を介して前記第１のネットと第２のネットとが接続されており、
前記仮想端子が前記第４のステップにおけるスタート地点又はターゲット地点となることを特徴とする半導体装置の配線方法。
【請求項６】
前記請求項１乃至５のいずれかに記載の半導体装置の配線方法において、
前記封止材の上面に配設された第２の配線パターンであって、
前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記回路素子又は第２の半導体チップの接続端子のうちの機能を共用できる接続端子にそれぞれ接続する各第２の配線パターンによる複数のネットにおける各貫通ホールを、１つの貫通ホールに一本化し、
前記第２のステップで割り当てられた前記各貫通ホールをターゲット地点とする複数のネットを、当該一本化した貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することを特徴とする半導体装置の配線方法。
【請求項７】
前記請求項６に記載の半導体装置の配線方法において、
前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記基板の上面に配設された同一の第１の配線パターンに接続する複数の第１の貫通ホールが存在する場合であって、
前記同一の第１の配線パターンに接続する複数の第１の貫通ホールをターゲット地点とするネットを、当該同一の第１の配線パターンに接続する複数の第１の貫通ホールのうち１つの第１の貫通ホールを選択し、当該選択した第１の貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することを特徴とする半導体装置の配線方法。
【請求項８】
前記請求項１乃至７のいずれかに記載の半導体装置の配線方法において、
前記基板の上面に配設された第１の配線パターン、前記封止材の上面に配設された第２の配線パターンであって、
前記第１のステップにおける貫通ホールは、
前記第１の半導体チップ及び回路素子又は第２の半導体チップにおける機能を共用できる接続端子に接続する前記第１の配線パターンに対応する前記封止材の上面の位置に第１の貫通ホール、
上方に前記基板の配線パターンが存在しない外部端子のうち、前記第１の半導体チップの接続端子に導通しない外部端子に対応する前記封止材の上面の位置に第２の貫通ホール、
として設定することを特徴とする半導体装置の配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の配線方法に関し、特に、複数の半導体チップや半田付け部品を単一のパッケージに納め、一つのシステムとして封止したシステム・イン・パッケージ（System in a Package：以下、ＳｉＰと称す）上に、回路素子若しくは半導体チップを実装したチップ・オン・パッケージ（Chip on a Package：以下、ＣｏＰと称す）又は他のＳｉＰを実装したパッケージ・オン・パッケージ（Package on a Package：以下、ＰｏＰと称す）の配線方法に関する。
【背景技術】
【０００２】
従来の半導体集積回路装置においては、エリアアレイ電極を下面に有し、前記エリアアレイ電極と導通した電極パッドを上面に有した配線基板と、前記配線基板の上面の前記電極パッドに対して、フリップチップボンディングにより接続されたＲＦチップと、前記ＲＦチップ上に積層搭載され且つ、前記配線基板に電気的接続手段を用いて接続された半導体チップと、前記ＲＦチップ、前記半導体チップ及び前記電気的接続手段を含む前記配線基板の上面領域を封止した封止樹脂とを有する（例えば、特許文献１参照）。
【特許文献１】特開２００５−３０３０５６号公報（第３頁第３８行−第４頁第２７行、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体集積回路装置は、ＳｉＰ上に回路素子又は半導体チップを搭載するもの（ＣｏＰ）ではなく、ＳｉＰ上の空いたスペースを有効に利用していないものであった。特に、ＣｏＰを対象に、最適な配線設計やレイアウト設計を自動的に行なうシステムが存在しないために、配線設計者がＳｉＰ上における回路素子又は半導体チップの三次元配置を検討し、人手により配線する以外に有効な手段がなく、この人手の作業では、作業に時間が掛かり、精度及び信頼性に欠けるという問題点があった。
【０００４】
この発明は、上述のような課題を解決するためになされたもので、ＳｉＰ上に、回路素子若しくは半導体チップを搭載したＣｏＰ又は他のＳｉＰを実装したＰｏＰにおける配線を自動的に行なうことができる半導体装置の配線方法を提供するものである。
【課題を解決するための手段】
【０００５】
この発明に係る半導体装置の配線方法においては、外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、当該交差するネットのうち、少なくとも一方のネットが前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間に割り当てられたネットであり、当該一方のネットにおける貫通ホールの位置を、当該一方のネットが他方のネットと交差しない位置になるように変更する第３のステップと、前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、を有することを特徴とするものである。
【０００６】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける位置を変更する貫通ホールは、前記封止材の上面に配設された第２の配線パターンと前記基板の上面に配設された第１の配線パターンとを接続する第１の貫通ホールであり、当該第１の貫通ホールを変更する位置は、当該対応する第１の配線パターン上であることを特徴とするものである。
【０００７】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける一方のネットは、前記第３のステップにおける他方のネットよりも配線長が長いことを特徴とするものである。
【０００８】
さらに、この発明に係る半導体装置の配線方法においては、外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、前記交差するネットにおける貫通ホールの位置を変更することなく、前記交差するネットのうち、一方のネットを他方のネットと交差しないように回り込ませるネットに変更する第３のステップと、前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、を有することを特徴とするものである。
【０００９】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける一方のネットは、前記封止材の上面における第１のネットと前記封止材の側面における第２のネットとからなり、前記封止材の上面及び側面の境界部分で仮想端子を介して前記第１のネットと第２のネットとが接続されており、前記仮想端子が前記第４のステップにおけるスタート地点又はターゲット地点となることを特徴とするものである。
【００１０】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記封止材の上面に配設された第２の配線パターンであって、前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記回路素子又は第２の半導体チップの接続端子のうちの機能を共用できる接続端子にそれぞれ接続する各第２の配線パターンによる複数のネットにおける各貫通ホールを、１つの貫通ホールに一本化し、前記第２のステップで割り当てられた前記各貫通ホールをターゲット地点とする複数のネットを、当該一本化した貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することを特徴とするものである。
【００１１】
さらに、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記基板の上面に配設された同一の第１の配線パターンに接続する複数の第１の貫通ホールが存在する場合であって、前記同一の第１の配線パターンに接続する複数の第１の貫通ホールをターゲット地点とするネットを、当該同一の第１の配線パターンに接続する複数の第１の貫通ホールのうち１つの第１の貫通ホールを選択し、当該選択した第１の貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することを特徴とするものである。
【００１２】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記基板の上面に配設された第１の配線パターン、前記封止材の上面に配設された第２の配線パターンであって、前記第１のステップにおける貫通ホールは、前記第１の半導体チップ及び回路素子又は第２の半導体チップにおける機能を共用できる接続端子に接続する前記第１の配線パターンに対応する前記封止材の上面の位置に第１の貫通ホール、上方に前記基板の配線パターンが存在しない外部端子のうち、前記第１の半導体チップの接続端子に導通しない外部端子に対応する前記封止材の上面の位置に第２の貫通ホール、として設定することを特徴とするものである。
【発明の効果】
【００１３】
この発明に係る半導体装置の配線方法においては、外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、前記交差するネットにおける貫通ホールの位置を変更することなく、前記交差するネットのうち、一方のネットを他方のネットと交差しないように回り込ませるネットに変更する第３のステップと、前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、を有することにより、第１の半導体チップ又は外部端子と回路素子又は第２の半導体チップとの間の配線長を、貫通ホールによる制限内で最短にする配線を自動的かつ効率的に行なうことができる。
【００１４】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける位置を変更する貫通ホールは、前記封止材の上面に配設された第２の配線パターンと前記基板の上面に配設された第１の配線パターンとを接続する第１の貫通ホールであり、当該第１の貫通ホールを変更する位置は、当該対応する第１の配線パターン上であることにより、第１の配線パターンの配置を変更することなく、第１の配線パターンと第１の貫通ホールとを接続することができる。
【００１５】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける一方のネットは、前記第３のステップにおける他方のネットよりも配線長が長いことにより、変更する一方のネットの配線長が短くなり、信号遅延を抑えることができるうえ、他の配線と交わる可能性を少なくすることができる。
【００１６】
さらに、この発明に係る半導体装置の配線方法においては、外部端子が配設された基板と、前記基板の上面に実装された第１の半導体チップと、前記基板上で前記第１の半導体チップを封止した封止材とからなる半導体装置の配線方法において、前記封止材上に実装された回路素子又は第２の半導体チップの接続端子の位置、及び前記封止材の上面から前記基板の上面又は下面まで貫通する貫通ホールの位置を設定する第１のステップと、前記回路素子又は第２の半導体チップの接続端子及び前記貫通ホール間、又は前記回路素子の接続端子及び前記第２の半導体チップの接続端子間にネットを割り当てる第２のステップと、前記第２のステップで割り当てられたネットが複数であり、当該複数のネットのうち交差するネットが存在する場合であって、前記交差するネットにおける貫通ホールの位置を変更することなく、前記交差するネットのうち、一方のネットを他方のネットと交差しないように回り込ませるネットに変更する第３のステップと、前記ネットを参照して、前記回路素子又は第２の半導体チップの接続端子をスタート地点、当該スタート地点に対応する前記貫通ホール又は前記回路素子若しくは第２の半導体チップの接続端子をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第４のステップと、を有することにより、第１の半導体チップ又は外部端子と回路素子又は第２の半導体チップとの間の配線長を、貫通ホールによる制限内で最短にする配線を自動的かつ効率的に行なうことができる。
【００１７】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第３のステップにおける一方のネットは、前記封止材の上面における第１のネットと前記封止材の側面における第２のネットとからなり、前記封止材の上面及び側面の境界部分で仮想端子を介して前記第１のネットと第２のネットとが接続されており、前記仮想端子が前記第４のステップにおけるスタート地点又はターゲット地点となることにより、一方のネットを他方のネットと交差しないように回り込ませるスペースが封止材の上面に存在しない場合には、封止材の側面におけるスペースを利用することができる。
【００１８】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記封止材の上面に配設された第２の配線パターンであって、前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記回路素子又は第２の半導体チップの接続端子のうちの機能を共用できる接続端子にそれぞれ接続する各第２の配線パターンによる複数のネットにおける各貫通ホールを、１つの貫通ホールに一本化し、前記第２のステップで割り当てられた前記各貫通ホールをターゲット地点とする複数のネットを、当該一本化した貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することにより、貫通ホールの数を減少させ、第２の配線パターンを配設することができる封止材の上面におけるスペースを広げることができる。
【００１９】
さらに、この発明に係る半導体装置の配線方法においては、必要に応じて、前記第２のステップで割り当てられたネットにおける貫通ホールのうち、前記基板の上面に配設された同一の第１の配線パターンに接続する複数の第１の貫通ホールが存在する場合であって、前記同一の第１の配線パターンに接続する複数の第１の貫通ホールをターゲット地点とするネットを、当該同一の第１の配線パターンに接続する複数の第１の貫通ホールのうち１つの第１の貫通ホールを選択し、当該選択した第１の貫通ホールをターゲット地点とするネットに変更するステップを、前記第２のステップと前記第３のステップとの間に有することにより、回路素子又は第２の半導体チップと第１の半導体チップとを導通させるために、外部の配線基板を用いる必要がなく、貫通ホールの数を減少させ、第２の配線パターンを配設することができる封止材の上面におけるスペースを広げることができる。
【００２０】
また、この発明に係る半導体装置の配線方法においては、必要に応じて、前記基板の上面に配設された第１の配線パターン、前記封止材の上面に配設された第２の配線パターンであって、前記第１のステップにおける貫通ホールは、前記第１の半導体チップ及び回路素子又は第２の半導体チップにおける機能を共用できる接続端子に接続する前記第１の配線パターンに対応する前記封止材の上面の位置に第１の貫通ホール、上方に前記基板の配線パターンが存在しない外部端子のうち、前記第１の半導体チップの接続端子に導通しない外部端子に対応する前記封止材の上面の位置に第２の貫通ホール、として設定することにより、第１のステップにおける貫通ホールの位置を特定することができる。
【発明を実施するための最良の形態】
【００２１】
（本発明の第１の実施形態）
図１はこの発明を実施するための第１の実施形態における半導体装置の一例を示す平面図、図２は封止材上の第２の半導体チップが第１の貫通ホールを介して基板上の第１の配線パターンに接続する場合の図１に示す半導体装置の矢視Ａ−Ａ線の断面図、図３（ａ）は封止材上の第２の半導体チップが第２の貫通ホールを介して外部端子に接続する場合の図１に示す半導体装置の矢視Ａ−Ａ線の断面図、図３（ｂ）は貫通ホールが外部端子に接続した状態を示す説明図、図３（ｃ）は図１に示す半導体装置を他のパッケージ上に配置したＰｏＰの一例を示す断面図、図４はこの発明を実施するための第１の実施形態における半導体装置の他の例を示す平面図、図５（ａ）は封止材上の第２の半導体チップが第３の貫通ホール及び基板層上の第３の配線パターンを介して第１の半導体チップに接続する場合の図４に示す半導体装置の矢視Ｂ−Ｂ線の断面図、図５（ｂ）は封止材上の第２の半導体チップが第４の貫通ホール及び基板層上の第４の配線パターンを介して外部端子に接続する場合の図４に示す半導体装置の矢視Ｃ−Ｃ線の断面図である。
【００２２】
図１乃至図５において、基板１は多層の配線基板であり、下面１ａに外部端子２が配設され、上面１ｂに図示しない内部端子が配設され、外部端子２と内部端子とを基板１の各基板層上に形成された図示しない配線パターン及びビアを介して導通している。なお、外部端子２として半田などの導電性材料からなるボール２ａをＡｕなどの導電性材料からなるバンプ２ｂ上に搭載している。
【００２３】
第１の半導体チップ４は、図示しない端子と基板１の上面１ｂに配設された内部端子とをフリップチップによって実装している。なお、第１の半導体チップ４はワイヤボンディングによって基板１の上面１ｂに実装してもよい。また、この第１の実施形態においては、基板１の上面１ｂに２個の第１の半導体チップ４を実装し、そのうち１個の第１の半導体チップ４上に１個の第１の半導体チップ４を実装している例を示しているが、この第１の半導体チップ４の個数及び配置に限られるものではなく、ＳｉＰの目的に応じて、種々の機能を有する１個若しくは複数個の第１の半導体チップ４又は図示しない半田付け部品を適宜配置する。
【００２４】
なお、以下、フリップチップによって実装する場合の半導体チップの接続部を端子と称し、ワイヤボンディングによって実装する場合の半導体チップのワイヤの接続先をボンド・フィンガーと称し、説明の重複を無くすために、場合によっては、端子及びボンド・フィンガーを総称して接続端子と称す。
【００２５】
基板１上で第１の半導体チップ４をエポキシ樹脂、ポリイミド樹脂、シリコーン、ポリエステル樹脂、アクリル樹脂、フェノール樹脂又はフッ素樹脂などの封止材５で封止することで、ＳｉＰ３を構成する。なお、この第１の実施形態においては、封止材５としてエポキシ樹脂を用いて、ＳｉＰ３を直方体のパッケージとしており、封止材５は上面５ａ及び４つの側面５ｂを有している。
【００２６】
第２の半導体チップ６は、ワイヤボンディングによって封止材５の上面５ａに実装しており、封止材５の上面５ａにおけるワイヤ６ａの接続先であるボンド・フィンガー６ｂを、封止材５上に配設された第２の配線パターン７に半田によって接続している。なお、第２の半導体チップ６は、フリップチップによって封止材５の上面５ａに実装してもよい。
【００２７】
また、第１の半導体チップ４及び第２の半導体チップ６は、複数の回路素子とそれらを結ぶ配線を一体のものとして高度に集積して組みこんだ集積回路であり、集積された回路素子の数によって、ＩＣ（Integrated Circuit）、ＬＳＩ(Large Scale Integration)、ＶＬＳＩ(Very Large Scale Integration)、ＵＬＳＩ(Ultra Large Scale Integration)などに分けられる。
【００２８】
回路素子８は、封止材５の上面５ａに実装しており、封止材５上に配設された第２の配線パターン７に半田付けによって接続している。なお、回路素子８は、抵抗又はコンデンサなどの部品であり、必要に応じて、ＳｉＰ３上に搭載する。
【００２９】
貫通ホール９は、封止材５上に配設された第２の配線パターン７と、基板１の上面１ｂに配設された第１の配線パターン１０、基板１の上面１ｂ若しくは基板１の複数の層上に図示しないビアを介して接続され配設された第３の配線パターン１５、若しくは基板１の複数の層上に図示しないビアを介して接続され配設された第４の配線パターン１６、又は基板１の下面１ａに配設された外部端子２と、を接続し、内部に導電材１１を充填することで、第２の配線パターン７と、第１の配線パターン１０、第３の配線パターン１５若しくは第４の配線パターン１６、又は外部端子２と、を導通させている。
【００３０】
なお、図２においては、貫通ホール９のうち、封止材５の上面５ａから基板１の上面１ｂまで貫通する第１の貫通ホール９ａの例を示し、図３（ａ）においては、貫通ホール９のうち、封止材５の上面５ａから基板１の下面１ａまで貫通する第２の貫通ホール９ｂの例を示している。
【００３１】
また、図５（ａ）においては、貫通ホール９のうち、封止材５の上面５ａから基板１の上面１ｂまで貫通する第３の貫通ホール９ｃの例を示し、図５（ｂ）においては、貫通ホール９のうち、封止材５の上面５ａから基板１の上面１ｂまで貫通する第４の貫通ホール９ｄの例を示している。
【００３２】
また、第３の配線パターン１５は、基板１の上面１ｂ又は基板１の複数の層上に図示しないビアを介して接続され配設された配線パターンであり、第３の貫通ホール９ｃと基板１の上面１ｂに配設された第１の配線パターン１０又は第１の半導体チップ４の接続端子とを接続している。
【００３３】
また、第４の配線パターン１６は、基板１の複数の層上に図示しないビアを介して接続され配設された配線パターンであり、第４の貫通ホール９ｄと外部端子２とを接続している。
【００３４】
さらに、第１の貫通ホール９ａは、基板１及び第１の配線パターン１０は溶解せず、封止材５が溶解する溶剤又はレーザーを用いて形成する。これにより、第１の貫通ホール９ａの部分で第１の配線パターン１０が露出することになり、第１の貫通ホール９ａ内に導電材１１を充填することで、第１の配線パターン１０と第２の配線パターン７とを導通させることができる。
【００３５】
また、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄは、基板１、第３の配線パターン１５及び第４の配線パターン１６は溶解せず、封止材５が溶解する溶剤又はレーザーを用いて形成する。これにより、第３の貫通ホール９ｃの部分で第３の配線パターン１５が露出し、第４の貫通ホール９ｄの部分で第４の配線パターン１６が露出することになり、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄ内に導電材１１を充填することで、第３の配線パターン１５又は第４の配線パターン１６と第２の配線パターン７とを導通させることができる。
【００３６】
すなわち、基板１の上面１ｂに配設された第１の配線パターン１０又は第１の半導体チップ４の接続端子と、封止材５上に配設された第２の配線パターン７とを、第３の配線パターン１５及び第３の貫通ホール９ｃの内部に充填した導電材１１を介して導通させている。また、封止材５の上面５ａに配設された第２の配線パターン７と外部端子２とを、第４の配線パターン１６及び第３の貫通ホール９ｃの内部に充填した導電材１１を介して導通させている。
【００３７】
なお、第１の貫通ホール９ａは、回路素子８又は第２の半導体チップ６の接続端子（ボンド・フィンガー又は端子）のうち、第１の半導体チップ４の接続端子と機能を共用できる接続端子に対して、この機能を共用できる接続端子にそれぞれ接続する第１の配線パターン１０と第２の配線パターン７とを接続するように、封止材５の上面５ａから基板１の上面１ｂまで貫通するものである。ここで、機能を共用できる接続端子とは、共通する信号、電源、グランドを入出力する接続端子である。
【００３８】
また、第３の貫通ホール９ｃは、回路素子８又は第２の半導体チップ６の接続端子（ボンド・フィンガー又は端子）のうち、第１の半導体チップ４の接続端子と機能を共用できる接続端子に対して、この機能を共用できる接続端子にそれぞれ接続する第１の配線パターン１０と第２の配線パターン７とを、第３の配線パターン１５を併用して導通させるものである。又は、第３の貫通ホール９ｃは、第１の半導体チップ４の接続端子と、この第１の半導体チップ４の接続端子と機能を共用できる回路素子８又は第２の半導体チップ６の接続端子に接続する第２の配線パターン７とを、第３の配線パターン１５を併用して導通させるものである。
【００３９】
また、第４の貫通ホール９ｄは、回路素子８又は第２の半導体チップ６の接続端子のうち、第１の半導体チップ４の全ての接続端子と機能を共用できない接続端子に接続する第２の配線パターン７と、第１の半導体チップ４の接続端子に導通しない外部端子２とを、第４の配線パターン１６を併用して導通させるものである。
【００４０】
さらに、導電材１１を充填させた第１の貫通ホール９ａの替わりに、基板１の上面１ｂに配設された第１の配線パターン１０から導電性のポール（接続配線材など）を立設して形成し、このポールを立設した状態でポールの先端が露出するように基板１の上面を封止材５で封止することによっても、導電性のポールを介して第１の配線パターン１０と第２の配線パターン７とを導通させることができる。すなわち、導電性のポールが導電材１１に相当し、ポールの側面に接触して封止材５で包囲した内部が第１の貫通ホール９ａに相当する。
【００４１】
また、導電材１１を充填させた第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの替わりに、基板１の上面１ｂに配設させた第３の配線パターン１５又は第４の配線パターン１６から導電性のポール（接続配線材など）を立設して形成し、このポールを立設した状態でポールの先端が露出するように基板１の上面を封止材５で封止することによっても、導電性のポールを介して第３の配線パターン１５又は第４の配線パターン１６と第２の配線パターン７とを導通させることができる。すなわち、導電性のポールが導電材１１に相当し、ポールの側面に接触して封止材５で包囲した内部が第３の貫通ホール９ｃ又は第４の貫通ホール９ｄに相当する。
【００４２】
また、第２の貫通ホール９ｂは、基板１及び封止材５が溶解する溶剤若しくはレーザー、又は、基板１及び封止材５に貫通孔を開けることができるドリルなどの穿孔具を用いて形成する。
【００４３】
なお、第２の貫通ホール９ｂは、回路素子８又は第２の半導体チップ４の接続端子のうち、第１の半導体チップ４の全ての接続端子と機能を共用できない接続端子に接続する第２の配線パターン７と、上方に基板１の配線パターンが存在しない外部端子２のうち、第１の半導体チップ４の接続端子に導通しない外部端子２とを接続するように、封止材５の上面５ａから基板１の下面１ａまで貫通するものである。
【００４４】
また、図３（ａ）に示すように、図示しない外部機器におけるボード上の外部配線パターン１２に外部端子２を接続することで、第２の半導体チップ６が、第２の配線パターン７、第２の貫通ホール９ｂ内の導電材１１及び外部端子２を介して、外部機器に導通されることとなる。
【００４５】
また、図示しない外部機器を他のＳｉＰ３又はＣｏＰとして、図３（ｃ）に示すように、他のパッケージの上面にパッケージを配置して配線する、ＰｏＰとしてもよい。なお、図３（ｃ）においては、外部配線パターン１２に接続する外部端子２は、第２の貫通ホール９ｂ内の導電材１１を介して第２の配線パターン７に導通する例を示しているが、この構成に限られるものではなく、第１の配線パターン１０又は第４の配線パターン１６に接続する外部端子２に、外部配線パターン１２を接続してもよい。
【００４６】
また、この第１の実施形態においては、封止材５の上面５ａにおける第１の半導体チップ４と重畳する位置に、第２の半導体チップ６を配設しているが、封止材５の上面５ａにおける第１の半導体チップ４と重畳する領域外に、第２の半導体チップ６又は回路素子８を配設する封止材５の上面のスペースを確保できるのであれば、封止材５の上面における第１の半導体チップ４と重畳する領域外に、第２の半導体チップ６又は回路素子８を配設することが好ましい。これにより、第１の半導体チップ４から発生する熱が封止材５を介して第２の半導体チップ６又は回路素子８に伝播することを抑制することができ、熱による第２の半導体チップ６又は回路素子８の誤作動などの影響を抑制することができる。
【００４７】
また、封止材５の内部は熱が篭りやすいため、第１の半導体チップ４から発生する熱を効率よくＳｉＰ３の外部に放熱するために、第１の半導体チップ４の周辺に放熱ビアを形成することが好ましい。特に、導電材１１を充填した貫通ホール９を、第１の半導体チップ４の周辺に配置することで、放熱ビアとしての役割を持たせることができる。
【００４８】
また、この第１の実施形態においては、第２の半導体チップ６及び回路素子８は封止材５上で露出しているが、封止材５上で第２の半導体チップ６及び回路素子８を封止材によって封止することにより、第２の半導体チップ６及び回路素子８を外部からの衝撃から保護することができる。
【００４９】
さらに、この第１の実施形態においては、図３（ａ）に示すように、第２の半導体チップ６が、第２の配線パターン７及び第２の貫通ホール９ｂ内の導電材１１を介して、図示しない外部機器のボード上の外部配線パターン１２に導通する例を示したが、第２の半導体チップ６を、第２の貫通ホール９ｂ内の導電材１１を介すことなく、第２の配線パターン７と外部配線パターン１２とをワイヤによって接続してもよい。
【００５０】
つぎに、ＳｉＰ３上に第２の半導体チップ６又は回路素子８を搭載したＣｏＰにおける、ＳｉＰ３上の第２の半導体チップ６又は回路素子８の接続端子とＳｉＰ３内の第１の半導体チップ４の接続端子又は外部端子２との間を配線するための配線支援装置１００について説明する。
【００５１】
図６はこの発明を実施するための第１の実施形態における配線支援装置の構成を示す図、図７は図６に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の一例を示した説明図であり、（ａ）は第２の配線パターンの交差を回避する前の説明図、（ｂ）は第２の配線パターンの交差を回避する手段を示す説明図、（ｃ）は第２の配線パターンの交差を回避する他の手段を示す説明図、図８は図６に示す配線支援装置のうち詳細自動配線処理手段に用いる迷路法を説明するための説明図、図９は図８に示す迷路法の続きを説明するための説明図、図１０は図９に示す迷路法の続きを説明するための説明図、図１１は図１０に示す迷路法の続きを説明するための説明図である。
【００５２】
図６において、レイアウト情報記憶手段２１は、既に配線設計がなされているＳｉＰ３内における、基板１の形状データ及び層数データ、配線禁止領域データ、基板１の上面１ｂに配設された各第１の半導体チップ４の配置データ及び形状データ、各第１の半導体チップ４の接続端子（端子又はボンド・フィンガー）の配置データ及び端子属性データ、基板１の下面１ａに配設された外部端子２の配置データ及び端子属性データ、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの配置データ（ユーザが第３の貫通ホール９ｃ又は第４の貫通ホール９ｄの位置を指定した場合）、並びに、基板１の各基板層上に配設された配線パターン（第１の配線パターン１０を含む）の配線データなどを記憶したものである。
【００５３】
また、これから配線設計がなされるＳｉＰ３上における、封止材５の上面５ａに配設する各第２の半導体チップ６の配置データ及び形状データ、各回路素子８の配置データ及び形状データ、各第２の半導体チップ６及び各回路素子８の接続端子（ボンド・フィンガー６ｂ又は端子）の配置データ及び端子属性データ、封止材５の上面５ａに配設する第２の配線パターン７の配線データ、貫通ホール９（第１の貫通ホール９ａ、第２の貫通ホール９ｂ）の配置データ（ユーザが第３の貫通ホール９ｃ又は第４の貫通ホール９ｄの位置を指定しない場合）、基板１の上面１ｂ又は基板１の複数の層上に配設する第３の配線パターン１５及び第４の配線パターン１６の配線データ（ユーザが第３の貫通ホール９ｃ又は第４の貫通ホール９ｄの位置を指定した場合）、並びに、配線禁止領域データなどを記憶するものである。
【００５４】
ここで、基板１の形状データとは、基板１がどのような形状を有しているかを示すデータである。例えば、長方形の基板であれば、縦及び横の寸法のことある。また、基板１の層数データとは、基板１が何層で形成されているかを示すデータである。また、配線禁止領域データとは、各基板層上で配線を配置できない禁止領域に関するデータである。
【００５５】
さらに、第１の半導体チップ４（第２の半導体チップ６、回路素子８）の配置データとは、各第１の半導体チップ４（第２の半導体チップ６、回路素子８）の配置座標に関するデータである。具体的には、第１の半導体チップ４（第２の半導体チップ６、回路素子８）の位置を代表する点（例えば、第１の半導体チップ４（第２の半導体チップ６、回路素子８）の下部の頂点のうちの一つ。）の座標データなどである。また、第１の半導体チップ４（第２の半導体チップ６、回路素子８）の形状データとは、各第１の半導体チップ４（第２の半導体チップ６、回路素子８）の形状に関するデータである。具体的には、直方体の第１の半導体チップ４（第２の半導体チップ６、回路素子８）の場合に、縦、横及び高さのデータである。
【００５６】
さらに、第１の半導体チップ４の接続端子の配置データとは、この第１の実施形態においては、第１の半導体チップ４における、フリップチップ用の端子の配置のデータである。接続端子の配置データにおける接続端子の配置は、第１の半導体チップ４の代表する点に対しての相対座標を示す。また、第２の半導体チップ６（回路素子８）の接続端子の配置データとは、この第１の実施形態においては、第２の半導体チップ６（回路素子８）における、ワイヤボンディング用のボンド・フィンガー６ｂ（回路素子８の図示しない端子）の配置のデータである。
【００５７】
また、第１の半導体チップ４（第２の半導体チップ６、回路素子８、外部端子２）の端子属性データとは、第１の半導体チップ４（第２の半導体チップ６、回路素子８、基板１）に設けられている端子（ボンド・フィンガー６ｂ、回路素子８の端子、外部端子２）と、それぞれの入出力がどの端子（ボンド・フィンガー６ｂ、回路素子８の端子、外部端子２）で行われているかを示すデータである。
【００５８】
また、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの配置は、ユーザが自動配線処理を行なう前に予め指定した固定された配置であり、配置データは、配置設計ＣＡＤ装置２００によって生成される。
【００５９】
また、基板１の形状データ及び層数データ、基板１の上面１ｂに配設された各第１の半導体チップ４の配置データ及び形状データ、各第１の半導体チップ４の接続端子（端子又はボンド・フィンガー）の配置データ及び端子属性データ、基板１の下面１ａに配設された外部端子２の配置データ及び端子属性データ、基板１の各基板層上に配設された配線パターン（第１の配線パターン１０を含む）の配線データ、並びに、配線禁止領域データなどは、配置設計ＣＡＤ装置２００によって生成される。
【００６０】
配線条件記憶手段２２は、配線を行なう場合の配線条件が記憶されている。この発明に係るＣｏＰにおける特別な配線条件としては、第１の貫通ホール９ａは第１の配線パターン１０から発生させ、第２の貫通ホール９ｂは外部端子２であるバンプ２ｂから発生させる。
また、図３（ｂ）に示すように、第２の貫通ホール９ｂによるバンプ２ｂ上の位置（接触面積）をオフセット指定する。また、隣り合う貫通ホール９間の間隔の最小値を指定する。
【００６１】
また、回路素子８又は第２の半導体チップ６の接続端子のうち、機能を共用できる接続端子（例えば、電源端子など）が存在する場合には、この機能を共用できる接続端子に接続する各第２の配線パターン７による複数のネットにおける各貫通ホール９を、最適な場所にある貫通ホール９に一本化する。なお、貫通ホール９を一本化することで、変更した貫通ホール９に接続するネットは、元の配線長と比較して長くなることがある。そこで、第２の配線パターン７を配線する上での信号遅延などに対する許容範囲を考慮して貫通ホール９の一本化を行なうことが好ましい。
【００６２】
さらに、第２の半導体チップ７又は回路素子８と貫通ホール９とを結ぶ配線パターンを、封止材５の表面層のみで配設しなければならないという制約がある。このため、後述する概略自動配線処理を実行する場合に、図７（ａ）に示すように、第２の半導体チップ６のボンド・フィンガー６ｂ（又は端子）と貫通ホール９とを結ぶ第２の配線パターン７におけるネットにおいて、ネットＡの配線パターン７ａとネットＢの配線パターン７ｂとが交差する場合には、交差を回避する手段として、交差するネットのうち、一方のネットにおける貫通ホール９の位置を、一方のネットが他方のネットと交差しない位置になるように変更する。
【００６３】
具体的には、図７（ｂ）に示すように、位置を変更する貫通ホール９は、封止材５の上面５ａに配設された第２の配線パターン７ａと基板１の上面１ｂに配設された第１の配線パターン１０ａとを接続する第１の貫通ホール９ａであり、第１の貫通ホール９ａの位置は、対応する第１の配線パターン１０ａ上であり、他の配線パターンを考慮して最適な位置に変更する。また、ネットＢと比較して配線長が長いネットＡにおける第１の貫通ホール９ａの位置を変更することが好ましい。
【００６４】
交差を回避する他の手段として、交差するネットのうち、一方のネットを他方のネットと交差しないように回り込ませるネットに変更する。具体的には、図７（ｃ）に示すように、一方のネット（ネットＡ）は、封止材５の上面５ａにおける第１のネットＡ１と封止材の側面５ｂにおける第２のネットＡ２からなり、封止材５の上面５ａ及び側面５ｂの境界部分で仮想端子１３を介して第１のネットＡ１と第２のネットＡ２とを接続する。これにより、一方のネットを他方のネット（ネットＢ）と交差しないように回り込ませるスペースが封止材５の上面５ａに存在しない場合には、封止材５の側面５ｂにおけるスペースを利用することができる。
【００６５】
外部端子識別手段２３は、レイアウト情報記憶手段２１に記憶された、外部端子２の端子属性データ、第１の半導体チップ４の端子属性データ、及び第２の半導体チップ６又は回路素子８の端子属性データをもとに、機能を共用できる第１の半導体チップ４の接続端子と導通する外部端子２、機能を共用できない第１の半導体チップ４の接続端子と導通する外部端子２、及び第１の半導体チップ４の接続端子と導通しない外部端子２に分類する。また、機能を共用できる第１の半導体チップ４の接続端子と導通する外部端子２のデータを第１の貫通ホール発生手段２４及びパッケージ内詳細自動再配線処理手段３０ｂに出力し、第１の半導体チップ４の接続端子と導通しない外部端子２のデータを第２の貫通ホール発生手段２５及びパッケージ内詳細自動再配線処理手段３０ｂに出力する。
【００６６】
第１の貫通ホール発生手段２４は、レイアウト情報記憶手段２１に記憶されたデータ及び外部端子識別手段２３から得られたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、機能を共用できる第１の半導体チップ４の接続端子と導通する外部端子２に導通する第１の配線パターン１０上において、第２の半導体チップ４及び回路素子８と重畳しない位置に第１の貫通ホール９ａを発生させる。この第１の貫通ホール９ａの配置データを概略自動配線処理手段２６に出力する。
【００６７】
第２の貫通ホール発生手段２５は、レイアウト情報記憶手段２１に記憶されたデータ及び外部端子識別手段２３から得られたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、第２の半導体チップ４及び回路素子８と重畳しない位置であり、上方に基板１の配線パターンが存在しない外部端子２のうち、第１の半導体チップ４の接続端子と導通しない外部端子２に接続するように、第２の貫通ホール９ｂを発生させる。この第２の貫通ホール９ｂの配置データを概略自動配線処理手段２６に出力する。
【００６８】
パラメータ設定手段２７は、レイアウト情報記憶手段２１及び配線条件記憶手段２２に対して、配線する封止材５の上面５ａ又は側面５ｂの指定や配線禁止領域の設定などのルールファイル、ＳｉＰ情報ファイル又はボード情報ファイルを入力する。具体的には、例えば、パラメータ設定手段２７は、ＣＲＴや液晶ディスプレイなどの表示装置２８に入力ダイアログを表示してユーザに対して配線条件、ＳｉＰ情報又はボード情報の入力を促し、ユーザによりマウスやキーボードなどの入力装置２９から入力されたルールファイル、ＳｉＰ情報ファイル又はボード情報ファイルをレイアウト情報記憶手段２１及び配線条件記憶手段２２に保存するようなプログラム・モジュールを使用することができる。
【００６９】
概略自動配線処理手段２６は、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの配置データなどのレイアウト情報記憶手段２１に記憶されたデータ、並びに、第１の貫通ホール発生手段２４及び第２の貫通ホール発生手段２５で得られたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、第１の半導体チップ７又は回路素子８の接続端子と、第１の貫通ホール９ａ、第２の貫通ホール９ｂ、第３の貫通ホール９ｃ又は第４の貫通ホール９ｄとの間にネットを割り当てる。
【００７０】
パッケージ上詳細自動配線処理手段３０ａは、概略自動配線処理手段２６により得られたネットを参照し、レイアウト情報記憶手段２１に記憶されたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、迷路法により、ネットの配線経路とする処理を行なう。
ここで、パッケージ上詳細自動配線処理手段３０ａで用いる迷路法について、図８乃至図１１を用いて説明する。
【００７１】
まず、図８（ａ）に示すように、配線領域全体に対してグリッド化を行なう。
つぎに、図８（ｂ）に示すように、スタート地点Ｓ及びターゲット地点Ｔをグリッド上に設定する。この場合に、封止材５の上面５ａ又は側面５ｂを迷路法を用いる対象範囲とし、封止材５の上面５ａにおける第２の半導体チップ６の各接続端子又は回路素子８の各接続端子のうち１つをスタート地点Ｓ、このスタート地点Ｓに対応する第１の貫通ホール９ａ、第２の貫通ホール９ｂ、第３の貫通ホール９ｃ、第４の貫通ホール９ｄ、仮想端子１３、第２の半導体チップ６の接続端子又は回路素子８の接続端子をターゲット地点Ｔとする。また、封止材５の側面５ｂにおける仮想端子１３のうち１つをスタート地点Ｓ、このスタート地点Ｓに対応する仮想端子１３をターゲット地点Ｔとする。
【００７２】
すなわち、封止材５の上面５ａに第２の配線パターンを配設するスペースが無くなった場合に、封止材５の側面５ｂを利用するために、仮想端子１３がスタート地点Ｓ又はターゲット地点Ｔとなる。また、配線禁止領域１４をグリッド上に設定する。なお、配線禁止領域１４としては、チップインスタンスのゾーン、既配線図形（配線図形の外形をスペーシングルール分サイジングしたもの）がある。
【００７３】
つぎに、図９（ａ）に示すように、スタート地点Ｓのグリッドに「０」の値を設定する。そして、スタート地点Ｓのグリッドに対して上下左右斜めに隣接するグリッドに「１」（スタート地点Ｓのグリッド値０＋１＝１とする）の値を設定する。なお、配線禁止領域１４となっている部分には値を設定しない。
また、図９（ｂ）に示すように、「１」の値が設定されたグリッドに対して上下左右斜めに隣接するグリッドに「２」（１＋１＝２）の値を設定する。
【００７４】
つぎに、図１０（ａ）に示すように、「２」の値が設定されているグリッドの周囲に「３」を設定し、「３」の値が設定されているグリッドの周囲に「４」を設定し、以下同様に処理を繰り返し、ターゲット地点Ｔに到達した時点で処理を止める。なお、スタート地点Ｓから辿れる全てのグリッドに値を設定してもターゲット地点Ｔに値が設定できなかった場合には、配線経路が無いと判断する。
【００７５】
つぎに、図１０（ｂ）に示すように、ターゲット地点Ｔからスタート地点Ｓまで、グリッドの値が小さくなる方向に向かって進んでいく（バックトレース処理を行なう）。なお、このバックトレース処理では、冗長な折れ曲がりが無いようにする。
【００７６】
図１１に示すように、スタート地点Ｓまで到達したら、バックトレース処理で辿った経路をネットの配線経路とし、配線図形として登録する。
パッケージ内詳細自動再配線処理手段３０ｂは、レイアウト情報記憶手段２１に記憶されたデータ及び外部端子識別手段２３から得られたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、機能を共用できる第１の半導体チップ４の接続端子と導通する第１の配線パターン１０又はこの第１の半導体チップ４の接続端子と第３の貫通ホール９ｃとが第３の配線パターン１５を介して接続し、外部端子２のうち第１の半導体チップ４の接続端子と導通しない外部端子２と第４の貫通ホール９ｄとが第４の配線パターン１６を介して接続するように、迷路法により、パッケージ内におけるネットの配線経路とする処理を行なう。
【００７７】
ここで、パッケージ内詳細自動再配線処理手段３０ｂで用いる迷路法について、図８乃至図１１を用いて説明する。
まず、図８（ａ）に示すように、配線領域全体に対してグリッド化を行なう。なお、この第１の実施形態においては、４５／９０度・多層の迷路法を用いている。また、配線はデータの取得順とする。以下、基板層が１層である場合の迷路法の適用について説明する。
まず、図８（ａ）に示すように、配線領域全体（全基板層）に対してグリッド化を行なう。
【００７８】
つぎに、図８（ｂ）に示すように、スタート地点Ｓ及びターゲット地点Ｔをグリッド上に設定する。この場合に、基板１の各層を迷路法を用いる対象範囲とし、基板１の上面１ｂにおける第３の貫通ホール９ｃ又は第４の貫通ホール９ｄのうち１つをスタート地点Ｓ、このスタート地点Ｓに対応する第１の配線パターン１０、第１の半導体チップ４の接続端子又は外部端子２をターゲット地点Ｔとする。
【００７９】
また、配線禁止領域１４をグリッド上に設定する。なお、配線禁止領域１４としては、チップインスタンスのゾーン、既配線図形（配線図形の外形をスペーシングルール分サイジングしたもの）、Ｚ座標が設定されているレクト図形（図形Ｚ１座標＜＝基板のＺ２座標＜図形のＺ２座標に該当する基板のみ）がある。
【００８０】
つぎに、図９（ａ）に示すように、スタート地点Ｓのグリッドに「０」の値を設定する。そして、スタート地点Ｓのグリッドに対して上下左右斜めに隣接するグリッドに「１」（スタート地点Ｓのグリッド値０＋１＝１とする）の値を設定する。また、スタート地点ＳとＺ方向（紙面に対して鉛直方向）の上下で隣接するグリッドには、ルールファイルのビアコスト値で指定した値を設定する（例えば、ビアコスト値が「３」の場合、０＋３＝３とする）。なお、配線禁止領域１４となっている部分には値を設定しない。
【００８１】
また、図９（ｂ）に示すように、「１」の値が設定されたグリッドに対して上下左右斜めに隣接するグリッドに「２」（１＋１＝２）の値を設定する。また、「１」の値が設定されているグリッドに対してＺ方向（紙面に対して鉛直方向）の上下で接するグリッドにも、ルールファイルのビアコスト値で指定した値を設定する（例えば、ビアコスト値が「３」の場合、１＋３＝４とする）。この場合に、既にグリッドに値が設定されていれば、上書きは行なわないものとする。
【００８２】
つぎに、図１０（ａ）に示すように、「２」の値が設定されているグリッドの周囲に「３」を設定し、「３」の値が設定されているグリッドの周囲に「４」を設定し、以下同様に処理を繰り返し、ターゲット地点Ｔに到達した時点で処理を止める。なお、スタート地点Ｓから辿れる全てのグリッドに値を設定してもターゲット地点Ｔに値が設定できなかった場合には、配線経路が無いと判断する。
【００８３】
つぎに、図１０（ｂ）に示すように、ターゲット地点Ｔからスタート地点Ｓまで、グリッドの値が小さくなる方向に向かって進んでいく（バックトレース処理を行なう）。なお、このバックトレース処理では、冗長な折れ曲がりが無いようにする。
【００８４】
図１１に示すように、スタート地点Ｓまで到達したら、バックトレース処理で辿った経路をネットの配線経路とし、配線図形として登録する。なお、基板層が変わる場合には、その位置にビアセルを配置する。
出力手段３１は、パッケージ上詳細自動配線処理手段３０ａ及びパッケージ内詳細自動再配線処理手段３０ｂにより得られた配線処理結果を、ファイルや表示装置２８に出力する。
【００８５】
つぎに、この発明を実施するための第１の実施形態における半導体装置の配線方法について説明する。図１２はこの発明を実施するための第１の実施形態における配線方法の全体の流れを示すフローチャート、図１３は図１２に示す配線方法の全体フローのうち概略自動配線処理の全体の流れを示すフローチャート、図１４は図１３に示すフローチャートの続きを示すフローチャート、図１５は図１２に示す配線方法の全体フローのうちパッケージ上詳細自動配線処理の流れを示すフローチャート、図１６は図１５に示すパッケージ上詳細自動配線処理の全体フローのうち迷路法の流れを示すフローチャート、図１７は図１６に示すフローチャートの続きを示すフローチャート、図１８は図１７に示すフローチャートの続きを示すフローチャート、図１９は図１２に示す配線方法の全体フローのうちパッケージ内詳細自動再配線処理の流れを示すフローチャート、図２０は図１９に示すパッケージ内詳細自動再配線処理の全体フローのうち迷路法の流れを示すフローチャート、図２１は図２０に示すフローチャートの続きを示すフローチャート、図２２は図２１に示すフローチャートの続きを示すフローチャートである。
【００８６】
まず、配置設計ＣＡＤ装置２００により、第１の半導体チップ４の形状の設計、基板１上の第１の半導体チップ４の配置、第１の半導体チップ４の接続端子（端子又はボンド・フィンガー）及び外部端子２の配置、並びに基板１の各基板層上に配設される配線パターン（第１の配線パターン７を含む）の配線を行なう（ステップＳ１）。また、回路素子８及び第２の半導体チップ６の形状の設計、封止材５上の回路素子８及び第２の半導体チップ６の配置、並びに回路素子８及び第２の半導体チップ６の接続端子（端子又はボンド・フィンガー）の配置を行なう（ステップＳ２）。この作業は、従来のＣＡＤ装置と同様の作業であるため、詳細な説明は省略する。ここで作成された基板１上に配置される各第１の半導体チップ４の位置情報、各第１の半導体チップ４の形状情報、各第１の半導体チップ４の接続端子及び外部端子２の位置情報、並びに基板１の各基板層の配線情報、封止材５上に配置される各回路素子８及び第２の半導体チップ６の位置情報、各回路素子８及び第２の半導体チップ６の形状情報、各回路素子８及び第２の半導体チップ６の接続端子の位置情報などは、レイアウト情報記憶手段２１に保存される。
【００８７】
なお、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄは、ユーザが自動配線処理を行なう前に予め指定した位置に配置するものであり、ユーザが第３の貫通ホール９ｃ又は第４の貫通ホール９ｄの位置を指定する場合には、第３の貫通ホール９ｃ又は第４の貫通ホール９ｄを配置設計ＣＡＤ装置２００により配置し、自動配線処理によって第１の貫通ホール９ａ及び第２の貫通ホール９ｂは配置しないこととなる。逆に、第１の貫通ホール９ａ及び第２の貫通ホール９ｂを自動配線処理によって配置する場合（ユーザが第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの位置を指定しない場合）には、第３の貫通ホール９ｃ及び第４の貫通ホール９ｄは配置しないこととなる。
【００８８】
つぎに、配置設計ＣＡＤ装置２００により第３の貫通ホール９ｃ又は第４の貫通ホール９ｄを配置しない場合には、前述した配線支援装置１００を用いて、第１の貫通ホール９ａ又は第２の貫通ホール９ｂの配置を自動的に決定する。そして、封止材５を通過する貫通ホール９（第１の貫通ホール９ａ若しくは第２の貫通ホール９ｂ、又は第３の貫通ホール９ｃ若しくは第４の貫通ホール９ｄ）の初期配置を行ない（ステップＳ３）、第２の半導体チップ６又は回路素子８の接続端子と貫通ホール９とを接続する第２の配線パターン７によるネットを割り当てる概略自動配線処理を実行する（ステップＳ４）。この概略自動配線処理の詳細な動作については後述する。
【００８９】
ここで、貫通ホール９が割り当てられたネット以外の他のネットに対する配線経路が存在するかを判断し（ステップＳ５）、配線経路が存在しない場合には、貫通ホール９の位置を移動することが可能かを判断する（ステップＳ６）。
ステップＳ６で、貫通ホール９の位置を移動することが可能であると判断した場合には、貫通ホール９が割り当てられたネットの配線が通過する貫通ホールを変更し（ステップＳ７）、ネットの配線が通過する貫通ホールを自動決定し、再びステップＳ４に戻って、概略自動配線処理を実行する。
【００９０】
ステップＳ６で、貫通ホール９の位置を移動することが可能ではないと判断した場合には、貫通ホール９が割り当てられたネットと交差しないように他のネットを回り込ませ（ステップＳ８）、再びステップＳ４に戻って、概略自動配線処理を実行する。
【００９１】
ステップＳ５で、全てのネットに対する配線経路が存在すると判断した場合に、配線支援装置１００は封止材５の上面５ａ又は側面５ｂを対象としてネットの配線経路を算出し配線処理を行なうパッケージ上詳細自動配線処理を実行する（ステップＳ９）。このパッケージ上詳細自動配線処理の詳細な動作については後述する。
【００９２】
つぎに、貫通ホール９が第３の貫通ホール９ｃ又は第４の貫通ホール９ｄであるかを判断する（ステップＳ１０）。
ステップＳ１０で、貫通ホール９が第３の貫通ホール９ｃ又は第４の貫通ホール９ｄであると判断した場合には、配線支援装置１００は基板１の層上を対象としてネットの配線経路を算出し配線処理を行なうパッケージ内詳細自動再配線処理を実行し（ステップＳ１１）、配線処理を終了する。このパッケージ内詳細自動再配線処理の詳細な動作については後述する。
ステップＳ１０で、貫通ホール９が第３の貫通ホール９ｃ又は第４の貫通ホール９ｄではないと判断した場合には、配線処理を終了する。
【００９３】
まず、概略自動配線処理における配線処理について、図１３及び図１４を用いて説明する。
初期状態として、ＳｉＰ情報がレイアウト情報記憶手段２１に保存された状態にある。そこで、まず、概略自動配線処理手段２６は、レイアウト情報記憶手段２１からこのＳｉＰ情報を読み出す。そして、ユーザが第３の貫通ホール９ｃ及び第４の貫通ホール９ｄの位置を指定しない場合には、外部端子２及び第１の配線パターン１０の位置より貫通ホール９（第１の貫通ホール９ａ、第２の貫通ホール９ｂ）の位置とネットを発生する（ステップＳ１２）。
【００９４】
つぎに、第２の半導体チップ４又は回路素子８がフリップチップによって封止材５上に実装するかを判断する（ステップＳ１３）。
ステップＳ１３でフリップチップによって封止材５上に実装すると判断した場合には、第２の半導体チップ４又は回路素子８の端子から貫通ホール９（第１の貫通ホール９ａ若しくは第２の貫通ホール９ｂ、又は第３の貫通ホール９ｃ若しくは第４の貫通ホール９ｄ）までに概略配線を行なう（ステップＳ１４）。なお、概略配線ではネットの交差は無視する。
【００９５】
また、ステップＳ１３でフリップチップによって封止材５上に実装しないと判断した場合には、ワイヤボンディングによって実装することとなり、第２の半導体チップ４又は回路素子８のボンド・フィンガー（ＢＦ）から貫通ホール９（第１の貫通ホール９ａ若しくは第２の貫通ホール９ｂ、又は第３の貫通ホール９ｃ若しくは第４の貫通ホール９ｄ）までに概略配線を行なう（ステップＳ１５）。なお、概略配線ではネットの交差は無視する。
【００９６】
つぎに、第２の半導体チップ６及び回路素子８における機能を共用できる端子にそれぞれ導通する第１の貫通ホール９ａが複数存在する場合、又は同一の第１の配線パターン１０に接続する複数の第１の貫通ホール９ａが存在する場合には、複数の第１の貫通ホール９ａの数を減少させるように、一本化ルールに従って第１の貫通ホール９ａを間引きする（ステップＳ１６）。
【００９７】
つぎに、交差する概略配線が存在するかを判断する（ステップＳ１７）。ステップＳ１７で交差する概略配線が存在しないと判断した場合には、概略自動配線処理を終了する。
また、ステップＳ１７で交差する概略配線が存在すると判断した場合には、交差する概略配線に接続する第１の貫通ホール９ａの移動（第３の貫通ホール９ｃ又は第４の貫通ホール９ｄについては、他の未使用の貫通ホール９の位置に変更）が可能かを判断する（ステップＳ１８）。なお、交差する概略配線に接続する貫通ホール９がいずれも第２の貫通ホール９ｂであれば、移動が可能ではないと判断する。
【００９８】
ステップＳ１８で第１の貫通ホール９ａの移動（第３の貫通ホール９ｃ又は第４の貫通ホール９ｄについては、他の未使用の貫通ホール９の位置に変更）が可能であると判断した場合には、交差している概略配線のうち配線パターンが長い概略配線と接続する第１の貫通ホール９ａ（第３の貫通ホール９ｃ，第４の貫通ホール９ｄ）を交差しない位置に移動（他の未使用の貫通ホール９の位置に変更）することで新たな概略配線とし（ステップＳ１９）、ステップＳ１７に戻る。なお、交差している概略配線の一方のみが第１の貫通ホール９ａに接続するものであれば、この第１の貫通ホール９ａを移動する。
【００９９】
また、ステップＳ１８で貫通ホール９の移動（第３の貫通ホール９ｃ又は第４の貫通ホール９ｄについては、他の未使用の貫通ホール９の位置に変更）が可能ではないと判断した場合には、交差している概略配線の位置を変更して封止材５の上面５ａに配設できるスペースがあるかを判断する（ステップＳ２０）。ステップＳ２０で封止材５の上面５ａに配設できるスペースがあると判断した場合には、交差している概略配線の一方の概略配線を他方の概略配線に対して回り込ませることで新たな概略配線とし（ステップＳ２１）、ステップＳ１７に戻る。
【０１００】
ステップＳ２０で封止材５の上面５ａに配設できるスペースがないと判断した場合には、交差している概略配線に接続する貫通ホール９に最も近傍に位置する側面５ｂを新たな配線領域として、交差している概略配線の一方の概略配線を他方の概略配線に対して回り込ませることで新たな概略配線とし（ステップＳ２２）、ステップＳ１７に戻る。なお、新たな配線領域である封止材５の側面５ｂと封止材５の上面５ａとの境界部分に仮想端子１３を発生させる。
【０１０１】
つぎに、パッケージ上詳細自動配線処理における配線処理について、図１５乃至図１８を用いて説明する。まず、パッケージ上詳細自動配線処理手段３０ａは、レイアウト情報記憶手段２１からＳｉＰ情報を読み出し、このＳｉＰ情報をもとに封止材５の上面５ａ及び側面５ｂをグリッド化し（ステップＳ２３）、配線禁止領域を設定する（ステップＳ２４）。
【０１０２】
つぎに、前述した概略自動配線処理によって取得したネットを迷路法によって配線する（ステップＳ２５）のであるが、このステップＳ２５における迷路法については後述する。
つぎに、ステップＳ２５で得られた結果について配線できないかを判断する（ステップＳ２６）。ステップＳ２６で、配線できないと判断した場合には、「Ｗａｒｎｉｎｇ：ＮｅｔＸＸＸは配線できない。」を表示し（ステップＳ２７）、次のネットの配線処理を行なう（ステップＳ２８）ために、ステップＳ２５に戻る。
【０１０３】
また、ステップＳ２５で、次のネットを迷路法によって配線処理し、ステップＳ２６で配線できると判断した場合には、さらに全てのネットの配線処理を終えたかを判断し（ステップＳ２９）、全てのネットの配線処理を終えた場合には、配線処理を終了する。また、全てのネットの配線処理を終えていない場合に、次のネットの配線処理を行なう（ステップＳ２８）ために、ステップＳ２５に戻る。
【０１０４】
つぎに、ステップＳ２５における迷路法について、図１６乃至図１８を用いて説明する。
まず、第２の半導体チップ６又は回路素子８の接続端子（ＢＦ又は端子）をスタート地点とする。なお、前述した概略自動配線処理で仮想端子１３が設定された場合には、仮想端子１３の一部もスタート地点とする（ステップＳ３０）。
【０１０５】
つぎに、ターゲット地点は、封止材５の上面５ａにおいては、スタート地点に対応する貫通ホール９（第１の貫通ホール９ａ若しくは第２の貫通ホール９ｂ、又は第３の貫通ホール９ｃ若しくは第４の貫通ホール９ｄ）とする（ターゲット地点は複数ある場合がある）。なお、前述した概略配線処理で仮想端子１３が設定された場合には、封止材５の側面５ｂにおいては、スタート地点に対応する仮想端子１３がターゲット地点とする（ステップＳ３１）。
【０１０６】
全グリッドの値の初期化を行なう（ステップＳ３２）。また、スタート地点のグリッドの値を「０」とし（ステップＳ３３）、カレント番号＝０とする（ステップＳ３４）。
取得したグリッドと隣接するグリッドに、カレント番号＋１の値を設定する（ステップＳ３５）。なお、既に値が設定されているグリッドには、上書きをしない。
【０１０７】
つぎに、ターゲット地点のグリッドに値が設定されたかを判断する（ステップＳ３６）。ステップＳ３６で、ターゲット地点のグリッドに値が設定されたと判断した場合には、ターゲット地点からスタート地点まで、グリッドに振られた距離が小さくなるように経路を前述した迷路法におけるバックトレース処理を行なう（ステップＳ３７）。なお、経路における屈曲する数が少なくなるように、バックトレース処理を行なう。ステップＳ３７で取得した経路を、そのネットの配線経路とする（ステップＳ３８）。
【０１０８】
つぎに、他のターゲット地点が存在するかを判断する（ステップＳ３９）。ステップＳ３９で、他のターゲット地点が存在すると判断した場合には、次のターゲット地点を取得する（ステップＳ４０）。つぎに、先に配線した配線経路の全てのグリッドをスタート地点とし（ステップＳ４１）、ステップＳ３２に戻る。
【０１０９】
また、ステップＳ３６で、ターゲット地点のグリッドに値が設定されていないと判断した場合には、さらに、どのグリッドにも値を設定できなかったかを判断する（ステップＳ４２）。
ステップＳ４２で、どのグリッドにも値を設定できなくはなかった場合には、現カレント番号＋１とし（ステップＳ４３）、ステップＳ３５に戻る。
また、ステップＳ４２で、どのグリッドにも値を設定できなかった場合には、「エラー：ネットｘｘｘは配線できない。」を表示し（ステップＳ４４）、全ターゲットへの配線が正常に終わったかを判断する（ステップＳ４５）。
【０１１０】
ステップＳ４５で、全ターゲットへの配線が正常に終わらなかった場合には、迷路法を終了する。また、全ターゲットへの配線が正常に終わった場合には、求めた配線経路をライン図形にする（ステップＳ４６）。また、配線経路のグリッドについて、その周囲ｎグリッドを配線禁止領域とし（ステップＳ４７）、迷路法を終了する。
なお、ステップＳ３９で、他のターゲット地点が存在しないと判断した場合には、ステップＳ４５に進む。
【０１１１】
つぎに、パッケージ内詳細自動再配線処理における配線処理について、図１９乃至図２２を用いて説明する。まず、パッケージ内詳細自動再配線処理手段３０ｂは、レイアウト情報記憶手段２１から基板情報を読み出し、この基板情報をもとに全基板層をグリッド化し（ステップＳ４８）、配線禁止領域を設定する（ステップＳ４９）。
【０１１２】
つぎに、レイアウト情報記憶手段２１に記憶されたデータ及び外部端子識別手段２３から得られたデータをもとに、配線条件記憶手段２２に記憶されたルールに従って、機能を共用できる第１の半導体チップ４の接続端子と導通する第１の配線パターン１０又はこの第１の半導体チップ４の接続端子と第３の貫通ホール９ｃとが第３の配線パターン１５を介して接続し、外部端子２のうち第１の半導体チップ４の接続端子と導通しない外部端子２と第４の貫通ホール９ｄとが第４の配線パターン１６を介して接続するようなネットを取得し、取得したネットを迷路法によって配線する（ステップＳ５０）。なお、このステップＳ５０における迷路法については後述する。
【０１１３】
つぎに、ステップＳ５０で得られた結果について配線できないかを判断する（ステップＳ５１）。ステップＳ５１で、配線できないと判断した場合には、「Ｗａｒｎｉｎｇ：ＮｅｔＸＸＸは配線できない。」を表示し（ステップＳ５２）、次のネットの配線処理を行なう（ステップＳ５３）ために、ステップＳ５０に戻る。
【０１１４】
また、ステップＳ５０で、次のネットを迷路法によって配線処理し、ステップＳ５１で配線できると判断した場合には、さらに全てのネットの配線処理を終えたかを判断し（ステップＳ５４）、全てのネットの配線処理を終えた場合には、配線処理を終了する。また、全てのネットの配線処理を終えていない場合に、次のネットの配線処理を行なう（ステップＳ５３）ために、ステップＳ５０に戻る。
【０１１５】
つぎに、ステップＳ５０における迷路法について、図２０乃至図２２を用いて説明する。
まず、第３の貫通ホール９ｃ又は第４の貫通ホール９ｄをスタート地点とする（ステップＳ５５）。
【０１１６】
つぎに、ターゲット地点は、スタート地点である第３の貫通ホール９ｃ又は第４の貫通ホール９ｄにそれぞれ対応する第１の配線パターン１０、第１の半導体チップ４の接続端子又は外部端子２とする（ステップＳ５６）。なお、ターゲット地点は複数ある場合がある。
全グリッドの値の初期化を行なう（ステップＳ５７）。また、スタート地点のグリッドの値を「０」とし（ステップＳ５８）、カレント番号＝０とする（ステップＳ５９）。
【０１１７】
取得したグリッドと同じ層の隣接するグリッドに、カレント番号＋１の値を設定（ステップＳ６０）し、取得したグリッドと層を跨いで接するグリッドに、カレント番号＋ビアコストの値を設定する（ステップＳ６１）。なお、既に値が設定されているグリッドには、上書きをしない。
【０１１８】
つぎに、ターゲット地点のグリッドに値が設定されたかを判断する（ステップＳ６２）。ステップＳ６２で、ターゲット地点のグリッドに値が設定されたと判断した場合には、ターゲット地点からスタート地点まで、グリッドに振られた距離が小さくなるように経路を前述した迷路法におけるバックトレース処理を行なう（ステップＳ６３）。なお、経路における屈曲する数が少なくなるように、バックトレース処理を行なう。ステップＳ６３で取得した経路を、そのネットの配線経路とする（ステップＳ６４）。
【０１１９】
つぎに、他のターゲット地点が存在するかを判断する（ステップＳ６５）。ステップＳ６５で、他のターゲット地点が存在すると判断した場合には、次のターゲット地点を取得する（ステップＳ６６）。つぎに、先に配線した配線経路の全てのグリッドをスタート地点とし（ステップＳ６７）、ステップＳ５７に戻る。
【０１２０】
また、ステップＳ６２で、ターゲット地点のグリッドに値が設定されていないと判断した場合には、さらに、どのグリッドにも値を設定できなかったかを判断する（ステップＳ６８）。
ステップＳ６８で、どのグリッドにも値を設定できなくはなかった場合には、現カレント番号＋１とし（ステップＳ６９）、ステップＳ６０に戻る。
【０１２１】
また、ステップＳ６８で、どのグリッドにも値を設定できなかった場合には、「エラー：ネットｘｘｘは配線できない。」を表示し（ステップＳ７０）、全ターゲットへの配線が正常に終わったかを判断する（ステップＳ７１）。
【０１２２】
ステップＳ７１で、全ターゲットへの配線が正常に終わらなかった場合には、迷路法を終了する。また、全ターゲットへの配線が正常に終わった場合には、求めた配線経路をライン図形にする（ステップＳ７２）。なお、複数の基板層を跨ぐ配線経路が存在する場合には、跨いでいる場所にビアセルを配置する。また、配線経路のグリッドについて、その周囲ｎグリッドを配線禁止領域とし（ステップＳ７３）、迷路法を終了する。
なお、ステップＳ６５で、他のターゲット地点が存在しないと判断した場合には、ステップＳ７１に進む。
【図面の簡単な説明】
【０１２３】
【図１】この発明を実施するための第１の実施形態における半導体装置の一例を示す平面図である。
【図２】封止材上の第２の半導体チップが第１の貫通ホールを介して基板上の第１の配線パターンに接続する場合の図１に示す半導体装置の矢視Ａ−Ａ線の断面図である。
【図３】（ａ）は封止材上の第２の半導体チップが第２の貫通ホールを介して外部端子に接続する場合の図１に示す半導体装置の矢視Ａ−Ａ線の断面図、（ｂ）は貫通ホールが外部端子に接続した状態を示す説明図、（ｃ）は図１に示す半導体装置を他のパッケージ上に配置したＰｏＰの一例を示す断面図である。
【図４】この発明を実施するための第１の実施形態における半導体装置の他の例を示す平面図である。
【図５】（ａ）は封止材上の第２の半導体チップが第３の貫通ホール及び基板層上の第３の配線パターンを介して第１の半導体チップに接続する場合の図４に示す半導体装置の矢視Ｂ−Ｂ線の断面図、（ｂ）は封止材上の第２の半導体チップが第４の貫通ホール及び基板層上の第４の配線パターンを介して外部端子に接続する場合の図４に示す半導体装置の矢視Ｃ−Ｃ線の断面図である。
【図６】この発明を実施するための第１の実施形態における配線支援装置の構成を示す図である。
【図７】図６に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の一例を示した説明図であり、（ａ）は第２の配線パターンの交差を回避する前の説明図、（ｂ）は第２の配線パターンの交差を回避する手段を示す説明図、（ｃ）は第２の配線パターンの交差を回避する他の手段を示す説明図である。
【図８】図６に示す配線支援装置のうち詳細自動配線処理手段に用いる迷路法を説明するための説明図である。
【図９】図８に示す迷路法の続きを説明するための説明図である。
【図１０】図９に示す迷路法の続きを説明するための説明図である。
【図１１】図１０に示す迷路法の続きを説明するための説明図である。
【図１２】この発明を実施するための第１の実施形態における配線方法の全体の流れを示すフローチャートである。
【図１３】図１２に示す配線方法の全体フローのうち概略自動配線処理の全体の流れを示すフローチャートである。
【図１４】図１１に示すフローチャートの続きを示すフローチャートである。
【図１５】図１２に示す配線方法の全体フローのうちパッケージ上詳細自動配線処理の流れを示すフローチャートである。
【図１６】図１５に示すパッケージ上詳細自動配線処理の全体フローのうち迷路法の流れを示すフローチャートである。
【図１７】図１６に示すフローチャートの続きを示すフローチャートである。
【図１８】図１７に示すフローチャートの続きを示すフローチャートである。
【図１９】図１２に示す配線方法の全体フローのうちパッケージ内詳細自動再配線処理の流れを示すフローチャートである。
【図２０】図１９に示すパッケージ内詳細自動再配線処理の全体フローのうち迷路法の流れを示すフローチャートである。
【図２１】図２０に示すフローチャートの続きを示すフローチャートである。
【図２２】図２１に示すフローチャートの続きを示すフローチャートである。
【符号の説明】
【０１２４】
１      基板
１ａ    下面
１ｂ    上面
２      外部端子
２ａ    ボール
２ｂ    バンプ
３      ＳｉＰ
４      第１の半導体チップ
５      封止材
５ａ    上面
５ｂ    側面
６      第２の半導体チップ
６ａ    ワイヤ
６ｂ    ボンド・フィンガー
７      第２の配線パターン
８      回路素子
９      貫通ホール
９ａ    第１の貫通ホール
９ｂ    第２の貫通ホール
９ｃ    第３の貫通ホール
９ｄ    第４の貫通ホール
１０    第１の配線パターン
１１    導電材
１２    外部配線パターン
１３    仮想端子
１４    配線禁止領域
１５    第３の配線パターン
１６    第４の配線パターン
２１    レイアウト情報記憶手段
２２    配線条件記憶手段
２３    外部端子識別手段
２４    第１の貫通ホール発生手段
２５    第２の貫通ホール発生手段
２６    概略自動配線処理手段
２７    パラメータ設定手段
２８    表示装置
２９    入力装置
３０    詳細自動配線処理手段
３１    出力手段
１００    配線支援装置
２００    配線設計ＣＡＤ装置
【図６】
2008123341.tif 000003
【図８】
2008123341.tif 000004
【図９】
2008123341.tif 000005
【図１０】
2008123341.tif 000006
【図１１】
2008123341.tif 000007
【図１２】
2008123341.tif 000008
【図１３】
2008123341.tif 000009
【図１４】
2008123341.tif 000010
【図１５】
2008123341.tif 000011
【図１６】
2008123341.tif 000012
【図１７】
2008123341.tif 000013
【図１８】
2008123341.tif 000014
【図１９】
2008123341.tif 000015
【図２０】
2008123341.tif 000016
【図２１】
2008123341.tif 000017
【図２２】
2008123341.tif 000018
【図１】
2008123341.tif 000019
【図２】
2008123341.tif 000020
【図３】
2008123341.tif 000021
【図４】
2008123341.tif 000022
【図５】
2008123341.tif 000023
【図７】
2008123341.tif 000024