(57)【要約】【課題】従来の半導体装置、例えば、オフセットゲート構造を有するＭＯＳトランジスタでは、デバイスサイズが縮小し難いという問題がった。【解決手段】本発明の半導体装置、例えば、オフセットゲート構造を有するＰチャネル型ＭＯＳトランジスタ１では、Ｎ型のエピタキシャル層３には、ソース領域とドレイン領域との間にＬＯＣＯＳ酸化膜２０、２１が形成されている。ゲート電極１４、１５は、ＬＯＣＯＳ酸化膜２０、２１上に位置配置されるように形成されている。そして、ドレイン領域としてのＰ型の拡散層６、７及びソース領域としてのＰ型の拡散層１２、１３が、ゲート電極１４、１５に対して位置精度よく形成されている。この構造により、ＭＯＳトランジスタ１のデバイスサイズを縮小することができる。【選択図】図１
2008010626.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、
前記ゲート電極の形成領域の下方において、前記ドレイン領域と前記ソース領域との離間距離は等しいことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記熱酸化膜は、ＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体層にドレイン領域を構成する第１の拡散層を形成し、前記半導体層に熱酸化膜を形成する工程と、
前記半導体層上にゲート酸化膜を形成し、前記熱酸化膜上に少なくとも一部が配置されるようにゲート電極を形成した後、前記第１の拡散層に重畳するようにバックゲート領域を形成する工程と、
前記ゲート電極を用いたセルファラインにより、前記第１の拡散層に重畳するように前記ドレイン領域を構成する第２の拡散層を形成し、前記バックゲート領域に重畳するようにソース領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
前記ソース領域を形成する工程では、前記第２の拡散層と対向する側面側は、前記ゲート電極を用いたセルファラインにより形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オフセットゲート構造を有するトランジスタのデバイスサイズを縮小する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置の製造方法の一実施例として、下記のＮチャネル型ＭＯＳトランジスタが知られている。Ｐ型の単結晶シリコン基板上にＮ型のエピタキシャル層を積層する。
エピタキシャル層のＬＯＣＯＳ酸化膜を形成する領域において、傾斜の緩いバーズビーク部を形成する領域に第１のシリコン酸化膜を形成する。そして、第１のシリコン酸化膜上を含め、エピタキシャル層上に第２のシリコン酸化膜を形成する。その後、ＬＯＣＯＳ酸化膜が形成される領域に開口部を有するシリコン窒化膜を形成した後、ＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成する。そして、エピタキシャル層上にフォトレジストを選択マスクとして形成し、イオン注入法により、ドレイン領域を構成するＰ型の拡散層を形成する。このとき、ＬＯＣＯＳ酸化膜の傾斜の緩いバーズビーク部下方には、不純物が注入され、Ｐ型の拡散層が形成される。その後、バックゲート領域、ソース領域、ゲート酸化膜及びゲート電極を形成し、Ｎチャネル型ＭＯＳトランジスタを形成する（例えば、特許文献１参照。）。
【０００３】
従来の半導体装置の一実施例として、下記のＬＯＣＯＳオフセット型Ｐチャネル型ＭＯＳトランジスタが知られている。Ｐチャネル型ＭＯＳトランジスタが形成される領域では、Ｐ型の基板に、レジストマスクを用いたイオン注入法により、バックゲート領域として用いるＮ型のウェル領域を形成する。Ｎ型のウェル領域に、レジストマスクを用いたイオン注入法により、ドレイン領域として用いるＰ型の低濃度拡散層を形成する。その後、Ｐ型の基板にＬＯＣＯＳ法によりＬＯＣＯＳ酸化膜を形成した後、Ｐ型の基板上にゲート酸化膜及びゲート電極を形成する。そして、Ｐ型の基板に、レジストマスクを用いたイオン注入法により、ソース領域及びドレイン領域として用いるＰ型の高濃度拡散層を形成し、Ｐチャネル型ＭＯＳトランジスタを形成する（例えば、特許文献２参照。）。
【特許文献１】特開２００３−３０９２５８号公報（第５−６頁、第５−８図）
【特許文献２】特開２００３−３２４１５９号公報（第２６−３０頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体装置の製造方法では、上述したように、ＬＯＣＯＳオフセット型ＭＯＳトランジスタにおいて、ドレイン領域としての拡散層を形成する工程は、ゲート電極を形成する工程前に行われる。つまり、選択的に開口されたフォトレジストマスクを用いたイオン注入法により、ドレイン領域としての拡散層を形成する。この製造方法により、ドレイン領域としての拡散層を形成する工程ではマスクずれ幅を考慮する必要があり、デバイスサイズを縮小し難いという問題がある。
【０００５】
また、従来の半導体装置の製造方法では、選択的に開口されたフォトレジストマスクを用いたイオン注入法により、ドレイン領域としての拡散層を形成する。また、選択的に開口されたフォトレジストマスクを用いて、ゲート電極を形成する。この製造方法により、それぞれの工程におけるマスクずれにより、チャネル長が短くなり、所望のＭＯＳトランジスタ特性が得られないという問題がある。また、チャネル長が短くなることを防ぐために、マスクずれ幅に余裕をもたせることで、上述したように、ＭＯＳトランジスタのデバイスサイズを縮小し難いという問題がある。
【０００６】
また、従来の半導体装置の製造方法では、選択的に開口されたフォトレジストマスクを用いたイオン注入法により、ドレイン領域及びソース領域としての拡散層を形成する。そして、ソース領域の両側にドレイン領域を形成する場合、マスクずれにより、一方側のドレインーソース領域間の離間距離が長くなり、他方側のドレインーソース領域間の離間距離が短くなってしまう。そのため、ドレインーソース領域間の離間距離が短くなった場合においても所望のドレインーソース領域間の離間距離を確保する必要があり、余分なマスクずれ幅を考慮する必要がある。その結果、ＭＯＳトランジスタのデバイスサイズを縮小し難く、また、ＭＯＳトランジスタのオン抵抗値を低減し難いという問題がある。
【課題を解決するための手段】
【０００７】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に形成されるドレイン領域、ソース領域及びバックゲート領域と、前記半導体層上面に形成されるゲート酸化膜と、前記ゲート酸化膜上に形成されるゲート電極とを有する半導体装置において、前記ゲート電極の形成領域の下方において、前記ドレイン領域と前記ソース領域との離間距離は等しいことを特徴とする。従って、本発明では、ゲート電極の形成領域に合わせて、ソース領域及びドレイン領域が形成されている。この構造により、ＭＯＳトランジスタ特性を劣化させることなく、デバイスサイズを縮小させることができる。
【０００８】
また、本発明の半導体装置では、前記ゲート電極は、ポリシリコン膜とタングステンシリコン膜とから形成され、前記タングステンシリコン膜の膜厚は前記ポリシリコン膜の膜厚よりも厚いことを特徴とする。従って、本発明では、ゲート電極にタングステンシリコン膜が用いられる。この構造により、ゲート電極上の絶縁層での段差が抑制され、配線層のデザインルールの微細化が実現できる。
【０００９】
また、本発明の半導体装置の製造方法では、半導体層にドレイン領域を構成する第１の拡散層を形成し、前記半導体層に熱酸化膜を形成する工程と、前記半導体層上にゲート酸化膜を形成し、前記熱酸化膜上に少なくとも一部が配置されるようにゲート電極を形成した後、前記第１の拡散層に重畳するようにバックゲート領域を形成する工程と、前記ゲート電極を用いたセルファラインにより、前記第１の拡散層に重畳するように前記ドレイン領域を構成する第２の拡散層を形成し、前記バックゲート領域に重畳するようにソース領域を形成する工程とを有することを特徴とする。従って、本発明では、ゲート電極を用いたセルファラインにより、ドレイン領域としての拡散層を形成する。この製造方法により、ドレイン領域としての拡散層をゲート電極に対して位置精度よく形成でき、ＭＯＳトランジスタのデバイスサイズを縮小することができる。
【００１０】
また、本発明の半導体装置の製造方法では、前記ソース領域を形成する工程では、前記第２の拡散層と対向する側面側は、前記ゲート電極を用いたセルファラインにより形成されることを特徴とする。従って、本発明では、ゲート電極に対してソース領域及びドレイン領域を位置精度よく形成することができる。この製造方法により、ＭＯＳトランジスタのデバイスを縮小することができる。
【００１１】
また、本発明の半導体装置の製造方法では、前記ゲート電極を形成する工程では、ポリシリコン膜上にタングステンシリコン膜を堆積させ、前記タングステンシリコン膜の膜厚を前記ポリシリコン膜の膜厚よりも厚くすることを特徴とする。従って、本発明では、タングステンシリコン膜を用いてゲート電極を形成する。この製造方法により、ゲート電極の膜厚を所望の範囲に抑制し、配線層を形成する際のデザインルールの微細化が実現できる。
【発明の効果】
【００１２】
本発明では、ゲート電極の形成領域に合わせて、ソース領域及びドレイン領域が形成されている。この構造により、ＭＯＳトランジスタのチャネル長、オン抵抗値等を適正値としつつ、ＭＯＳトランジスタのデバイスサイズを縮小させることができる。
【００１３】
また、本発明では、ゲート電極にタングステンシリコン膜が用いられる。この構造により、ＬＯＣＯＳ酸化膜及びゲート電極が形成された領域上の絶縁層の段差が抑制され、配線層のデザインルールの微細化が実現できる。
【００１４】
また、本発明では、ＬＯＣＯＳ酸化膜が形成された領域において、ゲート電極を用いたセルファラインにより、ドレイン領域としての拡散層を形成する。この製造方法により、当該拡散層をゲート電極に対して位置精度よく形成でき、ＭＯＳトランジスタのデバイスサイズを縮小することができる。
【００１５】
また、本発明では、ゲート電極を用いたセルファラインにより、ソース領域としての拡散層を形成する。この製造方法により、ゲート電極に対してソース領域及びドレイン領域を位置精度よく形成することができ、ＭＯＳトランジスタのデバイスを縮小することができる。
【００１６】
また、本発明では、ポリシリコン膜上にタングステンシリコン膜を積層させてゲート電極を形成する。この製造方法により、ゲート電極の膜厚を所望の範囲に抑制し、配線層を形成する際のデザインルールの微細化が実現できる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の一実施の形態である半導体装置について、図１〜図２を参照し、詳細に説明する。図１は、本実施の形態における半導体装置を説明するための断面図である。図２は、本実施の形態における半導体装置を説明するための平面図である。
【００１８】
図１に示す如く、Ｐチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板２と、Ｎ型のエピタキシャル層３と、Ｎ型の埋込拡散層４と、Ｐ型の拡散層５と、ドレイン領域として用いられるＰ型の拡散層６、７、８、９と、バックゲート領域として用いられるＮ型の拡散層１０、１１と、ソース領域として用いられるＰ型の拡散層１２、１３と、ゲート電極１４、１５とから構成されている。
【００１９】
Ｎ型のエピタキシャル層３が、Ｐ型の単結晶シリコン基板２上に形成されている。尚、本実施の形態では、基板２上に１層のエピタキシャル層３が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。
【００２０】
Ｎ型の埋込拡散層４が、基板２及びエピタキシャル層３の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層４は、Ｐチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
【００２１】
Ｐ型の拡散層５が、エピタキシャル層３に形成されている。図示したように、Ｐ型の拡散層５は、Ｐチャネル型ＭＯＳトランジスタ１の形成領域に渡り、形成されている。
【００２２】
Ｐ型の拡散層６、７が、Ｐ型の拡散層５に重畳して形成されている。Ｐ型の拡散層６には、Ｐ型の拡散層８が重畳して形成されている。Ｐ型の拡散層７には、Ｐ型の拡散層９が重畳して形成されている。この構造により、Ｐ型の拡散層５、６、７、８、９は、ドレイン領域として用いられている。尚、Ｐ型の拡散層６、７は、Ｎ型の拡散層１０の周囲に一環状に形成されている場合でもよい。また、Ｐ型の拡散層８、９は、Ｎ型の拡散層１０の周囲に一環状に形成されている場合でもよい。
【００２３】
Ｎ型の拡散層１０が、Ｐ型の拡散層５に重畳して形成されている。Ｎ型の拡散層１０には、Ｎ型の拡散層１１が重畳して形成されている。Ｎ型の拡散層１０はバックゲート領域として用いられ、Ｎ型の拡散層１１はバックゲート引き出し領域として用いられる。そして、ゲート電極１４、１５の下方に位置するＮ型の拡散層１０が、チャネル領域として用いられる。
【００２４】
Ｐ型の拡散層１２、１３が、Ｎ型の拡散層１０に重畳して形成されている。Ｐ型の拡散層１２、１３は、ソース領域として用いられる。Ｎ型の拡散層１１とＰ型の拡散層１２、１３とはソース電極２８に接続し、同電位となる。尚、Ｐ型の拡散層１２、１３は、Ｎ型の拡散層１１の周囲に一環状に形成されている場合でもよい。
【００２５】
ゲート電極１４、１５が、ゲート酸化膜１６上面に形成されている。ゲート電極１４、１５は、例えば、ポリシリコン膜１７とタングステンシリコン膜１８とにより所望の膜厚となるように形成されている。尚、ゲート電極１４、１５は、一環状に形成されている場合でもよい。
【００２６】
ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）酸化膜１９、２０、２１、２２が、ＬＯＣＯＳ法によりエピタキシャル層３に形成されている。ＬＯＣＯＳ酸化膜１９、２０、２１、２２の平坦部では、その膜厚が、例えば、３０００〜４０００Å程度となる。尚、ＬＯＣＯＳ酸化膜１９、２０、２１、２２の形成領域では、熱酸化法により形成され、その膜厚が、例えば、３０００〜４０００Å程度となる熱酸化膜が形成される場合でもよい。また、ＬＯＣＯＳ酸化膜１９、２０、２１、２２の形成領域では、エッチングにより形成された溝に、例えば、ＣＶＤ法により堆積された絶縁膜が形成されている場合でもよい。
【００２７】
絶縁層２３が、エピタキシャル層３上面に形成されている。絶縁層２３は、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層２３にコンタクトホール２４、２５、２６が形成されている。
【００２８】
コンタクトホール２４、２５、２６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、ドレイン電極２７、２９及びソース電極２８が形成されている。尚、ドレイン電極２７、２９は、ソース電極２８の周囲に一環状に形成されている場合でもよい。また、図１に示した断面では、ゲート電極１４、１５への配線層は図示していないが、その他の領域で配線層と接続している。
【００２９】
図２では、実線３０と３１とにより囲まれる領域がゲート電極１４、１５を示し、点線３２により囲まれる領域がＮ型の拡散層１０を示し、一点鎖線３３により囲まれる領域がＰ型の拡散層６を示し、一点鎖線３４により囲まれる領域がＰ型の拡散層７を示し、実線３１と２点鎖線３５とにより囲まれる領域がＰ型の拡散層１２を示し、二点鎖線３５により囲まれる領域がＮ型の拡散層１１を示している。
【００３０】
図示の如く、一環状に配置されたゲート電極１４、１５に対し、Ｌ１及びＬ２で示した領域にドレイン領域としてのＰ型の拡散層６、７が配置されている。Ｐ型の拡散層６、７は、形成時の横方向拡散により、ゲート電極１４、１５の下方に一部配置されている。一方、ソース領域としてのＰ型の拡散層１２、１３は、実線３１で示すように、ゲート電極１４、１５端部とほぼ同一の位置に配置されている。詳細は、半導体装置の製造方法の説明にて後述するが、ドレイン領域としてのＰ型の拡散層６、７及びソース領域としてのＰ型の拡散層１２、１３は、ゲート電極１４、１５を用いたセルファラインにより形成されている。このとき、Ｐ型の拡散層１２、１３は、熱拡散時間が短いため横方向への拡散は少なく、ゲート電極１４、１５に対し上述した位置関係となる。
【００３１】
つまり、本実施の形態では、ドレイン領域としてのＰ型の拡散層６とソース領域としてのＰ型の拡散層１２との離間距離Ｗ１及びドレイン領域としてのＰ型の拡散層７とソース領域としてのＰ型の拡散層１３との離間距離Ｗ２は、同一の距離となる。Ｐ型の拡散層６、７、１２、１３は、ゲート電極１４、１５を用いたセルファラインにより形成されることで、マスクずれ幅を考慮する必要がないからである。この構造により、Ｐチャネル型ＭＯＳトランジスタ１のチャネル長やオン抵抗値を適正値としつつ、デバイスサイズを縮小することができる。
【００３２】
尚、本実施の形態では、ゲート電極１４、１５が、ポリシリコン膜１７とタングステンシリコン膜１８との積層構造の場合について説明したが、この場合に限定するものではない。例えば、Ｐ型の拡散層６、７を形成するイオン注入工程の際に、不純物がゲート電極１４、１５を突き抜けない厚みを有していれば良く、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造の場合でも良い。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３３】
次に、本発明の一実施の形態である半導体装置の製造方法について、図３〜図１０を参照し、詳細に説明する。図３〜図１０は、本実施の形態における半導体装置の製造方法を説明するための断面図である。尚、図３〜図１０では、図１に示す半導体装置の製造方法について説明する。
【００３４】
先ず、図３に示す如く、Ｐ型の単結晶シリコン基板２を準備する。基板２上にシリコン酸化膜４０を形成し、Ｎ型の埋込拡散層４の形成領域上に開口部が形成されるように、シリコン酸化膜４０を選択的に除去する。そして、シリコン酸化膜４０をマスクとして用い、基板２の表面にＮ型不純物、例えば、アンチモン（Ｓｂ）を含む液体ソース４１を回転塗布法により塗布する。その後、アンチモン（Ｓｂ）を熱拡散し、Ｎ型の埋込拡散層４を形成した後、シリコン酸化膜４０及び液体ソース４１を除去する。
【００３５】
次に、図４に示す如く、基板２上にシリコン酸化膜４２を形成し、シリコン酸化膜４２上にフォトレジスト４３を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の埋込拡散層４４、４５が形成される領域上のフォトレジスト４３に開口部を形成する。その後、基板２の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４３を除去し、熱拡散し、Ｐ型の埋込拡散層４４、４５を形成した後、シリコン酸化膜４２を除去する。
【００３６】
次に、図５に示す如く、基板２を気相エピタキシャル成長装置のサセプタ上に配置し、基板２上にＮ型のエピタキシャル層３を形成する。気相エピタキシャル成長装置は、主に、ガス供給系、反応炉、排気系、制御系から構成されている。本実施の形態では、縦型の反応炉を用いることで、エピタキシャル層の膜厚均一性を向上させることができる。このエピタキシャル層３の形成工程における熱処理により、Ｎ型の埋込拡散層４及びＰ型の埋込拡散層４４、４５が熱拡散される。
【００３７】
次に、公知のフォトリソグラフィ技術を用い、エピタキシャル層３にＰ型の拡散層４６、４７を形成する。そして、エピタキシャル層３上にシリコン酸化膜４８を形成し、シリコン酸化膜４８上にフォトレジスト４９を形成する。そして、公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層５が形成される領域上のフォトレジスト４９に開口部を形成する。その後、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧４０〜１８０（ｋｅＶ）、導入量１．０×１０１３〜１．０×１０１６（／ｃｍ２）でイオン注入する。そして、フォトレジスト４９を除去し、熱拡散し、Ｐ型の拡散層５を形成した後、シリコン酸化膜４８を除去する。
【００３８】
次に、図６に示す如く、エピタキシャル層３の所望の領域にＬＯＣＯＳ酸化膜１９、２０、２１、２２を形成する。エピタキシャル層３上にゲート酸化膜１６として用いるシリコン酸化膜を、例えば、１００〜２００（Å）程度形成する。そして、シリコン酸化膜上にポリシリコン膜１７を、例えば、１０００〜２０００（Å）程度形成した後、ポリシリコン膜１７上にタングステンシリコン膜１８を、例えば、２０００〜３０００（Å）程度形成する。その後、公知のフォトリソグラフィ技術を用い、ポリシリコン膜１７及びタングステンシリコン膜１８を選択的に除去し、ゲート電極１４、１５を形成する。
【００３９】
次に、ゲート酸化膜１６として用いられるシリコン酸化膜上にフォトレジスト５０を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１０が形成される領域上のフォトレジスト５０に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１６０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５０を除去し、熱拡散し、Ｎ型の拡散層１０を形成する。
【００４０】
このとき、Ｎ型の拡散層１０は、ゲート電極１４、１５をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１８の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト５０の開口部から露出するゲート電極１４、１５の下方に、リン（Ｐ）がイオン注入されることを防止できる。そして、Ｎ型の拡散層１０が、ゲート電極１４、１５に対して位置精度良く形成される。
【００４１】
次に、図７に示す如く、ゲート酸化膜１６として用いられるシリコン酸化膜上にフォトレジスト５１を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層６、７が形成される領域上のフォトレジスト５１に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧９０〜１６０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５１を除去し、熱拡散し、Ｐ型の拡散層６、７を形成する。
【００４２】
このとき、ＬＯＣＯＳ酸化膜２０、２１下方に位置するＰ型の拡散層６、７は、ゲート電極１４、１５をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１８の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト５１の開口部から露出するゲート電極１４、１５の下方に、ホウ素（Ｂ）がイオン注入されることを防止できる。そして、Ｐ型の拡散層６、７は、ゲート電極１４、１５に対して位置精度良く形成できる。
【００４３】
具体的には、ゲート電極１４、１５の膜厚は４０００（Å）であるが、ポリシリコン膜１７を１５００（Å）、タングステンシリコン膜１８を２５００（Å）となる構造とする。この構造では、ボロン（Ｂ）を加速電圧１６０（ｋｅＶ）でイオン注入した場合でも、ボロン（Ｂ）がゲート電極１４、１５を突き抜けることを防止できる。つまり、ボロン（Ｂ）が突き抜け難いタングステンシリコン膜１８をゲート電極１４、１５に用いることで、ゲート電極１４、１５の膜厚を厚くすることなく、セルファラインによりＰ型の拡散層６、７を形成することができる。
【００４４】
この製造方法により、Ｐ型の拡散層６、７は、ゲート電極１４、１５をマスクとして利用し、セルファラインにより形成できる。その結果、フォトレジストをマスクとして用いる場合でのマスクズレを考慮する必要がなく、ＭＯＳトランジスタのデバイスサイズを縮小することができる。更に、上述したように、ゲート電極１４、１５にタングステンシリコン膜１５を用いることで、ゲート電極１４、１５の膜厚が厚くなることを抑止できる。その結果、ゲート電極１４、１５上方の絶縁層２３の段差を抑制でき、エピタキシャル層３上方に形成される配線層のデザインルールの微細化を実現できる。
【００４５】
次に、図８に示す如く、ゲート酸化膜１６として用いるシリコン酸化膜上にフォトレジスト５２を形成する。公知のフォトリソグラフィ技術を用い、Ｎ型の拡散層１１が形成される領域上のフォトレジスト５２に開口部を形成する。そして、エピタキシャル層３の表面から、Ｎ型不純物、例えば、リン（Ｐ）を加速電圧９０〜１１０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５２を除去し、熱拡散し、Ｎ型の拡散層１１を形成する。
【００４６】
次に、図９に示す如く、ゲート酸化膜１６として用いられるシリコン酸化膜上にフォトレジスト５３を形成する。公知のフォトリソグラフィ技術を用い、Ｐ型の拡散層８、９、１２、１３が形成される領域上のフォトレジスト５３に開口部を形成する。そして、エピタキシャル層３の表面から、Ｐ型不純物、例えば、ホウ素（Ｂ）を加速電圧５０〜７０（ｋｅＶ）、導入量１．０×１０１４〜１．０×１０１６（／ｃｍ２）でイオン注入する。その後、フォトレジスト５３を除去し、熱拡散し、Ｐ型の拡散層８、９、１２、１３を形成する。
【００４７】
このとき、Ｐ型の拡散層６、７と対向する側に位置するＰ型の拡散層１２、１３は、ゲート電極１４、１５をマスクとして利用し、セルファラインにより形成される。上述したように、タングステンシリコン膜１８の膜厚を２０００〜３０００（Å）程度とすることで、フォトレジスト５３の開口部から露出するゲート電極１４、１５の下方に、ホウ素（Ｂ）がイオン注入されることを防止できる。そして、Ｐ型の拡散層１２、１３は、ゲート電極１４、１５に対して位置精度良く形成できる。
【００４８】
次に、図１０に示す如く、エピタキシャル層３上に絶縁層２３として、例えば、ＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜等を堆積する。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングで、絶縁層２３にコンタクトホール２４、２５、２６を形成する。コンタクトホール２４、２５、２６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜を選択的に形成し、ドレイン電極２７、２９及びソース電極２８を形成する。
【００４９】
尚、本実施の形態では、ゲート電極１４、１５をポリシリコン膜とタングステンシリコン膜との２層構造で形成される場合について説明したが、この場合に限定するものではない。ゲート電極は、例えば、ポリシリコン膜、あるいは、タングステンシリコン膜の単層構造で形成される場合でもよい。この場合には、ポリシリコン膜、あるいは、タングステンシリコン膜は、イオン注入されたリン（Ｐ）及びホウ素（Ｂ）が突き抜けない膜厚を有していればよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態における半導体装置を説明する断面図である。
【図２】本発明の実施の形態における半導体装置を説明する平面図である。
【図３】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図４】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図５】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図６】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図７】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図８】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図９】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【図１０】本発明の実施の形態における半導体装置の製造方法を説明する断面図である。
【符号の説明】
【００５１】
１  Ｐチャネル型ＭＯＳトランジスタ
２  Ｐ型の単結晶シリコン基板
３  Ｎ型のエピタキシャル層
５  Ｐ型の拡散層
６  Ｐ型の拡散層
７  Ｐ型の拡散層
１４  ゲート電極
１５  ゲート電極
１７  ポリシリコン膜
１８  タングステンシリコン膜
２０  ＬＯＣＯＳ酸化膜
２１  ＬＯＣＯＳ酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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