(57)【要約】【課題】駆動リード電極から、少なくとも２つの検出リード電極へのリーク電流の差を極力抑えることができる圧電素子、振動型ジャイロセンサ、電子機器及び圧電素子の製造方法を提供すること。【解決手段】圧電素子１００は、第１の検出電極６ｂに接続された第１のリード電極５５と、第２の検出電極６ｃに接続された第２のリード電極６５と、駆動電極６ａに接続された第３のリード電極７５と、基準電極１０４ａ（図３参照）に接続された基準リード電極８５とを備える。第１のリード電極５５の面積（第１のリード線５１及び第１のパッド５２を合わせた面積）、第２のリード電極６５の面積（第２のリード線６１及び第２のパッド６２を合わせた面積）とが、実質的に同じに形成されている。【選択図】図４６
2008157701.tif 000002
【特許請求の範囲】
【請求項１】
アーム部を有する基板と、
前記基板上に設けられた圧電材と、
前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、
第１の検出電極と第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、
第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、
前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、
前記駆動電極を外部接続する第３のリード電極と
を具備することを特徴とする圧電素子。
【請求項２】
請求項１に記載の圧電素子であって、
前記第１のリード電極は、
前記第１の検出電極に接続され、第１の長さで設けられた第１のリード線と、
前記第１のリード線に接続された第１のパッドとを有し、
前記第２のリード電極は、
前記第２の検出電極に接続され、前記第１の長さより長い第２の長さで設けられた第２のリード線と、
前記第２のリード線に接続された第２のパッドと
を有することを特徴とする圧電素子。
【請求項３】
請求項２に記載の圧電素子であって、
前記駆動電極は、前記第１の検出電極と前記第２の検出電極との間に配置され、
前記第３のリード電極は、
前記駆動電極に接続され、前記第１の長さより長い第３の長さで設けられた第３のリード線と、
前記第３のリード線に接続された第３のパッドと
を有することを特徴とする圧電素子。
【請求項４】
請求項１に記載の圧電素子であって、
前記第１の面積と前記第２の面積との比が、８％以下であることを特徴とする圧電素子。
【請求項５】
アーム部を有する基板と、
前記基板上に設けられた圧電材と、
前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、
第１の検出電極と第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、
第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、
前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、
前記駆動電極を外部接続する第３のリード電極と、
前記第３のリード電極を介して前記駆動電極に駆動信号を出力し、前記第１及び第２のリード電極を介して前記検出電極で検出された検出信号を取得することが可能な制御回路と
を具備することを特徴とする振動型ジャイロセンサ。
【請求項６】
アーム部を有する基板と、前記基板上に設けられた圧電材と、前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、第１の検出電極と第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、前記駆動電極を外部接続する第３のリード電極と、前記第３のリード電極を介して前記駆動電極に駆動信号を出力し、前記第１及び第２のリード電極を介して前記検出電極で検出された検出信号を取得することが可能な制御回路とを有する振動型ジャイロセンサと、
前記振動型ジャイロセンサを搭載する機器本体と
を具備することを特徴とする電子機器。
【請求項７】
基板上に圧電材を作製し、
アーム部を振動させる駆動電極を前記圧電材上に形成し、
振動する前記アーム部に発生するコリオリ力を検出する、第１の検出電極と第２の検出電極とを有する検出電極を前記圧電材上に形成し、
前記第１の検出電極を外部接続する第１のリード電極を、第１の面積で、前記第１の検出電極に接続されるように基板上に形成し、
前記第２の検出電極を外部接続するための第２のリード電極を、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に、前記第１の面積と実質的に同じ第２の面積で、前記第２の検出電極に接続されるように前記基板上に形成し、
前記駆動電極を外部接続する第３のリード電極を形成する
ことを特徴とする圧電素子の製造方法。
【請求項８】
請求項７に記載の圧電素子の製造方法であって、
さらに、
前記基板上に圧電素子を複数作製する場合に、前記複数の圧電素子の前記圧電材に一括して分極処理を行うことを特徴とする圧電素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、物体の回転角速度を検出するための圧電素子、圧電素子を搭載した振動型ジャイロセンサ、振動型ジャイロセンサを搭載した電子機器及び圧電素子の製造方法に関する。
【背景技術】
【０００２】
従来から、民生用の角速度センサとしては、いわゆる振動型ジャイロセンサが広く用いられている。振動型ジャイロセンサは、片持ち梁の振動子を所定の共振周波数で振動させておき、角速度の影響によって生じるコリオリ力を圧電素子などで検出することによって角速度を検出するセンサである（例えば、特許文献１参照。）。
【０００３】
振動型ジャイロセンサは、単純な機構、短い起動時間、安価で製造可能といった利点を有している。振動型ジャイロセンサは、例えば、ビデオカメラ、バーチャルリアリティ装置、カーナビゲーションシステムなどの電子機器に搭載され、それぞれ手振れ検知、動作検知、方向検知などをする際のセンサとして活用されている。
【０００４】
近年では、振動型ジャイロセンサは、搭載される電子機器の小型化、高性能化に伴い、小型化、高性能化が要求されている。例えば、電子機器の多機能化のため、他の用途で用いる各種センサと組み合わせて、振動型ジャイロセンサを一基板上に搭載させ、小型化を図るといった要請がある。この小型化を実現するため、Ｓｉ基板を用い、半導体で用いられる薄膜プロセスとフォトリソグラフィー技術を用いて構造体を形成するＭＥＭＳ（Micro Electro Mechanical System）と呼ばれる技術を用いることが一般的となってきている。
【０００５】
【特許文献１】特開２００１−１６５６６４号公報（段落[００４３]、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、この様な小型片持ち振動子の場合、例えば１ｍｍ2以下の面積内に振動子を駆動させる外部印加電圧用の配線と、コリオリ力を検知して微小信号を発生する検出電極の配線が極めて接近した状態で同一平面状に設置されることになる。この場合、極めて小さい値ではあるが、外部から印加される駆動電流が駆動電極のリード電極（駆動リード電極）から検出電極のリード電極（検出リード電極）へ漏れ出てしまう現象が起こる。
【０００７】
駆動リード電極から例えば２つの検出リード電極への漏れ電流（リーク電流）が発生した場合、このリーク電流があたかも検出リード電極がコリオリ力を得たときに発生する電圧と同様に働く。したがって、２つの検出リード電極へのリーク電流による信号の大きさに違いがあるときは、検出信号のバランスが崩れる。２つの検出信号の差分としてコリオリ力を検出している片持ち振動子の検出原理から考慮すると、片側の検出リード電極に常に余分な信号が載っている様に見えてしまう。このような状態では、電源電圧変動に対する抑圧比（ＰＳＲＲ：Power Supply Rejection Ratio）が大きくなってしまい、規格から外れる場合もある。
【０００８】
以上のような事情に鑑み、本発明の目的は、駆動リード電極から、少なくとも２つの検出リード電極へのリーク電流の差を極力抑えることができる圧電素子、振動型ジャイロセンサ、電子機器及び圧電素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に係る圧電素子は、アーム部を有する基板と、前記基板上に設けられた圧電材と、前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、第１の検出電極と第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、前記駆動電極を外部接続する第３のリード電極とを具備する。
【００１０】
本発明では、第１のリード電極の第１の面積と、第２のリード電極の第２の面積とが、実質的に同じ面積である。これにより、したがって、第３のリード電極から、第１及び第２のリード電極へのリーク電流の差分を小さくすることができる。
【００１１】
第１のリード電極（または第２のリード電極）は、リード線及びパッドを有する。基板上の狭い面積の中に、第１及び第２のリード電極のリード線等をクロスさせずに当該第１及び第２のリード電極を配置させるには、第１及び第２のリード電極は非対称形状にする方がよい。
【００１２】
このように第１及び第２のリード電極が非対称形状であっても、第１及び第２の面積を実質的に同じにしさえすればよい。これにより、圧電素子全体の中心軸にアーム部が配置される必要がなくなる。したがって、圧電素子が、ＭＥＭＳ等の技術により１枚の基板上で複数作製される場合に、圧電素子が作製される基板上の位置の自由度も向上する。これにより、１枚の基板から作製できる圧電素子の個数を増やすことができる。
【００１３】
また、第１及び第２のリード電極の配置の自由度の向上により、圧電素子が、ＭＥＭＳ等の技術により１枚の基板上で複数作製される場合に、複数の圧電素子の圧電材の分極処理を一括で行うことができる。
【００１４】
外部接続の「外部」とは、圧電素子とは別の素子または機器のことを意味する。例えば、圧電素子が実装される実装基板等が挙げられる。
【００１５】
「基板上（に設けられた圧電材）」とは、基板に直接圧電材が接触して設けられていなくてもよく、基板と圧電材との間に他の材料が介在していてもよい。すなわち、基板と圧電材とが一体となっていればよい趣旨である。
【００１６】
本発明の一の形態によれば、前記第１のリード電極は、前記第１の検出電極に接続され、第１の長さで設けられた第１のリード線と、前記第１のリード線に接続された第１のパッドとを有し、前記第２のリード電極は、前記第２の検出電極に接続され、前記第１の長さより長い第２の長さで設けられた第２のリード線と、前記第２のリード線に接続された第２のパッドとを有する。このように、第１のリード線と第２のリード線の長さが異なるように設計することができる。また、これにより、例えば第３のリード電極等の配置の自由度を向上させることができる。
【００１７】
本発明の一の形態によれば、前記駆動電極は、前記第１の検出電極と前記第２の検出電極との間に配置され、前記第３のリード電極は、前記駆動電極に接続され、前記第１の長さより長い第３の長さで設けられた第３のリード線と、前記第３のリード線に接続された第３のパッドとを有する。このような位置に駆動電極が配置される場合に、例えば第３のパッドを第１のパッドと同様にアーム部から離れた位置に配置させることができ、配置設計の自由度が向上する。このことは、上記したように、ＭＥＭＳ工程で有利となる。
【００１８】
本発明の一の形態によれば、前記第１の面積と前記第２の面積との比が、８％以下である。これにより、ＰＳＲＲを規格値以下とすることができる。
【００１９】
本発明に係る振動型ジャイロセンサは、アーム部を有する基板と、前記基板上に設けられた圧電材と、前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、第１の検出電極と第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、前記駆動電極を外部接続する第３のリード電極と、前記第３のリード電極を介して前記駆動電極に駆動信号を出力し、前記第１及び第２のリード電極を介して前記検出電極で検出された検出信号を取得することが可能な制御回路とを具備する。
【００２０】
本発明に係る電子機器は、アーム部を有する基板と、前記基板上に設けられた圧電材と、前記圧電材の圧電作用により前記アーム部を振動させる駆動電極と、第１の検出電極と前記第２の検出電極とを有し、振動する前記アーム部に発生するコリオリ力を検出する検出電極と、第１の面積を有し、前記基板上に設けられて前記第１の検出電極に接続され、前記第１の検出電極を外部接続する第１のリード電極と、前記第１の面積と実質的に同じ第２の面積を有し、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に前記基板上に設けられて前記第２の検出電極に接続され、前記第２の検出電極を外部接続する第２のリード電極と、前記駆動電極を外部接続する第３のリード電極と、前記第３のリード電極を介して前記駆動電極に駆動信号を出力し、前記第１及び第２のリード電極を介して前記検出電極で検出された検出信号を取得することが可能な制御回路とを有する振動型ジャイロセンサと、前記振動型ジャイロセンサを搭載する機器本体とを具備する。
【００２１】
本発明に係る圧電素子の製造方法は、基板上に圧電材を作製し、アーム部を振動させる駆動電極を前記圧電材上に形成し、振動する前記アーム部に発生するコリオリ力を検出する、第１の検出電極と前記第２の検出電極とを有する検出電極を前記圧電材上に形成し、
前記第１の検出電極を外部接続する第１のリード電極を、第１の面積で、前記第１の検出電極に接続されるように基板上に形成し、前記第２の検出電極を外部接続するための第２のリード電極を、前記アーム部の長手方向の軸に対して前記第１のリード電極とは非対称形状に、前記第１の面積と実質的に同じ第２の面積で、前記第２の検出電極に接続されるように前記基板上に形成し、前記駆動電極を外部接続する第３のリード電極を形成する。
【発明の効果】
【００２２】
以上のように、本発明によれば、駆動リード電極から、少なくとも２つの検出リード電極へのリーク電流の差を極力抑え、ＰＳＲＲを小さくすることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００２４】
図１Ａ，Ｂは、本発明の一実施の形態に係る圧電素子を示す。圧電素子１００は、振動型ジャイロセンサに搭載される一部品としての素子である。Ａは圧電素子１００の全体を示す外観斜視図、Ｂは圧電素子１００の振動子１１０のみを拡大して示す斜視図である。この圧電素子１００は、図１Ａ，Ｂに示すように、シリコン単結晶基板から切り出された、いわゆる片持ち梁形状の振動子１１０を備えている。この振動子１１０は、長手方向に対して垂直な平面で切断したときの断面形状が直角四辺形となる四角柱状に形成されている。
【００２５】
この圧電素子１００は、そのおおよその大きさとして、素子厚みｔ１が３００μｍ、素子長さｔ２が３ｍｍ、素子幅ｔ３が１ｍｍである。また、実際に振動する振動梁すなわち振動子１１０の大きさとして、振動梁厚みｔ４を１００μｍ、振動梁長さｔ５を２．５ｍｍ、振動梁幅ｔ６を１００μｍとした。この形状で振動梁を振動させた場合の共振周波数はおよそ４０ｋＨｚ前後となる。以上の数値は一例であり、使用する周波数、目標とする素子の大きさにより任意に設定可能である。
【００２６】
圧電素子１００は、図示しないＩＣ基板上に実装されて使用される。このＩＣ基板と対向する側の素子１００の実装面（底面）を図２に示す。
【００２７】
振動子１１０の表面には、基準電極１０４ａ、圧電体（圧電材）１０５ａが順に積層されている。圧電体１０５ａの上には、駆動電極６ａと一対の検出電極６ｂ，６ｃ（第１の検出電極６ｂ及び第２の検出電極６ｃ）とが振動子１１０の長手方向に沿って互いに平行にかつ接触しないように各々形成されている。駆動電極６ａ、検出電極６ｂ，６ｃおよび基準電極４ａには、それぞれ外部接続のための端子（パッド５２，６２，７２，８２が設けられている。
【００２８】
圧電体１０５ａは、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電セラミックスや、水晶、ＬａＴａＯ3などの圧電単結晶などからなる圧電膜である。基準電極１０４ａ、駆動電極６ａ及び検出電極６ｂ，６ｃは、金属電極あるいは導電性酸化物電極等からなる。
【００２９】
図３は、圧電素子１００が搭載された振動型ジャイロセンサの構成を示すブロック図である。圧電素子１００は、制御回路としてのＩＣ回路４０に接続され、振動型ジャイロセンサは、角速度に応じて発生するコリオリ力を検出する。ＩＣ回路４０は、圧電素子１００が実装されるＩＣ基板上に同時に搭載されたＩＣ回路素子や他の電子部品で構成される。
【００３０】
ＩＣ回路４０は、加算回路４１と、増幅回路４２と、移相回路（phase-shift circuit）４３と、ＡＧＣ（Auto Gain Controller）４４と、差動増幅回路４５と、同期検波回路４６と、平滑回路４７とを備えている。
【００３１】
圧電素子１００の一対の検出電極６ｂ，６ｃは、それぞれ加算回路４１と差動増幅回路４５とに接続される。また、圧電素子１００の駆動電極６ａは、ＡＧＣ４４の出力端と接続される。
【００３２】
加算回路４１、増幅回路４２、移相回路４３、ＡＧＣ４４及び圧電素子１００によって、いわゆる移相発振回路が構成されている。そして、この移相発振回路によって、圧電素子１００の基準電極１０４ａと駆動電極６ａとの間に電圧が印加され、振動子１１０を自励振動させる。振動子１１０の振動方向は、当該振動子１１０の厚み方向となる。
【００３３】
一対の検出電極６ｂ，６ｃは、加算回路４１および差動増幅回路４５に接続され、差動増幅回路４５の出力端が同期検波回路４６に接続され、この同期検波回路４６が平滑回路４７に接続されており、これらと圧電体１０５ａとで、振動子１１０の角速度を検出する検出部として機能する。
【００３４】
すなわち、圧電素子１００の振動子１１０を上述した移相発振回路で自励振動させている際に、振動子１１０の長手方向のまわりに角速度が生じると、コリオリ力により振動子１１０の振動方向が変化する。この場合、検出電極６ｂ，６ｃの一方の出力は増加し、他方の出力は減少する。何れかの出力あるいは両出力の変化量をＩＣ回路４０により検出測定して、振動子１１０の長手方向のまわりの入力角速度を検出する。
【００３５】
次に、以上のように構成される本実施の形態の圧電素子１００の一製造例を説明する。図４は、圧電素子１００の製造方法を説明する主要工程フローである。
【００３６】
［基板準備工程］
まず、図５Ａ，Ｂに示すようなＳｉ基板１を用意する。基板１の大きさは、所有する薄膜プロセスのラインに応じて任意に設定され、本実施の形態では直径が４インチのウェーハを用いた。基板１の厚みは、作業性やコストにより決定されるが、最終的に振動子の厚み以上であればよく、本実施の形態では３００μｍの厚みとした。
【００３７】
このＳｉ基板１の両面には、異方性湿式エッチングの際の保護マスクとなる熱酸化膜（ＳｉＯ2膜）２Ａ，２Ｂを形成しておく。熱酸化膜２Ａ，２Ｂの膜厚は任意であるが、本実施の形態では０．３μｍ程度とした。また、Ｓｉ基板１に関してはＮ型を採用しているが、その選択は任意である。Ｓｉ基板１の方位面は、図５Ａで示す基板広口面が（１００）方位面、基板１の断面となる図５Ｂの面が（１１０）面となるように基板の切り出しが行われている。
【００３８】
［ダイヤフラム形成工程］
次に、図６Ａ，Ｂに示すように、基板１の裏面の熱酸化膜２Ｂの一部を除去するために、除去する部分を開口部とするレジストパターン膜３を形成する。このレジストパターン膜３の形成方法は、通常の半導体薄膜形成プロセスで用いられるフォトリソグラフィー技術を用いている。レジスト材は、例えば東京応化社製ＯＦＰＲ−８６００を用いたが、種類はこれに限られない。フォトリソグラフィーの工程は、レジスト材塗布・プレベーキング・露光・現像という一般的に薄膜工程で用いられる技術であり、ここでは詳細は省略する。また、この後のプロセスにおいてもフォトリソグラフィー技術を用いているが、特殊な使用方法を除き一般的な工程に関しては省略する。
【００３９】
図６Ａで示す開口部のそれぞれが１つの素子となる。開口部の形状は最終的な梁形状と基板１の厚み、および梁形状（振動子１１０）を形成する際のエッチング幅（図３４及び図３５において符示するｔ７）で決定される。エッチング幅ｔ７については後述するが、ここでは２００μｍとした。
【００４０】
開口部の幅方向（ダイヤフラム幅ｔ９）に関して、必要となる幅は、まず振動梁幅ｔ６＋エッチング幅ｔ７×２（左右分）である。さらに、基板１の厚みが３００μｍで振動梁厚みが１００μｍであり、後述するが湿式エッチングの方法で基板厚み３００μｍを振動梁厚み１００μｍまで削る場合、図９に示すようにダイヤフラム深さｔ１０は２００μｍであり、このときθ１＝５５°の角度をもって削られる特徴がある。このためその分の幅：ｔ１０×１／ｔａｎ５５°＝１４０μｍ、を左右分足しておく必要がある。結局ダイヤフラム幅ｔ９＝ｔ６＋ｔ７×２＋１４０×２＝１００＋２００×２＋１４０×２＝７８０μｍとなる。同様にダイヤフラム長ｔ８＝振動梁長ｔ５＋梁空間隔ｔ７＋１４０×２＝２５００＋２００＋１４０×２＝２９８０μｍとなる。
【００４１】
次に、図７Ａ，Ｂに示すように、上記の開口部分に相当する部分の熱酸化膜２Ｂを除去する。除去の方法はイオンエッチング等の物理的エッチングでも湿式エッチングでも構わないが、基板１の界面の平滑性を考慮すると熱酸化膜２Ｂのみが除去される湿式エッチングが好適である。本実施の形態では湿式エッチングの薬液としてフッ化アンモニウムを用いた。ただし、湿式エッチングの場合長時間エッチングを行うと開口部分の側面からエッチングが進行するいわゆるサイドエッチングが大きくなるため、熱酸化膜２Ｂの開口部分のみが除去された時点でエッチングを終了させる必要がある。
【００４２】
次に、図８Ａ，Ｂおよび図９に示すように、開口部分として露出した基板１に対して湿式エッチングを施すことにより、開口部分の基板１の厚みを所望の振動梁厚ｔ４になるまで削る。本実施の形態ではＳｉである基板１をエッチングするためＴＭＡＨ（水酸化テトラメチルアンモニウム）２０％溶液を用いている。この際、液温度を８０℃に保持し浸漬エッチングを行っている。
【００４３】
図９は図８ＢのＷ部分を拡大して示したものである。上記の条件でエッチング量（ダイヤフラム深さ）ｔ１０を２００μｍとするために、およそ６時間のエッチングを行った。また、このエッチングにより開口部分の基板１の形状は、図９に示すように端部が湿式エッチング角度θ１（＝５５°）を持って形成される。また、このような湿式エッチング薬液としてＴＭＡＨ以外にＫＯＨ（水酸化カリウム）やＥＤＰ（エチレンジアミン−ピロカテコール−水）溶液等が使用できるが、本実施の形態では熱酸化膜２Ａ，２Ｂとのエッチングレートの選択比がより大きくなるＴＭＡＨを採用した。
【００４４】
ところで、本実施の形態では振動梁厚みになるまでの基板研削にＳｉの特徴を活かした湿式エッチングを採用しているが、研削の方法は任意でありこの方法に限定されるものではない。
【００４５】
上記の方法により上記開口部分の中にダイヤフラムが形成される。湿式エッチングにより残されたダイヤフラム厚みｔ１１が最終的に振動梁厚みｔ４と等しくなる。
【００４６】
なお、以降の説明では、図８Ａ，ＢにＷで示した１つの素子を拡大して説明する。また、図では説明をわかり易くするため、実際の寸法比とは異なる場合もある。また、図１０Ａ，Ｂに示すように、今後は上記までに形成したダイヤフラムの開口部および熱酸化膜２Ｂを下方にして説明する。
【００４７】
［電極膜形成工程］
次に、図１０Ａ，Ｂに示すように下層電極膜４、圧電膜５、上部電極膜６を形成する。下層電極膜４は、圧電膜の特性を向上させるために、下地膜としてＴｉ（チタン）膜（膜厚２０ｎｍ）と、このＴｉ膜の上に形成したＰｔ（白金）膜（膜厚１００ｎｍ）とからなる積層膜とした。なお、Ｐｔ以外にＡｕやＲｈ（ロジウム）、Ｒｅ（レニウム）等の他の金属膜が適用可能であり、Ｔｉ以外にＴａ（タンタル）等も適用可能である。
【００４８】
下層電極膜４の形成工程では、まず、マグネトロンスパッタ装置でＴｉを２０ｎｍ成膜し、上記Ｔｉ上にＰｔを１００ｎｍ成膜した。Ｔｉ及びＰｔは、ガス圧０．５Ｐａでそれぞれ１ｋＷ及び０．５ｋＷのＲＦ（Radio Frequency）パワー（高周波電力）で成膜した。チタン酸ジルコン酸鉛の下地膜として、Ｐｔ膜が使われているが、その密着性を高めることを目的としてＴｉが成膜される。
【００４９】
次いで、圧電膜５を形成する。圧電膜５の形成工程では、マグネトロンスパッタ装置でＰｂ１．０２（Ｚｒ０．５３Ｔｉ０．４７）Ｏ３の酸化物ターゲットを用い、常温、酸素ガス圧を０．２〜３Ｐａ、ＲＦパワー０．１〜５ｋＷの条件で圧電膜５を１．４μｍ成膜した。なお、圧電膜５の形成方法の詳細については後述する。
【００５０】
そして、上部電極膜６の形成工程では、上述のようにして形成された圧電膜５の表面にＰｔを２００ｎｍ成膜した。上記Ｐｔはマグネトロンスパッタ装置でガス圧０．５Ｐａ、ＲＦパワー０．５ｋＷの条件で成膜した。
【００５１】
［圧電膜の形成方法］
本実施の形態では、圧電膜５の形成方法として、圧電膜５の形成厚よりも小さい層厚のチタン酸ジルコン酸鉛からなる圧電体薄膜を成膜する成膜工程と当該圧電体薄膜を熱処理して結晶化させる結晶化熱処理（アニール）工程とを複数回繰り返し行うことで、所定厚の圧電膜５を形成する。これにより層厚方向に均一な結晶性を有する圧電膜５を作製するようにしている。
【００５２】
成膜工程では、圧電体薄膜の積層回数を７回として２００ｎｍを単位層厚みとした。結晶化熱処理工程では、電気炉を用いて酸素雰囲気下において７００℃以上８００℃以下の温度で３０分間行った。
【００５３】
従来の圧電素子は、目的とする圧電特性が得られる厚みの圧電膜を一時に成膜した後、アニール処理を行っていた。しかし、例えば１μｍ以上の厚みで圧電膜を一時に成膜した場合、アニール処理を行っても圧電膜の結晶配向性を層厚方向に均一化することは難しかった。このため、本発明では、上述したように、結晶化された複数の圧電体薄膜を積層することで圧電膜５を形成することにより、圧電膜５の結晶性を高めるようにしている。これにより、圧電特性を向上させることができるとともに、後述するように圧電膜５の加工工程においてパターニング精度を高めて歩留まりの向上を図ることが可能となる。
【００５４】
図１１Ａは、圧電体薄膜（チタン酸ジルコン酸鉛）の積層総厚を１．４μｍとした場合の圧電体薄膜の単位層当たりの膜厚を変化させたときの良品率（ウェーハ歩留まり）を示す一実験結果である。また、図１１Ｂは、図１１Ａの各点における単位層膜厚と良品率との関係を示している。ここでの良品率の劣化は、圧電特性の劣化によるものである。圧電体薄膜の１回当たりの膜厚が小さいほど（例えば１００ｎｍ×１４回、２００ｎｍ×７回）良品率は高いことがわかる。また、３５０ｎｍの圧電体薄膜の４回積層を超えると良品率は大きく低下し始める。ゆえに、圧電体薄膜の単位積層膜厚は、３５０ｎｍ以下が好ましい。
【００５５】
なお、圧電体薄膜の積層総厚は上記の例に限られず、単位層当たりの膜厚が３５０ｎｍである場合、圧電体薄膜の積層総厚が１μｍのときは３層、また、積層総厚が７００ｎｍのときは２層となる。
【００５６】
一方、チタン酸ジルコン酸鉛は、成膜中に酸素欠損が生じやすく、膜中の取り込み酸素量が少ないと絶縁性が劣化し良好な圧電特性を示さなくなる。そこで本実施の形態では、チタン酸ジルコン酸鉛からなる圧電体薄膜を酸素ガス雰囲気中で成膜している。ここでいう酸素ガス雰囲気とは、酸素ガスと不活性ガス（アルゴン等）との混合ガス雰囲気又は純粋な酸素ガス雰囲気を意味する。
【００５７】
表１は、チタン酸ジルコン酸鉛の成膜条件において、酸素、アルゴンの混合比率を変化させて成膜した圧電膜を有する振動子の振動振幅を示している。振幅の値が大きいほど良好な圧電特性を有しており、振幅の大きさが３５μｍ以上の振動子を良品レベルのサンプルとする。一般にコリオリ力の検出感度は、振動子の質量又は振動子の振幅が大きいほど良い。上述したような素子形状あるいは素子寸法を有する本実施の形態の圧電素子１００においては、質量の増大には限界があるので振幅を大きく設定して所定の検出感度を得るようにしている。この例では、所定の検出感度が得られる振幅の下限を３５μｍとしている。
【００５８】
【表１】
2008157701.tif 000003
以上のことから、酸素ガス分圧が５０％以上で所望の振動特性が得られる圧電素子を作製することが可能となり、特に、酸素ガス分圧が高いほど良好な振動特性を得ることができる。
【００５９】
なお、酸素ガス１００％雰囲気中での圧電体薄膜の成膜では、ターゲットのＰｂ含有量が重要である。表２に示すように、Ｐｂ量がＺｒ／Ｔｉに対して１．０１の場合、形成される圧電膜は、圧電特性を示すペロブスカイト相ではなく、パイロクロア相が析出し圧電特性が劣化することが分かった。
【００６０】
【表２】
2008157701.tif 000004
なおまた、表３に示すように、Ｐｂ量が１．２以上と過剰に入ったターゲットを用いると、絶縁性を示す誘電損失の値が増加する。これは、チタン酸ジルコン酸鉛の膜構造が疎になるためである。
【００６１】
【表３】
2008157701.tif 000005
続いて、図１２は、アニール温度を変化させた場合の圧電体薄膜（チタン酸ジルコン酸鉛）のペロブスカイト相の（１１１）面のＸ線回折の強度を測定した結果を示している。Ｘ線回折強度は、Ｘ線回折パターンのピーク強度を表している。アニール温度が７００℃付近で回折強度の変化量が緩慢になり始めている。これは、アニール温度が７００℃以上で圧電体薄膜の結晶化がほぼ飽和していることを意味している。なお、７５０℃以上で回折強度が再上昇しているのは、下地のＰｔ層（下部電極膜）の結晶化が進むことによって圧電体薄膜の結晶性が影響を受けていることを示している。
【００６２】
また、図１３に圧電体薄膜の膜厚変化と結晶化アニールの際の基板裏面の温度の関係を示す。点線は基板表面の温度制御用の熱電対の設定値（７８０℃）を示している。基板表面のチタン酸ジルコン酸鉛の膜厚により基板裏面の温度が異なっている。これは表面のチタン酸ジルコン酸鉛の色が膜厚によって変化し、赤外線の吸収率が異なるためである。したがって、膜厚の異なる圧電膜を成膜した場合には実際のアニール温度が変化してしまう。そこで、本実施の形態では、上記結晶化アニール処理の際に基板裏面の温度を用いて温度制御するようにしている。
【００６３】
図１４はアニール温度を変化させた場合の良品率（ウェーハ歩留まり）を示している。ここでの良品率は、１枚のウェーハから作製される複数の素子のうち所定の圧電特性を具備する素子の割合を意味する。アニール温度が７００℃以下では良品率が悪化している。これは、チタン酸ジルコン酸鉛の結晶化が不十分であるために圧電特性が劣化しているからと考えられる。逆に、アニール温度が８００℃付近では良品率を劣化させる傾向がある。これは、パイロクロア相の析出が原因であるとも考えられるが、圧電膜のエッチング残りが発生して良品率を低下させているからでもある。図１４の結果から、アニール温度の最適範囲は７００℃以上８００℃以下、好ましくは７００℃以上７５０℃以下、更に好ましくは７２５℃以上７５０℃以下の範囲である。
【００６４】
以上のように、チタン酸ジルコン酸鉛のアニール温度は７００℃以上８００℃以下が好ましい。また、このアニール処理は、酸素ガス雰囲気中で行われるのが好ましい。
【００６５】
［電極膜加工工程］
次に、図１５Ａ，Ｂに示すように、成膜した上部電極膜６を所定形状に加工する。上部電極膜６は図１５Ａで示すように３つの部分に分かれる。その中の中心が振動梁を駆動させる動力を発生させるための駆動電極６ａであり、その左右にコリオリ力を検出するための検出電極６ｂ，６ｃが設置される。駆動電極６ａの幅方向中心が振動梁の中心と一致し、左右の検出電極は対称に形成される。上部電極膜６の直線部分の端部には配線接続部１０６ａ、１０６ｂ、１０６ｃが設けられている。後の工程で、上部電極膜６の下部に形成される基板１の部分がアーム部１ａとなる（図３７参照）。
【００６６】
本実施の形態では駆動電極幅ｔ１３を５０μｍ、検出電極幅ｔ１４を１０μｍ、上部電極長ｔ１２を２ｍｍ、駆動電極６ａと検出電極６ｂ，６ｃの間は５μｍとした。この大きさに関しては任意であるが、最終的な振動梁の大きさの範囲内に納める必要がある。また、後述する配線パターンとの接続部分に関しての形状も任意であり、本実施の形態では接続部幅ｔ１６を５０μｍ、接続部長ｔ１５を５０μｍとした。
【００６７】
上部電極膜６の加工方法としては、フォトリソグラフィー技術を用いて所望のレジストパターン膜を形成した後、イオンエッチングにより不要な部分の上部電極膜６を除去した。上部電極膜６の加工方法に関しては特に限定されるものではない。
【００６８】
次に、図１６Ａ，Ｂに示すように、圧電膜５を所定形状に加工する。圧電膜５は上部電極膜６を覆う形であれば、形状は任意である。本実施の形態では圧電膜長ｔ１７を２．２ｍｍ、圧電膜幅ｔ１８を９０μｍとした。ここで、圧電膜幅の中心を振動梁の中心と一致させる。圧電膜幅ｔ１８は振動梁の幅ｔ４以下の幅である必要がある。また、上部電極膜６の外周より５μｍの幅を持たせて圧電膜５を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。
【００６９】
また、本実施の形態では、上述のごとくチタン酸ジルコン酸鉛の下地膜（下層電極膜）としてＰｔ膜が使われているが、このＰｔ膜とシリコン基板との密着性を高めることを目的として、Ｔｉ膜が成膜されている。ここで、Ｔｉ膜の膜厚を変化させ、２６０℃（１０分間）のクリーンオーブンを用いて圧電素子のエージング試験を行った。その結果、図１７に示すように、Ｔｉ膜厚が薄くなるほどエージング試験前後での圧電変位の変化は少なかった。ゆえに使用環境の温度変化に対して鈍感な圧電素子になり、高温での使用に対しても信頼性が高い圧電素子の作製が可能となる。
【００７０】
図１７はＴｉ膜厚と素子の圧電変位との関係を示している。図１７に示すように、Ｔｉ層の膜厚が５０ｎｍを超えると圧電変位が急激に減少する。図１８はＴｉ層の膜厚と良品率（ウェーハ歩留まり）の関係を示している。Ｔｉ層の膜厚が５ｎｍ以上２０ｎｍ以下の範囲で高い良品率が得られている。これは、上記範囲でＴｉ層を形成することによって、圧電膜の結晶配向性が高められて、エッチングによるパターニング加工を高精度に行えることにある。
【００７１】
一方、Ｔｉ層の膜厚が５ｎｍ未満あるいは２０ｎｍ超で歩留まりが低下する理由は、圧電膜の結晶配向性が低下してチタン酸ジルコン酸鉛のＺｒ成分がエッチングされずに残っていることにある。その結果、下層電極膜のエッチングの際に当該Ｚｒのエッチング残りがカバー剤（マスク）として機能し、所望の形状に電極パターンを形成できずに電極間で短絡を発生させる。
【００７２】
圧電膜５の加工方法としては、フォトリソグラフィー技術を用いて圧電部形状のレジストパターン膜を形成した後、本実施の形態ではフッ硝酸溶液による湿式エッチングにより除去した。除去の方法に関しては任意であり、物理的なイオンエッチングによる除去や、化学的にＲＩＥ（Reactive Ion Etching）により除去する方法が考えられる。
【００７３】
次に、図１９Ａ、Ｂに示すように、下層電極膜４を所定形状に加工する。この下層電極膜４は圧電膜５を覆う形であれば形状は任意である。本実施の形態では下層電極長ｔ１９を２．３ｍｍ、下層電極幅ｔ２０を９４μｍとした。ここで、下層電極幅の中心は振動梁の中心と一致させる。下層電極幅ｔ２０は振動梁の幅ｔ４以下の幅である必要がある。また、圧電膜５の外周より５μｍの幅を持たせて下層電極膜４を加工した。この幅に関しては素子全体の形状サイズにより任意に設定される。また、下層電極膜４に対して外部との電気的接合を図るため、図１９Ａに示すように下層電極接合部４Ａを設ける。下層電極接合部４Ａは、この後配線パターンで引き出せる面積を確保する必要があり、下層電極接合部長ｔ２１を２００μｍ、下層電極接合部幅ｔ２２を１００μｍとした。
【００７４】
以上の下層電極膜４の加工方法としては、フォトリソグラフィー技術を用いて下層電極部形状のレジストパターン膜を形成した後、イオンエッチングにより不要部分を除去した。この加工方法に関しても任意であり、イオンエッチングに限定されるものではない。
【００７５】
［配線膜形成工程］
次に、図２０及び図２１に示すように、配線下地膜７を形成する。この目的は、後述する配線膜９の密着性を確保するためである。配線下地膜７は絶縁材料が前提となる。配線下地膜７は振動子上、各電極接続部１０６ａ，１０６ｂ，１０６ｃ、振動子周辺のエッチング領域以外に成膜されていれば、その形状は任意である。本実施の形態では電極膜の密着性向上も兼ねて、上部電極膜６、下層電極膜４のそれぞれと配線下地膜７を５μｍの重なりを持たせることとした。
【００７６】
配線下地膜７の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジストパターン膜とともに除去するいわゆるリフトオフの手法を用いた。材料はアルミナを選定し、７５ｎｍ堆積させた。ただし、この配線下地膜７の材料および形成方法は任意であり、上記の形成方法および材料に限定されるものではない。
【００７７】
次に、図２２および図２３に示すように、電極接続部１０６ａ，１０６ｂ，１０６ｃに平坦化レジスト膜８を設置する。この平坦化レジスト膜８は後述する配線膜９と上部電極膜６との電気的接続を円滑に行うことが目的である。配線膜９と上部電極膜６を物理的に接合する際に、圧電膜５と下層電極膜４の端部を通過せざるを得ないが、圧電膜５に関しては本実施の形態では湿式エッチングにより形成しておりその端部は逆テーパーないしはほぼ垂直状態となっており平坦化レジスト膜８を設置せずに配線を行うとその端部で断線するおそれがある。また、下層電極膜４が露出しているため平坦化レジスト膜により絶縁をとらないと電気的に短絡してしまう。以上の観点から平坦化レジスト膜８を設置している。
【００７８】
平坦化レジスト膜８の形状は、後述する配線膜９を覆う形であれば任意であり、本実施の形態では平坦化レジスト膜幅ｔ２３を２００μｍ、平坦化レジスト膜長ｔ２４を５０μｍとした。
【００７９】
平坦化レジスト膜８の形成方法はフォトリソグラフィー技術によりレジスト膜を所望の形状にパターニングを行った後、２８０〜３００℃程度の熱処理を加えることでパターニングを行ったレジスト膜を硬化させる。この際、本実施の形態ではレジスト膜の厚みを２μｍ程度としたが、この厚みに関しては圧電膜５、下層電極膜４の厚みに応じて変化させ、およそ両者の厚みの合計以上の厚みをもたせることが望ましい。
【００８０】
本実施の形態では上記平坦化レジスト膜８として感光性レジスト膜を用いているが、この材料に関してはこれに限定されるものではない。上記の目的に合う非導電性の材料であればその形成方法も含めて任意である。
【００８１】
次に、図２４及び図２５に示すように、上部電極膜６と外部との接続を図るために配線膜９を形成する。これは外部との電気的接続を容易にするためであり、配線膜９は平坦化レジスト膜８の上面を通り上部電極膜６の接合部に接続される。上部電極接続部１０６ａ，１０６ｂ，１０６ｃの形状は任意であるが、電気的な接触抵抗を減少させるため、５μｍ四方以上の大きさが望ましい。また本実施の形態では外部との電気的接続に関してはＡｕバンプのフリップチップによる接合方法を前提としているため、図２４のように各電極に対して電極パッド５２，６２，７２，８２を形成することでＡｕバンプ領域を確保している。
【００８２】
電極パッド５２，６２，７２，８２はＡｕバンプの形成が可能な面積が必要であり、本実施の形態では電極パッド部長ｔ２５を１２０μｍ、電極パッド幅ｔ２６を１２０μｍとした。また、上部電極膜６である駆動電極６ａおよび左右の検出電極６ｂ，６ｃ、下層電極膜４の４つに対してそれぞれ外部との電気的な接合が必要となるため、配線膜９に関してもこれら４つに対して独立していることが必要であり、電極パッド５２，６２，７２，８２の位置については素子エリアＡＲ内にあることが前提である。
【００８３】
また、この工程において分極レールも形成する。本実施の形態の振動子は、最終的に分極して圧電特性を安定化させるが、その分極作業を効率化するために同列の素子をまとめて行うことにしている。この一括分極を行うためには電圧印加側、ＧＮＤ側の配線を事前に形成しておく必要があり、ここでは、図２６のように各分極レール１１１，１１２として横一直線に形成している。この時点では素子とレールは独立しているが、後述するＣｕ配線１１の形成で電圧印加側とＧＮＤ側の配線が接続される。
【００８４】
配線膜９の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、配線電極膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜の除去と同時に除去するいわゆるリフトオフの手法により形成した。配線膜の材料としては付着力を向上させるためＴｉを２０ｎｍ堆積させた後、電気抵抗が低く低コストのＣｕを３００ｎｍ堆積し、その後Ａｕバンプとの接合を容易にするためＡｕを５００ｎｍ堆積させた。ただし、この配線膜の材料および形成方法は任意であり上記の形成方法および材料に限定されるものではない。
【００８５】
［絶縁保護膜形成工程］
次に、図２７及び図２８に示すように、振動梁上および配線上に絶縁保護膜１０を形成する。この目的は、湿度などの外的要因による電極間リークを防止すること、また、電極膜の酸化を防止することである。振動子上保護膜幅ｔ２７は下層電極幅ｔ２０よりも広く、振動梁幅ｔ６より狭いことが条件であり、本実施の形態ではｔ２７を９８μｍとした。振動子上保護膜長ｔ２８は下層電極長ｔ１９よりも広く、振動子長さｔ５より狭いことが条件であり、本実施の形態ではｔ２８を１．９５ｍｍとした。配線膜９上の保護膜１０は、全体を覆うパターンであるが、Ａｕバンプを行う電極パッド４箇所、及びＣｕ配線１１との接続部４箇所においては、選択的に保護膜が付かないようにする必要がある。
【００８６】
保護膜１０の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、保護膜をスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜とともに除去するいわゆるリフトオフ法の手法により形成した。保護膜１０の材料としては、付着力を向上させるためＡｌ2Ｏ3を５０ｎｍ堆積させた後、絶縁性の高いＳｉＯ2を７５０ｎｍ堆積し、最上層にはその後の振動梁形成時のレジスト密着性を向上させるためにＡｌ2Ｏ3を５０ｎｍ堆積させた。絶縁保護膜として機能するＳｉＯ2は、少なくとも上部電極の厚みの２倍以上は必要であるが、１μｍ以上の厚みになるとリフトオフ時にバリが発生しやすくなるため、本実施の形態では７５０ｎｍとしている。また、ＳｉＯ2成膜時は膜密度を高めるため、Ａｒ圧を放電限界の下限である０．４Ｐａで行った。
【００８７】
次に、図２９及び図３０に示すようにＣｕ配線１１を形成する。Ｃｕ配線１１は上部電極膜６の駆動電極６ａ、左右の検出電極６ｂ，６ｃを電圧印加側のレール１１１に、下層電極４をＧＮＤ側のレール１１２にそれぞれ接続する。Ｃｕ配線１１は、図３１に示すようにすべての素子で同様に接続を行う。この配線をＣｕにする理由は、分極後に湿式エッチングで容易に溶解し、素子にダメージを与えることなく再度素子を独立することができるためである。そのため、素子にダメージを与えることなく容易に消失させることができる導電体であれば、材料は任意である。配線幅ｔ２９（図３３）は分極時の導通を確保するため、３０μｍ以上が望ましい。
【００８８】
Ｃｕ配線１１の形成方法は、フォトリソグラフィー技術により所望の形状を開口部とするレジストパターン膜を形成した後、Ｃｕをスパッタリングにより成膜し、不要な部分に付着したスパッタリング膜をレジスト膜とともに除去するいわゆるリフトオフの手法により形成した。Ｃｕ膜厚は分極時の導通を確保するため、４００ｎｍとした。この配線膜の形成方法は任意であり上記の形成方法に限定されるものではない。
【００８９】
次に、図３２に示すように裏面ストッパー膜１２を形成する。この目的は、後述の振動梁形成で貫通エッチングをした際、最下面のプラズマ集中によるエッジ形状不良を防止するためである。本実施の形態では裏面全面にＳｉＯ2を５００ｎｍ、スパッタリングにより形成した。
【００９０】
［振動梁形成工程］
次に、図３３、図３４及び図３５に示すように梁空間を除去して振動梁を形成する。図３４は図３３のＹＹ’の断面図、図３５は図３３のＸＸ’の断面図である。
【００９１】
梁空間の形成方法は、貫通部１３を開口部とするレジストパターン膜をフォトリソグラフィー技術により形成し、熱酸化膜２Ａをイオンエッチングにより除去した後、基板１を貫通するまでエッチングする。熱酸化膜２Ａの除去に関しては湿式エッチングでも可能であるが、サイドエッチングによる寸法誤差を考慮するとイオンエッチングが好適である。
【００９２】
また基板１のＳｉを貫通させるためには本実施の形態では振動梁厚みｔ１４（ダイヤフラム厚みｔ１１）が１００μｍであり、この量をエッチング除去する必要がある。通常のイオンエッチング等ではレジスト膜との選択比がとれない上に垂直な壁面として残すことは困難である。本実施の形態では、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）を備えた装置に、エッチングと側壁保護膜成膜を繰り返すＢｏｓｃｈプロセス（エッチング時ＳＦ６、成膜時Ｃ４Ｆ８ガス）を用いることで、垂直な側壁面をもつ振動梁の形成を行った。この垂直にＳｉ材料を研削する技術は一般的に確立されており、本実施の形態でも市販されている装置により行っている。ただし、梁空間の除去の方法に関しては任意であり、上記の方法に限定されるものではない。エッチング幅ｔ７はＩＣＰでエッチング可能な幅が必要であり、本実施の形態では２００μｍとした。また、Ｃｕ配線１１は、貫通させないようにする。
【００９３】
ＩＣＰでエッチング完了後は、裏面ストッパー膜１２を除去する。除去方法は任意であるが、本実施の形態ではフッ化アンモニウムによる湿式エッチングにより除去した。この時ストッパー膜１２を除去する前に、貫通パターンのレジストを除去してしまうと、絶縁保護膜１０が消失してしまうため、ストッパー膜除去後にレジストを除去することとする。ストッパー膜１２、レジスト除去後を図３６〜図３８に示す。図３７に示すように、基板１には、アーム部１ａが形成される。
【００９４】
［分極処理工程］
次に、図３９Ａ，Ｂに示す素子に、圧電特性を安定にさせるための分極処理を施す。同列の素子をまとめて分極するため、印加側パッド、ＧＮＤ側パッドを介して外部電源に接続する。接続の方法、分極方法は任意であるが、本実施の形態ではワイヤボンディングで外部電源に接続して、分極処理を施した。
【００９５】
次に、図４０Ａ，Ｂに示すように、分極処理後に不要となったＣｕ配線１１を除去する。Ｃｕ配線１１を残したまま素子切断を行うと、切断面でＣｕ配線１１と基板１が電気的にリークするため、化学的に除去することが望ましい。本実施の形態では素子にダメージを与えないために、メルテックス社製エンストリップ溶液を用いて湿式エッチングを行ってＣｕ配線１１を溶解除去した。
【００９６】
このように、圧電素子１００を薄膜プロセスで形成し、上記薄膜プロセスで形成された薄膜の配線を通して複数個一度に分極処理を行うことによって、大量の薄膜ジャイロを安価に、且つ安定に形成できる。
【００９７】
なお、Ｃｕ配線１１の除去は上述のウェットエッチングによる溶解除去に限られない。後述する素子切断工程では、素子をＣｕ配線１１に沿って切断するため、ダイサーで素子を分断する際にＣｕ配線１１を研削除去するようにしてもよい。この場合、Ｃｕ配線１１の形成幅ｔ２９は切断砥石幅以下であることが条件となる。本実施の形態では、砥石幅が４０μｍのダイサ−を用いて素子を分断するため、配線１１の形成幅ｔ２９は２０μｍ以上４０μｍ以下とする必要がある。２０μｍ未満では分極電圧印加時に抵抗により発熱して配線１１が溶断するおそれがある。４０μｍを超えると砥石幅よりも大きくなって分断後に素子に残存するからである。
【００９８】
［金バンプ形成工程］
次に、図４１Ａ，Ｂに示すように、フリップチップを行うためのＡｕバンプ１４を形成する。Ａｕバンプ１４は４箇所の電極パッド上に形成する。
【００９９】
［切断工程］
次に、図４２Ａ，Ｂに示すように、基板１上に圧電薄膜センサとして形成された１５個の圧電素子１００を個々に分断する。図４２Ｂのように素子サイズに従って切断線Ｌ１〜Ｌ３に沿って切断する。これにより貫通部１３と切断面で分断された図４３に示す圧電薄膜センサとして圧電素子１００が完成し、図４２Ｂに示すＣ部が不要部分となる。
【０１００】
［実装工程］
そして、個々に分断した圧電素子１００は、例えば図４４に示すように、フリップチップの手法でＩＣ基板等の支持基板に実装される。ＩＣ基板は素子の配置に合わせて電気的結線が完了するようにあらかじめ設計されている。図４４の例では、圧電素子１００をＸ方向及びＹ方向に１つずつ実装することにより、２個の圧電素子１００Ａ，１００Ｂを備える二軸の振動型ジャイロセンサ１５０としている。
【０１０１】
この振動型ジャイロセンサ１５０は、図４５に示すように、素子および回路と外部との接触をなくすためカバー材１５により気密に密閉かつ保護されている。カバー材１５の材料は任意であるが外部ノイズの影響を考慮して、金属などシールドの効果のあるものが望ましい。また、カバー材１５は振動梁の振動を妨げない形状とされている。
【０１０２】
図４６は、図２４に示した、パッド５２，６２，７２，８２、配線膜９等の、より現実的な形態を示す図である。なお、以降の説明では、図２４のように圧電素子１００が完成していない段階でも、「圧電素子１００」として説明する。
【０１０３】
圧電素子１００は、第１の検出電極６ｂに接続された第１のリード電極５５と、第２の検出電極６ｃに接続された第２のリード電極６５と、駆動電極６ａに接続された第３のリード電極７５と、基準電極１０４ａ（図３参照）に接続された基準リード電極８５とを備える。第１のリード電極５５は、第１のリード線５１と、第１のパッド５２とで構成されている。第２のリード電極６５は、第２のリード線６１と、第２のパッド６２とで構成されている。また、第３のリード電極７５は、第３のリード線７１と、第３のパッド７２とで構成され、基準リード電極８５は、第４のリード線８１と、第４のパッド８２とで構成されている。ここで、第１〜第３のリード電極５５、６５、７５、基準リード電極８５とは、図４６中、平坦化レジスト膜８から下の部分（水平の破線から矢印下方向で示す部分）の導電部を指す。
【０１０４】
第１のリード電極５５と、第２のリード電極６５とは、アーム部１ａの長手方向、つまりＹ軸に対して、非対称形状に形成されている。すなわち、第１のリード線５１及び第１のパッド５２を合わせた形状と、第２のリード線６１及び第２のパッド６２を合わせた形状が非対称形状に形成されている。これにより、第１及び第２のリード電極５５及び６５、また、第３のリード電極７５や基準リード電極８５の配置の自由度が向上する。
【０１０５】
典型的には、第２のリード線６１の長さは、第１のリード線５１の長さより長い。また、第３のリード電極７１の長さは、第２のリード線６１の長さと近似しているか、または同じである。
【０１０６】
また、本実施の形態では、第１のリード電極５５の面積（第１のリード線５１及び第１のパッド５２を合わせた面積（以下、面積Ａという））、第２のリード電極６５の面積（第２のリード線６１及び第２のパッド６２を合わせた面積（以下、面積Ｂという））とが、実質的に同じに形成されている。このように、面積Ａ及び面積Ｂが実質的に同じに形成されることにより、第３のリード電極７５から、第１及び第２のリード電極５５及び６５へのリーク電流の差分を小さくすることができる。
【０１０７】
面積Ａ及び面積Ｂが実質的に同じとは、後述するように、面積比が±８％以内であることを意味する。
【０１０８】
基板１上の１つの圧電素子上の狭い面積の中に、第１及び第２のリード電極５５及び６５のリード線５１及び６１等をクロスさせずに当該第１及び第２のリード電極５５及び６５を配置させるには、本実施の形態のように、第１及び第２のリード電極５５及び６５は非対称形状に形成される方がよい。第１及び第２のリード電極５５及び６５が非対称形状であっても、面積Ａ及び面積Ｂが実質的に同じであればリーク電流の差分を小さくすることができる。
【０１０９】
また、第１及び第２のリード電極５５及び６５は非対称形状であるので、第１及び第２のリード電極５５及び６５の配置の自由度が向上する。特に、図２９に示したように、Ｃｕ配線１１の引き回しの自由度も向上する。すなわち、例えば第１〜第３のリード電極５５、６５、７５、基準リード電極８５に接続されるＣｕ配線１１をクロスさせずに、分極レール１１１、１１２（図３９参照）に接続することができる。つまり、圧電素子１００が、ＭＥＭＳ等の技術により１枚の基板１上で複数作製される場合に、複数の圧電素子１００の圧電体の分極処理を一括で行うことができる。
【０１１０】
本発明者らは、図４７、図４８に示すように、第１のリード電極１５５（２５５）、第２のリード電極１６５（２６５）について、それぞれ２種類以上の形状パターンを作製して、第３のリード電極１７５からのリーク電流を測定した。図４７は、面積比（ここでは、面積Ｂ／面積Ａとする）＝０．９、図４８は、面積Ｂ／面積Ａ＝１．２の場合を示している。本発明者らは、他にも、種々の面積比を持つ圧電素子１００を作製し、リーク電流を測定した。図４９は、そのリーク電流の測定結果を示すグラフである。グラフは、第１のリード電極、第２のリード電極のそれぞれについて示している。図４９より、面積比によりリーク電流が単調に変化し、面積比が１のとき、すなわち面積が等しい場合にほぼ同量のリーク電流値となっていることが確認される。
【０１１１】
図５０は、図４９のグラフをさらに見やすくするため、面積比に対するリーク電流の差分を示したグラフである。図５０より、リーク電流の差分は面積Ａ及び面積Ｂが等しいとき最も小さくなっていることが確認される。
【０１１２】
図５１は、当該リーク電流の差分と、コリオリ力が印加されない状態での第１及び第２の検出電極６ｂ、６ｃからの信号の差分（以下、便宜上、Null電圧という。）の関係を表したグラフである。図５１より、リーク電流が少ないほどNull電圧が小さくなり、第１及び第２の検出電極６ｂ、６ｃからの検出信号のどちらの方向であっても、リーク電流が多くなるほどNull電圧が大きくなってしまうことが確認される。
【０１１３】
図５２は、Null電圧とＰＳＲＲの関係を示すグラフである。このように、ＰＳＲＲはNull電圧に大きく依存している。本実施の形態に係る振動型ジャイロセンサが搭載される電子機器が例えばデジタルカメラである場合に、ＰＳＲＲをその規格値の８０ｍＶ以下とするため、Null電圧を−４５ｄＢｍ以下、あるいは−５０ｄＢｍ以下にすることで実現できることが読み取れる。
【０１１４】
図５３は、第１及び第２のリード電極の面積比に対するＰＳＲＲの関係として書き直したグラフである。図５３より、ＰＳＲＲを８０ｍＶ以下にするためには、第１及び第２のリード電極の面積比を８％以下、さらには５％以内にすることが必要であることが確認された。
【０１１５】
以上のように、第１及び第２のリード電極５５及び６５の面積比を実質的に同じにすることで、リーク電流の差分を小さくなるということが解明された。本発明者らは、面積比以外のファクターとして、第３のリード電極と、第１または第２のリード電極５５及び６５との距離の違いによって、リーク電流に差がないかを検証した。
【０１１６】
図５４〜図５６は、当該距離が種々異なるタイプの圧電素子の一部を示す図である。なお、図５４に示すタイプは、図４６に示したタイプと同じである。以下、図５４に示すタイプをタイプＲ、図５５に示すタイプをタイプＳ、図５６に示すタイプをタイプＴとする。
【０１１７】
タイプＲの圧電素子１００Ｒでは、第３のリード線７１と第２のリード線６１とが極めて近く、その距離は１０μｍである。第３のリード線７１と第１のパッド５２との距離は、５０μｍである。
【０１１８】
タイプＳの圧電素子１００Ｓでは、第３のリード線７１と第１のパッド５２とが極めて近く、その距離は１０μｍである。第３のリード線７１と第２のリード線６１との距離は、５０μｍである。
【０１１９】
タイプＴの圧電素子１００Ｔでは、第３のリード線７１と第２のリード線６１との距離は、２０μｍであり、第３のリード線７１と第１のパッド５２との距離が４０μｍである。
【０１２０】
本発明者らは、タイプＲ、Ｓ、Ｔの圧電素子１００Ｒ、１００Ｓ、１００Ｔごとに、第１及び第２のリード電極５５及び６５の面積比を３種類に振り分け、リーク電流に対する、電極間距離・面積比の依存性を検証した。図５７は、その結果を示すグラフである。３種類の面積比は、０．８７、１．００、１．１３である。図５７より、リーク電流は、タイプＲ、Ｔ、Ｕのような電極間の距離に関わらず、面積比のみに依存していることがわかる。
【０１２１】
図５８は、本発明の他の実施の形態に係る圧電素子を示す図である。これ以降の説明では、図１、４６等に示した実施の形態に係る圧電素子１００の部材や機能等について同様のものは説明を簡略または省略し、異なる点を中心に説明する。
【０１２２】
図５８に示す圧電素子の製造方法は、基本的には上記した圧電素子１００と同様であり、１枚の基板１上にＭＥＭＥＳ工程により複数の圧電素子が作製される。図５８では、基板３０１上に複数作製される圧電素子２００のうち２つの圧電素子２００を示している。
【０１２３】
圧電素子２００は、アーム部３０１ａに駆動電極３０６ａ、第１の検出電極３０６ｂ及び第２の検出電極３０６ｃを有する。また、圧電素子は、駆動電極３０６ａに接続された第３のリード電極３７５、第１及び第２の検出電極３０６ｂ及び３０６ｃにそれぞれ接続された第１及び第２のリード電極３５５及び３６５を有し、さらに基準リード電極３８５を有する。第１のリード電極３５５は、第１のリード線３５１と第１のパッド３５２とで構成される。第２のリード電極３６５は、第２のリード線３６１と第２のパッド３６２とで構成される。本実施の形態においても、上記実施の形態と同様に、第１及び第２のリード電極３５５及び３６５は、非対称形状に形成され、面積比は実質的に同じに形成されている。これにより、第３のリード電極３７５から、第１及び第２のリード電極３５５及び３６５へのリーク電流の差分を小さくすることができ、ＰＳＲＲを低減することができる。
【０１２４】
本実施の形態では、１つの圧電素子２００のアーム部３０１ａのＹ方向の中心軸Ｃ１が、１つの圧電素子２００の中心軸Ｃ０に対してオフセットされている。本実施の形態では、第１及び第２のリード電極３５５及び３６５が非対称形状であっても、第１及び第２のリード電極３５５及び３６５の面積を実質的に同じにしさえすればよいので、必ずしも中心軸Ｃ１とＣ０とが一致する必要がない。このような設計により、圧電素子２００が、ＭＥＭＳ等の技術により１枚の基板３０１上で複数作製される場合に、その作製箇所の自由度も向上する。これにより、１枚の基板３０１から作製できる圧電素子２００の個数を増やすことができる。
【０１２５】
すなわち、ここで言いたいことは、図５８に示す実施の形態は、上記したような一括分極処理を行うためだけに、第１及び第２のリード電極３５５及び３６５が非対称形状に形成されるわけではないということである。このようにアーム部３０１ａの中心軸Ｃ１がオフセットされた形態にも、非対称形状の第１及び第２のリード電極３５５及び３６５が適用可能であるということである。しかしながら、図５８に示す圧電素子２００の製造工程において、一括分極処理を行うようにしてももちろんかまわない。
【０１２６】
図５９は、本発明のさらに別の実施の形態に係る圧電素子を示す平面図である。
【０１２７】
圧電素子３００は、第１、第２、第３のアーム部４０１ａ、４０１ｂ、４０１ｃ、の合計３本のアーム部を有する、いわゆる音叉型（３音叉型）の圧電素子である。圧電素子３００の中央の第１のアーム部４０１ａ上には、その中心に参照電極４０６ｄが形成され、参照電極４０６ｄを挟むように第１及び第２の検出電極４０６ｂ及び４０６ｃが形成されている。右側の第２のアーム部４０１ｂ及び左側の第３のアーム部４０１ｃには、第１の駆動電極４１６ａ及び第２の駆動電極４１６ｂがそれぞれ形成されている。この圧電素子２００では、第１及び第２の駆動電極４１６ａ及び４１６ｂが駆動され、参照電極４０６ｄから得られる参照信号が制御回路（図示せず）にフィードバックされる。制御回路は、この参照信号に基づき、第１、第２及び第３のアーム部４０１ａ、４０１ｂ及び４０１ｃが自励振動するような、第１及び第２の駆動電極４１６ａ及び４１６ｂへの駆動信号を生成する。この場合、第１及び第２のアーム部４０１ａ及び４０１ｂが同位相で振動し、第３のアーム部４０１ｃが第１及び第２のアーム部４０１ａ及び４０１ｂとは逆位相で振動する。コリオリ力が発生すると、第１及び第２の検出電極４０６ｂ及び４０６ｃで、コリオリ力による信号が検出される。
【０１２８】
なお、参照電極４０６ｄは、駆動電極として機能してもよい。あるいは、第１及び第２の駆動電極４１６ａ及び４１６ｂは、第１及び第２の検出電極としてそれぞれ機能してもよい。このように、さまざまな圧電素子の形態が考えられる。
【０１２９】
第１及び第２の検出電極４０６ｂ及び４０６ｃには、第１及び第２のリード電極４５５及び４６５がそれぞれ接続されている。第１及び第２の駆動電極４１６ａ及び４１６ｂには、第３及び第５のリード電極４７５及び４９５がそれぞれ接続され、その他基準用のリード電極４８５がある。また、参照電極４０６ｄには、第５のリード電極４４５が接続されている。第１のリード電極４５５は、第１のリード線４５１と第１のパッド４５２とで構成される。第２のリード電極４６５は、第２のリード線４６１と第２のパッド４６２とで構成される。本実施の形態においても、第１及び第２のリード電極４５５及び４６５は、非対称形状に形成され、面積比が実質的に同じに形成されている。これにより、第３及び第５のリード電極４７５及び４９５から、第１及び第２のリード電極４５５及び４６５へのリーク電流の差分を小さくすることができ、ＰＳＲＲを低減することができる。
【０１３０】
図６０は、上記振動型ジャイロセンサ１５０（図４５参照）を搭載した電子機器の例として、デジタルカメラを示す概略斜視図である。図６１は、そのデジタルカメラの構成を示すブロック図である。
【０１３１】
デジタルカメラ２６０は、振動型ジャイロセンサ１５０を搭載する機器本体２６１を備えている。機器本体２６１は、例えば、金属製、樹脂製などのフレームまたは筐体である。
【０１３２】
図６１に示すように、デジタルカメラ６０は、振動型ジャイロセンサ１５０と、制御部５１０と、レンズ等を備える光学系５２０と、ＣＣＤ５３０、光学系５２０に対して手振れ補正を実行する手振れ補正機構５４０とを有する。
【０１３３】
振動型ジャイロセンサ１５０によって、２軸のコリオリ力が検出される。制御部５１０は、この検出されたコリオリ力に基づき手振れ補正機構５４０を使って光学系５２０で手振れの補正を行う。
【０１３４】
本発明に係る実施の形態は、以上説明した実施の形態に限定されず、他の種々の実施形態が考えられる。
【０１３５】
圧電素子１００を構成する基板、配線、アーム部等の形状、大きさ、材質等は適宜変更可能である。
【０１３６】
上記各実施の形態に係る振動型ジャイロセンサを搭載する電子機器としては、上記したデジタルカメラに限られない。例えば、電子機器としては、ラップトップ型のコンピュータ、ＰＤＡ（Personal Digital Assistance）、電子辞書、オーディオ／ビジュアル機器、プロジェクタ、携帯電話、ゲーム機器、カーナビゲーション機器、ロボット機器、その他の電化製品等が挙げられる。
【図面の簡単な説明】
【０１３７】
【図１】本発明の一実施の形態において説明する圧電素子の概略斜視図である。
【図２】上記圧電素子の概略底面図である。
【図３】本発明の一実施の形態に係る振動型ジャイロセンサの構成を示すブロック図である。
【図４】上記圧電素子の製造方法を説明する主要工程フロー図である。
【図５】上記圧電素子の製造工程を説明する図であり、Ａは単結晶シリコン基板の平面図、ＢはＡのＸＸ’線断面図である。
【図６】上記基板にレジストパターン膜を形成した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図７】上記基板の熱酸化膜を除去した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図８】上記基板に異方性エッチングを施した様子を示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図９】上記基板の図８Ｂに示すＷ部の拡大図である。
【図１０】下層電極膜、圧電膜、上部電極膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１１】上記圧電膜を構成する圧電体薄膜の単位層膜厚と良品率との関係を示す図である。
【図１２】圧電膜のアニール温度とＸ線回折強度との関係を示す図である。
【図１３】圧電膜の膜厚と基板の裏面温度との関係を示す図である。
【図１４】圧電膜のアニール温度と歩留まりとの関係を示す図である。
【図１５】駆動電極、検出電極が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１６】圧電膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図１７】Ｔｉ層の膜厚と圧電変位量量との関係を示す図である。
【図１８】Ｔｉ層の膜厚と良品率との関係を示す図である。
【図１９】下層電極膜が形成された上記基板の様子を拡大して示す図であり、Ａは平面図、ＢはＡのＸＸ’線断面図である。
【図２０】配線下地膜が形成された上記基板の様子を拡大して示す平面図である。
【図２１】図２０におけるＹＹ’線断面図である。
【図２２】平坦化レジスト膜が形成された上記基板の様子を拡大して示す平面図である。
【図２３】図２２のＹＹ’線断面図である。
【図２４】配線接続端子が形成された上記基板の様子を拡大して示す平面図である。
【図２５】図２４のＹＹ’線断面図である。
【図２６】分極レールが形成された上記基板全体の様子を示す平面図である。
【図２７】絶縁保護膜が形成された上記基板の様子を拡大して示す平面図である。
【図２８】図２７のＹＹ’線断面図である。
【図２９】Ｃｕ配線が形成された上記基板の様子を拡大して示す平面図である。
【図３０】図２９のＹＹ’線断面図である。
【図３１】Ｃｕ配線が形成された上記基板全体の平面図である。
【図３２】上記基板に裏面ストッパー膜を形成した様子を示す上記基板の断面図である。
【図３３】梁空間を除去して振動梁が形成された上記基板の様子を拡大して示す平面図である。
【図３４】図３３のＹＹ’線断面図である。
【図３５】図３３のＸＸ’線断面図である。
【図３６】ストッパー層を除去した上記基板の様子を拡大して示す平面図である。
【図３７】図３６のＹＹ’線断面図である。
【図３８】図３６のＸＸ’線断面図である。
【図３９】圧電特性を安定にさせるための分極処理を施す工程を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４０】分極処理後に不要になったＣｕ配線を除去した様子を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４１】フリップチップ実装を行うためのＡｕバンプが形成された様子を示す図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４２】圧電薄膜センサとして形成された圧電素子を個々に分断する際の分断線を示した図であり、Ａは基板全体の平面図、Ｂは上記基板の様子を拡大して示す平面図である。
【図４３】圧電薄膜センサとして形成された圧電素子の平面図である。
【図４４】圧電素子をＩＣ基板上に実装した様子を示す概略斜視図である。
【図４５】圧電素子を備える振動型ジャイロセンサにカバー材を取り付けた様子を示す平面図である。
【図４６】図２４に示した配線膜の、より現実的な形態を示す図である。
【図４７】第１及び第２のリード電極の面積比が０．９である圧電素子を示す図である。
【図４８】第１及び第２のリード電極の面積比が１．２である圧電素子を示す図である。
【図４９】リーク電流の測定結果を示すグラフである。
【図５０】第１及び第２のリード電極の面積比に対するリーク電流の差分を示したグラフである。
【図５１】リーク電流の差分と、コリオリ力が印加されない状態での第１及び第２の検出電極からの信号の差分（Null電圧）の関係を表したグラフである。
【図５２】Null電圧とＰＳＲＲの関係を示すグラフである。
【図５３】第１及び第２のリード電極の面積比に対するＰＳＲＲの関係を示すグラフである。
【図５４】電極間の距離が種々異なるタイプの圧電素子の例を示す図である。
【図５５】電極間の距離が種々異なるタイプの圧電素子の例を示す図である。
【図５６】電極間の距離が種々異なるタイプの圧電素子の例を示す図である。
【図５７】図５４〜図５６の３つの圧電素子ごとに、第１及び第２のリード電極の面積比を３種類に振り分け、リーク電流に対する、電極間距離・面積比の依存性を示すグラフである。
【図５８】本発明の他の実施の形態に係る圧電素子を示す図である。
【図５９】本発明のさらに別の実施の形態に係る圧電素子を示す平面図である。
【図６０】振動型ジャイロセンサを搭載した電子機器の例として、デジタルカメラの概略斜視図である。
【図６１】図６０に示すデジタルカメラの構成を示すブロック図である。
【符号の説明】
【０１３８】
１ａ、３０１ａ、４０１ａ、４０１ｂ、４０１ｃ…アーム部
５、１０５ａ…圧電膜
６ａ…駆動電極
６ｂ、３０６ｂ、４０６ｂ…第１の検出電極
６ｃ、３０６ｃ、４０６ｃ…第２の検出電極
４０…ＩＣ回路
５１、１５１、２５１、３５１、４５１…第１のリード線
５２、１５２、２５２、３５２、４５２…第１のパッド
５５、１５５、２５５、３５５、４５５…第１のリード電極
６１、１６１、２６１、３６１、４６１…第２のリード線
６２、１６２、２６２、３６２、４６２…第２のパッド
６５、１６５、２６５、３６５、４６５…第２のリード電極
７１、１７１…第３のリード線
７２、１７２…第３のパッド
７５、１７５、２６５、３６５、４６５…第３のリード電極
４９５…第５のリード電極
１００、２００、３００…圧電素子
２６０…電子機器（デジタルカメラ）
【図１】
2008157701.tif 000006
【図２】
2008157701.tif 000007
【図３】
2008157701.tif 000008
【図４】
2008157701.tif 000009
【図５】
2008157701.tif 000010
【図６】
2008157701.tif 000011
【図７】
2008157701.tif 000012
【図８】
2008157701.tif 000013
【図９】
2008157701.tif 000014
【図１０】
2008157701.tif 000015
【図１１】
2008157701.tif 000016
【図１２】
2008157701.tif 000017
【図１３】
2008157701.tif 000018
【図１４】
2008157701.tif 000019
【図１５】
2008157701.tif 000020
【図１６】
2008157701.tif 000021
【図１７】
2008157701.tif 000022
【図１８】
2008157701.tif 000023
【図１９】
2008157701.tif 000024
【図２０】
2008157701.tif 000025
【図２１】
2008157701.tif 000026
【図２２】
2008157701.tif 000027
【図２３】
2008157701.tif 000028
【図２４】
2008157701.tif 000029
【図２５】
2008157701.tif 000030
【図２６】
2008157701.tif 000031
【図２７】
2008157701.tif 000032
【図２８】
2008157701.tif 000033
【図２９】
2008157701.tif 000034
【図３０】
2008157701.tif 000035
【図３１】
2008157701.tif 000036
【図３２】
2008157701.tif 000037
【図３３】
2008157701.tif 000038
【図３４】
2008157701.tif 000039
【図３５】
2008157701.tif 000040
【図３６】
2008157701.tif 000041
【図３７】
2008157701.tif 000042
【図３８】
2008157701.tif 000043
【図３９】
2008157701.tif 000044
【図４０】
2008157701.tif 000045
【図４１】
2008157701.tif 000046
【図４２】
2008157701.tif 000047
【図４３】
2008157701.tif 000048
【図４４】
2008157701.tif 000049
【図４５】
2008157701.tif 000050
【図４６】
2008157701.tif 000051
【図４７】
2008157701.tif 000052
【図４８】
2008157701.tif 000053
【図４９】
2008157701.tif 000054
【図５０】
2008157701.tif 000055
【図５１】
2008157701.tif 000056
【図５２】
2008157701.tif 000057
【図５３】
2008157701.tif 000058
【図５４】
2008157701.tif 000059
【図５５】
2008157701.tif 000060
【図５６】
2008157701.tif 000061
【図５７】
2008157701.tif 000062
【図５８】
2008157701.tif 000063
【図５９】
2008157701.tif 000064
【図６０】
2008157701.tif 000065
【図６１】
2008157701.tif 000066