(57)【要約】【課題】データをＤＭＡ転送するに際し、ＤＭＡ転送後におけるマイクロプロセッサに係る処理を軽減させる。【解決手段】内部メモリ２０にデータをＤＭＡ転送している間、ＤＭＡ部１０からｗａｉｔ信号発生回路部３０にＤＭＡ転送継続信号を入力することで、ｗａｉｔ信号発生回路部３０からマイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号を入力してマイクロプロセッサ４０の処理をウェイトさせる。また、ＤＭＡ転送完了後にＤＭＡ部１０からｗａｉｔ信号発生回路部３０にＤＭＡ転送継続信号を入力しないようにすることで、ｗａｉｔ信号発生回路部３０からマイクロプロセッサ４０に非アクティブ状態のｗａｉｔ信号を入力し、マイクロプロセッサ４０のウェイトを解除して処理を再開させる。【選択図】図１
2008065512.tif 000002
【特許請求の範囲】
【請求項１】
外部メモリ（５０）に格納されたデータを内部にＤＭＡ転送するデータ処理装置であって、
データが格納される内部メモリ（２０〜２２）と、
前記外部メモリ（５０）に格納されたデータを前記内部メモリ（２０〜２２）に直接転送すると共に、データのＤＭＡ転送中の間、当該データのＤＭＡ転送中であることを示すＤＭＡ転送継続信号を生成するＤＭＡ部（１０）と、
前記内部メモリ（２０〜２２）に格納されたデータを処理するマイクロプロセッサ（４０）と、
前記ＤＭＡ部（１０）から前記ＤＭＡ転送継続信号が入力されている間、前記マイクロプロセッサ（４０）をウェイトさせるアクティブ状態のウェイト信号を前記マイクロプロセッサ（４０）に入力し、前記データのＤＡＭ転送が完了して前記ＤＭＡ部（１０）から前記ＤＭＡ転送継続信号が入力されなくなると、前記マイクロプロセッサ（４０）のウェイトを解除する非アクティブ状態のウェイト信号を前記マイクロプロセッサ（４０）に入力するウェイト信号発生回路部（３０〜３２）と、を備え、
前記マイクロプロセッサ（４０）は、前記ウェイト信号発生回路部（３０〜３２）から前記アクティブ状態のウェイト信号を入力している間、前記内部メモリ（２０〜２２）に対する処理を停止し、前記ウェイト信号発生回路部（３０〜３２）から前記非アクティブ状態のウェイト信号を入力している間、前記内部メモリ（２０〜２２）に対する処理のウェイトを解除すると共に、前記内部メモリ（２０〜２２）に格納されたデータの処理を行うようになっていることを特徴とするデータ処理装置。
【請求項２】
前記マイクロプロセッサ（４０）は、  前記ＤＭＡ部（１０）にＤＭＡ転送の開始を指示するＤＭＡ転送開始信号を前記ＤＭＡ部（１０）に入力する機能を有しており、
前記ＤＭＡ部（１０）は、前記マイクロプロセッサ（４０）からＤＭＡ転送を指示するＤＭＡ転送開始信号が入力されると、前記外部メモリ（５０）から前記内部メモリ（２０〜２２）へデータの転送を開始するようになっていることを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記内部メモリ（２１、２２）を複数備えている場合、前記複数の内部メモリ（２１、２２）それぞれに対応したウェイト信号発生回路部（３１、３２）を備え、前記複数の内部メモリ（２１、２２）のうちいずれかに対してＤＭＡ転送の開始を指示するＤＭＡ転送開始信号が前記マイクロプロセッサ（４０）から前記ＤＭＡ部（１０）に入力されるようになっており、
前記ＤＭＡ部（１０）は、前記マイクロプロセッサ（４０）から入力された前記ＤＭＡ転送開始信号に従って前記複数の内部メモリ（２１、２２）のうちいずれかに前記外部メモリ（５０）からデータをＤＭＡ転送すると共に、前記各内部メモリ（２１、２２）を識別するＤＭＡ転送継続信号を生成するようになっており、また、前記各ウェイト信号発生回路部（３１、３２）それぞれは、前記ＤＭＡ部（１０）から入力される前記各内部メモリ（２１、２２）を識別するＤＭＡ転送継続信号に応じてＤＭＡ転送が行われる内部メモリに対応する場合、当該対応する内部メモリ（２１、２２）を識別するアクティブ状態のウェイト信号を生成するようになっており、
前記マイクロプロセッサ（４０）は、前記各ウェイト信号発生回路部（３０〜３２）のうちいずれかから入力された前記内部メモリ（２１、２２）を識別するアクティブ状態のウェイト信号に応じて、該当する内部メモリに対する処理を停止するようになっていることを特徴とする請求項１に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データをＤＭＡ転送する機能を備えたデータ処理装置に関する。
【背景技術】
【０００２】
従来より、データをＤＭＡ転送する方法が、例えば特許文献１で提案されている。具体的に、特許文献１では、マイクロプロセッサと、主メモリと、入出力機器と、入出力機器を制御する入出力制御機構と、デ−タ転送を制御するＤＭＡコントロ−ラと、を備えて構成されるシステムにおいて、ＤＭＡコントロ−ラによって入出力機器と主メモリとの間でＤＭＡ転送を行う場合、ＤＭＡコントロ−ラが入出力制御機構からのデ−タ転送要求に従って入出力機器と主メモリとの間でデ−タ転送を行う方法が提案されている。
【０００３】
このようにしてデータ転送を制御するＤＭＡコントローラは、入出力機器と主メモリとの間のデータ転送が終了すると、マイクロプロセッサに終了割り込み信号を入力し、データ転送の終了を報告する。これを受け取ったマイクロプロセッサは、ＤＭＡ転送が完了したデータを用いて処理を行うことができるようになっている。
【特許文献１】特開平５−１８１７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、マイクロプロセッサがパイプライン処理を実行している際にＤＭＡコントローラから終了割り込み信号を受け取ると、マイクロプロセッサは実行中のパイプライン処理を中断して終了割り込み信号を処理する必要があった。したがって、マイクロプロセッサにパイプライン処理の中断および再開のための処理をさせなければならず、マイクロプロセッサに係る処理が煩雑になってしまう。
【０００５】
本発明は、上記点に鑑み、データをＤＭＡ転送するに際し、データのＤＭＡ転送後におけるマイクロプロセッサに係る処理を軽減させることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の特徴では、データ処理装置は、内部メモリ（２０〜２２）と、当該内部メモリ（２０〜２２）に外部メモリ（５０）に格納されたデータを直接転送すると共に、データのＤＭＡ転送中の間、当該データのＤＭＡ転送中であることを示すＤＭＡ転送継続信号を生成するＤＭＡ部（１０）を備えている。
【０００７】
また、データ処理装置は、内部メモリ（２０〜２２）に格納されたデータを処理するマイクロプロセッサ（４０）と、ＤＭＡ部（１０）からＤＭＡ転送継続信号が入力されている間、マイクロプロセッサ（４０）をウェイトさせるアクティブ状態のウェイト信号をマイクロプロセッサ（４０）に入力し、データのＤＡＭ転送が完了してＤＭＡ部（１０）からＤＭＡ転送継続信号が入力されなくなると、マイクロプロセッサ（４０）のウェイトを解除する非アクティブ状態のウェイト信号をマイクロプロセッサ（４０）に入力するウェイト信号発生回路部（３０〜３２）と、を備えている。
【０００８】
そして、マイクロプロセッサ（４０）は、ウェイト信号発生回路部（３０〜３２）からアクティブ状態のウェイト信号を入力している間、内部メモリ（２０〜２２）に対する処理を停止し、ウェイト信号発生回路部（３０〜３２）から非アクティブ状態のウェイト信号を入力している間、内部メモリ（２０〜２２）に対する処理のウェイトを解除して内部メモリ（２０〜２２）に格納されたデータの処理を行う。
【０００９】
このように、内部メモリ（２０〜２２）にデータをＤＭＡ転送している間、マイクロプロセッサ（４０）にアクティブ状態のウェイト信号を入力してマイクロプロセッサ（４０）の処理をウェイトさせる。また、ＤＭＡ転送完了後にマイクロプロセッサ（４０）に非アクティブ状態のウェイト信号を入力することで、マイクロプロセッサ（４０）のウェイトを解除して処理を再開させる。これにより、ＤＭＡ転送中には、マイクロプロセッサ（４０）をウェイトさせているだけであるので、パイプライン処理の中断や再開等の煩雑な処理を不要とすることができる。したがって、マイクロプロセッサ（４０）の処理を軽減させることができる。
【００１０】
すなわち、割り込み信号によってＤＭＡ転送完了を知らせるのではなく、マイクロプロセッサ（４０）をウェイトさせるだけであるので、マイクロプロセッサ（４０）において割り込み信号を入力するための端子および割り込み信号を処理する回路を不要とすることができる。これにより、マイクロプロセッサ（４０）をなすチップのサイズを小さくすることができ、マイクロプロセッサ（４０）を小型化することができる。
【００１１】
また、マイクロプロセッサ（４０）は、ＤＭＡ部（１０）にＤＭＡ転送の開始を指示するＤＭＡ転送開始信号をＤＭＡ部（１０）に入力する機能を有する。これにより、ＤＭＡ部（１０）は、マイクロプロセッサ（４０）からＤＭＡ転送を指示するＤＭＡ転送開始信号が入力されると、外部メモリ（５０）から内部メモリ（２０〜２２）へデータの転送を開始する。
【００１２】
このように、マイクロプロセッサ（４０）がＤＭＡ転送開始信号をＤＭＡ部（１０）に入力することでＤＭＡ部（１０）にＤＭＡ転送を開始させることができる。
【００１３】
データ処理装置が内部メモリ（２１、２２）を複数備えている場合、複数の内部メモリ（２１、２２）それぞれに対応したウェイト信号発生回路部（３１、３２）を設け、複数の内部メモリ（２１、２２）のうちいずれかに対してＤＭＡ転送の開始を指示するＤＭＡ転送開始信号をマイクロプロセッサ（４０）からＤＭＡ部（１０）に入力する。
【００１４】
また、ＤＭＡ部（１０）は、マイクロプロセッサ（４０）から入力されたＤＭＡ転送開始信号に従って複数の内部メモリ（２１、２２）のうちいずれかに外部メモリ（５０）からデータをＤＭＡ転送し、各内部メモリ（２１、２２）を識別するＤＭＡ転送継続信号を生成する。
【００１５】
さらに、各ウェイト信号発生回路部（３１、３２）それぞれは、ＤＭＡ部（１０）から入力される各内部メモリ（２１、２２）を識別するＤＭＡ転送継続信号に応じてＤＭＡ転送が行われる内部メモリ（２１、２２）に対応する場合、内部メモリを識別するアクティブ状態のウェイト信号を生成する。そして、マイクロプロセッサ（４０）は、各ウェイト信号発生回路部（３０〜３２）のうちいずれかから入力された内部メモリ（２１、２２）を識別するアクティブ状態のウェイト信号に応じて、該当する内部メモリ（２１、２２）に対する処理を停止する。
【００１６】
このように、メモリアクセス制御装置（Ｓ２）に複数の内部メモリ（２１、２２）を備えている場合であっても、マイクロプロセッサ（４０）にＤＭＡ転送が行われる内部メモリに対する処理を停止させるようにすることができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１９】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示されるデータ処理装置は、例えば画像処理に用いられるものである。本実施形態では、データ処理装置に備えられ、当該データ処理装置内に外部からデータをＤＭＡ転送する際に用いられるメモリアクセス制御装置について説明する。なお、メモリアクセス制御装置は例えばマイクロコンピュータに相当するものである。
【００２０】
図１は、本発明の第１実施形態に係るメモリアクセス制御装置のブロック構成図である。この図に示されるように、メモリアクセス制御装置Ｓ１は、ＤＭＡ部１０と、内部メモリ２０と、ｗａｉｔ信号発生回路部３０（本発明のウェイト信号発生回路部に相当）と、マイクロプロセッサ４０とを備えて構成されている。
【００２１】
ＤＭＡ部１０は、メモリアクセス制御装置Ｓ１が備えられたデータ処理装置の外部に位置する外部メモリ５０から内部メモリ２０へ、あるいはその逆方向へデータを直接転送するものである。なお、外部メモリ５０として、例えばＤＤＲ  ＳＲＡＭが採用される。
【００２２】
このようなＤＭＡ部１０は、マイクロプロセッサ４０からＤＭＡ転送を指示するＤＭＡ転送開始信号が入力されると、外部メモリ５０から内部メモリ２０へデータの転送を開始する。また、ＤＭＡ部１０は、データのＤＭＡ転送中、当該ＤＭＡ転送中であることを示すＤＭＡ転送継続信号をｗａｉｔ信号発生回路部３０に入力する。
【００２３】
内部メモリ２０は、ＤＭＡ部１０を介して外部メモリ５０からデータが入力される記憶媒体であり、例えばＲＡＭが採用される。この内部メモリ２０に格納されたデータは、マイクロプロセッサ４０によってリードされる。
【００２４】
ｗａｉｔ信号発生回路部３０は、ＤＭＡ部１０がデータをＤＭＡ転送している間、マイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号（マイクロプロセッサ４０をｗａｉｔさせる信号、本発明のウェイト信号に相当）を入力するものである。このようなｗａｉｔ信号発生回路部３０は、例えば１つのＮＡＮＤゲートにより構成され、ＤＭＡ部１０からＤＭＡ転送継続信号が入力される間、アクティブ状態のｗａｉｔ信号をマイクロプロセッサ４０に入力するようになっている。
【００２５】
また、ｗａｉｔ信号発生回路部３０は、データのＤＡＭ転送が完了してＤＭＡ部１０からＤＭＡ転送継続信号が入力されなくなると、非アクティブ状態のｗａｉｔ信号（マイクロプロセッサ４０のｗａｉｔを解除する信号）をマイクロプロセッサ４０に入力する。
【００２６】
さらに、ｗａｉｔ信号発生回路部３０は、データを読み出す内部メモリ２０を選択するためのＣＳ信号（チップセレクト信号）と内部メモリ２０からデータをリードするためのＲＤ信号（リード信号）とをマイクロプロセッサ４０から入力するようになっている。ｗａｉｔ信号発生回路部３０は、これらの各信号が入力されている間、アクティブ状態のｗａｉｔ信号を出力しないようになっている。
【００２７】
マイクロプロセッサ４０は、メモリアクセス制御装置Ｓ１に内蔵されたプログラムを読み出すと共に、読み出した命令を解釈し、解釈した命令に従ってデータの移動や演算、加工等を行うパイプライン処理を実行する機能を有するものであり、いわゆるＣＰＵである。
【００２８】
このようなマイクロプロセッサ４０は、ＤＭＡ部１０にＤＭＡ転送を行わせるためのＤＭＡ転送開始信号をＤＭＡ部１０に入力する機能、ｗａｉｔ信号発生回路部３０からアクティブ状態のｗａｉｔ信号を入力した場合、パイプライン処理をｗａｉｔする機能、ｗａｉｔ信号発生回路部３０から非アクティブ状態のｗａｉｔ信号を入力した場合、内部メモリ２０に格納されたデータをリードし、リードデータを処理する機能を有している。
【００２９】
また、上述のように、マイクロプロセッサ４０はアクティブ状態のｗａｉｔ信号が入力されていない限り、内部メモリ２０からデータをリードして移動させる機能を有する。これに伴い、マイクロプロセッサ４０は、データをリードするためのＣＳ信号およびＲＤ信号をｗａｉｔ信号発生回路部３０に入力する機能も有している。なお、本実施形態では、内部メモリ２０は１つという構成であるので、ＣＳ信号およびＲＤ信号は常に内部メモリ２０を選択した信号となる。
【００３０】
以上が、図１に示されるメモリアクセス制御装置Ｓ１の全体構成である。なお、このようなメモリアクセス制御装置Ｓ１は、半導体プロセスにより１つのチップとして構成される。また、メモリアクセス制御装置Ｓ１には、マイクロプロセッサ４０に上記各機能を実現させるためのプログラム等のデータが格納されたメモリが備えられている。
【００３１】
次に、上記メモリアクセス制御装置Ｓ１の作動について、図２を参照して説明する。図２は、ＤＭＡ部１０とマイクロプロセッサ４０の処理の流れを示した図である。
【００３２】
まず、外部メモリ５０から内部メモリ２０にデータのＤＭＡ転送を行うため、マイクロプロセッサ４０からＤＭＡ部１０にＤＭＡ転送開始信号が入力される。これにより、ＤＭＡ部１０では、外部メモリ５０に格納されたデータの転送が開始される。
【００３３】
そして、ＤＭＡ部１０からｗａｉｔ信号発生回路部３０にデータのＤＭＡ転送が実行中であることを示すＤＭＡ転送継続信号が入力される。これに伴い、ｗａｉｔ信号発生回路部３０からマイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号が入力される。これにより、図２に示されるように、ＤＭＡ部１０がＤＭＡ転送を実行している間、マイクロプロセッサ４０はｗａｉｔ状態を維持している。
【００３４】
この後、ＤＭＡ部１０によるＤＭＡ転送が完了すると、ＤＭＡ部１０からｗａｉｔ信号発生回路部３０へのＤＭＡ転送継続信号の入力も終了する。これにより、ｗａｉｔ信号発生回路部３０からマイクロプロセッサ４０に非アクティブ状態のｗａｉｔ信号が入力され、マイクロプロセッサ４０のｗａｉｔ状態が解除される。
【００３５】
また、ｗａｉｔ信号発生回路部３０にはマイクロプロセッサ４０からＣＳ信号およびＲＤ信号が入力され、マイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号が入力されないようになる。これにより、図２に示されるように、マイクロプロセッサ４０では、データの処理、すなわち内部メモリ２０のデータをデータ処理装置に備えられた図示しないメモリに移動する処理が実行される。
【００３６】
こうしてマイクロプロセッサ４０の処理が完了すると、再びマイクロプロセッサ４０からＤＭＡ部１０にＤＭＡ転送開始信号が入力されると共に、ｗａｉｔ信号発生回路部３０に対するＣＳ信号およびＲＤ信号が解除され、ＤＭＡ部１０のＤＭＡ転送が開始される。以上のようにして、メモリアクセス制御装置Ｓ１においてＤＭＡ転送およびデータの移動が繰り返し実行される。
【００３７】
以上説明したように、本実施形態では、データのＤＭＡ転送中にマイクロプロセッサ４０をｗａｉｔさせることが特徴となっている。これを実現するに際し、メモリアクセス制御装置Ｓ１にｗａｉｔ信号を生成するｗａｉｔ信号発生回路部３０を設けている。すなわち、ＤＭＡ部１０にてデータをＤＭＡ転送させるに際し、マイクロプロセッサ４０をｗａｉｔ状態としておくことで、マイクロプロセッサ４０の処理を中断させる必要はなく、ｗａｉｔを解除するだけで中断させた処理を再開させることができる。
【００３８】
このように、割り込み信号を用いずにマイクロプロセッサ４０をｗａｉｔさせることで、割り込み信号によってマイクロプロセッサ４０の処理を中断させずに済むと共に、割り込み信号による処理の中断や中断させた処理の再開を行わずに済む。このため、マイクロプロセッサ４０に係る処理の煩雑さを低減することができる。したがって、マイクロプロセッサ４０の処理を軽減させることができる。
【００３９】
また、マイクロプロセッサ４０において、割り込み信号を用いない構成とするため、割り込み信号を入力するための端子および当該端子のための回路が必要なくなり、メモリアクセス制御装置Ｓ１をなすチップのサイズを小さくすることができる。さらに、割り込み信号を処理するプログラムも必要なくなるため、マイクロプロセッサ４０を機能させるためのプログラムの構成も簡略化することができる。
【００４０】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、メモリアクセス制御装置に２つの内部メモリを設け、それぞれにデータを交互にＤＭＡ転送することが特徴となっている。
【００４１】
図３は、本実施形態に係るメモリアクセス制御装置のブロック構成図である。この図に示されるように、本実施形態に係るメモリアクセス制御装置Ｓ２は、ＤＭＡ部１０と、第１内部メモリ２１と、第２内部メモリ２２と、第１ｗａｉｔ信号発生回路部３１と、第２ｗａｉｔ信号発生回路部３２と、ｗａｉｔ信号出力回路６０と、マイクロプロセッサ４０と、を備えた構成となっている。
【００４２】
ＤＭＡ部１０は、第１実施形態と同様に、外部メモリ５０からデータを第１、第２内部メモリ２１、２２のいずれかにＤＭＡ転送する機能を有している。本実施形態では、ＤＭＡ部１０は、マイクロプロセッサ４０からＤＭＡ転送を指示する第１、第２ＤＭＡ転送開始信号のいずれか入力されると、外部メモリ５０から第１、第２内部メモリ２１、２２のいずれかへデータの転送を行う。
【００４３】
また、データのＤＭＡ転送に際し、外部メモリ５０から第１内部メモリ２１へのＤＭＡ転送の場合、当該転送中であることを示す第１ＤＭＡ転送継続信号を第１ｗａｉｔ信号発生回路部３１に入力する。同様に、外部メモリ５０から第２内部メモリ２２へのＤＭＡ転送の場合、当該転送中であることを示す第２ＤＭＡ転送継続信号を第２ｗａｉｔ信号発生回路部３２に入力する。
【００４４】
第１、第２内部メモリ２１、２２は、ＤＭＡ部１０を介して外部メモリ５０からデータが入力される記憶媒体であり、例えばＲＡＭが採用される。各内部メモリ２０に格納されたデータは、マイクロプロセッサ４０によってそれぞれリードされる。
【００４５】
第１、第２ｗａｉｔ信号発生回路部３１、３２は、第１、第２ＤＭＡ転送継続信号がそれぞれ入力されている間、ＤＭＡ転送が行われている内部メモリ２１、２２を識別するアクティブ状態のｗａｉｔ信号をそれぞれ出力する。
【００４６】
ｗａｉｔ信号出力回路６０は、第１、第２ｗａｉｔ信号発生回路部３１、３２のうちいずれかから入力されるアクティブ状態のｗａｉｔ信号をマイクロプロセッサ４０に入力する機能を有するものであり、例えば１つのＮＯＲゲートにより構成される。
【００４７】
また、マイクロプロセッサ４０は、第１内部メモリ２１にデータをＤＭＡ転送するための第１ＤＭＡ転送開始信号をＤＭＡ部１０に入力する機能、第２内部メモリ２２にデータをＤＭＡ転送するための第２ＤＭＡ転送開始信号をＤＭＡ部１０にそれぞれ入力する機能、第１内部メモリ２１にデータをＤＭＡ転送している間、第２内部メモリ２２のデータを処理する機能、第２内部メモリ２２にデータをＤＭＡ転送している間、第１内部メモリ２１のデータを処理する機能を有している。
【００４８】
なお、マイクロプロセッサ４０は、第１、第２内部メモリ２１、２２のいずれかを選択してデータの処理を行うため、各内部メモリ２１、２２を識別するＣＳ信号を各ｗａｉｔ信号発生回路部３１、３２に入力する機能も有している。以上が、本実施形態に係るメモリアクセス制御装置Ｓ２の全体構成である。
【００４９】
次に、上記メモリアクセス制御装置Ｓ２の作動について、図４を参照して説明する。図４は、本実施形態に係るＤＭＡ部１０とマイクロプロセッサ４０の処理の流れを示した図である。
【００５０】
まず、外部メモリ５０から第１内部メモリ２１へのデータのＤＭＡ転送に際し、マイクロプロセッサ４０からＤＭＡ部１０に第１ＤＭＡ転送開始信号が入力される。これにより、ＤＭＡ部１０では、外部メモリ５０から第１内部メモリ２１へのデータのＤＭＡ転送が開始される。これに伴い、第１内部メモリ２１へのデータのＤＭＡ転送中であることを示す第１ＤＭＡ転送継続信号が、ＤＭＡ部１０から第１ｗａｉｔ信号発生回路部３１に入力される。
【００５１】
当該第１ＤＭＡ転送継続信号が入力された第１ｗａｉｔ信号発生回路部３１では、アクティブ状態のｗａｉｔ信号が生成され、ｗａｉｔ信号出力回路６０を介してマイクロプロセッサ４０に入力される。これにより、マイクロプロセッサ４０の第１内部メモリ２１に対する処理がｗａｉｔされる。
【００５２】
このように、第１内部メモリ２１へのデータのＤＭＡ転送が行われている間、マイクロプロセッサ４０によって第２内部メモリ２２に対する処理が実行される。すなわち、マイクロプロセッサ４０から第２内部メモリ２２のデータをリードするためのＣＳ信号およびＲＤ信号が各ｗａｉｔ信号発生回路部３１、３２に設定されることで、マイクロプロセッサ４０のアクセスが第２内部メモリ２２に指定される。
【００５３】
そして、第２内部メモリ２２に対する処理が完了すると共に、マイクロプロセッサ４０からＤＭＡ部１０に第２ＤＭＡ転送開始信号が入力され、各ｗａｉｔ信号発生回路部３１、３２に第１内部メモリ２１のデータを選択してリードするＣＳ信号およびＲＤ信号が入力される。これは、第１内部メモリ２１へのデータのＤＭＡ転送後に第２内部メモリ２２へのＤＭＡ転送を開始させるためであり、第１内部メモリ２１に対する処理をマイクロプロセッサ４０に実行させるためである。
【００５４】
第２内部メモリ２２に対する処理を終えたマイクロプロセッサ４０は、第１内部メモリ２１に対するＤＭＡ転送が完了するまでｗａｉｔ状態となる。ここで、マイクロプロセッサ４０のｗａｉｔ状態はｗａｉｔ信号によるものではなく、マイクロプロセッサ４０が何も処理を行わないＮＯＰ命令によるものである。
【００５５】
この後、第１内部メモリ２１に対するＤＭＡ転送が完了すると、第１ｗａｉｔ信号発生回路部３１から非アクティブ状態のｗａｉｔ信号がマイクロプロセッサ４０に入力され、マイクロプロセッサ４０の第１内部メモリ２１に対するｗａｉｔが解除される。
【００５６】
また、ＤＭＡ部１０に入力される第２ＤＭＡ転送開始信号よって外部メモリ５０から第２内部メモリ２２へのＤＭＡ転送が開始される。これに伴い、ＤＭＡ部１０から第２ｗａｉｔ信号発生回路部３２に第２ＤＭＡ転送継続信号が入力され、第２ｗａｉｔ信号発生回路部３２からｗａｉｔ信号出力回路６０とマイクロプロセッサ４０にアクティブ状態のｗａｉｔ信号が入力される。これにより、マイクロプロセッサ４０の第２内部メモリ２２に対する処理がｗａｉｔされる。
【００５７】
そして、上記と同様に、第２内部メモリ２２へのデータのＤＭＡ転送が行われている間、マイクロプロセッサ４０から第１内部メモリ２１のデータをリードするためのＣＳ信号およびＲＤ信号が各ｗａｉｔ信号発生回路部３１、３２に設定されることで、マイクロプロセッサ４０のアクセスが第１内部メモリ２１に指定される。
【００５８】
当該第１内部メモリ２１に対する処理が完了すると、上記と同様に、マイクロプロセッサ４０からＤＭＡ部１０に第１ＤＭＡ転送開始信号が入力され、各ｗａｉｔ信号発生回路部３１、３２に第２内部メモリ２２のデータを選択してリードするＣＳ信号およびＲＤ信号が入力される。また、マイクロプロセッサ４０はＮＯＰ状態となる。
【００５９】
この後、第２内部メモリ２２に対するＤＭＡ転送が完了すると、第２ｗａｉｔ信号発生回路部３２から非アクティブ状態のｗａｉｔ信号がマイクロプロセッサ４０に入力され、マイクロプロセッサ４０の第２内部メモリ２２に対するｗａｉｔが解除される。以後、メモリアクセス制御装置Ｓ２にて上記処理が繰り返される。
【００６０】
以上説明したように、本実施形態では、メモリアクセス制御装置Ｓ２に複数の内部メモリ２１、２２を設け、各内部メモリ２１、２２のうち一方にデータをＤＭＡ転送している間、他方のデータを処理するようにすることが特徴となっている。このように、複数の内部メモリ２１、２２を設けたとしても、上述のように、ＤＭＡ転送中のメモリに対する処理をｗａｉｔさせ、他のメモリに対する処理を実行することで、マイクロプロセッサ４０の処理能力を低下させず、また、多くのデータを取り扱うことができる。
【００６１】
（他の実施形態）
上記第２実施形態では、内部メモリ２１、２２を２つ設けた構成について示されているが、内部メモリの数は２つに限定されるものではなく、３つ以上の構成としても構わない。これにより、マイクロプロセッサ４０のｗａｉｔ状態をなるべくすくなくして大量のデータを取り扱うようにすることができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係るメモリアクセス制御装置のブロック構成図である。
【図２】第１実施形態において、ＤＭＡコントローラとマイクロプロセッサの処理の流れを示した図である。
【図３】第２実施形態に係るメモリアクセス制御装置のブロック構成図である。
【図４】第２実施形態において、ＤＭＡコントローラとマイクロプロセッサの処理の流れを示した図である。
【符号の説明】
【００６３】
Ｓ１、Ｓ２…メモリアクセス制御装置、１０…ＤＭＡ部、２０〜２２…内部メモリ、３０〜３２…ウェイト信号発生回路部、４０…マイクロプロセッサ、５０…外部メモリ。
【図１】
2008065512.tif 000003
【図２】
2008065512.tif 000004
【図３】
2008065512.tif 000005
【図４】
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