(57)【要約】    【課題】固有遅延時間に対しクロック周期が短くなっても長くなっても正常に波形発生動作を可能にして生成波形を広帯域化する。    【解決手段】  アナログ波形発生装置はデジタル・ダイレクト・シンセサイザ（ＤＤＳ）を備える。クロック周期判定部２４はクロック発生部１４に設定されるクロック周期設定値Ｆを予め設定した判定値Ｆｔｈと比較して判定信号を出力する。サンプリングセレクト部２０は、クロック周期判定部２４からクロック周期設定値Ｆが判定値Ｆｔｈより大きいことを示す判定信号が出力された場合、波形メモリ１８から読み出された波形データをアドレスカウンタ１６の動作クロックと同位相のクロックでサンプリングしてＤＡ変換器２２に出力し、クロック設定周期Ｆが判定値Ｆｔｈより小さいことを示す判定信号が出力された場合は、波形メモリ１８から読み出された波形データをアドレスカウンタ１６の動作クロックと逆位相のクロックでサンプリングしてＤＡ変換器２２に出力する。    【選択図】      図１
2008005296.tif 000002
【特許請求の範囲】
【請求項１】
クロック周期設定値に対応した周期のクロックを基準クロックに基づいて発生するクロック発生部と、
設定された最大アドレスまでの範囲で前記クロック発生部から出力されたクロックを積算してアドレスを発生するアドレスカウンタと、
前記最大アドレス数分の波形データを記憶し、前記アドレスカウンタにより発生したアドレスに対応する波形データを読み出す波形メモリと、
前記波形メモリから読み出された波形データを前記クロックに同期してアナログ信号に変換するＤＡ変換部と、
で構成されるアナログ波形発生装置に於いて、
前記クロック発生部に設定されたクロック周期設定値を所定の判定値と比較し、前記クロック周期設定値が前記判定値より大きい場合は第１判定信号を出力し、前記クロック設定周期が前記判定値以下の場合は第２判定信号を出力するクロック周期判定部と、
前記クロック周期判定部から第１判定信号が出力された場合、前記波形メモリから読み出された波形データを前記アドレスカウンタの動作クロックと同位相のクロックでサンプリングして前記ＤＡ変換部に出力し、前記第２判定信号が出力された場合は、前記波形メモリから読み出された波形データを前記アドレスカウンタの動作クロックと逆位相のクロックでサンプリングして前記ＤＡ変換部に出力するサンプリングセレクト部と、
を設けたことを特徴とするアナログ波形発生装置。
【請求項２】
請求項１記載のアナログ波形発生装置に於いて、前記クロック周期判定部の判定値は、前記アドレスカウンタの応答時間、前記アドレスカウンタから前記波形メモリまでのアドレス伝播遅延時間、前記波形メモリの応答時間及び前記波形メモリから前記サンプリングセレクト部までの伝播遅延時間を合計した固有遅延時間であることを特徴とするアナログ波形発生装置。
【請求項３】
請求項１記載のアナログ波形発生装置に於いて、前記サンプリングセレクト部は、
前記アドレスカウンタの動作クロックと同位相の第１クロックを入力して立ち上がりタイミングで前記波形メモリから読み出された波形データをラッチし、同位相サンプルデータとして出力する第１ラッチと、
インバータで反転された前記アドレスカウンタの動作クロックと逆位相の第２クロックを入力して立ち上がりタイミングで前記波形メモリから読み出された波形データをラッチし、逆位相サンプルデータとして出力する第２ラッチと、
前記第１ラッチの同位相サンプルデータ、前記第２ラッチの逆位相サンプルデータ、前記アドレスカウンタの動作クロックと同位相の同位相クロック、及び前記インタバータで反転された前記アドレスカウンタの動作クロックと逆位相の逆位相クロックを入力し、前記クロック周期判定部から第１判定信号が出力された場合は前記同位相サンプルデータと逆位相クロックを選択して前記ＤＡ変換部に出力し、前記クロック周期判定部から第２判定信号が出力された場合は前記逆位相サンプルデータと同位相クロックを選択して前記ＤＡ変換部に出力するセレクタと、
を備えたことを特徴とするアナログ波形発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、任意のアナログ波形信号を発生するアナログ波形発生装置に関し、特に、デジタル・ダイレクト・シンセサイザ（ＤＤＳ）により時間軸上の波形変化を自由に変化させるアナログ波形発生装置に関する。
【背景技術】
【０００２】
従来、デジタル・ダイレクト・シンセサイザ（ＤＤＳ）を使用したアナログ波形発生装置としては図７に示すものが知られている。
【０００３】
図７において、回路ボード１００にアナログ波形発生装置として、諸元メモリとして知られた制御メモリ１０２、クロック発生部１０４、アドレスカウンタ１０６、波形メモリ１０８、フリップフロップＦＦを用いたラッチ１１０、インバータ１１２及びＤＡ変換器１１４を設けている。
【０００４】
制御メモリ１０２と波形メモリ１０８はバス１１６を介して外部のＣＰＵ１１８と接続される。ＣＰＵ１１８は、波形の種別を示す波形ＩＤに対応した波形データを波形メモリ１０８に格納し、また制御メモリ１０２に波形ＩＤに対応したアドレスカウンタ１０６の最大アドレスを決める波形データ数Ｎとクロック発生部１０４で発生するクロック周期ΔＴを決めるクロック周期設定データを予め格納している。
【０００５】
任意のアナログ波形を発生する際には、ＣＰＵ１１８が制御メモリ１０２及び波形メモリ１０８に波形ＩＤを通知して起動させる。ＣＰＵ１１８から波形ＩＤの指定による起動指示を受けた制御メモリ１０２は、クロック発生部１０４に波形ＩＤに対応するクロック周期設定データをクロック発生部１０４に出力し、クロック周期設定データで決まる周期のクロックを基準クロックから生成して出力する。
【０００６】
また制御メモリ１０２はアドレスカウンタ１０６に最大データ数Ｎを出力して最大アドレスＡNを設定し、クロック発生部１０４からのクロックを入力して積算することで、最大アドレスＡNの範囲でクロックに同期してアドレスを発生する。
【０００７】
波形メモリ１０８はＣＰＵ１１８から指示された波形ＩＤに対応した波形データの読出しモードを生成し、アドレスカウンタ１０６から出力されるアドレスに対応した波形データを順次読み出す。波形メモリ１０８から読み出された波形データはラッチ１１０に入力され、アドレスカウンタ１０６の動作クロックと同位相のクロックによりサンプルラッチされてＤＡ変換器にラッチ波形データとして出力される。
【０００８】
ＤＡ変換器１１４にはインバータ１１２で反転されたアドレスカウンタ１０６の動作クロックとは逆位相のクロックが入力され、この逆位相クロックに同期して波形データをアナログ信号に変換して出力する。
【０００９】
ここでクロック発生部１０４が一般にデジタル・ダイレクト・シンセサイザ（ＤＤＳ）と呼ばれている。
【００１０】
このようなデジタル・ダイレクト・シンセサイザ（ＤＤＳ）を備えたアナログ波形発生装置にあっては、クロック発生部１０４で発生するクロックの周期をクロック周期設定データにより変えることで、時間軸上の傾きを必要に応じて自由に変化させた波形を発生することができる。
【００１１】
図８は時間変化に対し直線的に増加する波形を発生させた場合であり、図８（Ａ）はクロック周期ΔＴの場合であり、これを２倍のクロック周期２ΔＴに変化させると、図８（Ｂ）のように、時間軸上の傾きを半分にすることができる。
【特許文献１】特開平５−２７９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、このような従来のデジタル・ダイレクト・シンセサイザ（ＤＤＳ）を用いたアナログ波形発生装置にあっては、クロック周期を無制限に変えることができるというものではなく、クロック発生部１０４、アドレスカウンタ１０６、波形メモリ１０８、フリップフロップＦＦを用いたラッチ１１０、インバータ１１２及びＤＡ変換器１１４が同期系の回路構成をとるため、各回路部に固有の遅延量や回路部間の伝播遅延を含む固有遅延τｄ以下のクロック周期では動作できないという問題がある。
【００１３】
この固有遅延τｄは、アドレスカウンタ１０６の応答延時間にアドレスカウンタ１０６から波形メモリ１０８までの伝播遅延時間を加えた遅延時間をＴ１、波形メモリ１０８の応答時間をＴ２、波形メモリ１０８からラッチ１１０までの伝播遅延時間をＴ３とすると、
固有遅延時間τｄは
τｄ＝Ｔ１＋Ｔ２＋Ｔ３
となる。
【００１４】
図９はクロック周期ΔＴが固有遅延τｄより十分長く遅い場合の各部のタイムチャートであり、図９（Ａ）はクロック、図９（Ｂ）は波形メモリアドレス、図９（Ｃ）は波形メモリ出力、図９（Ｄ）はラッチ入力、図９（Ｅ）はＤＡ変換器入力である。
【００１５】
図９（Ａ）のクロック発生部１０４から出力されるクロックの時刻ｔ１の立ち上がりに同期してアドレスカウンタ１０６が動作し、遅延時間Ｔ１後に図９（Ｂ）のアドレスＡ１が発生し、伝播時間Ｔ２を経て波形メモリ１０８に到達して図９（Ｃ）の波形データＤ１が読み出され、伝播時間Ｔ３後に図９（Ｄ）のようにラッチ１１０に入力し、時刻ｔ２で固有遅延時間τdが経過した後時刻ｔ３のクロックの立ち上がりでラッチされ、図９（Ｅ）のように波形データＤ１はＤＡ変換器１１４に入力される。
【００１６】
この時刻ｔ３のクロック立ち上がりタイミングにあっては、波形メモリ１０８から読み出された波形データＤ１は確定しており、正しい波形データＤ１をサンプルしてラッチでき、このように固有遅延時間τｄに対し充分に遅いクロック周期では問題なく動作する。
【００１７】
図１０はクロック周期ΔＴが固有遅延τｄより短く早い場合の各部のタイムチャートである。図１０（Ａ）のクロック発生部１０４から出力されるクロックの時刻ｔ１の立ち上がりに同期してアドレスカウンタ１０６が動作し、遅延時間Ｔ１後に図１０（Ｂ）のアドレスＡ１が発生し、伝播時間Ｔ２を経て波形メモリ１０８に到達して図１０（Ｃ）の波形データＤ１が読み出され、伝播時間Ｔ３を経て図１０（Ｄ）のようにラッチ１１０に入力する。
【００１８】
しかしながら、クロック周期が短いため、波形メモリ１０８から読み出されたデータＤ１がラッチ１１０に伝播している途中の時刻ｔ２でクロックが立ち上がってデータＤ１をラッチするが、データの不定部分をサンプリングしてラッチしてしまうため、正常に動作することができない。
【００１９】
この問題を解決するためには、時刻ｔ１のクロック位相に対し１８０°遅れたアドレスカウンタ１０６の動作クロックに対し逆位相となるクロックの時刻ｔ３に同期してラッチ１１０のサンプリング動作を行えば、波形データが確定した状態でサンプリングでき、正常に動作する。しかし、この逆位相のクロックによるサンプリングでは、図９のようにクロック周期が固有遅延時間τｄより長く遅くなった場合に正常に動作できなくなる問題がある。
【００２０】
本発明は、固有遅延時間に対しクロック周期が短くなっても長くなっても正常に波形発生動作を可能にして生成波形を広帯域化するアナログ波形発生装置を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、デジタル・ダイレクト・シンセサイザ（ＤＤＳ）を備えたアナログ波形発生装置を提供する。
【００２２】
即ち本発明は、
クロック周期設定値に対応した周期のクロックを基準クロックに基づいて出力するクロック発生部と、
設定された最大アドレスまでの範囲で前記クロック発生部から出力されたクロックを積算してアドレスを発生するアドレスカウンタと、
最大アドレス数分の波形データを記憶し、アドレスカウンタにより発生したアドレスに対応する波形データを読み出す波形メモリと、
波形メモリから読み出された波形データをクロックに同期してアナログ信号に変換するＤＡ変換部と、
で構成されるアナログ波形発生装置に於いて、
クロック発生部のクロック周期設定値を所定の判定値と比較し、クロック周期設定値が判定値より大きい場合は第１判定信号を出力し、クロック設定周期が判定値以下の場合は第２判定信号を出力するクロック周期判定部と、
クロック周期判定部から第１判定信号が出力された場合、波形メモリから読み出された波形データをアドレスカウンタの動作クロックと同位相のクロックでサンプリングしてＤＡ部に出力し、第２判定信号が出力された場合は、波形メモリから読み出された波形データをアドレスカウンタの動作クロックと逆位相のクロックでサンプリングしてＤＡ変換部に出力するサンプルセレクト部と、
を設けたことを特徴とする。
【００２３】
ここで、クロック周期判定値に設定する判定値は、アドレスカウンタの応答時間、アドレスカウンタから波形メモリまでの伝播遅延時間、波形メモリの応答時間及び波形メモリからサンプリングセレクト部までの伝播遅延時間を合計した固有遅延時間とする。
【００２４】
クロック発生部のクロック周期設定値はクロック周波数であり、クロック周期判定部は、固有遅延時間の逆数の周波数を判定値としてクロック周波数と比較する。
【００２５】
サンプルセレクタ部は、
アドレスカウンタの動作クロックと同位相の第１クロックを入力して立ち上がりタイミングで波形メモリから読み出された波形データをラッチし、同位相サンプルデータとして出力する第１ラッチと、
インバータで反転された前記アドレスカウンタの動作クロックと逆位相の第２クロックを入力して立ち上がりタイミングで前記波形メモリから読み出された波形データをラッチし、逆位相サンプルデータとして出力する第２ラッチと、
第１ラッチの同位相サンプルデータ、第２ラッチの逆位相サンプルデータ、アドレスカウンタの動作クロックと同位相の同位相クロック、及びインタバータで反転されたアドレスカウンタの動作クロックと逆位相の逆位相クロックを入力し、クロック周期判定部から第１判定信号が出力された場合は同位相サンプルデータと逆位相クロックを選択してＤＡ変換部に出力し、クロック周期判定部から第２判定信号が出力された場合は逆位相サンプルデータと同位相クロックを選択してＤＡ変換部に出力するセレクタと、
を備える。
【００２６】
本発明のアナログ波形発生装置は、更に、外部のＣＰＵにバス接続された制御メモリを有し、ＣＰＵのバスには波形メモリ及びクロック周期判定部が接続され、
ＣＰＵは波形識別子に対応して波形メモリには波形データを格納すると共にアドレスカウンタに最大アドレスを決める波形データ数とクロック周期設定値を格納し、
ＣＰＵは任意のアナログ波形の発生要求を受けた際に、要求波形の波形識別子を波形メモリに出力して対応する波形データの読出状態を生成すると共に、要求波形の波形識別子を制御メモリに出力してアドレスカウンタに対応する最大アドレスを設定し、且つクロック発生部に対応するクロック周期設定値を設定して波形発生を開始させる。
【発明の効果】
【００２７】
本発明によれば、クロック周期がアナロク波形発生装置を構成する回路部の応答時間や回路部間の伝播遅延時間で決まる固有遅延時間に対しクロック周期が短いか長いかを判定し、これに応じてアドレスカウンタの動作クロックに対し波形データをサンプリングするクロックの位相を同位相また逆位相に切替えて正常に動作させることができ、アナロク波形発生装置の固有遅延時間に制約されることなく、クロックを必要に応じて低速から高速の範囲で変化させて広帯域化した波形発生ができる。
【００２８】
またクロック周期を固有遅延時間以下に短くできることで、波形メモリの限界速度での読出しを可能とし、クロック速度が速くなることで、同じ波形発生時間で読み出すことのできる波形データのデータ数を増加させることができ、波形データの分解能が向上し、より微細な任意のアナログ波形を高精度に発生することができる。
【発明を実施するための最良の形態】
【００２９】
図１は本発明によるアナログ波形発生装置の実施形態を示した回路ブロック図である。図１において、本実施形態は回路ボード１０にアナログ波形発生装置の各回路部を実装しており、アナログ波形発生装置は制御メモリ１２、クロック発生部１４、アドレスカウンタ１６、波形メモリ１８、サンプリングセレクト部２０、ＤＡ変換器２２及びクロック周期判定部２４を備えている。
【００３０】
回路ボード１０上の制御メモリ１２及び波形メモリ１８はバス２８に接続され、ＣＰＵ２６からアナログ波形成型に必要なデータが格納できるようにしている。ＣＰＵ２６は図２に示すアナログ波形発生に必要なＣＰＵ設定データ３０を有し、これをバス２８を介して回路ボート１０上の制御メモリ１２及び波形メモリ１８に格納する。
【００３１】
ＣＰＵ設定データ３０は波形ＩＤ、波形データＤｉ、波形データ数Ｎ及びクロック周期設定データＦで構成されている。ＣＰＵ２６は図２のＣＰＵ設定データ３０のうちの波形データＤｉを波形ＩＤと共に波形メモリ１８に予め格納する。同時にＣＰＵ設定データ３０の波形データ数Ｎとクロック周期設定データＦを制御メモリ１２に格納する。
【００３２】
図２のＣＰＵ設定データ３０は発生する波形の種別に応じて複数準備され、必要に応じて回路ボード側に格納される。ここで波形データＤｉは時間軸上で変化するアナログ波形をＮ個のデータに分割したデータであり、ｉ＝１〜ＮのアドレスＡ1〜ＡNにそれぞれの波形データＤ１〜Ｄｎをメモリテーブルとしてもっており、これが波形メモリ１８に格納される。
【００３３】
再び図１を参照するに、クロック発生部１４は制御メモリ１２から設定されたクロック周期設定データＦに対応するクロック周期のクロックＣＬＫ１を基準クロックＣＬＫ０に基づいて発生する。クロック発生部１４から出力されたクロックＣＬＫ１はアドレスカウンタ１６の動作クロックとなり、またサンプリングセレクト部２０のサンプリングクロックとなる。制御メモリ１２からクロック発生部１４に設定するクロック周期設定データＦは例えばクロックの周波数データである。
【００３４】
アドレスカウンタ１６は制御メモリ１２から設定された波形データ数Ｎを最大アドレスＡNとし、クロック発生部１４からのクロックＣＬＫ１によるクロックカウント（積算）でアドレスＡｉを最大アドレスＡNの範囲、即ちアドレスＡ1〜ＡNを発生する。
【００３５】
波形メモリ１８はＣＰＵ２６から格納された波形データＤｉのメモリテーブルを波形生成開始時にＣＰＵ２６から指定された波形ＩＤにより選択して読み出し状態とし、続いてアドレスカウンタ１６から出力されるアドレスＡｉに対応した波形データＤｉを読み出してサンプリングセレクト部２０に出力する。
【００３６】
サンプリングセレクト部２０は波形メモリ１８から読み出された波形Ｄｉをクロック発生器１４からのクロックＣＬＫ１に基づいてサンプリングし、サンプリングされた波形データＤｉをＤＡ変換器２２に出力し、同時にサンプリングセレクト部２０から出力されるＣＬＫ２のタイミングでアナログ信号に変換して出力する。
【００３７】
クロック周期判定部２４は回路ボード１０に実装されたアドレスカウンタ１６、波形メモリ１８、サンプリングセレクト部２０及びＤＡ変換器２２の各回路部における応答時間及び各回路間の伝播遅延時間を合わせ固有遅延時間τｄに対応した判定値Ｆｔｈの設定をＣＰＵ２６から受け、アナログ波形の発生動作の際に制御メモリ１２からクロック発生部１４に設定されるクロック周期設定データＦと比較し、この比較結果に応じたセレクト信号Ｅｓをサンプリングセレクト部２０に出力し、サンプリングセレクト部２０に次のサンプリングセレクト動作を行うわせる。
【００３８】
（１）クロック周期設定データＦが判定値Ｆｔｈより大きい場合は、アドレスカウンタ１６の動作クロックと同位相の同位相サンプリングクロックを使用して、そのとき波形メモリ１８から読み出されている波形データＤｉをサンプリングする。
（２）クロック周期設定データＦが判定値Ｆｔｈ以下の場合には、アドレスカウンタ１６の動作クロックと逆位相の逆位相サンプリングクロックにより、そのとき波形メモリ１８から出力されている波形データＤｉをサンプリングする。
【００３９】
図３は図１のクロック周期判定部２４の詳細を示した回路ブロック図である。図３において、クロック周期判定部２４には比較回路３２が設けられ、比較回路３２は入力端子Ａにクロック周期設定データＦを入力し、入力端子Ｂに判定値Ｆｔｈを入力し、クロック周期設定データＦが判定値Ｆｔｈより大きければＬレベルとなるセレクト信号Ｅｓ（第１判定信号）を出力し、クロック周期設定データＦが判定値Ｆｔｈ以下であればＨレベルとなるセレクト信号Ｅｓ（第２判定信号）を出力する。
【００４０】
ここでクロック周期判定部２４に設定する判定値Ｆｔｈは図１のアドレスカウンタ１６からサンプリングセレクト部２０に入力するまでの各回路部の応答時間と伝播遅延時間を合わせた固有遅延時間τｄに基づいて決められる。
【００４１】
即ちアドレスカウンタが応答してからアドレスの波形メモリ１８まで伝える伝播時間Ｔ１、波形メモリ１８が波形データを読出す応答時間をＴ２、波形メモリ１８からサンプリングセレクト２０まで波形データが伝播するまでの時間をＴ３とすると、固有遅延τｄは
τｄ＝Ｔ１＋Ｔ２＋Ｔ３
で与えられる。
【００４２】
このような回路ボード１０のアナロク波形発生装置における固有遅延時間τｄは設計段階で設計データを使用して算出するか、あるいは回路ボード１０を組み立てた状態で実測して求め、ＣＰＵ２６に図２のＣＰＵ設定データ３０に示したようにセットする。
【００４３】
例えば本実施形態について設計上計算または実測された伝播遅延時間τｄがτｄ＝２０ｎｓである場合、ＣＰＵ２６はクロック周期判定部２４に対する判定値Ｆｔｈとして固有遅延時間τｄの逆数となる判定値Ｆｔｈを設定する。即ち判定値Ｆｔｈは
Ｆｔｈ＝１／τｄ＝１／２０ｎｓ＝５０ＭＨｚ
として求められ、判定値Ｆｔｈ＝５０ＭＨｚがクロック周期判定部２４に設定される。
【００４４】
一方、制御メモリ１２に経由してＣＰＵ２６からクロック発生部１４に設定されるクロック周期設定データＦは、設定するクロック周期をΔＴとすると、その逆数である
Ｆ＝１／ΔＴ
となるクロック周波数として設定され、クロック周期判定部２４で判定値Ｆｔｈと比較される。
【００４５】
もちろん本実施形態にあってはクロック周期設定データ及び判定値として周波数を使用しているが、周期であってもよい。
【００４６】
図４は図１のサンプリングセレクト部２０の詳細を示した回路ブロック図である。図４において、サンプリングセレクト部２０はＦＦを用いた第１ラッチ３４、同じくフリップフロップＦＦを用いた第２ラッチ３５、４入力２出力のセレクタ３６、インバータ３８で構成される。
【００４７】
第１ラッチ３４は波形メモリ１８から読み出された波形データＤｉとクロック発生部１４から出力されたアドレスカウンタ１６の動作クロックと同じクロックＣＬＫ１が入力される。ここでアドレスカウンタ１６の動作クロックと同位相のクロックＣＬＫ１を同位相サンプルクロックと呼ぶ。
【００４８】
第１ラッチ３４は同位相サンプルクロックＣＬＫ１の立ち上がりのタイミングで波形データＤｉをサンプリングしてラッチし、セレクタ３６のＣ側の入力端子に出力する。この第１ラッチ３４からセレクタ３６に出力されるサンプルデータを同位相サンプルデータＤｓとする。
【００４９】
第２ラッチ３５は波形メモリ１８から読み出された波形データＤｉを入力すると共にインバータ３８で反転した反転クロックＣＬＫ１を入力している。ここで反転クロックＣＬＫ１はアンダーラインを付して示している。第２ラッチ３５はインバータ３８からの反転クロックＣＬＫ１の立ち上がりのタイミングで波形データＤｉをサンプリングしてラッチし、サンプルデータＤｓをセレクタ３６のＤ側に出力する。
【００５０】
インバータ３８で反転した反転クロックＣＬＫ１はその立ち上がりがアドレスカウンタ１６の動作クロックに対し１８０度位相の異なった逆位相にあることから逆位相サンプルクロックと呼ぶ。また第２ラッチ３５から出力される逆位相サンプルクロックＣＬＫ１でサンプリングされる波形データにアンダーラインを付してを逆位相サンプルデータＤｓととする。
【００５１】
更にセレクタ３６のＣ側にはインバータ３８で反転された逆位相サンプルクロックＣＬＫ１が入力され、Ｄ側には同位相サンプルクロックＣＬＫ１が入力されている。
【００５２】
セレクタ３６は図３に示したクロック周期判定部２４から出力されたセレクト信号ＥｓがＬレベルの場合（第１判定信号出力時）、Ｃ側の同位相サンプルデータＤｓと逆位相サンプルクロックＣＬＫ１を選択し、波形データＤｉ及びクロックＣＬＫ２としてＤＡ変換器２２に出力する。
【００５３】
一方、セレクト信号ＥｓがＨレベルの場合（第２判定信号出力時）、Ｄ側の逆位相サンプルデータＤｓと同位相サンプルクロックＣＬＫ１を選択し、波形データＤｉ及びクロックＣＬＫ２として次段のＤＡ変換器２２に出力する。
【００５４】
次に図１の本実施形態におけるアナログ波形の発生動作を説明する。図５はクロック発生部１４に設定するクロック周期設定データＦがクロック周期判定部２４に設定する判定値Ｆｔｈより大きい場合、即ちクロック周期Δｄが固有遅延時間τｄより長い場合の波形発生動作のタイムチャートである。
【００５５】
図５において、図５（Ａ）はクロック発生部１４から出力されるクロックＣＬＫ１、図５（Ｂ）はアドレスカウンタ１６が出力する波形メモリアドレス、図５（Ｃ）は波形メモリ１６から読み出される波形メモリ出力、図５（Ｄ）はサンプリングセレクト部２０に設けた図４の第１ラッチ３４、第２ラッチ３５に対する波形データのラッチ入力、図５（Ｅ）はＤＡ変換器２２に対するサンプリングされた波形データのＤＡ値入力を示している。
【００５６】
まずアナログ信号波形の発生に先立ち、ＣＰＵ２６は図２のＣＰＵ設定データ３０に示すように、波形ＩＤに対応して波形データＤｉ、波形データ数Ｎ、クロック周期設定データＦに基づき、バス２８を介して波形メモリ１８に波形ＩＤを識別子として波形データＤｉを格納し、同時に制御メモリ１２に波形データ数Ｎとクロック周期設定データＦを格納する。
【００５７】
更にクロック周期判定部２４に対し設計データから計算するか、あるいは実測で得られた回路ボード１０のアナロク波形発生装置における固有遅延時間τｄに基づく判定値Ｆｔｈを格納する。
【００５８】
このような回路ボード１０に対する必要なデータ格納が済んだ状態でＣＰＵ２６が任意の波形ＩＤを指定した波形発生要求を受けると、要求された波形ＩＤを制御メモリ１２及び波形メモリ１８に通知し、波形発生動作を開始する。
【００５９】
ＣＰＵ２６から波形ＩＤの指定による発生要求を受けた制御メモリ１２は、すでに格納されている波形ＩＤに対応したクロック周期設定データＦをクロック発生部１４に設定し、同時にクロック周期判定部２４に入力する。
【００６０】
またアドレスカウンタ１６に対し波形データ数Ｎを出力して最大アドレスＡNを設定する。一方、波形メモリ１８にあってはＣＰＵ２６からの波形ＩＤを指定した起動要求を受けて指定された波形ＩＤに対応する波形データＤｉの読出し可能状態を作り出す。
【００６１】
クロック周期判定部２４は制御メモリ１２から出力されたクロック周期設定データＦとＣＰＵ２６に設定されている判定値Ｆｔｈとを比較し、クロック周期設定データＦが判定値Ｆｔｈより大きい時、すなわちクロック周期ΔＴが固有遅延時間τｄより長い場合は、Ｌレベルとなるセレクト信号Ｅｓ（第１判定信号）をサンプリングセレクト部２０に出力する。
【００６２】
このＬレベルとなるセレクト信号Ｅｓを受けたサンプリングセレクト部２０は、図４に示すように、セレクタ３６のＣ側に対する第１ラッチ３４からの同位相サンプルデータＤｓとインバータ３８で反転された逆位相サンプルクロックＣＬＫ１の選択状態を確立する。
【００６３】
このようなクロック周期設定データＦが判定値Ｆｔｈより大きい場合、即ちクロック周期ΔＴが固有遅延時間τｄより長い場合については、図５のタイムチャートに示す動作となる。
【００６４】
まず図５（Ａ）のクロックＣＬＫ１における時刻ｔ１の立ち上がりタイミングがアドレスカウンタ１６のアドレスカウンタ動作タイミング４０となり、また１周期遅れた同じタイミングがサンプリングセレクト部２０におけるサンプリングタイミングとなり、両者は同位相のクロックによるタイミングとなる。
【００６５】
時刻ｔ１でクロックＣＬＫ１の立ち上がりに同期してアドレスカウンタ１６が動作し、応答時間Ｔ１後に図５（Ｂ）の波形メモリアドレスＡ１を出力する。この波形メモリアドレスＡ1は伝播遅延時間Ｔ２を得て波形メモリ１８に伝わり、図５（Ｃ）のように波形メモリ１８からアドレスＡ1に対応した波形データＤ１が出力される。
【００６６】
波形メモリ１８から出力された波形データＤ１は伝播遅延時間Ｔ３後にサンプリングセレクト部２０に入力する。即ち図４のサンプリングセレクト部２０におけるセレクタ３６によりセレクト状態にあるＣ側のラッチ３４に入力する。
【００６７】
そして時刻ｔ１からクロック周期ΔＴを経た時刻ｔ３でクロックＣＬＫ１がＨレベルに立ち上がり、これがサンプルタイミングとなり、図４の第１ラッチ３４でそのとき入力している波形データＤ１を同位相サンプルデータとしてサンプリングしてラッチし、Ｃ側のセレクタ状態にあるセレクタ３６を介して波形データＤ１を次段のＤＡ変換器２２に出力する。
【００６８】
同時にセレクタ３６からはＣ側に入力しているインバータ３８で反転された逆位相サンプルクロックＣＬＫ１がクロックＣＬＫ２としてＤＡ変換器２２に出力され、図５（Ｅ）のようにＤＡ変換器２２に入力してアナログデータに変換され、クロック周期にわたり出力が行われる。
【００６９】
一方、図１のクロック周期判定部２４において、クロック発生部１４に設定したクロック周期設定データＦが判定値Ｆｔｈ以下であった場合、すなわちクロック周期ΔＴが固有遅延時間τｄより短かった場合には、クロック周期判定部２４はＨレベルとなるセレクト信号Ｅｓ（第２判定信号）をサンプリングセレクト部２０に出力する。
【００７０】
このＨレベルとなるセレクト信号Ｅｓを受けた図４のサンプリングセレクト部２０は、セレクタ３６がＤ側に入力している第２ラッチ３５からの逆位相サンプルデータＤｓと同位相サンプルクロックＣＬＫ１を選択する。
【００７１】
このようにクロック周期ΔＴが固有遅延時間τｄより短い場合の動作は、図６のタイムチャートに示すようになる。図６（Ａ）のクロックＣＬＫ１、すなわちアドレスカウンタ１６の動作クロックにあっては、例えば時刻ｔ１の立ち上がりがアドレスカウンタ動作タイミング４０となる。
【００７２】
これに対しサンプリングセレクト部２０における図４のセレクタ３６が選択しているＤ側のラッチ３５に対するインバータ３８で反転された逆位相サンプルクロックＣＬＫ１によるサンプルタイミングは、時刻ｔ１のアドレスカウンタ動作タイミング４０に対し１８０度位相のずれた逆位相のサンプルタイミング４２となる。
【００７３】
このため図６（Ａ）の時刻ｔ１のクロックＣＬＫ１の立ち上がりでアドレスカウンタ１６が動作して応答時間Ｔ１後に、図６（Ｂ）の波形メモリアドレスＡ1を波形メモリ１８に出力し、波形メモリ１８から図６（Ｃ）のように波形データＤ１が伝播遅延時間Ｔ２を経て読み出され、続いて波形メモリ１８から伝播遅延時間Ｔ３を経てサンプリングセレクト部２０に図６（Ｄ）のように波形データＤｉが入力する。
【００７４】
しかしながら、クロック周期ΔＴが固有遅延時間τｄより短いため、もし図５のようにアドレスカウンタ動作タイミング４０とサンプルタイミング４２が同位相であった場合には、伝播遅延時間Ｔ３の途中の不定状態でクロックＣＬＫ１が立ち上がって波形データをサンプリングすることになり、これでは不定データがサンプリングされるため正常に波形出力ができない。
【００７５】
これに対し本実施形態にあっては、サンプルタイミング４２としてアドレスカウンタ１６のアドレスカウンタ動作タイミング４０に対し１８０度位相のずれた逆位相の逆位相サンプルクロックＣＬＫ１を使用した第２ラッチ３５による波形データのサンプリングを、クロック周期ΔＴを経過した時刻ｔ３のタイミングで行うため、この時点でサンプリングセレクト部２０に入力するデータは不定状態を過ぎて確定した状態にあり、正しい波形データＤｉをサンプリングして図６（Ｅ）のようにＤＡ変換器２２に入力してアナログ信号に変換することができる。
【００７６】
尚、上記の実施形態は回路ボード１０に実装回路として構成したアナログ波形装置を例にとるものであったが、回路ボード１０の実装ではなく、単一のＩＣとして構成してもよい。また回路ボード１０上にＩＣを実装して回路構成する以外に、ＣＰＵ２６のプログラム制御により制御メモリ１２、クロック発生部１４、アドレスカウンタ１６、波形メモリ１８、サンプリングセレクト部２０、クロック周期判定部２４の制御処理を実行して処理結果をＣＰＵの出力ポートであるＤＡ変換ポートから出力するアナログ波形発生装置を構成してもよい。
【００７７】
また波形メモリ１８に格納する波形データとしては、図８に示したような時間軸に対し直線的に変化する波形データ以外に、正弦波形のように一定周期で繰り返し変化する周期性の波形など、必要に応じて適宜のアナログ波形に必要な波形データを準備して格納すればよい。もちろん周期性の波形データの場合には一定期分の波形データを波形メモリ１８に格納し、これを繰り返し発生することになる。
【００７８】
また本発明は上記の実施形態に限定されず、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない
ここで本発明の特徴をまとめて列挙すると次の付記のようになる。
【００７９】
（付記１）
クロック周期設定値に対応した周期のクロックを基準クロックに基づいて発生するクロック発生部と、
設定された最大アドレスまでの範囲で前記クロック発生部から出力されたクロックを積算してアドレスを発生するアドレスカウンタと、
前記最大アドレス数分の波形データを記憶し、前記アドレスカウンタにより発生したアドレスに対応する波形データを読み出す波形メモリと、
前記波形メモリから読み出された波形データを前記クロックに同期してアナログ信号に変換するＤＡ変換器と、
で構成されるアナログ波形発生装置に於いて、
前記クロック発生部に設定されたクロック周期設定値を所定の判定値と比較し、前記クロック周期設定値が前記判定値より大きい場合は第１判定信号を出力し、前記クロック設定周期が前記判定値以下の場合は第２判定信号を出力するクロック周期判定部と、
前記クロック周期判定部から第１判定信号が出力された場合、前記波形メモリから読み出された波形データを前記アドレスカウンタの動作クロックと同位相のクロックでサンプリングして前記ＤＡ変換部に出力し、前記第２判定信号が出力された場合は、前記波形メモリから読み出された波形データを前記アドレスカウンタの動作クロックと逆位相のクロックでサンプリングして前記ＤＡ変換部に出力するサンプリングセレクト部と、
を設けたことを特徴とするアナログ波形発生装置。（１）
【００８０】
（付記２）
付記１記載のアナログ波形発生装置に於いて、前記クロック周期判定部の判定値は、前記アドレスカウンタの応答時間、前記アドレスカウンタから前記波形メモリまでのアドレス伝播遅延時間、前記波形メモリの応答時間及び前記波形メモリから前記サンプリングセレクト部までの伝播遅延時間を合計した固有遅延時間であることを特徴とするアナログ波形発生装置。（２）
【００８１】
（付記３）
付記１記載のアナログ波形発生装置に於いて、前記クロック発生部のクロック周期設定値はクロック周波数であり、前記クロック周期判定部は、前記固有遅延時間の逆数の周波数を判定値として前記クロック周波数と比較することを特徴とするアナログ波形発生装置。
【００８２】
（付記４）
付記１記載のアナログ波形発生装置に於いて、前記サンプリングセレクト部は、
前記アドレスカウンタの動作クロックと同位相の第１クロックを入力して立ち上がりタイミングで前記波形メモリから読み出された波形データをラッチし、同位相サンプルデータとして出力する第１ラッチと、
インバータで反転された前記アドレスカウンタの動作クロックと逆位相の第２クロックを入力して立ち上がりタイミングで前記波形メモリから読み出された波形データをラッチし、逆位相サンプルデータとして出力する第２ラッチと、
前記第１ラッチの同位相サンプルデータ、前記第２ラッチの逆位相サンプルデータ、前記アドレスカウンタの動作クロックと同位相の同位相クロック、及び前記インタバータで反転された前記アドレスカウンタの動作クロックと逆位相の逆位相クロックを入力し、前記クロック周期判定部から第１判定信号が出力された場合は前記同位相サンプルデータと逆位相クロックを選択して前記ＤＡ変換部に出力し、前記クロック周期判定部から第２判定信号が出力された場合は前記逆位相サンプルデータと同位相クロックを選択して前記ＤＡ変換部に出力するセレクタと、
を備えたことを特徴とするアナログ波形発生装置。（３）
【００８３】
（付記５）
付記１記載のアナログ波形発生装置に於いて、更に、外部のＣＰＵにバス接続された制御メモリを有し、前記ＣＰＵのバスには前記波形メモリ及びクロック周期判定部が接続され、
前記ＣＰＵは波形識別子に対応して前記波形メモリに波形データを格納すると共に前記アドレスカウンタに最大アドレスを決める波形データ数とクロック周期設定値を格納し、
前記ＣＰＵは任意のアナログ波形の発生要求を受けた際に、要求波形の波形識別子を前記波形メモリに出力して対応する波形データの読出状態を生成すると共に、前記要求波形の波形識別子を前記制御メモリに出力して前記アドレスカウンタに対応する最大アドレスを設定し、且つ前記クロック発生部に対応するクロック周期設定値を設定して波形発生を開始させることを特徴とするアナログ波形発生装置。
【図面の簡単な説明】
【００８４】
【図１】本発明によるアナログ波形発生装置の実施形態を示した回路ブロック図
【図２】ＣＰＵから設定するデータ構造の説明図
【図３】本実施形態におけるクロック周期判定部の回路ブロック図
【図４】本実施形態におけるサンプリングセレクト部の詳細を示した回路ブロック図
【図５】クロック周期が固有遅延時間より長い場合の波形発生動作のフローチャート
【図６】クロック周期が固有遅延時間より短い場合の波形発生動作のフローチャート
【図７】従来のアナログ波形発生装置の回路ブロック図
【図８】クロック周期を変化させた際の時間軸上での波形の傾きを示した発生波形のタイムチャート
【図９】クロック周期が固有遅延時間より長い場合の従来装置の正常動作のフローチャート
【図１０】クロック周期が固有遅延時間より短い場合の従来装置の異常動作のフローチャート
【符号の説明】
【００８５】
１０：回路ボード
１２：制御メモリ
１４：クロック発生部
１６：アドレスカウンタ
１８：波形メモリ
２０：サンプリングセレクト部
２２：ＤＡ変換器
２４：クロック周期判定部
２６：ＣＰＵ
２８：バス
３０：ＣＰＵ設定データ
３２：比較回路
３４：第１ラッチ
３５：第２ラッチ
３６：セレクタ
３８：インバータ
４０：アドレスカウンタ動作タイミング
４２：サンプルタイミング
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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