(57)【要約】【課題】半導体装置の高集積化を実現すべく強誘電体キャパシタ構造の形成時の一括エッチングを行うも、パターン形成された強誘電体キャパシタ構造の直下に存する膜、例えばエッチングストッパーとして機能する層間絶縁膜の表面状態を良好に保ち、信頼性の高い半導体装置を得る。【解決手段】強誘電体キャパシタ構造３０ａ，３０ｂを一括エッチングによりパターン形成するに際して、下部電極膜２４となるＩｒ膜を形成した後、下部電極膜２４上に、当該下部電極膜２４の表層に形成されたＩｒ酸化物を還元する酸化物還元膜２７となるＡｌＯx膜を堆積した後、この酸化物還元膜２７を例えば希フッ酸処理によって除去する。【選択図】図５
2008010767.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記下部電極となる下部電極膜を形成した後、前記下部電極膜上に、前記下部電極膜の表層に形成された酸化物を還元する酸化物還元膜を堆積する工程と、
前記下部電極膜上の前記酸化物還元膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部電極膜は、自身が酸化しても導電性を維持する性質を有する金属を材料として形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記酸化物還元膜は、前記下部電極膜の材料である金属よりもイオン化傾向が大きい金属元素を含む材料として形成されることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記酸化物還元膜は、Ｋ、Ｃａ、Ｎａ、Ｍｇ、Ａｌ、Ｍｎ、Ｚｎ、Ｆｅ、Ｎｉ、Ｃｄ、Ｓｎ、Ｐｂ、Ｃｕ、Ｈｇ、Ａｇから選ばれた少なくとも１種の金属元素を含む材料として形成されることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記酸化物還元膜は、前記金属元素の酸化物であり、酸化の不完全な状態の材料から形成されることを特徴とする請求項３又は４に記載の半導体装置の製造方法。
【請求項６】
前記下部電極膜上に前記酸化物還元膜を形成した後、前記酸化物還元膜を除去する前に、前記半導体基板を熱処理する工程を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
高周波スパッタ法により、前記酸化物還元膜を形成することを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記酸化物還元膜を、希フッ酸を用いて除去することを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記キャパシタ膜は、ＰＺＴ膜であることを特徴とする請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記キャパシタ膜を、ＭＯＣＶＤ法により形成することを特徴とする請求項１〜９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、下部電極と上部電極との間に強誘電体材料からなるキャパシタ膜が挟持されてなるキャパシタ構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
電源を断って情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦＲＡＭ：Ferro-electric Random Access Memory、米国Ramtron International Corporation社登録商標）が知られている。
【０００３】
フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ：Insulated Gate Field Effect Transistor）のゲート絶縁膜中に埋め込まれたフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。
【０００４】
一方、ＦＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を一対の電極間のキャパシタ誘電体として有する強誘電体キャパシタ構造は、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことができる。ＦＲＡＭは、フラッシュメモリに比べて低電圧で動作し、省電力で高速の書き込みができる。
【０００５】
図１２（ａ）はＦＲＡＭの２Ｔ／２Ｃ型メモリセルの回路図である。同図には、１ビット情報の記憶に２つのトランジスタＴａ，Ｔｂと２つのキャパシタＣａ，Ｃｂを用いる２Ｔ／２Ｃ型メモリセルが示してある。このような２Ｔ／２Ｃ型メモリセルでは、１つのキャパシタＣａに"１"または"０"の情報が記憶され、もう一方のキャパシタＣｂに反対の情報が記憶されるという相補的な動作が行われる。また、２Ｔ／２Ｃ型メモリセルでは、プロセスの変動に対して強い構成になるが、以下に述べる１Ｔ／１Ｃ型メモリセルに比べてセル面積が約２倍になる。
【０００６】
図１２（ｂ）はＦＲＡＭの１Ｔ／１Ｃ型メモリセルの回路図である。同図には、１ビット情報の記憶に、１つのトランジスタＴ１と１つのキャパシタＣ１とを用いるか、またはもう１つのトランジスタＴ２ともう１つのキャパシタＣ２とを用いることのできる１Ｔ／１Ｃ型メモリセルが示されており、その構成はＤＲＡＭと同様である。このような１Ｔ／１Ｃ型メモリセルは、セル面積が小さく高集積化が可能である。しかしながら、メモリセルから読み出された電荷が"１"の情報か"０"の情報かを判定するために、基準電圧が必要となる。この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになる。そのため、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃ型は、判定のマージンが２Ｔ／２Ｃ型に比べて狭くなり、プロセスの変動に対して弱い。
【０００７】
図１２（ａ），（ｂ）のキャパシタにおけるキャパシタ膜には、強誘電体膜であるＰＺＴ（Ｐｂ(Ｚｒ,Ｔｉ)Ｏ3)、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＳＢＴＮ（ＳｒＢｉ2（Ｔａ、Ｎｂ）2Ｏ9）等のＢｉ層状構造化合物等が用いられている。これらの強誘電体膜は水素により還元され易く、ＦＲＡＭとしての品質を確保するためには、強誘電体膜の形成後、５００℃〜７００℃で酸化性雰囲気中にて回復アニールを行う必要がある。強誘電体キャパシタ構造形成後のプロセスには、層間絶縁膜の成長等、水素が発生する工程があるためである。
【０００８】
次世代のＦＲＡＭ、例えば０．１８μｍ世代のＦＲＡＭとして、高集積化が可能な１Ｔ／１Ｃ型の回路を用い、さらに集積度を向上させるため、スタック型のＦＲＡＭ（強誘電体キャパシタ構造と選択トランジスタ構造とを導電プラグで直接的に接続する構造）を採用する傾向にある。
【０００９】
スタック型のＦＲＡＭにおける強誘電体キャパシタ構造と接続される導電プラグの材料には、一般的にタングステン（Ｗ）が用いられる。Ｗは、不純物の添加された多結晶シリコンに比べて低抵抗で耐熱性もあるためである。しかしながら、Ｗは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなりコンタクトの確保が難しくなる。
【００１０】
一方、強誘電体キャパシタ構造の下部電極は、先述した酸化性雰囲気での回復アニールによる酸化劣化を回避するため、白金（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属が用いられる。また、酸化しても導電性を維持することのできる導電性貴金属酸化物、例えば、ＩｒＯ2、ＳｒＲｕＯ3、Ｌａ0.5Ｓｒ0.5ＣｏＯ3等も用いられる。
【００１１】
しかしながら、上記のような材料からなる下部電極は、６００℃前後の温度で酸素の拡散を抑制することができない。従って、上記のような高温により回復アニールを行うと、下部電極を通じてスタック型のＦＲＡＭにおけるＷプラグが酸化されてしまう。
【００１２】
このような酸化を防止するために、下部電極と導電プラグとの間に酸素バリア層を設けることが提案されている（例えば、特許文献１参照）。この提案では、導電プラグの一部であるチタンナイトライド（ＴｉＮ）膜と下部電極の間に、酸素バリア層となるチタンアルミナイトライド（ＴｉＡｌＮ）膜を挿入することが報告されている。このような酸素バリア層を設ければ、導電プラグの酸化を防止できる。なぜならば、ＴｉＡｌＮの酸化速度は、ＴｉＮよりも２桁以上遅いためである。また、アルミナイトライド（ＡｌＮ）それ自体は絶縁性を示すが、チタン（Ｔｉ）のような陽イオン性の不純物を添加するか、或いは窒素（Ｎ）を不足させたＡｌＮ膜を形成すれば導電性を示すようになるので、この酸素バリア層を設けたことによるコンタクト不良は問題とならない。
【００１３】
ところで、キャパシタ膜となる強誘電体膜の形成方法としては現在、スパッタ法の他、ゾルゲル法、ＭＯＣＶＤ（ＭＯＣＶＤ；Metal Organic Chemical Vapor Deposition）法が知られている。スパッタ法により強誘電体膜、例えば、ＰＺＴ膜を形成する場合には、その下地となる下部電極の材料としてＰｔが用いられる。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極が（１１１）面に強く配向している必要があるが、Ｐｔは（１１１）面に強く配向するため、ＰＺＴ膜の下地として適しているからである。
【００１４】
しかしながら、スパッタ法により形成したＰＺＴ膜は、高温で成膜すると結晶性が悪いので、低温でアモルファスな膜を形成後、酸素雰囲気中で急速熱処理（ＲＴＡ；Rapid Thermal Annealing）を行って結晶化する必要がある。ＲＴＡ処理による結晶化は、７００℃以上の高温が必要なため、スタック型のＦＲＡＭにおいては、ＴｉＡｌＮのような酸素バリア層を用いてもＷプラグを酸化させてしまう虞がある。
【００１５】
これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程において下部電極上で良好な結晶性を保ったまま成長されるので、結晶化アニールが不要となってプロセスの低温化が期待できる。
【００１６】
しかしながら、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合には、下部電極の構成材料としてＰｔは不向きである。なぜならば、ＰＺＴ膜中の鉛（Ｐｂ）がＰｔと反応して、ＰｔＰｂxを形成するので、下部電極とＰＺＴ膜の界面に荒れが生じ、膜質が劣化するからである。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合には、下部電極としてＰｔ以外の材料を選択しなければならない。
【００１７】
そこで、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極としてＰｔ以外の貴金属や導電性貴金属酸化物の採用が必要である。それらの材料のうち、酸化イリジウム（ＩｒＯｘ）などの酸化物導電材を下部電極として用いると、ＭＯＣＶＤ法によりＰＺＴ膜を形成する際に酸化物導電材が還元されるので、採用するのは難しい。そのため、下部電極の材料としてイリジウム（Ｉｒ）のような貴金属が採用される。
【００１８】
また、このようにＩｒ等の貴金属を下部電極の材料に用いる場合にも、酸素バリア層としてのＴｉＡｌＮ膜を用いれば、７００℃で回復アニールを行っても、Ｗプラグのコンタクト性が維持される。従って、ＴｉＡｌＮ膜の挿入は、Ｗプラグの耐酸化性の点で有利である。
【００１９】
【特許文献１】特開平８−６４７８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、ＦＲＡＭにおける更なる微細化・高集積化を図るべくスタック型の構造を採用するに際して、強誘電体キャパシタ構造の下部電極と接続されるＷプラグの酸化防止、キャパシタ膜となる強誘電体膜の優れた配向性を得るための強誘電体材料の選択、Ｗプラグの酸化防止及び配向性に優れた強誘電体材料を考慮した下部電極材料の最適な選択について様々な創意工夫がなされ、各々の構成を採り入れた場合に生じる不都合を解消すべく、熟慮されている。
【００２１】
更に、スタック型のＦＲＡＭでは、その大幅な高集積化を実現するためには、強誘電体キャパシタ構造を形成する際に、強誘電体キャパシタ構造を構成する各膜（下部電極膜、キャパシタ膜、及び上部電極膜）の積層体を一括してエッチングすること（一括エッチングプロセス）が必須となる。
【００２２】
本発明者は、上記のようなスタック型のＦＲＡＭについて、強誘電体キャパシタ構造の形成時に単純に一括エッチングプロセスを採用することに疑問を覚え、以下のような調査を行った。ここでは、上記の積層体を一括エッチングした後において、形成された強誘電体キャパシタ構造の下層に全面形成されている膜、ここでは下部電極と接続されるＷプラグが埋め込み形成される層間絶縁膜の表面状態について調べた。
【００２３】
詳細には、半導体基板上で、Ｗプラグが形成された層間絶縁膜上に、酸素バリア膜であるＴｉＡｌＮ膜、下部電極膜としてＩｒ膜をスパッタ法により積層した後、キャパシタ膜として強誘電体材料であるＰＺＴ膜をＭＯＣＶＤ法で成膜した。そして、上部電極膜として、下からＩｒＯ2＼Ｉｒをスパッタ法で成膜した。その後、ハードマスク材料として、下からＴｉＮ＼Ｐ−ＴＥＯＳ膜を上部電極膜上に成膜し、これらを電極形状にパターニングしてハードマスクを形成した。そして、ハードマスクを用いて、下部電極膜、キャパシタ膜、及び上部電極膜からなる積層体を一括エッチングした。
【００２４】
当該一括エッチング後の表面状態を走査型電子顕微鏡（ＳＥＭ）で観察したところ、図１３に示すように、エッチング加工によるパターンが存しない部位で多数の孔が形成されていることが判明した。
【００２５】
図１３の例では、当該一括エッチングにより上部電極膜から下部電極膜までパターニングした状態が示されており、直接的に孔の発生が確認された膜は下部電極膜の直下に存するＴｉＡｌＮからなる酸素バリア膜であるが、その下層の層間絶縁膜にも同様に孔が形成されることが確認された。これらの孔は比較的大径であるため、孔の形成により層間絶縁膜としての機能が損なわれることになる。従って、この状態で後続の製造プロセスへ進むことはできない。
【００２６】
本発明は、上記の課題に鑑みてなされたものであり、半導体装置の高集積化を実現すべく強誘電体キャパシタ構造の形成時の一括エッチングを行うも、パターン形成された強誘電体キャパシタ構造の下層に全面形成されている膜、ここでは層間絶縁膜の表面状態を良好に保ち、信頼性の高い半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の半導体装置の製造方法は、半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、前記下部電極となる下部電極膜を形成した後、前記下部電極膜上に、前記下部電極膜の表層に形成された酸化物を還元する酸化物還元膜を堆積する工程と、前記下部電極膜上の前記酸化物還元膜を除去する工程とを含む。
【発明の効果】
【００２８】
本発明によれば、半導体装置の高集積化を実現すべく強誘電体キャパシタ構造の形成時の一括エッチングを行うも、パターン形成された強誘電体キャパシタ構造の下層に全面形成されている膜、ここでは層間絶縁膜の表面状態を良好に保ち、信頼性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２９】
−本発明の基本骨子−
本発明者は、強誘電体キャパシタ構造の下層に全面形成されている層間絶縁膜に生じる多数の孔の発生原因を探るべく、以下のような諸実験を行った。
【００３０】
先ず、一括エッチングを行う前における上部電極の表面状態をＳＥＭを用いて調べた。
当該表面状態として、図１に示すように、上部電極の最上層となるＩｒ膜の表面には、大きなサイズの異物が生じていることが判明した。
【００３１】
次に、図１の異物の箇所における断面（図１中、断面Ａで示す）の様子をＳＥＭにより観察した。
その結果を図２に示す。図２のように、Ｉｒ膜表面の異物の部分における上部電極ＩｒＯ2が膜質的に疎（ポーラス）な状態となっており、Ｉｒ膜表面の異物の部分がその他の部分と比較してエッチングが速く進行するため、Ｉｒ膜の下層の層間絶縁膜における上記の異物の形成位置に相当する部分に孔が生じたと考えられる。
【００３２】
更に、下部電極膜であるＩｒ膜の表面には突起部（以下、Ｉｒヒロックと称する）が生じており、このＩｒヒロックを基点（例えば、図中＋で表示する部分）として見ると、ＭＯＣＶＤ法で形成されたキャパシタ膜であるＰＺＴ膜が、上記の基点に整合する位置で異常成長していることが判明した。更には、ＰＺＴ膜の異常成長の部分に整合する位置で、最上層となるＩｒ膜表面に図１の異物が生じている。従って、Ｉｒヒロックが図１の異物の発生原因となっていると推察される。
【００３３】
そこで本発明者は、Ｉｒヒロックの発生原因を探るべく、下部電極膜であるＩｒ膜の表面状態をＸＰＳ（X-ray Photoemission Spectroscopy）を用いて観察した。
図３（ａ）は、当該ＸＰＳによる観察結果を示す特性図である。同図は、Ｏ1sピークをピーク分離した結果を表している。"Hydroxyl"と表記したものは、水酸基によるピークを示しており、"Surface Absorbed Oxygen"と表記したものは表面に吸着したＯ原子によるピークを示している。その他、低結合エネルギー側にＩｒＯ2-x（０＜ｘ＜２）と表記した、Ｉｒ酸化物中の酸素原子（Ｏ）と考えられるピークが観察された。このピークは、下部電極膜であるＩｒ膜の成膜後に、その表面が酸化したことに起因して表出したものと考えられる。
【００３４】
この考察に基づき、下部電極膜であるＩｒ膜の成膜後において、Ｉｒ膜表面に生じた酸化物を除去して、当該表面状態をＸＰＳを用いて観察した。
ここでは先ず、イリジウム酸化物を還元する膜、換言すれば、Ｉｒよりも酸化し易い金属を含む膜、例えばＩｒよりも易酸化性の酸化膜である酸化アルミニウム（ＡｌＯx；０＜ｘ＜１．５）膜を堆積する。このＡｌＯx膜は、Ａｌ2Ｏ3のように完全な酸化物と比べると、酸素（Ｏ）の不足した酸化の不完全な状態で形成された酸化膜であり（０＜ｘ＜１．５）、Ｉｒ膜表面に生じた酸化物から酸素（Ｏ）を奪うことができる。ＡｌＯx膜を実現する一手法としては、Ａｌ2Ｏ3ターゲットを用いた高周波スパッタ法を、酸素を含まない雰囲気、例えばＡｒのみの雰囲気で行うことにより達成される。
【００３５】
このＡｌＯx膜により、Ｉｒ膜表面に生じた酸化物が還元される。しかる後、ＡｌＯx膜を例えば希フッ酸を用いて除去する。このとき、Ｉｒ膜表面は酸化物が除去された状態（即ち、表面がＩｒとされた状態）となる。このことは、希フッ酸処理によってＡｌＯx膜を除去したときに、Ｉｒ膜表面がいわゆるＦターミネートされて、当該表面が酸化物の生成し難い状態となるからであると考えられる。
【００３６】
このように、Ｉｒ膜表面から酸化物が除去された状態で、当該表面をＸＰＳにより観察した。その結果を図３（ｂ）に示す。同図においても、図３（ａ）と同様に、Ｏ1sピークをピーク分離した結果を表している。
図３（ｂ）では、図３（ａ）とは異なり、Hydroxylのピーク及びSurface Absorbed Oxygenのピークのみが表出しており、Ｉｒ酸化物と考えられるピークが消失していることが判る。
【００３７】
以上のことから、下部電極膜であるＩｒ膜の表面に存在していたＩｒ酸化物がＩｒヒロックの発生原因であると推察される。従って、当該Ｉｒ酸化物に起因して、上部電極膜の最上層のＩｒ膜に異物が生じることになる。しかるに、当該Ｉｒ酸化物が、一括エッチングによりパターン形成された強誘電体キャパシタ構造の下層で全面形成された膜に生じる孔の発生原因であると結論付けることができる。
【００３８】
このように、下部電極膜であるＩｒ膜の表面からＩｒ酸化物を除去した状態で、ＭＯＣＶＤ法によりキャパシタ膜であるＰＺＴ膜を成膜したところ、当該ＰＺＴ膜には異常成長が生じなくなった。そのため、一括エッチング後に強誘電体キャパシタ構造の下層で全面形成された膜（ここでは層間絶縁膜）に孔が発生することもなくなり、不都合なく後続の製造プロセスへ進むことが可能となった。
【００３９】
以上の結果を踏まえ、本発明として、強誘電体キャパシタ構造を一括エッチングによりパターン形成するに際して、下部電極膜となる貴金属膜（本発明では、自身が酸化しても導電性を維持する性質を有する金属）、ここではＩｒ膜を形成した後、下部電極膜上に、当該下部電極膜の表層に形成された酸化物を還元する酸化物還元膜（上記の例ではＡｌＯx膜）を堆積し、しかる後にこの酸化物還元膜を例えば希フッ酸処理によって除去することを骨子とする、半導体装置の製造方法を提示する。
【００４０】
ここで、下部電極膜となる貴金属膜として、Ｉｒ膜の代わりにルテニウム（Ｒｕ）膜を形成しても良い。Ｒｕは、Ｉｒと同様に、ＰｔのようにＰｂとの反応物を形成するものではないため、下部電極の材料として適している。
【００４１】
また、酸化物還元膜、ここではＩｒよりも易酸化性の金属を含む酸化物としてＡｌＯx膜を取り上げたが、イオン化傾向がＩｒやＲｕと同程度の貴金属であるＰｔより大きい金属の酸化物、或いは当該金属膜でも良い。イオン化傾向とは、水中で金属単体がイオン化しやすい順に並べたものである。例えば、「Ｋ，Ｃａ，Ｎａ，Ｍｇ，Ａｌ，Ｚｎ，Ｆｅ，Ｎｉ，Ｓｎ，Ｐｂ，（Ｈ），Ｃｕ，Ｈｇ，Ａｇ，Ｐｔ，Ａｕ」が有名である。この順番を見れば判るように、左ほどイオン化傾向が大きい、即ちイオン化し易い金属が並列している。従って、本発明における酸化物還元膜の材料としては、「Ｋ，Ｃａ，Ｎａ，Ｍｇ，Ａｌ，Ｚｎ，Ｆｅ，Ｎｉ，Ｓｎ，Ｐｂ，Ｃｕ，Ｈｇ，Ａｇ」から選ばれた少なくとも１種の、不完全な酸化状態の金属酸化物が好適である。
【００４２】
また、下部電極膜であるＩｒ表面に請じた酸化物を有効に除去するために、酸化物還元膜を堆積した後、酸化物還元膜を除去する前に、半導体基板を熱処理しても良い。
【００４３】
−本発明を適用した具体的な実施形態−
以下、本発明を適用した具体的な実施形態について、図面を参照しながら詳細に説明する。
【００４４】
本実施形態では、強誘電体キャパシタ構造の下部電極の導通を当該下部電極の下方で、上部電極の導通を当該上部電極の上方でそれぞれとる、いわゆるスタック型のＦＲＡＭを例示する。なお、説明の便宜上、ＦＲＡＭの構造をその製造方法と共に説明する。
図４〜図１１は、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【００４５】
先ず、図４（ａ）に示すように、シリコン半導体基板１０上に選択トランジスタとして機能するＭＯＳトランジスタ２０を形成する。
詳細には、シリコン半導体基板１０の表層に例えばＳＴＩ（Shallow Trench Isolation）法により素子分離構造１１を形成し、素子活性領域を確定する。
次に、素子活性領域に不純物、ここではＢを例えばドーズ量３．０×１０13／ｃｍ2、加速エネルギー３００ｋｅＶの条件でイオン注入し、ウェル１２を形成する。
【００４６】
次に、素子活性領域に熱酸化等により膜厚３．０ｎｍ程度の薄いゲート絶縁膜１３を形成し、ゲート絶縁膜１３上にＣＶＤ法により膜厚１８０ｎｍ程度の多結晶シリコン膜及び膜厚２９ｎｍ程度の例えばシリコン窒化膜を堆積し、シリコン窒化膜、多結晶シリコン膜、及びゲート絶縁膜１３をリソグラフィー及びそれに続くドライエッチングにより電極形状に加工することにより、ゲート絶縁膜１３上にゲート電極１４をパターン形成する。このとき同時に、ゲート電極１４上にはシリコン窒化膜からなるキャップ膜１５がパターン形成される。
【００４７】
次に、キャップ膜１５をマスクとして素子活性領域に不純物、ここではＡｓを例えばドーズ量５．０×１０14／ｃｍ2、加速エネルギー１０ｋｅＶの条件でイオン注入し、いわゆるＬＤＤ領域１６を形成する。
【００４８】
次に、全面に例えばシリコン酸化膜をＣＶＤ法により堆積し、このシリコン酸化膜をいわゆるエッチバックすることにより、ゲート電極１４及びキャップ膜１５の側面のみにシリコン酸化膜を残してサイドウォール絶縁膜１７を形成する。
【００４９】
次に、キャップ膜１５及びサイドウォール絶縁膜１７をマスクとして素子活性領域に不純物、ここではＰをＬＤＤ領域１６よりも不純物濃度が高くなる条件でイオン注入し、ＬＤＤ領域１６と重畳されるソース／ドレイン領域１８を形成して、ＭＯＳトランジスタ２０を完成させる。
【００５０】
続いて、図４（ｂ）に示すように、ＭＯＳトランジスタ２０の保護膜２１、及び層間絶縁膜２２を順次形成する。
詳細には、ＭＯＳトランジスタ２０を覆うように、保護膜２１、及び層間絶縁膜２２を順次形成する。ここで、保護膜２１としては、シリコン窒化膜を材料とし、ＣＶＤ法により膜厚１３０ｎｍ程度に堆積する。層間絶縁膜２２としては、例えばプラズマＴＥＯＳ膜(膜厚１３００ｎｍ程度)を形成し、ＣＭＰにより膜厚が７００ｎｍ程度となるまで研磨する。
【００５１】
続いて、図４（ｃ）に示すように、トランジスタ構造２０のソース／ドレイン領域１８と接続される導電プラグ１９Ａ，１９Ｂ，１９Ｃを形成する。
詳細には、先ず、各ソース／ドレイン領域１８をエッチングストッパーとして、当該各ソース／ドレイン領域１８の表面の一部が露出するまで層間絶縁膜２２、及び保護膜２１をリソグラフィー及びそれに続くドライエッチングにより加工し、例えば約０．３μｍ径のビア孔１９ａをそれぞれ形成する。
【００５２】
次に、各ビア孔１９ａの壁面を覆うように、スパッタ法により例えばＴｉ膜及びＴｉＮ膜を膜厚２０ｎｍ程度及びに膜厚５０ｎｍ程度に順次堆積して、下地膜（グルー膜）１９ｂを形成する。そして、ＣＶＤ法によりグルー膜１９ｂを介して各ビア孔１９ａを埋め込むように例えばＷ膜を堆積する。その後、ＣＭＰにより層間絶縁膜２２を研磨ストッパーとしてＷ膜及びグルー膜１９ｂを研磨し、各ビア孔１９ａ内をグルー膜１９ｂを介してＷで埋め込む導電プラグ１９Ａ，１９Ｂ，１９Ｃをそれぞれ同時形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００５３】
続いて、図５（ａ）に示すように、配向性向上膜２３ａ、酸素バリア膜２３ｂ、及び下部電極膜２４を順次形成する。
詳細には、先ず、後述の強誘電体キャパシタ構造におけるキャパシタ膜の配向性を向上させるため、例えばＴｉを膜厚２０ｎｍ程度に堆積する。チタンは自己配向性の強い性質を有するので、導電プラグ１９Ａ，１９Ｂ，１９Ｃ上及び層間絶縁膜２２上には、結晶性の良好なチタン膜が形成される。その後、Ｎ2雰囲気で急速アニール（ＲＴＡ）処理によりＴｉ膜を窒化してＴｉＮとし、導電性の配向性向上膜２３ａを形成する。ＲＴＡ処理の条件は、例えば基板温度が６５０℃、窒素流量が１０ｓｌｍ（standard liter/min、１．０１３×１０5Ｐａ、０℃）で、処理時間は１２０秒程度である。配向性向上膜２３ａは、窒化前のチタン膜の結晶性が良好なため、これを窒化させたＴｉＮ膜である配向性向上膜２３ａの結晶性も良好である。
【００５４】
次に、例えばスパッタ法によりＴｉＡｌＮを配向性向上膜２３ａ上に膜厚１００ｎｍ程度に堆積し、導電性の酸素バリア膜２３ｂを形成する。
【００５５】
次に、スパッタ法により例えば膜厚が１００ｎｍ程度にＩｒを堆積し、下部電極膜２４を形成する。Ｉｒ膜の成膜温度は、結晶性を向上させるため、できるだけ温度が高い方が良い。そのため、高温の成膜温度、例えば５００℃で下部電極膜２４を成膜することに起因して、成膜後にシリコン半導体基板１０を大気中に取り出す際に、下部電極膜２４の表面が酸化し易くなる。なお、下部電極膜２４としては、自身が酸化しても導電性を維持する性質を有する金属のうち、Ｉｒの代わりにＰｔ以外の貴金属、例えばルテニウム（Ｒｕ）を堆積しても良い。Ｒｕで下部電極膜２４を形成する場合でも、上記と同様に、成膜後に外気に触れることによりその表面が酸化し易くなる。
【００５６】
続いて、図５（ｂ）に示すように、下部電極膜２４上に酸化物還元膜２７を形成する。
詳細には、下部電極膜２４上にＡｌＯx膜（０＜ｘ＜１．５）を、不活性ガス、例えばアルゴン（Ａｒ）のみの雰囲気におけるＲＦスパッタ法により堆積し、酸化物還元膜２７を形成する。酸化物還元膜２７は、その膜厚が例えば２０ｎｍ程度となるように形成する。ここで、ＲＦスパッタ用のターゲット材には、酸化アルミニウム（Ａｌ2Ｏ3）を用いる。
【００５７】
酸化物還元膜２７は、アルゴン雰囲気のみのＲＦスパッタ法により成膜している。このような方法を用いることにより、酸化物還元膜２７は、化学量論においてアルミニウム（Ａｌ）組成が増加する。このように酸素欠陥が多い酸化物還元膜２７を下部電極膜２４上に形成することにより、酸化物還元膜２７の表面に生じたイリジウム酸化物を還元する（実質的に見れば、イリジウム酸化物を除去して酸化物還元膜２７の表面をＩｒとする）ことができる。
【００５８】
なお、酸化物還元膜２７としては、Ｉｒよりも易酸化性の金属を含む酸化物としてＡｌＯx膜を取り上げたが、ＡｌＯxの代わりに、イオン化傾向がＩｒやＲｕと同程度の貴金属であるＰｔより大きい金属や当該金属の不完全な酸化状態の酸化物を用いても良い。当該金属としては、具体的にはＫ，Ｃａ，Ｎａ，Ｍｇ，Ａｌ，Ｚｎ，Ｆｅ，Ｎｉ，Ｓｎ，Ｐｂ，Ｃｕ，Ｈｇ，Ａｇから選ばれた少なくとも１種が好適である。
【００５９】
続いて、図５（ｃ）に示すように、酸化物還元膜２７を除去する。
詳細には、例えば希フッ酸を用いて、下部電極膜２４上から酸化物還元膜２７を除去する。この酸化物還元膜２７はＡｌリッチのＡｌＯxとされているので、例えば希フッ酸を用いて容易に除去することができる。また、酸化物還元膜２７によるイリジウム酸化物の還元作用（イリジウム酸化物から酸素を奪うという意味において）を効果的に行うために、酸化物還元膜２７を除去する前に、熱処理を加えても良い。具体的には、シリコン半導体基板１０に対して、４００℃で３０分間程度の炉アニールを行う。
【００６０】
続いて、図６（ａ）に示すように、Ｉｒ酸化物の除去された下部電極膜２４上にキャパシタ膜２５を形成する。
詳細には、先ず、第１層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚５ｎｍ程度に成膜し、更にその上に、第２層目のＰＺＴ膜をＭＯＣＶＤ法により膜厚１１５ｎｍ程度に成膜して、全膜厚１２０ｎｍのキャパシタ膜２５を形成する。なお、図示の便宜上、キャパシタ膜２５を１層構造として示す。各ＰＺＴ膜の成膜条件としては、基板温度が例えば６２０℃、圧力が６．６７×１０2Ｐａ程度である。
【００６１】
ここで、１層目と２層目のＰＺＴ膜は同一の組成である。但し、１層目については酸素分圧を下げて成膜している。これは、低酸素分圧で成膜した方がＰＺＴ膜自身の結晶性が良好だからである。しかしながら、２層目も低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなり、リーク電流が増大するので、ここでは、１層目と２層目の成膜条件が異なる２段階成長法を採用している。
【００６２】
続いて、図６（ｂ）に示すように、キャパシタ膜２５上に上部電極膜２６の構成要素であるイリジウム酸化膜２６ａ及びＩｒ膜２６ｂを順次形成する。
詳細には、先ず、スパッタ法により、イリジウム酸化物を膜厚１５０ｎｍ程度に堆積してイリジウム酸化膜２６ａを形成する。
次に、イリジウム酸化膜２６ａ上に、スパッタ法により、Ｉｒを膜厚１００ｎｍ程度に堆積してＩｒ膜２６ｂを形成する。イリジウム酸化膜２６ａ及びＩｒ膜２６ｂから上部電極膜２６が構成される。
【００６３】
続いて、図６（ｃ）に示すように、ＴｉＮ膜２８及びシリコン酸化膜２９を形成する。
詳細には、ＴｉＮ膜２８については、上部電極膜２６上にスパッタ法等により膜厚２００ｎｍ程度に堆積形成する。シリコン酸化膜２９については、ＴｉＮ膜２８上に、例えばＴＥＯＳを用いたＣＶＤ法により膜厚７００ｎｍ程度に堆積形成する。ここで、ＴＥＯＳ膜の代わりにＨＤＰ膜を形成しても良い。
【００６４】
続いて、図７（ａ）に示すように、レジストマスク３６ａ，３６ｂを形成する。
詳細には、シリコン酸化膜２９上にレジストを塗布し、このレジストをリソグラフィーにより電極形状に加工して、各レジストマスク３６ａ，３６ｂを形成する。ここで、一方のレジストマスク３６ａが下方の導電プラグ１９Ａに整合する位置に、他方のレジストマスク３６ｂが下方の導電プラグ１９Ｂに整合する位置にそれぞれ形成される。
【００６５】
続いて、図７（ｂ）に示すように、シリコン酸化膜２９を加工する。
詳細には、レジストマスク３６ａ，３６ｂをマスクとしてシリコン酸化膜２９をドライエッチングする。このとき、レジストマスク３６ａ，３６ｂの電極形状に倣ってシリコン酸化膜２９がパターニングされ、ハードマスク２９ａ，２９ｂが形成される。また、レジストマスク３６ａ，３６ｂはエッチングされて厚みが減少する。
【００６６】
続いて、図８（ａ）に示すように、ＴｉＮ膜２８を加工する。
詳細には、レジストマスク３６ａ，３６ｂ及び各ハードマスク２９ａ，２９ｂをマスクとして、ＴｉＮ膜２８をドライエッチングする。このとき、ハードマスク２９ａ，２９ｂの電極形状に倣ってＴｉＮ膜２８がパターニングされ、ハードマスク２８ａ，２９ｂが形成される。また、レジストマスク３６ａ，３６ｂは、当該エッチング中に自身がエッチングされて薄くなる。その後、灰化処理等によりレジストマスク３６ａ，３６ｂを除去する。
【００６７】
続いて、図８（ｂ）に示すように、上部電極膜２６、キャパシタ膜２５、及び下部電極膜２４を一括エッチング加工した後、酸素バリア膜２３ｂ、及び配向性向上膜２３ａをエッチング加工し、強誘電体キャパシタ構造３０ａ，３０ｂを完成させる。
詳細には、ハードマスク２８ａ，２８ｂ及びハードマスク２９ａ，２９ｂをマスクとし、先ず酸素バリア膜２３ｂをエッチングストッパーとして、上部電極膜２６、キャパシタ膜２５、下部電極膜２４を一括してドライエッチング（一括エッチング）する。そして、シリコン酸化膜からなるハードマスク２９ａ，２９ｂを全面ドライエッチング（エッチバック）によりエッチング除去した後、同様にＴｉＮからなるハードマスク２８ａ，２８ｂをエッチング除去しながら酸素バリア膜２３ｂ及び配向性向上膜２３ａをドライエッチングにより加工する。これらのドライエッチングにより、ハードマスク２８ａ，２８ｂの電極形状に倣って、上部電極膜２６、キャパシタ膜２５、下部電極膜２４、酸素バリア膜２３ｂ、及び配向性向上膜２３ａがパターニングされる。
【００６８】
このとき、下部電極３１上にキャパシタ膜２５、上部電極３２が順次積層され、キャパシタ膜２５を介して下部電極３１と上部電極３２とが容量結合する各強誘電体キャパシタ構造３０ａ，３０ｂを完成させる。
【００６９】
ここで、図中左側の強誘電体キャパシタ構造３０ａでは、下部電極３１が導電性の配向性向上膜２３ａ及び酸素バリア膜２３ｂを介して導電プラグ１９Ａと接続され、当該導電プラグ１９Ａ、配向性向上膜２３ａ、及び酸素バリア膜２３ｂを介してソース／ドレイン１８と下部電極３１とが電気的に接続されている。一方、図中右側の強誘電体キャパシタ構造３０ｂでは、下部電極３１が導電性の配向性向上膜２３ａ及び酸素バリア膜２３ｂを介して導電プラグ１９Ｂと接続され、当該導電プラグ１９Ｂ、配向性向上膜２３ａ、及び酸素バリア膜２３ｂを介してソース／ドレイン１８と下部電極３１とが電気的に接続されている。
【００７０】
上記した一括エッチングは、各層の位置合わせ余裕を取る必要がなくなり、強誘電体キャパシタ３０ａ，３０ｂの微細化を可能とする技術である。
上述のように、本実施形態では、下部電極膜２４の表面に生じたイリジウム酸化物を還元して除去し、当該表面がＩｒヒロックのない平坦な状態でキャパシタ膜２５及び上部電極膜２６を積層するため、上部電極膜２６の表面には異物が生じることがなく、当該表面は均質な状態となる。このような各層の積層状態で一括エッチングを行うため、層間絶縁膜２２等に孔を生ぜしめることなく良好な一括エッチングが実現し、所期の高集積化された強誘電体キャパシタ３０ａ，３０ｂを得ることができる。
【００７１】
続いて、図９（ａ）に示すように、保護膜３３及び層間絶縁膜３４を形成する。
詳細には、先ず、強誘電体キャパシタ構造３０ａ，３０ｂの全面を覆うように、アルミナ（Ａｌ2Ｏ3）を材料として、原子層堆積法（ＡＬＤ：Atomic Layer Deposition）により膜厚２０ｎｍ〜５０ｎｍ程度、例えば４０ｎｍ程度に堆積し、保護膜３３を形成する。
【００７２】
次に、強誘電体キャパシタ構造３０ａ，３０ｂを保護膜３３を介して覆うように、層間絶縁膜３４を形成する。ここで、層間絶縁膜３４としては、例えばＴＥＯＳを用いたプラズマＣＶＤ法により、シリコン酸化膜を膜厚１５００ｎｍ〜２５００ｎｍ程度に堆積した後、ＣＭＰにより例えば膜厚が１０００ｎｍ程度となるまで研磨して形成する。ＣＭＰの後に、層間絶縁膜３４の脱水を目的として、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７３】
続いて、図９（ｂ）に示すように、強誘電体キャパシタ構造３０ａ，３０ｂの上部電極３２へのビア孔３５ａ，３５ｂを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜３４及び保護膜３３をパターニングし、各上部電極３２の表面の一部を露出させるビア孔３５ａ，３５ｂを形成する。
【００７４】
続いて、図１０（ａ）に示すように、導電プラグ１９Ｃへのビア孔３５ｃを形成する。
詳細には、リソグラフィー及びそれに続くドライエッチングにより層間絶縁膜３４及び保護膜３３をパターニングし、導電プラグ１９Ｃの表面の一部を露出させるビア孔３５ｃを形成する。
【００７５】
続いて、図１０（ｂ）に示すように、強誘電体キャパシタ構造３０ａ，３０ｂの上部電極３２と接続される導電プラグ３５Ａ，３５Ｂと、導電プラグ１９Ｃと接続される導電プラグ３５Ｃとを同時形成する。
詳細には、先ず、ビア孔３５ａ，３５ｂ，３５ｃの壁面を覆うように下地膜（グルー膜）３５ｄを形成した後、ＣＶＤ法によりグルー膜３５ｄを介してビア孔３５ａ，３５ｂ，３５ｃを埋め込むようにＷ膜を形成する。そして、層間絶縁膜３４をストッパーとして例えばＷ膜及びグルー膜３５ｄをＣＭＰにより研磨し、ビア孔３５ａ，３５ｂ，３５ｃ内をグルー膜３５ｄを介してＷで埋め込む導電プラグ３５Ａ，３５Ｂ，３５Ｃを形成する。ＣＭＰの後に、例えばＮ2Ｏのプラズマアニール処理を施す。
【００７６】
続いて、図１１に示すように、導電プラグ３５Ａ，３５Ｂ，３５Ｃとそれぞれ接続される各配線４１を形成する。
詳細には、先ず、層間絶縁膜３４上の全面にスパッタ法等によりバリアメタル膜４２、配線膜４３及びバリアメタル膜４４を堆積する。バリアメタル膜４２としては、スパッタ法により例えばＴｉ膜を膜厚６０ｎｍ程度及びＴｉＮ膜を膜厚３０ｎｍ程度に積層成膜する。配線膜４３としては、例えばＡｌ合金膜（ここではＡｌ−Ｃｕ膜）を膜厚４００ｎｍ程度に成膜する。バリアメタル膜４４としては、スパッタ法により例えばＴｉ膜を膜厚５ｎｍ程度及びＴｉＮ膜を膜厚７０ｎｍ程度に積層成膜する。ここで、配線膜４３の構造は、同一ルールのＦＲＡＭ以外のロジック部と同じ構造とされているため、配線の加工や信頼性上の問題はない。
【００７７】
次に、反射防止膜として例えばＳｉＯＮ膜又は反射防止膜（不図示）を成膜した後、リソグラフィー及びそれに続くドライエッチングにより反射防止膜、バリアメタル膜４４、配線膜４３及びバリアメタル膜４２を配線形状に加工し、導電プラグ３５Ａ，３５Ｂ，３５Ｃとそれぞれと接続される各配線４１をパターン形成する。なお、配線膜４３としてＡｌ合金膜を形成する代わりに、いわゆるダマシン法等を利用してＣｕ膜（又はＣｕ合金膜）を形成し、配線４１としてＣｕ配線を形成しても良い。
【００７８】
しかる後、層間絶縁膜や更なる上層配線の形成等の諸工程を経て、本実施形態によるスタック型のＦＲＡＭを完成させる。
【００７９】
以上説明したように、本実施形態によれば、スタック型のＦＲＡＭにおいて、下部電極膜２４であるＩｒ膜の表面に存在していたイリジウム酸化物が無い状態で、キャパシタ膜２５としてＭＯＣＶＤ法によりＰＺＴ膜の成長を行うことができるので、ＰＺＴが異常成長することなく、一括エッチング時の最上層（ここではＩｒ膜２６ｂ）に異物等が発生する虞が無い。そのため、一括エッチングで強誘電体キャパシタ構造３０ａ，３０ｂを形成することが可能となり、所期の高集積化が実現される。その結果、高集積化された強誘電体キャパシタ構造３０ａ，３０ｂを備えたＦＲＡＭを得ることができる。
【００８０】
以下、本発明の諸態様を付記としてまとめて記載する。
【００８１】
（付記１）半導体基板の上方に、下部電極と上部電極とにより誘電体材料からなるキャパシタ膜を挟持してなるキャパシタ構造を備えた半導体装置の製造方法であって、
前記下部電極となる下部電極膜を形成した後、前記下部電極膜上に、前記下部電極膜の表層に形成された酸化物を還元する酸化物還元膜を堆積する工程と、
前記下部電極膜上の前記酸化物還元膜を除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【００８２】
（付記２）前記下部電極膜は、自身が酸化しても導電性を維持する性質を有する金属を材料として形成されることを特徴とする付記１に記載の半導体装置の製造方法。
【００８３】
（付記３）前記下部電極膜は、イリジウム（Ｉｒ）又はルテニウム（Ｒｕ）を材料として形成されることを特徴とする付記２に記載の半導体装置の製造方法。
【００８４】
（付記４）前記酸化物還元膜は、前記下部電極膜の材料である金属よりもイオン化傾向が大きい金属元素を含む材料として形成されることを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【００８５】
（付記５）前記酸化物還元膜は、Ｋ、Ｃａ、Ｎａ、Ｍｇ、Ａｌ、Ｍｎ、Ｚｎ、Ｆｅ、Ｎｉ、Ｃｄ、Ｓｎ、Ｐｂ、Ｃｕ、Ｈｇ、Ａｇから選ばれた少なくとも１種の金属元素を含む材料として形成されることを特徴とする付記４に記載の半導体装置の製造方法。
【００８６】
（付記６）前記酸化物還元膜は、前記金属元素の酸化物であり、酸化の不完全な状態の材料から形成されることを特徴とする付記４又は５に記載の半導体装置の製造方法。
【００８７】
（付記７）前記下部電極膜上に前記酸化物還元膜を形成した後、前記酸化物還元膜を除去する前に、前記半導体基板を熱処理する工程を更に含むことを特徴とする付記１〜６のいずれか１項に記載の半導体装置の製造方法。
【００８８】
（付記８）高周波スパッタ法により、前記酸化物還元膜を形成することを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【００８９】
（付記９）前記酸化物還元膜を、希フッ酸を用いて除去することを特徴とする付記１〜８のいずれか１項に記載の半導体装置の製造方法。
【００９０】
（付記１０）前記キャパシタ膜は、ＰＺＴ膜であることを特徴とする付記１〜９のいずれか１項に記載の半導体装置の製造方法。
【００９１】
（付記１１）前記キャパシタ膜を、ＭＯＣＶＤ法により形成することを特徴とする付記１〜１０のいずれか１項に記載の半導体装置の製造方法。
【００９２】
（付記１２）前記キャパシタ構造は、前記下部電極下及び前記上部電極上で電気的接続がなされるスタック型であることを特徴とする付記１〜１１のいずれか１項に記載の半導体装置の製造方法。
【００９３】
（付記１３）前記下部電極膜を形成する前に、前記下部電極と電気的に接続されるタングステン（Ｗ）プラグを形成する工程を更に含むことを特徴とする付記１２に記載の半導体装置の製造方法。
【００９４】
（付記１４）前記Ｗプラグを形成した後、前記下部電極膜を形成する前に、前記キャパシタ膜の配向性を向上させる配向性向上膜及び前記Ｗプラグの酸化を防止する酸素バリア膜を順次形成する工程を更に含むことを特徴とする付記１３に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９５】
【図１】一括エッチングを行う前におけるＩｒ膜の表面状態の電子顕微鏡による写真を示す図である。
【図２】図１の異物の箇所における断面の電子顕微鏡による写真を示す図である。
【図３】ＸＰＳによる観察結果を示す特性図である。
【図４】本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図５】図４に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図６】図５に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図７】図６に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図８】図７に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図９】図８に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１０】図９に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１１】図１０に引き続き、本実施形態によるＦＲＡＭの構成をその製造方法と共に工程順に示す概略断面図である。
【図１２】ＦＲＡＭの回路構成を示す回路図である。
【図１３】一括エッチング後におけるＴｉＡｌＮ膜の表面状態の電子顕微鏡による写真を示す図である。
【符号の説明】
【００９６】
１０  シリコン半導体基板
２０  ＭＯＳトランジスタ
２４  下部電極膜
２５  キャパシタ膜
２６  上部電極膜
２６ａ  イリジウム酸化膜
２６ｂ  Ｉｒ膜
３０ａ，３０ｂ  強誘電体キャパシタ構造
２７  酸化物還元膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008010767.tif 000013
【図１２】
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【図１３】
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