(57)【要約】【課題】多層配線構造に内蔵される誘電体層の厚さが略均一であるにもかかわらず、広い帯域の周波数でインピーダンスが低減される。【解決手段】コンデンサ内蔵配線基板は、ＩＣチップを搭載可能な多層配線構造の基板である。第１コンデンサ１４０は、その多層配線構造に内蔵され、誘電体層４３の両面に配置された第１下部電極１４１と第１上部電極１４２との対向面積が所定面積となるように形成されている。第２コンデンサ２４０は、同じく多層配線構造に内蔵され、誘電体層４３の両面に配置された第２下部電極２４１と第２上部電極２４２との対向面積が所定面積とは異なる面積となるように形成されている。また、コンデンサ内蔵配線基板は、ＩＣチップに電源を供給する電源パッドと各上部電極１４２，２４２とを電気的に接続する電源ラインＰＬと、グランドパッドと各下部電極１４１，２４１とを電気的に接続するグランドラインＧＬとを備えている。【選択図】図４
2008010867.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣチップを搭載可能な多層配線構造の基板であって、
前記多層配線構造に内蔵され、第１誘電体層の両面に配置された第１下部電極と第１上部電極との対向面積が所定面積となるように形成された第１コンデンサと、
前記多層配線構造に内蔵され、前記第１誘電体層と並設され該第１誘電体層と同じ厚さの第２誘電体層の両面に配置された第２下部電極と第２上部電極との対向面積が前記所定面積とは異なる面積となるように形成された第２コンデンサと、
前記ＩＣチップに電源を供給する電源パッド及び前記ＩＣチップを接地するグランドパッドのいずれか一方と前記第１及び第２下部電極とを電気的に接続するラインと、
前記前記電源パッド及び前記グランドパッドのいずれか他方と前記第１及び第２上部電極とを電気的に接続するラインと、
を備えたコンデンサ内蔵配線基板。
【請求項２】
前記第１誘電体層と前記第２誘電体層は、一体化されて一枚の誘電体層として構成されている、
請求項１に記載のコンデンサ内蔵配線基板。
【請求項３】
前記第１誘電体層と前記第２誘電体層は、セラミック焼結体である、
請求項１又は２に記載のコンデンサ内蔵配線基板。
【請求項４】
前記第１下部電極と前記第２下部電極は分離され、前記第１上部電極と前記第２上部電極も分離され、前記第１下部電極と前記第１上部電極との対向面積は前記第２下部電極と前記第２上部電極との対向面積と異なっている、
請求項１〜３のいずれか１項に記載のコンデンサ内蔵配線基板。
【請求項５】
前記第１下部電極と前記第２下部電極は一体化されて一枚の電極板として構成され、前記第１上部電極と前記一枚の電極板との対向面積は前記第２上部電極と前記一枚の電極板との対向面積と異なっている、
請求項１〜３のいずれか１項に記載のコンデンサ内蔵配線基板。
【請求項６】
前記第１上部電極と前記第２上部電極は一体化されて一枚の電極板として構成され、前記第１下部電極と前記一枚の電極板との対向面積は前記第２下部電極と前記一枚の電極板との対向面積と異なっている、
請求項１〜３のいずれか１項に記載のコンデンサ内蔵配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサ内蔵配線基板に関するものであり、詳しくはＩＣチップを搭載可能な多層配線構造のコンデンサ内蔵配線基板に関する。
【背景技術】
【０００２】
従来より、ＩＣチップを搭載可能な配線基板として、ＩＣチップの電源ラインとグランドラインとの間に薄膜コンデンサを接続してデカップリングすることにより、搭載されるＩＣチップが高速にオンオフして生じるスイッチングノイズによって電源ラインの電位が瞬時に低下するのを抑制するものが提案されている。例えば、特許文献１では、誘電体膜の膜厚の異なる複数のコンデンサをＩＣチップの電源ラインとグランドラインとの間に並列に接続することにより、１つのコンデンサを用いる場合に比べて、より広い帯域の周波数でインピーダンスを低減するようにしたものが提案されている。
【特許文献１】特開２００５−１９１２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ＩＣチップを搭載可能な多層配線構造の配線基板に上述した特許文献１のような複数のコンデンサを内蔵しようとすると、多層配線構造に内蔵する誘電体層を各コンデンサごとに膜厚が異なるように作製しなければならないため、誘電体層を形成するのに多工程が必要になるという問題が生じる。
【０００４】
本発明は、このような問題を解決するためになされたものであり、多層配線構造に内蔵される誘電体層の厚さが略均一であるにもかかわらず、広い帯域の周波数でインピーダンスが低減されるコンデンサ内蔵配線基板を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明は、上述の目的の少なくとも一つを達成するために以下の手段を採った。
【０００６】
本発明のコンデンサ内蔵配線基板は、
ＩＣチップを搭載可能な多層配線構造の基板であって、
前記多層配線構造に内蔵され、第１誘電体層の両面に配置された第１下部電極と第１上部電極との対向面積が所定面積となるように形成された第１コンデンサと、
前記多層配線構造に内蔵され、前記第１誘電体層と並設され該第１誘電体層と同じ厚さの第２誘電体層の両面に配置された第２下部電極と第２上部電極との対向面積が前記所定面積とは異なる面積となるように形成された第２コンデンサと、
前記ＩＣチップに電源を供給する電源パッド及び前記ＩＣチップを接地するグランドパッドのいずれか一方と前記第１及び第２下部電極とを電気的に接続するラインと、
前記前記電源パッド及び前記グランドパッドのいずれか他方と前記第１及び第２上部電極とを電気的に接続するラインと、
を備えたものである。
【０００７】
このコンデンサ内蔵配線基板では、第１コンデンサの上部電極と下部電極との対向面積と第２コンデンサの上部電極と下部電極との対向面積（重なり合う面積）が異なっていることから、第１コンデンサの静電容量は第２コンデンサの静電容量と異なることになる。この結果、電源パッドに繋がるラインとグランドパッドに繋がるラインとの間に、静電容量の異なる複数のデカップリングコンデンサが並列に接続されているのと同じ状態になる。ここで、第１及び第２コンデンサはそれぞれ共振周波数のときにインピーダンスが極小値をとるが、静電容量の異なっているため、各々の共振周波数が異なる値となりインピーダンスが広い周波数帯域にわたって低く抑えられる。また、第１及び第２コンデンサの誘電体層は同じ厚さであり並設されているため、各コンデンサに応じて厚さの異なる誘電体層を用いる場合に比べて、多層配線構造を構築する途中で各誘電体層を容易に形成することができ、ひいては第１及び第２コンデンサを容易に形成することができる。
【０００８】
なお、本発明のコンデンサ内蔵配線基板は、第１及び第２コンデンサの２つのコンデンサを内蔵するものとしているが、３つ以上のコンデンサを内蔵するものについてもそのうちの２つのコンデンサが本発明の第１及び第２コンデンサの要件を満たせば本発明の権利範囲に含まれることはいうまでもない。また、本明細書で「同じ」とは、設計上あるいは製造上生じ得る誤差を考慮した上で同じであることを意味するものであり、全く同じ場合のほか、ほぼ同じ場合も含む。また、本明細書で各コンデンサの上部電極と下部電極との対向面積は、好ましくは、１５０μｍ四方の面積から１０ｍｍ四方の面積の間で定められる。この場合、異なる対向面積は、１５０μｍ四方の面積から１０ｍｍ四方の面積の間の異なる値ということになる。
【０００９】
本発明のコンデンサ内蔵配線基板において、前記第１誘電体層と前記第２誘電体層は、一体化されて一枚の誘電体層として構成されていてもよい。こうすれば、第１誘電体層と第２誘電体層とが分離している場合に比べて、一枚の誘電体層を分割することなくそのまま用いることができるため、手間がかからず製造工程が簡略化される。
【００１０】
本発明のコンデンサ内蔵配線基板において、前記第１誘電体層と前記第２誘電体層は、セラミック焼結体であってもよい。こうすれば、誘電体層の誘電率を十分高くすることができるため、第１及び第２コンデンサの静電容量を大きくして電源電圧の瞬時低下に対応する電荷供給源として機能させることができる。ここで、セラミック焼結体としては、特に限定されるものではないが、例えば、チタン酸バリウム（ＢａＴｉＯ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）からなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる原料を焼成したものとしてもよい。
【００１１】
本発明のコンデンサ内蔵配線基板において、前記第１下部電極と前記第２下部電極は分離され、前記第１上部電極と前記第２上部電極は分離され、前記第１下部電極と前記第１上部電極との対向面積は前記第２下部電極と前記第２上部電極との対向面積と異なるようにしてもよい。あるいは、前記第１下部電極と前記第２下部電極は一体化されて一枚の電極板として構成され、前記第１上部電極と前記一枚の電極板との対向面積は前記第２上部電極と前記一枚の電極板との対向面積と異なるようにしてもよい。あるいは、前記第１上部電極と前記第２上部電極は一体化されて一枚の電極板として構成され、前記第１下部電極と前記一枚の電極板との対向面積は前記第２下部電極と前記一枚の電極板との対向面積と異なるようにしてもよい。
【００１２】
なお、本明細書では「上」「下」「右」「左」等の語句を用いて説明しているが、これらの語句は構成要素の位置関係を明らかにするために用いているに過ぎない。したがって、例えば「上」「下」を逆にしたり「右」「左」を逆にしたりしてもよい。
【発明を実施するための最良の形態】
【００１３】
次に、本発明の実施の形態を図面に基づいて説明する。図１は本発明の一実施形態である多層プリント配線板１０の平面図、図２はこの多層プリント配線板１０の概略断面図、図３はこの多層プリント配線板１０の要部断面図、図４は多層プリント配線板１０内の第１コンデンサ１４０及び第２コンデンサ２４０の斜視図である。
【００１４】
本実施形態の多層プリント配線板１０は、本発明のコンデンサ内蔵配線基板の一例であり、図１及び図２に示すように表面にＩＣチップ７０を実装する実装部６０を備えている。この実装部６０には、ＩＣチップ７０を接地するグランドラインＧＬに接続されるグランド用パッド６１と、ＩＣチップ７０に電源電位を供給する電源ラインＰＬに接続される電源用パッド６２と、ＩＣチップ７０に信号を入出力するシグナルラインＳＬに接続されるシグナル用パッド６３とが設けられている。本実施形態では、グランド用パッド６１と電源用パッド６２を中央付近に格子状又は千鳥状に配列し、その周りにシグナル用パッド６３を格子状、千鳥状又はランダムに配列している。グランド用パッド６１は、電源ラインＰＬやシグナルラインＳＬとは独立して多層プリント配線板１０の内部に形成されたグランドラインＧＬを介して実装部６０とは反対側の面に形成されたグランド用外部端子６６に接続され、電源用パッド６２は、グランドラインＧＬやシグナルラインＳＬとは独立して多層プリント配線板１０の内部に形成された電源ラインＰＬを介して実装部６０とは反対側の面に形成された電源用外部端子６７に接続されている。なお、電源ラインＰＬは第１及び第２コンデンサ１４０，２４０の上部電極１４２，２４２と接続され、グランドラインＧＬは第１及び第２コンデンサ１４０，２４０の下部電極１４１，２４１と接続されている。シグナル用パッド６３は、電源ラインＰＬやグランドラインＧＬとは独立して多層プリント配線板１０の内部に形成されたシグナルラインＳＬを介して実装部６０とは反対側の面に形成されたシグナル用外部端子６８に接続されている。なお、実装部６０のパッド総数は、約１０００〜３００００である。
【００１５】
多層プリント配線板１０の構造について、図３を用いて更に詳しく説明する。多層プリント配線板１０は、コア基板２０と、このコア基板２０の上側に絶縁層２６を介して形成された前出の第１及び第２コンデンサ１４０，２４０と、この第１及び第２コンデンサ１４０，２４０の上側に形成されたビルドアップ部３０と、このビルドアップ部３０の最上層に形成された前出の実装部６０とを備えている。なお、実装部６０の各パッドはビルドアップ部３０内に積層された配線パターンであるビルドアップ部内導体層（ＢＵ導体層）３２と電気的に接続されている。
【００１６】
コア基板２０は、ＢＴ（ビスマレイミド−トリアジン）樹脂やガラスエポキシ基板等からなるコア基板本体２１の表裏両面に形成された銅からなる導体層２２，２２と、コア基板本体２１の表裏を貫通するスルーホールの内周面に形成された銅からなるスルーホール導体２４とを有しており、両導体層２２，２２はスルーホール導体２４を介して電気的に接続されている。
【００１７】
第１コンデンサ１４０は、図３及び図４に示すように、セラミック系の高誘電体材料を高温で焼成した誘電体層４３と、この誘電体層４３を挟む第１下部電極１４１及び第１上部電極１４２とで構成されている。この第１コンデンサ１４０のうち、第１下部電極１４１は、誘電体層４３の下面に形成されたニッケル電極であり実装部６０のグランド用パッド６１に電気的に接続され、第１上部電極１４２は、誘電体層４３の上面に形成された銅電極であり実装部６０の電源用パッド６２に電気的に接続される。このため、第１下部電極１４１及び第１上部電極１４２はそれぞれ実装部６０に実装されるＩＣチップ７０のグランド用端子及び電源用端子に接続される。また、第１下部電極１４１は、第２下部電極２４１よりも大きな面積を持つベタパターンであって、コア基板２０の導体層２２のうち電源ライン用の導体層２２Ｐと第１上部電極１４２とを電気的に接続する第１上部バイアホール導体１４８を非接触な状態で貫通する円孔１４１ａを有している。一方、第１上部電極１４２は、誘電体層４３の上面のうち第１下部電極１４１と対向する位置に形成されている。この第１上部電極１４２は、第１下部電極１４１と形状及び面積が略等しいベタパターンであって、コア基板２０の導体層２２のうちグランド用の導体層２２Ｇと第１下部電極１４１とを電気的に接続する第１下部バイアホール導体１４５を非接触な状態で貫通するクリアランス１４２ａを有している。誘電体層４３は一枚の誘電体膜により構成され、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなる高誘電体材料を約０．１〜１０μｍの薄膜状にしたあと焼成してセラミックにしたものである。
【００１８】
第２コンデンサ２４０は、図３及び図４に示すように、前出の誘電体層４３と、この誘電体層４３を挟む第２下部電極２４１及び第２上部電極２４２とで構成されている。この第２コンデンサ２４０のうち、第２下部電極２４１は、誘電体層４３の下面に形成されたニッケル電極であり実装部６０のグランド用パッド６１に電気的に接続され、第２上部電極２４２は、誘電体層４３の上面に形成された銅電極であり実装部６０の電源用パッド６２に電気的に接続される。このため、第２下部電極２４１及び第２上部電極２４２はそれぞれ実装部６０に実装されるＩＣチップ７０のグランド用端子及び電源用端子に接続される。また、第２下部電極２４１は、第１下部電極１４１よりも小さな面積を持つベタパターンであって、コア基板２０の導体層２２のうち電源ライン用の導体層２２Ｐと第２上部電極２４２とを電気的に接続する第２上部バイアホール導体２４８を非接触な状態で貫通する円孔２４１ａを有している。一方、第２上部電極２４２は、誘電体層４３の上面のうち第２下部電極２４１と対向する位置に形成されている。この第２上部電極２４２は、第２下部電極２４１と面積が略等しいベタパターンであって、コア基板２０の導体層２２のうちグランド用の導体層２２Ｇと第２下部電極２４１とを電気的に接続する第２下部バイアホール導体２４５を非接触な状態で貫通するクリアランス２４２ａを有している。
【００１９】
ここで、第１及び第２下部電極１４１，２４１は、いずれも絶縁層２６の上面に形成された略同じ厚みの電極であり、第１及び第２上部電極１４２，２４２は、いずれも誘電体層４３の上面に形成された略同じ厚みの電極である。そして、第１下部電極及び第１上部電極１４１，１４２の面積をＳ１、誘電体層４３の厚さをｄ、誘電体層４３の誘電率をεとすると第１コンデンサ１４０の静電容量Ｃ１はＣ１＝ε・Ｓ１／ｄとなる。また、第２下部電極及び第２上部電極２４１，２４２の面積をＳ２とすると第２コンデンサ２４０の静電容量Ｃ２はＣ２＝ε・Ｓ２／ｄとなる。面積Ｓ１は面積Ｓ２よりも大きいから、第１コンデンサ１４０の静電容量Ｃ１は第２コンデンサ２４０の静電容量Ｃ２よりも大きくなる。また、第１及び第２コンデンサ１４０，２４０の等価回路はＬＣ並列回路となるから、周波数とインピーダンスとの関係は共振周波数のときにインピーダンスが極小になるパターンとなる。そして、共振周波数は静電容量の平方根の逆数に比例するから、静電容量の大きな第１コンデンサ１４０の共振周波数の方が静電容量の小さな第２コンデンサ２４０の共振周波数よりも小さな値となる。このときの周波数に対するインピーダンスの関係を図５に示す。なお、図５は横軸、縦軸とも対数である。
【００２０】
なお、第１及び第２下部電極１４１，２４１や第１及び第２上部電極１４２，２４２は、各シグナルラインを非接触状態で上下に貫通する貫通孔を有していてもよいが、それよりも図２に示すように第１及び第２下部電極１４１，２４１や第１及び第２上部電極１４２，２４２の外側に各シグナルラインが形成されている方が好ましい。
【００２１】
ビルドアップ部３０は、第１及び第２コンデンサ１４０，２４０の上側にビルドアップ部絶縁層（ＢＵ絶縁層）３６とＢＵ導体層３２とを交互に積層したものであり、ＢＵ絶縁層３６を挟んで上下に配置されたＢＵ導体層３２同士やＢＵ絶縁層３６を挟んで上下に配置されたＢＵ導体層３２と第１及び第２コンデンサ１４０，２４０とはＢＵバイアホール導体３４を介して電気的に接続されている。なお、ビルドアップ部３０のファイン化を考慮して、ＢＵ導体層３２の厚さは第１及び第２下部電極１４１、２４１よりも薄くなっている。また、ビルドアップ部３０の最表層には実装部６０が形成されている。このようなビルドアップ部３０は、周知のサブトラクティブ法やアディティブ法（セミアディティブ法やフルアディティブ法を含む）により形成されるが、例えば以下のようにして形成される。すなわち、まず、コア基板２０の表裏両面にＢＵ絶縁層３６（常温でのヤング率が例えば２〜７ＧＰａ）となる樹脂シートを貼り付ける。この樹脂シートは、変成エポキシ系樹脂シート、ポリフェニレンエーテル系樹脂シート、ポリイミド系樹脂シート、シアノエステル系樹脂シートなどで形成され、その厚みは概ね２０〜８０μｍである。かかる樹脂シートは、シリカ、アルミナ、ジルコニア等の無機成分が分散されていてもよい。次に、貼り付けた樹脂シートに炭酸ガスレーザやＵＶレーザ、ＹＡＧレーザ、エキシマレーザなどによりスルーホールを形成し、この樹脂シートの表面とスルーホールの内部に無電解銅めっきを施して導体層とする。この導体層上にめっきレジストを形成し、めっきレジスト非形成部に電解銅めっきを施した後、レジスト下の無電解銅めっきをエッチング液で除去することによりＢＵ導体層３２が形成される。なお、スルーホール内部の導体層がＢＵバイアホール導体３４となる。あとは、この手順を繰り返すことによりビルドアップ部３０が形成される。本実施形態では、第１及び第２コンデンサ１４０，２４０の第１及び第２下部電極１４１、２４１はＢＵ導体層３２よりも厚く形成されている。
【００２２】
次に、このように構成された多層プリント配線板１０の使用例について説明する。まず、裏面に多数のはんだバンプが配列されたＩＣチップ７０を実装部６０に載置する。このとき、ＩＣチップ７０のグランド用端子、電源用端子、シグナル用端子をそれぞれ実装部６０のグランド用パッド６１、電源用パッド６２、シグナル用パッド６３と接触させる。続いて、リフローにより各端子をはんだにより接合する。その後、多層プリント配線板１０をマザーボード等の他のプリント配線板に接合する。このとき、予め多層プリント配線板１０の裏面に形成されたパッドにはんだバンプを形成しておき、他のプリント配線板上の対応するパッドと接触させた状態でリフローにより接合する。多層プリント配線板１０に内蔵された第１及び第２コンデンサ１４０，２４０は、誘電率の高いセラミックからなる誘電体層４３を有していることやコンデンサを一つだけ内蔵する場合に比べて低インピーダンス領域が広くなることから、充分なデカップリング効果を奏することが可能となり、実装部６０に実装したＩＣチップ７０（ＩＣ）のトランジスタが電源不足となりにくいし、高周波ノイズによる誤動作も防止することができる。なお、必要に応じて、多層プリント配線板１０の実装部６０の周囲に静電容量の大きなチップコンデンサを搭載し、第１及び第２コンデンサ１４０，２４０と並列接続してもよい。こうすれば、電源供給能力が一層向上しやすくなる。また、複数のチップコンデンサを搭載する場合、各チップコンデンサの静電容量が異なるようにすれば低インピーダンス領域を広くしやすくなる。
【００２３】
次に、本実施例の多層プリント配線板１０の製造手順について、図６〜図９に基づいて説明する。まず、誘電体層４３と、誘電体層４３の下面全面を覆うニッケル製の下部電極４１と、誘電体層４３の上面全面を覆う銅製の上部電極４２とを備える高誘電体シート３４０（図６（ａ）参照）は以下の手順により作製することができる。
（１）乾燥窒素中において、濃度１．０モル／リットルとなるように秤量したジエトキシバリウムとビテトライソプロポキシドチタンを、脱水したメタノールと２−メトキシエタノールとの混合溶媒（体積比３：２）に溶解し、室温の窒素雰囲気下で３日間攪拌してバリウムとチタンのアルコキシド前駆体組成物溶液を調整した。次いで、この前駆体組成物溶液を０℃に保ちながら攪拌し、あらかじめ脱炭酸した水を０．５マイクロリットル／分の速度で窒素気流中で噴霧して加水分解する。
（２）このようにして作製されたゾル−ゲル溶液を、０．２ミクロンのフィルターを通し、析出物等をろ過する。
（３）上記（２）で作製したろ過液を厚さ１４μｍのニッケル製の下部電極４１上に１５００ｒｐｍで１分間スピンコートし、溶液をスピンコートした基板を１５０℃に保持されたホットプレート上に３分間置き乾燥する。その後基板を８５０℃に保持された電気炉中に挿入し、１５分間焼成を行う。ここで、１回のスピンコート／乾燥／焼成で得られる膜厚が０．０３μｍとなるようゾル−ゲル液の粘度を調整する。なお、下部電極４１としてはニッケルの他に、銅、白金、金、銀等を用いることもできる。
（４）スピンコート／乾燥／焼成を２５回程度繰り返すことにより、厚さ０．７５μｍの誘電体層４３とする。
（５）その後、スパッタ等の真空蒸着装置を用いて誘電体層４３の上に銅層を形成し更にこの銅層上に電解めっき等で銅を１０μｍ程度足すことにより、下部電極４１と略同じ厚さの上部電極４２を形成する。このようにして得られる高誘電体シート３４０の誘電特性は、INPEDANCE/GAIN PHASE ANALYZER(ヒューレットパッカード社製、品名：４１９４Ａ）を用い、周波数１ｋＨｚ、温度２５℃、ＯＳＣレベル１Ｖという条件で測定することができる。その比誘電率は、１３００程度である。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。また、誘電体層４３をチタン酸バリウムとしたが、他のゾル−ゲル溶液を用いることで、誘電体層４３をチタン酸ストロンチウム（ＳｒＴｉＯ3）、酸化タンタル（ＴａＯ3、Ｔａ2Ｏ5）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ジルコン酸ランタン鉛（ＰＬＺＴ）、チタン酸ジルコン酸ニオブ鉛（ＰＮＺＴ）、チタン酸ジルコン酸カルシウム鉛（ＰＣＺＴ）及びチタン酸ジルコン酸ストロンチウム鉛（ＰＳＺＴ）のいずれかにすることも可能である。
【００２４】
なお、高誘電体シート３４０のその他の作製方法として、以下の方法もある。即ち、チタン酸バリウム粉末（富士チタン工業株式会社製、ＨＰＢＴシリーズ）を、チタン酸バリウム粉末の全重量に対して、ポリビニルアルコール５重量部、純水５０重量部および溶剤系可塑剤としてフタル酸ジオクチルまたはフタル酸ジブチル１重量部の割合で混合されたバインダ溶液に分散させ、これをロールコータ、ドクターブレード、αコータ等の印刷機を用いて、厚さ１４μｍのニッケル製の下部電極４１に、厚さ５〜７μｍ程度の薄膜状に印刷し、６０℃で１時間、８０℃で３時間、１００℃で１時間、１２０℃で１時間、１５０℃で３時間乾燥し未焼成層とする。ＢａＴｉＯ3以外にＳｒＴｉＯ3、ＴａＯ3、Ｔａ2Ｏ5、ＰＺＴ、ＰＬＺＴ、ＰＮＺＴ、ＰＣＺＴ、ＰＳＺＴからなる群より選ばれた１種又は２種以上の金属酸化物を含んでなるペーストをロールコータ、ドクターブレード等の印刷機を用いて、厚さ０．１〜１０μｍの薄膜状に印刷、乾燥し未焼成層としてもよい。印刷後、この未焼成層を６００〜９５０℃の温度範囲で焼成し、誘電体層４３とする。その後、スパッタ等の真空蒸着装置を用いて誘電体層４３の上に銅層を形成し更にこの銅層上に電解めっき等で銅を２〜１０μｍ程度足すことにより、下部電極４１と略同じ厚さの銅製の上部電極４２を形成する。なお、真空蒸着は銅以外に白金、金等の金属層を形成してもよいし、電解めっきも銅以外にニッケル、スズ等の金属層を形成してもよい。その他、チタン酸バリウムをターゲットにしたスッパタ法でも可能である。
【００２５】
続いて、図６（ｂ）及び（ｃ）に示すように、高誘電体シート３４０の下部電極４１を直線溝Ｌ１により第１下部電極１４１と第２下部電極２４１とに分割すると共に、円孔１４１ａ，２４１ａを形成する。なお、図６（ｃ）は図６（ｂ）のＡ−Ａ断面図である。ここで、下部電極４１を分割する方法について以下に説明する。まず、下部電極４１にレジストを積層し、そのレジストにフォトマスクを介して露光・現像することにより、形成しようとする直線溝Ｌ１を除く領域を覆うようにレジストパターンを形成し、続いてエッチング液で処理して下部電極４１のうちレジストで覆われていない部分を除去することにより直線溝Ｌ１を形成し、その後レジストを剥離する。円孔１４１ａ，２４１ａの形成方法も同様に写真法(テンティング法)で形成する。この結果、下部電極４１は直線溝Ｌ１により第１下部電極１４１と第２下部電極２４１に分割される。ここで、直線溝Ｌ１の溝幅は、この直線溝Ｌ１に絶縁性樹脂が充填されたときに隣り合う第１下部電極１４１と第２下部電極２４１同士の絶縁が維持される幅に設定する。また、エッチング工程では、塩化第２銅エッチング液を使用できる。
【００２６】
続いて、図７（ａ）に示すように、コア基板２０を用意し、このコア基板２０の上に、熱硬化性樹脂フィルム（味の素社製のＡＢＦ−４５ＳＨ）を介して、温度５０〜１５０℃、圧力０．５〜１．５ＭＰａというラミネート条件下で高誘電体シート３４０を貼り付ける。その後、１５０℃〜１７０℃で１時間硬化する。これにより、熱硬化性絶縁フィルムは硬化して絶縁層２６となる。このときの様子を図７（ｂ）に示す。なお、高誘電体シート３４０の第１及び第２下部電極１４１，２４１の表面は粗化されているのが好ましい。この粗化は、例えば、インタープレートプロセス（荏原ユージライト製）を使用して行うことができる。
【００２７】
次に、高誘電体シート３４０が積層された作製途中の基板の上に市販のエッチングレジスト（ドライフィルム）を貼り付け、多層プリント配線板のパターン形成時に通常行われる露光・現像により、エッチングレジストにパターンを形成する。パターン化後にエッチングレジストが形成されていない部分をエッチングにより除去したあと、エッチングレジストを除去して円孔３５１，３５２を形成する（図８（ａ）参照）。エッチング工程では、塩化第二銅エッチング液を使用することができる。円孔３５１の位置は、図３における第１下部バイアホール導体１４５及び第１上部バイアホール導体１４８が形成される位置に相当し、円孔３５２の位置は、図３における第２下部バイアホール導体２４５及び第２上部バイアホール導体２４８が形成される位置に相当する。続いて、円孔３５１，３５２が形成された位置にＵＶレーザを照射することにより、高誘電体シート３４０を貫通し、高誘電体シート３４０より下層に位置する導体層２２に到達するバイアホール３６１，３６２を形成する（図８（ｂ）参照）。なお、円孔３５１，３５２を設けず、上部電極４２に直接ＵＶレーザ等を照射してバイアホールを形成してもよい。
【００２８】
次に、この作製途中の基板の表面（各円孔３５１，３５２や各バイアホール３６１，３６２の底面や周壁も含む）に無電解めっき触媒を付与した後、無電解銅めっき水溶液中にその基板を浸漬し、基板の表面に厚さ０．６〜３．０μｍの無電解銅めっき膜を形成する（図示せず）。なお、無電解めっき水溶液は以下の組成のものを使用できる。硫酸銅：０．０３ｍｏｌ／Ｌ、ＥＤＴＡ：０．２００ｍｏｌ／Ｌ、ＨＣＨＯ：０．１ｇ／Ｌ、ＮａＯＨ：０．１ｍｏｌ／Ｌ、α，α′−ビピリジル：１００ｍｇ／Ｌ、ポリエチレングリコール（ＰＥＧ）０．１ｇ／Ｌ。続いて、無電解銅めっき膜の上に厚さ２５μｍの電解銅めっき膜を形成することにより、各円孔３５１，３５２や各バイアホール３６１，３６２を銅で充填する。この結果、バイアホール３６１に充填された銅のうち、第１下部電極１４１と接触しているものが第１下部バイアホール導体１４５となり、第１下部電極１４１と接触していないものが第１上部バイアホール導体１４８となる。また、バイアホール３６２に充填された銅のうち、第２下部電極２４１と接触しているものが第２下部バイアホール導体２４５となり、第２下部電極２４１と接触していないものが第２上部バイアホール導体２４８となる（図８（ｃ）参照）。なお、電解銅めっき液は以下の組成のものを使用できる。硫酸：２００ｇ／Ｌ、硫酸銅：８０ｇ／Ｌ、添加剤：１９．５  ｍｌ／Ｌ（アトテックジャパン社製、カパラシドＧＬ）。また、電解銅めっきは以下の条件で行うことができる。電流密度０．５−２Ａ／ｄｍ2、時間６０−１１５分、温度２３±２℃。
【００２９】
続いて、電解銅めっき膜上にエッチングレジスト（ドライフィルム）を貼り付け、その後エッチングレジストをパターン化する（図９（ａ）参照）。パターン化後にエッチングレジストが形成されていない部分は、上部電極４２を第１上部電極１４２と第２上部電極２４２に分割する直線溝Ｌ２に相当する部分や、第１下部バイアホール導体１４５を上部電極４２から絶縁させるためのドーナツ状のクリアランス１４２ａに相当する部分、第２下部バイアホール導体２４５を上部電極４２から絶縁させるためのドーナツ状のクリアランス２４２ａに相当する部分である。エッチングレジストが形成されていない部分に存在する銅をエッチングにより除去することで、直線溝Ｌ２やクリアランス１４２ａ，２４２ａが形成される（図９（ｂ）参照）。これにより、上部電極４２は第１上部電極１４２と第２上部電極２４２に分割され、第１下部バイアホール導体１４５は第１上部電極１４２から絶縁され、第２下部バイアホール導体２４５は第２上部電極２４２から絶縁される。その後、エッチングレジストを除去する。このような工程を経ることで、コア基板２０の上に第１及び第２コンデンサ１４０，２４０が形成される。その後、この上にビルドアップ部３０を段落００２１で説明した方法により積層する。このとき、ビルドアップ部３０の最上層には各パッド６１，６２，６３となる電極を形成し、図１〜図３に示す多層プリント配線板１０が完成する。
【００３０】
以上詳述した多層プリント配線板１０によれば、静電容量の異なる第１及び第２コンデンサ１４０，２４０が電源ラインＰＬとグランドラインＧＬとの間に並列に接続されているため、図５に示すように各々の共振周波数が異なる値となりインピーダンスが広い周波数帯域にわたって低く抑えられる。また、厚さが略均一な誘電体層４３を用いるため、各コンデンサごとに厚さの異なる誘電体層を用いる場合に比べて、多層配線構造を構築する途中で容易に誘電体層４３を形成することができ、ひいてはデカップリングコンデンサを容易に形成することができる。
【００３１】
また、誘電体層４３は第１及び第２コンデンサ１４０，２４０に共通な一枚の誘電体膜を用いていることから、各コンデンサ１４０，２４０の下部電極や上部電極の面積に合わせて分割した誘電体層を用いる場合に比べて、一枚の誘電体膜を分割したりする手間がかからず、製造工程が簡略化される。
【００３２】
更に、誘電体層４３はセラミック焼結体を用いているため、誘電率εを十分高くすることができ、各デカップリングコンデンサの静電容量を大きくして電源電圧の瞬時低下に対応する電荷供給源として機能させることができると共にシグナルの電源強化を図ることができる。
【００３３】
なお、本発明は上述した実施形態に何ら限定されることはなく、本発明の技術的範囲に属する限り種々の態様で実施し得ることはいうまでもない。
【００３４】
例えば、上述した実施形態では、第１コンデンサ１４０につき第１下部電極１４１の面積と第１上部電極１４２の面積を略同じ大きさにすると共に両電極１４１，１４２を互いに対向するようにし、第２コンデンサ２４０につき第２下部電極２４１の面積と第２上部電極２４２の面積を略同じ大きさにすると共に両電極２４１，２４２を互いに対向するようにしたが、第１下部電極１４１の面積と第１上部電極１４２の面積を必ずしも略同じ大きさにする必要もない。例えば、図１０に示すように、第１下部電極１４１の面積を第１上部電極１４２の面積よりも大きくすると共に、第２下部電極２４１の面積を第２上部電極２４２の面積よりも大きくしてもよい。このとき、第１下部電極１４１と第１上部電極１４２との対向面積と第２下部電極２４１と第２上部電極２４２との対向面積とが異なる大きさになるようにする。このようにしても、第１及び第２コンデンサ１４０，２４０の静電容量は互いに異なることになるため、上述した実施形態と同様の効果が得られる。また、図４の第１コンデンサ１４０と図１０の第２コンデンサ２４０とを組み合わせてもよいし、図１０の第１コンデンサ１４０と図４の第２コンデンサ２４０とを組み合わせてもよい。更に、下部と上部のどちらの電極面積を大きくするかは適宜決めればよい。いずれの場合も、第１及び第２コンデンサ１４０，２４０の静電容量が互いに異なるようにする。
【００３５】
上述した実施形態では、第１コンデンサ１４０の第１下部電極１４１と第２コンデンサ２４０の第２下部電極２４１とを分離して設けると共に第１コンデンサ１４０の第１上部電極１４２と第２コンデンサ２４０の第２上部電極２４２とを分離して設けるようにしたが、必ずしも上下両側とも電極を分離して設ける必要はない。例えば図１１に示すように、下部電極４１を一枚の電極板として構成し、第１上部電極１４２と第２上部電極２４２とを分離して設けてもよい。このとき、第１上部電極２４１と下部電極４１との対向面積は第２上部電極２４２と下部電極４１との対向面積と異なるようにする。このようにしても、第１及び第２コンデンサ１４０，２４０の静電容量は互いに異なることになるため、上述した実施形態と同様の効果が得られる。また、逆に、第１下部電極１４１と第２下部電極２４１とを分離して設けると共に上部電極を一枚の電極板として構成し、第１下部電極１４１と上部電極との対向面積が第２下部電極２４１と上部電極との対向面積と異なるようにしてもよい。
【００３６】
上述した実施形態では、ＩＣチップ７０に電源を供給する電源ラインＰＬとＩＣチップ７０を接地するグランドラインＧＬとの間に第１及び第２コンデンサ１４０，２４０を並列接続した構成を採用したが、電源ラインＰＬとグランドラインＧＬとの間に３つ以上の静電容量の異なるコンデンサを並列接続した構成を採用してもよい。例えば、４つの静電容量の異なるコンデンサを並列接続した場合には、図１２に示すように低インピーダンス領域を一層広くすることが可能となる。
【００３７】
上述した実施形態では、高誘電体シート３４０を用いることにより多層プリント配線板１０に第１及び第２コンデンサ１４０，２４０を内蔵させたが、ビルドアップの手法を用いることにより多層プリント配線板１０に第１及び第２コンデンサ１４０，２４０を内蔵させてもよい。例えば、絶縁層２６上にめっき等により金属膜を形成したあと露光・現像することにより第１下部電極１４１と第２下部電極２４１とし、その上に厚さが略均一の誘電体層を積層し、更にその上にめっき等により金属膜を形成したあと露光・現像することにより第１上部電極１４２と第２上部電極２４２とを形成してもよい。
【００３８】
上述した実施形態では、第１及び第２コンデンサ１４０，２４０に共通な一枚の誘電体層４３を用いたが、第１コンデンサ１４０の誘電体層と第２コンデンサ２４０の誘電体層とを分離して並設してもよい。
【００３９】
上述した実施形態では、ＢＵバイアホール導体３４の断面形状をコップ状（いわゆるコンフォーマルビア）としたが、コップ内に金属や導電性樹脂を充填したいわゆるフィルドビアとしてもよい。
【００４０】
上述した実施形態では、第１及び第２コンデンサ１４０，２４０の第１及び第２下部電極１４１，２４１をグランドラインＧＬに接続し、第１及び第２上部電極１４２，２４２を電源ラインＰＬに接続したが、第１及び第２コンデンサ１４０，２４０の第１及び第２下部電極１４１，２４１を電源ラインＰＬに接続し、第１及び第２上部電極１４２，２４２をグランドラインＧＬに接続してもよい。
【図面の簡単な説明】
【００４１】
【図１】多層プリント配線板１０の平面図である。
【図２】多層プリント配線板１０の概略断面図である。
【図３】多層プリント配線板１０の要部断面図である。
【図４】多層プリント配線板１０内の第１及び第２コンデンサ１４０，２４０の斜視図である。
【図５】第１及び第２コンデンサ１４０，２４０の周波数とインピーダンスとの関係を表すグラフである。
【図６】多層プリント配線板１０の製造工程の説明図であり、（ａ）は高誘電体シート３４０の斜視図、（ｂ）は下部電極４１を加工した後の斜視図、（ｃ）は（ｂ）のＡ−Ａ断面図である。
【図７】多層プリント配線板１０の製造工程の説明図である。
【図８】多層プリント配線板１０の製造工程の説明図である。
【図９】多層プリント配線板１０の製造工程の説明図である。
【図１０】他の実施形態の第１及び第２コンデンサ１４０，２４０の斜視図である。
【図１１】他の実施形態の第１及び第２コンデンサ１４０，２４０の斜視図である。
【図１２】他の実施形態におけるコンデンサの周波数とインピーダンスとの関係を表すグラフである。
【符号の説明】
【００４２】
１０  多層プリント配線板、２１  コア基板本体、２２  導体層、２２Ｇ  導体層、２２Ｐ  導体層、２４  スルーホール導体、２６  絶縁層、３０  ビルドアップ部、３２  ＢＵ導体層、３４  ＢＵバイアホール導体、３６  ＢＵ絶縁層、４１  下部電極、４２  上部電極、４３  誘電体層、６０  実装部、６１  グランド用パッド、６２  電源用パッド、６３  シグナル用パッド、６６  グランド用外部端子、６７  電源用外部端子、６８  シグナル用外部端子、７０  ＩＣチップ、１４０  第１コンデンサ、１４１，２４１  下部電極、１４１ａ，２４１ａ  円孔、１４２，２４２  上部電極、１４２ａ，２４２ａ  クリアランス、１４５  下部バイアホール導体、１４８  上部バイアホール導体、２４０  第２コンデンサ、２４５  下部バイアホール導体、２４８  上部バイアホール導体、３４０  高誘電体シート、３５１，３５２  円孔、３６１，３６２  バイアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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