(57)【要約】【課題】書き込み過程における閾値の上昇に合わせて、書き込み速度を自動的に個々のビットに対して調整することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供する。【解決手段】ビット線ＢＬに接続される第１選択トランジスタＳＴ１１と、共通ソース線ＳＲＬに接続される第２選択トランジスタＳＴ１２と、第１および第２選択トランジスタの間に直列に接続される少なくとも一つのメモセルＭＣと、選択メモリセルに対して書き込みを行うための回路１９と、を有し、回路１９は、書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う。【選択図】図３
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【特許請求の範囲】
【請求項１】
ビット線に接続される第１選択トランジスタと、
共通ソース線に接続される第２選択トランジスタと、
前記第１および第２選択トランジスタの間に直列に接続される少なくとも一つのメモセルと、
前記選択メモリセルに対して書き込みを行うための書き込み手段と、を有し、
前記書き込み手段は、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う
不揮発性半導体記憶装置。
【請求項２】
選択されたメモリセルに対して読み出しを行うための読み出し手段と、
前記メモリセルで、メモリセルが所望の閾値まで達したかどうかを検出する書き込みベリファイ手段と、を有し、
前記書き込み手段は、ビット線に各々のメモリセルの閾値状態に応じた、前記書き込みベリファイまたは、前記読み出し動作終了後のビット線電位状態の履歴を用いる
請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込み手段で、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、電位状態は、接地電位より高く、書き込み阻止電圧より低い、中間電位となる
請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記書き込み手段は、各々のメモリセル閾値状態に合わせたビット線電位を保持した状態で書き込みを行う
請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込み手段は、書き込みベリファイ毎に書き込み電位を上昇させる場合、その上昇幅を大きく設定する
請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込みは、書き込みを行う前に、先に前記読み出し動作を行いビット線の状態を保持しておき、最初の書き込みからそのビット線の状態を保持したまま書き込みを行う
請求項２記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルは、３つ以上の閾値レベルを記憶する多値メモリである
請求項１記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルは、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の４つの閾値を記憶する多値メモリで、“Ａ”の閾値は消去状態を意味し、当該閾値は“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の順に高くなり、
前記書き込み手段は、書き込みを行う際には、最初に“Ｂ”の閾値を書込む第１の処理と、その次に“Ｃ”または、“Ｄ”の閾値を同時に書き込む第２の処理とを行い、前記第１の処理で書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行う
請求項７記載の不揮発性半導体記憶装置。
【請求項９】
前記書き込み手段は、
前記第２の処理にて、閾値“Ｃ”、“Ｄ”を同時に書き込む際には、書き込み電位を印加したあとに、“Ｄ”の前記書き込みベリファイを行い、その後で“Ｃ”の書き込みベリファイを行い、その次の書き込みを行う際には、“Ｄ”の分布へ書き込むビット線電位を基準電位にして、“Ｃ”の分布へ書き込むビット線電位は、前記“Ｃ”分布の書き込みベリファイ後のビット線電位を保った状態で“Ｃ”および“Ｄ”の書き込みを同時に行う
請求項８記載の不揮発性半導体記憶装置。
【請求項１０】
前記書き込み手段は、
前記第２の処理にて、“Ｃ”、“Ｄ”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“Ｃ”の前記書き込みベリファイを行い、その後で“Ｄ”の書き込みベリファイを行い、その次の書き込みを行う際には、“Ｃ”の分布へ書き込むビット線電位は一律に所定電位にして、“Ｄ”の分布へ書き込むビット線電位は、前記“Ｄ”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
請求項８記載の不揮発性半導体記憶装置。
【請求項１１】
前記書き込み手段は、
前記第２のステップにて、“Ｃ”、“Ｄ”の閾値を同時に書き込む際には、書き込み電位を印加したあとに、“Ｄ”の前記書き込みベリファイを行い、その後で“Ｃ”の書き込みベリファイを行い、その次の書き込みを行う際には、“Ｄ”の分布へ書き込むビット線電位は書き込みベリファイ後のビット線電位からある一定電荷を引き抜き、“Ｃ”の分布へ書き込む際には、前記“Ｃ”分布の書き込みベリファイ後のビット線電位を保った状態で書き込みを行う
請求項８記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１の処理ですでにメモリセルの閾値が“Ａ”または“Ｂ”に分布しており、前記第２の処理を行う前に、“Ａ”か“Ｂ”を読み分ける電位を前記選択メモリセルのゲート電極に印加して読み出しを行い、そのメモリセルの状態をビット線電位に保持しておき、最初の書き込みは、その状態で“Ｃ”、“Ｄ”の閾値を同時に書き込むことを行う
請求項８記載の不揮発性半導体記憶装置。
【請求項１３】
前記メモリセルは、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の４つの閾値を記憶する多値メモリで、“Ａ”の分布は消去状態を意味し、当該閾値は“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の順に高くなり、
書き込みを行う際には、“Ｂ”、“Ｃ”、“Ｄ”の閾値を順々に独立して書き込みと書き込みベリファイを行い、その際に各々の分布の書き込みにおいて、前記書き込み手段は、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う
請求項７記載の不揮発性半導体記憶装置。
【請求項１４】
ビット線に接続される第１選択トランジスタと、
共通ソース線に接続される第２選択トランジスタと、
前記第１および第２選択トランジスタの間に直列に接続される少なくとも一つのメモセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、
書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う
不揮発性半導体記憶装置の書き込み方法。
【請求項１５】
前記書き込みの際、ビット線に各々のメモリセルの閾値状態に応じた、書き込みベリファイまたは、前記読み出し動作終了後のビット線電位状態の履歴を用いる
請求項１４記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１６】
前記メモリセルは、３つ以上の閾値レベルを記憶する多値メモリである
請求項１４記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１７】
前記メモリセルは、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の４つの閾値を記憶する多値メモリで、”Ａ“の閾値は消去状態を意味し、当該閾値は“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の順に高くなり、
書き込みを行う際には、最初に“Ｂ”の閾値を書込む第１のステップと、その次に“Ｃ”または、“Ｄ”の閾値を同時に書き込む第２のステップとを行い、前記第１のステップで書き込みを行う際に、各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして書き込みを行う
請求項１６記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１８】
前記メモリセルは、“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の４つの閾値を記憶する多値メモリで、“Ａ”の分布は消去状態を意味し、当該閾値は“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”の順に高くなり、
書き込みを行う際には、“Ｂ”、“Ｃ”、“Ｄ”の閾値を順々に独立して書き込みと書き込みベリファイを行い、その際に各々の分布の書き込みにおいて、書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う
請求項１６記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型ＥＥＰＲＯＭ等の不揮発性半導体記憶装置に関し、特に高速に書き込みを行うフラッシュメモリ、２値または、多値フラッシュメモリとして採用される不揮発性半導体記憶装置およびその書き込み方法に関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭの１つとして、高集積可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。
ＮＡＮＤ型ＥＥＰＲＯＭは、複数のメモリセルをそれらのソース、ドレインを隣接するもの同士で共有する形で直列接続してＮＡＮＤセルユニットを形成し、これを１単位としてビット線に接続するものである。
【０００３】
メモリセルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板またはｎ型基板に形成されたｐ型ウェル内に集積化して形成される。
ＮＡＮＤセルユニットのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介して共通ソース線に接続される。
メモリセルの制御ゲートは、行方向に連続的に配置されてワード線となる。
【０００４】
このＮＡＮＤセルユニット型ＥＥＰＲＯＭの動作は、次の通りである。
データ書き込みは、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖｐｐ（＝２０Ｖ程度）を印加し、それによりビット線側にあるメモリセルの制御ゲートおよび選択ゲートには中間電圧Ｖｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖまたは選択ゲートがカットオフする電圧ＶＣＣ（＝３Ｖ程度）を与える。
ビット線に０Ｖが与えられたとき、その電位は選択メモリセルのドレインまで転送されて、電荷蓄積層に電子注入が生じる。これにより、選択されたメモリセルの閾値は正方向にシフトする。この状態をたとえば“０”とする。
ビット線に電圧ＶＣＣが与えられたときは、電子注入が実効的に起こらず、したがって閾値は変化せずに、負に止まる。
この状態は消去状態で“１”とする。データ書き込みは制御ゲートを共有するメモリセルに対して同時並列的に行われる。
【０００５】
データ消去は、ＮＡＮＤセルユニット内の全てのメモリセルに対して同時に行われる。すなわち、全ての制御ゲートを０Ｖとし、ｐ型ウェルを２０Ｖとする。このとき、選択ゲート、ビット線および、ソース線も２０Ｖにされる。
これにより、全てのメモリセルで電荷蓄積層の電子がｐ型ウェルに放出され、閾値は負方向にシフトする。
【０００６】
データ読み出しは、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲートおよび選択ゲートを電源電圧Ｖｒｅａｄ（たとえば５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。
読み出し動作の制約から、“０”書き込み後の閾値は０Ｖから電圧Ｖｒｅａｄの間に制御しなければならない。このため、書き込みベリファイが行われ、“０”書き込み不足のメモリセルを検出し、“０”書き込み不足のメモリセルに対してのみ再書き込みが行われるよう再書き込みデータを設定する（ビット毎ベリファイ）。
“０”書き込み不足のメモリセルは、選択された制御ゲートをたとえば０．５Ｖ（ベリファイ電圧）にして読み出すこと（ベリファイ読み出し）で検出される。つまり、メモリセルの閾値が０Ｖに対してマージンを持って、０．５Ｖ以上になっていないと、選択メモリセルで電流が流れ、“０”書き込み不足と検出される。
書き込み動作と書き込みベリファイを繰り返しながらデータ書き込みをすることで個々のメモリセルに対して、書き込み時間が最適化され、“０”書き込み後の閾値は０Ｖから電圧Ｖｒｅａｄの間に制御される。
【０００７】
このようなＮＡＮＤセルユニット型ＥＥＰＲＯＭでは、書き込み時の書き込み電圧Ｖｐｐを一定とした場合、電荷蓄積層の電子の量が比較的少ない書き込み初期ではメモリセルの閾値変化は速く、電子注入が行われ電荷蓄積層の電子の量が比較的多い書き込み後期ではメモリセルの閾値変化は遅い。また、書き込み初期ではトンネル電流の流れる絶縁膜に印加される電界が強く、書き込み後期ではその電界は弱くなる。
このため、書き込み速度を速くするため書き込み電圧Ｖｐｐを高めると、書き込み後の最大閾値が高く、書き込み後の閾値分布が広くなり、またトンネル電流の流れる絶縁膜に印加される電界が強くなり信頼性が悪くなる。
逆に、書き込み後の閾値分布を狭くするためＶｐｐを低くすると、書き込み速度が遅くなる。
【０００８】
以上の問題を解決するため、書き込みベリファイの回数が増える毎に、書き込み電圧ＶｐｐをΔＶｐｐだけ段階的に引き上げていくことで、各々書き込み速度特性の異なるメモリセルに合わせた、書き込み方式が提案され、一般的となっている（特許文献１参照）。
【特許文献１】特開２００５−１１５２１号公報
【特許文献２】特開平１０−１４４０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記で示した段階的にΔＶｐｐを引き上げる方式においた場合においても、やはり先に説明したように書き込むビットが電圧Ｖｒｅａｄを超えてしまわないように書き込みの速いビットに合わせて書き込み電圧ＶｐｐおよびΔＶｐｐをある程度低く設定するために、書き込みの遅いビットが書き込まれる最適な条件までには時間がかかるという不利益がある。
【００１０】
このように、前述した書き込み方式において、書き込み時のビット線電位状態は、書き込みを行うメモリセルには、ビット線を０Ｖにし、書き込みを行わないメモリセルには、ビット線を電圧ＶＣＣに設定するかのいずれかであった。
書き込み速度の調整は、制御ゲートに印加する電位によって制御しており、同一の制御ゲートに同時に異なる速度で書き込みを調整できない。
そこで、同一の制御ゲートに同時に異なる速度で書き込みを行うためには、ビット線毎に０Ｖ―ＶＣＣの中間電圧を印加することで調整できる。
【００１１】
図１（Ａ）および（Ｂ）は、ビット線毎に０Ｖ〜ＶＣＣの中間電圧を印加することで買い込み速度を調整する方法を説明するための図である。
図１（Ａ），（Ｂ）において、ＳＴ１、ＳＴ２は選択トランジスタを、Ｍ０〜Ｍ４はメモリセルを、ＣＧは制御ゲートを、ＦＧは電荷蓄積層（フローティングゲート）をそれぞれ示している。
【００１２】
たとえば、図１（Ａ）に示すように、選択書き込み制御ゲートに２０Ｖのバイアスを印加して、ビット線を０Ｖにした場合、選択メモリセルには２０Ｖ相当の電界がかかる。
それに対して、図１（Ｂ）に示すように、ビット線を１Ｖにした場合、選択メモリセルには１９Ｖ相当の電界となり、その書込み速度は緩和される。
【００１３】
この手法は、メモリセルに複数の閾値をもつ多値メモリにおいて、同時に異なる閾値の分布を書き込む際に用いられており、その技術が提案されている（特許文献２参照）。
ただし、この発明は、異なる分布に対して、書き込み速度を一律調整するものであって、同時に書き込む個々のビットに対してなされるものではない。
【００１４】
本発明は、書き込み過程における閾値の上昇に合わせて、書き込み速度を自動的に個々のビットに対して調整することが可能な不揮発性半導体記憶装置およびその書き込み方法を提供することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の観点の不揮発性半導体記憶装置は、ビット線に接続される第１選択トランジスタと、共通ソース線に接続される第２選択トランジスタと、前記第１および第２選択トランジスタの間に直列に接続される少なくとも一つのメモセルと、前記選択メモリセルに対して書き込みを行うための書き込み手段と、を有し、前記書き込み手段は、前記書き込み選択メモリセルのうち、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じたビット線電位状態にして、書き込みを行う。
【００１６】
本発明の第２の観点は、ビット線に接続される第１選択トランジスタと、共通ソース線に接続される第２選択トランジスタと、前記第１および第２選択トランジスタの間に直列に接続される少なくとも一つのメモセルと、を有する不揮発性半導体記憶装置の書き込み方法であって、書き込みを行わないメモリセルには、そのビット線から書き込み阻止状態となる電位を印加し、書き込みを行うメモリセルには各々のビット線にそのメモリセルの閾値状態に応じた、ビット線電位状態にして、書き込みを行う。
【００１７】
本発明によれば、同時に書き込む個々のビットに対して、そのメモリセルの閾値状態に応じて、いわゆるアナログ的にビット線電位を保持した状態で書き込むことを特徴としており、そのビット線電位の状態は、書き込みベリファイなどの読み出し動作により、ビット線に履歴を残す。
この状態で書き込みを行えば、書き込みベリファイに大きく達していない状態では、強く書き込まれ、書き込みベリファイ近傍まで閾値が上昇した状態では、弱く書き込まれるので、書き込み過程における閾値の上昇に合わせて、書き込み速度は、自動的に個々のビットに対して調整される。そのため、ＶｐｐやΔＶｐｐを大きくして、書き込み速度を上げてもその書き込み後の分布は狭帯化される。
【発明の効果】
【００１８】
本発明によれば、書き込み過程における閾値の上昇に合わせて、書き込み速度を自動的に個々のビットに対して調整することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００２０】
図２は、本発明の実施形態に係る不揮発性半導体装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の構成例を示すブロック図である。
【００２１】
ＮＡＮＤ型フラッシュメモリ１０は、メモリセルアレイ１１、ビット線制御回路１２、カラムデコーダ１３、データ入出力バッファ１４、データ入出力端子１５、ワード線制御回路１６、制御信号および制御電圧発生回路１７、および制御信号入力端子１８を有している。
【００２２】
メモリセルアレイ１１は、後で図３に関連付けて詳述するように、複数のＮＡＮＤ型メモリセルユニット、複数のビット線、複数のワード線、およびソース線を含んでいる。
ＮＡＮＤ型メモリセルユニットは、直列接続された複数のメモリセルからなるメモリセル列と、メモリセル列の両端にそれぞれ接続される選択トランジスタとから構成される。ソース線は、すべてのメモリセルユニットに共通となっている。
【００２３】
ビット線制御回路１２は、メモリセルアレイ１１のビット線を介してメモリセルのデータを読み出したり、ビット線を介してメモリセルの状態を検出したり、ビット線を介してメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
ビット線制御回路１２は、複数のデータ記憶回路を含んでいる。データ記憶回路は、メモリセルアレイ１１のカラムに対して設けられる。カラムデコーダ１３により選択されたデータ記憶回路によって読み出されたメモリセルのデータは、データ入出力バッファ１４を経由して、データ入出力端子１５から外部へ読み出される。
また、外部からデータ入出力端子１５に入力された書き込みデータは、データ入出力バッファ１４を経由して、カラムデコーダ１３により選択されたデータ記憶回路に初期的な制御データとしラッチされる。データ記憶回路の制御データは、ビット線を経由してメモリセルアレイ１１の選択メモリセルに印加される書き込み制御電圧を制御する。
【００２４】
ワード線制御回路１６は、メモリセルアレイ１１の複数本のワード線のうち１本を選択し、その選択した１本のワード線に、読み出し動作、書き込み動作、または消去動作に必要な所定電位を与える。
【００２５】
図３は、図２のメモリセルアレイ１１およびビット線制御回路１２の構成の一例を示す図である。
【００２６】
ＮＡＮＤ型メモリセルユニットＭＣＵＴは、互いに直列接続された４個のメモリセルＭＣ０〜ＭＣ３からなるメモリセル列ＭＣＣと、メモリセル列ＭＣＣの一端とビット線ＢＬの間に接続される選択トランジスタＳＴ１１と、メモリセル列ＭＣＣの他端とソース線ＳＲＣとの間に接続される選択トランジスタＳＴ１２とから構成される。
メモリセルＭの制御ゲートは、ワード線ＷＬｍ（ｍは、１〜４のいずれか１つ）に接続され、ビット線側の選択トランジスタＳＴ１１は、選択ゲート線ＳＧ１に接続され、ソース線側の選択トランジスタＳＴ１２は、選択ゲート線ＳＧ２に接続される。
１本のワード線ＷＬｍを共有する複数のメモリセルＭＣは、ページＰＧと呼ばれる単位を構成し、本例の場合、１ブロックＢＬＫは、４ページから構成される。
また、本例では、２ブロック分のみを示しているが、実際は、メモリセルアレイ１１は、任意のブロック（たとえば、１０２４ブロック）から構成される。また、ビット線ＢＬ０、ＢＬ１、・・・・ＢＬ４０９５の本数は、本例では４０９６本であるが、任意の本数（たとえば、２０４８本、２１１２本、４２２４本など）でよい。
【００２７】
ビット線制御回路１２は、複数のデータ記憶回路１９を含んで構成されている。
本例では、データ記憶回路１９は、２本のビット線ＢＬｉ、ＢＬｉ＋１（ｉは、０または偶数）に対して１つ設けられているが、任意の本数、たとえば、１本、４本、６本、または９本のビット線に対して１つ設けても良い。
【００２８】
カラム選択信号ＣＳＬ０、ＣＳＬ１、・・・・ＣＳＬ４０９５は、カラムデコーダ１３の出力信号である。カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１は、ビット線ＢＬｉ、ＢＬｉ＋１に接続されるデータ記憶回路１９に入力される。
読み出し時、カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１によって選択されたデータ記憶回路１９にラッチされているメモリセルのデータは、読み出しデータとしてデータ入出力バッファ１４に導かれる。
また、書き込みに先立って、カラム選択信号ＣＳＬｉ、ＣＳＬｉ＋１に基づき、ビット線ＢＬｉ、ＢＬｉ＋１のいずれか一方に、書き込み時、メモリセルに印加される書き込み制御電圧を制御するための制御データが初期的に転送される。
書き込み状態を検出する際には、ビット線ＢＬｉ、ＢＬｉ＋１のいずれか一方に接続されるメモリセルの書き込み状態を検出する。
【００２９】
図４は、図３のメモリセルＭＣと選択トランジスタＳＴの構造を簡略的に示す図である。
図４に示すように、ｐ型の半導体基板２１の表面には、ソースまたはドレインとなるｎ型の拡散層２２が形成されている。
【００３０】
メモリセルＭＣは、半導体基板２１中のｎ型の拡散層２２、半導体基板２１上のゲート絶縁膜２３、ゲート絶縁膜２３上の浮遊ゲート２４、浮遊ゲート２４上の絶縁膜２５、絶縁膜２５上の制御ゲート（ワード線）２６を含んでいる。
選択トランジスタＳＴは、半導体基板２１中のｎ型の拡散層２２、半導体基板２１上のゲート絶縁膜２７、ゲート絶縁膜２７上の選択ゲート２８を含んでいる。
メモリセルＭＣの制御ゲート２６にメモリセルＭの閾値以上の電位を与えると、浮遊ゲート２４直下の半導体基板２１の表面にはチャネルが形成される。
【００３１】
たとえば、制御ゲート２６と浮遊ゲート２４間の容量が１ｆＦ、浮遊ゲート２４とチャネルの間の容量が１ｆＦ、チャネルと半導体基板２１の間の容量が０．２５ｆＦ、ｎ型拡散層２２と半導体基板２１の間の容量が０．２５ｆＦと仮定した場合、制御ゲート２６とチャネルの結合容量費および制御ゲート２６とｎ型拡散層２２の容量結合比は、それぞれ５０％である。
この場合、チャネルとｎ型拡散層２２が浮遊状態であると、制御ゲート２６が１Ｖ上昇すると、チャネルおよびｎ型拡散層２２の電位は、０．５Ｖ上昇する。
【００３２】
図５は、図３のＮＡＮＤ型メモリセルユニットの構造を簡略的に示す図である。
【００３３】
本実施形態においては、４つのメモリセルＭＣ０〜ＭＣ３によりメモリセル列ＭＣＣが構成され、メモリセル列ＭＣＣの一端は、選択トランジスタＳＴ１２を経由してソース線ＳＲＣに接続され、メモリセル列ＭＣＣの他端は、選択トランジスタＳＴ１１を経由してビット線ＢＬに接続される。
【００３４】
図６は、本実施形態に係るビット線制御回路に配置されるデータ記憶回路の具体的な構成例を示す回路図である。
【００３５】
図６のデータ記憶回路１９は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ１０、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１９、容量Ｃ１、Ｃ２、ノードＮ１〜Ｎ４，Ｎ３Ｃ，Ｎ４Ｃ，Ｎ５Ｃ，Ｎ６Ｃ、および選択回路ＳＥＬを有している。
【００３６】
ＰＭＯＳトランジスタＰＴ１のソースが電圧ＶＣＣの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ２、ＰＴ３のソースに接続されている。ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ２のドレインに接続され、その接続点によりノードＮ３が構成されている。ＰＭＯＳトランジスタＰＴ３のドレインがＮＭＯＳトランジスタＮＴ３のドレインに接続され、その接続点によりノードＮ４が構成されている。
ＮＭＯＳトランジスタＮＴ２とＮＴ３のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ５のドレインがノードＮ３に接続され、ソースがノードＮ１に接続され、その接続点（ノード）Ｎ７にＰＭＯＳトランジスタＰＴ４のドレインが接続されている。ＰＭＯＳトランジスタＰＴ４のソースがＰＭＯＳトランジスタＰＴ５のドレインに接続され、ＰＭＯＳトランジスタＰＴ５のソースが電圧ＶＣＣの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ６のドレインがノードＮ４に接続され、ソースがノードＮ２に接続され、その接続点（ノード）Ｎ８にＰＭＯＳトランジスタＰＴ６のドレインが接続されている。ＰＭＯＳトランジスタＰＴ６のソースがＰＭＯＳトランジスタＰＴ７のドレインに接続され、ＰＭＯＳトランジスタＰＴ７のソースが電圧ＶＣＣの供給ラインに接続されている。
また、ＮＭＯＳトランジスタＮＴ２のゲートを介してノードＮ４とノードＮ４Ｃが接続され、ＮＭＯＳトランジスタＮＴ３のゲートを介してノードＮ３とノードＮ３Ｃが接続されている。ノードＮ３ＣとノードＮ４Ｃとの間にＮＭＯＳトランジスタＮＴ４のソース・ドレインが接続されている。
そして、ＰＭＯＳトランジスタＰＴ１のゲートが信号ＳＡＰ１の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１のゲートが信号ＳＡＮ１の供給ラインに接続されている。ＰＭＯＳトランジスタＰＴ３のゲート、ＮＭＯＳトランジスタＮＴ３のゲート、およびＰＭＯＳトランジスタＰＴ６のゲートがノードＮ３（Ｎ３Ｃ）に接続されている。ＰＭＯＳトランジスタＰＴ２のゲート、ＮＭＯＳトランジスタＮＴ２のゲート、およびＰＭＯＳトランジスタＰＴ４のゲートがノードＮ４（Ｎ４Ｃ）に接続されている。ＮＭＯＳトランジスタＮＴ５のゲートが信号ＰＶ１Ａの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ６のゲートが信号ＰＶ１Ｂの供給ラインに接続されている。ＰＭＯＳトランジスタＰＴ５のゲートが信号ＶＲＦＹＢＡＣの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ７のゲートが信号ＶＲＦＹＢＢＣの供給ラインに接続されている。
また、ノードＮ３Ｃは選択回路ＳＥＬによりデータ入出力線Ｉ／Ｏに選択的に接続され、ノードＮ４Ｃは選択回路ＳＥＬによりデータ入出力線＃Ｉ／０に選択的に接続されている。
【００３７】
ＰＭＯＳトランジスタＰＴ８のソースが電圧ＶＣＣの供給ラインに接続され、ドレインがＰＭＯＳトランジスタＰＴ９、ＰＴ１０のソースに接続されている。ＰＭＯＳトランジスタＰＴ９のドレインがＮＭＯＳトランジスタＮＴ８のドレインに接続され、その接続点によりノードＮ５Ｃが構成されている。ＰＭＯＳトランジスタＰＴ１０のドレインがＮＭＯＳトランジスタＮＴ９のドレインに接続され、その接続点によりノードＮ６Ｃが構成されている。
ＮＭＯＳトランジスタＮＴ８とＮＴ１０のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ７のドレインに接続され、ＮＭＯＳトランジスタＮＴ７のソースが基準電位に接続されている。
ＮＭＯＳトランジスタＮＴ１０のドレインがノードＮ５Ｃに接続され、ソースがノードＮ１に接続され、その接続点（ノード）Ｎ９にＮＭＯＳトランジスタＮＴ１２のドレインが接続されている。ＮＭＯＳトランジスタＮＴ１２のソースがＮＭＯＳトランジスタＮＴ１３のドレインに接続され、ＮＭＯＳトランジスタＮＴ１３のソースが電圧ＶＣＣの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１１のドレインがノードＮ６Ｃに接続され、ソースがノードＮ２に接続され、その接続点（ノード）Ｎ１０にＮＭＯＳトランジスタＮＴ１４のドレインが接続されている。ＮＭＯＳトランジスタＮＴ１４のソースがＮＭＯＳトランジスタＮＴ１５のドレインに接続され、ＮＭＯＳトランジスタＮＴ１５のソースが電圧ＶＣＣの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ８のゲートが信号ＳＡＰ２の供給ラインに接続され、ＮＭＯＳトランジスタＮＴ７のゲートが信号ＳＡＮ２の供給ラインに接続されている。ＰＭＯＳトランジスタＰＴ１０のゲート、ＮＭＯＳトランジスタＮＴ９のゲート、およびＮＭＯＳトランジスタＮＴ１５のゲートがノードＮ５Ｃに接続されている。ＰＭＯＳトランジスタＰＴ９のゲート、ＮＭＯＳトランジスタＮＴ８のゲート、およびＮＭＯＳトランジスタＮＴ１３のゲートがノードＮ６Ｃに接続されている。ＮＭＯＳトランジスタＮＴ１０のゲートが信号ＰＶ２Ａの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１１のゲートが信号ＰＶ２Ｂの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ１２のゲートが信号ＶＲＦＹＢＡ１Ｃの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１４のゲートが信号ＶＲＦＹＢ１Ｃの供給ラインに接続されている。
【００３８】
ＮＭＯＳトランジスタＮＴ１６のソースがビット線ＢＬｉに接続され、ドレインがノードＮ１に接続されている。ＮＭＯＳトランジスタＮＴ１７のドレインがノードＮ１に接続され、ソースが電圧ＶＡの供給ラインに接続されている。
ＮＭＯＳトランジスタＮＴ１８のソースがビット線ＢＬｉ＋１に接続され、ドレインがノードＮ２に接続されている。ＮＭＯＳトランジスタＮＴ１９のドレインがノードＮ２に接続され、ソースが電圧ＶＢの供給ラインに接続されている。
そして、ＮＭＯＳトランジスタＮＴ１６のゲートが信号ＢＬＣＡの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号ＰＲＥＡの供給ラインに接続されている。ＮＭＯＳトランジスタＮＴ１８のゲートが信号ＢＬＣＢの供給ラインに接続され、ＮＭＯＳトランジスタＮＴ１９のゲートが信号ＰＲＥＢの供給ラインに接続されている。
また、ノードＮ１に容量Ｃ１が接続され、ノードＮ２に容量Ｃ２が接続されている。
【００３９】
このような構成を有するデータ記憶回路において、ＰＭＯＳトランジスタＰＴ１〜ＰＴ７、ＮＭＯＳトランジスタＮＴ１〜ＮＴ６、および選択回路ＳＥＬによりラッチ回路ＦＦ１が構成されている。
また、ＰＭＯＳトランジスタＰＴ８〜ＰＴ１０、およびＮＭＯＳトランジスタＮＴ８〜ＮＴ１５によりキャッシュレジスタとして機能可能なラッチ回路ＦＦ２が構成されている。
【００４０】
以下に、図６の構成を有するデータ記憶回路１９を用いた書き込み動作について説明する。
図７は、第１の書き込み方法を説明するためのフローチャートである。また、図８（Ａ）〜（Ｖ）は、第１の書き込み方法に関連する書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
【００４１】
２値データ書き込みを行う際には、図６中のラッチ回路ＦＦ１のみで読み書きを行う。２値データの場合は、ラッチ回路ＦＦ２はキャッシュレジスタとして主に使用される。ここでは、偶数本目のビット線（ＢＬｉ）が選択された場合について説明する。
【００４２】
まず、データ入出力端子１５から、“０”または、“１”のバイナリデータが複数個（ここでは、５１２バイト）以内の単位で入力される(ＳＴ１)。そのデータは、データ入出力バッファ１４を介して(ＳＴ２)、書き込みデータ入出力線Ｉ／Ｏ、＃Ｉ／Ｏからラッチ回路ＦＦ１に記憶される（ＳＴ３）。
ここで、入力されたデータが“０”の場合、図６中のノードＮ４Ｃは“Ｈ（ハイレベル）”に、ノードＮ３Ｃは“Ｌ（ローレベル）”となる（ＳＴ４、ＳＴ５）。
逆に入力されたデータが“１”の場合には、ノードＮＣ４およびＮＣ３はその逆、すなわちノードＮ４Ｃは“Ｌ”に、ノードＮ３Ｃは“Ｈ”となる(ＳＴ４、ＳＴ６)。
【００４３】
最初に、電圧ＶＡ＝０Ｖ、信号ＰＲＥＡおよび、ＢＬＣＡを“Ｈ”にして、全ビット線ＢＬの電位を０Ｖに固定する(ＳＴ５)。
その後、信号ＰＲＥＡを“Ｌ”にして、信号ＶＲＦＹＢＡＣを“Ｌ”にすると、書き込み対象となるデータ“０”のビット線はそのまま０Ｖに固定され、書き込み対象外となるデータ“１”のビットはノードＮ４Ｃが“Ｌ”であることから、ビット線にはＶＣＣが印加される。
この状態で、書き込み対象ページに該当するワード線ＷＬに書き込みパルスＶｐｐを印加する(ＳＴ７)。このとき、データ“０”のビットはビット線電位が０Ｖであることから書き込まれ、データ“１”のビットはビット線電位がＶＣＣであるため、メモリセルのチャネル電位はブースとされて書き込まれない。
書き込みを行った後は、所望の閾値まで書き込みが行われたかを検出する書き込みベリファイが行われる(ＳＴ８)。
【００４４】
書き込みベリファイは、まず信号ＰＲＥＡおよびＢＬＣＡをＶＣＣにして、ＶＡ＝１．８Ｖにすれば、全ビット線の電位は、１．８Ｖにプリチャージされる（図８のＴ１）。書き込み対象ページに該当する選択ワード線ＷＬに書き込みベリファイ電圧（０．５Ｖ程度）を印加し、それ以外の非選択ワード線ＷＬには、ＶＣＣを印加する。
その状態で選択ゲート線ＳＧ１，ＳＧ２にＶＣＣを印加すれば、ビット線から直列に接続されたメモリセルを介して共通ソース線ＳＲＣへと、書き込み対象ページのメモリセルの閾値に合わせて、メモリセル電流が流れ、それに応じてビット線の電位は過渡的に減衰していく。
一定期間電流を流したところで、対象ブロックのワード線ＷＬと、選択ゲート線ＳＧ１，ＳＧ２の電位を０Ｖにして、電流をカットオフすれば、各々のメモリセルの閾値に合わせてビット線には電荷が残り、その電位はビット線の容量によって保たれる(図８のＴ２)。
【００４５】
次に、信号ＢＬＣＡにより、ビット線の電位をノードＮ１とチャージシェアし、ノードＮ１とビット線ＢＬのノードを切り離せば（信号ＢＬＣＡを“Ｌ”にする）、ノードＮ１に接続される容量Ｃ１によってそのデータは保持される。
ここで、ノードＮ１に接続される容量Ｃ１は、ビット線ＢＬのそれに比べて十分小さいのでノードＮ１の電位は、ビット線ＢＬの電位にほぼ等しくなる。その後、信号ＶＲＦＹＢＡＣを“Ｌ”にすると、もともとラッチ回路ＦＦ１にデータが“１”すなわち、書き込み非選択のビットのノードＮ１は、ＶＣＣに固定される（図８のＴ３）。
【００４６】
その後、信号ＶＲＦＹＢＡＣを“Ｈ”に戻して、信号ＳＡＰ１＝“Ｈ”、信号ＳＡＮ１＝“Ｌ”、信号ＥＣＨ１＝“Ｈ”にしてノードＮ３ＣとノードＮ４Ｃをイコライズすれば、ラッチ回路ＦＦ１のデータはクリアされ、信号ＲＶ１Ａを“Ｈ”にすれば、センスが開始される（図８のＴ４）。
ある一定時間センスした後、信号ＳＡＰ１＝“Ｌ”、信号ＳＡＮ＝“Ｈ”にすれば、ラッチ回路ＦＦ１のラッチデータは、確定し記憶される（図８のＴ５）。
このとき、ＦＦ１には、Ｎ１Ｃの電位がＶｒｅｆ以上（たとえば、０．９Ｖ以上）であれば、書き込み十分となり、書き込みベリファイはパスと判定され、ＦＦ１ラッチ回路のノードＮ４Ｃが“Ｌ”となり、データ“１”を格納する。
また、ノードＮ１Ｃの電位がＶｒｅｆ以下であれば書き込み不十分となり、書き込みベリファイはフェイルと判定され、ラッチ回路ＦＦ１のノードＮ４Ｃが“Ｈ”となり、データ“０”を格納する。この時点で、全ビット線制御回路８内のラッチは、最初にデータ“１”が格納されていたものと、ベリファイにてビット線電位がＶｒｅｆ以上と判定されたもののみが“１”となる（ＳＴ９、ＳＴ１０、ＳＴ１１）。
【００４７】
すなわち、ラッチ回路ＦＦ１に“０”が格納されているデータは、書き込み不足のため、再書き込みが必要なビットである。もしここで、すべてのラッチ回路ＦＦ１が“１”となっていれば（ＳＴ１２）、書き込みは終了し（ＳＴ１３）、そうでなければ、再び、ステップＳＴ４からの書き込み処理へと戻る。
再書き込みする際には、電圧ＶＡ＝０Ｖ、信号ＢＬＣＡおよびＰＲＥＡを“Ｈ”にして全ビット線を一旦、接地する（図８のＴ６）。
【００４８】
次に、書き込みベリファイがパスとなったビット線と分布“１”のビット線はＶＣＣがチャージされ、逆にデータ“０”が格納されているビット線、すなわち先ほど書き込み不十分で、ベリファイがフェイルしたビット線は０Ｖとなる（図８のＴ７）。
【００４９】
この状態で書き込みパルスを印加するが、このとき、先に説明したように、書き込みパルスを印加する際には、閾値の上昇による書き込み電界の低下を防ぐため、ΔＶｐｐだけワード線電圧を上昇させている。
【００５０】
以上、第１の書き込み方法について説明した。
次に、第２の書き込み方法について説明する。
【００５１】
図９は、第２の書き込み方法を説明するためのフローチャートである。また、図１０（Ａ）〜（Ｖ）は、第２の書き込み方法に関連する書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
なお、図９においては、理解を容易にするため、第１の書き込み方法と同様の処理については同じステップ番号を付している。
【００５２】
上述した第１の書き込み方法においては、書き込みパルスを印加する際には、閾値の上昇による書き込み電界の低下を防ぐため、ΔＶｐｐだけワード線電圧を上昇させている。
しかし、書き込みを早く終了させるため、ＶｐｐおよびこのΔＶｐｐを高くしすぎると、書き込み速度の速いビットは、強く書き込まれすぎて、閾値がＶｒｅａｄ以上に上昇してしまうため、このＶｐｐとΔＶｐｐには、制限がある。
【００５３】
そこで、本第２の書き込み方法においては、以下の処理を行う。
すなわち、第２の書き込み方法が上述した第１の書き込み方法と異なる点は、書き込みパルスを印加する前に、ビット線制御回路９に格納されているデータが“０”か“１”を判定し、データ“０”であった場合にビット線のデータをベリファイが終了時のビット線電位を保持した状態で書き込みを行う点である(ＳＴ５Ａ)。
【００５４】
再書き込みをする際にビット線ＢＬの電位を保持するために、図８の期間Ｔ６で行っていたビット線電位を０Ｖにする処理を行わず、信号ＰＲＥＡ＝“Ｌ”、信号ＲＶ１Ａ＝“Ｌ”にしたまま、書き込みを行えば良い（図１０のＴ６，Ｔ７，Ｔ８）。
この際、書き込み対象のビット線は浮遊状態となるが、ビット線の容量は、メモリアレイブロック内のローカルチャネル容量に対して十分小さいので問題とはならない。
【００５５】
次に、第１の書き込み方法と第２の書き込み方法の書き込み速度について考察する。
【００５６】
図１１（Ａ）〜（Ｄ）は、第１の書き込み方法のシーケンスを適応した場合の選択ワード線電圧Ｖｗｌの電位状態と、ビット線電位Ｖｂｌ（１）、（２）、（３）を示す図である。
図１１（Ａ）は択ワード線電圧Ｖｗｌの電位状態を、図１１（Ｂ）はビット線電位Ｖｂｌ（１）を、図１１（Ｃ）はビット線電位Ｖｂｌ（２）を、図１１（Ｄ）はビット線電位Ｖｂｌ（３）を、それぞれ示している。
ここでＶｂｌ（１）は、書き込み対象のメモリセルの中でも、書き込みの遅いビットに接続されるビット線の電位状態である。
Ｖｂｌ（２）は、書き込み対象のメモリセルの中でも、書き込みの速いビットに接続されるビット線の電位状態である。
Ｖｂｌ（３）は、ビット線データ制御回路内のラッチに格納されている初期データが“１”であるビット線の電位状態である。
【００５７】
この図１１（Ａ）〜（Ｄ）では、書き込みパルス印加と、書き込みベリファイを書き込みの遅いビットが書き込みベリファイをパス（Ｖｂｌ＞Ｖｒｅｆ）するまで繰り返し行う様子を示している。
ここで着目すべきは、書き込みの速いビットも遅いビットも、書き込みパルス印加時においては、ビット線電位Ｖｂｌ＝０Ｖとなっていることである。そのため、書き込みの速いビットも遅いビットも図１２に示すように、一定の書き込み速度で書き込みが行われる。
【００５８】
ただし、ビット線制御回路１２の初期データが“１”となっている場合、または、書き込みベリファイがパスした場合は、ビット線制御回路１２内にて、選択的にビット線電位Ｖｂｌには電圧ＶＣＣが印加される。
【００５９】
図１３（Ａ）〜（Ｄ）には、第２の書き込み方法のシーケンスを適応した場合の選択ワード線電圧Ｖｗｌの電位状態と、ビット線電位Ｖｂｌ（１）、（２）、（３）を示す図である。
【００６０】
ここで着目すべきは、書き込みパルス印加時においては、先の書き込みベリファイの電位状態を保持した状態で、書き込みを行っている点である。
つまりは、書き込みパルスを印加する時点において、閾値の高いビットのビット線の電位は高く、また閾値の低いビット線の電位は低く、各々書き込み対象のメモリセルの閾値の履歴をアナログ的にビット線に保持しながら書き込みが行われる。
【００６１】
これにより、図１４に示すように、書き込みベリファイに大きく達していない状態では、強く書き込まれ、書き込みベリファイ近傍まで閾値が上昇した状態では、弱く書き込まれる。そのため、ＶｐｐやΔＶｐｐを上昇させて、書き込み速度を上げても、分布は狭帯化でき、かつ書き込み速度のばらつきを抑えることができる。
【００６２】
第２の書き込み方法においては、書き込みベリファイ毎に、各ビット線の履歴により各々のビットに対して書き込み速度の調整が行われるので、最初からＶｐｐを十分高い設定にしておいても、過書き込みにより閾値が高い方向へ飛び出すことを抑制するため、ΔＶｐｐずつ書き込みバイアスを上昇させることを要しない制御も可能である。
【００６３】
また、第２の書き込み方法において、図９よりｎ＝０の時には、ビット線電位は０Ｖに固定すると記述してあるが、前記書き込み動作を始める前に、予め読み出し動作を行い、そのビット線の履歴を残しておき、ｎ＝０の時からビット線の電位を保持して書き込んでも良い。
【００６４】
ここまでは、２値データ書き込みについて説明したが、多値メモリに対する本発明の応用例を説明する。
多値メモリにおいては、書き込み高速化と、分布狭帯化による信頼性向上は、大きな課題であるが、多値データ書き込みにおいても本発明は、効果的である。
【００６５】
図１５は、多値（４値）メモリの分布の一例を示す図である。
この例では、一つのメモリセルに“Ａ”〜“Ｄ”の４つの閾値分布状態が存在し、４つの閾値により、上位ページと下位ページの状態がそれぞれ図のように表される。
【００６６】
図１５のような、メモリ閾値分布を書き込む際には、最初に下位ページの書き込みを行う第１のステップと、下位ページの書き込みが終了した後、上位ページの書き込みを行う第２のステップとの処理が行われる。
第１のステップにおいては、第１および第２の書き込み方法と同様にして書き込みを行うことができ、分布は“Ａ”また“Ｂ”のいずれかの状態になる。
【００６７】
上位ページの書き込みを行う際には、選択ワード線の電位をＶｃｒ１にして、先に書いた下位ページデータを読み出し、図６のラッチ回路ＦＦ２にデータを記憶する。
分布“Ａ”のビット線は“Ｌ”、分布“Ｂ”のビット線は“Ｈ”であるから、分布“Ａ”であれば、ノードＮ５Ｃは“Ｌ”となり、分布“Ｂ”であればノードＮ５Ｃは、“Ｈ”となる。
【００６８】
次に、ラッチ回路ＦＦ１にホストから上位ページのデータを２値書き込みの時と同様にしてホストから取り込む。上位ページのデータが“０”で書き込み対象となっている場合には、ビット線の電位は２値書き込みの時と同様にしてビット線電位を０Ｖに固定し、書き込みが行われる。同様に、上位ページのデータが“１”で書き込み非対象となっていれば、ビット線電位は電圧ＶＣＣが印加され書き込みは行われない。
【００６９】
図１６（Ａ）〜（Ｚ）は、上位ページの書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
【００７０】
上位ページの書き込みベリファイは、まず信号ＢＬＣＡを“Ｈ”、信号ＰＲＥＡを“Ｈ”にしておき、電圧ＶＡ＝１．８Ｖにすれば、全ビット線電位は１．８Ｖにプリチャージされ（図１６のＴ１）、選択ワード線にＶｒｆ０１の電位を印加しメモリディスチャージを行う（図１６のＴ２）。
【００７１】
次に、信号ＢＬＣＡにより、ビット線の電位をノードＮ１に伝えて、ノードＮ１とビット線のノードを切り離せば（信号ＢＬＣＡを“Ｌ”にすると）、ノードＮ１に接続される容量Ｃ１によってそのデータは保持される。その後、信号ＶＲＦＹＢＡＣを“Ｌ”にすると、上位ページ書き込み非選択のビット、すなわち分布“Ａ”および“Ｂ”のビットに該当するノードＮ１は、ＶＣＣにチャージされる（図１６のＴ３）。
【００７２】
この状態で、信号ＶＲＦＹＢＡＣを“Ｈ”に戻して、信号ＳＡＰ１＝“Ｈ”、信号ＳＡＮ１＝“Ｌ”、信号ＥＣＨ１＝“Ｈ”にしてノードＮ３ＣとノードＮ４Ｃをイコライズすれば、ラッチ回路ＦＦ１のデータはクリアされ、信号ＲＶ１Ａを“Ｈ”にすれば、センスが開始される（図１６のＴ４）。
そして、ラッチ回路ＦＦ１のラッチデータを確定すれば、分布“Ａ”および“Ｂ”と分布“Ｄ”書き込み対象ビットの内、閾値がＶｒｆ０１以上に書き込まれたビット、すなわち“Ｄ”書き込みベリファイでパスしたビットのラッチ回路ＦＦ１のデータは“１”となる（図１６のＴ５）。
このとき“Ｃ”書き込み対象ビットがいきなり、Ｖｒｆ０１以上に書き込まれないように、書き込みパルスを調整しておく必要がある。
【００７３】
次に、全ビット線を０Ｖにして（図１６のＴ６）、再び全ビット線を１．８Ｖにプリチャージした後（図１６のＴ７）、選択ワード線ＷＬの電位をＶｒｆ００にした状態でメモリディスチャージを行い（図１６のＴ８）、その後、信号ＢＬＣＡを“Ｈ”にして、ビット線の電位をノードＮ１にチャージシェアした状態で、信号ＶＲＦＹＢＡ１Ｃを“Ｈ”にすれば、ノードＮ５Ｃが“Ｌ”のビット、すなわち書き込み対象“Ｄ”のビットは選択的にビット線電荷を引き抜き、ビット線電位は０Ｖになる（図１６のＴ９）。
【００７４】
次に、信号ＶＲＦＹＢＡＣを“Ｌ”に戻して、上位ページ書き込み非選択のビット線電位および、先ほど“Ｄ”書き込みベリファイでパスしたビット線電位は、ＶＣＣにプリチャージされる（図１６のＴ１０）。
この状態で、前述と同様にして、ラッチ回路ＦＦ１をクリアし、信号ＲＶ１Ａを“Ｈ”にし、センスして（図１６のＴ１１）、ラッチ回路ＦＦ１のラッチデータを確定すれば（図１６のＴ１２）、“Ｃ”および“Ｄ”書き込み不十分でベリファイでフェイルしたビットに接続される、ラッチ回路ＦＦ１のデータは“０”が記憶され、１回の書き込みベリファイは終了する。
【００７５】
次の書き込み動作に移る際には、信号ＶＲＦＹＢＡＣを“Ｌ”にして、信号ＢＬＣＡを“Ｈ”にして、書き込み非選択のビット線、すなわち“Ａ”および“Ｂ”と、“Ｃ”および“Ｄ”の書き込み十分のビット線は、ＶＣＣにチャージされ、“Ｃ”書き込み不十分のビット線は前の書き込みベリファイ後のビット線電位を保持した状態で書き込まれ、“Ｄ”書き込み不十分のビット線電位は、一律０Ｖで再書き込みされる（図１６のＴ１３，１４，１５）。
このようなビット線の状態で書き込みを行えば、“Ｄ”書き込み対象ビットは強く書かれ、“Ｃ”対象ビットの書き込みは、本実施形態の効果により、高速でかつ、狭帯化された分布になる。
【００７６】
上記の実施形態は、分布“Ｃ”に対して本発明を適用して高速かつ狭帯化し、分布“Ｄ”に対するウィンドウマージンを確保する実施形態であるが、逆に分布“Ｄ”に対して本発明を適用して高速かつ狭帯化することも可能である。
【００７７】
図１７は、多値メモリ用ビット線制御回路におけるデータ記憶回路の他の構成例を示す図である。
【００７８】
図１７のデータ記憶回路１９Ｂは、図６のデータ記憶回路１９に、ノードＮ９に接続されたＰＭＯＳトランジスタＰＴ１１，ＰＴ１２と、ノードＮ１０に接続されたＰＭＯＳトランジスタＰＴ１３，ＰＴ１４を設けた構成を有する。
ＰＭＯＳトランジスタＰＴ１１のドレインがノードＮ９に接続され、ソースがＰＭＯＳトランジスタＰＴ１２のドレインに接続され、ＰＭＯＳトランジスタＰＴ１２のソースが電圧ＶＡの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１１のゲートが信号ＳＥＬＣＡＰの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１２のゲートがＮＭＯＳトランジスタＮＴ１３のゲートと同様に、ノードＮ６Ｃに接続されている。
ＰＭＯＳトランジスタＰＴ１３のドレインがノードＮ１０に接続され、ソースがＰＭＯＳトランジスタＰＴ１４のドレインに接続され、ＰＭＯＳトランジスタＰＴ１４のソースが電圧ＶＢの供給ラインに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１３のゲートが信号ＳＥＬＣＢＰの供給ラインに接続され、ＰＭＯＳトランジスタＰＴ１４のゲートがＮＭＯＳトランジスタＮＴ１５のゲートと同様に、ノードＮ５Ｃに接続されている。
【００７９】
図１７の回路を用いた書き込みにおいても、下位ページ書き込みを行うまでは、これまで説明してきた方法と同様である。
また、上位ページ書き込みを行う際にも、選択ワード線の電位をＶｃｒ１にして、先に書いた下位ページのデータを読み出し、ラッチ回路ＦＦ２に記憶した後、上位ページのデータをホストから、ラッチ回路ＦＦ１に取り込み、最初に書き込みを行う動作までは、前述した実施形態と同様である。
【００８０】
図１８（Ａ）〜（ａ）は、図１７の回路を用いた場合の、上位ページの書き込みベリファイシーケンスを示す図である。
【００８１】
上位ページの書き込みベリファイは、まず全ビット線電位を１．８Ｖにプリチャージして（図１８のＴ１）、選択ワード線にＶｒｆ００の電位を印加しメモリディスチャージを行う（図１８のＴ２）。次にビット線の電位をノードＮ１とチャージシェアし、信号ＶＲＦＢＡ１Ｃを“Ｈ”にして、“Ｄ”書き込み対象のノードＮ１を“Ｌ”にする（図１８のＴ３）。その後、信号ＶＲＦＹＢＡＣを“Ｌ”にして、上位ページ書き込み非選択のビット、すなわち“Ａ”および“Ｂ”のビットに接続されるノードＮ１をＶＣＣにチャージする（図１８のＴ４）。
【００８２】
この状態で、センスして（図１８のＴ５）、ラッチ回路ＦＦ１のラッチデータを確定すれば、上位ページ書き込み非選択のビット“Ａ”および“Ｂ”と“Ｃ”書き込み十分のラッチ回路ＦＦ１には“１”が記憶される（図１８のＴ６）。
【００８３】
次に、全ビット線を０Ｖにして（図１８のＴ７）、再び全ビット線を１．８Ｖにプリチャージした後（図１８のＴ８）、今度は、選択ワード線の電位をＶｒｆ０１にしてメモリディスチャージを行い（図１８のＴ９）、その後、信号ＢＬＣＡを“Ｈ”にして、ビット線の電位をノードＮ１とチャージシェアし、信号ＶＲＦＹＢＡＣを“Ｌ”にすれば、上位ページ書き込み非選択のビット線電位および、先ほど“Ｃ”書き込みベリファイでパスしたビット線電位のみが、ＶＣＣにプリチャージされる（図１８のＴ１０）。
【００８４】
この状態で、前述したように、ラッチ回路ＦＦ１をクリアし、信号ＲＶ１Ａを“Ｈ”にし、センスして（図１８のＴ１１）、ラッチ回路ＦＦ１のラッチデータを確定すれば、“Ｃ”および“Ｄ”書き込み不十分でベリファイでフェイルしたビットに接続される、ラッチ回路ＦＦ１のデータは“０”が記憶され、１回の書き込みベリファイは終了する。（図１８のＴ１２）。
【００８５】
次の書き込みに移る際には、ＶＡを任意の電位（たとえば、１Ｖ、１．８Ｖ、２Ｖなど）にして、信号ＳＥＬＰＣＡを“Ｌ”にすれば、“Ｂ”または“Ｃ”書き込み対象のビット線電位にＶＡの電位がチャージされ、“Ｄ”書き込み対象のビット線電位は保持される（図１８のＴ１３）。
【００８６】
次に、信号ＳＥＬＰＣＡを“Ｌ”に戻した後に、信号ＶＲＦＹＢＡＣを“Ｌ”にして、“Ａ”および“Ｂ”書き込み対象のビットと、“Ｃ”および“Ｄ”で書き込み十分により、ベリファイパスしたビット線電位はＶＣＣにチャージする（図１８のＴ１４）。
【００８７】
この状態で、選択ワード線に書き込みパルスを印加すれば、“Ｃ”分布で書き込み不十分により、フェイルしたビット線電位には、ＶＡ電位が印加されるため、弱く書き込みが行われ、“Ｄ”分布でフェイルしたビット線電位には、“Ｄ”書き込みベリファイ後の、ビット線電位が保持されているため、本発明の効果により、分布“Ｄ”の書き込みは高速でかつ、狭帯化された分布になる。
【００８８】
図１８の実施形態の場合、図１７に示すように、図６の回路構成にＰＭＯＳトランジスタを追加する必要があるが、図６の回路構成のままでも、実現できる。
図１９は、図１７の回路ではなく図６の回路を用いた場合の、上位ページの書き込みベリファイシーケンスを示す図である。
【００８９】
その際には、上記実施形態の書き込みベリファイを終了した時点から、分布“Ｃ”書き込みを弱く書込むための、ビット線電位の充電動作を、ラッチ回路ＦＦ２のノードＮ５Ｃの電位を使用することで可能である。
つまりは、図１８の期間Ｔ１３間で、信号ＣＡＰＳＥＬによってビット線充電を行っていたのを、ＲＶ２Ａの電位によって制御すれば良い。
ただし、このとき、信号ＲＶ２Ａを急峻に立ち上げると、ラッチ回路ＦＦ２のラッチデータが破壊される恐れがあるので、信号ＲＶ２Ａの電位を段階的に上昇させるか、ゆっくりとした傾斜で上昇させる等の制御が必要である。
【００９０】
これまでは、上位ページ書き込みを行う際に、“Ｃ”分布または、“Ｄ”分布書き込みのいずか一方を、ベリファイ後のビット線電位を保持した状態で書き込んでいたが、双方を両立させる手法もある。
【００９１】
図１６示す実施形態のシーケンスと同様に書き込みベリファイを行うが、図１６の期間Ｔ９間で、“Ｄ”分布対象のビット線電位を選択的にディスチャージする際に、ビット線電位が０Ｖにならない程度に、信号ＶＲＦＹＢＡ１Ｃの電位をＶＣＣより低い電位（たとえば１．８Ｖなど）に設定して、短い期間だけ選択的にディスチャージすれば良い。
【００９２】
また、上位ページ書き込みを行う際に、予め下位ページの閾値を読み出し、ラッチ回路ＦＦ２にラッチするが、その際のビット線電位を保持しておき最初の書き込みから、ビット線を保持した状態で書き込みを行っても良い。
【図面の簡単な説明】
【００９３】
【図１】ビット線毎に０Ｖ〜ＶＣＣの中間電圧を印加することで買い込み速度を調整する方法を説明するための図である。
【図２】本発明の実施形態に係る不揮発性半導体装置であるＮＡＮＤ型ＥＥＰＲＯＭ（フラッシュメモリ）の構成例を示すブロック図である。
【図３】図２のメモリセルアレイおよびビット線制御回路の構成の一例を示す図である。
【図４】図３のメモリセルＭＣと選択トランジスタＳＴの構造を簡略的に示す図である。
【図５】図３のＮＡＮＤ型メモリセルユニットＭＣＵＴの構造を簡略的に示す図である。
【図６】本実施形態に係るビット線制御回路に配置されるデータ記憶回路の具体的な構成例を示す回路図である。
【図７】第１の書き込み方法を説明するためのフローチャートである。
【図８】第１の書き込み方法に関連する書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
【図９】第２の書き込み方法を説明するためのフローチャートである。
【図１０】第２の書き込み方法に関連する書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
【図１１】第１の書き込み方法のシーケンスを適応した場合の選択ワード線電圧Ｖｗｌの電位状態と、ビット線電位Ｖｂｌ（１）、（２）、（３）を示す図である。
【図１２】第１の書き込み方法における書き込み回数としきい値電圧との関係を示す図である。
【図１３】第２の書き込み方法のシーケンスを適応した場合の選択ワード線電圧Ｖｗｌの電位状態と、ビット線電位Ｖｂｌ（１）、（２）、（３）を示す図である。
【図１４】第２の書き込み方法における書き込み回数としきい値電圧との関係を示す図である。
【図１５】多値（４値）メモリの分布の一例を示す図である。
【図１６】多値メモリにおいて、上位ページの書き込みベリファイから次の書き込みまでのシーケンスを示す図である。
【図１７】多値メモリ用ビット線制御回路におけるデータ記憶回路の他の構成例を示し図である。
【図１８】図１７の回路を用いた場合の、上位ページの書き込みベリファイシーケンスを示す図である。
【図１９】図１７の回路ではなく図６の回路を用いた場合の、上位ページの書き込みベリファイシーケンスを示す図である。
【符号の説明】
【００９４】
１０・・・ＮＡＮＤ型ＥＥＰＲＯＭ、１１・・・メモリセルアレイ、１２、ビット線制御回路、１３・・・カラムデコーダ、１４・・・データ入出力バッファ、１５・・・データ入出力端子、１６・・・ワード線制御回路、１７・・・制御信号および制御電圧発生回路、１８・・・制御信号入力端子、１９，１９Ａ・・・データ記憶回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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