(57)【要約】      （修正有）【課題】ＮＡＮＤフラッシュ等のメモリセル領域および周辺回路領域を備え、周辺回路領域にＬＤＤ構造を有するトランジスタを形成する場合に、加工工程で不具合が発生するのを極力抑制することができる構成を備えた半導体装置及びその製造方法を提供する。【解決手段】ＬＤＤ構造のトランジスタのスペーサ１４ａの加工時に、メモリセルトランジスタおよびＬＤＤ構造でないトランジスタのシリコン窒化膜１４をマスクして加工しないので、ゲート電極４、７の側壁と活性領域３、６の表面にも同じ膜構成で残す構成とすることができ、後工程のバリア用のシリコン窒化膜１５を均一で精度良く形成できる。埋め込み性を向上させることができる。【選択図】図１
2008010483.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板のメモリセル領域に形成されたメモリセルトランジスタと、
前記半導体基板の周辺回路領域に形成されＬＤＤ（Lightly Doped Drain）構造を有するトランジスタとを備え、
前記メモリセルトランジスタは、ソース／ドレイン領域に形成される絶縁膜とゲート電極側壁に形成される絶縁膜とが同じ膜厚に設定され、
前記ＬＤＤ構造を有するトランジスタはゲート電極側壁にスペーサ絶縁膜を備えていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
この半導体基板のメモリセル領域に形成されたメモリセルトランジスタと、
前記半導体基板の周辺回路領域に形成されＬＤＤ構造を有するトランジスタとを備え、
前記メモリセルトランジスタは、ソース／ドレイン領域に形成される絶縁膜とゲート電極側壁に形成される絶縁膜とが同じ膜構造となるように設定され、
前記ＬＤＤ構造を有するトランジスタはゲート電極側壁にスペーサ絶縁膜を備えていることを特徴とする半導体装置。
【請求項３】
半導体基板に複数のメモリセルトランジスタを有するメモリセル領域およびＬＤＤ構造のトランジスタを有する周辺回路領域の各トランジスタのゲート電極を形成する工程と、
前記メモリセル領域および周辺回路領域の各トランジスタの前記半導体基板部分にソース／ドレイン領域となる拡散領域を形成する工程と、
前記半導体基板および各ゲート電極の表面に第１の絶縁膜を形成する工程と、
形成した前記第１の絶縁膜のうちの前記ＬＤＤ構造のトランジスタに形成した部分を選択的に加工して前記ゲート電極の側壁にスペーサを形成する工程と、
前記ＬＤＤ構造のトランジスタの前記半導体基板部分に高濃度不純物領域を形成する工程と、
前記半導体基板および前記ゲート電極の表面に第２の絶縁膜を形成する工程と、
層間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程に先立って、
前記第１の絶縁膜を除去する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記ＬＤＤ構造のトランジスタに形成した部分を選択的に加工して前記ゲート電極の側壁にスペーサを形成する工程では、前記半導体基板に形成されているＬＤＤ構造のトランジスタ以外の他のトランジスタについてもゲート電極の側壁にスペーサを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルトランジスタを備えたメモリセル領域およびＬＤＤ構造を有するＭＯＳ型トランジスタを備えた周辺回路領域を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
不揮発性の半導体装置であるＮＡＮＤ型フラッシュメモリでは、周辺回路領域のトランジスタにＬＤＤ（Lightly Doped Drain）構造を有するトランジスタを備えたものがある。このような構成の不揮発性メモリの製造工程としては、例えば特許文献１に示されるものがある。
【０００３】
すなわち、メモリセル領域のトランジスタに拡散領域を形成すると共に周辺回路領域のトランジスタにも拡散領域を形成し、この後、全面にシリコン窒化膜を成膜し、ゲート電極の側壁にスペーサを形成するための加工処理を行い、続いて、形成したスペーサをマスクとしてＬＤＤ構造のトランジスタに選択的に高濃度拡散領域を形成するというものである。
【特許文献１】特開平８−８８２８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した特許文献１に示される製造工程を採用した場合に、メモリセル領域のＬＤＤ構造を必要としないトランジスタにおいては、ゲート電極の側壁に形成されたスペーサがその後の加工工程の妨げになることがある。すなわち、特にメモリセル領域においては、デザインルールが厳しくなるにつれて、ゲート電極間の隙間がさらに狭まることになり(高アスペクト比化)、これによって層間絶縁膜の埋め込み性が低下することが懸念される。例えば、ＮＡＮＤ型フラッシュメモリの場合、メモリセル領域の選択ゲート間の層間絶縁膜の埋め込み性が悪化すると、ビット線―ビット線間の致命的なショート不良に直結することになる。
【０００５】
更に、ゲート電極の側壁にはスペーサとしてのシリコン窒化膜が堆積されているが、半導体基板上には異方性エッチングの際にシリコン窒化膜が除去されているため、その後のバリア用のシリコン窒化膜の成膜条件に差ができてしまう。これにより、加工工程では、シリコン酸化膜とシリコン窒化膜上のインキュベーションタイム差からバリア用のシリコン窒化膜の堆積レートが半導体基板上よりもゲート電極側壁の方が速くなり、半導体基板上へのシリコン窒化膜堆積が少なくなることが予想され、この結果、バリアとしての役割を果たさなくなることが考えられる。
【０００６】
また、ゲート電極材料としてタングステンシリサイド膜などを使用している場合には、ゲート電極形成後の熱工程などによりゲート側壁が不均一な面を有する形状になり、このような形状では、側壁へのシリコン窒化膜の堆積速度が速すぎると開口部が狭くなって、さらに半導体基板面への堆積が遅くなることも考えられる。
【０００７】
そして、上述の原因でバリア用のシリコン窒化膜の堆積量が少なかったり堆積しない状態となった場合には、後工程で形成する層間絶縁膜のＢＰＳＧやＰＳＧのボロンやリンがシリコン基板内に拡散し、トランジスタ特性を大きく変化させ、最悪の場合には正常に動作しなくなることが考えられる。
【０００８】
加えて、ゲート電極の側壁へのスペーサ形成の工程で、シリコン窒化膜を堆積した後の異方性エッチング時に半導体基板までエッチングされることも懸念され、既にトランジスタの拡散層に不純物注入されている箇所については拡散層がエッチングされることで、拡散層抵抗の上昇によるトランジスタのオン電流値が減少するなどトランジスタ特性の劣化、最悪の場合は正常に動作しなくなることが考えられる。
【０００９】
このように従来のＬＤＤ構造を製作するプロセスフローでは、ＬＤＤ構造を取らないトランジスタ、特に微細化が進むにつれ、デザインルールの厳しいセルアレイ部などに関しては上記に示したような問題が発生する可能性がある。
【００１０】
本発明は上記事情を考慮してなされたもので、その目的は、メモリセル領域および周辺回路領域を備え、周辺回路領域にＬＤＤ構造を有するトランジスタを形成する場合でも、加工工程で不具合が発生するのを極力抑制することができる構成を備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の半導体装置は、半導体基板と、この半導体基板のメモリセル領域に形成されたメモリセルトランジスタと、前記半導体基板の周辺回路領域に形成されＬＤＤ（Lightly Doped Drain）構造を有するトランジスタとを備え、前記メモリセルトランジスタは、ソース／ドレイン領域に形成される絶縁膜とゲート電極側壁に形成される絶縁膜とが同じ膜厚に設定され、前記ＬＤＤ構造を有するトランジスタはゲート電極側壁にスペーサ絶縁膜を備えたところに特徴を有する。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板に複数のメモリセルトランジスタを有するメモリセル領域およびＬＤＤ構造のトランジスタを有する周辺回路領域の各トランジスタのゲート電極を形成する工程と、前記メモリセル領域および周辺回路領域の各トランジスタの前記半導体基板部分にソース／ドレイン領域となる拡散領域を形成する工程と、前記半導体基板および各ゲート電極の表面に第１の絶縁膜を形成する工程と、形成した前記第１の絶縁膜のうちの前記ＬＤＤ構造のトランジスタに形成した部分を選択的に加工して前記ゲート電極の側壁にスペーサを形成する工程と、前記ＬＤＤ構造のトランジスタの前記半導体基板部分に高濃度不純物領域を形成する工程と、前記半導体基板および前記ゲート電極の表面に第２の絶縁膜を形成する工程と、層間絶縁膜を形成する工程とを備えたところに特徴を有する。
【発明の効果】
【００１３】
上記構成および製造方法を採用することにより、周辺回路領域にＬＤＤ構造を有するトランジスタを形成する場合でも、ＬＤＤ構造の拡散領域を形成する際の加工工程で第２の絶縁膜が形成不良を起こしたりする不具合が発生するのを極力抑制することができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施形態）
以下、本発明をＮＡＮＤ型フラッシュメモリに適用した場合の第１の実施形態について図１ないし図１３を参照して説明する。
【００１５】
図１および図２はメモリセル領域および周辺回路領域の各トランジスタの断面および平面を模式的に示したものである。図２において、（ａ）はメモリセル領域のメモリセルトランジスタのアレイ状態に配置されたものを示し、（ｂ）は周辺回路領域のトランジスタのうちＬＤＤ構造を有しないトランジスタを示し、（ｃ）はＬＤＤ構造を有するトランジスタを示している。
【００１６】
まず、図２（ａ）において、半導体基板であるシリコン基板１には、素子分離領域としてＳＴＩ（Shallow Trench Isolation）２が所定間隔で形成されており、これにより素子形成領域としての活性領域３が分離形成されている。これらの活性領域３と直交するようにゲート電極４が形成されている。活性領域３は、ゲート電極４と直交する部分にチャンネル領域が形成され、その両側にソース／ドレイン領域が形成され、これによってメモリセルトランジスタが構成されている。
【００１７】
同様にして図２（ｂ）、（ｃ）においても、ＳＴＩ５により活性領域６が分離形成されており、その活性領域６と直交するようにゲート電極７、８がそれぞれ形成されている。活性領域６は、ゲート電極７や８と直交する部分にチャンネル領域が形成され、その両側にソース／ドレイン領域が形成されている。この場合、周辺回路領域のトランジスタは、メモリセルトランジスタよりもサイズが大きく形成されており、高耐圧仕様のものや低耐圧仕様のものが混在している。また、図２（ｃ）に示したトランジスタは、後述するようにＬＤＤ構造を有するトランジスタである。
【００１８】
図１（ａ）、（ｂ）、（ｃ）は、それぞれ図２（ａ）、（ｂ）、（ｃ）のＡ−Ａ切断線、Ｂ−Ｂ切断線、Ｃ−Ｃ切断線で切断した状態、すなわち活性領域３、６に沿ってゲート電極４、７、８部分を切断した模式的断面図である。図１（ａ）において、シリコン基板１の活性領域３には、ゲート電極４間の領域に前述したソース／ドレイン領域となる不純物拡散領域９が形成されている。
【００１９】
ゲート電極４は、下からゲート絶縁膜１０、フローティングゲート電極１１、ゲート間絶縁膜１２およびコントロールゲート電極１３が積層された構成である。図２（ａ）で示したゲート電極４は、ＳＴＩ２を横切って形成されている状態となっているが、フローティングゲート電極１１はＳＴＩ２上には形成されておらず、ゲート間絶縁膜１２およびコントロールゲート電極１３が連続的に形成されている。
【００２０】
そして、上記したゲート電極４の上面および側面と露出しているシリコン基板１の表面を覆うように、第１の絶縁膜としてのスペーサ形成用のシリコン窒化膜１４および第２の絶縁膜としてのバリア用のシリコン窒化膜１５が積層形成されている。このシリコン窒化膜１５の上には、ゲート電極４間の隙間を埋めるように層間絶縁膜１６が形成され、その上面は平坦化処理がされている。
【００２１】
次に、周辺回路領域に対応した構成のうち、ＬＤＤ構造を有さないトランジスタの構造を示す図１（ｂ）において、シリコン基板１の活性領域６には、ゲート電極７の両側に前述したソース／ドレイン領域となる不純物拡散領域１７が形成されている。ゲート電極７は、ゲート絶縁膜１０を介して形成されている。ゲート電極７の上面および側面と露出しているシリコン基板１の表面を覆うように、スペーサ形成用のシリコン窒化膜１４およびバリア用のシリコン窒化膜１５が積層形成されている。このシリコン窒化膜１５の上には、ゲート電極７を埋めるように層間絶縁膜１６が形成され、その上面は平坦化処理がされている。
【００２２】
同様にして、図１（ｃ）に示すＬＤＤ構造のトランジスタにおいて、シリコン基板１の活性領域６には、ゲート電極８の両側に前述したソース／ドレイン領域となる不純物拡散領域１８が形成されると共に、ＬＤＤ構造に対応した高濃度不純物拡散領域１９が形成されている。ゲート電極８は、ゲート絶縁膜１０を介して形成されている。ゲート電極８の側面にはスペーサ形成用の窒化シリコン膜１４をスペーサ加工したスペーサ１４ａが形成され、これらを覆うようにバリア用のシリコン窒化膜１５が積層形成されている。このシリコン窒化膜１５の上には、ゲート電極７を埋めるように層間絶縁膜１６が形成され、その上面は平坦化処理がされている。
【００２３】
上記構成においては、ＬＤＤ構造を採用する図１（ｃ）に示すトランジスタのみにスペーサ１５ａを形成するので、他のＬＤＤ構造を採用していないトランジスタについてはスペーサが形成されず、これによって、図１３にメモリセル領域の構成について拡大して示すように、ゲート電極４や７の側壁とシリコン基板１の露出面とにシリコン窒化膜１４ｓが残存する構成となり、スペーサ１４ａの形成後のバリア用のシリコン窒化膜１５の際に、シリコン基板１の部分にもシリコン窒化膜１５ｓとして均一な成膜を行うことができるようになる。
【００２４】
この場合、メモリセル領域のトランジスタにおいては、アスペクト比の大きいゲート間の領域に均一なシリコン窒化膜１５を形成することができることで、ボイドの発生やシリコン基板１の表面へのシリコン窒化膜１５の膜厚不足も解消できる。
【００２５】
次に、上記構成の製造方法について図３〜図１２も参照して説明する。
図３（ａ）〜（ｃ）はシリコン基板１にゲート電極４、７、８を形成した後、メモリセル領域のトランジスタにドレイン／ソース領域となる不純物拡散領域９を形成するために、周辺回路領域にフォトリソグラフィ処理によってフォトレジスト２０をパターンニング形成した状態を示している。シリコン基板１上にゲート絶縁膜１０が形成され、この上にゲート電極４、７、８が積層形成されている。
【００２６】
この場合、ゲート電極４は、前述したようにゲート絶縁膜１０の上に多結晶シリコン膜などの導電性膜からなるフローティングゲート電極１１、ＯＮＯ（Oxide-Nitride-Oxide）膜などからなるゲート間絶縁膜１２および多結晶シリコン膜などの導電性膜からなるコントロールゲート電極１３を積層して形成したものである。コントロールゲート電極１３は、必要に応じて多結晶シリコン膜の上部にタングステンなどの膜を堆積させた上でシリサイド化の処理を行うことで、上部側にタングステンシリサイド膜を積層した構成となっている。
【００２７】
なお、図示の状態では、ゲート絶縁膜１０は共通した膜厚に形成された状態で示しているが、実際には高耐圧系のトランジスタでは対応する膜厚に形成されている。また、図示の状態では、ゲート電極７、８は、一体物として示しているが、実際にはゲート電極４と同様にして積層された膜のうちゲート間絶縁膜１２の一部を開口することで実質的にフローティングゲート電極１１およびコントロールゲート電極１３を短絡状態となるように形成したものである。
【００２８】
上記した状態において、この工程では、フォトレジスト２０をマスクとして、メモリセル領域のシリコン基板１に選択的に不純物を注入し不純物拡散領域９を形成する。不純物は、例えばＮチャンネルトランジスタの場合では、Ａｓ（砒素）やＰ（リン）をイオン注入により導入して低濃度の不純物拡散領域９を形成する。この後、フォトレジスト２０を除去して図４に示すような構成を得る。
【００２９】
次に、図５（ａ）〜（ｃ）に示すように、フォトリソグラフィ処理により、メモリセル領域のみをフォトレジスト２１でカバーするようにパターンニングし、周辺回路領域のトランジスタのシリコン基板１にソース／ドレイン領域となる不純物拡散領域１７、１８を形成するためのイオン注入を行う。メモリセル領域と同様に、不純物は、例えばＮチャンネルトランジスタの場合では、Ａｓ（砒素）やＰ（リン）をイオン注入により導入して低濃度の不純物拡散領域１７、１８を形成する。この後、フォトレジスト２０を除去して図６（ａ）〜（ｃ）に示すような構成を得る。
【００３０】
なお、上記工程において、メモリセル領域および周辺回路領域のそれぞれへの不純物拡散領域９、１７、１８の形成では、上記順序に限らず、先に周辺回路領域の不純物拡散領域１７、１８を形成するようにしても良い。さらに、不純物のイオン注入処理は、複数回に分けて実施することもできる。
【００３１】
次に、図７（ａ）〜（ｃ）に示すように、ゲート電極４、７、８のそれぞれを覆うように、シリコン基板１の全面に渡って第１の絶縁膜としてのスペーサ形成用のシリコン窒化膜１４を堆積させる。続いて図８（ｃ）に示すように、周辺回路領域のＬＤＤ構造を有するトランジスタのゲート電極８にスペーサ１４ａを形成する。ここでは、図８（ａ）、（ｂ）にも示すように、メモリセル領域と周辺回路領域のＬＤＤ構造を採用しないタイプのトランジスタに対してフォトリソグラフィ処理によってフォトレジスト２２で覆うようにパターンニングする。
【００３２】
この後、図８（ｃ）に示しているように、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチング処理によりゲート電極８の側壁部のみにシリコン窒化膜１４を残存させる加工をしてスペーサ１４ａを形成する。この後、フォトレジスト２２を除去して図９（ａ）〜（ｃ）に示す構成を得る。この工程では、ＬＤＤ構造を有するトランジスタのゲート電極８のみにスペーサ１４ａが形成され、他のトランジスタについてはシリコン窒化膜１４がそのまま残った状態とされる。
【００３３】
このように処理を行うことで、ＬＤＤ構造を採用していないトランジスタにおいては、ＲＩＥ処理においてシリコン基板１が露出することがなくなり、この結果特にメモリセルトランジスタなどにおいてはシリコン基板１の表面がエッチングでダメージを受けるという不具合も回避することができるようになる。
【００３４】
この後、周辺回路領域のＬＤＤ構造を採用するトランジスタについて、高濃度不純物拡散領域１９を形成する。これは、図１０（ａ）〜（ｃ）に示すように、メモリセル領域およびＬＤＤ構造を採用しないトランジスタについて、フォトリソグラフィ処理によりフォトレジスト２３で覆うようにパターンニングを行う。続いて、ＬＤＤ構造を採用するトランジスタについてシリコン基板１の活性領域６の面に不純物を高濃度で導入すべくイオン注入処理を行う。
【００３５】
この後、フォトレジスト２３を除去すると、図１１（ａ）〜（ｃ）に示すように、スペーサ１４ａがマスクとなって、ゲート電極８の端部よりも離れた位置に高濃度不純物拡散領域１９が形成され、これにより、ＬＤＤ構造を得る。
【００３６】
次に、図１２（ａ）〜（ｃ）に示すように、全面に第２の絶縁膜としてのバリア用のシリコン窒化膜１５を堆積させる。この工程では、次の点で、従来の工程を採用する場合に比べて改善されている。すなわち、一般に、ゲート電極材料にタングステンシリサイド膜などを使用している場合、ゲート形成後の熱工程などにより、ゲート側壁が凹凸形状になり側壁窒化膜の堆積が速すぎるために間口が狭くなる現象が発生する。
【００３７】
この点、本実施形態におけるプロセスフローの場合、メモリセル領域のトランジスタや周辺回路領域のＬＤＤ構造を採用していないトランジスタでは、ゲート電極４、７の側壁とシリコン基板１上にもシリコン窒化膜１４が堆積されているので、バリア用のシリコン窒化膜１５の堆積レートについて、ゲート電極４、７の側壁（横方向）とシリコン基板１上（縦方向）のインキュベーションタイム差を無くすことができる。これによって横方向のバリア用のシリコン窒化膜１５の堆積レートが高くなることを防ぎ、間口が狭くなることについての抑制効果が期待できる。
【００３８】
このバリア用のシリコン窒化膜１５の成膜時のカバレッジ特性を向上させることで、ＢＰＳＧ、ＰＳＧなどのシリケードガラスからなる層間絶縁膜１６の内部に含有しているボロンやリンがゲート電極４、７側に拡散する異常拡散を抑制することができ、バリア用のシリコン窒化膜１５の堆積レートなどのプロセスばらつきに対してもマージンのあるプロセスが構築できる。
【００３９】
このような本実施形態によれば、次のような効果を得ることができる。
すなわち、周辺回路領域のＬＤＤ構造を有するトランジスタについて、ゲート８の加工後に側壁のスペーサ１４ａ形成の為のシリコン窒化膜１４を堆積し、ＲＩＥによる異方性エッチングを行うが、この異方性エッチングする加工エリアをＬＤＤ構造部のみに選択的に行い、メモリセル領域などのＬＤＤ構造を必要としないトランジスタについてはエッチングを行わないようにした。これにより、バリア用のシリコン窒化膜１５の堆積に際してインキュベーションタイム差の抑制ができ、カバレッジ特性向上も期待できる。さらに、ＬＤＤ構造を必要とする部分にのみＲＩＥを行うので、他のトランジスタのシリコン基板１の表面が基板掘れ（ガウジング）を起こすことがなくなる。
【００４０】
（第２の実施形態）
図１４〜１７は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、第２の絶縁膜であるスペーサ形成用のシリコン窒化膜１４およびスペーサ１４ａを除去した構成としたところである。図１４（ａ）〜（ｃ）に示すように、いずれの構成においてもシリコン窒化膜１４、スペーサ１４ａは除去された構成となっている。
【００４１】
このような構成によっても、第１の実施形態と同様の効果を得ることができると共に、後述するように、製造工程上においては、スペーサ用のシリコン窒化膜１４を除去した後にバリア用のシリコン窒化膜１５を成膜することになることから、特にメモリセル領域の場合には、アスペクト比が大きくなるのを抑制して均一で良好な成膜を行うことができるようになる。
【００４２】
次に、図１５〜１７も参照して製造工程の異なる部分について説明する。
図１５（ａ）〜（ｃ）は、第１の実施形態における図１１の状態と同様の状態となるまで工程を進めたところである。したがって、この状態では、メモリセル領域および周辺回路領域のそれぞれのトランジスタについて、ソース／ドレイン領域となる不純物拡散領域９、１７、１８を形成した後に、スペーサ形成用のシリコン窒化膜１４を成膜し、ＬＤＤ構造を必要とするトランジスタについて選択的にスペーサ加工を行い、高濃度不純物拡散領域１９が形成されている。
【００４３】
この実施形態においては、この後、図１６（ａ）〜（ｃ）に示すように、高濃度不純物拡散領域１９を形成するために成膜したシリコン窒化膜１４とこれを加工して形成したスペーサ１４ａとを、共にＨｏｔリン酸などの薬液処理により除去する。
【００４４】
次に、図１７に示すように、第２の絶縁膜であるバリア用のシリコン窒化膜１５を１０ｎｍ〜１０００ｎｍの範囲で堆積する。この後、ＢＰＳＧ、ＰＳＧなどのシリケードガラスなる層間絶縁膜１６を１０〜１０００ｎｍ程度堆積し、図１４に示した構成を得る。
【００４５】
このような第２の実施形態によれば、第１の実施形態と同様に、ＬＤＤ構造を必要とするトランジスタのゲート電極８にスペーサ１４ａをＲＩＥなどで加工する際に、前述同様にして形成することにより、シリコン基板１の掘れを抑制できると共に、その後、スペーサ１４ａおよびその他の部分に形成されたシリコン窒化膜１４を除去することで、メモリセル領域などのデザインルールの厳しい箇所のアスペクト比を下げ、層間絶縁膜１６の埋め込み性向上が期待できる。また同様にゲート電極間のスペースが広がる為、ゲート側壁の凹凸形状に対してもバリア用のシリコン窒化膜１５のカバレッジを確保できることがメリットとして挙げられる。
【００４６】
（第３の実施形態）
図１８〜２５は本発明の第３の実施形態を示すもので、第２の実施形態と異なるところは、ＬＤＤ構造を必要とするトランジスタのゲート電極８の側壁へのスペーサ１４ａの形成に際して、ここでは従来同様のプロセスを採用し、その後に、スペーサ加工されたシリコン窒化膜を除去するようにしたところである。
【００４７】
すなわち、図１８（ａ）〜（ｃ）に示した構成では、第２の実施形態で示した図１４の構成と同様となっており、第１の実施形態の場合と異なり、スペーサ形成用のシリコン窒化膜１４やスペーサ１４ａは除去された構成となっている。そして、このような構成によっても第２の実施形態と同様の効果を得ることができると共に、後述するように、製造工程上においては、スペーサ１４ａを除去した後にバリア用のシリコン窒化膜１５を成膜することになることから、特にメモリセル領域の場合には、アスペクト比が大きくなるのを抑制して均一で良好な成膜を行うことができると共に、ＲＩＥエリアを選択するリソグラフィーも必要ないなどプロセスの簡略化ができるメリットがある。
【００４８】
次に、上記構成の製造工程について図１９〜２５も参照して説明する。
図１９（ａ）〜（ｃ）は、第１の実施形態と同様の工程を経て、第１の絶縁膜であるスペーサ形成用のシリコン窒化膜１４を形成した状態（図７と同じ状態）を示している。この状態から、フォトリソグラフィ処理でレジストなどのマスク材を使って他の部分を覆うようにパターンニングし、選択的にＲＩＥ処理で異方性エッチングを行うのではなく、図２０に示すように、従来プロセスと同様に全面について、ＲＩＥ処理により異方性エッチングを実施する。
【００４９】
これにより、図２１に示すように、メモリセル領域および周辺回路領域のそれぞれのトランジスタについてゲート電極４、７、８の側壁にスペーサ１４ａが形成された状態となる。次に、フォトリソグラフィ処理によりＬＤＤ構造を採用するトランジスタのゲート電極８部分を露出させ他の部分をマスクするようにフォトレジスト２４をパターンニングする。ゲート電極８の側壁に形成されているスペーサ１４ａを利用してイオン注入を行い、高濃度不純物拡散領域１９を形成する。この後フォトレジスト２４を除去すると図２３に示すような構成を得ることができる。
【００５０】
続いて、図２４（ａ）〜（ｃ）に示すように、高濃度不純物拡散領域１９を形成するために成膜して加工処理をしたゲート電極８のスペーサ１４ａや他の部分のスペーサ１４ａを、Ｈｏｔリン酸などの薬液処理により除去する。
【００５１】
次に、図２５に示すように、第２の絶縁膜であるバリア用のシリコン窒化膜１５を１０ｎｍ〜１０００ｎｍの範囲で堆積する。この後、ＢＰＳＧ、ＰＳＧなどのシリケードガラスなる層間絶縁膜１６を１０〜１０００ｎｍ程度堆積し、図１８に示した構成を得る。
【００５２】
このような第３の実施形態によれば、ＬＤＤ構造のトランジスタの高濃度不純物拡散領域を形成するために、スペーサ１４ａの異方性エッチング（ＲＩＥ）を実施する際に、メモリセル領域のトランジスタや周辺回路領域のＬＤＤ構造を採用しないトランジスタについてもフォトレジストによるマスクを形成することなく、同時にスペーサ形成の処理を実施し、イオン注入処理はＬＤＤ構造を採用する部分を選択的に行って、その後にスペーサを除去するようにしたので、バリア用のシリコン窒化膜１５の形成を、メモリセル領域などのデザインルールの厳しい箇所のアスペクト比を下げ、層間絶縁膜１６の埋め込み性向上が期待できる。また同様にゲート電極間のスペースが広がる為、ゲート側壁の凹凸形状に対してもバリア用のシリコン窒化膜１５のカバレッジを確保できることがメリットとして挙げられる。
【００５３】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００５４】
スペーサとなる第１の絶縁膜やバリアとなる第２の絶縁膜は、シリコン窒化膜に限らず、他の絶縁膜を使用することもできる。
ＮＡＮＤ型のフラッシュメモリに適用した例を示したが、他にＮＯＲ型のフラッシュメモリにも適用することができるし、ＬＤＤ構造を有するトランジスタを備える構成の半導体装置全般に適用することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１の実施形態を示すメモリセル領域および周辺回路領域の各トランジスタの模式的な断面図
【図２】図１の構成に対応する模式的な平面図
【図３】製造工程の一段階の状態を示す模式的な断面図（その１）
【図４】製造工程の一段階の状態を示す模式的な断面図（その２）
【図５】製造工程の一段階の状態を示す模式的な断面図（その３）
【図６】製造工程の一段階の状態を示す模式的な断面図（その４）
【図７】製造工程の一段階の状態を示す模式的な断面図（その５）
【図８】製造工程の一段階の状態を示す模式的な断面図（その６）
【図９】製造工程の一段階の状態を示す模式的な断面図（その７）
【図１０】製造工程の一段階の状態を示す模式的な断面図（その８）
【図１１】製造工程の一段階の状態を示す模式的な断面図（その９）
【図１２】製造工程の一段階の状態を示す模式的な断面図（その１０）
【図１３】メモリセル領域の不純物拡散領域の部分を拡大して示す模式的な断面図
【図１４】本発明の第２の実施形態を示す図１相当図
【図１５】製造工程の一段階の状態を示す模式的な断面図（その１）
【図１６】製造工程の一段階の状態を示す模式的な断面図（その２）
【図１７】製造工程の一段階の状態を示す模式的な断面図（その３）
【図１８】本発明の第３の実施形態を示す図１相当図
【図１９】製造工程の一段階の状態を示す模式的な断面図（その１）
【図２０】製造工程の一段階の状態を示す模式的な断面図（その２）
【図２１】製造工程の一段階の状態を示す模式的な断面図（その３）
【図２２】製造工程の一段階の状態を示す模式的な断面図（その４）
【図２３】製造工程の一段階の状態を示す模式的な断面図（その５）
【図２４】製造工程の一段階の状態を示す模式的な断面図（その６）
【図２５】製造工程の一段階の状態を示す模式的な断面図（その７）
【符号の説明】
【００５６】
図面中、１はシリコン基板（半導体基板）、２、５はＳＴＩ（素子分離領域）、３、６は活性領域、４、７、８はゲート電極、９、１７、１８は不純物拡散領域（ソース／ドレイン領域）、１０はゲート絶縁膜、１１はフローティングゲート電極、１２はゲート間絶縁膜、１３はコントロールゲート電極、１４はシリコン窒化膜（第１の絶縁膜）、１４ａはスペーサ、１５はシリコン窒化膜（第２の絶縁膜）、１６は層間絶縁膜、１９は高濃度不純物拡散領域である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【手続補正書】
【提出日】平成19年7月12日(2007.7.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル領域および周辺回路領域を有する上面を備えた半導体基板と、
この半導体基板の前記メモリセル領域に形成された複数のメモリセルトランジスタであって、それぞれ、第１のゲート絶縁膜を介して前記上面上に形成された第１のゲート電極と、この第１のゲート電極に隣接する前記半導体基板の表層に形成された第１のソース／ドレイン領域とを有するメモリセルトランジスタと、
前記半導体基板の周辺回路領域に形成されＬＤＤ（Lightly Doped Drain）構造を有する周辺トランジスタであって、第２のゲート絶縁膜を介して前記上面上に形成された第２のゲート電極と、この第２のゲート電極に隣接する前記半導体基板の表層に形成された第２のソース／ドレイン領域とを有する周辺トランジスタと、
前記第１のゲート電極の側面から前記第１のソース／ドレイン領域上にわたり連続して形成されるとともに、前記第２のゲート電極の側壁にスペーサとして形成された第１の絶縁膜と、
前記第１のゲート電極の側面から前記第１のソース／ドレイン領域上にわたり前記第１の絶縁膜を介して連続して形成されるとともに、前記第２のゲート電極の側壁に前記第１の絶縁膜を介して形成され、前記第２のソース／ドレイン領域上に前記第１の絶縁膜を介することなく形成された第２の絶縁膜と、
前記第１および第２の絶縁膜を介して前記複数の第１のゲート電極の間の前記半導体基板の上面上に形成された層間絶縁膜とを備えていることを特徴とする半導体装置。
【請求項２】
前記第１および第２の絶縁膜はシリコン窒化膜から構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板に複数のメモリセルトランジスタを有するメモリセル領域およびＬＤＤ構造のトランジスタを有する周辺回路領域の各トランジスタのゲート電極を形成する工程と、
前記メモリセル領域および周辺回路領域の各トランジスタの前記半導体基板部分にソース／ドレイン領域となる拡散領域を形成する工程と、
前記半導体基板および各ゲート電極の表面に第１の絶縁膜を形成する工程と、
形成した前記第１の絶縁膜のうちの前記ＬＤＤ構造のトランジスタに形成した部分を選択的に加工して前記ゲート電極の側壁にスペーサを形成する工程と、
前記ＬＤＤ構造のトランジスタの前記半導体基板部分に高濃度不純物領域を形成する工程と、
前記半導体基板および前記ゲート電極の表面に第２の絶縁膜を形成する工程と、
層間絶縁膜を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程に先立って、
前記第１の絶縁膜を除去する工程を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記ＬＤＤ構造のトランジスタに形成した部分を選択的に加工して前記ゲート電極の側壁にスペーサを形成する工程では、前記半導体基板に形成されているＬＤＤ構造のトランジスタ以外の他のトランジスタについてもゲート電極の側壁にスペーサを形成することを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明は上記事情を考慮してなされたもので、その目的は、メモリセル領域および周辺回路領域を備え、周辺回路領域にＬＤＤ構造を有する周辺トランジスタを形成する場合でも、加工工程で不具合が発生するのを極力抑制することができる構成を備えた半導体装置およびその製造方法を提供することにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の半導体装置は、メモリセル領域および周辺回路領域を有する上面を備えた半導体基板と、この半導体基板の前記メモリセル領域に形成された複数のメモリセルトランジスタであって、それぞれ、第１のゲート絶縁膜を介して前記上面上に形成された第１のゲート電極と、この第１のゲート電極に隣接する前記半導体基板の表層に形成された第１のソース／ドレイン領域とを有するメモリセルトランジスタと、前記半導体基板の周辺回路領域に形成されＬＤＤ（Lightly Doped Drain）構造を有する周辺トランジスタであって、第２のゲート絶縁膜を介して前記上面上に形成された第２のゲート電極と、この第２のゲート電極に隣接する前記半導体基板の表層に形成された第２のソース／ドレイン領域とを有する周辺トランジスタと、前記第１のゲート電極の側面から前記第１のソース／ドレイン領域上にわたり連続して形成されるとともに、前記第２のゲート電極の側壁にスペーサとして形成された第１の絶縁膜と、前記第１のゲート電極の側面から前記第１のソース／ドレイン領域上にわたり前記第１の絶縁膜を介して連続して形成されるとともに、前記第２のゲート電極の側壁に前記第１の絶縁膜を介して形成され、前記第２のソース／ドレイン領域上に前記第１の絶縁膜を介することなく形成された第２の絶縁膜と、前記第１および第２の絶縁膜を介して前記複数の第１のゲート電極の間の前記半導体基板の上面上に形成された層間絶縁膜とを備えたところに特徴を有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記構成および製造方法を採用することにより、周辺回路領域にＬＤＤ構造を有する周辺トランジスタを形成する場合でも、ＬＤＤ構造の拡散領域を形成する際の加工工程で第２の絶縁膜が形成不良を起こしたりする不具合が発生するのを極力抑制することができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図１および図２はメモリセル領域および周辺回路領域の各トランジスタの断面および平面を模式的に示したものである。図２において、（ａ）はメモリセル領域のメモリセルトランジスタのアレイ状態に配置されたものを示し、（ｂ）は周辺回路領域のトランジスタのうちＬＤＤ構造を有しないトランジスタを示し、（ｃ）はＬＤＤ構造を有するトランジスタ（周辺トランジスタ）を示している。