(57)【要約】【課題】ウエハ毎に表面積が異なる場合であっても、製品毎の成膜処理を簡便化し、レシピ管理等の管理負荷を軽減する。実効的な表面積に応じて適当な成膜条件を決定し、精度良く成膜を行う。【解決手段】半導体装置の製造方法が、凹部の設けられた半導体基板表面の反射率を成膜前に測定する工程と、測定された前記反射率に対応する成膜条件を表す成膜パラメータを決定する工程と、前記成膜パラメータに対応する条件下で前記半導体基板に成膜する工程とを含む。【選択図】図４
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【特許請求の範囲】
【請求項１】
凹部の設けられた基板表面の反射率を成膜前に測定する工程と、
測定された前記反射率に対応する成膜条件を表す成膜パラメータを決定する工程と、
前記成膜パラメータに対応する条件下で前記基板に成膜する工程と、
を含む半導体装置の製造方法。
【請求項２】
成膜パラメータを取得する前記工程が、成膜前に測定された前記反射率から表面積を取得する工程と、取得された前記表面積に対応する成膜条件を表す成膜パラメータを決定する工程とを含む、請求項１に記載の半導体装置の製造方法。
【請求項３】
成膜する前記工程において電解めっきにより成膜する、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記成膜パラメータが電流値または電圧値を含む、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
反射率を成膜前に測定する前記工程の前に、シード膜を設ける工程を含む、請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記シード膜がＣｕ、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、およびＴｃからなる群より選択される少なくとも１種を主成分として含む材料からなる、請求項５に記載の半導体装置の製造方法。
【請求項７】
成膜パラメータを決定する前記工程において、前記成膜パラメータをさらにシード膜の種類を考慮して決定する、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
成膜する前記工程における電解めっきによる成膜が、微細パターンを埋設する工程とフィールド埋設工程とを含み、かつ前記成膜パラメータが、微細パターンを埋設する前記工程において用いられる、めっき液に通電する電流値である、請求項３乃至７のいずれかに記載の半導体装置の製造方法。
【請求項９】
基板表面に金属を成膜する半導体製造装置であって、
成膜前の基板表面の反射率を測定する測定部と、
前記測定部で測定された反射率から表面積を導出する演算部と、
前記演算部で導出された表面積を記憶する記憶部と、
所定の表面積と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブルと、
前記記憶部から前記表面積を取得し、前記制御テーブルを参照して前記表面積に対応する成膜パラメータを特定する処理制御部と、
前記処理制御部で特定した成膜パラメータに対応する条件下で成膜を行う処理部と、
を含む半導体製造装置。
【請求項１０】
基板表面に金属を成膜する半導体製造装置であって、
成膜前の基板表面の反射率を測定する測定部と、
前記測定部で測定された反射率を記憶する記憶部と、
所定の反射率と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブルと、
前記記憶部から前記測定部で測定された前記反射率を取得し、前記制御テーブルを参照して前記反射率に対応する成膜パラメータを特定する処理制御部と、
前記処理制御部で特定した成膜パラメータに対応する条件下で成膜を行う処理部と、
を含み、前記制御テーブルがシード膜の種類に応じて異なる複数の制御テーブルからなる、半導体製造装置。
【請求項１１】
前記処理部で行われる成膜が電解めっきによる成膜であり、前記成膜パラメータが電解めっきの際にめっき液に通電する電流値であることを特徴とする請求項９または１０に記載の半導体製造装置。
【請求項１２】
反射率を測定する前記測定部が基板の受け渡しステーションに付加されている、請求項９乃至１１のいずれかに記載の半導体製造装置。
【請求項１３】
前記受け渡しステーションがアライナの機能を有している、請求項１２に記載の半導体製造装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、凹部が形成された基板表面に成膜する際の半導体装置の製造方法および半導体製造装置に関する。
【背景技術】
【０００２】
近年の半導体装置においては配線での信号伝搬の遅延が素子動作を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表され、配線抵抗を下げて素子動作を高速化するために、配線材料には比抵抗値の小さいＣｕが通常用いられている。
【０００３】
Ｃｕ多層配線はダマシン（ｄａｍａｓｃｅｎｅ）法で形成される。ダマシン法は、層間絶縁膜等の絶縁膜の堆積工程、凹部(配線層の場合は配線溝、ビアの場合にはビア孔)の形成工程、バリアメタル堆積工程、Ｃｕシードと呼ばれるＣｕ薄膜の堆積工程、前記Ｃｕ薄膜を電解めっきのカソード電極としたＣｕ堆積による埋め込み工程、化学機械研磨(ケミカル・メカニカル・ポリッシング、ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ)による前記凹部の外に堆積した前記バリアメタル及びＣｕの除去工程、およびバリア絶縁膜堆積工程からなる。
【０００４】
Ｃｕ配線中にボイドと呼ばれる穴が存在すると電気特性(抵抗、信頼性、歩留等)が低下するため、Ｃｕめっきに於いてはボイドの無い埋め込みが重要である。Ｃｕめっきの成膜速度は開口の間口付近と開口の底面で速いが、底面からの成膜が開口部上端に達する前に間口付近の横方向への成長によって間口が塞がると、ボイドが膜中に残ることになる。一方、間口が塞がる前に底面が開口部上端に到達すれば、ボイドの無いＣｕめっき埋め込みが達成できる。間口が広いほどボイドの無い埋め込みが容易になるため、Ｃｕシードの膜厚は薄い方が良く、微細化に伴い、さらに薄くなる傾向にある。近年では、Ｃｕシードを堆積せずにバリアメタルをシードとしてバリアメタル上に直接Ｃｕめっきをすることが検討されており、中でもＣｕとの密着性の良いＲｕがバリアメタルとして注目されている。
【０００５】
非特許文献１にはＲｕ上の自然酸化膜の除去がＲｕシード上へのＣｕめっき成膜に重要であり、脱気した硫酸で還元することで良好なＣｕ成膜ができることが開示されている。非特許文献２にはＰｄ触媒を用いることでＲｕ上のＣｕめっき成膜が改善されることが開示されている。
【０００６】
特許文献１には、金属メッキ膜の表面が平坦化された時点を反射率の変化により検知し、パターン依存性なく表面を平坦に形成する方法が開示されている。また、特許文献２乃至４において、メッキ面の反射光の有無または反射光の強度を測定することにより、メッキ厚の制御または測定を行う手段が開示されている。
【特許文献１】特開２０００−３１５６６３号公報
【特許文献２】特開２０００−２０４４９８号公報
【特許文献３】特開平５−１８６８９８号公報
【特許文献４】特開２００５−３０７２７４号公報
【非特許文献１】Ｔ．Ｐ．Ｍｏｆｆａｔ  ｅｔ．ａｌ．，Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１５３（１），Ｃ３７−Ｃ５０（２００６）
【非特許文献２】Ｓｕｎｇ  Ｋｉ  Ｃｈｏ  ｅｔ．ａｌ．，Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ  ２２（６），２００４，ｐｐ．２６４９−２６５３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
従来技術の課題として、成膜される膜の表面積に応じてレシピを作成しなければならないということが挙げられる。ウエハ毎に表面積が異なる場合、レシピが増えて煩雑となりレシピ管理の負荷が増大する。具体的には装置で管理するレシピ数が増加し、製品を判断して装置にレシピを指定するという工場の管理負荷が増加する。
【０００８】
例えば、Ｃｕめっき成膜はシード上への成長核(以下、核と略記する)形成、核の合体、連続膜の形成という順で進行する。核が形成しにくく核の面内密度が低い条件では、核を中心に等方的に成長し、合体する核の間に隙間ができて疎な膜が形成される。このため、核の面内密度は高いことが望ましい。核形成密度は電流密度が増加するのに伴って増加して、一定以上の電流密度で飽和する(以下、この電流密度を飽和電流密度という)。すなわち、飽和電流密度以上の電流密度でないと疎な膜が形成される。一方、電流密度を高くしすぎると、水素が発生してめっき膜の脆性が高くなる等の問題が生じる。そのため、めっき電流密度は飽和電流密度よりも高く、水素発生電流密度よりも低く制御する必要がある。
【０００９】
ところで、凹部の大きさや密度は製品毎に変化し、それに伴いシードの表面積も変化する。その理由は、表面の凹凸に対応してシード膜をコンフォーマルに形成することが望ましいからである。この表面積の変化は微細化が進むにつれて増える傾向があるが、ベタ膜に対して３２ｎｍ世代では最大で５倍程度にまでなる。同じ電流値で表面積が大きくなると電流密度が低くなり、飽和電流密度を下回る可能性がある。また、逆に同じ電流値で表面積が小さくなると電流密度が高くなり、水素発生電流密度を上回る可能性がある。上記文献記載の従来技術では、各ステップの電流値は反射率と無関係であるため、パターンが変わることによる表面積の変化に対応できず、埋設不良等の成膜不良を生じる場合がある。
【００１０】
特許文献１では、めっき成膜後の反射率を測定して埋設を確認しているため凹部のパターンが変わることによる表面積の変化に対応できない。同様に、特許文献２乃至４においても、めっき成膜後のめっき表面の反射率を測定することによりめっき厚さ等を監視するものであり、ウエハ毎の表面積の変化に対応するものではない。従って、これらの文献においては、ウエハ毎に表面積が異なる場合、表面積に応じてレシピを作成する必要が依然としてある。
【００１１】
本発明は上記事情に鑑みてなされたものであり、ウエハ毎に表面積が異なる場合であっても、製品毎の成膜処理を簡便化し、管理負荷を軽減しようとするものである。特に、ウェハの表面積に応じて成膜条件を変える必要がある場合、精度良く成膜を行えるようにするものである。
【課題を解決するための手段】
【００１２】
本発明によれば、凹部の設けられた基板表面の反射率を成膜前に測定する工程と、測定された前記反射率に対応する成膜条件を表す成膜パラメータを決定する工程と、前記成膜パラメータに対応する条件下で前記基板を成膜する工程と、を含む半導体装置の製造方法が提供される。
【００１３】
図２に示す通り、反射率は表面積の関数として表すことができる。従って、反射率に対応する成膜条件を表す成膜パラメータを取得することにより、表面積を考慮した成膜条件を設定できる。本発明では、成膜前に基板表面の反射率を測定して、適宜好適な成膜条件を表す成膜パラメータを取得するので、様々なパターン密度の基板であっても成膜の制御を精度良く行うことができる。また、ウエハ毎にレシピを作成する必要がなく、成膜処理やレシピを簡略化することができる。
【００１４】
また、成膜パラメータを決定する工程において、前記成膜パラメータをさらにシード膜の種類を考慮して決定する半導体装置の製造方法が提供される。
【００１５】
ウエハ毎にシード膜の種類が異なる場合、使用したシード膜の種類も考慮して、基板の反射率に対応する成膜パラメータを決定することにより、さらに適した成膜条件を設定することができる。シード膜の種類も考慮することにより、成膜の精度がさらに向上される。
【００１６】
さらに、本発明によれば、基板表面に金属を成膜する半導体製造装置であって、成膜前の基板表面の反射率を測定する測定部と、前記測定部で測定された反射率から表面積を導出する演算部と、前記演算部で導出された表面積を記憶する記憶部と、所定の表面積と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブルと、前記記憶部から前記表面積を取得し、前記制御テーブルを参照して前記表面積に対応する成膜パラメータを特定する処理制御部と、前記処理制御部で特定した成膜パラメータに対応する条件下で成膜を行う処理部とを含む半導体製造装置が提供される。
【００１７】
また、基板表面に金属を成膜する半導体製造装置であって、成膜前の基板表面の反射率を測定する測定部と、前記測定部で測定された反射率を記憶する記憶部と、所定の反射率と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブルと、前記記憶部から前記測定部で測定された前記反射率を取得し、前記制御テーブルを参照して前記反射率に対応する成膜パラメータを特定する処理制御部と、前記処理制御部で特定した成膜パラメータに対応する条件下で成膜を行う処理部とを含み、前記制御テーブルがシード膜の種類に応じて異なる複数の制御テーブルからなる、半導体製造装置が提供される。
【発明の効果】
【００１８】
本発明によれば、基板表面の反射率を成膜前に測定することにより実効的な表面積に応じて好適な成膜パラメータを決定することができる。従って、本発明により決定された成膜パラメータに対応する条件下で成膜することにより、基板の表面積に応じて精度の良い成膜が達成される。また、基板表面積ごとに処理レシピを用意する必要がなくなるため、管理負荷が低減する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００２０】
（第１の実施の形態）
図１は、本実施の形態における半導体装置１００の製造手順を示す工程断面図である。本実施の形態において、層間絶縁膜１０６に配線を形成する工程を説明する。図１において、シングルダマシン法を例にとって銅配線を形成する手順を説明しているが、本実施の形態の方法はデュアルダマシン法においても同様に適用することができる。
【００２１】
半導体装置１００は、トランジスタ等が形成されたシリコン基板１０２と、シリコン基板１０２上に形成された第１の層間絶縁膜１０４と、その上に形成された第２の層間絶縁膜１０６とを含む。第１の層間絶縁膜１０４および第２の層間絶縁膜１０６中には、配線やビアが形成されている。
【００２２】
まず、第２の層間絶縁膜１０６に選択的にエッチングを行うことにより凹部を形成する（図１（ａ））。ここでいう凹部は例えば配線溝であるが、これに限られず、コンタクトホール、ビアホール等であってもよい。図１（ａ）に示すように、第２の層間絶縁膜１０６には、複数の配線溝１０８、１１０、１１２、１１４、１１６、１１８および１２０が形成される。
配線溝１１０、１１２、１１４、１１６、および１１８は微細なパターンで形成されており、配線幅は例えば０．３μｍとする。配線溝１０８および１２０は微細なパターンで形成されている上記配線溝よりも幅広である。
【００２３】
このような配線溝に成膜する手順は、例えば以下のようになる。本実施の形態では、成膜手順の例として、配線材料を電解めっきにより埋め込む方法を説明する。まず、第２の層間絶縁膜１０６の凹部内にバリアメタル膜を形成する（図示せず）。バリアメタル膜は、たとえばＴａＮ／Ｔａ等、通常の銅配線のバリアメタル膜として用いられるものとすることができる。つづいて、バリア膜上に電解めっきのシード膜を形成する（図示せず）。ここで、シード膜は、例えばＣＶＤ法等により形成された銅（Ｃｕ）膜等とすることができる。Ｃｕ以外にも、シード膜として、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、およびＴｃからなる群より選択される少なくとも１種を主成分として含む材料を用いてもよい。また、本記実施の形態では、バリアメタル膜を形成し、つづいてバリア膜上に電解めっきのシード膜を形成するが、バリアメタルをシードとして、バリアメタル上に直接成膜してもよい。バリアメタルがシードを兼ねる場合、このようなバリアメタルとしては、Ｒｕなど先に挙げたシード膜の材料と同様のものが用いられる。
【００２４】
つづいて凹部の設けられた半導体基板表面の反射率を成膜前に測定する。反射率を測定する手段は、公知の手段を用いることができ、特に限定されないが、例えば半導体基板に対して光を照射する発光部と、該半導体基板から反射された光を検出する受光部とを備える光検出器により測定する。
【００２５】
その後、測定された反射率に対応する成膜条件を表す成膜パラメータを決定する。ここで成膜パラメータとは、この後の半導体基板の成膜工程において、成膜条件として用いられるパラメータである。本実施の形態では、成膜工程において電解めっきにより成膜する。従って、成膜パラメータは、電解めっきを行う際のめっき条件であり、例えばめっき液に通電する電流値、電圧値、電流密度、成膜時間等から選択される少なくとも一つである。反射率に対応する成膜パラメータは、一のパラメータまたは複数のパラメータであってよい。本実施の形態では、反射率から電解めっきを行う際にめっき液に通電するための電流値を決定する。反射率に対応する成膜パラメータは、例えば所定の表面積と所定の成膜パラメータとを対応付ける制御テーブルを用意し、該制御テーブルから取得する。
【００２６】
半導体基板は製品毎に凹部の大きさや密度が変化し、それに伴い基板表面積は変化する。被成膜面の表面積が変わると、それに応じて成膜条件も変更する必要がある。従って、通常は製品毎に成膜レシピを作成しなければならず、製品毎の成膜レシピを作成しない場合、疎な膜が形成されたり、埋設不良の発生、膜の脆性が高くなる等の問題が生じる可能性がある。
【００２７】
本実施の形態において、基板上に設けられた凹部の側壁面積が大きく、その影響が無視できない場合であっても、成膜前に基板表面の反射率を測定することにより、表面積に応じた成膜条件下で成膜を行うことができる。ボトムアップ堆積される電解めっき処理の場合、凹部の側壁の面積の大小により実効電流密度が異なってくるが、本実施の形態において、反射率から適宜好適な電流値等を表面積に応じて取得することができるので、様々なパターン密度の半導体装置の膜厚等の成膜の制御を精度良く行うことができる。また、ウエハ毎にレシピを作成する必要がなく、成膜処理やレシピを簡略化することができる。
【００２８】
反射率に対応する成膜パラメータを取得した後、電解めっきを行う。本実施の形態では、取得した成膜パラメータに対応する条件下で半導体基板を電解めっきにより成膜する。本実施の形態において、めっき液は、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。めっき液は、例えば、硫酸、銅、および塩素を含むことができる。また、めっき液は、サプレッサー、アクセラレーター、レベラー等の添加剤を含んでもよい。本実施の形態における電解めっき処理は、ボトムアップ堆積される。
【００２９】
電解めっき工程の終了後、ＣＭＰにより、配線溝外部に露出しためっき膜を除去して平坦化する。この後、さらに層間絶縁膜形成、凹部形成、および金属膜形成を繰り返すことにより、多層配線構造が得られる。
図３に、本実施の形態における成膜手順を示すフローチャートを示す。
【００３０】
図２に反射率と半導体基板の表面積との関係を示す。ここで横軸は、ベアウエハ表面積に対する凹部形成後のウエハ表面積Ｓ２／Ｓ１とし、縦軸は反射率を示す。同じウエハサイズの場合、配線密度、開口部の幅、数等の違いに起因した表面積の変化に応じて反射率が変化する。従って、反射率は表面積の関数として表すことができ、反射率から半導体基板の表面積を導出することが可能である。すなわち、反射率が決まれば表面積も決まる関係にある。反射率に対応する成膜パラメータは、反射率から直接決定してもよいし、反射率から表面積を導出して、表面積から決定してもよい。また、反射率から表面積を導出する代わりに、表面積の関数を導出してもよい。ここで反射率に対応する成膜パラメータとは、表面積または表面積の関数に対応する成膜パラメータも含む意味で用いることとする。このようにして、反射率から半導体基板の表面積に応じて好適な成膜条件を設定することができる。
【００３１】
（第２の実施の形態）
本実施の形態において、さらにシード膜の金属の種類も考慮して反射率に対応する成膜パラメータを決定する態様について説明する。
凹部の設けられたシリコン基板１０２表面の反射率を成膜前に測定する工程までは第１の実施の形態と同様に行う。ついで測定された反射率に対応する成膜パラメータを決定する。成膜パラメータは、第１の実施の形態と同様に所定の反射率と所定の成膜パラメータとを対応付ける制御テーブル等を用意して、該制御テーブルから取得するが、本実施の形態ではこのような制御テーブルを複数用意する。複数の制御テーブルは、所定のシード膜の種類および反射率と成膜パラメータとを対応付ける別個の制御テーブルである。成膜パラメータを決定する際には、複数の制御テーブルの中から、用いたシード膜の種類に対応する制御テーブルを選択し、選択した制御テーブルから反射率に対応する成膜条件を表す成膜パラメータを取得する。成膜パラメータを決定した後は、該成膜パラメータに対応する条件下で半導体基板を成膜する。
【００３２】
ここで、成膜条件を表す成膜パラメータは、シード膜の種類を考慮して変化させることが好ましい。Ｃｕシードの場合、飽和電流密度は水素発生電流密度に対して十分に低く電流密度のマージンが広い。逆に言うと、めっき電流値を固定した場合に電流密度を飽和電流密度以上且つ水素発生電流密度以下とできる表面積のマージンが広い。Ｃｕシードの場合、１０倍程度の変化であればマージンの範囲内である。
これに対し、バリアメタルシードの場合、飽和電流密度が高いため電流密度のマージンが狭い。言い換えると、めっき電流値を固定した場合に、電流密度を飽和電流密度以上且つ水素発生電流密度以下とできる表面積のマージンが狭い。埋設ステップの電流値が製品毎の表面積を考慮せずに設定されている場合、特にＲｕ等の高抵抗シードを用いた場合には、埋設不良を生じる可能性が高くなる。
【００３３】
このように、シード膜の材料によって電解めっきの際の飽和電流密度が異なるため、電流密度のマージンにも差がある。また、反射率も材料によって変わる。従って、ウエハ毎にシードの種類が異なる場合、基板表面積を考慮して電流密度等を設定する必要性がさらに高くなる。しかしながら、上述の通り、製品毎に表面積を考慮しようとすると製品毎に成膜レシピを作成する必要が生じ、レシピが増えて煩雑となり管理負荷が増加する。
【００３４】
一方、本実施の形態では、シード膜の金属の種類ごとに制御テーブルを用意し、使用した金属に対応する制御テーブルから基板表面積の反射率に対応する成膜パラメータを決定するので、シード膜の種類に応じて適当な成膜条件を設定できる。従って、電流密度のマージンが狭い金属をシードに用いた場合であっても、適当な電流値を設定でき、埋設不良等の成膜不良を防止することができる。また、ウエハ毎にシード膜の種類が異なる場合でも、シードの種類に応じてレシピを作成する必要がないため管理負荷を低減しつつ、シード膜に応じてより精度よく成膜を行うことができる。
【００３５】
本実施の形態は、Ｒｕシード等の高抵抗シードの課題を解決するために特に有効であるが、高抵抗シードへの利用に限られず、膜質の制御性が向上する等の目的でＣｕの様な低抵抗シードに用いても有効である。
【００３６】
（第３の実施の形態）
本実施の形態において、電解めっきを多段階で行う態様について説明する。
反射率に対応する成膜パラメータを決定する工程までは第１の実施の形態と同様に行い、成膜パラメータとして電流値を決定する。反射率に対応させて決定した電流値を第１の電流値とする。
【００３７】
ついでシリコン基板１０２表面に電解めっきを行う。本実施の形態では、電解めっき工程は、所定幅以下の微細パターン配線溝１１０、１１２、１１４、１１６、および１１８を埋設する、微細パターンを埋設する工程と、微細パターン配線溝よりも幅広の配線溝１０８および１２０を埋設する、フィールド埋設工程とを含む。微細パターンを埋設する工程では、反射率に対応して決定した第１の電流値を用いる。第１のめっき膜１３０が形成されて微細パターンの埋め込みが終了すると、微細パターンを埋設する工程を終了する（図１（ｂ））。微細パターンが埋め込まれた後、第２の電流値を用いて、フィールド埋設工程を行う。第２のめっき膜１３２が形成され第２の電流値での電解めっき処理が終了すると、電解めっき工程を終了する（図１（ｃ））。ここで、第２の電流値は反射率を測定せずに設定してもよいし、電解めっき途中段階において、再度反射率を測定することにより、反射率に対応する成膜パラメータとして設定してもよい。
【００３８】
また、反射率に対応させて取得した電流値は埋設工程の何時の段階で使用してもよい。特殊な入槽をする場合には、微細パターン埋設工程の途中から反射率に対応する電流値を使用することも考えられるからである。また、反射率に対応させて取得する二種以上の電流値を微細パターン埋設工程で使用してもよい。例えば、微細パターン埋設工程において、Ｒｕ等のシード膜上に成膜する間とＲｕシード膜上にＣｕ連続膜が成膜された後にＣｕ上に成膜する間とでは、電流値を切り替えてもよい。この場合、Ｒｕ上にＣｕ成膜する際の電流値は通常、高く設定されている。このため、Ｃｕ連続膜形成後は、Ｃｕ上へのＣｕ成膜という従来の系となり、電流値を切り替えた方が好ましい。この場合、いずれか一方の電流値は反射率に基づかずに設定される固定電流としてもよいし、いずれも反射率に対応した電流値としてもよい。
【００３９】
なお、微細凹部への導電性材料による埋め込みが終了するまでの時間を予め設定しておき、その時間が経過したか否かに基づき、埋め込みが終了したかどうかの判断を行うことができる。例えば、微細パターンを埋設する工程は５０秒〜８０秒程度、フィールド埋設工程は２０秒〜５０秒程度とすることができる。これらの処理時間は一例であり、所望の膜厚を得るために適宜設定することができる。
【００４０】
（第４の実施の形態）
次に、第１の実施の形態で説明した成膜処理を行う半導体製造装置の構成例を説明する。
図４は、本実施の形態における半導体製造装置２００の構成を示すブロック図である。半導体製造装置２００は、半導体基板表面に金属を成膜する半導体製造装置であって、測定制御部２０２と、半導体基板表面の反射率を測定する測定部２０４と、反射率から表面積を導出する演算部２０６と、表面積を記憶する記憶部２０８と、所定の表面積と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブル２１０と、記憶部から表面積を取得し、制御テーブルを参照して表面積に対応する成膜パラメータを特定する処理制御部２１２と、該成膜パラメータに対応する条件下で成膜を行う処理部２１４とを含む。
【００４１】
測定制御部２０２は、ユーザから測定指示を受け取り、反射率の測定を制御する。具体的には、入力部（図示せず）にユーザの指示操作が入力され、該入力部を介して測定制御部２０２に測定指示が入力される。
【００４２】
測定部２０４は、測定制御部２０２からの測定指示を受け付けて、成膜前の基板表面の反射率の測定を行う。測定部２０４は、例えば半導体基板に対して光を照射する発光部と、該半導体基板から反射された光を検出する受光部とを備える光検出器を含む。測定部２０４で測定された反射率は測定制御部２０２を介して演算部２０６に送られる。
【００４３】
演算部２０６は、測定部２０４で測定された基板表面の反射率から表面積を導出する。ここで、反射率は、図２に示す通り半導体基板の表面積の関数で表され、反射率から基板表面積を導出することができる。演算部２０６で導出される表面積は表面積の関数であってもよく、ここでいう表面積とは表面積の関数も含む意味とする。演算部２０６で導出された表面積は記憶部２０８に送られ、保存される。
【００４４】
本実施の形態における半導体製造装置は、所定の表面積と成膜条件を表す所定の成膜パラメータとを対応付ける制御テーブル２１０を含む。成膜パラメータは上述の通り、成膜条件を表し、例えばめっき液に通電する電流値である。図５に、所定の表面積に関連付けてめっき液に通電する電流値を記憶している制御テーブル２１０の例を示す。一の表面積に対して一の電流値が一意に決まるように、表面積と電流値とが対応付けられている。
【００４５】
処理制御部２１２は、測定制御部２０２または入力部（図示せず）から成膜指示を受け取ると、記憶部２０８から表面積を取得し、制御テーブル２１０を参照して該表面積に対応する成膜条件を表す成膜パラメータを特定する。ここで例えば、反射率から導出された表面積の値と一致する値が制御テーブルに存在しない場合、処理制御部２１２は制御テーブルに記憶されている最も近い表面積の値を参照するようにする。この場合、処理制御部２１２は反射率から導出された表面積に最も近い表面積の値に対応する電流値を特定する。処理制御部２１２は、特定した成膜パラメータに基づいて成膜を行う指示を処理部２１４に送る。
【００４６】
処理部２１４は、処理制御部２１２からの成膜指示を受け付けて、処理制御部２１２で特定された成膜パラメータに対応する条件下で成膜を行う。
【００４７】
ここで成膜は、例えば、入力部（図示せず）にユーザの反射率測定の指示操作が入力されることにより、測定制御部２０２から自動的に処理制御部２１２に成膜指示が送られることにより開始する。あるいは、入力部（図示せず）にユーザが別途成膜指示の操作を入力し、該成膜指示を処理制御部２１２が受け取ることにより成膜が開始するようにしてもよい。さらに、表示部を設け、特定した成膜パラメータが表示部に表示されるようにしてもよい。表示部は処理制御部２１２で特定された成膜パラメータを読み取って表示する。その場合、表示された成膜パラメータを見て、ユーザが成膜実行の可否を決定するようにしてもよい。さらに、本実施の形態の半導体製造装置は、表面積に対応して決定される成膜パラメータ以外の他の成膜条件を制御する、不図示の他の制御手段を有していてもよい。
【００４８】
上述の通り、反射率は表面積の関数として表せるため、反射率から直接、成膜パラメータを決定した場合でも、表面積を考慮した成膜条件を設定できる。従って、反射率から表面積を導出する演算部２０６を含まずに、反射率から直接成膜パラメータを取得する構成としてもよい。この場合、記憶部２０８は測定部２０４で測定された反射率を記憶し、演算部２０６を省略することができる。また、制御テーブル２１０は、所定の反射率と成膜条件を表す所定の成膜パラメータとを対応付ける。処理制御部２１２は記憶部２０８から測定部２０４で測定された反射率を取得し、制御テーブル２１０を参照して反射率に対応する成膜パラメータを特定する。
【００４９】
反射率を測定する測定部２０４は、例えば半導体基板の受け渡しステーションに付加されていてもよい。また、受け渡しステーションはアライナの機能を有していてもよい。
【００５０】
本実施の形態によれば、基板毎に表面積に基づいて自動的に適当な成膜パラメータが決定されるため、ユーザが成膜パラメータを基板毎に設定する必要がない。従って、表面積ごとに成膜レシピを用意する必要がなくなり、レシピ管理の負荷を低減することができる。また、成膜精度の向上された半導体製造装置を提供することができる。
【００５１】
（第５の実施の形態）
さらに、第２の実施の形態で説明した成膜処理を行う半導体製造装置の構成例を説明する。
図６は、本実施の形態における半導体製造装置２００の構成を示すブロック図である。半導体製造装置２００は、第４の実施の形態と同様に、半導体基板表面に金属成膜を行う半導体製造装置であるが、本実施の形態における半導体製造装置の特徴として、制御テーブル２１０は複数の制御テーブルからなる。
【００５２】
また、第４の実施の形態と異なり、本実施の形態の半導体製造装置２００は演算部２０６を含まない。従って、測定部２０４で測定された基板表面の反射率は測定制御部２０２を介して、表面積に変換されずに記憶部２０８に記憶される。また、制御テーブル２１０は、所定の反射率と成膜条件を表す所定の成膜パラメータとを対応付ける。成膜指示を受け付けた処理制御部２１２は記憶部２０８から測定部２０４で測定された反射率を取得し、制御テーブル２１０を参照して反射率に対応する成膜パラメータを特定する。
【００５３】
制御テーブル２１０は、シード膜の種類に応じて異なる複数の制御テーブル１〜３からなる。例えば、制御テーブル１はシード膜としてＣｕを用いた場合に参照される制御テーブル、制御テーブル２はＲｕの場合に参照される制御テーブルとすることができる。制御テーブルが複数存在する場合、例えばユーザは入力部において成膜指示を入力する際に、同時にシード膜の種類を選択する。例えば、表示部にシード膜の金属がいくつか表示され、ユーザは表示された金属の中から一つを選択して入力部に入力する。選択されたシード膜の情報は入力部を介して処理制御部２１２に送られ、処理制御部２１２は記憶部２０８から表面積を取得し、入力されたシード膜の種類に該当する制御テーブルを参照して反射率に対応する成膜パラメータを特定する。
【００５４】
シード膜の金属によって、電解めっきの際の飽和電流密度や反射率は異なるため、シード膜の金属に応じて異なる成膜パラメータを設定することができればより好ましい。本実施の形態では、シード膜の金属の種類ごとに制御テーブルを用意し、使用した金属に対応する制御テーブルを参照して反射率に対応する成膜パラメータを決定するので、シード膜の種類に応じて適当な成膜条件を設定できる。従って、精度の向上された成膜を行うことができる。また、基板毎にシード膜の種類が異なる場合でも、シードの種類に応じてレシピを作成する必要がないため、管理負荷が低減される。
【００５５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００５６】
例えば、上記実施の形態では電解めっきについて述べたが、これに限られず、その他の成膜としてＣＶＤ等を挙げることができる。
【００５７】
さらに、成膜パラメータは、成膜の処理条件を表すパラメータであり、具体的には、電解めっきを行う際のめっき液に通電する電流、電圧、電流密度、ＣＶＤを行う際のガス供給時間、ガス供給量等が挙げられる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】基板表面積と反射率との関係を示す図である。
【図３】本発明の実施の形態における成膜手順を示すフローチャートである。
【図４】本発明の実施の形態における半導体製造装置の構成例を示すブロック図である。
【図５】本発明の実施の形態における制御テーブルを示す図である。
【図６】本発明の実施の形態における半導体製造装置の他の構成例を示すブロック図である。
【符号の説明】
【００５９】
１００   半導体装置
１０２   シリコン基板
１０４   第１の層間絶縁膜
１０６   第２の層間絶縁膜
１０８   幅広配線溝
１１０   微細パターン配線溝
１１２   微細パターン配線溝
１１４   微細パターン配線溝
１１６   微細パターン配線溝
１１８   微細パターン配線溝
１２０   幅広配線溝
１３０   第１のめっき膜
１３２   第２のめっき膜
２００   半導体製造装置
２０２   測定制御部
２０４   測定部
２０６   演算部
２０８   記憶部
２１０   制御テーブル
２１２   処理制御部
２１４   処理部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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