(57)【要約】【課題】データの出力の高速化を図ることが可能な不揮発性半導体格納装置を提供する。【解決手段】不揮発性半導体格納装置１００は、それぞれのｘビットの情報は、隣接するしきい値電圧に対応するｘ（ｘは３以上の整数）ビットの情報の間で１ビットだけ相違し、しきい値電圧間には、各しきい値電圧間に対応して２ｘ−１個の前記読み出し電圧が設定され、これらの読み出し電圧をワード線に印可することにより前記メモリセルに格納されたｘビットの情報を確定し、ｘビット中のそれぞれのビットに対して情報を確定するために、少なくとも２個以上の読み出し電圧が設定されている。【選択図】図１
2008065939.tif 000002
【特許請求の範囲】
【請求項１】
選択行方向のワード線と選択列方向のビット線とに接続され、異なるｘ（ｘは３以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納され、読み出し電圧を前記ワード線に印可することにより各ｘビットの情報を読み出し可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、を備え、
それぞれの前記ｘビットの情報は、隣接するしきい値電圧に対応するｘビットの情報の間で１ビットだけ相違し、
前記しきい値電圧間には、各しきい値電圧間に対応して２ｘ−１個の前記読み出し電圧が設定され、これらの読み出し電圧を前記ワード線に印可することにより前記メモリセルに格納された前記ｘビットの情報を確定し、
ｘビット中のそれぞれのビットに対して情報を確定するために、少なくとも２個以上の読み出し電圧が設定されている
ことを特徴とする不揮発性半導体格納装置。
【請求項２】
ｘビット中のそれぞれのビットに対して情報を確定するために設定される前記読み出し電圧印加動作の回数の最大値と最小値の差が１である
ことを特徴とする請求項１に記載の不揮発性半導体格納装置。
【請求項３】
前記ｘビットの情報は、３ビットの情報であり、３ビット中のそれぞれのビットに対して情報を確定するために設定される前記読み出し電圧印加動作の回数が｛２、２、３｝の組み合わせである
ことを特徴とする請求項２に記載の不揮発性半導体格納装置。
【請求項４】
前記ｘビットの情報は、４ビットの情報であり、４ビット中のそれぞれのビットに対して情報を確定するために設定される前記読み出し電圧印加動作の回数が、｛２、２、３、８｝、｛２、２、４、７｝、｛２、２、５、６｝、｛２、３、３、７｝、｛２、３、４、６｝、｛２、３、５、５｝、｛２、４、４、５｝、｛３、４、４、４｝、｛３、３、４、５｝の何れかの組み合わせである
ことを特徴とする請求項１に記載の不揮発性半導体格納装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の不揮発性半導体格納装置は、複数のしきい値を有するメモリセルを備えた不揮発性半導体格納装置に関する。
【背景技術】
【０００２】
近年の不揮発性半導体格納装置では、一つのメモリセルに複数のしきい値状態を持たせて複数ビットの情報を格納する多値化技術がメモリセルの容量増加のために使用されている。この多値化技術により、各隣接するしきい値の差が減ってきている。
【０００３】
このため、メモリセルの不良や過剰な書き込み電圧の印加などの要因でメモリセルのしきい値が所望の位置とは別の位置に誤って書き込まれる。これにより、誤書き込みが発生しやすくなっている。
【０００４】
特に、隣接するしきい値電圧の状態への誤書き込みは多い。この誤書き込みを読み出し時に訂正するために外部に誤り訂正回路が導入されている。しかし、誤り率がページ単位で異なるため、誤り訂正が効率よくなされない可能性がある。このためページ毎の不良率はできるだけ均一にしたい。
【０００５】
また、メモリセルを多値化することにより、従来の読み出し手順では複数ビットの各ビットの読み出し時間が大幅に異なる。したがって、データの出力時間に影響することがあるため読み出し時間を平均化する必要がある。
【特許文献１】特開２０００−１９５２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、データの出力の高速化を図ることが可能な不揮発性半導体格納装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様に係る実施例に従った不揮発性半導体格納装置は、
選択行方向のワード線と選択列方向のビット線とに接続され、異なるｘ（ｘは３以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納され、読み出し電圧を前記ワード線に印可することにより各ｘビットの情報を読み出し可能な複数のメモリセルを有し、このメモリセルがマトリックス状に配置されたメモリセルアレイと、
前記ワード線に接続され、前記ワード線に電圧を供給し前記メモリセルを動作させるためのロウデコーダと、
前記ビット線に接続され、前記メモリセルに格納されたデータを読み出し、この読み出されたデータ及び前記メモリセルに書き込んだデータを保持するセンスアンプ装置と、を備え、
それぞれの前記ｘビットの情報は、隣接するしきい値電圧に対応するｘビットの情報の間で１ビットだけ相違し、
前記しきい値電圧間には、各しきい値電圧間に対応して２ｘ−１個の前記読み出し電圧が設定され、これらの読み出し電圧を前記ワード線に印可することにより前記メモリセルに格納された前記ｘビットの情報を確定し、
ｘビット中のそれぞれのビットに対して情報を確定するために、少なくとも２個以上の読み出し電圧が設定されている
ことを特徴とする。
【発明の効果】
【０００８】
本発明に係る不揮発性半導体格納装置によれば、データの出力の高速化を図る高速化することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明に係る実施例について図面に基づいて説明する。なお、以下の実施例においては、ＮＡＮＤ型フラッシュメモリに適用した場合について説明が、ＮＯＲ型フラッシュメモリにも同様に適用することができる。
【実施例１】
【００１０】
図１は、本発明の一態様である実施例１に係る不揮発性半導体格納装置１００の要部構成を示すブロック図である。また、図２は、図１のメモリセルアレイ１の要部構成を含む回路図である。
【００１１】
図１に示すように、不揮発性半導体格納装置１００は、メモリセルアレイ１と、ロウデコーダ２と、センスアンプ装置３と、カラムデコーダ４と、データ入出力バッファ５と、入出力制御回路６と、制御信号発生回路７と、アドレスデコーダ８と、制御電圧生成回路９と、を備える。
【００１２】
ロウデコーダ２は、ワード線に接続されている。このロウデコーダ２は、ワード線駆動回路（図示せず）を含み、メモリセルアレイ１のワード線選択及び駆動を行う。
【００１３】
センスアンプ装置３は、メモリセルアレイ１のビット線に接続され、メモリセルに格納されたデータを読み出し、この読み出されたデータ及びメモリセルに書き込んだデータを保持する。  
カラムデコーダ４はメモリセルアレイ１のビット線選択を行う。
【００１４】
データ読み出し時、センスアンプ装置３に読み出されたデータは、データ入出力バッファ５を介し、入出力制御回路６に出力される。
【００１５】
入出力制御回路６は、データ入出力バッファ５を介してコマンドを制御信号発生回路７に供給する。制御信号発生回路７は、このコマンドをデコードする。
【００１６】
また、制御信号発生回路７には、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ等の外部制御信号が供給される。
【００１７】
制御信号発生回路７は、動作モードに応じて供給される外部制御信号及びコマンドに基づいて、データ書き込み及び消去のシーケンス制御、及びデータ読み出しの制御を行う。
【００１８】
制御信号発生回路７が読み出し、書き込み、消去などの各種動作を制御する信号を出力することにより、制御電圧生成回路９は各種動作のための電圧を生成する。
【００１９】
メモリセルのアドレスは、入出力制御回路６からデータ入出力バッファ５を介して供給される。このアドレスは、アドレスデコーダ８介してワード線制御回路２及びカラムデコーダ４に転送される。
【００２０】
また、図２に示すように、メモリセルアレイ１は、選択行方向のワード線ＷＬ１〜ＷＬ３１と選択列方向のビット線ＢＬ０〜ＢＬ２ｎ＋１(nは０以上の整数)とにそれぞれ接続され、マトリックス状に配置された複数のメモリセル（ＮＡＮＤセル）１ａを有する。
【００２１】
このメモリセル１ａは、異なるｘ（ｘは２以上の整数）ビットの情報が２ｘ個のしきい値電圧に対応して格納されている。そして、読み出し電圧をワード線ＷＬ１〜ＷＬ３１に印可することにより、メモリセル１ａから各ｘビットの情報を読み出し可能である。すなわち、メモリセル１ａは、多値化されている。
【００２２】
また、メモリセルアレイ１は、ソース線ＳＲＣとメモリセル１ａとを接続する選択ゲートトランジスタ１ｂを有する。この選択ゲートトランジスタ１ｂは、ゲートにソース側選択ゲート線ＳＧＳが接続され、このソース側選択ゲート線ＳＧＳにロウデコーダ２から電圧が印可されることにより制御される。
【００２３】
また、メモリセルアレイ１は、ビット線ＢＬ０〜ＢＬ２ｎ＋１とメモリセル１ａとを接続する選択ゲートトランジスタ１ｃを有する。この選択ゲートトランジスタ１ｃは、ゲートにドレイン側選択ゲート線ＳＧＤが接続され、このドレイン側選択ゲート線ＳＧＤにロウデコーダ２から電圧が印可されることにより制御される。
【００２４】
なお、メモリセル１ａは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間で直列に接続されている。
【００２５】
ロウデコーダ２に接続されたワード線ＷＬ０〜ＷＬ３１から各メモリセルアレイ１のメモリセル１ａ、選択ゲートトランジスタ１ｂ、１ｃのゲートに電圧を印加することにより、書き込み動作や読み出し動作の制御を行っている。このように、ロウデコーダ２は、ワード線ＷＬ０〜ＷＬ３１、に電圧を供給しメモリセルを動作させる。
【００２６】
センスアンプ装置３は、ｎ個のセンスアンプ回路３ａを有している。各センスアンプ回路３ａは、各カラム選択ゲート１ｄを介してデータ入出力バッファ５に接続されている。これらのカラム選択ゲート１ｄはカラム選択信号ＣＳＬ０〜ＣＳＬｎにより制御される。各センスアンプ回路３ａには一対のビット線（例えば、ビット線ＢＬ０、ＢＬ１）が接続される。
【００２７】
センスアンプ回路３ａは、メモリセルアレイ１の列方向の制御を行う。具体的には、センスアンプ回路３ａは、ビット線ＢＬ０〜ＢＬ２ｎ＋１への充電を行うことにより、書き込み制御や読み出し動作を行う。
【００２８】
ブロック１ｅは、上記ソース側選択ゲート線ＳＧＳと上記ドレイン側選択ゲート線ＳＧＤとの間に配置された既述の複数のメモリセル１ａで構成される。このブロック単位でデータが消去される。
【００２９】
セクタ１ｆは、同一のワード線（例えば、ワード線ＷＬ３１）に接続され、同時に書き込みや読み出しされるメモリセル１ａで構成される。このセクタ１ｆには、ｘページ分（例えば、３ビットの場合は３ページ分）のデータが格納される。
【００３０】
次に、以上のような構成、基本動作をする不揮発性半導体格納装置１００のメモリセルの各しきい値電圧に対するビット割付について説明する。
【００３１】
既述のように、不揮発性半導体格納装置１００は、しきい値電圧の差により複数のビット情報がメモリセル１ａに格納できる。ここで、読み出し動作では、１つのセクタ１ｆに対し、単一ワード線に同様の手順で読み出し電圧が印加される。そして、ｎ個の全てのセンスアンプ回路３ａにより同様の手順でビット線から信号が入力される。そして、この信号がセンスアンプ回路３ａにより処理され、１ページ分に相当するデータの集合がカラム方向に一括して読み込まれる。
【００３２】
ここで、図３は、メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の従来例を示す図である。
【００３３】
例えば、図３に示すように、１つのセルに８つのしきい値の状態を保持できる場合は、３ビットの情報を格納できる。それぞれの１ビット目のアドレスを第１ページ、２ビット目のアドレスを第２ページ、３ビット目のアドレスを第３ページとする。  
なお、読み出し電圧は、ビット情報が変化する、すなわちしきい値電圧に割り付けられた“１”と“０”とが隣接する電圧に設定される。センスアンプ回路３ａは、読み出し電圧としきい値電圧とを比較して、ビット情報“１”“０”を得る。
【００３４】
メモリセル１ａには、隣接するしきい値に格納される複数ビットの格納情報には、複数通りのデータの割り付け方法が考えられる。特に、隣接するしきい値電圧に対応するビット情報が必ず１ビットしか差異が無いように割り付ける方法は、誤り訂正の効率がよい。例えば、図３に示すように、最も左の分布に書き込んだデータが隣のデータに化けた場合、データ化けにより被害が及ぶのは第３ページ分だけである。
【００３５】
ここで、不揮発性半導体格納装置１００の読み出し動作時の読み出し電圧印加動作と、データ出力動作との関係について説明する。
【００３６】
読み出し動作の始めに、センスアンプ装置３がビット線に電荷を充電する。センスアンプ装置３は、この充電した電荷が放電するか否かに応じて、“Ｈｉｇｈ”状態と“Ｌｏｗ”状態を作り出し、その情報に基づいてビット情報を決定することにより、読み出し動作する。
【００３７】
読み出し手順は、先ず、ワード線からメモリセルのゲートに読み出し電圧を印加することにより、メモリセルがオンするかオフのままかを判定する（図１のＩ）。
【００３８】
メモリセルがオンする場合は、ビット線に充電した電荷が放電して“Ｌｏｗ”状態となる。そして、読み出し動作で、この状態がセンスアンプ装置３によりセンスされ、センスアンプ装置３に“Ｌｏｗ”状態が格納される（図１のII）。
【００３９】
一方、メモリセルがオフする場合は、ビット線に充電した電荷は放電せずに“Ｈｉｇｈ”状態を維持し続ける。そして、読み出し動作で、この状態がセンスアンプ装置３によりセンスされ、センスアンプ装置３に“Ｈｉｇｈ”状態が格納される（図１のII）。
【００４０】
センスアンプ装置３は、格納された“Ｈｉｇｈ”状態、“Ｌｏｗ”状態に基づいて、データ形成を行うことにより、ページ毎のビット情報を決定する（図１のIII）。
【００４１】
そして、センスアンプ装置３が、決定したビット情報を、データ入出力バッファ５を介してデータ出力する（図１のIV）。
【００４２】
上述のように、手順（Ｉ）〜（III）は、センスアンプ装置３が１セクタに属するカラム方向の複数個のメモリセルから一括して読みとり動作を行うものである。
【００４３】
一方、手順（IV）において、データ入出力バッファ５の入出力バスが一定のサイズ(ページサイズよりも小さいサイズ)である。
【００４４】
したがって、データ入出力バッファからのデータ出力を所定の回数行うことにより、全てのデータを出力する。すなわち、ページサイズに応じてデータ出力回数が決まる。
【００４５】
近年、一度の読み出し、書き込み動作において、多くのデータを一度に読み書きを行うために、ページサイズが増える傾向にある。
【００４６】
これにより、読み出し後のデータ出力動作（手順IV）の時間が読み出し電圧印加動作（手順Ｉ〜III）に対して大きくなる傾向にある。例えば、１回の読み出し電圧印加動作よりも１ページのデータ出力の時間が多く必要な場合を考える。
【００４７】
図３に示すビットの割付では、第１ページを読み出す場合は１回の読み出し電圧印加動作でビット情報を読み出すことが可能である。ここで、高速読み出しを行うため、読み出したデータを出力しつつ、読み出し電圧印加動作を同時に行う場合がある。この場合、データの出力動作の時間が１回の読み出し電圧印加動作の時間よりも長ければ、第１ページを複数回読み出すために必要な時間は、データの出力動作の時間の方が大きいためスループットを向上できない問題がある。
【００４８】
一方、図３に示すビットの割付では、第３ページの読み出す場合は、４回の読み出し電圧印加動作でビット情報を読み出す。この場合、第３ページを複数回読み出すために必要な時間は、データの出力動作の時間よりも大きいのでデータ出力動作に掛かる時間によりスループットが低下することはない。
【００４９】
そこで、本実施例においては、データ出力の時間が、データの出力動作の時間によるスループットの低下がないように、読み出し電圧印加回数を平均化する。以下、読み出し電圧印加回数を平均化（各ページに対して読み出し電圧印加回数を少なくとも２回以上に底上げする）するための各しきい値電圧に対するビット割付について説明する。
【００５０】
図４は、２ビットの情報を各端子に割り付けこの端子間を結んだグラフである。また、図５は、３ビットの情報を各端子に割り付けこの端子間を結んだグラフである。また、図６は、４ビットの情報を各端子に割り付けこの端子間を結んだグラフである。なお、各端子が複数ビットの情報を示しており、辺で結ばれた情報同士が１ビット相違するデータの組である。また、各辺にある添え字は結ばれる端子の相違するデータを１６進数にしたものである。
【００５１】
また、図７Ａないし図７Ｆは、メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。また、図８Ａないし図８Ｐは、メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。なお、図７Ａないし図７Ｆ、図８Ａないし図８Ｐにおいて、各ページには、各しきい値電圧に対応してビット情報“０”、“１”が、以下に示す方法で割り付けられている。
【００５２】
これら図４ないし図６に示すグラフは、任意の端子から出発し、同じ端子を２度経由せずに全ての端子を探索する経路が必ず存在する。したがって、その順番で各しきい値電圧に対しｘビットの情報を割り付けると、しきい値電圧が隣接するｘ(ｘは２以上の整数)ビットの情報は、１ビットしか相違しない２ｘ個のデータの割り付け方になる。すなわち、それぞれのｘビットの情報は、隣接するしきい値電圧に対応するｘビットの情報の間で１ビットだけ相違している。そして、しきい値電圧間には、各しきい値電圧間に対応して２ｘ−１個の読み出し電圧が設定されている。既述のように、これらの読み出し電圧をワード線に印可することによりメモリセル１ａに格納されたｘビットの情報が確定する。
【００５３】
例えば、図４に示すように、２ビットの情報を１メモリセルに格納する。この場合、互いに隣接するしきい値電圧が１ビットだけ異なる割り付け方は、１１からスタートすると、｛１１、１０、００、１１｝と｛１１、０１、００、１０｝との２通りがある。
【００５４】
なお、２ビットの場合は、各ページに対して読み出し電圧印加回数が少なくとも２回以上に設定することができない。しかし、以下に説明する３ビット以上（ｘが３以上の整数）の情報がメモリセルに格納される場合には、各ページに対して読み出し電圧印加回数が少なくとも２回以上に設定することができる。
【００５５】
図５に示すように、３ビットの情報を１メモリセルに格納する場合がある。この場合、互いに隣接するしきい値電圧に対応するビット情報が１ビットだけ異なる割り付け方は、１８通りある。
【００５６】
ここで、既述のように、データの出力動作の時間によりスループットが低下しないように、例えば、少なくとも２個以上の読み出し電圧が設定される必要がある。この点を考慮すると、３ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数（読み出し電圧の個数）が、｛２、２、３｝の組み合わせに設定される。
【００５７】
例えば、３ビットの情報を格納できるメモリセルに対するビット情報の割り付け｛２、２、３｝の組み合わせは、図７Ａないし図７Ｆに示すように６通りがある。
【００５８】
なお、例えば、図７Ｂにおいて、第１ページに格納されたデータを読み出す場合は、２箇所読み出し電圧をロウデコーダ２がワード線に印可する。そして、メモリセルのしきい値電圧と読み出し電圧との関係でメモリセルがオン・オフする。このメモリセルの状態に応じてビット線の状態が確定される。既述のように、このビット線の状態に基づいて、センスアンプ回路３ａが、電圧が低い方から１番目、６ないし８番目のしきい値電圧に対応するビット情報を“１”、電圧が低い方から２ないし５番目のしきい値電圧に対応するビット情報を“０”に確定する。また、第２ページに格納されたデータを読み出す場合は、２箇所読み出し電圧をロウデコーダ２がワード線に印可する。そして、メモリセルのしきい値電圧と読み出し電圧との関係でメモリセルがオン・オフする。このメモリセルの状態に応じてビット線の状態が確定される。既述のように、このビット線の状態に基づいて、センスアンプ回路３ａが、電圧が低い方から１ないし３番目、８番目のしきい値電圧に対応するビット情報を“１”、電圧が低い方から４ないし７番目のしきい値電圧に対応するビット情報を“０”に確定する。また、第３ページに格納されたデータを読み出す場合は、３箇所読み出し電圧をロウデコーダ２がワード線に印可する。そして、メモリセルのしきい値電圧と読み出し電圧との関係でメモリセルがオン・オフする。このメモリセルの状態に応じてビット線の状態が確定される。既述のように、このビット線の状態に基づいて、センスアンプ回路３ａが、電圧が低い方から１ないし２番目、５ないし６番目のしきい値電圧に対応するビット情報を“１”、電圧が低い方から３ないし４番目、７ないし８番目のしきい値電圧に対応するビット情報を“０”に確定する。
【００５９】
また、図６に示すように、４ビットの情報を１メモリセルに格納する場合がある。この場合、互いに隣接するしきい値電圧に対応するビット情報が１ビットだけ異なる割り付け方は、５７１２通りある。
【００６０】
３ビットの場合と同様に、データの出力動作の時間がスループットの障害とならないように、例えば、少なくとも２個以上の読み出し電圧が設定（各ページに対して読み出し電圧印加回数を少なくとも２回以上に設定）される必要がある。この点を考慮すると、４ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数が、｛２、２、３、８｝、｛２、２、４、７｝、｛２、２、５、６｝、｛２、３、３、７｝、｛２、３、４、６｝、｛２、３、５、５｝、｛２、４、４、５｝、｛３、４、４、４｝、｛３、３、４、５｝の何れかの組み合わせに設定される。
【００６１】
例えば、４ビットの情報を格納できるメモリセルに対するビット情報の割り付け｛３、４、４、４｝の組み合わせは、図８Ａないし図８Ｐに示すように１６通りがある。なお、各ページに格納されたデータを読み出す方法は、既述の３ビットの場合と同様である。
【００６２】
このように、１メモリセルにｘビットの情報を格納できるメモリに対するビット情報の割り付けにおいて、ｘビット中の各ページに対応するそれぞれのビットに対して情報を確定するために、少なくとも２個以上の読み出し電圧が設定されている。
【００６３】
ここで、本実施例によるメモリセルの各しきい値電圧に対するビット割付と従来のメモリセルの各しきい値電圧に対するビット割付とを、誤り率の観点から比較する。
【００６４】
例えば、図７Ｂに示すようにビットをしきい値電圧に割り付けた場合および図３に示すようにビットをしきい値電圧に割り付けた場合、製造ばらつき等の要因で、あるメモリセルのしきい値電圧が隣接するしきい値電圧に化けて読み出され得る。
【００６５】
この場合、本実施例の図７Ｂでは、各ページにおいて、しきい値電圧が隣接する箇所が7個存在する。そして、隣接するしきい値電圧に割り付けられたビットの情報が１ビットだけ異なるのは、第１ページが２箇所、第２ページが２箇所、第３ページが３箇所である。したがって、各ページの誤り率は、しきい値電圧が隣接する７箇所に対し、第１ページ：第２ページ：第３ページの誤り箇所の比率は２：２：３となる。
【００６６】
一方、従来の図３では、各ページにおいて、同様にしきい値電圧が隣接する箇所が7個存在する。そして、隣接するしきい値電圧に割り付けられたビットの情報が１ビットだけ異なるのは、第１ページが１箇所、第２ページが２箇所、第３ページが４箇所である。したがって、各ページの誤り率は、しきい値電圧が隣接する７箇所に対し、第１ページ：第２ページ：第３ページの誤り箇所の比率は１：２：４となる。
【００６７】
ページを誤り訂正の単位として誤り訂正を行う場合、この誤り率が均一でない箇所があると、最も誤る確率が高い箇所に対して訂正能力を決定する必要がある。
【００６８】
図３に示すデータの割り付けの従来例では、隣接するしきい値のビット情報の相違は１ビットしかない。しかし、ページ単位での誤り訂正を行う場合では、隣接するビット情報の相違が４箇所ある第３ページに誤り率を合わせる必要がある。
【００６９】
一方、例えば、図７Ｂの本実施例の場合では、隣接するビット情報の相違が３箇所ある第３ページに合わせればよい。したがって、図３に示す従来の例に比べて誤り訂正の能力を３/４にすればよい。
【００７０】
したがって、３ビットの情報がメモリセルに格納される場合は、３ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数が、｛２、２、３｝の組み合わせとなる。すなわち、３ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数の最大値と最小値の差が１である。
【００７１】
また、４ビットの情報がメモリセルに格納される場合は、４ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数が、｛３、４、４、４｝の組み合わせとなる。すなわち、４ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数の最大値と最小値の差が１である。
【００７２】
このように、特に、ｘビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数の最大値と最小値の差が１である場合、誤り訂正能力を低く設定することができ、不揮発性半導体格納装置１００の高速化を図ることができる。
【００７３】
図９は、メモリセルが３ビットの情報を格納する場合における、実施例１に係るデータ出力動作の概念を説明する図である。なお、既述のように、図９においては、３ビット中のそれぞれのビットに対して情報を確定するために設定される読み出し電圧印可動作の回数が、｛２、２、３｝の組み合わせに設定されている。
【００７４】
図９に示すように、一回の読み出し電圧印加動作の時間よりデータ出力動作の時間が長い場合であっても、並列してデータ出力を行う際に読み出し回数を平均化することにより、データ出力の効率化を図ることができる。この場合、データの出力時間は読み出し電圧の印加動作のみ考慮すればよい。
【００７５】
以上のように、本実施例に係る不揮発性半導体記憶装置によれば、データの出力の高速化を図ることができる。
【００７６】
なお、実施例において、１つのページに格納可能なビット情報の数が異なるメモリセルが混在するような場合、別のコマンドを使用してその場所は読み出すようにすればよい。
【００７７】
また、実施例においては、３ビットの情報および４ビットの情報がメモリセルに格納される場合について説明したが、５ビット以上の情報がメモリセルに格納される場合についても同様に適用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一態様である実施例１に係る不揮発性半導体格納装置１００の要部構成を示すブロック図である。
【図２】図１のメモリセルアレイ１の要部構成を含む回路図である。
【図３】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の従来例を示す図である。
【図４】２ビットの情報を各端子に割り付けるとともに、この端子間を結んだグラフである。
【図５】３ビットの情報を各端子に割り付けるとともに、この端子間を結んだグラフである。
【図６】４ビットの情報を各端子に割り付けるとともに、この端子間を結んだグラフである。
【図７Ａ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図７Ｂ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図７Ｃ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図７Ｄ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図７Ｅ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図７Ｆ】メモリセルが３ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ａ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｂ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｃ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｄ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｅ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｆ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｇ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｈ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｉ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｊ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｋ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｌ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｍ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｎ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｏ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図８Ｐ】メモリセルが４ビットの情報を格納する場合における、各しきい値電圧に対するビット割付の実施例１に係る例を示す図である。
【図９】メモリセルが３ビットの情報を格納する場合における、実施例１に係るデータ出力動作の概念を説明する図である。
【符号の説明】
【００７９】
１  メモリセルアレイ
１ａ  メモリセル
１ｂ、１ｃ  選択ゲートトランジスタ
１ｄ  カラム選択ゲート
１ｅ  ブロック
１ｆ  セクタ
２  ロウデコーダ
３  センスアンプ装置
３ａ  センスアンプ回路
４  カラムデコーダ
５  データ入出力バッファ
６  入出力制御回路
７  制御信号発生回路
８  アドレスデコーダ
９  制御電圧生成回路
１００  不揮発性半導体格納装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
2008065939.tif 000010
【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８Ａ】
2008065939.tif 000015
【図８Ｂ】
2008065939.tif 000016
【図８Ｃ】
2008065939.tif 000017
【図８Ｄ】
2008065939.tif 000018
【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図８Ｉ】
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【図８Ｊ】
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【図８Ｋ】
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【図８Ｌ】
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【図８Ｍ】
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【図８Ｎ】
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【図８Ｏ】
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【図８Ｐ】
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【図９】
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