(57)【要約】      （修正有）【課題】マルチレベル不揮発性メモリ装置でのプログラム方法を提供する。【解決手段】少なくとも一つ以上のフラッグセルと複数個のマルチビットセルとを備え、保存データは最下位ビット及び最上位ビットを備える。プログラム方法は、基準電圧ＶＲ１、ＶＲ２及びＶＲ３がＶＲ１＜ＶＲ２＜ＶＲ３としたとき、プログラムされたセルのしきい電圧がＶＲ１より高いように、セルを最下位ビットでプログラムするステップと、プログラムされたセルが第３値または第４値を保存する場合、プログラムされたセルのしきい電圧がＶＲ２より高いように変更するステップと、セルに第１値，第２値，第３値，第４値を保存しようとする場合、それぞれ、ＶＲ１より低いしきい電圧，ＶＲ１より高くてＶＲ２より低いしきい電圧，ＶＲ２より高くてＶＲ３より低いしきい電圧，ＶＲ３より高いしきい電圧を有するようにセルを最上位ビットでプログラムするステップと、を含む。【選択図】図８
2008065977.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、最下位ビット及び最上位ビットを備えるマルチレベル不揮発性メモリでのプログラム方法において、
基準電圧ＶＲ１、ＶＲ２及びＶＲ３の大きさがＶＲ１＜ＶＲ２＜ＶＲ３のとき、
前記保存セルがプログラムされる場合、プログラムされた保存セルのしきい電圧が前記電圧ＶＲ１より高いように、前記保存セルを前記最下位ビットでプログラムするステップと、
前記プログラムされた保存セルが、それぞれ前記保存セルに第３値または第４値を保存することが要求される場合、前記プログラムされた保存セルのしきい電圧が前記電圧ＶＲ２より高いように、前記プログラムされた保存セルのしきい電圧を変更するステップと、
前記保存セルに第１値を保存しようとする場合、前記電圧ＶＲ１より低いしきい電圧を有し、
前記保存セルに第２値を保存しようとする場合、前記電圧ＶＲ１より高くて前記電圧ＶＲ２より低いしきい電圧を有し、
前記保存セルに前記第３値を保存しようとする場合、前記電圧ＶＲ２より高くて前記電圧ＶＲ３より低いしきい電圧を有し、
前記保存セルに前記第４値を保存しようとする場合、前記電圧ＶＲ３より高いしきい電圧を有するように、前記保存セルを前記最上位ビットでプログラムするステップと、を含み、
前記フラッグセルは、
前記最上位ビットがプログラムされるか否かを表すようにプログラムされることを特徴とするマルチレベル不揮発性メモリでのプログラム方法。
【請求項２】
前記プログラム方法は、
前記保存セルの最上位ビットデータがプログラムされることを表すために、前記電圧Ｖ３より高いしきい電圧を有するように前記フラッグセルをプログラムするステップをさらに含むことを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項３】
前記フラッグセルをプログラムするステップは、
前記プログラムされた保存セルのしきい電圧を変更するステップが行われた後に行われることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項４】
前記保存セルを最上位ビットでプログラムするステップは、前記フラッグセルをプログラムするステップと同時に行われることを特徴とする請求項３に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項５】
前記フラッグセルをプログラムするステップは、前記変更するステップが行われた後に行われ、
前記最上位ビットデータをプログラムするステップは、前記フラッグセルをプログラムするステップが行われた後に行われることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項６】
前記マルチレベル不揮発性メモリは、フラッシュメモリであることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項７】
前記マルチレベル不揮発性メモリは、ＮＡＮＤメモリであることを特徴とする請求項６に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項８】
前記最下位ビット及び最上位ビットをプログラムするステップは、
それぞれＩＳＰＰ方式でプログラムされることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項９】
前記プログラムされたセルのしきい電圧を変更するステップは、
ＩＳＰＰ方式でプログラムされることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項１０】
前記プログラム方法は、
前記フラッグセルが、前記最上位ビットデータがプログラムされることを表す場合、前記最上位ビットデータを先に前記電圧ＶＲ１により読み取り、次いで、前記電圧ＶＲ２により読み取り、次いで、前記電圧ＶＲ３により読み取るステップをさらに含むことを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項１１】
前記フラッグセルは、ＶＲ１により読み取られることを特徴とする請求項１０に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項１２】
前記フラッグセルは、ＶＲ２により読み取られることを特徴とする請求項１０に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項１３】
前記電圧ＶＲ１は０Ｖであり、
前記電圧ＶＲ２は１ないし２Ｖであり、
前記電圧ＶＲ３は２．５ないし３．５Ｖであることを特徴とする請求項１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項１４】
少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、最下位ビット及び最上位ビットを備える、マルチレベル不揮発性メモリでのプログラム方法によってメモリを制御する制御器において、
前記プログラム方法は、
基準電圧ＶＲ１、ＶＲ２及びＶＲ３の大きさがＶＲ１＜ＶＲ２＜ＶＲ３のとき、
前記保存セルがプログラムされる場合、プログラムされた保存セルのしきい電圧が前記電圧ＶＲ１より高いように、前記保存セルを前記最下位ビットでプログラムするステップと、
前記プログラムされた保存セルが、それぞれ前記保存セルに第３値または第４値を保存することが要求される場合、前記プログラムされた保存セルのしきい電圧が前記電圧ＶＲ２より高いように、前記プログラムされた保存セルのしきい電圧を変更するステップと、
前記保存セルに第１値を保存しようとする場合、前記電圧ＶＲ１より低いしきい電圧を有し、
前記保存セルに第２値を保存しようとする場合、前記電圧ＶＲ１より高くて前記電圧ＶＲ２より低いしきい電圧を有し、
前記保存セルに前記第３値を保存しようとする場合、前記電圧ＶＲ２より高くて前記電圧ＶＲ３より低いしきい電圧を有し、
前記保存セルに前記第４値を保存しようとする場合、前記電圧ＶＲ３より高いしきい電圧を有するように、前記保存セルを前記最上位ビットでプログラムするステップと、を含み、
前記フラッグセルは、前記最上位ビットがプログラムされるかを表すようにプログラムされることを特徴とする制御器。
【請求項１５】
前記プログラム方法は、
前記保存セルの最上位ビットデータがプログラムされることを表すために、前記電圧Ｖ３より高いしきい電圧を有するように前記フラッグセルをプログラムするステップをさらに含むことを特徴とする請求項１４に記載の制御器。
【請求項１６】
前記フラッグセルをプログラムするステップは、
前記プログラムされた保存セルのしきい電圧を変更するステップが行われた後に行われることを特徴とする請求項１５に記載の制御器。
【請求項１７】
前記保存セルを最上位ビットでプログラムするステップは、前記フラッグセルをプログラムするステップと同時に行われることを特徴とする請求項１６に記載の制御器。
【請求項１８】
前記フラッグセルをプログラムするステップは、前記変更するステップが行われた後に行われ、
前記最上位ビットデータをプログラムするステップは、前記フラッグセルをプログラムするステップが行われた後に行われることを特徴とする請求項１５に記載の制御器。
【請求項１９】
前記マルチレベル不揮発性メモリは、フラッシュメモリであることを特徴とする請求項１４に記載の制御器。
【請求項２０】
前記マルチレベル不揮発性メモリは、ＮＡＮＤメモリであることを特徴とする請求項１９に記載の制御器。
【請求項２１】
少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、複数個のデータページにより表現されるマルチレベル不揮発性メモリでのプログラム方法において、
各プログラムされた保存セルが第１範囲及び複数個の続く範囲を含む複数個のしきい電圧範囲のうちの一つに属するしきい電圧を有するように、前記複数個のデータページのうち少なくとも一つ以上のデータページを連続的にプログラムするステップと、
前進した保存セルのしきい電圧が、先にプログラムされたセルの検証電圧より高い次の検証電圧より高いか、または同一にプログラムされるように、前記プログラムされたセルのしきい電圧を前進させるステップと、
少なくとも一つ以上のフラッグセルを、プログラムされるデータページの情報を表すしきい電圧範囲に属するしきい電圧でプログラムするステップと、を含み、
前記複数個の続く範囲は、
それぞれ各自の検証電圧以上であり、それぞれ各自の読み取り電圧で読み取られ、所定の範囲に対応する読み取り電圧は、対応する検証電圧よりマージンＭだけ低く、
前記フラッグセルのしきい電圧範囲は、
フラッグセルの検証電圧以上であり、フラッグセル読み取り電圧で読み取られ、前記フラッグセル読み取り電圧は、前記マージンより大きい増大したマージンだけ低いことを特徴とするマルチレベル不揮発性メモリでのプログラム方法。
【請求項２２】
前記少なくとも一つ以上のフラッグセルは、
前記保存セルのしきい電圧が前進した後にプログラムされることを特徴とする請求項２１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項２３】
前記データページをプログラムするステップは、
前記少なくとも一つのフラッグセルをプログラムするステップと同時に行われることを特徴とする請求項２１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項２４】
前記少なくとも一つのフラッグセルをプログラムするステップは、
前記前進させるステップが行われた後に行われることを特徴とする請求項２１に記載のマルチレベル不揮発性メモリでのプログラム方法。
【請求項２５】
少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、複数個のデータページにより表現される、マルチレベル不揮発性メモリでのプログラム方法によりメモリを制御する制御器において、
前記プログラム方法は、
各プログラムされた保存セルが第１範囲及び複数個の続く範囲を含む複数個のしきい電圧範囲のうちの一つに属するしきい電圧を有するように、前記複数個のデータページのうち少なくとも一つ以上のデータページを連続的にプログラムするステップと、
前進した保存セルのしきい電圧が、先にプログラムされたセルの検証電圧より高い次の検証電圧より高いか、または同一にプログラムされるように、前記プログラムされたセルのしきい電圧を前進させるステップと、
少なくとも一つ以上のフラッグセルを、プログラムされるデータページの情報を表すしきい電圧範囲に属するしきい電圧でプログラムするステップと、を含み、
前記複数個の続く範囲は、
それぞれ各自の検証電圧以上であり、それぞれ各自の読み取り電圧で読み取られ、所定の範囲に対応する読み取り電圧は、対応する検証電圧よりマージンＭだけ低く、
前記フラッグセルのしきい電圧範囲は、
フラッグセルの検証電圧以上であり、フラッグセル読み取り電圧で読み取られ、前記フラッグセル読み取り電圧は、前記マージンより大きい増大したマージンだけ低いことを特徴とする制御器。
【請求項２６】
前記少なくとも一つ以上のフラッグセルは、
前記保存セルのしきい電圧が前進した後にプログラムされることを特徴とする請求項２５に記載の制御器。
【請求項２７】
前記データページをプログラムするステップは、
前記少なくとも一つのフラッグセルをプログラムするステップと同時に行われることを特徴とする請求項２５に記載の制御器。
【請求項２８】
前記少なくとも一つのフラッグセルをプログラムするステップは、
前記前進させるステップが行われた後に行われることを特徴とする請求項２５に記載の制御器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、特にマルチレベル不揮発性メモリ装置でのプログラム方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、電力消費なしでデータを維持する形態のコンピュータメモリであって、不揮発性メモリとして特徴づけられる。フラッシュメモリは、ブロック単位でプログラム及び消去される。
フラッシュメモリは、セルと呼ばれるフローティングゲートトランジスタのアレイにデータを保存する。シングルレベルフラッシュメモリは、各セルにデータを一ビットずつ保存する。一方、マルチレベルフラッシュメモリは、セルのフローティングゲートに保存される電荷の量を多様にすることによって、各セルにデータを一ビット以上保存する。
【０００３】
図１は、フラッシュメモリの単一セル１０を示す図である。フラッシュメモリは、ホウ素イオンなどでドーピングされたｐ型半導体基板１１を備える。ｎ型ソース領域１２とｎ型ドレイン領域１３とは、半導体基板１１にリン、ヒ素またはアンチモンをドーピングして形成される。フローティングゲート１４は、基板１１上に形成され、基板と絶縁される。コントロールゲート１５は、フローティングゲート１４上に形成され、フローティングゲート１４と絶縁される。フローティングゲート１４は完全に絶縁されるため、フローティングゲートに保存される電荷はトラップされ、また、電力消費なしにフローティングゲートにデータを維持できる。
【０００４】
フラッシュメモリは、ＮＯＲメモリまたはＮＡＮＤメモリでありうる。フラッシュメモリの各形態は、各自の特徴を有する。例えば、ＮＯＲフラッシュは、フローティングゲートに電荷をトラップするためにホットエレクトロン注入方式を使用し、そのフローティングゲートを放電するために量子トンネリング現象を必要とする。ＮＡＮＤフラッシュは、電荷のトラップ及び放電にいずれも量子トンネリング現象を利用する。
【０００５】
ＮＡＮＤフラッシュメモリ装置は、ストリングで構成される。図２は、ＮＡＮＤフラッシュメモリのストリングの一例を示す図である。ストリングは、実際に２００Ａのように形成され、それを電気的に示せば、２００Ｂのように表す。各ストリングは、直列に連結されたセルのグループである。各ストリングは、１６個または３２個のセルを備える。各ストリングは、ビットラインコンタクト２１０と連結されるビットラインを備える。そして、各ストリングは、ストリングを除去するための少なくとも一つ以上のゲートを備える。例えば、各ストリングは、選択ゲート２２０とコントロールゲート２３０とを備える。また、ストリングは、フローティングゲート２４０及びセルソースライン２５０を備える。
【０００６】
複数のストリングは、ページ形態で連結される。ワードラインは、ページの各ストリングのセルを連結する。複数のページは、ブロックで組み合わされる。図３は、フラッシュメモリブロックの一例を示す図である。フラッシュメモリ１００は、ワードラインＷＬ、ストリング選択ラインＳＳＬ及びグラウンド選択ラインＧＳＬの電圧を制御するＸデコーダ１３０を備える。フラッシュメモリ１００は、また、ビットラインＢＬの電圧を制御するために、ページバッファ回路１５０を備える。フラッシュメモリ１００は、ストリングで構成されるブロック１１０を備える。図３は、ストリング１１０＿１，１１０＿２及び１１０＿Ｍのみを示しているが、ストリング１１０＿２と１１０＿Ｍとの間に他のストリングがさらに備えられる。ストリング１１０＿１はビットラインＢＬｅを、ストリング１１０＿２はビットラインＢＬｏを備える。フラッシュメモリ１００はまた、ページで構成される。一つのページの例が１１０ｐで示される。
【０００７】
各ストリングは、ストリング選択ラインＳＳＬ、グラウンド選択ラインＧＳＬ、ＷＬ＜Ｎ−１＞ないしＷＬ＜０＞で番号が付けられたワードラインＷＬ、及び共通ソースラインＣＳＬに連結される。また、各ストリングは、ストリング選択トランジスタＳＳＴ、グラウンド選択トランジスタＧＳＴ、及びＭＣＴ＜Ｎ−１＞ないしＭＣＴ＜０＞で番号が付けられたメモリセルトランジスタＭＣＴを備える。
【０００８】
フラッシュメモリ装置において、フローティングゲートの電荷の存在及び電荷量は、セルのしきい電圧に影響を及ぼす。セルのしきい電圧は、ソースとドレインとの間に電流が流れるためにコントロールゲートに印加されねばならない最小電圧を意味する。したがって、セルは、コントロールゲートに所定の電圧が印加され、ソースとドレインとの間に電流が流れるか否かにより読み取られる。実際に、センスアンプは、電流のフローを感知し、それを増幅するために使われる。
【０００９】
マルチレベルフラッシュにおいて、電荷は、多様なレベルの量でセルのフローティングゲートに保存される。例えば、２ビットマルチレベルフラッシュにおいて、セルのフローティングゲートに保存される４個の区別された電荷量が存在しうる。この場合、セルは、フローティングゲートにトラップされた電荷のレベルによって、４個のしきい電圧のうちの一つで存在しうる。セルに保存された電荷の量（保存されたデータ値）は、コントロールゲートにテスト電圧を印加し、セルに電流のフロー如何を確認することによって決定される。２ビットマルチレベルフラッシュにおいて、セルの状態を決定するために、少なくとも３個以上の区別された読み取り電圧に対して電流が流れるか否かをテストする必要がある。
【００１０】
マルチレベルフラッシュは、一つのメモリセルに２ビット以上を保存できる（２ビットフラッシュメモリ）。例えば、マルチレベルフラッシュは、一つのメモリセルに３ビットまたはそれ以上のビットを保存できる（ｎビットフラッシュメモリ、ｎ、は３以上の自然数）。３ビットフラッシュメモリは、各セルごとに８（２３）個の状態を有し、４ビットフラッシュは、１６（２４）個の状態を有する。同様に、５ビットフラッシュメモリは、各セルごとに３２（２５）個の状態を有する。かかるマルチレベルフラッシュの動作しきい電圧それぞれは、特定の範囲を超えるように設定されなければならず、隣接したしきい電圧間には、マージン以上の電圧差が存在しなければならない。したがって、マルチレベルフラッシュは、一つのセルに保存するビット数が多いほど、データ値によるフローティングゲートに保存される電荷量はさらに狭い範囲に設定されなければならず、さらに狭いマージンを有さなければならない。かかる狭い範囲とマージンとを具現するために、電荷がセルに正確に満たされなければならない。セルに電荷を供給することを“プログラムする”という。したがって、マルチレベルフラッシュメモリでのプログラムは、高度の正確性を要求する。
【００１１】
フラッシュメモリをプログラムするとき、プログラム動作が妨害されうる。例えば、電力が喪失されるか、またはフラッシュメモリ装置が不完全に分離されうる。かかる状況で、データは読み取り不能になる。したがって、フラッシュメモリ、特にマルチレベルフラッシュメモリをプログラムするのは、メモリ損失をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が解決しようとする課題は、高度の正確性でプログラムできるマルチレベル不揮発性メモリ装置でのプログラム方法を提供することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するための、少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、最下位ビット（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：ＬＳＢ）及び最上位ビット（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ：ＭＳＢ）を備える本発明の実施形態によるマルチレベル不揮発性メモリでのプログラム方法は、基準電圧ＶＲ１、ＶＲ２及びＶＲ３の大きさがＶＲ１＜ＶＲ２＜ＶＲ３のとき、前記保存セルがプログラムされる場合、プログラムされた保存セルのしきい電圧が前記電圧ＶＲ１より高いように、前記保存セルを前記ＬＳＢでプログラムするステップと、前記プログラムされた保存セルが、それぞれ前記保存セルに第３値または第４値を保存することが要求される場合、前記プログラムされた保存セルのしきい電圧が前記電圧ＶＲ２より高いように、前記プログラムされた保存セルのしきい電圧を変更するステップと、前記保存セルに第１値を保存しようとする場合、前記電圧ＶＲ１より低いしきい電圧を有し、前記保存セルに第２値を保存しようとする場合、前記電圧ＶＲ１より高くて前記電圧ＶＲ２より低いしきい電圧を有し、前記保存セルに前記第３値を保存しようとする場合、前記電圧ＶＲ２より高くて前記電圧ＶＲ３より低いしきい電圧を有し、前記保存セルに前記第４値を保存しようとする場合、前記電圧ＶＲ３より高いしきい電圧を有するように、前記保存セルを前記ＭＳＢでプログラムするステップと、を含む。
【００１４】
前記課題を解決するための、少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、ＬＳＢ及びＭＳＢを備えるマルチレベル不揮発性メモリでのプログラム方法によってメモリを制御する本発明の実施形態による制御器は、前記プログラム方法が、基準電圧ＶＲ１、ＶＲ２及びＶＲ３の大きさがＶＲ１＜ＶＲ２＜ＶＲ３のとき、前記保存セルがプログラムされる場合、プログラムされた保存セルのしきい電圧が前記電圧ＶＲ１より高いように、前記保存セルを前記ＬＳＢでプログラムするステップと、前記プログラムされた保存セルが、それぞれ前記保存セルに第３値または第４値を保存することが要求される場合、前記プログラムされた保存セルのしきい電圧が前記電圧ＶＲ２より高いように、前記プログラムされた保存セルのしきい電圧を変更するステップと、前記保存セルに第１値を保存しようとする場合、前記電圧ＶＲ１より低いしきい電圧を有し、前記保存セルに第２値を保存しようとする場合、前記電圧ＶＲ１より高くて前記電圧ＶＲ２より低いしきい電圧を有し、前記保存セルに前記第３値を保存しようとする場合、前記電圧ＶＲ２より高くて前記電圧ＶＲ３より低いしきい電圧を有し、前記保存セルに前記第４値を保存しようとする場合、前記電圧ＶＲ３より高いしきい電圧を有するように、前記保存セルを前記ＭＳＢでプログラムするステップと、を含む。
【００１５】
前記課題を解決するための、少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、複数個のデータページにより表現される、本発明の実施形態によるマルチレベル不揮発性メモリでのプログラム方法は、各プログラムされた保存セルが第１範囲及び複数個の続く範囲を含む複数個のしきい電圧範囲のうち一つに属するしきい電圧を有するように、前記複数個のデータページのうち少なくとも一つ以上のデータページを連続的にプログラムするステップと、前進した保存セルのしきい電圧が、先にプログラムされたセルの検証電圧より高い次の検証電圧より高いか、または同一にプログラムされるように、前記プログラムされたセルのしきい電圧を前進させるステップと、少なくとも一つ以上のフラッグセルを、プログラムされるデータページの情報を表すしきい電圧範囲に属するしきい電圧でプログラムするステップと、を含む。このとき、前記複数個の続く範囲は、それぞれ各自の検証電圧以上であり、それぞれ各自の読み取り電圧で読み取られ、所定の範囲に対応する読み取り電圧は、対応する検証電圧よりマージンＭだけ低い。また、前記フラッグセルのしきい電圧範囲は、フラッグセルの検証電圧以上であり、フラッグセル読み取り電圧で読み取られ、前記フラッグセル読み取り電圧は、前記マージンより大きい増大したマージンだけ低い。
【００１６】
前記課題を解決するための、少なくとも一つ以上のフラッグセルと複数個のマルチビット保存セルとを備え、各マルチビット保存セルは、表そうとするデータに使われる電荷の量を異ならせて保存でき、前記データは、複数個のデータページにより表現されるマルチレベル不揮発性メモリでのプログラム方法によってメモリを制御する本発明の実施形態による制御器は、前記プログラムが、各プログラムされた保存セルが第１範囲及び複数個の続く範囲を含む複数個のしきい電圧範囲のうちの一つに属するしきい電圧を有するように、前記複数個のデータページのうち少なくとも一つ以上のデータページを連続的にプログラムするステップと、前進した保存セルのしきい電圧が、先にプログラムされたセルの検証電圧より高い次の検証電圧より高いか、または同一にプログラムされるように、前記プログラムされたセルのしきい電圧を前進させるステップと、少なくとも一つ以上のフラッグセルを、プログラムされるデータページの情報を表すしきい電圧範囲に属するしきい電圧でプログラムするステップと、を含む。このとき、前記複数個の続く範囲は、それぞれ各自の検証電圧以上であり、それぞれ各自の読み取り電圧で読み取られ、所定の範囲に対応する読み取り電圧は、対応する検証電圧よりマージンＭだけ低い。また、前記フラッグセルのしきい電圧範囲は、フラッグセルの検証電圧以上であり、フラッグセル読み取り電圧で読み取られ、前記フラッグセル読み取り電圧は、前記マージンより大きい増大したマージンだけ低い。
【発明の効果】
【００１７】
本発明によれば、マルチレベル不揮発性メモリ装置で高度の正確性でプログラムできる。
【発明を実施するための最良の形態】
【００１８】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付された図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。
本発明の実施形態は、二ビット以上のフラッシュメモリのようなマルチレベルフラッシュメモリ装置での高度の正確なプログラムを行う方法に関する。
【００１９】
図４は、２ビットマルチレベルフラッシュでのセルのしきい電圧に対する四つの状態を示す図である。グラフ４００で、ｘ軸は、しきい電圧を表し、ｙ軸は、プログラムされたセルのしきい電圧の確率分布を表す。セルのしきい電圧は、確率分布として表れ、セルの電荷についての状態は、特定の状態によりプログラムされたセルが特定のしきい電圧を有することを表す曲線で表れる。
【００２０】
所定のセルのしきい電圧確率曲線は、それぞれ第１状態、第２状態、第３状態及び第４状態で表れる確率曲線４１０，４２０，４３０及び４４０の四つの可能なしきい電圧確率曲線のうちの一つのように分布される。理想的な場合、しきい電圧確率曲線４１０を有するセルは、テスト電圧ＶＲ１，ＶＲ２及びＶＲ３のうちいずれか一つの電圧が印加されても電流を生成しない。また、しきい電圧確率曲線４２０を有するセルは、読み取り電圧ＶＲ１が印加されれば、電流を生成するが、読み取り電圧ＶＲ２及びＶＲ３によってはそうではない。同様に、しきい電圧確率曲線４３０を有するセルは、読み取り電圧ＶＲ１及びＶＲ２により電流を生成するが、読み取り電圧ＶＲ３によってはそうでなく、しきい電圧確率曲線４４０を有するセルは、いかなる読み取り電圧ＶＲ１，ＶＲ２及びＶＲ３が印加されても電流を生成する。したがって、理想的な場合、三つの電圧ＶＲ１，ＶＲ２及びＶＲ３それぞれに対してセルを読み取ることによって、セルが四つの状態のうちどの状態にあるかを区別できる。
【００２１】
しきい電圧範囲４２０，４３０及び４４０と測定電圧ＶＲ１，ＶＲ２及びＶＲ３との間にそれぞれマージンをおくことが望ましい。このマージンは、ディスタンスＭで示される。このとき、ディスタンスＭは、測定電圧からしきい電圧範囲４２０，４３０及び４４０それぞれの開始を表す隣接検証電圧ＶＦ１，ＶＦ２及びＶＦ３までの距離を表す。
【００２２】
正確なしきい電圧範囲が設計及び工程制約によって選択される一方、具体的な電圧は、単に例として提供される。そして、セルの状態は、いずれかの電圧範囲によって設定されるように計画される。例えば、第１状態４１０は、約−２Ｖ以下のしきい電圧を有するセルにより表れる。また、第２状態４２０は、約０．３ないし０．７Ｖの範囲のしきい電圧を有するセルにより表れる。同様に、第３状態４３０は、約１．３ないし１．７Ｖの範囲のしきい電圧を有するセルにより、第４状態４４０は、約２．３ないし２．７Ｖの範囲のしきい電圧を有するセルにより表れる。
【００２３】
前述したように、セルの可能なメモリ状態の個数が増加するにつれて、所定の状態に対応するしきい電圧範囲はさらに狭くなる。しきい電圧を測定電圧から区別させるマージンもそうである。したがって、高度の正確性によりセルそれぞれをプログラムするのが何より重要になる。
プログラムの正確性を向上させる方法のうち一つがＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）方式である。図５は、ＩＳＰＰ方式を使用しない一般的なプログラム電圧の曲線形態を示す図である。
【００２４】
図６は、本発明の実施形態によるＩＳＰＰ方式によるプログラム電圧の波形を示す図である。図６に示した波形の使用は、図５の波形を使用する場合より、セルのしきい電圧の変動を減らすのに容易である。図６において、電気的信号６００（Ｖｐｇｍ）は、パルスを備え、各パルスは、プログラム区間６２０を構成する時間だけの幅を有する。各パルスは、検証区間６４０を構成する時間だけの差をおいて発生しうる。連続的なパルスの各電圧は、例えば電圧６３０（ΔＶｐｇｍ）だけずつ高くなる。このとき、電圧６３０（ΔＶｐｇｍ）は、０．５Ｖでありうる。また、最初のパルス６１０は、１５Ｖでありうる。連続的なパルスは、最大電圧６５０まで増大する。このとき、最大電圧６５０は、１９Ｖでありうる。セルのしきい電圧は、適切なしきい電圧に達するかが分かるように、各パルスごとに、または３個のパルスごとにテストする場合のように周期的にテストされる。もし、適切なしきい電圧に達していなければ、追加的なパルスがセルに印加される。
【００２５】
セルがプログラムされた後、セルは、セルが正確にプログラムされたか否かを確認するために読み取られる。例えば、しきい電圧は、十分に高く設定されたかが分かるためにテストされる。もし、そうでなければ、しきい電圧が十分に高くなるまで追加的なパルスが印加される。
【００２６】
証明テスト電圧は、プログラムされたしきい電圧を検査するために使われる。検証電圧ＶＦは、セルを読み取るために使われる読み取り電圧ＶＲと異なる。例えば、前述したディスタンスＭと関連して説明された検証電圧ＶＦ１，ＶＦ２及びＶＦ３は、それぞれ対応する読み取り電圧ＶＲ１，ＶＲ２及びＶＲ３より高い（図４参照）。
【００２７】
マルチビットメモリ装置の各セルの状態は、数字で表現される。例えば、２ビットフラッシュメモリにおいて、四つの可能なそれぞれの状態は、２ビット二進数で表現される。例えば、第１アンプログラム状態は、“１１”で表現され、第２状態は、“０１”で表現され、第３状態は、“１０”で表現され、第４状態は、“００”で表現される。図７は、本発明の実施形態による２ビットメモリでの四つの状態を示す図面である。四つのそれぞれの状態に対する図７のしきい電圧確率分布７００が示される。所定のセルが一つの時点で一つのしきい電圧を有し、しきい電圧は、四つの状態のうち一つに設定される。このとき、正確なしきい電圧は、確率曲線に対応する状態の分布を有する。
【００２８】
２ビット二進数は、ＭＳＢ及びＬＳＢを含む。第１アンプログラム状態７１０で、ＭＳＢ  ７１２は“１”であり、ＬＳＢ  ７１８は“１”である。また、第２状態７２０で、ＭＳＢ  ７２２は“０”であり、ＬＳＢ  ７２８は“１”である。同様に、第３状態７３０で、ＭＳＢ  ７３２及びＬＳＢ  ７３８はそれぞれ“１”及び“０”であり、第４状態７４０で、ＭＳＢ  ７４２及びＬＳＢ  ７４８はそれぞれ“０”である。
【００２９】
前述したように、所望の範囲（前記四つの状態のうち一つ）のしきい電圧を有するようにフローティングゲートに対応する量の電荷を供給することによって、データは、セルに保存される。したがって、データは、セルをプログラムすることによって保存されるが、２ビットメモリでは、２ビットデータが各セルに保存される。要求されるならば、２ビットメモリセルは、データの一ビットのみでプログラムされることもある。また、データの最初のビットのみでプログラムされたセルは、後にデータの二番目のビットでプログラムされる。一つのセルに一つのビットがプログラムされるとき、そのセルは、ＬＳＢデータのみを含む。２ビットデータが一つのセルにプログラムされるとき、そのセルは、ＬＳＢデータ及びＭＳＢデータをいずれも含む。必要な場合、セルにＬＳＢデータを先にプログラム（及び検証）した後、ＭＳＢデータをプログラム（及び検証）する。このとき、プログラムは、ページ単位で行われる。このとき、物理的なページのＬＳＢセルは、ＬＳＢ論理ページと考慮され、物理的なページのＭＳＢセルは、ＭＳＢ論理ページと考慮される。したがって、物理的なページをプログラムする過程は、先にＬＳＢ論理ページをプログラム（及び検証）するステップと、次いでＭＳＢ論理ページをプログラム（及び検証）するステップと、を含む。
【００３０】
図８は、本発明の実施形態によるセルにプログラムする方法を示す図である。ライン８００Ａは、セルにＬＳＢデータのみがプログラムされる場合を表す。ＬＳＢデータのアンプログラム状態は、“１”である。そのセルにデータ“０”を保存しようとする場合、セルは、しきい電圧が“０”状態の範囲（＞ＶＦ２＊）内に達したことが検証されるまでプログラムされる。かかるプログラムステップがＰ１で示される。
【００３１】
ＬＳＢデータのみがセルに保存される場合、セルは、一つの電圧ＶＲ１により読み取られる。読み取り電圧ＶＲ１でセルに電流が流れれば、セルは、アンプログラム状態“１”と読み取られる。一方、読み取り電圧ＶＲ１でセルに電流が流れなければ、セルは“０”と読み取られる。
【００３２】
隣接したセルが非常に近く位置するにつれて、隣接したセルについてのプログラムは、所定のセルのしきい電圧に影響を及ぼす。かかる現象をカップリング現象という。カップリング現象の影響を受けたセルのしきい電圧に対する電荷の電位により、確率曲線は広くなる。ライン８００Ｂは、セルにＬＳＢデータのみがプログラムされ、しきい電圧確率曲線がＤ１だけ拡張された場合を表す。
【００３３】
本発明の実施形態によれば、ＬＳＢページがプログラムされた後にＭＳＢページがプログラムされるとき、ライン８００ＢのＬＳＢデータ“１”は、ライン８００Ｃのデータ“１１”状態に対応し、Ｐ２で示されるプログラムステップを通じて、しきい電圧がライン８００Ｃの“０１”状態の範囲（＞ＶＦ１）内に該当することが検証されるまでプログラムされる。また、ライン８００ＢのＬＳＢデータ“０”は、Ｐ３で示されるプログラムステップを通じて、しきい電圧がライン８００Ｃの“１０”状態の範囲（＞ＶＦ２）内に該当することが検証されるまでプログラムされる。同様に、ライン８００ＢのＬＳＢデータ“０”は、Ｐ４で示されるプログラムステップを通じて、しきい電圧がライン８００Ｃの“００”状態の範囲（＞ＶＦ３）内に該当することが検証されるまでプログラムされる。各プログラムステップは、前述したＩＳＰＰ方式を使用できる。
【００３４】
メモリ装置からデータを読み取るとき、セルにＬＳＢデータのみが保存されているか、またはＬＳＢデータ及びＭＳＢデータがいずれも保存されているかが分かる必要がある。なぜならば、例えば、単にＬＳＢデータのみを読み取るためには、一つの読み取り電圧ＶＲ１を要求する一方、ＬＳＢデータ及びＭＳＢデータをいずれも読み取るためには、三つの読み取り電圧ＶＲ１，ＶＲ２及びＶＲ３が要求される。さらに、ライン８００Ｂに示したように、ＬＳＢデータの“０”状態は、ＶＲ２の両側を含みうる。
【００３５】
ＶＦ１は、ＶＲ１よりマージンＭだけ高い。同様に、ＶＦ２及びＶＦ３は、それぞれＶＲ２及びＶＲ３よりマージンＭだけずつ高い。このとき、マージンＭは、いずれも同じでありうる。マージンの存在は、メモリ装置の読み取りの正確性を向上させる。
したがって、本発明の実施形態は、ＭＳＢデータが保存されているかを表すセルを備える。このとき、かかるセルをＭＳＢフラッグセルという。ＭＳＢフラッグセルと区別して、残りのセルは、データ保存セルという。ＭＳＢフラッグセルは、ＬＳＢデータのみが保存されているか、またはＬＳＢデータ及びＭＳＢデータがいずれも保存されているかに関係なく、保存されたデータを正確に読み取るために読み取られる。ＭＳＢデータがページに保存されているかを表すために、各ページは、少なくとも一つ以上のＭＳＢフラッグセルを備える。
【００３６】
ライン８００Ｄは、アンプログラム状態“１”のＭＳＢフラッグセルを示す。この状態は、ＭＳＢデータがプログラムされていないことを表すために使われる。ライン８００Ｅは、“０”状態のＭＳＢフラッグセルを示す。この状態は、ＭＳＢデータがプログラムされていることを表すために使われる。このとき、セルは、Ｐ５で示されるプログラムステップを通じて、しきい電圧がライン“０”状態の範囲（＞ＶＦ３）内に該当することが検証されるまでプログラムされる。
【００３７】
前述したように、ＭＳＢフラッグの“０”状態は、ＭＳＢフラッグセルのしきい電圧がＶＦ３より高くなるまでプログラムされる。この状態のしきい電圧がＶＲ３よりマージンＭだけ高いとしても、ＭＳＢフラッグは、ＶＲ２から増大したマージンだけの電圧で読み取られる。ここで、増大したマージンは、ＭＥｎｈａｎｃｅｄで示される。
【００３８】
意図しないにもかかわらず、セルのフローティングゲートから電荷が漏れることによって、“電荷損失”現象が発生しうる。電荷は、絶縁層の欠乏などの原因により損失されうる。電荷の損失は、しきい電圧が要求されるレベルより低くなる恐れがある。これは、しきい電圧の確率曲線を低い電圧方向に分布されるものとして表れる。
【００３９】
保存セルは、ＭＳＢフラッグセルより高いレベルのエラー訂正手段を有する。さらに、一つの保存セルでの電荷損失は、そのセルを読み取られなくするだけであるが、ＭＳＢフラッグセルでの電荷損失は、全体のページを読み取られなくする。したがって、ＭＳＢフラッグセルでの電荷損失は特に問題となりうる。
【００４０】
かかる理由により、増大したマージンＭＥｎｈａｎｃｅｄは、ＭＳＢフラッグセルのフローティングゲートから電荷損失が発生しても、ＭＳＢフラッグセルを正確に読み取るために十分に大きく設定される。本発明の実施形態によれば、増大したマージンＭＥｎｈａｎｃｅｄは、保存セルの“００”状態（ライン８００Ｃの“００”）と同じ分布曲線を有するように、ＭＳＢフラッグの“０”状態が位置する。ＭＳＢフラッグセルの“０”状態を前記のように定義することによって、ＭＳＢフラッグセルは、電荷損失が発生しても正確に読み取られる。
【００４１】
図９は、本発明の実施形態によるマルチレベル不揮発性メモリ装置でのプログラム方法を示す図である。まず、保存セルのＬＳＢデータがプログラムされる（Ｓ９１０）。前述したように、セルに“０”状態を保存するために、ＬＳＢ論理ページは、しきい電圧がＶＦ２＊より高いということが検証されるまでＩＳＰＰ方式によりプログラムされる。もし“１”状態が要求されるならば、別途のプログラムステップを行う必要がない。次いで、ＭＳＢデータは、“００”状態をプログラムするために使われるが（Ｓ９２０Ａ）、同様に、しきい電圧がＶ３より高いということが検証されるまでＩＳＰＰ方式によりプログラムされる。このプログラムステップは、ＬＳＢ状態“０”に電荷をさらに供給するためのＩＳＰＰ方式を使用する。
【００４２】
ＭＳＢフラッグセルは、ＭＳＢデータがプログラムされたか否かを表すために、プログラムされていない“１”状態からプログラム状態“０”までプログラムされる。このプログラムステップは、“０”状態に達するように“１”状態に追加的な電荷を供給するためのＩＳＰＰ方式を含む。前述したように、ＭＳＢフラッグセルの“０”状態は、しきい電圧がＶＲ３より高いということが検証されるまでプログラムされる。ステップＳ９２０Ａ及びＳ９２０Ｂは、同じＶＲ３電圧を使用して行われる。
【００４３】
次いで、ＭＳＢデータは、“０１”及び“１０”状態をプログラムするために使われる（Ｓ９３０）。このプログラムステップは、しきい電圧がそれぞれＶＦ１及びＶＦ２より高いということが検証されるまでプログラムすることによって、それぞれ“０１”及び“１０”状態に達するように、“１”及び“０”状態に追加的な電荷を供給するためのＩＳＰＰ方式を含む。“１１”状態は、“１”状態のセルを残すことによって形成される。
【００４４】
前述したように、フラッシュメモリのプログラム、特にマルチレベルフラッシュメモリのプログラムは、メモリ損失の危険を有する。特に、メモリ装置への電力中断及び／またはメモリ装置の不完全な分離などの場合にそうである。本発明の実施形態は、プログラム時に少なくとも一つ以上の追加的なステップを行うことによって、前記のような危険を減らす方法を提示する。
【００４５】
本発明の実施形態は、次のメインメモリセルをプログラムする方法と、メインメモリセルがプログラムされる時にフラッグセルをプログラムする方法とをいずれも考慮する。後述するメインメモリセルをプログラムする方法及びフラッグセルをプログラムする方法は、互いに必ずしも相互依存的であるか、または結合関係を要するものではない。特に、後述するメインメモリセルをプログラムする方法は、後述するフラッグセルにプログラムする方法でない他の周知のフラッグセルのプログラム方法と結合できる。同様に、後述するフラッグセルをプログラムする方法は、後述するメインメモリセルにプログラムする方法でない他の周知のメインメモリセルのプログラム方法と結合できる。
【００４６】
図１０及び図１１は、本発明の実施形態によるマルチレベル不揮発性メモリ装置でのプログラム方法を示す図である。まず、ＬＳＢデータが前述した方法によりプログラムされる（Ｓ１０１０、ライン１１００Ａ）。次いで、しきい電圧がＶＦ２より高いということが検証されるまで、“０”状態がアドバンスト状態“Ａ”に形成される（Ｓ１０２０、ライン１１００Ｂ）。ＶＦ２でプログラムされた状態は、状態を“１０”状態と定義する。ただし、この状態は、“１０”または“００”状態が要求される時に形成される。ＭＳＢフラッグセルは、このステップでアンプログラム状態に残される（１１１０Ｂ）。次いで、“００”状態が要求される場合、しきい電圧がＶＦ３より高いということが検証されるまで“Ａ”状態をプログラムすることによって、“００”状態がプログラムされるか、または“１０”状態が要求される場合、追加的なプログラムが行われない（Ｓ１０３０Ａ、ライン１１１０Ｃ）。このとき、ＭＳＢフラッグは、しきい電圧がＶＦ３より高いということが検証されるまで、ＭＳＢフラッグセルをプログラムすることによってプログラムされる（Ｓ１０３０Ｂ、ライン１１１０Ｃ）。プログラムステップＳ１０３０Ａ及びＳ１０３０Ｂは、同時に行われるか、またはほぼ同時に行われる。最後に、“０１”状態は、しきい電圧がＶＦ１より高いということが検証されるまで、“１”状態をプログラムすることによってプログラムされる（Ｓ１０４０Ａ、ライン１１００Ｄ）。
【００４７】
図１２は、本発明の実施形態によるＬＳＢページについてのプログラム方法をさらに詳細に示す図である。まず、ＬＳＢデータがページバッファにロードされる（Ｓ１２１０）。このステップの実行において、ページバッファに備えられるラッチは、データが“０”であれば、プログラムが許容され、データが“１”であれば、プログラムが禁止されるように、ＬＳＢデータによって設定される。セルへのプログラムを禁止するために、適切なビットラインに電圧Ｖｃｃが印加される。次いで、カウンタ“Ｎ”は、“１”に設定される（Ｓ１２２０）。セルは、適切なワードラインに電圧Ｖｐｇｍを印加することによってプログラムされる（Ｓ１２３０）。プログラムされたワードラインの各セルは、そのセルのビットラインが禁止されていなければ、“０”にプログラムされる。
【００４８】
電圧Ｖｐｇｍは、前述したＩＳＰＰ方式により定義される。例えば、第１プログラム試み（Ｎ＝１）において、電圧は、図６の第１電圧レベル６１０に設定される。このプログラムステップが行われた後、テスト電圧ＶＦ２＊によるセル検証動作が行われる（Ｓ１２４０）。もしプログラムが終了すれば、すなわちしきい電圧は要求されるレベル（≧ＶＦ２＊）にあると検証されれば（Ｓ１２５０のＹＥＳ）、プログラムは成功する（Ｓ１２６０）。一方、しきい電圧が成功的に検証されなければ（Ｓ１２５０のＮＯ）、Ｎが最大Ｖｐｇｍ電圧（図６の６３０）に対応する最大レベルにあるかを決定する（Ｓ１２７０）。もし、Ｎが最大レベルになければ（Ｓ１２７０のＮＯ）、Ｎは一つ増加し（Ｓ１２８０）、電圧Ｖｐｇｍは、ΔＶｐｇｍ（図６の６３０）だけ高くなる。そして、セルは、高くなったＶｐｇｍによりプログラムされる（Ｓ１２３０）。もし、Ｎが最大レベルにあるならば（Ｓ１２７０のＹＥＳ）、プログラムは失敗する（Ｓ１２９０）。
【００４９】
フラッシュメモリ装置は、プログラムの失敗が発生したページ及び／またはブロックのテーブルを備える。そして、このページ／ブロックは、不良でマークされ、ファイルシステムは、このページ／ブロックの使用を禁止する。
【００５０】
図１３は、本発明の実施形態によるＭＳＢページについてのプログラム方法をさらに詳細に示す図である。まず、ＭＳＢデータがページバッファにロードされる（Ｓ１３１０）。次いで、プログラムされたＬＳＢデータの“０”状態がプログラムされるセルにより、しきい電圧がＶＦ２より高いということが検証されるまで前進できる（Ｓ１３１１）。このステップＳ１３１１は、前述した図１０及び図１１の実施形態のように、本発明の実施形態によって使われる選択的なステップでありうる。前述した図８及び図９のような他の実施形態では、このステップを使わない。
【００５１】
ページバッファは、“００”状態に設定される（Ｓ１３１２）。フラッグセルページバッファは、“０”のデータ状態をロードする（Ｓ１３１３）。次いで、カウンタＮが“１”に設定される（Ｓ１３１４）。保存セル及びフラッグセルを備えるセルは、適切なワードラインにプログラム電圧Ｖｐｇｍを印加することによってプログラムされる（Ｓ１３１５）。各セルは、そのセルのビットラインが禁止されていなければ“０”にプログラムされる。電圧Ｖｐｇｍは、前述したＩＳＰＰ方式により定義される。このプログラムステップが行われた後、テスト電圧ＶＦ３によるセル検証動作が行われる（Ｓ１３１６）。もしプログラムが終了すれば、すなわち、しきい電圧は要求されるレベル（≧ＶＦ３）にあると検証されれば（Ｓ１３１７のＹＥＳ）、プログラムは成功する。
【００５２】
一方、しきい電圧が成功的に検証されていなければ（Ｓ１３１７のＮＯ）、Ｎが最大Ｖｐｇｍ電圧（図６の６３０）に対応する最大レベルにあるかを決定する（Ｓ１３１８）。もし、Ｎが最大レベルになければ（Ｓ１３１８のＮＯ）、Ｎは一つ増加し（Ｓ１３１９）、電圧ＶｐｇｍはΔＶｐｇｍ（図６の６３０）だけ高くなる。そして、セルは、高くなったＶｐｇｍによりプログラムされる（Ｓ１３１５）。もし、Ｎが最大レベルにあるならば（Ｓ１３１８のＹＥＳ）、プログラムは失敗する（Ｓ１３２７）。
【００５３】
プログラムが終了するか（Ｓ１３１７のＹＥＳ）、またはプログラムが失敗した（Ｓ１３１８のＹＥＳ）後に、ページバッファは、“０１”及び“１０”状態を有するように設定される（Ｓ１３２０）。次いで、Ｎが“１”に設定される（Ｓ１３２０ｂ）。セルは、前述した方法でプログラムされる（Ｓ１３２１）。“０１”状態についての証明がＶＦ１により行われ、“１０”状態についての証明がＶＦ２により行われる（Ｓ１３２２）。もしプログラムが終了すれば（Ｓ１３２３のＹＥＳ）、プログラムは成功する（Ｓ１３２４）。もしプログラムが終了しなければ（Ｓ１３２３のＮＯ）、例えば、適切な電圧で証明されなければ、Ｎが最大レベルにあるかを決定する（Ｓ１３２５）。もし、Ｎが最大レベルになければ（Ｓ１３２５のＮＯ）、Ｎは前進し、Ｖｐｇｍは高くなり（Ｓ１３２６）、プログラムが再び行われる（Ｓ１３２１）。もし、Ｎが最大レベルにあるならば（Ｓ１３２５のＹＥＳ）、プログラムは失敗する（Ｓ１３２７）。
【００５４】
前述した本発明の実施形態が２ビットマルチレベル不揮発性メモリ装置について記述されているが、これに限定されず、いかなるビットのマルチレベル不揮発性メモリ装置に対しても適用できる。例えば、本発明は、３ビットマルチレベル不揮発性メモリ装置にも適用される。３ビット装置の各セルは、“１１１”，“０１１”，“１０１”，“００１”，“１１０”，“０１０”，“１００”及び“０００”の８個の状態を有する。３ビットメモリ装置は、ＬＳＢページ及びＭＳＢページの代わりに、第１論理ページ、第２論理ページ及び第３論理ページを備える。このとき、３ビットメモリ装置は、第２ページがプログラムされる時を表す第１フラッグセル、及び第３ページがプログラムされる時を表す第２フラッグセルを備える。二つのフラッグセルが使われる実施形態において、例えば第１フラッグセルが、第２データページがプログラムされることを表すために“０”状態にプログラムされ、第２フラッグセルが、第３データページがプログラムされることを表すために“０”状態にプログラムされる。
【００５５】
一方、第２ページがプログラムされる時及び第３ページがプログラムされる時を表す単一フラッグセルが備えられる。単一フラッグセルは、例えば最初に第２及び第３データページのうちいずれでもプログラムされていないことを表すアンプログラム“１１１”状態に設定される。また、フラッグセルは、第２データページがロードされることを表すための“０１０”状態にプログラムされ、第３データページがロードされることを表すための“０００”状態にプログラムされる。本発明は、二つの場合にいずれも適用されるが、説明の便宜のために単一フラッグセルを備える場合について記述する。
３ビット以上のメモリ装置では、８個以上の状態が存在し、３個以上のフラッグセルが存在するか、または単一フラッグセルに３個以上の状態が存在する。
【００５６】
図１４Ａ及び図１４Ｂは、本発明の実施形態による３ビットメモリ装置を示す図である。セルをどのようにプログラムするかについてのさらに詳細な説明は、前述した実施形態と類似している。かかる実施形態の特徴から、３ビットより多いビットのメモリ装置が推定される。
【００５７】
図１４Ａ及び図１４Ｂに示すように、まず、第１ページがプログラムされる（ライン１４００、Ｓ１４１０）。フラッグセルは、最初に“１１１”状態を有する（ライン１４０１）。第１ページデータを予想しないインタラプトの発生から保護するために、“０”ビットが前進する（ライン１４０２、Ｓ１４１１）。このとき、フラッグセルは、“１１１”状態を維持する（ライン１４０３）。次いで、第２ページデータがプログラムされ（ライン１４０４、Ｓ１４１２）、フラッグセルは、第２データページがプログラムされることを表すレベルにプログラムされる（ライン１４０５、Ｓ１４１３）。例えば、フラッグセルは、“０１０”状態にプログラムされる。プログラムステップＳ１４１２及びＳ１４１３は、同時にまたはほぼ同時に発生しうる。
【００５８】
第２ページデータ状態“０１”，“１０”及び“００”は、第２ページデータが予想しないインタラプトの発生によるデータ崩壊を防止するために前進できる（ライン１４０６、Ｓ１４１４）。このとき、フラッグセルはプログラムされない（ライン１４０７）。第３データページがプログラムされ（ライン１４０８、Ｓ１４１５）、フラッグセルは、第３データページがプログラムされることを表すレベルにプログラムされる（ライン１４０９、Ｓ１４１６）。例えば、フラッグセルは、“０００”状態にプログラムされる。プログラムステップＳ１４１５及びＳ１４１６も、同時にまたはほぼ同時に発生しうる。
【００５９】
マルチレベル不揮発性メモリ装置は、データセルのプログラムに適用可能な構造を使用できる。図１５は、本発明の実施形態による２ビットマルチレベル不揮発性メモリ装置を制御するバイアス条件を示す図表である。この図表は、本発明の実施形態による保存セル及びフラッグセルの消去、プログラム、禁止、読み取り及び検証に使われる。
【００６０】
図１５の図表は、本発明の実施形態によるメモリセルアレイを動作するために印加される電圧を要約する。表の上位列は、行われるメモリ動作を定義する。この動作は、メモリの消去、メモリのプログラム、メモリのプログラムの禁止及びＬＳＢ、ＭＳＢ、フラッグセルデータの読み取りを含む。各動作に対して、最初の行は、要求される動作の実行に使われる電圧が印加される各ラインを分類する。表の残りの列及び行は、上位列に列挙された要求される動作を行うために、最初の行に列挙された各ラインに印加される電圧を定義する。電圧は、０Ｖまたは２０Ｖのように具体的な電圧で記述される。電圧は、また、ＶｃｃまたはＶｐｇｍのように信号の形態で記述される。“Ｆｌｏａｔｉｎｇ”は、該ラインが特別な電圧に設定されていないことを表す。“Ｈ”または“Ｌ”は、該ラインにハイ信号またはロー信号が伝達されることを表す。Ｖｒｅａｄは、データを読み取るとき、選択されていないワードラインに印加される。Ｖｐａｓｓは、プログラムするとき、選択されていないワードラインに印加される。
【００６１】
図１６は、本発明の実施形態によるフラッシュメモリを備えるメモリシステムを示す図である。メモリシステムは、フラッシュメモリ１６００及びメモリ制御器１６１０を備える。メモリ制御器１６１０は、フラッシュメモリ１６００の動作を制御する。
【００６２】
多くの図面が複数のしきい電圧曲線を有するセルを示し、この複数のしきい電圧曲線は、可能な状態をいずれも表現するために示される。そして、ある特定のセルは、特定の時間に一つのしきい電圧範囲を有することを理解せねばならない。さらに、プログラム状態に関する場合、プログラムは、単に要求される範囲で行われることを理解しなければならない。したがって、例えばプログラムセルが“００”状態でプログラムするステップが記述される場合、このプログラムステップは、単にかかる状態が要求された場合に限って行われる。要求される状態が既に達成された場合、セルは、それ以上の状態をプログラムしないことを理解しなければならない。
【００６３】
以上のように、図面と明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。
【産業上の利用可能性】
【００６４】
本発明は、不揮発性メモリ装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００６５】
【図１】フラッシュメモリの単一セルを示す図である。
【図２】ＮＡＮＤフラッシュメモリのストリングの一例を示す図である。
【図３】フラッシュメモリブロックの一例を示す図である。
【図４】２ビットマルチレベルフラッシュでのセルのしきい電圧についての四つの状態を示す図である。
【図５】ＩＳＰＰ方式を使用しない一般的なプログラム電圧の曲線形態を示す図である。
【図６】本発明の実施形態によるＩＳＰＰ方式によるプログラム電圧の波形を示す図である。
【図７】本発明の実施形態による２ビットメモリでの四つの状態を示す図である。
【図８】本発明の実施形態によるセルにプログラムする方法を示す図である。
【図９】本発明の実施形態によるマルチレベル不揮発性メモリ装置でのプログラム方法を示す図である。
【図１０】本発明の実施形態によるマルチレベル不揮発性メモリ装置でのプログラム方法を示す図である。
【図１１】本発明の実施形態によるマルチレベル不揮発性メモリ装置でのプログラム方法を示す図である。
【図１２】本発明の実施形態によるＬＳＢページについてのプログラム方法をさらに詳細に示す図である。
【図１３】本発明の実施形態によるＭＳＢページについてのプログラム方法をさらに詳細に示す図である。
【図１４Ａ】本発明の実施形態による３ビットメモリ装置を示す図である。
【図１４Ｂ】本発明の実施形態による３ビットメモリ装置を示す図である。
【図１５】本発明の実施形態による２ビットマルチレベル不揮発性メモリ装置を制御するバイアス条件を示す図表である。
【図１６】本発明の実施形態によるフラッシュメモリを備えるメモリシステムを示す図である。
【符号の説明】
【００６６】
ＶＦ１，ＶＦ２，ＶＦ３    検証電圧
ＶＲ１，ＶＲ２，ＶＲ３    基準電圧
【図１】
2008065977.tif 000003
【図２】
2008065977.tif 000004
【図３】
2008065977.tif 000005
【図４】
2008065977.tif 000006
【図５】
2008065977.tif 000007
【図６】
2008065977.tif 000008
【図７】
2008065977.tif 000009
【図８】
2008065977.tif 000010
【図９】
2008065977.tif 000011
【図１０】
2008065977.tif 000012
【図１１】
2008065977.tif 000013
【図１２】
2008065977.tif 000014
【図１３】
2008065977.tif 000015
【図１４Ａ】
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【図１４Ｂ】
2008065977.tif 000017
【図１５】
2008065977.tif 000018
【図１６】
2008065977.tif 000019