(57)【要約】      （修正有）【課題】多数のメモリマクロが搭載された半導体チップの論理アドレスを物理アドレスに変換し、ＦＢＭの作成を容易に行う。【解決手段】１チップ上の多数のメモリマクロから解析すべきメモリマクロを選択し、その種類を入力するステップと、アドレスビットマップのデータベースから、前記種類に対応するアドレスビットマップを読み出すステップと、前記メモリマクロのサイズ情報を入力するステップと、前記サイズ情報および前記アドレスビットマップを用いて、テスタで測定した結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、前記メモリマクロの配置情報を入力するステップと、その配置情報から前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、フェイル・ビット・マップを作成するステップと、を備える。【選択図】図１
2008299953.tif 000002
【特許請求の範囲】
【請求項１】
１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロの種類を入力するステップと、
メモリマクロの種類に対応したアドレスビットマップが記憶されているデータベースから、入力された前記メモリマクロの種類に対応するアドレスビットマップを読み出すステップと、
前記メモリマクロのサイズ情報を入力するステップと、
前記メモリマクロの入力されたサイズ情報および読み出された前記アドレスビットマップを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、
前記メモリマクロの配置情報を入力するステップと、
前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するステップと、
備えていることを特徴とする半導体メモリの不良解析方法。
【請求項２】
１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロのアドレスビットマップを入力するステップと、
前記メモリマクロのサイズ情報を入力するステップと、
前記メモリマクロの入力されたサイズ情報と、入力された前記アドレスビットマップとを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、
前記メモリマクロの配置情報を入力するステップと、
前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するステップと、
備えていることを特徴とする半導体メモリの不良解析方法。
【請求項３】
１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロの種類、前記メモリマクロのサイズ情報、および前記メモリマクロの配置情報を入力する入力部と、
メモリマクロの種類に対応したアドレスビットマップが記憶されているデータベースから、入力された前記メモリマクロの種類に対応するアドレスビットマップを読み出す読出し部と、
前記メモリマクロの入力されたサイズ情報および読み出された前記アドレスビットマップを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成する標準配置アドレス変換部と、
前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するフェイル・ビット・マップ作成部と、
備えていることを特徴とする半導体メモリの不良解析システム。
【請求項４】
１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロのアドレスビットマップ、前記メモリマクロのサイズ情報、および前記メモリマクロの配置情報を入力する入力部と、
入力された前記メモリマクロのサイズ情報と、入力された前記アドレスビットマップとを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成する標準配置アドレス変換部と、
前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するフェイル・ビット・マップ作成部と、
備えていることを特徴とする半導体メモリの不良解析システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数のＲＡＭマクロまたはＲＯＭマクロが搭載された半導体チップにおいて、テスタで収集したＲＡＭ（ランダム・アクセス・メモリ）またはＲＯＭ（リード・オンリー・メモリ）の不良セルの論理アドレスを半導体チップ上の物理アドレスに変換する半導体メモリの不良解析方法および不良解析システムに関する。
【背景技術】
【０００２】
システムＬＳＩにおいては、１チップ上に多数のＲＡＭ（ランダム・アクセス・メモリ）マクロまたはＲＯＭ（リード・オンリー・メモリ）が搭載されている。これらのメモリマクロの種類（ＴＹＰＥ）は複数あり、その種類によりカラムデコーダの個数および位置、アドレス進行方向などの情報からなるアドレスビットマップが異なっている。またＲＡＭまたはＲＯＭの種類が同じでもＩＯ数、カラム数、ロウ数などのサイズ情報はメモリマクロ毎に定義されている。さらに種類およびサイズが同一のＲＡＭまたはＲＯＭに対してチップ上に配置される向きは８種類（Ｎ，Ｓ，Ｅ，Ｗ，ＦＮ，ＦＳ，ＦＥ，ＦＷ）あり、設計者により配置されている。本技術はＲＡＭマクロまたはＲＯＭマクロの少なくとも一方のメモリマクロに適用できるが、以下ではＲＡＭマクロを例にとって説明する。
【０００３】
ＲＡＭマクロにおいては、そのフェイル・ビット・マップ（ＦＢＭ）を用いて不良箇所を特定する方法がある。ＦＢＭを表示するにはテスタで測定した電気テスト結果から検出した不良セルの（機能設計上の）論理アドレス（１次元配列のアドレス）をウェハ上のＲＡＭマクロの物理アドレス（２次元配列のアドレス）に変換して表示するのが一般的である。半導体メモリの電気的特性検査により不良とされたセルの論理アドレス情報を、上記半導体メモリを構成する半導体チップのレイアウトに則した原点情報と、この原点情報に対して複数のセルのそれぞれのレイアウトにおける位置を特定するための位置情報とを用いて、半導体チップ上における幾何学的なセルレイアウトに近似された実体アドレス配列情報（物理アドレス）に変換し、不良セルを表示出力する技術が知られている（例えば、特許文献１参照）。
【０００４】
しかし、特許文献１に記載された技術においては、ＲＡＭマクロの位置情報（配置情報）およびサイズ情報は、固定されている。このため、特許文献１に記載された技術は、種類、サイズ、および配置が異なっている多数のＲＡＭマクロが搭載された半導体チップに適用することができない。
【０００５】
また、多数のＲＡＭマクロのＦＢＭのアドレス変換式を個別に手作業で作成するには、手間がかかり、設計の知識がないと難しい作業であった。
【０００６】
このように従来は、多数のＲＡＭマクロが搭載された半導体チップのテスタで測定した電気テスト結果から検出した不良セルの論理アドレスをウェハ上の各ＲＡＭマクロの物理アドレスに変換してＦＢＭを作成し表示することは、容易ではなかった。
【特許文献１】特許３２５６５５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情を考慮してなされたものであって、多数のメモリマクロが搭載された半導体チップの不良セルの論理アドレスからウェハ上の各メモリマクロの物理アドレスに変換してＦＢＭの作成を容易に行うことのできる半導体メモリの不良解析方法および不良解析システムを提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の態様による半導体メモリの不良解析方法は、１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロの種類を入力するステップと、メモリマクロの種類に対応したアドレスビットマップが記憶されているデータベースから、入力された前記メモリマクロの種類に対応するアドレスビットマップを読み出すステップと、前記メモリマクロのサイズ情報を入力するステップと、前記メモリマクロの入力されたサイズ情報および読み出された前記アドレスビットマップを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、前記メモリマクロの配置情報を入力するステップと、前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するステップと、備えていることを特徴とする。
【０００９】
また、本発明の第２の態様による半導体メモリの不良解析方法は、１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロのアドレスビットマップを入力するステップと、前記メモリマクロのサイズ情報を入力するステップと、前記メモリマクロの入力されたサイズ情報と、入力された前記アドレスビットマップとを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成するステップと、前記メモリマクロの配置情報を入力するステップと、前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するステップと、
備えていることを特徴とする。
【００１０】
また、本発明の第３の態様による半導体メモリの不良解析システムは、１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロの種類、前記メモリマクロのサイズ情報、および前記メモリマクロの配置情報を入力する入力部と、メモリマクロの種類に対応したアドレスビットマップが記憶されているデータベースから、入力された前記メモリマクロの種類に対応するアドレスビットマップを読み出す読出し部と、前記メモリマクロの入力されたサイズ情報および読み出された前記アドレスビットマップを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成する標準配置アドレス変換部と、前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記ＲＡＭマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するフェイル・ビット・マップ作成部と、備えていることを特徴とする。
【００１１】
また、本発明の第４の態様による半導体メモリの不良解析システムは、１チップ上に多数のメモリマクロが搭載された半導体装置から解析すべきメモリマクロを選択し、この選択されたメモリマクロのアドレスビットマップ、前記メモリマクロのサイズ情報、および前記メモリマクロの配置情報を入力する入力部と、入力された前記メモリマクロのサイズ情報と、入力された前記アドレスビットマップとを用いて、前記メモリマクロの、テスタで測定した電気テスト結果から検出された不良セルの論理アドレスを標準配置のメモリマクロの物理アドレスに変換し、標準配置のフェイル・ビット・マップを作成する標準配置アドレス変換部と、前記メモリマクロの入力された配置情報を用いて、前記標準配置のフェイル・ビット・マップの物理アドレスを前記メモリマクロの物理アドレスに変換し、前記メモリマクロのフェイル・ビット・マップを作成するフェイル・ビット・マップ作成部と、備えていることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、多数のメモリマクロが搭載された半導体チップの不良セルの論理アドレスからウェハ上の各メモリマクロの物理アドレスへの変換を容易に行うことができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施形態を詳細に説明する。
【００１４】
（第１実施形態）
本発明の第１実施形態による半導体メモリの不良解析方法を説明する。本実施形態の半導体メモリの不良解析方法は、半導体チップに多数のＲＡＭマクロが搭載されたシステムＬＳＩに用いられる。通常、システムＬＳＩにおいてはマイクロプロセッシングユニット、ロジック回路等がチップレイアウトの大部分を占めているが、チップ内には多数のＲＡＭマクロが搭載されている。例えば、図３に示すように、１４個のＲＡＭマクロ２１〜２１４がチップ１００内に分散して配置されている。なお、図３においては、ＲＡＭマクロ２１〜２１４にはそれぞれ００１〜０１４の識別コードが与えられている。
【００１５】
ＲＡＭマクロには、その種類（ＴＹＰＥ）が複数ある。図４に、例えば２種類のＲＡＭマクロを示す。図４（ａ）に、例えばＲＡＭ＿ＴＹＰＥ１と記されるそのうちの一種類のＲＡＭマクロ２を示し、図４（ｂ）に、例えばＲＡＭ＿ＴＹＰＥ２と記されるその他の種類のＲＡＭマクロ２を示す。ＲＡＭマクロはこの２種類に限定されるものではなく、もっと多くの種類のＲＡＭマクロが存在する。
【００１６】
図４（ａ）に示すように、ＲＡＭ＿ＴＹＰＥ１のＲＡＭマクロ２は、複数のサブメモリアレイ１０と、一つのロウデコーダ２０と、複数のカラムデコーダ３０とを備えている。各サブメモリアレイ１０はマトリクス状に配置されたメモリセル（図示せず）を有している。複数のサブメモリアレイ１０は横方向に一列に配置されて２つのグループに分けられている。そして、分けられたグループの間に共通となるロウデコーダ２０が設けられている。カラムデコーダ３０が各サブメモリアレイに対応して設けられている。１つのサブメモリアレイ１０と対応するカラムデコーダ３０とが１つのＩ／Ｏ部を構成する。
【００１７】
一方、図４（ｂ）に示すように、ＲＡＭ＿ＴＹＰＥ２のＲＡＭマクロ２は、複数のサブメモリアレイ１０と、２つのロウデコーダ２０と、複数のカラムデコーダ３０とを備えている。各サブメモリアレイ１０はマトリクス状に配置されたメモリセル（図示せず）を有している。複数のサブメモリアレイ１０は横方向に一列に配置されている。そしてこれらのサブメモリアレイ１０の両側にそれぞれ、ロウデコーダ２０が設けられている。カラムデコーダ３０が各サブメモリアレイに対応して設けられている。１つのサブメモリアレイ１０と対応するカラムデコーダ３０とが１つのＩ／Ｏ部を構成する。
【００１８】
また、ＲＡＭの種類に応じて、デコーダの配置と複数のサブメモリアレイ内のアドレス進行方向が定義されている。例えば、図４（ａ）に示すＲＡＭ＿ＴＹＰＥ１のＲＡＭマクロ２には、右側のサブメモリアレイ群に対しては右に行くに連れてアドレスが大きくなるようにアドレス進行方向が定義され、左側のサブメモリアレイ群に対しては左に行くに連れてアドレスが大きくなるようにアドレス進行方向が定義されている。図４（ｂ）に示すＲＡＭ＿ＴＹＰＥ２のＲＡＭマクロ２には、左から右に行くに連れてアドレスが大きくなるようにアドレス進行方向が定義されている。このように、ＲＡＭの種類（ＴＹＰＥ）に応じて、ロウデコーダの個数および配置、並びに複数のサブメモリアレイのアドレス進行方向などからなるアドレスビットマップが定義される。
【００１９】
また、同じ種類のＲＡＭであっても、サイズ情報、すなわちサブメモリアレイのサイズおよびその個数（Ｉ／Ｏ部の個数（Ｉ／Ｏ数））は異なるものが存在する。例えば、図４（ａ）に示すＲＡＭ＿ＴＹＰＥ１のＲＡＭマクロ２においては、サブメモリアレイ１０のサイズ、すなわちカラム数は４で、ロウ数は４であり、ロウデコーダの左側にあるサブメモリアレイの個数をｎとすると、Ｉ／Ｏ数は２ｎ個である。
【００２０】
また、チップ内のＲＡＭの配置（向き）は、ＲＡＭの種類（ＴＹＰＥ）およびサイズのそれぞれに対して、図５に示すように、８種類（Ｎ、Ｓ、Ｅ、Ｗ、ＦＮ、ＦＳ、ＦＥ、ＦＷ）があり、設計者により個別に配置される。図５は、図４（ａ）に示すＲＡＭ＿ＴＹＰＥ１のＲＡＭでＩ／Ｏ数が２であるＲＡＭマクロを例にとって配置の種類を示している。配置“Ｎ”のＲＡＭを標準とし、このＲＡＭの左側のカラムレコーダ３０の左側の黒い三角形はこのＲＡＭの原点マーク（シンボルマーク）を示す。各配置に対応した座標系も図５にしめしている。配置“ＦＮ”のＲＡＭは、配置“Ｎ”のＲＡＭとはＹ軸に関して鏡映対称となっている。また、配置“Ｓ”のＲＡＭは、配置“Ｎ”のＲＡＭを時計方向または反時計方向に１８０度回転させたものとなっている。配置“ＦＳ”のＲＡＭは、配置“Ｓ”のＲＡＭとはＹ軸に関して鏡映対称となっている。配置“Ｅ”のＲＡＭは、配置“Ｎ”のＲＡＭを時計方向に９０度回転させたものとなっている。配置“ＦＥ”のＲＡＭは、配置“Ｅ”のＲＡＭとはＹ軸に関して鏡映対称となっている。配置“Ｗ”のＲＡＭは、配置“Ｎ”のＲＡＭを反時計方向に９０度回転させたものとなっている。配置“ＦＷ”のＲＡＭは、配置“Ｗ”のＲＡＭとはＹ軸に関して鏡映対称となっている。
【００２１】
なお、以上説明した、ＲＡＭのサイズ情報と配置情報は回路設計情報より抽出して使用することが可能である。
【００２２】
図６に、ＲＡＭの名称が“ＲＡＭ＿Ａ”、ＲＡＭ  ＴＹＰＥが“ＲＡＭ  ＴＹＰＥ＿１”、配置が“Ｎ”、サイズ情報はＩ／Ｏ数が２、カラム数が４、ロウ数が４であるＲＡＭのアドレスビットマップ、すなわちデコーダの配置およびメモリアレイ内のアドレス進行方向を示す。
【００２３】
また、図７（ａ）、７（ｂ）は種類およびサイズが同一のＲＡＭで配置パターンのみが異なるＲＡＭの例を示す図である。図７（ａ）は、標準配置である配置“Ｎ”のＲＡＭを示す、図７（ｂ）は、配置“ＦＳ”のＲＡＭを示す。配置“Ｎ”のＲＡＭと、配置“ＦＳ”のＲＡＭについて、のＸ軸方向の物理アドレスＸは、同一である。すなわち、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとし、配置“ＦＳ”のＸ軸方向の物理アドレスをＸ、Ｙ軸方向の物理アドレスをＹとすると、Ｘ＝ｘとなる。しかし、配置“ＦＳ”のＲＡＭのＹ軸方向の物理アドレスＹは、ロウ数の最大値をＹ＿ＳＩＺＥとすると、Ｙ＝Ｙ＿ＳＩＺＥ−ｙ−１から求まる。なお、図７（ａ）、７（ｂ）においては、Ｙ＿ＳＩＺＥ＝４となっている。
【００２４】
また、配置“Ｎ”のＲＡＭと、配置“ＦＮ”のＲＡＭとの物理アドレスについては、図５からわかるように、Ｙ軸方向の物理アドレスは同一である。すなわち、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとし、配置“ＦＮ”のＸ軸方向の物理アドレスをＸ、Ｙ軸方向の物理アドレスをＹとすると、Ｙ＝ｙとなる。しかし、配置“ＦＮ”のＲＡＭのＸ軸方向の物理アドレスＸは、カラム数の総数（＝サブメモリアレイのカラム数×Ｉ／Ｏ数）をＸ＿ＳＩＺＥとすると、Ｘ＝Ｘ＿ＳＩＺＥ−ｘ−１から求まる。
【００２５】
また、配置“Ｎ”のＲＡＭと、配置“Ｓ”のＲＡＭとの物理アドレスについては、図５からわかるように、配置“Ｎ”のＸ軸方向の物理アドレスをｘとすると、配置“ＦＮ”のＲＡＭのＸ軸方向の物理アドレスＸはＸ＝Ｘ＿ＳＩＺＥ−ｘ−１から求まり、配置“Ｎ”のＲＡＭのＹ軸方向の物理アドレスをｙとすると、配置“Ｓ”のＲＡＭのＹ軸方向の物理アドレスＹはＹ＝Ｙ＿ＳＩＺＥ−ｙ−１から求まる。
【００２６】
また、配置“Ｎ”のＲＡＭと、配置“Ｅ”のＲＡＭとの物理アドレスについては、図５からわかるように、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとすると、配置“Ｅ”のＲＡＭのＸ軸方向の物理アドレスＸはＸ＝ｙから求まり、配置“Ｅ”のＲＡＭのＹ軸方向の物理アドレスＹはＹ＝ｘから求まる。
【００２７】
また、配置“Ｎ”のＲＡＭと、配置“ＦＥ”のＲＡＭとの物理アドレスについては、図５からわかるように、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとすると、配置“ＦＥ”のＲＡＭのＸ軸方向の物理アドレスＸはＸ＝Ｙ＿ＳＩＺＥ−ｙ−１から求まり、配置“Ｎ”のＲＡＭのＹ軸方向の物理アドレスをｙとすると、配置“ＦＥ”のＲＡＭのＹ軸方向の物理アドレスＹはＹ＝ｘから求まる。
【００２８】
また、配置“Ｎ”のＲＡＭと、配置“Ｗ”のＲＡＭとの物理アドレスについては、図５からわかるように、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとすると、配置“Ｅ”のＲＡＭのＸ軸方向の物理アドレスＸはＸ＝Ｙ＿ＳＩＺＥ−ｙ−１から求まり、配置“Ｗ”のＲＡＭのＹ軸方向の物理アドレスＹはＹ＝Ｘ＿ＳＩＺＥ−ｘ−１から求まる。
【００２９】
また、配置“Ｎ”のＲＡＭと、配置“ＦＷ”のＲＡＭとの物理アドレスについては、図５からわかるように、配置“Ｎ”のＸ軸方向の物理アドレスをｘ、Ｙ軸方向の物理アドレスをｙとすると、配置“ＦＥ”のＲＡＭのＸ軸方向の物理アドレスＸはＸ＝ｙから求まり、配置“Ｗ”のＲＡＭのＹ軸方向の物理アドレスＹはＹ＝Ｘ＿ＳＩＺＥ−ｘ−１から求まる。
【００３０】
以上説明したように、標準配置“Ｎ”のＲＡＭの物理アドレスから他の配置のＲＡＭの物理アドレスが求められる。
【００３１】
図３に示す１４個のＲＡＭマクロ２１〜２１４の識別コード、ＲＡＭ名称、ＲＡＭの種類、サイズ情報（Ｉ／Ｏ数、カラム数、ロウ数）、および配置情報の一例を図８に示す。
【００３２】
次に、本実施形態の半導体メモリの不良解析方法を説明する。本実施形態の半導体メモリの不良解析方法の手順を図２に示し、本実施形態の不良解析方法に使用される半導体メモリの不良解析システムを図２に示す。この不良解析システム５０は、入力部５１と、アドレスビットマップ読出し部５２と、標準配置アドレス変換部５４と、ＦＢＭ作成部５６とを備えている。本実施形態の不良解析方法は以下のようにして行われる。
【００３３】
まず、多数のＲＡＭマクロが搭載されたシステムＬＳＩから解析すべきＲＡＭを選択し、ＲＡＭの種類（ＴＹＰＥ）が記憶されたデータベース６０を参照して、解析すべきＲＡＭの種類を入力部５１に入力する（図１のステップＳ１）。例えば、図３に示すＲＡＭ２１の種類ＲＡＭ＿ＴＹＰＥ１を入力部５１に入力する。すると、アドレスビットマップ読出し部５２は、ＲＡＭの種類毎にアドレスビットマップを記憶しているデータベース７０から、入力されたＲＡＭの種類に対応するアドレスビットマップを読み出す（図１のステップＳ２）。
【００３４】
次に、ＲＡＭのサイズが記憶されたデータベースを参照してＲＡＭのサイズ情報を入力部５１に入力する（図１のステップＳ３）。例えば、図６に示すＲＡＭのサイズ、すなわち、Ｉ／Ｏ数が２、カラム数が４、ロウ数が４を入力部５１に入力する。すると、このＲＡＭのサイズ情報と、上記アドレスビットマップとに基づいて、テスタで測定した電気テスト結果から検出した不良セルの論理アドレスが、標準配置アドレス変換部５４において、標準配置“Ｎ”のＲＡＭに関する物理アドレスに変換され、標準配置のＦＢＭ（フェイル・ビット・マップ）が作成される（図１のステップＳ４）。
【００３５】
標準配置のアドレス変換は、周知の技術であるが、システムＬＳＩにおいてはＲＡＭの種類が同一で、アドレスビットマップ情報（すなわちデコーダの配置およびメモリアレイ内のアドレス進行方向）が同一でも、Ｉ／Ｏ数、カラム数、ロウ数により定義されるサイズが異なる場合がよくある。本発明では標準配置のアドレス変換において、アドレスビットマップ情報とサイズ情報をパラメータとして抽出する事により、同一ＲＡＭ種類（言い換えれば同一アドレスビットマップ）であればサイズが異なるＲＡＭのアドレス変換式を容易に作成する事を可能とする点が、従来技術と異なる特徴である。例えば、以下のように行われる。
【００３６】
まず図６のＲＡＭのサイズ情報は以下の通りである。
Ｉ／Ｏ最大数＝２、カラム最大値＝４、ロウ最大値＝４、
Ｘ＿ＳＩＺＥ＝（Ｉ／Ｏ最大値“２”）×（カラム最大値“４”）＝２×４＝８、
Ｙ＿ＳＩＺＥ＝（ロウ最大値“４”）＝４
【００３７】
またＩ／Ｏアドレスはロウデコーダ左側のサブメモリのＩ／Ｏアドレスを“０”、右側のサブメモリのＩ／Ｏアドレスを“１”とする。ロウアドレスはカラムデコーダに近い下から上へ順に“０〜３”、カラムアドレスはサブメモリ毎に割り振り、ロウデコーダ左側のサブメモリのカラムアドレスは右から左へ順に“０〜３”、ロウデコーダ右側のサブメモリのカラムアドレスは左から右へ順に“０〜３”とする。
【００３８】
Ｉ／Ｏ最大値、カラム最大値、ロウ最大値、カラム方向の最大サイズ（Ｘ＿ＳＩＺＥ）＝（Ｉ／Ｏ最大値）×（カラム最大値）、ロウ方向の最大サイズ（Ｙ＿ＳＩＺＥ）＝（ロウ最大値）をパラメータとして、図６のＲＡＭ種類のアドレスビットマップの標準配置物理アドレスと、論理アドレスを求めるアドレス変換のためのテンプレートとなる式の一例は以下の通りである。該当ポイントのＩ／Ｏアドレスが（Ｉ／Ｏ最大値÷２）より小さいか、またはそれ以上であるかにより以下の二つの式となる。これらのテンプレート式にサイズ情報を代入して各ＲＡＭのアドレス変換式を作成する。
［（Ｉ／Ｏアドレス）＜（Ｉ／Ｏ最大値）÷２］の場合  ・・・  （１）
（標準配置Ｘ物理アドレス）＝（カラム最大値）×（Ｉ／Ｏアドレス＋１）―１―（カラムアドレス）
（標準配置Ｙ物理アドレス）＝（ロウ最大値）−（ロウアドレス）−１
（論理アドレス）＝（Ｘ＿ＳＩＺＥ）×（標準配置Ｙ物理アドレス）＋（標準配置Ｘ物理アドレス）
［（Ｉ／Ｏ数）≧（Ｉ／Ｏ最大値）÷２］の場合  ・・・  （２）
（標準配置Ｘ物理アドレス）＝（カラム最大値）×（Ｉ／Ｏアドレス）＋（カラムアドレス）
（標準配置Ｙ物理アドレス）＝（ロウ最大値）−（ロウアドレス）−１
（論理アドレス）＝（Ｘ＿ＳＩＺＥ）×（標準配置Ｙ物理アドレス）＋（標準配置Ｘ物理アドレス）
【００３９】
（ｉ）図６の（ａ１）はＩ／Ｏアドレス＝０、ロウアドレス＝０、カラムアドレス＝０のポイントであるが、上記変換式を当てはめてみる。
まず（Ｉ／Ｏアドレス “０” ）＜（Ｉ／Ｏ最大値 “２” ）÷２であるから（式１）を使用する。
（標準配置Ｘ物理アドレス）＝（カラム最大値 “４” ）×（Ｉ／Ｏアドレス“０”＋１）―１―（カラムアドレス“０”）＝４×１―１−０＝３
（標準配置Ｙ物理アドレス）＝（ロウ数最大値“４”）−（ロウアドレス“０”）−１
＝４−０−１＝３
（論理アドレス）＝（Ｘ＿ＳＩＺＥ）×（標準配置Ｙ物理アドレス）＋（標準配置Ｙ物理アドレス）＝（Ｘ＿ＳＩＺＥ“８”）×（標準配置Ｙ物理アドレス“３”）＋（標準配置Ｘ物理アドレス“３”）＝２７
以上より図６の（ａ１）の物理アドレス（Ｘ，Ｙ）＝（３，３）、論理アドレス２７である。
【００４０】
（ｉｉ）図６の（ａ２）はＩ／Ｏアドレス＝０、ロウアドレス＝３、カラムアドレス＝３のポイントであるが、上記変換式を当てはめてみる。
まず（Ｉ／Ｏアドレス “０” ）＜（Ｉ／Ｏ最大値 “２” ）÷２であるから（式１）を使用する。
（標準配置Ｘ物理アドレス）＝（カラム最大値 “４” ）×（Ｉ／Ｏアドレス“０”＋１）―１―（カラムアドレス“３”）＝４×１―１−３＝０
（標準配置Ｙ物理アドレス）＝（ロウ数最大値“４”）−（ロウアドレス“３”）−１
＝４−３−１＝０
（論理アドレス）＝（Ｘ＿ＳＩＺＥ）×（標準配置Ｙ物理アドレス）＋（標準配置Ｙ物理アドレス）＝（Ｘ＿ＳＩＺＥ“８”）×（標準配置Ｙ物理アドレス“０”）＋（標準配置Ｘ物理アドレス“０”）＝８×０＋０＝０
以上より図６の（ａ２）の物理アドレス（Ｘ，Ｙ）＝（０，０）、論理アドレス０である。
【００４１】
（ｉｉｉ）図６の（ａ３）はＩ／Ｏアドレス＝１、ロウアドレス＝１、カラムアドレス＝３のポイントであるが、上記変換式を当てはめてみる。
まず（Ｉ／Ｏアドレス “１” ）≧（Ｉ／Ｏ最大値 “２” ）÷２であるから（式２）を使用する。
（標準配置Ｘ物理アドレス）＝（カラム最大値“４”）×（Ｉ／Ｏアドレス“１”）＋（カラムアドレス“３”）＝４×１＋３＝７
（標準配置Ｙ物理アドレス）＝（ロウ数最大値“４”）−（ロウアドレス“１”）−１
＝４―１―１＝２
（論理アドレス）＝（Ｘ＿ＳＩＺＥ“８”）×（標準配置Ｙ物理アドレス“２”）＋（標準配置Ｘ物理アドレス“７”）＝８×２＋７＝２３
以上より図６の（ａ３）の物理アドレス（Ｘ，Ｙ）＝（７，２）、論理アドレス２３である。
【００４２】
上記（ｉ）から（ｉｉｉ）の説明に従い全アドレスを変換すると、論理アドレスは図１１に示すように、ＲＡＭの最上段の左から右へ順に０〜７、二段目の左から右へ順に８〜１５、最下段（四段目）の最右は３１である。
【００４３】
そして、変換された物理アドレスは、図１２に示すようになる。ＲＡＭの最上段の最左は（０，０）、Ｘアドレスは左から右へ順に０〜７、Ｙアドレスは上から下へ順に０〜３、最下段の（四段目）の最右は（７，３）である。
【００４４】
以上のように、Ｉ／Ｏ数、カラム数、ロウ数をパラメータとすれば、ＲＡＭ種類（言い換えればアドレスビットマップ）が同一でＩ／Ｏ数が異なる図４（ａ）についても同様に上記式を使用して論理アドレスおよび物理アドレスを求めることができ、これらを対応させることによりテスタで検出した論理アドレスを物理アドレスへ変換して、標準配置のＦＢＭを表示する事が可能となる。上記（１）式および（２）式のようなアドレス変換テンプレートはアドレスビットマップ毎に予め準備して組み込んでおく。ＦＢＭ表示は物理アドレスの通りで、ＲＡＭの左上を原点（０，０）としてＸ方向は左から右へ０〜７の８ビット、Ｙアドレスは上から下へ順に０〜３の４ビット、８×４＝３２ビットの格子状であり、テスタで測定した電気テスト結果から検出した不良の論理アドレスを物理アドレスに変換後、そのアドレスを不良セルとして正常セルとは区別し着色するなどして表示する。
【００４５】
図８は、図３に示すシステムＬＳＩにおける１４個のマクロのＦＢＭアドレス変換式を、本実施形態を用いて作成する際に入力するパラメータを纏めた表である。ＩＤは１４個のマクロのシリアル番号である。ＲＡＭ名称が同一であるならば、ＲＡＭの種類とサイズ情報（Ｉ／Ｏ数、カラム数、ロウ数）は同一であり、配置は設計者により別途レイアウトされるため異なることもある。ＲＡＭの種類が同一であってもサイズ情報（Ｉ／Ｏ数、カラム数、ロウ数）は異なることもあり、配置は設計者により別途レイアウトされるため異なることもある。
【００４６】
001（21）〜004（24）はＲＡＭの名称は“ＲＡＭ＿Ａ”、ＲＡＭの種類は“ＲＡＭ＿ＴＹＰＥ１”、Ｉ／Ｏ数４、カラム数１６、ロウ数４からなるサイズの全てが同一であるが、配置は001（21）と002（22）が“Ｗ”、003（23）と004（24）は“ＦＥ”と異なることを示す。011（211）〜014（214）はＲＡＭの種類は“ＲＡＭ＿ＴＹＰＥ３”と全て同一であるが、011（211）のサイズはＩ／Ｏ数４、カラム数１６、ロウ数８でＲＡＭ名称は“ＲＡＭ＿Ｃ”であり、一方012（212）〜014（214）のサイズはＩ／Ｏ数２、カラム数８、ロウ数４でＲＡＭ名称は“ＲＡＭ＿Ｄ”である。
【００４７】
次に、ＲＡＭの配置情報が記憶されたデータベース６４を参照して、ＲＡＭの配置情報を入力部５１に入力する（図１のステップＳ５）。例えば、図３に示すＲＡＭ２１の配置情報、すなわち配置“Ｗ”を入力部５１に入力する。すると、このＲＡＭの配置情報と、上記標準配置“Ｎ”のＲＡＭに関する物理アドレスとに基づいて、ＲＡＭのＦＢＭの物理アドレスがＦＢＭ作成部５６によって求められ、この物理アドレスで表現されたＦＢＭが生成されて例えば図示しない表示装置に表示される（図１のステップＳ６）。
【００４８】
なお、本実施形態においては、ＲＡＭの種類（ＴＹＰＥ）、ＲＡＭサイズ、およびＲＡＭ配置情報は逐次入力したが、これらの情報を最初に入力してもよい。
【００４９】
以上説明したように、本実施形態によれば、多数のＲＡＭマクロが搭載された半導体チップであっても、ＲＡＭマクロの種類、サイズ情報、および配置情報を入力するだけで、ＦＢＭの作成を容易に行うことができる。
【００５０】
（第２実施形態）
次に、本発明の第２実施形態による半導体メモリの不良解析方法を説明する。本実施形態の半導体メモリの不良解析方法の手順を図９に示し、本実施形態の解析方法に使用される半導体メモリの不良解析システムを図１０に示す。この不良解析システム５０Ａは、入力部５１と、標準配置ＦＢＭアドレス変換部５４と、ＦＢＭアドレス変換部５６とを備えている。本実施形態の不良解析方法は以下のようにして行われる。
【００５１】
まず、多数のＲＡＭマクロが搭載されたシステムＬＳＩから解析すべきＲＡＭを選択し、
アドレスビットマップ情報が記憶されたデータベース６１を参照して、解析すべきＲＡＭのアドレスビットマップを入力部５１に入力する（図９のステップＳ１１）。
【００５２】
次に、ＲＡＭのサイズが記憶されたデータベースを参照してＲＡＭのサイズ情報を入力部５１に入力する（図９のステップＳ１２）。すると、このＲＡＭのサイズ情報と、上記アドレスビットマップとに基づいて、テスタで測定した電気テスト結果から検出した不良セルの論理アドレスが、標準配置アドレス変換部５４において、第１実施形態と同様に、標準配置“Ｎ”のＲＡＭに関する物理アドレスに変換されて標準配置のＦＢＭが作成される（図９のステップ１３）。標準配置のアドレス変換は、周知の技術であるが、本実施形態ではアドレスビットマップ情報とサイズ情報をパラメータとして抽出する事により、予め上記（１）式、（２）式のようなアドレス変換テンプレート式が組み込まれたアドレスビットマップであるならば、サイズが異なるＲＡＭのアドレス変換式を容易に作成する事を可能とする点が、従来技術と異なる特徴である。
【００５３】
次に、ＲＡＭの配置情報が記憶されたデータベース６４を参照して、ＲＡＭの配置情報を入力部５１に入力する（図９のステップＳ１４）。すると、このＲＡＭの配置情報と、上記標準配置“Ｎ”のＲＡＭに関する物理アドレスとに基づいて、ＲＡＭのＦＢＭの物理アドレスがＦＢＭ作成部５６によって求められ、この物理アドレスで表現されたＦＢＭが生成されて例えば図示しない表示装置に表示される（図９のステップＳ１５）。
【００５４】
なお、本実施形態においては、ＲＡＭのアドレスビットマップ情報、ＲＡＭサイズ、およびＲＡＭ配置情報は逐次入力したが、これらの情報を最初に入力してもよい。
【００５５】
以上説明したように、本実施形態によれば、ＲＡＭのアドレスビットマップ情報、サイズ情報、および配置情報を入力するだけで、ＦＢＭの作成を容易に行うことができる。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１実施形態による半導体メモリの不良解析方法の手順を示すフローチャート。
【図２】第１実施形態による半導体メモリの不良解析方法に用いられる不良解析システムを示す図。
【図３】第１実施形態の不良解析方法が適用されるシステムＬＳＩを示す模式図。
【図４】ＲＡＭの種類の例を示す図。
【図５】ＲＡＭの配置の種類を説明する図。
【図６】ＲＡＭの一例を示す図。
【図７】配置“Ｎ”のＲＡＭと配置“ＦＳ”のＲＡＭの物理アドレスの関係を説明する図。
【図８】図３に示すシステムＬＳＩのＲＡＭの各種の情報を示す図。
【図９】本発明の第２実施形態による半導体メモリの不良解析方法の手順を示すフローチャート。
【図１０】第２実施形態による半導体メモリの不良解析方法に用いられる不良解析システムを示す図。
【図１１】変換された論理アドレスを示す図。
【図１２】変換された物理アドレスを示す図。
【符号の説明】
【００５７】
２  ＲＡＭマクロ
１０  サブメモリアレイ
２０  ロウデコーダ
３０  カラムデコーダ
５０  不良解析システム
５０Ａ  不良解析システム
５１  入力部
５２  アドレスビットマップ読出し部
５４  標準配置アドレス変換部
５６  ＦＢＭ作成部
６０  ＲＡＭの種類情報のデータベース
６１  アドレスビットマップのデータベース
６２  ＲＡＭのサイズ情報のデータベース
６４  ＲＡＭの配置情報のデータベース
７０  アドレスビットマップのデータベース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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