(57)【要約】【課題】２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる半導体記憶装置を提供する。【解決手段】センスアンプＳＡＡで増幅された読出データＤＯＡとセンスアンプＳＡＢで増幅された読出データＤＯＢとを選択するセレクタ回路、及びポートＢの外部センスアンプイネーブル信号ＳＥＢとロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯとに基づいてセンスアンプＳＡＢの活性化を制御するセンスアンプイネーブル制御回路ＡＮＤＳを設けたので、センスアンプＳＡＡで増幅された読出データＤＯＡをポートＢから読出データＤＯＢ’として出力することができ、ポートＡ及びポートＢのロウアドレスが同一の場合、ポートＢのセンスアンプＳＡＢの動作をオフすることができる。【選択図】図１
2008299914.tif 000002
【特許請求の範囲】
【請求項１】
記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、
行列上に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、
互いに独立に入出力信号の授受が可能な第１および第２のポートと、
前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、
前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、
前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、第１および第２のビット線に伝達された電圧を各々、増幅許可信号に基づいて増幅する第１および第２の増幅回路を含み、データ読出を実行する第１および第２の読出回路と、
前記第２のポートの増幅回路に対する増幅許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて前記第２のポートの増幅回路の活性化を制御する増幅制御回路と、
前記第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記行アドレスコンパレータによる比較結果が、前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスが一致である場合に、前記増幅制御回路は、前記第２のポートの増幅回路を不活性化し、前記読出データ選択回路は、前記第１の増幅回路により増幅されたデータを前記第２のポートからの出力データとして選択することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、
行列上に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、
互いに独立に入出力信号の授受が可能な第１および第２のポートと、
前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、
前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、
前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、入力された書込データ信号に応じた電圧を書込許可信号に基づいて前記第１および第２のビット線に伝達するデータ書込を実行する第１および第２の書込回路と、
前記第１のポートおよび第２のポートの書込許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、
前記書込選択制御回路により生成された選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、
前記第１のポートの書込回路の活性化を制御する書込制御回路と、
を備えたことを特徴とする半導体記憶装置。
【請求項４】
記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、
行列上に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、
互いに独立に入出力信号の授受が可能な第１および第２のポートと、
前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、
前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、
前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、第１および第２のビット線に伝達された電圧を各々、増幅許可信号に基づいて増幅する第１および第２の増幅回路を含み、データ読出を実行し、かつ入力された書込データ信号に応じた電圧を書込許可信号に基づいて第１および第２のビット線に伝達するデータ書込を実行する第１および第２の読出書込回路と、
前記第２のポートの増幅回路に対する増幅許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて前記第２のポートの増幅回路の活性化を制御する増幅制御回路と、
前記第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、
前記第１のポートおよび第２のポートの書込許可信号と、行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、
前記書込選択制御回路により生成された選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、
前記第１のポートの読出書込回路の活性化を制御する読出書込制御回路と、
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にマルチポートを有するＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）に関する。
【背景技術】
【０００２】
ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）に搭載する半導体記憶装置として、半導体チップに搭載するオンチップＳＲＡＭは、１つのポートからメモリデータの読み書きを行うシングルポートＳＲＡＭが主流であるが、近年、ＬＳＩの大規模化が進む中で、画像処理や通信処理等のＳｏＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）においては、複数のポートから同時にアクセス可能で、より処理の高速化を図れるマルチポートＳＲＡＭを搭載する要求が増えてきている。このようなマルチポートのオンチップＳＲＡＭとしては、例えば、２つのポートから同時にアクセスが可能なデュアルポートＳＲＡＭがある。
【０００３】
ＬＳＩの高性能化や高機能化を図るために、このようなオンチップＳＲＡＭは、急速に大容量化しており、それに伴い、ＬＳＩ回路全体に占めるオンチップＳＲＡＭの面積比率がますます高まる傾向にある。一方、例えば、上記デュアルポートＳＲＡＭでは、２つのポートから同一アドレスへの同時アクセス、及びエリアペナルティという２つの大きな問題がある。この同一アドレスへの同時アクセスという問題に対し、メモリセルのノイズマージンを確保するためには、メモリセルを構成するドライバトランジスタのゲート幅を大きくする必要があり、同じデザインルールのシングルポートＳＲＡＭに対してセル面積が約２倍以上になる。
【０００４】
これに対し、ノイズマージンを確保したまま、メモリセル面積を小さくする半導体記憶装置が知られている（例えば、特許文献１及び非特許文献１参照）。
【０００５】
図６に示すように、従来の半導体記憶装置１００（デュアルポートＳＲＡＭ）は、メモリセルＭＣ０〜ＭＣｍ−１、第１ポートであるポートＡに対する周辺回路であるロウデコーダＲＯＷＤＥＣＡ、センスアンプＳＡＡ、及び書込ドライバＷＤＡと、第２ポートであるポートＢに対する周辺回路であるロウデコーダＲＯＷＤＥＣＢ、センスアンプＳＡＢ、及び書込ドライバＷＤＢと、ビット線シフト回路ＢＬＳと、ロウアドレスコンパレータＲＡＣと、から構成される。
【０００６】
メモリセルＭＣ０〜ＭＣｍ−１の構成の一例を図２に、ロウアドレスコンパレータＲＡＣの構成の一例を図３それぞれ示す（各々詳細後述）。
【０００７】
半導体記憶装置１００の動作について説明する。ポートＡに入力されたアドレス信号のロウアドレスとポートＢに入力されたアドレス信号のロウアドレスとが異なる場合、ロウアドレスコンパレータＲＡＣの出力信号は「Ｈ」レベルとなる。ポートＡでは、選択されたワード線ＷＬＡ、及びビット線ＢＬＡ、ＢＬＡ＃が書込み、読出し動作に使用される。ポートＢでは、ワード線ＷＬＢ、及びビット線ＢＬＢ、ＢＬＢ＃が選択されて使用される。どちらかのポートのみ動作する場合も、ロウアドレスコンパレータＲＡＣは、「Ｈ」レベルの出力信号を出力する。この場合、各ポートはそれぞれシングルポートＳＲＡＭと同様に動作する。一方、ポートＡとポートＢとのロウアドレスが同一の場合、ロウアドレスコンパレータＲＡＣは「Ｌ」レベルの出力信号を出力する。この場合、ポートＢのロウデコーダＲＯＷＤＥＣＢはワード線ＷＬＡのみを活性化する。さらに、ビットシフト回路ＢＬＳは、ポートＢのビット線ペアとして、ポートＡのビット線ＢＬＡ、ＢＬＡ＃を選択する。ポートＢのビット線ＢＬＢ、ＢＬＢ＃は使用されず、ポートＡ及びポートＢは、ポートＡのビット線ＢＬＡ、ＢＬＡ＃を共有する。その結果、ポートＡのワード線ＷＬＡのみを活性化し、ビット線ＢＬＡ、ＢＬＡ＃を使用して、ポートＡ及びポートＢの読出しを同時に実行できる。従って、メモリセルＭＣでは、ドライバトランジスタのゲート幅をシングルポートＳＲＡＭ並に設定してもノイズマージンを確保できるため、メモリセルＭＣの面積を小さくすることが可能となる。例えば、半導体記憶装置１００の場合、従来の約１．６倍の大きさの面積で実現できる。
【特許文献１】特開２００６−１２７６６９号公報
【非特許文献１】２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ（１−４２４４−０００６−６／０６／Ｓ２０．００（ｃ）２００６  ＩＥＥＥ）「Ａ  ６５ｎｍ  Ｕｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ  Ｄｕａｌ−ｐｏｒｔ  ＳＲＡＭ  ｗｉｔｈ  ０．７１ｕｍ２  ８Ｔ−ｃｅｌｌ  ｆｏｒ  ＳｏＣ」
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体記憶装置１００では、ポートＡ及びポートＢにおいて、同一のロウアドレスの読出しを同時に実行する場合、ポートＡ及びポートＢの両方のセンスアンプＳＡＡ、ＳＡＢが動作するため、消費電力が大きい、という問題点があった。
【０００９】
一方、２つのポートから同一アドレスへの同時アクセスとして、同一アドレスに対し重複書込を実行すると、データの書込を適正に行えない場合がある、という問題点があった。
【００１０】
本発明は、上記問題点を解消するためになされたもので、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、請求項１に記載の半導体記憶装置では、記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、行列状に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、互いに独立に入出力信号の授受が可能な第１および第２のポートと、前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、第１および第２のビット線に伝達された電圧を各々、増幅許可信号に基づいて増幅する第１および第２の増幅回路を含み、増幅してデータ読出を実行する第１および第２の読出回路と、前記第２のポートの増幅回路に対する増幅許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて前記第２のポートの増幅回路の活性化を制御する増幅制御回路と、前記第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、を備えたことを特徴とする。
【００１２】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記行アドレスコンパレータによる比較結果が、前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスが一致である場合に、前記増幅制御回路は、前記第２のポートの増幅回路を不活性化し、前記読出データ選択回路は、前記第１の増幅回路により増幅されたデータを前記第２のポートからの出力データとして選択することを特徴とする。
【００１３】
請求項３に記載の半導体記憶装置は、記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、行列上に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、互いに独立に入出力信号の授受が可能な第１および第２のポートと、前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、入力された書込データ信号に応じた電圧を書込許可信号に基づいて前記第１および第２のビット線に伝達するデータ書込を実行する第１および第２の書込回路と、前記第１のポートおよび第２のポートの書込許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、前記書込選択制御回路により生成された選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、前記第１のポートの書込回路の活性化を制御する書込制御回路と、を備えたことを特徴とする。
【００１４】
請求項４に記載の半導体記憶装置は、記憶するデータに応じて、第１および第２の記憶ノードをグランド電位および電源電位の一方および他方に各々設定するためのフリップフロップ回路と、対応する第１のワード線と電気的に結合されたゲートを有し、対応する第１のビット線と前記フリップフロップ回路との間を電気的に結合するための第１のゲートトランジスタと、対応する第２のワード線と電気的に結合されたゲートを有し、対応する第２のビット線と前記フリップフロップ回路との間を電気的に結合するための第２のゲートトランジスタとを含むメモリセルと、行列上に配置された複数の前記メモリセルを有し、前記メモリセル行に各々対応して設けられる複数の第１および第２のワード線と、前記メモリセル列に各々対応して設けられる複数の第１および第２のビット線とを含むメモリセルアレイと、互いに独立に入出力信号の授受が可能な第１および第２のポートと、前記第１および第２のポートに各々対応して設けられ、各々入力されたアドレスに従ってメモリセル行の選択指示を各々出力する第１および第２の行デコーダと、前記第１のポートおよび第２のポートに各々入力されたデータの行アドレスを比較する行アドレスコンパレータと、前記第１および第２のポートに各々対応して設けられ、前記複数の第１および第２のビット線と各々電気的に結合され、第１および第２のビット線に伝達された電圧を各々、増幅許可信号に基づいて増幅する第１および第２の増幅回路を含み、データ読出を実行し、かつ入力された書込データ信号に応じた電圧を書込許可信号に基づいて第１および第２のビット線に伝達するデータ書込を実行する第１および第２の読出書込回路と、前記第２のポートの増幅回路に対する増幅許可信号と、前記行アドレスコンパレータの比較結果と、に基づいて前記第２のポートの増幅回路の活性化を制御する増幅制御回路と、前記第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、前記第１のポートおよび第２のポートの書込許可信号と、行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、前記書込選択制御回路により生成された選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、前記第１のポートの読出書込回路の活性化を制御する読出書込制御回路と、を備えたことを特徴とする。
【発明の効果】
【００１５】
請求項１に記載の本発明によれば、第２のポートの増幅回路の活性化を制御する増幅制御回路と、第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、を備えたので、第２のポートの増幅回路の動作を不活性化しても、第２のポートから読出データを出力することができるため、消費電力を削減することができる。この結果として、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる、という効果が得られる。
【００１６】
請求項２に記載の本発明によれば、第１のポートおよび第２のポートに各々入力されたデータの行アドレスが一致する場合、第２のポートから前記第１の増幅回路により増幅されたデータを出力することができる。この結果として、第２ポートの増幅回路を動作させずとも所望の読出データが出力される、という効果が得られる。
【００１７】
請求項３に記載の本発明によれば、第１のポートおよび第２のポートの書込許可信号と、行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、前記選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、前記第１のポートの書込回路の活性化を制御する書込制御回路と、を備えたので、第１のポートおよび第２のポートで同一アドレスに対し重複書込時に第２のポートが優先された場合でも、第２のポートの書込データを第１のポートから、書込むことができる。この結果として、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる、という効果が得られる。
【００１８】
請求項４に記載の本発明によれば、第２のポートの増幅回路の活性化を制御する増幅制御回路と、第１および第２の増幅回路により各々電圧が増幅されたデータ信号のいずれか一方を前記第２のポートからの読出データとして選択する読出データ選択回路と、を備えたので、第２のポートの増幅回路の動作を不活性化しても、第２のポートから読出データを出力することができるため、消費電力を削減することができる。また、第１のポートおよび第２のポートの書込許可信号と、行アドレスコンパレータの比較結果と、に基づいて選択信号を生成する書込選択制御回路と、前記選択信号に基づいて、前記第１のポートおよび第２のポートに入力された書込データのうち一方を選択する書込データ選択回路と、前記第１のポートの読出書込回路の活性化を制御する読出書込制御回路と、を備えたので、第１のポートおよび第２のポートで同一アドレスに対し重複書込時に第２のポートが優先された場合でも、第２のポートの書込データを第１のポートから、書込むことができる。この結果として、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる、という効果が得られる。
【発明を実施するための最良の形態】
【００１９】
［第１の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は、本実施の形態に係る半導体記憶装置１０の概略構成を示す回路図である。
【００２０】
本実施の形態に係る半導体記憶装置１０は、メモリセルＭＣ０〜ＭＣｍ−１と、第１ポートであるポートＡに対する周辺回路であるロウデコーダＲＯＷＤＥＣＡ、センスアンプ（増幅回路）ＳＡＡ、及び書込ドライバ（読出回路）ＷＤＡと、第２ポートであるポートＢに対する周辺回路であるロウデコーダＲＯＷＤＥＣＢ、センスアンプ（増幅回路）ＳＡＢ、及び書込ドライバ（読出回路）ＷＤＢと、出力セレクタ回路（読出データ選択回路）ＭＵＸと、センスアンプイネーブル制御回路（増幅制御回路）ＡＮＤＳと、ロウアドレスコンパレータＲＡＣと、から構成される。
【００２１】
なお、本実施の形態では、一例として、図２に示す、メモリセルＭＣ０〜ＭＣｍ−１を用いている。メモリセルＭＣは、負荷トランジスタＰ１、Ｐ２及びドライバトランジスタＮ１、Ｎ２からなるフリップフロップ回路ＦＦと、ポートＡに対するアクセストランジスタＮ３、Ｎ４と、ポートＢに対するアクセストランジスタＮ５、Ｎ６と、から構成される。なお、一例として、トランジスタＰ１、Ｐ２は、Ｐチャネル型ＭＯＳトランジスタ、トランジスタＮ１〜Ｎ６は、Ｎチャネル型ＭＯＳトランジスタとする。
【００２２】
トランジスタＰ１は、電源電圧ＶＤＤと記憶ノードＮｄ１との間に配置されており、ゲートが記憶ノードＮｄ２と電気的に結合されている。トランジスタＮ１は、記憶ノードＮｄ１と接地電圧ＧＮＤとの間に配置されており、ゲートが記憶ノードＮｄ２と電気的に結合されている。トランジスタＰ２は、電源電圧ＶＤＤと記憶ノードＮｄ２との間に配置されており、ゲートが記憶ノードＮｄ１と電気的に結合されている。トランジスタＮ２は、記憶ノードＮｄ２と接地電圧ＧＮＤとの間に配置されており、ゲートが記憶ノードＮｄ１と電気的に結合されている。トランジスタＮ３は、記憶ノードＮｄ１とビット線ＢＬＡとの間に配置されており、ゲートがワード線ＷＬＡと電気的に結合されている。トランジスタＮ４は、記憶ノードＮｄ２とビット線ＢＬＡ＃との間に配置されており、ゲートがワード線ＷＬＡと電気的に結合されている。トランジスタＮ５は、記憶ノードＮｄ１とビット線ＢＬＢとの間に配置されており、ゲートがワード線ＷＬＢと電気的に結合されている。トランジスタＮ６は、記憶ノードＮｄ２とビット線ＢＬＢ＃との間に配置されており、ゲートがワード線ＷＬＢと電気的に結合されている。
【００２３】
データの書込み及び読出しは、ワード線ＷＬＡもしくはワード線ＷＬＢの活性化（「Ｈ」レベル）に応答するトランジスタＮ３、Ｎ４のオン、またはトランジスタＮ５、Ｎ６のオンによって、記憶ノードＮｄ１及び記憶ノードＮｄ１とビット線ＢＬＡ、ＢＬＡ＃あるいは、ビット線ＢＬＢ、ＢＬＢ＃とがそれぞれ電気的に結合されることによって実行される。
【００２４】
記憶ノードＮｄ１及び記憶ノードＮｄ２は、メモリセルＭＣに保持されるデータレベルに応じて、データ信号の「Ｈ」レベルに対応する電源電圧ＶＤＤ及びデータ信号の「Ｌ」レベルに対応する接地電圧ＧＮＤのうち一方および他方とそれぞれ結合される。
【００２５】
なお、本実施の形態では、ｍ行のメモリセルが１列配置された構成となっているが、これに限らず、例えば、ｍ行のメモリセルを複数列配置された構成としてもよい。
【００２６】
また、本実施の形態では、一例として、図３に示す、ロウデコーダＲＯＷＤＥＣＢを用いている。なお、本実施の形態では、ロウアドレス信号のビット数がｉビットの場合を示している。
【００２７】
ロウアドレスコンパレータＲＡＣは、ポートＡのロウアドレスＡＡとポートＢのロウアドレスＡＢの各ビット値毎の一致比較を実施するＸＯＲ回路、その出力の論理積を生成する負論理入力ＡＮＤ回路（ＮＯＲ回路）、ＮＡＮＤ回路で構成される。ロウアドレスＡＡとロウアドレスＡＢとが全て同一ビット値の場合、ロウアドレスコンパレータ出力信号ＲＡＣＯは「Ｌ」レベルになる。
【００２８】
書込ドライバＷＤＡ、ＷＤＢは各々外部書込イネーブル信号ＷＥＡ、ＷＥＢに応答して、データ書込時には、ビット線ＢＬＡ、ＢＬＡ＃もしくはＢＬＢ、ＢＬＢ＃に書込データＤＩＡ、ＤＩＢに応じた電圧レベルを伝達する。データ読出時には、ビット線ＢＬＡ、ＢＬＡ＃もしくはＢＬＢ、ＢＬＢ＃に伝達されたデータ信号をセンスアンプＳＡＡ、ＳＡＢにより増幅して読出データＤＯＡ、ＤＯＢとして出力する。なお、センスアンプＳＡＡは、外部センスアンプイネーブル信号（増幅許可信号）ＳＥＡに応答して動作し、センスアンプＳＡＢは、センスアンプイネーブル制御回路ＡＮＤＳの出力信号に応答して動作する。
【００２９】
センスアンプイネーブル制御回路ＡＮＤＳは、外部センスアンプイネーブル信号（増幅許可信号）ＳＥＢとロウアドレスデコーダＲＯＷＤＥＣＢとに基づいて、センスアンプＳＡＢをオン、オフさせる。なお、本実施の形態では、一例として、ＡＮＤ回路を用いているがこれに限らない。
【００３０】
出力セレクタ回路ＭＵＸは、ポートＢから出力される読出データＤＯＢ’を読出データＤＯＡ及び読出データＤＯＢの何れかに切替えるものである。
【００３１】
次に、本実施の形態の半導体記憶装置１０の動作を図１を参照して詳細に説明する。
【００３２】
ポートＡ及びポートＢのロウアドレスが異なる場合、ロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯは「Ｈ」レベルとなる。ポートＡでは、選択されたワード線ＷＬＡ、ビット線ＢＬＡ、ＢＬＡ＃が書込み、読出し動作に使用される。ポートＢでは、ワード線ＷＬＢ、ビット線ＢＬＢ、ＢＬＢ＃が選択されて使用される。何れかのポートのみが動作する場合も、ロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯは「Ｈ」レベルとなる。この場合、各ポートはそれぞれシングルポートＳＲＡＭと同様に動作する。
【００３３】
一方、ポートＡ及びポートＢのロウアドレスが同一の場合、ロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯは「Ｌ」レベルとなる。この場合、ポートＢのロウデコーダＲＯＷＤＥＣＢはワード線ＷＬＢを活性化せず、ポートＡのロウデコーダＲＯＷＤＥＣＡが選択したワード線ＷＬＡのみを活性化する。また、出力セレクタ回路ＭＵＸは、ポートＡのセンスアンプＳＡＡにより増幅された読出データＤＯＡをポートＢからの読出データＤＯＢ’として選択する。さらに、センスアンプイネーブル制御回路ＡＮＤＳは、ポートＢのセンスアンプＳＡＢをオフさせる。これにより、ポートＢの読出系回路はオフとなる。
【００３４】
即ち、ポートＡのワード線ＷＬＡのみを活性化し、ビット線ＢＬＡ、ＢＬＡ＃を使用してポートＡの読出し動作が実行された後、出力セレクタ回路ＭＵＸにより、ポートＢから出力される読出データＤＯＢ’としてポートＡのセンスアンプＳＡＡで増幅された読出データＤＯＡが選択される。従って、ポートＢからはポートＡから出力される読出データＤＯＡと同一のデータが出力される。
【００３５】
このように、メモリセルＭＣでは、ドライバトランジスタのゲート幅をシングルポートＳＲＡＭ並に設定しても従来例と同様に、ノイズマージンを確保することができるため、メモリセルの面積を小さくすることが可能となる。
【００３６】
さらに、ポートＢのセンスアンプＳＡＢの動作をオフするため、電力を消費しない。なお、センスアンプＳＡＢの動作を単にオフしてしまった場合、例えば、従来の半導体記憶装置１００では、センスアンプＳＡＢは、ビットラインシフタ回路ＢＬＳとポートＢの出力端子との間に配置されているため、ポートＢから読出データＤＯＢを出力することができなくなってしまうという問題があるが、本実施の形態では、ポートＡのセンスアンプＳＡＡで増幅された読出データＤＯＡをポートＢから読出データＤＯＢ’として出力することができるため、ポートＡ及びポートＢのロウアドレスが同一の場合、ポートＢのセンスアンプＳＡＢの動作をオフしても所望の読出データを得ることができる。
【００３７】
このように、本実施の形態の半導体記憶装置１０では、ノイズマージンを確保すると共にメモリセル面積を小さくし、かつ、第２ポートであるポートＢのセンスアンプＳＡＢにおける消費電力を削減することができる。
【００３８】
なお、説明の便宜上、図１では、センスアンプＳＡＡ及び書込ドライバＷＤＡと、センスアンプＳＡＢ及び書込ドライバＷＤＢとを離して記載しているが、実際は、これらは隣接して配置されている。図４に半導体記憶装置１０の実際のレイアウト配置のイメージを示す。図４は、メモリセルＭＣ０〜ＭＣｍ−１を含むメモリセルアレイＣＥＬＬ＿ＡＲＲＡＹがｎ個配列された構成を示している。なお、図４では、ロウアドレスコンパレータＲＡＣ、センスアンプイネーブル制御回路ＡＮＤＳ、及び出力セレクタ回路ＭＵＸの記載は省略しており、また、簡略化のため、外部センスアンプイネーブル信号ＳＥＡ、ＳＥＢ及び外部書込イネーブル信号ＷＥＡ、ＷＥＢを制御するものとしてコントロール回路ＣＮＴＬＡ、ＣＮＴＬＢを記載している。従って、図１では、センスアンプＳＡＡで増幅された読出データＤＯＡをポートＢから読出データＤＯＢ’として出力するための配線をポートＡからポートＢへ引き回しているために、エリアペナルティ及び配線抵抗による読出し速度の低下の問題が生じるように思われるが、このように、実際は、センスアンプＳＡＡ及び書込ドライバＷＤＡと、センスアンプＳＡＢ及び書込ドライバＷＤＢとは隣接されているため、問題は生じない。
【００３９】
なお、本実施の形態は、ポートＡ及びポートＢを含むデュアルポートＳＲＡＭに適用した場合の一例であるが、これに限らず、複数ポートを有するマルチポートＳＲＡＭにも適用することが可能である。
【００４０】
また、ボートＢ側に代って、ポートＡ側にセンスアンプイネーブル制御回路ＡＮＤＳ及び出力セレクタ回路ＭＵＸを配置し、ポートＡ及びポートＢのロウアドレスが同一の場合、ポートＡのセンスアンプＳＡＡの動作をオフするように構成し、センスアンプＳＡＡの消費電力を削減するようにしてもよい。
【００４１】
以上、詳細に説明したように、本実施の形態の半導体記憶装置１０によれば、センスアンプＳＡＡで増幅された読出データＤＯＡとセンスアンプＳＡＢで増幅された読出データＤＯＢとを選択する出力セレクタ回路ＭＵＸ、及びポートＢの外部センスアンプイネーブル信号ＳＥＢとロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯとに基づいてセンスアンプＳＡＢの活性化を制御するセンスアンプイネーブル制御回路ＡＮＤＳを設けたので、センスアンプＳＡＡで増幅された読出データＤＯＡをポートＢから読出データＤＯＢ’として出力することができ、ポートＡ及びポートＢのロウアドレスが同一の場合、ポートＢのセンスアンプＳＡＢの動作をオフすることができる。従って、消費電力を削減することができる。この結果、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる。
【００４２】
［第２の実施の形態］
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００４３】
図５は、本実施の形態に係る半導体記憶装置２０の概略構成を示す回路図である。なお、本実施の形態は、第１の実施の形態と略同様の構成及び動作であるので、同一部分には、同一符号を付して詳細な説明は省略する。
【００４４】
本実施の形態の半導体記憶装置２０は、第１の実施の形態の半導体記憶装置１０において、第１ポートであるポートＡの書込ドライバＷＤＡに入力する書込みデータＤＩＡ’を書込データＤＩＡ及び書込データＤＩＢから選択するセレクタ回路（書込データ選択回路）ＭＵＸＤ、外部書込イネーブル信号（書込許可信号）ＷＥＡ、ＷＥＢとロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯとに基づいて選択信号を生成する制御回路（書込選択制御回路）ＡＮＤＤ、書込ドライバＷＤＡの活性化をコントロールする書込イネーブル制御回路（書込制御回路、読出書込制御回路）ＭＵＸＥ、ＡＮＤＥを設けたものである。なお、本実施の形態では、書込ドライバＷＤＡ、ＷＤＢが請求項３に記載の書込回路及び請求項４に記載の読出書込回路に相当する。
【００４５】
次に、本実施の形態の半導体記憶装置２０の、動作を図５を参照して詳細に説明する。
【００４６】
メモリセルＭＣからデータを読出す場合の動作は第１の実施の形態の半導体記憶装置１０と同様なので、ここでは説明を省略する。従って、本実施の形態の半導体記憶装置２０においても、ポートＢからはポートＡから出力される読出データＤＯＡと同一のデータが出力され、メモリセルＭＣでは、ドライバトランジスタのゲート幅をシングルポートＳＲＡＭ並に設定してもノイズマージンを確保できるため、メモリセルＭＣの面積を小さくすることが可能となる。さらに、ポートＢのセンスアンプＳＡＢの動作をオフするため、電力を消費しない。
【００４７】
次に、書込み動作について詳細に説明する。ポートＡ及びポートＢから異なるアドレスのメモリセルに書込を実施する場合は、通常と同様に動作するのでここでは説明を省略する。一方、ポートＡ及びポートＢから同一アドレスのメモリセルＭＣに書込が重複する場合は、重複書込みを調整する外部の調停回路（図示省略）から、優先させるべきポートに対して優先信号が供給される。ポートＡが優先された場合、外部書込イネーブル信号ＷＥＡがアクティブとなり、ロウデコーダＲＯＷＤＥＣＡにより、選択されたワード線ＷＬＡが活性化され、書込ドライバＷＤＡにより書込データＤＩＡ’（ＤＩＡ）をビット線ＢＬＡ、ＢＬＡ＃に駆動し、メモリセルＭＣにデータを書込む。
【００４８】
一方、ポートＢが優先された場合は、外部書込イネーブル信号ＷＥＢがアクティブとなる。まず、ポートＡのワード線ＷＬＡが活性化される。ロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯは「Ｌ」レベルであるため、ポートＢのロウデコーダＲＯＷＤＥＣＢはワード線ＷＬＢを活性化せず、ポートＡのロウデコーダＲＯＷＤＥＣＡが選択したワード線ＷＬＡのみを活性化する。次に、書込イネーブル制御回路ＭＵＸＥ、ＡＮＤＥにより、書込ドライバＷＤＡが活性化され、さらに、セレクタ回路ＭＵＸＤ、データ選択制御回路ＡＮＤＤにより、ポートＡの書込データＤＩＡではなく、ポートＢの書込データＤＩＢが書込ドライバＷＤＡの書込データＤＩＡ’として選択される。最後に、書込ドライバＷＤＡの書込データＤＩＡ’によりデータをビット線ＢＬＡ、ＢＬＡ＃に駆動し、メモリセルＭＣにデータを書込む。
【００４９】
このように、本実施の形態では、ポートＢが優先され、ワード線ＷＬＢが活性化されない場合でも、ポートＡから書込データＤＩＢをメモリセルＭＣに書込むことができる。
【００５０】
以上、詳細に説明したように、本実施の形態の半導体記憶装置２０によれば、ポートＡの書込ドライバＷＤＡに入力する書込データＤＩＡ’を書込データＤＩＡ及び書込データＤＩＢから選択するセレクタ回路ＭＵＸＤ、外部書込イネーブル信号ＷＥＡ、ＷＥＢとロウアドレスコンパレータＲＡＣの出力信号ＲＡＣＯとに基づいて選択信号を生成する制御回路ＡＮＤＤ、及び書込ドライバＷＤＡの活性化をコントロールする書込イネーブル制御回路ＭＵＸＥ、ＡＮＤＥを設けたので、ポートＡ及びポートＢで同一アドレスに対し重複書込み時に調停回路によりポートＢが優先された場合でも、ポートＡから、ポートＢの書込データＤＩＢをメモリセルＭＣに書込ことができる。この結果、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる。
【００５１】
なお、本実施の形態の半導体記憶装置２０は、出力セレクタ回路ＭＵＸ及びセンスアンプイネーブル制御回路ＡＮＤＳを設けているが、これらを設けない構成であっても、セレクタ回路ＭＵＸＤ、制御回路ＡＮＤＤ、及び書込イネーブル制御回路ＭＵＸＥ、ＡＮＤＥを設けることにより、同様に、ポートＡ及びポートＢで同一アドレスに対し重複書込み時に調停回路によりポートＢが優先された場合でも、ポートＡから、ポートＢの書込データＤＩＢをメモリセルＭＣに書込ことができる。この結果、２つのポートから同一アドレスへ同時アクセスを実行した場合に生じる問題を解決することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の概略構成を示す回路図である。
【図２】メモリセルの一例の概略構成を示す回路図である。
【図３】ロウアドレスコンパレータの一例の概略構成を示す回路図である。
【図４】本発明の第１の実施の形態に係る半導体記憶装置の実際のレイアウト配置のイメージを説明するための回路図である。
【図５】本発明の第２の実施の形態に係る半導体記憶装置の概略構成を示す回路図である。
【図６】従来の半導体記憶装置の概略構成を示す回路図である。
【符号の説明】
【００５３】
１０、２０  半導体記憶装置
ＡＮＤＤ  制御回路
ＡＮＤＥ、ＭＵＸＥ  書込イネーブル制御回路
ＡＮＤＳ  センスアンプイネーブル制御回路
ＭＣ  メモリセル
ＭＵＸ  出力セレクタ回路
ＭＵＸＤ  セレクタ回路
ＲＡＣ  ロウアドレスコンパレータ
ＲＯＤＥＣＡ、ＲＯＷＤＥＣＢ  ロウデコーダ
ＳＡＡ、ＳＡＢ  センスアンプ
ＷＤＡ、ＷＤＢ  書込ドライバ
【図１】
2008299914.tif 000003
【図２】
2008299914.tif 000004
【図３】
2008299914.tif 000005
【図４】
2008299914.tif 000006
【図５】
2008299914.tif 000007
【図６】
2008299914.tif 000008