(57)【要約】【課題】ドライバのラッチ回路に入力されるデータ信号本数を削減する。【解決手段】ドライバの入力部１１ａにはデータ選択回路２１、シフトレジスタ２２、及びラッチ部２３が設けられる。データ選択回路２１はデータ信号Ｄ０、クロック信号ＣＬＫ、及びリセット信号ＲＳＴを入力し、クロック信号ＣＬＫの立ち上がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳａとして出力し、クロック信号ＣＬＫの立ち下がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳｂとして出力する。シフトレジスタ２２はスタートパルス信号ＳＴ、クロック信号ＣＬＫ、リセット信号ＲＳＴを入力し、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化後、データ信号ＤＳａ及びＤＳｂのデータをラッチするための最初のデータラッチ信号をラッチ部２３に出力し、次にクロック信号ＣＬＫの１周期毎に順次データラッチ信号をラッチ部２３出力する。【選択図】図２
2008180944.tif 000002
【特許請求の範囲】
【請求項１】
映像データ信号及びクロック信号が入力され、前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、
スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号及び前記クロック信号にもとづいて、第１のデータラッチ信号を出力し、その後前記クロック信号の１周期毎に、第２のデータラッチ信号以降のデータラッチ信号を順次出力するシフトレジスタと、
前記第１及び第２のデータ信号と、前記シフトレジスタから出力される複数のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部と、
を具備することを特徴とする電流出力型集積回路。
【請求項２】
映像データ信号及びクロック信号が入力され、前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、
スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、第１のデータラッチ信号を出力し、前記クロック信号の１周期後に第２のデータラッチ信号を出力し、更に前記クロック信号の２周期後に第３のデータラッチ信号を出力するシフトレジスタと、
前記第１及び第２のデータ信号と、前記第１乃至第３のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部と、
を具備することを特徴とする電流出力型集積回路。
【請求項３】
映像データ信号及びクロック信号が入力され、前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、
スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、第１のデータラッチ信号を出力し、前記クロック信号の１周期後に第２のデータラッチ信号を出力し、前記クロック信号の２周期後に第３のデータラッチ信号を出力し、前記クロック信号の３周期後に第４のデータラッチ信号を出力し、前記クロック信号の４周期後に第５のデータラッチ信号を出力し、前記クロック信号の５周期後に第６のデータラッチ信号を出力し、前記第１乃至３のデータラッチ信号が第１ｃｈ用として用いられ、前記第４乃至６のデータラッチ信号が第２ｃｈ用として用いられるシフトレジスタと、
前記第１及び第２のデータ信号と、前記第１乃至第６のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部と、
を具備することを特徴とする電流出力型集積回路。
【請求項４】
前記データ選択回路には、前記クロック信号と前記映像データ信号の位相をずらす遅延手段が設けられることを特徴とする請求項１乃至３のいずれか１項に記載の電流出力型集積回路。
【請求項５】
前記データ選択回路、前記シフトレジスタ、及び前記ラッチ部には、リセット信号がそれぞれ入力され、前記リセット信号により前記データ選択回路、前記シフトレジスタ、及び前記ラッチ部に記憶されている情報がそれぞれリセットされることを特徴とする請求項１乃至４のいずれか１項に記載の電流出力型集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＦＰＤ（Flat  Panel  Display）などのソースドライバに適用される電流出力型集積回路に関する。
【背景技術】
【０００２】
ＦＰＤには、液晶（ＬＣＤ  Liquid  Crystal  Display）、ＦＥＤ（Field  Emission  Display）、ＥＬＤ（Electroluminescent  Display）、或いはＰＤＰ（Plasma  Display  Panel）などがあり種々の分野に適用されている。これらの表示装置には、表示素子を駆動する駆動回路が設けられる。駆動回路には走査線側の走査線ドライバ（以降ゲートドライバと呼称する）とデータ側の表示データ線ドライバ（以降ソースドライバと呼称する）とがある。ソースドライバは、データ線に主として表示のためのデータ信号を出力する機能を有している。一方、ゲートドライバは、走査線に走査信号を出力する機能を有している。アクィテブマトリックス液晶表示装置や有機ＥＬディスプレイ（ＯＬＥＤ(Organic  Electroluminescence  Display)とも呼称される）などに使用されるソースドライバは、表示素子に電流を供給する電流出力型集積回路である（例えば、特許文献１参照。）。
【０００３】
近年、携帯電話やＴＶなどに用いられる表示装置では、多彩な表示色を表すために階調数が増加し、ソースドライバやゲートドライバから表示パネルに出力するＣＨ本数が急激に増加している。このため、１画素当たりのデータ数の増加に伴いデータ本線が増え、ソースドライバやゲートドライバの配線領域が増大するという問題点がある。また、ソースドライバやゲートドライバのチップサイズが増大するという問題点がある。
【特許文献１】特開２００６−１７８３６４号公報（頁８５、図1及び図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ドライバのラッチ回路に入力されるデータ信号本数を削減できる電流出力型集積回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の電流出力型集積回路及は、映像データ信号及びクロック信号が入力され、前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号及び前記クロック信号にもとづいて、第１のデータラッチ信号を出力し、その後前記クロック信号の１周期毎に、第２のデータラッチ信号以降のデータラッチ信号を順次出力するシフトレジスタと、前記第１及び第２のデータ信号と、前記シフトレジスタから出力される複数のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の電流出力型集積回路は、映像データ信号及びクロック信号が入力され、前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、第１のデータラッチ信号を出力し、前記クロック信号の１周期後に第２のデータラッチ信号を出力し、更に前記クロック信号の２周期後に第３のデータラッチ信号を出力するシフトレジスタと、前記第１及び第２のデータ信号と、前記第１乃至第３のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ドライバのラッチ回路に入力されるデータ信号本数を削減できる電流出力型集積回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る電流出力型集積回路について、図面を参照して説明する。図１は有機ＥＬ表示装置の構成を示す概略ブロック図、図２はソースドライバの入力部を示すブロック図、図３はデータ選択回路を示すブロック図、図４はシフトレジスタ及びラッチ部を示すブロック図である。本実施例では、入力部のデータ選択回路から出力されるデータ信号本数を削減している。
【００１０】
図１に示すように、表示装置４０にはソースドライバ１、ゲートドライバ、及び表示パネル３が設けられる。表示装置４０は、表示パネル３に有機ＥＬディスプレイ（ＯＬＥＤ(Organic  Electroluminescence  Display)とも呼称される）を用いた有機ＥＬ表示装置である。なお、ソースドライバはデータドライバ、表示データ線ドライバ、或いは水平ドライバとも呼称される。ゲートドライバは走査線ドライバ或いはスキャンドライバとも呼称される。
【００１１】
ソースドライバ１は、電流出力型ドライバ（電流出力型集積回路）であり、図示しないディスプレイコントローラから出力された映像信号としてのデータ信号、クロック信号ＣＬＫ、スタートパルス信号ＳＴ、及びリセット信号ＲＳＴと図示しないＤＣ−ＤＣコンバータから出力された電源電圧を入力し、表示パネル３のＮＣＨ（Ｎチャネル数）×３（赤（Ｒ）、緑（Ｇ）、青（Ｂ））本数にデータ線に映像を表示するため出力電流をそれぞれ供給する（N×３のソースドライバ出力信号ＳＤｏ本数）。出力電流は諧調能力表示に対応して電流レベルが変化する。
【００１２】
ここでは、映像信号だけがデータ線を介してソースドライバ１に入力されているが、映像信号と各種の設定信号としてのコマンド信号（クロック信号ＣＬＫ、スタートパルス信号ＳＴ、及びリセット信号ＲＳＴ以外の信号）とがデータ線を介して入力される場合もある。なお、各種の設定信号としてのコマンド信号については図示及び説明を省略する。
【００１３】
ソースドライバ１には、ドライバ部ＤＲ０、・・・ドライバ部ＤＲｍ−１（ｍ個のドライバ）が設けられる。それぞれのドライバには、データ信号、クロック信号ＣＬＫ、スタートパルス信号ＳＴ、及びリセット信号ＲＳＴが入力され、例えばドライバＤＲ０にはデータ線を介してデータ信号Ｄ０〜９（１０種類のデータ信号）が入力される。
【００１４】
ここで、パラレル方式を用いたソースドライバ１は、データ信号が順次入力されるデータカスケード方式を用いたソースドライバと比較し、消費電力を低減することができる。
【００１５】
ドライバ部ＤＲ０には、入力部１１ａ、レベルシフト回路１２ａ、ＤＡコンバータ１３ａ、及び出力回路１４ａが設けられる。ドライバ部ＤＲｍ−１には、入力部１１ｍ、レベルシフト回路１２ｍ、ＤＡコンバータ１３ｍ、及び出力回路１４ｍが設けられる。ここでは、ドライバ部で２つのｃｈ数のデータを取り扱う。このため、入力されるデータ信号Ｄ０〜９（１０種類のデータ信号）はドライバ部ＤＲ０でそれぞれ赤（Ｒ）、緑（Ｇ）、青（Ｂ）に振るい分けされて出力される（１０×３×２＝６０本）。
【００１６】
入力部は、データ信号、クロック信号ＣＬＫ、スタートパルス信号ＳＴ、及びリセット信号ＲＳＴを入力し、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に振るい分けされたデータ信号をレベルシフト回路に出力する。レベルシフト回路は、入力部から出力される信号を入力し、信号レベルが変更された信号を出力する。ＤＡコンバータは、レベルシフト回路から出力される信号を入力し、デジタル信号をアナログ信号に変換された信号を出力する。出力回路は、ＤＡコンバータから出力される信号を入力し、諧調能力表示に対応する出力電流を表示パネル３に出力する。
【００１７】
ゲートドライバ２は、図示しないディスプレイコントローラから出力された信号と図示しないＤＣ−ＤＣコンバータから出力された電源電圧を入力し、表示パネル３のＭＣＨ（Ｍチャネル数）を有する走査線に映像を表示するための電圧を供給する。
【００１８】
表示パネル３は、ＭＣＨ本数の走査線とＮＣＨ×３本数のデータ線を有し、走査線及びデータ線に囲まれた領域には画素部がそれぞれ設けられている。そして、表示パネル３は、電流を供給すると発光する性質を有する、例えば、ジアミン類などからなる有機物を用いたディスプレイからなり、素子に流れる電流値に応じて輝度が決定される。
【００１９】
図２に示すように、例えばドライバ部ＤＲ０の入力部１１ａに入力されるデータ信号Ｄ０は、データ選択回路２１、シフトレジスタ２２、及びラッチ部２３で信号処理される。なお、Ｄ１乃至９もデータ選択回路、シフトレジスタ、及びラッチ部で同様に信号処理される。ここでは、ラッチ部から出力されるデータ信号を表示素子に供給されるＲ（赤）、緑（Ｇ）、青（Ｂ）のデータ線に振り分ける役目をするレジスタなどの図示及び説明を省略する。
【００２０】
入力部１１ａは、データ信号、クロック信号ＣＬＫ、スタートパルス信号ＳＴ、及びリセット信号ＲＳＴを入力し、第１のラッチ部２３ａから第１ｃｈのラッチ出力信号ＬＡ１ａ乃至１ｆを出力し、第２のラッチ部２３ｂから第２ｃｈのラッチ出力信号ＬＡ２ａ乃至２ｆを出力する。第１ｃｈのラッチ出力信号ＬＡ１ａ乃至１ｆは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に振るい分けされた６種の映像データ信号（６ｂｉｔ）であり、赤（Ｒ）の映像データ信号が２ｂｉｔ、緑（Ｇ）の映像データ信号が２ｂｉｔ、青（Ｂ）の映像データ信号が２ｂｉｔである。また、第２ｃｈのラッチ出力信号ＬＡ２ａ乃至２ｆも第１ｃｈのラッチ出力信号ＬＡ１ａ乃至１ｆ同様な構成である。なお、６種の映像データ信号（６ｂｉｔ）はクロック信号ＣＬＫの３周期毎に出力される（詳細は後述）。他の入力部も同様な構成を有し、データ線を介して入力されるデータ信号が異なる。
【００２１】
図３に示すように、例えばデータ選択回路２１には、遅延回路３１、インバータＩＮＶ１、フリップフロップＦＦ１、及びフリップフロップＦＦ２が設けられる。ここで、フリップフロップＦＦ１及びフリップフロップＦＦ２は同一回路構成を有する。
【００２２】
遅延回路３１は、クロック信号ＣＬＫを入力し、所定期間遅延したクロック信号ＣＬＫａを出力する遅延手段として機能する。遅延回路３１は、遅延ゲートや遅延抵抗素子などから構成される。遅延回路２１を設けているのは、クロック信号ＣＬＫとデータ信号Ｄ０の立ち上がりエッジ或いは立ち下がりエッジが一致しないようにするためである。一致した場合、グリッジの発生やメタステーブル状態となり、入力部から出力される振り分けられた映像データ信号に誤りが発生する可能性がある。ここでは、遅延回路３１をクロック信号ＣＬＫ側に設けているがデータ信号側に設けてもよい。
【００２３】
フリップフロップＦＦ１は、データ信号Ｄ０をデータとして入力し、遅延回路３１から出力されるクロック信号ＣＬＫａの立ち上がりエッジでそのデータをラッチしてデータ信号ＤＳａとして出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１に記憶されるデータがリセットされる。
【００２４】
フリップフロップＦＦ２は、データ信号Ｄ０をデータとして入力し、クロック信号ＣＬＫａの立ち下がりエッジ（クロック信号ＣＬＫａがインバータＩＮＶ１で位相反転されたクロック信号ＣＬＫｂの立ち上がりエッジ）でそのデータをラッチしてデータ信号ＤＳｂとして出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ２に記憶されるデータがリセットされる。
【００２５】
図４に示すように、例えばシフトレジスタ２２には、フリップフロップＦＦ１１乃至ＦＦ１６、及び２入力ＮＯＲ回路ＮＯＲ１乃至ＮＯＲ６が設けられる。シフトレジスタ２２は、データ選択回路２１から出力されるデータ信号ＤＳａ、データ信号ＤＳｂをデータラッチするためのデータラッチ信号であるシフトレジスタ出力信号ＳＲｏａ乃至ｆをラッチ部２３に出力する。ここで、フリップフロップＦＦ１１乃至ＦＦ１６、及び２入力ＮＯＲ回路ＮＯＲ１乃至ＮＯＲ６はそれぞれ同一回路構成を有する。
【００２６】
フリップフロップＦＦ１１は、スタートパルス信号ＳＴをデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１１に記憶されるデータがリセットされる。
【００２７】
フリップフロップＦＦ１２は、フリップフロップＦＦ１１とフリップフロップＦＦ１３の間に設けられ、フリップフロップＦＦ１１から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１２に記憶されるデータがリセットされる。
【００２８】
フリップフロップＦＦ１３は、フリップフロップＦＦ１２とフリップフロップＦＦ１４の間に設けられ、フリップフロップＦＦ１２から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１３に記憶されるデータがリセットされる。
【００２９】
フリップフロップＦＦ１４は、フリップフロップＦＦ１３とフリップフロップＦＦ１５の間に設けられ、フリップフロップＦＦ１３から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１４に記憶されるデータがリセットされる。
【００３０】
フリップフロップＦＦ１５は、フリップフロップＦＦ１４とフリップフロップＦＦ１６の間に設けられ、フリップフロップＦＦ１４から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１５に記憶されるデータがリセットされる。
【００３１】
フリップフロップＦＦ１６は、フリップフロップＦＦ１５から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ１６に記憶されるデータがリセットされる。
【００３２】
２入力ＮＯＲ回路ＮＯＲ１は、クロック信号ＣＬＫとフリップフロップＦＦ１１の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏａとしてラッチ部２３に出力する。ここで、クロック信号ＣＬＫとフリップフロップＦＦ１１の出力ポート（ＱＮ）から出力される信号とが“Ｌｏｗ”レベルのときに、“Ｈｉｇｈ”レベルのシフトレジスタ出力信号ＳＲｏａが出力され、それ以外は“Ｌｏｗ”レベルのシフトレジスタ出力信号ＳＲｏａが出力される。
【００３３】
２入力ＮＯＲ回路ＮＯＲ２は、クロック信号ＣＬＫとフリップフロップＦＦ１２の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏｂとしてラッチ部２３に出力する。２入力ＮＯＲ回路ＮＯＲ３は、クロック信号ＣＬＫとフリップフロップＦＦ１３の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏｃとしてラッチ部２３に出力する。２入力ＮＯＲ回路ＮＯＲ４は、クロック信号ＣＬＫとフリップフロップＦＦ１４の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏｄとしてラッチ部２３に出力する。２入力ＮＯＲ回路ＮＯＲ５は、クロック信号ＣＬＫとフリップフロップＦＦ１５の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏｅとしてラッチ部２３に出力する。２入力ＮＯＲ回路ＮＯＲ６は、クロック信号ＣＬＫとフリップフロップＦＦ１６の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏｆとしてラッチ部２３に出力する。
【００３４】
図４に示すように、例えばラッチ部２３には、第１ｃｈのラッチ出力信号ＬＡ１ａ乃至１ｆを出力する第１のラッチ部２３ａと第２ｃｈのラッチ出力信号ＬＡ２ａ乃至２ｆを出力する第２のラッチ部２３ｂとが設けられる。第１のラッチ部２３ａにはラッチ回路ＬＡＴ１１乃至１３とラッチ回路ＬＡＴ２１乃至２３とが設けられ、第２のラッチ部２３ｂにはラッチ回路ＬＡＴ１４乃至１６とラッチ回路ＬＡＴ２４乃至２６とが設けられる。ここで、ラッチ回路ＬＡＴ１１乃至ＬＡＴ１６、及びラッチ回路ＬＡＴ２１乃至ＬＡＴ２６は同一回路構成を有する。
【００３５】
ラッチ回路ＬＡＴ１１は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏａの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ａとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１１に記憶されるデータがリセットされる。
【００３６】
ラッチ回路ＬＡＴ１２は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｂの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｃとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１２に記憶されるデータがリセットされる。
【００３７】
ラッチ回路ＬＡＴ１３は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｃの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｅとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１３に記憶されるデータがリセットされる。
【００３８】
ラッチ回路ＬＡＴ１４は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｄの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ａとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１４に記憶されるデータがリセットされる。
【００３９】
ラッチ回路ＬＡＴ１５は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｅの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｃとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１５に記憶されるデータがリセットされる。
【００４０】
ラッチ回路ＬＡＴ１６は、データ信号ＤＳａをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｆの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｅとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ１６に記憶されるデータがリセットされる。
【００４１】
ラッチ回路ＬＡＴ２１は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏａの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｂとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２１に記憶されるデータがリセットされる。
【００４２】
ラッチ回路ＬＡＴ２２は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｂの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｄとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２２に記憶されるデータがリセットされる。
【００４３】
ラッチ回路ＬＡＴ２３は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｃの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｆとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２３に記憶されるデータがリセットされる。
【００４４】
ラッチ回路ＬＡＴ２４は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｄの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｂとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２４に記憶されるデータがリセットされる。
【００４５】
ラッチ回路ＬＡＴ２５は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｅの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｄとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２５に記憶されるデータがリセットされる。
【００４６】
ラッチ回路ＬＡＴ２６は、データ信号ＤＳｂをデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏｆの立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｆとして出力する。また、リセット信号ＲＳＴにもとづいてラッチ回路ＬＡＴ２６に記憶されるデータがリセットされる。
【００４７】
ここで、第１ｃｈ及び第２ｃｈをそれぞれ赤（Ｒ）、緑（Ｇ）、及び青（Ｂ）の映像データ信号をそれぞれ２ｂｉｔ構成にしているが、４ｂｉｔ構成等にしてもよい。その場合、シフトレジスタとラッチ部の構成を変更する必要がある。
【００４８】
次に、比較例のソースドライバの構成について図５及び図６を参照して説明する。図５は比較例のデータ選択回路を示すブロック図、図６は比較例のシフトレジスタ及びラッチ部を示すブロック図である。ここで、比較例のソースドライバでは、データ選択回路から出力されるデータ信号が、例えば赤（Ｒ）、緑（Ｇ）、及び青（Ｂ）毎に分類されてから出力されるのでデータ信号本数が本実施例よりも多い。
【００４９】
図５に示すように、比較例としてのデータ選択回路２１ａには、遅延回路３１、インバータＩＮＶ１、及びフリップフロップＦＦ３１乃至３６が設けられる。ここで、遅延回路３１及びインバータＩＮＶ１の構成及び動作は本実施例と同一なので説明を省略する。
【００５０】
フリップフロップＦＦ３１は、データ信号Ｄ０をデータとして入力し、遅延回路３１から出力されるクロック信号ＣＬＫａの立ち上がりエッジでそのデータをラッチしてデータ信号ＤＳ１として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３１に記憶されるデータがリセットされる。
【００５１】
フリップフロップＦＦ３２は、データ信号Ｄ０をデータとして入力し、クロック信号ＣＬＫａの立ち下がりエッジ（クロック信号ＣＬＫａがインバータＩＮＶ１で位相反転されたクロック信号ＣＬＫｂの立ち上がりエッジ）でそのデータをラッチしてデータ信号ＤＳ２として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３２に記憶されるデータがリセットされる。
【００５２】
フリップフロップＦＦ３３は、フリップフロップＦＦ３１から出力されるデータ信号ＤＳ５をデータとして入力し、遅延回路３１から出力されるクロック信号ＣＬＫａの立ち上がりエッジでそのデータをラッチしてデータ信号ＤＳ３として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３３に記憶されるデータがリセットされる。
【００５３】
フリップフロップＦＦ３４は、フリップフロップＦＦ３２から出力されるデータ信号ＤＳ６をデータとして入力し、クロック信号ＣＬＫａの立ち下がりエッジ（クロック信号ＣＬＫａがインバータＩＮＶ１で位相反転されたクロック信号ＣＬＫｂの立ち上がりエッジ）でそのデータをラッチしてデータ信号ＤＳ４として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３４に記憶されるデータがリセットされる。
【００５４】
フリップフロップＦＦ３５は、フリップフロップＦＦ３３から出力されるデータ信号ＤＳ３をデータとして入力し、遅延回路３１から出力されるクロック信号ＣＬＫａの立ち上がりエッジでそのデータをラッチしてデータ信号ＤＳ５として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３５に記憶されるデータがリセットされる。
【００５５】
フリップフロップＦＦ３６は、フリップフロップＦＦ３４から出力されるデータ信号ＤＳ４をデータとして入力し、クロック信号ＣＬＫａの立ち下がりエッジ（クロック信号ＣＬＫａがインバータＩＮＶ１で位相反転されたクロック信号ＣＬＫｂの立ち上がりエッジ）でそのデータをラッチしてデータ信号ＤＳ６として出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ３６に記憶されるデータがリセットされる。
【００５６】
図６に示すように、比較例としてのシフトレジスタ２２ａには、フリップフロップＦＦ４１乃至ＦＦ４６、２入力ＮＯＲ回路ＮＯＲ１１、及び２入力ＮＯＲ回路ＮＯＲ１２が設けられる。シフトレジスタ２２ａは、データラッチ信号であるシフトレジスタ出力信号ＳＲｏ１を第１ｃｈの第１のラッチ部２３ｃに出力し、データラッチ信号であるシフトレジスタ出力信号ＳＲｏ２を第２ｃｈの第２のラッチ部２３ｄに出力する。ここで、フリップフロップＦＦ４３とフリップフロップＦＦ４６は本実施例と同一回路構成を有し、フリップフロップＦＦ４１、フリップフロップＦＦ４２、フリップフロップＦＦ４４、及びフリップフロップＦＦ４５は出力ポート（ＱＮ）を有しない。
【００５７】
フリップフロップＦＦ４１は、スタートパルス信号ＳＴをデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４１に記憶されるデータがリセットされる。
【００５８】
フリップフロップＦＦ４２は、フリップフロップＦＦ４１とフリップフロップＦＦ４３の間に設けられ、フリップフロップＦＦ４１から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４２に記憶されるデータがリセットされる。
【００５９】
フリップフロップＦＦ４３は、フリップフロップＦＦ４２とフリップフロップＦＦ４４の間に設けられ、フリップフロップＦＦ４２から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４３に記憶されるデータがリセットされる。
【００６０】
フリップフロップＦＦ４４は、フリップフロップＦＦ４３とフリップフロップＦＦ４５の間に設けられ、フリップフロップＦＦ４３から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４４に記憶されるデータがリセットされる。
【００６１】
フリップフロップＦＦ４５は、フリップフロップＦＦ４４とフリップフロップＦＦ４６の間に設けられ、フリップフロップＦＦ４４から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４５に記憶されるデータがリセットされる。
【００６２】
フリップフロップＦＦ４６は、フリップフロップＦＦ４５から出力される信号をデータとしてデータポート（Ｄ）に入力し、クロック信号ＣＬＫの立ち上がりエッジでそのデータをラッチして出力ポート（Ｑ）から出力し、反転信号を出力ポート（ＱＮ）から出力する。また、リセット信号ＲＳＴにもとづいてフリップフロップＦＦ４６に記憶されるデータがリセットされる。
【００６３】
２入力ＮＯＲ回路ＮＯＲ１１は、クロック信号ＣＬＫとフリップフロップＦＦ４３の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏ１としてラッチ部２３Ｅに出力する。ここで、クロック信号ＣＬＫとフリップフロップＦＦ４３の出力ポート（ＱＮ）から出力される信号とが“Ｌｏｗ”レベルのときに、“Ｈｉｇｈ”レベルのシフトレジスタ出力信号ＳＲｏ１が出力され、それ以外は“Ｌｏｗ”レベルのシフトレジスタ出力信号ＳＲｏ１が出力される。
【００６４】
２入力ＮＯＲ回路ＮＯＲ１２は、クロック信号ＣＬＫとフリップフロップＦＦ４６の出力ポート（ＱＮ）から出力される信号とを入力し、論理演算した信号をシフトレジスタ出力信号ＳＲｏ２としてラッチ部２３Ｅに出力する。
【００６５】
図６に示すように、比較例としてのラッチ部２３Ｅには、第１ｃｈのラッチ出力信号ＬＡ１ａａ乃至ｆｆを出力する第１のラッチ部２３ｃと第２ｃｈのラッチ出力信号ＬＡ２ａａ乃至ｆｆを出力する第２のラッチ部２３ｄとが設けられる。第１のラッチ部２３ｃにはラッチ回路ＬＡＴ１１乃至１３とラッチ回路ＬＡＴ２１乃至２３とが設けられ、第２のラッチ部２３ｄにはラッチ回路ＬＡＴ１４乃至１６とラッチ回路ＬＡＴ２４乃至２６とが設けられる。ここで、ラッチ回路ＬＡＴ１１乃至ＬＡＴ１６、及びラッチ回路ＬＡＴ２１乃至ＬＡＴ２６は本実施例と同一回路構成を有している。
【００６６】
ラッチ回路ＬＡＴ１１は、データ信号ＤＳ１をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ａａとして出力する。
【００６７】
ラッチ回路ＬＡＴ１２は、データ信号ＤＳ３をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｃｃとして出力する。
【００６８】
ラッチ回路ＬＡＴ１３は、データ信号ＤＳ５をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｅeとして出力する。
【００６９】
ラッチ回路ＬＡＴ１４は、データ信号ＤＳ１をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ａａとして出力する。
【００７０】
ラッチ回路ＬＡＴ１５は、データ信号ＤＳ３をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｃｃとして出力する。
【００７１】
ラッチ回路ＬＡＴ１６は、データ信号ＤＳ５をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｅｅとして出力する。
【００７２】
ラッチ回路ＬＡＴ２１は、データ信号ＤＳ２をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｂｂとして出力する。
【００７３】
ラッチ回路ＬＡＴ２２は、データ信号ＤＳ４をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｄｄとして出力する。
【００７４】
ラッチ回路ＬＡＴ２３は、データ信号ＤＳ６をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ１ｆｆとして出力する。
【００７５】
ラッチ回路ＬＡＴ２４は、データ信号ＤＳ２をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｂｂとして出力する。
【００７６】
ラッチ回路ＬＡＴ２５は、データ信号ＤＳ４をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｄｄとして出力する。
【００７７】
ラッチ回路ＬＡＴ２６は、データ信号ＤＳ６をデータとしてデータポート（Ｄ）に入力し、シフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジでそのデータをラッチして出力ポート（Ｑ）からラッチ出力信号ＬＡ２ｆｆとして出力する。
【００７８】
次に、ソースドライバの入力部の動作について図７及び図８を参照して説明する。図７はソースドライバの入力部（本実施例）の動作を示すタイミングチャート、図８は比較例のソースドライバの入力部の動作を示すタイミングチャートである。
【００７９】
図７に示すように、本実施例のソースドライバの入力部の動作では、まず、リセット信号ＲＳＴとスタートパルス信号ＳＴが出力される。リセット信号ＲＳＴによりデータ選択回路とシフトレジスタのデータがリセットされる。データ選択回路にクロック信号ＣＬＫと映像データ信号であるデータ信号Ｄ０が入力される。クロック信号ＣＬＫを所定期間遅延させたクロック信号ＣＬＫａにもとづいてデータ選択回路からデータ信号ＤＳａ（“Ｌｏｗ”レベルの信号）とデータ信号ＤＳｂ（“Ｈｉｇｈ”レベルの信号）が出力される。データ信号ＤＳａはクロック信号ＣＬＫの１／２周期分遅れて出力される。
【００８０】
次に、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏａが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ（略クロック信号ＣＬＫの１／２周期）後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏａが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ１ａがラッチ回路ＬＡＴ１１から出力され、ラッチ出力信号ＬＡ１ｂがラッチ回路ＬＡＴ２１から出力される。
【００８１】
続いて、クロック信号ＣＬＫの次の周期（立下りエッジ）でデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｂが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏｂが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ１ｃがラッチ回路ＬＡＴ１２から出力され、ラッチ出力信号ＬＡ１ｄがラッチ回路ＬＡＴ２２から出力される。
【００８２】
そして、クロック信号ＣＬＫの次の周期（立下りエッジ）でデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｃが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏｃが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ１ｅがラッチ回路ＬＡＴ１３から出力され、ラッチ出力信号ＬＡ１ｆがラッチ回路ＬＡＴ２３から出力される。第１ｃｈ用データラッチ信号の出力は終了される。
【００８３】
次に、リセット信号ＲＳＴによりデータ選択回路とシフトレジスタのデータがリセットされた後、データ信号ＤＳａ及びＤＳｂが更新される。クロック信号ＣＬＫの次の周期（立下りエッジ）でデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｄが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ（略クロック信号ＣＬＫの１／２周期）後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏｄが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ２ａがラッチ回路ＬＡＴ１４から出力され、ラッチ出力信号ＬＡ２ｂがラッチ回路ＬＡＴ２４から出力される。
【００８４】
続いて、クロック信号ＣＬＫの次の周期（立下りエッジ）でデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｅが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏｅが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ２ｃがラッチ回路ＬＡＴ１５から出力され、ラッチ出力信号ＬＡ２ｄがラッチ回路ＬＡＴ２５から出力される。
【００８５】
そして、クロック信号ＣＬＫの次の周期（立下りエッジ）でデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｆが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏｆが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ２ｅがラッチ回路ＬＡＴ１６から出力され、ラッチ出力信号ＬＡ２ｆがラッチ回路ＬＡＴ２６から出力される。
【００８６】
ここで、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化直後の時刻（ｔ０）と第１ｃｈ出力に用いられる最初のデータラッチ信号であるシフトレジスタ出力信号ＳＲｏａの立ち下がりエッジの時刻（ｔ１）との期間Ｔ１ｃｈは略Ｔａ（（１／２）ＣＬＫ）である。スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化直後の時刻（ｔ０）と第２ｃｈ出力に用いられる最初のデータラッチ信号であるシフトレジスタ出力信号ＳＲｏｄの立ち下がりエッジの時刻（ｔ２）との期間（Ｔ２ｃｈ）は、
T2ch≒3.5Ta＝3.5CLK・・・・・・・・・・・・・・・式（１）
で表される。
【００８７】
図８に示すように、比較例のソースドライバの入力部の動作では、まず、リセット信号ＲＳＴとスタートパルス信号ＳＴが出力される。リセット信号ＲＳＴによりデータ選択回路とシフトレジスタのデータがリセットされる。データ選択回路にクロック信号ＣＬＫと映像データ信号であるデータ信号Ｄ０が入力される。クロック信号ＣＬＫを所定期間遅延させたクロック信号ＣＬＫａにもとづいてデータ選択回路からデータ信号ＤＳ１（“Ｌｏｗ”レベルの信号）とデータ信号ＤＳ２（“Ｈｉｇｈ”レベルの信号）が出力される。データ信号ＤＳ２はクロック信号ＣＬＫの１／２周期分遅れて出力される。
【００８８】
次に、クロック信号ＣＬＫの次の周期で、データ選択回路からデータ信号ＤＳ３（“Ｌｏｗ”レベルの信号）とデータ信号ＤＳ４（“Ｈｉｇｈ”レベルの信号）が出力される。データ信号ＤＳ３はクロック信号ＣＬＫの１／２周期分遅れて出力される。
【００８９】
続いて、クロック信号ＣＬＫの次の周期で、データ選択回路からデータ信号ＤＳ５（“Ｌｏｗ”レベルの信号）とデータ信号ＤＳ６（“Ｈｉｇｈ”レベルの信号）が出力される。データ信号ＤＳ３はクロック信号ＣＬＫの１／２周期分遅れて出力される。
【００９０】
そして、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、クロック信号ＣＬＫの略２周期遅れて、データラッチ信号であるシフトレジスタ出力信号ＳＲｏ１が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ（略クロック信号ＣＬＫの１／２周期）後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏａが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ１ａａ乃至ｆｆがラッチ回路からそれぞれ出力される。
【００９１】
次に、リセット信号ＲＳＴによりデータ選択回路とシフトレジスタのデータがリセットされた後、データ信号ＤＳ１乃至及びＤＳ６が更新される。リセット後クロック信号ＣＬＫの略２周期遅れて、データラッチ信号であるシフトレジスタ出力信号ＳＲｏ２が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化する。期間Ｔａ（略クロック信号ＣＬＫの１／２周期）後、データラッチ信号であるシフトレジスタ出力信号ＳＲｏ２が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化する。この信号立下りエッジで振るい分けされた映像データ信号としてのラッチ出力信号ＬＡ２ａａ乃至ｆｆがラッチ回路からそれぞれ出力される。
【００９２】
ここで、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化直後の時刻（ｔ０）と第１ｃｈ出力に用いられるデータラッチ信号であるシフトレジスタ出力信号ＳＲｏ１の立ち下がりエッジの時刻（ｔ３）との期間（Ｔ１ｃｈａ）は、
T1cha≒2.5Ta＝2.5CLK・・・・・・・・・・・・・・・・・・・・・・・・・式（２）
で表される。
【００９３】
スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化直後の時刻（ｔ０）と第２ｃｈ出力に用いられるデータラッチ信号であるシフトレジスタ出力信号ＳＲｏ２の立ち下がりエッジの時刻（ｔ４）との期間（Ｔ２ｃｈａ）は、
T2cha≒5.5Ta＝5.5CLK・・・・・・・・・・・・・・・・・・・・・・・・式（３）
で表される。
【００９４】
期間Ｔ１ｃｈ１、期間Ｔ２ｃｈ、期間Ｔ１ｃｈ１ａ、期間Ｔ２ｃｈａの関係は、
T1ch＜＜T1cha、T2ch＜＜T2cha・・・・・・・・・・・・・・・・式（４）
と表され、従来よりも映像データ信号を高速転送することができる。また、シフトレジスタから出力されるデータラッチ信号としてのシフトレジスタ出力信号の本数を増加させているので、データ選択回路から出力されるデータ信号とシフトレジスタ出力信号とのタイミングのズレを従来よりも大幅に抑制することができる。
【００９５】
次に、ソースドライバの入力部のレイアウトについて図９を参照して説明する。図９はソースドライバの入力部のレイアウトパターン（本実施例）を示す図、図９（ａ）は本実施例のレイアウトパターン図、図９（ｂ）は比較例のレイアウトパターン図である。ここで、データ選択回路及びラッチ部を接続するデータ信号配線と、シフトレジスタ及びラッチ部を接続するデータラッチ配線としてのシフトレジスタ出力信号配線とを表記し、他の配線については表示及び説明を省略する。
【００９６】
図９に示すように、本実施例の入力部では、データ選択回路から出力される２本のデータ信号配線（図中横方向）に、例えば１層目配線を用い、シフトレジスタから出力される６本のシフトレジスタ出力信号配線（図中縦方向）に、例えば２層目配線を用いている。データ選択回路２１は従来のデータ選択回路２１ａよりも回路が削減され、しかも信号配線数が削減されているので、回路占有面積が縮小化される。シフトレジスタ２２は従来のシフトレジスタ２２ａよりも回路が増加され、信号配線数が増加しているが横方向寸法をラッチ部と同じ大きさに抑えることが可能である。しかも回路の増加（２ＮＯＲ回路）は比較的小規模でありシフトレジスタ２２の縦方向寸法の増加を抑制できる。
【００９７】
一方、比較例の入力部では、データ選択回路から出力される６本のデータ信号配線（図中横方向）に、例えば１層目配線を用い、シフトレジスタから出力される２本のシフトレジスタ出力信号配線に、例えば引き出し部に1層目配線（図中横方向）、接続部に２層目配線（図中縦方向）を用いている。データ選択回路２１ａはデータ選択回路２１よりも回路及び配線本数が増加されているので、回路占有面積が増加される。シフトレジスタ２２ａはシフトレジスタ２２よりも回路が削減されている。
【００９８】
このため、本実施例の入力部の横方向寸法（Ｘａ）及び縦方向寸法（Ｙａ）を、それぞれ比較例の入力部の横方向寸法（Ｘ１）及び縦方向寸法（Ｙ１）よりも縮小することができるので、ソースドライバ１のチップ面積を比較例よりも縮小化することができる。
【００９９】
上述したように、本実施例の電流出力型集積回路では、データ選択回路２１、シフトレジスタ２２、及びラッチ部２３が液晶表示装置に用いられるソースドライバ１のドライバの入力部１１ａに設けられる。データ選択回路２１は、データ信号Ｄ０、クロック信号ＣＬＫ、及びリセット信号ＲＳＴを入力し、クロック信号ＣＬＫの立ち上がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳａとして出力し、クロック信号ＣＬＫの立ち下がりエッジでラッチされたデータ信号Ｄ０をデータ信号ＤＳｂとして出力する。シフトレジスタ２２は、スタートパルス信号ＳＴ、クロック信号ＣＬＫ、リセット信号ＲＳＴを入力し、スタートパルス信号ＳＴが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化後、データ信号ＤＳａ及びＤＳｂのデータをラッチするためのデータラッチ信号としてのシフトレジスタ出力信号ＳＲｏａを第１のラッチ部２３aに出力し、クロック信号ＣＬＫ信号の１周期後データラッチ信号としてのシフトレジスタ出力信号ＳＲｏｂを第１のラッチ部２３aに出力し、次にクロック信号ＣＬＫ信号の１周期後データラッチ信号としてのシフトレジスタ出力信号ＳＲｏｃを第１のラッチ部２３aに出力する。そして、クロック信号ＣＬＫ信号の１周期後データラッチ信号としてのシフトレジスタ出力信号ＳＲｏｄを第２のラッチ部２３ｂに出力し、次にクロック信号ＣＬＫ信号の１周期後データラッチ信号としてのシフトレジスタ出力信号ＳＲｏｅを第２のラッチ部２３ｂに出力し、続いてクロック信号ＣＬＫ信号の１周期後データラッチ信号としてのシフトレジスタ出力信号ＳＲｏｆを第２のラッチ部２３ｂに出力する。第１のラッチ部２３ａは、２種類のデータ信号（ＤＳａとＤＳｂ）と３種類のデータラッチ信号（ＳＲｏａ乃至ｃ）を入力し、振るい分けされた映像データ信号である第１ｃｈの６本のラッチ出力信号（ＬＡ１ａ乃至ｆ）を出力する。第２のラッチ部２３ｂは、２種類のデータ信号（ＤＳａとＤＳｂ）と３種類のデータラッチ信号（ＳＲｏｄ乃至ｆ）を入力し、振るい分けされた映像データ信号である第２ｃｈの６本のラッチ出力信号（ＬＡ１ａ乃至ｆ）を出力する。
【０１００】
このため、データ選択回路から出力されるデータ信号線の本数を必要最小限にし、シフトレジスタから出力されるデータラッチ信号本数を増加させているので、データ信号とデータラッチ信号とのタイミングのズレを従来よりも大幅に抑制することができる。また、データ選択回路から出力されるデータ信号線の本数を必要最小限の２本とし、データ選択回路の構成を簡素化しているので従来よりもチップ面積を縮小化することができる。更に、シフトレジスタ周辺の使用されていない領域を有効活用することができる。
【０１０１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１０２】
例えば、実施例では、有機ＥＬ表示装置の電流出力型ソースドライバに適用したが、ＬＣＤソースドライバ、ＬＥＤソースドライバなどにも適用できる。またラッチ部を第１ｃｈと第２ｃｈの２つの構成にしているが１ｃｈ構成にしてもよい。
【０１０３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  映像データ信号が入力され、クロック信号を所定期間遅延させる遅延手段を有し、遅延された前記クロック信号の立ち上がりエッジでラッチされた前記映像データ信号を第１のデータ信号として出力し、遅延された前記クロック信号の立ち下がりエッジでラッチされた前記映像データ信号を第２のデータ信号として出力するデータ選択回路と、スタートパルス信号及び前記クロック信号が入力され、前記スタートパルス信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化したとき、第１のデータラッチ信号を出力し、前記クロック信号の１周期後に第２のデータラッチ信号を出力し、更に前記クロック信号の２周期後に第３のデータラッチ信号を出力するシフトレジスタと、前記第１及び第２のデータ信号と、前記第１乃至第３のデータラッチ信号とが入力され、前記データラッチ信号の立ち下がりエッジで前記第１及び第２のデータ信号をそれぞれラッチし、ラッチされた信号をＲ（赤）、Ｇ（緑）、及びＢ（緑）のいずれかに振るい分けされた映像データ信号として出力するラッチ部とを具備する電流出力型集積回路。
【０１０４】
（付記２）  前記遅延手段は、遅延回路或いは遅延抵抗素子から構成される付記１に記載の電流出力型集積回路。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施例１に係る有機ＥＬ表示装置の構成を示す概略ブロック図。
【図２】本発明の実施例１に係るソースドライバの入力部を示すブロック図。
【図３】本発明の実施例１に係るデータ選択回路を示すブロック図。
【図４】本発明の実施例１に係るシフトレジスタ及びラッチ部を示すブロック図。
【図５】本発明の実施例１に係る比較例のデータ選択回路を示すブロック図。
【図６】本発明の実施例１に係る比較例のシフトレジスタ及びラッチ部を示すブロック図。
【図７】本発明の実施例１に係るソースドライバの入力部の動作を示すタイミングチャート。
【図８】本発明の実施例１に係る比較例のソースドライバの入力部の動作を示すタイミングチャート。
【図９】本発明の実施例１に係るソースドライバの入力部のレイアウトパターンを示す図。
【符号の説明】
【０１０６】
１  ソースドライバ
２  ゲートドライバ
３  表示パネル（ＯＥＬＤ）
１１ａ、１１ｍ  入力部
１２ａ、１２ｍ  レベルシフト回路
１３ａ、１３ｍ  ＤＡコンバータ
１４ａ、１４ｍ  出力回路
２１、２１ａ  データ選択回路
２２、２２ａ  シフトレジスタ
２３、２３Ｅ  ラッチ部
２３ａ、２３ｃ  第１のラッチ部
２３ｂ、２３ｄ  第２のラッチ部
３１  遅延回路
４０  表示装置
ＣＬＫ、ＣＬＫａ、ＣＬＫｂ  クロック信号
Ｄ０〜９、ＤＳａ、ＤＳｂ、ＤＳ１〜６  データ信号
ＤＲ０、ＤＲｍ−１  ドライバ部
ＦＦ１、ＦＦ２、ＦＦ１１〜１６、ＦＦ３１〜３６、ＦＦ４１〜４６  フリップフロップ
ＧＤｏ  ゲートドライバ出力信号
ＩＮＶ１  インバータ
ＬＡ１ａ〜１ｆ、ＬＡ２ａ〜２ｆ、ＬＡ１ａａ〜１ｆｆ、ＬＡ２ａａ〜２ｆｆ  ラッチ出力信号
ＬＡＴ１１〜１６、ＬＡＴ２１〜２６
ＮＯＲ１〜６、ＮＯＲ１１、ＮＯＲ１２  ２入力ＮＯＲ回路
ＲＳＴ  リセット信号
ＳＤｏ  ソースドライバ出力信号
ＳＲｏａ〜ｆ、ＳＲｏ１、ＳＲｏ２  シフトレジスタ出力信号
ＳＴ  スタートパルス信号
【図１】
2008180944.tif 000003
【図２】
2008180944.tif 000004
【図３】
2008180944.tif 000005
【図４】
2008180944.tif 000006
【図５】
2008180944.tif 000007
【図６】
2008180944.tif 000008
【図７】
2008180944.tif 000009
【図８】
2008180944.tif 000010
【図９】
2008180944.tif 000011