(57)【要約】【課題】大幅な回路規模の増大を招くことなく、調整可能範囲が広く且つ高精度にスキュー調整を行うことができる半導体試験装置を提供する。【解決手段】半導体試験装置１は、ＤＵＴ４０ａ〜４０ｎの試験に用いるパターンを発生するパターン発生部１１、ＤＵＴ４０ａ〜４０ｎの試験タイミングを規定するタイミング信号Ｔ１を発生するタイミング発生部１２、上記パターン及びタイミング信号Ｔ１を用いてＤＵＴ４０ａ〜４０ｎの試験を行うフォーマットコントロール部１５ａ〜１５ｎ、及びデスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎを備える。デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、基準クロックＦ０の周期を単位としてタイミング信号Ｔ１を遅延させる同期遅延回路２０ａと、基準クロックＦ０とは非同期に基準クロックＦ０の周期よりも短い時間だけタイミング信号Ｔ１を遅延させる非同期遅延回路２０ｂとを備える。【選択図】図１
2008134090.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスの試験に用いるパターンを発生するパターン発生部と、基準クロックに同期して動作して前記被試験デバイスの試験タイミングを規定するタイミング信号を発生するタイミング発生部と、前記パターン及び前記タイミング信号を用いて前記被試験デバイスの試験を行う試験部とを備える半導体試験装置において、
前記基準クロックの周期を単位として前記タイミング信号を遅延させる同期遅延回路と、前記基準クロックとは非同期に前記基準クロックの周期よりも短い時間だけ前記タイミング信号を遅延させる非同期遅延回路とを有する遅延部を備えることを特徴とする半導体試験装置。
【請求項２】
前記タイミング信号の立ち上がりタイミングを調整するための第１遅延部と、
前記タイミング信号の立ち下がりタイミングを調整するための第２遅延部と
を備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記試験部並びに前記第１遅延部及び前記第２遅延部は複数設けられており、前記第１遅延部及び前記第２遅延部の各々における遅延量はそれぞれ個別に設定可能であることを特徴とする請求項２記載の半導体試験装置。
【請求項４】
前記同期遅延回路は、前記同期遅延回路における遅延時間を示す情報を記憶するレジスタと、
前記タイミング信号を入力として前記基準クロックに同期して動作する縦続接続された複数のＤフリップフロップからなるフリップフロップ群と、
前記レジスタに記憶された情報に応じて、前記フリップフロップ群をなす各々のＤフリップフロップの出力のうちの何れか一つを選択する第１セレクタと
を備えることを特徴とする請求項１から請求項３の何れか一項に記載の半導体試験装置。
【請求項５】
前記同期遅延回路は、前記第１セレクタの出力を入力とするＤフリップフロップと、
前記非同期遅延回路に設定された遅延時間が前記基準クロックの周期よりも短い場合には前記第１セレクタの出力を選択し、前記非同期遅延回路に設定された遅延時間が前記基準クロックの周期以上である場合には前記Ｄフリップフロップの出力を選択する第２セレクタと
を備えることを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記基準クロックとは非同期に、前記第１セレクタの出力を最大で前記基準クロックの１周期の時間だけ遅延させる補助非同期遅延回路を備えることを特徴とする請求項４記載の半導体試験装置。
【請求項７】
前記パターン発生部は、前記被試験デバイスに印加するアドレス信号のためのアドレスパターン、前記被試験デバイスに印加する試験信号のための試験パターン、及び前記被試験デバイスから出力される信号に基づいてパス／フェイルを判定するための期待パターンの少なくとも一つを前記パターンとして発生することを特徴とする請求項１から請求項６の何れか一項に記載の半導体試験装置。
【請求項８】
前記タイミング発生部は、前記被試験デバイスに対するアドレス信号及び試験信号の少なくとも一方の印加タイミングを規定する第１タイミング信号と、前記被試験デバイスから出力される信号に基づいたパス／フェイルの判定タイミングを規定する第２タイミング信号との少なくとも一方を前記タイミング信号として発生することを特徴とする請求項１から請求項７の何れか一項に記載の半導体試験装置。
【請求項９】
前記試験部は、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスに印加するアドレス信号及び試験信号の少なくとも一方を生成することを特徴とする請求項１から請求項８の何れか一項に記載の半導体試験装置。
【請求項１０】
前記試験部は、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスから出力される信号のパス／フェイルを判定することを特徴とする請求項９記載の半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integraton）等の被試験デバイスの試験を行う半導体試験装置に関する。
【背景技術】
【０００２】
図４は、従来の半導体試験装置の要部構成を示す図である。尚、ここでは、図４に示す被試験デバイス（以下、ＤＵＴ（Device Under Test）という）２００ａ〜２００ｎがメモリであるとし、半導体試験装置１００がＤＵＴ２００ａ〜２００ｎの試験を並行して行うメモリテスタであるとする。図４に示す通り、従来の半導体試験装置１００は、パターン発生部１１０、タイミング発生部１２０、可変ディレイライン１３０、フォーマットコントロール部１４０、デスキュー部１５０ａ〜１５０ｎ、及びドライバ１６０ａ〜１６０ｎを備える。
【０００３】
尚、ＤＵＴ２００ａ〜２００ｎは、信号入力ピン（例えば、アドレスピン）及び信号入出力ピン（例えば、データピン）を備えているが、図４においては信号入力ピンに関して設けられる半導体試験装置１００の構成のみを図示しており、以下ではこの構成に着目して説明を進める。また、ＤＵＴ２００ａ〜２００ｎは上記の信号入力ピンを複数備えているため、デスキュー部１５０ａ及びドライバ１６０ａからなる構成、デスキュー部１５０ｂ及びドライバ１６０ｂからなる構成、…、デスキュー部１５０ｎ及びドライバ１６０ｎからなる構成は、ＤＵＴ２００ａ，２００ｂ，…，２００ｎ毎にそれぞれ複数設けられている。しかしながら、図４においては、図示の簡略化のために、上記の各構成をＤＵＴ２００ａ〜２００ｎ毎に１つのみ図示している。
【０００４】
パターン発生部１１０は、ＤＵＴ２００ａ〜２００ｎの試験に用いるパターンの一種であるアドレスパターンＡ１００を生成する。タイミング発生部１２０は、パターン発生部１１０で生成されたアドレスパターンＡ１００をＤＵＴ２００ａ〜２００ｎに印加するタイミングを規定するタイミング信号Ｔ１００を生成する。具体的には、外部から入力される基準クロックＦ１０を、外部から入力される基準信号Ｔ１０をトリガとしてレジスタ１２１に記憶されたカウント数だけカウントしてタイミング信号Ｔ１００を生成する。尚、上記の基準クロックＦ１０は例えば周波数が４００ＭＨｚ（周期が２．５ｎｓｅｃ）であり、基準信号Ｔ１０は例えば周期が１０ｎｓｅｃのパルス信号である。また、上記のレジスタ１２１のカウント数は、半導体試験装置１００の制御装置（図示省略）により設定される。
【０００５】
可変ディレイライン１３０は、タイミング発生部１２０から出力されるアドレスパターンＡ１００を、レジスタ１３１に記憶された設定値で規定される時間だけ遅延させて、アドレスパターンＡ１００のタイミングを微調整するものである。尚、上記のレジスタ１３１の設定値は、不図示の制御装置により設定される。フォーマットコントロール部１４０は、パターン発生部１１０から出力されるアドレスパターンＡ１００と、可変ディレイライン１３０を介したタイミング信号Ｔ１０１とに基づいて、アドレス信号Ａ１０１を生成する。
【０００６】
デスキュー部１５０ａ〜１５０ｎは、フォーマットコントロール部１４０から出力されるアドレス信号Ａ１０１を遅延させることによりドライバ１６０ａ〜１６０ｎで生ずるスキュー（ドライバスキュー）を調整するものである。尚、デスキュー部１５０ａ〜１５０ｎの各々の遅延量は個別に設定される。ドライバ１６０ａ〜１６０ｎは、デスキュー部１５０ａ〜１５０ｎを介したアドレス信号をＤＵＴ２００ａ〜２００ｎの信号入力ピン（アドレスピン）にそれぞれ印加する。
【０００７】
次に、デスキュー部１５０ａ〜１５０ｎについて説明する。尚、デスキュー部１５０ａ〜１５０ｎは同様の構成であるため、ここではデスキュー部１５０ａについて説明し、他のデスキュー部１５０ｂ〜１５０ｎの説明は省略する。図４に示す通り、デスキュー部１５０ａは、バッファ１５１、可変ディレイライン１５２、ワンショット回路１５３、レジスタ１５４、インバータ１５５、可変ディレイライン１５６、ワンショット回路１５７、レジスタ１５８、及びＲＳフリップフロップ１５９を備える。
【０００８】
バッファ１５１は、入力されるアドレス信号Ａ１０１の論理を反転させずに、信号Ｓ１０１として可変ディレイライン１５２に出力する。可変ディレイライン１５２は、入力される信号Ｓ１０１を、レジスタ１５４に記憶された設定値で規定される時間だけ遅延させて遅延信号Ｓ１０２として出力する。ワンショット回路１５３は、信号Ｓ１０２の立ち上がりエッジを微分してワンショット信号Ｓ１０３を出力する。このワンショット信号Ｓ１０３は、ＲＳフリップフロップ１５９のＳ入力端（セット入力端）に入力される。
【０００９】
インバータ１５５は、入力されるアドレス信号Ａ１０１の論理を反転させて信号Ｓ２０１として可変ディレイライン１５６に出力する。可変ディレイライン１５６は、入力される信号Ｓ２０１を、レジスタ１５８に記憶された設定値で規定される時間だけ遅延させて遅延信号Ｓ２０２として出力する。ワンショット回路１５７は、信号Ｓ２０２の立ち上がりエッジを微分してワンショット信号Ｓ２０３を出力する。このワンショット信号Ｓ２０３は、ＲＳフリップフロップ１５９のＲ入力端（リセット入力端）に入力される。ＲＳフリップフロップ１５９は、入力されるワンショット信号Ｓ１０３，Ｓ２０３に応じてリセット状態又はセット状態になり、その状態に応じた信号Ｓ３００を出力する。この信号Ｓ３００は、ドライバ１６０ａに入力される。
【００１０】
上記構成において、パターン発生部１１０から出力されたアドレスパターンＡ１００、及びタイミング発生部１２０から出力されて可変ディレイライン１３０を介したタイミング信号Ｔ１０１がフォーマットコントロール部１４０に入力されると、アドレス信号Ａ１０１が生成される。このアドレス信号Ａ１０１は、デスキュー部１５０ａ〜１５０ｎにそれぞれ入力される。ここで、デスキュー部１５０ａ〜１５０ｎは、入力されたアドレス信号Ａ１０１を個別に遅延させる訳であるが、その動作についてデスキュー部１５０ａを例に挙げて説明する。
【００１１】
図５は、デスキュー部１５０ａにおける各種信号のタイミングチャートである。デスキュー部１５０ａにアドレス信号Ａ１０１が入力されると、バッファ１５１からはアドレス信号Ａ１０１と論理が等しい信号Ｓ１０１が出力される。この信号Ｓ１０１が可変ディレイライン１５２に入力すると、レジスタ１５４の設定値で規定される時間だけ遅延した遅延信号Ｓ１０２が出力される。尚、図５においては、遅延信号Ｓ１０２の立ち上がりエッジが時刻ｔ１０１に現れている。この遅延信号Ｓ１０２がワンショット回路１５３に入力されると立ち上がりエッジが微分されたワンショット信号Ｓ１０３が出力される。そして、ワンショット信号Ｓ１０３の立ち上がりエッジ（時刻ｔ１０１）でＲＳフリップフロップ１５９がセット状態になり、ＲＳフリップフロップ１５９から出力される信号Ｓ３００が「Ｈ（ハイ）」になる。
【００１２】
また、デスキュー部１５０ａにアドレス信号Ａ１０１が入力されると、インバータ１５５からはアドレス信号Ａ１０１の論理を反転した信号Ｓ２０１が出力される。この信号Ｓ２０１が可変ディレイライン１５６に入力すると、レジスタ１５４の設定値で規定される時間だけ遅延した遅延信号Ｓ２０２が出力される。尚、図５においては、遅延信号Ｓ２０２の立ち下がりエッジが時刻ｔ１０１に現れており、立ち上がりエッジが時刻ｔ１０２に現れている。この遅延信号Ｓ２０２がワンショット回路１５７に入力されると立ち上がりエッジが微分されたワンショット信号Ｓ２０３が出力される。そして、ワンショット信号Ｓ１０３の立ち上がりエッジ（時刻ｔ１０２）でＲＳフリップフロップ１５９がリセット状態になり、ＲＳフリップフロップ１５９から出力される信号Ｓ３００が「Ｌ（ロー）」になる。
【００１３】
このようにして、入力されるアドレス信号Ａ１０１の立ち上がりエッジ及び立ち下がりエッジの調整が行われる。尚、デスキュー部１５０ｂ〜１５０ｎの各々においても個別に同様のスキュー調整が行われる。デスキュー部１５０ａ〜１５０ｎにおいて個別にスキュー調整された信号は、ドライバ１６０ａ〜１６０ｎをそれぞれ介して、ＤＵＴ２００ａ〜２００ｎにそれぞれ印加される。
【００１４】
尚、ＤＵＴ２００ａ〜２００ｎの信号入出力ピン（例えば、データピン）に印加される試験信号もデスキュー部１５０ａ〜１５０ｎと同様の構成によってスキュー調整される。更に、タイミング発生部１２０からは、ＤＵＴ２００ａ〜２００ｎの信号入出力ピンから出力される信号のパス／フェイルの判定を行うためのストローブ信号も出力されるが、このストローブ信号もデスキュー部１５０ａ〜１５０ｎと同様の構成によってスキュー調整される。尚、従来の半導体試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００６−０７１２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、上述した従来の半導体試験装置１００が備えるデスキュー部１５０ａ〜１５０ｎの可変ディレイライン１５２，１５６は、集積回路のゲート遅延を利用した遅延素子を複数縦続接続したものである。ここで、上記の遅延素子の個々の遅延量が１２５ｐｓｅｃであるとすると、４ｎｓｅｃの遅延量を得るためには、最低で３２個の遅延素子が縦続接続されている必要がある。このような多数の遅延素子を縦続した可変ディレイライン１５２，１５６は、ランダムジッタ及びパターンジッタが生じやすい。また、可変ディレイライン１５２，１５６における遅延量の可変範囲（調整可能範囲）を広げようとすると、より多くの遅延素子を縦続接続した構成にする必要があり、ランダムジッタ及びパターンジッタが更に増加するとともに、回路規模が増大してしまう。
【００１６】
前述した通り、デスキュー部１５０ａ〜１５０ｎは、可変ディレイライン１５２から出力される遅延信号Ｓ１０２の立ち上がりエッジと、可変ディレイライン１５６から出力される遅延信号Ｓ２０２の立ち上がりエッジとを用いて、ＲＳフリップフロップ１５９から出力される信号Ｓ３００の立ち上がりエッジと立ち下がりエッジの時間位置を調整している。このため、遅延信号Ｓ１０２，Ｓ２０２に上記のジッタがあると、高精度のスキュー調整を行う上で問題となる。
【００１７】
本発明は上記事情に鑑みてなされたものであり、大幅な回路規模の増大を招くことなく、調整可能範囲が広く且つ高精度にスキュー調整を行うことができる半導体試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、本発明の半導体試験装置は、被試験デバイス（４０ａ〜４０ｎ）の試験に用いるパターン（Ａ１）を発生するパターン発生部（１１）と、基準クロック（Ｆ０）に同期して動作して前記被試験デバイスの試験タイミングを規定するタイミング信号（Ｔ１）を発生するタイミング発生部（１２）と、前記パターン及び前記タイミング信号を用いて前記被試験デバイスの試験を行う試験部（１５ａ〜１５ｎ）とを備える半導体試験装置（１、２）において、前記基準クロックの周期を単位として前記タイミング信号を遅延させる同期遅延回路（２０ａ、６０ａ）と、前記基準クロックとは非同期に前記基準クロックの周期よりも短い時間だけ前記タイミング信号を遅延させる非同期遅延回路（２０ｂ、６０ｂ）とを有する遅延部（１３ａ〜１３ｎ、１４ａ〜１４ｎ、５３ａ〜５３ｎ、５４ａ〜５４ｎ）を備えることを特徴としている。
この発明によると、タイミング発生部から出力されたタイミング信号は、遅延部の同期遅延部において基準クロックの周期を単位とした時間遅延させられるとともに、遅延部の非同期遅延部において基準クロックとは非同期に基準クロックの周期よりも短い時間だけ遅延された後に試験部に入力される。入力されたタイミング信号とパターン発生部から出力されたパターンとを用いて、試験部において被試験デバイスの試験が行われる。
また、本発明の半導体試験装置は、前記タイミング信号の立ち上がりタイミングを調整するための第１遅延部（１３ａ〜１３ｎ、５３ａ〜５３ｎ）と、前記タイミング信号の立ち下がりタイミングを調整するための第２遅延部（１４ａ〜１４ｎ、５４ａ〜５４ｎ）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記試験部並びに前記第１遅延部及び前記第２遅延部が複数設けられており、前記第１遅延部及び前記第２遅延部の各々における遅延量はそれぞれ個別に設定可能であることを特徴としている。
また、本発明の半導体試験装置は、前記同期遅延回路が、前記同期遅延回路における遅延時間を示す情報を記憶するレジスタ（２７）と、前記タイミング信号を入力として前記基準クロックに同期して動作する縦続接続された複数のＤフリップフロップ（２１〜２３）からなるフリップフロップ群と、前記レジスタに記憶された情報に応じて、前記フリップフロップ群をなす各々のＤフリップフロップの出力のうちの何れか一つを選択する第１セレクタ（２４）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記同期遅延回路が、前記第１セレクタの出力を入力とするＤフリップフロップ（２５）と、前記非同期遅延回路に設定された遅延時間が前記基準クロックの周期よりも短い場合には前記第１セレクタの出力を選択し、前記非同期遅延回路に設定された遅延時間が前記基準クロックの周期以上である場合には前記Ｄフリップフロップの出力を選択する第２セレクタ（２６）とを備えることを特徴としている。
また、本発明の半導体試験装置は、前記基準クロックとは非同期に、前記第１セレクタの出力を最大で前記基準クロックの１周期の時間だけ遅延させる補助非同期遅延回路（６０ｃ）を備えることを特徴としている。
また、本発明の半導体試験装置は、前記パターン発生部が、前記被試験デバイスに印加するアドレス信号のためのアドレスパターン、前記被試験デバイスに印加する試験信号のための試験パターン、及び前記被試験デバイスから出力される信号に基づいてパス／フェイルを判定するための期待パターンの少なくとも一つを前記パターンとして発生することを特徴としている。
また、本発明の半導体試験装置は、前記タイミング発生部が、前記被試験デバイスに対するアドレス信号及び試験信号の少なくとも一方の印加タイミングを規定する第１タイミング信号と、前記被試験デバイスから出力される信号に基づいたパス／フェイルの判定タイミングを規定する第２タイミング信号との少なくとも一方を前記タイミング信号として発生することを特徴としている。
また、本発明の半導体試験装置は、前記試験部が、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスに印加するアドレス信号及び試験信号の少なくとも一方を生成することを特徴としている。
更に、本発明の半導体試験装置は、前記試験部が、前記パターン発生部から出力される前記パターンと前記タイミング発生部から出力される前記タイミング信号とを用いて、前記被試験デバイスから出力される信号のパス／フェイルを判定することを特徴としている。
【発明の効果】
【００１９】
本発明によれば、タイミング発生部から出力されるタイミング信号の遅延時間を、同期遅延回路によって基準クロックの周期を単位として大きく可変することができるとともに、タイミング信号の遅延時間を、非同期遅延回路によって基準クロックＴ１の周期より短い時間で細かく可変することができる。このため、大幅な回路規模の増大を招くことなく、調整可能範囲が広く且つ高精度にスキュー調整を行うことができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の一実施形態による半導体試験装置について詳細に説明する。図１は、本発明の一実施形態による半導体試験装置の要部構成を示す図である。尚、ここでは、図１に示す被試験デバイス（ＤＵＴ）４０ａ〜４０ｎがＲＡＭ（Random Access Memory）等のメモリであるとし、半導体試験装置１がＤＵＴ４０ａ〜４０ｎの試験を並行して行うメモリテスタであるとする。図１に示す通り、本実施形態の半導体試験装置１は、パターン発生部１１、タイミング発生部１２、デスキュー部１３ａ〜１３ｎ（遅延部、第１遅延部）、デスキュー部１４ａ〜１４ｎ（遅延部、第２遅延部）、フォーマットコントロール部１５ａ〜１５ｎ（試験部）、ドライバ１６ａ〜１６ｎ、及びレジスタ１７，１８を備える。
【００２１】
尚、ＤＵＴ４０ａ〜４０ｎは、信号入力ピン（例えば、アドレスピン）及び信号入出力ピン（例えば、データピン）を備えているが、図１においては信号入力ピンに関して設けられる半導体試験装置１の構成のみを図示しており、以下ではこの構成に着目して説明を進める。また、ＤＵＴ４０ａ〜４０ｎは上記の信号入力ピンを複数備えているため、デスキュー部１３ａ，１４ａ、フォーマットコントロール部１５ａ、及びドライバ１６ａからなる構成、デスキュー部１３ｂ，１４ｂ、フォーマットコントロール部１５ｂ、及びドライバ１６ｂからなる構成、…、デスキュー部１３ｎ，１４ｎ、フォーマットコントロール部１５ｎ、及びドライバ１６ｎからなる構成は、ＤＵＴ４０ａ，４０ｂ，…，４０ｎ毎にそれぞれ複数設けられている。しかしながら、図１においては、図示の簡略化のために、上記の各構成をＤＵＴ４０ａ〜４０ｎ毎に１つのみ図示している。
【００２２】
パターン発生部１１は、ＤＵＴ４０ａ〜４０ｎの試験に用いるパターンの一種であるアドレスパターンＡ１を生成する。タイミング発生部１２は、パターン発生部１１で生成されたアドレスパターンＡ１に基づいて生成されるアドレス信号Ａ２ａ〜Ａ２ｎをＤＵＴ４０ａ〜４０ｎに印加するタイミングを規定するタイミング信号Ｔ１を生成する。具体的には、外部から入力される基準クロックＦ０を、外部から入力される基準信号Ｔ０をトリガとしてレジスタ１７に記憶されたカウント数だけカウントしてタイミング信号Ｔ１を生成する。尚、上記の基準クロックＦ０は例えば周波数が１ＧＨｚ（周期が１ｎｓｅｃ）であり、基準信号Ｔ０は例えば周期が数ｎｓｅｃのパルス信号である。また、上記のレジスタ１７のカウント数は、半導体試験装置１の制御装置（図示省略）により設定される。
【００２３】
デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、タイミング発生部１２から出力されるタイミング信号Ｔ１、基準クロックＦ０、及びレジスタ１８に記憶されている設定値をそれぞれ入力としており、タイミング発生部１２から出力されるタイミング信号Ｔ１を遅延させることによりドライバ１６ａ〜１６ｎで生ずるスキュー（ドライバスキュー）を調整するものである。具体的には、デスキュー部１３ａ〜１３ｎはタイミング信号Ｔ１の立ち上がりエッジの時間位置を調整したタイミング信号Ｔ２ａ〜Ｔ２ｎをそれぞれ出力する。また、デスキュー部１４ａ〜１４ｎはタイミング信号Ｔ１の立ち下がりエッジの時間位置を調整したタイミング信号Ｔ３ａ〜Ｔ３ｎをそれぞれ出力する。尚、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎの各々の遅延量は個別に設定される。
【００２４】
フォーマットコントロール部１５ａ〜１５ｎは、デスキュー部１３ａ〜１３ｎから出力されるタイミング信号Ｔ２ａ〜Ｔ２ｎ及びデスキュー部１４ａ〜１４ｎから出力されるタイミング信号Ｔ３ａ〜Ｔ３ｎをそれぞれ入力としているとともに、パターン発生部１１から出力されるアドレスパターンＡ１を入力としており、これらに基づいてアドレス信号Ａ２ａ〜Ａ２ｎを生成する。ドライバ１６ａ〜１６ｎは、フォーマットコントロール部１５ａ〜１５ｎから出力されるアドレス信号Ａ２ａ〜Ａ２ｎをＤＵＴ４０ａ〜４０ｎの信号入力ピン（アドレスピン）にそれぞれ印加する。
【００２５】
次に、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎについて説明する。尚、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは同様の構成であるため、ここではデスキュー部１３ａについて説明し、他のデスキュー部１３ｂ〜１３ｎ，１４ａ〜１４ｎの説明は省略する。図１に示す通り、デスキュー部１３ａは、同期遅延回路２０ａと非同期遅延回路２０ｂとからなる。
【００２６】
同期遅延回路２０ａは、Ｄフリップフロップ２１〜２３（フリップフロップ群）、セレクタ２４（第１セレクタ）、Ｄフリップフロップ２５、セレクタ２６（第２セレクタ）、及びレジスタ２７を備えており、基準クロックＦ０の周期（１ｎｓｅｃ）を単位としてタイミング信号Ｔ１を遅延させる。Ｄフリップフロップ２１〜２３は入力端から入力される信号を基準クロックＦ０に同期させて出力する。これらのＤフリップフロップ２１〜２３は縦続接続されている。つまり、Ｄフリップフロップ２１の出力端とＤフリップフロップ２２の入力端とが接続され、Ｄフリップフロップ２２の出力端とＤフリップフロップ２３の入力端とが接続されている。尚、Ｄフリップフロップ２１の出力端に、タイミング発生部１２から出力されるタイミング信号Ｔ１が入力される。
【００２７】
セレクタ２４は、タイミング発生部１２から出力されるタイミング信号Ｔ１、Ｄフリップフロップ２１から出力される信号Ｓ１、Ｄフリップフロップ２２から出力される信号Ｓ２、Ｄフリップフロップ２３から出力される信号Ｓ３を入力としており、レジスタ２７に記憶された設定値に応じて、入力される信号の何れか１つを選択して出力する。尚、レジスタ２７の設定値は、同期遅延回路２０ａにおけるタイミング信号Ｔ１の遅延時間を示す情報であり、不図示の制御装置により設定される。
【００２８】
Ｄフリップフロップ２５は、その入力端がセレクタ２４の出力端に接続されており、セレクタ２４から出力される信号Ｓ４を基準クロックＦ０の１周期だけ遅延させて出力する。セレクタ２６は、セレクタ２４から出力される信号Ｓ４及びＤフリップフロップ２５から出力される信号Ｓ５を入力としており、非同期遅延回路２０ｂが備える加算器２９の加算結果に応じて、入力される信号の何れか一方を選択して出力する。具体的には、加算器２９の加算結果にキャリー（桁上げ）が生じていない場合にはセレクタ２４から出力される信号Ｓ４を選択して出力し、キャリーが生じている場合にはＤフリップフロップ２５から出力される信号Ｓ５を選択して出力する。
【００２９】
非同期遅延回路２０ｂは、可変ディレイライン３１、レジスタ３２、及び加算器３３を備えている。可変ディレイライン３１は、セレクタ２６から出力される信号Ｓ６を、加算器３３の加算結果に応じた時間だけ遅延させてタイミング信号Ｔ２ａとして出力する。この可変ディレイライン３１は、集積回路のゲート遅延を利用した遅延素子を複数縦続接続したものである。但し、可変ディレイライン３１の最大遅延時間が、基準クロックＦ０の１周期（１ｎｓｅｃ）未満となるよう設計されている。
【００３０】
例えば、可変ディレイライン３１が備える遅延素子の遅延時間が１２５ｐｓｅｃであるとすると、可変ディレイライン３１は、その遅延素子を８個縦続接続した構成である。かかる構成にすることで、ランダムジッタ及びパターンジッタの影響を従来の４分の１に低減することができるとともに、可変ディレイライン３１の回路規模を４分の１にすることができる。また、可変ディレイライン３１が備える遅延素子の遅延時間が数十ｐｓｅｃであるとすると、可変ディレイライン３１は、その遅延素子を数十個縦続接続した構成である。尚、遅延素子の縦続接続数が増加するとジッタが増加するとともに、可変ディレイライン３１の回路規模が増大するため、可変ディレイライン３１は、スキュー調整に必要となる精度とジッタの発生具合との兼ね合いに応じて設計されるのが望ましい。
【００３１】
レジスタ３２は、非同期遅延回路２０ｂにおけるタイミング信号Ｔ１の第１遅延時間を示す情報を記憶する。ここで、半導体試験装置１に設けられるレジスタ１８は、非同期遅延回路２０ｂにおけるタイミング信号Ｔ１の第２遅延時間を示す情報を記憶する。このため、レジスタ３２の設定値で規定される第１遅延時間とレジスタ１８の設定値で規定される第２遅延時間とを加算した時間が、非同期遅延回路２０ｂにおける遅延時間になる。尚、レジスタ３２，１８の設定値は、不図示の制御装置により設定される。
【００３２】
レジスタ１８の設定値はデスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎの全てに入力されている。このため、レジスタ１８の設定値によってデスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎの各々が備える非同期遅延回路２０ｂに共通した遅延時間を設定することができる。これに対し、レジスタ３２は、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎにそれぞれ設けられている。このため、レジスタ３２の設定値によってデスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎの各々が備える非同期遅延回路２０ｂの遅延時間を個別に設定することができる。このように、レジスタ１８の設定値とレジスタ３２の設定値とによって非同期遅延回路２０ｂの遅延時間を規定することで、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎにおける遅延時間の設定を容易にすることができるとともに、設定の自由度を向上させることができる。
【００３３】
加算器３３は、レジスタ３２に記憶された設定値と、レジスタ１８に記憶された設定値１８とを加算し、その加算結果を可変ディレイライン３１に出力する。ここで、加算器３３は、レジスタ３２に記憶された設定値とレジスタ１８に記憶された設定値１８とを加算した結果が、基準クロックＦ０の１周期（１ｎｓｅｃ）以上になるとキャリーを生ずるように設計されている。加算器３３で生じたキャリーを示す信号はセレクタ２６に出力される。これにより、仮に、レジスタ３２の設定値で規定される第１遅延時間とレジスタ１８の設定値で規定される第２遅延時間との和が基準クロックＦ０の周期（１ｎｓｅｃ）以上になった場合（可変ディレイライン３１の最大遅延時間を超えた場合）でも不具合が生ずることはない。
【００３４】
次に、本発明の一実施形態による半導体試験装置１の動作について説明する。動作が開始されると、パターン発生部１１からはアドレスパターンＡ１が出力され、タイミング発生部１２からはタイミング信号Ｔ１が出力される。タイミング発生部１２出力されたタイミング信号Ｔ１は、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎにそれぞれ入力される。ここで、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎは、入力されたタイミング信号Ｔ１を個別に遅延させる訳であるが、その動作についてデスキュー部１３ａ，１４ａを例に挙げて説明する。
【００３５】
図２は、デスキュー部１３ａにおける各種信号のタイミングチャートである。図２に示す通り、タイミング信号Ｔ１は、時刻ｔ１にタイミング発生部１２から出力されるとする。尚、図２に示す例では、タイミング信号Ｔ１の立ち上がりエッジの時間位置は時刻ｔ１であり、タイミング信号Ｔ１の立ち下がりエッジの時間位置は時刻ｔ２である。デスキュー部１３ａに入力されたタイミング信号Ｔ１は、まずＤフリップフロップ２１の入力端に入力される。Ｄフリップフロップ２１は、入力されるタイミング信号Ｔ１のタイミングで信号Ｓ１として出力する。尚、図２に示す例では、信号Ｓ１の立ち上がりエッジの時間位置は時刻ｔ２である。
【００３６】
Ｄフリップフロップ２１から出力された信号はＳ１、Ｄフリップフロップ２２に入力されて基準クロックＦ０の１周期後（時刻ｔ３）に信号Ｓ２として出力される。同様に、Ｄフリップフロップ２２から出力された信号Ｓ２は、Ｄフリップフロップ２３に入力されて基準クロックＦ０の１周期後（時刻ｔ６）に信号Ｓ３として出力される（図２に示す信号Ｓ１〜Ｓ３参照）。タイミング発生部１２から出力されるタイミング信号Ｔ１及びＤフリップフロップ２１〜２３から出力される信号Ｓ１〜Ｓ３はセレクタ２４に入力される。
【００３７】
ここで、同期遅延回路２０ａにおける遅延量が設定されるレジスタ２７の設定値として、Ｄフリップフロップ２１，２２における遅延量を示す値が設定されているとすると、セレクタ２４は、Ｄフリップフロップ２２から出力される信号Ｓ２を選択して信号Ｓ４として出力する（図２に示す信号Ｓ４参照）。また、レジスタ３２の設定値で規定される第１遅延時間とレジスタ１８の設定値で規定される第２遅延時間とを加算した時間が基準クロックＦ０の１周期よりも短いとすると、加算器３３からキャリーを示す信号が出力されないため、セレクタ２６はセレクタ２４から出力される信号Ｓ４を選択して信号Ｓ６として出力する（図２に示す信号Ｓ６参照）。
【００３８】
セレクタ２６から出力される信号Ｓ６は、可変ディレイライン３１に入力される。可変ディレイライン３１は、入力した信号Ｓ６をレジスタ３２の設定値で規定される第１遅延時間とレジスタ１８の設定値で規定される第２遅延時間とを加算した時間（図２中に示す時刻ｔ３から時刻ｔ４までの時間）だけ遅延させてタイミング信号Ｔ２ａとして出力する。尚、図２に示す通り、タイミング信号Ｔ２ａの立ち上がりエッジの時間位置は時刻ｔ４である。
【００３９】
以上の動作と同様の動作がデスキュー部１４ａにおいても行われ、デスキュー部１４ａからはタイミング信号Ｔ３ａが出力される。ここで、デスキュー部１４ａに設けられたレジスタ３２（不図示）には、図２中に示す時刻ｔ３から時刻ｔ５までの時間を示す値が設定されている。このため、デスキュー部１４ａから出力されるタイミング信号Ｔ３ａの立ち上がりエッジの時間位置は、デスキュー部１３ａから出力されるタイミング信号Ｔ２ａの立ち上がりエッジの時間位置（時刻ｔ４）に対して、時刻ｔ４から時刻ｔ５までの時間だけ遅れる。
【００４０】
デスキュー部１３ａから出力されたタイミング信号Ｔ２ａ及びデスキュー部１４ａから出力されたタイミング信号Ｔ３ａ並びにパターン発生部１１から出力されたアドレスパターンＡ１はフォーマットコントロール部１５ａに入力される。フォーマットコントロール部１５ａは、入力されるこれらの信号に基づいて、タイミング信号Ｔ３ａの立ち上がりエッジを立ち上がりエッジとし、タイミング信号Ｔ４ａの立ち上がりエッジを立ち下がりエッジとするアドレス信号Ａ２ａを生成する。このようにして、立ち上がりエッジ及び立ち下がりエッジの調整が行われたアドレス信号Ａ２ａが生成される。
【００４１】
以上説明したデスキュー部１３ａ，１４ａ及びフォーマットコントロール部１５ａで行われる動作と同様の動作が、デスキュー部１３ｂ，１４ｂ及びフォーマットコントロール部１５ｂ、…、デスキュー部１３ｎ，１４ｎ及びフォーマットコントロール部１５ｎでも行われてアドレス信号Ａ２ｂ，…，Ａ２ｎが生成される。生成されたこれらのアドレス信号Ａ２ａ〜Ａ２ｎは、ドライバ１６ａ〜１６ｎをそれぞれ介して、ＤＵＴ４０ａ〜４０ｎにそれぞれ印加される。
【００４２】
尚、レジスタ３２の設定値で規定される第１遅延時間とレジスタ１８の設定値で規定される第２遅延時間とを加算した時間が基準クロックＦ０の１周期以上である場合には、加算器３３からキャリーを示す信号が出力される。これによりセレクタ２６は、Ｄフリップフロップ２５から出力される信号Ｓ５を選択して信号Ｓ６として出力する。このとき、加算器３３から可変ディレイライン３１には、基準クロックＦ０の１周期を超えた分の時間を示す信号（上記の第１遅延時間と第２遅延時間とを加算した時間から、基準クロックＦ０の１周期を差し引いた時間を示す信号）が出力される。これにより、可変ディレイライン３１は、基準クロックＦ０の１周期よりも短い時間だけ入力される信号Ｓ６を遅延すれば良いことになる。
【００４３】
図３は、本発明の一実施形態による半導体試験装置の変形例の要部構成を示す図である。尚、図３においては、図１に示した構成と同一の構成については同一の符号を付している、図３に示す半導体試験装置２は、図１に示す半導体試験装置１が備えるデスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎに代えて、デスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎを備える点が相違する。尚、デスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎは同様の構成であるため、ここではデスキュー部５３ａについて説明し、他のデスキュー部５３ｂ〜５３ｎ，５４ａ〜５４ｎの説明は省略する。図１に示す通り、デスキュー部５３ａは、同期遅延回路６０ａ、非同期遅延回路６０ｂ、及び補助非同期遅延回路６０ｃからなる。
【００４４】
同期遅延回路６０ａは、図１に示したデスキュー部１３ａの同期遅延回路２０ａと同様に、Ｄフリップフロップ２１〜２３、セレクタ２４、及びレジスタ２７を備えている。但し、Ｄフリップフロップ２５及びセレクタ２６は省略されている。非同期遅延回路６０ａは、図１に示したデスキュー部１３ａの非同期遅延回路２０ｂと同様に、可変ディレイライン３１とレジスタ３２とを備えている。但し、加算器３３は省略されており、レジスタ３２が直接可変ディレイライン３１に接続されている。
【００４５】
補助非同期遅延回路６０ｃは、セレクタ２４から出力される信号を、最大で基準クロックＦ０の１周期の時間だけ遅延させる回路であり、図１中のＤフリップフロップ２５、セレクタ２６、及び加算器３３に代えて設けられている。この補助非同期遅延回路６０ｃは、可変ディレイライン３１と同様に、例えば集積回路のゲート遅延を利用した遅延素子を複数縦続接続した構成である。具体的には、例えば遅延時間が１２５ｐｓｅｃである遅延素子を８個縦続接続した構成である。
【００４６】
補助非同期遅延回路６０ｃは、レジスタ１８の設定値で規定される第２遅延時間だけ、セレクタ２４から出力される信号を遅延させる。この補助非同期遅延回路６０ｃは、デスキュー部５３ｂ〜５３ｎ，５４ａ〜５４ｎにも設けられているため、レジスタ１８の設定値によってデスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎの各々が備える補助非同期遅延回路６０ｃに共通した遅延時間を設定することができる。これに対し、非同期遅延回路６０ｂのレジスタ３２は、デスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎにそれぞれ設けられているため、各々のレジスタ３２の設定値によってデスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎの各々が備える非同期遅延回路６０ｂの遅延時間を個別に設定することができる。このように、本実施形態では、補助非同期遅延回路６０ｃを設けることで、構成を簡易化しつつ図１に示すデスキュー部１３ａと同様の機能を実現している。
【００４７】
以上説明した通り、本発明の一実施形態による半導体試験装置によれば、同期遅延回路２０ａ，６０ａによってタイミング信号Ｔ１の遅延時間を基準クロックＴ１の周期を単位として大きく可変することができるとともに、非同期遅延回路２０ｂ，６０ｂによってタイミング信号Ｔ１の遅延時間を基準クロックＴ１の周期より短い時間で細かく可変することができる。このため、大幅な回路規模の増大を招くことなく、調整可能範囲が広く且つ高精度にスキュー調整を行うことができる。
【００４８】
尚、上述した実施形態では、説明を簡単にするためにＤＵＴ４０ａ〜４０ｎの信号入力ピン（アドレスピン）に関して設けられる半導体試験装置１，２の構成のみを図示し、この構成に着目して説明した。しかしながら、ＤＵＴ４０ａ〜４０ｎがメモリである場合には、ＤＵＴ４０ａ〜４０ｎは信号入力ピン（アドレスピン）及び信号入出力ピン（データピン）を備えており、ＤＵＴ４０ａ〜４０ｎの試験を行う場合には、アドレスピンにアドレス信号を印加するとともにデータピンに試験信号に印加してＤＵＴ４０ａ〜４０ｎに試験信号をそれぞれ書き込む必要がある。また、アドレスピンにアドレス信号を印加してＤＵＴ４０ａ〜４０ｎに書き込まれた信号をデータピンから読み出し、この信号と予め設定された期待パターンとを比較してパス／フェイルを判定する必要がある。
【００４９】
以上の試験を行うために、図１及び図３に示したパターン発生部１１は、ＤＵＴ４０ａ〜４０ｎに印加するアドレス信号Ａ２ａ〜Ａ２ｎを生成するためのアドレスパターンＡ１以外に、ＤＵＴ４０ａ〜４０ｎに印加する試験信号を生成するための試験パターン、及び上記のパス／フェイルを判定するための期待パターンも発生する。また、タイミング発生部１２が発生するタイミング信号Ｔ１（第１タイミング信号）は、アドレス信号Ａ２ａ〜Ａ２ｎをＤＵＴ４０ａ〜４０ｎに印加するタイミングを規定するために用いられるのみならず、試験信号をＤＵＴ４０ａ〜４０ｎに印加するタイミングを規定するためにも用いられる。更に、タイミング発生部１２は、上記のパス／フェイルの判定タイミングを規定するストローブ信号（第２タイミング信号）も生成する。
【００５０】
また、フォーマットコントロール部１５ａ〜１５ｎは、アドレスパターンＡ１とタイミング信号Ｔ１とを用いてＤＵＴ４０ａ〜４０ｎに印加するアドレス信号Ａ２ａ〜Ａ２ｎを生成するのみならず、パターン発生部１１で生成される試験パターンとタイミング信号Ｔ１とを用いてＤＵＴ４０ａ〜４０ｎのデータピンに印加する試験信号も生成する。ここで、本実施形態の半導体試験装置１，２は、図１及び図３に示す通り、アドレス信号Ａ２ａ〜Ａ２ｎのスキュー調整を行うために、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎ、デスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎをそれぞれ備えているが、これらと同様の構成を試験信号のスキュー調整を行うために設けるのが望ましい。
【００５１】
また、フォーマットコントロール部１５ａ〜１５ｎは、ＤＵＴ４０ａ〜４０ｎのデータピンから出力される信号を、タイミング発生部１２から出力されるストローブ信号のタイミングで保持し、この保持した信号とパ−タン発生部１１から出力される期待パターンとを用いてパス／フェイルを判定する。ここで、ＤＵＴ４０ａ〜４０ｎとフォーマットコントロール部１５ａ〜１５ｎとの間には、ＤＵＴ４０ａ〜４０ｎのデータピンから出力される信号と所定の電圧値とを比較するコンパレータ（図示省略）が設けられており、信号がコンパレータを通過する際にスキュー（コンパレータスキュー）が生ずる。このスキュー調整を行うために、デスキュー部１３ａ〜１３ｎ，１４ａ〜１４ｎ、デスキュー部５３ａ〜５３ｎ，５４ａ〜５４ｎと同様の構成を、タイミング発生部１２から出力されるストローブ信号に対して設けるのが望ましい。
【００５２】
以上、本発明の実施形態による半導体試験装置について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＤＵＴ４０ａ〜４０ｎがメモリであり、半導体試験装置１，２がメモリテスタである場合を例に挙げて説明したが、本発明は、論理回路の試験を行うロジックテスタにも適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態による半導体試験装置の要部構成を示す図である。
【図２】デスキュー部１３ａにおける各種信号のタイミングチャートである。
【図３】本発明の一実施形態による半導体試験装置の変形例の要部構成を示す図である。
【図４】従来の半導体試験装置の要部構成を示す図である。
【図５】デスキュー部１５０ａにおける各種信号のタイミングチャートである。
【符号の説明】
【００５４】
１，２            半導体試験装置
１１              パターン発生部
１２              タイミング発生部
１３ａ〜１３ｎ    デスキュー部
１４ａ〜１４ｎ    デスキュー部
１５ａ〜１５ｎ    フォーマットコントロール部
２０ａ            同期遅延回路
２０ｂ            非同期遅延回路
２１〜２３        Ｄフリップフロップ
２４              セレクタ
２５              Ｄフリップフロップ
２６              セレクタ
２７              レジスタ
４０ａ〜４０ｎ    ＤＵＴ
５３ａ〜５３ｎ    デスキュー部
５４ａ〜５４ｎ    デスキュー部
６０ａ            同期遅延回路
６０ｂ            非同期遅延回路
６０ｃ            補助非同期遅延回路
Ａ１              アドレスパターン
Ｆ０              基準クロック
Ｔ１              タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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