(57)【要約】【課題】ＣＲＣ機能を備えたメモリを試験することが可能なメモリ試験装置を実現する。【解決手段】ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、前記ＤＵＴから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記ＤＵＴから出力されるデータに付加された符号語を比較して良否判定を行う。【選択図】  図１
2008123623.tif 000002
【特許請求の範囲】
【請求項１】
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
前記ＤＵＴから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記ＤＵＴから出力されるデータに付加された符号語を比較して良否判定を行う
ことを特徴とするメモリ試験装置。
【請求項２】
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力する
ことを特徴とするメモリ試験装置。
【請求項３】
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、
前記パターン信号を波形整形して前記ＤＵＴへ印加するピンエレクトロニクスと
を備えたことを特徴とするメモリ試験装置。
【請求項４】
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、
前記パターン信号を波形整形して前記ＤＵＴへ印加すると共に前記パターン信号と前記ＤＵＴからの出力信号を比較判定するピンエレクトロニクスと
を備えたことを特徴とするメモリ試験装置。
【請求項５】
前記パターン発生器が、
テストプログラムのシーケンスを制御するシーケンス制御部と、
このシーケンス制御部からの信号によりインストラクションを出力するインストラクションメモリと、
前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号を発生する発生部と、
前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択して前記複数の情報ビットに対する符号語を演算し、符号語信号を出力するＣＲＣ機能部と、
前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するピン出力選択部とから構成されることを特徴とする
請求項３若しくは請求項４に記載のメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリを被試験対象デバイス（以下、ＤＵＴ（Device Under Test）という）とするメモリ試験装置に関し、ＣＲＣ（Cyclic Redundancy Check）機能を備えたメモリを試験することが可能なメモリ試験装置に関する。
【背景技術】
【０００２】
近年、メモリの高速化が進み、入出力データの転送速度が数Gbpsまで上がってきている。入出力データが数Gbpsになると転送エラーが問題となってくる。
【０００３】
そこで、誤り検出法の一つであるＣＲＣ機能を備えたメモリが検討されている。ＣＲＣとは、送信する情報ビットを標準化されている生成多項式で割り算した余り（以下、符号語という）を情報ビットに付加して送信し、受信側で符号語が付加された情報ビットを同じ生成多項式で割り算して割り切れなかった場合に誤りがあるとする方式である。
【０００４】
従来のメモリ試験装置に関連する先行技術文献としては次のようなものがある。
【０００５】
【特許文献１】特開２００４−３４８８９２号公報
【０００６】
図３はこのような従来のメモリ試験装置を示す構成ブロック図である。ＤＵＴ１００は、被試験対象デバイスである。シーケンス制御部１は、ジャンプ、ループ等のテストプログラムのシーケンスを制御し、プログラムカウンタ信号を出力する。
【０００７】
インストラクションメモリ２は、プログラムカウンタ信号が入力され、このプログラムカウンタ信号をアドレスとしてアクセスされるメモリである。また、テスト実行前に予めインストラクションと呼ばれるデータが格納されている。
【０００８】
アドレス発生部３は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ１００のアドレス信号を発生する。データ発生部４は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ１００のデータ信号を発生する。
【０００９】
制御信号発生部５は、インストラクションメモリ２からインストラクションが入力され、このインストラクションに従ってＤＵＴ１００の制御信号、すなわち、チップセレクト、ライトイネーブル、リードイネーブル等を発生する。
【００１０】
アドレス発生部３、データ発生部４及び制御信号発生部５は発生部３０を構成している。
【００１１】
ピン出力選択部６は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ２からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部３からのアドレス信号、データ発生部４からのデータ信号、若しくは、制御信号発生部５からの制御信号の中から１ビットを選択して出力する。
【００１２】
シーケンス制御部１、インストラクションメモリ２、ピン出力選択部６及び発生部３０はパターン発生器５０を構成している。
【００１３】
波形整形部７は、ピン出力選択部６からパターン信号が入力され、このパターン信号をテストプログラムで指定された波形フォーマット及びタイミングで波形整形してＤＵＴ１００に印加する。波形フォーマットとは、ＮＲＺ（Non Return to Zero）やＲＺ（Return to Zero）等をいう。
【００１４】
期待値判定部８は、ピン出力選択部６からパターン信号が入力され、テストプログラムで指定されたタイミングでこのパターン信号とＤＵＴ１００の出力信号を比較して判定する。判定結果はメモリ試験装置８０で内部処理される。
【００１５】
波形整形部７及び期待値判定部８はピン毎に備えられ、ピンエレクトロニクス５１を構成している。また、パターン発生器５０及びピンエレクトロニクス５１はメモリ試験装置８０を構成している。
【００１６】
図３に示す従来例の動作を図４を用いて説明する。図４は従来のメモリ試験装置の動作を示すタイミングチャートである。
【００１７】
図４において、”Ａ”はアドレス発生部３から発生されるアドレス信号で、ビット幅は”Ｌ＋１”ビット（Ｌは整数）である。”Ｔ”はデータ発生部４から発生されるデータ信号で、ビット幅は”Ｍ＋１”ビット（Ｍは整数）である。また、”ＲＢ”は制御信号発生部５から発生される制御信号で、ビット幅は”Ｎ＋１”ビット（Ｎは整数）である。
【００１８】
アドレス信号、データ信号及び制御信号はそれぞれピン出力選択部６に入力され、ピン出力選択部６で１ビットが選択されて波形整形部７、若しくは、期待値判定部８に出力される。
【００１９】
具体的には、まず、ピン出力選択部６は、制御信号”ＲＢ［Ｎ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された制御信号を基にピン１〜ピン８に”ＲＢ０”〜”ＲＢ７”としてＤＵＴ１００に出力する。
【００２０】
次に、ピン出力選択部６は、アドレス信号”Ａ［Ｌ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択されたアドレス信号を基にピン１〜ピン８に”Ａ０”〜”Ａ７”としてＤＵＴ１００に出力する。同様に、”Ａ８”〜”Ａ１５”及び”Ａ１６”〜”Ａ２３”を出力する。
【００２１】
次に、ピン出力選択部６は、データ信号”Ｔ［Ｍ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択されたデータ信号を基にピン１〜ピン８に”Ｔ０”〜”Ｔ７”としてＤＵＴ１００に出力する。同様に、”Ｔ８”〜”Ｔ１５”及び”Ｔ１６”〜”Ｔ２３”を出力する。
【００２２】
なお、ＤＵＴ１００からデータを読み出す時には、データ信号”Ｔ０”〜”Ｔ７”、”Ｔ８”〜”Ｔ１５”及び”Ｔ１６”〜”Ｔ２３”は期待値判定部８で期待値として使用される。
【００２３】
最後に、ピン出力選択部６は、制御信号”ＲＢ［Ｎ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された制御信号を基にピン１〜ピン８に”ＲＢ８”〜”ＲＢ１５”としてＤＵＴ１００に出力する。
【００２４】
この結果、ピン出力選択部６がインストラクションメモリ２からのインストラクションに従ってアドレス発生部３から出力されるアドレス信号、データ発生部４から出力されるデータ信号及び制御信号発生部５から出力される制御信号の中から１ビットを選択し、波形整形部７がＤＵＴ１００へ出力、若しくは、期待値判定部８がデータ信号とＤＵＴ１００からの出力信号を比較判定することにより、予めパターンデータを持つことなく、ＤＵＴ１００に印加するパターンをテストプログラムに従って発生することができるので、大容量メモリ等のデバイスを試験することが可能になる。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかし、図３に示す従来例では、ＣＲＣ機能を備えていないため、ＤＵＴ１００に印加する信号に符号語を付加することも、ＤＵＴ１００から入力される信号に付加されている符号語の良否を判定することもできないので、ＣＲＣ機能を備えたメモリを試験することができないという問題があった。
従って本発明が解決しようとする課題は、ＣＲＣ機能を備えたメモリを試験することが可能なメモリ試験装置を実現することにある。
【課題を解決するための手段】
【００２６】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
前記ＤＵＴから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記ＤＵＴから出力されるデータに付加された符号語を比較して良否判定を行うことを特徴とする。
【００２７】
請求項２記載の発明は、
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力する
ことを特徴とする。
【００２８】
請求項３記載の発明は、
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記ＤＵＴへ印加するピンエレクトロニクスとを備えたことを特徴とする。
【００２９】
請求項４記載の発明は、
ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、
インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記ＤＵＴへ印加すると共に前記パターン信号と前記ＤＵＴからの出力信号を比較判定するピンエレクトロニクスとを備えたことを特徴とする。
【００３０】
請求項５記載の発明は、
請求項３若しくは請求項４に記載のメモリ試験装置において、
前記パターン発生器が、
テストプログラムのシーケンスを制御するシーケンス制御部と、このシーケンス制御部からの信号によりインストラクションを出力するインストラクションメモリと、前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号を発生する発生部と、前記インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択して出力するＣＲＣ選択部と、前記複数の情報ビットに対する符号語を演算し、符号語信号を出力するＣＲＣ演算部と、前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するピン出力選択部とから構成されることを特徴とする。
【発明の効果】
【００３１】
本発明によれば次のような効果がある。
請求項１の発明によれば、ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、前記ＤＵＴから出力されるデータに対する期待値に基づいて演算した符号語期待値と前記ＤＵＴから出力されるデータに付加された符号語を比較して良否判定を行うことにより、ＤＵＴからの符号語ビットが付加された出力信号を比較判定することができるので、ＣＲＣ機能を備えたメモリを試験することが可能になる。
【００３２】
請求項２の発明によれば、ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、演算した符号語をアドレス信号、データ信号、若しくは、制御信号に付加して出力することにより、ＤＵＴに対して符号語ビットを付加した信号を出力することができるので、ＣＲＣ機能を備えたメモリを試験することが可能になる。
【００３３】
請求項３及び請求項５の発明によれば、ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記ＤＵＴへ印加するピンエレクトロニクスとを備えたことにより、ＤＵＴに対して符号語ビットを付加した信号を出力することができるので、ＣＲＣ機能を備えたメモリを試験することが可能になる。
【００３４】
請求項４及び請求項５の発明によれば、ＣＲＣ機能を備えたメモリをＤＵＴとするメモリ試験装置であって、インストラクションに従ってアドレス信号、データ信号、若しくは、制御信号の中から複数の情報ビットを選択し、この複数の情報ビットに対する符号語を演算して符号語信号を生成すると共に前記インストラクションに従って前記アドレス信号、前記データ信号、前記制御信号、若しくは、前記符号語信号の中から１ビットを選択してパターン信号を出力するパターン発生器と、前記パターン信号を波形整形して前記ＤＵＴへ印加すると共に前記パターン信号と前記ＤＵＴからの出力信号を比較判定するピンエレクトロニクスとを備えたことにより、ＤＵＴに対して符号語ビットを付加した信号を出力する、若しくは、ＤＵＴからの符号語ビットが付加された出力信号を比較判定することができるので、ＣＲＣ機能を備えたメモリを試験することが可能になる。
【発明を実施するための最良の形態】
【００３５】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るメモリ試験装置の一実施例を示す構成ブロック図であり、図３と共通する部分には同一の符号を付けている。図１と図３の構成で異なる点は、ＣＲＣ選択部９とＣＲＣ演算部１０を追加し、ピン出力選択部１１にＣＲＣ演算部１０の出力を入力していることである。
【００３６】
ＣＲＣ選択部９は、インストラクションメモリ２から入力されるインストラクションに従い、アドレス発生部３からのアドレス信号、データ発生部４からのデータ信号、若しくは、制御信号発生部５からの制御信号の中からＣＲＣ演算部１０で使用する複数の情報ビットを選択して出力する。
【００３７】
ＣＲＣ演算部１０は、ＣＲＣ選択部９からの情報ビットに対する符号語を演算し、この符号語を信号として（以下、符号語信号という）ピン出力選択部６へ出力する。
【００３８】
ＣＲＣ選択部及びＣＲＣ演算部１０はＣＲＣ機能部３１を構成している。
【００３９】
ピン出力選択部１１は、メモリ試験装置のピン毎に備えられ、インストラクションメモリ２からインストラクションが入力される。そして、このインストラクションに従い、アドレス発生部３からのアドレス信号、データ発生部４からのデータ信号、制御信号発生部５からの制御信号、若しくは、ＣＲＣ演算部１０からの符号語の中から１ビットを選択して出力する。
【００４０】
シーケンス制御部１、インストラクションメモリ２、ピン出力選択部１１、発生部３０及びＣＲＣ機能部３１はパターン発生器５２を構成している。また、パターン発生器５２及びピンエレクトロニクス５１はメモリ試験装置８１を構成している。
【００４１】
図１に示す実施例の動作を図２を用いて説明する。図２は本発明のメモリ試験装置の動作を示すタイミングチャートである。
【００４２】
図２において、図４と同様に、”Ａ”はアドレス発生部３から発生されるアドレス信号で、ビット幅は”Ｌ＋１”ビット（Ｌは整数）である。”Ｔ”はデータ発生部４から発生されるデータ信号で、ビット幅は”Ｍ＋１”ビット（Ｍは整数）である。また、”ＲＢ”は制御信号発生部５から発生される制御信号で、ビット幅は”Ｎ＋１”ビット（Ｎは整数）である。
【００４３】
ＣＲＣ選択部９は、インストラクションメモリ２からのインストラクションに従い、アドレス信号”Ａ［Ｌ：０］”の中から４０ビット、制御信号”ＲＢ［２３：０］”の中から２４ビットを選択して出力する。
【００４４】
そして、ＣＲＣ演算部１０は、ＣＲＣ選択部９から入力されるアドレス信号”Ａ［３９：０］”及び制御信号”ＲＢ［２３：０］”を用いて符号語を演算する。演算された符号語は符号語信号”ＣＲＡ［７：０］”としてピン出力選択部６へ出力される。
【００４５】
ピン出力選択部６は、制御信号”ＲＢ［Ｎ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された制御信号を基にピン１〜ピン８に”ＲＢ０”〜”ＲＢ７”としてＤＵＴ１００に出力する。
【００４６】
次に、ピン出力選択部６は、アドレス信号”Ａ［Ｌ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択されたアドレス信号を基にピン１〜ピン８に”Ａ０”〜”Ａ７”としてＤＵＴ１００に出力する。同様に、”Ａ８”〜”Ａ１５”、”Ａ１６”〜”Ａ２３”、”Ａ２４”〜”Ａ３１”及び”Ａ３２”〜”Ａ３９”を出力する。
【００４７】
次に、ピン出力選択部６は、制御信号”ＲＢ［Ｎ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された制御信号を基にピン１〜ピン８に”ＲＢ８”〜”ＲＢ１５”としてＤＵＴ１００に出力する。同様に、”ＲＢ１６”〜”ＲＢ２３”を出力する。
【００４８】
そして、ピン出力選択部６は、符号語信号”ＣＲＡ［７：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された符号語信号を基にピン１〜ピン８に”ＣＲＡ０”〜”ＣＲＡ７”としてＤＵＴ１００に出力する。
【００４９】
ＣＲＣ演算部１０は、ＣＲＣ選択部９から入力されるデータ信号”Ｔ［６３：０］を用いて符号語を演算する。演算された符号語は符号語信号”ＣＲＢ［７：０］”としてピン出力選択部６へ出力される。
【００５０】
ピン出力選択部６は、データ信号”Ｔ［Ｍ：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択されたデータ信号を基にピン１〜ピン８に”Ｔ０”〜”Ｔ７”としてＤＵＴ１００に出力する。同様に、”Ｔ８”〜”Ｔ１５”、”Ｔ１６”〜”Ｔ２３”、”Ｔ２４”〜”Ｔ３１”、”Ｔ３２”〜”Ｔ３９”、”Ｔ４０”〜”Ｔ４７”、”Ｔ４８”〜”Ｔ５５”、”Ｔ５６”〜”Ｔ６３”を出力する。
【００５１】
最後に、ピン出力選択部６は、符号語信号”ＣＲＢ［７：０］”の中からピン毎に１ビットを選択し、波形整形部７は、選択された符号語信号を基にピン１〜ピン８に”ＣＲＢ０”〜”ＣＲＢ７”としてＤＵＴ１００に出力する。
【００５２】
なお、ＤＵＴ１００からデータを読み出す時には、データ信号”Ｔ０”〜”Ｔ６３”及び”ＣＲＢ０”〜”ＣＲＢ７”は期待値判定部８で期待値として使用される。この場合、データ信号”Ｔ０”〜”Ｔ６３”はＤＵＴ１００に書き込まれているデータと同じになるようにユーザによってテストプログラムに書かれている。
【００５３】
このように、本発明では、ＤＵＴ１００からデータを読み出す時には、ＤＵＴ１００から符号語が付加された出力信号の情報ビットを割り算し、その余りを確認して良否判定するのではなく、ＣＲＣ演算部１０で演算した期待値、すなわち、ＤＵＴ１００から出力されるデータに対する期待値に基づいて演算した符号語の期待値（以下、符号語期待値という）とＤＵＴ１００の出力信号を比較して良否判定を行っている。
【００５４】
ＤＵＴ１００から出力されるデータは、テストプログラムにおいて前もってＤＵＴ１００に書き込まれているデータであり、テストプログラムに演算式等で記述されている。そのため、同じ演算式等を用いることでＤＵＴ１００から出力されるデータに対する期待値を発生することができ、この期待値に基づいて符号語期待値を演算することができる。
【００５５】
この結果、ＣＲＣ選択部９がインストラクションメモリ２からのインストラクションに従ってアドレス発生部３から出力されるアドレス信号、データ発生部４から出力されるデータ信号及び制御信号発生部５から出力される制御信号の中から複数の情報ビットを選択し、ＣＲＣ演算部１０が選択された情報ビットを用いて符号語を演算して符号語信号を生成し、波形整形部７がアドレス信号、データ信号、若しくは、制御信号に符号語信号を付加してＤＵＴ１００へ出力、若しくは、期待値判定部８がデータ信号の期待値及び符号語期待値とＤＵＴ１００からの出力信号を比較判定することにより、ＤＵＴ１００に対して符号語ビットを付加した信号を出力すると共にＤＵＴ１００からの符号語ビットが付加された出力信号を比較判定することができるので、ＣＲＣ機能を備えたメモリを試験することが可能になる。
【００５６】
なお、図１に示す実施例においてピンエレクトロニクス５１は波形整形部７及び期待値判定部８で構成されているが、必ずしもこのようにする必要はなく、ピンによっては波形整形部７のみとしてもよい。
【００５７】
また、図２に示す実施例においてアドレス信号”Ａ”を４０ビット、データ信号”Ｔ”を６４ビット、制御信号”ＲＢ”を２４ビット、符号語信号”ＣＲＡ”を８ビット、符号語信号”ＣＲＢ”を８ビットとして出力しているが、必ずしもこれに限定されるものではなく、ＤＵＴ１００の仕様に合わせて出力することも可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明に係るメモリ試験装置の一実施例を示す構成ブロック図である。
【図２】本発明のメモリ試験装置の動作を示すタイミングチャートである。
【図３】従来のメモリ試験装置を示す構成ブロック図である。
【図４】従来のメモリ試験装置の動作を示すタイミングチャートである。
【符号の説明】
【００５９】
１  シーケンス制御部
２  インストラクションメモリ
３  アドレス発生部
４  データ発生部
５  制御信号発生部
６，１１  ピン出力選択部
７  波形整形部
８  期待値判定部
９  ＣＲＣ選択部
１０  ＣＲＣ演算部
３０  発生部
３１  ＣＲＣ機能部
５０，５２  パターン発生器
５１  ピンエレクトロニクス
１００  ＤＵＴ
【図１】
2008123623.tif 000003
【図２】
2008123623.tif 000004
【図３】
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【図４】
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