(57)【要約】【課題】ＦＥＴを直列に多段接続したスイッチ回路装置は、各ＦＥＴの直流検査をすることができず、出荷前に高周波測定による選別が必要であった。【解決手段】基板を貫通するバイアホールとその内壁の縦型金属層によって、基板の第１主面のスイッチング素子と、第２主面の電極パッドを接続したスイッチ回路装置において、全てのＦＥＴの電極が検査できるように検査用電極パッドを第２主面に設け、外部端子電極パッドおよび検査用電極パッドを用いて各ＦＥＴの直流検査を行う。これにより、出荷前の高周波測定による選別が不要となり、計測のための工数が低減できる。検査用電極パッドには外部端子となるバンプ電極を設けず、小さい面積で十分であるので、チップサイズの増大を回避できる。また実装基板上の配線等と検査用電極パッドが十分離間しているため、高周波信号の漏れを防止できる。【選択図】    図２
2008010640.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板と、
前記基板の第１主面に設けられ複数のＦＥＴを直列に接続したＦＥＴ群により構成されたスイッチング素子と、
前記基板の第２主面に設けられ、前記ＦＥＴの一部の電極と前記スイッチング素子の外部端子とに接続する第１電極パッドと、
前記基板の第２主面に設けられ前記ＦＥＴの他の電極と接続する第２電極パッドと、
前記基板の第１主面から第２主面に達して設けられ、前記ＦＥＴと、前記第１電極パッドおよび前記第２電極パッドとをそれぞれ接続する導電手段と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記第２電極パッドは前記外部端子に非接続であることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項３】
前記外部端子はバンプ電極であり、該バンプ電極は前記第２主面に設けられることを特徴とする請求項１に記載の化合物半導体スイッチ回路装置。
【請求項４】
化合物半導体基板と、
前記基板の第１主面に設けられ、ソース電極、ドレイン電極およびゲート電極を有する複数のＦＥＴを直列に接続したＦＥＴ群により構成されたスイッチング素子と、
前記基板の第２主面に設けられた前記スイッチング素子の共通入力端子、出力端子および制御端子と、
前記基板の第２主面に設けられ、前記ＦＥＴの一部の電極と前記共通入力端子、出力端子および制御端子とにそれぞれ接続する第１電極パッドと、
前記基板の第２主面に設けられ、前記ＦＥＴの他の電極と接続する第２電極パッドと、
前記基板の第１主面から第２主面に達して設けられ、前記ＦＥＴと、前記第１電極パッドおよび前記第２電極パッドとをそれぞれ接続する導電手段と、
を具備することを特徴とする化合物半導体スイッチ回路装置。
【請求項５】
前記共通入力端子、出力端子および制御端子はバンプ電極であることを特徴とする請求項４に記載の化合物半導体スイッチ回路装置。
【請求項６】
前記第２電極パッドは前記第１電極パッドより小さいことを特徴とする請求項１または請求項４に記載の化合物半導体スイッチ回路装置。
【請求項７】
前記第２電極パッドは検査用電極パッドであることを特徴とする請求項１または請求項４に記載の化合物半導体スイッチ回路装置。
【請求項８】
少なくとも２つの前記導電手段は、前記基板を貫通し、前記第１電極パッドおよび第２電極パッドに対応して設けられたバイアホールと、該バイアホールの少なくとも側壁に設けられた金属層により構成されることを特徴とする請求項1または請求項４に記載の化合物半導体スイッチ回路装置。
【請求項９】
隣り合う前記金属層の間に設けられ、前記第１主面から前記第２主面に達する伝導領域を有することを特徴とする請求項８に記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記制御端子に接続する前記導電手段は、前記第１主面から前記第２主面に達する伝導領域であることを特徴とする請求項４に記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体スイッチ回路装置に係り、特に高周波特性検査を不要とした小型の化合物半導体スイッチ回路装置に関する。
【背景技術】
【０００２】
第３世代携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置では、２６ｄＢｍ程度の信号を通すためＦＥＴを３段に直列接続する必要がある。このスイッチ回路装置は、ＳＰＤＴと呼ばれ、計６個のＦＥＴを使用し、外部端子は共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。
【０００３】
図１３は、従来の化合物半導体スイッチ回路装置の一例を示す回路図である。図１３の如くスイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１のＦＥＴ１−３のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２のＦＥＴ２−３のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００４】
そして、上記の如き多段接続のＦＥＴにより構成されたスイッチ回路装置において、各ＦＥＴに接続する検査用端子によって、各ＦＥＴの直流検査を行う方法も知られている。
【０００５】
図１４は、すべてのＦＥＴの直流検査が可能なスイッチ回路装置を示す。
【０００６】
チップの表面に、ユーザが使用する外部端子（共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２）に接続する電極パッドと、直流検査用端子Ｃ１−１、Ｃ１−２、Ｃ２−１、Ｃ２−２に接続する電極パッドを配置する。そして外部端子および直流検査用端子によって、スイッチ回路装置を構成するＦＥＴのすべての電極が外部に導出される。外部端子および直流検査用端子は、セラミック基板裏面に設けられた導電パターン２である（例えば特許文献１参照）。
【特許文献１】特開２００４−２５４０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
スイッチ回路装置は高周波特性として、インサーションロス、アイソレーション、出力電力の３つの特性をユーザに保証する必要があるが、これらは、スイッチ回路装置を構成するすべてのＦＥＴについて直流検査が行えれば、保証することができる。
【０００８】
ここで、ＦＥＴが１段のＳＰＤＴスイッチなどでは、計２つのＦＥＴ１、ＦＥＴ２のソース電極、ドレイン電極、ゲート電極がそれぞれすべて外部に導出されるため、２つのＦＥＴともその直流特性を検査することができる。すなわち、ＦＥＴが１段のＳＰＤＴスイッチではＦＥＴを直流検査することにより上記の高周波特性を保証できるので、高周波特性の検査を省略することができる。
【０００９】
しかし、図１３の如く多段のスイッチ回路装置では、ＦＥＴ１−１のドレイン電極およびＦＥＴ１−２のソース電極、ＦＥＴ１−２のドレイン電極およびＦＥＴ１−３のソース電極、ＦＥＴ２−１のドレイン電極およびＦＥＴ２−２のソース電極、ＦＥＴ２−２のドレイン電極およびＦＥＴ２−３のソース電極が外部に導出されない。つまり、各ＦＥＴのすべての電極が外部に導出されないので、すべてのＦＥＴの直流検査をそれぞれ完全には行うことができない。従って、各ＦＥＴがスペックどおりにできているかどうかの確認や、全ＦＥＴの良品、不良品の選別ができない。
【００１０】
従って、上記の高周波特性を保証するために直流検査とは別に高周波特性を検査する必要があった。高周波特性の検査装置は直流検査装置と別の装置となるため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまう。
【００１１】
そこで、図１４の如く、ユーザが使用する外部端子の他に検査用端子を設け、これらを用いて、全てのＦＥＴのソース電極およびドレイン電極を外部に導出する方法がある。これにより、各ＦＥＴ毎に直流検査が可能となり、高周波特性検査が省略できる。
【００１２】
しかし、この場合はユーザがスイッチ回路装置の端子として実際に使用する端子（外部端子）以外に検査用端子が増え、パッケージサイズが大きくなる問題がある。
【００１３】
またこの方法の場合、検査用端子はユーザで使用されることが無く、ユーザのセットの実装基板上で何れの配線等にも接続されない状態となる。しかし、検査用端子はチップ上ではすべてのＦＥＴのソース電極およびドレイン電極に接続されるため、その電位は高周波信号により高周波振動している。つまり、ユーザのセットの実装基板上において検査用端子と隣接する配線などとの間で干渉が発生し、高周波信号が漏れる問題があった。
【課題を解決するための手段】
【００１４】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板と、前記基板の第１主面に設けられ複数のＦＥＴを直列に接続したＦＥＴ群により構成されたスイッチング素子と、前記基板の第２主面に設けられ、前記ＦＥＴの一部の電極と前記スイッチング素子の外部端子とに接続する第１電極パッドと、前記基板の第２主面に設けられ前記ＦＥＴの他の電極と接続する第２電極パッドと、前記基板の第１主面から第２主面に達して設けられ、前記ＦＥＴと、前記第１電極パッドおよび前記第２電極パッドとをそれぞれ接続する導電手段とを具備することにより解決するものである。
【００１５】
第２に、化合物半導体基板と、前記基板の第１主面に設けられ、ソース電極、ドレイン電極およびゲート電極を有する複数のＦＥＴを直列に接続したＦＥＴ群により構成されたスイッチング素子と、前記基板の第２主面に設けられた前記スイッチング素子の共通入力端子、出力端子および制御端子と、前記基板の第２主面に設けられ、前記ＦＥＴの一部の電極と前記共通入力端子、出力端子および制御端子とにそれぞれ接続する第１電極パッドと、前記基板の第２主面に設けられ、前記ＦＥＴの他の電極と接続する第２電極パッドと、前記基板の第１主面から第２主面に達して設けられ、前記ＦＥＴと、前記第１電極パッドおよび前記第２電極パッドとをそれぞれ接続する導電手段とを具備することにより解決するものである。
【発明の効果】
【００１６】
本発明に依れば以下の効果が得られる。
【００１７】
第１に、チップの裏面に、ユーザが使用する外部端子に接続する外部端子電極パッドと、検査用電極パッドをそれぞれ設けたフリップチップのスイッチ回路装置とする。そして、外部端子電極パッドおよび検査用電極パッドに直接プロービングしてＦＥＴの直流検査を行う。つまり、多段ＦＥＴの全てのソース電極およびドレイン電極が接続する電極パッドがチップ裏面に配置され、ゲート電極は制御端子に接続されるので、所望のＦＥＴについて３つの電極すべてを使用した直流検査が可能となる。従って、出荷前に高周波測定による選別が不要となる。
【００１８】
従来は、高周波特性の検査装置は直流検査装置と別の装置であったため、測定工数としては、高周波特性検査時間が付加されるだけでなく、直流検査装置から高周波特性検査装置へ被測定素子を搬送する時間も付加される。従って検査工数が大幅に増大し、高価な高周波特性検査装置の投資を必要とするため、その償却も加わり、トータルコストが大幅に増加してしまう。
【００１９】
しかし、本発明の実施形態によれば、高価な高周波計測器を生産ラインに準備する必要が無く、高周波計測のための工数も不要となる。
【００２０】
第２に、外部端子電極パッドとおよび検査用電極パッドを直接プロービングして直流検査を行うため、検査用電極パッドを検査用端子として外部に導出する必要はない。つまり、外部端子電極パッドにはバンプ電極を設けるが、検査用電極パッドにはバンプ電極を設けない。検査用電極パッドは、直流検査用のプローブが接触可能な面積を確保すれば十分であり、外部端子電極パッドに比較して十分小さくできる。従って、外部端子電極パッド間の隙間に配置でき、従来のチップサイズを維持できる。
【００２１】
また、検査用電極パッドにはバンプ電極が設けられないため、ユーザのセットの実装基板とはコンタクトせず、基板表面と離間している。従って、ソース電極およびドレイン電極に接続することにより検査用電極パッドに高周波信号が伝搬する場合であっても、実装基板上の隣接する配線などに高周波信号が漏れることはない。
【発明を実施するための最良の形態】
【００２２】
図１から図１２を参照し、本発明の実施の形態を詳細に説明する。本実施形態では、化合物半導体スイッチ回路装置の一例として、３つのスイッチング素子を有するＳＰ３Ｔ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｔｈｒｅｅ  Ｔｈｒｏｗ）を用いて説明する。
【００２３】
まず、図１から図９を参照し、本発明の第１の実施形態を説明する。
【００２４】
図１は、ＳＰ３Ｔの一例を示す図であり、１チップ上に集積化される回路図と電極パッドを併記した回路概要図である。
【００２５】
本実施形態のスイッチ回路装置は、化合物半導体基板と、スイッチング素子と、外部端子と、第１電極パッドと、第２電極パッドと、導電手段を有する。
【００２６】
スイッチング素子は、基板１の第１主面に設けられ、複数のＦＥＴを直列に接続したＦＥＴ群により構成される。外部端子は、共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３であり、各ＦＥＴの一部の電極が接続する。
【００２７】
第１電極パッドおよび第２電極パッドは、基板１の第２主面Ｓ２に設けられる。第１電極パッド３１には外部端子となるバンプ電極（ここでは不図示）が設けられる。
【００２８】
また、第２電極パッド３２は、第１電極パッド３１とは直接的には非接続のＦＥＴの他の電極が接続する。第１電極パッド３１とＦＥＴの一部の電極、および第２電極パッド３２とＦＥＴの他の電極とは、基板１の第１主面から第２主面に達して設けられた導電手段によりそれぞれ接続される。
【００２９】
スイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続しスイッチング素子となる第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３からなる。また、第１のＦＥＴ群Ｆ１の一端のＦＥＴのソース電極（あるいはドレイン電極）、第２のＦＥＴ群Ｆ２の一端のＦＥＴのソース電極（あるいはドレイン電極）および第３のＦＥＴ群Ｆ３の一端のＦＥＴのソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ第１制御抵抗ＣＲ１を介して第１制御端子Ｃｔｌ１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ第２制御抵抗ＣＲ２を介して第２制御端子Ｃｔｌ２に接続する。また第３のＦＥＴ群Ｆ３の３つのゲート電極がそれぞれ第３制御抵抗ＣＲ３を介して第３制御端子Ｃｔｌ３に接続する。
【００３０】
第１制御抵抗ＣＲ１の一部は第１のＦＥＴ群Ｆ１の各ゲート電極に接続する抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ１−３により構成され、第２制御抵抗ＣＲ２の一部は第２のＦＥＴ群Ｆ２の各ゲート電極に接続する抵抗ＶＲ２−１、ＶＲ２−２、ＶＲ２−３により構成され、第３制御抵抗ＣＲ３の一部は第３のＦＥＴ群Ｆ３の各ゲート電極に接続する抵抗ＶＲ３−１、ＶＲ３−２、ＶＲ３−３により構成される。
【００３１】
更に、第１のＦＥＴ群Ｆ１の他端のＦＥＴのドレイン電極（あるいはソース電極）が第１出力端子ＯＵＴ１に接続する。また第２のＦＥＴ群Ｆ２の他端のＦＥＴのドレイン電極（あるいはソース電極）が第２出力端子ＯＵＴ２に接続し、第３のＦＥＴ群Ｆ３の他端のＦＥＴのドレイン電極（あるいはソース電極）が第３出力端子ＯＵＴ３に接続したものである。尚、ＦＥＴにおいてソース電極およびドレイン電極は等価であり、以下いずれかを用いて説明するが、これらを入れ替えても同様である。
【００３２】
第１、第２および第３制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３に印加される制御信号はいずれか１つがＨレベルでその他がＬレベルの組み合わせとなっており、Ｈレベルの信号が印加されたＦＥＴ群がＯＮして、共通入力端子ＩＮに入力された高周波アナログ信号をいずれかの出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ１、Ｃｔｌ２、Ｃｔｌ３の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００３３】
以下、このスイッチ回路装置において外部に導出され、ユーザ側で使用される共通入力端子ＩＮ、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３、および第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３をスイッチ回路装置の外部端子と称する。
【００３４】
各外部端子は、第１電極パッド３１である外部端子電極パッドと接続する。外部端子電極パッド３１はすなわち共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３、および第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３である。
【００３５】
更に、本実施形態では外部端子電極パッド３１の他に第２電極パッド３２である６つの検査用電極パッドＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２、ＣＫ３−１、ＣＫ３−２を設ける。後に詳述するが検査用電極パッド３２には、各ＦＥＴにおいて外部端子電極パッド３１と直接的には非接続のソース電極またはドレイン電極が接続し、これによりＦＥＴのすべての電極に完成品として検査可能な電極パッドを供給することができる。
【００３６】
例えば、第１のＦＥＴ群Ｆ１側について説明する。ＦＥＴ１−１のドレイン電極とＦＥＴ１−２のソース電極が接続し、これらの電極は共通の検査用電極パッドＣＫ１−１に接続される。また、ＦＥＴ１−２のドレイン電極とＦＥＴ１−３のソース電極が接続し、これらの電極は共通の検査用電極パッドＣＫ１−２に接続される。ＦＥＴ１−１のソース電極は、共通入力端子パッドＩに接続して外部に導出され、ＦＥＴ１−３のドレイン電極は第１出力端子パッドＯ１に接続して外部に導出される。更に３つのＦＥＴのゲート電極は共通で第１制御端子パッドＣ１に接続して外部に導出される。
【００３７】
即ち、第１のＦＥＴ群Ｆ１を構成するＦＥＴの全てのソース電極、ゲート電極、ドレイン電極が、外部端子電極パッド３１または検査用電極パッド３２のどちらかに接続される。
【００３８】
第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３も第１のＦＥＴ群Ｆ１と同様であるので詳細な説明は省略するが、第２のＦＥＴ群Ｆ２においては、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３の全てのソース電極、ゲート電極、ドレイン電極が、共通入力端子パッドＩ、第２制御端子パッドＣ２、第２出力端子パッドＯ２および検査用電極パッドＣＫ２−１、ＣＫ２−２に接続される。
【００３９】
また、第３のＦＥＴ群Ｆ３においては、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３の全てのソース電極、ゲート電極、ドレイン電極が、共通入力端子パッドＩ、第３制御端子パッドＣ３、第３出力端子パッドＯ３および検査用電極パッドＣＫ３−１、ＣＫ３−２に接続される。
【００４０】
このように、全てのＦＥＴの電極を外部端子電極パッド３１または検査用電極パッド３２に接続することで、各々のＦＥＴに対して完全な直流検査をすることができる。これにより高周波特性検査を省いてスイッチ回路装置の高周波特性を保証することができる。その理由を以下に説明する。
【００４１】
前述の如く、スイッチ回路装置は高周波特性として、インサーションロス、アイソレーション、出力電力の３つの特性をユーザに保証する必要がある。まず、インサーションロスは、ＦＥＴのＯＮ抵抗と強い相関が有る。つまり、ＦＥＴの直流検査によりＯＮ抵抗を検査すれば、インサーションロスそのものを測定しなくてもインサーションロスをユーザに保証できる。次に、アイソレーションは、ＦＥＴのリーク電流（Ｉｇｓｓ）が大きいとアイソレーションが悪く、リーク電流（Ｉｇｓｓ）が所定の大きさ以下であれば、アイソレーションの生産バラツキはほとんどない。すなわち、アイソレーションもＦＥＴの直流検査により良品、不良品の選別ができる。更に出力電力は、ＦＥＴのＩＤＳＳとピンチオフ電圧に強い相関がある。すなわち、ＦＥＴの直流検査により、ＦＥＴのＩＤＳＳとピンチオフ電圧を検査すれば、出力電力そのものを測定しなくても出力電力をユーザに保証できる。
【００４２】
本発明の実施形態においては、共通入力端子ＩＮ、第１制御端子Ｃｔｌ−１、第２制御端子Ｃｔｌ−２、第３制御端子Ｃｔｌ−３および第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３に接続する外部端子電極パッド３１の他に、検査用電極パッド３２が設けられ、スイッチ回路装置を構成する多段接続のＦＥＴの全ての電極が外部端子電極パッド３１または検査用電極パッド３２に接続されている。つまり外部端子電極パッド３１および検査用電極パッド３２にプロービングすることで、それぞれのＦＥＴのＯＮ抵抗、Ｉｇｓｓ、ＩＤＳＳ、ピンチオフ電圧を検査することができ、直流検査のみで高周波特性を保証することができる。
【００４３】
図２は、図１の回路を１チップに集積化したスイッチ回路装置の平面図である。尚、本実施形態では、ＧａＡｓ基板１の第１主面（表面）Ｓ１にスイッチング素子が配置され、第１主面Ｓ１と対向する第２主面（裏面）Ｓ２に、スイッチング素子に接続する全ての電極パッドが配置される。図２は、第１主面Ｓ１および第２主面Ｓ２の平面図を重畳させた図である。
【００４４】
ＧａＡｓ基板１の第１主面Ｓ１にスイッチング素子となる３つのＦＥＴ群を配置する。第１のＦＥＴ群Ｆ１は例えば、ソース電極、ドレイン電極およびゲート電極を有するＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の３つのＦＥＴを直列に接続したものである。第２のＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２、ＦＥＴ２−３を直列に接続したものである。第３のＦＥＴ群Ｆ３は、ＦＥＴ３−１、ＦＥＴ３−２、ＦＥＴ３−３を直列に接続したものである。
【００４５】
各ＦＥＴ群を構成する９つのゲート電極にはそれぞれ、第１制御抵抗ＣＲ１、第２制御抵抗ＣＲ２、第３制御抵抗ＣＲ３が接続されている。
【００４６】
第１層目の金属層であり基板１の第１主面Ｓ１にオーミックに接触する表面オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０ｓは各ＦＥＴのソース電極、ドレイン電極等を形成するものであり、図２では、第３層目の金属層である表面配線金属層（Ｔｉ／Ｐｔ／Ａｕ）３０ｓと重なるために図示されていない。
【００４７】
基板１の第１主面に点線で示した第２層目の金属層による配線は、各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（例えばＰｔ／Ｍｏ）２０であり、実線で示した表面配線金属層３０ｓは、各素子を接続する配線を形成する。
【００４８】
第２主面Ｓ２には、外部端子電極パッド３１および検査用電極パッド３２が設けられる。外部端子電極パッド３１は、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３であり、それぞれスイッチ回路装置の共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３と接続する。一方、検査用電極パッドＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２、ＣＫ３−１、ＣＫ３−２は外部端子（共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３）と直接的には接続しない。
【００４９】
全ての電極パッドは第１主面（表面）Ｓ１と対向する第２主面（裏面）Ｓ２に設けられ、各ＦＥＴの電極と導電手段により接続される。
【００５０】
図３は、第１主面Ｓ１を示す平面図である。
【００５１】
第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の構成は同様であるので、以下主に第１のＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓが、第２主面Ｓ２に設けられた共通入力端子パッドＩ（ここでは不図示）に接続されるソース電極３５であり、この下に表面オーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓがＦＥＴ１−１のドレイン電極３６であり、この下に表面オーミック金属層で形成されるドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。
【００５２】
ＦＥＴ１−２では、上側から延びる３本のソース電極３５は、ＦＥＴ１−１のドレイン電極３６と接続している。
【００５３】
ＦＥＴを多段に直列に接続したスイッチ回路装置はＦＥＴ１段のスイッチ回路装置に比べ、ＦＥＴ群がＯＦＦの時により大きな電圧振幅に耐えられるため高出力スイッチ回路装置となる。このＦＥＴ１−１とＦＥＴ１−２の接続部ＣＰとなるソース電極３５およびドレイン電極３６は、一般には高周波信号の通過点に過ぎず外部に導出する必要が無い。つまりユーザが使用する外部端子とはならず、外部端子用電極パッド３１とは接続しない。
【００５４】
しかし、本実施形態では、各ＦＥＴの接続部ＣＰとなるソース電極３５およびドレイン電極３６を、直流検査用のパッドに接続する。すなわち第２主面Ｓ２に検査用電極パッドＣＫ１−１（ここでは不図示）を設け、ＦＥＴ１−１のドレイン電極３６およびＦＥＴ１−２のソース電極３５を接続する。つまり、検査用電極パッドＣＫ１−１と対応する接続部ＣＰの表面配線金属層３０ｓの下方に、基板１を貫通するバイアホール５５を設け、バイアホール５５の少なくとも側壁には縦型金属層６５を設ける。
【００５５】
また、ＦＥＴ１−２の下側から延びる３本のドレイン電極３６は、ＦＥＴ１−３のソース電極３５に接続している。この両電極の下に表面オーミック金属層がある。これらは櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。ＦＥＴ１−２とＦＥＴ１−３の接続部ＣＰとなるドレイン電極３６およびソース電極３５も高周波信号の通過点に過ぎず、一般には外部に導出する必要が無いため外部端子用電極パッド３１とは接続しない。
【００５６】
本実施形態では、ＦＥＴ１−２とＦＥＴ１−３の接続部ＣＰの表面配線金属層３０ｓ下方にもバイアホール５５および縦型金属層６５を設ける。そして縦型金属層６５を第２主面Ｓ２に設けた検査用電極パッドＣＫ１−２（不図示）と接続する。これによりＦＥＴ１−２とＦＥＴ１−３の接続部ＣＰとなるドレイン電極３６およびソース電極３５も検査することができる。
【００５７】
ＦＥＴ１−３は上側から伸びる櫛歯状の３本の表面配線金属層３０ｓがソース電極３５であり、この下に表面オーミック金属層で形成されるソース電極がある。また下側から伸びる櫛歯状の３本の表面配線金属層３０ｓが、第２主面Ｓ２に設けられた出力端子パッドＯ１（不図示）に接続するドレイン電極３６であり、この下に表面オーミック金属層で形成されるドレイン電極がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間にゲート金属層２０で形成されるゲート電極２７が５本の櫛歯形状に配置されている。各ゲート電極２７は、同じくゲート金属層２０で形成されるゲート配線２１によって各櫛歯が束ねられる。
【００５８】
動作領域１００は、ＧａＡｓ基板１に、一点鎖線の如く例えばｎ型不純物を選択的にイオン注入した領域であり、動作領域１００内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。
【００５９】
基板１の周辺にも、基板１を貫通するバイアホール５５が設けられる。バイアホール５５は、第２主面Ｓ２に配置され、高周波信号が伝搬する共通入力端子パッドＩ、第１〜第３出力端子パッドＯ１〜Ｏ３に対応して設けられる。また、バイアホール５５の少なくとも側壁は縦型金属層６５で被覆され、これにより第１〜第３のＦＥＴ群Ｆ１〜Ｆ３と、共通入力端子パッドＩ、第１〜第３出力端子パッドＯ１〜Ｏ３が接続される。
【００６０】
また、各縦型金属層６５に添って伝導領域１５５が設けられる。伝導領域１５５は、基板１の第１主面Ｓ１から第２主面Ｓ２まで達して設けられたｎ型の不純物領域１５５（以下縦型ｎ＋型領域１５５）である。縦型ｎ＋型領域１５５は、隣り合って配置され、異なる高周波信号が伝搬する縦型金属層６５間に配置される。これにより、縦型金属層６５間に漏れる高周波信号を防止できるものであるが、これについては後述する。
【００６１】
また、第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の間の基板１の第１主面Ｓ１表面には、浮遊伝導領域１７０を設ける。浮遊伝導領域１７０は外部よりいかなる電位も印加されず、島状に設けられたｎ型不純物領域であり、不純物濃度は１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３程度である。
【００６２】
ＦＥＴを直列に接続する領域、すなわちＦＥＴ１−１とＦＥＴ１−２、およびＦＥＴ１−２とＦＥＴ１−３の接続部ＣＰにおいては、基板１表面に設けられた窒化膜（不図示）上に表面配線金属層３０ｓが延在している。また、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２が隣接する領域では、互いの表面配線金属層３０ｓが窒化膜上で近接する。表面配線金属層３０ｓには、高周波アナログ信号が伝搬するため、その下層の窒化膜が容量成分となり、高周波信号が窒化膜を通過して半絶縁基板１に達してしまう。
【００６３】
さらに半絶縁基板１が誘電体として働き、半絶縁基板１中で漏れた高周波信号による電荷の充放電が発生し、隣り合う表面配線金属層３０ｓとの間で高周波信号が漏れる。また半絶縁基板１中の第１のＦＥＴ群Ｆ１側の伝導領域（例えば動作領域１００）および第２のＦＥＴ群Ｆ２側の伝導領域（例えば動作領域１００）の間の領域において、同様に高周波信号による電荷の充放電が発生し、隣り合う伝導領域との間で高周波信号の漏れが発生する。しかし、図の如く浮遊伝導領域１７０を間に配置することにより、半絶縁基板１が連続した一様な誘電体として働かなくなり、半絶縁基板１中に高周波信号が漏れた場合であっても、隣り合う表面配線金属層３０ｓ間および伝導領域間において電荷の充放電による高周波信号の漏れが発生することを阻止できる。
【００６４】
ＦＥＴ１−１、ＦＥＴ１―２、ＦＥＴ１−３のゲート配線２１は、動作領域１００外で抵抗ＶＲ１（抵抗ＶＲ１−１、ＶＲ１−２、ＶＲ１−３）とそれぞれ接続する。抵抗ＶＲ１は、基板１の第１主面Ｓ１から第２主面Ｓ２まで達して設けられた他の伝導領域であり、具体的には１０ＫΩ程度の抵抗値を有するｎ型不純物領域である。抵抗ＶＲ１（以下縦型抵抗ＶＲ１）は、第２主面Ｓ２上で配線され第１制御端子パッドＣ１（不図示）に接続する。すなわち、縦型抵抗ＶＲ１は各ＦＥＴのゲート配線２１と第１制御端子パッドＣ１を接続する導電手段であり、第１制御抵抗ＣＲ１（不図示）の一部を構成する抵抗である。
【００６５】
第２ＦＥＴ群Ｆ２のゲート配線２１も同様に、縦型抵抗ＶＲ２（抵抗ＶＲ２−１、ＶＲ２−２、ＶＲ２−３）に接続し、第３のＦＥＴ群Ｆ３のゲート配線２１も、縦型抵抗ＶＲ３（抵抗ＶＲ３−１、ＶＲ３−２、ＶＲ３−３）に接続する。
【００６６】
図４は、図３のａ−ａ線断面図である。
【００６７】
ノンドープのＧａＡｓ基板１にｐ−型領域１３およびｎ型のチャネル層１２を設け、その両側にソース領域１８およびドレイン領域１９を形成する高濃度のｎ＋型の不純物領域が設けられる。チャネル層１２にはゲート電極２７がショットキー接合する。ゲート電極２７の周囲はパッシベーション膜となる窒化膜６０ｓにより被覆される。またソース領域１８およびドレイン領域１９には、表面オーミック金属層１０ｓで形成されるソース電極１５およびドレイン電極１６が設けられる。更にこの上に窒化膜６０ｓａが設けられ、窒化膜６０ｓａの開口部を介して表面配線金属層３０ｓで形成されるソース電極３５およびドレイン電極３６が、１層目のソース電極１５およびドレイン電極１６とコンタクトする。尚、ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３の接続点ＣＰを構成する表面配線金属層３０ｓは、窒化膜６０ｓａ上に延在する。また、隣り合うＦＥＴ群（例えば第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２）の表面配線金属層３０ｓは窒化膜６０ｓａ上で近接して配置される（図２、図３、図６参照）。基板１表面は、ジャケットコート膜となる窒化膜６０ｓｂで被覆される。
【００６８】
図５は、第２主面Ｓ２の平面図である。
【００６９】
第２主面Ｓ２には、全ての電極パッド、すなわち外部端子電極パッド３１と検査用電極パッド３２が配置される。例えばチップの周辺部に、共通入力端子パッドＩ、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３の７つの外部端子電極パッド３１が配置される。そしてそれらの内側に、６つの検査用電極パッドＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２、ＣＫ１−３、ＣＫ２−３が配置される。各電極パッドは、表面配線金属層３０ｓと同じ構成の裏面配線金属層３０ｒにより形成される。
【００７０】
高周波信号が伝搬する共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３と、検査用電極パッド３２にはバイアホール５５がそれぞれ対応して設けられ、バイアホール５５側壁の縦型金属層６５が共通入力端子パッドＩおよび第１〜第３出力端子パッドＯ１〜Ｏ３、検査用電極パッド３２と電気的に接続する。ここではバイアホール５５を電極パッドに重畳して設け、バイアホール５５側壁の縦型金属層６５を直接電極パッドに接続する例を示すが、第２主面Ｓ２に電極パッドに接続する配線を設け、配線とバイアホール５５を重畳させて、バイアホール５５側壁の縦型金属層６５と接続してもよい。また１つの配線（または電極パッド）と複数のバイアホール５５を重畳させて、各バイアホール５５側壁に設けた縦型金属層６５を１つの配線（または電極パッド）にそれぞれ接続しても良い。
【００７１】
また基板１を貫通する縦型ｎ＋型領域１５５が、それぞれの縦型金属層６５に添って、配置される。縦型ｎ＋型領域１５５を設けることにより、縦型金属層６５から基板１内部に伸びる空乏層を阻止できるため、異なる高周波信号が伝搬し、隣り合う縦型金属層６５間で漏れる高周波信号を防止できる。
【００７２】
更に、ＤＣ電位（高周波ＧＮＤ電位）が印加される第１〜第３制御端子パッドＣ１〜Ｃ３に対応して縦型抵抗ＶＲ１、ＶＲ２、ＶＲ３が設けられる。縦型抵抗ＶＲ１、ＶＲ２、ＶＲ３は第１主面Ｓ１から第２主面Ｓ２まで達し、第１〜第３制御端子パッドＣ１〜Ｃ３と接続する。例えば第１のＦＥＴ群Ｆ１においては、縦型抵抗ＶＲ１−１が第１制御端子パッドＣ１と直接接続し、縦型抵抗ＶＲ１−２、ＶＲ１−３は裏面配線Ｗを介して第１制御端子パッドＣ１に接続する。裏面配線Ｗは、各電極パッドを構成する裏面配線金属層３０ｒにより形成される。
【００７３】
すべての外部端子電極パッド３１には、破線の如くバンプ電極１１２が設けられる。バンプ電極１１２は例えば半田ボールであり、スイッチ回路装置の外部端子となる。バンプ電極１１２の直径は例えば３００μｍであり、外部端子電極パッド３１はバンプ電極１１２の接続に十分な面積（例えば３２０μｍ×３２０μｍ）を有する。
【００７４】
一方、検査用電極パッド３２には、バンプ電極１１２が設けられない。検査用電極パッド３２は直流検査を行うための電極パッドであり、プローブが接触可能な面積を確保すれば十分である。つまり検査用電極パッド３２にはユーザが使用する端子が接続することはない。検査用電極パッド３２の面積は、外部端子電極パッド３１の面積より十分小さく、例えば３０μｍ×３０μｍである。
【００７５】
更に、各電極パッドがコンタクトする基板１の第２主面Ｓ２の表面には、例えばｎ＋型の不純物領域である、裏面ｎ＋型領域１３０ｒが設けられる。これらは、各電極パッドよりはみ出して、これらの周辺に設けられる。
【００７６】
裏面ｎ＋型領域１３０ｒの不純物濃度は、１×１０１７ｃｍ−３〜５０×１０１７ｃｍ−３であり、各電極パッドを介して基板１に広がる空乏層を抑制し、アイソレーションを向上できる。
【００７７】
図６を参照して、更に説明する。図６は、図２、図３、図５のｂ−ｂ線断面図であり、第１のＦＥＴ群Ｆ１についての説明するが、第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３についても同様である。
【００７８】
全ての電極パッドは第１主面（表面）Ｓ１に対向する第２主面（裏面）Ｓ２に設けられ、各ＦＥＴの電極と導電手段を介して接続される。導電手段は、少なくとも側壁が金属層６５で被覆されたバイアホール５５、または縦型抵抗ＶＲである。
【００７９】
第１出力端子パッドＯ１と検査用電極パッドＣＫ１−１、ＣＫ１−２においては、これらに対応するバイアホール５５が基板１の第１主面Ｓ１から第２主面Ｓ２に達し、基板１を貫通して設けられる。バイアホール５５は、ここでは対応する電極パッドと重畳して設けられる。表面配線金属層３０ｓは、第１のＦＥＴ群Ｆ１において２層目のソース電極３５およびドレイン電極３６を構成する金属層であり、各電極パッドを構成する裏面配線金属層３０ｒは、表面配線金属層３０ｓと同じ構成の金属層である。
【００８０】
そしてバイアホール５５の側壁は縦型金属層６５で被覆される。ここではバイアホール５５内に縦型金属層６５が充填される場合を示すが、少なくともバイアホール５５の側壁が被覆されていればよい。これにより、例えば、ＦＥＴ１−３のドレイン電極３６と、第１出力端子パッドＯ１とが縦型金属層６５により電気的に接続される。また外部端子とは接続しないＦＥＴ１−１のドレイン電極３６とＦＥＴ１−２のソース電極３５が接続点ＣＰにおいて検査用電極パッドＣＫ１−１と接続し、外部端子とは接続しないＦＥＴ１−２のドレイン電極３６とＦＥＴ１−３のソース電極３５が接続点ＣＰにおいて検査用電極パッドＣＫ１−２と接続する（図３参照）。
【００８１】
尚、縦型金属層６５と、表面配線金属層３０ｓおよび裏面配線金属層３０ｒとは、それぞれ基板とのオーミック性を向上させるための表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒを介してコンタクトする。表面オーミック金属層１０ｓは、各ＦＥＴの１層目のソース電極１５およびドレイン電極１６を構成する金属層である。また裏面オーミック金属層１０ｒは、表面オーミック金属層１０ｓと同じ構成の金属層である。表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒは、バイアホール５５より大きければよい。
【００８２】
表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓとコンタクトする。表面配線金属層３０ｓ上はジャケットコート膜となる窒化膜６０ｓｂで被覆される。
【００８３】
裏面配線金属層３０ｒも同様に、パッシベーション膜となる窒化膜６０ｒａに設けた開口部を介して裏面オーミック金属層１０ｒとコンタクトする。裏面配線金属層３０ｒ上はジャケットコート膜となる窒化膜６０ｒｂで被覆される。
【００８４】
但し、縦型金属層６５と、表面配線金属層３０ｓおよび裏面配線金属層３０ｒとは、それぞれ必ずしも表面オーミック金属層１０ｓおよび裏面オーミック金属層１０ｒを介してコンタクトさせる必要は無く、それぞれ直接コンタクトさせても良い。
【００８５】
そして、共通入力端子パッドＩ、第１出力端子パッドＯ１、第２出力端子パッドＯ２、第３出力端子パッドＯ３、第１制御端子パッドＣ１、第２制御端子パッドＣ２、第３制御端子パッドＣ３は、それぞれにバンプ電極１１２を設けることにより、スイッチ回路装置の共通入力端子ＩＮ、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、第３出力端子ＯＵＴ３、第１制御端子Ｃｔｌ１、第２制御端子Ｃｔｌ２、第３制御端子Ｃｔｌ３と接続する。また、検査用電極パッドＣＫ１−１、ＣＫ１−２、ＣＫ２−１、ＣＫ２−２、ＣＫ３−１、ＣＫ３−２は、各ＦＥＴにおいて、外部端子電極パッド３１とは直接的には接続しないソース電極３５またはドレイン電極３６と接続する。
【００８６】
また、第１出力端子パッドＯ１と検査用電極パッドＣＫ１−２の如く、異なる高周波信号が伝搬する縦型金属層６５が隣り合って配置された場合、それらの間に縦型ｎ＋型領域１５５を配置する。以下、これについて説明する。
【００８７】
共通入力端子パッドＩ−第１出力端子パッドＯ１（第２出力端子パッドＯ２、第３出力端子パッドＯ３も同様）間には高周波アナログ信号が伝搬する。また、例えば第１出力端子パッドＯ１に接続する縦型金属層６５は、バイアホール５５内の基板１とショットキー接合を形成する。
【００８８】
図６において、第１出力端子パッドＯ１は伝搬する高周波信号によりその電位が時々刻々変化し、すなわち第１出力端子パッドＯ１に接続する縦型金属層６５ａの電位も時々刻々変化する。また同じ金属配線上であっても高周波信号がある距離を伝搬する前と伝搬した後で、位置が異なれば位相が異なるため、電位も異なる。更に、検査用電極パッドＣＫ１−２は外部端子には接続しないが、その縦型金属層６５ｂはＦＥＴのソース電極３５またはドレイン電極３６に接続している。すなわち、縦型金属層６５ｂも伝搬する高周波信号によりその電位が時々刻々に変化する。
【００８９】
このように、異なる高周波信号が伝搬する縦型金属層６５ａ、６５ｂが隣り合って配置された場合、その離間距離が短いと、例えば縦型金属層６５ａによるショットキー接合から基板１に広がった空乏層が隣り合う縦型金属層６５ｂに達し、これらの間で高周波信号が漏れる。空乏層は縦型金属層６５ａと６５ｂのどちらか電位の低い方から高い方に向かって広がる。従って縦型金属層６５ｂの方が低い電位の場合は、縦型金属層６５ｂによるショットキー電極から縦型金属層６５ａに向かって空乏層が広がる。
【００９０】
そこで本実施形態では、電極パッドにそれぞれ接続し、異なる高周波信号がそれぞれ伝搬する縦型金属層６５ａ、６５ｂが隣り合って配置された場合、これらの間に縦型ｎ＋型領域１５５を配置する。
【００９１】
縦型ｎ＋型領域１５５の不純物濃度は、１×１０１７ｃｍ−３〜５０×１０１７ｃｍ−３であり、イオン注入などにより形成したｎ＋型不純物領域である。従って、不純物がドープされていない基板１と異なり、縦型ｎ＋型領域１５５内では空乏層がほとんど広がることはない。
【００９２】
尚、基板１は、基板の比抵抗は１×１０７Ω・ｃｍ以上、１×１０９Ω・ｃｍ以下の半絶縁性基板である。これに対し、ガラス、セラミック、ゴム、酸化膜および窒化膜のような絶縁物の比抵抗は１×１０１０Ω・ｃｍ以上である。つまり半絶縁性基板１は半導体であり、絶縁物とは本質的に異なる。
【００９３】
つまり、縦型金属層６５ａ、６５ｂから基板１に水平方向に空乏層が広がる場合であっても、縦型ｎ＋型領域１５５により隣り合う縦型金属層６５に空乏層が達することを防止できる。従って、隣接する縦型金属層６５ａ、６５ｂ間で漏れる高周波信号を防止でき、スイッチ回路装置のアイソレーションを向上できる。
【００９４】
尚、縦型ｎ＋型領域１５５は、縦型金属層６５と離間させて、隣り合う縦型金属層６５間に配置することによりアイソレーションの向上を図ることもできる。しかし、この場合、縦型ｎ＋型領域１５５を設けることによってパターン上の制約が発生する場合もある。
【００９５】
そこで、本実施形態では、それぞれの縦型金属層６５の外側にそれらに添ってコンタクトする縦型ｎ＋型領域１５５を設けた。これにより、隣り合う縦型金属層６５間には常に縦型ｎ＋型領域１５５が配置されることになり、何れの方向に広がる空乏層であってもその広がり抑制できる。つまり、縦型ｎ＋型領域１５５を設けることによるパターン上の制約がなく、パターンが密集する場合などに好適である。
【００９６】
また、隣接する他の縦型金属層６５との間に、縦型金属層６５にコンタクトする縦型ｎ＋型領域１５５と、離間した縦型ｎ＋型領域１５５を併設してもよい。これにより高周波信号の漏れを防止する効果が増し、より大きなパワーの高周波信号の漏れを防止できる。
【００９７】
また、表面オーミック金属層１０ｓ、ゲート金属層２０、表面配線金属層３０ｓ、裏面オーミック金属層１０ｒ、裏面配線金属層３０ｒがコンタクトする基板１の第１主面Ｓ１および第２主面Ｓ２の表面には、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられる。これらは、各金属層よりはみ出して、各金属層の周辺に設けられる。これにより各金属層と基板１との間に形成されるショットキー接合から基板１に広がる空乏層を抑制する。すなわち、近接して配置される伝導領域（金属層や不純物領域）との間において高周波信号が漏れることを防止し、アイソレーションを向上できる。
【００９８】
すなわち、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒのいずれも、各電極パッドまたは各配線と、基板１表面とのコンタクト面積より大きいパターンで配置するとよい。
【００９９】
尚、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、これらとコンタクトする金属層（表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒ、表面配線金属層３０ｓ、裏面配線金属層３０ｒ、またはゲート配線２１）の下方全面に配置される場合を示したが、これに限らず当該金属層と直流電流が流れる状態で接続（以下直流的に接続）すればよい。すなわち、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよく、また金属層から５μｍ以下程度離間して金属層の周辺に設けられてもよい。
【０１００】
次に、縦型抵抗ＶＲについて図６の縦型抵抗ＶＲ１−１を参照して説明する。
【０１０１】
ＦＥＴ１−１のゲート電極２７を束ねたゲート配線２１は、動作領域１００外で、表面配線金属層３０ｓおよび表面オーミック金属層１０ｓを介して、縦型抵抗ＶＲ１−１と接続する。表面配線金属層３０ｓは、窒化膜６０ｓａに設けた開口部を介して表面オーミック金属層１０ｓおよびゲート配線２１とコンタクトする。表面配線金属層３０ｓ上は窒化膜６０ｓｂで被覆される。
【０１０２】
縦型抵抗ＶＲ１−１は第１主面Ｓ１から第２主面Ｓ２に達して設けられ、第２主面Ｓ２の表面において裏面オーミック金属層１０ｒを介して裏面配線金属層３０ｒに接続する。裏面配線金属層３０ｒは、窒化膜６０ｒａに設けた開口部を介して、裏面オーミック金属層１０ｒとコンタクトし、裏面配線金属層３０ｒの表面は窒化膜６０ｒｂで被覆される。裏面配線金属層３０ｒは、第１制御端子パッドＣ１の一部である。
【０１０３】
縦型抵抗ＶＲ１−２、ＶＲ１−３も縦型抵抗ＶＲ１−１とほぼ同様の構成であるが、裏面配線金属層３０ｒは、裏面配線Ｗの一部であり、これを介して第１制御端子パッドＣ１に接続する。第１制御端子パッドＣ１には、第１制御端子Ｃｔｌ１となるバンプ電極１１２が接続する。縦型抵抗ＶＲ１は、第１主面Ｓ１または第２主面Ｓ２の表面において数μｍ２程度の面積を有し、抵抗値は１０ＫΩ程度である。縦型抵抗ＶＲ１と裏面配線Ｗは、第１制御抵抗ＣＲ１の一部を構成する（図２、図３、図５参照）。
【０１０４】
第１主面Ｓ１および第２主面Ｓ２の表面には、縦型ｎ＋型領域１５５と同様の理由から表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒが設けられ、アイソレーション向上を図っている。表面ｎ＋型領域１３０ｓは、表面オーミック金属層１０ｓおよびゲート配線２１の下方に連続してこれらよりはみ出して設けられる。また、裏面ｎ＋型領域１３０ｒは、裏面オーミック金属層１０ｒよりはみ出して設けられる。
【０１０５】
スイッチ回路装置の制御抵抗は、５ＫΩ以上の高い抵抗値が必要である。従って、従来の構造では、例えば図１４の如く、所定の抵抗値を得るために制御抵抗をチップ表面で引き回す必要があり、チップの小型化を阻んでいる。
【０１０６】
しかし、本実施形態によれば、基板１の垂直方向の厚みを利用して縦型抵抗ＶＲ１を形成できる。これによってチップ表面での第１制御抵抗ＣＲ１の占有面積を小さくできるので、チップの小型化が実現する。
【０１０７】
また、縦型抵抗ＶＲ１と他の伝導領域（例えば縦型ｎ＋型領域１５５）は同じ構造であり、同一工程にて形成できるので、縦型抵抗ＶＲ１を形成するための新たな工数を追加することなく実施できる。
【０１０８】
尚、説明は省略するが、縦型抵抗ＶＲ２、ＶＲ３は縦型抵抗ＶＲ１と同様の構成である。
【０１０９】
図６において縦型抵抗ＶＲ１−１と、隣り合う縦型金属層６５（ここでは例えば検査用電極パッドＣＫ１−１に接続する縦型金属層６５）の間にも縦型ｎ＋型領域１５５を設けると良い。
【０１１０】
縦型抵抗ＶＲ１−１（他の縦型抵抗も同様）は不純物の拡散領域であり、半絶縁性の基板１との間に接合は形成されない。空乏層は接合に逆バイアスが印加されたとき接合部から発生し、接合部に印加された逆バイアス電圧が大きいほど広がる距離が大きくなる。従って、縦型抵抗ＶＲ１−１側面から空乏層は発生しない。
【０１１１】
一方、検査用端子パッドＣＫ１−１は、既述の如く高周波信号が伝搬するＦＥＴ１−１とＦＥＴ１−２の接合部に接続する。従って検査用端子パッドＣＫ１−１に接続する縦型金属層６５と基板１とのショットキー接合からは空乏層が広がる。ここで、前述の如く縦型金属層６５を伝搬する高周波信号の電位と、第１制御端子パッドＣ１に印加される電位は時々刻々変化する。そして、検査用電極パッドＣＫ１−１に接続する縦型金属層６５を伝搬する高周波信号の電位が、第１制御端子パッドＣ１の電位より低い場合のみ、縦型金属層６５から基板１に空乏層が広がる。
【０１１２】
例えば、第１制御端子パッドＣ１の制御信号が３Ｖ／０Ｖで変化する場合、検査用電極パッドＣＫ１−１のＤＣバイアス電位は２．４Ｖ程度である。そして検査用電極パッドＣＫ１−１には高周波信号が伝搬するため、その高周波信号レベルに応じて、検査用電極パッドＣＫ１−１の実際の電位は２．４Ｖを中心に変化する。例えば第１制御端子パッドＣ１が３Ｖの場合、当然であるが検査用電極パッドＣＫ１−１の方が第１制御端子パッドＣ１より電位が低い時間帯が発生する。そしてこの時間帯において、検査用電極パッドＣＫ１−１に接続する縦型金属層６５からの空乏層が第１制御端子パッドＣ１（又はそれに接続する縦型抵抗ＶＲ１−１）に達する場合がある。この場合、検査用電極パッドＣＫ１−１に伝搬する高周波信号が高周波信号としてＧＮＤ電位（以下高周波ＧＮＤ電位）である第１制御端子パッドＣ１に漏れてインサーションロスが増大する。
【０１１３】
このような場合に、高周波信号が伝搬する縦型金属層６５と高周波ＧＮＤ電位（またはＤＣ電位）の縦型抵抗ＶＲとの間に、縦型ｎ＋型領域１５５を配置する。これにより縦型金属層６５からの空乏層の広がりを抑制できるので、近接する縦型抵抗ＶＲ（伝導領域）に漏れる高周波信号を防止できる。縦型ｎ＋型領域１５５は、図６では縦型金属層６５に接して設けられているが、縦型金属層６５から離間して縦型抵抗ＶＲ１−１と縦型金属層６５の間に配置されても良い。
【０１１４】
尚、例えば第１制御抵抗ＣＲ１と第２制御抵抗ＣＲ２にそれぞれ接続する２つの縦型金属層６５があり、これらが隣り合う場合には、これらの間に縦型ｎ+型領域１５５を設ける必要はない。例えば、両者の電位が異なる場合、空乏層は電位の低い方から高い方に広がり、電位が高い側の縦型金属層に到達する場合がある。そしてこのとき数ｎＡ程度のリーク電流が流れる。しかしこの程度のリーク電流が、例えば第１制御端子Ｃｔｌ１−第２制御端子Ｃｔｌ２間で流れても、スイッチ回路装置のスイッチングには何ら影響を及ぼすことはない。また、制御端子などのＤＣ端子には高周波が伝搬していないため、制御端子から高周波信号が漏れてインサーションロスやアイソレーションという高周波特性を劣化させることもない。従って、隣り合う縦型金属層６５が共にＤＣ電位の場合には、これらの間に縦型ｎ+型領域１５５を設ける必要はない。
【０１１５】
図７、図８は、バイアホール５５および縦型金属層６５を示す図である。
【０１１６】
図７（Ａ）は、図６と同様でありバイアホール５５内に縦型金属層６５を充填した場合である。表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、それぞれ表面配線金属層３０ｓおよび裏面配線金属層３０ｒと直流的に接続し、これらの金属層よりはみ出して設けられる。尚、例えば図２に示す第１〜第３出力端子パッドＯ１〜Ｏ３のように表面配線金属層３０ｓが表面オーミック金属層１０ｓを介して表面ｎ＋型領域１３０ｓと接続する場合も直流的な接続である。
【０１１７】
縦型ｎ＋型領域１５５は、バイアホール５５側壁の基板１に不純物を注入および拡散するなどし、第１主面Ｓ１から第２主面Ｓ２に達して設けられる。そして表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒと連続する。このような場合、縦型ｎ＋型領域１５５の厚みｄは数千Å程度でよい。
【０１１８】
縦型ｎ＋型領域１５５を縦型金属層６５とコンタクトさせることにより、縦型金属層６５から何れの方向に広がる空乏層であっても縦型ｎ＋型領域１５５によってその広がりを抑制できる。
【０１１９】
図７（Ｂ）は、縦型ｎ＋型領域１５５を縦型金属層６５と離間して、隣り合う縦型金属層６５間に配置した場合である。縦型ｎ＋型領域１５５は、異なる高周波信号が伝搬する縦型金属層６５間に配置すればよく、図７（Ａ）の如く縦型金属層６５とコンタクトしなくても良い。
【０１２０】
また、図７（Ｃ）の如く縦型金属層６５は、バイアホール５５に充填はされず側壁のみを被覆して設けられてもよい。
【０１２１】
図８は、バイアホール５５の形状が図７と異なるものである。図７の場合、バイアホール５５は異方性エッチングにより形成したトレンチ型であるが、図８はすり鉢状にエッチングした形状である。この場合も、縦型金属層６５をバイアホール５５内に充填しても良いし（図８（Ａ））、バイアホール５５の側壁のみを被覆するように設けても良い（図８（Ｂ））。
【０１２２】
尚、図７（Ｂ）の如く、縦型ｎ＋型領域１５５を縦型金属層６５とは離間して隣り合う縦型金属層６５間に配置してもよい。
【０１２３】
また、隣り合う２つの縦型金属層６５（およびバイアホール５５）は共に同じ形状である必要はなく、さらに一方が縦型抵抗ＶＲであってもよい。
【０１２４】
図９および図１０は、第２の実施形態を示す。第２の実施形態はＨＥＭＴ（High  Electron  Mobility  Transistor：高電子移動度トランジスタ）をスイッチング素子としたスイッチ回路装置の場合である。平面図は第１実施形態と同様である。図９が、動作領域１００の断面図（図３のａ−ａ線断面に相当）、図１０が、バイアホール５５および縦型金属層６５、縦型抵抗の断面図（図２のｂ−ｂ線断面に相当）である。尚、第１実施形態と同様の構成については説明を省略する。
【０１２５】
図９の如く、基板１は、半絶縁性ＧａＡｓ基板１３１上にノンドープのバッファ層１３２を積層し、バッファ層１３２上に、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３、チャネル（電子走行）層となるノンドープＩｎＧａＡｓ層１３５、電子供給層となるｎ＋型ＡｌＧａＡｓ層１３３を順次積層したものである。電子供給層１３３とチャネル層１３５間には、スペーサ層１３４が配置される。
【０１２６】
バッファ層１３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。上側の電子供給層１３３上には、例えばノンドープＡｌＧａＡｓ層１４１を積層し、所定の耐圧とピンチオフ電圧を確保している。その上に化学的に安定な安定層（ｎ＋型あるいはノンドープのＩｎＧａＰ層）１４０を配置し、更にキャップ層となるｎ＋型ＧａＡｓ層１３７を最上層に積層している。キャップ層１３７には高濃度の不純物が添加されており、その不純物濃度は、１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３程度である。
【０１２７】
電子供給層１３３、ノンドープＡｌＧａＡｓ層１４１、スペーサ層１３４は、チャネル層１３５よりバンドギャップが大きい材料が用いられる。また電子供給層１３３には、ｎ型不純物（例えばＳｉ）が２×１０１８ｃｍ−３〜４×１０１８ｃｍ−３程度に添加されている。
【０１２８】
そして、このような構造により、電子供給層１３３であるｎ＋型ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層１３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層１３５を走行するが、チャネル層１３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【０１２９】
ＨＥＭＴの動作領域１００は、バッファ層１３２に達する絶縁化領域５０によって一点鎖線の如く他の領域と分離される。絶縁化領域５０は、電気的に完全な絶縁ではなく、不純物（ボロン、水素または酸素）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のための例えばＢ＋イオン注入により不活性化されている。絶縁化領域５０の比抵抗は１×１０７Ω・ｃｍ以上、１×１０９Ω・ｃｍ以下である。一方ガラス、セラミック、ゴム、酸化膜および窒化膜のような絶縁物の比抵抗は１×１０１０Ω・ｃｍ以上である。絶縁化領域５０は半導体であり、絶縁物とは本質的に異なる。
【０１３０】
動作領域１００の、高濃度不純物が添加されたキャップ層１３７を部分的に除去することにより、ソース領域１３７ｓおよびドレイン領域１３７ｄを設ける。ソース領域１３７ｓおよびドレイン領域１３７ｄには表面オーミック金属層１０ｓで形成されるソース電極１５、ドレイン電極１６が接続し、その上層には表面配線金属層３０ｓによりソース電極３５、ドレイン電極３６が形成される。
【０１３１】
また、第１主面Ｓ１の動作領域１００において、ゲート電極２７が配置される部分のキャップ層１３７および安定層１４０をエッチングにより除去して、ノンドープＡｌＧａＡｓ層１４１を露出し、ゲート金属層２０をショットキー接続させてゲート電極２７を形成する。尚ゲート電極２７はＰｔ／Ｐｏを蒸着して形成される。蒸着後、熱処理により最下層金属（Ｐｔ）の一部はノンドープＡｌＧａＡｓ層４１内に埋め込まれる。このため、高耐圧特性を得ることができる。
【０１３２】
ＨＥＭＴのエピタキシャル構造はキャップ層１３７を含んでいる。キャップ層１３７の不純物濃度は１×１０１８ｃｍ−３〜５×１０１８ｃｍ−３程度と高濃度であるため、キャップ層１３７の配置されている領域は機能的には高濃度（ｎ＋型）の不純物領域といえる。
【０１３３】
図１０の如く、各電極パッドは裏面配線金属層３０ｒによって第２主面Ｓ２に設けられる。尚、基板１は図９と同様であるので詳細は省略する。また各電極パッドに対応し、第１主面Ｓ１から第２主面Ｓ２まで、基板１を貫通するバイアホール５５が設けられる。バイアホール５５の少なくとも側壁は縦型金属層６５で被覆され、これにより外部端子電極パッド３１（ここでは第１出力端子パッドＯ１、第１制御端子パッドＣ１）とスイッチング素子（ＨＥＭＴ）の一部の電極が接続される。また、検査用電極パッド３２（ここでは検査用電極パッドＣＫ１−１、ＣＫ１−２）と、外部端子電極パッド３１とは直接的には非接続のスイッチング素子の他の電極とが接続される。そして、スイッチング素子を構成するＦＥＴの全ての電極を、第２主面Ｓ２に接続するパッドにより検査することができる。
【０１３４】
また縦型金属層６５にコンタクトする縦型ｎ＋型領域１５５をイオン注入などにより設ける。縦型ｎ＋型領域１５５は、その深さ方向のうち、バッファ層１３２および半絶縁性基板１３１に位置する部分はノンドープのバッファ層１３２および半絶縁性基板１３１により隣接する伝導領域（他の縦型ｎ＋型領域１５５、縦型金属層６５および縦型抵抗ＶＲ）と分離される。またバッファ層１３２より上のドーピングされた半導体層に位置する部分については所望のパターンで絶縁化領域５０を設けることにより、隣接する他の伝導領域と分離する。また、図７（Ｂ）の如く縦型ｎ＋型領域１５５は、縦型金属層６５と離間しても良い。
【０１３５】
ＨＥＭＴではアイソレーション向上のための表面ｎ＋型領域１３０ｓも絶縁化領域５０で分離され、キャップ層１３７を含む半導体層により構成される。一方、裏面ｎ＋型領域１３０ｒは、第２主面Ｓ２の表面に不純物をイオン注入して形成する。
【０１３６】
尚、第１制御抵抗〜第３制御抵抗ＣＲ１〜ＣＲ３に接続する縦型金属層６５を設ける場合も同様である。
【０１３７】
ゲート配線２１は、ゲート電極２７と同様にノンドープＡｌＧａＡｓ層１４１上に設けられ、最下層金属（Ｐｔ）の一部がノンドープＡｌＧａＡｓ層１４１内に埋め込まれる。表面オーミック金属層１０ｓはキャップ層１３７上に設けられ、表面配線金属層３０ｓは、パッシベーション膜となる窒化膜６０ｓａに設けた開口部を介してゲート配線２１および表面オーミック金属層１０ｓとコンタクトする。それらを覆ってジャケットコート膜となる窒化膜６０ｓｂが設けられる。
【０１３８】
縦型抵抗ＶＲ（ここでは縦型抵抗ＶＲ１−１）は、第１主面Ｓ１から第２主面Ｓ２に達する伝導領域であり、不純物濃度１×１０１７ｃｍ−３〜５０×１０１７ｃｍ−３のｎ型不純物をイオン注入などにより添加したｎ型不純物領域である。
【０１３９】
第１制御抵抗ＣＲ１（第２制御抵抗ＣＲ２、第３制御抵抗ＣＲ３も同様）を構成する縦型抵抗ＶＲは所望の抵抗値を有する断面形状を確保して、他の領域と絶縁化領域５０により分離される。
【０１４０】
また、表面ｎ＋型領域１３０ｓおよび裏面ｎ＋型領域１３０ｒは、これらとコンタクトする金属層（表面オーミック金属層１０ｓ、裏面オーミック金属層１０ｒ、表面配線金属層３０ｓ、裏面配線金属層３０ｒ、またはゲート配線２１）の下方全面に配置される場合を示したが、これらの金属層の下方周辺部で金属層よりはみ出して設けられてもよい。また金属層から５μｍ以下程度離間して金属層の周辺に設けられてもよい。
【０１４１】
次に、図１１を参照し、本実施形態の直流検査の方法を説明する。直流検査は、図２に示すチップの個々のＦＥＴについて行う。
【０１４２】
図１１は第２主面Ｓ２を示す。直流検査は、第２主面Ｓ２の外部端子電極パッド３１および検査用電極パッド３２にプローブ１１８を直接接触させ、所望の直流バイアスを印加し、電流または電圧を計測する。図１１は、煩雑さを避けるため第１制御端子パッドＣ１および検査用電極パッドＣＫ１−１にのみプローブ１１８が接触している場合を示すが、実際はすべての外部端子電極パッド３１および検査用電極パッド３２にそれぞれ個々に対応する別のプローブ１１８が同時に接触している。すなわち同時に計１３本のプローブ１１８が対応する電極パッドに接触している。既述の如く外部端子電極パッド３１および検査用電極パッド３２は、第１主面Ｓ１に設けられたＦＥＴの全てのソース電極、ドレイン電極およびゲート電極と接続している。
【０１４３】
つまり、多段ＦＥＴの全てのソース電極およびドレイン電極が接続する電極パッドがチップ裏面に配置され、ゲート電極は制御端子に接続される。従って、バイアスの印加および計測を行う外部端子電極パッド３１および検査用電極パッド３２を適宜測定プログラムにより選択することで、所望のＦＥＴについて３つの電極すべてを使用した（すべての項目の）直流検査を行ことができる。
【０１４４】
これにより本実施形態では、従来プロービングが不可能であったＦＥＴ１−１のドレイン電極とＦＥＴ１−２のソース電極、ＦＥＴ１−２のドレイン電極とＦＥＴ１−３のソース電極、ＦＥＴ２−１のドレイン電極とＦＥＴ２−２のソース電極、ＦＥＴ２−２のドレイン電極とＦＥＴ２−３のソース電極、ＦＥＴ３−１のドレイン電極とＦＥＴ３−２のソース電極、ＦＥＴ３−２のドレイン電極とＦＥＴ３−３のソース電極にプローブ１１８を接触させることができる。従って、スイッチング回路を構成する全てのＦＥＴの直流検査が可能となる。
【０１４５】
この直流検査によりすべてのＦＥＴのＯＮ抵抗を測定することで、ユーザにスイッチ回路装置のインサーションロスを保証できる。また、ＦＥＴのリーク電流（Ｉｇｓｓ）を測定することによりスイッチ回路装置のアイソレーションを保証できる。更に、ＦＥＴのＩＤＳＳとピンチオフ電圧を測定することで、ユーザにスイッチ回路装置の出力電力を保証できる。
【０１４６】
図１２の断面図を参照し、本実施形態の半導体チップの実装例を説明する。
【０１４７】
本実施形態の半導体チップ１００はフリップチップで実装される。すなわち、第２主面Ｓ２に設けられた裏面金属層３０ｒによる外部端子電極パッド３１に、外部端子となるバンプ電極１１２を形成する。バンプ電極１１２は例えば半田などにより設けられ、バンプ電極１１２をユーザのセットの実装基板１１０に設けられた導電パターン１２０と固着する。
【０１４８】
外部端子電極パッド３１は、ユーザ側で使用されるものであり、はんだ付けの接続抵抗を十分小さくし、所定の接続強度を確保するため、最低３２０μｍ×３２０μｍ程度の面積が必要である。一方検査用端子パッド３２は、ユーザ側で使用することはなく、外部端子電極パッド３１と比較して十分小さくできる。具体的には、出荷前の直流検査に使用するためだけであり、直流検査用のプローブ１１８が接触できれば良いので、３０μｍ×３０μｍ程度の面積があれば十分である。
【０１４９】
従って、検査用電極パッド３２は外部端子電極パッド３１間の隙間に配置でき、従来のチップサイズを維持できる。また、外部端子電極パッドとおよび検査用電極パッドを直接プロービングして直流検査を行うため、検査用電極パッド３２を検査用端子として外部に導出する必要はない。
【０１５０】
すなわち、検査用電極パッド３２はバンプ電極１１２が設けられないため、図１２の如くユーザのセットの実装基板１１０とはコンタクトせず、実装基板１１０表面より少なくとも数十μｍ以上大きく離間させることができる。従って、各ＦＥＴのソース電極およびドレイン電極に接続することにより検査用電極パッド３２に高周波信号が伝搬する場合であっても、ユーザの実装基板１１０上の隣接する配線などの導電パターン１２０に高周波信号が漏れることはない。
【０１５１】
また一般的なフリップチップはチップの第１主面Ｓ１上に設けた電極パッドに半田バンプなどを設け、ユーザのセットの実装基板１１０に実装する。しかしチップの第１主面上には高周波信号が伝搬するＦＥＴなどの素子が一面に集積化されており、これらの素子と、ユーザのセットの実装基板１１０が向かい合わせになっている。そのためこれらの素子とセットの実装基板１１０との間において複雑な高周波信号の干渉が発生し、高周波特性を劣化させていた。
【０１５２】
しかし本願の構造では、セットの実装基板１１０と向かい合うのはチップの第２主面Ｓ２である。そして第２主面は図５の如く、端子として使用する外部端子電極パッド３１以外に、高周波信号が伝搬するのは、３０μｍ×３０μｍ程度の面積の小さい検査用電極パッド３２が６個あるだけである。つまり、従来のフリップチップで発生していた、チップと実装基板との間における高周波信号の干渉はなく、高周波特性の劣化も無い。
【０１５３】
以上、ＳＰ３Ｔスイッチ回路装置を例に説明したが、スイッチ回路装置の構成は上記の例に限らず、ＳＰＤＴ、ＳＰ４Ｔ、ＳＰ７Ｔ、ＤＰＤＴ、ＤＰ４Ｔ、ＤＰ７Ｔのように入力ポートおよび出力ポートの数が異なるスイッチ回路装置であってもよく、またロジック回路を備えていても良い。さらにオフ側出力端子に、高周波信号の漏れを防止するシャントＦＥＴを接続しても良い。
【図面の簡単な説明】
【０１５４】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための平面図である。
【図１２】本発明を説明するための断面図である。
【図１３】従来技術を説明するための回路図である。
【図１４】従来技術を説明するための平面図である。
【符号の説明】
【０１５５】
１      基板
１０ｓ      表面オーミック金属層
１０ｒ      裏面オーミック金属層
１２      チャネル層
１５、３５      ソース電極
１６、３６      ドレイン電極
２７      ゲート電極
１８、１３７ｓ      ソース領域
１９、１３７ｄ      ドレイン領域
２０      ゲート金属層
２１      ゲート配線
３０ｓ    表面配線金属層
３０ｒ    裏面配線金属層
３１      外部端子電極パッド
３２      検査用電極パッド
５５      バイアホール
６５      縦型金属層
１１２    バンプ電極
１１８    プローブ
１３０ｓ    表面ｎ＋型領域
１３０ｒ    裏面ｎ＋型領域
１７０      浮遊伝導領域
１３１      ＧａＡｓ基板
１３２      バッファ層
１３３      電子供給層
１３４      スペーサ層
１３５      チャネル層
１３７      キャップ層
１４０      安定層
１４１      ノンドープ層
１５５      縦型ｎ＋型領域
５０      絶縁化領域
６０ｓａ、６０ｓｂ、６０ｒａ、６０ｒｂ、６０ｓ、６０ｒ    窒化膜
１００    動作領域
ＶＲ１、ＶＲ２、ＶＲ３、ＶＲ    縦型抵抗
ＩＮ        共通入力端子
Ｃｔｌ１  第１制御端子
Ｃｔｌ２  第２制御端子
Ｃｔｌ３  第３制御端子
ＯＵＴ１    第１出力端子
ＯＵＴ２    第２出力端子
ＯＵＴ３    第２出力端子
Ｉ          共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２御端子パッド
Ｃ３        第３御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
Ｏ３        第３出力端子パッド
ＣＲ        制御抵抗
ＣＲ１      第１制御抵抗
ＣＲ２      第２制御抵抗
ＣＲ３      第３制御抵抗
Ｆ１        第１スイッチング素子
Ｆ２        第２スイッチング素子
Ｆ３        第３スイッチング素子
Ｗ          裏面配線
【図１】
2008010640.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008010640.tif 000012
【図１１】
2008010640.tif 000013
【図１２】
2008010640.tif 000014
【図１３】
2008010640.tif 000015
【図１４】
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