(57)【要約】【課題】リードライトアンプ部分への入力信号の本数を減少させることにより、チップサイズを小さくした半導体記憶装置を提供する。【解決手段】４ビットプリフェッチ動作のＤＤＲにおいて、カラムアドレスの下位２ビットの信号Ｙ０／Ｙ１で分離された４つのデータＤ０〜Ｄ３をデータバスＲＷＢＳに転送する際に、ＤＱ部１０から先に出力される２データ（前サイクルのデータ）と後に出力される２データ（後サイクルのデータ）の判定を、データセレクタ(１３Ａ、１３Ｂ)の部分においてＹ１信号のみにより行う。また、ＲＷＢＳ転送後のデータに対し、ＤＱ部１０のＹ０セレクタ＆ＲＷＢＳセレクタ１４においてＹ０信号により順番を切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
メモリセルアレイ中のメモリセルに記憶されたデータをリードライトアンプ部分により読み出し、該読み出したデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置であって、
前記プリフェッチ動作における前サイクルのデータと後サイクルのデータとを選択する第１の論理信号のみを、前記リードライトアンプ部分の出力部に配置する手段と、
前記前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号を前記ＤＱ部に配置する手段と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
メモリセルアレイ中のメモリセルに記憶されたデータを、ロウアドレスであるＸアドレスとカラムアドレスの下位２ビットであるＹ１アドレスとＹ０アドレスにより選択し、４ビット単位でリードライトアンプ部分により読み出し、該読み出した４つのデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置であって、
前記プリフェッチ動作における前サイクルの２つのデータと後サイクルの２つのデータとを選択するＹ１の論理信号のみをリードライトアンプ部分の出力部に配置する手段と、
前記前サイクルにおける２つのデータの１番目のデータと２番目のデータ、および後サイクルにおける２つのデータの１番目のデータと２番目のデータを選択するＹ０の論理信号を前記ＤＱ部に配置する手段と、
を備えることを特徴とする半導体記憶装置。
【請求項３】
メモリセルアレイ中のメモリセルに記憶されたデータをリードライトアンプ部分により読み出し、該読み出したデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置におけるデータ出力方法であって、
前記プリフェッチ動作における前サイクルのデータと後サイクルのデータとを選択する第１の論理信号のみを、前記リードライトアンプ部分の出力部に配置する手順と、
前記前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号を前記ＤＱ部に配置する手順と、
を含むことを特徴とする半導体記憶装置のデータ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コスト削減のためにチップ面積縮小を図ることができる、半導体記憶装置、および半導体記憶装置のデータ出力方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ等の半導体記憶装置の容量大、高集積化に伴い、コスト削減のためのチップ面積の縮小が重要な課題になってきている。特に、ＤＲＡＭでは繰り返しの多い回路の機能を簡略化することが、チップ面積の縮小、特性の改善などを図る上で、非常に有効な解決方法となる。
【０００３】
図５に、従来のＤＲＡＭの構成例を示す。図５に示す従来の半導体記憶装置ではいくつかの問題点がある。以下、この問題点について説明する。
【０００４】
図５に示す回路例では、メモリセルアレイ１１から出力される、カラムアドレスの下位２ビットの信号Ｙ０、Ｙ１で分類された４つのＩＯデータは、夫々のリードライトアンプ（Ｒ／ＷＡＭＰ）１２によりデータＤ０〜Ｄ３として出力される。この出力データＤ０〜Ｄ３をデータバスＲＷＢＳ０〜ＲＷＢＳ０３に転送する際に、データセレクタＹ０／Ｙ１（４３）において、外部から入力される信号Ｙ０／Ｙ１のアドレスにより、データＤ０〜Ｄ３のうち１つが選択される構成となっている。
【０００５】
Ｄ０からＤ３のどれが選択されるかは、Ｙ０／Ｙ１のスタートアドレス、また、カラムバーストのラップタイプ（シーケンシャルまたはインターリーブ）によって、図６に示すＹ０／Ｙ１セレクトテーブル３１と、Ｆ０〜Ｆ５アクティベーションテーブル（Activation Table）３２に示すような選択を行う。
【０００６】
例えば、図６のＦ０〜Ｆ５アクティベーションテーブル（Activation Table）３２において、Ｙ０＝Ｌ、Ｙ１＝Ｌのスタートアドレスの場合は、ＲＷＢＳ０にＤ０、ＲＷＢＳ１にＤ１、ＲＷＢＳ２にＤ２、ＲＷＢＳ３にＤ３、が出力される。また、Ｙ＝Ｈ、Ｙ１＝Ｈのスタートアドレスの場合は、ＲＷＢＳ０にＤ１、ＲＷＢＳ１にＤ２、ＲＷＢＳ２にＤ３、ＲＷＢＳ３にＤ０、が出力される。
【０００７】
このような選択を行うためには、選択信号はＦ０〜Ｆ５の６本を必要とし、また、この選択信号Ｆ０〜Ｆ５うちの４信号でＤ０〜Ｄ３の選択を行う。このように、従来技術では、選択信号の本数が６本と多く、また、４信号を選択するため、選択回路も大きくなるという問題があった。
【０００８】
例えば、５１２ＭのＤＲＡＭを例にとると、通常リードライトアンプ（Ｒ／ＷＡＭＰ）の台数は５１２台存在し、面積のインパクトは大きくなる。更に、メモリセルアレイから出てくるＩＯ線をリードライトアンプまで引き出してくる配線の引き回しが増加し、動作速度の低下、またノイズに対するマージンの減少という問題も発生する。
【０００９】
上記の理由により、従来技術では回路規模の増加と配線数の増加によるチップ面積の増大と、配線の引き回しが長くなることによる特性の悪化が問題となっていた。
【００１０】
なお、技術の半導体記憶装置が開示されている（特許文献１を参照）。この従来技術の半導体記憶装置は、小規模であり、かつプリフェッチされたデータを高速にパラレル／シリアル変換する半導体記憶装置を提供することを目的としている。しかしながら、この従来技術の半導体記憶装置と本発明とは、回路を小規模化するという目的は同じであるが、使用する方法と構成が異なるものである。
【特許文献１】特開２００４−１６４７６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、従来のＤＲＡＭの構成では、メモリセルアレイから出力される４つのデータＤ０〜Ｄ３をデータバスＲＷＢＳ０〜ＲＷＢＳ０３に転送する際、データを選択するために、Ｆ０〜Ｆ５の６本の選択信号を必要としていた。このため、従来技術では、選択信号の本数が多く、選択回路が大きくなるという問題があった。
【００１２】
本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、リードライトアンプ部分への入力信号の本数を減少させることにより、チップサイズを小さくし、また、選択論理を簡略化させることにより、リードライトアンプ部分へ入力される信号配線の引き回し長さを短くし、回路特性を向上させることができ、さらに、信号配線本数の低減と、配線の引き回し長さを短くすることにより、動作電流を低減することができる、半導体記憶装置、および半導体記憶装置のデータ出力方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明は上記課題を解決するためになされたものであり、本発明の半導体記憶装置は、メモリセルアレイ中のメモリセルに記憶されたデータをリードライトアンプ部分により読み出し、該読み出したデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置であって、前記プリフェッチ動作における前サイクルのデータと後サイクルのデータとを選択する第１の論理信号のみを、前記リードライトアンプ部分の出力部に配置する手段と、前記前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号を前記ＤＱ部に配置する手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、プリフェッチ動作の前サイクルと後サイクルおけるデータを選択する第１の論理信号のみをメモリセルアレイ近傍のリードライトアンプ部分の出力部に配置し、前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号をＤＱ部に配置する。
これにより、リードライトアンプ部分への入力信号の本数を減少させることができ、チップサイズを小さくできる。また、選択論理が簡略化され、リードライトアンプ部分に入力される信号配線線の引き回し長さが短くなるため、回路特性を向上させることができる。さらに、信号配線本数の低減し、信号配線の引き回しの長さを短くできるため、動作電流の低減が図れる。
【００１４】
また、本発明の半導体記憶装置は、メモリセルアレイ中のメモリセルに記憶されたデータを、ロウアドレスであるＸアドレスとカラムアドレスの下位２ビットであるＹ１アドレスとＹ０アドレスにより選択し、４ビット単位でリードライトアンプ部分により読み出し、該読み出した４つのデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置であって、前記プリフェッチ動作における前サイクルの２つのデータと後サイクルの２つのデータとを選択するＹ１の論理信号のみをリードライトアンプ部分の出力部に配置する手段と、前記前サイクルにおける２つのデータの１番目のデータと２番目のデータ、および後サイクルにおける２つのデータの１番目のデータと２番目のデータを選択するＹ０の論理信号を前記ＤＱ部に配置する手段と、を備えることを特徴とする。
上記構成からなる本発明の半導体記憶装置では、４ビットプリフェッチ動作のＤＤＲ等において、Ｙ０／Ｙ１で分離された４つのデータをデータバスＲＷＢＳに転送する際に、ＤＱ部から先に出力される２データ（前サイクルのデータ）と後に出力される２データ（後サイクルのデータ）の判定をリードライトアンプ部分においてＹ１のみで行う。また、ＲＷＢＳ転送後のデータに対し、ＤＱ部においてＹ０信号でのみで順番を切り替える。
これにより、リードライトアンプ部分への入力信号の本数を減少させることができ、チップサイズを小さくできる。また、選択論理が簡略化され、リードライトアンプ部分に入力される信号配線線の引き回し長さが短くなるため、回路特性を向上させることができる。さらに、信号配線本数の低減し、信号配線の引き回しの長さを短くできるため、動作電流の低減が図れる。
【００１５】
また、本発明の半導体記憶装置のデータ出力方法は、メモリセルアレイ中のメモリセルに記憶されたデータをリードライトアンプ部分により読み出し、該読み出したデータをデータバスＲＷＢＳを介してＤＱ（データ入出力）部に転送してプリフェッチし、該プリフェッチしたデータをシリアルデータに変換して出力する半導体記憶装置におけるデータ出力方法であって、前記プリフェッチ動作における前サイクルのデータと後サイクルのデータとを選択する第１の論理信号のみを、前記リードライトアンプ部分の出力部に配置する手順と、前記前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号を前記ＤＱ部に配置する手順と、を含むことを特徴とする。
上記手順を含む本発明の半導体記憶装置のデータ出力方法では、プリフェッチ動作の前サイクルと後サイクルおけるデータを選択する第１の論理信号のみをメモリセルアレイ近傍のリードライトアンプ部分の出力部に配置し、前サイクルにおけるデータの順番と、後サイクルにおけるデータの順番を選択する第２の論理信号をＤＱ部に配置する。
これにより、リードライトアンプ部分への入力信号の本数を減少させることができ、チップサイズを小さくできる。また、選択論理が簡略化され、リードライトアンプ部分に入力される信号配線線の引き回し長さが短くなるため、回路特性を向上させることができる。さらに、信号配線本数の低減し、信号配線の引き回しの長さを短くできるため、動作電流の低減が図れる。
【発明の効果】
【００１６】
本発明においては、リードライトアンプ部分への入力信号の本数を減少させることにより、チップサイズを小さくできる。また、選択論理が簡略化され、リードライトアンプ部分に入力される信号配線の引き回し長さを短くすることができ、回路特性を向上させることができる。さらに、信号の配線本数を低減し、信号配線の引き回しの長さを短くできるため、動作電流の低減が図れる。
【発明を実施するための最良の形態】
【００１７】
次に、本発明の半導体記憶装置の構成について図面を参照して詳細に説明する。
【００１８】
図１は、本発明の実施の形態に係わる半導体記憶装置の全体構成を示すブロック図である。図１において、１１はメモリセルアレイ、１２はリードライトアンプ（Ｒ／ＷＡＭＰ）、１３Ａ、１３Ｂ、１３Ｃ、１３ＤはデータセレクタＹ１、１０はＤＱ（データ入出力）部、１４はＹ０セレクタ＆ＲＷＢＳセレクタ、１５はパラレル・シリアル・コンバータ（Parallel-Serial Converter）、１６はＤＱデータ（入出力データ）を示している。
【００１９】
なお、前述リードライトアンプ部分は、リードライトアンプ１２とデータセレクタＹ１（１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ）とが相当し、前述のリードライトアンプ部分の出力部はデータセレクタＹ１（１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ）が相当する。また、前述の第１の論理信号は、カラムアドレス信号Ｙ１が相当し、第２の論理信号はカラムアドレス信号Ｙ０が相当する。
【００２０】
図１を用いて、ＤＤＲ動作（Ｒｅａｄ時）の信号の流れを説明する。ＭＡＴ００，０１はメモリセルアレイであり、同時に活性化される。ＭＡＴｊ０、ｊ１は他のロウ（Ｒｏｗ）が選択されたときに動作する。
【００２１】
本発明ではＭＡＴ００に注目する。ＭＡＴ００が活性され、選択されたＩＯ（ＩＯ０，１，２，３)の出力はリードライトアンプ（Ｒ／ＷＡＭＰ）１２に出力される。４つのＩＯは同時に動作し、それぞれ、外部アドレス信号（カラムアドレス）の下位２ビットであるＹ０，Ｙ１で区切られた４つのデータを出力する。これに対応するリードライトアンプ（Ｒ／ＷＡＭＰ）も信号Ｙ０／Ｙ１で区切られた４つが１つのペアとなり動作を行う。
【００２２】
リードライトアンプ１２は、ＩＯから出力されたデータを増幅しそれぞれ、Ｄ０〜Ｄ３データとして、次段のデータセレクタＹ１（１３Ａ、１３Ｂ）に出力する。
Ｄ０はＹ０＝Ｌ、Ｙ１＝Ｌの領域データ、Ｄ１はＹ０＝Ｈ、Ｙ１＝Ｌの領域データ、Ｄ２はＹ０＝Ｌ、Ｙ１＝Ｈの領域データ、Ｄ３はＹ０＝Ｈ、Ｙ１＝Ｈの領域データにそれぞれ分けられている。
【００２３】
データセレクタＹ１（１３Ａ）には、偶数アドレスとなるＤ０，Ｄ２の２信号が入力され、データセレクタＹ１（１３Ｂ）には、奇数アドレスとなるＤ１，Ｄ３の２信号がそれぞれ入力され、Ｙ１によるセレクト信号Ｆ０／Ｆ１によって、片方の信号が選択され、４対の信号線（データバス）ＲＷＢＳ０〜３に出力される。
【００２４】
データセレクタＹ１（１３Ａ）からの出力信号（データＤ０）は、データバスＲＷＢＳ０、またはＲＷＢＳ２により転送される。また、データセレクタＹ１（１３Ａ）からの出力信号（データＤ２）は、データバスＲＷＢＳ０、またはＲＷＢＳ２により転送される。同様に、データセレクタＹ１（１３Ｂ）からの出力信号（データＤ１）は、データバスＲＷＢＳ１、またはＲＷＢＳ３により転送される。また、データセレクタＹ１（１３Ｂ）からの出力信号（データＤ３）は、データバスＲＷＢＳ１、またはＲＷＢＳ３により転送される。
【００２５】
データバスＲＷＢＳに転送されたデータはＤＱ部１０において、Ｙ０セレクタ＆ＲＷＢＳセレクタ１４によりラッチされ、このＹ０セレクタ＆ＲＷＢＳセレクタ１４により、外部アドレスＹ０で選択されたＲＷＢＳデータを次段である、パラレル・シリアル・コンバータ１５に出力し、並列に転送されてきた４ビットのデータをシリアルデータに変換し、１つのＤＱ（出力データ）１６として出力していく。
【００２６】
次に、図２を用いて、リードライトアンプ部のデータセレクタＹ１（１３Ａ、１３Ｂ）について説明する。
データセレクタＹ１（１３Ａ、１３Ｂ）は入力信号Ｆ０，Ｆ１により、リードライトアンプ１２の出力Ｄ０〜３の選択を行い４本のＲＷＢＳ０〜３と接続する。
【００２７】
例えば、データセレクタＹ１（１３Ａ１）において、Ｙ１のセレクタテーブル（Selet Tabele）２１に示すように、選択信号Ｆ０(Ｓ０入力）がＨの場合、入力信号Ｄ０(Ｘ０入力）が選択され、Ｆ０(Ｓ０入力）がＬの場合、Ｄ２(Ｘ１入力）が選択される。
【００２８】
また、Ｆ０／Ｆ１信号の動作は、Ｆ０／Ｆ１・アクティベーションテーブル（Activation Table）２２に示すような論理を発生するような回路構成となる。Ｆ０／Ｆ１の動作は、Ｙ０及び、Ｙ１のアドレスのＨまたはＬの組み合わせと、ラップタイプである、シーケンシャル（Sequential）またはインタリーブ（Interleave）によって決定される。
【００２９】
例えば、Ｙ０＝Ｌ，Ｙ１＝Ｌの場合、ラップタイプに関わらず、Ｆ０及びＦ１がＨとなる。また、Ｙ０＝Ｈ、Ｙ１＝Ｌの場合には、シーケンシャル（Sequential）の場合、Ｆ０＝Ｈ，Ｆ１＝Ｌとなるが、インタリーブ（Interleave）の場合、Ｆ０＝Ｈ，Ｆ１＝Ｈとなる。
【００３０】
上記構成において、スタートアドレス「Ｙ＝０、Ｙ＝Ｌ」で、シーケンシャル（Sequential）の場合は、「Ｆ０：Ｈ、Ｆ１：Ｈ」となり、データバスＲＷＢＳ０にはデータＤ０が出力され、データバスＲＷＢＳ１にはデータＤ１が出力される。また、データバスＲＷＢＳ２にはデータＤ２が出力され、データバスＲＷＢＳ３にはデータＤ３が出力される。
【００３１】
これらのデータは、データバスＲＷＢＳに対し前サイクルと後サイクルの２回に分けて転送され、前サイクルでは、データＤ０，Ｄ１がデータバスＲＷＢＳ０，１により転送され、後サイクルでは、データＤ２，Ｄ３がデータバスＲＷＢＳ２，３により転送される。
【００３２】
次に、図３を用いて、ＲＷＢＳデータを出力するＤＱ部の回路構成を説明する。
ＲＷＢＳに転送されたデータはリードライトアンプ１２の部分でＹ１により識別されているが、Ｙ０によっては識別されていない。これは、従来技術の場合は、図６に示すように、データＤ０，Ｄ１，Ｄ２，Ｄ３の４つのデータを１つのＲＷＢＳに対応させている。すなわち、Ｙ０，Ｙ１により順番に出力するデータを、データセレクタ４３の部分で決めているが、本発明の場合は、図２に示すように、例えば、Ｄ０，Ｄ２のいずれかをＲＷＢＳ０で出力するというように、Ｙ０論理が含まれていないと言う意味である。
【００３３】
したがって、この選択をＤＱ部のＹ０セレクタ＆ＲＷＢＳセレクタ１４で行う。選択の方式は図２に示すデータセレクタＹ１と同一の動作となる。
【００３４】
例えば、Ｙ０＝Ｌの場合、ＲＷＢＳ０にはＹ０＝Ｌのデータが、ＲＷＢＳ１にはＹ０＝Ｈのデータが転送されてきているため、そのままの順番でＤＱ出力を行うので、ＲＷＢＳ０のデータを出力Ｑ０に出力する。
【００３５】
Ｙ０＝Ｈの場合、ＲＷＢＳ０にはＹ０＝Ｈのデータが、ＲＷＢＳ１にはＹ０＝Ｌのデータが転送されてきている為、次段に転送する際、ＲＷＢＳ０のデータをＱ１に出力し、ＲＷＢＳ１のデータをＱ０に転送するといった入替えを行う。転送されたデータＱ０〜Ｑ３は、同時にパラレル・シリアル・コンバータ・シリアル１５によりＤＱ出力データ（シリアルデータ）として出力される。
【００３６】
図４にＲＷＢＳセレクタの回路構成を示す。通常、ＤＲＡＭの語構成はｘ４／８などとなるが、例えば、ｘ８構成とｘ４の構成を切り替える際、ＲＷＢＳの切替を本回路で行うことが多い。
【００３７】
本実施の形態では、ＲＷＢＳ０とＲＷＢＳ４はｘ８時、異なるＤＱ部のデータとなるが、ｘ４時においては、例えばＹの上位アドレスＹ１０などに割り当てられ、ｘ４時、Ｙ１０＝ＬでＲＷＢＳ０を選択、Ｙ１０＝Ｈ時、ＲＷＢＳ４を選択する。本部分は、本発明、従来技術ともに存在するが、本発明では、このＹ１０で切り替えるスイッチとＹ０で切り替えるスイッチを並列に構成することで、セレクタによる論理段数の増加を増やさないため、特性上のデメリットも無い。また、ＤＱ部にセレクタを増加することによる面積増もＤＱ数分となるため殆どない。
【００３８】
なお、上述した実施の形態では、ＤＲＡＭにおいてデータをリードする部分を用いて説明したが、データをライトする部分についても同様な構成が可能である。ライト時においては、ＤＱ部にＹ０のみの論理でデータバスＲＷＢＳへのデータの振り分けを行い、リードライトアンプ部分において、Ｙ１での選択論理を２段階で行う。選択の構成はリードと同じとなる。
【００３９】
また、図１に示した例では、４つのデータＤ０〜Ｄ３をデータバスＲＷＢＳ０〜３に対応させているが、データバスＲＷＢＳの本数を２本に削減した構成でも同様なことが行える。図１に示す例では、２ＣＬＫ（クロック）サイクルでＲＷＢＳは遷移するが、１ＣＬＫサイクルでＲＷＢＳを遷移させる。Ｙ１で選択される最初の２データを先にＲＷＢＳに転送し、次のサイクルで残りの２データをＲＷＢＳに転送する。
【００４０】
ＤＱの受け側では、ＲＷＢＳの２データずつが、すでにパラレルからシリアルに変換されているため、前サイクルの２データのパラレルからシリアルへの変換、後サイクルの２データのパラレルからシリアルへの変換を行うことで同じ効果を得ることができる。また、ＲＷＢＳ本数が半減する本構成では、さらにチップサイズの縮小が期待出来る。
【００４１】
以上説明したように、本発明では、４ビットプリフェッチ動作のＤＤＲにおいて、カラムアドレスの下位２ビットＹ０／Ｙ１で分離された４つのデータをデータバスＲＷＢＳに転送する際、ＤＱ部から先に出力される２データ（前サイクルのデータ）と後に出力される２データ（後サイクルのデータ）の判定を、図１に示すリードライトアンプ部（リードライトアンプ１２およびデータセレクタＹ１（１３Ａ、１３Ｂ））においてＹ１信号のみで行うことで、リードライトアンプ部の回路構成を簡易化できる。また、リードライトアンプ部を制御する信号本数も２本に削減できるため、面積縮小に大きな効果がある。（リードライトアンプは通常数百台存在、５１２Ｍの例では５１２台）
【００４２】
以上、本発明の実施の形態について説明したが、本発明の半導体記憶装置は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００４３】
本発明の利用可能性として、プリフェッチ動作を有する半導体記憶装置の信号線の低減などに有用である。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態に係わる半導体記憶装置の構成を示す図である。
【図２】データセレクタＹ１の構成を示す図である。
【図３】ＤＱ部の構成を示す図である。
【図４】ＲＷＢＳセレクタの回路構成を示す図である。
【図５】従来のＤＲＡＭの構成を示す図である。
【図６】従来のデータセレクタＹ０／Ｙ１の構成を示す図である。
【符号の説明】
【００４５】
１０・・・ＤＱ部、１１・・・メモリセルアレイ、１２・・・リードライトアンプ、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ・・・データセレクタＹ１、１４・・・Ｙ０セレクタ＆ＲＷＢＳセレクタ、１５・・・パラレル・シリアル・コンバータ、１６・・・ＤＱデータ、２１・・・Ｙ１セレクトテーブル、２２・・・Ｆ０／Ｆ１アクティベーションテーブル、３１・・・Ｙ０／Ｙ１セレクトテーブル、３２・・・Ｆ０〜Ｆ５アクティベーションテーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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