(57)【要約】【課題】再現性良くリセスゲートを形成することができるヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法を提供する。【解決手段】窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層と、第１層上に形成された希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第２層と、第２層上に間隔を隔てて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体からなる一対の第３層と、一対の第３層の間の第２層の領域の少なくとも一部に形成されたゲート電極と、一対の第３層のうち、一方の第３層上に形成されたソース電極と、他方の第３層上に形成されたドレイン電極と、を含む、ヘテロ接合電界効果型トランジスタとヘテロ接合電界効果型トランジスタの製造方法である。【選択図】図１
2008010462.tif 000002
【特許請求の範囲】
【請求項１】
窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層と、
前記第１層上に形成された希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第２層と、
前記第２層上に間隔を隔てて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体からなる一対の第３層と、
前記一対の第３層の間の前記第２層の領域の少なくとも一部に形成されたゲート電極と、
前記一対の第３層のうち、一方の第３層上に形成されたソース電極と、他方の第３層上に形成されたドレイン電極と、
を含む、ヘテロ接合電界効果型トランジスタ。
【請求項２】
前記希土類元素が、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選択された少なくとも１種であることを特徴とする、請求項１に記載のヘテロ接合電界効果型トランジスタ。
【請求項３】
前記第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする、請求項１または２に記載のヘテロ接合電界効果型トランジスタ。
【請求項４】
前記第２層の層厚が５ｎｍ以下であることを特徴とする、請求項１から３のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項５】
窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層と、
前記第１層上に形成された希土類元素の窒化物からなる第２層と、
前記第２層上に間隔を隔てて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体からなる一対の第３層と、
前記一対の第３層の間の前記第２層の領域の少なくとも一部に形成されたゲート電極と、
前記一対の第３層のうち、一方の第３層上に形成されたソース電極と、他方の第３層上に形成されたドレイン電極と、
を含む、ヘテロ接合電界効果型トランジスタ。
【請求項６】
前記希土類元素が、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選択された少なくとも１種であることを特徴とする、請求項５に記載のヘテロ接合電界効果型トランジスタ。
【請求項７】
前記第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることを特徴とする、請求項５または６に記載のヘテロ接合電界効果型トランジスタ。
【請求項８】
前記第２層の層厚が５ｎｍ以下であることを特徴とする、請求項５から７のいずれかに記載のヘテロ接合電界効果型トランジスタ。
【請求項９】
窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層上に希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体または希土類元素の窒化物からなる第２層を形成する工程と、
前記第２層上に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第３層を形成する工程と、
前記第３層上にソース電極およびドレイン電極を形成する工程と、
前記第３層の一部を塩素またはフッ素を含むガスを用いたプラズマエッチングにより除去して前記第２層の表面の一部を露出させる工程と、
露出した前記第２層の表面の少なくとも一部の領域にゲート電極を形成する工程と、
を含む、ヘテロ接合電界効果型トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法に関し、特に、再現性良くリセスゲートを形成することができるヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法に関する。
【背景技術】
【０００２】
従来、ＡｌxＧａyＩｎzＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≠０）の組成式で表わされる窒化物系ＩＩＩ−Ｖ族化合物半導体を用いたヘテロ接合電界効果型トランジスタのノーマリオフを実現するための方法としては、たとえば、ゲート電極の下方の窒化物系ＩＩＩ−Ｖ族化合物半導体からなる障壁層をプラズマエッチングによって薄層化してリセスゲートを形成する方法があった（たとえば、非特許文献１参照）。
【非特許文献１】中田健，川崎健，八重樫誠司、「リセスゲートを用いたノーマリオフ  ＡｌＧａＮ／ＧａＮ  ＨＥＭＴ」、信学技報、Ｖｏｌ．１０５、Ｎｏ．３２５、ｐｐ．５１−５６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の従来のプラズマエッチングの問題は、時間制御で障壁層をプラズマエッチングしていた点にある。
【０００４】
すなわち、時間制御では、そのときの装置状態などによりプラズマ状態が異なっていても決まった時間しかプラズマエッチングしないためにプラズマ処理されるウエハごとにエッチング深さにばらつきが出てしまい、障壁層の薄層化部分の層厚にばらつきが生じてしまうという問題があった。
【０００５】
また、同一のウエハにおけるエッチング深さもプラズマの状態によって変わるために、障壁層の薄層化部分の層厚にばらつきが生じるという問題があった。
【０００６】
したがって、リセスゲートの形成のためには障壁層の薄層化部分の層厚は数ｎｍの精度で再現性良く制御する必要があるのに対して、プラズマエッチングを用いた従来の方法においては、同一のウエハ内および異なるウエハ間において、障壁層の薄層化部分の層厚にばらつきが生じてしまい、リセスゲートにばらつきが生じ、ひいてはヘテロ接合電界効果型トランジスタの特性にばらつきが生じてしまうという問題があった。
【０００７】
そこで、本発明の目的は、再現性良くリセスゲートを形成することができるヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層と、第１層上に形成された希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第２層と、第２層上に間隔を隔てて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体からなる一対の第３層と、一対の第３層の間の第２層の領域の少なくとも一部に形成されたゲート電極と、一対の第３層のうち、一方の第３層上に形成されたソース電極と、他方の第３層上に形成されたドレイン電極と、を含む、ヘテロ接合電界効果型トランジスタである。
【０００９】
ここで、本発明のヘテロ接合電界効果型トランジスタにおいては、上記の希土類元素として、Ｃｅ（セリウム）、Ｐｒ（プラセオジム）、Ｎｄ（ネオジム）、Ｐｍ（プロメチウム）、Ｓｍ（サマリウム）、Ｅｕ（ユーロピウム）、Ｇｄ（ガドリニウム）、Ｔｂ（テルビウム）、Ｄｙ（ジスプロシウム）、Ｈｏ（ホルミウム）、Ｅｒ（エルビウム）、Ｔｍ（ツリウム）、Ｙｂ（イッテルビウム）およびＬｕ（ルテチウム）からなる群から選択された少なくとも１種を用いることが好ましい。
【００１０】
また、本発明のヘテロ接合電界効果型トランジスタにおいては、第３層がｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。
【００１１】
また、本発明のヘテロ接合電界効果型トランジスタにおいては、第２層の層厚が５ｎｍ以下であることが好ましい。
【００１２】
また、本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層と、第１層上に形成された希土類元素の窒化物からなる第２層と、第２層上に間隔を隔てて形成された窒化物系ＩＩＩ−Ｖ族化合物半導体からなる一対の第３層と、一対の第３層の間の第２層の領域の少なくとも一部に形成されたゲート電極と、一対の第３層のうち、一方の第３層上に形成されたソース電極と、他方の第３層上に形成されたドレイン電極と、を含む、ヘテロ接合電界効果型トランジスタである。
【００１３】
ここで、本発明のヘテロ接合電界効果型トランジスタにおいては、上記の希土類元素として、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選択された少なくとも１種を用いることが好ましい。
【００１４】
また、本発明のヘテロ接合電界効果型トランジスタにおいては、第３層がｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。
【００１５】
また、本発明のヘテロ接合電界効果型トランジスタにおいては、第２層の層厚が５ｎｍ以下であることが好ましい。
【００１６】
さらに、本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第１層上に希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体または希土類元素の窒化物からなる第２層を形成する工程と、第２層上に窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第３層を形成する工程と、第３層上にソース電極およびドレイン電極を形成する工程と、第３層の一部を塩素またはフッ素を含むガスを用いたプラズマエッチングにより除去して第２層の表面の一部を露出させる工程と、露出した第２層の表面の少なくとも一部の領域にゲート電極を形成する工程と、を含む、ヘテロ接合電界効果型トランジスタの製造方法である。
【発明の効果】
【００１７】
本発明によれば、再現性良くリセスゲートを形成することができるヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について説明する。なお、本発明の図面において、同一の参照符号は、同一部分または相当部分を表わすものとする。
【００１９】
（実施の形態１）
図１に、本発明のヘテロ接合電界効果型トランジスタの好ましい一例の模式的な断面図を示す。図１に示すヘテロ接合電界効果型トランジスタは、基板としてのＳｉ基板１上に、ＡｌＮ層とＧａＮ層とが交互に複数層積層された多重バッファ層２、チャネル層としてのＧａＮ層３、ヘテロ特性改善層としてのＡｌＮ層４、第１層としてのＡｌ0.3Ｇａ0.7Ｎ層５、第２層としてのＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６および一対の第３層としてのＡｌ0.3Ｇａ0.7Ｎ層７がこの順序で積層された構成を有している。
【００２０】
ここで、一対のＡｌ0.3Ｇａ0.7Ｎ層７は、Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６上に間隔を隔てて形成されており、一方のＡｌ0.3Ｇａ0.7Ｎ層７上にはソース電極８が形成され、他方のＡｌ0.3Ｇａ0.7Ｎ層７上にはドレイン電極１０が形成されている。また、これらのＡｌ0.3Ｇａ0.7Ｎ層７の間のＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６の領域の少なくとも一部にゲート電極９が形成されている。
【００２１】
また、ＡｌＮ層４のバンドギャップは、ＧａＮ層３のバンドギャップよりも大きいため、ＧａＮ層３とＡｌＮ層４との界面のＧａＮ層３側にチャネル領域となる２次元電子ガス層が形成される。そして、ソース電極８から供給されたキャリアはチャネル領域となる２次元電子ガス層を通ってドレイン電極１０から取り出されることになるが、チャネル領域におけるキャリアの進行の有無はゲート電極９への電圧の印加の有無によって制御することができる。
【００２２】
図１に示すヘテロ接合電界効果型トランジスタは、たとえば以下のようにして製造することができる。まず、図２の模式的断面図に示すように、Ｓｉ基板１上に、多重バッファ層２、たとえば層厚２μｍのＧａＮ層３、たとえば層厚１ｎｍのＡｌＮ層４、たとえば層厚１０ｎｍのＡｌ0.3Ｇａ0.7Ｎ層５、たとえば層厚３ｎｍのＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６、およびたとえば層厚２０ｎｍでキャリア濃度が５×１０18ｃｍ-3のＡｌ0.3Ｇａ0.7Ｎ層７をこの順序で、たとえばＭＯＣＶＤ法またはＭＢＥ法などの気相成長法により成長させる。なお、Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６の成長方法としてたとえばＭＯＣＶＤ法を用いる場合にはＧｄ源としてＣｐ3Ｇｄ（シクロペンタＧｄ）を用いることができ、たとえばＭＢＥ法を用いる場合にはＧｄ源としてＧｄの単体金属を用いることができる。
【００２３】
ここで、基板としては、Ｓｉ基板１に限定されず、たとえばサファイア基板またはＳｉＣ基板などの半導体基板を用いることもできる。なお、基板の種類に応じて、多重バッファ層２の層構造が変化し得る。
【００２４】
また、チャネル層としてのＧａＮ層３の層厚は、１μｍ以上であることが好ましい。また、チャネル層のキャリア濃度は、可能な限り小さくすることが好ましく、たとえば１０15ｃｍ-3以下とすることが好ましい。
【００２５】
また、第１層としてのＡｌ0.3Ｇａ0.7Ｎ層５の組成および層厚は特に限定されるものではないが、組成によってノーマリオフ化に必要となる層厚が変化する。たとえば、Ａｌ0.3Ｇａ0.7Ｎ層５の場合には、層厚を１０ｎｍ以下とすることでノーマリオフ化が可能となる。
【００２６】
また、第２層の組成および含有される希土類元素の数は特に限定されない。また、第３層としてのＡｌ0.3Ｇａ0.7Ｎ層７の組成、層厚およびキャリア濃度は特に限定されない。
【００２７】
次に、フォトリソグラフィ技術を利用して、Ａｌ0.3Ｇａ0.7Ｎ層７の表面上に所定の形状にパターンニングされたレジストを形成し、その上からソース電極およびドレイン電極用の金属膜をたとえば蒸着法などによって形成する。そして、レジストをリフトオフにより除去した後に、Ａｌ0.3Ｇａ0.7Ｎ層７の表面上に残った金属膜について熱処理を施す。これにより、図３の模式的断面図に示すように、Ａｌ0.3Ｇａ0.7Ｎ層７の表面上にソース電極８およびドレイン電極１０が形成され、ソース電極８およびドレイン電極１０はそれぞれＡｌ0.3Ｇａ0.7Ｎ層７とオーミック接触をとる。
【００２８】
ここで、ソース電極８およびドレイン電極１０を形成するための金属膜としては、たとえばＴｉ層とＡｌ層とをこの順序で積層した金属膜、またはＨｆ層、Ａｌ層、Ｈｆ層およびＡｕ層をこの順序で積層した金属膜などを用いることができる。
【００２９】
続いて、Ａｌ0.3Ｇａ0.7Ｎ層７の一部をプラズマエッチングにより除去することによって、図４の模式的断面図に示すように、Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６の表面の一部を露出させてリセスゲートを形成する。ここで、プラズマエッチングは、たとえば、ＩＣＰ（Inductively Coupled Plasma）エッチャーによって塩素ガス中でＡｌ0.3Ｇａ0.7Ｎ層７をエッチングすることにより行なうことができる。
【００３０】
そして、露出したＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６の表面の少なくとも一部の領域にＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６とショットキー接触となるようにたとえばＷＮなどからなるゲート電極９を形成し、ゲート電極９の形成後のウエハをチップ状に分割することによって、図１に示すヘテロ接合電界効果型トランジスタが作製される。
【００３１】
ここで、本実施の形態においては、Ａｌ0.3Ｇａ0.7Ｎ層５、Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６およびＡｌ0.3Ｇａ0.7Ｎ層７の３層構造の障壁層とすることによって、真ん中のＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６のプラズマエッチング速度がＡｌ0.3Ｇａ0.7Ｎ層７よりも極端に遅くなるため、プラズマエッチング速度が多少変化したり、プラズマエッチング時間が多少伸びてたとしても、下側のＡｌ0.3Ｇａ0.7Ｎ層５までプラズマエッチングが到達しない。そのため、ノーマリオフ動作に必要な厚さのＡｌ0.3Ｇａ0.7Ｎ層５を制御良く残すことが可能となり、再現性良くリセスゲートを形成することができる。
【００３２】
したがって、上記のようにして形成されたヘテロ接合電界効果型トランジスタは、面内均一性（同一のウエハから形成されたヘテロ接合電界効果型トランジスタがピンチオフ状態になるときにゲート電極に印加されている電圧（ノーマリオフの場合には０Ｖ）の均一性）およびランツーラン均一性（同一構造の異なるウエハから形成されたヘテロ接合電界効果型トランジスタがピンチオフ状態になるときにゲート電極に印加されている電圧（ノーマリオフの場合には０Ｖ）の均一性）に優れたノーマリオフタイプのヘテロ接合電界効果型トランジスタとすることができる。
【００３３】
なお、プラズマエッチング時間は、プラズマエッチングによってＡｌ0.3Ｇａ0.7Ｎ層７の層厚全体がエッチングされる時間を予め計算しておき、たとえばその計算された時間を何割か増加するといったように、その予め計算された時間よりも長い時間プラズマエッチングをすればよい。たとえば、一例として、層厚１５ｎｍのＡｌ0.3Ｇａ0.7Ｎ層７をプラズマエッチングするのに３０秒を要した場合、３６秒間プラズマエッチングすることによって、Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６がエッチングストップ層として機能するため、下側のＡｌ0.3Ｇａ0.7Ｎ層５の層厚を所定の層厚に均一に残すことができる。
【００３４】
また、上記においては、第２層としてＡｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層６が用いられているが、第２層としては、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選択された少なくとも１種の希土類元素がＡｌxＧａyＩｎzＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≠０）の組成式で表わされる窒化物系ＩＩＩ−Ｖ族化合物半導体に含まれている材料からなる層を用いることが好ましい。これらの希土類元素の窒化物は半導体を形成するため、これらの希土類元素の少なくとも１種を含むＡｌxＧａyＩｎzＮ（ただし、０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ≠０）の組成式で表わされる窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第２層も半導体となることから、このような構成の第２層を用いた場合でもトランジスタ特性を損なわず、かつ、第２層がエッチングストップ層として有効に機能する傾向にある。
【００３５】
また、本発明においては、希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体からなる第２層の層厚が５ｎｍ以下であることが好ましい。第２層の層厚が５ｎｍよりも厚い場合には、第２層はエッチングストップ層としては十分に機能するが、ゲート電極下の層の層厚がノーマリオフ化に必要な層厚よりも厚くなってしまう傾向にあるため、ノーマリオフ化が実現できなくなるおそれがある。
【００３６】
また、本発明においては、第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。第３層がｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなる場合には、第３層上に形成されるソース電極およびドレイン電極とのオーミックコンタクト抵抗を低減できる傾向にあることから、オン抵抗の低減につながる。また、第２層のバンドギャップが第３層のバンドギャップよりも小さい場合には、第２層に捕らえられる電子を補うのに十分な電子供給を行なう観点からも、第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。
【００３７】
（実施の形態２）
図５に、本発明のヘテロ接合電界効果型トランジスタの好ましい一例の模式的な断面図を示す。図５に示すヘテロ接合電界効果型トランジスタは、基板としてのＳｉ基板１上に、ＡｌＮ層とＧａＮ層とが交互に複数層積層された多重バッファ層２、下側障壁層としてのＡｌ0.05Ｇａ0.95Ｎ層１３、チャネル層としてのＧａＮ層１４、ヘテロ特性改善層としてのＡｌＮ層１５、第１層としてのＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６、希土類元素であるＤｙの窒化物であるＤｙＮ（窒化ジスプロシウム）からなる第２層としてのＤｙＮ層１７および一対の第３層としてのＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８がこの順序で積層された構成を有している。
【００３８】
ここで、一対のＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８は、ＤｙＮ層１７上に間隔を隔てて形成されており、一方のＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８上にはソース電極８が形成され、他方のＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８上にはドレイン電極１０が形成されている。また、これらのＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の間のＤｙＮ層１７の領域の少なくとも一部にゲート電極９が形成されている。
【００３９】
また、Ａｌ0.05Ｇａ0.95Ｎ層１３のバンドギャップは、ＧａＮ層１４のバンドギャップよりも大きいため、Ａｌ0.05Ｇａ0.95Ｎ層１３とＧａＮ層１４との界面のＧａＮ層１４側にチャネル領域となる２次元電子ガス層が形成される。そして、ソース電極８から供給されたキャリアはチャネル領域となる２次元電子ガス層を通ってドレイン電極１０から取り出されることになるが、チャネル領域におけるキャリアの進行の有無はゲート電極９への電圧の印加の有無によって制御することができる。
【００４０】
図５に示すヘテロ接合電界効果型トランジスタは、たとえば以下のようにして製造することができる。まず、図６の模式的断面図に示すように、Ｓｉ基板１上に、多重バッファ層２、たとえば層厚２μｍのＡｌ0.05Ｇａ0.95Ｎ層１３、ＧａＮ層１４、たとえば層厚１ｎｍのＡｌＮ層１５、たとえば層厚１０ｎｍのＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６、たとえば層厚２ｎｍのＤｙＮ層１７およびたとえば層厚２５ｎｍでキャリア濃度が５×１０18ｃｍ-3のＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８をこの順序で、たとえばＭＯＣＶＤ法またはＭＢＥ法などの気相成長法により成長させる。なお、ＤｙＮ層１７の成長方法としてたとえばＭＯＣＶＤ法を用いる場合にはＤｙ源としてＣｐ3Ｄｙ（シクロペンタＤｙ）を用いることができ、たとえばＭＢＥ法を用いる場合にはＤｙ源としてＤｙの単体金属を用いることができる。
【００４１】
ここで、基板としては、Ｓｉ基板１に限定されず、たとえばサファイア基板またはＳｉＣ基板などの半導体基板を用いることもできる。なお、基板の種類に応じて、多重バッファ層２の層構造が変化し得る。
【００４２】
また、下側障壁層としてのＡｌ0.05Ｇａ0.95Ｎ層１３の層厚は、１μｍ以上であることが好ましい。また、チャネル層のキャリア濃度は、可能な限り小さくすることが好ましく、たとえば１０15ｃｍ-3以下とすることが好ましい。
【００４３】
また、第１層としてのＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６の組成および層厚は特に限定されるものではないが、組成によってノーマリオフ化に必要となる層厚が変化する。たとえば、Ａｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６の場合には、層厚を１０ｎｍ以下とすることでノーマリオフ化が可能となる。
【００４４】
また、第２層の組成および含有される希土類元素の数は特に限定されない。第２層としてはＤｙＮ層以外にも、たとえば、Ｇｄ0.8Ｄｙ0.2Ｎ層またはＣｅ0.2Ｐｒ0.6Ｎｄ0.2Ｎ層などを用いることもできる。
【００４５】
また、第３層としてのＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の組成、層厚およびキャリア濃度は特に限定されない。
【００４６】
次に、フォトリソグラフィ技術を利用して、Ａｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の表面上に所定の形状にパターンニングされたレジストを形成し、その上からソース電極およびドレイン電極用の金属膜をたとえば蒸着法などによって形成する。そして、レジストをリフトオフにより除去した後に、Ａｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の表面上に残った金属膜について熱処理を施す。これにより、図７の模式的断面図に示すように、Ａｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の表面上にソース電極８およびドレイン電極１０が形成され、ソース電極８およびドレイン電極１０はそれぞれＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８とオーミック接触をとる。
【００４７】
ここで、ソース電極８およびドレイン電極１０を形成するための金属膜としては、たとえばＴｉ層とＡｌ層とをこの順序で積層した金属膜、またはＨｆ層、Ａｌ層、Ｈｆ層およびＡｕ層をこの順序で積層した金属膜などを用いることができる。
【００４８】
続いて、Ａｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の一部をプラズマエッチングにより除去することによって、図８の模式的断面図に示すように、ＤｙＮ層１７の表面の一部を露出させてリセスゲートを形成する。ここで、プラズマエッチングは、たとえば、ＩＣＰエッチャーによって塩素ガス中でＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８をエッチングすることにより行なうことができる。
【００４９】
そして、露出したＤｙＮ層１７の表面の少なくとも一部の領域にＤｙＮ層１７とショットキー接触となるようにたとえばＷＮなどからなるゲート電極９を形成し、ゲート電極９の形成後のウエハをチップ状に分割することによって、図５に示すヘテロ接合電界効果型トランジスタが作製される。
【００５０】
ここで、本実施の形態においては、Ａｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６、ＤｙＮ層１７およびＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の３層構造の障壁層とすることによって、真ん中のＤｙＮ層１７のプラズマエッチング速度がＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８よりも極端に遅くなるため、プラズマエッチング速度が多少変化したり、プラズマエッチング時間が多少伸びてたとしても、下側のＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６までプラズマエッチングが到達しない。そのため、ノーマリオフ動作に必要な厚さのＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６を制御良く残すことが可能となり、再現性良くリセスゲートを形成することができる。
【００５１】
したがって、上記のようにして形成されたヘテロ接合電界効果型トランジスタは、面内均一性（同一のウエハから形成されたヘテロ接合電界効果型トランジスタがピンチオフ状態になるときにゲート電極に印加されている電圧（ノーマリオフの場合には０Ｖ）の均一性）およびランツーラン均一性（同一構造の異なるウエハから形成されたヘテロ接合電界効果型トランジスタがピンチオフ状態になるときにゲート電極に印加されている電圧（ノーマリオフの場合には０Ｖ）の均一性）に優れたノーマリオフタイプのヘテロ接合電界効果型トランジスタとすることができる。
【００５２】
なお、プラズマエッチング時間は、プラズマエッチングによってＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８の層厚全体がエッチングされる時間を予め計算しておき、たとえばその計算された時間を何割か増加するといったように、その予め計算された時間よりも長い時間プラズマエッチングをすればよい。たとえば、一例として、層厚２５ｎｍのＡｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層１８をプラズマエッチングするのに６０秒を要した場合、８０秒間プラズマエッチングすることによって、ＤｙＮ層１７がエッチングストップ層として機能するため、下側のＡｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層１６の層厚を所定の層厚に均一に残すことができる。
【００５３】
また、上記においては、第２層としてＤｙＮ層１７が用いられているが、第２層としては、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂおよびＬｕからなる群から選択された少なくとも１種の希土類元素の窒化物からなる層を用いることが好ましい。これらの希土類元素の窒化物は半導体を形成するため、このような構成の第２層を用いた場合でもトランジスタ特性を損なわず、かつ、第２層がエッチングストップ層として有効に機能する傾向にある。
【００５４】
また、本発明においては、希土類元素の窒化物からなる第２層の層厚は５ｎｍ以下であることが好ましい。第２層の層厚が５ｎｍよりも厚い場合には、第２層はエッチングストップ層としては十分に機能するが、ゲート電極下の層の層厚がノーマリオフ化に必要な層厚よりも厚くなってしまう傾向にあるため、ノーマリオフ化が実現できなくなるおそれがある。
【００５５】
また、本発明においては、第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。第３層がｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなる場合には、第３層上に形成されるソース電極およびドレイン電極とのオーミックコンタクト抵抗を低減できる傾向にあることから、オン抵抗の低減につながる。また、第２層のバンドギャップが第３層のバンドギャップよりも小さい場合には、第２層に捕らえられる電子を補うのに十分な電子供給を行なう観点からも、第３層はｎ型の窒化物系ＩＩＩ−Ｖ族化合物半導体からなることが好ましい。
【００５６】
また、本発明において、プラズマエッチングに用いられるガスとして塩素またはフッ素を含むガスを用いることが好ましい。これは、希土類元素の塩化物および希土類元素のフッ化物の蒸気圧は低く、急激にプラズマエッチングの速度が遅くなることから、希土類元素を含む窒化物系ＩＩＩ−Ｖ族化合物半導体または希土類元素の窒化物からなる第２層がエッチングストップ層として有効に機能する傾向にあるためである。
【００５７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５８】
本発明によれば、再現性良くリセスゲートを形成することができるヘテロ接合電界効果型トランジスタおよびヘテロ接合電界効果型トランジスタの製造方法を提供することができる。
【図面の簡単な説明】
【００５９】
【図１】本発明のヘテロ接合電界効果型トランジスタの好ましい一例の模式的な断面図である。
【図２】図１に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【図３】図１に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【図４】図１に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【図５】本発明のヘテロ接合電界効果型トランジスタの好ましい他の一例の模式的な断面図である。
【図６】図５に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【図７】図５に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【図８】図５に示すヘテロ接合電界効果型トランジスタの製造途中の状態の一例を図解する模式的な断面図である。
【符号の説明】
【００６０】
１  Ｓｉ基板、２  多重バッファ層、３，１４  ＧａＮ層、４，１５  ＡｌＮ層、５  Ａｌ0.3Ｇａ0.7Ｎ層、６  Ａｌ0.35Ｇａ0.6Ｇｄ0.05Ｎ層、７  Ａｌ0.3Ｇａ0.7Ｎ層、８  ソース電極、９  ゲート電極、１０  ドレイン電極、１３  Ａｌ0.05Ｇａ0.95Ｎ層、１６  Ａｌ0.25Ｇａ0.7Ｉｎ0.05Ｎ層、１７  ＤｙＮ層、１８  Ａｌ0.3Ｇａ0.65Ｉｎ0.05Ｎ層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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