(57)【要約】【課題】多値記憶の不揮発性半導体記憶装置において、データ信頼性の高い不良ブロックデータを、簡単な手順で書き込み可能な不揮発性半導体記憶装置を提供する。【解決手段】メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。下位ページデータ読み出し動作において、１つのセクタからの読み出しデータがすべて“０”となった場合に当該ブロックを不良ブロックと判定することができる。【選択図】図４
2008010046.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧の差により多値データを記憶することが可能な複数のメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、
前記ビット線の各々に接続され多値データを構成する複数のページデータの１つを記憶するデータ記憶回路を含み前記ビット線に印加するビット線電圧を制御するビット線制御回路と、
前記ワード線に印加するワード線電圧を制御するワード線制御回路と、
外部からの制御信号に従い前記ワード線制御回路及びビット線制御回路を制御する制御回路と
を備え、
前記制御回路は、
前記メモリセルアレイ中の不良ブロックを区別するため、前記不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、前記複数のページデータのうち最初のページデータを読み出す場合に選択ワード線に印加される第１電圧より大きくなるよう、前記不良ブロック中の前記メモリセルの全部又は特定の一部への書き込みを行なうモードを実行可能に構成された
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記ワード線の各々により選択される複数の前記メモリセルと同時に選択され前記メモリセルへの多値のデータの書き込み状況を示すフラグデータを記憶するフラグセルと、
前記フラグセルに書き込むための前記フラグデータを記憶するフラグデータ記憶回路と
を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記不良ブロックを区別するためのデータの書き込みにおいて、前記最初のページよりも上位のページの書き込みが完了した場合、前記フラグデータを書き換えるように構成されたことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記複数のページデータのうち最初のページデータの読み出しを行なった場合に、前記メモリセルアレイ内の所定のブロック内のメモリセルの全部又は特定の一部がすべて前記第１電圧以上であることを検出した場合に、そのブロックを不良ブロックと判定する判定回路を更に備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、１つのメモリセルに２ビット以上を記憶可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の一つとして、ＮＡＮＤセル型フラッシュメモリが知られている。このＮＡＮＤセル型フラッシュメモリは、複数のＮＡＮＤセルユニットから構成されるメモリセルアレイを有する。各ＮＡＮＤセルユニットは、直列接続される複数のメモリセルと、その両端に接続される２つの選択トランジスタとから構成される。メモリセルは、消去状態においては、閾値電圧が負の“１”データを保持している。データ書き込み時には、フローティングゲートに電子が注入され閾値電圧が正である“０”データに書き換えられる。ＮＡＮＤセル型フラッシュメモリは、書き込み時には閾値電圧を低い方から高い方へ移動させることのみが可能であり、逆の移動（閾値電圧の高い方から低い方）はブロック単位での消去動作によってのみ行うことができる。
【０００３】
近年、メモリ容量の増加を目的として、１つのメモリセルに２ビット以上の情報を記憶するいわゆる多値ＮＡＮＤセル型フラッシュメモリの開発が進んでいる。一例として４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルに４値（２ビット）のデータ（“００”，“０１”，“１０”，“１１”）を記憶できる。
【０００４】
ｎ値ＮＡＮＤセル型ＥＥＰＲＯＭでは、選択されたメモリセルに接続される１本のビット線に対応して、複数個のラッチ回路が設けられる（例えば、特許文献１参照）。即ち、選択されたメモリセルに対して、ｎ値データを書き込んだり又は読み出したりする場合に、複数個のラッチ回路は、ｎ値データを一時的に記憶する役割を果たす。例えば、４値ＮＡＮＤセル型ＥＥＰＲＯＭでは、書き込み時又は読み出し時に、４値（２ビット）データを一時的に記憶しておくために、選択されたメモリセルに接続される１本のビット線に対応して、２個のラッチ回路が設けられる。
【０００５】
ところで、ＮＡＮＤセル型フラッシュメモリにおいては、メモリセルへのデータの書き込み、消去、読み出しが正常に行えるか否かの動作テストが行われる。動作テストの結果メモリセルに不良が生じていると認識される場合は、そのセルを含むブロックが不良ブロックと認識され、以後はそのブロックへのアクセスを禁止することが行われる。
【０００６】
２値記憶のＮＡＮＤセル型フラッシュメモリの場合、不良ブロックであることを認識する不良ブロックデータとして、不良ブロックのすべて（又は特定の一部（例：先頭の数ビット））のメモリセルに“０”データを書き込むことが行なわれる。すなわち、これら“０”データ群が、不良ブロックであることを示す不良ブロックデータとして機能する。多値記憶例えば４値記憶のＮＡＮＤセル型フラッシュメモリにおいても、例えば不良ブロックを構成するメモリセルの全部（又は特定の一部）における１つのページに“０”データを書き込むことにより不良ブロックデータを書き込むことが可能である。しかし、多値記憶の場合、その書き込み手順が複雑になったり、或いは閾値電圧を狭い範囲に制御しなければならない為に書き込まれた不良ブロックデータを高い信頼性を持って書き込むことができない場合があった。
【特許文献１】特開２００４−１９２７８９号公報（段落００２５〜０１３９他）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、多値記憶の多値記憶の不揮発性半導体記憶装置において、データ信頼性の高い不良ブロックデータを、簡単な手順で書き込み可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置は、閾値電圧の差により多値データを記憶することが可能な複数のメモリセルが複数のビット線及び複数のワード線に沿ってマトリクス状に配置されて構成されたメモリセルアレイと、前記ビット線の各々に接続され多値データを構成する複数のページデータの１つを記憶するデータ記憶回路を含み前記ビット線に印加するビット線電圧を制御するビット線制御回路と、前記ワード線に印加するワード線電圧を制御するワード線制御回路と、外部からの制御信号に従い前記ワード線制御回路及びビット線制御回路を制御する制御回路とを備え、前記制御回路は、前記メモリセルアレイ中の不良ブロックを区別するため、前記不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、前記複数のページデータのうち最初のページデータを読み出す場合に選択ワード線に印加されるワード線電圧より大きくなるよう、前記不良ブロック中の前記メモリセルの全部又は特定の一部への書き込みを行なうモードを実行可能に構成されたことを特徴とする。
【発明の効果】
【０００９】
この発明によれば、多値記憶の不揮発性半導体記憶装置において、データ信頼性の高い不良ブロックデータを、簡単な手順で書き込み可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、４値ＮＡＮＤセル型フラッシュメモリを例として、図面を参照して詳細に説明する。
【００１１】
［基本原理］
４値ＮＡＮＤセル型フラッシュメモリは、１つのメモリセルにおける閾値電圧が、４通りの分布を持ち得るように構成されている。図１は、４値ＮＡＮＤセル型フラッシュメモリのメモリセルに記憶される２ビットの４値データ（データ“１１”、“１０”、“０１”、“００”）とメモリセルの閾値電圧（Ｖｔｈ）の分布を示している。なお、図１において、ＶＡ、ＶＢ、ＶＣは４つのデータを読み出す場合に選択ワード線に印加される電圧であり、ＶＡｖ、ＶＢｖ、ＶＣｖはベリファイ電圧を示している。
【００１２】
ブロック消去後のメモリセルは、データ“１１”とされており、負の閾値電圧Ｖｔｈを有する。また、書き込み状態のデータ“０１”、“１０”、“００”のメモリセルは、正の閾値電圧Ｖｔｈを有する。また、書き込み状態のうち、データ“０１”が最も閾値電圧が低く、データ“００”が最も閾値電圧が高く、データ“１０”は、データ“０１”とデータ“００”の中間の閾値電圧を有する。
【００１３】
１つのメモリセルの２ビットデータは、下位ページデータと上位ページデータからなり、下位ページデータと上位ページデータは別々の書き込み動作、つまり、２回の書き込み動作により、メモリセルに書き込まれる。データ“＊＠”と標記するとき、＊は上位ページデータを、＠は下位ページデータを表している。
【００１４】
まず、下位ページデータの書き込みを、図２を参照して説明する。全てのメモリセルは、消去状態、即ち、データ“１１”であるものとする。図２に示すように、下位ページデータの書き込みを行うと、メモリセルの閾値電圧Ｖｔｈの分布は、下位ページデータの値（“１”、或いは“０”）に応じて、２つの閾値電圧分布に分けられる。すなわち、下位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、メモリセルは、消去状態のデータ（データ“１１”）を維持する。
【００１５】
一方、下位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。具体的には、ベリファイ電位ＶＢｖ´を設定し、このベリファイ電位ＶＢｖ´以上の閾値電圧となるまで書き込み動作が繰り返される。その結果、メモリセルは、書き込み状態（データ“１０”）に変化する。なお、データ“１０”の閾値電圧分布は、隣接セルへの書き込み動作の影響のため、データ“１１”に比べ広い分布となっている。
【００１６】
次に、上位ページデータの書き込みを、図３を参照して説明する。上位ページデータの書き込みは、チップの外部から入力される書き込みデータ（上位ページデータ）と、メモリセルに既に書き込まれている下位ページデータとに基づいて行われる。
【００１７】
即ち、図３に示すように、上位ページデータの値が“１”の場合には、メモリセルのトンネル酸化膜に高電界がかからないようにし、メモリセルの閾値電圧Ｖｔｈの上昇を防止する。その結果、データ“１１”（消去状態）のメモリセルは、データ“１１”をそのまま維持し、データ“０１”のメモリセルは、データ“０１”をそのまま維持する。
【００１８】
一方、上位ページデータの値が“０”の場合には、メモリセルのトンネル酸化膜に高電界を印加し、フローティングゲート電極に電子を注入して、メモリセルの閾値電圧Ｖｔｈを所定量だけ上昇させる。その結果、データ“１１”（消去状態）のメモリセルは、データ“０１”に変化し、データ“０１”のメモリセルは、データ“００”に変化する。
【００１９】
以上の動作を要約すると、次のようになる。
（１）下位ページデータが“１”、上位ページデータが“１”のときには、消去状態のセルのデータは“１１”に維持される。
（２）下位ページデータが“０”、上位ページデータが“１”のときには、データ“１０”がメモリセルに書き込まれる。
（３）下位ページデータが“１”、上位ページデータが“０”のときには、データ“０１”がメモリセルに書き込まれる。
（４）下位ページデータが“０”、上位ページデータが“０”のときには、データ“００”がメモリセルに書き込まれる。
（５）上記（１）〜（４）の書き込みは、下位ページデータの書き込み動作をまず行い、続いて上位データの書き込み動作を行うという、計２回の書き込み動作により実行される。
【００２０】
なお、メモリセルＭＣが、下位ページデータの書き込みのみが終了し上位ページデータの書き込みが未了である段階であるのか、それとも上位ページデータの書き込みも終了した段階であるのかを、データとしていずれかの記憶手段に記憶しておく必要がある。このため、これを示すためのフラグデータＦＬＡＧが、データを記憶するメモリセルと同様のメモリセル（フラグセル）に記憶される。図２〜図３に示すように、前者の段階である場合にはフラグデータＦＬＡＧは“１”（負の閾値電圧）であり、後者の段階である場合にはフラグデータＦＬＡＧは“０”（閾値電圧ＶＢ以上）である。
【００２１】
［メモリ構成］
図４は、不揮発性半導体記憶装置の一例として、４値（２ビット）を記憶するＮＡＮＤセル型フラッシュメモリの構成を示している。このフラッシュメモリは、データを記憶するメモリセルをマトリックス状に配置してなるメモリセルアレイ１を備えている。メモリセルアレイ１は複数のビット線と複数のワード線と共通ソース線を含み、ビット線とワード線の交点に電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２、及びワード線電圧を制御するためのワード線制御回路６が接続されている。すなわち、ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出す一方、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行う。
【００２２】
ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４及びデータ入出力端子５が接続されている。メモリセルアレイ１から読み出されたメモリセルのデータは、ビット線制御回路２、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によってビット線制御回路２に入力され、指定されたメモリセルへの書き込みが行われる。
【００２３】
また、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御回路７に接続されている。制御回路７は、制御信号入力端子８に入力される制御信号に従い、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６を制御するための制御信号及び制御電圧を発生させる。
【００２４】
また、データ入出力バッファ４には、読み出されたデータに従い、読出し対象とされたブロックが不良ブロックであるか否かを判定する不良ブロック判定回路９が接続されている。
【００２５】
図５は、図１に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１はＮＡＮＤセル型メモリセルアレイであり、複数のＮＡＮＤセルを含んで構成されている。１つのＮＡＮＤセルは、直列接続された例えば１６個のＥＥＰＲＯＭからなるメモリセルＭＣと、その両端に接続される選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ１はビット線ＢＬ０に接続され、選択ゲートＳ２はソース線ＳＲＣに接続されている。
【００２６】
同一のロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ１、ＷＬ２、ＷＬ３〜ＷＬ１６に共通接続されている。また、第１の選択ゲートＳ１はセレクト線ＳＧ１に共通接続され、第２の選択ゲートＳ２はセレクト線ＳＧ２に共通接続されている。
【００２７】
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、このブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０、フラグ用データ記憶回路１０ａに接続されている２本のビット線について同時に行なわれる。
【００２８】
ビット線制御回路２は、複数のデータ記憶回路１０及びフラグ用データ記憶回路１０ａを有している。各データ記憶回路１０及びフラグ用データ記憶回路１０ａには、一対のビット線（ＢＬ０、ＢＬ１）、（ＢＬ２、ＢＬ３）…（ＢＬｉ、ＢＬｉ＋１）、（ＢＬ、ＢＬ）が接続されている。各データ記憶回路１０は、メモリセルＭＣか読み出されるデータを保持する機能を有すると共に、メモリセルＭＣに書き込まれるデータを保持する機能を有する。また、後述するように、多値記憶を行なう際に内部データを操作する役割を有する。
【００２９】
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。１セクタには例えば２ページ分のデータが記憶される。また、各ワード線には、フラグデータＦＬＡＧを記憶するためのフラグセルＦＣが接続されている。前述したように、このフラグセルＦＣに記憶されるフラグデータＦＬＡＧは、メモリセルＭＣに対する下位ページデータの書き込み動作が終了した段階では“１”とされ、上位ページデータの書き込みが終了した段階では“０”とされる。
【００３０】
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉ、ＢＬｉ＋１）のうち外部より指定されたアドレス信号（ＹＡ１、ＹＡ２…ＹＡｉ、ＹＡｆｌａｇ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択され、１セクタ（２ページ分）が選択される。この２ページの切り替えはアドレスによって行われる。
【００３１】
図６及び図７は、メモリセルＭＣ、ならびに選択ゲートＳ１及びＳ２の断面構造を示している。図６はメモリセルＭＣの断面構造を示している。基板４１にはメモリセルＭＣを構成するＭＯＳＦＥＴのソース、ドレインとして機能するｎ型拡散層４２が形成されている。また基板４１の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。
【００３２】
選択ゲートＳ１、Ｓ２は、基板４１と、この基板４１に形成されたソース、ドレインとしてのｎ型拡散層４７を備えている。基板４１の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
【００３３】
図８は、メモリセルアレイの１つのＮＡＮＤセルの断面を示している。この例において、１つのＮＡＮＤセルは、図６に示す構成の１６個のメモリセルＭＣが直列接続されて構成されている。ＮＡＮＤセルのドレイン側、ソース側には、図７に示す構成の第１の選択ゲートＳ１、Ｓ２が設けられている。
【００３４】
データ記憶回路１０の構成例を図９を参照して説明する。なお、データ記憶回路１０ａの構成も略同様であるので説明を省略する。このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。
【００３５】
ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作のためのデータ記憶を司る。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。
【００３６】
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂと、トランジスタ６１ｃ、６１ｄとにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続され、そのゲートに信号ＥＱ２を供給されている。
【００３７】
トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続され、そのゲートには信号ＰＲＳＴが供給されている。
【００３８】
また、ＳＤＣのノードＮ２ａ（クロックドインバータ回路６１ａの出力端）は、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯｎに接続されている。また、ノードＮ２ｂ（クロックドインバータ回路６１ｂの出力端）は、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯに接続される。これらカラム選択トランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。
【００３９】
ＰＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ｉ、６１ｊと、トランジスタ６１ｋとにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。このＰＤＣのノードＮ１ａとＳＤＣのノードＮ２ａとは、トランジスタ６１ｇ、６１ｈにより接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
【００４０】
また、ＰＤＣのノードＮ１ｂ（クロックドインバータ回路６１ｊの入力端）はトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートはトランジスタ６１ｇと６１ｈの接続ノードに接続されている。
【００４１】
トランジスタ６１ｎ、６１ｏの電流通路の他端には、信号ＣＯＭｉが供給されている。この信号ＣＯＭｉは全データ記憶回路１０に共通の信号であり、全データ記憶回路１０のベリファイが完了したかどうかを示す信号である。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂが”Ｌ”となる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎを”Ｈ”とすると、ベリファイが完了している場合、信号ＣＯＭｉが”Ｈ”となる。
【００４２】
ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このＭＯＳキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。
【００４３】
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＲＥＧが供給され、他端はトランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介してＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
【００４４】
さらに、接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートには信号ＢＬＰＲＥが供給されている。
【００４５】
トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｉに接続され、またトランジスタ６１ｗを介してビット線ＢＬｉ＋１に接続されている。
【００４６】
ビット線ＢＬｉの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢｌＡＳｏが供給されている。ビット線ＢＬｉ＋１の他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢｌＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢｌＡＳｏ、ＢｌＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
【００４７】
［書き込み動作及びベリファイ動作］
次に、このＮＡＮＤセル型フラッシュメモリにおける多値書き込み動作及び書き込みベリファイ動作を、図１０及び図１１を参照して説明する。上述したように、書き込み動作は、下位ページデータの書き込み、上位ページデータの書き込みという２段階で行なわれる。
【００４８】
図１０に示すように、まず図５の１セクタの下位ページを選択するため、アドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ１１）。
【００４９】
書き込みコマンドが入力されると、トランジスタ６１ｈ、６１ｇがオンとされ、これにより全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。外部より下位ページデータとしてデータ“１”が入力された場合、ＰＤＣのノードＮ１ａは、”Ｈ”になり、データ“０”が入力された場合、ＰＤＣのノードＮ１ａは、”Ｌ”となる。なお、この下位ページデータの書き込み動作においては、フラグセルＦＣにはデータが書き込まれない。このため、フラグ用データ記憶回路１０ａ内のＰＤＣはデータ“１”となる。
【００５０】
続いて、メモリセルＭＣへの書き込み（プログラム）動作に移行する（Ｓ１３）。具体的には、トランジスタ６１ｈ、６１ｔ及び６１ｖ又は６１ｗがオンとなり、ＰＤＣに保持されたデータがビット線ＢＬｉ又はＢＬｉ＋１に供給される。ＰＤＣにデータ“１”が保持されている時、ビット線がＶｄｄになり、データ“０”が保持されている時、ビット線がＶｓｓ（接地電位）になる。また、非選択ページのセルには書き込みが行なわれないようにするため、非選択ページのビット線にもＶｄｄを供給する。
【００５１】
ここで、選択されているブロックのセレクト線ＳＧ１にＶｄｄ、選択されたセルのワード線に電位ＶＰＧＭ（２０Ｖ）、非選択のセルのワード線に電位ＶＰＡＳＳ（１０Ｖ）を印加する。これにより、選択セルに書き込みを行なうと共に、非選択セルに対する書き込みを防止する。
【００５２】
続いて、書き込みベリファイ動作に移行する（Ｓ１４）。まず、非選択ワード線及びセレクト線ＳＧ１に読み出し時の電位Ｖｒｅａｄを与えると共に、ビット線を１Ｖにプリチャージする。また、選択ワード線にベリファイ電位ＶＢｖ´を与える。続いて、メモリセルのソース側のセレクト線ＳＧ２を”Ｈ”にする。
選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＢｖ´より高ければ、そのメモリセルＭＣはオフを維持し、従ってビット線は”Ｈ”のままである。
一方、選択したメモリセルＭＣの閾値電圧がベリファイ電位ＶＢｖ´より低ければ、そのメモリセルＭＣはオンとなり、ビット線は”Ｌ”となる。ＴＤＣのノードＮ３は、ビット線が”Ｌ”の場合、”Ｌ”となり、ビット線が”Ｈ”の場合、”Ｈ”となる。
【００５３】
ここで、ＤＤＣには“０”書き込みを行なう場合”Ｌ”が記憶され、“０”書き込みを行なわない場合”Ｈ”が記憶されている。信号ＶＲＥＧをＶｄｄとし、信号ＲＥＧを”Ｈ”にすると、“０”書き込みを行なわない場合のみＴＤＣのノードＮ３が強制的に”Ｈ”となる。この動作の後、ＰＤＣのデータをＤＤＣに移し、ＴＤＣの電位をＰＤＣに転送する。
【００５４】
以上の動作の下、ＰＤＣが”Ｌ”の場合、再び書き込み動作を行い全てのデータ記憶回路１０のデータが”Ｈ”になるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ１５−Ｓ１３）。その後、隣接するメモリセルにも書き込みが順次行なわれると、書き込みデータによっては、ＦＧ−ＦＧ間容量によって、メモリセルの閾値電圧が上がり、データ“１０”の閾値電圧分布が高いほうに広がる。
【００５５】
次に、上位ページデータの書き込み（プログラム）動作を図１１を参照して説明する。上位ページデータの書き込み動作でも、まずアドレスを指定し、続いて、書き込みデータを外部より入力し全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ２１）。
【００５６】
この後、書き込みコマンドが入力されると、フラグセルＦＣにフラグデータＦＬＡＧとして“０”を書き込むため、フラグセル用データ記憶回路１０ａ内のＳＤＣにデータ“０”が入力される（Ｓ２２）。
【００５７】
続いて、上位ページ書き込み後のデータが“１１”（下位ページデータが“１”）であるのか“１０”（下位ページデータが“０”）であるのかを判断するため、内部リード動作が行なわれる（Ｓ２３）。選択ワード線には、電位ＶＡ（図１）を供給する。非選択ワード線及びセレクト線ＳＧ１には電位Ｖｒｅａｄを供給する。
【００５８】
メモリセルのデータが“１０”である場合、ＰＤＣに”Ｈ”がラッチされ、メモリセルのデータが“１１”である場合、ＰＤＣに”Ｌ”がラッチされる。
【００５９】
その後、書き込みたいデータが“１１”、“０１”、“１０”、“００”のいずれであるのかに従い、各データキャッシュＳＤＣ、ＰＤＣ、ＴＤＣ、ＤＤＣに記憶されるデータが設定される（Ｓ２４）。
【００６０】
続いて、書き込み動作に先立ってデータ“１０”のベリファイを行なう（Ｓ２５）。その後、下位ページデータの書き込み動作と同様にして書き込み動作を実行する（Ｓ２６）。
【００６１】
更に、データ“０１”、“１０”、“００”についても、それぞれ電位をＶＡｖ、ＶＢｖ、ＶＣｖに設定してベリファイ動作を行い（Ｓ２７〜Ｓ２９）、全てのデータ記憶回路１０のＰＤＣのデータが“Ｈ”になるまでこの書き込み動作とベリファイ動作を繰り返す（Ｓ３０）。
【００６２】
［読出し動作］
続いて、読出し動作を、下位ページデータの読出しと上位ページデータの読出しに分けて説明する。
【００６３】
図１３は、下位ページデータの読出しの手順をフローチャートで示している。まず、アドレスを指定し、図５に示す１セクタを選択する。続いて選択ワード線の電位をＶＡとして読み出し動作を行い（Ｓ３１）、フラグセルＦＣのフラグデータＦＬＡＧが“０”か“１”であるかを判別する（Ｓ３２）。
【００６４】
フラグセルＦＣから読み出されたフラグデータＦＬＡＧが“１”の場合、上位ページデータの書き込みは完了しておらず、このため、メモリセルＭＣの閾値電圧の分布は、図２のようになっている。このデータは、ワード線の電位をＶＡにして読み出し動作をすればよく、従って既にデータ記憶回路１０に読み出されている。このため、データ記憶回路１０に記憶されているデータを外部に出力して読み出しを行う（Ｓ３３）。
【００６５】
一方、フラグセルＦＣから読み出されたフラグデータＦＬＡＧが“０”（メモリセルのデータが“１”）の場合、上位ページデータの書き込みが行われており、したがってメモリセルＭＣの閾値電圧分布は、図３に示すようになっている。従って、ワード線の電位をＶＢに設定して読み出し動作を行い（Ｓ３４）、この後、データ記憶回路１０に読み出されたデータを外部に出力する（Ｓ３３）。このときのデータ記憶回路１０中の各データキャッシュの動作は、書き込みベリファイ動作のときと略同様である。
【００６６】
続いて、上位ページデータの読出し動作の手順を図１３のフローチャートを参照して説明する。上位ページデータの読み出しでは、まず、アドレスを指定し、図５に示す１セクタを選択する。続いて、ワード線の電位をＶＣとして読み出しを行い（Ｓ３５）、この後、ワード線電位をＶＡとして読み出し動作を行って（Ｓ３６）、フラグセルＦＣのフラグデータＦＬＡＧが“０”か“１”であるかを判別する（Ｓ３７）。
【００６７】
この結果、フラグセルＦＣのフラグデータＦＬＡＧが“１”で、上位ページの書き込みが行なわれていない場合、出力データを“１”に固定する（Ｓ３８）。出力を“１”にするには、データ記憶回路１０の信号ＰＲＳＴを”Ｈ”とし、ＳＤＣを“１”に設定する。あるいは、に示すデータ入出力バッファ４よりデータ“１”しか出力させないようにする。また、フラグセルのフラグデータＦＬＡＧが“０”の場合、読み出したデータを出力する（Ｓ３９）。
【００６８】
［不良ブロックデータ書き込みモード］
続いて、不良ブロックデータ書き込みモードについて説明する。このモードは、図１０、図１１の書き込み動作により不良ブロックと判定されたブロックに対し実行されるものである。
【００６９】
図１〜図３で説明したような４値データ書き込み動作が行なわれるフラッシュメモリにおいて不良ブロックデータを書き込もうとする場合、
（１）どのような不良ブロックデータを書き込むか、
ということと、
（２）その不良ブロックデータをどのようにして読出し、どのようにして不良ブロックか否かの判定を行なうか、ということと
が問題となる。不良ブロックデータの書き込み手順は簡単であることが好ましくり、また書き込まれた不良ブロックデータが高い信頼性をもって読み出され、誤読出し及び誤判定が生じないことが要求される。
【００７０】
例えば、ブロック内の全部又は特定の一部のメモリセルに、上位ページデータ“０”が書き込まれている場合（図１に示すデータ“０１”又は“００”のいずれかを書き込まれている場合）において、当該ブロックを不良ブロックと判定させることも理論的には可能である。しかし、この場合には、データ“１０”の閾値電圧との差が小さいため、誤読出しを生じる虞がある。また、上位ページデータ“０”を書き込むためには、その前に下位ページデータの書き込みをする必要がある。このため、この方法では、不良ブロックデータの書き込み手順の工程数が増加してしまう。
【００７１】
また例えば、ブロック内の全部又は特定の一部のメモリセルに、下位ページデータ“０”が書き込まれている場合（図１に示すデータ“１０”又は“００”のいずれかを書き込まれている場合）において、当該ブロックを不良ブロックと判定させることも理論的には可能である。しかし、この場合には、誤読出しの虞は小さいものの、上位ページデータの書き込みは完了させなければならず、書き込み手順の工程は上記の場合と変わらない。
【００７２】
そこで、本実施の形態では、データ書き込み手順の途中の様々な段階において、不良ブロック内の全部又は特定の一部のメモリセルの閾値電圧を、図１２に示すような下位ページデータの読出し動作でデータ“０”と判定できるように書き換えるようにしている。
【００７３】
図１２及び図１３に示すように、下位ページでの読み出し動作は、上位ページの読み出し動作に比べ簡単であり（メモリセルＭＣのデータを読むためのワード線電圧は１種類のみ）、通常の１ビット（２値）記憶のメモリの読出し動作と略同様である。
【００７４】
不良ブロックデータの書き込み動作は、ブロックへのデータ書き込み手順の途中においても開始され得る。図１〜図３に示す書き込み動作を行なうフラッシュメモリにおいては、この不良ブロックデータの書き込みモードは、下記の３つのケース（状態）において開始され得る。
（ケース１）下位ページデータの書き込み前（図１０のフローの実行前）の状態
（ケース２）下位ページデータの書き込み後上位ページデータの書き込み前（図１０のフローの実行後であって図１１のフローの実行前）の状態
（ケース３）上位ページデータの書き込み後（図１１のフローの実行後）の状態
ケース１では、すべてのメモリセルＭＣは消去状態のデータ“１１”を保持しており、フラグデータＦＬＡＧは“１”である。
【００７５】
また、ケース２では、メモリセルＭＣの閾値電圧分布は図２に示すように、データ“１１”又は“１０”（閾値電圧の分布は広い）の２通りとなっている。また、フラグデータＦＬＡＧは“１”である。
【００７６】
また、ケース３では、メモリセルＭＣの閾値電圧分布は図３に示すように、データ“１１”、“０１”、“１０”、“００”の４通りとなっており、フラグデータＦＬＡＧは“０”である。
【００７７】
本実施の形態では、不良ブロックデータの書き込みモードの開始が命令された場合、上記ケース１〜３のいずれにおいても、不良ブロック内の全部又は特定の一部のメモリセルの閾値電圧を、図１２に示す下位ページデータの読出し動作で用いられる読出し電位ＶＢより高くなるように書き換える。これを図１４〜図１７を参照して説明する。
【００７８】
ケース１では、図１４に示すように、ブロック内のすべてのメモリセルＭＣのデータは消去状態すなわちデータ“１１”（負の閾値電圧）であり、また、フラグデータＦＬＡＧは“１”である。不良ブロックデータの書き込みモードの開始が命令された場合、ブロック内の全部又は特定の一部のメモリセルにおいて、これらデータ“１１”の負の閾値電圧が電位ＶＢ以上となるよう、書き込み及びベリファイ動作が繰り返される。また、フラグデータは“１”（負の閾値電圧）であるので、電位ＶＢ以上のデータ“０”となるようにフラグセルＦＣが書き換えられる。
【００７９】
また、ケース２では、図１５に示すように、ブロック内のメモリセルＭＣのデータは、データ“１１”又は“１０”（隣接セルへの書き込みの影響で、広い閾値分布を有している）のいずれかである。また、フラグデータＦＬＡＧは“１”である。不良ブロックデータの書き込みモードの開始が命令された場合、データ“１１”のメモリセル、データ“１０”のメモリセルのいずれについても、閾値電圧が電位ＶＢ以上となるよう、書き込み及びベリファイ動作が繰り返される。データ“１０”のメモリセルについては、その一部のみが電位ＶＢ未満の閾値電圧となっており、それ以外は電位ＶＢ以上となっている。従って、前者に関してのみ、閾値電圧が電位ＶＢ以上になるよう、書き込み及びベリファイ動作が繰り返される（書き込み完了後は、図１５下に示すように、データ“１０”の閾値電圧分布は、２項分布曲線をＶＢを境界として切り落としたような分布となる）。また、フラグデータは“１”（負の閾値電圧）であるので、電位ＶＢ以上のデータ“０”となるようにフラグセルＦＣが書き換えられる。
【００８０】
また、ケース３では、図１６に示すように、ブロック内のメモリセルＭＣのデータは、データ“１１”、“０１”、“１０”又は“００”のいずれかである。また、フラグデータＦＬＡＧは“０”である。不良ブロックデータの書き込みモードの開始が命令された場合、データ“１１”のメモリセル、データ“０１”のメモリセルについて、閾値電圧が電位ＶＢ以上となるよう、書き込み及びベリファイ動作が繰り返される。これにより、４つの閾値電圧分布が１つの分布に纏められる。
【００８１】
以上のケース１〜３における不良ブロックデータの書き込みの手順を、図１７を参照して説明する。まず、不良ブロックのアドレスを指定すると共に、すべてのデータ記憶回路１０のＳＤＣに“０”を記憶させる（Ｓ４１）。その後、コマンドの入力に従い、ＳＤＣのデータがＰＤＣに転送される（Ｓ４２）。すべてのデータは“０”であるので、ＰＤＣのノードＮ１ａは、すべて”Ｌ”となる。なお、フラグ用データ記憶回路１０ａのＳＤＣにも“０”が記憶され、そのＰＤＣのノードＮ１ａは“Ｌ”となる。
【００８２】
続いて、メモリセルＭＣへの下位ページデータ書き込み（プログラム）動作に移行する（Ｓ４３）。具体的には、トランジスタ６１ｈ、６１ｔ、６１ｖ又は６１ｗがオンとなり、ＰＤＣに保持されたデータ“０”がビット線ＢＬｉ又はＢＬｉ＋１に供給される。ビット線の電位はＶｓｓ（接地電位）にされる。非選択ページのセルには書き込みが行なわれないようにするため、非選択ページのビット線にもＶｄｄが供給される。
【００８３】
ここで、選択されているブロック（“０”書き込みを行なう不良ブロック）のセレクト線ＳＧ１にＶｄｄ、選択されたセルのワード線に電位ＶＰＧＭ（２０Ｖ）、非選択のセルのワード線に電位ＶＰＡＳＳ（１０Ｖ）を印加する。これにより、選択セルに書き込みを行なうと共に、非選択セルに対する書き込みを防止する。
【００８４】
続いて、書き込みベリファイ動作に移行する（Ｓ４４）。まず、非選択ワード線及びセレクト線ＳＧ１に読み出し時の電位Ｖｒｅａｄを与えると共に、ビット線を１Ｖにプリチャージする。また、選択ワード線に、下位ページの読出し動作時に選択ワード線に印加される電位ＶＢと等しいベリファイ電位を与える。続いて、メモリセルのソース側のセレクト線ＳＧ２を”Ｈ”にする。
【００８５】
メモリセルＭＣの閾値電圧がベリファイ電位ＶＢより高ければ、そのメモリセルＭＣはオフを維持し、従ってビット線は”Ｈ”のままである。以下、下位ページデータの書き込み動作と同様に、ＰＤＣが”Ｌ”の場合、再び書き込み動作を行い全てのデータ記憶回路１０のデータが”Ｈ”になるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ４５−Ｓ４３）。
【００８６】
図１８は、不良ブロックの検出を行なう手順を示すフローチャートである。あるブロック中の１セクタがアドレス指定により読出しの対象とされた場合、まずワード線に電位ＶＡが印加されてデータの読出しが行なわれる（Ｓ５１）。この読出しにより、フラグセルＦＣのフラグデータＦＬＡＧが読み出される。不良ブロックデータが書き込み済みの場合、フラグデータＦＬＡＧは“０”である。ＦＬＡＧが“０”であると判定された場合（Ｓ５２）、選択ワード線の電位はＶＢに切り替えられ（Ｓ５３Ａ）、このワード線電位ＶＢにより読み出されたデータがデータ記憶回路１０に記憶され、さらに外部にデータ出力される（Ｓ５４）。出力されたデータがすべて“０”であれば、そのセクタを含むブロックは不良ブロックと判定され（Ｓ５６）、それ以外の場合は正常ブロックと判定される（Ｓ５７）。
【００８７】
なお、Ｓ５２においてフラグデータＦＬＡＧが“１”であると判定された場合、選択ワード線の電位はＶＢｖ´、すなわち下位ページデータの書き込み動作時のベリファイ電位に設定され（Ｓ５３Ｂ）、以下Ｓ５４〜Ｓ５７が同様に実行される。
【００８８】
［第２の実施の形態］  次に、本発明の第２の実施の形態に係る４値記憶ＮＡＮＤセル型フラッシュメモリを、図１９を参照して説明する。この実施の形態のＮＡＮＤセル型フラッシュメモリは、回路構成は第１の実施の形態と同様であり、図４〜図９に示す通りであり、また、４値データの書き込み動作、読出し動作の手順等も、第１の実施の形態と同様であり、図１０〜図１３に示す通りである。
【００８９】
ただし、この実施の形態では、図１９に示すように、不良ブロックの書き込み動作の開始に先立ち、ワード線電圧をＶＡに設定してフラグデータＦＬＡＧを読み出す（Ｓ６１、Ｓ６２）。ＦＬＡＧ＝“１”であれば、まだ上位ページデータの書き込み動作が終了していないので、ベリファイ電位をＶＢｖ´に設定し（Ｓ６３）、一方ＦＬＡＧ＝“０”であれば、上位ページデータの書き込み動作が終了しているので、ベリファイ電位をＶＢに設定する（Ｓ６４）。
【００９０】
その後の手順Ｓ６５〜Ｓ６９は、通常の下位ページデータ書き込み動作（図１０のＳ１１〜Ｓ１５）と略同様である。すなわち、すべてのデータ記憶回路１０のＳＤＣに不良ブロックデータとしてのデータ“０”が記憶され（Ｓ６５）、さらにＳＤＣのデータがＰＤＣに転送される（Ｓ６６）。なお、ベリファイ電位がＶＢに設定された場合には、フラグデータＦＬＡＧが“０”に書き換えられるべく、データ記憶回路１０ａにもデータ“０”が記憶される。一方、ベリファイ電位がＶＢｖ´に設定された場合には、フラグデータＦＬＡＧは“１”のままとされるべく、データ記憶回路１０ａにもデータ“１”が記憶される。
【００９１】
続いて、メモリセルＭＣへの書き込み（プログラム）動作（Ｓ６７）、及びＳ６３又はＳ６４で設定されたベリファイ電位による書き込みベリファイ動作（Ｓ６８）が、全てのデータ記憶回路１０のデータが”Ｈ”になるまで繰り返される（Ｓ６９）。
【００９２】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、ＮＡＮＤセル型フラッシュメモリを例にとって説明したが、本発明はこれに限定されるものではなく、閾値電圧の分布によりデータを記憶すると共に、上記の１セクタのような一定のメモリ単位を書き込み・読出しの単位とするメモリにも適用可能である。また、不良ブロックデータの書き込み動作は、特別の不良ブロック書き込みモードを起動して行なってもよいし、或いは、通常のデータ書き込みモードを実行して行なってもよい。
【００９３】
また、上記の実施の形態では、２ビット記憶（４値記憶）のフラッシュメモリを例にとって説明したが、本発明は、２ビット以上のデータを閾値電圧の差により記憶するメモリに適用可能である。いずれの場合にも、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、複数のページデータのうち最初に書き込まれるページデータを読み出す場合に選択ワード線に印加されるワード線電圧より大きくなるよう、書き込みを行なうように構成することが可能である。
【図面の簡単な説明】
【００９４】
【図１】４値記憶のフラッシュメモリにおける書き込みデータの例を示す。
【図２】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図３】４値記憶のフラッシュメモリにおけるデータ書き込み手順を示す概念図である。
【図４】本発明の第１の実施の形態によるＮＡＮＤセル型フラッシュメモリの概略構成を示す構成図である。
【図５】図４に示すメモリセルアレイ１及びビット線制御回路２の構成を示す回路図である。
【図６】図５のメモリセルＭＣの断面図である。
【図７】図５の選択ゲートＳ１、Ｓ２の断面図である。
【図８】メモリセルアレイの１つのＮＡＮＤセルを示す断面図である。
【図９】図５に示すに示すデータ記憶回路１０の一構成例を示す回路図である。
【図１０】４値データを構成する下位ページデータの書き込みの手順を示すフローチャートである。
【図１１】４値データを構成する上位ページデータの書き込みの手順を示すフローチャートである。
【図１２】４値データの下位ページデータの読出しの手順を示すフローチャートである。
【図１３】４値データの上位ページデータの読出しの手順を示すフローチャートである。
【図１４】不良ブロックデータの書き込み動作を説明する概念図である。
【図１５】不良ブロックデータの書き込み動作を説明する概念図である。
【図１６】不良ブロックデータの書き込み動作を説明する概念図である。
【図１７】不良ブロックデータの書き込み動作の手順を示すフローチャートである。
【図１８】不良ブロックの検出を行なう手順を示すフローチャートである。
【図１９】本発明の第２の実施の形態の動作を示すフローチャートである。
【符号の説明】
【００９５】
１・・・メモリセルアレイ、  ２・・・ビット制御回路、  ３・・・カラムデコーダ、  ４・・・データ入出力バッファ、  ５・・・データ入出力端子、  ６・・・ワード線制御回路、  ７・・・制御回路、  ８・・・制御信号入力端子、  ９・・・不良ブロック判定回路、  １０、１０ａ・・・データ記憶回路、  ＰＤＣ・・・プライマリデータキャッシュ、  ＳＤＣ・・・セコンダリデータキャッシュ、  ＤＤＣ・・・ダイナミックデータキャッシュ、  ＴＤＣ・・・テンポラリデータキャッシュ、  ＦＣ・・・フラグセル。
【図１】
2008010046.tif 000003
【図２】
2008010046.tif 000004
【図３】
2008010046.tif 000005
【図４】
2008010046.tif 000006
【図５】
2008010046.tif 000007
【図６】
2008010046.tif 000008
【図７】
2008010046.tif 000009
【図８】
2008010046.tif 000010
【図９】
2008010046.tif 000011
【図１０】
2008010046.tif 000012
【図１１】
2008010046.tif 000013
【図１２】
2008010046.tif 000014
【図１３】
2008010046.tif 000015
【図１４】
2008010046.tif 000016
【図１５】
2008010046.tif 000017
【図１６】
2008010046.tif 000018
【図１７】
2008010046.tif 000019
【図１８】
2008010046.tif 000020
【図１９】
2008010046.tif 000021