(57)【要約】【課題】  フローティングゲート電極層およびコントロールゲート電極層間に形成されるゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用したときに、隣接するフローティングゲート電極層間の電荷移動を防ぐ。【解決手段】  第２のゲート絶縁膜層７がＮＯＮＯＮ積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜７ａがフローティングゲート電極層ＦＧに接触する領域では形成されているものの素子分離絶縁膜６上にはシリコン酸化膜７ｂが略全面に渡って形成されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のゲート絶縁膜層と、
前記第１のゲート絶縁膜層上に形成された第１のゲート電極層と、
複数の前記第１のゲート電極層を互いに分離するように形成された素子分離絶縁膜と、
前記複数の第１のゲート電極層および前記素子分離絶縁膜の上を覆うように形成された第２のゲート絶縁膜層と、
前記第２のゲート絶縁膜層の上に形成された第２のゲート電極層とを備え、
前記第２のゲート絶縁膜層は、ＮＯＮＯＮ積層膜構造を含んで構成されると共に前記ＮＯＮＯＮ積層膜構造のうち前記第１のゲート電極層に接触する最下層の窒化膜層が隣接する前記複数の第１のゲート電極層間において分断されていることを特徴とする半導体装置。
【請求項２】
前記第２のゲート絶縁膜層は、前記素子分離絶縁膜上に対して全面に渡って酸化膜層が形成された構造を含んで構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のゲート絶縁膜層は、前記素子分離絶縁膜上に対して前記ＮＯＮＯＮ積層膜構造のうちの酸化膜層および窒化膜層が順に形成された構造を含んで構成され、
前記酸化膜層は、前記窒化膜層よりも膜厚が厚く形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板の上に第１のゲート絶縁膜層および第１の導電層を形成する工程と、
前記第１の導電層および前記第１のゲート絶縁膜層並びに前記半導体基板に素子分離溝を形成することで前記第１の導電層を複数に分断する工程と、
前記第１の導電層の少なくとも一部が露出するように前記素子分離溝内に素子分離絶縁膜を形成する工程と、
前記第１の導電層の露出面に対して第２のゲート絶縁膜層の最下層となる窒化膜層を選択的に形成する工程と、
前記窒化膜層および前記素子分離絶縁膜の上に対して前記第２のゲート絶縁膜層を構成する酸化膜層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の導電層の露出面に対して前記窒化膜層としてシリコン窒化膜を選択的に形成するときには、プラズマの発生エネルギーとしてＳｉ−Ｓｉの結合エネルギー以上で、且つ、Ｓｉ−Ｏの結合エネルギー未満に設定してラジカル窒化処理によって形成することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フローティングゲート電極層およびコントロールゲート電極層を有する積層ゲート電極構造を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体装置内に不揮発的に情報を記憶保持するため、フローティングゲート電極層およびコントロールゲート電極層が積層されたメモリセル構造が採用されている。このメモリセル構造を構成するため、フローティングゲート電極層およびコントロールゲート電極層間には、当該電極層間を絶縁するためのゲート間絶縁膜が設けられている。
【０００３】
近年、このゲート間絶縁膜としてより性能の良い膜が求められている。そこで、このゲート間絶縁膜としてＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）が一般的に採用されている。しかし近年、ゲート電極の微細化が進むにつれＯＮＯ膜に対しバーズビークが発生したりカップリング比を所望値にすることができないため高集積化することが困難であるという問題を生じていた。そこで、ゲート間絶縁膜としてＮＯＮＯＮ積層膜構造（シリコン窒化膜／シリコン酸化膜／シリコン窒化膜／シリコン酸化膜／シリコン窒化膜）を採用することが検討されている（例えば、特許文献１参照）。この特許文献１記載の構成によれば、従来のＯＮＯ膜に比較してＴＤＤＢ（経時絶縁破壊特性）を約１桁向上させることができ、バーズビーク発生を防止できるようになる。
【特許文献１】特開平９−２１９４５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、ゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用すると、隣接するフローティングゲート電極層間の電荷蓄積状態が異なるときに、何らかの影響により当該フローティングゲート電極層間を電荷が移動しやすくなることが確認されている。これにより、フローティングゲート電極層の電荷蓄積状態が異なるときには、電荷移動に伴いしきい値が変動したりデータ化けが生じる虞もある。
【０００５】
本発明は、上記事情に鑑みてなされたもので、その目的は、フローティングゲート電極層およびコントロールゲート電極層間に形成されるゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用したときに、隣接するフローティングゲート電極層間の電荷移動を防ぐことができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、半導体基板上に形成された第１のゲート絶縁膜層と、第１のゲート絶縁膜層上に形成された第１のゲート電極層と、複数の第１のゲート電極層を互いに分離するように形成された素子分離絶縁膜と、複数の第１のゲート電極層および素子分離絶縁膜の上を覆うように形成された第２のゲート絶縁膜層と、第２のゲート絶縁膜層の上に形成された第２のゲート電極層とを備え、第２のゲート絶縁膜層は、ＮＯＮＯＮ積層膜構造を含んで構成されると共にＮＯＮＯＮ積層膜構造のうち前記第１のゲート電極層に接触する最下層の窒化膜層が隣接する複数の第１のゲート電極層間において分断されていることを特徴としている。
【０００７】
本発明の半導体装置の製造方法は、半導体基板の上に第１のゲート絶縁膜層および第１の導電層を形成する工程と、第１の導電層および第１のゲート絶縁膜層並びに半導体基板に素子分離溝を形成することで第１の導電層を複数に分断する工程と、第１の導電層の少なくとも一部が露出するように素子分離溝内に素子分離絶縁膜を形成する工程と、第１の導電層の露出面に対して第２のゲート絶縁膜層の最下層となる窒化膜層を選択的に形成する工程と、窒化膜層および素子分離絶縁膜の上に対して第２のゲート絶縁膜層を構成する酸化膜層を形成する工程とを備えたことを特徴としている。
【発明の効果】
【０００８】
本発明によれば、フローティングゲート電極層およびコントロールゲート電極層間に形成されるゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用したときに、隣接するフローティングゲート電極層間の電荷移動を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の半導体装置をＮＡＮＤ型の不揮発性半導体記憶装置に適用した一実施形態について、図１ないし図１３を参照しながら説明する。
図１はＮＡＮＤ型の不揮発性半導体記憶装置におけるメモリセルアレイの等価回路、図２は、図１の領域Ａ１におけるメモリセルの構成を模式的に示した平面図である。半導体装置としてのＮＡＮＤ型の不揮発性半導体記憶装置１において、そのメモリセルアレイＡｒには、２個の選択ゲートトランジスタＴｒｓ間に隣接するもの同士でソース／ドレイン領域２ａ（図４参照）を共用して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｎからなるＮＡＮＤセルユニットＳＵが行列状に形成されている。
【００１０】
図１中Ｘ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｎはワード線（コントロールゲート線）ＷＬで共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓは共通の選択ゲート線ＳＬで共通接続されている。さらに、選択ゲートトランジスタＴｒｓはビット線コンタクトＣＢを介して図１中Ｘ線に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。
【００１１】
複数のＮＡＮＤセルユニットＳＵは、図２に示すように、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂにより互いに分断されている。メモリセルトランジスタＴｒｎは、Ｙ軸方向に延びる素子形成領域（活性領域：アクティブエリア）Ｓａと、所定間隔をもって形成されるＹ軸方向に延びるワード線ＷＬとの交差部に位置して形成されている。
【００１２】
＜不揮発性半導体記憶装置１のメモリセル領域Ｍにおけるゲート電極構造について＞
以下、本実施形態の特徴部分となるメモリセル領域Ｍにおけるゲート電極構造について図３および図４を参照しながら説明する。図３は、図２のＣ−Ｃ線に沿う切断面図を模式的に示しており、図４は、図２のＤ−Ｄ線に沿う切断面図を模式的に示している。図３に示すように、メモリセル領域Ｍのフローティングゲート電極ＦＧは、ＳＴＩ構造の素子分離領域Ｓｂにより絶縁分離されている。
【００１３】
不揮発性半導体記憶装置１は、半導体基板としてのｐ型のシリコン基板２にメモリセル領域Ｍおよび周辺回路領域（図示せず）が区画されることにより形成されている。図３に示すように、シリコン基板２の上に第１のゲート絶縁膜層（ゲート酸化膜：トンネル絶縁膜）としてのシリコン酸化膜３が複数の素子形成領域Ｓａにおいてそれぞれ複数形成されている。これらの複数のシリコン酸化膜３の上には第１のゲート電極層としてのフローティングゲート電極層ＦＧがそれぞれ形成されている。フローティングゲート電極層ＦＧは、第１の導電層としての例えば多結晶シリコン層４により構成されている。この多結晶シリコン層４は、下層側にノンドープ型の多結晶シリコンが形成されると共にその上層側にリン等の不純物がドープされた多結晶シリコンが形成されることにより構成される層である。
【００１４】
素子分離領域Ｓｂが、隣接するフローティングゲート電極層ＦＧを電気的に分離するために設けられている。この素子分離領域Ｓｂにおいて、シリコン基板２には、素子分離溝５が形成されており、この素子分離溝５には、素子分離絶縁膜６が埋込み形成されている。この素子分離絶縁膜６の下部は、素子分離溝５の下部側内面に沿ってＴＥＯＳ（Tetra Ethoxy Silane)等のシリコン酸化膜６ａにより構成されている。
【００１５】
塗布型絶縁膜６ｂは、例えばシリカ系被膜形成用塗布液であるポリシラザン溶液を原料として素子分離溝５の上部側に対してＴＥＯＳ膜６ａに覆われるように形成されている。本実施形態においては、回路設計ルールの縮小化に伴う素子分離領域Ｓｂの幅寸法の縮小化に伴い、素子分離絶縁膜６として、埋込性に優れた塗布型絶縁膜６ｂを併用した２層構造を採用している。
【００１６】
素子分離絶縁膜６ｂは、その上面位置が素子分離絶縁膜６の両脇に形成されたシリコン酸化膜３の上面より高く形成されていると共にフローティングゲート電極層ＦＧの上面よりも例えば低く形成されている。すなわち、素子分離絶縁膜６はシリコン基板２の表面から突出して形成され、隣接する複数のフローティングゲート電極層ＦＧを互いに分離するように構成されている。
【００１７】
フローティングゲート電極層ＦＧおよび素子分離絶縁膜６を覆うように第２のゲート絶縁膜層７が構成されている。第２のゲート絶縁膜層７の上には、この第２のゲート絶縁膜層７を覆うように第２のゲート電極層としてのコントロールゲート電極層ＣＧが形成されている。
【００１８】
第２のゲート絶縁膜層７は、ＮＯＮＯＮ積層膜構造を含む複数の絶縁膜の積層構造をなし、フローティングゲート電極層ＦＧおよびコントロールゲート電極層ＣＧ間に形成されている。この第２のゲート絶縁膜層７は、各電極層ＦＧおよびＣＧ間の対向部分に挟まれて形成された領域ではゲート間絶縁膜（インターポリ絶縁膜）として機能し、ＮＯＮＯＮ構造（下側からシリコン窒化膜７ａ（窒化膜層）−シリコン酸化膜７ｂ（酸化膜層）−シリコン窒化膜７ｃ（窒化膜層）−シリコン酸化膜７ｄ（酸化膜層）−シリコン窒化膜７ｅ（窒化膜層））をなしている。
【００１９】
第２のゲート絶縁膜層７は、素子分離絶縁膜６上にも形成されるが、この部分においては第２のゲート絶縁膜層７は少なくとも一部（例えば図３における素子分離絶縁膜６上の中央部のみ）がＯＮＯＮ構造により構成されている。すなわち、この部分に形成された第２のゲート絶縁膜層７は、電極層ＦＧおよびＣＧが対向する部分に挟まれて形成されたゲート間絶縁膜として機能する部分に比較して最下層のシリコン窒化膜７ａ（窒化膜層）が除去された構造をなしており、シリコン窒化膜７ａが隣接するフローティングゲート電極層ＦＧおよびＦＧ間で分断された構造をなしている。
【００２０】
発明者らは、ＮＯＮＯＮ積層膜構造の下層側の特に最下層のシリコン窒化膜７ａと素子分離絶縁膜６との間の界面を電荷が移動しやすくなることを確認し、このような構造を採用した。これにより、隣接するフローティングゲート電極ＦＧおよびＦＧ間の電荷移動を防ぐことができる。尚、シリコン酸化膜７ｂが素子分離絶縁膜６の上面全面に渡って形成されていることが電荷移動を防ぐ点ではさらに好ましい。
【００２１】
また、例えばシリコン窒化膜７ａが１［ｎｍ］、シリコン酸化膜７ｂが６［ｎｍ］、シリコン窒化膜７ｃが５［ｎｍ］、シリコン酸化膜７ｄが５［ｎｍ］、シリコン窒化膜７ｅが１［ｎｍ］の膜厚で形成されている。この場合、素子分離絶縁膜６上において、シリコン酸化膜７ｂが、シリコン窒化膜７ａ、７ｃ、７ｅに対して比較的厚く形成されていることが望ましい。すなわち、シリコン酸化膜７ｂが特にシリコン窒化膜７ｃに比較して厚く形成されていれば、横方向に隣接するフローティングゲート電極層ＦＧおよびＦＧ間においてシリコン窒化膜７ｃを通じた電荷移動をも防ぐことができるためである。
【００２２】
コントロールゲート電極層ＣＧは、リンや砒素などの不純物がドープされた多結晶シリコン層（第２の導電層）８およびその上に形成された低抵抗化金属層としてのタングステンシリサイド層９を備えて構成されている。このコントロールゲート電極層ＣＧは、複数の素子形成領域Ｓａおよび素子分離領域Ｓｂに渡って形成されている。コントロールゲート電極層ＣＧの上には、シリコン窒化膜１０が形成されている。
【００２３】
図４に示すように、シリコン窒化膜１０の上には各層４〜１０を覆うように保護用のシリコン酸化膜１１が形成されており、この上には層間絶縁膜としてシリコン酸化膜１２および１３が形成されており、さらにその上にビット線ＢＬ（図３および図４には図示せず）が形成されている。
【００２４】
本実施形態に係る構成によれば、第２のゲート絶縁膜層７がＮＯＮＯＮ積層膜構造で構成されると共に、その最下層に位置するシリコン窒化膜７ａがフローティングゲート電極層４に接触する部分では形成されているものの隣接する複数のフローティングゲート電極層ＦＧおよびＦＧ間では分断されているため、たとえゲート間絶縁膜としてＮＯＮＯＮ積層膜構造を採用したとしてもシリコン窒化膜７ａを通じた電荷移動を防ぐことができ、隣接するフローティングゲート電極層ＦＧおよびＦＧ間の電荷移動を防ぐことができる。
【００２５】
特にシリコン窒化膜７ａが素子分離絶縁膜６上においては略全面に渡ってシリコン酸化膜７ｂが形成されているため、シリコン窒化膜７ａによる悪影響を受けないようにすることができ電荷移動を防ぐことができる。
【００２６】
また、素子分離絶縁膜６上に形成されたＯＮＯＮ積層膜構造の最下層のシリコン酸化膜７ｂの厚さを特にシリコン窒化膜７ｃより厚く形成しているため、シリコン酸化膜７ｂの直上に形成されたシリコン窒化膜７ｃに起因した電荷移動をも防止することができる。
【００２７】
＜製造方法について＞
以下、ＮＡＮＤ型の不揮発性半導体記憶装置１のメモリセル領域Ｍの製造方法について、ゲート先作りプロセス（素子分離領域Ｓｂに先行してフローティングゲート電極層ＦＧを形成するプロセス）に適用した製造方法について詳細説明を行う。尚、本発明を実現できれば、後述説明する工程は必要に応じて省いても良いし製法を変更しても良いし、一般的な工程であれば付加しても良い。
【００２８】
図５に示すように、シリコン基板２の上に、第１のゲート絶縁膜層としてのシリコン酸化膜３を例えば１０［ｎｍ］の膜厚で熱酸化法により形成し、このシリコン酸化膜３の上にフローティングゲート電極層ＦＧを構成するため、減圧ＣＶＤ（Chemical Vapor Deposition）法によりノンドープの非晶質シリコンおよびリン等の不純物がドープされた非晶質シリコンを積層することにより第１の導電層としての非晶質シリコン層４を例えば１４０［ｎｍ］の膜厚で形成する。この非晶質シリコン層４は、後に熱工程により多結晶シリコン層に変質される。
【００２９】
次に、図６に示すように、シリコン層４の上に減圧ＣＶＤ法によりシリコン窒化膜１４を例えば７０［ｎｍ］の膜厚で形成し、その上にレジスト（図示せず）を塗布しフローティングゲート電極層ＦＧを残留させるための領域に対してパターン形成し、パターン形成されたレジストをマスクとしてＲＩＥ(Reactive Ion Etching)法によりシリコン窒化膜１４を除去する。
【００３０】
次に、図７に示すように、ＲＩＥ法によりシリコン層４、シリコン酸化膜３、シリコン基板２をエッチング処理し、所定方向（図１および図２のＹ軸方向）に沿って素子分離溝５を互いに並行に複数形成し、アッシング技術によりレジスト（図示せず）を除去する。これにより、シリコン層４およびシリコン酸化膜３が、それぞれ複数に分断される。
【００３１】
次に、図８に示すように、これらの上に減圧ＣＶＤ法によりシリコン酸化膜６ａを素子分離溝５の内面に沿って例えば１０［ｎｍ］程度形成し、このシリコン酸化膜６ａの内側に塗布型絶縁膜６ｂを形成するためのポリシラザン溶液（シリカ系被膜形成用塗布液の一種）を６００［ｎｍ］程度塗布し、４００℃〜５００℃程度の酸化性雰囲気内にて熱処理を行いポリシラザン溶液をシリコン酸化膜に転換して塗布型絶縁膜６ｂとして構成し、さらにシリコン酸化膜６ａおよび塗布型絶縁膜６ｂをシリコン窒化膜１４の表面が露出するまでＣＭＰ(Chemical Mechanical Polishing)法により平坦化する。
【００３２】
次に、図９に示すように、ＲＩＥ法により塗布型絶縁膜６ｂおよびシリコン酸化膜６ａの表面を１５０［ｎｍ］程度エッチングし、アッシング技術によりレジスト（図示せず）を除去すると共にシリコン窒化膜１４を除去する。すると、図９に示すように、塗布型絶縁膜６ｂおよびシリコン酸化膜６ａの上面が、シリコン酸化膜３の上面よりも上方で且つシリコン層４の上面よりも下方に位置するように形成される。
【００３３】
次に、図１０に示すように、多結晶シリコン層４の露出面に対して当該シリコン層４を覆うように選択的にシリコン窒化膜７ａ（窒化膜層に相当）を２ｎｍ以下の膜厚（例えば１［ｎｍ］）で形成する。このシリコン窒化膜７ａを形成するときには、窒素ガスを含む雰囲気内でマイクロ波を発生させることによりラジカル窒化処理を行い、当該ラジカル窒化処理により窒素ラジカルを生成しこの窒素ラジカルを用いてシリコン層４上にシリコン窒化膜７ａを形成する。
【００３４】
このとき、圧力を１〜３Ｔｏｒｒに設定することによりプラズマの発生エネルギーとしてＳｉ−Ｓｉの結合エネルギーである２．２ｅＶ以上で、且つ、Ｓｉ−Ｏの結合エネルギーである３．４ｅＶ未満に設定することが望ましい。この場合、Ｓｉ−Ｓｉ結合エネルギー以上で形成するため、シリコン層４の表面は、Ｓｉ−Ｓｉ結合が切断されやすくＳｉ−Ｎ結合が進行する。他方、Ｓｉ−Ｏ結合エネルギー未満で形成するため、シリコン酸化膜６ａおよび塗布型絶縁膜６ｂの両膜の上面においてはＳｉ−Ｏ結合を切断することができずシリコン窒化膜７ａが成長し難い。これにより、シリコン層４の露出面に対して選択的にシリコン窒化膜７ａを形成することができる。
【００３５】
次に、図１１に示すように、減圧ＣＶＤ法によりシリコン酸化膜７ｂ、シリコン窒化膜７ｃ、シリコン酸化膜７ｄの順に形成する。このときの膜厚は、シリコン酸化膜７ｂを６［ｎｍ］、シリコン窒化膜７ｃを５［ｎｍ］、シリコン酸化膜７ｄを６［ｎｍ］とする。
【００３６】
次に、図１２に示すように、シリコン酸化膜７ｄの表面をラジカル窒化処理する。このときの窒化条件は、圧力を５０ｍＴｏｒｒ程度にすることによりプラズマの発生エネルギーとしてＳｉ−Ｏ結合エネルギーである３．４ｅＶ以上に設定する。この場合、Ｓｉ−Ｏ結合を切断することができるため、シリコン酸化膜７ｄの表面を窒化することでシリコン窒化膜７ｅを１［ｎｍ］の膜厚で形成することができる。これにより、シリコン酸化膜７ｄの露出面のうちの１［ｎｍ］がラジカル窒化される。尚、ＯＮＯＮ膜７ｂ〜７ｅが窒化膜層（シリコン窒化膜７ａ）の他の層に相当している。次に、図１３に示すように、リンまたは砒素等の不純物がドープされた非晶質シリコン層８をＣＶＤ法により形成する。この非晶質シリコン層６は後に熱工程にて多結晶シリコン層に変質される。
【００３７】
次に、図３に示すように、シリコン層８の上にスパッタ法によりタングステンシリサイド膜９を形成し、その上に減圧ＣＶＤ法によりシリコン窒化膜１０を膜厚３００［ｎｍ］程度形成する。次に、レジスト（図示せず）を塗布し当該レジストをパターン形成し、ゲート電極分離領域ＧＶ（図２参照）の積層膜３〜１０をＲＩＥ法等によりエッチング処理することにより積層膜３〜１０をＹ軸方向に対して複数のゲート電極形成領域ＧＣ（図２参照）内に残留させて分断する。
【００３８】
次に、図４に示すように、シリコン基板２の表層側にソース／ドレイン領域２ａを形成すると共に、ゲート保護用のシリコン酸化膜１１、および層間絶縁膜としてシリコン酸化膜１２および１３やその上にビット線ＢＬ（図１および図２参照：図３および図４には図示せず）を形成し、その後工程を経てＮＡＮＤ型不揮発性半導体記憶装置を構成できるが、この工程の詳細については本実施形態の特徴に関係しないので、その説明を省略する。
【００３９】
以上、説明したように本実施形態に係る製造方法によれば、シリコン基板２の上にシリコン酸化膜３およびシリコン層４を形成し、シリコン層４およびシリコン酸化膜３並びにシリコン基板２に素子分離溝５を形成することでシリコン層４を複数に分断し、シリコン層４の上部が露出するように素子分離溝５内に素子分離絶縁膜６を形成し、シリコン層４の露出面に対して第２のゲート絶縁膜層７の最下層となるシリコン窒化膜７ａを選択的に形成し、シリコン窒化膜７ａおよび素子分離絶縁膜６の上に対して第２のゲート絶縁膜層７を構成する酸化膜層７ｂを形成しているので、素子分離絶縁膜６の直上にはシリコン窒化膜が形成されなくなり、たとえフローティングゲート電極層ＦＧおよびコントロールゲート電極層ＣＧ間に形成される第２のゲート絶縁膜層７にＮＯＮＯＮ積層膜構造を採用したとしても、隣接するフローティングゲート電極層ＦＧおよびＦＧ間の電荷移動を防ぐことができる。
【００４０】
シリコン層４の露出面に対してシリコン窒化膜７ａを選択的に形成するときには、プラズマの発生エネルギーとしてＳｉ−Ｓｉの結合エネルギー以上で、且つ、Ｓｉ−Ｏの結合エネルギー未満に設定してラジカル窒化処理によって形成しているため、シリコン窒化膜７ａがシリコン層４の露出面に形成されやすく、素子分離絶縁膜６の上に形成されにくくすることができる。
【００４１】
なお、特開２００１−１６８３０６に開示されているように、ＯＮＯ（Oxide-Nitride-Oxide)膜を分断する工程と同様にＮＯＮＯＮ構造の窒化膜層を分断することも考えられるが、この工程を採用したとしても分断するための追加工程を必要とするためコスト増を伴う場合がある。本実施形態によれば、ラジカル窒化処理することにより第２のゲート絶縁膜層７の最下層のシリコン窒化膜７ａを形成しているため、フローティングゲート電極層ＦＧを覆うようにシリコン窒化膜７ａを選択的に形成しながら素子分離絶縁膜６上にシリコン窒化膜７ａが形成されていない構成を得ることができる。
【００４２】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
半導体基板としてシリコン基板２に適用した実施形態を示したが、その他の半導体基板を適用しても良い。
素子分離絶縁膜６としてシリコン酸化膜６ａおよび塗布型絶縁膜６ｂを使用した実施形態を示したが、これに限定されるものではなく、従来より使用されているＬＰ(Low Pressure)−ＴＥＯＳ膜やＨＤＰ(High Density Plasma)−ＴＥＯＳ膜、ＴＥＯＳ−Ｏ３膜等のシリコン酸化膜を単体で使用しても良い。この場合、前述実施形態ではドライエッチングにより除去するようにしたが、ウェットエッチングにより除去するようにしても良い。
【００４３】
複数のシリコン酸化膜３上にそれぞれフローティングゲート電極層ＦＧを構成した実施形態を示したが、単一のシリコン酸化膜３上に複数のフローティングゲート電極層ＦＧが構成されている構成に適用しても良い。
【００４４】
シリコン窒化膜７ａをラジカル窒化処理により形成した実施形態を示したが、これに代えて、ＳｉＣｌ２Ｈ２、ＮＨ３をガスソースとして７００℃以下の減圧ＣＶＤ法により形成しても良い。
【００４５】
ＮＡＮＤ型の不揮発性半導体記憶装置１に適用したが、必要に応じてその他ＥＥＰＲＯＭやＥＰＲＯＭ、ＮＯＲ型の不揮発性半導体記憶装置に適用しても良いし、その他の不揮発性半導体記憶装置、半導体記憶装置、半導体装置に適用しても良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係る半導体装置内の一部の電気的構成図
【図２】模式的に示す平面図
【図３】図２のＣ−Ｃ線に沿う模式的な断面図
【図４】図２のＤ−Ｄ線に沿う模式的な断面図
【図５】一製造工程時における状態を模式的に示す断面図（その１）
【図６】一製造工程時における状態を模式的に示す断面図（その２）
【図７】一製造工程時における状態を模式的に示す断面図（その３）
【図８】一製造工程時における状態を模式的に示す断面図（その４）
【図９】一製造工程時における状態を模式的に示す断面図（その５）
【図１０】一製造工程時における状態を模式的に示す断面図（その６）
【図１１】一製造工程時における状態を模式的に示す断面図（その７）
【図１２】一製造工程時における状態を模式的に示す断面図（その８）
【図１３】一製造工程時における状態を模式的に示す断面図（その９）
【符号の説明】
【００４７】
図面中、１は不揮発性半導体装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（第１のゲート絶縁膜層）、４はシリコン層（第１の導電層）、５は素子分離溝、６は素子分離絶縁膜、７は第２のゲート絶縁膜層、７ａはシリコン窒化膜（窒化膜層）、７ｂはシリコン酸化膜（酸化膜層）、７ｃはシリコン窒化膜（窒化膜層）、ＦＧはフローティングゲート電極層（第１のゲート電極層）、ＣＧはコントロールゲート電極層（第２のゲート電極層）である。
【図１】
2008010480.tif 000003
【図２】
2008010480.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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