(57)【要約】【課題】消去動作時に負に印加すべきワード線電圧が０または正電圧となることを抑制すること。【解決手段】本発明は、不揮発性メモリセル１２を有するメモリセルアレイ１０と、消去動作時にメモリセルアレイ１０のワード線ＷＬに負電圧Ｖ−を印加する第１電圧印加部１３と、負電圧Ｖ−が所定電圧となった場合、メモリセルアレイ１０のウエル３３に正電圧Ｖ＋を印加する第２電圧印加部２２と、を具備する半導体装置およびその制御方法である。【選択図】図４
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルを有するメモリセルアレイと、
消去動作時に前記メモリセルアレイのワード線に負電圧を印加する第１電圧印加部と、
前記負電圧が所定電圧となった場合、前記メモリセルアレイのウエルに正電圧を印加する第２電圧印加部と、
を具備することを特徴とする半導体装置。
【請求項２】
前記ワード線に印加される負電圧を前記所定電圧に維持するレギュレータ回路を具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記負電圧と参照電圧とを比較し比較結果に応じ動作信号を出力する比較器を具備し、
前記レギュレータ回路は、前記動作信号に基づき前記負電圧を前記所定電圧に維持することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第２電圧印加部は、前記動作信号に基づき、前記ウエルに前記正電圧を印加することを特徴とする請求項３記載の半導体装置。
【請求項５】
不揮発性メモリセルを有するメモリセルアレイの消去動作時に、前記メモリセルアレイのワード線に負電圧を印加するステップと、
前記負電圧が所定電圧となった場合、前記メモリセルアレイのウエルに正電圧を印加するステップと、
を具備する半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、不揮発性メモリを有する半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが携帯電話端末やデジタルカメラ等多くの電子機器に広く利用されている。図１は電荷蓄積層として浮遊ゲートを有する不揮発性メモリセルの断面を示す図である。半導体基板３０内にｎ型ウエル３１、ｎ型ウエル３１内にｐ型ウエル３２が形成されている。ｎ型ウエル３１とｐ型ウエル３２とはウエル３３を構成する。ｐ型ウエル３２内にはｎ型のソース領域３４及びドレイン領域３６が形成されている。ソース領域３４とドレイン領域３６との間のｐ型ウエル３２上にトンネル酸化膜４２、浮遊ゲート４４、絶縁膜４６及び制御ゲート４８が設けられている。制御ゲート４８はワード線（不図示）に接続されている。ｎ型ウエル３１上にはｎ型ウエル３１に電圧を印加するためのｎ電極３８が形成され接続されている。ｐ型ウエル３２上にはｐ型ウエル３２に電圧を印加するためのｐ電極４０が形成され接続されている。
【０００３】
メモリセル１２に書込動作を行う場合、すなわち浮遊ゲート４４に電荷を蓄積する場合、ソース領域３４とドレイン領域３６との間に電界を印加する。ワード線を介し制御ゲート４８にウエル３３に対し正電位を印加する。これにより、ホットエレクトロンが浮遊ゲート４４に注入され、浮遊ゲート４４に電荷が蓄積される。一方、メモリセル１２に消去動作を行う場合、すなわち浮遊ゲート４４内の電荷を消去する場合、ワード線を介し制御ゲート４８にウエル３３に対し負電位を印加する。これにより、ＦＮトンネル現象により浮遊ゲート４４内の電子がトンネル酸化膜４２を通過しｐ型ウエル３２にトンネルする。これにより、浮遊ゲート４４の電荷が消去される。
【０００４】
図２は消去動作時のウエル３３（ｎ型ウエル３１及びｐ型ウエル３２）電圧Ｖｗｅｌｌとワード線（制御ゲート）電圧Ｖｗｏｒｄのタイミングチャートである。時間ｔ０においてメモリセル１２の消去が開始される。選択されたワード線のワード線電圧Ｖｗｏｒｄは徐々に負に増加する。ウエル電圧Ｖｗｅｌｌは徐々に正に増加する。時間ｔ１においてワード線電圧Ｖｗｏｒｄは一定電圧Ｖｗｏｒｄ０となる。時間ｔ２においてウエル電圧Ｖｗｅｌｌは一定電圧Ｖｗｅｌｌ０となる。選択されたワード線に接続されたメモリセル１２の消去が完了すると、時間ｔ３以降、ワード線電圧Ｖｗｏｒｄは徐々に０となる。時間ｔ４以降、ウエル電圧Ｖｗｅｌｌが徐々に０となる。
【０００５】
特許文献１には、メモリセルを消去する場合にｐ型ウエルをＶｓｓに緩慢にフォースする技術が開示されている。特許文献２には、昇圧回路のウエルを、最も高い昇圧電圧を扱う昇圧回路のウエル電位と、同じにする技術が開示されている。
【特許文献１】特開２００２−２６１２４０号公報
【特許文献２】特開平１１−２９７０９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図３は図２同様に、消去動作時のウエル電圧Ｖｗｅｌｌとワード線電圧Ｖｗｏｒｄのタイミングチャートであり、従来の課題を説明するための図である。図３においては、時間ｔ１とｔ２の間において、ワード線電圧Ｖｗｏｒｄが０Ｖまで持ち上がっている（図３中のＡ）。これは、ウエル３３と、ウエル３３上に配線されたワード線ＷＬと、の容量結合に起因する。ウエル３３は多くのメモリセル１２に共通に設けられているため、ウエル３３の静電容量はワード線ＷＬの静電容量（寄生容量）に比べ非常に大きい。よって、ウエル３３を充電する際に、ワード線電圧Ｖｗｏｒｄが持ち上がってしまう。
【０００７】
ワード線電圧Ｖｗｏｒｄが０Ｖまで持ち上がることにより、ワード線電圧Ｖｗｏｒｄはワード線電圧Ｖｗｏｒｄの達すべき一定電圧Ｖｗｏｒｄ０に到達せず、電圧Ｖｗｏｒｄ０´で一定となっている。これにより、消去動作に時間がかかってしまう。このように、従来の半導体装置においては、消去動作時に負に印加されるべきワード線電圧Ｖｗｏｒｄが０または正電圧となってしまう。これにより、ワード線電圧Ｖｗｏｒｄの印加回路によっては、例えば図３で説明したような課題が生じてしまう。
【０００８】
本発明は、上記課題に鑑みなされたものであり、消去動作時に負に印加すべきワード線電圧が０または正電圧となることを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、不揮発性メモリセルを有するメモリセルアレイと、消去動作時に前記メモリセルアレイのワード線に負電圧を印加する第１電圧印加部と、前記負電圧が所定電圧となった場合、前記メモリセルアレイのウエルに正電圧を印加する第２電圧印加部と、を具備することを特徴とする半導体装置である。本発明によれば、負電圧に印加されたワード線電圧が０Ｖ以上となることを抑制することができる。
【００１０】
上記構成において、前記ワード線印加される負電圧を前記所定電圧に維持するレギュレータ回路を具備する構成とすることができる。この構成によれば、負電圧に印加されたワード線電圧が０Ｖ以上となることをより抑制することができる。
【００１１】
上記構成において、前記負電圧と参照電圧とを比較し比較結果に応じ動作信号を出力する比較器を具備し、前記レギュレータ回路は、前記動作信号に基づき前記負電圧を前記所定電圧に維持する構成とすることができる。
【００１２】
この構成によれば、前記第２電圧印加部は、前記動作信号に基づき、前記ウエルに前記正電圧を印加する構成とすることができる。
【００１３】
本発明は、不揮発性メモリセルを有するメモリセルアレイの消去動作時に、前記メモリセルアレイのワード線に負電圧を印加するステップと、前記負電圧が所定電圧となった場合、前記メモリセルアレイのウエルに正電圧を印加するステップと、を具備する半導体装置の制御方法である。本発明によれば、負電圧に印加されたワード線電圧が０Ｖ以上となることを抑制することができる。
【発明の効果】
【００１４】
本発明によれば、負電圧に印加されたワード線電圧が０Ｖ以上となることを抑制することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照に本発明の実施例について説明する。
【実施例】
【００１６】
図４は実施例に係る不揮発性メモリの発明の本質部分を示したブロック図である。図４を参照に、不揮発性メモリは、メモリセルアレイ１０、Ｘデコーダ１３（第１電圧印加部）、Ｙセレクタ１４、負電圧発生回路１６、レギュレータ回路１８、比較器２０、ウエル電圧印加回路２２（第２電圧印加部）及び正電圧発生回路２４を含んでいる。メモリセルアレイ１０は複数の不揮発性メモリセル１２を有している。複数のメモリセル１２は、マトリックス状に配列されている。メモリセル１２の制御ゲートはワード線ＷＬに、ドレインはビット線ＢＬに、ソースはソース線ＳＬに接続されている。メモリセル１２の構造は図１に示した構造と同じである。Ｘデコーダ１３及びＹセレクタ１４は、それぞれワード線ＷＬ及びビット線ＢＬを選択することにより、書き込み、消去及び読み出しするメモリセル１２を選択する。
【００１７】
負電圧発生回路１６（ブースタ回路）は、消去動作時にワード線ＷＬに印加する負電圧Ｖ−を発生する。レギュレータ回路１８は、動作信号Ｅｎが入力すると負電圧Ｖ−を一定の電圧に維持する。比較器２０は負電圧Ｖ−と参照電圧Ｖｒｅｆとを比較し、負電圧Ｖ−がＶｒｅｆ以下になるとレギュレータ回路１８に動作信号Ｅｎを出力する。以上により、レギュレータ回路１８は負電圧Ｖ−を参照電圧Ｖｒｅｆに関係した電圧（例えばＶｒｅｆ）に維持し、Ｘデコーダ１３に出力する。レギュレータ回路１８の出力はＸデコーダ１３により選択されたワード線ＷＬにワード線電圧Ｖｗｏｒｄとして印加される。
【００１８】
正電圧発生回路２４（ブースタ回路）は、消去動作時にウエル３３に印加する正電圧Ｖ＋を発生する。ウエル電圧印加回路２２は、正電圧Ｖ＋をメモリセルアレイ１０内のウエル３３にウエル電圧Ｖｗｅｌｌとして印加する。
【００１９】
図５は不揮発性メモリの動作を示したフローチャート、図６はウエル３３の電圧Ｖｗｅｌｌ及びワード線電圧Ｖｗｏｒｄのタイミングチャートである。図５及び図６を参照に、実施例に係る不揮発性メモリの動作を説明する。図６の時間ｔ０において、負電圧発生回路１６は負電圧Ｖ−を発生する。Ｘデコーダ１３は、負電圧を印加すべきワード線ＷＬを選択し、選択したワード線ＷＬに負電圧Ｖ−をワード線電圧Ｖｗｏｒｄとして印加する（ステップＳ１０）。これにより、図６の時間ｔ０からｔ１において、ワード線電圧Ｖｗｏｒｄが負に大きくなる。
【００２０】
図５を参照に、比較器２０は負電圧Ｖ−と参照電圧Ｖｒｅｆとを比較し、負電圧Ｖ−が所定電圧以下かを判断する（ステップＳ１２）。Ｎｏの場合、比較器２０は動作信号Ｅｎを出力しない。よって、負電圧Ｖ−は負に大きくなり続ける。図６を参照に、時間ｔ１においてワード線電圧Ｖｗｏｒｄが一定電圧Ｖｗｏｒｄ０となると、図５のステップＳ１２において、比較器２０は動作信号Ｅｎをレギュレータ回路１８及び正電圧発生回路２４に出力する。つまり比較器２０はＹｅｓと判断する。これにより、レギュレータ回路１８は、負電圧Ｖ−を一定に維持する（ステップＳ１４）。よって、図６の時間ｔ１においてワード線電圧Ｖｗｏｒｄは、電圧Ｖｗｏｒｄ０で一定に維持される。図５を参照に、さらに、正電圧発生回路２４は動作を開始する。ウエル電圧印加回路２２は、ウエル３３に正電圧を印加する（ステップＳ１６）。図６の時間ｔ１からｔ２においてウエル電圧Ｖｗｅｌｌが正に大きくなる。選択されたワード線ＷＬに接続するメモリセル１２の消去動作が終了すると、時間ｔ３において負電圧発生回路１６は動作を終了する。さらに、時間ｔ４において正電圧発生回路２４は動作を終了する。
【００２１】
実施例によれば、図５のステップＳ１０のように、Ｘデコーダ１３（第１電圧印加部）は、消去動作時にメモリセルアレイ１０のワード線ＷＬに負電圧を印加する。ステップＳ１６のように、ウエル電圧印加回路２２は、負電圧（ワード線電圧Ｖｗｏｒｄ）が一定電圧Ｖｗｏｒｄ０（所定電圧）となった場合、メモリセルアレイ１０のウエル３３に正電圧（ウエル電圧Ｖｗｅｌｌ）を印加する。これにより、図６内のＢのように、ウエル３３とワード線ＷＬとの容量結合に起因したワード線電圧Ｖｗｏｒｄの持ち上がりは、時間ｔ１後に生じる。このように、ワード線電圧Ｖｗｏｒｄが十分に負に大きくなった後にワード線電圧Ｖｗｏｒｄが持ち上がる。よって、図３のＡのようなワード線電圧Ｖｗｏｒｄが０Ｖ以上となる現象を抑制することができる。これにより、例えば図３で説明したようなワード線電圧Ｖｗｏｒｄの一定となる電圧Ｖｗｏｒｄ０´が負に小さくなるという現象を抑制することができる。
【００２２】
所定電圧は一定電圧Ｖｗｏｒｄ０でなくとも、ワード線電圧Ｖｗｏｒｄが０Ｖ以上となることを抑制できる電圧であればよい。しかしながら、実施例のように、レギュレータ回路１８は負電圧Ｖ−を一定電圧Ｖｗｏｒｄ０に維持することが好ましい。このように、レギュレータ回路１８が維持する電圧と、ウエル電圧印加回路２２がウエル３３に正電圧を印加するタイミングを合わせることにより、ワード線電圧Ｖｗｏｒｄが０Ｖ以上となることをより抑制することができる。
【００２３】
また、実施例の図４及び図６ように、負電圧Ｖ−と参照電圧Ｖｒｅｆとを比較し、比較結果に応じ動作信号Ｅｎを出力する比較器２０が設けられることが好ましい。レギュレータ回路１８は、動作信号Ｅｎに基づき負電圧Ｖ−を所定電圧Ｖｗｏｒｄ０に維持することが好ましい。さらに、ウエル電圧印加回路２２は、動作信号Ｅｎに基づき、ウエル３３に正電圧を印加することが好ましい。このように、レギュレータ回路１８を動作させる動作信号Ｅｎを、正電圧をウエル３３に印加するタイミングに用いることにより、回路を省略することができる。
【００２４】
実施例においては、浮遊ゲートを電荷蓄積層とする不揮発性メモリの例を説明したが、窒化シリコン膜等の絶縁膜を電荷蓄積層とする不揮発性メモリに本発明を適用することもできる。
【００２５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である
【図面の簡単な説明】
【００２６】
【図１】図１は不揮発性メモリセルの例を示す断面図である。
【図２】図２は消去動作時のウエル電圧及びワード線電圧のタイミングチャートである。
【図３】図３は消去動作時のウエル電圧及びワード線電圧のタイミングチャートであり、従来の課題を説明するための図である。
【図４】図４は実施例に係る不揮発性メモリのブロック図である。
【図５】図５は消去動作のフローチャートである。
【図６】図６は実施例における消去動作時のウエル電圧及びワード線電圧のタイミングチャートである。
【符号の説明】
【００２７】
１０      メモリセルアレイ
１２      メモリセル
１３      Ｘデコーダ
１４      Ｙセレクタ
１６      負電圧発生回路
１８      レギュレータ回路
２０      比較器
２２      ウエル電圧印加回路
２４      正電圧発生回路
３３      ウエル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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