(57)【要約】【課題】並列に試験される被試験メモリ毎に良否判定を省略する箇所を個別に設定可能とすることで、試験時間の短縮を図ることができるメモリ試験装置及び方法を提供する。【解決手段】メモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２に試験信号を書き込むとともに複数の被試験メモリＤ１〜Ｄ３２に書き込まれた信号を読み出して、複数の被試験メモリＤ１〜Ｄ３２の試験を並列して行う。このメモリ試験装置１０は、複数の被試験メモリＤ１〜Ｄ３２の各々から読み出される信号を被試験メモリＤ１〜Ｄ３２毎個別にマスクするマスクデータを記憶するメモリ２１と、複数の被試験メモリＤ１〜Ｄ３２の各々から読み出される信号をメモリ２１に記憶されたマスク信号に基づいて被試験メモリＤ１〜Ｄ３２毎に個別にマスクして被試験メモリＤ１〜Ｄ３２の良否判定を行う判定部２６とを備える。【選択図】図１
2008065933.tif 000002
【特許請求の範囲】
【請求項１】
複数の被試験メモリに試験信号を書き込むとともに前記複数の被試験メモリに書き込まれた信号を読み出して、複数の被試験メモリの試験を並列して行うメモリ試験装置において、
前記複数の被試験メモリの各々から読み出される信号を前記被試験メモリ毎個別にマスクするマスク信号を記憶する記憶部と、
前記複数の被試験メモリの各々から読み出される信号を前記記憶部に記憶されたマスク信号に基づいて前記被試験メモリ毎に個別にマスクして前記被試験メモリの良否判定を行う判定部と
を備えることを特徴とするメモリ試験装置。
【請求項２】
前記記憶部に記憶された前記マスク信号を前記判定部に供給するか否かを選択する選択部を備えることを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
前記複数の被試験メモリを試験して得られた良否判定結果に基づいて、前記記憶部に記憶させるマスク信号を生成するマスク信号生成部を備えることを特徴とする請求項１又は請求項２記載のメモリ試験装置。
【請求項４】
前記複数の被試験メモリの全てに共通して書き込む第１試験信号と、前記被試験メモリの良否判定を行うために用いる前記第１試験信号に対応した第１期待値とを発生する試験信号発生部を備えることを特徴とする請求項１から請求項３の何れか一項に記載のメモリ試験装置。
【請求項５】
複数の被試験メモリに試験信号を書き込むとともに前記複数の被試験メモリに書き込まれた信号を読み出して、複数の被試験メモリの試験を並列して行うメモリ試験方法において、
前記複数の被試験メモリの各々から読み出される信号を前記被試験メモリ毎個別にマスクするマスク信号を記憶する第１ステップと、
前記第１ステップで記憶された前記マスク信号を読み出し、前記複数の被試験メモリの各々から読み出される信号を読み出した前記マスク信号に基づいて前記被試験メモリ毎に個別にマスクして前記被試験メモリの良否判定を行う第２ステップと
を含むことを特徴とするメモリ試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリ等の各種メモリの試験を行うメモリ試験装置及び方法に関する。
【背景技術】
【０００２】
図４は、従来のメモリ試験装置を示すブロック図である。図４に示すメモリ試験装置１００は、被試験メモリＤ１〜Ｄ３２の全てに同一の試験信号を与えて並列して試験を行う第１試験と、被試験メモリＤ１〜Ｄ３２の各々に個別の試験信号を与えて並列して試験を行う第２試験とが可能な装置である。このメモリ試験装置１００は、アルゴリズミック・パターン・ジェネレータ（以下、ＡＬＰＧという）１０１、アドレスポインタ１０２、試験部１０３ａ〜１０３ｎ、タイミング信号発生部１０４、及びＣＰＵ（Central Processing Unit）１０５を備えている。
【０００３】
尚、試験部１０３ａ〜１０３ｎは、被試験メモリＤ１〜Ｄ３２のデータピンに対応付けられており、データピンの数だけ設けられている。例えば、試験部１０３ａは被試験メモリＤ１〜Ｄ３２の第１ピンに対応付けられ、試験部１０３ｂは被試験メモリＤ１〜Ｄ３２の第２ピンに対応付けられているといった具合である。被試験メモリＤ１〜Ｄ３２のデータピン数が「８」である場合には、試験部１０３ａ〜１０３ｎの数は「８」である。
【０００４】
ＡＬＰＧ１０１は、ＣＰＵ１０５の制御の下で動作し、被試験メモリＤ１〜Ｄ３２に対してデータ（試験信号）の書き込み及び読み出しを行うアドレスを指定するアドレス信号ＡＤを生成するとともに、被試験メモリＤ１〜Ｄ３２に書き込むデータ及びパス／フェイルの判定に用いる期待値を生成する。また、試験部１０３ａ〜１０３ｎを制御するための各種の信号を試験部１０３ａ〜１０３ｎに出力する。具体的には、試験パターン信号Ｓ１０１、パターン選択信号Ｓ１０２、及びマスク信号Ｓ１０３を試験部１０３ａ〜１０３ｎの各々に出力する。また、アドレスインクリメント信号Ｓ１０４をアドレスポインタ１０２に出力する。
【０００５】
試験パターン信号Ｓ１０１は、第１試験を行う場合に被試験メモリＤ１〜Ｄ３２の全てに共通して書き込む試験信号である。これに対し、ＣＰＵ１０５から出力されるデータＤＴは、第２試験を行う場合に被試験メモリＤ１〜Ｄ３２の各々に書き込む試験パターンデータ、又は第２試験で被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するための期待値データである。
【０００６】
パターン選択信号Ｓ１０２は、被試験メモリＤ１〜Ｄ３２に書き込む試験信号として、試験パターン信号Ｓ１０１を与えるか、又は試験パターンデータを与えるかを選択する信号である。また、詳細は後述するが、パターン選択信号Ｓ１０２は、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するために、試験パターン信号Ｓ１０１を用いるか、又は上記の期待値データを用いるかの選択にも用いられる信号である。マスク信号Ｓ１０３は、パス／フェイルの判定を省略するために、被試験メモリＤ１〜Ｄ３２からの信号を、例えばＬ（ロー）レベルに固定することでマスクする信号である。つまり、マスク信号Ｓ１０３によってマスクされた信号は常にパスとなる。アドレスインクリメント信号Ｓ１０４は、試験部１０３ａ〜１０３ｎに設けられたメモリ１１０の読み出し制御を行うための信号であり、アドレスポインタ１０２にインクリメントをさせるための信号である。
【０００７】
アドレスポインタ１０２は、試験部１０３ａ〜１０３ｎに設けられるメモリ１１０に記憶されている試験パターンデータを被試験メモリＤ１〜Ｄ３２に書き込むため、又はメモリ１１０に記憶されている期待値データを被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定に用いるために、これらのデータを読み出すアドレス信号ａｄを発生する。このアドレスポインタ１０２は、ＡＬＰＧ１０１からのアドレスインクリメント信号Ｓ１０４に基づいて、メモリ１１０をアクセスするアドレスをインクリメントする。尚、このアドレス信号ａｄのビット数は、試験部１０３ａ〜１０３ｎに設けられるメモリ１１０の容量に応じて決定されるが、ここではメモリ１１０の容量が４キロワード×３２であるとし、アドレス信号ａｄのビット数が１２ビットである場合を例に挙げて説明する。上記の数「３２」は、被試験メモリＤ１〜Ｄ３２の数である。
【０００８】
試験部１０３ａ〜１０３ｎは、ＡＬＰＧ１０１から出力される試験パターン信号Ｓ１０１、又は上述したメモリ１１０の試験パターンデータを選択して被試験メモリＤ１〜Ｄ３２に与えるとともに、被試験メモリＤ１〜Ｄ３２から得られる信号に基づいて、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するものである。尚、試験部１０３ａ〜１０３ｎの内部構成は同様であるため、ここでは試験部１０３ａの内部構成のみについて説明し、試験部１０３ｂ〜１０３ｎについての説明は省略する。
【０００９】
ここで、試験部１０３ａは、前述した通り、被試験メモリＤ１〜Ｄ３２の第１ピンに対応付けられている。このため、試験部１０３ａは、被試験メモリＤ１〜Ｄ３２の第１ピンに試験信号を印加し、被試験メモリＤ１〜Ｄ３２の第１ピンから出力される信号に基づいて被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するものである。
【００１０】
図４に示す通り、試験部１０３ａは、メモリ１１０、セレクタ１１１，１１２、フォーマッタ１１３、及び判定部１１４を備える。メモリ１１０は、ＣＰＵ１０５から出力されるデータＤＴ（試験パターンデータ又は期待値データ）を記憶し、アドレスポインタ１０２からアドレス信号ａｄが出力された場合に、このアドレス信号ａｄで指定される記憶領域に記憶しているデータを出力する。尚、メモリ１１０のデータ幅は、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。
【００１１】
セレクタ１１１は、ＡＬＰＧ１０１から出力されるパターン選択信号Ｓ１０２に基づいて、被試験メモリＤ１〜Ｄ３２に与える試験信号を選択する。具体的には、ＡＬＰＧ１０１から出力される試験パターン信号Ｓ１０１、又はメモリ１１０から出力される試験パターンデータを選択する。ここで、セレクタ１１１に入力される試験パターン信号Ｓ１０１は１ビットの信号であり、メモリ１１０から出力される試験パターンデータは３２ビットの信号である。他方、このセレクタ１１１の出力側のデータ幅は、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。セレクタ１１１がメモリ１１０を選択する場合には入力される試験パターンデータをそのまま出力側に出力するが、試験パターン信号Ｓ１０１を選択する場合には入力される試験パターン信号Ｓ１０１を３２分岐して出力側に出力する。
【００１２】
セレクタ１１２は、ＡＬＰＧ１０１から出力されるパターン選択信号Ｓ１０２に基づいて、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定する際に用いる信号を選択する。具体的には、ＡＬＰＧ１０１から出力される試験パターン信号Ｓ１０１、又はメモリ１１０から出力される期待値データを選択する。ここで、セレクタ１１２に入力される試験パターン信号Ｓ１０１は１ビットの信号であり、メモリ１１０から出力される期待値データは３２ビットの信号である。他方、セレクタ１１２の出力側のデータ幅は、セレクタ１１１と同様に、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。セレクタ１１２がメモリ１１０を選択する場合には入力される期待値データをそのまま出力側に出力するが、試験パターン信号Ｓ１０１を選択する場合には入力される試験パターン信号Ｓ１０１を３２分岐して出力側に出力する。
【００１３】
フォーマッタ１１３は、セレクタ１１１から出力されるデータと、タイミング信号発生部１０４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号を生成する。判定部１１４は、被試験メモリＤ１〜Ｄ３２の第１ピンから出力される信号をタイミング信号発生部１０４から出力されるストローブ信号ＳＴのタイミングでサンプリングし、このサンプリングした信号とセレクタ１１２から出力されるデータとを比較して被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定し、パス又はフェイルを示すフェイルデータを不図示のフェイルメモリに出力する。また、判定部１１４は、ＡＬＰＧ１０１からマスク信号Ｓ１０３が出力された場合には、そのマスク信号Ｓ１０３に基づいて被試験メモリＤ１〜Ｄ３２からの信号をマスクした上で被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定する。
【００１４】
タイミング信号発生部１０４は、被試験メモリＤ１〜Ｄ３２に試験信号を印加するタイミングを規定するタイミングエッジ信号ＴＥと、パス／フェイルの判定タイミングを規定するストローブ信号ＳＴとを生成し、タイミングエッジ信号ＴＥをフォーマッタ１１３に出力し、ストローブ信号ＳＴを判定部１１４に出力する。ＣＰＵ１０５は、メモリ試験装置１００の全体的な動作を統括的に制御する。
【００１５】
〈第１試験時の動作〉
被試験メモリＤ１〜Ｄ３２の全てに同一の試験信号を与えて被試験メモリＤ１〜Ｄ３２を並列して試験する第１試験を行う場合には、まずＣＰＵ１０５からＡＬＰＧ１０１に対して第１試験を行う旨を示す制御信号が出力される。この制御信号に基づいて、ＡＬＰＧ１０１はパターン選択信号Ｓ１０２を出力し、試験部１０３ａ〜１０３ｎの各々に設けられたセレクタ１１１，１１２に試験パターン信号Ｓ１０１を選択させるよう設定する。
【００１６】
被試験メモリＤ１〜Ｄ３２に対して試験信号の書き込みを行う場合には、ＡＬＰＧ１０１が書き込みアドレスを示すアドレス信号ＡＤと被試験メモリＤ１〜Ｄ３２に書き込む試験パターン信号Ｓ１０１とを生成して出力する。ＡＬＰＧ１０１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１０１から出力された試験パターン信号Ｓ１０１は試験部１０３ａ〜１０３ｎにそれぞれ入力される。
【００１７】
試験部１０３ａに入力された試験パターン信号Ｓ１０１は、セレクタ１１１を介して被試験メモリＤ１〜Ｄ３２の数と同数の「３２」分岐されてフォーマッタ１１３に入力される。試験パターン信号Ｓ１０１がフォーマッタ１１３に入力されると、試験パターン信号Ｓ１０１とタイミング信号発生部１０４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号が生成される。そして、試験部１０３ａのフォーマッタ１１３で生成された試験信号が被試験メモリＤ１〜Ｄ３２の第１ピンにそれぞれ出力される。
【００１８】
以上の動作と同様の動作が試験部１０３ｂ〜１０３ｎで行われ、試験信号が被試験メモリＤ１〜Ｄ３２の第２ピン〜第ｎピンにそれぞれ出力される。これにより、ＡＬＰＧ１０１から出力されるアドレス信号ＡＤで示されるアドレスに試験信号が書き込まれる。以下、ＡＬＰＧ１０１がアドレス信号ＡＤ及び試験パターン信号Ｓ１０１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込みが順次行われる。
【００１９】
次に、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号を読み出す場合には、ＡＬＰＧ１０１が読み出しアドレスを示すアドレス信号ＡＤと、パス／フェイル判定用に用いる試験パターン信号Ｓ１０１とを生成して出力する。ＡＬＰＧ１０１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１０１から出力された試験パターン信号Ｓ１０１は試験部１０３ａ〜１０３ｎにそれぞれ入力される。
【００２０】
試験部１０３ａに入力された試験パターン信号Ｓ１０１は、セレクタ１１２を介して被試験メモリＤ１〜Ｄ３２の数と同数の「３２」分岐されて判定部１１４に入力される。ここで、アドレス信号ＡＤで示される被試験メモリＤ１〜Ｄ３２のアドレスから試験信号が読み出されると、被試験メモリＤ１〜Ｄ３２の第１ピンからの試験信号が判定部１１４に入力されてタイミング信号発生部１０４から出力されるストローブ信号ＳＴのタイミングでサンプリングされる。そして、サンプリングされた信号と、先に判定部１１４に入力された試験パターン信号Ｓ１０１とが比較されて被試験メモリＤ１〜Ｄ３２のパス／フェイルが判定され、パス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される
【００２１】
以上の動作と同様の動作が試験部１０３ｂ〜１０３ｎで行われ、同様に被試験メモリＤ１〜Ｄ３２のパス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。以下、ＡＬＰＧ１０１がアドレス信号ＡＤ及び試験パターン信号Ｓ１０１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定が順次行われる。
【００２２】
〈第２試験時の動作〉
被試験メモリＤ１〜Ｄ３２の各々に個別の試験信号を与えて被試験メモリＤ１〜Ｄ３２を並列して試験する第２試験を行う場合には、まずＣＰＵ１０５からＡＬＰＧ１０１に対して第２試験を行う旨を示す制御信号が出力される。この制御信号に基づいて、ＡＬＰＧ１０１はパターン選択信号Ｓ１０２を出力し、試験部１０３ａ〜１０３ｎの各々に設けられたセレクタ１１１にメモリ１１０から出力される試験パターンデータを選択させ、セレクタ１１２にメモリ１１０から出力される期待値データを選択させるよう設定する。尚、メモリ１１０には試験パターンデータ及び期待値データの何れか一方が記憶され、これらが同時に記憶されることはない点に注意されたい。
【００２３】
被試験メモリＤ１〜Ｄ３２に対して試験信号の書き込みを行う場合には、予めＣＰＵ１０５がアドレスを出力してアドレスポインタ１０２にアドレス信号ａｄを出力させるとともに、試験パターンデータをデータＤＴとして出力して、試験部１０３ａ〜１０３ｎの各々に設けられたメモリ１１０に試験パターンデータを書き込んでおく。
【００２４】
試験部１０３ａ〜１０３ｎの各々に設けられたメモリ１１０に対する試験パターンデータの書き込みが終了すると、ＡＬＰＧ１０１は、被試験メモリＤ１〜Ｄ３２に対する書き込みアドレスを示すアドレス信号ＡＤとアドレスインクリメント信号Ｓ１０４とを生成して出力する。ＡＬＰＧ１０１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１０１から出力されたアドレスインクリメント信号Ｓ１０４はアドレスポインタ１０２に入力されてアドレス信号ａｄが生成される。このアドレス信号ａｄは試験部１０３ａ〜１０３ｎにそれぞれ入力される。
【００２５】
試験部１０３ａにアドレス信号ａｄが入力されると、そのアドレス信号ａｄで指定されるメモリ１１０のアドレスに記憶されている試験パターンデータが読み出されてセレクタ１１１を介してフォーマッタ１１３に入力される。そして、この試験パターンデータとタイミング信号発生部１０４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号が生成される。そして、試験部１０３ａのフォーマッタ１１３で生成された試験信号が被試験メモリＤ１〜Ｄ３２の第１ピンにそれぞれ出力される。
【００２６】
以上の動作と同様の動作が試験部１０３ｂ〜１０３ｎで行われ、試験信号が被試験メモリＤ１〜Ｄ３２の第２ピン〜第ｎピンにそれぞれ出力される。これにより、ＡＬＰＧ１０１から出力されるアドレス信号ＡＤで示されるアドレスに試験信号が書き込まれる。以下、ＡＬＰＧ１０１がアドレス信号ＡＤ及びアドレスインクリメント信号Ｓ１０４を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込みが順次行われる。
【００２７】
次に、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号を読み出す場合には、ＡＬＰＧ１０１が読み出しアドレスを示すアドレス信号ＡＤと、アドレスインクリメント信号Ｓ１０４とを出力する。ＡＬＰＧ１０１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１０１から出力されたアドレスインクリメント信号Ｓ１０４はアドレスポインタ１０２に入力されてアドレス信号ａｄが生成される。このアドレス信号ａｄは試験部１０３ａ〜１０３ｎにそれぞれ入力される。
【００２８】
試験部１０３ａにアドレス信号ａｄが入力されると、そのアドレス信号ａｄで指定されるメモリ１１０のアドレスに記憶されている試験パターンデータが期待値データとして読み出されてセレクタ１１２を介して判定部１１４に入力される。尚、ここでは、説明の簡単のために、試験パターンデータと期待値データとが同一のデータであるとしている。これらのデータが異なる場合には、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号の読み出しを開始する前に、予め期待値データをメモリ１１０に書き込んでおく必要がある。
【００２９】
ここで、アドレス信号ＡＤで示される被試験メモリＤ１〜Ｄ３２のアドレスから試験信号が読み出されると、被試験メモリＤ１〜Ｄ３２の第１ピンからの試験信号が判定部１１４に入力されてタイミング信号発生部１０４から出力されるストローブ信号ＳＴのタイミングでサンプリングされる。そして、サンプリングされた信号と、先に判定部１１４に入力された期待値データとが比較されて被試験メモリＤ１〜Ｄ３２のパス／フェイルが判定され、パス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。
【００３０】
以上の動作と同様の動作が試験部１０３ｂ〜１０３ｎで行われ、被試験メモリＤ１〜Ｄ３２のパス又はフェイルを示すフェイルデータが、不図示のフェイルメモリに格納される。以下、ＡＬＰＧ１０１がアドレス信号ＡＤ及び試験パターン信号Ｓ１０１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定が順次行われる。
【００３１】
以上、第１試験時及び第２試験時の動作について説明したが、マスク信号Ｓ１０３を用いたパス／フェイルの判定の省略は第１試験時に可能である。パス／フェイルの判定を省略する場合には、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号の読み出しを行う前に、ＡＬＰＧ１０１が判定部１１４にマスク信号Ｓ１０３を出力してから、上述した第１動作時の読み出し動作を開始する。ここで、マスク信号Ｓ１０３は被試験メモリＤ１〜Ｄ３２に共通したものであり、並列に試験が行われる被試験メモリＤ１〜Ｄ３２の特定箇所（特定のアドレス）のパス／フェイルの判定が省略される。尚、従来のメモリ試験装置の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００４−３４８８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
ところで、被試験メモリＤ１〜Ｄ３２の試験は、試験信号の種類を変えて複数回に亘って行われることが多い。被試験メモリＤ１〜Ｄ３２のフェイルが生ずる箇所は、試験信号の種類毎に変わることは希であり、試験信号の種類が異なっていても同じ箇所にフェイルが生ずることが殆どである。このため、ある試験信号を用いて試験を行ったときにフェイルとなった箇所は、他の試験信号を用いて試験を行ってもフェイルとなる確率が高くなる。このような状況下において、ある試験信号を用いて試験を行ったときにフェイルとなった箇所の試験を次の試験では省略して試験時間の短縮を図りたい場合がある。
【００３３】
前述した通り、図４に示すメモリ試験装置１００では、ＡＬＰＧ１０１からのマスク信号Ｓ１０３を用いて被試験メモリＤ１〜Ｄ３２からの信号をマスクすることにより、被試験メモリＤ１〜Ｄ３２の全てに共通した箇所のパス／フェイルの判定を省略することができる。しかしながら、マスク信号Ｓ１０３は被試験メモリＤ１〜Ｄ３２に共通したものであるため、被試験メモリＤ１〜Ｄ３２を並列に試験しつつ被試験メモリＤ１〜Ｄ３２毎に異なる箇所（異なるアドレス）のパス／フェイルの判定を省略することはできない。
【００３４】
図４に示す従来のメモリ試験装置１００において、被試験メモリＤ１〜Ｄ３２毎に異なる箇所（異なるアドレス）のパス／フェイルの判定を省略することは不可能ではないが、被試験メモリＤ１〜Ｄ３２毎にマスク信号Ｓ１０３を変えつつ被試験メモリＤ１〜Ｄ３２を順次１つづつ試験する必要がある。このため、被試験メモリＤ１〜Ｄ３２の全ての試験を終えるまでに長時間を要してしまい、パス／フェイルの判定を省略して試験時間の短縮を図った意味が無くなってしまう。
【００３５】
本発明は上記事情に鑑みてなされたものであり、並列に試験される被試験メモリ毎に良否判定を省略する箇所を個別に設定可能とすることで、試験時間の短縮を図ることができるメモリ試験装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００３６】
上記課題を解決するために、本発明のメモリ試験装置は、複数の被試験メモリ（Ｄ１〜Ｄ３２）に試験信号を書き込むとともに前記複数の被試験メモリに書き込まれた信号を読み出して、複数の被試験メモリの試験を並列して行うメモリ試験装置（１０）において、前記複数の被試験メモリの各々から読み出される信号を前記被試験メモリ毎個別にマスクするマスク信号を記憶する記憶部（２１）と、前記複数の被試験メモリの各々から読み出される信号を前記記憶部に記憶されたマスク信号に基づいて前記被試験メモリ毎に個別にマスクして前記被試験メモリの良否判定を行う判定部（２６）とを備えることを特徴としている。
この発明によると、複数の被試験メモリの各々から読み出される信号が、マスク信号に基づいて被試験メモリ毎に個別にマスクされて、被試験メモリの良否判定が並列して行われる。
また、本発明のメモリ試験装置は、前記記憶部に記憶された前記マスク信号を前記判定部に供給するか否かを選択する選択部（２４）を備えることを特徴としている。
また、本発明のメモリ試験装置は、前記複数の被試験メモリを試験して得られた良否判定結果に基づいて、前記記憶部に記憶させるマスク信号を生成するマスク信号生成部（１５）を備えることを特徴としている。
また、本発明のメモリ試験装置は、前記複数の被試験メモリの全てに共通して書き込む第１試験信号と、前記被試験メモリの良否判定を行うために用いる前記第１試験信号に対応した第１期待値とを発生する試験信号発生部（１１）を備えることを特徴としている。
また、本発明のメモリ試験装置は、前記記憶部が、前記マスク信号に代えて前記複数の被試験メモリの各々に個別に書き込む第２試験信号を記憶し、前記試験信号発生部が発生する第１試験信号及び前記記憶部に記憶された第２試験信号の何れか一方を選択して前記複数の被試験メモリに供給する試験信号選択部（２２）を備えることを特徴としている。
また、本発明のメモリ試験装置は、前記記憶部が、前記マスク信号又は前記第２試験信号に代えて前記被試験メモリの良否判定を行うために用いる前記第２試験信号に対応した第２期待値を記憶し、前記試験信号選択部の選択に対応して、前記試験信号発生部が発生する第１期待値及び前記記憶部に記憶された第２期待値の何れか一方を、前記被試験メモリの良否判定に用いるために選択する期待値選択部（２３）を備えることを特徴としている。
更に、本発明のメモリ試験装置は、前記記憶部に記憶された前記マスク信号、前記第２試験信号、又は前記第２期待値を読み出す場合に、前記試験信号発生部から出力される前記記憶部の読み出し制御を行うインクリメント信号に基づいて、前記記憶部に対する読み出しアドレスを生成するアドレス生成部（１２）を備えることを特徴としている。
本発明のメモリ試験方法は、複数の被試験メモリ（Ｄ１〜Ｄ３２）に試験信号を書き込むとともに前記複数の被試験メモリに書き込まれた信号を読み出して、複数の被試験メモリの試験を並列して行うメモリ試験方法において、前記複数の被試験メモリの各々から読み出される信号を前記被試験メモリ毎個別にマスクするマスク信号を記憶する第１ステップと、前記第１ステップで記憶された前記マスク信号を読み出し、前記複数の被試験メモリの各々から読み出される信号を読み出した前記マスク信号に基づいて前記被試験メモリ毎に個別にマスクして前記被試験メモリの良否判定を行う第２ステップとを含むことを特徴としている。
【発明の効果】
【００３７】
本発明によれば、複数の被試験メモリの各々から読み出される信号を、マスク信号に基づいて被試験メモリ毎に個別にマスクし、被試験メモリの良否判定を並列して行っているため、試験時間の短縮を図ることができるという効果がある。
【発明を実施するための最良の形態】
【００３８】
以下、図面を参照して本発明の一実施形態によるメモリ試験装置及び方法について詳細に説明する。図１は、本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態のメモリ試験装置１０は、アルゴリズミック・パターン・ジェネレータ（以下、ＡＬＰＧという）１１（試験信号発生部）、アドレスポインタ１２（アドレス生成部）、試験部１３ａ〜１３ｎ、タイミング信号発生部１４、及びＣＰＵ（Central Processing Unit）１５（マスク信号生成部）を備えている。このメモリ試験装置１０は、被試験メモリＤ１〜Ｄ３２の全てに同一の試験信号を与えて並列して試験を行う第１試験と、被試験メモリＤ１〜Ｄ３２の各々に個別の試験信号を与えて並列して試験を行う第２試験とが可能な装置である。
【００３９】
尚、試験部１３ａ〜１３ｎは、被試験メモリＤ１〜Ｄ３２のデータピンに対応付けられており、データピンの数だけ設けられている。例えば、試験部１３ａは被試験メモリＤ１〜Ｄ３２の第１ピンに対応付けられ、試験部１３ｂは被試験メモリＤ１〜Ｄ３２の第２ピンに対応付けられているといった具合である。被試験メモリＤ１〜Ｄ３２のデータピン数が「８」である場合には、試験部１３ａ〜１３ｎの数は「８」である。
【００４０】
ＡＬＰＧ１１は、ＣＰＵ１５の制御の下で動作し、被試験メモリＤ１〜Ｄ３２に対してデータ（試験信号）の書き込み及び読み出しを行うアドレスを指定するアドレス信号ＡＤを生成するとともに、被試験メモリＤ１〜Ｄ３２に書き込むデータ及びパス／フェイルの判定に用いる期待値を生成する。また、試験部１３ａ〜１３ｎを制御するための各種の信号を試験部１３ａ〜１３ｎに出力する。具体的には、試験パターン信号Ｓ１１、及びパターン選択信号Ｓ１２を試験部１３ａ〜１３ｎの各々に出力する。また、アドレスインクリメント信号Ｓ１４をアドレスポインタ１２に出力する。
【００４１】
試験パターン信号Ｓ１１は、第１試験を行う場合に被試験メモリＤ１〜Ｄ３２の全てに共通して書き込む試験信号である。これに対し、ＣＰＵ１５から出力されるデータＤＴは、第２試験を行う場合に被試験メモリＤ１〜Ｄ３２の各々に書き込む試験パターンデータ、又は第２試験で被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するための期待値データである。
【００４２】
パターン選択信号Ｓ１２は、被試験メモリＤ１〜Ｄ３２に書き込む試験信号として、試験パターン信号Ｓ１１を与えるか、又はメモリ２１の試験パターンデータを与えるかを選択する信号である。また、詳細は後述するが、パターン選択信号Ｓ１２は、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するために、試験パターン信号Ｓ１１を用いるか、又はメモリ２１の期待値データを用いるかの選択にも用いられる信号である。更に、このパターン選択信号Ｓ１２は、パス／フェイルの判定を省略するために用いるマスクデータを用いるか否かを選択するためにも用いられる信号である。アドレスインクリメント信号Ｓ１４は、試験部１３ａ〜１３ｎに設けられたメモリ２１の読み出し制御を行うための信号であり、アドレスポインタ１２にインクリメントをさせるための信号である。
【００４３】
アドレスポインタ１２は、試験部１３ａ〜１３ｎに設けられるメモリ２１に記憶されている試験パターンデータを被試験メモリＤ１〜Ｄ３２に書き込むため、メモリ２１に記憶されている期待値データを被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定に用いるため、又はメモリ２１に記憶されているマスクデータで試験メモリＤ１〜Ｄ３２からの信号をマスクするために、これらのデータを読み出すアドレス信号ａｄを発生する。
【００４４】
アドレスポインタ１２は、ＡＬＰＧ１１からのアドレスインクリメント信号Ｓ１４に基づいて、メモリ２１をアクセスするアドレスをインクリメントする。例えば、アドレスポインタ１２の初期値が「０」である場合には、ＡＬＰＧ１１からアドレスインクリメント信号Ｓ１４が出力される度に、アドレス「１」，「２」，「３」，…を生成する。尚、このアドレス信号ａｄのビット数は、試験部１３ａ〜１３ｎに設けられるメモリ２１の容量に応じて決定されるが、ここではメモリ２１の容量が４キロワード×３２であるとし、アドレス信号ａｄのビット数が１２ビットである場合を例に挙げて説明する。上記の数「３２」は、被試験メモリＤ１〜Ｄ３２の数である。
【００４５】
試験部１３ａ〜１３ｎは、ＡＬＰＧ１１から出力される試験パターン信号Ｓ１１、又は上述した試験パターンデータを選択して被試験メモリＤ１〜Ｄ３２に与えるとともに、被試験メモリＤ１〜Ｄ３２から得られる信号に基づいて、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するものである。尚、試験部１３ａ〜１３ｎの内部構成は同様であるため、ここでは試験部１３ａの内部構成のみについて説明し、試験部１３ｂ〜１３ｎについての説明は省略する。
【００４６】
ここで、試験部１３ａは、前述した通り、被試験メモリＤ１〜Ｄ３２の第１ピンに対応付けられている。このため、試験部１３ａは、被試験メモリＤ１〜Ｄ３２の第１ピンに試験信号を印加し、被試験メモリＤ１〜Ｄ３２の第１ピンから出力される信号に基づいて被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定するものである。
【００４７】
図１に示す通り、試験部１３ａは、メモリ２１（記憶部）、セレクタ２２（試験信号選択部）、セレクタ２３（期待値選択部）、セレクタ２４（選択部）、フォーマッタ２５、及び判定部２６を備える。メモリ２１は、ＣＰＵ１５で生成されるデータＤＴ（試験パターンデータ又は期待値データ）又はマスクデータを記憶する。尚、メモリ２１には試験パターンデータ、期待値データ、及びマスクデータの何れかが記憶され、これらのデータの２つ以上が同時に記憶されることはない。メモリ２１は、アドレスポインタ１２からアドレス信号ａｄが出力された場合に、このアドレス信号ａｄで指定される記憶領域に記憶しているデータを出力する。尚、メモリ２１のデータ幅は、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。
【００４８】
セレクタ２２は、ＡＬＰＧ１１から出力されるパターン選択信号Ｓ１２に基づいて、被試験メモリＤ１〜Ｄ３２に与える試験信号を選択する。具体的には、ＡＬＰＧ１１から出力される試験パターン信号Ｓ１１、又はメモリ２１から出力される試験パターンデータを選択する。ここで、セレクタ２２に入力される試験パターン信号Ｓ１１は１ビットの信号であり、メモリ２１から出力される試験パターンデータは３２ビットの信号である。他方、このセレクタ２２の出力側のデータ幅は、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。セレクタ２２が試験パターンデータを選択する場合には入力される試験パターンデータをそのまま出力側に出力するが、試験パターン信号Ｓ１１を選択する場合には入力される試験パターン信号Ｓ１１を３２分岐して出力側に出力する。
【００４９】
セレクタ２３は、ＡＬＰＧ１１から出力されるパターン選択信号Ｓ１２に基づいて、被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定する際に用いる信号を選択する。具体的には、ＡＬＰＧ１１から出力される試験パターン信号Ｓ１１、又はメモリ２１から出力される期待値データを選択する。ここで、セレクタ２３に入力される試験パターン信号Ｓ１１は１ビットの信号であり、メモリ２１から出力される期待値データは３２ビットの信号である。他方、セレクタ２３の出力側のデータ幅は、セレクタ２２と同様に、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。セレクタ２３が期待値データを選択する場合には入力される期待値データをそのまま出力側に出力するが、試験パターン信号Ｓ１１を選択する場合には入力される試験パターン信号Ｓ１１を３２分岐して出力側に出力する。
【００５０】
セレクタ２４は、ＡＬＰＧ１１から出力されるパターン選択信号Ｓ１２に基づいて、メモリ２１から出力されるマスクデータを判定部２６に出力するか否かを選択する。尚、セレクタ２４の出力側のデータ幅は、セレクタ２２，２３と同様に、被試験メモリＤ１〜Ｄ３２の数と等しい「３２」ビットである。セレクタ２４がマスクデータを選択する場合には入力されるマスクデータをそのまま出力側に出力し、マスクデータを選択しない場合には出力は行わない。
【００５１】
フォーマッタ２５は、セレクタ２２から出力されるデータと、タイミング信号発生部１４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号を生成する。判定部２６は、被試験メモリＤ１〜Ｄ３２の第１ピンから出力される信号をタイミング信号発生部１４から出力されるストローブ信号ＳＴのタイミングでサンプリングし、このサンプリングした信号とセレクタ２３から出力されるデータとを比較して被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定し、パス又はフェイルを示すフェイルデータを不図示のフェイルメモリに出力する。また、判定部２６は、セレクタ２４からマスクデータが出力された場合には、そのマスクデータに基づいて被試験メモリＤ１〜Ｄ３２からの信号をマスクした上で被試験メモリＤ１〜Ｄ３２のパス／フェイルを判定する。
【００５２】
タイミング信号発生部１４は、被試験メモリＤ１〜Ｄ３２に試験信号を印加するタイミングを規定するタイミングエッジ信号ＴＥと、パス／フェイルの判定タイミングを規定するストローブ信号ＳＴとを生成し、タイミングエッジ信号ＴＥをフォーマッタ２５に出力し、ストローブ信号ＳＴを判定部２６に出力する。ＣＰＵ１５は、メモリ試験装置１０の全体的な動作を統括的に制御する。例えば、試験部１３ａ〜１３ｎから出力されるフェイルデータに応じて、次回の試験でパス／フェイルの判定を省略するためのマスクデータを生成する。また、フェイルデータに応じてＡＬＰＧ１１を制御し、発生させる試験パターン信号Ｓ１１、アドレスインクリメント信号Ｓ１４等を変化させる。
【００５３】
以上、本発明の一実施形態によるメモリ試験装置１０の構成について説明したが、次にメモリ試験装置１０の動作について説明する。尚、前述した通り、本実施形態のメモリ試験装置１０は、試験メモリＤ１〜Ｄ３２の全てに同一の試験信号を与えて並列して試験を行う第１試験と、被試験メモリＤ１〜Ｄ３２の各々に個別の試験信号を与えて並列して試験を行う第２試験とが可能な装置である。このため、以下では、第１試験時及び第２試験時の動作について順次説明する。尚、マスクデータを用いたパス／フェイル判定を省略する処理は第１試験時に可能であるため、第１試験の説明のときに併せて説明する。
【００５４】
〈第１試験時の動作〉
被試験メモリＤ１〜Ｄ３２の全てに同一の試験信号を与えて被試験メモリＤ１〜Ｄ３２を並列して試験する第１試験を行う場合には、まずＣＰＵ１５からＡＬＰＧ１１に対して第１試験を行う旨を示す制御信号が出力される。この制御信号に基づいて、ＡＬＰＧ１１はパターン選択信号Ｓ１２を出力し、試験部１３ａ〜１３ｎの各々に設けられたセレクタ２２，２３に試験パターン信号Ｓ１１を選択させるよう設定する。
【００５５】
被試験メモリＤ１〜Ｄ３２に対して試験信号の書き込みを行う場合には、ＡＬＰＧ１１が書き込みアドレスを示すアドレス信号ＡＤと被試験メモリＤ１〜Ｄ３２に書き込む試験パターン信号Ｓ１１とを生成して出力する。ＡＬＰＧ１１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１１から出力された試験パターン信号Ｓ１１は試験部１３ａ〜１３ｎにそれぞれ入力される。
【００５６】
試験部１３ａに入力された試験パターン信号Ｓ１１は、セレクタ２２を介して被試験メモリＤ１〜Ｄ３２の数と同数の「３２」分岐されてフォーマッタ２５に入力される。試験パターン信号Ｓ１１がフォーマッタ２５に入力されると、試験パターン信号Ｓ１１とタイミング信号発生部１４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号が生成される。そして、試験部１３ａのフォーマッタ２５で生成された試験信号が被試験メモリＤ１〜Ｄ３２の第１ピンにそれぞれ出力される。
【００５７】
以上の動作と同様の動作が試験部１３ｂ〜１３ｎで行われ、試験信号が被試験メモリＤ１〜Ｄ３２の第２ピン〜第ｎピンにそれぞれ出力される。これにより、ＡＬＰＧ１１から出力されるアドレス信号ＡＤで示されるアドレスに試験信号が書き込まれる。以下、ＡＬＰＧ１１がアドレス信号ＡＤ及び試験パターン信号Ｓ１１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込みが順次行われる。
【００５８】
次に、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号を読み出す場合には、ＡＬＰＧ１１が読み出しアドレスを示すアドレス信号ＡＤと、パス／フェイル判定用に用いる試験パターン信号Ｓ１１とを生成して出力する。ＡＬＰＧ１１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１１から出力された試験パターン信号Ｓ１１は試験部１３ａ〜１３ｎにそれぞれ入力される。
【００５９】
試験部１３ａに入力された試験パターン信号Ｓ１１は、セレクタ２３を介して被試験メモリＤ１〜Ｄ３２の数と同数の「３２」分岐されて判定部２６に入力される。ここで、アドレス信号ＡＤで示される被試験メモリＤ１〜Ｄ３２のアドレスから試験信号が読み出されると、被試験メモリＤ１〜Ｄ３２の第１ピンからの試験信号が判定部２６に入力されてタイミング信号発生部１４から出力されるストローブ信号ＳＴのタイミングでサンプリングされる。そして、サンプリングされた信号と、先に判定部２６に入力された試験パターン信号Ｓ１１とが比較されて被試験メモリＤ１〜Ｄ３２のパス／フェイルが判定され、パス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。
【００６０】
以上の動作と同様の動作が試験部１３ｂ〜１３ｎで行われ、同様に被試験メモリＤ１〜Ｄ３２のパス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。以下、ＡＬＰＧ１１がアドレス信号ＡＤ及び試験パターン信号Ｓ１１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定が順次行われる。
【００６１】
以上の処理によって、被試験メモリＤ１〜Ｄ３２についてのフェイルデータが得られる。いま、以上の試験によって得られた被試験メモリＤ１〜Ｄ３２のフェイルデータが図２に示す通りであるとする。図２は、被試験メモリＤ１〜Ｄ３２のフェイルデータの一例を示す図である。尚、図２においては、被試験メモリＤ１〜Ｄ３２の二次元のメモリマップ対応させてフェイルデータを図示している。
【００６２】
図２に示す通り、被試験メモリＤ１〜Ｄ３２のメモリマップは、所定のメモリ容量（例えば、４キロバイト）を単位として複数のブロックＢ１〜Ｂ８に分割されている。尚、ここでは、説明を簡単にするために、被試験メモリＤ１〜Ｄ３２のメモリマップが８個のブロックＢ１〜Ｂ８に分割されている例を挙げているが、ブロックの数及び１つのブロックのメモリ容量の設定は任意である。
【００６３】
図２に示したメモリマップにおいて、記号「×」を付した箇所がフェイルと判定された場所である。例えば、被試験メモリＤ１についてはフェイルと判定された箇所がブロックＢ１，Ｂ４，Ｂ８に集中しており、被試験メモリＤ３２についてはフェイルと判定された箇所がブロックＢ２，Ｂ３，Ｂ７に集中している。他の種類の試験信号を用いて再度被試験メモリＤ１〜Ｄ３２の試験を行う場合において、フェイルと判定された箇所が集中しているブロックは再度フェイルとなる確率が高くなるため試験が長びく虞がある。とりわけ、被試験メモリＤ１〜Ｄ３２がフラッシュメモリである場合には、フェイルが生ずると試験時間が長くなる。
【００６４】
このため、ＣＰＵ１５は、不図示のフェイルメモリから先の試験で得られたフェイルデータを読み出し、フェイルデータに基づいてパス／フェイルの判定を省略するためのマスクデータを生成する。図３は、ＣＰＵ１５で作成されるマスクデータの一例を示す図である。ＣＰＵ１５は、フェイルと判定された箇所が集中しているブロックのパス／フェイルの判定を省略するためのマスクを生成する。例えば、図２に示すフェイルデータが得られている場合には、図３に示す通り、被試験メモリＤ１についてはフェイルと判定された箇所が集中しているブロックＢ１，Ｂ４，Ｂ８のパス／フェイルの判定を省略するマスクデータを作成し、被試験メモリＤ３２についてはフェイルと判定された箇所が集中しているブロックＢ２，Ｂ３，Ｂ７のパス／フェイルの判定を省略するマスクデータを作成する。
【００６５】
尚、マスクデータの生成方法は任意である。例えば、フェイルとなった箇所を含んでいるブロックの全てをマスクするマスクデータを作成しても良いし、ブロック中においてフェイルとなった箇所が所定数以上ある場合に、そのブロックをマスクするマスクデータを作成しても良い。更には、ブロックに分けずに、フェイルデータが生じた箇所のみをマスクするマスクデータを作成しても良い。ＣＰＵ１５がマスクデータを作成すると、このマスクデータは、メモリ２１に記憶される。
【００６６】
次の試験が開始されると、ＡＬＰＧ１１が書き込みアドレスを示すアドレス信号ＡＤと被試験メモリＤ１〜Ｄ３２に書き込む試験パターン信号Ｓ１１とを生成し、被試験メモリＤ１〜Ｄ３２に対して試験信号の書き込みが行われる。尚、被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込み動作は先に説明した動作と同様であるため、ここでは詳細な説明を省略する。被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込みが終了すると、ＡＬＰＧ１１がパターン選択信号Ｓ１２を出力し、セレクタ２４にメモリ２１から出力されるマスクデータが判定部２６に入力されるよう設定する。
【００６７】
次いで、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号を読み出す動作が行われる。読み出しを行う場合には、ＡＬＰＧ１１が読み出しアドレスを示すアドレス信号ＡＤ、パス／フェイル判定用に用いる試験パターン信号Ｓ１１、及びアドレスインクリメント信号Ｓ１４を生成して出力する。ＡＬＰＧ１１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１１から出力された試験パターン信号Ｓ１１は試験部１３ａ〜１３ｎにそれぞれ入力される。他方、ＡＬＰＧ１１から出力されたアドレスインクリメント信号Ｓ１４はアドレスポインタ１２に出力され、このアドレスインクリメント信号Ｓ１４に基づいて生成されたアドレス信号ａｄが試験部１３ａ〜１３ｎにそれぞれ入力される。
【００６８】
試験部１３ａに入力された試験パターン信号Ｓ１１は、セレクタ２３を介して被試験メモリＤ１〜Ｄ３２の数と同数の「３２」分岐されて判定部２６に入力される。また試験部１３ａに入力されたアドレス信号ａｄはメモリ２１に入力され、アドレス信号ａｄで示されるアドレスに記憶されているマスクデータがメモリ２１から読み出され、セレクタ２４を介して判定部２６に入力される。
【００６９】
ここで、アドレス信号ＡＤで示される被試験メモリＤ１〜Ｄ３２のアドレスから試験信号が読み出されると、被試験メモリＤ１〜Ｄ３２の第１ピンからの試験信号が試験部１３ａの判定部２６に入力されてタイミング信号発生部１４から出力されるストローブ信号ＳＴのタイミングでサンプリングされる。そして、このサンプリングされた信号は、マスクデータによってマスクされた上で、先に判定部２６に入力された試験パターン信号Ｓ１１と比較される。ここで、マスクデータによりマスクされてないデータについては通常通りパス／フェイルが判定されるが、マスクデータによりマスクされたデータは常にパスとなる。以上の処理によって得られたパス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。
【００７０】
以上の動作と同様の動作が試験部１３ｂ〜１３ｎで行われ、同様に被試験メモリＤ１〜Ｄ３２のパス又はフェイルを示すフェイルデータが、不図示のフェイルメモリに格納される。以下、ＡＬＰＧ１１がアドレス信号ＡＤ、試験パターン信号Ｓ１１、及びアドレスインクリメント信号Ｓ１４を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定が順次行われる。
【００７１】
尚、図２，図３に示す通り、被試験デバイスＤ１〜Ｄ３２のメモリマップを複数のブロックに分割することで、１つのブロック内ではメモリ２１に与えるアドレス信号ａｄを変える必要がなく、ブロックが変わるときだけアドレス信号ａｄを変えばよい。このため、アドレスインクリメント信号Ｓ１４によるアドレスポインタ１２のアドレス発生制御が容易になるという利点がある。
【００７２】
以上の処理によって、図３に斜線を付して示したブロック（例えば、被試験メモリＤ１についてはブロックＢ１，Ｂ４，Ｂ８）は全てパスとなり、斜線を付していないブロック（例えば、被試験メモリＤ１についてはブロックＢ２〜Ｂ３，Ｂ５〜Ｂ７）については、パス又はフェイルが判定される。以上の通り、本実施形態では、前回の試験でフェイルが集中したブロックのパス／フェイルの判定が省略される。しかも、マスクデータを用いる場合であっても、被試験メモリＤ１〜Ｄ３２は並列して試験される。このため、試験時間を短縮することができる。
【００７３】
〈第２試験時の動作〉
被試験メモリＤ１〜Ｄ３２の各々に個別の試験信号を与えて被試験メモリＤ１〜Ｄ３２を並列して試験する第２試験を行う場合には、まずＣＰＵ１５からＡＬＰＧ１１に対して第２試験を行う旨を示す制御信号が出力される。この制御信号に基づいて、ＡＬＰＧ１１はパターン選択信号Ｓ１２を出力し、試験部１３ａ〜１３ｎの各々に設けられたセレクタ２２にメモリ２１から出力される試験パターンデータを選択させ、セレクタ２３にメモリ２１から出力される期待値データを選択させるよう設定する。尚、メモリ２１には試験パターンデータ及び期待値データの何れか一方が記憶され、これらが同時に記憶されることはない点に注意されたい。
【００７４】
被試験メモリＤ１〜Ｄ３２に対して試験信号の書き込みを行う場合には、ＣＰＵ１５は、アドレスポインタ１２にアドレス信号ａｄを出力させるとともに、試験パターンデータをデータＤＴとして出力して、試験部１３ａ〜１３ｎの各々に設けられたメモリ２１に試験パターンデータを書き込んでおく。
【００７５】
試験部１３ａ〜１３ｎの各々に設けられたメモリ２１に対する試験パターンデータの書き込みが終了すると、ＡＬＰＧ１１は、被試験メモリＤ１〜Ｄ３２に対する書き込みアドレスを示すアドレス信号ＡＤとアドレスインクリメント信号Ｓ１４とを生成して出力する。ＡＬＰＧ１１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１１から出力されたアドレスインクリメント信号Ｓ１４はアドレスポインタ１２に入力されてアドレス信号ａｄが生成される。このアドレス信号ａｄは試験部１３ａ〜１３ｎにそれぞれ入力される。
【００７６】
試験部１３ａにアドレス信号ａｄが入力されると、そのアドレス信号ａｄで指定されるメモリ２１のアドレスに記憶されている試験パターンデータが読み出されてセレクタ２２を介してフォーマッタ２５に入力される。そして、この試験パターンデータとタイミング信号発生部１４から出力されるタイミングエッジ信号ＴＥとから被試験メモリＤ１〜Ｄ３２の第１ピンに与える試験信号が生成される。そして、試験部１３ａのフォーマッタ２５で生成された試験信号が被試験メモリＤ１〜Ｄ３２の第１ピンにそれぞれ出力される。
【００７７】
以上の動作と同様の動作が試験部１３ｂ〜１３ｎで行われ、試験信号が被試験メモリＤ１〜Ｄ３２の第２ピン〜第ｎピンにそれぞれ出力される。これにより、ＡＬＰＧ１１から出力されるアドレス信号ＡＤで示されるアドレスに試験信号が書き込まれる。以下、ＡＬＰＧ１１がアドレス信号ＡＤ及びアドレスインクリメント信号Ｓ１４を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２に対する試験信号の書き込みが順次行われる。
【００７８】
次に、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号を読み出す場合には、ＡＬＰＧ１１が読み出しアドレスを示すアドレス信号ＡＤと、アドレスインクリメント信号Ｓ１４とを出力する。ＡＬＰＧ１１から出力されたアドレス信号ＡＤは、被試験メモリＤ１〜Ｄ３２の各々に入力される。一方、ＡＬＰＧ１１から出力されたアドレスインクリメント信号Ｓ１４はアドレスポインタ１２に入力されてアドレス信号ａｄが生成される。このアドレス信号ａｄは試験部１３ａ〜１３ｎにそれぞれ入力される。
【００７９】
試験部１３ａにアドレス信号ａｄが入力されると、そのアドレス信号ａｄで指定されるメモリ２１のアドレスに記憶されている試験パターンデータが期待値データとして読み出されてセレクタ２３を介して判定部２６に入力される。尚、ここでは、説明の簡単のために、試験パターンデータと期待値データとが同一のデータであるとしている。これらのデータが異なる場合には、被試験メモリＤ１〜Ｄ３２に書き込んだ試験信号の読み出しを開始する前に、予め期待値データをメモリ２１に書き込んでおく必要がある。
【００８０】
ここで、アドレス信号ＡＤで示される被試験メモリＤ１〜Ｄ３２のアドレスから試験信号が読み出されると、被試験メモリＤ１〜Ｄ３２の第１ピンからの試験信号が判定部２６に入力されてタイミング信号発生部１４から出力されるストローブ信号ＳＴのタイミングでサンプリングされる。そして、サンプリングされた信号と、先に判定部２６に入力された期待値データとが比較されて被試験メモリＤ１〜Ｄ３２のパス／フェイルが判定され、パス又はフェイルを示すフェイルデータが不図示のフェイルメモリに格納される。
【００８１】
以上の動作と同様の動作が試験部１３ｂ〜１３ｎで行われ、被試験メモリＤ１〜Ｄ３２のパス又はフェイルを示すフェイルデータが、不図示のフェイルメモリに格納される。以下、ＡＬＰＧ１１がアドレス信号ＡＤ及び試験パターン信号Ｓ１１を生成して順次出力することにより、被試験メモリＤ１〜Ｄ３２のパス／フェイルの判定が順次行われる。
【００８２】
以上説明した通り、本実施形態では、前回の試験でフェイルが集中したブロックのパス／フェイルの判定を、被試験メモリＤ１〜Ｄ３２毎に個別に省略している。しかも、マスクデータを用いる場合であっても、被試験メモリＤ１〜Ｄ３２は並列して試験されている。このため、試験時間を短縮することができる。また、本実施形態では、マスクデータを記憶するメモリとして、試験パターンデータ又は期待値データ記憶するメモリ２１を用いており、マスクデータを判定部２６に供給するか否かをセレクタ２４で選択する構成であるため、回路規模の大幅な増大を招くことはない。
【００８３】
以上、本発明の一実施形態によるメモリ試験装置及び方法について説明したが、本発明は上記実施形態に制限されず、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、３２個の被試験メモリＤ１〜Ｄ３２を並列に試験するメモリ試験装置を例に挙げて説明したが、メモリ２１、セレクタ２２、フォーマッタ２５、及び判定部２６のデータ幅を変えることにより、並列試験が可能な被試験メモリの数を増減させることができる。また、上記実施形態では、フェイルデータに基づいてＣＰＵ１５がマスクデータを自動的に生成する場合を例に挙げて説明した。しかしながら、フェイルデータをユーザが解析し、その解析結果に基づいてユーザがマスクデータを生成するようにしても良い。
【図面の簡単な説明】
【００８４】
【図１】本発明の一実施形態によるメモリ試験装置の要部構成を示すブロック図である。
【図２】被試験メモリＤ１〜Ｄ３２のフェイルデータの一例を示す図である。
【図３】ＣＰＵ１５で作成されるマスクデータの一例を示す図である。
【図４】従来のメモリ試験装置を示すブロック図である。
【符号の説明】
【００８５】
１０            メモリ試験装置
１１            ＡＬＰＧ
１２            アドレスポインタ
１５            ＣＰＵ
２１            メモリ
２２            セレクタ
２３            セレクタ
２４            セレクタ
２６            判定部
Ｄ１〜Ｄ３２    被試験メモリ
【図１】
2008065933.tif 000003
【図２】
2008065933.tif 000004
【図３】
2008065933.tif 000005
【図４】
2008065933.tif 000006