(57)【要約】【課題】本発明は、高耐圧トランジスタを有する内部回路を保護する静電保護素子を備えた半導体装置に関し、半導体装置の小型化を図ることを課題とする。【解決手段】高耐圧トランジスタ２１を備えた内部回路１６と、内部回路１６を保護する静電保護素子２２，２３とを備え、静電保護素子２２，２３の耐圧値の合計の和を高耐圧トランジスタ２１の耐圧値と略等しくすると共に、内部回路１６と電気的に接続された入出力端子１１とグラウンド端子１３との間に静電保護素子２２，２３を直列接続した。【選択図】図１
2008010667.tif 000002
【特許請求の範囲】
【請求項１】
高耐圧トランジスタを有する内部回路と、前記内部回路を保護する静電保護素子とを備えた半導体装置であって、
前記静電保護素子を複数設け、前記複数の静電保護素子の耐圧値の合計の和を前記高耐圧トランジスタの耐圧値と略等しくすると共に、前記内部回路と電気的に接続された入出力端子とグラウンド端子との間に前記複数の静電保護素子を直列接続したことを特徴とする半導体装置。
【請求項２】
前記静電保護素子は、ＭＯＳＦＥＴ型静電保護素子であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＭＯＳＦＥＴ型静電保護素子は、第１導電型の半導体基板に形成された第１導電型のウェル層と、前記第１導電型のウェル層に形成された第２導電型のソース領域、第２導電型のドレイン領域、及び第１導電型のバックゲート給電用領域とをそれぞれ備えており、
前記第１導電型の半導体基板と前記第１導電型のウェル層とを電気的に分離する第２導電型の拡散層を前記第１導電型の半導体基板に設けると共に、
前記第２導電型の拡散層の不純物濃度を前記第２導電型のソース領域及び前記第２導電型のドレイン領域の不純物濃度よりも小さくしたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１導電型の半導体基板をグラウンド電位にし、前記第２導電型の拡散層を電源電位にしたことを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧トランジスタを備えた内部回路と、内部回路を保護する静電保護素子とを備えた半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置には、高耐圧トランジスタを備えた内部回路と、内部回路を保護する静電保護素子とを備えた半導体装置（図３参照）がある。
【０００３】
図３は、従来の半導体装置の等価回路を示す図である。
【０００４】
図３を参照するに、従来の半導体装置１００は、入出力端子１０１と、電源端子１０２と、グラウンド端子１０３と、抵抗体１０４と、内部回路１０６と、静電保護素子１０７，１０８とを有する。
【０００５】
内部回路１０６は、高耐圧トランジスタ１０９を有する。内部回路１０６は、抵抗体１０４を介して、入出力端子１０１と電気的に接続されている。また、内部回路１０６は、電源端子１０２及びグラウンド端子１０３と電気的に接続されている。
【０００６】
静電保護素子１０７は、入出力端子１０１とグラウンド端子１０３との間に配置されており、入出力端子１０１及びグラウンド端子１０３と電気的に接続されている。静電保護素子１０７は、ＭＯＳＦＥＴ型静電保護素子である。静電保護素子１０７は、高耐圧トランジスタ１０９の耐圧値と略等しい耐圧値を有する。静電保護素子１０７は、入出力端子１０１に静電気等のサージ電圧（異常電圧）が入力されたときに、サージ電流により内部回路１０６が破壊されることを防止するためのものである。
【０００７】
静電保護素子１０８は、電源端子１０２とグラウンド端子１０３との間に配置されており、電源端子１０２及びグラウンド端子１０３と電気的に接続されている。静電保護素子１０８は、ＭＯＳＦＥＴ型静電保護素子である。静電保護素子１０８は、高耐圧トランジスタ１０９の耐圧値と略等しい耐圧値を有する。静電保護素子１０８は、静電保護素子１０７と同様な構成とされている。静電保護素子１０８は、電源端子１０２及びグラウンド端子１０３を保護するためのものである。
【０００８】
図４は、従来の静電保護素子の断面図である。図４において、図３に示す半導体装置１００と同一構成部分には同一符号を付す。
【０００９】
図４を参照するに、静電保護素子１０７は、Ｐ型半導体基板１１１に形成されている。静電保護素子１０７は、低濃度Ｎ型拡散層１１３−１，１１３−２と、ソース領域１１４と、ドレイン領域１１５と、バックゲート給電用領域１１６と、ＬＯＣＯＳ酸化膜１１８と、ゲート酸化膜１１９と、ゲート１２１と、絶縁膜１２２と、電極１２４〜１２６とを有する。
【００１０】
低濃度Ｎ型拡散層１１３−１，１１３−２は、Ｐ型半導体基板１１１に複数形成されている。低濃度Ｎ型拡散層１１３−１，１１３−２は、ソース領域１１４及びドレイン領域１１５よりも不純物濃度の低い拡散層である。
【００１１】
ソース領域１１４は、低濃度Ｎ型拡散層１１３−１に形成されている。ドレイン領域１１５は、低濃度Ｎ型拡散層１１３−２に形成されている。ドレイン領域１１５は、ソース領域１１４と対向するように配置されている。バックゲート給電用領域１１６は、ソース領域１１４と隣接するようにＰ型半導体基板１１１に形成されている。
【００１２】
ＬＯＣＯＳ酸化膜１１８は、Ｐ型半導体基板１１１、ソース領域１１４、ドレイン領域１１５、及びバックゲート給電用領域１１６上に設けられている。ゲート酸化膜１１９は、Ｐ型半導体基板１１１上に形成されている。ゲート１２１は、ゲート酸化膜１１９上からゲート酸化膜１１９に隣接するＬＯＣＯＳ酸化膜１１８上に亘るように設けられている。
【００１３】
絶縁膜１２２は、ＬＯＣＯＳ酸化膜１１８及びゲート１２１を覆うように設けられている。絶縁膜１２２は、ソース領域１１４及びバックゲート給電用領域１１６を露出する開口部１２２Ａと、ゲート１２１を露出する開口部１２２Ｂと、ドレイン領域１１５を露出する開口部１２２Ｃとを有する。
【００１４】
電極１２４は、開口部１２２Ａに設けられている。電極１２４は、一方の端部がソース領域１１４及びバックゲート給電用領域１１６と接続されており、他方の端部がグラウンド端子１０３と電気的に接続されている。電極１２５は、開口部１２２Ｂに設けられている。電極１２５は、一方の端部がゲート１２１と接続されており、他方の端部がグラウンド端子１０３と電気的に接続されている。電極１２６は、開口部１２２Ｃに設けられている。電極１２６は、一方の端部がドレイン領域１１５と接続されており、他方の端部が入出力端子１０１と電気的に接続されている（例えば、特許文献１参照。）。
【特許文献１】特開平９−１１６１００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、従来の静電保護素子１０７，１０８では、低濃度Ｎ型拡散層１１３−２とＰ型半導体基板１１１との境界部分に形成されるＰＮ接合部Ｅの破壊を防止するために、ＰＮ接合部Ｅの面積を大きくする必要があった。これにより、静電保護素子１０７，１０８のサイズが大型化して、半導体装置１００の小型化を図ることができないという問題があった。
【００１６】
そこで、本発明は上記の点に鑑みてなされたものであり、小型化を図ることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一観点によれば、高耐圧トランジスタ（２１）を有する内部回路（１６）と、前記内部回路（１６）を保護する静電保護素子（２２，２３）とを備えた半導体装置（１０）であって、前記静電保護素子（２２，２３）を複数設け、前記複数の静電保護素子（２２，２３）の耐圧値の合計の和を前記高耐圧トランジスタ（２１）の耐圧値と略等しくすると共に、前記内部回路（１６）と電気的に接続された入出力端子（１１）とグラウンド端子（１３）との間に前記複数の静電保護素子（２２，２３）を直列接続したことを特徴とする半導体装置（１０）が提供される。
【００１８】
本発明によれば、静電保護素子（２２，２３）を複数設け、複数の静電保護素子（２２，２３）の耐圧値の合計の和を高耐圧トランジスタ（２１）の耐圧値と略等しくすると共に、内部回路（１６）と電気的に接続された入出力端子（１１）とグラウンド端子（１３）との間に複数の静電保護素子（２２，２３）を直列接続することにより、高耐圧トランジスタ（１０９）の耐圧値と略等しい従来の静電保護素子（１０７）のＰ型半導体基板（１１１）における占有領域と比較して、複数の静電保護素子（２２，２３）のＰ型半導体基板（３５）における占有領域が小さくなるため、半導体装置（１０）の小型を図ることができる。
【００１９】
なお、上記参照符号は、あくまでも参考であり、これによって、本願発明が図示の態様に限定されるものではない。
【発明の効果】
【００２０】
本発明は、高耐圧トランジスタを有する内部回路を保護する静電保護素子を備えた半導体装置の小型化を図ることができる。
【発明を実施するための最良の形態】
【００２１】
次に、図面に基づいて本発明の実施の形態を説明する。
【００２２】
（実施の形態）
図１は、本発明の実施の形態に係る半導体装置の等価回路を示す図である。
【００２３】
図１を参照するに、本実施の形態の半導体装置１０は、入出力端子１１と、電源端子１２と、グラウンド端子１３と、抵抗体１４と、内部回路１６と、第１の静電保護回路１７と、第２の静電保護回路１８とを有する。
【００２４】
入出力端子１１は、信号を入出力するための端子である。入出力端子１１は、抵抗体１４を接続されている。入出力端子１１は、抵抗体１４を介して、内部回路１６と電気的に接続されている。電源端子１２は、電源電位とされており、内部回路１６と電気的に接続されている。
【００２５】
グラウンド端子１３は、グラウンド電位とされており、内部回路１６と電気的に接続されている。
【００２６】
抵抗体１４は、入出力端子１１及び内部回路１６と電気的に接続されている。抵抗体１４は、入出力端子１１にサージ電圧が入力されたときに、サージ電流が内部回路１６に流れることを抑制するためのものである。
【００２７】
内部回路１６は、高耐圧トランジスタ２１を有する。内部回路１６は、抵抗体１４を介して、入出力端子１１と電気的に接続されている。また、内部回路１６は、電源端子１２及びグラウンド端子１３と電気的に接続されている。
【００２８】
図２は、本実施の形態の半導体装置に設けられた第１の静電保護回路の断面図である。図２において、図１に示す半導体装置１０と同一構成部分には同一符号を付す。なお、本実施の形態では、第１導電型をＰ型、第２導電型をＮ型とした場合を例に挙げて以下の説明を行う。また、後述する静電保護素子２２，２３は、同様な構成とされている。よって、図２では、静電保護素子２２の構成要素の符号に−１を付し、静電保護素子２３の構成要素の符号に−２を付す。但し、静電保護素子２２，２３の共通の構成要素である低濃度Ｎ型拡散層３６、ＬＯＣＯＳ酸化膜４２、及び絶縁膜４６は除く。
【００２９】
図２を参照するに、第１の静電保護回路１７は、第１導電型の半導体基板であるＰ型半導体基板３５に形成されており、静電保護素子２２，２３（複数の静電保護素子）と、第２導電型の拡散層である低濃度Ｎ型拡散層３６と、Ｎウェル層５３と、給電用コンタクト層５４と、チャネルストッパー層５５と、電極５６とを有する。
【００３０】
静電保護素子２２は、低濃度Ｎ型拡散層３６と、第１導電型のウェル層であるＰウェル層３７−１と、第２導電型のドレイン領域３８−１と、第２導電型のソース領域３９−１と、第１導電型のバックゲート給電用領域４１−１と、ＬＯＣＯＳ酸化膜４２と、ゲート酸化膜４３−１と、ゲート４５−１と、絶縁膜４６と、電極４７−１，４８−１，４９−１とを有する。
【００３１】
低濃度Ｎ型拡散層３６は、静電保護素子２２，２３の形成領域に対応するＰ型半導体基板３５、及び静電保護素子２２，２３の形成領域に隣接するＰ型半導体基板３５に形成されている。低濃度Ｎ型拡散層３６は、ドレイン領域３８−１及びソース領域３９−１に含まれるＮ型不純物濃度よりも不純物濃度の低い拡散層である。Ｐウェル層３７−１とＰ型半導体基板３５との間に設けられた低濃度Ｎ型拡散層３６の厚さＭ１は、例えば、２．０μｍとすることができる。また、ドレイン領域３８−１及びソース領域３９−１のＮ型不純物濃度が１．０×１０１８ｃｍ−３の場合、低濃度Ｎ型拡散層３６のＮ型不純物濃度は、例えば、１．０×１０１５ｃｍ−３とすることができる。
【００３２】
Ｐウェル層３７−１は、静電保護素子２２の形成領域に対応する低濃度Ｎ型拡散層３６に形成されている。Ｐウェル層３７−１は、低濃度Ｎ型拡散層３６にＰ型不純物を拡散させることで形成する。ゲート酸化膜４３−１の下面を基準としたときのＰウェル層３７−１の深さＤ１は、例えば、１μｍ〜１０μｍとすることができる。
【００３３】
ドレイン領域３８−１は、Ｐウェル層３７−１の中央付近に形成されている。ドレイン領域３８−１は、Ｐウェル層３７−１にＮ型不純物を拡散させることで形成する。ドレイン領域３８−１のＮ型不純物濃度は、例えば、１．０×１０１８ｃｍ−３とすることができる。ドレイン領域３８−１の深さＤ２は、例えば、０．１μｍ〜０．５μｍとすることができる。
【００３４】
ソース領域３９−１は、Ｐウェル層３７−１に形成されている。ソース領域３９−１は、ドレイン領域３８−１と対向するように配置されている。ソース領域３９−１は、Ｐウェル層３７−１にＮ型不純物を拡散させることで形成する。ソース領域３９−１のＮ型不純物濃度は、例えば、１．０×１０１８ｃｍ−３とすることができる。ソース領域３９−１の深さＤ３は、例えば、０．１μｍ〜０．５μｍとすることができる。
【００３５】
バックゲート給電用領域４１−１は、Ｐウェル層３７−１に形成されている。バックゲート給電用領域４１−１は、ソース領域３９−１と隣接するように配置されている。バックゲート給電用領域４１−１は、Ｐウェル層３７−１にＰ型不純物を拡散させることで形成する。
【００３６】
ＬＯＣＯＳ酸化膜４２は、ドレイン領域３８−１、ソース領域３９−１、及びバックゲート給電用領域４１−１の一部を露出するように、Ｐウェル層３７−１、ドレイン領域３８−１、ソース領域３９−１、及びバックゲート給電用領域４１−１上に設けられている。ゲート酸化膜４３−１は、Ｐウェル層３７−１上に設けられている。ゲート酸化膜４３−１は、その周囲をＬＯＣＯＳ酸化膜４２により囲まれている。
【００３７】
ゲート４５−１は、ゲート酸化膜４３−１上からゲート酸化膜４３−１を囲むように設けられたＬＯＣＯＳ酸化膜４２上に亘るように設けられている。
【００３８】
絶縁膜４６は、静電保護素子２２の形成領域に設けられたＬＯＣＯＳ酸化膜４２及びゲート４５−１と、静電保護素子２３の形成領域に設けられたＬＯＣＯＳ酸化膜４２及びゲート４５−２と、静電保護素子２２，２３の形成領域の外側に設けられたＬＯＣＯＳ酸化膜４２とを覆うように設けられている。静電保護素子２２の形成領域に設けられた絶縁膜４６には、ソース領域３９−１及びバックゲート給電用領域４１−１を露出する開口部４６Ａ−１と、ゲート４５−１を露出する開口部４６Ｂ−１と、ドレイン領域３８−１を露出する開口部４６Ｃ−１とが形成されている。また、静電保護素子２２，２３の形成領域の外側に位置する絶縁膜４６には、給電用コンタクト層５４を露出する開口部４６Ｄが形成されている。
【００３９】
電極４７−１は、開口部４６Ａ−１に設けられている。電極４７−１は、その一方の端部がソース領域３９−１及びバックゲート給電用領域４１−１と接続されており、他方の端部が電極４８−１及び静電保護素子２３に設けられた電極４９−２と電気的に接続されている。
【００４０】
電極４８−１は、開口部４６Ｂ−１に設けられている。電極４８−１は、その一方の端部がゲート４５−１と接続されており、他方の端部が電極４７−１及び静電保護素子２３に設けられた電極４９−２と電気的に接続されている。
【００４１】
電極４９−１は、開口部４６Ｃ−１に設けられている。電極４９−１は、その一方の端部がドレイン領域３８−１と接続されており、他方の端部が入出力端子１１と電気的に接続されている。
【００４２】
静電保護素子２３は、低濃度Ｎ型拡散層３６と、第１導電型のウェル層であるＰウェル層３７−２と、第２導電型のドレイン領域３８−２と、第２導電型のソース領域３９−２と、第１導電型のバックゲート給電用領域４１−２と、ＬＯＣＯＳ酸化膜４２と、ゲート酸化膜４３−２と、ゲート４５−２と、絶縁膜４６と、電極４７−２，４８−２，４９−２とを有する。
【００４３】
Ｐウェル層３７−２は、静電保護素子２３の形成領域に対応する低濃度Ｎ型拡散層３６に形成されている。Ｐウェル層３７−２は、バックゲート給電用領域４１−２及び電極４７−２を介して、グラウンド端子１３と電気的に接続されている。これにより、Ｐウェル層３７−２は、グラウンド電位とされている。Ｐウェル層３７−２は、低濃度Ｎ型拡散層３６にＰ型不純物を拡散させることで形成する。ゲート酸化膜４３−２の下面を基準としたときのＰウェル層３７−２の深さＤ４は、例えば、１μｍ〜１０μｍとすることができる。
【００４４】
ドレイン領域３８−２は、Ｐウェル層３７−２の中央付近に設けられている。ドレイン領域３８−２は、電極４９−２と接続されている。ドレイン領域３８−２は、電極４９−２を介して、静電保護素子２２に設けられたソース領域３９−１、バックゲート給電用領域４１−１、及びゲート４５−１と電気的に接続されている。ドレイン領域３８−２は、Ｐウェル層３７−２にＮ型不純物を拡散させることで形成する。ドレイン領域３８−２のＮ型不純物濃度は、例えば、１．０×１０１８ｃｍ−３とすることができる。ドレイン領域３８−２の深さＤ５は、例えば、０．１μｍ〜０．５μｍとすることができる。
【００４５】
ソース領域３９−２は、Ｐウェル層３７−２に形成されている。ソース領域３９−２は、ドレイン領域３８−２と対向するように配置されている。ソース領域３９−２は、電極４７−２と接続されている。ソース領域３９−２は、電極４７−２を介して、グラウンド端子１３と電気的に接続されている。これにより、ソース領域３９−２は、グラウンド電位となる。ソース領域３９−２は、Ｐウェル層３７−２にＮ型不純物を拡散させることで形成する。ソース領域３９−２のＮ型不純物濃度は、例えば、１．０×１０１８ｃｍ−３とすることができる。ソース領域３９−２の深さＤ６は、例えば、０．１μｍ〜０．５μｍとすることができる。
【００４６】
バックゲート給電用領域４１−２は、Ｐウェル層３７−２に形成されている。バックゲート給電用領域４１−２は、ソース領域３９−２と隣接するように配置されている。バックゲート給電用領域４１−２は、Ｐウェル層３７−２にＰ型不純物を拡散させることで形成する。
【００４７】
ＬＯＣＯＳ酸化膜４２は、ドレイン領域３８−２、ソース領域３９−２、及びバックゲート給電用領域４１−２の一部を露出するように、Ｐウェル層３７−２、ドレイン領域３８−２、ソース領域３９−２、及びバックゲート給電用領域４１−２上に設けられている。
【００４８】
ゲート酸化膜４３−２は、Ｐウェル層３７−２上に設けられている。ゲート酸化膜４３−２は、その周囲をＬＯＣＯＳ酸化膜４２により囲まれている。
【００４９】
ゲート４５−２は、ゲート酸化膜４３−２上からゲート酸化膜４３−２を囲むように設けられたＬＯＣＯＳ酸化膜４２上に亘るように設けられている。
【００５０】
静電保護素子２３の形成領域に対応する絶縁膜４６には、ソース領域３９−２及びバックゲート給電用領域４１−２を露出する開口部４６Ａ−２と、ゲート４５−２を露出する開口部４６Ｂ−２と、ドレイン領域３８−２を露出する開口部４６Ｃ−２とが形成されている。
【００５１】
電極４７−２は、開口部４６Ａ−２に設けられている。電極４７−２は、その一方の端部がソース領域３９−２及びバックゲート給電用領域４１−２と接続されており、他方の端部がグラウンド端子１３と電気的に接続されている。
【００５２】
電極４８−２は、開口部４６Ｂ−２に設けられている。電極４８−２は、その一方の端部がゲート４５−２と接続されており、他方の端部がグラウンド端子１３と電気的に接続されている。
【００５３】
電極４９−２は、開口部４６Ｃ−２に設けられている。電極４９−２は、その一方の端部がドレイン領域３８−２と接続されており、他方の端部が静電保護素子２２に設けられた電極４７−１，４８−１と電気的に接続されている。
【００５４】
上記構成とされた静電保護素子２２，２３は、ＭＯＳＦＥＴ型静電保護素子（具体的には、Ｎチャネル型のＭＯＳＦＥＴ静電保護素子（図２参照））である。静電保護素子２２，２３（複数の静電保護素子）は、入出力端子１１とグラウンド端子１３との間に直列接続されている。第１の静電保護回路１７に設けられた静電保護素子２２，２３は、入出力端子１１に静電気等のサージ電圧（異常電圧）が入力された際、サージ電流により内部回路１６が破壊されることを防止するための素子である。静電保護素子２２，２３の耐圧値の合計の和は、内部回路１６に設けられた高耐圧トランジスタ２１の耐圧値と略等しくなるように構成されている。
【００５５】
なお、本実施の形態のように、入出力端子１１と内部回路１６との間に抵抗体１４を設ける場合、静電保護素子２２，２３の耐圧値の合計の和は、高耐圧トランジスタ２１の耐圧値よりも少し大きくてもよい。この場合、抵抗体１４により内部回路１６にサージ電流が流れにくくなるので、静電保護素子２２，２３に支配的にサージ電流が流れて、内部回路１６を保護することができる。
【００５６】
また、入出力端子１１と内部回路１６との間に抵抗体１４が無い場合、静電保護素子２２，２３の耐圧値の合計の和は、高耐圧トランジスタ２１の耐圧値よりも少し小さくするとよい。具体的には、静電保護素子２２，２３の耐圧値の合計の和は、製品の保証する仕様電圧よりも大きく、耐圧トランジスタ２１の耐圧値よりも小さくするとよい。この場合、内部回路１６よりも先に静電保護素子２２，２３がブレークダウンするため、サージ電流が静電保護素子２２，２３にだけ流れるので、内部回路１６を保護することができる。
【００５７】
このように、静電保護素子２２，２３（複数の静電保護素子）を設けると共に、静電保護素子２２，２３の耐圧値の合計の和を高耐圧トランジスタ２１の耐圧値と略等しくすると共に、入出力端子１１とグラウンド端子１３との間に静電保護素子２２，２３を直列接続することにより、高耐圧トランジスタ１０９の耐圧値と略等しい従来の静電保護素子１０７（１つの静電保護素子）のＰ型半導体基板１１１における占有領域よりも静電保護素子２２，２３のＰ型半導体基板３５における占有領域が小さくなるため、第１の静電保護回路１７の小型化が可能となる。これにより、半導体装置１０の小型を図ることができる。
【００５８】
また、静電保護素子２２，２３としてＭＯＳＦＥＴ型静電保護素子を用いることにより、静電保護素子２２，２３としてダイオード型静電保護素子を用いたときよりも、半導体装置１０の小型化を図ることができる。なお、ＭＯＳＦＥＴ型静電保護素子の代わりにダイオード型静電保護素子を用いた場合も半導体装置１０の小型化を図ることができる。
【００５９】
さらに、グラウンド電位にされたＰ型半導体基板３５（図示せず）とＰウェル層３７−１，３７−２との間に低濃度Ｎ型拡散層３６を設けることにより、バックゲート給電用領域４１−１とバックゲート給電用領域４１−２とが電気的に接続されることがなくなるため、バックゲート給電用領域４１−１，４１−２間におけるショートの発生を防止することができる。
【００６０】
Ｎウェル層５３は、低濃度Ｎ型拡散層３６に形成されている。Ｎウェル層５３は、Ｐウェル層３７−１，３７−２を囲むように配置されている。Ｎウェル層５３は、低濃度Ｎ型拡散層３６にＮ型不純物を拡散させることで形成する。
【００６１】
給電用コンタクト層５４は、低濃度Ｎ型拡散層３６の外周付近に設けられたＮウェル層５３に形成されている。給電用コンタクト層５４は、Ｎウェル層５３にＮ型不純物を拡散させることで形成する。給電用コンタクト層５４は、電極５６と接続されている。給電用コンタクト層５４は、電極５６を介して、電源端子１２と電気的に接続されている。これにより、低濃度Ｎ型拡散層３６は、電源電位とされる。
【００６２】
チャネルストッパー層５５は、静電保護素子２２と静電保護素子２３との間に位置するＬＯＣＯＳ酸化膜４２の直下に設けられたＮウェル層５３に形成されている。チャネルストッパー層５５は、Ｎウェル層５３にＮ型不純物を拡散させることで形成する。チャネルストッパー層５５は、フィールド反転を防止するための層である。
【００６３】
電極５６は、絶縁膜４６に形成された開口部４６Ｄに設けられている。電極５６は、一方の端部が給電用コンタクト層５４と接続されており、他方の端部が電源端子１２と電気的に接続されている。
【００６４】
上記説明したように、グラウンド電位にされたＰ型半導体基板３５（図示せず）と電源端子１２に接続された低濃度Ｎ型拡散層３６との間に寄生ダイオード２９に形成されるため、第１の静電保護回路１７のＥＳＤ耐量を向上させることができる。
【００６５】
第２の静電保護回路１８は、電源端子１２とグラウンド端子１３との間に静電保護素子２２，２３（複数の静電保護素子）を直列接続した以外は、第１の静電保護回路１７と同様な構成とされている。第２の静電保護回路１８は、電源端子１２及びグラウンド端子１３を保護するための回路である。
【００６６】
このように、電源端子１２とグラウンド端子１３との間に静電保護素子２２，２３（複数の静電保護素子）を直列接続することにより、高耐圧トランジスタの耐圧値と略等しい従来の静電保護素子１０８（１つの静電保護素子）のＰ型半導体基板１１１における占有領域よりも静電保護素子２２，２３のＰ型半導体基板３５における占有領域が小さくなるため、第２の静電保護回路１８の小型化が可能となる。これにより、半導体装置１０の小型を図ることができる。
【００６７】
また、グラウンド電位にされたＰ型半導体基板３５（図示せず）と電源端子１２に接続された低濃度Ｎ型拡散層３６との間に寄生ダイオード２９が形成されるため、第２の静電保護回路１８のＥＳＤ耐量を向上させることができる。
【００６８】
本実施の形態の半導体装置によれば、静電保護素子２２，２３（複数の静電保護素子）の耐圧値の合計の和を高耐圧トランジスタ２１の耐圧値と略等しくすると共に、静電保護素子２２，２３を入出力端子１１とグラウンド端子１３との間に直列接続することにより、高耐圧トランジスタの耐圧値と略等しい従来の静電保護素子１０７（１つの静電保護素子）のＰ型半導体基板１１１における占有領域よりも静電保護素子２２，２３のＰ型半導体基板３５における占有領域が小さくなるため、第１の静電保護回路１７の小型化が可能となるので、半導体装置１０の小型を図ることができる。
【００６９】
また、静電保護素子２２，２３としてＭＯＳＦＥＴ型静電保護素子を用いることにより、静電保護素子２２，２３としてダイオード型静電保護素子を用いたときよりも、半導体装置１０の小型化を図ることができる。
【００７０】
さらに、Ｐ型半導体基板３５とＰウェル層３７−１，３７−２との間に低濃度Ｎ型拡散層３６を設けることにより、バックゲート給電用領域４１−１とバックゲート給電用領域４１−２とが電気的に接続されることがなくなるため、バックゲート給電用領域４１−１，４１−２間におけるショートの発生を防止することができる。
【００７１】
また、半導体装置１０に設けられた複数の端子（図示せず）と、第１及び第２の静電保護回路１７，１８とを電気的に接続することにより、電源端子１２とグラウンド端子１３との間のＥＳＤ耐量をさらに向上させることができる。
【００７２】
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００７３】
なお、本実施の形態では、第１及び第２の静電保護回路１７，１８にそれぞれ２つの静電保護素子（静電保護素子２２，２３）を設けた場合を例に挙げて説明したが、第１及び第２の静電保護回路１７，１８にそれぞれ３つ以上の静電保護素子（静電保護素子２２と同様な構成とされた静電保護素子）を設けてもよい。この場合、入出力端子１１とグラウンド端子１３との間に３つ以上の静電保護素子を直列接続すると共に、電源端子１２とグラウンド端子１３との間に３つ以上の静電保護素子を直列接続する。
【００７４】
また、本実施の形態では、静電保護素子２２，２３としてＮチャネル型のＭＯＳＦＥＴ静電保護素子を備えた半導体装置１０を例に挙げて説明したが、Ｎチャネル型のＭＯＳＦＥＴ静電保護素子の代わりにＰチャネル型のＭＯＳＦＥＴ静電保護素子を用いてもよい。この場合（第１導電型がＰ型、第２導電型がＮ型の場合）も本実施の形態の半導体装置１０と同様な効果を得ることができる。
【産業上の利用可能性】
【００７５】
本発明は、高耐圧トランジスタを有する内部回路を保護する静電保護素子を備えた半導体装置に適用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施の形態に係る半導体装置の等価回路を示す図である。
【図２】本実施の形態の半導体装置に設けられた第１の静電保護回路の断面図である。
【図３】従来の半導体装置の等価回路を示す図である。
【図４】従来の静電保護素子の断面図である。
【符号の説明】
【００７７】
１０  半導体装置
１１  入出力端子
１２  電源端子
１３  グラウンド端子
１４  抵抗体
１６  内部回路
１７  第１の静電保護回路
１８  第２の静電保護回路
２１  高耐圧トランジスタ
２２，２３  静電保護素子
２９  寄生ダイオード
３６  低濃度Ｎ型拡散層
３７−１，３７−２  Ｐウェル層
３８−１，３８−２  ドレイン領域
３９−１，３９−２  ソース領域
４１−１，４１−２  バックゲート給電用領域
４２  ＬＯＣＯＳ酸化膜
４３−１，４３−１  ゲート酸化膜
４５−１，４５−２  ゲート
４６  絶縁膜
４６Ａ−１〜４６Ｃ−１，４６Ａ−２〜４６Ｃ−２，４６Ｄ  開口部
４７−１〜４９−１，４７−２〜４９−２，５６  電極
５３  Ｎウェル層
５４  給電用コンタクト層
５５  チャネルストッパー層
Ｄ１〜Ｄ６  深さ
Ｍ１  厚さ
【図１】
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【図２】
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【図３】
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【図４】
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