(57)【要約】【課題】ワード線及びビット線の電位制御が容易にできるようにする。【解決手段】一方の端子（第１のノード）に、他方の端子を基準として、正の電圧を加えると抵抗が変化する抵抗変化型素子１６１ａと、一方の端子（第２のノード）を基準として、他方の端子に、正の電圧を加えると電流を流すダイオード１６１ｂとを直列に接続して、メモリセル１６１を構成し、第１のノードは、対応するコラム選択線と接続し、第２のノードは、対応するロウ選択線と接続する。そして、ロウ制御回路１７０で、非選択のロウ選択線に、選択時よりも高電位を印加する。コラム選択線ドライバ回路１８１で、非選択時、データ書き込み時、リセット時、及びデータ読み出し時のそれぞれの場合に応じた所定の電位を、コラム選択線に印加する。【選択図】図３
2008123595.tif 000002
【特許請求の範囲】
【請求項１】
行列状に配置された複数のメモリセルと、前記複数のメモリセルの各行に対応して配置され、対応した行のメモリセルに接続する複数のロウ選択線と、前記複数のメモリセルの各列に対応して配置され、対応した列のメモリセルに接続する複数のコラム選択線とを有する１又は複数のメモリセルアレイと、
各ロウ選択線の電位を制御するロウ制御回路と、
各コラム選択線の電位を制御するコラム制御回路とを備え、
各メモリセルは、直列に接続された、抵抗変化型素子とダイオードの一対を有し、
前記抵抗変化型素子は、前記ダイオードとは非接続の側の端子である第１のノードに、もう一方の端子を基準として、正の電圧を加えることで抵抗が変化する素子であり、
前記ダイオードは、前記抵抗変化型素子とは非接続の側の端子である第２のノードを基準として、他方の端子に、正の電圧を加えることで電流を流す素子であり、
前記第１のノードは、対応するコラム選択線と接続され、
前記第２のノードは、対応するロウ選択線と接続され、
前記ロウ制御回路は、非選択のロウ選択線には、選択時よりも、高電位を印加するように構成され、
前記コラム制御回路は、１つのコラム選択線の電位を制御するコラム選択線ドライバ回路を、コラム選択線毎に対応して有しており、
各コラム選択線ドライバ回路は、非選択時、データ書き込み時、リセット時、及びデータ読み出し時のそれぞれの場合に応じた所定の電位を、対応したコラム選択線に印加するように構成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
非選択のロウ選択線に印加される電位は、データ書き込み時に前記コラム選択線に印加される電位、リセット時に前記コラム選択線に印加される電位、及びデータ読み出し時に前記コラム選択線に印加される電位よりも高いことを特徴とする半導体記憶装置。
【請求項３】
請求項１の半導体記憶装置であって、
各コラム選択線ドライバ回路は、対応するコラム選択線に対して、待機電位を印加する第１のトランジスタと、読み出し電位を印加する第２のトランジスタと、書き込み電位を印加する第３のトランジスタと、リセット電位を印加する第４のトランジスタとを有しており、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタの待機時のゲート電位は、データ書き込み時に印加される電位、及びリセット時に印加される電位のうちの高い方の電位か、あるいは前記ロウ選択線の待機時の電位であることを特徴とする半導体記憶装置。
【請求項４】
請求項１の半導体記憶装置であって、
前記ロウ制御回路は、データ書き込み時、リセット時、及びデータ読み出し時には、前記コラム選択線の電位が確定後に、各ロウ選択線の電位の遷移を開始させて、各ロウ選択線の電位を確定させるように構成されていることを特徴とする半導体記憶装置。
【請求項５】
請求項１の半導体記憶装置であって、
各コラム選択線ドライバ回路は、データ書き込み時、リセット時、及びデータ読み出し時には、対応したロウ選択線の電位が非活性状態の電位に確定した後に、コラム選択線の電位を非活性状態の電位に遷移させるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１の半導体記憶装置であって、
前記メモリセルアレイは、複数が縦積みに設けられており、
各メモリセルアレイのコラム選択線は、共有化されており、
前記コラム選択線ドライバ回路は、共有化されたコラム選択線に対して１つが対応して設けられていることを特徴とする半導体記憶装置。
【請求項７】
請求項１の半導体記憶装置であって、
前記メモリセルアレイは、複数が縦積みに設けられており、
複数のメモリセルアレイのうちの上下に並んだ何れか２つは、コラム選択線が共有化されており、
前記コラム制御回路は、コラム選択線が共有化されている２つのメモリセルアレイに対して１つが設けられており、
複数のメモリセルアレイのうちの、上下に並び、かつコラム選択線が非共有である何れか２つは、ロウ選択線が共有化されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
前記コラム選択線が共有化されているメモリセルアレイは、複数組あり、
前記コラム制御回路は、アドレス信号によって、何れかの組に対応したものが選択されることを特徴とする半導体記憶装置。
【請求項９】
請求項１の半導体記憶装置であって、
待機時のロウ選択線の電位は、内部へ供給されるＩＯ、アナログ、及びロジック電源の何れかの電位と等しいか、あるいは共通であることを特徴とする半導体記憶装置。
【請求項１０】
請求項１の半導体記憶装置であって、
電源投入時に、前記コラム選択線の電位を待機電位に固定する待機電位制御回路をさらに備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１の半導体記憶装置であって、
前記メモリセルアレイは、最上層金属配線によって構成されていることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化デバイスを用いた抵抗変化型記憶装置に関するものである。
【背景技術】
【０００２】
近年、半導体の技術として、フラッシュＲＯＭ（ｆｌａｓｈ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）等の書き換え用途デバイス等も大規模化、高集積化を遂げて技術的な進展をみている。半導体デバイスを使用するシステム分野では、必要とするデバイスの用途は変わりつつある。例えば、セキュリティー用途や、ＩＣタグ（ＩＣ  ＴＡＧ）等の不揮発メモリ素子や、ＯＴＰ素子を内部に混載するケースもあれば、書き換え可能な大容量の不揮発メモリを混載する傾向も増加している。
【０００３】
最近では通常のフラッシュＲＯＭ、ＥＥＰＲＯＭなどのＦＧ型の不揮発メモリのさらなる面積の縮小を鑑み、新規の不揮発メモリが注目されている。代表的なものに、強誘電体を使用するＦｅＲＡＭ、磁気を使用するＭＲＡＭや、相変化メモリとしてのＰＲＡＭ、抵抗変化型メモリ等、無数に存在する。
【０００４】
この中で、抵抗変化型メモリのメモリ素子は、その酸化膜に、ペロブスカイト構造を有する材料、２元系遷移金属酸化物などの材料が使用され、その抵抗を高抵抗にする（書き込み、又はＳＥＴと呼ぶ）か、あるいは低抵抗にするか（消去、又はＲＥＳＥＴと呼ぶ）によって不揮発記憶を行わせる。
【０００５】
これらの抵抗変化型メモリ素子は、金属層の層間に配置され、上層方向に素子をたて積みにすることが可能である。そのため、クロスポイントメモリセルアレイを３次元配置することで面積の縮小とローコスト化が期待されている。
【０００６】
この抵抗変化型メモリの書き込みや消去に関わるバイアス条件は、材料によってバイアス関係が異なる。大半の材料においては、抵抗両端に掛けるバイアスを±の両極性を用いることが多いが、材料によっては、単極性つまり、抵抗素子両端の一方のみに電圧をかけ、その電位レベルによってＳＥＴやＲＥＳＥＴを行うことができる材料がある（例えば特許文献１を参照）。特許文献１の例では、フィードバック制御式制御回路がメモリセルアレイに接続され、メモリセルアレイ内に等電位状態を確立し、選択された抵抗デバイスが基準状態にアサートされたときに電流変化を認識するようになっている。
【特許文献１】特開２００５−２５１３７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記の抵抗変化型メモリでは、選択時はビット線の電位に対して、ワード線の電位を高電位にすることによって選択し、非選択時はビット線を高電位、ワード線の電位を低電位にすることによって逆バイアスを構成して選択性をあげるようにしているので、ワード線の電位調整機構と、ビット線の電位調整機構の２つの電位調整機構とが必要である。そして、これらの電位制御には、アドレス信号、データ信号、コマンド信号等の入力信号が複雑に絡む結果となる。
【０００８】
本発明は上記の問題に着目してなされたものであり、ワード線及びビット線の電位制御が容易な抵抗変化型記の半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
前記の課題を解決するため、本発明の一態様は、
行列状に配置された複数のメモリセルと、前記複数のメモリセルの各行に対応して配置され、対応した行のメモリセルに接続する複数のロウ選択線と、前記複数のメモリセルの各列に対応して配置され、対応した列のメモリセルに接続する複数のコラム選択線とを有する１又は複数のメモリセルアレイと、
各ロウ選択線の電位を制御するロウ制御回路と、
各コラム選択線の電位を制御するコラム制御回路とを備え、
各メモリセルは、直列に接続された、抵抗変化型素子とダイオードの一対を有し、
前記抵抗変化型素子は、前記ダイオードとは非接続の側の端子である第１のノードに、もう一方の端子を基準として、正の電圧を加えることで抵抗が変化する素子であり、
前記ダイオードは、前記抵抗変化型素子とは非接続の側の端子である第２のノードを基準として、他方の端子に、正の電圧を加えることで電流を流す素子であり、
前記第１のノードは、対応するコラム選択線と接続され、
前記第２のノードは、対応するロウ選択線と接続され、
前記ロウ制御回路は、非選択のロウ選択線には、選択時よりも、高電位を印加するように構成され、
前記コラム制御回路は、１つのコラム選択線の電位を制御するコラム選択線ドライバ回路を、コラム選択線毎に対応して有しており、
各コラム選択線ドライバ回路は、非選択時、データ書き込み時、リセット時、及びデータ読み出し時のそれぞれの場合に応じた所定の電位を、対応したコラム選択線に印加するように構成されていることを特徴とする。
【００１０】
また、本発明の一態様は、
上記の半導体記憶装置であって、
非選択のロウ選択線に印加される電位は、データ書き込み時に前記コラム選択線に印加される電位、リセット時に前記コラム選択線に印加される電位、及びデータ読み出し時に前記コラム選択線に印加される電位よりも高いことを特徴とする。
【００１１】
また、本発明の一態様は、
上記の半導体記憶装置であって、
各コラム選択線ドライバ回路は、対応するコラム選択線に対して、待機電位を印加する第１のトランジスタと、読み出し電位を印加する第２のトランジスタと、書き込み電位を印加する第３のトランジスタと、リセット電位を印加する第４のトランジスタとを有しており、
前記第１のトランジスタ、前記第２のトランジスタ、前記第３のトランジスタ、及び前記第４のトランジスタの待機時のゲート電位は、データ書き込み時に印加される電位、及びリセット時に印加される電位のうちの高い方の電位か、あるいは前記ロウ選択線の待機時の電位であることを特徴とする。
【００１２】
また、本発明の一態様は、
上記の半導体記憶装置であって、
前記ロウ制御回路は、データ書き込み時、リセット時、及びデータ読み出し時には、前記コラム選択線の電位が確定後に、各ロウ選択線の電位の遷移を開始させて、各ロウ選択線の電位を確定させるように構成されていることを特徴とする。
【００１３】
また、本発明の一態様は、
上記の半導体記憶装置であって、
各コラム選択線ドライバ回路は、データ書き込み時、リセット時、及びデータ読み出し時には、対応したロウ選択線の電位が非活性状態の電位に確定した後に、コラム選択線の電位を非活性状態の電位に遷移させるように構成されていることを特徴とする。
【００１４】
また、本発明の一態様は、
上記の半導体記憶装置であって、
前記メモリセルアレイは、複数が縦積みに設けられており、
各メモリセルアレイのコラム選択線は、共有化されており、
前記コラム選択線ドライバ回路は、共有化されたコラム選択線に対して１つが対応して設けられていることを特徴とする。
【００１５】
また、本発明の一態様は、
上記の半導体記憶装置であって、
前記メモリセルアレイは、複数が縦積みに設けられており、
複数のメモリセルアレイのうちの上下に並んだ何れか２つは、コラム選択線が共有化されており、
前記コラム制御回路は、コラム選択線が共有化されている２つのメモリセルアレイに対して１つが設けられており、
複数のメモリセルアレイのうちの、上下に並び、かつコラム選択線が非共有である何れか２つは、ロウ選択線が共有化されていることを特徴とする。
【００１６】
また、本発明の一態様は、
上記の半導体記憶装置であって、
前記コラム選択線が共有化されているメモリセルアレイは、複数組あり、
前記コラム制御回路は、アドレス信号によって、何れかの組に対応したものが選択されることを特徴とする。
【００１７】
また、本発明の一態様は、
上記の半導体記憶装置であって、
待機時のロウ選択線の電位は、内部へ供給されるＩＯ、アナログ、及びロジック電源の何れかの電位と等しいか、あるいは共通であることを特徴とする。
【００１８】
また、本発明の一態様は、
上記の半導体記憶装置であって、
電源投入時に、前記コラム選択線の電位を待機電位に固定する待機電位制御回路をさらに備えたことを特徴とする。
【００１９】
また、本発明の一態様は、
上記の半導体記憶装置であって、
前記メモリセルアレイは、最上層金属配線によって構成されていることを特徴とする。
【発明の効果】
【００２０】
本発明によれば、容易にワード線及びビット線の電位制御ができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【００２２】
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。図１に示すように、半導体記憶装置１００は、入出力回路１１０、書き込み・読み出し回路１２０、コマンド発生回路１３０、アドレス発生回路１４０、参照電位発生回路１５０、メモリセルアレイ１６０、ロウ制御回路１７０、及びコラム制御回路１８０を備えている。
【００２３】
入出力回路１１０は、半導体記憶装置１００の外部から与えられる、書き込みデータ、書き込み・読み出し等のコマンド、及びアドレス信号を受け付けるとともに、読み出したデータを外部に出力するようになっている。
【００２４】
書き込み・読み出し回路１２０は、読み出したデータ（後述するＤａｔａＯＵＴ信号）、及び書き込みデータを一時的に保持するようになっている。
【００２５】
コマンド発生回路１３０は、書き込み、読み出し等のコマンド（後述する／ＳＥＴ信号、／ＲＥＳＥＴ信号、／Ｒｅａｄ信号、Ｓｔａｎｂｙ信号）を、外部から与えられたアドレス信号、書き込みデータ等に基づいて生成するようになっている。
【００２６】
アドレス発生回路１４０は、外部から与えられたアドレス信号に基づいて、ワード線選択用のアドレス信号と、ビット線選択用のアドレス信号とを生成するようになっている。
【００２７】
参照電位発生回路１５０は、データを読み出す際の基準に使用する電位（参照電位）を発生するようになっている。
【００２８】
メモリセルアレイ１６０は、図２に示すように、ワード線ＷＬ［０］〜ＷＬ［２］、ビット線ＢＬ［０］〜ＢＬ［２］、及び複数のメモリセル１６１を備えている。
【００２９】
メモリセル１６１は、図２に示すように、行列状に配置されている。ワード線ＷＬ［０］〜ＷＬ［２］は、メモリセル１６１の各行に対応して配置され、対応した行のメモリセルに接続されている。また、ビット線ＢＬ［０］〜ＢＬ［２］は、メモリセル１６１の各列に対応して配置され、対応した列のメモリセルに接続されている。なお、ワード線のことはロウ（ｒｏｗ）選択線とも呼び、ビット線のことはコラム（ｃｏｌｕｍｎ）選択線とも呼ぶ。
【００３０】
各メモリセル１６１は、対応するビット線からワード線へ電流を流すように構成されている。具体的には、各メモリセル１６１は、直列に接続された、抵抗変化型素子１６１ａとダイオード１６１ｂの一対を備えている。
【００３１】
抵抗変化型素子１６１ａは、一方の端子（第１のノードと呼ぶ）に、もう一方の端子を基準として、正の電圧を加えることで抵抗が変化する素子である。
【００３２】
また、ダイオード１６１ｂは、一方の端子（第２のノードと呼ぶ）を基準として、他方の端子に、正の電圧を加えることで電流を流す素子である。
【００３３】
メモリセル１６１においては、抵抗変化型素子１６１ａは、第１のノードが対応するビット線と接続され、もう一方の端子がダイオード１６１ｂと接続されている。
【００３４】
また、ダイオード１６１ｂは、第２のノードが対応するワード線と接続され、もう一方の端子が、前記のとおり、抵抗変化型素子１６１ａと接続されている。
【００３５】
上記のように構成されたメモリセルアレイ１６０は、単極性１Ｄ１Ｒ型クロスポイントメモリセルアレイと呼ばれることがある。
【００３６】
ロウ制御回路１７０は、図３に示すように、ワード線と同数のロウ選択線ドライバ回路１７１（図中ではＤＲと略記）と、１つのデコーダ回路１７２とを備えている。
【００３７】
各ロウ選択線ドライバ回路１７１は、ワード線と１対１に対応して配置されている。各ロウ選択線ドライバ回路１７１は、対応したワード線を選択するか否かを示す選択制御信号が入力されており、その選択制御信号に応じ、対応したワード線の電位を、待機電位Ｖｐ及び接地電位ＧＮＤのうちの何れかに制御するようになっている。具体的には、各ロウ選択線ドライバ回路１７１は、対応したワード線が選択された場合に、ワード線を接地電位ＧＮＤに制御し、ワード線が非選択の場合に、待機電位Ｖｐに制御する。
【００３８】
デコーダ回路１７２は、各ロウ選択線ドライバ回路１７１の動作を制御するようになっている。具体的には、デコーダ回路１７２は、ワード線選択用アドレス信号（アドレス発生回路１４０から入力される）をデコードして、前記選択制御信号を各ロウ選択線ドライバ回路１７１に出力する。
【００３９】
コラム制御回路１８０は、各ビット線（コラム選択線）の電位を制御して、メモリセルアレイ１６０に対する書き込み（ＳＥＴ、ＲＥＳＥＴ）及び読み出しを行なう回路である。具体的に、コラム制御回路１８０は、ビット線と同数のコラム選択線ドライバ回路１８１を備えている。
【００４０】
各コラム選択線ドライバ回路１８１は、ビット線と１対１に対応して配置され、対応したビット線の電位を、非選択時に接地電位ＧＮＤに制御し、ビット線が選択されて書き込みが行われる時（セット時）にＶｄｓｔ電位に制御し、ビット線が選択されてリセットが行われる時（リセット時）にＶｄｒｔ電位に制御し、ビット線が選択されて読み出しが行われる時（読み出し時）にＶｄｒｄの電位に制御するようになっている。
【００４１】
具体的には、各コラム選択線ドライバ回路１８１は、図３に示すように、第１のトランジスタ１８１ａ〜第４のトランジスタ１８１ｄ、及びセンスアンプ１８１ｅを備えている。
【００４２】
第１のトランジスタ１８１ａは、スタンバイ時に、ビット線の電位を待機電位（この例では接地電位ＧＮＤ）へ固定するようになっている。具体的には、コマンド発生回路１３０が出力するＳｔａｎｂｙ信号（スタンバイ時にＨｉｇｈレベルの信号）が、ゲートに印加される。なお、待機時には、第１のトランジスタ１８１ａのゲート電位は、Ｖｄｒｔ、及びＶｄｓｔ電位のうちの高い方の電位か、あるいはロウ選択線ドライバ回路１７１の待機電圧(ロウ選択線の電位)と等しくされる。
【００４３】
第２のトランジスタ１８１ｂは、リセット時に、ビット線をＶｄｒｔ電位（リセット電位）に制御するようになっている。具体的には、リセット時には、／Ｒｅｓｅｔ信号（リセット時にＬｏｗレベルの信号）がゲートに印加される。この際、／Ｒｅｓｅｔの待機時の電位は、Ｖｄｒｔ、及びＶｄｓｔ電位のうちの高い方の電位か、あるいはロウ選択線ドライバ回路１７１の待機電圧(ロウ選択線の電位)と等しくされる。なお、／Ｒｅｓｅｔ信号は、コマンド発生回路１３０が、データとアドレス信号に基づいて生成する。
【００４４】
第３のトランジスタ１８１ｃは、セット時に、ビット線をＶｄｓｔ電位（セット電位）に制御するようになっている。具体的には、セット時には、／Ｓｅｔ信号（ＳＥＴ時にＬｏｗレベルの信号）がゲートに印加される。この際、／Ｓｅｔ信号の待機時の電位は、リセット時の待機電位と同様である。／Ｓｅｔ信号は、コマンド発生回路１３０が、データとアドレス信号に基づいて生成する。
【００４５】
第４のトランジスタ１８１ｄは、読み出し時に、ビット線をＶｄｒｄ電位（読み出し電位）に制御するようになっている。具体的には、読み出し時には、／Ｒｅａｄ信号（読み出し時にＬｏｗレベルの信号）がゲートに印加される。なお、待機時には、第４のトランジスタ１８１ｄのゲート電位は、Ｖｄｒｔ、及びＶｄｓｔ電位のうちの高い方の電位か、あるいはロウ選択線ドライバ回路１７１の待機電圧(ロウ選択線の電位)と等しくされる。なお、／Ｒｅａｄ信号は、コマンド発生回路１３０が、読み出しコマンドとアドレス信号に基づいて生成する。
【００４６】
センスアンプ１８１ｅは、ビット線と参照電位との電位差を検知して増幅し、ＤａｔａＯＵＴ信号として出力するようになっている。
【００４７】
コラム制御回路１８０が上記のように構成されることにより、各ビット線（コラム選択線）に対して、待機電位、セット電位、リセット電位、読み出し電位のバイアスを印加することが可能になる。
【００４８】
（半導体記憶装置１００の動作）
半導体記憶装置１００では、スタンバイ、セット、リセット、及び読み出しのそれぞれの動作状態に応じ、ワード線及びビット線の電位が制御される。図４は、選択された、ワード線及びビット線の電位制御のタイミング（バイアス印加タイミング）を示した波形図である。
【００４９】
図４に示すように、半導体記憶装置１００では、ビット線が動作のタイミングとして先に遷移して、セット、リセット、及び読み出しの何れかの電位（Ｖｄｓｔ電位、Ｖｄｒｔ電位、Ｖｄｒｄ電位）に到達した後に、ワード線を活性状態電位である接地電位ＧＮＤへ遷移させる。
【００５０】
動作終了時は、反対にワード線の電位を非活性状態へ遷移させ、その後に、ビット線の電位を非活性状態へ遷移させる。上記の動作により、単極性で、電位差による読み出し、及び書き込みを、選択的に実施することが可能になる。
【００５１】
上記のように、本実施形態によれば、ワード線（ロウ選択線）の電位が選択時に低電位（例えば接地電位ＧＮＤ）に固定され、セット、リセット、リードコマンドに相当する信号は、すべてビット線に印加する電位によって実現される。すなわち、ワード線（ロウ選択線）の電位発生は、コマンドやデータによらず、単純なロウアドレス制御とそのドライバ回路によって構成することが可能になる。
【００５２】
また、ワード線（ロウ選択線）の非選択時の電位は、データセット、リセット、及び読み出し時に、ビット線（コラム選択線）に印加されるバイアス電位よりも高いので、非選択時のワード線（ロウ選択線）の電位は、完全な逆バイアスとなる。それゆえ、選択ワード線と非選択ワード線の選択性が向上し、高信頼性になる。
【００５３】
また、上記のように、動作開始時には、ビット線の電位の遷移が完了してからワード線の電位を遷移させ、動作終了時には、ワード線の電位が非選択状態の電位に確定した後にビット線の電位を遷移させるので、誤って不要な電圧印加（Ｄｉｓｔｕｒｂ）をしてしまい、遷移途中にセット、リセットのバイアスが逆転するのを抑制することが可能になる。
【００５４】
《発明の実施形態２》
図５は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。同図に示すように、半導体記憶装置２００は、コラム制御回路１８０、ロウ制御回路１７０、及び複数のメモリセルアレイ１６０を備えている。
【００５５】
半導体記憶装置２００の半導体記憶装置１００との違いは、平面に構成されたメモリセルアレイ１６０（クロスポイントメモリセルアレイ）を、その構造を有したまま、上層方向に縦積みして配置した階層構造に構成した点である。半導体記憶装置２００においては、各階層の各ビット線は、縦方向に共有化されている。
【００５６】
したがって、半導体記憶装置２００では、コラム制御回路１８０内の各コラム選択線ドライバ回路１８１は、縦方向に共有化されたビット線の電位を制御する。
【００５７】
本実施形態においても、ロウ制御回路１７０は、ワード線と同数（全てのメモリセルアレイ１６０に含まれるワード線の合計数）のロウ選択線ドライバ回路１７１を有しており、各メモリセルアレイ１６０における各ワード線は、それぞれ別個のロウ選択線ドライバ回路１７１によって制御される（分割制御と呼ぶ）。
【００５８】
本実施形態によれば、３次元構造を有するクロスポイントメモリセルアレイを有する半導体記憶装置において、コラム選択線ドライバ回路を共有化したので、装置の小面積化に有効である。
【００５９】
《発明の実施形態３》
図６は、本発明の実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。同図に示すように、半導体記憶装置３００は、複数のコラム制御回路１８０、１つのロウ制御回路１７０、及び複数のメモリセルアレイ１６０を備えている。メモリセルアレイ１６０については、メモリセルアレイ１６０−１、メモリセルアレイ１６０−２・・・メモリセルアレイ１６０−５のように、枝番をつけて、識別してある。
【００６０】
半導体記憶装置３００においても、平面に構成されたメモリセルアレイ１６０（クロスポイントメモリセルアレイ）を、その構造を有したまま、上層方向に縦積みして配置した階層構造に構成している。
【００６１】
半導体記憶装置３００においては、２つのメモリセルアレイで、１つのビット線を共有している（具体的には、上下の層において、金属層を共有化した構成）。図６の例では、上下に並んだ、メモリセルアレイ１６０−１とメモリセルアレイ１６０−２とでビット線を共有し、メモリセルアレイ１６０−３とメモリセルアレイ１６０−４とでビット線を共有している。
【００６２】
また、ワード線も２つのメモリセルアレイ１６０で、共有されている（具体的には、上下の層において、金属層を共有化した構成）。図６の例では、メモリセルアレイ１６０−２とメモリセルアレイ１６０−３とで１つのワード線を共有し、メモリセルアレイ１６０−４とメモリセルアレイ１６０−５とで１つのワード線を共有している。
【００６３】
ただし、ビット線を共有した２つのメモリセルアレイ１６０同士は、ワード線は非共有である。
【００６４】
ロウ制御回路１７０内のロウ選択線ドライバ回路１７１は、共有されている１つのワード線に対して１つが対応するように設けられている。例えば、上下に並んだ層でワード線を共有している場合には、上層側のワード線に対してそれぞれ個別のロウ選択線ドライバ回路１７１を設けて分割制御する。
【００６５】
コラム制御回路１８０は、共有されている１つのビット線に対して１つが対応するように設けられている。図６の例では、２つのコラム制御回路１８０が設けられている。これにより、ワード線が共有な上２層のビット線同士は、別個のコラム制御回路１８０によって、電位を制御される。
【００６６】
したがって、本実施形態も、３次元構造を有するクロスポイントメモリセルアレイを有する半導体記憶装置の小面積化に有効である。
【００６７】
なお、半導体記憶装置３００の動作時には、アドレス信号をデコードして、何れか一方のコラム制御回路１８０を選択して動作させる。このように、アドレス信号でコラム制御回路１８０を選択できるので、制御は容易である。
【００６８】
《発明の実施形態４》
図７は、本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。半導体記憶装置４００は、電源投入時のコラム選択線（ビット線）の電位を待機電位に固定化する手段の一実施例である。同図に示すように、半導体記憶装置４００は、半導体記憶装置１００に待機電位制御回路４１０を追加して構成し、ビット線をスタンバイ状態に固定化するＳｔａｎｂｙ信号の代わりに、／Ｓｔａｎｂｙ信号（Ｓｔａｎｂｙ信号を反転した信号）を入力するようにしたものである。なお、図７では、コラム選択線ドライバ回路１８１は、第１のトランジスタ１８１ａ以外の構成要素の記載を省略している。
【００６９】
待機電位制御回路４１０は、インバータ４１１と抵抗４１２とを備えている。
【００７０】
インバータ４１１は、／Ｓｔａｎｂｙ信号を入力とし、出力が第１のトランジスタ１８１ａのゲートに接続されている。また、抵抗４１２は、インバータ４１１の入力側端子を、接地電位ＧＮＤにプルダウン（Ｐｕｌｌｄｏｗｎ）する高い抵抗値を有す抵抗である。
【００７１】
上記の構成により、電源投入時には、かならずＳｔａｎｂｙ状態となり、ワード線が電位変動しても、抵抗変化型素子１６１ａの抵抗が変化するだけのバイアスが、印加されないことになる。
【００７２】
これにより、電源投入、あるいはＥＳＤなどのサージ試験により、所定の抵抗値を有したまま電源の復帰、立ち上げが行われた際に、誤ってメモリ素子の抵抗を変化させるなどの予期しない誤動作の抑制が可能になる。
【００７３】
なお、上記の各実施形態において、待機時のロウ選択線の電位は、内部へ供給されるＩＯ（書き込みデータ、書き込み・読み出し等のコマンド、アドレス信号、読み出したデータ等）、アナログ、及びロジック電源の何れかの電位と等しいか、もしくは共通の電源を用いるのが望ましい。これにより、昇圧電源電位を使用せず、かつ半導体記憶装置内のトランジスタを、低電位の電位で使用する、面積が小さなトランジスタによって構成することが可能である。また、別電源端子の必要がなく、例えば、ＩＯ用トランジスタ電源での書き込みや、内部コア電源での読み出しを行うことができる。
【００７４】
また、メモリセルアレイ１６０は、最上層金属配線によって構成するのが望ましい。一般的なシステムＬＳＩの最上層金属層とその下の層は、最微細のデザインルールではなく、もっとラフであり、また金属層の厚さも厚い。そのため、セット、リセットの電流性が極めて良好になる。また、メモリ素子のデザインルールが、先端の微細ルールに合致しなくても構成することが可能になる。
【００７５】
また、メモリセルやビット線やワード線の数は例示であり、上記の実施形態の例には限定されない。
【産業上の利用可能性】
【００７６】
本発明に係る半導体記憶装置は、容易にワード線及びビット線の電位制御ができるという効果を有し、抵抗変化デバイスを用いた抵抗変化型記憶装置等として有用である。
【図面の簡単な説明】
【００７７】
【図１】実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。
【図２】メモリセルアレイ１６０の構成を示す図である。
【図３】メモリセルアレイ１６０、ロウ制御回路１７０、及びコラム選択線ドライバ回路１８１の構成を示す図である。
【図４】選択された、ワード線及びビット線の電位制御のタイミング（バイアス印加タイミング）を示した波形図である。
【図５】実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。
【図６】実施形態３に係る半導体記憶装置３００の構成を示すブロック図である。
【図７】実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。
【符号の説明】
【００７８】
１００      半導体記憶装置
１１０      入出力回路
１２０      書き込み・読み出し回路
１３０      コマンド発生回路
１４０      アドレス発生回路
１５０      参照電位発生回路
１６０      メモリセルアレイ
１６１      メモリセル
１６１ａ    抵抗変化型素子
１６１ｂ    ダイオード
１７０      ロウ制御回路
１７１      ロウ選択線ドライバ回路
１７２      デコーダ回路
１８０      コラム制御回路
１８１      コラム選択線ドライバ回路
１８１ａ    第１のトランジスタ
１８１ｂ    第２のトランジスタ
１８１ｃ    第３のトランジスタ
１８１ｄ    第４のトランジスタ
１８１ｅ    センスアンプ
２００      半導体記憶装置
３００      半導体記憶装置
４００      半導体記憶装置
４１０      待機電位制御回路
４１１      インバータ
４１２      抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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