(57)【要約】      （修正有）【課題】Ｎ個のＳＦ（サブフィールド）のＳＦデータを記憶するＳＦメモリの記憶容量を増大させずＳＦ数を増加させることが可能な表示装置を提供する。【解決手段】フレームメモリにおける読出時の速度を書込時のｋ倍にして各フレーム毎に１フレーム分の画素データをｋ回繰り返し読み出す場合、第１〜第ｋ回目の読み出しによる、夫々１フレーム分の画素データから、Ｎ個のＳＦデータを生成してＳＦメモリに供給する。ＳＦメモリは、夫々がＳＦデータを１フレーム分記憶可能なｋ個の第１〜第ｋバンクメモリで、夫々が上記フレームメモリによる第１〜第ｋ回目の読み出しにより生成された１フレーム分のＳＦデータを書き込む。この間第１〜第ｋバンクメモリで１フレーム分の書込が全て終了したものから順に読み出し状態に設定し、その読み出し対象のバンクメモリから読み出されたＳＦデータにより、対応する各ＳＦで各画素を点灯又は消灯の状態に設定する。【選択図】図３
2008225046.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に応じて各フレーム毎に複数のサブフィールド各々にて表示パネルの各画素を発光駆動する表示装置であって、
前記入力映像信号に基づく各画素毎の画素データを書き込みこれを前記表示パネルにおける表示レートのｋ倍（ｋ：２以上の整数）以上の速さにて１フレーム分毎にｋ回繰り返し読み出すフレームメモリと、
前記フレームメモリから読み出された前記画素データに基づき、前記サブフィールド各々において前記画素各々を点灯及び消灯状態の内のいずれの状態に設定するのかを示すＮビット（Ｎ：２以上の整数）のサブフィールドデータを生成するサブフィールドデータ生成手段と、
前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータにおける第１〜第Ｑビット（１＜Ｑ＜Ｎ）を順次書き込み１フレーム分の書き込みが為される度に前記第１〜第Ｑビット各々を各フレーム内の第１〜第Ｑ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第１バンクメモリと、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータにおける第（Ｑ＋１）〜第Ｒビット（Ｑ＜Ｒ≦Ｎ）を順次書き込み１フレーム分の書き込みが為される度に前記第（Ｑ＋１）〜第Ｒビット各々を各フレーム内の第（Ｑ＋１）〜第Ｒ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、
前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有することを特徴とする表示装置。
【請求項２】
前記第２バンクメモリは、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータにおける第（Ｑ＋１）〜第Ｒビットと共に、第Ｑビット又は当該第Ｑビット以下のビット桁のビット群を書き込むことを特徴とする請求項１記載の表示装置。
【請求項３】
入力映像信号に応じて各フレーム毎に複数のサブフィールド各々にて表示パネルの各画素を発光駆動する表示装置であって、
前記入力映像信号に基づく各画素毎の画素データを書き込みこれを書き込み時の２倍の速さにて１フレーム分毎に２回繰り返し読み出すフレームメモリと、
前記フレームメモリから読み出された前記画素データに基づき、前記サブフィールド各々において前記画素各々を点灯及び消灯状態の内のいずれの状態に設定するのかを示すＮビット（Ｎ：２以上の整数）のサブフィールドデータを生成するサブフィールドデータ生成手段と、
前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータにおける第１〜第（N/2）ビットを順次書き込み１フレーム分の書き込みが為される度に前記第１〜第（N/2）ビット各々を各フレーム内の第１〜第（N/2）番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第１バンクメモリと、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータにおける第（１＋N/2）ビット〜第Ｎビットを順次書き込み１フレーム分の書き込みが為される度に前記第（１＋N/2）ビット〜第Ｎビット各々を各フレーム内の第（１＋N/2）〜第Ｎ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、
前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有することを特徴とする表示装置。
【請求項４】
入力映像信号における各フレーム毎にＮ個（Ｎ：２以上の整数）のサブフィールドにて表示パネルの各画素をＮ段階の第１階調〜第（Ｎ＋１）階調各々に対応した輝度レベルで発光駆動する表示装置であって、
前記入力映像信号に基づく各画素毎の画素データを書き込みこれを前記表示パネルにおける表示レートのｋ倍（ｋ：２以上の整数）以上の速さにて１フレーム分毎にｋ回繰り返し読み出すフレームメモリと、
前記フレームメモリから読み出された前記画素データに基づき前記第１階調〜前記第（Ｎ＋１）階調をＰビット（Ｐ：２以上であり且つＮ未満の整数）にて表すサブフィールドデータを生成するサブフィールドデータ生成手段と、
前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータに基づき、前記第１階調〜第Ｑ階調（２＜Ｑ＜Ｎ）までをＲビット（Ｒ：２以上であり且つＰ未満の整数）にて表す第１階調分割データを生成すると共に、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータに基づき、第（Ｑ＋１）階調〜第Ｓ階調（Ｑ＜Ｓ≦Ｎ＋１）までをＲビットにて表す第２階調分割データを生成する階調分割手段と、
前記第１階調分割データを書き込み１フレーム分の書き込みが為される度に、書き込まされた前記第１階調分割データを第１読出階調分割データとして読み出す第１バンクメモリと、前記第２階調分割データを書き込み１フレーム分の書き込みが為される度に、書き込まされた前記第２階調分割データを第２読出階調分割データとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、
前記第１読出階調分割データに基づいて各フレーム内の第１〜第Ｑ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットを生成すると共に、前記第２読出階調分割データに基づいて各フレーム内の第（Ｑ＋１）〜第Ｎ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットを生成するアドレスデータ変換手段と、
前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有することを特徴とする表示装置。
【請求項５】
前記階調分割手段は、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータに基づき、前記第（Ｑ＋１）階調〜前記第Ｓ階調と共に、前記第Ｑ階調又はこの第Ｑ階調以下のｎ（１≦ｎ＜Ｑ）段階分の各階調をＲビットにて表すデータを前記第２階調分割データとして生成することを特徴とする請求項４記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
入力映像信号を１フレーム分毎に記憶する画像メモリを備えた表示装置に関する。
【背景技術】
【０００２】
現在、薄型の表示デバイスとして、夫々に放電ガスが封入されている放電セルの複数がマトリクス状に配列されているプラズマディスプレイパネル(以下、ＰＤＰと称する)を搭載したプラズマディスプレイ装置が製品化されている。プラズマディスプレイ装置では、かかるＰＤＰに対してサブフィールド法に基づく駆動を実施することにより、入力映像信号に対応した各種中間輝度を表現するようにしている。
【０００３】
サブフィールド法に基づく駆動では、１フィールド又は１フレームの表示期間（以下、単位表示期間と称する）を、夫々に異なる発光期間が割り当てられているＮ個のサブフィールドに分割し、各サブフィールド毎に、以下の如き動作を実施する。すなわち、先ず、放電セルの各々を入力映像信号に応じて選択的に放電（選択放電）させることにより、放電セル各々を点灯モード及び消灯モードの内の一方の状態に設定する（アドレス行程）。次に、点灯モードに設定されている放電セルのみを、そのサブフィールドに割り当てられている発光期間に亘りサスティン放電させ、このサスティン放電に伴う発光状態を維持させる（サスティン行程）。かかる駆動により、単位表示期間内のサブフィールド各々において生起されたサスティン放電の合計期間に対応した中間輝度が視覚される。すなわち、単位表示期間内において設けられたサブフィールドの数に対応した階調数にて、各種の中間輝度を表現することが可能となるのである。
【０００４】
ここで、上記駆動を実現すべく、入力映像信号を１フレーム分毎に記憶するフレームメモリ、画素駆動データ生成回路及び画素駆動データを記憶するメモリが搭載されているプラズマディスプレイ装置が提案されている（特許文献１の図１参照）。上記画素駆動データ生成回路は、フレームメモリから読み出された映像信号に基づき、各サブフィールドのアドレス行程において放電セルを点灯及び消灯モードの内のいずれに設定するのかを示す画素駆動データ（以下、サブフィールドデータと称する）を生成する。尚、サブフィールドデータの各ビットが１フレーム表示期間内のサブフィールド各々に対応している。よって、サブフィールドデータを記憶するメモリ（以下、サブフィールドメモリと称する）では、サブフィールドデータを１フレーム分書き込んでから、次のフレーム表示期間内において各サブフィールド毎に、そのサブフィールドに対応したビットをサブフィールドデータから分離して読み出すようにしている。この際、かかる読み出し動作を実施している間にも、次のフレームに対応したサブフィールドデータが供給されるので、これを書き込むべくサブフィールドメモリは、実際には２系統設けられている。すなわち、一方のサブフィールドメモリが上述した如き読み出し動作を実施している間、他方のサブフィールドメモリにおいて次のフレームに対応したサブフィールドデータの書込を実施させるのである。
【０００５】
ところで、サブフィールド法に基づいて中間輝度を表現する場合、単位表示期間毎に設けるサブフィールドの数を多くするほど表現可能となる中間輝度の階調数を増加させることができる。
【０００６】
しかしながら、上記の如き駆動によると、サブフィールドの数を増やすとその増加分だけサブフィールドデータのビット数も増加してしまい、これを記憶するサブフィールドメモリの記憶容量が増大してしまうという問題が生じた。
【特許文献１】特開２００５−２６６７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、サブフィールドデータを記憶するサブフィールドメモリの記憶容量を増大させることなく単位表示期間毎のサブフィールド数を増加させることが可能な表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１記載による表示装置は、入力映像信号に応じて各フレーム毎に複数のサブフィールド各々にて表示パネルの各画素を発光駆動する表示装置であって、前記入力映像信号に基づく各画素毎の画素データを書き込みこれを前記表示パネルにおける表示レートのｋ倍（ｋ：２以上の整数）以上の速さにて１フレーム分毎にｋ回繰り返し読み出すフレームメモリと、前記フレームメモリから読み出された前記画素データに基づき、前記サブフィールド各々において前記画素各々を点灯及び消灯状態の内のいずれの状態に設定するのかを示すＮビット（Ｎ：２以上の整数）のサブフィールドデータを生成するサブフィールドデータ生成手段と、前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータにおける第１〜第Ｑビット（１＜Ｑ＜Ｎ）を順次書き込み１フレーム分の書き込みが為される度に前記第１〜第Ｑビット各々を各フレーム内の第１〜第Ｑ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第１バンクメモリと、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータにおける第（Ｑ＋１）〜第Ｒビット（Ｑ＜Ｒ≦Ｎ）を順次書き込み１フレーム分の書き込みが為される度に前記第（Ｑ＋１）〜第Ｒビット各々を各フレーム内の第（Ｑ＋１）〜第Ｒ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有する。
【０００９】
又、請求項３記載による表示装置は、入力映像信号に応じて各フレーム毎に複数のサブフィールド各々にて表示パネルの各画素を発光駆動する表示装置であって、前記入力映像信号に基づく各画素毎の画素データを書き込みこれを書き込み時の２倍の速さにて１フレーム分毎に２回繰り返し読み出すフレームメモリと、前記フレームメモリから読み出された前記画素データに基づき、前記サブフィールド各々において前記画素各々を点灯及び消灯状態の内のいずれの状態に設定するのかを示すＮビット（Ｎ：２以上の整数）のサブフィールドデータを生成するサブフィールドデータ生成手段と、前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータにおける第１〜第（N/2）ビットを順次書き込み１フレーム分の書き込みが為される度に前記第１〜第（N/2）ビット各々を各フレーム内の第１〜第（N/2）番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第１バンクメモリと、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータにおける第（１＋N/2）ビット〜第Ｎビットを順次書き込み１フレーム分の書き込みが為される度に前記第（１＋N/2）ビット〜第Ｎビット各々を各フレーム内の第（１＋N/2）〜第Ｎ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有する。
【００１０】
又、請求項４記載による表示装置は、入力映像信号における各フレーム毎にＮ個（Ｎ：２以上の整数）のサブフィールドにて表示パネルの各画素をＮ段階の第１階調〜第（Ｎ＋１）階調各々に対応した輝度レベルで発光駆動する表示装置であって、前記入力映像信号に基づく各画素毎の画素データを書き込みこれを前記表示パネルにおける表示レートのｋ倍（ｋ：２以上の整数）以上の速さにて１フレーム分毎にｋ回繰り返し読み出すフレームメモリと、前記フレームメモリから読み出された前記画素データに基づき前記第１階調〜前記第（Ｎ＋１）階調をＰビット（Ｐ：２以上であり且つＮ未満の整数）にて表すサブフィールドデータを生成するサブフィールドデータ生成手段と、前記フレームメモリからの第１回目の読み出しに基づいて生成された前記サブフィールドデータに基づき、前記第１階調〜第Ｑ階調（２＜Ｑ＜Ｎ）までをＲビット（Ｒ：２以上であり且つＰ未満の整数）にて表す第１階調分割データを生成すると共に、前記フレームメモリからの第２回目の読み出しに基づいて生成された前記サブフィールドデータに基づき、第（Ｑ＋１）階調〜第Ｓ階調（Ｑ＜Ｓ≦Ｎ＋１）までをＲビットにて表す第２階調分割データを生成する階調分割手段と、前記第１階調分割データを書き込み１フレーム分の書き込みが為される度に、書き込まされた前記第１階調分割データを第１読出階調分割データとして読み出す第１バンクメモリと、前記第２階調分割データを書き込み１フレーム分の書き込みが為される度に、書き込まされた前記第２階調分割データを第２読出階調分割データとして読み出す第２バンクメモリと、を含むサブフィールドメモリと、前記第１読出階調分割データに基づいて各フレーム内の第１〜第Ｑ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットを生成すると共に、前記第２読出階調分割データに基づいて各フレーム内の第（Ｑ＋１）〜第Ｎ番目に夫々配置されているサブフィールド各々に対応したアドレスデータビットを生成するアドレスデータ変換手段と、前記アドレスデータビットに応じて前記画素各々を点灯及び消灯状態の内の一方の状態に設定するアドレス手段と、を有する。
【発明を実施するための最良の形態】
【００１１】
本発明による表示装置においては、先ず、フレームメモリにおける読出時の速度を表示レートのｋ倍（２以上の整数）にして各フレーム毎に１フレーム分の画素データをｋ回繰り返し読み出す。この際、第１回目の読み出し、第２回目の読み出し、・・・、第ｋ回目の読み出しによる、夫々１フレーム分の画素データに基づき、Ｎ個のサブフィールド各々において画素を点灯及び消灯状態の内のどちらの状態に設定するのかを示すサブフィールドデータを生成してサブフィールドメモリに供給する。サブフィールドメモリは、夫々がサブフィールドデータを１フレーム分記憶可能なｋ個の第１〜第ｋバンクメモリからなる。この際、第１〜第ｋバンクメモリ各々は、上記フレームメモリによる第１回目の読み出し〜第ｋ回目の読み出しによる夫々１フレーム分の画素データに対応したサブフィールドデータを以下の如く書き込む。
【００１２】
第１バンクメモリ：第１回目の読み出しに対応したサブフィールドデータ中の第１〜第ｑサブフィールドに対応したビット群のみを書き込む。
【００１３】
第２バンクメモリ：第２回目の読み出しに対応したサブフィールドデータ中の第(q+1)〜第ｒサブフィールドに対応したビット群のみを書き込む。
【００１４】
第３バンクメモリ：第３回目の読み出しに対応したサブフィールドデータ中の第(r+1)〜第ｓサブフィールドに対応したビット群のみを書き込む。
【００１５】
・
・
・
第ｋバンクメモリ：第ｋ回目の読み出しに対応したサブフィールドデータ中の第ｗ〜第Ｎサブフィールドに対応したビット群のみを書き込む。
【００１６】
｛ｑ＜ｒ＜ｓ＜、・・・、＜ｗ＜Ｎ｝
そして、この間、第１〜第ｋバンクメモリの内で１フレーム分の書込が全て終了したものから順に読み出し状態に設定し、その読み出し対象となったバンクメモリから読み出されたサブフィールドデータに基づき、このサブフィールドデータに対応したサブフィールド各々で各画素を点灯及び消灯状態の内の一方の状態に設定する。かかる構成によれば、サブフィールドメモリの記憶容量を大幅に増大させることなく各フレーム毎のサブフィールド数を増加させることが可能となる。
【実施例１】
【００１７】
図１は、本発明による表示装置の一例としてのプラズマディスプレイ装置の概略構成を示す図である。
【００１８】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、放電ガスが封入されている放電空間を挟んで対向配置された前面透明基板及び背面基板（図示せぬ）を備えている。前面透明基板上には２次元画面の横方向（水平方向）に夫々伸張して配列された行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが形成されている。これら行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnは、夫々一対の行電極Ｘi及びＹi(ｉ：1〜n)にて、ＰＤＰ１０における第１〜第ｎ表示ラインを担っている。背面基板上には、行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々と交叉するように、２次元表示画面の縦方向（垂直方向）に夫々伸張して配列された列電極Ｄ1〜Ｄmが形成されている。上記放電空間を含む各行電極対（Ｘ、Ｙ）と列電極Ｄとの交叉部に、画素としての放電セル（表示セル）Ｐが形成される構造となっている。すなわち、ＰＤＰ１０には、第１行・第１列の放電セルＰ(1,1)〜第ｎ行・第ｍ列の放電セルＰ(n,m)からなる（ｎ×ｍ）個の放電セルＰがマトリクス状に配列されているのである。
【００１９】
Ａ／Ｄ変換器１は、入力映像信号を所定周波数のサンプリングクロックＣＫSに応じて順次サンプリングすることにより、各画素（放電セルＰ）毎にその輝度レベルを例えば８ビットで表す画素データＰＤに変換してフレームメモリ２に供給する。すなわち、Ａ／Ｄ変換器１により、各フレーム毎に、画素としての放電セルＰ(1,1)〜Ｐ(n,m)に夫々に対応した画素データＰＤ(1,1)〜ＰＤ(n,m)の各々が、順次、フレームメモリ２に供給されるのである。
【００２０】
フレームメモリ２は、これら画素データＰＤ(1,1)〜ＰＤ(n,m)の各々をサンプリングクロックＣＫSに応じて順次書き込み、その書き込まれた画素データＰＤ各々を各フレーム毎（ＰＤ(1,1)〜ＰＤ(n,m)）にｋ回だけ繰り返し読み出してＳＦ（サブフィールド）データ生成回路３に供給する。尚、フレームメモリ２の詳細な書込及び読出動作については後述する。
【００２１】
ＳＦデータ生成回路３は、かかるフレームメモリ２から順次読み出された画素データＰＤに対し、先ず、誤差拡散処理及びディザ処理等からなる多階調化処理を施すことにより、多階調化画素データＰＤＳを得る。かかる多階調化処理では、画素データＰＤによって表される輝度レベルを互いに隣接する複数の画素からなる画素ブロック単位で表現すべく、その画素ブロック内の各画素に対応した多階調化画素データＰＤＳを求める。次に、ＳＦデータ生成回路３は、多階調化画素データＰＤＳに基づき、図２に示す如きサブフィールドＳＦ１〜ＳＦ１４各々において放電セルＰを点灯モード及び消灯モードの内のいずれに設定するのかを各ビット桁毎に表す１４ビットのＳＦ（サブフィールド）データＧＤを生成する。すなわち、例えば、ＳＦデータＧＤの第１ビット目がサブフィールドＳＦ１、第２ビット目がＳＦ２、第３ビット目がＳＦ３、・・・、第１４ビット目がＳＦ１４に夫々対応しており、そのビット桁の論理レベルによって点灯モード及び消灯モードの内の一方を表すＳＦデータＧＤを生成するのである。ＳＦデータ生成回路３は、各画素（放電セルＰ）毎に生成したＳＦデータＧＤ(1,1)〜ＧＤ(n,m)の各々をＳＦメモリ４に供給する。
【００２２】
ＳＦメモリ４は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)の各々を順次書き込む。ここで、１フレーム分、つまり第１行・第１列〜第ｎ行・第ｍ列の各画素に対応したＳＦデータＧＤ(1,1)〜ＧＤ(n,m)の書き込みが終了すると、ＳＦメモリ４は、以下の如き読み出し動作を行う。
【００２３】
先ず、ＳＦメモリ４は、図２に示す如きサブフィールドＳＦ１において、書き込まれているＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第１ビットのみを分離して読み出し、これらをＳＦ１アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＳＦメモリ４は、図２に示す如きサブフィールドＳＦ２において、上記ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第２ビットのみを分離して読み出し、これらをＳＦ２アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＳＦメモリ４は、図２に示す如きサブフィールドＳＦ３において、上記ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第３ビットのみを分離して読み出し、これらをＳＦ３アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。以下、同様にして、ＳＦメモリ４は、図２に示す如きサブフィールドＳＦ４〜ＳＦ１４各々において、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々から、そのサブフィールドに対応したビット桁びビットを分離して読み出し、夫々ＳＦ４〜ＳＦ１４アドレスデータビットＤＢとしてアドレスドライバ６に供給する。
【００２４】
駆動制御回路２０は、フレームメモリ２及びＳＦメモリ４の書込及び読出を制御させるべき各種制御信号（後述する）を、これらフレームメモリ２及びＳＦメモリ４に供給する。
【００２５】
更に、駆動制御回路２０は、図２に示される発光駆動シーケンスに従ってＰＤＰ１０を駆動すべき各種制御信号を発生して、アドレスドライバ６、Ｘ電極ドライバ７及びＹ電極ドライバ８からなるパネルドライバに供給する。すなわち、駆動制御回路２０は、図２に示す如きサブフィールドＳＦ１〜ＳＦ１４各々において、アドレス行程Ｗ及びサスティン行程Ｉ各々に従った駆動を順次実施させるべき各種制御信号をパネルドライバに供給する。尚、駆動制御回路２０は、先頭のサブフィールドＳＦ１に限り、アドレス行程Ｗに先立ち、リセット行程Ｒに従った駆動を実施させるべき各種制御信号をパネルドライバに供給する。パネルドライバ、つまりアドレスドライバ６、Ｘ電極ドライバ７及びＹ電極ドライバ８は、駆動制御回路２０から供給された各種制御信号に応じて、各種駆動パルスを生成してＰＤＰ１０の列電極Ｄ、行電極Ｘ及びＹに供給する。先ず、先頭のサブフィールドＳＦ１のリセット行程Ｒでは、Ｘ電極ドライバ７及びＹ電極ドライバ８が、リセットパルスを全ての行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnに印加する。かかるリセットパルスの印加に応じて、全ての放電セルＰ内においてリセット放電が生起され、全放電セルＰ内には所定量の壁電荷が形成される。これにより、全ての放電セルＰは点灯モードの状態に初期化される。又、サブフィールドＳＦ１〜ＳＦ１４各々のアドレス行程Ｗでは、アドレスドライバ６が、ＳＦメモリ４から供給されたＳＦアドレスデータビットＤＢの論理レベルに対応したパルス電圧を有する画素データパルスを生成する。例えば、アドレスドライバ６は、ＳＦアドレスデータビットＤＢが論理レベル１である場合には高電圧、論理レベル０である場合には低電圧の画素データパルスを生成する。そして、アドレスドライバ６は、かかる画素データパルスを１表示ライン分（ｍ個）ずつの画素データパルス群ＤＰとして、順次、列電極Ｄ1〜Ｄmに印加する。更に、アドレス行程Ｗでは、Ｙ電極ドライバ８が、各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、走査パルスＳＰを行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスが印加された行電極と、高電圧の画素データパルスが印加された列電極との交叉部の放電セルＰにのみ選択的に放電（消去アドレス放電）が生じ、その放電セルＰ内に残存していた壁電荷が消去される。つまり、壁電荷を失った放電セルＰは消灯モードに設定されるのである。一方、かかる消去アドレス放電が生起されなかった放電セルＰはその直前までの状態、つまり点灯モード又は消灯モードの状態を維持する。又、サブフィールドＳＦ１〜ＳＦ１４各々のサスティン行程Ｉでは、Ｘ電極ドライバ７及びＹ電極ドライバ８が、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に、そのサブフィールドＳＦの輝度重みに対応した回数分だけ繰り返しサスティンパルスを印加する。かかるサスティンパルスの印加により、壁電荷が残留したままとなっている放電セルＰ、すなわち点灯モードの状態にある放電セルＰのみが、このサスティンパルスが印加される度にサスティン放電し、そのサスティン放電に伴う発光状態を維持する。
【００２６】
以上の如き駆動により、１フレーム表示期間内において生起されたサスティン放電の総数に対応した輝度が視覚される。
【００２７】
ここで、上記駆動を実施するにあたり、駆動制御回路２０は、フレームメモリ２及びＳＦメモリ４各々を以下の如く動作させている。
【００２８】
先ず、フレームメモリ２は、図３に示す如く、これら画素データＰＤ(1,1)〜ＰＤ(n,m)の各々を上記サンプリングクロックＣＫSに応じて、各画素に対応した番地に夫々書き込む。更に、フレームメモリ２は、各フレーム毎に１／２フレーム分の画素データＰＤ各々の書込が終了する度に、以下の如き読み出しを行う。すなわち、フレームメモリ２は、図３に示す如く、上記サンプリングクロックＣＫSの２倍の周波数を有するクロックＣＫRDに応じて、各画素に対応した番地に書き込まれた上記画素データＰＤ(1,1)〜ＰＤ(n,m)の各々を読み出してＳＦ（サブフィールド）データ生成回路３に供給する（第１回目読み出し）。かかる第１回目読み出しが終了したら、フレームメモリ２は、再び、書込済みの上記画素データＰＤ(1,1)〜ＰＤ(n,m)各々をクロックＣＫRDに応じて順次読み出してＳＦデータ生成回路３に供給する（第２回目読み出し）。つまり、フレームメモリ２は、各フレーム表示期間毎に書き込んだ１フレーム分の画素データＰＤ(1,1)〜ＰＤ(n,m)をサンプリングクロックＣＫSの２倍の周波数を有するクロックＣＫRDに応じて順次読み出すべき読出動作を、図３に示す如く連続して２回実行するのである。
【００２９】
これにより、ＳＦデータ生成回路３は、フレームメモリ２から読み出された画素データＰＤ(1,1)〜ＰＤ(n,m)の各々に基づくＳＦデータＧＤ(1,1)〜ＧＤ(n,m)を順次生成してＳＦメモリ４に供給し、再びこれら画素データＰＤ(1,1)〜ＰＤ(n,m)各々に基づくＳＦデータＧＤ(1,1)〜ＧＤ(n,m)を順次、ＳＦメモリ４に供給するのである。
【００３０】
図４は、ＳＦメモリ４の内部構成を示す図である。
【００３１】
図４に示されるように、ＳＦメモリ４は、ビットブロック化回路４１及び４２、第１バンクメモリ４３、第２バンクメモリ４４、セレクタ４５、及びＰＳ（パラレル・シリアル）変換回路４６から構成される。
【００３２】
ビットブロック化回路４１は、夫々が１４ビットからなるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第１〜第７ビットを各ビット桁毎に分離し、同一ビット桁同士を８画素分毎にブロック化したものを以下の如きビットブロックデータＢ１〜Ｂ７として第１バンクメモリ４３に供給する。
【００３３】
Ｂ１：ＧＤ中の第１ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ２：ＧＤ中の第２ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ３：ＧＤ中の第３ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ４：ＧＤ中の第４ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ５：ＧＤ中の第５ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ６：ＧＤ中の第６ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ７：ＧＤ中の第７ビットのみを８画素分毎にブロック化した８ビットのデータ
すなわち、ビットブロック化回路４１は、ＳＦデータＧＤを、各画素ブロック（８画素分）毎のビットブロックデータＢ１〜Ｂ７に変換して、第１バンクメモリ４３に供給するのである。尚、ビットブロックデータＢ１〜Ｂ７は、図２に示されるサブフィールドＳＦ１〜ＳＦ７に夫々対応したものである。
【００３４】
第１バンクメモリ４３は、駆動制御回路２０から供給された書込イネーブル信号ＢＫ１Ｗ及びアドレスＡＤ１、並びに上記クロックＣＫRDに応じて、ビットブロックデータＢ１〜Ｂ７の書き込みを行う。すなわち、第１バンクメモリ４３は、論理レベル１の書込イネーブル信号ＢＫ１が供給されている間にのみ、各画素ブロック毎のビットブロックデータＢ１〜Ｂ７各々をクロックＣＫRDに応じて、上記アドレスＡＤ１にて指定された番地に書き込む。又、第１バンクメモリ４３は、駆動制御回路２０から供給された読出イネーブル信号ＢＫ１Ｒ及びアドレスＡＤ１、並びにクロックＣＫADに応じて、書き込み済みの上記ビットブロックデータＢ１〜Ｂ７を読み出してセレクタ４５に供給する。すなわち、第１バンクメモリ４３は、論理レベル１の読出イネーブル信号ＢＫ１Ｒが供給されている間にのみ、上記クロックＣＫADに応じて、上記アドレスＡＤ１にて指定された番地に書き込まれているビットブロックデータＢ１〜Ｂ７を読み出してセレクタ４５に供給する。
【００３５】
ビットブロック化回路４２は、夫々が１４ビットからなるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第８〜第１４ビットを各ビット桁毎に分離し、同一ビット桁同士を８画素分毎にブロック化したものを以下の如きビットブロックデータＢ８〜Ｂ１４として第２バンクメモリ４４に供給する。
【００３６】
Ｂ８：ＧＤ中の第８ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ９：ＧＤ中の第９ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ10：ＧＤ中の第10ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ11：ＧＤ中の第11ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ12：ＧＤ中の第12ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ13：ＧＤ中の第13ビットのみを８画素分毎にブロック化した８ビットのデータ
Ｂ14：ＧＤ中の第14ビットのみを８画素分毎にブロック化した８ビットのデータ
すなわち、ビットブロック化回路４２は、ＳＦデータＧＤを、各画素ブロック（８画素分）毎のビットブロックデータＢ８〜Ｂ１４に変換して、第２バンクメモリ４４に供給するのである。尚、ビットブロックデータＢ８〜Ｂ１４は、図２に示されるサブフィールドＳＦ８〜ＳＦ１４に夫々対応したものである。
【００３７】
第２バンクメモリ４４は、駆動制御回路２０から供給された書込イネーブル信号ＢＫ２Ｗ及びアドレスＡＤ２、並びに上記クロックＣＫRDに応じて、ビットブロックデータＢ８〜Ｂ１４の書き込みを行う。すなわち、第２バンクメモリ４４は、論理レベル１の書込イネーブル信号ＢＫ２が供給されている間にのみ、各画素ブロック毎のビットブロックデータＢ８〜Ｂ１４各々をクロックＣＫRDに応じて、上記アドレスＡＤ２にて指定された番地に書き込む。又、第２バンクメモリ４４は、駆動制御回路２０から供給された読出イネーブル信号ＢＫ２Ｒ及びアドレスＡＤ２、並びにクロックＣＫADに応じて、書き込み済みの上記ビットブロックデータＢ８〜Ｂ１４を読み出してセレクタ４５に供給する。すなわち、第２バンクメモリ４４は、論理レベル１の読出イネーブル信号ＢＫ２Ｒが供給されている間にのみ、上記クロックＣＫADに応じて、上記アドレスＡＤ２にて指定された番地に書き込まれているビットブロックデータＢ８〜Ｂ１４を読み出してセレクタ４５に供給する。
【００３８】
セレクタ４５は、駆動制御回路２０から供給されたバンクメモリ選択信号ＳBKに応じて、第１バンクメモリ４３及び第２バンクメモリ４４の内の一方から読み出されたビットブロックデータＢをＰＳ変換回路４６に供給する。例えば、セレクタ４５は、論理レベル１のバンクメモリ選択信号ＳBKが供給された場合には第１バンクメモリ４３から読み出されたビットブロックデータＢ１〜Ｂ７をＰＳ変換回路４６に供給する。一方、論理レベル０のバンクメモリ選択信号ＳBKが供給された場合には、セレクタ４５は、第２バンクメモリ４４から読み出されたビットブロックデータＢ８〜Ｂ１４をＰＳ変換回路４６に供給する。
【００３９】
ＰＳ変換回路４６は、セレクタ４５から供給された夫々８ビットからなるビットブロックデータＢ１〜Ｂ７又はＢ８〜Ｂ１４各々を８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦアドレスデータビットＤＢとして、アドレスドライバ６に供給する。
【００４０】
以下に、駆動制御回路２０からの制御に従って為される上記ＳＦメモリ４の内部動作について、図２及び図３を参照しつつ説明する。
【００４１】
フレームメモリ２からの第１回目の読み出しによるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)に応じて、先ず、ビットブロック化回路４１及び４２が夫々、図３に示す如きビットブロックデータＢ１〜Ｂ７及びＢ８〜Ｂ１４を、第１バンクメモリ４３及び第２バンクメモリ４４各々に供給する。
【００４２】
つまり、ビットブロック化回路４１は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第１〜第７ビットを夫々同一ビット桁同士にて８画素分毎にブロック化したビットブロックデータＢ１1〜Ｂ７1、Ｂ１2〜Ｂ７2、Ｂ１3〜Ｂ７3、・・・、Ｂ１f〜Ｂ７fを順次第１バンクメモリ４３に供給する。尚、ビットブロックデータＢ１1は、第１行・第１列〜第１行・第８列各々に対応した８つの画素からなる第１画素群内の各画素に対応したＳＦデータＧＤ(1,1)〜ＧＤ(1,8)各々の第１ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ２1は、上記第１画素群内の各画素に対応したＳＦデータＧＤ(1,1)〜ＧＤ(1,8)各々の第２ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ１2は、上記第１画素群に隣接する第２画素群、つまり第１行・第９列〜第１行・第１６列各々に対応した８つの画素に夫々対応したＳＦデータＧＤ(1,9)〜ＧＤ(1,16)各々の第１ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ１fは、最後尾の第ｆ画素群、つまり第ｎ行・第（ｍ−７）列〜第ｎ行・第ｍ列各々に対応した８つの画素に夫々対応したＳＦデータＧＤ(n,m-7)〜ＧＤ(n,m)各々の第１ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ７fは、上記第ｆ画素群内の各画素に夫々対応したＳＦデータＧＤ(n,m-7)〜ＧＤ(n,m)各々の第７ビットのみを組み合わせて構築した８ビットのデータである。
【００４３】
一方、この間、ビットブロック化回路４２は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第８〜第１４ビットを夫々同一ビット桁同士にて８画素分毎にブロック化したビットブロックデータＢ８1〜Ｂ１４1、Ｂ８2〜Ｂ１４2、Ｂ８3〜Ｂ１４3、・・・、Ｂ８f〜Ｂ１４fを順次第２バンクメモリ４４に供給する。尚、ビットブロックデータＢ８1は、第１行・第１列〜第１行・第８列各々に対応した８つの画素からなる第１画素群内の各画素に対応したＳＦデータＧＤ(1,1)〜ＧＤ(1,8)各々の第８ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ９1は、上記第１画素群内の各画素に対応したＳＦデータＧＤ(1,1)〜ＧＤ(1,8)各々の第９ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ８2は、上記第１画素群に隣接する第２画素群、つまり第１行・第９列〜第１行・第１６列各々に対応した８つの画素に夫々対応したＳＦデータＧＤ(1,9)〜ＧＤ(1,16)各々の第８ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ８fは、最後尾の第ｆ画素群、つまり第ｎ行・第（ｍ−７）列〜第ｎ行・第ｍ列各々に対応した８つの画素に夫々対応したＳＦデータＧＤ(n,m-7)〜ＧＤ(n,m)各々の第８ビットのみを組み合わせて構築した８ビットのデータである。又、ビットブロックデータＢ１４fは、上記第ｆ画素群内の各画素に夫々対応したＳＦデータＧＤ(n,m-7)〜ＧＤ(n,m)各々の第１４ビットのみを組み合わせて構築した８ビットのデータである。
【００４４】
駆動制御回路２０は、上述した如き、フレームメモリ２による第１回目の読み出しによって得られたビットブロックデータＢ１〜Ｂ１４が第１バンクメモリ４３及び第２バンクメモリ４４に供給されている間、両バンクメモリの内の第１バンクメモリ４３のみに書込を実施させるべき論理レベル１の書込イネーブル信号ＢＫ１Ｗを供給する。かかる書込イネーブル信号ＢＫ１Ｗに応じて、第１バンクメモリ４３は、フレームメモリ２による第１回目の読み出しによって得られたビットブロックデータＢ１〜Ｂ１４の内のＢ１〜Ｂ７（Ｂ１1〜Ｂ７1、Ｂ１2〜Ｂ７2、Ｂ１3〜Ｂ７3、・・・、Ｂ１f〜Ｂ７f）のみを図３に示す如く順次書き込む。ここで、１フレーム分のビットブロックデータＢ１〜Ｂ７（Ｂ１1〜Ｂ７f）の全てが第１バンクメモリ４３に書込まれると、フレームメモリ２から、第２回目の読み出しによるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)がビットブロック化回路４１及び４２に供給される。この際、前述した如き動作と同様に、ビットブロック化回路４１及び４２は、フレームメモリ２からの第２回目の読み出しによるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)に基づくビットブロックデータＢ１〜Ｂ７及びＢ８〜Ｂ１４を第１バンクメモリ４３及び第２バンクメモリ４４に供給する。
【００４５】
ここで、フレームメモリ２からの第２回目の読み出しによって得られたビットブロックデータＢ１〜Ｂ１４が供給されている間、駆動制御回路２０は、書込を実施させるべき論理レベル１の書込イネーブル信号ＢＫ２Ｗを第２バンクメモリ４４に供給する。かかる論理レベル１の書込イネーブル信号ＢＫ２Ｗに応じて、第２バンクメモリ４４は、上記の如きフレームメモリ２からの第２回目の読み出しによって得られたビットブロックデータＢ１〜Ｂ１４の内のＢ８〜Ｂ１４（Ｂ８1〜Ｂ１４1、Ｂ８2〜Ｂ１４2、Ｂ８3〜Ｂ１４3、・・・、Ｂ８f〜Ｂ１４f）のみを図３に示す如く順次書き込む。
【００４６】
又、上記の如きフレームメモリ２からの第２回目の読み出しによって得られたビットブロックデータＢ１〜Ｂ１４が供給されている間、駆動制御回路２０は、書込を停止させるべき論理レベル０の書込イネーブル信号ＢＫ１Ｗを第１バンクメモリ４３に供給する。これにより、第１バンクメモリ４３は、その書込動作を停止して、図３に示す如く、この第２回目の読み出しによって得られたビットブロックデータＢ１1〜Ｂ７fが供給されている間に亘り、フレームメモリ２からの第１回目の読み出しによって得られた１フレーム分のビットブロックデータＢ１1〜Ｂ７fを記憶保持する。更に、この間、駆動制御回路２０は、図２に示す如きサブフィールドＳＦ１〜ＳＦ７各々のアドレス行程Ｗの実施期間に亘り、読出動作を実施させるべき論理レベル１の読出イネーブル信号ＢＫ１Ｒを第１バンクメモリ４３に供給すると共に、以下の如き読み出しを実施させるべきアドレスＡＤ１を第１バンクメモリ４３に供給する。すなわち、かかるアドレスＡＤ１及び論理レベル１の読出イネーブル信号ＢＫ１Ｒに応じて、第１バンクメモリ４３は、ＳＦ１〜ＳＦ７各々のアドレス行程Ｗにおいて、
ＳＦ１：ビットブロックデータＢ１1〜Ｂ１f
ＳＦ２：ビットブロックデータＢ２1〜Ｂ２f
ＳＦ３：ビットブロックデータＢ３1〜Ｂ３f
ＳＦ４：ビットブロックデータＢ４1〜Ｂ４f
ＳＦ５：ビットブロックデータＢ５1〜Ｂ５f
ＳＦ６：ビットブロックデータＢ６1〜Ｂ６f
ＳＦ７：ビットブロックデータＢ７1〜Ｂ７f
なるビットブロックデータＢの各々を順次読み出す。
【００４７】
すなわち、例えばサブフィールドＳＦ１のアドレス行程Ｗでは、第１バンクメモリ４３は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第１ビット目を８画素毎にブロック化したビットブロックデータＢ１1〜Ｂ１f各々を順次読み出す。又、サブフィールドＳＦ２のアドレス行程Ｗでは、第１バンクメモリ４３は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第２ビット目を８画素毎にブロック化したビットブロックデータＢ２1〜Ｂ２f各々を順次読み出す。
【００４８】
更に、駆動制御回路２０は、上述した如き論理レベル１の読出イネーブル信号ＢＫ１Ｒを第１バンクメモリ４３に供給している間に亘り、この第１バンクメモリ４３から読み出されたビットブロックデータＢ１〜Ｂ７をＰＳ変換回路４６に供給させるべき論理レベル１のバンクメモリ選択信号ＳBKをセレクタ４５に供給する。
【００４９】
これにより、ＰＳ変換回路４６は、先ず、第１バンクメモリ４３から読み出されたビットブロックデータＢ１1〜Ｂ１f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ２1〜Ｂ２f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ２アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ３1〜Ｂ３f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ３アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ４1〜Ｂ４f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ４アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ５1〜Ｂ５f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ５アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ６1〜Ｂ６f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ６アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第１バンクメモリ４３から読み出されたビットブロックデータＢ７1〜Ｂ７f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ７アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。
【００５０】
ここで、第２バンクメモリ４４が、フレームメモリ２による第２回目の読み出しによって得られた１フレーム分のビットブロックデータＢ８1〜Ｂ１４fを全て書込み終えると、駆動制御回路２０は、書込を停止させるべき論理レベル０の書込イネーブル信号ＢＫ２Ｗを図３に示す如く第２バンクメモリ４４に供給する。更に、この間、駆動制御回路２０は、図２に示す如きサブフィールドＳＦ８〜ＳＦ１４各々のアドレス行程Ｗの実施期間に亘り、読出動作を実施させるべき論理レベル１の読出イネーブル信号ＢＫ２Ｒを第２バンクメモリ４４に供給すると共に、以下の如き読み出しを実施させるべきアドレスＡＤ２を第２バンクメモリ４４に供給する。すなわち、かかるアドレスＡＤ２及び論理レベル１の読出イネーブル信号ＢＫ２Ｒに応じて、第２バンクメモリ４４は、ＳＦ８〜ＳＦ１４各々のアドレス行程Ｗにおいて、
ＳＦ８：ビットブロックデータＢ８1〜Ｂ８f
ＳＦ９：ビットブロックデータＢ９1〜Ｂ９f
ＳＦ１０：ビットブロックデータＢ１０1〜Ｂ１０f
ＳＦ１１：ビットブロックデータＢ１１1〜Ｂ１１f
ＳＦ１２：ビットブロックデータＢ１２1〜Ｂ１２f
ＳＦ１３：ビットブロックデータＢ１３1〜Ｂ１３f
ＳＦ１４：ビットブロックデータＢ１４1〜Ｂ１４f
なるビットブロックデータＢの各々を順次読み出す。
【００５１】
すなわち、例えばサブフィールドＳＦ８のアドレス行程Ｗでは、第２バンクメモリ４４は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第８ビット目を８画素毎にブロック化したビットブロックデータＢ８1〜Ｂ８f各々を順次読み出す。又、サブフィールドＳＦ９のアドレス行程Ｗでは、第２バンクメモリ４４は、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々の第９ビット目を８画素毎にブロック化したビットブロックデータＢ９1〜Ｂ９f各々を順次読み出す。
【００５２】
更に、駆動制御回路２０は、上述した如き論理レベル１の読出イネーブル信号ＢＫ２Ｒを第２バンクメモリ４４に供給している間に亘り、この第２バンクメモリ４４から読み出されたビットブロックデータＢ８〜Ｂ１４をＰＳ変換回路４６に供給させるべき論理レベル０のバンクメモリ選択信号ＳBKをセレクタ４５に供給する。
【００５３】
これにより、ＰＳ変換回路４６は、先ず、第２バンクメモリ４４から読み出されたビットブロックデータＢ８1〜Ｂ８f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ８アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ９1〜Ｂ９f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ９アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ１０1〜Ｂ１０f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１０アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ１１1〜Ｂ１１f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１１アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ１２1〜Ｂ１２f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１２アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ１３1〜Ｂ１３f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１３アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。次に、ＰＳ変換回路４６は、第２バンクメモリ４４から読み出されたビットブロックデータＢ１４1〜Ｂ１４f各々を順次８ビットパラレルの形態から１ビットシリアルの形態に変換したものをＳＦ１４アドレスデータビットＤＢ(1,1)〜ＤＢ(n,m)としてアドレスドライバ６に供給する。
【００５４】
以上の如く、図１に示されるプラズマディスプレイ装置においては、入力映像信号に基づく各画素毎の画素データをフレーム単位で記憶するフレームメモリ２と、各画素を点灯及び消灯モードのいずれに設定するのかを各サブフィールド毎に示すＳＦデータを記憶するＳＦメモリ４とを図３に示す如く書込及び読出制御するようにしている。
【００５５】
かかる書込及び読出制御によれば、フレームメモリ２は、各画素毎の画素データＰＤを順次書き込みつつ、書き込まれた画素データＰＤ各々をその書込速度の２倍の速度で順次読み出し（第１回目読出）、１フレーム分の読み出しが全て終了したら、再びこの１フレーム分の画素データＰＤ各々を書込速度の２倍の速度で順次読み出す（第２回目読出）。すなわち、フレームメモリ２は、書き込まれた画素データＰＤの各々を、１フレーム分毎に図３に示す如く２回に亘り繰り返し読み出すのである。
【００５６】
この際、上記の如くフレームメモリ２から読み出された画素データの各々は、ＳＦデータ生成回路３により、各サブフィールド（ＳＦ１〜ＳＦ１４）毎にそのサブフィールドで各画素を点灯及び消灯モード状態の内のいずれの状態に設定するのかを示すＳＦデータＧＤに変換され、ＳＦメモリ４に供給される。尚、本実施例においては、ＳＦデータＧＤの各ビット桁（第１〜第１４ビット）が各サブフィールド（ＳＦ１〜ＳＦ１４）に対応しており、そのビットの論理レベルによって夫々のサブフィールドで画素を点灯モードに設定するのか、或いは消灯モードに設定するのかを指定している。
【００５７】
ＳＦメモリ４を担う第１バンクメモリ４３及び第２バンクメモリ４４の内の第１バンクメモリ４３は、フレームメモリ２において第１回目に読み出された各画素毎の画素データＰＤに基づいて生成されたＳＦデータＧＤ各々の上位ビット群（第１〜第７ビット）を順次書き込む。一方、第２バンクメモリ４４は、フレームメモリ２において第２回目に読み出された各画素毎の画素データＰＤに基づいて生成されたＳＦデータＧＤ各々の下位ビット群（第８〜第１４ビット）を順次書き込む。ここで、第１バンクメモリ４３は、ＳＦデータＧＤ各々の上位ビット群を１フレーム分全て書き込むと、第２バンクメモリ４４が上記の如き書き込みを実施している期間中に亘り、書込済みのＳＦデータＧＤ中の上位ビット群（第１〜第７ビット）を各ビット桁毎に分離し、ビット桁毎のビット群を前半のサブフィールド群（ＳＦ１〜ＳＦ７）の各サブフィールドに対応したタイミングで読み出す。この際、第１バンクメモリ４３から読み出されたものが、前半のサブフィールド群（ＳＦ１〜ＳＦ７）の各サブフィールドに対応したＳＦアドレスデータビットＤＢとしてアドレスドライバ６に供給される。そして、第１バンクメモリ４３が１フレーム分全ての読み出しを終了すると、第２バンクメモリ４４が、書込済みのデータ、つまりＳＦデータＧＤ中の下位ビット群（第８〜第１４ビット）を各ビット桁毎に分離し、ビット桁毎のビット群を夫々後半のサブフィールド群（ＳＦ８〜ＳＦ１４）の各サブフィールドに対応したタイミングで読み出す。この際、第２バンクメモリ４３から読み出されたものが、後半のサブフィールド群（ＳＦ８〜ＳＦ１４）の各サブフィールドに対応したＳＦアドレスデータビットＤＢとしてアドレスドライバ６に供給される。
【００５８】
上述した如き画像メモリ（フレームメモリ２、ＳＦメモリ４）の書込及び読出制御によれば、サブフィールドメモリとして、サブフィールド数の１／２のビット数からなるデータを１フレーム分記憶可能なメモリを２つ（第１バンクメモリ４３及び第２バンクメモリ４４）用意すれば良いことになる。
【００５９】
従って、本発明によれば、サブフィールドメモリとして、サブフィールド数と同一ビット数からなるデータを１フレーム分記憶可能なバンクメモリが２つ必要となる従来の表示装置に比して、サブフィールドメモリの記憶容量を減らすことが可能となる。特に、インターレース・プログレッシブ変換処理等の画像処理の為にフレームメモリを搭載した表示装置に本発明を適用すれば、メモリ容量の大幅な削減が図られる。
【００６０】
尚、上記実施例においては、フレームメモリ２として、１フレーム分の記憶容量を有するものを採用してその動作を説明したが、Ｍフレーム分（Ｍは、２以上の整数）の記憶容量を有するものを用いるようにしても良い。
【００６１】
例えば、２フレーム分の記録容量を有するフレームメモリ２を採用した場合、ＳＦメモリ４としては、図４に示す如き第１バンクメモリ４３及び第２バンクメモリ４４と共に第３バンクメモリ（図示せぬ）を備えたものを採用する。この際、フレームメモリ２は、入力映像信号に基づく各画素毎の画素データを、先ず、第１の１フレーム記憶領域に順次書き込む。ここで、第１の１フレーム記憶領域に１フレーム分の画素データが全て書き込まれたら、次に、フレームメモリ２は、第２の１フレーム記憶領域への書き込みに移行する。この間、フレームメモリ２は、第１の１フレーム記憶領域に書き込み済みの１フレーム分の画素データを、書込時の３倍の速度にて繰り返し３度に亘り読み出す。第１バンクメモリ４３はフレームメモリ２による第１回目の画素データの読み出しによって得られたＳＦデータ中の上位ビット群を書き込む。第２バンクメモリ４４はフレームメモリ２による第２回目の画素データの読み出しによって得られたＳＦデータ中の中位ビット群を書き込む。そして、第３バンクメモリはフレームメモリ２による第３回目の画素データの読み出しによって得られたＳＦデータ中の下位ビット群を書き込む。この際、１フレーム表示期間内において、第１バンクメモリ４３がＳＦデータ中の上位ビット群における各ビット桁を前半のサブフィールド群の各サブフィールドに対応したＳＦアドレスデータビットとして読み出す。そして、引き続き第２バンクメモリ４４がＳＦデータ中の中位ビット群における各ビット桁を中半のサブフィールド群の各サブフィールドに対応したＳＦアドレスデータビットとして読み出す。更に、引き続きこの１フレーム表示期間内において、第３バンクメモリがＳＦデータ中の下位ビット群における各ビット桁を後半のサブフィールド群の各サブフィールドに対応したＳＦアドレスデータビットとして読み出す。
【００６２】
ここで、これら３つのバンクメモリ各々がＱビット（Ｑ：２以上の整数）のデータを１フレーム分記憶可能なメモリであれば、各フレームを少なくとも（３×Ｑ）個のサブフィールドにて構築することが可能となる。
【００６３】
要するに、先ず、フレームメモリにおける読出時の速度を書込時の速度のｋ倍（２以上の整数）にして各フレーム毎に１フレーム分の画素データをｋ回繰り返し読み出す。この際、第１回目の読み出し、第２回目の読み出し、・・・、第ｋ回目の読み出しによる、夫々１フレーム分の画素データに対してその画素データに基づくサブフィールドデータを生成し、順次サブフィールドメモリに供給する。サブフィールドメモリは、夫々がＱビットのデータを１フレーム分記憶可能なｋ個の第１〜第ｋバンクメモリからなる。この際、第１〜第ｋバンクメモリ各々は、上記フレームメモリによる第１回目の読み出し〜第ｋ回目の読み出しによる夫々１フレーム分の画素データに対応したサブフィールドデータを以下の如く書き込む。
【００６４】
第１バンクメモリ：第１回目の読み出しに対応したサブフィールドデータ中の第１〜第Ｑビットのみを書き込む。
【００６５】
第２バンクメモリ：第２回目の読み出しに対応したサブフィールドデータ中の第(Q+1)〜第(2Q)ビットのみを書き込む。
【００６６】
第３バンクメモリ：第２回目の読み出しに対応したサブフィールドデータ中の第(2Q+1)〜第(3Q)ビットのみを書き込む。
【００６７】
・
・
・
第ｋバンクメモリ：第ｋ回目の読み出しに対応したサブフィールドデータ中の第(N+1-Q)〜第Ｎビットのみを書き込む。
【００６８】
そして、この間、第１〜第ｋバンクメモリ各々の内で１フレーム分の書込が全て終了したものから順に読み出し状態に設定し、夫々に書き込まれているデータを各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出すのである。
【００６９】
すなわち、フレームメモリ２における読出時の速度を書込時の速度のｋ倍としてｋ回に亘り繰り返しデータの読み出しを行いつつ、夫々が（N/k）ビットのデータを１フレーム分記憶可能なｋ個のバンクメモリ各々を上記の如く書込及び読出制御するのである。
【００７０】
尚、上記実施例においては、第１〜第ｋバンクメモリ各々に書き込ませるべきサブフィールドデータ中のビット数を夫々同一のビット数（Ｑ）としているが、必ずしも同一である必要はない。要するに、第１〜第ｋバンクメモリ各々は、上記フレームメモリによる第１回目の読み出し〜第ｋ回目の読み出しによる夫々１フレーム分の画素データに対応したサブフィールドデータの第１〜第Ｎビットをｋ個に分割（必ずしも均等分割である必要は無い）したビット群を、以下の如く個別に書き込むようにすれば良いのである。
【００７１】
第１バンクメモリ：第１回目の読み出しに対応したサブフィールドデータ中の第１〜第ｑビットのみを書き込む。
【００７２】
第２バンクメモリ：第２回目の読み出しに対応したサブフィールドデータ中の第(q+1)ビット〜第ｒビットのみを書き込む。
【００７３】
第３バンクメモリ：第２回目の読み出しに対応したサブフィールドデータ中の第(r+1)ビット〜第ｓビットのみを書き込む。
【００７４】
・
・
・
第ｋバンクメモリ：第ｋ回目の読み出しに対応したサブフィールドデータ中の第ｗビット〜第Ｎビットのみを書き込む。
【００７５】
｛ｑ＜ｒ＜ｓ＜、・・・、＜ｗ＜Ｎ｝
この際、バンクメモリ各々の書込（読出）ビット数が異なっていても、夫々同一の記憶容量を有するバンクメモリを用いるようにしても良い。つまり、夫々が、［（Ｎ／ｋ）の切り上げ値］以上であり且つ［２Ｎ／メモリバンク数］未満のビット数のデータを１フレーム分記憶可能なバンクメモリを用意するのである。例えば、サブフィールドデータのビット数が１４ビットである際に、フレームメモリ２の読出速度を書込速度の２倍にて各フレーム毎に２回読み出しを行うときには、夫々１０ビットのデータを１フレーム分記憶可能な第１及び第２バンクメモリを用いて以下の如く制御する。つまり、第１バンクメモリが、第１回目の読み出しに対応したサブフィールドデータ中の第１〜第１０ビットを書き込み、第２バンクメモリが、第２回目の読み出しに対応したサブフィールドデータ中の第１１ビット〜第１４ビットを書き込むように制御するのである。この際、サブフィールドメモリとしては、１０ビットのデータを１フレーム分記憶可能なバンクメモリが２つあれば良いので、夫々サブフィールド数と同一ビット数、つまり１４ビットのデータを１フレーム分記憶可能なバンクメモリが２つ必要となる、従来の表示装置に比してサブフィールドメモリの記憶容量が少なくて済む。
【００７６】
又、上記実施例においては、フレームメモリ２での１フレーム分のサブフィールドデータに対する繰り返し読出回数をｋ回として、ｋ個のバンクメモリ各々に、このサブフィールドデータにおけるビット群（Ｎビット）をｋ分割したビット群を夫々分配して書き込ませるようにしている。
【００７７】
しかしながら、バンクメモリの数は２個以上であれば、必ずしもｋ個必要となるわけではなく、ｋ個未満でも実現可能である。
【００７８】
例えば、フレームメモリ２における読出時の速度を書込時の速度の３倍にして、１フレーム分のサブフィールドデータに対する繰り返し読出回数を３回とした場合には、バンクメモリの数は２つでも良い。
【００７９】
この際、フレームメモリ２は、実際には、供給されてくる各画素毎の画素データ（Ｎビット）を１フレーム分毎に交互に切り替えて書き込む２つの第１及び第２フレームメモリからなる。例えば、第１のフレームに対応した画素データ群に引き続き、第２のフレームに対応した画素データ群が供給される場合、先ず、第１フレームメモリが第１のフレームに対応した画素データ群を書き込み、次に、第２フレームメモリが第２のフレームに対応した画素データ群を書き込む。この間、第１フレームメモリは、上述した如く書き込まれた第１のフレームに対応した画素データ群を書込速度の３倍の速度にて順次、３回に亘り繰り返し読み出す。そして、第１フレームメモリによる第３回目の読み出し終了後、引き続き第２フレームメモリが第２のフレームに対応した画素データ群を書込速度の３倍の速度にて順次、３回に亘り繰り返し読み出す。
【００８０】
すると、フレームメモリからの第１回目の読み出し、第２回目の読み出し、第３回目の読み出しによる、夫々１フレーム分の画素データに対してその画素データに基づくサブフィールドデータがＳＦデータ生成回路３において生成され、順次サブフィールドメモリに供給される。ここで、サブフィールドメモリは、夫々が（N／3）ビットのデータを１フレーム分記憶可能な２個の第１及び第２バンクメモリからなるものとする。
【００８１】
先ず、上記フレームメモリによる第１回目の読み出し時には、第１バンクメモリが、この第１回目の読み出しに対応したサブフィールドデータ中の第１〜第（N／3）ビットのみを書き込む。
【００８２】
次に、フレームメモリによる第２回目の読み出し時には、第２バンクメモリがこの第２回目の読み出しに対応したサブフィールドデータ中の第（１＋N／3）ビット〜第（2N／3）ビットを書き込むと共に、第１バンクメモリが書込済みの上記第１〜第（N／3）ビットを各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出す。
【００８３】
次に、フレームメモリによる第３回目の読み出し時には、第１バンクメモリがこの第３回目の読み出しに対応したサブフィールドデータ中の第（１＋2N／3）ビット〜第Ｎビットを書き込むと共に、第２バンクメモリが書込済みの上記第（１＋N／3）ビット〜第（2N／3）を各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出す。
【００８４】
次に、フレームメモリによる次のフレームに対する第１回目の読み出し時には、第２バンクメモリが、この第１回目の読み出しに対応したサブフィールドデータ中の第１〜第（N／3）ビットのみを書き込むと共に、第１バンクメモリが書込済みの上記第（１＋2N／3）ビット〜第Ｎビットを各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出す。
【００８５】
次に、フレームメモリによる次のフレームに対する第２回目の読み出し時には、第１バンクメモリがこの第２回目の読み出しに対応したサブフィールドデータ中の第（１＋N／3）ビット〜第（2N／3）ビットのみを書き込むと共に、第２バンクメモリが書込済みの上記第１〜第（N／3）ビットを各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出す。
【００８６】
次に、フレームメモリによる次のフレームに対する第３回目の読み出し時には、第２バンクメモリがこの第３回目の読み出しに対応したサブフィールドデータ中の第（１＋2N／3）ビット〜第Ｎビットを書き込むと共に、第１バンクメモリが書込済みの上記第（１＋N／3）ビット〜第（2N／3）ビットを各ビット桁毎に分離したものをＳＦアドレスデータビットとして読み出す。
【００８７】
かかるメモリ制御によれば、Ｎ個のサブフィールドで表示パネルを階調駆動するにあたり、夫々が（N／3）ビットのデータを１フレーム分記憶可能な２個のバンクメモリを、サブフィールドメモリとして用意すれば良いことになる。よって、Ｎビット分のデータを１フレーム分記憶可能なバンクメモリが２個必要となる従来の表示装置に比して、サブフィールドメモリの記憶容量を減らすことができる。
【００８８】
又、上記実施例においては、フレームメモリ２における各フレーム毎の繰り返し読出回数をｋ回とした場合に用いるバンクメモリの数をｋ個或いはｋ個未満にしているが、その数が（２・ｋ）個未満であれば、ｋ個以上のバンクメモリを用いるようにしても良い。すなわち、夫々が（N／k）ビットのデータを１フレーム分記憶可能なバンクメモリの個数が（２・ｋ）個未満であれば、Ｎビット分のデータを１フレーム分記憶可能なバンクメモリが２個必要となる従来の表示装置に対するメモリ容量の削減効果が得られるからである。
【００８９】
又、上記実施例においては、サブフィールドデータの第１〜第Ｎビットを夫々重複しないようにｋ個のビット群に分割し、各々を第１〜第ｋバンクメモリに夫々割り当てて書き込ませるようにしているが、分割境界部の少なくとも１ビットに関してはこれを互いに異なるバンクメモリに夫々重複させて書き込ませるようにしても良い。
【００９０】
図５は、かかる点に鑑みて為されたＳＦメモリ４の他の構成を示す図である。
【００９１】
図５において、ビットブロック化回路４１ａは、夫々が１４ビットからなるＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第１〜第８ビットを各ビット桁毎に分離し、同一ビット桁同士を８画素分毎にブロック化したものを図６又は図７に示す如きビットブロックデータＢ１〜Ｂ８として第１バンクメモリ４３ａに供給する。ビットブロック化回路４２ａは、ＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々における第７〜第１４ビットを各ビット桁毎に分離し、同一ビット桁同士を８画素分毎にブロック化したものを図６又は図７に示す如きビットブロックデータＢ７〜Ｂ１４として第２バンクメモリ４４ａに供給する。
【００９２】
第１バンクメモリ４３ａは、駆動制御回路２０から供給された書込イネーブル信号ＢＫ１Ｗに応じて、ビットブロックデータＢ１〜Ｂ７を順次、駆動制御回路２０から供給されたアドレスＡＤ１によって指定された番地に書き込む。すなわち、第１バンクメモリ４３ａは、図６又は図７に示す如く、論理レベル１の書込イネーブル信号ＢＫ１Ｗが供給されている間にのみ、各画素ブロック毎のビットブロックデータＢ１〜Ｂ８を順次書き込む。又、第１バンクメモリ４３ａは、駆動制御回路２０から供給された読出イネーブル信号ＢＫ１Ｒに応じて、駆動制御回路２０から供給されたアドレスＡＤ１にて指定された番地に書き込まれているビットブロックデータＢ１〜Ｂ８を読み出してセレクタ４５に供給する。すなわち、第１バンクメモリ４３ａは、論理レベル１の読出イネーブル信号ＢＫ１Ｒが供給されている間にのみ、図６又は図７に示す如く、既に書き込み済みのビットブロックデータＢ１〜Ｂ８を順次読み出してセレクタ４５に供給する。
【００９３】
第２バンクメモリ４４ａは、駆動制御回路２０から供給された書込イネーブル信号ＢＫ２Ｗに応じて、ビットブロックデータＢ７〜Ｂ１４を順次、駆動制御回路２０から供給されたアドレスＡＤ２によって指定された番地に書き込む。すなわち、第２バンクメモリ４４ａは、図６又は図７に示す如く、論理レベル１の書込イネーブル信号ＢＫ２Ｗが供給されている間にのみ、各画素ブロック毎のビットブロックデータＢ７〜Ｂ１４を順次書き込む。又、第２バンクメモリ４４ａは、駆動制御回路２０から供給された読出イネーブル信号ＢＫ２Ｒに応じて、駆動制御回路２０から供給されたアドレスＡＤ２にて指定された番地に書き込まれているビットブロックデータＢ７〜Ｂ１４を読み出してセレクタ４５に供給する。すなわち、第２バンクメモリ４４ａは、論理レベル１の読出イネーブル信号ＢＫ２Ｒが供給されている間にのみ、図６又は図７に示す如く、既に書き込み済みのビットブロックデータＢ７〜Ｂ１４を図６又は図７に示す如く順次読み出してセレクタ４５に供給する。
【００９４】
この際、駆動制御回路２０は、図６又は図７に示す如きバンクメモリ選択信号ＳBKをセレクタ４５に供給する。
【００９５】
図６に示されるバンクメモリ選択信号ＳBKは、第１バンクメモリ４３ａがビットブロックデータＢ１〜Ｂ８を読み出している間、及び第２バンクメモリ４４ａがビットブロックデータＢ７及びＢ８を読み出している間に亘り論理レベル１、第２バンクメモリ４４ａがビットブロックデータＢ９〜Ｂ１４を読み出している間に亘り論理レベル０となる。よって、この際、ＳＦメモリ４は、第１バンクメモリ４３ａから読み出されたビットブロックデータＢ１〜Ｂ８を夫々ＳＦ１〜ＳＦ８アドレスデータビットＤＢとして出力し、第２バンクメモリ４４ａから読み出されたビットブロックデータＢ９〜Ｂ１４を夫々ＳＦ９〜ＳＦ１４アドレスデータビットＤＢとして出力する。
【００９６】
一方、図７に示されるバンクメモリ選択信号ＳBKは、第１バンクメモリ４３ａがビットブロックデータＢ１〜Ｂ６を読み出している間に亘り論理レベル１、第１バンクメモリ４３ａがビットブロックデータＢ７及びＢ８を読み出している間、及び第２バンクメモリ４４ａがビットブロックデータＢ７〜Ｂ１４を読み出している間に亘り論理レベル０となる。よって、この際、ＳＦメモリ４は、第１バンクメモリ４３ａから読み出されたビットブロックデータＢ１〜Ｂ６を夫々ＳＦ１〜ＳＦ６アドレスデータビットＤＢとして出力し、第２バンクメモリ４４ａから読み出されたビットブロックデータＢ７〜Ｂ１４を夫々ＳＦ７〜ＳＦ１４アドレスデータビットＤＢとして出力する。
【００９７】
以上の如く、図５に示されるＳＦメモリ４では、ビットブロックデータＢ１〜Ｂ１４の内のＢ１〜Ｂ８を第１バンクメモリ４３ａに書き込ませ、ビットブロックデータＢ７〜Ｂ１４を第２バンクメモリ４４ａに書き込ませるようにしている。すなわち、ビットブロックデータＢ７及びＢ８が、第１バンクメモリ４３ａ及び第２バンクメモリ４４ａの双方に重複して書き込まれるのである。かかる構成によれば、ＳＦ７及びＳＦ８アドレスデータビットＤＢに夫々対応したビットブロックデータＢ７及びＢ８に関しては、図６に示す如く第１バンクメモリ４３ａから読み出されたもの、或いは図７に示す如く第２バンクメモリ４４ａから読み出されたもののいずれを用いても良い。よって、第１バンクメモリ４３ａ及び第２バンクメモリ４４ａ各々の読み出し出力を切り替えるセレクタ４５は、図６又は図７に示す如く、第１バンクメモリ４３ａによるビットブロックデータＢ７の読み出し開始時点から、第２バンクメモリ４４ａによるビットブロックデータＢ８の読み出し終了時点までの期間ＴＵ内で、その切替を実施すれば良いことになる。
【実施例２】
【００９８】
図８は、本発明による表示装置の他の一例としてのプラズマディスプレイ装置の概略構成を示す図である。
【００９９】
尚、Ａ／Ｄ変換器１、フレームメモリ２、アドレスドライバ６、Ｘ電極ドライバ７、Ｙ電極ドライバ８及びＰＤＰ１０に関しては、夫々、図１に示されるものと同一動作を行うものであるので、その動作説明は省略する。
【０１００】
ここで、図８に示されるプラズマディスプレイ装置においては、図９に示す如き発光駆動シーケンスに従ってＰＤＰ１０を発光駆動させるものである。尚、図９に示される発光駆動シーケンスにおいては、全サブフィールド数が１３個（ＳＦ１〜ＳＦ１３）になった点を除き、各サブフィールド内で実施される動作（リセット行程Ｒ、アドレス行程Ｗ、サスティン行程Ｉ）については、図２に示されるものと同一である。この際、駆動制御回路２０は、かかる発光駆動シーケンスに従って、放電セルＰの各々を図１０に示す如き第１〜第１４階調各々に対応した１４通りの発光パターンの内の１で発光駆動させる。すなわち、駆動制御回路２０は、ＰＤＰ１０の各放電セルＰに対して、図１０に示す如く、表現すべき輝度レベルの階調に対応した１のサブフィールド（黒丸印にて示す）のアドレス行程Ｗのみで消去アドレス放電を生起させるべくパネルドライバを制御する。これにより、放電セルＰは消灯モードの状態に遷移するので、先頭のサブフィールドＳＦ１のリセット行程Ｒにて点灯モードに初期化された放電セルは、この消去アドレス放電が生起されるまでの間に存在する各サブフィールド（白丸印にて示す）で点灯モード状態となり、これらのサブフィールドにて連続してサスティン放電が生起される。尚、図９に示す如き発光駆動シーケンスによれば、１フレーム（又は１フィールド）表示期間内において放電セルを消灯モードから点灯モードに遷移させることが可能な機会は先頭のサブフィールドＳＦ１のリセット行程Ｒだけである。よって、ＳＦ１以降において消去アドレス放電が生起されて消灯モードに設定された放電セルは、最後尾のサブフィールドＳＦ１３までの間、この消灯モードの状態を維持することになる。従って、図１０に示す発光駆動パターンによれば、先頭のサブフィールドＳＦ１から、最初の消去アドレス放電が生起されるサブフィールドまでの間に存在するサブフィールドの数に対応した輝度が視覚されることになるので、１３個のサブフィールドＳＦ１〜ＳＦ１３により１４階調分の中間輝度が表現される。
【０１０１】
図８において、ＳＦデータ生成回路３１は、フレームメモリ２から各フレーム毎に繰り返し読み出される画素データＰＤ（８ビット）に対して、以下の如きデータ変換及び多階調化処理を施す。
【０１０２】
すなわち、先ず、ＳＦデータ生成回路３１は、各画素毎の輝度レベルを２５６階調にて表す８ビットの画素データＰＤを、図１１に示されるが如き変換特性に従って、各画素毎の輝度レベルを８ビットにて２２４階調にて表す８ビットの変換画素データＨＤに変換する。つまり、ＳＦデータ生成回路３１は、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止すべく、画素データＰＤに対して予め図１１に示す如き変換特性に従った変換処理を施しておくのである。
【０１０３】
次に、ＳＦデータ生成回路３１は、変換画素データＨＤに対して誤差拡散処理及びディザ処理等からなる多階調化処理を施す。例えば、上記誤差拡散処理では、先ず、変換画素データＨＤの上位６ビット分を表示データ、残りの下位２ビット分を誤差データと捉える。そして、周辺画素各々に対応した上記変換画素データＨＤの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、ＳＦデータ生成回路３１は、上記ディザ加算画素データ中の上位４ビット分を、図１０に示す如き第１〜第１４階調各々を示すＳＦ（サブフィールド）データＧＤとしてＳＦデータ階調分割回路３２に供給する。
【０１０４】
ＳＦデータ階調分割回路３２は、駆動制御回路２０から供給された読出回数信号ＲＮに応じた階調分割変換処理に従って、４ビットのＳＦデータＧＤを３ビットの階調分割ＳＦデータＱＤ１又はＱＤ２に変換してＳＦメモリ４０に供給する。尚、読出回数信号ＲＮとは、このＳＦデータ階調分割回路３２に供給されたＳＦデータＧＤが、フレームメモリ２による各フレーム毎のｋ回に亘る繰り返し読出動作の内の何回目に読み出されたものであるかを示すものである。例えば、フレームメモリ２が各フレーム毎に２回に亘り繰り返し画素データＰＤの読み出しを行う場合、駆動制御回路２０は、図１２に示す如く、フレームメモリ２の第１回目の読み出しの際には「１」、第２回目の読み出しの際には「２」を示す読出回数信号ＲＮをＳＦデータ階調分割回路３２に供給するのである。この際、ＳＦデータ階調分割回路３２は、読出回数信号ＲＮが「１」を示す場合には、図１３（ａ）に示す階調分割変換テーブルに従って、４ビットのＳＦデータＧＤを３ビットの階調分割ＳＦデータＱＤ１に変換する。つまり、第１回目の読み出しに対応したＳＦデータＧＤに対しては、その値が第８階調未満を示す場合にはＳＦデータＧＤ中から最上位ビットのみを省いた３ビットのデータを階調分割ＳＦデータＱＤ１とし、第８階調〜第１４階調を示す場合にはいずれの場合にも、３ビットの無効データ[１１１]を階調分割ＳＦデータＱＤ１とする。すなわち、階調分割ＳＦデータＱＤ１では、実質的に、第１階調〜第１４階調の内の第１〜第７階調が３ビットのデータ［０００］〜[１１０]で表されるのである。一方、読出回数信号ＲＮが「２」を示す場合には、ＳＦデータ階調分割回路３２は、図１３（ｂ）に示す階調分割変換テーブルに従って、４ビットのＳＦデータＧＤを３ビットの階調分割ＳＦデータＱＤ２に変換する。つまり、第２回目の読み出しに対応したＳＦデータＧＤに対しては、その値が第８階調未満を示す場合にはいずれの場合にも、３ビットの無効データ[０００]を階調分割ＳＦデータＱＤとし、第８階調〜第１４階調を示す場合には、これら７段階の階調を夫々示す３ビットデータ［００１］〜［１１１］を階調分割ＳＦデータＱＤ２とする。すなわち、階調分割ＳＦデータＱＤ２では、実質的に、第１階調〜第１４階調の内の第８〜第１４階調が３ビットデータ［００１］〜[１１１]で表されるのである。
【０１０５】
ここで、図１０に示す如き発光駆動パターンによると、サブフィールドＳＦ１〜ＳＦ１３の内の前半のＳＦ１〜ＳＦ７では第１階調〜第７階調の発光駆動が為され、後半のＳＦ８〜ＳＦ１３では第８階調〜第１４階調の発光駆動が為される。つまり、前半部の駆動（ＳＦ１〜ＳＦ７）では、そもそも第８階調〜第１４階調に対応した駆動は実施されないので、第８階調〜第１４階調各々を示すＳＦデータＧＤに対してはこれを無効（[１１１]にて表現）とすることができる。よって、前半部の駆動において、第１階調〜第７階調各々の内の１を指定する為のＳＦデータのビット数は３ビットで良いことになる。一方、後半部の駆動（ＳＦ８〜ＳＦ１３）では、第１階調〜第７階調に対応した駆動は実施されないので、第１階調〜第７階調各々を示すＳＦデータＧＤに対してはこれを無効（[０００]にて表現）とすることができる。よって、後半部の駆動において、第８階調〜第１４階調各々の内の１を指定する為のＳＦデータのビット数は３ビットで良いことになる。そこで、このような状況を利用してＳＦデータ階調分割回路３２では、４ビットで第１〜第１４階調を表すＳＦデータＧＤを、３ビットで第１〜第７階調を表す階調分割ＳＦデータＱＤ１と、３ビットで第８〜第１４階調を表す階調分割ＳＦデータＱＤ２とに変換して夫々をＳＦメモリ４０に供給するのである。
【０１０６】
図１４は、ＳＦメモリ４０の内部構成の一例を示す図である。
【０１０７】
図１４において、第１バンクメモリ４３０は、駆動制御回路２０から供給された書込イネーブル信号ＢＫ１Ｗ、アドレスＡＤ１及び上記クロックＣＫRDに応じて、各画素毎の階調分割ＳＦデータＱＤ１各々を順次書き込む。すなわち、第１バンクメモリ４３０は、論理レベル１の書込イネーブル信号ＢＫ１が供給されている間にのみ、上記アドレスＡＤ１にて指定された番地に１フレーム分の階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)各々を順次書き込む。又、第１バンクメモリ４３０は、駆動制御回路２０から供給された読出イネーブル信号ＢＫ１Ｒ及びアドレスＡＤ１、並びにクロックＣＫADに応じて、書き込み済みの階調分割ＳＦデータＱＤ１を順次読み出してセレクタ４５０に供給する。すなわち、第１バンクメモリ４３０は、論理レベル１の読出イネーブル信号ＢＫ１Ｒが供給されている間にのみ、上記アドレスＡＤ１にて指定された番地に書き込まれている階調分割ＳＦデータＱＤ１を読み出し、これをセレクタ４５０に供給する。
【０１０８】
このように、第１バンクメモリ４３０は、フレームメモリ２から各フレーム毎に２回に亘り繰り返し読み出された画素データＰＤの内で第１回目に読み出された画素データＰＤに対応した、３ビットで第１〜第７階調を表す階調分割ＳＦデータＱＤ１を書き込み、これを読み出す。
【０１０９】
第２バンクメモリ４４０は、駆動制御回路２０から供給された書込イネーブル信号ＢＫ２Ｗ、アドレスＡＤ２及びクロックＣＫRDに応じて、各画素毎の階調分割ＳＦデータＱＤ２各々を順次書き込む。すなわち、第２バンクメモリ４４０は、論理レベル１の書込イネーブル信号ＢＫ２が供給されている間にのみ、上記アドレスＡＤ２にて指定された番地に階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)各々を順次書き込む。又、第２バンクメモリ４４０は、駆動制御回路２０から供給された読出イネーブル信号ＢＫ２Ｒ、アドレスＡＤ２及びクロックＣＫADに応じて、書き込み済みの階調分割ＳＦデータＱＤ２を順次読み出してセレクタ４５０に供給する。すなわち、第２バンクメモリ４４０は、論理レベル１の読出イネーブル信号ＢＫ２Ｒが供給されている間にのみ、上記アドレスＡＤ２にて指定された番地に書き込まれている階調分割ＳＦデータＱＤ２を読み出し、これをセレクタ４５０に供給する。
【０１１０】
このように、第２バンクメモリ４４０は、フレームメモリ２から各フレーム毎に２回に亘り繰り返し読み出された画素データＰＤの内で第２回目に読み出された画素データＰＤに対応した、３ビットで第８〜第１４階調を表す階調分割ＳＦデータＱＤ２を書き込み、これを読み出す。
【０１１１】
セレクタ４５０は、駆動制御回路２０から供給されたバンクメモリ選択信号ＳBKに応じて、第１バンクメモリ４３０及び第２バンクメモリ４４０の内の一方から読み出された階調分割ＳＦデータＱＤ１又はＱＤ２を、読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。
【０１１２】
以下に、駆動制御回路２０による制御に従って為されるＳＦメモリ４０の内部動作について図１２を参照しつつ説明する。
【０１１３】
先ず、ＳＦデータ階調分割回路３２は、フレームメモリ２からの第１回目の読み出しに基づくＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々を順次、階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)に変換して第１バンクメモリ４３０に供給する。この間、駆動制御回路２０は、論理レベル１の書込イネーブル信号ＢＫ１Ｗを第１バンクメモリ４３０に供給する。よって、第１バンクメモリ４３０は、かかる書込イネーブル信号ＢＫ１Ｗに応じて、階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)各々を順次書き込む。ここで、１フレーム分の階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)の全てが第１バンクメモリ４３０に書込まれると、ＳＦデータ階調分割回路３２は、フレームメモリ２からの第２回目の読み出しに基づくＳＦデータＧＤ(1,1)〜ＧＤ(n,m)各々を順次、階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)に変換して第２バンクメモリ４４０に供給する。この間、駆動制御回路２０は、書込動作を停止させるべき論理レベル０の書込イネーブル信号ＢＫ１Ｗ、並びに図９に示す如きサブフィールドＳＦ１〜ＳＦ７各々のアドレス行程Ｗの実施期間に亘り読出動作を実施させるべき論理レベル１の読出イネーブル信号ＢＫ１Ｒを、夫々第１バンクメモリ４３０に供給する。これにより、第１バンクメモリ４３０は、論理レベル１の読出イネーブル信号ＢＫ１Ｒが供給されている期間内において、１フレーム分の階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)各々を順次読み出す。すなわち、第１バンクメモリ４３０は、夫々が第１〜第７階調を表す１フレーム分の階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)を、サブフィールドＳＦ１〜ＳＦ７各々に対応したタイミングで７回に亘り繰り返し読み出すのである。又、この間、駆動制御回路２０は、論理レベル１の書込イネーブル信号ＢＫ２Ｗを第２バンクメモリ４４０に供給する。よって、第２バンクメモリ４４０は、かかる書込イネーブル信号ＢＫ２Ｗに応じて、階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)各々を順次書き込む。ここで、１フレーム分の階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)の全てが第２バンクメモリ４４０に書込まれると、駆動制御回路２０は、書込動作を停止させるべき論理レベル０の書込イネーブル信号ＢＫ２Ｗ、並びに図９に示す如きサブフィールドＳＦ８〜ＳＦ１３各々のアドレス行程Ｗの実施期間に亘り読出動作を実施させるべき論理レベル１の読出イネーブル信号ＢＫ２Ｒを、夫々第２バンクメモリ４４０に供給する。これにより、第２バンクメモリ４４０は、論理レベル１の読出イネーブル信号ＢＫ２Ｒが供給されている期間内において、１フレーム分の階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)各々を順次読み出す。すなわち、第２バンクメモリ４４０は、夫々が第８〜第１４階調を表す１フレーム分の階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)を、サブフィールドＳＦ８〜ＳＦ１３各々に対応したタイミングにて６回に亘り繰り返し読み出すのである。
【０１１４】
駆動制御回路２０は、図１２に示す如く、論理レベル０の書込イネーブル信号ＢＫ１Ｗを第１バンクメモリ４３０に供給している間に亘り論理レベル１のバンクメモリ選択信号ＳBKをセレクタ４５０に供給する。又、駆動制御回路２０は、論理レベル０の書込イネーブル信号ＢＫ２Ｗを第２バンクメモリ４４０に供給している間に亘り論理レベル０のバンクメモリ選択信号ＳBKをセレクタ４５０に供給する。よって、セレクタ４５０は、図１２に示す如く、バンクメモリ選択信号ＳBKが論理レベル１である間は、第１バンクメモリ４３０から繰り返し７回に亘り読み出された１フレーム分の階調分割ＳＦデータＱＤ１(1,1)〜ＱＤ１(n,m)を読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。そして、バンクメモリ選択信号ＳBKが論理レベル０に切り替わると、セレクタ４５０は、図１２に示す如く第２バンクメモリ４４０から繰り返し７回に亘り読み出された１フレーム分の階調分割ＳＦデータＱＤ２(1,1)〜ＱＤ２(n,m)を読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。
【０１１５】
ＳＦデータ復元回路３３は、ＳＦメモリ４０から供給された読出階調分割ＳＦデータＱＤＲが階調分割ＳＦデータＱＤ１である場合には、これを図１３（ａ）に示す階調分割変換テーブルに従って４ビットのＳＦデータＧＤに変換し、これをアドレスデータ変換回路３４に供給する。尚、この際、階調分割ＳＦデータＱＤ１が[１１１]を示す場合には、ＳＦデータ復元回路３３は、４ビットの無効データ［１１１１］をＳＦデータＧＤとしてアドレスデータ変換回路３４に供給する。又、ＳＦメモリ４０から供給された読出階調分割ＳＦデータＱＤＲが階調分割ＳＦデータＱＤ２である場合には、ＳＦデータ復元回路３３は、これを図１３（ｂ）に示す階調分割変換テーブルに従って４ビットのＳＦデータＧＤに変換し、これをアドレスデータ変換回路３４に供給する。尚、この際、階調分割ＳＦデータＱＤ２が[０００]を示す場合には、ＳＦデータ復元回路３３は、４ビットの無効データ［１１１１］をＳＦデータＧＤとしてアドレスデータ変換回路３４に供給する。
【０１１６】
アドレスデータ変換回路３４は、ＳＦデータ復元回路３３から供給されたＳＦデータＧＤを、図１０に示す如き変換テーブルに従って１３ビットのアドレスデータＡＤＤに変換する。この際、アドレスデータＡＤＤの第１〜第１３ビットは、夫々サブフィールドＳＦ１〜ＳＦ１３に対応しており、その対応したサブフィールドＳＦのアドレス行程Ｗにおいて消去アドレス放電を生起させるか否かを示すものである。すなわち、アドレスデータＡＤＤ中の各ビットは、そのビット桁に対応したサブフィールドＳＦで消去アドレス放電を生起させる場合には論理レベル１、生起させない場合には論理レベル０となる。尚、アドレスデータ変換回路３４は、ＳＦデータ復元回路３３から供給されたＳＦデータＧＤが［１１０１］である場合には、第１〜第１３ビットが全て消去アドレス放電を生起させないことを示す論理レベル０となるアドレスデータＡＤＤを生成する。
【０１１７】
そして、アドレスデータ変換回路３４は、先ず、図９に示すサブフィールドＳＦ１のアドレス行程Ｗの実行タイミングにて、アドレスデータＡＤＤ中における第１ビットのみを抽出し、これをＳＦ１アドレスデータビットＤＢとして１フレーム分（ＤＢ(1,1)〜ＤＢ(n,m)）に亘り順次、アドレスドライバ６に供給する。次に、アドレスデータ変換回路３４は、図９に示すサブフィールドＳＦ２のアドレス行程Ｗの実行タイミングにて、アドレスデータＡＤＤ中における第２ビットのみを抽出し、これをＳＦ２アドレスデータビットＤＢとして１フレーム分（ＤＢ(1,1)〜ＤＢ(n,m)）に亘り順次、アドレスドライバ６に供給する。次に、アドレスデータ変換回路３４は、図９に示すサブフィールドＳＦ３のアドレス行程Ｗの実行タイミングにて、アドレスデータＡＤＤ中における第３ビットのみを抽出し、これをＳＦ３アドレスデータビットＤＢとして１フレーム分（ＤＢ(1,1)〜ＤＢ(n,m)）に亘り順次、アドレスドライバ６に供給する。以下、同様にして、アドレスデータ変換回路３４は、サブフィールドＳＦ（ＳＦ４〜ＳＦ１３）のアドレス行程Ｗの実行タイミングにて、アドレスデータＡＤＤ中におけるそのＳＦに対応したビット桁（第４ビット〜第１３ビット）のみを抽出し、これをＳＦ（４〜１３）アドレスデータビットＤＢとして１フレーム分（ＤＢ(1,1)〜ＤＢ(n,m)）に亘り順次、アドレスドライバ６に供給する。
【０１１８】
よって、図８に示されるプラズマディスプレイ装置において、１３個のサブフィールドＳＦ１〜ＳＦ１３にてＰＤＰを１４階調駆動するにあたり、ＳＦメモリ４０としては、３ビットのデータを１フレーム分記憶可能なバンクメモリを２つ用意すれば良いことになる。従って、図１に示す如き、サブフィールド数分のビット数を有するデータを１フレーム分記憶可能なバンクメモリが２つ必要となるプラズマディスプレイ装置に比して、ＳＦメモリの記憶容量を削減することが可能となる。
【０１１９】
尚、上記実施例においては、図９に示す如き１３個のサブフィールド（ＳＦ１〜ＳＦ１３）によってＰＤＰを１４階調で駆動するプラズマディスプレイ装置に本発明を適用した場合の動作について説明したが、１４階調以上でＰＤＰを駆動する際にも適用可能である。
【０１２０】
以下に、図１５に示す如き発光駆動シーケンス（サブフィールドＳＦ１〜ＳＦ１９）に従ってＰＤＰを２０階調で駆動する際の動作を一例にとって、ＳＦメモリ４０の書込及び読出動作について説明する。
【０１２１】
この際、フレームメモリ２は、供給されてくる各画素毎の画素データＰＤを１フレーム分毎に交互に切り替えて書き込む２つの第１及び第２フレームメモリからなる。ここで、第１のフレームに対応した画素データ群、及び第２のフレームに対応した画素データ群が順次Ａ／Ｄ変換器１から供給される場合、先ず、第１フレームメモリが第１のフレームに対応した画素データ群を書き込み、次に、第２フレームメモリが第２のフレームに対応した画素データ群を書き込む。この間、第１フレームメモリは、上述した如く書き込まれた第１のフレームに対応した画素データ群を書込速度の３倍の速度にて順次、３回に亘り繰り返し読み出す。そして、第１フレームメモリによる第３回目の読み出し終了後、引き続き第２フレームメモリが第２のフレームに対応した画素データ群を書込速度の３倍の速度にて順次、３回に亘り繰り返し読み出す。
【０１２２】
ＳＦデータ生成回路３１は、フレームメモリ２から読み出された画素データＰＤ（８ビット）に対して、前述した如き多階調化処理を施すことにより第１〜第２０階調各々を示す５ビットのＳＦデータＧＤを生成し、これをＳＦデータ階調分割回路３２に供給する。
【０１２３】
ＳＦデータ階調分割回路３２は、フレームメモリ２からの第１回目の読み出しに対応して生成されたＳＦデータＧＤに対しては、これを図１６（ａ）に示す如き階調分割変換テーブルに従って３ビットの階調分割ＳＦデータＱＤ１に変換してＳＦメモリ４０に供給する。すなわち、ＳＦデータ階調分割回路３２は、第１〜第２０階調の内の第１〜第７階調を夫々[０００]〜[１１０]にて表す３ビットの階調分割ＳＦデータＱＤ１をＳＦメモリ４０に供給するのである。
【０１２４】
又、ＳＦデータ階調分割回路３２は、フレームメモリ２からの第２回目の読み出しに対応して生成されたＳＦデータＧＤに対しては、これを図１６（ｂ）に示す如き階調分割変換テーブルに従って３ビットの階調分割ＳＦデータＱＤ２に変換してＳＦメモリ４０に供給する。すなわち、ＳＦデータ階調分割回路３２は、第１〜第２０階調の内の第８〜第１３階調を夫々［００１］〜[１１０]にて表す３ビットの階調分割ＳＦデータＱＤ２をＳＦメモリ４０に供給するのである。
【０１２５】
又、ＳＦデータ階調分割回路３２は、フレームメモリ２からの第３回目の読み出しに対応して生成されたＳＦデータＧＤに対しては、これを図１６（ｃ）に示す如き階調分割変換テーブルに従って３ビットの階調分割ＳＦデータＱＤ３に変換してＳＦメモリ４０に供給する。すなわち、ＳＦデータ階調分割回路３２は、第１〜第２０階調の内の第１４〜第２０階調を夫々［００１］〜[１１１]にて表す３ビットの階調分割ＳＦデータＱＤ３をＳＦメモリ４０に供給するのである。
【０１２６】
このように、フレームメモリ２の第１回目の読出しに対応して生成された階調分割ＳＦデータＱＤ１（第１〜第７階調を示す）、第２回目の読出しに対応して生成された階調分割ＳＦデータＱＤ２（第８〜第１３階調を示す）及び第３回目の読出しに対応して生成された階調分割ＳＦデータＱＤ３（第１４〜第２０階調を示す）が順次、ＳＦメモリ４０に供給される。
【０１２７】
この際、先ず、ＳＦメモリ４０の第１バンクメモリ４３０が、フレームメモリ２の第１回目の読み出しに対応して生成された階調分割ＳＦデータＱＤ１を書き込む。
【０１２８】
次に、ＳＦメモリ４０の第２バンクメモリ４４０が、フレームメモリ２の第２回目の読み出しに対応して生成された階調分割ＳＦデータＱＤ２を書き込むと共に、第１バンクメモリ４３０が書込済みの階調分割ＳＦデータＱＤ１を読み出す。この際、セレクタ４５０は、かかる階調分割ＳＦデータＱＤ１を読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。
【０１２９】
次に、第１バンクメモリ４３０が、フレームメモリ２の第３回目の読み出しに対応して生成された階調分割ＳＦデータＱＤ３を書き込むと共に、第２バンクメモリ４４０が書込済みの階調分割ＳＦデータＱＤ２を読み出す。この際、セレクタ４５０は、かかる階調分割ＳＦデータＱＤ２を読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。
【０１３０】
次に、第２バンクメモリ４４０が、フレームメモリ２の次のフレームに対する第１回目の読み出しに対応して生成された階調分割ＳＦデータＱＤ１を書き込むと共に、第１バンクメモリ４３０が書込済みの階調分割ＳＦデータＱＤ３を読み出す。この際、セレクタ４５０は、かかる階調分割ＳＦデータＱＤ３を読出階調分割ＳＦデータＱＤＲとしてＳＦデータ復元回路３３に供給する。
【０１３１】
ＳＦデータ復元回路３３は、読出階調分割ＳＦデータＱＤＲとして、階調分割ＳＦデータＱＤ１が供給された場合には図１６（ａ）、階調分割ＳＦデータＱＤ２が供給された場合には図１６（ｂ）、階調分割ＳＦデータＱＤ３が供給された場合には図１６（ｃ）に示す階調分割変換テーブルに夫々従って５ビットのＳＦデータＧＤに変換してアドレスデータ変換回路３４に供給する。尚、この際、階調分割ＳＦデータＱＤ１が[１１１]を示す場合には、ＳＦデータ復元回路３３は、５ビットの無効データ［１１１１１］をＳＦデータＧＤとしてアドレスデータ変換回路３４に供給する。又、階調分割ＳＦデータＱＤ２が[０００]又は[１１１]を示す場合には、ＳＦデータ復元回路３３は、５ビットの無効データ［１１１１１］をＳＦデータＧＤとしてアドレスデータ変換回路３４に供給する。又、階調分割ＳＦデータＱＤ２が[０００]を示す場合には、ＳＦデータ復元回路３３は、５ビットの無効データ［１１１１１］をＳＦデータＧＤとしてアドレスデータ変換回路３４に供給する。
【０１３２】
すなわち、先ず、第１バンクメモリ４３０から読み出された階調分割ＳＦデータＱＤ１に基づき、図１７に示す如き第１〜第７階調各々を示すＳＦデータＧＤがアドレスデータ変換回路３４に供給される。よって、この際、図１７に示す如きサブフィールドＳＦ１〜ＳＦ７の内の１のサブフィールドのみで放電セルＰに対して消去アドレス放電が生起させるべき駆動が為される。
【０１３３】
次に、第２バンクメモリ４４０から読み出された階調分割ＳＦデータＱＤ２に基づき、図１７に示す如き第８〜第１３階調各々を示すＳＦデータＧＤがアドレスデータ変換回路３４に供給される。よって、この際、図１７に示す如きサブフィールドＳＦ８〜ＳＦ１３の内の１のサブフィールドのみで放電セルＰに対して消去アドレス放電が生起させるべき駆動が為される。
【０１３４】
次に、第１バンクメモリ４３０から読み出された階調分割ＳＦデータＱＤ３に基づき、図１７に示す如き第１４〜第２０階調各々を示すＳＦデータＧＤがアドレスデータ変換回路３４に供給される。よって、この際、図１７に示す如きサブフィールドＳＦ１４〜ＳＦ１９の内の１のサブフィールドのみで放電セルＰに対して消去アドレス放電が生起させるべき駆動が為される。
【０１３５】
以上の如き一連の処理により、第１バンクメモリ４３０及び第２バンクメモリ４４０各々の記憶容量を増加することなく階調数の増加を図ることができるようになる。
【０１３６】
又、上記実施例においては、第１バンクメモリ４３０及び第２バンクメモリ４４０各々に対して、夫々異なる階調範囲を表す階調分割ＳＦデータＱＤ１、ＱＤ２又はＱＤ３を書き込ませるようにしているが、ＱＤ１及びＱＤ２同士（又はＱＤ２及びＱＤ３同士）で一部の階調を重複させるようにしても良い。
【０１３７】
この際、ＳＦデータ階調分割回路３２は、フレームメモリ２の第１回目の読み出しの際には例えば図１８（ａ）に示す階調分割変換テーブルに従って、４ビットで第１〜第１２階調を表すＳＦデータＧＤを３ビットの階調分割ＳＦデータＱＤ１に変換し、これを第１バンクメモリ４３０に供給する。尚、階調分割ＳＦデータＱＤ１は、図１８（ａ）に示す如く第１〜第７階調なる階調範囲を夫々３ビットの［０００］〜[１１０]にて表すものである。又、ＳＦデータ階調分割回路３２は、フレームメモリ２の第２回目の読み出しの際には例えば図１８（ｂ）に示す階調分割変換テーブルに従って、４ビットで第１〜第１２階調を表すＳＦデータＧＤを３ビットの階調分割ＳＦデータＱＤ２に変換し、これを第２バンクメモリ４４０に供給する。尚、階調分割ＳＦデータＱＤ２は、図１８（ｂ）に示す如く第６〜第１２階調なる階調範囲を夫々３ビットの［００１］〜[１１１]にて表すものである。これにより、第１バンクメモリ４３０から読み出された階調分割ＳＦデータＱＤ１に基づいて第１〜第７階調に対応した駆動が為され、第２バンクメモリ４４０から読み出された階調分割ＳＦデータＱＤ２に基づいて第６〜第１２階調に対応した駆動が為される。この際、第６階調及び第７階調に関しては、図１８（ａ）及び図１８（ｂ）にて示されるように、階調分割ＳＦデータＱＤ１及びＱＤ２の双方で表すことができる。よって、第６階調及び第７階調に対応した駆動を実施する場合には、第１バンクメモリ４３０及び第２バンクメモリ４４０のいずれから階調分割ＳＦデータＱＤの読み出しを行っても良い。従って、低輝度（第１〜第６階調）駆動の状態から高輝度（第７〜第１２階調）駆動の状態に切り替える際に、第１バンクメモリ４３０及び第２バンクメモリ４４０各々からの読み出し出力を切り替えるセレクタ４５０において、切り替え時期の選択肢が増える。
【０１３８】
尚、図１及び図８に示されるフレームメモリ２では、入力映像信号に基づく画素データを書き込みこれを書き込み時のｋ倍（ｋ：２以上の整数）の速さで読み出すようにしているが、これは、入力映像信号のフレームレートと、ＰＤＰ１０での表示レートとが同一であることを前提としているからである。例えば、入力映像信号のフレームレートと、ＰＤＰ１０における１フレーム分の画像の表示レートとが共にＮＴＳＣ（National Television System Committee）方式に対応したフレームレート[１フレーム／60sec]である場合には、フレームメモリ２は、このフレームレートのｋ倍で読み出しを行うのである。
【０１３９】
しかしながら、フレームメモリ２としては、表示レートとは異なるフレームレートを有する入力映像信号が供給された際には、これを表示レートに変換する、いわゆるフレームレート変換機能を搭載したものがある。例えば、ＰＤＰ１０の表示レートがＮＴＳＣ方式に対応したフレームレートである際に、ＰＡＬ（Phase Alternating Line）方式の入力映像信号が供給された場合には、フレームメモリ２は、これをＮＴＳＣ方式に対応したフレームレートに変換する。すなわち、この際、フレームメモリ２は、ＰＡＬ方式に対応したフレームレート[１フレーム／50sec]にて、入力映像信号に基づく画素データを書き込み、これをＮＴＳＣ方式の表示レート[１フレーム／60sec]のｋ倍の速度で読み出すのである。尚、フレームメモリ２の読み出し速度はｋ倍以上であれば良い。
【０１４０】
要するに、実際には、図１及び図８に示されるフレームメモリ２は、入力映像信号に基づく各画素毎の画素データを書き込みこれを表示レートのｋ倍（ｋ：２以上の整数）以上の速さにて、１フレーム分毎にｋ回繰り返し読み出すものなのである。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１実施例による表示装置としてのプラズマディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図３】図１に示されるフレームメモリ２、第１バンクメモリ４３及び第２バンクメモリ４４各々の動作を示す図である。
【図４】ＳＦメモリ４の内部構成を示す図である。
【図５】ＳＦメモリ４の他の内部構成を示す図である。
【図６】図５に示される第１バンクメモリ４３ａ及び第２バンクメモリ４４ａ各々の動作の一例を示す図である。
【図７】図５に示される第１バンクメモリ４３ａ及び第２バンクメモリ４４ａ各々の動作の他の一例を示す図である。
【図８】本発明の第２実施例による表示装置としてのプラズマディスプレイ装置の概略構成を示す図である。
【図９】図８に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの一例を示す図である。
【図１０】図９に示される発光駆動シーケンスに基づく発光駆動パターンの一例を示す図である。
【図１１】ＳＦデータ生成回路３１において画素データＰＤを変換画素データＨＤに変換する際の変換特性の一例を示す図でる。
【図１２】図８に示されるフレームメモリ２、ＳＦメモリ４０内の第１バンクメモリ４３０及び第２バンクメモリ４４０各々の動作を示す図である。
【図１３】ＳＦデータ階調分割回路３２及びＳＦデータ復元回路３３における階調分割変換テーブルの一例を示す図である。
【図１４】図８に示されるＳＦメモリ４０の内部構成の一例を示す図である。
【図１５】図８に示されるプラズマディスプレイ装置において採用される発光駆動シーケンスの他の一例を示す図である。
【図１６】ＳＦデータ階調分割回路３２及びＳＦデータ復元回路３３における階調分割変換テーブルの他の一例を示す図である。
【図１７】図１５に示される発光駆動シーケンスに基づく発光駆動パターンの一例を示す図である。
【図１８】ＳＦデータ階調分割回路３２及びＳＦデータ復元回路３３における階調分割変換テーブルの他の一例を示す図である。
【符号の説明】
【０１４２】
２     フレームメモリ
３     ＳＦデータ生成回路
４,40  ＳＦメモリ
６     アドレスドライバ
２０   駆動制御回路
43,430 第１バンクメモリ
44,440 第２バンクメモリ
【図１】
2008225046.tif 000003
【図２】
2008225046.tif 000004
【図３】
2008225046.tif 000005
【図４】
2008225046.tif 000006
【図５】
2008225046.tif 000007
【図６】
2008225046.tif 000008
【図７】
2008225046.tif 000009
【図８】
2008225046.tif 000010
【図９】
2008225046.tif 000011
【図１０】
2008225046.tif 000012
【図１１】
2008225046.tif 000013
【図１２】
2008225046.tif 000014
【図１３】
2008225046.tif 000015
【図１４】
2008225046.tif 000016
【図１５】
2008225046.tif 000017
【図１６】
2008225046.tif 000018
【図１７】
2008225046.tif 000019
【図１８】
2008225046.tif 000020