(57)【要約】【課題】高精度で実用的なシミュレーションを可能にする拡散抵抗モデルと、これを用いたパラメータ抽出方法とを提供することを目的とする。【解決手段】パラメータ抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース／ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ（ａ）と、ソース側およびドレイン側のメッシュ状の抵抗回路網と、メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第１のトランジスタとを含む拡散層抵抗モデルを用いて拡散抵抗のパラメータ抽出を行うステップ（ｂ）とを備えている。また、拡散層抵抗モデルに含まれるトランジスタ数は、ゲート幅方向に配置された抵抗の数より少ない。【選択図】図３
2008225557.tif 000002
【特許請求の範囲】
【請求項１】
マスクレイアウト情報から解析対象となるトランジスタのソース／ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ（ａ）と、
ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第１のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ（ｂ）とを備え、
前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ないマスクレイアウトパラメータの抽出方法。
【請求項２】
前記拡散層抵抗モデルにおいて、前記第１のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の全端子のうちの一部のみに接続されていることを特徴とする請求項１に記載のマスクレイアウトパラメータの抽出方法。
【請求項３】
前記拡散層抵抗モデルにおいて、前記第１のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子のみに接続されていることを特徴とする請求項１または２に記載のマスクレイアウトパラメータの抽出方法。
【請求項４】
前記拡散層抵抗モデルにおいて、前記第１のトランジスタは、前記各メッシュ状抵抗回路網におけるゲート幅方向の中央に位置する端子と両端部に位置する端子とに接続されていることを特徴とする請求項１または２に記載のマスクレイアウトパラメータの抽出方法。
【請求項５】
前記第１のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上にはそれぞれ抵抗が配置されていることを特徴とする請求項４に記載のマスクレイアウトパラメータの抽出方法。
【請求項６】
前記第１のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線上に配置された抵抗の抵抗値は、前記ソース／ドレインのゲート長方向の長さと前記ソース／ドレイン上に配置されたコンタクトの数とに応じて設定されることを特徴とする請求項５に記載のマスクレイアウトパラメータの抽出方法。
【請求項７】
前記解析対象となるトランジスタは、互いに直列に接続され、一方の前記ソース／ドレインを共用する複数の第２のトランジスタであり、
前記共用されたソース／ドレインにコンタクトが接続されない場合には、前記第１のトランジスタと前記各メッシュ状抵抗回路網におけるゲート幅方向の両端部に位置する端子とを接続する配線の抵抗値を０とすることを特徴とする請求項４に記載のマスクレイアウトパラメータの抽出方法。
【請求項８】
前記拡散層抵抗モデルは、前記各メッシュ状抵抗回路網におけるゲート幅方向の一方の端部に位置する端子に接続された第３のトランジスタと、前記各メッシュ状抵抗回路網におけるゲート幅方向の他方の端部に位置する端子に接続された第４のトランジスタとをさらに含んでおり、前記第１のトランジスタ、前記第３のトランジスタ、および前記第４のトランジスタは、前記解析対象のトランジスタを分割したものであることを特徴とする請求項１または２に記載のマスクレイアウトパラメータの抽出方法。
【請求項９】
前記解析対象となるトランジスタの少なくとも１つのソース／ドレインには、複数のコンタクトが接続されていることを特徴とする請求項１〜８のうちいずれか１つに記載のマスクレイアウトパラメータの抽出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータを使用した半導体装置の設計およびシミュレーションに関するものであり、特に、マスクレイアウトパラメータの抽出方法、およびこれによって求められたネット情報を使用した設計ならびにシミュレーション技術に関する。
【背景技術】
【０００２】
マイクロプロセッサに代表されるＬＳＩ（Large Scale Integrated）は、一般に「セル」と呼ばれ、基本機能を有する単位回路を多数組み合わせることにより構成されている。ＬＳＩの高性能化及び高集積化に伴い、ＬＳＩ回路設計の根幹を成すセルの回路設計を高精度に行なうためのＣＡＤ（Computer Aided Design）ツールの役割が重要度を増している。
【０００３】
設計精度に深く関わるＣＡＤツールの１つとしてマスクレイアウトパラメータ抽出装置（ＬＰＥ：layout parameter extractor）がある。ＬＰＥを用いて、設計されたセルのマスクレイアウトデータから、配置された各素子の特性情報と接続情報等を含むネットリストを生成する。ここでの特性情報としては、拡散層、ゲート、配線などにおける寄生素子（寄生抵抗、寄生容量）、トランジスタのサイズ（ゲート長、ゲート幅）、拡散層の面積、周辺長等がある。
【０００４】
さらに、回路シミュレータを用いて、設計されたセル及びＬＳＩを対象として、ＭＯＳ(metal oxide semiconductor）トランジスタ、容量素子及び抵抗素子等の各素子の接続情報、並びにトランジスタサイズ（トランジスタ幅及びトランジスタ長）、容量値及び抵抗値等の各素子の特性情報を含むネットリストに基づいて、当該セル及びＬＳＩの動作を想定したシミュレーションを行なう。
【０００５】
近年、システムＬＳＩなどの開発において、ＬＰＥを用いて行うシミュレーション精度のより一層の向上が要求されている。特に、半導体プロセスの微細化が進むにつれて、拡散層の寄生抵抗は、ＭＯＳトランジスタのオン抵抗に対して相対的に大きくなり、セルにおける拡散層のレイアウトパターンやコンタクトの配置などが回路の性能に大きく影響するようになってきている。
【０００６】
図１０は、ＭＯＳトランジスタのレイアウト例を示す平面図である。同図において、高濃度の不純物を含むソースＳ、ドレインＤと、ゲートＧとを有し、周囲を基板上部に形成された素子分離領域ＳＴＩに囲まれたＭＯＳトランジスタが示されている。また、ここに示す例では、コンタクトＣＡがソースＳ上には１個、ドレインＤ上には２個形成されている。図１０に示すように、コンタクトＣＡの数が少ない場合、またコンタクトＣＡの配置箇所が偏った場合には、拡散層（ソースＳおよびドレインＤ）の寄生抵抗が影響するため、設計精度の向上には、拡散層の寄生抵抗の効果をシミュレーションに反映する事が必要である。
【０００７】
図１１（ａ）、（ｂ）は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。拡散層の寄生抵抗を正確にモデリングするために、理想的には、図１１（ａ）に示すような回路モデルが必要になる。すなわち、トランジスタのゲート幅方向の拡散層の寄生抵抗を表現するために、１個のトランジスタを複数個に分割し、各トランジスタをメッシュ状の抵抗に接続する。なお、図１１（ｂ）は、図１１（ａ）での抵抗記号を省略し、代わりに抵抗を太線で示すメッシュ状抵抗Ｒｍｅｓｈで示したものである。ここで、「メッシュ状抵抗」とは、ゲート長方向およびゲート幅方向に沿って配置された複数の抵抗が、等価回路において網目を構成するように互いに接続された抵抗回路網のことを意味するものとする。
【０００８】
図１１（ａ）、（ｂ）において、Ｔｒ１、Ｔｒ２は分割されたトランジスタであり、Ｔｒ１は端部に配置されたトランジスタ、Ｔｒ２は中心部に配置されたトランジスタである。例えば、Ｔｒ１を２個、Ｔｒ２を９個とし、元々のトランジスタのゲート幅をＷとすると、Ｔｒ１のゲート幅Ｗ１はＷ／２０、Ｔｒ２のゲート幅Ｗ２はＷ／１０である。Ｒｘ１、Ｒｘ２は横方向の拡散層の抵抗、Ｒｙ１、Ｒｙ２は縦方向の拡散層の抵抗で、横方向のメッシュ幅をΔＸ、縦方向のメッシュ幅をΔＹ、Ｒｓを拡散層のシート抵抗とすると、下記の関係が成り立つ。
【０００９】
Ｒｘ１＝Ｒｓ＊（２ΔＸ／ΔＹ）  ・・・（１）
Ｒｘ２＝Ｒｓ＊（ΔＸ／ΔＹ）  ・・・（２）
Ｒｙ１＝Ｒｓ＊（２ΔＹ／ΔＸ）  ・・・（３）
Ｒｙ２＝Ｒｓ＊（ΔＹ／ΔＸ）  ・・・（４）
横方向の拡散層の長さをＤとし、横方向の分割数を２個、縦方向の分割数を１０個とし、横方向のメッシュ幅をΔＸ、縦方向のメッシュ幅をΔＹと表すと、
ΔＸ＝Ｄ／２  ・・・（５）
ΔＹ＝Ｗ／１０  ・・・（６）
となる。
【００１０】
図１１（ａ）、（ｂ）において、Ｇはゲート、Ｓはソース、Ｄはドレイン、Ｒｃはコンタクト抵抗、Ｖｇはゲート端子、Ｖｓはソース端子、Ｖｄはドレイン端子をそれぞれ示す。実際の各Ｔｒ間にはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。
【００１１】
以上の方法によれば、１個のトランジスタを複数個の仮想的なトランジスタに分割し、各仮想トランジスタを流れる電流を解析することができるので、拡散層の各部分での寄生抵抗を詳細に見積もることが可能となる。
【００１２】
また、拡散層の抵抗値を高精度に抽出する方法が記載された文献としては、特許文献１がある。当該文献に記載された発明では、まず、ＭＯＳトランジスタの種類と、拡散領域の矩形情報と、その拡散抵抗値との組みを登録したデータベースをあらかじめ準備しておく。次に、マスクレイアウト情報から抽出されたデータからＭＯＳトランジスタと拡散抵抗とを認識し、それらの素子部分の図形的な構成情報とプロセス情報を既存のテクノロジＣＡＤ（ＴＣＡＤ）を用いて処理し、データベースから拡散抵抗値の算出等を行う。
【特許文献１】特開平１０−１０７１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１１（ａ）、（ｂ）に示したモデルを用いる場合、解析すべきトランジスタ数が多数（例えば１１個）あり、回路シミュレーション時間が膨大になるという課題がある。従って、このモデルを実際に使用するのは困難であった。シミュレーション時間を短縮するためには演算量を低減できる単純なモデルを用いることが好ましいが、一般的にシミュレーション精度と処理時間の長さとはトレードオフの関係にあり、実用的で且つ十分な精度を満たす拡散抵抗の抽出方法は知られていない。
【００１４】
一方、特許文献１の方法では、具体的なデータベース化の方法とデータベースの補間の方法が記載されているものの、精度を高める方法に関しては記載されておらず、十分に高い精度を得ることは困難であった。
【００１５】
上記課題に鑑み、本発明は、高精度で実用的なシミュレーションを可能にする拡散抵抗モデルと、これを用いたパラメータ抽出方法とを提供することを目的とする。
【課題を解決するための手段】
【００１６】
上述の課題の解決を図るため、本願発明者らは、まず、図１１（ａ）、（ｂ）に示すモデルの簡略化を行い、回路シミュレーションにおける演算量の低減を行ってみた。具体的には、図１２に示すように、拡散層のメッシュ状抵抗Ｒｍｅｓｈは図１１（ｂ）と同様にしたまま、トランジスタの数を１つに減らし、メッシュ状抵抗Ｒｍｅｓｈの各１１個の端子が１つのトランジスタのソースＳあるいはドレインＤに接続するモデル（以下、「検討例に係るモデル」と称する）を作成した。図１２において、Ｇはゲート、Ｓはソース、Ｄはドレイン、Ｒｃはコンタクト抵抗、Ｖｇはゲート端子、Ｖｓはソース端子、Ｖｄはドレイン端子をそれぞれ示す。実際のＴｒにはゲート抵抗が接続され、ドレイン端子間には配線抵抗が接続されているが、ここでは簡単のために省略する。図１２に示す検討例に係るモデルを用いて回路シミュレーションを行ったところ、処理時間は短縮したものの、拡散層の形状やコンタクト数の違いにより、十分な精度が得られない場合が出てくることが分かった。
【００１７】
そこで、本願発明者らは、この原因を明らかにするべく図１３に示すようなトランジスタの複数のパターンを作成し、図１２に示す検討例に係るモデルを用いて寄生抵抗（拡散層抵抗）の抽出を行い、回路シミュレーションを行った。
【００１８】
図１３は、ＭＯＳトランジスタが直列に接続された場合において、コンタクト数および拡散層（ソースおよびドレイン）の形状を変えた複数のレイアウトパターンを示す図である。ここでは、ＭＯＳトランジスタがＰチャネル型である場合を例としており、パターン１〜５のすべてで互いに直列に接続されたＭＯＳトランジスタの２つのゲートＧに挟まれたソースＳは共通になっている。図１３において、パターン１ではコンタクトＣＡ数がソースＳおよびドレインＤのそれぞれにつき５個と、コンタクトＣＡを設計上配置できる上限まで配置してある。パターン２ではドレインＤ上のコンタクトＣＡ数が５個に対してソースＳ上のコンタクトＣＡ数が３個、パターン３ではドレインＤ上のコンタクトＣＡ数が５個に対してソースＳ上のコンタクトＣＡ数が１個でゲート幅方向の中央部に設けられている。パターン４ではドレインＤ上のコンタクトＣＡ数が５個に対してソースＳ上のコンタクトＣＡ数が１個でパターン３に比べてゲート幅方向の端部に設けられている。パターン５では、ソースＳおよび一方のドレインＤが他方のドレインＤに比べてゲート幅方向に長くなっており、一方のドレインＤ上のコンタクトＣＡ数が７個、他方のドレインＤ上のコンタクトＣＡ数が５個で、ソースＳ上のコンタクトＣＡ数が１個でゲート幅方向における他方のドレインＤと対向していない側の端部に設けられている。
【００１９】
本願発明者らは、パターン１〜５のそれぞれに対して上述のモデルを用いた回路シミュレーションを行ってＭＯＳトランジスタの飽和電流値を算出し、得られた値を、最も精度が高い図１１（ａ）、（ｂ）に示すモデルを用いたシミュレーション結果と比較した。その結果、パターン１、２では図１２に示す検討例に係るモデルを用いた場合でも高精度に飽和電流値を見積もることができたが、コンタクト数が１個のパターン３、コンタクトＣＡがソースＳ端部上にあるパターン４、さらにソースＳおよび一方のドレインＤが他方のドレインＤに比べてゲート幅方向に長くなった場合のパターン５になるに従って精度が悪くなることが分かった。
【００２０】
これは、図１３を用いて以下のように説明できる。図１３の例では、図中に示す矢印のように、電流はソース端子からその両側（左右）に位置する複数のドレイン端子へと流れる。この図から、パターン１からパターン５に向かうに従って、縦方向（ゲート幅方向）に流れる電流の割合が増えている事が分かる。縦方向に流れる電流の割合が大きいということは、縦方向の拡散層抵抗の影響を大きく受けることを意味する。
【００２１】
これに対し、検討例に係るモデルでは、メッシュ状抵抗Ｒｍｅｓｈの各１１個の端子が１つのトランジスタのソースあるいはドレインに接続されており、縦方向の拡散層抵抗を実際よりも小さめに見積もっていることになる。そのため、検討例にモデルではパターン３、４、５での飽和電流値が高めに見積もられるものと考えられる。なお、トランジスタのソースとメッシュ状抵抗とを結ぶ配線およびドレインとメッシュ状抵抗とを結ぶ配線は共に抵抗値０として扱う。
【００２２】
この知見を踏まえ、本願発明者らは以下で説明する本願発明に想到した。
【００２３】
本発明のマスクレイアウトパラメータの抽出方法は、マスクレイアウト情報から解析対象となるトランジスタのソース／ドレインの拡散抵抗を、ソース側およびドレイン側のそれぞれにおいて少なくともゲート幅方向に複数個配置された抵抗で構成されたメッシュ状の抵抗回路網の形で抽出するステップ（ａ）と、ソース側およびドレイン側の前記メッシュ状の抵抗回路網と、前記メッシュ状の抵抗回路網の各々におけるゲート幅方向の中央に位置する端子に接続された第１のトランジスタとを含む拡散層抵抗モデルを用いて前記拡散抵抗のパラメータ抽出を行うステップ（ｂ）とを備え、前記拡散層抵抗モデルに含まれるトランジスタ数は、前記ゲート幅方向に配置された抵抗の数より少ない。
【００２４】
この方法で用いられる拡散層抵抗モデルでは、トランジスタの数をゲート幅方向に配置された抵抗の数よりも少なくしているため、ゲート幅方向の抵抗と同数のトランジスタを含むモデルを用いる場合に比べて回路シミュレーションにおける演算量を抑えて処理時間の短縮を図りつつ十分な精度で拡散抵抗の見積もりを行うことができる。
【００２５】
また、特に縦方向の拡散層抵抗が適度に考慮に入るように適宜トランジスタをメッシュ状の抵抗回路網のゲート幅方向の両端部に接続したり、適宜抵抗を設置するなどすることで、さらに精度良く拡散抵抗を見積もることが可能となる。
【発明の効果】
【００２６】
本発明のマスクレイアウトパラメータの抽出方法によれば、従来に比べてトランジスタ数を減らすことで、回路シミュレーションに要する時間を短縮し、設計コストの低減を図ることができる。また、ソース端子またはドレイン端子が複数個あるような場合でも、十分高い精度でソース／ドレインの拡散抵抗を見積もることが可能となる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る拡散層抵抗モデルを示す図である。
【００２８】
同図に示すように、本実施形態の拡散層抵抗モデルの特徴は、ＭＯＳトランジスタＴｒのソースＳが、ソースＳ側のメッシュ状抵抗の端子のうち、ゲート幅方向の中央に位置する端子に接続され、ドレインＤが、ドレインＤ側のメッシュ状抵抗のうち、ゲート幅方向の中心に位置する抵抗の端子に接続されていることにある。メッシュ状抵抗Ｒｍｅｓｈにおいてゲート長方向およびゲート幅方向に配置された抵抗の数やソース端子Ｖｓ、ドレイン端子Ｖｄの数や位置は任意に設定すればよいが、図１に示す例では図１１（ｂ）に示す従来例と同様に、１つの拡散層につき、ゲート幅方向に１０個の抵抗（端子は１１個）が、ゲート長方向に２列分配置されて、ソース端子Ｖｓは１個設けられ、ドレイン端子Ｖｓは２個設けられている。なお、ＭＯＳトランジスタＴｒのソースＳとメッシュ状抵抗Ｒｍｅｓｈとを結ぶ配線およびドレインＤとメッシュ状抵抗とを結ぶ配線は共に抵抗値０として扱う。なお、図中のＧはゲート、Ｒｃはコンタクト抵抗、Ｖｇはゲート端子を示す。
【００２９】
本実施形態の拡散層抵抗モデルでは、２つのドレイン端子ＶｄからトランジスタのドレインＤへと流れる電流（Ｎチャネル型ＭＯＳトランジスタの場合）は必ず縦方向（ゲート幅方向）に配置された抵抗を経由する。また、ＭＯＳトランジスタＴｒのソースＳからソース端子Ｖｓに流れる電流も同様に必ず縦方向の抵抗を経由して流れるので、検討例に係るモデルでは考慮されなかった縦方向の抵抗成分も考慮に入れた回路シミュレーションを行うことが可能になる。
【００３０】
また、ＭＯＳトランジスタのソースＳおよびドレインＤがそれぞれメッシュ状抵抗Ｒｍｅｓｈの端子のうちゲート幅方向の中央に位置する端子に接続することにより、ゲート幅方向の中央からずれた端子に接続する場合に比べてソース端子Ｖｓおよびドレイン端子Ｖｄの位置の変更によるシミュレーション精度のばらつきを抑えることができる。
【００３１】
次に、本実施形態の拡散層抵抗モデルを用いることの効果を定量的に示すため、図１３に示すパターン１〜５のそれぞれについて寄生抵抗を抽出し、図１に示す本実施形態のモデルを用いて回路シミュレーションを行った。
【００３２】
図２は、図１３に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。図２では、精度が最も高い図１１（ｂ）に示すモデルを用いて得られた飽和電流値を１００％とした場合の値を示している。なお、比較対象として図１１（ｂ）に示すモデルを用いるのは、当該モデルがコンタクトＣＡの位置や数、拡散層の形状によらず最も詳細に回路シミュレーションを行えるモデルであるためである。従って、図１１（ｂ）に示すモデルを用いて算出する飽和電流値は、ここでは実際の飽和電流値として代用される。
【００３３】
図２に示す結果から、パターン３を除いて本実施形態のモデルを用いた回路シミュレーションで得られた飽和電流値の方が図１３に示すモデルを用いて得られた飽和電流値よりも小さくなっており、拡散層抵抗をやや高めに見積もっていることが分かる。また、検討例に係るモデルを用いた場合の最大誤差が４．５％であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は１．７％となっており、シミュレーション精度を大きく改善できることが分かる。また、ＭＯＳトランジスタＴｒを１個しか想定しないため、図１２に示す例に比べて回路シミュレーションに要する時間を大幅に短縮することができる。
【００３４】
なお、本実施形態の拡散層抵抗モデルを用いて回路シミュレーションする際には、まず、マスクレイアウト情報からＬＰＥを用いてＭＯＳトランジスタの拡散抵抗の他、拡散層の形状やコンタクトの数や位置、ゲート長などの情報を抽出する。一方で、ＴＥＧ（Test Element Group)に含まれるＭＯＳトランジスタについての拡散層抵抗を実測してこの実測データをメモリ等に保存する。次いで、ＬＰＥにより保存された実測データを用いて、本実施形態の拡散層抵抗モデルにおける寄生抵抗（拡散層抵抗）のパラメータ抽出を行う。次に、トランジスタに関するその他のパラメータと共に拡散層抵抗のパラメータを回路シミュレータに入力し、回路シミュレーションを行う。
【００３５】
なお、図１ではゲート長方向とゲート幅方向で２個×１０個の抵抗で各メッシュ状抵抗Ｒｍｅｓｈが構成される例を示したが、各メッシュ状抵抗は、ゲート長方向には１個以上、ゲート幅方向には２個以上の偶数個の抵抗で構成されていればよい。
【００３６】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る拡散層抵抗モデルを示す図である。同図において、ＭＯＳトランジスタＴｒの個数、ゲート端子Ｖｇの個数、ソース端子Ｖｓ、ドレイン端子Ｖｄ、コンタクト抵抗Ｒｃの位置および個数、メッシュ状抵抗Ｒｍｅｓｈなどは第１の実施形態と同様である。
【００３７】
図３に示す本実施形態の拡散層抵抗モデルで特徴的な部分は、ソースＳ側、ドレインＤ側のメッシュ状の抵抗Ｒｍｅｓｈの１１個の端子のうち、ゲート幅方向の真ん中に設けられた端子およびゲート幅方向の両端に設けられた端子をＭＯＳトランジスタＴｒのソースＳまたはドレインＤを接続し、且つメッシュ状抵抗Ｒｍｅｓｈの両端の端子とＭＯＳトランジスタＴｒのソースＳとを接続する配線上およびメッシュ状抵抗Ｒｍｅｓｈの両端の端子とドレインＤとを接続する配線上に抵抗Ｒａを挿入している点である。なお、ＭＯＳトランジスタＴｒのソースＳとメッシュ状抵抗Ｒｍｅｓｈの真ん中の端子とを結ぶ配線およびドレインＤとメッシュ状抵抗Ｒｍｅｓｈの真ん中の端子とを結ぶ配線は共に抵抗値０として扱う。一方、配線上の抵抗Ｒａの抵抗値は必要に応じて任意に設定することができる。
【００３８】
この場合、ＭＯＳトランジスタＴｒのドレインＤからドレイン端子Ｖｄへと流れる電流の一部はメッシュ状抵抗Ｒｍｅｓｈの端部に位置する端子を介して流れ、この電流経路上の縦方向の抵抗値は、メッシュ状抵抗Ｒｍｅｓｈの中央に位置する端子を介して流れる電流の経路上の抵抗値よりも小さく見積もられる。そのため、本実施形態の拡散層抵抗モデルを用いれば、第１の実施形態の拡散層抵抗モデルにおいて高めに見積もられる縦方向の拡散層抵抗の影響を低め（より実際に近い状態）に設定することができる。挿入する抵抗Ｒａの抵抗値は、例えば以下の式を用いて計算する。
【００３９】
Ｒ＝Ｒｓ＊Ｗ／（α＊Ｄ＊Ｎｃβ）  ・・・（７）
ここで、Ｒｓは拡散層のシート抵抗、Ｗはトランジスタのゲート幅、Ｄは横方向（ゲート長方向）の拡散層の長さ、Ｎｃはドレイン端子またはソース端子のいずれか一方でのコンタクト数、α、βはフィッテングパラメータである。式（７）において、α＝２、β＝１、Ｎｃ＝１とすると、式（７）は下式（８）のようになる。
【００４０】
Ｒ＝Ｒｓ＊Ｗ／（２＊Ｄ）・・・（８）
一方、メッシュ抵抗Ｒｍｅｓｈの中央部から抵抗Ｒａが接続されている一端部までのメッシュ抵抗Ｒｍｅｓｈにおける縦方向の拡散層抵抗は、下式（９）のようになる。
【００４１】
Ｒ＝Ｒｓ＊Ｗ／（２＊Ｄ）・・・（９）
そして、ソースＳ又はドレインＤから抵抗Ｒａが接続されているメッシュ抵抗Ｒｍｅｓの一端部に至る経路における抵抗値は、抵抗Ｒａとメッシュ抵抗Ｒｍｅｓｈにおける縦方向の拡散層抵抗との並列抵抗となるため、式（８）と式（９）から下式（１０）のようになる。
【００４２】
Ｒ＝Ｒｓ＊Ｗ／（４＊Ｄ）・・・（１０）
従って、本実施形態によれば、第１の実施形態では高めに見積もっていた縦方向の拡散層抵抗の影響を低めに設定することができる。さらに、コンタクト数が多い場合には式（７）の抵抗値は小さくなり、縦方向の拡散層抵抗の影響をさらに小さく見積もることになる。シミュレーション精度を高くするには、α、βの値をテクノロジ、セルのレイアウトにより最適値を設定することが必要である。
【００４３】
次に、式（７）のパラメータを実際のレイアウト図及び断面図を参照して説明する。
【００４４】
図４（ａ）は、セルの一部を抜き出して示すレイアウト図であり、（ｂ）は、（ａ）に示す部分のＩＶｂ−ＩＶｂ線における断面図である。図４（ａ）、（ｂ）において、Ｗはトランジスタのゲート幅、Ｇはゲート、ＣＡはコンタクト、ＳＤ１、ＳＤ２、ＳＤ３はソース／ドレイン（拡散層）、Ｎｃ１、Ｎｃ２、Ｎｃ３は各々ソースドレインＳＤ１、ＳＤ２、ＳＤ３に配置されたコンタクト数である。また、ＯＸはゲート酸化膜、ＳＴＩは素子分離領域、ＳＷはサイドウォール、ＳＤＤはソースドレイン拡散層、ＳＡはソースドレインシリサイドであり、ゲート長をＬ、ゲート間隔をＳ、サイドウォール幅をＬｓとすると、横方向の拡散層の長さＤは、
Ｄ＝Ｓ−２＊Ｌｓ
となる。これは、ソースドレイン拡散層ＳＤＤのシート抵抗が、ソース／ドレインシリサイドＳＡのシート抵抗より１桁以上高いために、拡散層全体のシート抵抗は低いほうの、ソースドレインシリサイドＳＡのシート抵抗で決まるためである。
【００４５】
図５は、図１３に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。図５では、精度が最も高い図１１（ｂ）に示すモデルを用いて得られた飽和電流値を１００％とした場合の値を示している。
【００４６】
図５に示す結果から、本実施形態に係るモデルを用いた回路シミュレーションでの飽和電流値は、図１１（ｂ）に示すモデルを用いた場合に得られる値よりもやや大きくなっており、拡散層抵抗を小さめに見積もっていることが分かる。図１２に示す検討例に係るモデルでは最大誤差が４．５％であるのに対し、本実施形態のモデルを用いたシミュレーションでは最大誤差が０．９％ということで、シミュレーション精度を大幅に改善できていることが分かる。
【００４７】
これまではソース／ドレイン上にコンタクトが設けられている例を説明してきたが、実際のセルレイアウトではＮＡＮＤやＮＯＲ等の直列Ｔｒではソース／ドレイン上にコンタクトが設けられない。
【００４８】
図６は、互いに直列に接続されたＭＯＳトランジスタにおいて、２つのゲートを挟んでソース／ドレイン上にコンタクトがある場合のレイアウト図である。同図において、Ｇはゲート、Ｓはソース、Ｄはドレイン、ＣＡはコンタクトである。
【００４９】
２つのゲートＧに挟まれた拡散層上にコンタクトが設けられない場合、図６に示すようにコンタクトが設けられない拡散層では横方向だけに電流が流れ、縦方向に電流が流れないため、縦方向の拡散層抵抗値を小さくすればよく、例えば、式（７）で設定したＲを０にすればよい。図７は、Ｒ＝０としたときの、本実施形態の拡散層抵抗モデルを示す図である。
【００５０】
これに対し、図１３に示すパターン３のように、２つのＭＯＳトランジスタで共用される拡散層上にコンタクトが設けられている場合、電流は縦方向にも流れるので式（７）ではＲを０ではない値に適宜設定すればよい。
【００５１】
なお、本実施形態の拡散層抵抗モデルにおいて、ＭＯＳトランジスタのソースおよびドレインをメッシュ状抵抗のゲート幅方向の端部に位置する端子に接続している例を説明したが、端部に限らず、中央部を挟んで対称の位置に設けられた２つの端子にＭＯＳトランジスタのソースまたはドレインを接続し、この配線上に抵抗を設けてもよい。
【００５２】
（第３の実施形態）
図８は、本発明の第３の実施形態に係る拡散層抵抗モデルを示す図である。同図において、Ｇはゲート、Ｓはソース、Ｄはドレイン、Ｒｃはコンタクト抵抗、Ｖｇはゲート端子、Ｖｓはソース端子、Ｖｄはドレイン端子である。また、ＭＯＳトランジスタＴｒ３、Ｔｒ４は解析対象となるＭＯＳトランジスタを分割したトランジスタであり、ＭＯＳトランジスタＴｒ３は端部に配置されたトランジスタ、ＭＯＳトランジスタＴｒ４は中心部に配置されたトランジスタである。元のトランジスタのゲート幅をＷとすると、ＭＯＳトランジスタＴｒ３のゲート幅Ｗ３はＷ／４、ＭＯＳトランジスタＴｒ４のゲート幅Ｗ４はＷ／２である。本実施形態の拡散層抵抗モデルにおいて特徴的な部分は、ＭＯＳトランジスタが、メッシュ状抵抗Ｒｍｅｓｈを構成する縦方向の抵抗数（ここでは１０個）よりも少ない個数に分割されている点である。図８に示す例では、元のＭＯＳトランジスタが３個に分割され、且つＭＯＳトランジスタＴｒ３のソースＳおよびドレインＤがそれぞれに対応するメッシュ状抵抗Ｒｍｅｓｈの端部に接続されている。
【００５３】
図９は、図１３に示すパターンに対して本実施形態のモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。図１２に示す検討例に係るモデルを用いた場合の最大誤差が４．５％であるのに対し、本実施形態に係るモデルを用いた場合の最大誤差は０．９％となっており、シミュレーション精度を大きく改善できることが分かる。また、図１１（ｂ）に示す従来例に係るモデルに比べてＭＯＳトランジスタの数を減らしているので、回路シミュレーションに要する時間は従来に比べて短縮することができる。
【００５４】
ただし、本実施形態の拡散層抵抗モデルを用いる場合、第１および第２の実施形態の拡散層抵抗モデルを用いる場合よりも回路シミュレーションに要する時間が長くなるため、本実施形態の拡散層抵抗モデルは、時間よりも比較的シミュレーション精度が重視される用途に特に好ましく用いられる。
【産業上の利用可能性】
【００５５】
本発明の拡散層抵抗モデルを用いた回路シミュレーション方法は、ＬＳＩなどの集積化された半導体回路装置の設計に利用される。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係る拡散層抵抗モデルを示す図である。
【図２】図１３に示すパターンに対して第１の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。
【図３】本発明の第２の実施形態に係る拡散層抵抗モデルを示す図である。
【図４】（ａ）は、セルの一部を抜き出して示すレイアウト図であり、（ｂ）は、（ａ）に示す部分のＩＶｂ−ＩＶｂ線における断面図である。
【図５】図１３に示すパターンに対して第２の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。
【図６】互いに直列に接続されたＭＯＳトランジスタにおいて、２つのゲートを挟んでソース／ドレイン上にコンタクトがある場合のレイアウト図である。
【図７】Ｒ＝０としたときの、第２の実施形態に係る拡散層抵抗モデルを示す図である。
【図８】本発明の第３の実施形態に係る拡散層抵抗モデルを示す図である。
【図９】図１３に示すパターンに対して第３の実施形態に係るモデルを用いて回路シミュレーションを行い、解析対象となるＭＯＳトランジスタにおける飽和電流値を算出した結果を示す図である。
【図１０】ＭＯＳトランジスタのレイアウト例を示す平面図である。
【図１１】（ａ）、（ｂ）は、拡散層の寄生抵抗の効果をシミュレーションに反映する回路モデルを示す図である。
【図１２】検討例に係る拡散層抵抗モデルを示す図である。
【図１３】ＭＯＳトランジスタが直列に接続された場合において、コンタクト数および拡散層（ソースおよびドレイン）の形状を変えた複数のレイアウトパターンを示す図である。
【符号の説明】
【００５７】
ＳＴＩ  素子分離領域
Ｇ  ゲート
Ｓ  ソース
Ｄ  ドレイン
ＣＡ  コンタクト
Ｔｒ、Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４  ＭＯＳトランジスタ
Ｒｘ１、Ｒｘ２  横方向の拡散層の抵抗
Ｒｙ１、Ｒｙ２  縦方向の拡散層の抵抗
Ｒａ  抵抗
Ｒｃ  コンタクト抵抗
Ｖｇ  ゲート端子
Ｖｓ  ソース端子
Ｖｄ  ドレイン端子
Ｒｍｅｓｈ  メッシュ状拡散抵抗
Ｗ  トランジスタのゲート幅
ＳＤ１、ＳＤ２、ＳＤ３  ソース／ドレイン
Ｎｃ１、Ｎｃ２、Ｎｃ３  ソース／ドレインに配置されたコンタクト数
ＯＸ  ゲート酸化膜
ＳＷ  サイドウォール
ＳＤＤ  ソースドレイン拡散層
ＳＡ  ソースドレインシリサイド
Ｌ  ゲート長
Ｓ  ゲート間隔
Ｌｓ  サイドウォール幅
Ｄ  横方向の拡散層の長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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