(57)【要約】【課題】周辺セルとメインセルとが相互に干渉する関係において、消去しきい値電圧(Vt)の分布を確実に検出して測定できるNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法を提供する。【解決手段】メインセルに第１プログラム電圧を印加し、プログラムしてしきい値電圧を測定する（ステップ１０４）。周辺セルには第２プログラム電圧と第３プログラム電圧を利用したプログラム動作を実施し、周辺セルのしきい値電圧を測定する（ステップ１０８）。測定された周辺セルのしきい値電圧に対して変化したメインセルのしきい値電圧を測定し、測定された周辺セルとメインセルの間で相互に干渉する相関を利用して（ステップ１１２）、周辺セル頁の初期消去しきい値電圧分布を予測する（ステップ１１４）。【選択図】図１
2008065979.tif 000002
【特許請求の範囲】
【請求項１】
メモリブロックを消去する工程と、
メインセルに第１プログラム電圧を印加してそのメインセルのしきい値電圧を測定する工程と、
周辺セルに第２プログラム電圧を印加してその周辺セルのしきい値電圧を測定するとともに、前記第２プログラム電圧の印加で変化した前記メインセルのしきい値電圧を測定する工程と、
前記周辺セルに第３プログラム電圧を印加して、前記メインセルのしきい値電圧及び前記周辺セルのしきい値電圧をそれぞれ測定する工程と、
前記第２，第３プログラム電圧としきい値電圧との相関を求める工程と、
その求められた相関から前記メインセル及び前記周辺セルのそれぞれの消去分布を求める工程と、
を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項２】
前記周辺セルの頁に印加する前記第１プログラム電圧は１５Ｖ乃至２０Ｖであることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項３】
前記相関を求める前の段階で前記第２，第３プログラム電圧を変更し、前記周辺セル及び前記メインセルのしきい値電圧を反復的に測定する工程をさらに含むことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布のモニタリング方法。
【請求項４】
前記周辺セル及び前記メインセルのしきい値電圧を反復的に測定する工程において、プログラム電圧を２回以上変更して測定することを特徴とする請求項３に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布のモニタリング方法。
【請求項５】
前記干渉による相関を示す関係式が、
Ｙ＝ａＸ＋ｂ                                ・・・（１）
で表されることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項６】
前記関係式（１）において、式中の符号Ｘは前記周辺セルの消去状態のしきい値電圧値を、符号ａは干渉カップリング比を、符号ｂは前記第１プログラム電圧を用いたプログラム動作後に測定したしきい値電圧値、符号Ｙは測定された各周辺セルのしきい値電圧値に干渉することによって変化した前記メインセルのしきい値電圧値、をそれぞれ示す請求項５に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項７】
前記消去状態の分布を示す関係式が、
Ｘ'＝(Ｙ'−ｂ)／ａ                          ・・・（２）
で表されることを特徴とする請求項６に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項８】
前記関係式（２）において、式中の符号Ｘ'は前記周辺セルの消去しきい値電圧値を、符号Ｙ'は前記メインセルの変化したしきい値電圧値を、それぞれ示す請求項７に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項９】
前記周辺セルは、前記メモリセルとビットライン方向またはワードライン方向に隣接したメモリセルであることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項１０】
第１プログラム電圧を用いてメインセルをプログラムする工程と、
前記メインセルの第１しきい値電圧値を測定する工程と、
前記メインセルと隣接した周辺セルに第２プログラム電圧を印加してプログラムする工程と、
前記周辺セルの第１しきい値電圧及び干渉効果によって変化した前記メインセルの第２しきい値電圧値をそれぞれ測定する工程と、
前記周辺セルに第３プログラム電圧を印加してプログラムする工程と、
前記周辺セルの第２しきい値電圧及び干渉効果によって変化した前記メインセルの第３しきい値電圧値をそれぞれ測定する工程と、
前記第２，第３プログラム電圧及び前記メインセルと周辺セルのしきい値電圧との相関を求める工程と、
前記相関から前記メインセル及び前記周辺セルの消去分布を求める工程と、
を含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の消去しきい値分布モニタリング方法。
【請求項１１】
前記干渉による相関を示す関係式が、
Ｙ=ａＸ＋ｂ                                ・・・（３）  
で表されることを特徴とする請求項１０に記載のＮＡＮＤフラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項１２】
前記関係式（３）において、式中の符号Ｘは前記周辺セルの消去状態のしきい値電圧値を、符号ａは干渉カップリング比を、符号ｂは前記メインセルの第１しきい値電圧値を、符号Ｙは測定された各周辺セルのしきい値電圧値で干渉することによって変化した前記メインセルの第２または第３のしきい値電圧値を示す請求項１１に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項１３】
前記消去状態の分布を示す関係式が、
Ｘ'＝(Ｙ'−ｂ)／ａ                          ・・・（４）
で表されることを特徴とする請求項１０に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【請求項１４】
前記関係式（４）において、式中の符号Ｘ'は前記周辺セルの消去しきい値電圧値を、符号Ｙ'は前記メインセルの第２または第３のしきい値電圧値を、それぞれ示す請求項１３に記載のＮＡＮＤ型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、NAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法に関し、さらに詳しくは、特に周辺セルとメインセルとが干渉する相関関係を通じて、消去しきい値電圧分布を正確に測定するためのNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法に関するものである。
【背景技術】
【０００２】
近年、電気的にプログラムと消去が可能であり、一定周期でデータを再作成するリフレッシュ機能を必要としない半導体メモリ素子の需要が急増している。また、多量のデータを格納できる大容量のメモリ素子を開発するために、メモリセル(memory cell)の高集積化技術が進展している。そうしたメモリセルの高集積化によって、複数個のセルが直列に連結して１つのストリングを構成するNAND型フラッシュメモリ素子が開発され、実用に供されている。
【０００３】
このようなNAND型フラッシュメモリ素子は、F-Nトンネリング方式を利用し、フローティングゲートに電子を注入して書き込み、あるいは放出しながらメモリセルのしきい値電圧(Vt)を制御する。そうした制御でもってプログラムと消去を実施する。
【０００４】
NAND型フラッシュメモリ素子のマルチレベルセル(Multi-Level-Cell：ＭＬＣ)の場合、シングルレベルセル(Single-Level-Cell：ＳＬＣ)と比べて、多数のしきい値電圧(Vt)が分布した状態を有する。そのため、各しきい値電圧(Vt)の分布間に十分なリードマージン(read margin)を置く必要がある。
【０００５】
しきい値電圧(Vt)に影響する要素のなかでも、干渉効果によってしきい値電圧(Vt)のシフト(shift)がフローティングゲートを用いるNAND型フラッシュメモリ素子の場合は常に存在するという点がある。それをできるだけ減少させれば、各状態別のしきい値電圧(Vt)の分布幅が減少して、最大のプログラムしきい値電圧(Vt)を減少させることができる。その最大のプログラムしきい値電圧(Vt)が減少することによってプログラム時間は短縮され、プログラムのスループット(through put)を改善することができる。
【０００６】
ところで、前述のように、干渉効果によってしきい値電圧(Vt)は周辺セルのしきい値電圧(Vt)の変化量が増加するほど大きな値に変化するため、可能なかぎり周辺セルのしきい値電圧(Vt)の変化量を減らしていくことが求められる。そのためには、消去セルのしきい値電圧(Vt)の分布幅を極力減少させ、最小の消去しきい値電圧(Vt)をできるだけ消去セルのリードラインに近づかせることが求められる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、消去セルのしきい値電圧(Vt)がマイナス「−」値を表すようになると、既存のNAND型フラッシュメモリ製品ではプラス「＋」バイアス電圧だけを使用するので、「−」値のしきい値電圧(Vt)を測定できなくなる。その際、「−」値のしきい値電圧(Vt)を測定するために「−」バイアス電圧を昇圧すれば可能であるが、チップサイズが大型化してしまう問題がある。ところで、「−」値のしきい値電圧(Vt)は消去後にゼロ「０」ボルトで行われる消去の検証によって概略のしきい値電圧(Vt)の分布を予測している。したがって、消去しきい値電圧(Vt)の分布を正確に検出して把握することが困難になるため、プロセスねじれ(skew)の制御によって消去しきい値電圧(Vt)分布を改善する必要の有無を確認できなくなる。それだけでなく、干渉効果を改善するために、消去後、ポスト(post)のプログラム時にも消去しきい値電圧(Vt)の分布を確認することが不可能である。また、プログラム妨害テールビット(program disturb tail bit)のしきい値電圧(Vt)のレベルを確認することもできない。
【０００８】
以上の問題点に鑑み、本発明の目的は、周辺セルとメインセルとが相互に干渉する関係において、消去しきい値電圧(Vt)の分布を確実に検出して測定できるNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために本発明に係る代表的なNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法は、メモリブロックを消去する工程と、メインセルに第１プログラム電圧を印加してそのメインセルのしきい値電圧を測定する工程と、周辺セルに第２プログラム電圧を印加してその周辺セルのしきい値電圧を測定するとともに、前記第２プログラム電圧の印加で変化した前記メインセルのしきい値電圧を測定する工程と、前記周辺セルに第３プログラム電圧を印加して、前記メインセルのしきい値電圧及び前記周辺セルのしきい値電圧をそれぞれ測定する工程と、前記第２，第３プログラム電圧としきい値電圧との相関を求める工程と、その求められた相関から前記メインセル及び前記周辺セルのそれぞれの消去分布を求める工程と、を含むことを特徴とする。
【発明の効果】
【００１０】
本発明のNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法によれば以下の効果がある。
【００１１】
１つは、メインセルと周辺セルとの間の干渉関係において、周辺セルの初期の消去しきい値電圧(Vt)分布を予測できる点である。また１つは、係る干渉関係において、プログラムを妨害するテールビットのしきい値電圧(Vt)レベルを確認することができる。また１つは、最適化されたプログラム条件と干渉効果から有利な消去条件を導き出すことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明に係るNAND型フラッシュメモリ素子の消去しきい値電圧分布のモニタリング方法の好適な実施形態について図を参照して詳細に説明する。
【００１３】
図１は、本実施形態のNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法において、その動作順を示すフローチャートである。まず、ステップ１００において、１つのメモリブロックに消去電圧を印加することでそのメモリブロックを消去させる。つぎに、消去しきい値電圧を検出して測定しようとするメインセルに対して、第１プログラム電圧(Vpgm1)を印加することでプログラム動作を実施する（ステップ１０２）。プログラム動作の後、メインセルのプログラムしきい値電圧(Vt1)を測定する（ステップ１０４）。その後、周辺セルに第２プログラム電圧(Vpgm2)を印加することによって周辺セルのプログラム動作を実施する（ステップ１０６）。周辺セルは、メインセルに隣接したセルであり、ビットライン方向に隣接したセルであるか、またはワードライン方向に隣接したセルである。その後、メインセルのしきい値電圧(Vt2)と周辺セルのしきい値電圧をそれぞれ測定する（ステップ１０８）。メインセルのしきい値電圧(Vt2)は、周辺セルのプログラム動作時の干渉効果によってしきい値電圧分布がVt1で増加する。この時、周辺セルに印加する第２プログラム電圧(Vpgm2)は、15V〜20Vとする。これは、変化するしきい値電圧値が読み出し動作時に印加される電圧よりも小さくするためである。
【００１４】
以上のようなしきい値電圧の測定方法において、周辺セルに印加されるプログラム電圧を第３プログラム電圧(Vpgm3)を利用したプログラム方法に代替し、繰り返して実施してメインセルのしきい値電圧(Vt3)と周辺セルのしきい値電圧をそれぞれ測定する。その際、第３プログラム電圧(Vpgm3)は15V〜20Vとする。これは、変化するしきい値電圧値を読み出し動作時に印加される電圧よりも小さくするためである。また、第３プログラム電圧(Vpgm3)は、第２プログラム電圧よりも大きくでき、逆に小さくすることもできる。
【００１５】
本実施形態では、メインセルの干渉効果を測定するために、周辺セルのプログラム動作を２回だけ実施することが説明されたが、２回という実施回数は限定されるものではない。しきい値電圧値をより一層正確に測定しようと考えるならば、電圧値が互いに異なるプログラム動作を３回以上実施することが望まれる。
【００１６】
続いて、ステップ１１２においては、変化したメインセルのしきい値電圧(Vt2、Vt3)とメインセルの初期しきい値電圧(Vt1)を用いて周辺セルとメインセルの間の干渉による相関関係を求める。
【００１７】
たとえば、干渉による関係式は、
Ｙ＝ａＸ＋ｂ
で示される。ここで式中、Xは周辺セルの消去状態のしきい値電圧値、aとbは定数、aは干渉カップリング比(Coupling Ratio)、bは第1のプログラム電圧(Vpgm1)を用いたプログラム動作後のメインセルのプログラムしきい値電圧(Vt1)値、Yは測定された各周辺セルのしきい値電圧値により干渉によって変化したメインセルのしきい値電圧(Vt2またはVt3)値を示す。
【００１８】
上記干渉の関係式によって、周辺セル頁の初期消去しきい値電圧の分布式を求めることができ、これを用いて周辺セル頁の消去しきい値電圧を予測することができる。
【００１９】
周辺セルの消去しきい値電圧は、メインセルが初期プログラムしきい値電圧(Vt1)を有する場合に該当する。
【００２０】
消去しきい値電圧の分布式は、
Ｘ'＝(Ｙ'−ｂ)／ａ
で示される。式中、X'は周辺セルの消去しきい値電圧、Y'はメインセルの変化したしきい値電圧(Vt2、またはVt3)を示す。その後、プログラムを終了する。
【００２１】
図２は、図１の動作によって測定された値を用い、メインセルと周辺セルが相互に干渉する関係を示すグラフである。周辺セル頁にそれぞれのプログラム電圧(Vpgm2、Vpgm3)を印加して周辺セルのしきい値電圧を測定する。測定された周辺セルのしきい値電圧に対して変化したメインセルのしきい値電圧(Vt2、Vt3)を測定し、測定されたメインセルのしきい値電圧と周辺セルのしきい値電圧を示している。示されたそれぞれの値により、周辺セルとメインセルが相互に干渉する関係を求めることができ、これにより周辺セルの最初の消去しきい値電圧値が予測できることを示している。
【００２２】
また、図３は、測定された周辺セルのプログラムしきい値電圧とメインセルのプログラムしきい値電圧(Vt)の分布によって、予測可能な周辺セルの初期消去しきい値電圧を示した波形図である。図２のように、図１のフローチャートに基づいて測定されたそれぞれの周辺セルのプログラムしきい値電圧とメインセルのプログラムしきい値電圧を波形で示している。各周辺セルのプログラムしきい値電圧別に１頁のメインセルのプログラムしきい値電圧が示されておれば、周辺セルの初期消去しきい値電圧値を予測することができる。
【００２３】
以上、本発明についてその実施形態を説明したが、それに限定されるものではなく、本発明の技術思想を逸脱しない範囲内で他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る実施形態のNAND型フラッシュメモリ素子の消去しきい値電圧分布モニタリング方法についてその動作順を示すフローチャート。
【図２】図１で測定された値を用いてメインセルと周辺セルが相互に干渉する関係を示すグラフ。
【図３】測定された周辺セルのプログラムしきい値電圧(Vt)とメインセルのプログラムしきい値電圧(Vt)の分布によって予測可能な周辺セルの初期消去しきい値電圧(Vt)を示す波形図。
【符号の説明】
【００２５】
−以下の符号は動作ステップ−
100        消去
102        メインセル頁にプログラム電圧印加
104        メインセル頁のしきい値電圧(Vt)の測定
106        周辺セル頁にプログラム電圧印加
108        周辺セル及びメインセル頁のしきい値電圧(Vt)の測定
110        設定された回数超え
112        干渉相関関係
114        周辺セル頁の初期消去しきい値電圧(Vt)の分布
【図１】
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【図２】
2008065979.tif 000004
【図３】
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