(57)【要約】【課題】レイアウトデータの検証処理において、レイヤ毎及びレイヤ間で形成される素子の図形と領域について方向毎に異なる設計基準を適用してレイアウト検証処理を可能にする半導体集積回路のレイアウト検証装置を提供する。【解決手段】半導体集積回路のレイアウト検証装置は、半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、を具備する。【選択図】図１
2008225950.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、
前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、
を具備することを特徴とする半導体集積回路のレイアウト検証装置。
【請求項２】
前記レイアウト検証部は、前記図形の方向毎に異なる距離を設定する前記設計基準を適用すること、
を特徴とする請求項１記載の半導体集積回路のレイアウト検証装置。
【請求項３】
前記レイアウト抽出部は、半導体集積回路のレイアウトデータからレイヤ毎に他のレイヤを包含して形成される素子及び配線に関わる領域を抽出し、
前記レイアウト検証部は、前記レイアウト抽出部により抽出された領域の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証すること、
を特徴とする請求項１記載の半導体集積回路のレイアウト検証装置。
【請求項４】
前記レイアウト検証部は、前記領域の方向毎に異なる距離を設定する前記設計基準を適用すること、
を特徴とする請求項３記載の半導体集積回路のレイアウト検証装置。
【請求項５】
前記レイアウト抽出部は、半導体集積回路のレイアウトデータからレイヤ毎に形成される配線及びコンタクトに関わる図形を抽出し、該コンタクトに流れる電流の方向を認識し、
前記レイアウト検証部は、前記レイアウト抽出部により抽出された各図形間の距離を、前記認識した電流の方向毎に異なる設計基準に基づいて検証すること、
を特徴とする請求項１記載の半導体集積回路のレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウトを検証する半導体集積回路のレイアウト検証装置に関する。
【背景技術】
【０００２】
大規模半導体集積回路のレイアウト検証処理において、レイアウト図形の形状チェックはＥＤＡ（Ｅｌｅｃｔｒｏｎｉｃ  Ｄｅｓｉｇｎ  Ａｕｔｏｍａｔｉｏｎ）ツールによりＤＲＣ（Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋｉｎｇ）という検証が行われている。例えば、特許文献１に記載されたレイアウト検証方法では、レイアウト図形をベクトル記述してそのベクトル間の位置関係を検証することにより、レイアウト図形を検証している。
【特許文献１】特開２０００−４８０５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、レイアウトデータの検証処理において、レイヤ毎及びレイヤ間で形成される素子の図形と領域について方向毎に異なる設計基準を適用してレイアウト検証処理を可能にする半導体集積回路のレイアウト検証装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明の一実施形態に係る半導体集積回路のレイアウト検証装置は、半導体集積回路のレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出部と、前記レイアウト抽出部によりレイヤ毎に抽出された素子及び配線の図形の方向毎の距離を、前記半導体集積回路の設計基準に基づいて検証するレイアウト検証部と、を具備することを特徴としている。
【発明の効果】
【０００５】
本発明の一実施形態によれば、方向毎にレイアウトの設計基準が異なる場合であっても、従来のレイアウト検証処理に図形の方向認識処理を追加することにより、レイアウトの方向に対応するレイアウト検証処理を実現できる。
【発明を実施するための最良の形態】
【０００６】
（レイアウト検証処理の概要）
レイアウト検証処理は、半導体集積回路のレイアウトにおいてＥＤＡツールを用いレイアウト図形の幅やスペース等、プロセスで禁止されている図形を描いていないかどうかを判定し、レイアウトデータの確度を向上させるものである。このレイアウト検証処理の概要について図１４に示すフローチャートを用いて説明する。
【０００７】
半導体集積回路の設計データは、大きく分けて回路図とレイアウトデータからなる。設計データの作成手順は、図１４に示すように、半導体集積回路の仕様を決定し(ステップＳ１１)、仕様から回路図を作成し(ステップＳ１２)、その回路図を実際のチップデータとして作成する為にレイアウトデータを作成する(ステップＳ１３)。レイアウトデータは、プロセスルール（設計基準）を満たしているかの検証をＤＲＣにより行い、回路図と同じ回路がレイアウトに描かれている事を検証する為にＬＶＳ（Ｌａｙｏｕｔ  Ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）が行われる(ステップＳ１４)。ＤＲＣにおいては、図１５（Ａ）に示すような図形のスペースＳ１や幅Ｌ１のチェックを行い、プロセスルールを満たしているか否かを判定している。この時、プロセスルールを満たしていない図形でエラーになると、その図形のレイアウトはプロセスルールが満たされるまで修正が行われる(ステップＳ１７)。そして、ＤＲＣ、ＬＶＳによるチェックが両方ともエラー無しになってレイアウト検証が終了すると、レイアウトの作成が完了し(ステップＳ１５)、チップデータの作成が終了する(ステップＳ１６)。
【０００８】
上記ＤＲＣによるレイアウトデータの検証処理を適用する他のレイアウトの例を図１５（Ｂ）に示す。図１５（Ｂ）に示すようなトランジスタ周りのレイアウトにおいて、例えば、コンタクトレイヤとインプラレイヤとの間のスペースＳ２や、コンタクトレイヤとゲートレイヤとの間のスペースＳ３に適用するプロセスルールは一律であり、同じ値を適用してレイアウトデータのチェックが行われていた。
【０００９】
以下の実施形態では、レイアウトデータから抽出した図形の方向毎に異なる設計基準を適用してレイアウトを検証するレイアウト検証方法について説明する。
【００１０】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１１】
（実施形態１）
図１は、本発明の実施形態１に係る半導体集積回路作成装置の構成例を示すブロック図である。図１において、半導体集積回路作成装置２０は、半導体集積回路の仕様情報１０に基づいて論理回路図を設計する論理回路図設計部３０と、論理回路図設計部３０により設計された論理回路図の情報及びに基づいてレイアウトデータを作成するレイアウトデータ作成部４０と、レイアウトデータ検証部５０と、データ出力部８０と、を備える。
【００１２】
また、レイアウトデータ検証部５０は、論理接続検証部６０及びレイアウトデータ検証部７０を備える。
【００１３】
論理接続検証部６０は、ＬＶＳを実行し、レイアウトデータ作成部４０で作成されたレイアウトデータからゲートレベルの接続情報を復元する。さらに、論理接続検証部６０は、ゲートレベルの接続情報をトランジスタレベルの接続情報に変換し、この接続情報と論理回路図の情報とが一致するか否か、さらに素子のノード及び素子間の接続のノードに入力される電位の情報と論理回路図の情報とが一致するか否かを照合確認する。
【００１４】
レイアウトデータ検証部７０は、レイアウトデータ作成部４０で作成されたレイアウトデータからレイヤ毎に形成される素子及び配線に関わる図形を抽出するレイアウト抽出処理と、レイヤ毎に抽出された素子及び配線の図形の方向毎の距離を半導体集積回路の図形の方向毎に異なる設計基準に基づいて検証するレイアウト検証処理と、を実行する。すなわち、レイアウトデータ検証部７０は、レイアウト抽出部としての機能を有する。
【００１５】
データ出力装置８０は、表示装置又はプリンタ等で構成され、完成したレイアウトデータを表示装置に表示し又はプリントアウトする。
【００１６】
次に、本実施形態１の半導体集積回路作成装置２０において実行されるレイアウトデータ作成処理について、図２に示すフローチャートと、図３及び図４に示すレイアウトの一例を参照して説明する。
【００１７】
まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ１０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ１０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際のチップデータとして作成する為に、レイアウトデータを作成する(ステップＳ１０３)。この時、作成された半導体集積回路のレイアウトの一例を図３に示す。図３は、半導体集積回路としてフラッシュメモリを適用した場合のメモリトランジスタ領域のレイアウトを示す平面図である。このメモリトランジスタ領域には、インプラレイヤ１１と、拡散レイヤ１２と、コンタクトレイヤ１３と、ゲートレイヤ１４が含まれる。
【００１８】
また、図３のレイアウトを実際の不揮発性メモリトランジスタ素子に適用した場合の断面図を図４に示す。図４は、メモリトランジスタ領域を、図３中のＡ−Ａ´線方向に沿って切断した場合の断面の一例を示す図である。図４に示すように、メモリトランジスタ領域には、ｐ−ｗｅｌｌ等からなる基板２１上には、図３のゲートレイヤ１４に対応する各位置にＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）型の不揮発性メモリトランジスタ２０が形成され、図３のコンタクトレイヤ１３に対応する各位置にコンタクト２７が形成されている。不揮発性メモリトランジスタ２０は、絶縁膜２３、電荷蓄積領域２４、絶縁膜２５及びゲート電極２６の順に積層して形成される。不揮発性メモリトランジスタ２０は、コンタクト２７と共にソース／ドレイン領域２２を共有している。図４において、基板２１は図３のインプラレイヤ１１に対応し、ソース／ドレイン領域２２は図３の拡散レイヤ１２に対応し、ゲート電極２６は図３のゲートレイヤ１４に対応し、コンタクト２７は図３のコンタクトレイヤ１３に対応する。
【００１９】
次いで、レイアウトデータ検証部７０は、図３に示す不揮発性メモリトランジスタのレイヤ毎に素子及び配線に関わる図形を抽出し、各図形のＬ方向及びＷ方向を認識する(ステップＳ１０４)。具体的には、図３に示すレイアウトの場合は、ゲートレイヤ１４からゲート電極２６に対応する図形（長方形）を抽出し、この図形のＬ方向及びＷ方向を認識するものとする。
【００２０】
図３の場合は、ゲートレイヤ１４と拡散レイヤ１２が重なってゲート電極２６図形（長方形）のフリンジ方向（短辺Ｌ１）をＬ方向、ゲート電極２６図形（長方形）の拡散レイヤ１２のフリンジ方向（長辺Ｗ１）をＷ方向として認識する。そして、図３の場合は、Ｌ方向の拡散レイヤ１２とインプラレイヤ１１との距離がＳ１１であり、Ｗ方向の拡散レイヤ１２とインプラレイヤ１１との距離がＳ１２であり、Ｓ１１＜Ｓ１２の関係が設計基準として定められているものとする。
【００２１】
次いで、レイアウトデータ検証部７０は、認識したＬ方向及びＷ方向に対応する上記設計基準Ｓ１１＜Ｓ１２に基づいて上記距離Ｓ１１及びＳ１２が適合するかをチェックする(ステップＳ１０５)。
【００２２】
まず、最小スペースのチェックを拡散レイヤ１２とインプラレイヤ１１に対して行う。すなわち、Ｌ方向又はＷ方向のうち一方の距離が最小値となるため、最低限守らなければならない設計基準としては、レイヤの識別を行うことなくＤＲＣによりチェックを行うことが可能である。図３の場合、拡散レイヤ１２とインプラレイヤ１１間ではＬ方向の距離Ｓ１１が最小値になるため、拡散レイヤ１２とインプラレイヤ１１間の全ての方向（Ｌ方向及びＷ方向）に対して、Ｓ１１を用いてスペースチェックを行う。このＳ１１を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｓ１１より狭い箇所は、真性エラーである。次に、拡散レイヤ１２とインプラレイヤ１１間の全ての方向（Ｌ方向及びＷ方向）に対して、上記距離Ｓ１２を用いてスペースチェックを行う。このＳ１２を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｓ１２より狭い箇所は、Ｗ方向及びＬ方向の両方ともエラーになるため、疑似エラーを含む結果になる。このエラー結果から、先にチェックを行ったＬ方向に関するエラーを除外する。
【００２３】
次いで、レイアウトデータ検証部７０は、上記Ｌ方向及びＷ方向のエラー判定結果により、エラー有と判定した場合(ステップＳ１０５：エラー有)、そのエラー箇所のレポートをデータ出力部８０に出力して、エラー箇所を特定するエラー画面を表示させる(ステップＳ１０６)。このエラー画面の表示例を図５に示す。このエラー画面では、拡散レイヤ１２とインプラレイヤ１１間のＷ方向にエラーが有ることを点線枠で示している。このエラー箇所を示す点線枠が、Ｌ方向と認識したレイヤ（ゲートレイヤ１４と拡散レイヤ１２が重なるゲート電極２６図形（長方形）のフリンジ方向（短辺Ｌ１））と接するか否かを判断することにより、疑似エラーを回避できる。この場合、Ｗ方向のエラー箇所を示す点線枠が、Ｌ方向のレイヤと接していないため、Ｗ方向の真性エラーであることが認識できる。
【００２４】
次いで、エラー画面でエラー箇所のレイアウトを確認した後、レイアウトデータ作成部４０は、Ｗ方向のエラー箇所のレイアウトを修正する(ステップＳ１０７)。
【００２５】
次いで、ステップＳ１０３に戻り、レイヤ毎に認識したＬ方向及びＷ方向の各スペースが設計基準に適合し、エラー無しになるまで、上記ステップＳ１０３〜ステップＳ１０７の処理を繰り返し実行する。そして、レイアウトデータ検証部７０は、ステップＳ１０５において、レイヤ毎に認識したＬ方向及びＷ方向のスペースが設計基準に適合すると判定すると(ステップＳ１０５：エラー無)、ステップＳ１０８に移行する。次いで、レイアウトの作成が完了し(ステップＳ１０８)、チップデータの作成が終了する(ステップＳ１０９)。
【００２６】
以上のように、本実施形態１の半導体集積回路作成装置２０では、レイヤ毎に素子及び配線の図形を抽出し、各図形の方向（Ｌ方向及びＷ方向）を認識し、各方向に対応する設計基準に基づいて、レイヤ間の各方向（Ｌ方向及びＷ方向）のスペースが設計基準に適合するか否かを判定して、エラー箇所を認識するようにした。
【００２７】
したがって、方向毎にレイアウトの設計基準が異なる場合であっても、従来のＤＲＣ処理に図形の方向認識処理を追加することにより、レイアウトの方向に対応するレイアウト検証処理を実現できる。また、レイアウトの方向毎に真性エラーと疑似エラーを認識することができ、レイアウトの修正処理を効率良く実行できる。その結果、より精度の高いレイアウト検証処理を実行でき、従来のレイアウト検証処理のコマンドでは出力されていた疑似エラーを削減することができ、レイアウト検証処理の負荷を軽減できる。
【００２８】
また、図１５（Ｂ）に示したレイアウトデータの検証処理では、レイヤの図形のスペースや幅を方向に関係なく一律に検証する手法であった。このようなレイアウトデータでは、図１４に示した処理手順で良かったが、回路パターンの微細化（例えば、９０ｎｍ世代以降）が進むに伴い、設計基準自体が変化している。例えば、図１６に示すようなトランジスタのレイアウトデータに対するレイアウト検証において、一律の設計基準を適用すると、図中のトランジスタのＬ方向とＷ方向でルールが異なる場合がある。具体的には、図中のコンタクトレイヤと拡散レイヤとの間のＬ方向のスペースＳ１１と、Ｗ方向のスペースＳ１２とをチェックする場合、適用する設計基準が異なる場合がある。同様に拡散レイヤとインプラレイヤとの間のＬ方向のスペースＳ２１と、Ｗ方向のスペースＳ２２とをチェックする場合も、適用する設計基準が異なる場合がある。この場合、上記実施形態１に示した抽出した図形の方向毎に異なる距離を設定する設計基準を適用するレイアウト検証処理を実行することにより、回路パターンの微細化に伴う設計基準の変化にも対応可能となる。
【００２９】
次に、本実施形態１に係る半導体装置の製造方法について説明する。本発明の一実施形態に係る半導体装置の製造方法は、本実施形態１により作成されたレイアウトデータに基づきパターンが形成されたマスクを用いて基板上にパターン転写を行うリソグラフィ工程又は電子ビーム等を用いる加工装置によりレイアウトデータを基板上にパターンを直接描画するリソグラフィ工程を含むものである。すなわち、本発明の一実施形態に係る半導体装置の製造方法は、本実施形態１により作成されたレイアウトデータに基づいてパターンをマスクに形成し、このマスクを用いて露光により基板上にパターンを形成する。あるいは、本発明の一実施形態に係る半導体装置の製造方法は、当該レイアウトデータを電子ビーム等の加工装置によりレイアウトデータを基板上に直接描画してパターンを形成するようにしてもよい。以上の工程で用いる基板（半導体基板）は、通常、トランジスタ、ダイオード等の機能素子が予め形成されている。また、上記のパターン転写を行う工程または電子ビーム等を用いる加工の前乃至後にポリシリコン、タングステン等の金属配線層を形成しておく。この配線層を上記のパターン転写を行う工程または電子ビーム等を用いる加工によって加工することで所望の金属配線が得られる。通常、このような金属配線層を複数層、上記の工程を繰り返しながら形成する。それらの各金属配線層間には、通常、絶縁膜を設ける。また、絶縁膜を挟む両側の配線層は、絶縁膜の所望箇所に接続導電体を形成することで相互の電気的接続を得る。以上の製造方法により、信頼性の向上したレイアウトデータに基づいてパターンを基板上に形成できる。ひいては、半導体装置の内部に組み込まれる各種の微細な半導体素子等を高い精度で形成することができる。したがって、この半導体装置の製造方法によれば、半導体装置の信頼性及び歩留まりを向上することが可能となる。
【００３０】
（実施形態２）
上記実施形態１では、レイヤ毎に各図形の方向（Ｌ方向及びＷ方向）を認識し、各方向に対応する設計基準に基づいて、レイヤ間の各方向（Ｌ方向及びＷ方向）のスペースが設計基準に適合するか否かを判定する場合を示した。本実施形態２では、複数のレイヤを包含する素子や配線等の各図形の方向（Ｌ方向及びＷ方向）を認識し、各方向に対応する設計基準に基づいて、レイヤ間の各方向（Ｌ方向及びＷ方向）のスペースが設計基準に適合するか否かを判定する場合について説明する。なお、本実施形態２に係る半導体集積回路作成装置２０の構成は、図１に示した構成と同一であるため、その図示及び構成説明は省略する。
【００３１】
本実施形態２に係る半導体集積回路作成装置２０において実行されるレイアウトデータ作成処理について、図６に示すフローチャートと、図７及び図８に示すレイアウトの一例を参照して説明する。なお、図６のフローチャートにおいて、図２に示したフローチャートの同一ステップには、同一のステップ番号を付している。
【００３２】
まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ１０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ１０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際のチップデータとして作成する為に、レイアウトデータを作成する(ステップＳ１０３)。この時、作成された半導体集積回路のレイアウトの一例を図７に示す。図７は、半導体集積回路としてフラッシュメモリを適用した場合のメモリトランジスタ領域のレイアウトを示す平面図である。このメモリトランジスタ領域には、図３に示したものと同様に、インプラレイヤ１１と、拡散レイヤ１２と、コンタクトレイヤ１３と、ゲートレイヤ１４が含まれる。なお、図７のトランジスタ領域の断面構造は、図４に示したものと同様であるため、その図示及び説明は省略する。
【００３３】
次いで、レイアウトデータ検証部７０は、図７に示す不揮発性メモリトランジスタにおいて、複数のレイヤを包含する素子及び配線に関わる図形を抽出し、各図形のＬ方向及びＷ方向を認識する(ステップＳ２０１)。具体的には、図７に示すレイアウトの場合、従来の拡散レイヤ１２とコンタクトレイヤ１３との間の距離チェックは、垂直方向及び水平方向で同じ値を保証すればよかった（２つのレイヤ間のスペースチェックを行う包含関係のコマンドがＥＤＡツールに用意されていた）。しかし、２つのレイヤ間のスペースをチェックする包含関係のコマンドでは、図８に示すような拡散レイヤ１２とコンタクトレイヤ１３との間の距離がＷ方向とＬ方向で異なる場合は、各距離をチェックすることができなかった。すなわち、従来のＥＤＡツールに用意されたコマンドでは、他のレイヤの方向を認識することができないからである。
【００３４】
そこで、本実施形態２では、既存のＥＤＡツールによるスペースチェックと、複数のレイヤを包含する図形を抽出する図形抽出とを用いることにより、複数のレイヤを包含する素子や配線等の各図形の方向を考慮した設計基準の適合判定を可能にすることである。
【００３５】
図７に示すレイアウトの場合は、まず、図３の場合と同様に、ゲートレイヤ１４からゲート電極２６に対応する図形（長方形）を抽出し、この図形のＬ方向及びＷ方向を認識するものとする。図７の場合は、ゲートレイヤ１４と拡散レイヤ１２が重なってゲート電極２６図形（長方形）のフリンジ方向（短辺Ｌ１）をＬ方向、ゲート電極２６図形（長方形）の拡散レイヤ１２のフリンジ方向（長辺Ｗ１）をＷ方向として認識する。
【００３６】
更に、図７の場合は、コンタクトレイヤ１３からコンタクト２７に対応する図形（四角形）を抽出し、この図形のＬ方向及びＷ方向を認識するものとする。但し、本実施形態２の場合は、図７に示す拡散レイヤ１２とコンタクトレイヤ１３間の図形を更に発展させて、図８に示すようなＬ方向（長辺Ｌ２）及びＷ方向（短辺Ｗ２）の認識を行う。
【００３７】
例えば、図８の場合、Ｌ方向の拡散レイヤ１２とコンタクトレイヤ１３との間の距離がＳ２１、Ｗ方向の拡散レイヤ１２とコンタクトレイヤ１３との間の距離がＳ２２であり、Ｓ２１＜Ｓ２２の関係が設計基準として定められているものとする。
【００３８】
次いで、レイアウトデータ検証部７０は、認識したＬ方向及びＷ方向に対応する上記設計基準Ｓ２１＜Ｓ２２に基づいて上記距離Ｓ２１及びＳ２２が適合するかをチェックする(ステップＳ２０２)。
【００３９】
まず、最小スペースのチェックを拡散レイヤ１２とコンタクトレイヤ１３に対して行う。すなわち、Ｌ方向又はＷ方向のうち一方の距離が最小値となるため、最低限守らなければならない設計基準としては、レイヤの識別を行うことなくＤＲＣによりチェックを行うことが可能である。図８の場合、拡散レイヤ１２とコンタクトレイヤ１３間ではＬ方向の距離Ｓ２１が最小値になるため、拡散レイヤ１２とコンタクトレイヤ１３間の全ての方向（Ｌ方向及びＷ方向）に対して、Ｓ２１を用いてスペースチェックを行う。このＳ２１を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｓ２１より狭い箇所は、真性エラーである。次に、拡散レイヤ１２とコンタクトレイヤ１３間の全ての方向（Ｌ方向及びＷ方向）に対して、上記距離Ｓ２２を用いてスペースチェックを行う。このＳ２２を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｓ２２より狭い箇所は、Ｗ方向及びＬ方向の両方ともエラーになるため、疑似エラーを含む結果になる。このエラー結果から、先にチェックを行ったＬ方向に関するエラーを除外する。
【００４０】
次いで、レイアウトデータ検証部７０は、上記Ｌ方向及びＷ方向のエラー判定結果により、エラー有と判定した場合(ステップＳ２０２：エラー有)、そのエラー箇所のレポートをデータ出力部８０に出力して、エラー箇所を特定するエラー画面を表示させる(ステップＳ２０３)。このエラー画面の表示例を図８内に示す。このエラー画面では、拡散レイヤ１２とコンタクトレイヤ１３間のＷ方向にエラーが有ることを点線枠で示している。このエラー箇所を示す点線枠が、Ｌ方向と認識したレイヤ（拡散レイヤ１２とコンタクトレイヤ１３が重なるコンタクト２７図形（四角形）のフリンジ方向（短辺Ｗ２））と接するか否かを判断することにより、疑似エラーを回避できる。この場合、Ｗ方向のエラー箇所を示す点線枠が、Ｌ方向のレイヤと接していないため、Ｗ方向の真性エラーであることが認識できる。
【００４１】
次いで、エラー画面でエラー箇所のレイアウトを確認した後、レイアウトデータ作成部４０は、Ｗ方向のエラー箇所のレイアウトを修正する(ステップＳ２０４)。
【００４２】
次いで、ステップＳ１０３に戻り、包含関係にあるレイヤで認識したＬ方向及びＷ方向の各スペースが設計基準に適合し、エラー無しになるまで、上記ステップＳ１０３〜ステップＳ２０４の処理を繰り返し実行する。そして、レイアウトデータ検証部７０は、ステップＳ２０２において、包含関係にあるレイヤで認識したＬ方向及びＷ方向のスペースが設計基準に適合すると判定すると(ステップＳ２０２：エラー無)、ステップＳ１０８に移行する。次いで、レイアウトの作成が完了し(ステップＳ１０８)、チップデータの作成が終了する(ステップＳ１０９)。
【００４３】
以上のように、本実施形態２の半導体集積回路作成装置２０では、複数のレイヤを包含する素子及び配線の図形を抽出し、各図形の方向（Ｌ方向及びＷ方向）を認識し、各方向に対応する設計基準に基づいて、レイヤ間の各方向（Ｌ方向及びＷ方向）のスペースが設計基準に適合するか否かを判定して、エラー箇所を認識するようにした。
【００４４】
したがって、複数のレイヤを包含する素子及び配線の図形の方向毎にレイアウトの設計基準が異なる場合であっても、従来のＥＤＡツールによるスペースチェックと、複数のレイヤを包含する図形を抽出する図形抽出とを用いることにより、複数のレイヤを包含する素子や配線等の各図形の方向を考慮したレイアウト検証処理を実現できる。また、複数のレイヤを包含するレイアウトに対しても、その方向毎に真性エラーと疑似エラーを認識することができ、レイアウトの修正処理を効率良く実行できる。その結果、より精度の高いレイアウト検証処理を実行でき、従来のレイアウト検証処理のコマンドでは出力されていた疑似エラーを削減することができ、レイアウト検証処理の負荷を軽減できる。
【００４５】
なお、上記実施形態１、２では、レイアウト検証処理をＭＯＮＯＳ型不揮発性メモリトランジスタのメモリトランジスタ領域のレイアウトに適用した場合を示したが、これに限定されるものではなく、他の構造のメモリトランジスタ等の能動素子や受動素子のレイアウトにも適用可能である。
【００４６】
（実施形態３）
上記実施形態１、２では、主にレイヤ毎、複数のレイヤを包含する素子又は配線等の図形毎に方向（Ｌ方向及びＷ方向）を考慮した設計基準に基づくスペースの適合判定を行う場合を示した。本実施形態３では、配線上に形成されたコンタクトに流れる電流の方向によって設計基準が異なる場合に、配線とコンタクト間のフリンジ方向のスペースが設計基準に適合するか否かを判定する場合について説明する。なお、本実施形態３に係る半導体集積回路作成装置２０の構成は、図１に示した構成と同一であるため、その図示及び構成説明は省略する。
【００４７】
本実施形態３に係る半導体集積回路作成装置２０において実行されるレイアウトデータ作成処理について、図９に示すフローチャートと、図１０及び図１１に示すレイアウトの一例を参照して説明する。なお、図９のフローチャートにおいて、図２に示したフローチャートの同一ステップには、同一のステップ番号を付している。
【００４８】
まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ１０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ１０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際のチップデータとして作成する為に、レイアウトデータを作成する(ステップＳ１０３)。この時、作成された半導体集積回路のレイアウトの一例を図１０に示す。図１０は、本実施形態３のレイアウト検証処理において検証対象とする配線３１上に形成されたコンタクト３２の一例を示す図である。この図１０を参照して、電流が流れる方向に対応して、配線とコンタクト間のフリンジ方向のスペースの設計基準が異なることを説明する。
【００４９】
図１０では、２つのコンタクト３２間に流れる電流の方向を示す。図中の左側から右側に流れる電流の方向をＩ１とし、図中の右側から左側に流れる電流の方向をＩ２として示す。実際のレイアウト上では、電流の方向は確認できないため、図中では、電流方向Ｉ１及び電流方向Ｉ２に対応付けて、●（黒丸）でマーキングした例を示す。この場合、電流方向Ｉ１の先に形成されたコンタクト３２は、Ｗ方向の配線３１のフリンジとの距離がＦ１、Ｌ方向の配線３１のフリンジとの距離がＦ２である。また、電流方向Ｉ２の先に形成されたコンタクト３３は、Ｗ方向の配線３１のフリンジとの距離がＦ３である。従来のＥＤＡツールを用いたレイアウト検証処理では、図１０に示すような電流方向を考慮して配線とコンタクト間のスペースをチェックすることはできなかった。
【００５０】
本実施形態３では、図１０に示す電流方向Ｉ１の場合は、コンタクト３２のＷ方向及びＬ方向の各距離Ｆ１，Ｆ２が、電流方向Ｉ１に対応する設計基準に適合するか否かをチェックするものとする。また、図１０に示す電流方向Ｉ２の場合は、コンタクト３３のＬ方向の距離Ｆ３が、電流方向Ｉ２に対応する設計基準に適合するか否かをチェックするものとする。すなわち、本実施形態３は、電流方向Ｉ１又はＩ２に応じて、配線３１とコンタクト３２，３３間で取るべきスペースが異なる設計基準を適用する場合に、その電流方向毎に異なる設計基準を考慮したレイアウト検証処理を実現することである。
【００５１】
以下、図１１（Ａ）、（Ｂ）に示す配線とコンタクトのレイアウト例について、本実施形態３に係るレイアウト検証処理を適用した場合の具体的な処理について説明する。
【００５２】
図９の処理に戻り、レイアウトデータ検証部７０は、図１１（Ａ）に示す配線４１のレイアウトからコンタクト４２，４３の各図形（四角形）を抽出し、配線４１上の黒丸マーキングにより電流方向、及び各コンタクト図形のＬ方向及びＷ方向を認識する(ステップＳ３０１)。具体的には、図１１（Ａ）に示すレイアウトの場合、電流方向を示す黒丸マーキングは、コンタクト４２，４３双方の近傍に有るため、電流方向Ｉ１，Ｉ２の双方向に電流が流れることを示す。レイアウトデータ検証部７０は、電流方向がＩ１，Ｉ２の双方向であることを認識する。次いで、配線４１とコンタクト４２，４３の重なり部分から、電流方向Ｉ１の先に形成されたコンタクト４２のＷ方向及びＬ方向を認識し、電流方向Ｉ２の先に形成されたコンタクト４３図形のＷ方向及びＬ方向を認識する。図１１（Ａ）の場合、コンタクト４２図形と配線４１間のＷ方向及びＬ方向の各距離は、Ｆ１１，Ｆ１２であるものとする。また、コンタクト４３図形と配線４１間のＬ方向の距離は、Ｆ１３であるものとする。例えば、図１１（Ａ）の場合、Ｆ１１＜Ｆ１３＜Ｆ１２の関係が設計基準として定められているものとする。
【００５３】
次いで、レイアウトデータ検証部７０は、認識したＬ方向及びＷ方向に対応する上記設計基準Ｆ１１＜Ｆ１３＜Ｆ１２に基づいて上記距離Ｆ１１，Ｆ１２及びＦ１３が適合するかをチェックする(ステップＳ３０２)。
【００５４】
まず、最小スペースのチェックを配線４１とコンタクト４２に対して行う。すなわち、Ｌ方向又はＷ方向のうち一方の距離が最小値となるため、最低限守らなければならない設計基準としては、レイヤの識別を行うことなくＤＲＣによりチェックを行うことが可能である。図１１（Ａ）の場合、配線４１とコンタクト４２間ではＷ方向の距離Ｆ１１が最小値になるため、配線４１とコンタクト４２間の全ての方向（Ｌ方向及びＷ方向）に対して、Ｆ１１を用いてスペースチェックを行う。このＦ１１を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｆ１１より狭い箇所は、真性エラーである。
【００５５】
次に、配線４１とコンタクト４２間の全ての方向（Ｌ方向及びＷ方向）に対して、上記距離Ｆ１２を用いてスペースチェックを行う。このＦ１２を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｆ１２より狭い箇所は、Ｗ方向及びＬ方向の両方ともエラーになるため、疑似エラーを含む結果になる。このエラー結果から、先にチェックを行ったＬ方向に関するエラーを除外する。
【００５６】
次に、配線４１とコンタクト４３間のＬ方向に対して、Ｆ１３を用いてスペースチェックを行う。このＦ１３を用いたスペースチェックにおいて、エラーと判定される箇所、すなわち、Ｆ１３より狭い箇所は、真性エラーである。
【００５７】
次いで、レイアウトデータ検証部７０は、上記Ｌ方向及びＷ方向のエラー判定結果により、エラー有と判定した場合(ステップＳ３０２：エラー有)、そのエラー箇所のレポートをデータ出力部８０に出力して、エラー箇所を特定するエラー画面を表示させる(ステップＳ３０３)。このエラー画面の表示例を図１１（Ａ）内に示す。このエラー画面では、配線４１とコンタク４２，４３間のＬ方向にエラーが有ることを点線枠で示している。このエラー箇所を示す点線枠が、Ｌ方向と認識した配線４１とコンタクト図形４２，４３が重なるフリンジ方向と接するか否かを判断することにより、スペースＦ１２，Ｆ１３が真性エラーを判別できる。この場合、Ｌ方向のエラー箇所を示す点線枠が、Ｗ方向のレイヤと接していないため、Ｗ方向の疑似エラーのスペースＦ１１を除外できる。
【００５８】
次いで、エラー画面でエラー箇所のレイアウトを確認した後、レイアウトデータ作成部４０は、Ｌ方向のエラー箇所のレイアウトを修正する(ステップＳ３０４)。図１１（Ａ）において、真性エラーと判定されたスペースＦ１２，Ｆ１３を修正したレイアウトの例を図１１（Ｂ）に示す。この場合、図１１（Ａ）のレイアウトでは、スペースＦ１２，１３が設計基準より狭かったため、各スペースＦ１２，１３に対応するＬ方向の配線４１を拡張して、配線４１´とし、スペースＦ１２´，Ｆ１３´として、各コンタクト４２，４３と配線４１´間のＬ方向のスペースが設計基準に適合するように修正された。
【００５９】
次いで、ステップＳ１０３に戻り、配線４１´とコンタクト４２間で認識したＬ方向及びＷ方向の各スペースＦ１１，Ｆ１２´、及び配線４１´とコンタクト４３間で認識したＬ方向のスペースＦ１３´が設計基準に適合し、エラー無しになるまで、上記ステップＳ１０３〜ステップＳ３０４の処理を繰り返し実行する。そして、レイアウトデータ検証部７０は、ステップＳ３０２において、配線４１´とコンタクト４２間で認識したＬ方向及びＷ方向の各スペースＦ１１，Ｆ１２´、及び配線４１´とコンタクト４３間で認識したＬ方向のスペースＦ１３´が設計基準に適合すると判定すると(ステップＳ３０２：エラー無)、ステップＳ１０８に移行する。次いで、レイアウトの作成が完了し(ステップＳ１０８)、チップデータの作成が終了する(ステップＳ１０９)。
【００６０】
以上のように、本実施形態３の半導体集積回路作成装置２０では、配線上に形成されたコンタクト図形を抽出し、コンタクトに流れる電流方向と、配線と各コンタクト図形間の方向（Ｌ方向及びＷ方向）を認識し、各電流方向に対応する設計基準に基づいて、配線と各コンタクト図形間の各方向（Ｌ方向及びＷ方向）のスペースが設計基準に適合するか否かを判定して、エラー箇所を認識するようにした。
【００６１】
したがって、配線上に形成されたコンタクトに流れる電流の方向によって設計基準が異なる場合であっても、配線とコンタクト間のフリンジ方向のスペースが設計基準に適合するか否かを判定するレイアウト検証処理を実現できる。また、電流方向と、配線とコンタクト間のフリンジ方向のスペースをＬ方向とＷ方向で認識して、その方向毎に真性エラーと疑似エラーを認識することができ、レイアウトの修正処理を効率良く実行できる。その結果、より精度の高いレイアウト検証処理を実行でき、従来のレイアウト検証処理のコマンドでは出力されていた疑似エラーを削減することができ、レイアウト検証処理の負荷を軽減できる。
【００６２】
（実施形態４）
本実施形態４では、レイアウト上の素子及び配線等の図形を抽出し、各図形の向きが設計基準に適合するか否かを判定する場合について説明する。なお、本実施形態４に係る半導体集積回路作成装置２０の構成は、図１に示した構成と同一であるため、その図示及び構成説明は省略する。
【００６３】
本実施形態４に係る半導体集積回路作成装置２０において実行されるレイアウトデータ作成処理について、図１２に示すフローチャートと、図１３に示すレイアウトの一例を参照して説明する。なお、図１２のフローチャートにおいて、図２に示したフローチャートの同一ステップには、同一のステップ番号を付している。
【００６４】
まず、半導体集積回路仕様情報に基づいて半導体集積回路の仕様を決定し(ステップＳ１０１)、論理回路図設計部３０は、この仕様に基づいて回路図を作成する(ステップＳ１０２)。次いで、レイアウトデータ作成部４０は、作成された回路図を実際のチップデータとして作成する為に、レイアウトデータを作成する(ステップＳ１０３)。この時、作成された半導体集積回路のレイアウトの一例を図１３（Ａ）に示す。図１３（Ａ）は、本実施形態３のレイアウト検証処理において検証対象とする傾きθ１を有する配線５１と、トランジスタ５２をチップ（ＣＨＩＰ）内に配置した例である。
【００６５】
この図１３（Ａ）を参照して、チップ内に配置された素子や配線等の向きに対応して設計基準が異なることを説明する。チップ内に配置された素子や配線等は、そのレイアウト上の原点（０，０）から見た向きにより素子や配線のスペースや幅の設計基準が異なる場合がある。図１３（Ａ）の場合は、配線５１図形が原点（０，０）から見た傾きθ１の向きに形成され、トランジスタ５２図形が原点（０，０）から見た傾きθ２の向きに形成されている。従来のＥＤＡツールを用いたレイアウト検証処理では、図１３（Ａ）に示すような素子や配線等の向きを考慮して素子や配線のスペースや幅をチェックすることはできなかった。
【００６６】
本実施形態４では、図１３（Ａ）に示すような素子や配線等の向きを考慮して素子や配線のスペースや幅に対応する設計基準に適合するか否かをチェックするものとする。
【００６７】
図１２の処理に戻り、レイアウトデータ検証部７０は、図１３（Ａ）に示すチップレイアウトから配線５１及びトランジスタ５２の各図形を抽出し、配線５１がチップレイアウトの原点（０，０）から見た傾きθ１の向きに形成されていることを認識する(ステップＳ４０１)。図１３（Ａ）の場合、傾きθ１の向きに形成された配線５１図形のスペースや幅と、配線５１図形とトランジスタ５２図形間のスペースや幅が設計基準に適合するか否かを判定するものとする。この場合、配線５１図形の設計基準は、同図（Ｂ）に示す傾きθ１１が正しく、トランジスタ５１図形の設計基準は、同図（Ｂ）に示す傾きθ１２が正しいものとする。
【００６８】
次いで、レイアウトデータ検証部７０は、認識した配線５１図形の向きθ１が設計基準θ１１に適合するかと、認識したトランジスタ５２図形の向きθ２が設計基準θ１２に適合するかをチェックする(ステップＳ４０２)。まず、配線５１図形の向きθ１が設計基準θ１１に適合するかをチェックし、設計基準θ１１に適合しないため、配線５１の向きはエラーとなる。次いで、トランジスタ５２図形の向きθ２が設計基準θ１２に適合するかをチェックし、設計基準θ１２に適合しないため、トランジスタ５２の向きはエラーとなる。
【００６９】
次いで、レイアウトデータ検証部７０は、上記配線５１図形及びトランジスタ５２図形の各向きθ１，θ２のエラー判定結果により、エラー有と判定した場合(ステップＳ４０２：エラー有)、そのエラー箇所のレポートをデータ出力部８０に出力して、エラー箇所を特定するエラー画面を表示させる(ステップＳ４０３)。このエラー画面では、例えば、エラーとなった配線５１図形及びトランジスタ５２図形に対して正しい向きθ１１，θ１２等を表示することにより、真性エラーであることを認識することができる。
【００７０】
次いで、エラー画面でエラー箇所のレイアウトを確認した後、レイアウトデータ作成部４０は、エラー箇所のレイアウトを修正する(ステップＳ４０４)。図１３（Ａ）において、真性エラーと判定された配線５１図形及びトランジスタ５２図形の各向きθ１，θ２を、設計基準θ１１，θ１２に修正したレイアウトの例を図１３（Ｂ）に示す。この場合、設計基準θ１１，θ１２に適合するように、配線５１´及びトランジスタ５２´としてレイアウトを修正した例である。
【００７１】
次いで、ステップＳ１０３に戻り、配線５１´図形とトランジスタ５２図形の各向きθ１，θ２が設計基準に適合し、エラー無しになるまで、上記ステップＳ１０３〜ステップＳ４０４の処理を繰り返し実行する。そして、レイアウトデータ検証部７０は、ステップＳ４０２において、配線５１´とトランジスタ５２´の各向きθ１，θ２が設計基準に適合すると判定すると(ステップＳ４０２：エラー無)、ステップＳ１０８に移行する。次いで、レイアウトの作成が完了し(ステップＳ１０８)、チップデータの作成が終了する(ステップＳ１０９)。
【００７２】
以上のように、本実施形態４の半導体集積回路作成装置２０では、チップ内に形成された素子（トランジスタ）及び配線の各図形を抽出し、各図形の向きを認識し、各向きに対応する設計基準に基づいて、素子（トランジスタ）図形と配線図形の各向きが設計基準に適合するか否かを判定して、エラー箇所を認識するようにした。
【００７３】
したがって、チップ内に形成された素子や配線の向きによって設計基準が異なる場合であっても、素子と配線の各向きが設計基準に適合するか否かを判定するレイアウト検証処理を実現できる。また、素子と配線の各向きを認識して、その向き毎にエラーを認識することができ、レイアウトの修正処理を効率良く実行できる。その結果、より精度の高いレイアウト検証処理を実行でき、従来のレイアウト検証処理のコマンドでは出力されていなかった向きに応じたエラーを出力することができ、レイアウト検証処理の利便性を向上できる。
【００７４】
なお、上記各実施形態１〜４のレイアウト検証処理では、レイヤ毎、複数のレイヤを包含する素子又は配線等の図形毎に方向（Ｌ方向及びＷ方向）を考慮した設計基準に基づくスペースの適合判定を行う場合と、コンタクトに流れる電流の方向によって設計基準が異なって配線とコンタクト間のフリンジ方向のスペースが設計基準に適合するか否かを判定する場合と、レイアウト上の素子及び配線等の図形を抽出して各図形の向きが設計基準に適合するか否かを判定する場合と、を個別に処理することを示した。半導体集積回路の仕様等に応じて、上記各実施形態１〜４のレイアウト検証処理を適宜組み合わせて行うようにしてもよい。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態１に係る半導体集積回路作成装置の構成例を示すブロック図である。
【図２】本発明の実施形態１に係るレイアウトデータ作成処理を示すフローチャートである。
【図３】本発明の実施形態１に係る半導体集積回路のレイアウトの一例を示す図である。
【図４】本発明の実施形態１に係る図３のＡ−Ａ´線矢視断面を示す図である。
【図５】本発明の実施形態１に係るエラー画面の表示例を示すフローチャートである。
【図６】本発明の実施形態２に係るレイアウトデータ作成処理を示すフローチャートである。
【図７】本発明の実施形態２に係る半導体集積回路のレイアウトの一例を示す図である。
【図８】本発明の実施形態２に係る図７のレイアウトの方向を認識する例を示す図である。
【図９】本発明の実施形態３に係るレイアウトデータ作成処理を示すフローチャートである。
【図１０】本発明の実施形態３に係る半導体集積回路のレイアウトの一例を示す図である。
【図１１】本発明の実施形態３に係る（Ａ）はエラー有りのレイアウトの一例を示す図、（Ｂ）はエラー無しのレイアウトの一例を示す図である。
【図１２】本発明の実施形態４に係るレイアウトデータ作成処理を示すフローチャートである。
【図１３】本発明の実施形態４に係る（Ａ）はエラー有りのレイアウトの一例を示す図、（Ｂ）はエラー無しのレイアウトの一例を示す図である。
【図１４】レイアウト検証手順の概要を説明するためのフローチャートである。
【図１５】図１４のレイアウト検証手順が適用される（Ａ）はレイアウト図形の一例を示す図、（Ｂ）は複数レイヤから構成されるレイアウト図形の一例を示す図である。
【図１６】図１５（Ｂ）に示すレイアウト図形における方向を示す図である。
【符号の説明】
【００７６】
１１  インプラレイヤ
１２  拡散レイヤ
１３  コンタクトレイヤ
１４  ゲートレイヤ
２０  半導体集積回路作成装置
３０  論理回路図設計部
４０  レイアウトデータ作成部
５０  レイアウトデータ検証部
６０  論理接続検証部
７０  レイアウトデータ検証部
８０  データ出力部
【図１】
2008225950.tif 000003
【図２】
2008225950.tif 000004
【図３】
2008225950.tif 000005
【図４】
2008225950.tif 000006
【図５】
2008225950.tif 000007
【図６】
2008225950.tif 000008
【図７】
2008225950.tif 000009
【図８】
2008225950.tif 000010
【図９】
2008225950.tif 000011
【図１０】
2008225950.tif 000012
【図１１】
2008225950.tif 000013
【図１２】
2008225950.tif 000014
【図１３】
2008225950.tif 000015
【図１４】
2008225950.tif 000016
【図１５】
2008225950.tif 000017
【図１６】
2008225950.tif 000018