(57)【要約】【課題】シングル入力によるコモンモードノイズの影響を低減し、差動入力タイプの機器の使用を実現する。【解決手段】シングル入力信号を入力とする外部入力端子と、シングル入力信号を反転入力端子への入力とする第１の演算増幅器と、第１の演算増幅器の出力端子と反転入力端子間に設けられた第１の帰還回路と、第１の基準電圧源から出力される第１の基準電圧信号を分圧して第１の演算増幅器の非反転入力端子に出力する第１の分圧回路と、第１の演算増幅器の出力信号を反転入力端子への入力とする第２の演算増幅器と、第２の演算増幅器の出力端子と反転入力端子間に設けられた第２の帰還回路と、第２の基準電圧源から出力される第２の基準電圧信号を分圧して第２の演算増幅器の非反転入力端子に出力する第２の分圧回路と、第１の演算増幅器の出力端子と接続された第１の外部出力端子と第２の演算増幅器の出力端子と接続された第２の外部出力端子とを具備する。【選択図】図１
2008005104.tif 000002
【特許請求の範囲】
【請求項１】
シングル入力信号を入力とする外部入力端子と、
前記シングル入力信号を反転入力端子への入力とする第１の演算増幅器と、
当該第１の演算増幅器の出力端子と反転入力端子間に設けられた第１の帰還回路と、
第１の基準電圧源と、
当該第１の基準電圧源から出力される第１の基準電圧信号を分圧して前記第１の演算増幅器の非反転入力端子に出力する第１の分圧回路と、
前記第１の演算増幅器の出力信号を反転入力端子への入力とする第２の演算増幅器と、
当該第２の演算増幅器の出力端子と反転入力端子間に設けられた第２の帰還回路と、
第２の基準電圧源と、
当該第２の基準電圧源から出力される第２の基準電圧信号を分圧して前記第２の演算増幅器の非反転入力端子に出力する第２の分圧回路と、
前記第１の演算増幅器の出力端子と接続された第１の外部出力端子と、
前記第２の演算増幅器の出力端子と接続された第２の外部出力端子と
を具備し、
前記第２の演算増幅器の非反転入力端子に印加される電圧値が、前記第１の演算増幅器の非反転入力端子に印加される電圧値の２倍になるように、前記第１の基準電圧信号及び第２の基準電圧信号を設定する、または前記第１の分圧回路及び第２の分圧回路の回路定数を設定する
ことを特徴とするシングル差動変換回路。
【請求項２】
シングル入力信号を入力とする外部入力端子と、
前記シングル入力信号を反転入力端子への入力とする第１の演算増幅器と、
前記第１の演算増幅器の出力端子と反転入力端子間に設けられた第１の帰還回路と、
第１の基準電圧源と、
当該第１の基準電圧源から出力される第１の基準電圧信号を分圧して前記第１の演算増幅器の非反転入力端子に出力する第１の分圧回路と、
前記第１の基準電圧信号に対して負の同電圧値を有する第２の基準電圧信号を出力する第２の基準電圧源と、
前記第２の基準電圧信号を反転入力端子への入力とする第２の演算増幅器と、
当該第２の演算増幅器の出力端子と反転入力端子間に設けられた第２の帰還回路と、
前記シングル入力信号を分圧して前記第２の演算増幅器の非反転入力端子に出力する第２の分圧回路と、  
前記第１の演算増幅器の出力端子と接続された第１の外部出力端子と、
前記第２の演算増幅器の出力端子と接続された第２の外部出力端子と
を具備することを特徴とするシングル差動変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シングル入力信号を差動入力信号に変換するシングル差動変換回路に関する。
【背景技術】
【０００２】
周知のように、半導体集積回路試験装置（いわゆるＩＣテスタ）は、被試験対象デバイスとしての半導体集積回路（以下ＤＵＴと称す）に試験パターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、ＤＵＴの良品又は不良品を試験するものである。このような半導体集積回路試験装置の中には、ＤＵＴに対してアナログ信号の試験パターンを入力し、その結果ＤＵＴから出力されるアナログ信号をデジタル信号に変換した後、当該デジタル信号により良否判定を行なうものがある。
【０００３】
図３は、従来の半導体集積回路試験装置において、ＤＵＴから出力されるアナログ信号
をデジタル信号に変換するデジタイザ回路の回路構成図である。この図に示すように、従
来のデジタイザ回路は、演算増幅器１と、一端が演算増幅器１の反転入力端子と接続され他端がアナログ入力端子Ｐ１と接続された第１の抵抗素子２と、一端が演算増幅器１の反転入力端子及び第１の抵抗素子２の一端と接続され、他端が演算増幅器１の出力端子と接続された第２の抵抗素子３と、入力端子が演算増幅器１の出力端子と接続されたＡ／Ｄコンバータ４とから構成されている。なお、アナログ入力端子Ｐ１はＤＵＴ（図示せず）の出力端子と接続され、また、演算増幅器１の非反転入力端子はアースされている。
【０００４】
ここで、ＤＵＴから出力されるアナログ信号の電圧、つまりアナログ入力端子Ｐ１の入力電圧をＶｉｎとすると、演算増幅器１の出力電圧Ｖｏｕｔは下記（１）式で表される。なお、（１）式において、Ｒ１は第１の抵抗素子２の抵抗値、Ｒ２は第２の抵抗素子３の抵抗値である。
Ｖｏｕｔ＝−（Ｒ２／Ｒ１）・Ｖｉｎ      ・・・・・（１）
【０００５】
Ａ／Ｄコンバータ４は、上記（１）式で表される演算増幅器１の出力電圧Ｖｏｕｔをデジタル変換し、デジタル信号を出力する。Ａ／Ｄコンバータ４から出力されたデジタル信号は、演算部（図示せず）により良否判定が行なわれる。なお、従来の半導体集積回路試験装置についての詳細は、例えば下記特許文献１を参照されたい。
【特許文献１】特開平５−２３２１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のように、従来の半導体集積回路試験装置に使用されるデジタイザ回路は、シングル入力であるために、コモンモードノイズの影響を受けやすく、また、低ノイズ、低歪の高性能な差動入力Ａ／Ｄコンバータを使用することができないという問題があった。
【０００７】
本発明は、このような事情に鑑みてなされたものであり、シングル入力によるコモンモードノイズの影響を低減し、差動入力タイプの機器の使用を実現することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明では、シングル差動変換回路に係る第１の解決手段として、シングル入力信号を入力とする外部入力端子と、前記シングル入力信号を反転入力端子への入力とする第１の演算増幅器と、当該第１の演算増幅器の出力端子と反転入力端子間に設けられた第１の帰還回路と、第１の基準電圧源と、当該第１の基準電圧源から出力される第１の基準電圧信号を分圧して前記第１の演算増幅器の非反転入力端子に出力する第１の分圧回路と、前記第１の演算増幅器の出力信号を反転入力端子への入力とする第２の演算増幅器と、当該第２の演算増幅器の出力端子と反転入力端子間に設けられた第２の帰還回路と、第２の基準電圧源と、当該第２の基準電圧源から出力される第２の基準電圧信号を分圧して前記第２の演算増幅器の非反転入力端子に出力する第２の分圧回路と、前記第１の演算増幅器の出力端子と接続された第１の外部出力端子と、前記第２の演算増幅器の出力端子と接続された第２の外部出力端子とを具備し、前記第２の演算増幅器の非反転入力端子に印加される電圧値が、前記第１の演算増幅器の非反転入力端子に印加される電圧値の２倍になるように、前記第１の基準電圧信号及び第２の基準電圧信号を設定する、または前記第１の分圧回路及び第２の分圧回路の回路定数を設定することを特徴とする。
【０００９】
また、本発明では、シングル差動変換回路に係る第２の解決手段として、シングル入力信号を入力とする外部入力端子と、前記シングル入力信号を反転入力端子への入力とする第１の演算増幅器と、前記第１の演算増幅器の出力端子と反転入力端子間に設けられた第１の帰還回路と、第１の基準電圧源と、当該第１の基準電圧源から出力される第１の基準電圧信号を分圧して前記第１の演算増幅器の非反転入力端子に出力する第１の分圧回路と、前記第１の基準電圧信号に対して負の同電圧値を有する第２の基準電圧信号を出力する第２の基準電圧源と、前記第２の基準電圧信号を反転入力端子への入力とする第２の演算増幅器と、当該第２の演算増幅器の出力端子と反転入力端子間に設けられた第２の帰還回路と、前記シングル入力信号を分圧して前記第２の演算増幅器の非反転入力端子に出力する第２の分圧回路と、前記第１の演算増幅器の出力端子と接続された第１の外部出力端子と、前記第２の演算増幅器の出力端子と接続された第２の外部出力端子とを具備することを特徴とする。
【発明の効果】
【００１０】
本発明に係るシングル差動変換回路によれば、外部入力端子に入力されるシングル入力信号を、差動入力信号に変換して第１の外部出力端子及び第２の外部出力端子から出力するので、コモンモードノイズの影響を大幅に低減することが可能である。また、シングル入力信号を差動入力信号に変換して出力することにより、本シングル差動変換回路の後段に差動入力タイプの機器を接続することができる。従って、例えば本シングル差動変換回路と差動入力Ａ／Ｄコンバータとを組み合わせることによって、コモンモードノイズの影響がなく、低ノイズ、低歪の高性能なデジタイザ回路を実現することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、本発明の一実施形態について説明する。図１は本実施形態におけるシングル差動変換回路ＳＤの回路構成図である。この図に示すように、本実施形態におけるシングル差動変換回路ＳＤは、外部入力端子１０、第１の抵抗素子１１、第２の抵抗素子１２、第１の演算増幅器１３、第１の基準電圧源１４、第３の抵抗素子１５、第４の抵抗素子１６、第５の抵抗素子１７、第６の抵抗素子１８、第２の演算増幅器１９、第２の基準電圧源２０、第７の抵抗素子２１、第８の抵抗素子２２、第１の外部出力端子２３及び第２の外部出力端子２４から構成されている。なお、図１に示すように、上記第１の外部出力端子２３及び第２の外部出力端子２４は、差動入力Ａ／Ｄコンバータ３０の差動入力端子とそれぞれ接続されている。すなわち、本シングル差動変換回路ＳＤは、シングル入力信号を差動入力信号に変換して、差動入力Ａ／Ｄコンバータ３０に出力するものである。
【００１２】
また、上述した構成要素の内、第１の抵抗素子１１及び第２の抵抗素子１２は、本発明における第１の帰還回路を構成し、第３の抵抗素子１５及び第４の抵抗素子１６は、本発明における第１の分圧回路を構成し、第５の抵抗素子１７及び第６の抵抗素子１８は、第２の帰還回路を構成し、また、第７の抵抗素子２１及び第８の抵抗素子２２は、第２の分圧回路を構成するものである。
【００１３】
外部入力端子１０は、第１の抵抗素子１１の一端と接続されており、外部から入力されるシングル入力信号（アナログ信号）を上記第１の抵抗素子１１の一端に出力する。第１の抵抗素子１１の一端は外部入力端子１０と接続され、他端は第２の抵抗素子１２の一端及び第１の演算増幅器１３の反転入力端子に接続されている。第２の抵抗素子１２の一端は第１の抵抗素子１１の他端及び第１の演算増幅器１３の反転入力端子と接続され、他端は第１の演算増幅器１３の出力端子、第５の抵抗素子１７の一端及び第１の外部出力端子２３に接続されている。第１の演算増幅器１３の反転入力端子は第１の抵抗素子１１の他端及び第２の抵抗素子１２の一端に接続され、非反転入力端子は第３の抵抗素子１５の一端及び第４の抵抗素子１６の一端と接続され、また、出力端子は第２の抵抗素子１２の他端、第５の抵抗素子１７の一端及び第１の外部出力端子２３と接続されている。
【００１４】
第１の基準電圧源１４は、対アース電圧Ｖｃｏｍを有する第１の基準電圧信号を第３の抵抗素子１５の他端に出力する。第３の抵抗素子１５の一端は第１の演算増幅器１３の非反転入力端子及び第４の抵抗素子１６の一端に接続され、他端は第１の基準電圧源１４に接続されている。第４の抵抗素子１６の一端は第１の演算増幅器１３の非反転入力端子及び第３の抵抗素子１５の一端に接続され、他端はアースされている。
【００１５】
第５の抵抗素子１７の一端は第２の抵抗素子１２の他端、第１の演算増幅器１３の出力端子及び第１の外部出力端子２３と接続されており、他端は第６の抵抗素子１８の一端及び第２の演算増幅器１９の反転入力端子と接続されている。第６の抵抗素子１８の一端は第５の抵抗素子１７の他端及び第２の演算増幅器１９の反転入力端子と接続され、他端は第２の演算増幅器１９の出力端子及び第２の外部出力端子２４に接続されている。第２の演算増幅器１９の反転入力端子は第５の抵抗素子１７の他端及び第６の抵抗素子１８の一端に接続され、非反転入力端子は第７の抵抗素子２１の一端及び第８の抵抗素子２２の一端と接続され、また出力端子は第６の抵抗素子１８の他端及び第２の外部出力端子２４と接続されている。
【００１６】
第２の基準電圧源２０は、上記第１の基準電圧信号の２倍の電圧値（２Ｖｃｏｍ）を有する第２の基準電圧信号を第７の抵抗素子２１の他端に出力する。第７の抵抗素子２１の一端は第２の演算増幅器１９の非反転入力端子及び第８の抵抗素子２２の一端に接続され、他端は第２の基準電圧源２０に接続されている。第８の抵抗素子２２の一端は第２の演算増幅器１９の非反転入力端子及び第７の抵抗素子２１の一端に接続され、他端はアースされている。
【００１７】
次に、このように構成された本実施形態におけるシングル差動変換回路ＳＤの動作について説明する。
【００１８】
外部入力端子１０に入力されるシングル入力信号の電圧値をＶｉｎ、第１〜第８の抵抗素子の抵抗値をＲとすると、第１の外部出力端子２３の出力電圧Ｖpは下記（２）式で表される。一方、第２の外部出力端子２４の出力電圧Ｖnは下記（３）式で表される。すなわち、差動入力Ａ／Ｄコンバータ３０の差動入力端子間の電圧Ｖは下記（４）式で表される。
【００１９】
【数１】
2008005104.tif 000003
【００２０】
ここで、上記（２）〜（４）式からわかるように、第１及び第２の基準電圧信号の影響を除去するには、「第２の演算増幅器１９の非反転入力端子に印加される電圧値＝第１の演算増幅器１３の非反転入力端子に印加される電圧値×２」の条件が必要となる。このような条件は、第３の抵抗素子１５及び第４の抵抗素子１６からなる第１の分圧回路と、第７の抵抗素子２１及び第８の抵抗素子２２からなる第２の分圧回路とにおける回路定数を調整することによって達成することができるが、本実施形態では第１の基準電圧源１４及び第２の基準電圧源２０の出力電圧の調整によってこの条件を達成した。このような構成を採用することにより、分圧回路と帰還回路との回路定数を一致させることができ、その結果、電流ノイズの影響を低減することが可能である。
【００２１】
このように、本実施形態におけるシングル差動変換回路ＳＤによれば、シングル入力信号を差動入力信号（出力電圧Ｖp、Ｖn）に変換して出力することができるので、コモンモードノイズの影響を大幅に低減することが可能である。また、シングル入力信号を差動入力信号に変換して出力することにより、後段に接続するＡ／Ｄコンバータとして差動入力Ａ／Ｄコンバータ３０を使用することができる。従って、本実施形態におけるシングル差動変換回路ＳＤと差動入力Ａ／Ｄコンバータ３０とを組み合わせることによって、コモンモードノイズの影響がなく、低ノイズ、低歪の高性能なデジタイザ回路を実現することが可能である。
【００２２】
なお、本シングル差動変換回路ＳＤと差動入力Ａ／Ｄコンバータ３０との組み合わせによって構成されたデジタイザ回路を、例えば半導体集積回路試験装置やその他種々の装置に使用することも可能である。また、本シングル差動変換回路ＳＤはデジタイザ回路に限らず、シングル入力信号を差動入力信号に変換することが望まれる装置に使用することもできる。
【００２３】
〔変形例〕
次に、本実施形態におけるシングル差動変換回路ＳＤの変形例について説明する。図２は、変形例におけるシングル差動変換回路ＳＤ’の回路構成図である。なお、図２では、説明の便宜上、図１と同一符号を付し、以下図１と異なる点のみ説明する。
【００２４】
図２において、構成上図１と異なる点は、外部入力端子１０が、第１の抵抗素子１１の一端及び第７の抵抗素子２１の他端と接続されていること、第１の演算増幅器１３の出力端子が、第２の抵抗素子１２の他端及び第１の外部出力端子２３にのみ接続されていること、第２の基準電圧源２０が、第１の基準電圧信号に対して負の同電圧値（−Ｖｃｏｍ）を有する第２の基準電圧信号を、第５の抵抗素子１７の一端に出力することである。
【００２５】
次に、このように構成されたシングル差動変換回路ＳＤ’の動作について説明する。
外部入力端子１０に入力されるシングル入力信号の電圧値をＶｉｎ、第１〜第８の抵抗素子の抵抗値をＲとすると、第１の外部出力端子２３の出力電圧Ｖpは下記（５）式で表される。一方、第２の外部出力端子２４の出力電圧Ｖnは下記（６）式で表される。すなわち、差動入力Ａ／Ｄコンバータ３０の差動入力端子間の電圧Ｖは、第１実施形態と同様に上記（４）式で表される。
【００２６】
【数２】
2008005104.tif 000004
【００２７】
ここで、上記（５）、（６）式からわかるように、第１及び第２の基準電圧信号の影響を除去するには、「第２の基準電圧信号＝−第１の基準電圧信号」の条件が必要となる。このような条件を満たす構成を採用することにより、上記実施形態におけるシングル差動変換回路ＳＤと同様に、分圧回路と帰還回路との回路定数を一致させることができ、その結果、電流ノイズの影響を低減することが可能である。
【００２８】
このように、変形例におけるシングル差動変換回路ＳＤ’によれば、シングル入力信号を差動入力信号（出力電圧Ｖp、Ｖn）に変換して出力することができるので、上記実施形態におけるシングル差動変換回路ＳＤと同様の効果を得ることができる。
【００２９】
なお、変形例におけるシングル差動変換回路ＳＤ’は、上記実施形態におけるシングル差動変換回路ＳＤと比較して、入力インピーダンスが１／２に低下するため、信号歪の影響が大きくなるという問題がある。よって、上記実施形態におけるシングル差動変換回路ＳＤを使用する方がより好ましい。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態におけるシングル差動変換回路の回路構成図である。
【図２】本発明の一実施形態におけるシングル差動変換回路の変形例である。
【図３】従来におけるデジタイザ回路の回路構成図である。
【符号の説明】
【００３１】
ＳＤ…シングル差動変換回路、１０…外部入力端子、１１…第１の抵抗素子、１２…第２の抵抗素子、１３…第１の演算増幅器、１４…第１の基準電圧源、１５…第３の抵抗素子、１６…第４の抵抗素子、１７…第５の抵抗素子、１８…第６の抵抗素子、１９…第２の演算増幅器、２０…第２の基準電圧源、２１…第７の抵抗素子、２２…第８の抵抗素子、２３…第１の外部出力端子、２４…第２の外部出力端子、３０…差動入力Ａ／Ｄコンバータ
【図１】
2008005104.tif 000005
【図２】
2008005104.tif 000006
【図３】
2008005104.tif 000007