(57)【要約】【課題】消費電力が大幅に低減された磁気記憶装置を提供する。【解決手段】任意方向に延在する配線５の一部を覆うようにヨーク２０を配置し、配線の近傍には、配線５から生じる磁界によって情報の書込みが可能な磁気抵抗効果素子４を配置し、更に、ヨーク２０の磁気抵抗をＲ、配線５に必要な書込み電流値をＩｗとした場合に、Ｉｗ≦ａ・Ｒ＋ｂ  但し、ａ（ｍＡ・Ｈ）＝７．５Ｅ−１１、ｂ（ｍＡ）＝０．１を満たすようにした。【選択図】図５
2008010511.tif 000002
【特許請求の範囲】
【請求項１】
任意方向に延在する配線と
前記配線の一部を覆う磁性層から成るヨークと、
前記配線の近傍に配置され、前記配線から生じる磁界によって情報の書込みが可能な磁気抵抗効果素子と、を備え、
前記ヨークの磁気抵抗をＲ（１／Ｈ）、前記配線に必要な書込み電流値をＩｗ（ｍＡ）とした場合に、
Ｉｗ≦ａ・Ｒ＋ｂ  但し、ａ（ｍＡ・Ｈ）＝７．５Ｅ−１１、ｂ（ｍＡ）＝０．１
を満たす事を特徴とする磁気記憶装置。
【請求項２】
前記ヨークの磁気抵抗をＲ（１／Ｈ）、前記配線に必要な書込み電流値をＩｗ（ｍＡ）とした場合に、更に、
Ｉｗ≦ａ・Ｒ＋ｂ  但し、ａ（ｍＡ・Ｈ）＝６．０Ｅ−１１、ｂ（ｍＡ）＝０
を満たす事を特徴とする請求項１記載の磁気記憶装置。
【請求項３】
前記ヨークの断面積Ｓが、２Ｅ＋５ｎｍ２以下に設定されていることを特徴とする請求項１又は２記載の磁気記憶装置。
【請求項４】
前記ヨークにおける周方向の一部に空隙が形成されており、前記空隙内又は前記空隙間に前記磁気抵抗効果素子が配置されていることを特徴とする請求項１、２又は３記載の磁気記憶装置。
【請求項５】
前記空隙を形成する前記ヨークの端部と、前記空隙に収容される前記磁気抵抗効果素子の間の距離が、３０ｎｍ以下に設定されていることを特徴とする請求項１乃至４のいずれか記載の磁気記憶装置。
【請求項６】
前記磁気抵抗効果素子の前記磁界方向の長さが、８００ｎｍ以下に設定されていることを特徴とする請求項１乃至５のいずれか記載の磁気記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気抵抗効果素子に情報を記憶する磁気記憶装置に関するものである。
【背景技術】
【０００２】
近年、コンピュータや通信機器等の情報処理装置に用いられる記憶デバイスとして、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が注目されている。ＭＲＡＭは、磁気によってデータを記憶することから、電気的な手段を用いなくてもその磁化方向が維持することができるので、揮発性メモリであるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）のように電源断によって情報が失われるといった不都合を回避できる。また、従来のフラッシュＥＥＰＲＯＭやハードディスク装置のような不揮発性記憶手段と比較して、ＭＲＡＭはアクセス速度、信頼性、消費電力等において優れている。従って、ＭＲＡＭは、ＤＲＡＭやＳＲＡＭなどの揮発性メモリとしての機能と、フラッシュＥＥＰＲＯＭやハードディスク装置などの不揮発性記憶手段の機能のすべてを代替できると言われている（特許文献１）。
【０００３】
例えば、どこにいても情報処理を可能とするいわゆるユビキタスコンピューティングを目指した情報機器を開発する場合、高速処理に対応可能としながらも消費電力を小さくし、そして、電源断が生じても情報消失を回避できるような記憶装置が求められるが、ＭＲＡＭはこのような要求を同時に満足できる可能性があり、今後、多くの情報機器に採用されることが期待されている。
【０００４】
特に、日常持ち歩くカードや携帯情報端末等については、十分な電源を確保できない場合が多い。従って、厳しい利用環境において大量の情報処理を実行するには、低消費電力とされるＭＲＡＭであっても、情報処理中の電力消費を一層低減させることが求められている。
【０００５】
ＭＲＡＭにおける低消費電力化を進展される技術の一例として、例えば特許文献２又は特許文献３に記載された磁気記憶装置がある。これらの磁気記憶装置は、各記憶領域（メモリセル）毎に、ビット線と、ビット線と直行するように配置されたワード線と、このビット線とワード線の間であって、且つ交差する位置に配置されたトンネル磁気抵抗効果（ＴＭＲ：Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）素子等を備える。更にこれらの磁気記憶装置では、ビット線又はワード線におけるＴＭＲ素子近傍に、これら配線の周りを取り囲むヨーク（磁界制御層）が配置されている。ヨークは高透磁率の強磁性体によって構成されており、ビット線又はワード線から生じる磁束の漏れを低減させ、ＴＭＲ素子に磁束を集中させる役割を果たす。この結果、ＴＭＲ素子の磁化状態の反転に必要な磁界が、低消費電力でも得ることが出来る。また、磁束をＴＭＲ素子に集中させることができる。
【０００６】
なお、ＴＭＲ素子とは、外部磁界によって磁化方向が変化する第１磁性層（感磁層）と、磁化方向が固定された第２磁性層と、第１磁性層と第２磁性層との間に挟まれた非磁性絶縁層とを備え、第１磁性層の磁化方向が第２磁性層の磁化方向に対して平行または反平行に制御されることにより二値データを記憶する素子である。
【特許文献１】特許第３４６６４７０号公報
【特許文献２】特開２０００−９０６５８号公報
【特許文献３】特開２００４−１２８４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、これらの磁気記憶装置に用いられるＴＭＲ素子は、サイズを小さくすればするほど、内部に生じる反磁界の影響が増大するので、書込み用の磁界を強めなければならない。従って、磁気記憶装置の集積度を高めようとすると、書込み電流値を大きくしなければならないという矛盾が生じ、磁気記憶装置の小型化・高記録密度化が困難であると一般的にいわれている。
【０００８】
本発明は上記問題点に鑑みてなされたものであり、磁気記憶装置においても、大幅に小型化できることを明らかにし、消費電力の低減を達成する事を目的とする。
【課題を解決するための手段】
【０００９】
本発明者らは鋭意研究の結果、磁気記憶装置についてスケーリイング法則が成立することを実験的・理論的に見出した。このスケーリイング法則を利用することで、上記目的は下記手段によって達成される。
【００１０】
（１）任意方向に延在する配線と前記配線の一部を覆う磁性層から成るヨークと、前記配線の近傍に配置され、前記配線から生じる磁界によって情報の書込みが可能な磁気抵抗効果素子と、を備え、前記ヨークの磁気抵抗をＲ（１／Ｈ）、前記配線に必要な書込み電流値をＩｗ（ｍＡ）とした場合に、Ｉｗ≦ａ・Ｒ＋ｂ  但し、ａ（ｍＡ・Ｈ）＝７．５Ｅ−１１、ｂ（ｍＡ）＝０．１を満たす事を特徴とする磁気記憶装置。
【００１１】
（２）前記ヨークの磁気抵抗をＲ（１／Ｈ）、前記配線に必要な書込み電流値をＩｗ（ｍＡ）とした場合に、更に、Ｉｗ≦ａ・Ｒ＋ｂ  但し、ａ（ｍＡ・Ｈ）＝６．０Ｅ−１１、ｂ（ｍＡ）＝０を満たす事を特徴とする上記（１）記載の磁気記憶装置。
【００１２】
（３）前記ヨークの断面積Ｓが、２Ｅ＋５ｎｍ２以下に設定されていることを特徴とする上記（１）又は（２）記載の磁気記憶装置。
【００１３】
（４）前記ヨークにおける周方向の一部に空隙が形成されており、前記空隙内又は前記空隙間に前記磁気抵抗効果素子が配置されていることを特徴とする上記（１）、（２）又は（３）記載の磁気記憶装置。
【００１４】
（５）前記空隙を形成する前記ヨークの端部と、前記空隙に収容される前記磁気抵抗効果素子の間の距離が、３０ｎｍ以下に設定されていることを特徴とする上記（１）乃至（４）のいずれか記載の磁気記憶装置。
【００１５】
（６）前記磁気抵抗効果素子の前記磁界方向の長さが、８００ｎｍ以下に設定されていることを特徴とする上記（１）乃至（５）のいずれか記載の磁気記憶装置。
【発明の効果】
【００１６】
本発明によれば、書込み電流を大幅に小さくすることが可能になると共に、量産時等において、各磁気記憶装置間の書込み電流値のばらつきを低減させることができるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１７】
以下、実施の形態について詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１８】
図１は、本発明の実施形態に係る磁気記憶装置１の全体構成を示す概念図である。磁気記憶装置１は、記憶部２、ビット選択回路１１、ワード選択回路１２、ビット配線１３、１４、並びにワード配線１５、１６を備える。記憶部２には、複数の記憶領域３がｍ行ｎ列（ｍ、ｎは２以上の整数）の二次元状（アレイ状）に配列されている。図２に拡大して示されるように、各記憶領域３は、ＴＭＲ素子４、書込み配線５、読み出しトランジスタ６Ａ、書込みトランジスタ６Ｂ、読み出し配線７ａ、７ｂ、強磁性ヨーク２０等を有する。なお、書込み配線５は、ビット配線１３から引き込まれるように配設されていることから、記憶領域３毎に、書込み配線５、強磁性ヨーク２０などが独立して配設されるようになっている。また、読み出し配線７ａ、７ｂは、本実施形態では書込み配線５から分岐するようにして配置されており、一方の読み出し配線７ａと他方の読み出し配線７ｂの間にＴＭＲ素子４が介在するようになっている。
【００１９】
ＴＭＲ（磁気抵抗効果）素子４は、磁化方向を変化させると、それに基づいて自身の抵抗値が変化する機能を有する。この抵抗値の変化状態によって、ＴＭＲ素子４に二値データが書き込まれる。このＴＭＲ素子４の磁化方向を変化させる外部磁界は、書込み配線５によって発生させる。
【００２０】
ビット配線１３から引き込まれるように配設される書込み配線５の他端は、ビット配線１４に電気的に接続される。書込みトランジスタ６Ｂは、書込み配線５における書込み電流の導通を制御するためのスイッチ手段であり、ドレイン及びソースが書込み配線５の途中に介在するようになっている。ゲートはワード配線１６に接続される。これにより、ワード配線１６に電流を流すことで書込みトランジスタ６Ｂを導通状態にできる。
【００２１】
読み出し配線７ａの一端はＴＭＲ素子４に接続されると共に、他端は書込み配線５（又はビット配線１３）に接続される。また、読み出し配線７ｂの一端は、ＴＭＲ素子４に接続されると共に、他端はワード配線１５接続される。読み出しトランジスタ６Ａは、読み出し配線７ａ、７ｂにおける読み出し電流の導通を制御するためのスイッチ手段であり、ドレイン及びソースは読み書き配線７ｂの途中に介在する。ゲートはワード配線１６に接続される。これにより、ワード配線１６に電流を流すことで、読み出しトランジスタ６Ａを導通状態にできる。
【００２２】
ビット配線１３、１４は、アレイ状に配置される複数の記憶領域３の列毎に配設されている。ビット配線１３は、対応列に属する全ての記憶領域３の書込み配線５に接続される。また、ビット配線１４も同様に、対応列に属する全ての記憶領域３の書込み配線５に接続される。従って、対をなす特定のビット配線１３、１４間に電位差を付与しつつ、書込みトランジスタ６Ｂによって導通を許可すれば、書込み配線５に書込み電流が流れるようになる。
【００２３】
ワード配線１５、１６は、記憶領域３の各行に配設される。ワード配線１６は、対応行に属する全ての記憶領域３において、読み出しトランジスタ６Ａ及び書込みトランジスタ６Ｂの各ゲートに接続されている。つまり、ワード配線１６は、双方のトランジスタ６Ａ、６Ｂの導通を許可するための配線となる。また、ワード配線１５は、対応行に属する全ての記憶領域３において、読み出し配線７ｂに接続される。従って、対をなす特定のビット配線１３とワード配線１５間に電位差を付与しつつ、書込みトランジスタ６Ａによって導通を許可すれば、読み出し配線７ａ、７ｂに読み出し電流が流れる。
【００２４】
図１に戻って、ビット選択回路１１は、各記憶領域３の書込み配線５に正または負の書込み電流を提供する機能を備える。具体的にビット選択回路１１は、内部または外部から指示されたアドレスに応じて、アレイ状に配置される記憶領域３から所定列を選択するアドレスデコーダ回路と、この選択した所定列に対応する一対のビット配線１３、１４間に正または負の電位差を付与して、この所定列のビット配線１３、１４間に設置される書込み配線５に書込み電流を供給するカレントドライブ回路を含んでいる。
【００２５】
ワード選択回路１２は、内部または外部から指示されたアドレスに応じて、アレイ状に配置される記憶領域３から所定行を選択するアドレスデコーダ回路と、この所定行に対応するワード配線１５、１６に所定の電圧を供給するカレントドライブ回路を含んでいる。従って、ワード選択回路１２を用いて、所定行に相当するワード配線１６に制御電圧を印加すれば、読み出しトランジスタ６Ａ、書込みトランジスタ６Ｂを導通状態にできる。
【００２６】
書込み作業時には、ビット選択回路１１によって選択されたアドレスのビット配線１３、１４間に正または負の電位差を印加し、ワード選択回路１２によって選択されたアドレスの書込みトランジスタ６ＢをＯＮにする。この結果、ビット側アドレスとワード側アドレスの交差する記憶領域３に限定して書込み電流を流すことができる。なお、書込み作業時では、ビット配線１３とワード配線１５間の電位差を零にすることで、読み出し配線７側に電流が流れないようにしておく。
【００２７】
読み出し作業時には、ビット選択回路１１において、内部または外部から指示されたアドレスに対応する列をアドレスデコーダ回路によって選択し、そのビット配線１３に所定電圧を印加する。これと同時に、ワード選択回路１２では、アドレスデコーダ回路によってアドレスに対応する行を選択して、その行に対応するワード配線１５に所定電圧を印加する事で、ビット配線１３とワード配線１５との間に読み出し電流を供給し、更に、ワード配線１６の両端に電位差を生じさせることで、読み出しトランジスタ６ＡをＯＮにする。この結果、ビット側アドレスとワード側アドレスの交差する記憶領域３に限定して読み出し電流を流すことができる。なお、読み出し作業時には、ビット配線１３、１４の電位差を零にすることで、書込み電流が流れないようにしておく。
【００２８】
次に、この磁気記憶装置１における記憶領域３の具体的構造について詳細に説明する。図３は、記憶領域３の配線状態等を立体的に示した斜視図である。記憶領域３は、大きくは下側から半導体層、配線層、磁性材料層を備えている。半導体層は特に図示しない半導体基板を含み、記憶領域３全体の機械的強度を維持しながら、読み出しトランジスタ６Ａ、書込みトランジスタ６Ｂ等の半導体デバイスが形成される。最上位の磁性材料層には、ＴＭＲ素子４、ＴＭＲ素子４に磁界を効率的に与えるための強磁性ヨーク２０といった磁性素材による構成物が主として形成される。中間に位置する配線層は、ビット配線１３及び１４並びにワード配線１５及び１６、書込み配線５の一部、読み出し配線７ｂ等が形成される。
【００２９】
半導体層における読み出しトランジスタ６Ａ及び書込みトランジスタ６Ｂは、それぞれが絶縁領域に取り囲まれるように形成されている。絶縁領域には、例えばＳｉＯ２といった絶縁性材料が用いられる。又トランジスタの半導体基板としては、例えばＳｉ基板から用いられており、そこにｐ型またはｎ型の不純物がドープされた状態となっている。
【００３０】
図４に拡大して示されるように、読み出しトランジスタ６Ａは、半導体基板３０の反対導電型となるドレイン領域６Ａａ、ソース領域６Ａｂ、ゲート電極６Ａｃ等によって構成されている。従って、ドレイン領域６Ａａとソース領域６Ａｂの間には半導体基板３０が介在しており、その半導体基板３０上に所定の間隔を空けてゲート電極６Ａｃが配置されている。このゲート電極６Ａｃは、ワード配線１６によって構成されており、この構成により、ワード配線１６に電圧が印加されると、読み出しトランジスタ６Ａのドレイン領域６Ａａ及びソース領域６Ａｂが互いに導通して、ビット配線１３から供給される読み出し電流が、読み出し電流７ａ、ＴＭＲ素子４、読み出し電流７ｂを流れる。なお、書込みトランジスタ６Ｂも、略同様な構成であるので、ここでの説明は省略する。
【００３１】
図３に戻って、配線層におけるビット配線１３及び１４、ワード配線１５及び１６、読み出し配線７ｂ等の配線を除いた領域は、すべて絶縁領域によって占められる。この絶縁領域の材料としては、半導体層の絶縁領域と同様に、ＳｉＯ２といった絶縁性材料を用いる。また、配線の材料としては例えばＷやＡｌを用いることができる。
【００３２】
ＴＭＲ素子４に隣接する書込み配線５は、記憶領域３のアレイ面（平面）方向に延在しながらも、この平面内でＬ字上に屈曲した形状となっている。また、この書込み配線５の両端は平面に対して垂直方向に屈曲して垂直配線となっており、一方の垂直配線の下端はビット配線１３に接続される。他方の垂直配線の下端は、水平配線を経由して書込みトランジスタ６Ｂのドレイン領域６Ｂａとオーミック接合される。また、ビット配線１４には、各記憶領域３に対応した引き込み線１４Ａが垂直方向に分岐形成されており、その下端が書込みトランジスタ６Ｂのソース領域６Ｂｂにオーミック接合される。この結果、書込み配線５は、書込みトランジスタ６Ｂを介在させた状態で、一対のビット配線１３、１４間を橋渡しするように配置される。
【００３３】
また、読み出し配線７ａは平面方向に延在し、一端側がＴＭＲ素子４に電気的に接続されると共に他端が書込み配線５に接続される。読み出し配線７ｂは、一端側がＴＭＲ素子４に電気的に接続されると共に、他端側は垂直方向に屈曲して垂直配線となっている。この垂直配線の下端は、読み出しトランジスタ６Ａのソース領域６Ａｂとオーミック接合される。また、ワード配線１５には、各記憶領域３に対応した引き込み線１５Ａが垂直方向に分岐形成されており、その下端が読み出しトランジスタ６Ａのドレイン領域６Ａａにオーミック接合される。この結果、ビット配線１３とワード配線１６間は書込み配線５の一部、読み出し配線７ａ、ＴＭＲ素子４、読み出し配線７ｂ、読み出しトランジスタ６Ａがこの順に配置されることで電気的に接続される。
【００３４】
なお、行方向に延びるワード配線１６は、その一部が、各トランジスタ６Ａ、６Ｂのゲート電極６Ａｃ、６Ｂｃを同時に兼ねている。このことは、ワード配線１６が各トランジスタ６Ａ、６Ｂのゲート電極６Ａｃ、６Ｂｃに電気的に接続されることと同義である。
【００３５】
次に、図５等を用いて磁性材料層について説明する。磁性材料層は、ＴＭＲ素子４と、強磁性ヨーク２０と、書込み配線５の一部と、読み出し配線７ａ等を有する。なお、磁性材料層においては、以下に説明する構成や他の配線以外の領域は、絶縁領域２４によって占められている。
【００３６】
図６に拡大して示されるように、ＴＭＲ素子４は、外部磁界によって磁化方向が変化する第１磁性層（フリー層／感磁層）４Ａと、磁化方向が固定された第２磁性層（ピンド層）４Ｂと、第１磁性層４Ａ及び第２磁性層４Ｂに挟まれた非磁性絶縁層（絶縁体層）４Ｃと、第２磁性層の磁化方向を固定（ピン止め）する反強磁性層４Ｄとを備える。このＴＭＲ素子４は、外部磁界を受けて第１磁性層４Ａの磁化方向が変化すると、第１磁性層４Ａと第２磁性層４Ｂとの間の抵抗値が変化するようになっている。この抵抗値の差によって、二値データを記録することができる。なお、第１磁性層４Ａの材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。
【００３７】
第２磁性層４Ｂは、反強磁性層４Ｄによって磁化方向が固定されている。すなわち、反強磁性層４Ｄと第２磁性層４Ｂとの接合面における交換結合によって、第２磁性層４Ｂの磁化方向が一方向に配向された状態で安定化されている。第２磁性層４Ｂの磁化容易軸方向は、第１磁性層４Ａの磁化容易軸方向に沿うように設定される。第２磁性層４Ｂの材料としては、例えばＣｏ、ＣｏＦｅ、ＮｉＦｅ、ＮｉＦｅＣｏ、ＣｏＰｔなどの強磁性材料を用いることができる。また、反強磁性層４Ｄの材料としては、ＩｒＭｎ、ＰｔＭｎ、ＦｅＭｎ、ＰｔＰｄＭｎ、ＮｉＯ、またはこれらを任意の組み合わせた材料を用いることができる。
【００３８】
非磁性絶縁層４Ｃは、非磁性且つ絶縁性の材料からなる層であり、第１磁性層４Ａと第２磁性層４Ｂとの間に介在して、トンネル磁気抵抗効果（ＴＭＲ）が生じるようにしている。詳細には、第１磁性層４Ａと第２磁性層４Ｂの磁化方向との相対関係（即ち、平行または反平行）によって、電気抵抗値が異なる特性を有している。非磁性絶縁層４Ｃの材料としては、例えばＡｌ、Ｚｎ、Ｍｇといった金属の酸化物または窒化物が好適である。
【００３９】
第１磁性層４Ａは読み出し配線７ａと電気的に接続される。また、反強磁性層４Ｄは、読み出し配線７ｂと電気的に接続される。この構成により、読み出し電流を、読み出し配線７ａからＴＭＲ素子４を介して読み出し配線７ｂへ流すことが可能となり、ＴＭＲ素子４の抵抗値の変化を検出する事が出来る。なお、強磁性ヨーク２０は、書込み配線５におけるＴＭＲ素子４との隣接領域を覆うように配置されている。なお、ＴＭＲ素子４の第１磁性層４Ａの磁化容易軸は、書込み配線５の長手方向と交差する方向（すなわち、書込み電流の方向と交差する方向）に沿うように設定される。
【００４０】
なお、特に図示しないが、ＴＭＲ素子４を、第１磁性層（フリー層／感磁層）、非磁性絶縁層（絶縁体層）、第２磁性層、非磁性金属層、第３磁性層、反強磁性層をこの順に備えているようにしてもよい。反強磁性層が第３磁性層の磁化方向を固定（ピン止め）すると共に、非磁性金属層の膜厚を調整することにより、第２磁性層の磁化方向が、第３磁性層の磁化方向と反平行となる。これは第２磁性層と第３磁性層の間に生じる交換相互作用を利用する。
【００４１】
図５に戻って、強磁性ヨーク２０は、延在する書込み配線５におけるＴＭＲ素子４側に近接配置される素子側ヨーク２０Ａと、書込み配線５におけるＴＭＲ素子４の反対側に近接配置される反素子側ヨーク２０Ｂを備える。又、素子側ヨーク２０Ａの両端と反素子側ヨーク２０Ｂの両端には、両者を連結して略環状とする一対のヨーク接合部２０Ｃ、２０Ｃが構成されている。従って、ＴＭＲ素子４を基準に考えると、素子側ヨーク２０ＡがＴＭＲ素子４に近接しており、反素子側ヨーク２０ＢはＴＭＲ素子４から離れている。又、この強磁性ヨーク２０自体は書込み配線５の外周の一部を覆っていることになる。反素子側ヨーク２０Ｂは、書込み配線５の上方に位置するトップ領域２０Ｔと、このトップ領域２０Ｔの両端側、即ちヨーク接合部２０Ｃ、２０Ｃの近傍に位置するする傾斜領域２０Ｓ、２０Ｓとを備えて構成される。なお、強磁性ヨーク２０は、ＴＭＲ素子４に悪影響を与える外部磁界から保護する機能も有している。
【００４２】
素子側ヨーク２０Ａは、環状方向の中間に空隙２０Ｅが形成されており、その空隙２０ＥにＴＭＲ素子４が介在配置されている。従って、強磁性ヨーク２０を軸視した場合、周方向の一部に開放端２０Ｅａ、２０Ｅｂを備えた略Ｃ字形状となっている。この開放端２０Ｅａ、２０Ｅｂは、素子側ヨーク２０Ａの突端としてＴＭＲ素子４の側面近傍に配置されることになる。
【００４３】
傾斜領域２０Ｓ、２０Ｓ及びヨーク接合部２０Ｃ、２０Ｃは、トップ領域２０Ｔに生じる磁界を素子側ヨーク２０Ａ側（即ちＴＭＲ素子４側）に誘導する。従って、トップ領域２０Ｔに生じた内部磁界は、傾斜領域２０Ｓ、２０Ｓ及びヨーク接合部２０Ｃ、２０Ｃを介して反転し、素子側ヨーク２０Ａでは反対方向の内部磁界となる。又、反素子側ヨーク２０Ｂにおいては、傾斜領域２０Ｓ、２０Ｓが、素子側ヨーク２０Ａ側に傾倒するようになっている。詳細には、トップ領域２０Ｔと傾斜領域２０Ｓ、２０Ｓの角度Ｐ（図７参照）が鈍角に設定され、一方、ヨーク接合部２０Ｃ、２０Ｃにおける素子側ヨーク２０Ａと傾斜領域２０Ｓ、２０Ｓの連結角度が鋭角に設定される。また、傾斜領域２０Ｓの厚みは、素子側ヨーク２０Ａと比較して大きく設定されている。
【００４４】
反素子側ヨーク２０Ｂのトップ領域２０Ｔの厚みＴＹｚは、素子側ヨーク２０Ａの厚みＢＹｚと比較して大きく設定されている。例えば厚さＴＹｚは、５０ｎｍ以上に設定される。厚さＴＹｚの上限は、磁気抵抗の関係からは特に制限ない。また、反素子側ヨーク２０Ｂよりも薄い素子側ヨーク２０Ａの厚さＢＹｚは１０ｎｍ以上に設定されている。この厚さＢＹｚの上限は、磁気抵抗の関係からは特に制限はない。また、傾斜領域２０Ｓの厚さＴＳｚは、反素子側ヨーク２０Ｂと素子側ヨーク２０Ａを磁気抵抗的になるべく不連続とならないように設定される。ＴＭＲ素子４を基準とした反素子側ヨーク２０Ｂの最大高さＨは、例えば３００ｎｍ以下に設定される。強磁性ヨーク２０の幅ＢＹｌｘは、書込み配線５の幅ＩＷｘに依存する。具体的には、ＢＹｌｘ＝ＩＷｘ＋７００ｎｍの関係を満たすように設定する。従って、ここでは書込み配線５の幅ＩＷｘを、０．２μｍ〜０．８μｍに設定しているので、ＢＹｌｘは、９００ｎｍ〜１５００ｎｍとなる。また、強磁性ヨーク２０の奥行き（配線長手方向寸法）ＢＹｙは、ここでは特に図示しないが、０．４５μｍ〜０．８μｍに設定されている。また、図６に示されるように、読み出し配線７の幅ＴＬｘは、例えば５００ｎｍ〜１４００ｎｍの範囲内に設定され、又ＴＭＲ素子４の幅ＭＴＪｘは０．２μｍ〜０．８μｍに設定される。特に図示しないが、ＴＭＲ素子４の奥行きＭＴＪｙは０．２μｍ〜１．６μｍに設定される。
【００４５】
なお、この強磁性ヨーク２０を製造する際には、傾斜領域２０Ｓとトップ領域２０Ｔを一連のプロセスで一体的に製膜することが好ましく、製造コストを低減することが可能になる。なお、強磁性ヨーク２０を構成する強磁性材料としては、例えばＮｉ、Ｆｅ、Ｃｏのうち少なくとも一つの元素を含む金属が好適である。
【００４６】
次に、本第１実施形態の磁気記憶装置１におけるＴＭＲ素子４への情報書込み動作について説明する。
【００４７】
図７の状態において、書込み配線５に電流が流れていない場合、この書込み配線５による磁界が生じない。強磁性ヨーク２０の磁化状態Ｘは、書込み配線５の延在方向と略一致した状態で単磁区化されていることが好ましい。また、磁化状態Ｘが、各種方向の磁区が複数形成された状態となっている場合は、上層に反強磁性層を形成して強制的に単磁区化することが望ましい。なお、ＴＭＲ素子４における第２磁性層４Ｂの磁化方向Ｂと第１磁性層４Ａの磁化方向Ａが、ここでは互いに一致している。本実施例では、磁化方向Ａ、Ｂが一致している場合、二値データの０が書き込まれていると定義する。
【００４８】
図８に示されるように、書込み配線５に書込み電流Ｉ１が流れると、書込み配線５の周囲に、周方向磁界Ｆ１が発生する。磁界Ｆ１によって、その周囲に設けられた強磁性ヨーク２０が磁化状態Ｘの方向に磁化され、素子側ヨーク２０Ａの端面２０Ｅａ、２０Ｅｂから磁界が発生する。この磁界は、磁界Ｆ１に重畳することで強い合成磁界となり、ＴＭＲ素子４側誘導される。
【００４９】
この結果、書込み配線５から生じる磁界Ｆ１と、強磁性ヨーク２０に生じる磁化状態Ｘによって誘起された磁界とが合成された強い磁界が、素子側ヨーク２０Ａで集中化され、ＴＭＲ素子４における第１磁性層４Ａに作用してその磁化方向Ａを反転させる。この状態で書込み配線５の電流Ｉ１を止めると、ＴＭＲ素子４の磁化方向Ａは、図８のように反転したまま維持される。磁化方向Ａ、Ｂが反対となったまま維持されることから、ここでは二値データの１が書き込まれた事になる。
【００５０】
図９に示されるように、書込み配線５において、Ｉ１と反対方向となる書込み電流Ｉ２が流れると、書込み配線５の周囲に、周方向磁界Ｆ２が発生する。磁界Ｆ２に誘導されるようにして、周囲に設けられた強磁性ヨーク２０の磁化状態Ｘが、その方向を９０度回転させて磁界Ｆ２と同方向となる。
【００５１】
この結果、書込み配線５から生じる磁界Ｆ２と、強磁性ヨーク２０に生じる磁化状態Ｘによって誘起された磁界とが合成された強い磁界が、素子側ヨーク２０Ａで集中化され、ＴＭＲ素子４における第１磁性層４Ａに作用してその磁化方向Ａを反転させる。第１磁性層４Ａの磁化方向Ａは、第２磁性層４Ｂの磁化方向Ｂと再び一致する。ＴＭＲ素子４は、磁化方向Ａ、Ｂが一致しているので、ここでは二値データの０が再び書き込まれた事になる。
【００５２】
なお、ＴＭＲ素子４に書き込まれた二値データを読み出す際には、読み出し配線７ａ、７ｂの間に読み出し電流を流し、その配線間の電位差の変化を検出する。これによりＴＭＲ素子４の抵抗値が明らかとなり、二値データのいずれかを記録しているか（すなわち、第１磁性層４Ａの磁化方向Ａが第２磁性層４Ｂの磁化方向Ｂと平行か反平行か）を判別する。例えば、第１磁性層４Ａの磁化方向Ａが第２磁性層４Ｂの磁化方向Ｂと同方向である場合、非磁性絶縁層４Ｃにおけるトンネル磁気抵抗効果（ＴＭＲ）によって、第１磁性層４Ａと第２磁性層４Ｂとの間の抵抗値が比較的小さくなる。反対に、磁化方向Ａと磁化方向Ｂが対向方向となる場合、トンネル磁気抵抗効果によって、第１磁性層４Ａと第２磁性層４Ｂとの間の抵抗値が比較的大きくなる。
【００５３】
次に、この磁気記憶装置１の書込み電流Ｉｗの値等について説明する。磁気記憶装置１における強磁性ヨーク２０の磁気抵抗をＲとした場合、この磁気記憶装置１の書込み電流Ｉｗは下記の式（１Ａ）を満たすようになっている。
【００５４】
Ｉｗ≦ａ・Ｒ＋ｂ（但し、ａ（ｍＡ・Ｈ）＝７．５Ｅ−１１、ｂ（ｍＡ）＝０．１）…（１Ａ）
【００５５】
また、より望ましくは下記式（１Ｂ）を満たすようにする。
【００５６】
Ｉｗ≦ａ・Ｒ＋ｂ（但し、ａ（ｍＡ・Ｈ）＝６Ｅ−１１、ｂ（ｍＡ）＝０）…（１Ｂ）
【００５７】
なお、磁気抵抗Ｒは、各部位の磁路長をＬ、断面積をＳ、透磁率をμとした場合にＲ＝Ｌ／（Ｓμ）で表現できる。従って強磁性ヨーク２０の磁気抵抗Ｒとは、トップ領域２０Ｔの磁気抵抗Ｒ１、傾斜領域２０Ｓの各磁気抵抗Ｒ２、Ｒ２、２つに分断された素子側ヨーク２０Ａの各磁気抵抗Ｒ３、Ｒ３の総和（Ｒ１＋Ｒ２×２＋Ｒ３×２）となる。
【００５８】
具体的に、この強磁性ヨーク２０の奥行き（配線方向長さ）ＢＹｙを９００ｎｍ、トップ領域２０Ｔの厚みＴＹｚを１００ｎｍ、素子側ヨーク２０Ａの厚みＢＹｚを２０ｎｍ、トップ領域２０Ｔの磁路長Ｌ１を１２００ｎｍ、傾斜領域２０Ｓの各磁路長Ｌ２を３００ｎｍ、反素子側ヨーク２０の各磁路長Ｌ３を３５０ｎｍとすると、合計磁路長Ｌが２５００ｎｍとなり、強磁性ヨーク２０全体の磁気抵抗Ｒが４Ｅ＋１０（１／Ｈ）となる（後述する実施例における図１４のＮｏ．１サンプル参照）。この実施例では、書込み電流Ｉが２．３４ｍＡという結果が得られ、上記式（１Ａ）（１Ｂ）の双方を満たしていることになる。
【００５９】
この式（１Ａ）を満たす必要性について説明する。
【００６０】
本発明者らは、本実施形態のようなヨーク構造の磁気記憶装置１では、強磁性ヨーク２０の磁気抵抗の値Ｒが重要である事を明らかにした。具体的に、磁気記憶装置１の書込み配線５の周囲に強磁性ヨーク２０を配置する場合、その形状を適宜設定する事で、サイズを小さくするほど、書込み電流値Ｉｗが小さくなるというスケーリイング法則を見出した。
【００６１】
ヨーク構造を採用した磁気記憶装置１について、強磁性ヨーク２０の磁路長と書込み電流の関係について分析した結果を図１０に示す。図１０から明らかなように、強磁性ヨーク２０の磁路長が短いほど、即ち、強磁性ヨーク２０が小さくなるほど書込み電流が小さくなる。一方で、これらの分析によって得られる回帰曲線Ａによれば、磁路長を１５００ｎｍにすると書込み電流が零になってしまうが、実際にそのような状況は有り得ない。つまり、図１０のような磁路長のみに基づいた分析では、本来のスケーリイング法則が成立しない。
【００６２】
そこで、本発明者らは、強磁性ヨーク２０の磁気抵抗Ｒに着目し、磁気抵抗Ｒと書込み電流Ｉｗの関係について分析した。この結果を図１１に示す。図で明らかなように、磁気抵抗Ｒが小さいほど、書込み電流が小さくなることが分かる。また、図１１の回帰曲線Ｂを分析すると、磁気抵抗Ｒと書込み電流値Ｉを零近傍に収束させる事が可能であることも分かる。磁気記憶装置１では成立しないと考えられていたスケーリイング法則が、実際には成立することになり、この法則を有効活用することで、磁気記憶装置の省電力化を達成できる。
【００６３】
このスケーリイング法則が成立するのは下記の理論に基づくと推測される。
【００６４】
図１２に示されるように、強磁性ヨーク２０の磁路長をＬｍ、強磁性ヨーク２０の内部磁場をＨｍ、強磁性ヨーク２０の空隙２０Ｅの長さをＬｘ、空隙中の磁場をＨｇ、書込み電流をＩｗとし、この空隙２０Ｅに何も存在しない状態を考える。Ｍａｘｗｅｌｌの方程式を、ベクトル解析式を使って周回積分に直すことによって、下記式（１）が得られる。これは、強磁性ヨーク２０が磁気回路として正常に機能している場合、書込み電流Ｉｗによって発生した磁場は、全て強磁性ヨーク２０に閉じ込められるので、磁場の周回経路は強磁性ヨークに沿うからである。
【００６５】
rotH＝j→Hm＊Lm＋Hg＊Lx＝Iw  ，divB＝0→Hg＝M／μ0  …式（1）
【００６６】
更に、図１３に示されるように、強磁性ヨーク２０の磁路長をＬｍ、強磁性ヨーク２０の内部磁場をＨｍ、強磁性ヨーク２０の空隙２０Ｅに挿入されるＴＭＲ素子４の長さをＬｔ、強磁性ヨーク２０とＴＭＲ素子４の各ギャップ幅をＬｇ／２、空隙中の磁場をＨｇ、ＴＭＲ素子４の反磁場をＨｄ、書込み電流をＩｗとした場合、Ｍａｘｗｅｌｌの方程式から下記式（２）が成立する。これは、ＴＭＲ素子４も磁気回路の一部になると共に、このＴＭＲ素子４の内部では反磁場が発生し、その方向は書込み電流Ｉｗによって発生した磁路と逆向きになるからである。
【００６７】
rotH＝j→Hm＊Lm＋Hg＊Lg＋（Hg−Hd）Lt＝Iw  ，divB＝0→Hg＝M／μ0…式（2）
【００６８】
つまり、同じ書込み電流Ｉｗ下では、ＴＭＲ素子４が磁気回路中に存在しなかったときより、存在している場合の方が、大きな磁場が空隙２０Ｅ（ＴＭＲ素子４）に作用する。従って、強磁性ヨーク２０の磁気回路中に配置されたＴＭＲ素子４は、自らの存在によって磁場を強め、小さい電流で磁化反転することができる。また、別の観点から考えると、ＴＭＲ素子４は比透磁率が１より大きいので、磁気回路中での磁気抵抗が空気（空隙２０Ｅそのもの）より小さくなり、同じ電流（起磁力）に対して大きな磁束密度（磁場＊μ０）が流れるといえる。なお、磁気回路中にＴＭＲ素子４を配置せず、単なる外部磁場によって磁化反転させようとするとこの議論は成り立たないことになる。
【００６９】
上記式（２）は、Ｈｇ＝Ｈｍμｓであることから、磁路の断面積をＳとすれば、次の式（３Ａ）を経て式（３Ｂ）のように変形できる。
【００７０】
（Hg／μs）＊Lm＋Hg＊Lg＋（Hg−Hd）Lt＝Iw  …式(3A)
【００７１】
Hgμ0S＊（Lm／（μsμ0S））＋Hg＊Lg＋（Hg−Hd）Lt＝Iw  …式（3B）
【００７２】
更に、磁気抵抗Ｒ＝Ｌｍ／（μｓμ０Ｓ）であることから、上記式（３Ｂ）は、式（４）のように変形できる。
【００７３】
Hgμ0S＊R＋Hg＊Lg＋（Hg−Hd）Lt＝Iw  …式（4）
【００７４】
以上の事から、式（５）のようなスケーリイング法則を導く事ができる。
【００７５】
a・R＋b＝Iw  ，（a＝Hgμ0S，b＝Hg＊Lg＋（Hg−Hd）Lt）  …式（5）
【００７６】
書込み電流Ｉｗは、磁気抵抗Ｒに対して直線のグラフになり、この傾きａはＴＭＲ素子４に作用する磁場Ｈｇに、磁気回路の断面積Ｓと真空透磁率μ０をかけたものとなる。また、切片ｂは、空隙２０ＥとＴＭＲ素子４の間のギャップ幅Ｌｇ／２や、ＴＭＲ素子４の長さＬｔが小さいほど、それに対応して小さくなる。従って、スケーリイング法則における傾きは、ＴＭＲ素子４に作用する磁場Ｈｇが小さく、強磁性ヨーク２０（磁気回路）の断面積Ｓが小さいほど緩やかになる。また、切片ｂは、ギャップ長Ｌｇ及びＴＭＲ素子４の長さＬｔが短いほど小さくなる。これらの条件は、書込み電流を小さくするための基本指針を与える。
【００７７】
以上の検討から、本実施形態では、書込み電流Ｉｗが磁気抵抗Ｒに対して線形な関係であることが理論的に明らかとされる。また、既に図１１に示したように、実験的にもＭａｘｗｅｌｌ方程式の適用が妥当となっている。
【００７８】
以上の考察の下、本実施形態では、強磁性ヨーク２０の断面積Ｓが、２Ｅ＋５ｎｍ２以下に設定されている。既に述べたように、上記式（５）のスケーリイング法則に基づいて、傾きａを小さくするには、強磁性ヨーク２０の断面積を小さくすることが効果的だからである。一方、強磁性ヨーク２０の機能を高めるためには、この強磁性ヨーク２０を肉厚にすることが好ましい。しかし、本実施形態におけるスケーリイング法則から考えると、強磁性ヨーク２０の断面積をＳできる限り小さくすることが有効であるので、強磁性ヨーク２０を肉厚にする場合は、強磁性ヨーク２０の幅（奥行き）の縮小が肝要である。この結果、強磁性ヨークが平面方向にコンパクトになるので、磁気記憶装置１の高集積化が可能となる。
【００７９】
また本実施形態では、空隙２０Ｅを形成する強磁性ヨーク２０の端部と、この空隙２０Ｅに収容されるＴＭＲ素子４の間のギャップ幅Ｌｇ／２が１０ｎｍ以下に設定されている。ギャップ幅は究極は零が好ましく、このようにＬｇを小さくすることで、上記式（５）のスケーリイング法則に基づく切片ｂを小さくすることができ、消費電流を低減する事が可能になる。
【００８０】
（実施例）
【００８１】
実施例として、磁気記憶装置１を複数製造して、ＴＭＲ素子４に情報を書き込む際における、書込み配線５の電流値Ｉｗの計測を行った。全ての磁気記憶装置１において、強磁性ヨーク２０とＴＭＲ素子４の間のギャップ長（Ｌｇ／２）を１０ｎｍに設定した。また、これらの全ての磁気記憶装置１については、ａ＝Ｈｇμ０Ｓ、ｂ＝Ｈｇ＊Ｌｇ＋（Ｈｇ−Ｈｄ）Ｌｔから導かれる傾きａ、切片ｂが、ａ（ｍＡ・Ｈ）≦７．５Ｅ−１１、ｂ（ｍＡ）≦０．１となるように設計した。この結果を図１４に示す。なお、磁気記憶装置１におけるその他の詳細寸法については、図に示されているので説明を省略する。
【００８２】
図から分かるように、本実施例では、全てにおいて書込み時の電流値Ｉｗが４ｍＡ以下、最小で０．５４ｍＡ程度となっており、極めて電流値が小さくなることが分かった。従って、磁気記憶装置１における省電力化が達成される。また、磁気抵抗の変化に対して、書込み電流値の変化も小さくなるので、このヨークタイプの磁気記憶装置１を量産する場合において、製品間の品質（書込み電流値）のばらつきが低減するので、情報の書込み制御が容易になる。なお、この実施例から導き出された回帰曲線（スケーリイング法則を示す線）は、Ｉｗ（ｍＡ）＝６Ｅ−１１×Ｒとなり上記ａ、ｂを満たしている。
【００８３】
（比較例）
【００８４】
比較例として、磁気記憶装置を複数製造して、同様にＴＭＲ素子４に情報を書き込む際における書込み配線５の電流値Ｉｗの計測を行った。全ての磁気記憶装置１において、強磁性ヨーク２０とＴＭＲ素子４の間のギャップ長を２４ｎｍに設定するようにした。また、これらの全ての磁気記憶装置１については、ａ＝Ｈｇμ０Ｓ、ｂ＝Ｈｇ＊Ｌｇ＋（Ｈｇ−Ｈｄ）Ｌｔから導かれる傾きａ、切片ｂが、ａ（ｍＡ・Ｈ）＞１Ｅ−１０、ｂ（ｍＡ）＞５となるように設計した。この結果を図１５に示す。なお、磁気記憶装置におけるその他の詳細寸法については、この図に示されているので説明を省略する。
【００８５】
この結果から分かるように、本比較では、全てにおいて、書込み時の電流値Ｉｗが１０ｍＡ以上、最大で２６ｍＡ程度となっており、電流値が大きいことが分かった。この場合、強磁性ヨーク２０の寸法誤差（磁気抵抗値の変化）に対する電流値変動が大きいため、量産に適していない。なお、この比較例の計測結果から導き出された回帰曲線（スケーリイング法則を示す線）はＩｗ（ｍＡ）＝２Ｅ−１０×Ｒ＋７．１１２となった。
【００８６】
以上、本実施形態に係る磁気記憶装置を説明したが、本発明はこれらの実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態では磁気抵抗効果素子としてＴＭＲ素子を用いているが、ＣＰＰ（Ｃｕｒｒｅｎｔ  Ｐｅｒｐｅｎｄｉｃｕｌａｒ  ｔｏ  Ｐｌａｎｅ）型の巨大磁気抵抗（ＧＭＲ：Ｇｉａｎｔ  ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ）効果を利用したＧＭＲ素子を用いてもよい。ＧＭＲ効果とは、非磁性層を挟んだ２つの強磁性層の磁化方向のなす角度により、積層方向と直交する方向における強磁性層の抵抗値が変化する現象である。すなわち、ＧＭＲ素子においては、２つの強磁性層の磁化方向が互いに平行である場合に強磁性層の抵抗値が最小となり、２つの強磁性層の磁化方向が互いに反平行である場合に強磁性層の抵抗値が最大となる。なお、ＴＭＲ素子やＧＭＲ素子には、２つの強磁性層の保磁力の差を利用して書込み／読み出しを行う疑似スピンバルブ型と、一方の強磁性層の磁化方向を反強磁性層との交換結合により固定するスピンバルブ型とがある。また、ＧＭＲ素子におけるデータ読み出しは、積層方向と直交する方向における強磁性層の抵抗値の変化を検出することにより行われる。また、ＧＭＲ素子におけるデータ書込みは、書込み電流により生じる磁界によって一方の強磁性層の磁化方向を反転させることにより行われる。
【００８７】
また、上記実施形態では、書込み電流及び読み出し電流を制御するためのスイッチ手段としてトランジスタ（読み書き兼用トランジスタ）を用いているが、このスイッチ手段としては、必要に応じて電流を遮断／導通させる機能を有する様々な手段を適用することができる。
【００８８】
なお、本発明でいう素子側ヨークに形成されている空隙は、強磁性ヨーク２０の最終的な形状を意味している。従って、連続的な素子側ヨーク２０Ａを形成した後に、空隙を形成するために分断加工を行うようにしても良く、又例えば各素子側ヨーク２０Ａを個別に形成するようにしてもよい。
【００８９】
また、本発明の磁気記憶装置は、上記した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【産業上の利用可能性】
【００９０】
本発明は、磁気抵抗効果素子によって各種情報を記録・保持するような分野で広く利用する事が出来る。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施形態に係る磁気記憶装置の全体構成を示す概念図
【図２】同磁気記憶装置の記憶領域を拡大して示す概念図
【図３】同記憶領域の内部構造を立体的に示す拡大斜視図
【図４】同記憶領域におけるトランジスタの構造を拡大して示す断面図
【図５】同記憶領域における強磁性ヨークの構造を拡大して示す断面図
【図６】同記憶領域に配置されるＴＭＲ素子の積層構造を拡大して示す側面図
【図７】同記憶領域における強磁性ヨークの磁化状態を模式的に示す部分断面斜視図
【図８】同記憶領域における強磁性ヨークの磁化状態を模式的に示す部分断面斜視図
【図９】同記憶領域における強磁性ヨークの磁化状態を模式的に示す部分断面斜視図
【図１０】同磁気記憶装置の磁路長と書込み電流の関係の分析結果を示すグラフ
【図１１】同磁気記憶装置の磁路抵抗と書込み電流の関係の分析結果を示すグラフ
【図１２】ＴＭＲ素子が存在しない場合の同磁気記憶装置の理論磁界に示す模式図
【図１３】ＴＭＲ素子が存在する場合の同磁気記憶装置の理論磁界に示す模式図
【図１４】実施例にかかる磁気記憶装置の分析結果を示す表図。
【図１５】比較例にかかる磁気記憶装置の分析結果を示す表図。
【符号の説明】
【００９２】
１                ・・・磁気記憶装置
４                ・・・磁気抵抗効果素子
４Ａ              ・・・第１磁性層
４Ｂ              ・・・第２磁性層
４Ｃ              ・・・非磁性絶縁層
４Ｄ              ・・・反強磁性層
５                ・・・読み書き兼用配線
１３、１４        ・・・ビット配線
１５、１６        ・・・ワード配線
２０              ・・・強磁性ヨーク
２０Ａ            ・・・素子側ヨーク
２０Ｂ            ・・・反素子側ヨーク
２０Ｃ            ・・・ヨーク接合部
２０Ｅ            ・・・隙間
２０Ｓ            ・・・傾斜領域
２０Ｔ            ・・・トップ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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