(57)【要約】【課題】メモリの記憶容量を削減しつつ、高速動作が可能な階調変換装置を提供することを目的とする。【解決手段】入力画像データＩｎのビット幅Ｎ＋ｎを上位ビットＮと下位ビットｎに分け、上位データＩｎＮと下位データＩｎｎを出力する可変ビット選択部２と、上位データＩｎＮから１を減算した減算データＩｎＮｏを出力する減算器４と、デュアルポートメモリにより構成され、上位データＩｎＮに対応する階調変換データＦ（ｐ）を出力すると共に減算データＩｎＮｏに対応する階調変換データＦ（ｐ−１）を出力する階調変換部５と、下位データＩｎｎに基づいて補間係数Ｗ、（１−Ｗ）を生成する補間係数生成部６と、補間係数Ｗ、（１−Ｗ）に基づいて階調変換データＦ（ｐ）、Ｆ（ｐ−１）の直線補間演算を行い、出力画像データＦ（Ｐ）を出力する演算部７とを備えて階調変換装置１を構成する。【選択図】図１
2008005319.tif 000002
【特許請求の範囲】
【請求項１】
入力画像データのビット幅を上位ビットと下位ビットに分け、前記上位ビットに対応する上位データと前記下位ビットに対応する下位データを出力する可変ビット選択手段と、
前記上位データに１を加算または前記上位データから１を減算した演算データを出力する演算器と、
互いに同じデータが記憶される２つのデュアルポートメモリにより構成され、一方のデュアルポートメモリから前記上位データに対応する第１の階調変換データを出力すると共に他方のデュアルポートメモリから前記演算データに対応する第２の階調変換データを出力する階調変換手段と、
前記下位データに基づいて補間係数を生成する補間係数生成手段と、
前記補間係数に基づいて前記第１及び第２の階調変換データの２点間の直線補間演算を行い、前記入力画像データの階調変換後の出力画像データを出力する演算手段と、
を備えることを特徴とする階調変換装置。
【請求項２】
請求項１に記載の階調変換装置であって、
前記入力画像データに基づいて前記上位ビットと前記下位ビットの比を制御する可変ビット制御手段をさらに備える、
ことを特徴とする階調変換装置。
【請求項３】
請求項２に記載の階調変換装置であって、
前記２つのデュアルポートメモリは、それぞれ、前記入力画像データの最小値から最大値までの全範囲が所定数で分けられたときの各範囲にそれぞれ対応する複数のデュアルポートメモリにより構成され、
前記可変ビット制御手段は、前記複数のデュアルポートメモリのうち前記入力画像データに対応するデュアルポートメモリに応じて前記上位ビットと前記下位ビットの比を制御する、
ことを特徴とする階調変換装置。
【請求項４】
請求項３に記載の階調変換装置であって、
前記複数のデュアルポートメモリは、それぞれ、前記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データのビット幅に応じた記憶容量を有して構成され、
前記可変ビット制御手段は、前記入力画像データに基づいて第１及び第２のオフセット値を出力し、
前記演算手段は、前記補間係数に基づいて前記第１の階調変換データと前記第１のオフセット値との加算値及び前記第２の階調変換データと前記第２のオフセット値との加算値の２点間の直線補間演算を行い、前記出力画像データを出力する、
ことを特徴とする階調変換装置。
【請求項５】
請求項４に記載の階調変換装置であって、
前記演算手段は、前記第１の階調変換データと前記第１のオフセット値とを加算する第１の加算手段と、前記第２の階調変換データと前記第２のオフセット値とを加算する第２の加算手段と、前記第１の加算手段から出力されるデータと前記補間係数とを乗算する第１の乗算手段と、前記第２の加算手段から出力されるデータと前記補間係数とを乗算する第２の乗算手段と、前記第１の乗算手段から出力されるデータと前記第２の乗算手段から出力されるデータとを加算し前記出力画像データを出力する第３の加算手段とを備える、
ことを特徴とする階調変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データに対して階調変換を行う階調変換装置に関し、特に非線形処理回路を使用する階調変換装置に関する。
【背景技術】
【０００２】
撮像装置や映像表示装置などで輝度を補正するためにガンマ特性を利用した階調変換装置が用いられるが、階調変換方式としては、アナログ的に階調変換を行う方式やディジタル的にＬＵＴ（Ｌｏｏｋ  Ｕｐ  Ｔａｂｌｅ）と呼ばれるメモリ（以下、単にＬＵＴという）を用いて表示特性に合った信号に階調変換を行う方式が知られている。
【０００３】
特に、ＬＵＴを用いた階調変換方式は、入力画像データに対応した階調変換後の出力画像データを予めＬＵＴに格納しておき、入力画像データをアドレス値としてそのＬＵＴから出力画像データを読み出せばよく非常に簡単で、一般的によく用いられている。しかしこの場合入力画像データと出力画像データはＬＵＴにおいて１対１の関係になるためＬＵＴの記憶容量が増大してしまうという問題がある。
【０００４】
そこで、ＬＵＴに１次関数（ガンマ曲線上の所定の２点間を結ぶ直線に対応する１次関数）や２次関数（ガンマ曲線上の所定の２点間の曲線に対応する２次関数）の係数などを格納し、それらを用いて階調変換を行う関数演算方式がある（例えば、特許文献１参照）。１次関数を利用した関数演算方式としては、例えば、入力画像データのビット幅を上位ビットと下位ビットに分けて上位ビットに対応するデータをＬＵＴのアドレスとし、ＬＵＴの出力を１次関数の係数（傾き）及び基準出力値とし、下位ビットに対応するデータ、係数、及び基準出力値によりガンマ曲線を折線で近似して階調変換後の出力画像データを得るものがある。このように、関数演算方式は１次関数や２次関数の係数などをＬＵＴに記憶させておくだけでよいので、ＬＵＴの記憶容量を削減することができる。
【０００５】
しかしながら、この関数演算方式は、ガンマ曲線の湾曲な部分における階調変換の対応が難しいという問題がある。単純に上位ビットを増やせば階調変換の精度が向上するが、ＬＵＴの記憶容量が増大してしまうという問題がある。
【０００６】
そこで、ＬＵＴの記憶容量を増大させない階調変換方式として、例えば、上位ビットに対応する上位データとその上位データに１加算した加算データとをスイッチにより交互に切り替えてＬＵＴのアドレスとし、下位ビットから得られる重みに基づいて上位データに対応するＬＵＴの出力データ及び加算データに対応するＬＵＴの出力データの２点間の直線補間演算を行い、階調変換後の出力画像データを得るものがある（例えば、特許文献２参照）。
【特許文献１】特開平６−２３３１３１号公報
【特許文献２】特許第３４４７８６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述のように、ＬＵＴのアドレスとして上位データと加算データとを交互に切り替え、ＬＵＴから出力される２つのデータの直線補間を行うことにより出力画像データを得る階調変換方式では、昨今の映像データの高速化に対応させて上位データと加算データとの切替え速度を速くすることが技術的に難しく、階調変換装置の動作速度を低下させなくてはならないという問題がある。
【０００８】
そこで、本発明は、階調変換用のデータを記憶するためのメモリの記憶容量を削減しつつ、高速動作が可能な階調変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の階調変換装置は、入力画像データのビット幅を上位ビットと下位ビットに分け、前記上位ビットに対応する上位データと前記下位ビットに対応する下位データを出力する可変ビット選択手段と、前記上位データに１を加算または前記上位データから１を減算した演算データを出力する演算器と、互いに同じデータが記憶される２つのデュアルポートメモリにより構成され、一方のデュアルポートメモリから前記上位データに対応する第１の階調変換データを出力すると共に他方のデュアルポートメモリから前記演算データに対応する第２の階調変換データを出力する階調変換手段と、前記下位データに基づいて補間係数を生成する補間係数生成手段と、前記補間係数に基づいて前記第１及び第２の階調変換データの２点間の直線補間演算を行い、前記入力画像データの階調変換後の出力画像データを出力する演算手段とを備える。
【００１０】
また、上記階調変換装置は、前記入力画像データに基づいて前記上位ビットと前記下位ビットの比を制御する可変ビット制御手段をさらに備えるように構成してもよい。
また、上記２つのデュアルポートメモリは、それぞれ、前記入力画像データの最小値から最大値までの全範囲が所定数で分けられたときの各範囲にそれぞれ対応する複数のデュアルポートメモリにより構成され、前記可変ビット制御手段は、前記複数のデュアルポートメモリのうち前記入力画像データに対応するデュアルポートメモリに応じて前記上位ビットと前記下位ビットの比を制御するように構成してもよい。
【００１１】
また、上記複数のデュアルポートメモリは、それぞれ、前記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データのビット幅に応じた記憶容量を有して構成され、前記可変ビット制御手段は、前記入力画像データに基づいて第１及び第２のオフセット値を出力し、前記演算手段は、前記補間係数に基づいて前記第１の階調変換データと前記第１のオフセット値との加算値及び前記第２の階調変換データと前記第２のオフセット値との加算値の２点間の直線補間演算を行い、前記出力画像データを出力するように構成してもよい。
【００１２】
また、上記演算手段は、前記第１の階調変換データと前記第１のオフセット値とを加算する第１の加算手段と、前記第２の階調変換データと前記第２のオフセット値とを加算する第２の加算手段と、前記第１の加算手段から出力されるデータと前記補間係数とを乗算する第１の乗算手段と、前記第２の加算手段から出力されるデータと前記補間係数とを乗算する第２の乗算手段と、前記第１の乗算手段から出力されるデータと前記第２の乗算手段から出力されるデータとを加算し前記出力画像データを出力する第３の加算手段とを備えるように構成してもよい。
【発明の効果】
【００１３】
本発明によれば、階調変換用のデータを記憶するためのメモリの記憶容量を削減しつつ、階調変換装置を高速に動作させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を図面を用いて説明する。
図１は、本発明の実施形態の階調変換装置を示す図である。なお、本実施形態の階調変換装置は、例えば、透過型液晶プロジェクタ、ＬＣＯＳなどの反射型液晶プロジェクタ、ＤＭＤ素子を用いたＤＬＰプロジェクタ、ＬＥＤプロジェクタ、レーザスキャンプロジェクタ、ＣＲＴ投射型ディスプレイなどの映像投影装置や有機ＥＬディスプレイ、プラズマディスプレイ、ＣＲＴディスプレイ、ＳＥＤディスプレイなどの映像表示装置において、映像の輝度を補正するために適用可能とする。
【００１５】
図１に示す階調変換装置１は、可変ビット選択部２と、可変ビット制御部３と、減算器４と、階調変換部５と、補間係数生成部６と、演算部７とを備えて構成されている。
上記可変ビット選択部２は、入力画像データＩｎのビット幅（Ｎ＋ｎ）ビットを上位ビットＮと下位ビットｎに分割し、上位ビットＮに対応する上位データＩｎＮと下位ビットｎに対応する下位データＩｎｎを出力する。なお、上位ビットＮと下位ビットｎの分割比は、可変ビット制御部３からの制御信号Ｃに基づいて制御される。
【００１６】
上記可変ビット制御部３は、入力画像データＩｎの最大値から最小値の全範囲を予めいくつかに分けたときの各範囲に設定される閾値と入力される入力画像データＩｎとを比較し、その比較結果に基づいて上記上位ビットＮと上記上位ビットｎの分割比を制御するための制御信号Ｃを出力すると共に、その比較結果に基づいてオフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２を出力する。すなわち、可変ビット制御部３は、上記各範囲のうち入力画像データＩｎに対応する範囲に応じて制御信号Ｃを出力する。例えば、可変ビット制御部３は、入力画像データＩｎが上記各範囲のうちガンマ曲線の湾曲な部分を含む範囲（階調変換の精度を向上させたい範囲）に対応すると判断した場合、通常時（入力画像データＩｎがガンマ曲線の湾曲な部分を含む範囲以外の範囲に対応するとき）よりも上位ビットＮが増加し下位ビットｎが減少するような制御信号Ｃを出力する。また、可変ビット制御部３は、入力画像データＩｎがガンマ曲線の湾曲な部分を含む範囲以外の範囲に対応すると判断した場合、上位ビットＮと下位ビットｎの分割比が最初に決めた任意の分割比に戻るような制御信号Ｃを出力する。
【００１７】
また、可変ビット制御部３は、上記各範囲のうち入力画像データＩｎに対応する範囲に応じて予め決められたオフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２を出力する。
上記減算器４は、可変ビット選択部２から出力される上位データＩｎＮを−１だけ減算した減算データＩｎＮｏを出力する。すなわち、上位データＩｎＮは、階調変換部５にそのまま入力される信号系Ａと、減算器４で−１だけ減算されて減算データＩｎＮｏとして階調変換部５に入力される信号系Ｂとに分かれる。
【００１８】
上記階調変換部５は、８つのＬＵＴ８（８−１、８−２、８−３、・・・８−８）から構成されるＬＵＴユニット９と、上位データＩｎＮをアドレスとしてＬＵＴユニット９から階調変換データＦ（ｐ）を読み出すと共に減算データＩｎＮｏをアドレスとしてＬＵＴユニット９から階調変換データＦ（ｐ−１）を読み出す読出手段（不図示）とを備えて構成されている。上記各ＬＵＴ８は、それぞれ、互いに同じデータが記憶される２つのデュアルポートメモリにより構成され、上記各範囲のうち対応する範囲のガンマ曲線から得られる階調変換データＦ（ｐ）、（ｐ−１）のビット幅に応じた記憶容量を有している。このように、各ＬＵＴ８をそれぞれ互いに同じデータが記憶される２つのデュアルポートメモリで構成することにより、ＬＵＴユニット９を１つで構成することができ回路構成を簡略化することができる。
【００１９】
例えば、まず、階調変換部５は、入力される信号系Ａの上位データＩｎＮを上位ビットａの上位データＩｎＮＡと下位ビット（Ｎ−ａ）の下位データＩｎＮＢに分割すると共に、入力される信号系Ｂの減算データＩｎＮｏを上位ビットａの上位データＩｎＮＣと下位ビット（Ｎ−ａ）の下位データＩｎＮＤに分割する。
【００２０】
次に、階調変換部５は、上位データＩｎＮＡや上位データＩｎＮＣに基づいてＬＵＴユニット９内の８つのＬＵＴ８から所望のＬＵＴ８を選択する。なお、上位データＩｎＮＡや上位データＩｎＮＣの上位ビットａはＬＵＴ８の数により決定される。例えば、４つのＬＵＴ８によりＬＵＴユニット９が構成される場合、上位データＩｎＮＡや上位データＩｎＮＣの上位ビットａは２ビットになり、８つのＬＵＴ８によりＬＵＴユニット９が構成される場合、上位データＩｎＮＡや上位データＩｎＮＣの上位ビット（Ｎ−ａ）は３ビットになる。
【００２１】
そして、階調変換部５は、下位データＩｎＮＢをアドレスとし、選択した所望なＬＵＴ８から対応する階調変換データＦ（ｐ）を出力すると共に、下位データＩｎＮＤをアドレスとし、選択した所望なＬＵＴ８から対応する階調変換データＦ（ｐ−１）を出力する。
【００２２】
上記補間係数生成部６は、下位データＩｎｎに基づいて補間係数Ｗ、（１−Ｗ）を生成する。すなわち、可変ビット選択部２で分割された下位データＩｎｎは、図２に示すように、０以上〜１未満の値と考えることができるため、補間係数Ｗ、（１−Ｗ）は、階調変換部５から出力される階調変換データＦ（ｐ）と階調変換データＦ（ｐ−１）の２点間での直線補間演算を行う為の比として考えることができる。
【００２３】
上記演算部７は、加算器１０〜１２と、積算器１３、１４とを備えて構成され、階調変換データＦ（ｐ）、Ｆ（ｐ−１）と、オフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２と、補間係数Ｗ、（１−Ｗ）とを積和演算する。すなわち、加算器１０は、階調変換データＦ（ｐ）とオフセット値ｏｆｆｓｅｔ２とを加算する。加算器１１は、階調変換データＦ（ｐ−１）とオフセット値ｏｆｆｓｅｔ１とを加算する。積算器１３は、加算器１０の出力値と補間係数Ｗとを積算する。積算器１４は、加算器１１の出力値と補間係数（１−Ｗ）とを積算する。加算器１２は、積算器１３の出力値と積算器１４の出力値とを加算して入力画像データＩｎの階調変換後の出力画像データＦ（Ｐ）を出力する。
【００２４】
次に、入力画像データＩｎのビット幅を１０ビットとし、通常時の上位データＩｎＮの上位ビットＮを４ビット、下位データＩｎｎの下位ビットｎを６ビットとする場合の本実施形態の階調変換装置１の動作を説明する。
【００２５】
図３Ａは、このように設定される場合のＬＵＴユニット９における入力−出力変換対応グラフを示す図である。なお、グラフの横軸は信号系Ａの上位データＩｎＮ（または信号系Ｂの減算データＩｎＮｏ）を示し、グラフの縦軸は階調変換データＦ（ｐ）（または階調変換データＦ（ｐ−１））を示している。すなわち、図３Ａに示すグラフは、ＬＵＴユニット９を構成する２つのデュアルポートメモリのうちの一方のメモリの構成を模式的に示している。また、グラフ上の実線はガンマ曲線を示し、ガンマ値を２．２としている。また、図３Ａに示すグラフの横軸において、０〜１２７の範囲がＬＵＴ８−１に、１２８〜２５５の範囲がＬＵＴ８−２に、２５６〜３８３の範囲がＬＵＴ８−３に、３８４〜５１１の範囲がＬＵＴ８−４に、５１２〜６３９の範囲がＬＵＴ８−５に、６４０〜７６７の範囲がＬＵＴ８−６に、７６８〜８９５の範囲がＬＵＴ８−７に、８９６〜１０２３の範囲がＬＵＴ８−８にそれぞれ対応しているものとする。
【００２６】
図３Ａに示すように、各ＬＵＴ８のそれぞれの記憶容量は、少なくとも斜線部分の記憶容量があればよい。すなわち、各ＬＵＴ８は、それぞれ、上位ビットＮの上位データＩｎＮを表すのに必要なデータ数と、上記８つの範囲のうち対応する範囲のガンマ曲線から得られる階調変換データＦ（ｐ）、Ｆ（ｐ−１）を出力するために必要なビット幅との積（例えば、上位データＩｎＮがＬＵＴ８−２に対応する場合、上位ビットＮが４ビットの上位データＩｎＮを表すのに必要なデータ数１６と、１１〜４９の階調変換データＦ（ｐ）を出力するために必要なビット幅６ビットとの積９６ビット）を記憶することが可能な記憶容量を有している。
【００２７】
また、可変ビット制御部３は、上述したように、入力画像データＩｎに基づいて予め決められたオフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２を出力する。例えば、可変ビット制御部３は、入力画像データＩｎが閾値１２８以上で閾値２５５未満であると判断した場合、オフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２として＋１１を出力し、入力画像データＩｎが閾値２５６以上で閾値３８３未満であると判断した場合、オフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２として＋４９を出力する。
【００２８】
図３Ｂは、８つのＬＵＴ８のそれぞれの記憶容量を示している。なお、グラフの横軸はアドレス（上位データＩｎＮまたは減算データＩｎＮｏ）を示し、グラフの縦軸は記憶容量を示している。また、図３Ｂに示す破線以下に形成される面積は、ＬＵＴユニット９が１０２４（１０ビット）×１０ビットの１つのＬＵＴにより構成されるときの記憶容量を示している。
【００２９】
図３Ｂに示すように、ＬＵＴ８−１は１６×５ビット＝８０ビットの記憶容量を有し、ＬＵＴ８−２は１６×６ビット＝９６ビットの記憶容量を有し、ＬＵＴ８−３及びＬＵＴ８−４はそれぞれ２×１６×７ビット＝２２４ビットの記憶容量を有し、ＬＵＴ８−５〜ＬＵＴ８−７はそれぞれ１６×８ビット＝１２８ビットの記憶容量を有し、ＬＵＴ８−８は１６×９ビット＝１４４ビットの記憶容量を有している。従って、ＬＵＴユニット９の総記憶容量としては、１１５２ビットの記憶容量があればよい。なお、ガンマ曲線の湾曲な部分に対応するＬＵＴ８−３、ＬＵＴ８−４のそれぞれの記憶容量は、５ビットの上位データＩｎＮが入力されるために必要なデータ数を２×１６＝３２として設定しているが、１６の３倍以上のデータ数に設定してもよく、ガンマ曲線の湾曲な部分に対応する範囲の記憶容量は任意に設定可能とする。
【００３０】
図３Ｃは、可変ビット制御部３における上位データＩｎＮの上位ビットＮと下位データＩｎｎの下位ビットｎの割り当てを示す図である。
図３Ｃに示すように、入力画像データＩｎが０〜２５５の範囲に入る場合、上位データＩｎＮの上位ビットＮは４ビット、下位データＩｎｎの下位ビットｎは６ビットになる。また、入力画像データＩｎがガンマ曲線の低域階調から中域階調の湾曲な部分２５６〜５１１の範囲に入る場合、上位データＩｎＮの上位ビットＮは５ビット、下位データＩｎｎの下位ビットｎは５ビットになる。そして、入力画像データＩｎが５１２〜１０２３の範囲に入る場合、上位データＩｎＮの上位ビットＮは４ビット、下位データＩｎｎの下位ビットｎは６ビットになる。例えば、可変ビット制御部３は、入力画像データＩｎが閾値１２８以上で閾値２５５未満であると判断した場合、上位データＩｎＮの上位ビットＮが４ビット、下位データＩｎｎの下位ビットｎが６ビットになるような制御信号Ｃを出力し、入力画像データＩｎが閾値２５６以上で閾値３８３未満であると判断した場合、上位データＩｎＮの上位ビットＮが５ビット、下位データＩｎｎの下位ビットｎが５ビットになるような制御信号Ｃを出力する。このように、入力画像データＩｎがガンマ曲線の湾曲な部分に対応する範囲に入る場合、上位ビットＮを増やしているので、ガンマ曲線の湾曲な部分に関して階調変換精度を向上させることができる。
【００３１】
また、可変ビット制御部３において下位データＩｎｎの下位ビットｎが６ビットに割り当てられた場合、下位データＩｎｎの下位ビットｎをＸ（０以上１未満の値）とすると、補間係数生成部６は、補間係数ＷとしてＸ／６４を出力する。また、補間係数生成部６は、下位データＩｎｎの下位ビットｎとして５ビットが割り当てられた場合、補間係数ＷとしてＸ／３２を出力する。
【００３２】
そして、演算部７は、可変ビット制御部３において下位データＩｎｎの下位ビットｎとして６ビットが割り当てられた場合、下記数１により補間演算処理を施し、出力画像データＦ（Ｐ）を出力する。
［数１］
Ｆ（Ｐ）＝（（Ｆ（ｐ）＋ｏｆｆｓｅｔ２）×Ｗ＋（Ｆ（ｐ−１）＋ｏｆｆｓｅｔ１）
×（６４−Ｗ））／６４
但し、Ｆ（−１）＝０とする。
【００３３】
また、演算部７は、可変ビット制御部３において下位データＩｎｎの下位ビットｎとして５ビットが割り当てられた場合、下記数２により補間演算処理を施し、出力画像データＦ（Ｐ）を出力する。
［数２］
Ｆ（Ｐ）＝（（Ｆ（ｐ）＋ｏｆｆｓｅｔ２）×Ｗ＋（Ｆ（ｐ−１）＋ｏｆｆｓｅｔ１）
×（３２−Ｗ））／３２
但し、Ｆ（−１）＝０とする。
【００３４】
このように、本実施形態の階調変換装置１は、互いに同じデータが記憶される２つのデュアルポートメモリによりＬＵＴユニット９を構成し、各デュアルポートメモリをそれぞれ複数のＬＵＴ８で構成しているので、階調変換処理を並列処理で行うことができ、従来のように上位データ及び下位データをＬＵＴのアドレスとして交互に切り替える構成に比べて、階調変換装置１の動作速度を向上させることができる。
【００３５】
また、本実施形態の階調変換装置１は、ガンマ曲線上の２点の入力画像データに対応する２点の出力データを求め、その２点の出力データの直線補間を求めることにより出力画像データを得ているため、従来のように入力画像データと出力画像データとをＬＵＴにおいて１対１で対応させる場合に比べて、ＬＵＴユニット９の総記憶容量を削減することができる。
【００３６】
また、本実施形態の階調変換装置１は、各ＬＵＴ８のそれぞれの記憶容量を階調変換データＦ（ｐ）、Ｆ（ｐ−１）に応じた記憶素子で構成し、かつ、階調変換データＦ（ｐ）、Ｆ（ｐ−１）にそれぞれオフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２を加算することにより上位データＩｎＮ及び減算データＩｎＮｏに対応する階調変換データＦ（ｐ）及び階調変換データＦ（ｐ−１）を求めているため、ＬＵＰユニット９の総記憶容量をさらに削減することができる。
【００３７】
また、本実施形態の階調変換装置１をＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）やＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）などを用いて構成する場合、ＬＵＴ８のデータビット幅及び記憶容量を任意に埋め込むことができるので、ＬＵＴ８の記憶容量を削減できコストダウン、消費電力の低減に寄与することができる。
【００３８】
また、ＬＵＴユニット９を構成する複数のＬＵＴ８のうちガンマ曲線の低域階調から高域階調の湾曲な部分に対応するＬＵＴ８の記憶容量を他のＬＵＴ８よりも増加させているので、階調変換の精度を向上させることができる。
【００３９】
なお、本実施形態の階調変換装置１は上記実施例に限定されるものではない。
すなわち、上記実施例では、ＬＵＴユニット９を８つのＬＵＴ８により構成しているが、ＬＵＴユニット９を構成するＬＵＴ８の数は特に限定されない。例えば、ＬＵＴユニット９を９つ以上のＬＵＴ８により構成すると、ガンマ曲線をさらに細分化することができるので、階調変換の精度をさらに向上させることができる。
【００４０】
また、ガンマ曲線の湾曲な部分に対応するＬＵＴ８の個数は、任意に設定可能とする。
また、各ＬＵＴ８のそれぞれの記憶容量は、ガンマ値に応じて任意に設定可能とする。
また、図４に示す階調変換装置１５のように、可変ビット制御部３を省略して上位ビットＮと下位ビットｎの分割比を固定すると共に、演算部７の加算器１０、１１を省略してもよい。また、階調変換装置１５は、互いに同じデータが記憶される２つのデュアルポートメモリによりＬＵＴユニット９を構成しているので、従来のように上位データ及び下位データをＬＵＴのアドレスとして交互に切り替える構成に比べて、階調変換装置１５の動作速度を向上させることができる。また、階調変換装置１５は、各デュアルポートメモリをそれぞれ１つのＬＵＴ１６により構成しているので、ＬＵＴユニット９を簡単に構成することができる。また、階調変換装置１５は、階調変換データＦ（ｐ）、Ｆ（ｐ−１）にオフセット値ｏｆｆｓｅｔ１、ｏｆｆｓｅｔ２を加算する必要がないので、演算部７を簡単に構成することができる。
【００４１】
また、図１に示す階調変換装置１において、上位ビットＮと下位ビットｎの分割比を固定してもよい。この場合、補間係数Ｗ、（１−Ｗ）も固定される。
また、上記実施形態では、補間演算を行うための２点の入力データとして上位データＩｎＮ及び上位データＩｎＮから１を減算した減算データＩｎＮｏを使用する構成であるが、補間演算を行うための２点の入力データとして上位データＩｎＮ及び上位データＩｎＮに１を加算した加算データを使用してもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施形態の階調変換装置を示す図である。
【図２】階調変換データＦ（ｐ）、Ｆ（ｐ−１）と補間係数Ｗ、（１−Ｗ）との関係を示す図である。
【図３Ａ】ＬＵＴユニットにおける入力−出力変換対応グラフを示す図である。
【図３Ｂ】８つのＬＵＴのそれぞれの記憶容量を示している。
【図３Ｃ】可変ビット選択部における上位データＩｎＮの上位ビットＮと下位データＩｎｎの下位ビットｎの割り当てを示す図である。
【図４】本発明の他の実施形態の階調変換装置を示す図である。
【符号の説明】
【００４３】
１  階調変換装置
２  可変ビット選択部
３  可変ビット制御部
４  減算器
５  階調変換部
６  補間係数生成部
７  演算部
８  ＬＵＴ
９  ＬＵＴユニット
１０  加算器
１１  加算器
１２  加算器
１３  積算器
１４  積算器
１５  階調変換装置
１６  ＬＵＴ
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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