(57)【要約】【課題】内部回路に接続された入出力端子に入力される静電気から内部回路を保護する保護回路を有する半導体集積回路に関し、簡単な構成で、保護回路の静電耐量を向上させることができる半導体集積回路を提供することを目的とする。【解決手段】本発明は、内部回路（１１１）に接続された入出力端子（Ｔ11）に入力される静電気から内部回路（１１１）を保護する保護回路（１１３）を有する半導体集積回路において、保護回路（１１３）はドレイン−ソースが入出力端子（Ｔ11）と接地端子（Ｔ13）との間に接続され、ゲート及びバックゲートがソースに接続されたトランジスタ（ＴＲ11）から構成され、トランジスタ（ＴＲ11）のドレインとバックゲートとの間にインピーダンス（Ｒ11）を持たせたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
内部回路に接続された入出力端子に入力される静電気から該内部回路を保護する保護回路を有する半導体集積回路において、
前記保護回路は、ドレイン−ソースが前記入出力端子と接地端子との間に接続され、ゲート及びバックゲートが前記ソースに接続されたトランジスタから構成され、
前記トランジスタの前記ドレインと前記バックゲートとの間にインピーダンスを持たせたことを特徴とする半導体集積回路。
【請求項２】
前記インピーダンスは、前記トランジスタのドレイン領域とバックゲート電極領域との間の距離に応じて設定されることを特徴とする請求項１記載の集積回路。
【請求項３】
前記インピーダンスは、前記トランジスタのドレイン領域とバックゲート電極領域とが接する領域の面積に応じて設定されることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記バックゲート電極領域は、前記保護回路の周囲を囲むように配置されていることを特徴とする請求項２又は３記載の半導体集積回路。
【請求項５】
前記保護回路は、前記トランジスタを複数並列に配置した構成とされていることを特徴とする請求項１乃至４のいずれか一項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、特に、内部回路に接続された入出力端子に入力される静電気から内部回路を保護する保護回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路には、各入出力端子に、入出力端子からの静電気により内部回路を保護する保護回路が設けられている（例えば、特許文献１参照）。
【０００３】
従来、この種の保護回路としては、電界効果トランジスタを用いた保護回路（トランジスタ方式と呼ぶ）、及び、ダイオードを用いた保護回路（ダイオード方式）が用いられている。このとき、ＭＯＳプロセスにより製造される半導体集積回路では、静電耐量の大きなダイオードを形成することは困難であり、一般にトランジスタ方式の保護回路が搭載されている。
【０００４】
図８は従来のトランジスタ方式の保護回路の一例のブロック構成図を示す。
【０００５】
端子Ｔ11は入出力端子であり、端子Ｔ13は接地端子である。端子Ｔ11、Ｔ13は内部回路１１に接続されている。保護回路１２はｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドレイン−ソースが端子Ｔ11と端子Ｔ13との間に接続されており、ゲートが端子Ｔ13に接続された構成とされている。保護回路１２は、端子Ｔ11に静電サージが入力されたときに、オンして静電サージを接地端子である端子Ｔ13に逃がす。これによって、内部回路１１に静電サージが入力されることを防止し、内部回路１１を静電サージから保護していた。
【特許文献１】特開２００３−２４９６２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかるに、近年、プロセスの微細化により静電保護素子の静電耐量が低下しており、規格を満たすことが困難になっている。このため、できるだけ小さいスペースで静電保護素子の静電耐量を改善することが求められている。
【０００７】
本発明は上記の点に鑑みてなされたもので、簡単な構成で、保護回路の静電耐量を向上させることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、内部回路（１１１）に接続された入出力端子（Ｔ11）に入力される静電気から内部回路（１１１）を保護する保護回路（１１３）を有する半導体集積回路において、保護回路（１１２）はドレイン−ソースが入出力端子（Ｔ11）と接地端子（Ｔ13）との間に接続され、ゲート及びバックゲートがソースに接続されたトランジスタから構成され、トランジスタのドレインとバックゲートとの間にインピーダンス（Ｒ11）を持たせたことを特徴とする。
【０００９】
インピーダンス（Ｒ11）は、トランジスタ（ＴＲ11）のドレイン領域（１２３）とバックゲート電極領域（１２４）との間の距離（Ｌ）に応じて設定されることを特徴とする。また、インピーダンスは、トランジスタ（Ｔｒ11）のドレイン領域（１２３）とバックゲート電極領域（１２４）とが接する領域の面積に応じて設定されることを特徴とする。
【００１０】
バックゲート電極領域（１２４）は、保護回路（１１３、２００、３００）の周囲を囲むように配置されていることを特徴とする。
【００１１】
保護回路（１１２）は、トランジスタを複数並列に配置した構成とされていることを特徴とする。
【００１２】
なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲の記載が限定されるものではない。
【発明の効果】
【００１３】
本発明によれば、保護回路をドレイン−ソースが入出力端子（Ｔ11）と接地端子（Ｔ13）との間に接続され、ゲート及びバックゲートがソースに接続されたトランジスタから構成し、トランジスタのドレインとバックゲートとの間にインピーダンスを持たせることにより、設定されたインピーダンスにより静電サージのエネルギーを吸収でき、これによって静電耐量を改善することができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の半導体集積回路の平面図、図２は本発明の半導体装置の一実施例のブロック構成図を示す。
【００１５】
本実施例の半導体集積回路１００は、ｐ型半導体基板１０１上に内部回路１１１、及び、内部回路１１１に接続された入出力端子Ｔ11に入力される静電気から内部回路１１１を保護する保護回路１１３を搭載した構成とされている。
【００１６】
内部回路１１１は、電源端子（図示せず）の間に印加される電源電圧Ｖddにより駆動されて、入出力端子Ｔ11を介して外部回路と信号のやり取りを行っている。
【００１７】
図３は保護回路１１３の構成図を示す。
【００１８】
保護回路１１３はドレイン−ソースが入出力端子Ｔ11と接地端子Ｔ13との間に接続され、ゲート及びバックゲートがソースに接続されたＭＯＳ電界効果トランジスタＴＲ11から構成されており、トランジスタＴＲ11のドレインとバックゲートとの間にはインピーダンスである、抵抗Ｒ11を持つ。保護回路１１３は、ｐ型半導体基板１０１上にｐ型ウェル領域１２１を形成し、さらに、ｐ型ウェル領域１２１上に高濃度ｎ型ソース領域１２２、ｎ型ドレイン領域１２３、高濃度ｐ型バックゲート電極領域１２４を形成し、ソース領域１２２とドレイン領域１２３との間にゲート酸化膜１２５を介してゲート電極１２６を配線した構成とされている。なお、ｎ型ドレイン領域１２３には、更に、高濃度ｎ型ドレイン用電極領域１２９が形成されている。
【００１９】
高濃度ｐ型バックゲート電極領域１２４は、保護回路１１３の周囲の全周を囲むように形成されている。ｎ型ドレイン領域１２３は、高濃度ｐ型バックゲート電極領域１２４の内周側に高濃度ｐ型バックゲート電極領域１２４との距離が少なくともＬとなるように形成されている。これによって、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間にインピーダンスである抵抗Ｒ11が形成される。
【００２０】
抵抗Ｒ11は、ほぼｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の距離Ｌによって決定されている。抵抗Ｒ11を設けることにより抵抗Ｒ11により静電サージのエネルギーを吸収でき、これによって静電耐量を改善することができる。
【００２１】
なお、高濃度ｐ型バックゲート電極領域１２４は、酸化保護膜１２７に形成されたコンタクトホール１２８を介してバックゲート電極１３０に接続されている。また、バックゲート電極１３０は、接地端子Ｔ13に接続されている。
【００２２】
図４は端子Ｔ11の印加電圧に対する電流の特性図、図５は抵抗Ｒ11に対する静電耐量の特性を示す図を示す。
【００２３】
図４に示すように端子Ｔ11への印加電圧が増加すると、端子Ｔ11に流れ込む電流が増加する。印加電圧がブレークダウン電圧Ｖbdになると、保護回路１１３のトランジスタＴＲ11がオンする。トランジスタＴＲ11がオンすると、印加電圧がスナップバック電圧Ｖsbまで低下する。スナップバック状態では寄生トランジスタＴＲ12がオンし、端子Ｔ11の印加電圧の上昇を抑制する。
【００２４】
このように、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との距離Ｌに比例して抵抗Ｒ11を増加させることにより、抵抗Ｒ11によって消費される静電サージのエネルギーを増加させ、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間にかかる負荷を破壊エネルギー以下に低下させることができる。すなわち、トランジスタＴＲ11の静電耐量を改善することができる。
【００２５】
また、抵抗Ｒ11が増加することにより、寄生トランジスタＴＲ12のベース電位が上昇する。寄生トランジスタＴＲ12のベース電位が上昇することにより、寄生トランジスタＴＲ12がオンしやすくなり、スナップバック状態への移行が容易になる。スナップバック状態に移行することにより、寄生トランジスタＴＲ12を介して静電サージが吸収できるため、トランジスタＴＲ11の静電耐量を改善できる。
【００２６】
このように、抵抗Ｒ11を大きくすることによって、図５に示すように静電耐量を改善することができ、これによって、内部回路１１１の保護を強化することができる。なお、図５はｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との距離Ｌを５μｍ〜２５μｍで変化させたときの静電耐量を示している。
【００２７】
さらに、本実施例によれば、高濃度ｐ型バックゲート電極領域１２４とｎ型ドレイン領域１２３との距離Ｌをかせげるようにパターンを変更するだけで、トランジスタＴＲ11の静電耐量を改善できる。よって、プロセスを変更することなく、容易にトランジスタＴＲ11の静電耐量を改善することができる。
【００２８】
なお、本実施例では、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との距離Ｌを大きくとることによって、抵抗Ｒ11を大きくするようにしたが、抵抗Ｒ11を大きくできる構造であれば、これに限定されるものではない。
【００２９】
図６は保護回路１１３の変形例の構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３０】
本変形例の保護回路２００は、高濃度ｐ型バックゲート電極領域１２４をバックゲート電極１３０に接続するためのコンタクトホール１２８をｎ型ドレイン領域１２３に近接する位置でピッチが大きく、すなわち、（ｄ３＞ｄ２＞ｄ１）となるように形成している。
【００３１】
これによって、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の抵抗Ｒ11を増加することができる。
【００３２】
これによって、保護回路１１３と同様な作用効果を奏する。また、本変形例によれば、コンタクトホール１２８のピッチを（ｄ３＞ｄ２＞ｄ１）となるように変更するだけであるので、従来と同じ形状で、静電耐圧を改善することができる。すなわち、保護回路２００は、そのサイズを大きく取ることなく静電耐圧を改善することができる。
【００３３】
図７は保護回路１１３の他の変形例の構成図を示す。同図中、図３と同一構成部分には同一符号を付し、その説明は省略する。
【００３４】
本変形例の保護回路３００は、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間のｐ型ウェル領域１２１に、低濃度領域３１１を断続的に形成した構成とされている。
【００３５】
低濃度領域３１１は、ｐ型ウェル領域１２１の形成パターンによって形成される。低濃度領域３１１を設けることにより、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の抵抗Ｒ11を増加することができる。
【００３６】
また、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の抵抗Ｒ11を大きくために、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の不純物濃度が低くなるようにしてもよい。要は、ｎ型ドレイン領域１２３と高濃度ｐ型バックゲート電極領域１２４との間の抵抗Ｒ11を大きくすることができればよい。
【００３７】
また、上記実施例は、ＬＯＣＯＳ、すなわち、酸化保護膜１２７を有する高耐圧タイプの電界効果トランジスタに本発明を適用した例について説明したが、ＬＯＣＯＳを有さない通常の電界効果トランジスタにも適用できることは言うまでもない。
【００３８】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変形例が考えられることは言うまでもない。
【図面の簡単な説明】
【００３９】
【図１】本発明の半導体集積回路の平面図である。
【図２】本発明の半導体集積回路のブロック構成図である。
【図３】保護回路１１３の構成図である。
【図４】端子Ｔ11の印加電圧に対する電流の特性図である。
【図５】抵抗Ｒ11に対する静電耐量の特性を示す図である。
【図６】保護回路１１３の変形例の構成図である。
【図７】保護回路１１３の他の変形例の構成図である。
【図８】従来のトランジスタ方式の保護回路の一例のブロック構成図である。
【符号の説明】
【００４０】
１００  半導体集積回路
１０１  半導体基板、１１２  内部回路、１１３、２００、３００  保護回路
１２１  ウェル領域、１２２  ソース領域、１２３  ドレイン領域
１２４  バックゲート電極領域、１２５  ゲート酸化膜、１２６  ゲート電極
１２７  酸化保護膜、１２８  コンタクトホール
３１１  低濃度領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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