(57)【要約】【課題】テスト端子を追加せずに、高速の安定したクロックを内部回路に供給することができる半導体集積回路を提供することを目的とする。【解決手段】半導体集積回路２００の動作テストの際に、発振回路に用いる発振インバータ２０をハイインピーダンスの状態とし、発振インバータ２０の出力信号と出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、発振インバータ２０の影響を受けないテストクロックを内部回路２６に供給する。【選択図】図３
2008175690.tif 000002
【特許請求の範囲】
【請求項１】
発振インバータ回路と、前記発振インバータ回路の入力端子が接続される入力端子と、前記発振インバータ回路の出力端子が接続される出力端子とを有し、
前記発振インバータ回路は、ハイレベルの信号と、ローレベルの信号と、ハイインピーダンス状態を示す信号のうち何れか一の信号を出力することを特徴とする半導体集積回路。
【請求項２】
前記発振インバータ回路と並列に接続された抵抗と、
前記抵抗の一端と前記出力端子との間に接続されたアナログスイッチとを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記発振インバータ回路と並列に接続された抵抗と、
前記抵抗の一端と前記出力端子との間に接続された第一のアナログスイッチと、
前記抵抗の他端と前記入力端子との間に接続された第二のアナログスイッチとを有することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記発振インバータ回路と前記出力端子との間に接続された抵抗と、
前記発振インバータ回路と並列に接続されたアナログスイッチとを有することを特徴とする請求項１ないし３の何れか一項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路を有する半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体集積回路では、テスタを用いて半導体集積回路が良品か不良品かを判定するために動作テストが行われる。この動作テストは、半導体集積回路のクロック端子からテスト用のテストクロックを入力し、このテストクロックにより半導体集積回路を動作させて行う。また、半導体集積回路に発振回路が内蔵されている場合には、発振回路の入力であるＸｉｎからテストクロックを入力し、このテストクロックで半導体集積回路を動作させて動作テストを行う。ここで図１に半導体集積回路に内蔵される発振回路の例を示す。
【０００３】
図１に示す発振回路１０は、発振インバータ１１、帰還抵抗１２、発振安定化抵抗１３を有し、発振回路１０の入力端子が半導体集積回路の入力端子Ｘｉｎに接続され、発振回路１０の出力端子が半導体集積回路の出力端子Ｘｏｕｔに接続されている。また発振回路１０には水晶素子１４、容量１５が外付けされるのが一般的である。このような発振回路では、発振インバータのドライブ能力が一般的に小さいため、出力波形が崩れることがある。この出力波形の崩れは、出力端子Ｘｏｕｔから、入力端子Ｘｉｎに入力されるクロックと逆相のクロックを入力することで解消される。この場合、発振インバータ１１の影響から、発振インバータ１１の出力信号の変化のタイミングと、出力端子Ｘｏｕｔからの入力信号の変化のタイミングとのずれにより信号が衝突するが、クロック速度が遅い場合のテストでは問題にとならなかった。
【０００４】
ところが、近年の高速化が進んだ半導体集積回路では、これまで問題とされていなかった信号衝突によるクロック波形の品質劣化が顕著になる。このクロック波形の品質劣化はテストクロックのデューティの乱れにもつながり、安定した動作テストが実行できなくなる。
【０００５】
また高速動作する半導体集積回路では、クロック入力を半導体集積回路内部でＰＬＬ回路により逓倍して高速のクロックとし、半導体集積回路を高速動作させるのが一般的である。このような半導体集積回路の動作テストを行う場合は、ＰＬＬ回路を用いずに外部から高速のテストクロックを直接入力して高速動作させる。
【０００６】
動作テストの際にＰＬＬ回路を使用しない理由としては、動作テストの際に用いられる半導体集積回路のテスタの制御性の都合が挙げられる。動作テストの際に、テスタからＰＬＬ逓倍前のクロックとデータを入力し、半導体集積回路内部でＰＬＬ回路により逓倍されたクロックを用いて半導体集積回路を動作させた場合、テスタは逓倍されたクロックと入力されたデータとの同期を取ることができない。
【０００７】
このためテスタでは、半導体集積回路に対して再現性のある制御を行うことができず、正確に良品不良品の判定ができない。このような理由により、高速クロックで動作する半導体集積回路の動作テストを行う際には、高速のテストクロックを直接外部から入力する必要がある。
【０００８】
特許文献１には、このような問題を解決する発明が記載されている。特許文献１には、発振回路にテスト端子を設け、このテスト端子から高速クロックを入力することで、発振回路を介さずにＬＳＩに高速クロックを入力する半導体集積回路が記載されている
【特許文献１】特開平３−１５６３８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の発明では、半導体集積回路にテスト端子を設ける必要があり、チップサイズの増大を招く。
【００１０】
本発明は、上記の事情を鑑みてこれを解消すべくなされたものであり、テスト端子を追加せずに、高速の安定したテストクロックを内部回路に供給することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、上記目的を達成するために、以下の如き構成を採用した。
【００１２】
本発明の半導体集積回路は、発振インバータ回路と、前記発振インバータ回路の入力端子が接続される入力端子と、前記発振インバータ回路の出力端子が接続される出力端子とを有し、前記発振インバータ回路は、ハイレベルの信号と、ローレベルの信号と、ハイインピーダンス状態を示す信号のうち何れか一の信号を出力する回路とした。
【００１３】
係る回路によれば、テスト端子を追加せずに、高速の安定したテストクロックを内部回路に供給することができる。
【００１４】
また、本発明の半導体集積回路は、前記発振インバータ回路と並列に接続された抵抗と、前記抵抗の一端と前記出力端子との間に接続されたアナログスイッチとを有するものとした。
【００１５】
また、本発明の半導体集積回路は、前記発振インバータ回路と並列に接続された抵抗と、前記抵抗の一端と前記出力端子との間に接続された第一のアナログスイッチと、前記抵抗の他端と前記入力端子との間に接続された第二のアナログスイッチとを有するものとした。
【００１６】
また、本発明の半導体集積回路は、前記発振インバータ回路と前記出力端子との間に接続された抵抗と、前記発振インバータ回路と並列に接続されたアナログスイッチとを有するものとした。
【発明の効果】
【００１７】
本発明の半導体集積回路によれば、テスト端子を追加せずに、高速の安定したクロックを内部回路に供給することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体集積回路では、半導体集積回路の動作テスト時に発振回路を構成する発振インバータをハイインピーダンスの状態とすることで、発振回路の影響を受けないテストクロックを内部回路に供給する。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。図２は、本発明の第一の実施形態の半導体集積回路２００の回路図の例である。
【００１９】
本実施形態の半導体集積回路２００は、入力端子Ｘｉｎ、出力端子Ｘｏｕｔ、発振インバータ２０、インバータ２３、ＰＬＬ回路２４、セレクタ２５、内部回路２６を備える。そして半導体集積回路２００の外部において、入力端子Ｘｉｎと出力端子Ｘｏｕｔとに容量２１が接続されており、入力端子Ｘｉｎと出力端子Ｘｏｕｔとの間に水晶素子２２が接続されている。
【００２０】
本実施形態の半導体集積回路２００では、発振回路は発振インバータ２０である。発振インバータ２０から出力されるクロックは、インバータ２３を介してＰＬＬ回路２４へ入力される。ＰＬＬ回路２４では、入力されたクロックを逓倍して出力する。ＰＬＬ回路２４の出力はセレクタ２５へ入力される。また発振インバータ２０の出力は、インバータ２３を介してセレクタ２５へ入力される。セレクタ２５の出力は、内部クロックとして内部回路２６へ供給される。尚、本実施形態の半導体集積回路２００では、発振インバータ２０は２４．５７６ＭＨｚで発振し、この発振をＰＬＬ回路２４により４００ＭＨｚまで逓倍するものとした。
【００２１】
半導体集積回路２００の備える発振回路である発振インバータ２０は、ハイレベル（以下、Ｈレベル）及びローレベル（以下、Ｌレベル）を出力する以外に、制御信号によりハイインピーダンスの状態とすることが可能なスリーステートのインバータ回路である。本実施形態の発振インバータ２０の回路構成図を図３に示す。図３は、第一の実施形態の発振インバータ２０の回路構成図である。
【００２２】
本実施形態の半導体集積回路２００では、半導体集積回路２００の通常動作時には発振インバータ２０をインバータとして動作させる。そして半導体集積回路２００の動作テスト時には発振インバータ２０をハイインピーダンスの状態とするように制御を行う。本実施形態の半導体集積回路２００では、発振インバータ２０をハイインピーダンスの状態とすることで、発振インバータ２０が接続されていない状態と同等の状態となる。尚本実施形態の発振インバータ２０は、ＴＥＳＴ端子にＨレベルの制御信号が印加されたとき、ハイインピーダンスの状態となるものとした。
【００２３】
本実施形態の半導体集積回路２００におけるセレクタ２５はＴＥＳＴ端子を有し、このＴＥＳＴ端子に印加される制御信号により、出力する信号を選択する。セレクタ２５は、半導体集積回路２００の通常動作時にはＰＬＬ回路２４の出力を選択して出力する。そしてセレクタ２５は、半導体集積回路２００の動作テスト時にはインバータ２３の出力を選択して出力するように制御される。尚本実施形態の半導体集積回路２００におけるセレクタ２５は、ＴＥＳＴ端子にＨレベルの制御信号が印加されたときインバータ２３の出力を選択し、ＴＥＳＴ端子にＬレベルの制御信号が印加されたときＰＬＬ回路２４の出力を選択するものとした。
【００２４】
以下に本実施形態の半導体集積回路２００における動作テスト時の動作を説明する。本実施形態の半導体集積回路２００の動作テストは、専用のテスタなどが入力端子Ｘｉｎと出力端子Ｘｏｕｔとに接続されて内部回路２６にテストクロックを供給して行う。
【００２５】
半導体集積回路２００では、動作テストを行う際に発振インバータ２０のＴＥＳＴ端子にＨレベルの制御信号を印加し、発振インバータ２０をハイインピーダンスの状態とする。同時に半導体集積回路２００は、セレクタ２５のＴＥＳＴ端子にＨレベルの制御信号を印加し、セレクタ２５からインバータ２３の出力が出力される状態とする。尚ここで、発振インバータ２０のＴＥＳＴ端子及びセレクタ２５のＴＥＳＴ端子に印加される制御信号は、半導体集積回路２００内に備えられた図示しない制御信号生成回路により生成される。
【００２６】
半導体集積回路２００では、発振インバータ２０をハイインピーダンスの状態とする制御がされた後、テスタにより入力端子ＸｉｎにＨレベルまたはＬレベルの何れか一方に固定された信号を印加する。さらに、テスタにより出力端子Ｘｏｕｔに内部回路２６へ供給されるテストクロックの逆相のクロック信号を印加する。
【００２７】
ここで発振インバータ２０がハイインピーダンスの状態であるため、入力端子Ｘｉｎに印加された信号が発振インバータ２０へ入力されても発振インバータ２０は信号を出力しない。そして出力端子Ｘｏｕｔから入力されるテストクロックと逆相のクロック信号のみがインバータ２３に入力される。このクロック信号はインバータ２３により反転されてテストクロックとされ、セレクタ２５へ入力される。セレクタ２５では、インバータ２３の出力を選択して出力する制御がなされているため、セレクタ２５からテストクロックが出力され、このテストクロックが内部クロックとして内部回路２６へ供給される。
【００２８】
このように、本実施形態の半導体集積回路２００では、発振インバータ２０をハイインピーダンスの状態とすることで、発振インバータ２０の出力信号と、出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、信号衝突によるクロック波形の品質劣化を防止する。よって、本実施形態の半導体集積回路２００によれば、発振インバータ２０の影響を受けない安定したテストクロックを内部回路２６へ供給することが可能となり、再現性のある安定した動作テストを行うことができる。
【００２９】
また本実施形態の半導体集積回路２００では、出力端子Ｘｏｕｔにテストクロックの逆相のクロック信号を入力し、インバータ２３によりこのクロック信号を反転させてテストクロックとする。よってテストクロックが入力されるテスト端子を設けることなくテストクロックを直接内部回路２６へ供給できるため、半導体集積回路２００の回路規模を増大させることがない。
（第二の実施形態）
以下に図面の参照して本発明の第二の実施形態を説明する。図４は、本発明の第二の実施形態の半導体集積回路２００Ａの回路図の例である。尚本実施形態において、第一の実施形態と同様の回路構成を有するものには第一の実施形態の説明で使用した符号と同様の符号を付与し、その説明を省略する。
【００３０】
本実施形態の半導体集積回路２００Ａは発振回路４０を備える。発振回路４０は、発振インバータ２０、帰還抵抗４１、アナログスイッチ４２により構成されている。発振回路４０において、帰還抵抗４１は発振インバータ２０と並列に接続されており、抵抗４１の一端と出力端子Ｘｏｕｔとの間にアナログスイッチ４２が接続されている。
【００３１】
本実施形態の半導体集積回路２００Ａの備える発振回路４０では、アナログスイッチ４２を設けることで帰還抵抗４１による電気的パスを遮断することができる。尚アナログスイッチ４２を設けることで帰還抵抗４１の抵抗値に多少の影響を及ぼすことが予測されるが、アナログスイッチ４２の有する抵抗値は帰還抵抗４１の抵抗値と比べて十分小さいため、ここではこの影響は無視することができる。また、アナログスイッチ４２のドレイン容量が入力端子Ｘｉｎと出力端子Ｘｏｕｔに付加されることが予測される。しかし、通常発振回路４０には容量２２が外付けされており、アナログスイッチ４２のドレイン容量は容量２２と比べて十分小さいため、ここではこの影響を無視することができる。
【００３２】
本実施形態の半導体集積回路２００Ａでは、動作テスト時に発振インバータ２０のＴＥＳＴ端子にＨレベルの制御信号を印加し、発振インバータ２０をハイインピーダンスの状態とする。そして、同時にアナログスイッチ４２をオフとし、帰還抵抗４１による入力端子Ｘｉｎからの電気的パスを遮断する。これにより、入力端子Ｘｉｎから入力される信号と出力端子Ｘｏｕｔから入力されるクロック信号との信号衝突を回避し、信号衝突によるクロック波形の品質劣化を防止する。尚、アナログスイッチ４２のオン／オフ制御は図示しないアナログスイッチ制御回路により行われるものとした。
【００３３】
よって本実施形態の半導体集積回路２００Ａでは、発振インバータ２０の影響を受けない安定したテストクロックを内部回路２６へ供給することが可能となり、再現性のある安定した動作テストを行うことができる。
【００３４】
また本実施形態の半導体集積回路２００Ａでは、出力端子Ｘｏｕｔにテストクロックの逆相のクロック信号を入力し、インバータ２３によりこのクロック信号を反転させてテストクロックとする。よってテストクロックが入力されるテスト端子を設けることなくテストクロックを直接内部回路２６へ供給できるため、半導体集積回路２００Ａの回路規模が増大させることがない。
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態を説明する。図５は、本発明の第三の実施形態の半導体集積回路２００Ｂの回路図の例である。尚本実施形態において、第一の実施形態と同様の回路構成を有するものには第一の実施形態の説明で使用した符号と同様の符号を付与し、その説明を省略する。
【００３５】
本実施形態の半導体集積回路２００Ｂは発振回路５０を備える。発振回路５０は、発振インバータ２０、帰還抵抗５１、発振安定化抵抗５２、アナログスイッチ５３、アナログスイッチ５４、アナログスイッチ５５により構成されている。
【００３６】
発振回路５０において、帰還抵抗５１は発振インバータ２０と並列に接続されており、発振安定化抵抗５２は発振インバータ２０と出力端子Ｘｏｕｔとの間に接続されている。また、帰還抵抗５１の一端と入力端子Ｘｉｎとの間にアナログスイッチ５３、帰還抵抗５１の他端と出力端子Ｘｏｕｔとの間にアナログスイッチ５４が接続されており、発振インバータ２０と並列にアナログスイッチ５５が接続されている。
【００３７】
本実施形態の半導体集積回路２００Ｂでは、発振インバータ２０と並列に接続されたアナログスイッチ５５のオン／オフを制御することで、入力端子Ｘｉｎに入力される信号をそのまま内部回路２６へ供給することができる。
【００３８】
以下に本実施形態の半導体集積回路２００Ｂにおける動作テスト時の動作を説明する。
【００３９】
本実施形態の半導体集積回路２００Ｂは、動作テストを行う際に、発振インバータ２０のＴＥＳＴ端子とセレクタ２５のＴＥＳＴ端子にＨレベルの制御信号を印加する。この制御信号により、発振インバータ２０はハイインピーダンスの状態となり、セレクタ２５は、インバータ２３の出力を選択して出力する。
【００４０】
ここで本実施形態の半導体集積回路２００Ｂでは、発振インバータ２０と出力端子Ｘｏｕｔとの間に発振安定化抵抗５２が接続されている。このため出力端子Ｘｏｕｔからクロック信号を入力すると、この発振安定化抵抗５２の影響によりクロック信号の波形が劣化する虞がある。そこで本実施形態の半導体集積回路２００Ｂでは、入力端子Ｘｉｎからテストクロックと逆相のクロック信号を入力する。
【００４１】
本実施形態の半導体集積回路２００Ｂの動作テストにおいて、テスタにより入力端子Ｘｉｎへクロック信号が入力され、出力端子ＸｏｕｔにＨレベル又はＬレベルの何れか一方に固定された信号が入力される。そして半導体集積回路２００Ｂは、アナログスイッチ５３とアナログスイッチ５４をオフにし、アナログスイッチ５５をオンの状態とする。すると帰還抵抗５１による入力端子Ｘｉｎからの電気的パスが遮断され、入力端子Ｘｉｎに入力されたクロック信がアナログスイッチ５５を介してインバータ２３へ入力される。このクロック信号は、インバータ２３により反転されてテストクロックとされ、セレクタ２５を介して内部回路２６へ供給される。
【００４２】
よって本実施形態の半導体集積回路２００Ｂでは、入力端子Ｘｉｎから入力されるクロック信号と発振インバータ２０の出力信号との信号衝突を回避し、信号衝突によるクロック波形の品質劣化を防止する。よって本実施形態の半導体集積回路２００Ｂによれば、発振インバータ２０の影響を受けないテストクロック内部回路２６へ供給することが可能となり、再現性のある安定した動作テストを行うことができる。
【００４３】
また本実施形態の半導体集積回路２００Ｂでは、入力端子Ｘｉｎにテストクロックの逆相のクロックが入力され、インバータ２３によりこのクロック信号を反転させてテストクロックとする。よってテストクロックが入力されるテスト端子を設けることなくテストクロックを直接内部回路２６へ供給できるため、半導体集積回路２００Ｂの回路規模が増大させることがない。
【００４４】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態にあげた構成、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。
【産業上の利用可能性】
【００４５】
本発明は発振インバータ回路を有する半導体集積回路に利用可能である。
【図面の簡単な説明】
【００４６】
【図１】半導体集積回路に内蔵される発振回路の回路図である。
【図２】第一の実施形態の半導体集積回路２００の回路図である。
【図３】第一の実施形態の発振インバータ２０の回路構成図である。
【図４】第二の実施形態の半導体集積回路２００Ａの回路図である。
【図５】第三の実施形態の半導体集積回路２００Ｂの回路図である。
【符号の説明】
【００４７】
２０  発振インバータ
２１  水晶振動子
２２  容量
２３  インバータ
２４  ＰＬＬ回路
２５  セレクタ
２６  内部回路
４０、５０  発振回路
４１、５１  帰還抵抗
４２、５３、５４、５５  アナログスイッチ
５２  発振安定化抵抗
２００、２００Ａ、２００Ｂ  半導体集積回路
【図１】
2008175690.tif 000003
【図２】
2008175690.tif 000004
【図３】
2008175690.tif 000005
【図４】
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【図５】
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