(57)【要約】【課題】輝度のばらつきを抑制した高画質な表示装置を提供する。【解決手段】同一導電型のｎチャネルＴＦＴ１１２ａとＴＦＴ１１２ｂとを有し、それらが直列に接続され、それらのゲートがそれぞれ同一の走査線ＷＳＬに接続され、ＴＦＴ１１２ａの第１端子が信号線ＳＧＬに接続されるｎチャネルＴＦＴ１１２ａとＴＦＴ１１２ｂにおいて、ｎチャネルＴＦＴ１１２ａとＴＦＴ１１２との閾値電圧が異なるように製造工程で調整する。【選択図】図７
2008175945.tif 000002
【特許請求の範囲】
【請求項１】
データ信号が供給される信号線と、
少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、
駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、
を有し、
上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、
上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、
上記複数のスイッチングトランジスタは、
閾値電圧が異なる
画素回路。
【請求項２】
データ信号が供給される信号線と、
少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、
駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、
を有し、
上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、
上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、
上記複数のスイッチングトランジスタは、
ゲート長が異なる
画素回路。
【請求項３】
データ信号が供給される信号線と、
少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、
駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、
を有し、
上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、
上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、
上記複数のスイッチングトランジスタは、
ゲート面積が異なる
画素回路。
【請求項４】
上記画素回路は、
第１スイッチングトランジスタと、
第２スイッチングトランジスタと、
を有し、
上記第１と上記第２スイッチングトランジスタは、
同一導電型で、それぞれ直列に接続され、
上記第１スイッチングトランジスタの端子は、上記信号線に接続され、
上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、
上記第１スイッチングトランジスタの閾値電圧の絶対値は、
第２スイッチングトランジスタの閾値電圧の絶対値より小さい
請求項１記載の画素回路。
【請求項５】
上記画素回路は、
第１スイッチングトランジスタと、
第２スイッチングトランジスタと、
を有し、
上記第１と上記第２スイッチングトランジスタは、
同一導電型で、それぞれ直列に接続され、
上記第１スイッチングトランジスタの端子は、上記信号線に接続され、
上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、
上記第１スイッチングトランジスタのゲート長は、
第２スイッチングトランジスタのゲート長より短い
請求項３記載の画素回路。
【請求項６】
上記画素回路は、
第１スイッチングトランジスタと、
第２スイッチングトランジスタと、
を有し、
上記第１と上記第２スイッチングトランジスタは、
同一導電型で、それぞれ直列に接続され、
上記第１スイッチングトランジスタの端子は、上記信号線に接続され、
上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、
上記第１スイッチングトランジスタのゲート面積は、
第２スイッチングトランジスタのゲート面積より大きい
請求項５記載の画素回路。
【請求項７】
マトリクス状に配列された発光素子を含む画素回路と、
上記画素回路を形成するスイッチングトランジスタの制御端子へ駆動信号を出力するすくなくとも１つ以上のスキャナと、
上記画素回路を形成するスイッチングトランジスタの第１端子へデータ信号を出力するセレクタと、を有し、
上記画素回路は、
データ信号が供給される信号線と、
少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、
駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、
を有し、
上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、
上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、
上記複数のスイッチングトランジスタは、
閾値電圧が異なる
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence）や液晶等の発光素子を含む画素回路およびアクティブマトリクス型の表示装置に関するものである。
【背景技術】
【０００２】
画像表示装置、例えば液晶ディスプレイ（ＬＣＤ、以下ＬＣＤと記す）などでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御して画像を表示する。
有機ＥＬディスプレイも同様に、各画素回路に発光素子を有する自発光型のディスプレイであり、ＬＣＤと比べて画像の視認性が高い、バックライトが不要、応答速度が速い、などの利点がある。
また、各発光素子の輝度はそれに流れる電流値によって制御し、発色の階調を得る。すなわち、発光素子が電流制御型であるという点でＬＣＤと大きく性質が異なる。
【０００３】
有機ＥＬディスプレイはＬＣＤと同様に、駆動方式として単純マトリクス方式と、アクティブマトリクス方式がある。前者は構造が単純であるが、ディスプレイの大型化や高解像度化には適していないため、各画素回路内部に設けた能動素子、一般には薄膜トランジスタ（ＴＦＴ；Thin Film Transistor、以下ＴＦＴと記す）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
次に、アクティブマトリクス型表示装置の動作原理について説明する。
【０００５】
図１は、アクティブマトリクス型表示装置の構成を示すブロック図である。
【０００６】
表示装置１は、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４，水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で、画素の周辺に形成することもある。
【０００７】
図２は、図１に図示する画素回路２ａの一構成例を示す回路図である。（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００８】
図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電圧ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。
【０００９】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここではローレベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【００１０】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここではハイレベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【００１１】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１２】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電圧ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１３】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１４】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。
【００１５】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１６】
図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１７】
一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。
【００１８】
次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。
【００１９】
図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【００２０】
図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
【００２１】
この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電圧ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。
【００２２】
図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間の電流Ｉｄｓをそれぞれ示している。
【００２３】
図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。
【００２４】
【特許文献１】ＵＳＰ５，６８４，３６５
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
図２あるいは図４に示すような画素回路は、データの書き込みを制御するＴＦＴ１２あるいはＴＦＴ２２がオフリークした場合、画素回路は正常に輝度情報の書き込みが行えず、有機ＥＬ発光素子１３または有機ＥＬ発光素子２３の輝度にばらつきが生じることとなる。そのため、表示装置として高い画質を期待することができない。
【００２６】
本発明は、輝度のばらつきを抑制した画素回路および高画質な表示装置を提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点の画素回路は、データ信号が供給される信号線と、少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、を有し、上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、上記複数のスイッチングトランジスタは、閾値電圧が異なる。
【００２８】
本発明の第２の観点の画素回路は、データ信号が供給される信号線と、少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、を有し、上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、上記複数のスイッチングトランジスタは、ゲート長が異なる。
【００２９】
本発明の第３の観点の画素回路は、データ信号が供給される信号線と、少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、を有し、上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、上記複数のスイッチングトランジスタは、ゲート面積が異なる。
【００３０】
好適には、上記画素回路は、第１スイッチングトランジスタと、第２スイッチングトランジスタと、を有し、上記第１と上記第２スイッチングトランジスタは、同一導電型で、それぞれ直列に接続され、上記第１スイッチングトランジスタの端子は、上記信号線に接続され、上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、上記第１スイッチングトランジスタの閾値電圧の絶対値は、第２スイッチングトランジスタの閾値電圧の絶対値より小さい。
【００３１】
好適には、上記画素回路は、第１スイッチングトランジスタと、第２スイッチングトランジスタと、を有し、上記第１と上記第２スイッチングトランジスタは、同一導電型で、それぞれ直列に接続され、上記第１スイッチングトランジスタの端子は、上記信号線に接続され、上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、上記第１スイッチングトランジスタのゲート長は、第２スイッチングトランジスタのゲート長より短い。
【００３２】
好適には、上記画素回路は、第１スイッチングトランジスタと、第２スイッチングトランジスタと、を有し、上記第１と上記第２スイッチングトランジスタは、同一導電型で、それぞれ直列に接続され、上記第１スイッチングトランジスタの端子は、上記信号線に接続され、上記第１と上記第２スイッチングトランジスタの制御端子は、上記駆動線に共通に接続され、上記第１スイッチングトランジスタのゲート面積は、第２スイッチングトランジスタのゲート面積より大きい。
【００３３】
本発明の第４の観点の表示装置は、マトリクス状に配列された発光素子を含む画素回路と、上記画素回路を形成するスイッチングトランジスタの制御端子へ駆動信号を出力するすくなくとも１つ以上のスキャナと、上記画素回路を形成するスイッチングトランジスタの第１端子へデータ信号を出力するセレクタと、を有し、上記画素回路は、データ信号が供給される信号線と、少なくとも２つ以上の直列に接続される同一導電型のスイッチングトランジスタと、駆動信号が供給され、上記複数のスイッチングトランジスタを駆動する駆動線と、を有し、上記複数のスイッチングトランジスタのうち、一端に配列されたスイッチングトランジスタの端子が上記信号線に接続され、上記複数のスイッチングトランジスタの制御端子は、上記走査線に共通に接続され、上記複数のスイッチングトランジスタは、閾値電圧が異なる。
【００３４】
本発明によれば、少なくとも２つ以上の同一導電型のスイッチングトランジスタを有し、それらが直列に接続され、それらのゲートがそれぞれ同一の走査線に接続され、一端にあるスイッチングトランジスタの第１端子が信号線に接続されるスイッチングトランジスタの閾値電圧を異なるように調整する。
【発明の効果】
【００３５】
本発明によれば、輝度のばらつきを抑制し、画素回路ならびに表示装置の画質向上を図ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態を図面に関連づけて説明する。
【００３７】
〈第１実施形態〉
図６は、本発明の第１実施形態に係る画素回路を採用した有機ＥＬ表示装置の一構成例を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な一構成例を示す回路図である。
【００３８】
この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的にＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。
【００３９】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００４０】
本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１（以後、ｎチャネルＴＦＴをｎＴＦＴと記す）、第１スイッチングトランジスタとしてのｎＴＦＴ１１２ａ、第２スイッチングトランジスタとしてのｎＴＦＴ１１２ｂ、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。ゲート群１１２は、ｎＴＦＴ１１２ａとｎＴＦＴ１１２ｂから形成される。
なお、ｎＴＦＴ１１２ａの閾値電圧をＶｔｈ１、単位面積当たりのゲート容量をＣｏｘ１、ゲート幅をＷ１、ゲート長をＬ１とする。
さらに、ｎＴＦＴ１１２ｂの閾値電圧をＶｔｈ２、単位面積当たりのゲート容量をＣｏｘ２、ゲート幅をＷ２、ゲート長をＬ２とする。
また、キャパシタＣ１１１の静電容量をＣｓとする。
【００４１】
画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのｎＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ｎＴＦＴ１１１のソースが第１のノードＮＤ１１１に接続され、ｎＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。そして、ｎＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。ゲート群１１２を形成するｎＴＦＴ１１２ａ〜ｎＴＦＴ１１２ｂは、ｎＴＦＴ１１２ａのドレインとｎＴＦＴ１１２ｂのソースが接続されている。信号線ＳＧＬと第２のノードＮＤ２１２との間にゲート群１１２が設置され、ｎＴＦＴ１１２ａのソースが信号線ＳＧＬに、ｎＴＦＴ１１２ｂのドレインがノードＮＤ１１２にそれぞれ接続されている。そして、ｎＴＦＴ１１２ａ〜ｎＴＦＴ１１２ｂのゲートが走査線ＷＳＬに接続されている。
【００４２】
図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
【００４３】
画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させゲート群１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１の閾値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ゲート群１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ゲート群１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
【００４４】
ところで、ゲート群１１２のように、２つのスイッチングトランジスタを有する構造はダブルゲート構造と呼ばれることがある。これは、どちらか一方のＴＦＴがオフリークした場合でも、他方のＴＦＴによってオフリークを抑制することができる冗長設計である。
【００４５】
冗長性を備える画素回路１０１であるが、ＴＦＴは閾値電圧Ｖｔｈのばらつきが大きく、ＴＦＴ１１２ａとＴＦＴ１１２ｂとが有する閾値電圧が異なることがある。この場合、上述した冗長設計では、走査線から供給される電圧がハイレベルからローレベルに切り替わる際、ＴＦＴ１１２ａ〜１１２ｂがオフ（非導通状態）になるタイミングに違いが生じる。その結果、信号にノイズが混入して有機ＥＬ発光素子１１３の輝度がばらつく。
この輝度がばらつく理由を、図９を参照しながら説明する。
【００４６】
図９は、ＴＦＴ１１２ａ〜ＴＦＴ１１２ｂの閾値電圧とＴＦＴ１１２ａ〜ＴＦＴ１１２ｂがオフに切り替わるタイミングとの関係を説明するための図である。
ここで、図９の縦軸は走査線ＷＳＬの電圧を示す軸で、図９の横軸は時間を示す軸である。
【００４７】
ここで、図７に図示する信号線ＳＧＬは、信号線容量Ｃｄａｔａを有すると仮定し、信号線容量ＣｄａｔａとキャパシタＣ１１１の有する静電容量Ｃｓとの関係は（Ｃｄａｔａ＞＞Ｃｓ）であるとする。
なお、説明を簡単にするため、閾値電圧Ｖｔｈ２は一定であると仮定する。
【００４８】
（ケース１）
閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２よりも高い場合について、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２との閾値電圧差をΔＶｔｈ２１ａと定義すると、その差ΔＶｔｈ２１ａは以下のように記述できる。
【００４９】
（数２）
Ｖｔｈ１ーＶｔｈ２＝ΔＶｔｈ２１ａ＞０  …（２）
【００５０】
（２）式は、ＴＦＴ１１２ａがＴＦＴ１１２ｂよりも先にオフに切り替わる場合を表す。
このケース１について、図９（ａ）を参照しながら説明する。
【００５１】
以後、説明を簡単にするため、時刻ｔ１まで走査線ＷＳＬに電圧Ｖｇａｔｅが印加され、時刻ｔ１から時刻ｔ４まで線形に電圧Ｖｇａｔｅは減少し、時刻ｔ４で走査線ＷＳＬに印加される電圧は０に切り替わるものとする。
オフ点Ｐ１は、ＴＦＴ１２ａがオフになる時刻および電圧を示し、オフ点Ｐ２は、ＴＦＴ１２ｂがオフになる時刻および電圧を示す。
【００５２】
時刻ｔ１まで、走査線ＷＳＬに電圧Ｖｇａｔｅが印加されてＴＦＴ１１２ａ〜１１２ｂがオンに保持され、信号線ＳＧＬに電圧Ｖｄａｔａが印加され、キャパシタＣ１１１にデータ電圧が書き込まれる。この時刻ｔ１では、ＴＦＴ１１２ａ〜１１２ｂには電圧Ｖｇａｔｅが印加されている。
時刻ｔ２において、ＴＦＴ１１２ａは、電圧Ｖｄａｔａ＋Ｖｔｈ１でオフに切り替わる。このため、ＴＦＴ１１２ｂのチャネルに残存する電荷はキャパシタＣ１１１へ流入する。
このとき、キャパシタＣ１１１へ流入する電荷Ｑａは、次式で表される。
【００５３】
（数３）
Ｑａ＝Ｃｏｘ２・Ｗ２・Ｌ２・ΔＶｔｈ２１ａ／Ｃｓ  …（３）
【００５４】
この電荷ＱａによるキャパシタＣ１１１の電圧変動量ΔＶａは、次式で表される。
【００５５】
（数４）
ΔＶａ＝Ｑａ／Ｃｓ＝Ｃｏｘ２・Ｗ２・Ｌ２・ΔＶｔｈ２１ａ／Ｃｓ  …（４）
【００５６】
（ケース２）
閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２よりも低い高い場合について、以下のように記述できる。
【００５７】
（数５）
Ｖｔｈ１ーＶｔｈ２＝ΔＶｔｈ２１ａ＜０  …（５）
【００５８】
（５）式は、ＴＦＴ１１２ｂがＴＦＴ１１２ａよりも先にオフに切り替わる場合を表す。
ケース２について、図９（ｂ）を参照しながら説明する。
【００５９】
時刻ｔ１まで、走査線ＷＳＬに電圧Ｖｇａｔｅが印加されてＴＦＴ１１２ａ〜１１２ｂがオンに保持され、信号線ＳＧＬに電圧Ｖｄａｔａが印加され、キャパシタＣ１１１にデータ電圧の書き込みが行われる。この時刻ｔ１では、ＴＦＴ１１２ａ〜１１２ｂには電圧Ｖｇａｔｅが印加されている。
時刻ｔ２において、説明の簡単化のため、ＴＦＴ１１２ｂは、ＴＦＴ１１２ａの両端の電位が平行を保ちながらＴＦＴ１１２ｂがオフに切り替わるとする。ＴＦＴ１１２ａのチャネルに残存する電荷は信号線ＳＧＬに流入する。
このとき、発光素子１１３へ流入する電荷Ｑｂは、次式で表される。
【００６０】
（数６）
Ｑｂ＝０  …（６）
【００６１】
この電荷ＱｂによるキャパシタＣ１１１の電圧変動量ΔＶｂは、次式で表される。
【００６２】
（数７）
ΔＶｂ＝Ｑｂ／Ｃｓ＝０  …（７）
【００６３】
ダブルゲート構造では、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２にばらつきがあり、この時、閾値電圧によってＴＦＴ１１１ａ〜１１２ｂがオフに切り替わる時間的タイミングが異なる。走査線ＷＳＬに供給される電圧が電圧Ｖｇａｔｅから電圧０に切り替わる過程において、どちらのＴＦＴが先にオフに切り替わるかで、（３）式および（６）式のようにキャパシタＣ１１１へ流入する電荷量に違いが生じる。電圧変動量に関しても（４）式および（７）式のようにキャパシタＣ１１に対する電圧変動量が異なる。
【００６４】
そこで、第１実施形態では、キャパシタＣ１１１に対する電圧変動量による輝度のばらつきを抑制するため、製造工程で閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２より低く（Ｖｔｈ１＜Ｖｔｈ２）なるように閾値電圧を調整する。
【００６５】
ｎＴＦＴ１１２ａの閾値電圧Ｖｔｈ１がｎＴＦＴ１１２ｂの閾値電圧Ｖｔｈ２より低く設定されているため、走査線ＷＳＬの電圧がハイレベルからローレベルに切り替わる過程では、先にｎＴＦＴ１１２ｂがオフに切り替わり、ノードＮＤ１１２に電荷が流れ込むことはない。
したがって、発光素子１１３の輝度のばらつきを抑制できる。
【００６６】
次に、本発明に係る第２実施形態について説明する。
【００６７】
〈第２実施形態〉
図１０は、本発明の第２実施形態に係る画素回路の具体的な一構成例を示す回路図である。
また、図１０においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
【００６８】
本実施形態に係る画素回路１０１ａは、図１０に示すように、駆動トランジスタとしてのｎＴＦＴ１１１、第１スイッチングトランジスタとしてのｐチャネルＴＦＴ１１２ｃ、第１スイッチングトランジスタとしてのｐチャネルＴＦＴ１１２ｄ（以後、ｐチャネルＴＦＴをｐＴＦＴと記す）、キャパシタＣ１１１、有機ＥＬ発光素子からなる発光素子１１３、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。なお、ゲート群１１２ａは、ｐＴＦＴ１１２ｃとｐＴＦＴ１１２ｄから構成される。
また、ｐＴＦＴ１１２ｃの閾値電圧をＶｔｈ３、単位面積当たりのゲート容量をＣｏｘ３、ゲート幅をＷ３、ゲート長をＬ３とする。
さらに、ｐチャネルＴＦＴ２２ｄの閾値電圧をＶｔｈ４、単位面積当たりのゲート容量をＣｏｘ４、ゲート幅をＷ４、ゲート長をＬ４とする。
また、キャパシタＣ１１１の静電容量をＣｓとする。
【００６９】
ゲート群１１２ａを形成するｐＴＦＴ１１２ｃとｐＴＦＴ１１２ｄは、ｐＴＦＴ１１２ｃのドレインとｐＴＦＴ１１２ｄのソースが接続されている。
画素回路１０１ａは、ｎＴＦＴ１１２ａとｎＴＦＴ１１２ｂで形成されるゲート群１１２をｐＴＦＴ１１２ｃとｐＴＦＴ１１２ｄで形成されるゲート群１１２ａで置き換えたものであり、その他の構成は、第１実施形態に係る画素回路１０１と同様の構成である。
【００７０】
図１１（Ａ）〜（Ｃ）は、図１０の画素回路の基本的な動作を示すタイミングチャートである。
図１１（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１１（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１１（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。
【００７１】
画素回路１０１ａの発光素子１１３を発光させるには、非発光期間に、図１１（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させゲート群１１２ａを通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ゲート群１１２ａを通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ゲート群１１２ａを非導通状態として、輝度情報に応じて発光素子１１３を発光させる。
【００７２】
第２実施形態は、上記に述べた画素回路１０１ａにおいて、製造工程で閾値電圧Ｖｔｈ３が閾値電圧Ｖｔｈ４より高く（Ｖｔｈ３＞Ｖｔｈ４）なるように閾値電圧を調整する。
【００７３】
ｐＴＦＴ１１２ｃの閾値電圧Ｖｔｈ３がｐＴＦＴ１１２ｄの閾値電圧Ｖｔｈ４より低く設定されているため、走査線ＷＳＬの電圧がローレベルからハイレベルに切り替わる過程では、先にｐＴＦＴ１１２ｄがオフに切り替わり、ノードＮＤ１１２に電荷が流れ込むことはない。
したがって、発光素子１１３の輝度のばらつきを抑制できる。
【００７４】
次に、本発明に係る第３実施形態について説明する。
【００７５】
〈第３実施形態〉
本発明に係る第３実施形態は、第１実施形態に係る画素回路１０１と同様の構成であるが（図７を参照）、製造工程で閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２より高く（Ｖｔｈ１＞Ｖｔｈ２）なるように調節する。
【００７６】
第３実施形態では、ｎＴＦＴ１１２ａの閾値電圧Ｖｔｈ１がｎＴＦＴ１１２ｂの閾値電圧Ｖｔｈ２より高く調節されているため、走査線ＷＳＬの電圧がハイレベルからローレベルに切り替わる過程では、先にｎＴＦＴ１１２ａがオフに切り替わる。このため、（３）式で示す電荷Ｑａの信号電荷がノードＮＤ１１２に流れ込む。
しかしながら、あらかじめ閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２の大小関係が明確である方がノードＮＤ１１２に流れ込む電荷量を予測でき、その対策を講じることが可能となるため、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２が任意にばらついた状態よりも輝度に与える影響は少ない。
このため、閾値電圧Ｖｔｈ１と閾値電圧Ｖｔｈ２の関係が（Ｖｔｈ１＞Ｖｔｈ２）となるように調節する。  
この調整により、発光素子１１３の輝度のばらつきを抑制できる。
【００７７】
次に、本発明に係る第４実施形態について説明する。
【００７８】
〈第４実施形態〉
本発明に係る第４実施形態は、第２実施形態に係る画素回路１０１ａと同様の構成であるが（図１０を参照）、製造工程で閾値電圧Ｖｔｈ３が閾値電圧Ｖｔｈ４より低く（Ｖｔｈ３＜Ｖｔｈ４）なるように調節する。
【００７９】
第４実施形態では、ｐＴＦＴ１１２ｃの閾値電圧Ｖｔｈ３がｐＴＦＴ１１２ｄの閾値電圧Ｖｔｈ４より低く調節されているため、走査線ＷＳＬの電圧がローレベルからハイレベルに切り替わる過程では、先にｐＴＦＴ１１２ｃがオフに切り替わる。このため、（３）式で示す電荷Ｑａの信号電荷がノードＮＤ１１２に流れ込む。
しかしながら、あらかじめ閾値電圧Ｖｔｈ３と閾値電圧Ｖｔｈ４の大小関係が明確である方がノードＮＤ１１２に流れ込む電荷量を予測でき、その対策を講じることが可能となるため、閾値電圧Ｖｔｈ３と閾値電圧Ｖｔｈ４が任意にばらついた状態よりも輝度に与える影響は少ない。
このため、閾値電圧Ｖｔｈ３と閾値電圧Ｖｔｈ４の関係が（Ｖｔｈ３＜Ｖｔｈ４）となるように調節する。
この調整により、発光素子１１３の輝度のばらつきを抑制できる。
【００８０】
次に、本発明に係る第５実施形態について説明する。
【００８１】
〈第５実施形態〉
本発明に係る第５実施形態は、第１実施形態に係る画素回路１０１と同様の構成であるが（図７を参照）、製造工程でゲート長Ｌ１がゲート長Ｌ２より短く（Ｌ１＜Ｌ２）なるように調整する。
ｎチャネル型のＴＦＴ１１２ａ〜ＴＦＴ１１２ｂでは、ゲート長が長くなると閾値電圧が高くなる。したがって、ｎＴＦＴ１１２ａのゲート長Ｌ１がｎＴＦＴ１１２ｂのゲート長Ｌ２より短く調整されることで、閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２より低く（Ｖｔｈ１＜Ｖｔｈ２）なる。
その結果、走査線ＷＳＬの電圧がハイレベルからローレベルに切り替わる過程では、先にｎＴＦＴ１１２ｂがオフに切り替わり、ノードＮＤ１１２に電荷が流れ込むことはない。したがって、発光素子１１３の輝度のばらつきを抑制できる。
【００８２】
次に、本発明に係る第６実施形態について説明する。
【００８３】
〈第６実施形態〉
本発明に係る第６実施形態は、第２実施形態に係る画素回路１０１ａと同様の構成であるが（図１０を参照）、製造工程でゲート長Ｌ３がゲート長Ｌ４より短く（Ｌ３＜Ｌ４）なるように調整する。
ｐチャネル型のＴＦＴ１１２ｃ〜ＴＦＴ１１２ｄでは、ゲート長が長くなると閾値電圧の絶対値が高く（閾値電圧Ｖｔｈ＜０）なる。したがって、ｐＴＦＴ１１２ｃのゲート長Ｌ３がｐＴＦＴ１１２ｄのゲート長Ｌ４より短く調整されることで、閾値電圧Ｖｔｈ３が閾値電圧Ｖｔｈ４より高く（Ｖｔｈ３＞Ｖｔｈ４）なる。
その結果、走査線ＷＳＬの電圧がローレベルからハイレベルに切り替わる過程では、先にｐＴＦＴ１１２ｄがオフに切り替わり、ノードＮＤ１１２に電荷が流れ込むことはない。したがって、発光素子１１３の輝度のばらつきを抑制できる。
【００８４】
次に、本発明に係る第７実施形態について説明する。
【００８５】
〈第７実施形態〉
本発明に係る第７実施形態は、第１実施形態に係る画素回路１０１（図７を参照）と同様の構成であるが、製造工程でゲート長Ｌ１がゲート長Ｌ２より長く（Ｌ１＞Ｌ２）なるように調整する。
【００８６】
詳細な理由は第３実施形態で述べた理由と同様である。あらかじめ、ｎＴＦＴ１１２ａのゲート長Ｌ１とｎＴＦＴ１１２ｂのゲート長Ｌ２の大小関係が明確である方がノードＮＤ１１２に流れ込む電荷量を予測でき、その対策を講じることが可能となるため、ゲート長Ｌ１とゲート長Ｌ２が任意にばらついた状態よりも輝度に与える影響は少ない。
このため、ゲート長Ｌ１とゲート長Ｌ２の関係が（Ｌ１＞Ｌ２）となるように調節すれば、第５実施形態と同等の効果が得られ、発光素子１１３の輝度のばらつきを抑制できる。
【００８７】
次に、本発明に係る第８実施形態について説明する。
【００８８】
〈第８実施形態〉
本発明に係る第８実施形態は、第２実施形態に係る画素回路１０１ａと同様の構成であるが（図１０を参照）、製造工程でゲート長Ｌ３がゲート長Ｌ４より長く（Ｌ３＞Ｌ４）なるように調整する。
【００８９】
詳細な理由は第４実施形態で述べた理由と同様である。あらかじめ、ｐＴＦＴ１１２ｃのゲート長Ｌ３とｐＴＦＴ１１２ｄのゲート長Ｌ４の大小関係が明確である方がノードＮＤ１１２に流れ込む電荷量を予測でき、その対策を講じることが可能となるため、ゲート長Ｌ３とゲート長Ｌ４が任意にばらついた状態よりも輝度に与える影響は少ない。
このため、ゲート長Ｌ３とゲート長Ｌ４の関係が（Ｌ３＞Ｌ４）となるように調節すれば、第６実施形態と同等の効果が得られ、発光素子１１３の輝度のばらつきを抑制できる。
【００９０】
次に、本発明に係る第９実施形態について説明する。
【００９１】
〈第９実施形態〉
本発明に係る第９実施形態は、第１実施形態に係る画素回路１０１（図７参照）と同様であるが、製造工程でｎＴＦＴ１１２ａのゲート面積Ｓ１がｎＴＦＴ１１２ｂのゲート面積Ｓ２より大きく（Ｓ１＞Ｓ２）なるように調整する。
【００９２】
第９実施形態は、ｎＴＦＴ１１２ａのゲート幅Ｗ１とゲート長Ｌ１によるゲート面積Ｓ１（＝Ｗ１・Ｌ１）がｎＴＦＴ１１２ｂのゲート幅Ｗ２とゲート長Ｌ２によるゲート面積Ｓ２（＝Ｗ２・Ｌ２）より大きくなるように調整し、ｎＴＦＴ１１２ｂからノードＮＤ１１２への信号電荷の絶対値による流入を抑制する。
すなわち、ゲート面積Ｓ２がゲート面積Ｓ１より小さいため、ｎＴＦＴ１１２ｂのゲート容量Ｃｏｘ２はｎＴＦＴ１１２ａのゲート容量Ｃｏｘ１より小さくなる。その結果、ｎＴＦＴ１１２ｂからノードＮＤ１１２への信号電荷の絶対値による流入が減少し、発光素子１１３の輝度のばらつきを抑制できる。
【００９３】
ただし、ノードＮＤ１１２へのデータ電圧の書き込みを十分に行うために、ｎＴＦＴ１１２ａとｎＴＦＴ１１２ｂのオン抵抗は所定値以下であるように設定されている。
【００９４】
次に、本発明に係る第１０実施形態について説明する。
【００９５】
〈第１０実施形態〉
本発明に係る第１０実施形態は、第２実施形態に係る画素回路１０１ａと同様の構成であるが、製造工程でｐＴＦＴ１１２ｃのゲート面積Ｓ３がｐＴＦＴ１１２ｄのゲート面積Ｓ４より大きく（Ｓ３＞Ｓ４）なるように調整する。
【００９６】
第１０実施形態は、ｐＴＦＴ１１２ｃのゲート幅Ｗ３とゲート長Ｌ３によるゲート面積Ｓ３（＝Ｗ３・Ｌ３）がｐＴＦＴ１１２ｄのゲート幅Ｗ４とゲート長Ｌ４によるゲート面積Ｓ４（＝Ｗ４・Ｌ４）より大きくなるように調整し、ｐＴＦＴ１１２ｄからノードＮＤ１１２への信号電荷の絶対値による流入を抑制する。
すなわち、ゲート面積Ｓ４がゲート面積Ｓ３より小さいため、ｐＴＦＴ１１２ｄのゲート容量Ｃｏｘ４はｐＴＦＴ１１２ｃのゲート容量Ｃｏｘ３より小さくなる。その結果、ｐＴＦＴ１１２ｄからノードＮＤ１１２への信号電荷の絶対値による流入が減少し、発光素子１１３の輝度のばらつきを抑制できる。
【００９７】
ただし、ノードＮＤ１１２へのデータ電圧の書き込みを十分に行うために、ｐＴＦＴ１１２ｃとｐＴＦＴ１１２ｄのオン抵抗は所定値以下であるように設定されている。
【００９８】
以上説明したように、第１実施形態〜第１０実施形態に係る画素回路は、冗長性を重視したダブルゲート構造と呼ばれる２個のスイッチングトランジスタを採用したものである。
【００９９】
本発明は、ダブルゲート構造を有する画素回路であれば、以上に説明した実施形態に係る画素回路以外の構成を有していてもよい。一例として、５個のスイッチングトランジスタと１個の駆動トランジスタおよび１個のキャパシタから形成される画素回路についての構成例を第１１実施形態として説明する。
【０１００】
〈第１１実施形態〉
図１２は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の一構成例を示すブロック図である。
図１３は、本実施形態に係る画素回路の具体的な一構成例を示す回路図である。
【０１０１】
この表示装置２００は、図１２および図１３に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。
【０１０２】
本実施形態に係る画素回路２０１は、図１２および図１３に示すように、ｐＴＦＴ２１１、ｎＴＦＴ２１２〜ｎＴＦＴ２１３、第１スイッチングトランジスタとしてのｎＴＦＴ２１４ａ、第２スイッチングトランジスタとしてのｎＴＦＴ２１４ｂ、ｎＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のノードＮＤ２１２を有する。
ｎＴＦＴ２１４ａにより第１のスイッチングトランジスタが形成され、ｎＴＦＴ２１４ｂにより第２のスイッチングトランジスタが形成され、ｐＴＦＴ２１１により第３のスイッチトランジスタが形成され、ｎＴＦＴ２１３により第４のスイッチトランジスタが形成され、ｎＴＦＴ２１５により第５のスイッチトランジスタが形成される。ゲート群２１４は、ｎＴＦＴ２１４ａとｎＴＦＴ２１４ｂから形成される。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。
また、ｎＴＦＴ２１４ａは実施形態１に係るｎＴＦＴ１１２ａと同等のものであり、その閾値電圧をＶｔｈ１、単位面積当たりのゲート容量をＣｏｘ１、ゲート幅をＷ１、ゲート長をＬ１とする。
さらに、ｎＴＦＴ２１４ｂは実施形態１に係るｎＴＦＴ１１２ｂと同等のものであり、その閾値電圧をＶｔｈ２、単位面積当たりのゲート容量をＣｏｘ２、ゲート幅をＷ２、ゲート長をＬ２とする。
また、キャパシタＣ２１１の静電容量をＣｓとする。
【０１０３】
画素回路２０１において、第１の基準電位（本実施形態では電源電圧Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ｎＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。
具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ｎＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ｐＴＦＴ２１１のドレインがＴＦＴ２１１のドレインに接続され、ＴＦＴ２１１のソースが電源電圧Ｖｃｃに接続されている。そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。ＴＦＴ２１３のドレインが第１のノード２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。信号線ＳＧＬと第２のノードＮＤ２１２との間にゲート群２１４が設置され、ｎＴＦＴ２１４ａのソースが信号線ＳＧＬに、ｎＴＦＴ２１４ｂのドレインがノードＮＤ２１２にそれぞれ接続されている。そして、ｎＴＦＴ２１４ａ〜ｎＴＦＴ２１４ｂのゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。
【０１０４】
このように、本実施形態に係る画素回路２０１は、駆動トランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３に介して固定電位に接続し、また、ＴＦＴ２１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。
【０１０５】
次に、上記構成の動作を、画素回路の動作を中心に、図１４（Ａ）〜（Ｆ）に関連付けて説明する。
【０１０６】
図１４は、図１３の画素回路の基本的な動作を示すタイミングチャートである。
【０１０７】
なお、図１４（Ａ）は駆動線ＤＳＬに印加される駆動信号ＤＳ、図１４（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図１４（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図１４（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号ＡＺ２を、図１４（Ｅ）は第２のノードＮＤ２１２の電位を、図１４（Ｆ）は第１のノードＮＤ２１１の電位をそれぞれ示している。
【０１０８】
ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ｎＴＦＴ２１３がオンし、このとき、ｎＴＦＴ２１３を介して電流が流れ、ｎＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子２１６は非発光となる。
この場合、ゲート群２１４のｎＴＦＴ２１４ａ〜ｎＴＦＴ２１４ｂがオンしてもキャパシタＣ２１１に保持されている電圧、すなわち、ｎＴＦＴ２１２のゲート電圧は変わらない。
【０１０９】
次に、ＥＬ発光素子２１７の非発光期間において、図１４（Ｃ）、（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートゼロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ｎＴＦＴ２１３がオフし、ｎＴＦＴ２１５、ｎＴＦＴ２１２がオンすることにより、ｎＴＦＴ２１２、ｐＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタｎＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ｎＴＦＴ２１２がオンし、そして、ｎＴＦＴ２１４ａ〜ｎＴＦＴ２１４ｂがオフし、移動度の補正が行われる。
この場合、ｎＴＦＴ２１４ａ〜ｎＴＦＴ２１４ｂがオフしており、ｎＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ｎＴＦＴ２１２は一定の電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
【０１１０】
第１１実施形態では、上記に述べた画素回路２０１において、製造工程で閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２より低く（Ｖｔｈ１＜Ｖｔｈ２）なるように閾値電圧を調整する。
【０１１１】
ｎＴＦＴ２１４ａの閾値電圧Ｖｔｈ１がｎＴＦＴ２１４ｂの閾値電圧Ｖｔｈ２より低く設定されているため、走査線ＷＳＬの電圧がハイレベルからローレベルに切り替わる過程では、先にｎＴＦＴ２１４ｂがオフに切り替わり、ノードＮＤ２１２に電荷が流れ込むことはない。
したがって、ＥＬ発光素子２１６の輝度のばらつきは抑制される。
【０１１２】
第１１実施形態に係る表示装置２００において、第３実施形態の方法をとることも可能である。この場合、製造工程で閾値電圧Ｖｔｈ１が閾値電圧Ｖｔｈ２より高く（Ｖｔｈ１＞Ｖｔｈ２）なるように閾値電圧を調整することで、輝度のばらつきを抑制できる。
あるいは、第５実施形態あるいは第７実施形態のように、ゲート長Ｌ１とゲート長Ｌ２とを異なる長さに調整することで、輝度のばらつきを抑制できる。
さらには、第９実施形態のように、ゲート面積Ｓ１（＝Ｗ１・Ｌ１）がゲート面積Ｓ２（＝Ｗ２・Ｌ２）より大きくなるように調整することで、輝度のばらつきを抑制できる。
【０１１３】
第１１実施形態に係る画素回路２０１は、ゲート群２１４を形成するｎチャネルＴＦＴ２１４ａ〜ＴＦＴ２１４ｂを、たとえば、実施形態２に係るｐチャネルｐＴＦＴ１１２ｃ〜ｐＴＦＴ１１２ｄに置き換えても輝度のばらつきを抑制できる。
この場合についても、第２実施形態、第４実施形態、第６実施形態、第８実施形態あるいは第１０実施形態と同様にして輝度のばらつきを抑制できる。
【０１１４】
また、第１実施形態〜第１１実施形態では、発光素子として有機ＥＬ発光素子を一例として用いているが、発光素子としてたとえば液晶素子を用いても、第１実施形態〜第１１実施形態と同等の効果が得られる。
【０１１５】
なお、第１実施形態〜第１１実施形態に係る画素回路では、一構成例として、ｎチャネルＴＦＴまたはｐチャネルＴＦＴをスイッチングトランジスタとして用いてある。スイッチングトランジスタとしての機能を有するものであれば、ｎチャネルＴＦＴまたはｐチャネルＴＦＴを他のスイッチングトランジスタに置き換えても第１実施形態〜第１１実施形態と同様の効果を得ることができる。
【０１１６】
上記に説明したように、本発明に係る第１実施形態〜第１１実施形態によれば、同一導電型の第１スイッチングトランジスタと第２スイッチングトランジスタを有し、それらが直列に接続され、それらのゲートがそれぞれ同一の走査線ＷＳＬに接続され、第１スイッチングトランジスタの第１端子が信号線ＳＧＬに接続されるスイッチングトランジスタの閾値電圧を異なるように調整する。
このような調整を行うことにより、２つのスイッチングトランジスタの閾値電圧が個体差等によりばらついていても、スイッチングトランジスタの直列接続による冗長性を維持しながら表示装置の輝度のばらつきを抑制できる。
【図面の簡単な説明】
【０１１７】
【図１】アクティブマトリクス型表示装置の構成を示すブロック図である。
【図２】図１に図示する画素回路２ａの一構成例を示す回路図である。
【図３】有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。
【図４】図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。
【図５】初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。
【図６】本発明の第１実施形態に係る画素回路を採用した有機ＥＬ表示装置の一構成例を示すブロック図である。
【図７】本第１の実施形態に係る画素回路の具体的な一構成例を示す回路図である。
【図８】図７の画素回路の基本的な動作を示すタイミングチャートである。
【図９】ＴＦＴ１１２ａ〜ＴＦＴ１１２ｂの閾値電圧とＴＦＴ１１２ａ〜ＴＦＴ１１２ｂがオフに切り替わるタイミングとの関係を説明するための図である。
【図１０】本発明の第２実施形態に係る画素回路の具体的な一構成例を示す回路図である。
【図１１】図１０の画素回路の基本的な動作を示すタイミングチャートである。
【図１２】本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の一構成例を示すブロック図である。
【図１３】本実施形態に係る画素回路の具体的な一構成例を示す回路図である。
【図１４】図１３の画素回路の基本的な動作を示すタイミングチャートである。
【符号の説明】
【０１１８】
１００…表示装置、１０１、１０１ａ…画素回路、１０２…画素アレイ部、１０３…水平セレクタ、１０４…ライトスキャナ、１０５…パワードライブスキャナ、ｎＴＦＴ１１２ａ、ｎＴＦＴ１１２ｂ…ｎチャネルＴＦＴ、ｐＴＦＴ１１２ｃ、ｐＴＦＴ１１２ｄ…ｐチャネルＴＦＴ、Ｃ１１１…キャパシタ、１１１…駆動トランジスタ、１１３…発光素子、１１２、１１２ａ…ゲート群、ＳＧＬ…信号線、ＷＳＬ…走査線、ＮＤ１１２…ノード、Ｖｔｈ、Ｖｔｈ１、Ｖｔｈ２、Ｖｔｈ３、Ｖｔｈ４…閾値電圧、Ｃｏｘ１、Ｃｏｘ２、Ｃｏｘ３、Ｃｏｘ４…単位面積当たりのゲート容量、Ｗ１、Ｗ２、Ｗ３、Ｗ４…ゲート幅、Ｌ１、Ｌ２、Ｌ３、Ｌ４…ゲート長、Ｓ１、Ｓ２、Ｓ３、Ｓ４…ゲート面積。
【図１】
2008175945.tif 000003
【図２】
2008175945.tif 000004
【図３】
2008175945.tif 000005
【図４】
2008175945.tif 000006
【図５】
2008175945.tif 000007
【図６】
2008175945.tif 000008
【図７】
2008175945.tif 000009
【図８】
2008175945.tif 000010
【図９】
2008175945.tif 000011
【図１０】
2008175945.tif 000012
【図１１】
2008175945.tif 000013
【図１２】
2008175945.tif 000014
【図１３】
2008175945.tif 000015
【図１４】
2008175945.tif 000016