(57)【要約】【課題】出力電圧の精度を高めながらも消費電流や発熱の増加を抑制し得るサンプルホールド回路を提供する。【解決手段】スイッチＳＷ１の入力端子Ｐ10を出力端子Ｐ11、スイッチＳＷ２の出力端子Ｐ20を入力端子Ｐ21、スイッチＳＷ３の出力端子Ｐ30を入力端子Ｐ32、にそれぞれ切替えると、オペアンプＯＰ２による電圧フォロア回路を介したオペアンプＯＰ１による電圧フォロア回路がループＬＰ１により構成されるので、オペアンプＯＰ２によるオフセット電圧をオペアンプＯＰ１で吸収できる。一方スイッチＳＷ１の入力端子Ｐ10を出力端子Ｐ12、スイッチＳＷ２の出力端子Ｐ20を入力端子Ｐ22、スイッチＳＷ３の出力端子Ｐ30を入力端子Ｐ31、にそれぞれ切替えると、オペアンプＯＰ３による電圧フォロア回路を介したオペアンプＯＰ１による電圧フォロア回路がループＬＰ２により構成されるので、オペアンプＯＰ３によるオフセット電圧をオペアンプＯＰ１で吸収できる。【選択図】図３
2008005005.tif 000002
【特許請求の範囲】
【請求項１】
反転入力と非反転入力との電圧差に応じた電圧を出力として出力可能に構成され、この非反転入力にサンプリング信号が入力され得る第１オペアンプと、
１入力を一方または他方の２出力に切替可能に構成され、この入力が前記第１オペアンプの出力に接続される第１スイッチと、
一方または他方の２入力を１出力に前記第１スイッチと同相で同期して切替可能に構成され、この出力が前記第１オペアンプの反転入力に接続される第２スイッチと、
反転入力と非反転入力との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力に接続されるとともに前記第２スイッチの一方の入力にも接続され、この非反転入力が前記第１スイッチの一方の出力に接続される第２オペアンプと、
前記第２オペアンプの前記非反転入力と前記サンプリング信号の基準電位との間に接続される第１コンデンサと、
反転入力と非反転入力との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力に接続されるとともに前記第２スイッチの他方の入力にも接続され、この非反転入力が前記第１スイッチの他方の出力に接続される第３オペアンプと、
前記第３オペアンプの前記非反転入力と前記サンプリング信号の基準電位との間に接続される第２コンデンサと、
一方または他方の２入力を１出力に前記第１スイッチおよび前記第２スイッチと逆相で同期して切替可能に構成され、この一方の入力が前記第２オペアンプの出力に接続され、この他方の入力が前記第３オペアンプの出力に接続され、この出力からホールド信号が出力され得る第３スイッチと、
を備えることを特徴とするサンプルホールド回路。
【請求項２】
前記第１オペアンプは、前記反転入力と前記非反転入力との電圧差に応じた電圧を出力する差動増幅回路がバイポーラ素子で構成されており、
前記第２オペアンプおよび前記第３オペアンプは、前記反転入力と前記非反転入力との電圧差に応じた電圧を出力する差動増幅回路がＭＯＳ素子で構成されていることを特徴とする請求項１記載のサンプルホールド回路。
【請求項３】
前記第１オペアンプ、前記第２オペアンプおよび前記第３オペアンプは、前記反転入力と前記非反転入力との電圧差に応じた電圧を出力する差動増幅回路がバイポーラ素子で構成されていることを特徴とする請求項１記載のサンプルホールド回路。
【請求項４】
前記第１オペアンプ、前記第２オペアンプおよび前記第３オペアンプは、前記反転入力と前記非反転入力との電圧差に応じた電圧を出力する差動増幅回路がＭＯＳ素子で構成されていることを特徴とする請求項１記載のサンプルホールド回路。
【請求項５】
前記差動増幅回路の差動対を構成する第１ＭＯＳ素子および第２ＭＯＳ素子は、半導体基板上でそれぞれ一部と残部とに二分割されて構成されており、
これらは、２行２列の行列相当で、前記第１ＭＯＳ素子の一部が１行１列目に、前記第１ＭＯＳ素子の残部が２行２列目に、前記第２ＭＯＳ素子の一部が１行２列目に、前記第２ＭＯＳ素子の残部が２行１列目に、それぞれ位置するように配置されていることを特徴とする請求項４記載のサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプを用いたサンプルホールド回路に関するものである。
【背景技術】
【０００２】
オペアンプを用いたサンプルホールド回路は、その基本構成として、例えば、図７(A) に示すものがある。このサンプルホールド回路１００は、図７(A) に示すように、サンプリング対象となるサンプリング信号Ｓsgによる入力信号電圧Ｖinを電圧フォロア回路で受けるサンプル用のオペアンプＯＰＡと、このオペアンプＯＰＡの出力電圧を充電するホールド用のコンデンサＣＨと、このコンデンサＣＨとオペアンプＯＰＡとの間に介在するスイッチＳＷと、このコンデンサＣＨに蓄えられた電荷による電圧を電圧フォロア回路で受けてホールド信号Ｈsgの出力信号電圧Ｖout として出力するホールド用のオペアンプＯＰＢと、により構成されている。なお、電圧フォロア回路は、オペアンプの出力を自己の反転入力にそのまま帰還させるように出力と反転入力とを直接接続して構成されるもので、その増幅率１で高入力インピーダンスかつ低出力インピーダンスであることから、例えば簡易なインピーダンス変換回路として使用される。
【０００３】
このようにサンプルホールド回路１００を構成することにより、スイッチＳＷがオン状態の場合には、オペアンプＯＰＡによる電圧フォロア回路を介して、入力信号電圧Ｖinにほぼ等しい電圧がコンデンサＣＨに充電される（サンプリング状態）。そして、スイッチＳＷがオン状態からオフ状態に移行した場合には、オペアンプＯＰＡによる電圧フォロア回路がコンデンサＣＨから切り離されることから、コンデンサＣＨに蓄えられた電荷による電圧がオペアンプＯＰＢによる電圧フォロア回路に入力され続けるため（ホールド状態）、コンデンサＣＨに保持された電圧、つまりサンプリングしたサンプリング信号Ｓsgの入力信号電圧ＶinをオペアンプＯＰＢからホールド信号Ｈsgの出力信号電圧Ｖout として取り出すことが可能となる。
【０００４】
ところで、オペアンプには一般にオフセット電圧が存在する。例えば、反転入力および非反転入力をアース（基準電位）に接続して入力電圧Ｖinが０（ゼロ）Ｖになるようにした場合、理想的なオペアンプであれば出力電圧が出力されないはずであるが、実際のオペアンプではこのような場合にも数ｍＶ〜数十ｍＶオーダで出力電圧が出力されてしまう。このように反転入力・非反転入力のそれぞれに同じ電圧を入力しても出力に現れる電圧のことを「オフセット電圧」という。これは、オペアンプを構成する差動増幅回路がそれ（特に差動対）を構成するトランジスタの電気的特性や抵抗値のバラツキ等によって電気的に完全な対称にならないことから生じる電圧誤差によるもので、実際のオペアンプには大小の差はあるものの必ず存在する。特にサンプルホールド回路においては、オフセット電圧の増加が出力電圧の精度の低下に直結する点で影響が大きい。
【０００５】
このため、例えば、下記、特許文献１や非特許文献１に開示されるサンプルホールド回路の如く、図７(B) に示すように、ホールド用のオペアンプＯＰＢの出力をサンプル用のオペアンプＯＰＢの入力に戻す構成を採ることによって、サンプリング状態において、サンプル用ＯＰＡのオペアンプによる電圧フォロア回路とホールド用のオペアンプＯＰＢによる電圧フォロア回路とをループＬＰで閉じ得るようにサンプルホールド回路２００を構成する。これにより、ホールド用のオペアンプＯＰＢによる電圧フォロア回路を介した電圧フォロア回路相当がサンプル用のオペアンプＯＰＡにより構成されるので、例えば、オフセット電圧が比較的小さいオペアンプを前段のオペアンプＯＰＡに採用することで、たとえ後段のオペアンプＯＰＢにオフセット電圧が比較的大きいものを採用しても、オペアンプＯＰＢ（後段）による大きなオフセット電圧をオペアンプＯＰＡ（前段）で吸収することが可能となる。
【０００６】
【特許文献１】特開平９−３２０２９１号公報
【非特許文献１】吉田幸作、外２名，「トランジスタ技術SPECIAL No.71−特集−ＯＰアンプから始めるアナログ技術」，ＣＱ出版社，２０００年７月１日，ｐ．１０５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図７(B) に示すようなサンプルホールド回路によると、オフセット電圧による出力電圧の精度の低下を抑制することは可能となるが、サンプリング対象となるサンプリング信号Ｓsgの振幅が比較的大きい場合には、入力信号電圧Ｖinの電圧範囲が拡大するため、通常よりも大電流を流さないと、短時間にサンプリングすることはできない。またホールド用のコンデンサＣＨの容量が大きい場合にも、通常よりも大電流が流れる。したがって、サンプリング対象にこのような大振幅のサンプリング信号Ｓsgが入力され得る仕様や、ホールド用のコンデンサＣＨが大容量のものを実装し得る仕様においては、サンプル用ＯＰＡのオペアンプに高速動作が可能でかつ大電流を流すことのできるオペアンプを採用する必要がある。
【０００８】
このような特殊仕様のオペアンプは、通常仕様のオペアンプに比べると、一般に、信号処理可能な電流量の増加やスルーレートの増大から、チップサイズや実装面積が大きくなるとともにコスト高になる傾向がある。また、信号処理可能な電流量が増えることによって、一般に、熱損失によるオペアンプの発熱量も増加することから、通常仕様のオペアンプではそれほど重要視されなかった放熱対策についても、別途対策を講ずる必要が生じ、チップサイズ、実装面積やコストのさらなる増大を招き得るという問題がある。
【０００９】
本発明は、上述した課題を解決するためになされたものであり、その目的とするところは、出力電圧の精度を高めながらも消費電流や発熱の増加を抑制し得るサンプルホールド回路を提供することにある。また、本発明の別の目的は、チップサイズや実装面積の増大を抑制し得るサンプルホールド回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、特許請求の範囲に記載の請求項１のサンプルホールド回路では、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力として出力可能に構成され、この非反転入力［(＋)］にサンプリング信号［Ｓsg］が入力され得る第１オペアンプ［ＯＰ１］と、１入力［Ｐ10］を一方または他方の２出力［Ｐ11，Ｐ12］に切替可能に構成され、この入力［Ｐ10］が前記第１オペアンプ［ＯＰ１］の出力に接続される第１スイッチ［ＳＷ１］と、一方または他方の２入力［Ｐ21，Ｐ22］を１出力［Ｐ20］に前記第１スイッチ［ＳＷ１］と同相で同期して切替可能に構成され、この出力［Ｐ20］が前記第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続される第２スイッチ［ＳＷ２］と、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力［(−)］に接続されるとともに前記第２スイッチ［ＳＷ２］の一方の入力［Ｐ21］にも接続され、この非反転入力［(＋)］が前記第１スイッチ［ＳＷ１］の一方の出力［Ｐ11］に接続される第２オペアンプ［ＯＰ２］と、前記第２オペアンプ［ＯＰ２］の前記非反転入力［(＋)］と前記サンプリング信号［Ｓsg］の基準電位［Ｅ］との間に接続される第１コンデンサ［ＣＨ１］と、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力［(−)］に接続されるとともに前記第２スイッチ［ＳＷ２］の他方の入力［Ｐ22］にも接続され、この非反転入力［(＋)］が前記第１スイッチ［ＳＷ１］の他方の出力［Ｐ12］に接続される第３オペアンプ［ＯＰ３］と、前記第３オペアンプ［ＯＰ３］の前記非反転入力［(＋)］と前記サンプリング信号［Ｓsg］の基準電位［Ｅ］との間に接続される第２コンデンサ［ＣＨ２］と、一方または他方の２入力［Ｐ31，Ｐ32］を１出力［Ｐ30］に前記第１スイッチ［ＳＷ１］および前記第２スイッチ［ＳＷ２］と逆相で同期して切替可能に構成され、この一方の入力［Ｐ31］が前記第２オペアンプ［ＯＰ２］の出力［Ｐ30］に接続され、この他方の入力［Ｐ32］が前記第３オペアンプ［ＯＰ３］の出力に接続され、この出力［Ｐ30］からホールド信号［Ｈsg］が出力され得る第３スイッチ［ＳＷ３］と、を備えることを技術的特徴とする。なお、［  ］内の数字等は、［発明を実施するための最良の形態］の欄で説明する符号に対応し得るものである（以下同じ）。
【００１１】
特許請求の範囲に記載の請求項２のサンプルホールド回路では、請求項１記載のサンプルホールド回路において、前記第１オペアンプ［ＯＰ１］は、前記反転入力［(−)］と前記非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［Ｄｆａ］がバイポーラ素子［ＢＮ１，ＢＮ２］で構成されており、前記第２オペアンプ［ＯＰ２］および前記第３オペアンプ［ＯＰ３］は、前記反転入力［(−)］と前記非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［Ｄｆｂ］がＭＯＳ素子［ＭＮ１，ＭＮ２］で構成されていることを技術的特徴とする。
【００１２】
特許請求の範囲に記載の請求項３のサンプルホールド回路では、請求項１記載のサンプルホールド回路において、前記第１オペアンプ［ＯＰ１］、前記第２オペアンプ［ＯＰ２］および前記第３オペアンプ［ＯＰ３］は、前記反転入力［(−)］と前記非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［Ｄｆａ］がバイポーラ素子［ＢＮ１，ＢＮ２］で構成されていることを技術的特徴とする。
【００１３】
特許請求の範囲に記載の請求項４のサンプルホールド回路では、請求項１記載のサンプルホールド回路において、前記第１オペアンプ［ＯＰ１］、前記第２オペアンプ［ＯＰ２］および前記第３オペアンプ［ＯＰ３］は、前記反転入力［(−)］と前記非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［Ｄｆｂ］がＭＯＳ素子［ＭＮ１，ＭＮ２］で構成されていることを技術的特徴とする。
【００１４】
特許請求の範囲に記載の請求項５のサンプルホールド回路では、請求項４記載のサンプルホールド回路において、前記差動増幅回路［ＤＦｂ］の差動対を構成する第１ＭＯＳ素子［ＭＮ１］および第２ＭＯＳ素子［ＭＮ２］は、半導体基板［５０］上でそれぞれ一部［ＭＮ１α，ＭＮ２α］と残部［ＭＮ１β，ＭＮ２β］とに二分割されて構成されており、これらは、２行２列の行列相当で、前記第１ＭＯＳ素子［ＭＮ１］の一部［ＭＮ１α］が１行１列目に、前記第１ＭＯＳ素子［ＭＮ１］の残部［ＭＮ１β］が２行２列目に、前記第２ＭＯＳ素子［ＭＮ２］の一部［ＭＮ２α］が１行２列目に、前記第２ＭＯＳ素子［ＭＮ２］の残部［ＭＮ２β］が２行１列目に、それぞれ位置するように配置されていることを技術的特徴とする。
【発明の効果】
【００１５】
請求項１の発明では、第１オペアンプ［ＯＰ１］は、その非反転入力［(＋)］にサンプリング信号［Ｓsg］が入力され得るとともに第１オペアンプ［ＯＰ１］の出力が第１スイッチ［ＳＷ１］の入力［Ｐ10］に接続されている。第２オペアンプ［ＯＰ２］は、その非反転入力［(＋)］が、第１スイッチ［ＳＷ１］の一方の出力［Ｐ11］に接続されるとともに第１コンデンサ［ＣＨ１］にも接続されている。この第１コンデンサ［ＣＨ１］はサンプリング信号［Ｓsg］の基準電位［Ｅ］に接続されている。また、第２オペアンプ［ＯＰ２］の出力は、第２オペアンプ［ＯＰ２］の反転入力［(−)］に接続されているとともに第２スイッチ［ＳＷ２］の一方の入力［Ｐ21］にも接続されている。そして、この第２スイッチ［ＳＷ２］の出力［Ｐ20］は、第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続されている。
【００１６】
これにより、第２オペアンプ［ＯＰ２］による電圧フォロア回路で入力に第１コンデンサ［ＣＨ１］が接続された回路が構成され、また第１スイッチ［ＳＷ１］の入力［Ｐ10］がその一方の出力［Ｐ11］に切り替えられ、また第１スイッチ［ＳＷ１］と同相で第２スイッチ［ＳＷ２］の出力［Ｐ20］がその一方の入力［Ｐ21］に切り替えられている場合には、第１スイッチ［ＳＷ１］を介して第１オペアンプ［ＯＰ１］の出力が第１コンデンサ［ＣＨ１］に接続されるとともに、第２スイッチ［ＳＷ２］を介して第２オペアンプ［ＯＰ２］の出力が第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続される回路が構成される。この場合には、第２オペアンプ［ＯＰ２］による電圧フォロア回路を介した電圧フォロア回路相当が第１オペアンプ［ＯＰ１］により構成されるので、第１オペアンプ［ＯＰ１］の非反転入力［(＋)］にサンプリング信号［Ｓsg］が入力されると、サンプリング信号［Ｓsg］の信号電圧［Ｖin］にほぼ等しい電圧を第１コンデンサ［ＣＨ１］に充電することが可能となる（第１サンプリング状態）。
【００１７】
また、請求項１の発明では、第２オペアンプ［ＯＰ２］は、その出力が第３スイッチ［ＳＷ３］の一方の入力［Ｐ31］に接続されており、この第３スイッチ［ＳＷ３］は、その出力［Ｐ30］が第１スイッチ［ＳＷ１］および第２スイッチ［ＳＷ２］と逆相で同期してその一方の入力［Ｐ31］に切り替えられ得るように構成されている。
【００１８】
これにより、第１スイッチ［ＳＷ１］の入力［Ｐ10］がその他方の出力［Ｐ12］に切り替えられ、またこれに同相で同期して第２スイッチ［ＳＷ２］の出力［Ｐ20］がその他方の入力［Ｐ22］に切り替えられている場合には、第３スイッチ［ＳＷ３］はこれらに逆相で同期して出力［Ｐ30］がその一方の入力［Ｐ31］に切り替えられる。この場合には、第２オペアンプ［ＯＰ２］による電圧フォロア回路で、入力に第１コンデンサ［ＣＨ１］が接続された回路の出力が第３スイッチ［ＳＷ３］の出力［Ｐ30］に接続されるため、前述の第１サンプリング状態において、第１コンデンサ［ＣＨ１］に蓄えられた電荷による電圧（サンプリング信号［Ｓsg］の信号電圧［Ｖin］相当）を第２オペアンプ［ＯＰ２］の出力として、つまりホールド信号［Ｈsg］として、第３スイッチ［ＳＷ３］の出力［Ｐ30］に出力することが可能となる（第２オペアンプ［ＯＰ２］のホールド状態）。
【００１９】
さらに、第３オペアンプ［ＯＰ３］は、その非反転入力［(＋)］が、第１スイッチ［ＳＷ１］の他方の出力［Ｐ12］に接続されるとともに第２コンデンサ［ＣＨ２］にも接続されている。この第２コンデンサ［ＣＨ２］はサンプリング信号［Ｓsg］の基準電位［Ｅ］に接続されている。また、第３オペアンプ［ＯＰ３］の出力は、第３オペアンプ［ＯＰ３］の反転入力［(−)］に接続されているとともに第２スイッチ［ＳＷ２］の他方の入力［Ｐ22］および第３スイッチ［ＳＷ３］の他方の入力［Ｐ32］にも接続されている。なお、第２スイッチ［ＳＷ２］の出力［Ｐ20］は、前述したように第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続されている。
【００２０】
これにより、第３オペアンプ［ＯＰ３］による電圧フォロア回路で、入力に第２コンデンサ［ＣＨ２］が接続された回路が構成されるとともに、前述した第２オペアンプ［ＯＰ２］のホールド状態にある場合には、第１スイッチ［ＳＷ１］の入力［Ｐ10］がその他方の出力［Ｐ12］に切り替えられ、第１スイッチ［ＳＷ１］と同相で第２スイッチ［ＳＷ２］の出力［Ｐ20］がその他方［Ｐ22］の入力に切り替えられているので、第１スイッチ［ＳＷ１］を介して第１オペアンプ［ＯＰ１］の出力が第２コンデンサ［ＣＨ２］に接続されるとともに、第２スイッチ［ＳＷ２］を介して第３オペアンプ［ＯＰ３］の出力が第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続される回路が構成される。この場合には、第３オペアンプ［ＯＰ３］による電圧フォロア回路を介した電圧フォロア回路相当が第１オペアンプ［ＯＰ１］により構成されるので、第１オペアンプ［ＯＰ１］の非反転入力［(＋)］にサンプリング信号［Ｓsg］が入力されると、サンプリング信号［Ｓsg］の信号電圧［Ｖin］にほぼ等しい電圧を第１コンデンサ［ＣＨ２］に充電することが可能となる（第２サンプリング状態）。つまり、第２オペアンプ［ＯＰ２］がホールド状態にある場合には、第１オペアンプ［ＯＰ１］は第２サンプリング状態となる。
【００２１】
さらにまた、請求項１の発明では、第３オペアンプ［ＯＰ３］は、その出力が第３スイッチ［ＳＷ３］の他方の入力［Ｐ32］に接続されており、この第３スイッチ［ＳＷ３］は、その出力［Ｐ30］が第１スイッチ［ＳＷ１］および第２スイッチ［ＳＷ２］と逆相で同期してその一方の入力［Ｐ32］に切り替えられ得るように構成されている。
【００２２】
これにより、第１スイッチ［ＳＷ１］の入力［Ｐ10］がその一方の出力［Ｐ11］に切り替えられ、またこれに同相で同期して第２スイッチ［ＳＷ２］の出力［Ｐ20］がその一方の入力［Ｐ21］に切り替えられている場合には、第３スイッチ［ＳＷ３］はこれらに逆相で同期して出力［Ｐ30］がその他方の入力［Ｐ32］に切り替えられる。この場合には、第３オペアンプ［ＯＰ３］による電圧フォロア回路で、入力に第２コンデンサ［ＣＨ２］が接続された回路の出力が第３スイッチ［ＳＷ３］の出力［Ｐ30］に接続されるため、前述の第２サンプリング状態において、第２コンデンサ［ＣＨ２］に蓄えられた電荷による電圧（サンプリング信号［Ｓsg］の信号電圧［Ｖin］相当）を第３オペアンプ［ＯＰ３］の出力として、つまりホールド信号［Ｈsg］として、第３スイッチ［ＳＷ３］の出力［Ｐ30］に出力することが可能となる（第３オペアンプ［ＯＰ３］のホールド状態）。
【００２３】
この場合、第１スイッチ［ＳＷ１］を介して第１オペアンプ［ＯＰ１］の出力が第１コンデンサ［ＣＨ１］に接続されるとともに、第２スイッチ［ＳＷ２］を介して第２オペアンプ［ＯＰ２］の出力が第１オペアンプ［ＯＰ１］の反転入力［(−)］に接続される回路を構成するので、第１オペアンプ［ＯＰ１］の非反転入力［(＋)］にサンプリング信号［Ｓsg］が入力されると、サンプリング信号［Ｓsg］の信号電圧［Ｖin］にほぼ等しい電圧を第１コンデンサ［ＣＨ１］に充電することが可能となる。つまり、第３オペアンプ［ＯＰ３］がホールド状態にある場合には、第１オペアンプ［ＯＰ１］は第１サンプリング状態となる。
【００２４】
このように請求項１の発明によると、第１サンプリング状態においては、第２オペアンプ［ＯＰ２］による電圧フォロア回路を介した電圧フォロア回路相当、つまり第２オペアンプ［ＯＰ２］による電圧フォロア回路の出力を第１オペアンプ［ＯＰ１］に入力するループ［ＬＰ１］で電圧フォロア回路が構成される。これにより、第２オペアンプ［ＯＰ２］によるオフセット電圧を第１オペアンプ［ＯＰ１］で吸収することが可能となる。また、第２サンプリング状態においては、第３オペアンプ［ＯＰ３］による電圧フォロア回路を介した電圧フォロア回路相当、つまり第３オペアンプ［ＯＰ３］による電圧フォロア回路の出力を第１オペアンプ［ＯＰ１］に入力するループ［ＬＰ２］で電圧フォロア回路が構成される。これにより、第３オペアンプ［ＯＰ３］によるオフセット電圧を第１オペアンプ［ＯＰ１］で吸収することが可能となる。したがって、第１サンプリング状態および第２サンプリング状態のいずれにおいても、オペアンプ［ＯＰ２，ＯＰ３］によるオフセット電圧が出力電圧に与える影響を小さくすることができるので、その分、出力電圧の精度を高めることが可能となる。
【００２５】
また、請求項１の発明では、第１オペアンプ［ＯＰ１］が第１サンプリング状態にある場合には、第３オペアンプ［ＯＰ３］がホールド状態になり、また第１オペアンプ［ＯＰ１］が第２サンプリング状態にある場合には、第２オペアンプ［ＯＰ２］がホールド状態になる。即ち、第１オペアンプ［ＯＰ１］が、ある所定の期間［ｔ１］内でサンプリング信号［Ｓsg］をサンプリングしている場合（第１サンプリング状態）には、第３オペアンプ［ＯＰ３］はこの所定の期間［ｔ１］内でホールド信号［Ｈsg］を取り出すことが可能な状態にあり（第３オペアンプ［ＯＰ３］のホールド状態）、この所定期間［ｔ１］内にサンプリングしたサンプリング信号［Ｓsg］を次の所定期間［ｔ２］内で第２オペアンプ［ＯＰ２］がホールドしている場合（第２オペアンプ［ＯＰ２］のホールド状態）には、第１オペアンプ［ＯＰ１］は、次の所定期間［ｔ２］内でサンプリング信号［Ｓsg］をサンプリングしている（第２サンプリング状態）。そして、この次の所定期間［ｔ２］内でサンプリングしたサンプリング信号［Ｓsg］をその次の所定期間［ｔ３］内で第３オペアンプ［ＯＰ３］がホールドしている場合（第３オペアンプ［ＯＰ３］のホールド状態）には、第１オペアンプ［ＯＰ１］は、その次の所定期間［ｔ３］内でサンプリング信号［Ｓsg］をサンプリングしている（第１サンプリング状態）。
【００２６】
つまり、第１オペアンプ［ＯＰ１］は、第３オペアンプ［ＯＰ３］がホールド状態にある期間においては、第２オペアンプ［ＯＰ２］に渡すサンプリング信号Ｓsgをサンプリングし（第１サンプリング状態）、第２オペアンプ［ＯＰ２］がホールド状態にある期間においては、第３オペアンプ［ＯＰ３］に渡すサンプリング信号Ｓsgをサンプリングする（第２サンプリング状態）。
【００２７】
これにより、第２オペアンプ［ＯＰ２］に渡すサンプリング信号Ｓsgは、第３オペアンプ［ＯＰ３］がホールド状態にある期間内にサンプリングすれば良く、また第３オペアンプ［ＯＰ３］に渡すサンプリング信号Ｓsgは、第２オペアンプ［ＯＰ２］がホールド状態にある期間内にサンプリングすれば良いことになるので、サンプリング対象に比較的大振幅のサンプリング信号Ｓsgが入力され得る仕様や、ホールド用のコンデンサＣＨ１，ＣＨ２が大容量のものを実装し得る仕様であっても、通常よりも大電流を流して短時間にサンプリングする必要がない。したがって、出力電圧の精度を高めながらも、消費電流や発熱の増加を抑制することができる。また、チップサイズや実装面積の増大を抑制することもできる。
【００２８】
請求項２の発明では、第１オペアンプ［ＯＰ１］は、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［ＤＦａ］がバイポーラ素子［ＢＮ１，ＢＮ２］で構成されており、第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］は、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［ＤＦｂ］がＭＯＳ素子［ＭＮ１，ＭＮ２］で構成されている。これにより、第２オペアンプ［ＯＰ２］による電圧フォロア回路の出力を第１オペアンプ［ＯＰ１］に入力するループ［ＬＰ１］で電圧フォロア回路を構成したり、第３オペアンプ［ＯＰ３］による電圧フォロア回路の出力を第１オペアンプ［ＯＰ１］に入力するループ［ＬＰ２］で電圧フォロア回路を構成するサンプルホールド回路においては、第２オペアンプ［ＯＰ２］のオフセット電圧および第３オペアンプ［ＯＰ３］のオフセット電圧を吸収する第１オペアンプ［ＯＰ１］の差動増幅回路［ＤＦａ］を、ＭＯＳ素子［ＭＮ１，ＭＮ２］に比べてオフセット電圧が小さいバイポーラ素子［ＢＮ１，ＢＮ２］により構成し、また第１コンデンサ［ＣＨ１］の充電電圧をホールド信号［Ｈsg］として出力する第２オペアンプ［ＯＰ２］や第２コンデンサ［ＣＨ２］の充電電圧をホールド信号［Ｈsg］として出力する第３オペアンプ［ＯＰ３］を、バイポーラ素子［ＢＮ１，ＢＮ２］に比べて応答速度が速くまた消費電流の小さいＭＯＳ素子［ＭＮ１，ＭＮ２］により構成することができる。
【００２９】
つまり、サンプリング機能を担う第１オペアンプ［ＯＰ１］にオフセット電圧の小さいバイポーラ素子［ＢＮ１，ＢＮ２］を用い、ホールド機能を担う第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］に応答速度が速く消費電流の小さいＭＯＳ素子［ＭＮ１，ＭＮ２］を用いることによって、それぞれの半導体素子の有利な点を活かしつつ、それぞれの半導体素子の欠点（バイポーラ素子はＭＯＳ素子に比べて応答速度が遅くまた消費電流が大きい、またＭＯＳ素子はバイポーラ素子に比べてオフセット電圧が大きい）を補う構成を採ることが可能となる。したがって、出力電圧の精度をさらに高めるとともに、発熱の増加をさらに抑制して、チップサイズや実装面積の増大をさらに抑制することができる。
【００３０】
請求項３の発明では、第１オペアンプ［ＯＰ１］、第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］は、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［ＤＦａ］がバイポーラ素子［ＢＮ１，ＢＮ２］で構成されている。これにより、第１オペアンプ［ＯＰ１］、第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］のいずれについても、ＭＯＳ素子に比べてオフセット電圧を小さくする構成を採ることが可能になる。したがって、出力電圧の精度をより一層高めることができる。
【００３１】
請求項４の発明では、第１オペアンプ［ＯＰ１］、第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］は、反転入力［(−)］と非反転入力［(＋)］との電圧差に応じた電圧を出力する差動増幅回路［ＤＦｂ］がＭＯＳ素子［ＭＮ１，ＭＮ２］で構成されている。これにより、第１オペアンプ［ＯＰ１］、第２オペアンプ［ＯＰ２］および第３オペアンプ［ＯＰ３］のいずれについても、バイポーラ素子に比べて、応答速度が速くまた消費電流を減少させる構成を採ることが可能になる。したがって、発熱の増加をより一層抑制することができ、またチップサイズや実装面積の増大をさらに抑制することができる。
【００３２】
請求項５の発明では、差動増幅回路［ＤＦｂ］の差動対を構成する第１ＭＯＳ素子［ＭＮ１］および第２ＭＯＳ素子［ＭＮ２］は、半導体基板［５０］上でそれぞれ一部［ＭＮ１α，ＭＮ２α］と残部［ＭＮ１β，ＭＮ２β］とに二分割されて構成されており、これらは、２行２列の行列相当で、第１ＭＯＳ素子［ＭＮ１］の一部［ＭＮ１α］が１行１列目に、第１ＭＯＳ素子［ＭＮ１］の残部［ＭＮ１β］が２行２列目に、第２ＭＯＳ素子［ＭＮ２］の一部［ＭＮ２α］が１行２列目に、第２ＭＯＳ素子［ＭＮ２］の残部［ＭＮ２β］が２行１列目に、それぞれ位置するように配置されている。これにより、第１ＭＯＳ素子［ＭＮ１］を構成する一部［ＭＮ１α］および残部［ＭＮ１β］と、第２ＭＯＳ素子［ＭＮ２］を構成する一部［ＭＮ２α］および残部［ＭＮ２β］と、を襷（たすき）掛け状に配置するので、第１ＭＯＳ素子［ＭＮ１］および第２ＭＯＳ素子［ＭＮ２］を構成する半導体材料の寸法誤差や不純物濃度のバラツキといったオフセット電圧の発生要因を、それぞれのＭＯＳ素子［ＭＮ１，ＭＮ２］で打ち消し得る構成を採ることが可能となる。したがって、このような配置を採る第１ＭＯＳ素子［ＭＮ１］および第２ＭＯＳ素子［ＭＮ２］を、第１オペアンプ［ＯＰ１］等に用いることによって、出力電圧の精度をより高めながらも、発熱の増加をより一層抑制することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明のサンプルホールド回路の実施形態を図１〜図６に基づいて説明する。
図１に示すように、本実施形態に係るサンプルホールド回路１０は、オペアンプＯＰ１，ＯＰ２，ＯＰ３、スイッチＳＷ１，ＳＷ２，ＳＷ３、コンデンサＣＨ１，ＣＨ２から構成されている。
【００３４】
オペアンプＯＰ１は、反転入力端子および非反転入力端子から差動入力される反転入力(−)および非反転入力(＋)を差動増幅して出力端子に出力する機能を有する差動増幅器で、「演算増幅器」とも称されるものである。本実施形態では、オペアンプＯＰ１は、非反転入力(＋)としてサンプリング信号Ｓsgが、また反転入力(−)としてスイッチＳＷ２からの出力が、それぞれ入力され得るとともに差動出力をスイッチＳＷ１の入力端子Ｐ10に出力し得るように接続されている。
【００３５】
オペアンプＯＰ２は、オペアンプＯＰ１と同様の機能を有する差動増幅器で、このオペアンプＯＰ２には、非反転入力(＋)としてスイッチＳＷ１からの出力およびコンデンサＣＨ１の端子電圧が、また反転入力(−)として自己の差動出力が、それぞれ入力され得るように接続されているとともに、スイッチＳＷ３の入力端子Ｐ31、スイッチＳＷ２の入力端子Ｐ21および自己の反転入力(−)に自己の差動出力を出力し得るように接続されている。
【００３６】
コンデンサＣＨ１は、サンプリングしたサンプリング信号Ｓsgにより入力される電荷を蓄える機能を有する静電容量で、オペアンプＯＰ２の非反転入力(＋)とアースＥとの間に接続されている。なお、このコンデンサＣＨ１は、サンプリング信号Ｓsgによる入力信号電圧Ｖinを保持し得ることから、ホールド用コンデンサと称されることがある。
【００３７】
オペアンプＯＰ３も、オペアンプＯＰ１と同様の機能を有する差動増幅器で、前述したオペアンプＯＰ２とほぼ同様に接続されている。即ち、このオペアンプＯＰ３には、非反転入力(＋)としてスイッチＳＷ１からの出力およびコンデンサＣＨ２の端子電圧が、また反転入力(−)として自己の差動出力が、それぞれ入力され得るように接続されているとともに、スイッチＳＷ３の入力端子Ｐ32、スイッチＳＷ２の入力端子Ｐ22および自己の反転入力(−)に自己の差動出力を出力し得るように接続されている。
【００３８】
スイッチＳＷ１は、１入力を一方または他方の２出力に切替可能に構成される半導体スイッチで、例えば、外部入力される切替信号φの立ち上がりエッジの入力に従って入力端子Ｐ10を一方の出力端子Ｐ11に切り替え、切替信号φの立ち下がりエッジの入力に従って入力端子Ｐ10を他方の出力端子Ｐ12に切り替える。本実施形態の場合、入力端子Ｐ10にオペアンプＯＰ１の差動出力が入力され、この入力された差動出力を、出力端子Ｐ11からオペアンプＯＰ２の非反転入力(＋)または出力端子Ｐ12からオペアンプＯＰ３の非反転入力(＋)に出力し得るように接続されている。
【００３９】
スイッチＳＷ２は、一方または他方の２入力を１出力に切替可能に構成される半導体スイッチで、例えば、外部入力される切替信号φの立ち上がりエッジの入力に従って出力端子Ｐ20を一方の入力端子Ｐ21に切り替え、切替信号φの立ち下がりエッジの入力に従って出力端子Ｐ20を他方の入力端子Ｐ22に切り替える。本実施形態の場合、入力端子Ｐ21にオペアンプＯＰ２の差動出力が、また入力端子Ｐ22にオペアンプＯＰ３の差動出力が、それぞれ入力され、これらの入力のうちのいずれかを出力端子Ｐ20からオペアンプＯＰ１の反転入力(−)に出力し得るように接続されている。
【００４０】
スイッチＳＷ３は、一方または他方の２入力を１出力に切替可能に構成される半導体スイッチで、スイッチＳＷ１，ＳＷ２とは切替方向が逆になる点で、スイッチＳＷ１，ＳＷ２と逆相で同期して切り替える。例えば、外部入力される切替信号φの立ち下がりエッジの入力に従って出力端子Ｐ30を一方の入力端子Ｐ31に切り替え、切替信号φの立ち上がりエッジの入力に従って出力端子Ｐ30を他方の入力端子Ｐ32に切り替える。本実施形態の場合、このスイッチＳＷ３の入力端子Ｐ31にオペアンプＯＰ２の差動出力が、また入力端子Ｐ32にオペアンプＯＰ３の差動出力が、それぞれ入力され、これらの入力のうちのいずれかを出力端子Ｐ30から出力信号電圧Ｖout として出力し得るように接続されている。
【００４１】
なお、これらのオペアンプＯＰ１〜ＯＰ３は、その差動増幅段が、例えば図２に示すような差動増幅回路により構成されている。例えば、図２(A) に示す差動増幅回路ＤＦａは、バイポーラトランジスタ（以下「Ｂipトランジスタ」という）により構成されており、カレントミラーを構成するＰＮＰ型のＢipトランジスタＢＰ１，ＢＰ２と、このカレントミラーから定電流を受けて作動する差動対を構成するＮＰＮ型のＢipトランジスタＢＮ１，ＢＮ２と、電流制御用の抵抗Ｒとから構成されている。
【００４２】
また、例えば、図２(B) に示す差動増幅回路ＤＦｂは、ＭＯＳトランジスタにより構成されており、カレントミラーを構成するＰチャネル型のＭosトランジスタＭＰ１，ＭＰ２と、このカレントミラーから定電流を受けて作動する差動対を構成するＮチャネル型のＭosトランジスタＭＮ１，ＭＮ２と、電流制御用の抵抗Ｒとから構成されている。なお、これらの回路において、前述した非反転入力(＋)、反転入力(−)および差動出力は、Ｖin１、Ｖin２およびＶoutに、それぞれ対応している。
【００４３】
本実施形態では、例えば、オペアンプＯＰ１の差動増幅段を図２(A)に示す差動増幅回路ＤＦａにより、またオペアンプＯＰ２，ＯＰ３の差動増幅段を図２(B)に示す差動増幅回路ＤＦｂにより、構成する。これにより、後述するように、サンプリング機能を担うオペアンプＯＰ１にオフセット電圧の小さいＢipトランジスタＢＮ１，ＢＮ２を用い、ホールド機能を担うオペアンプＯＰ２，ＯＰ３に応答速度が速く消費電流の小さいＭosトランジスタＭＮ１，ＭＮ２を用いるので、Ｂipトランジスタの有利な点（オフセット電圧の小さい）やＭosトランジスタの有利な点（応答速度が速く消費電流の小さい）を活かしつつ、それぞれの半導体デバイスの欠点（ＢipトランジスタはＭosトランジスタに比べて応答速度が遅くまた消費電流が大きい、またＭosトランジスタはＢipトランジスタに比べてオフセット電圧が大きい）を補う構成を採ることが可能となる。つまり、出力精度、応答速度および消費電力のいずれの点においても良好なバランスのとれたサンプルホールド回路１０を構成できる。
【００４４】
また、例えば、オペアンプＯＰ１〜ＯＰ３の差動増幅段を図２(A)に示す差動増幅回路ＤＦａにより構成する。これにより、サンプリング機能を担うオペアンプＯＰ１についてもまたホールド機能を担うオペアンプＯＰ２，ＯＰ３についても、オフセット電圧の小さいＢipトランジスタＢＮ１，ＢＮ２を用いるので、オフセット電圧をより一層小さくできる構成を採ることが可能となる。つまり、高精度仕様のサンプルホールド回路１０を構成できる。
【００４５】
さらに、例えば、オペアンプＯＰ１〜ＯＰ３の差動増幅段を図２(B)に示す差動増幅回路ＤＦｂにより構成する。これにより、サンプリング機能を担うオペアンプＯＰ１についてもまたホールド機能を担うオペアンプＯＰ２，ＯＰ３についても、応答速度が速く消費電流の小さいＭosトランジスタＭＮ１，ＭＮ２を用いるので、応答速度をより一層速く、また消費もより一層電流小さくできる構成を採ることが可能となる。つまり、高速・低消費電力仕様のサンプルホールド回路１０を構成できる。
【００４６】
なお、オペアンプＯＰ１〜ＯＰ３の差動増幅段を差動増幅回路ＤＦｂにより構成する場合には、差動増幅回路ＤＦｂの差動対を構成するＭosトランジスタＭＮ１，ＭＮ２の半導体基板５０上でのレイアウトとして、ＭosトランジスタＭＮ１，ＭＮ２のそれぞれを二分割して襷掛け状に位置させる。これにより、オフセット電圧を小さくできるので、このようなレイアウト構成を採らない場合に比べて出力精度を高めることが可能となる。
【００４７】
即ち、図５(A) に示すように、ＭosトランジスタＭＮ１をその一部ＭＮ１αと残部ＭＮ１βとに分割し、またＭosトランジスタＭＮ２をその一部ＭＮ２αと残部ＭＮ２βとに分割して、半導体基板５０上において２行２列の行列相当で、ＭosトランジスタＭＮ１の一部ＭＮ１αが１行１列目に、ＭosトランジスタＭＮ１の残部ＭＮ１βが２行２列目に、ＭosトランジスタＭＮ２の一部ＭＮ２αが１行２列目に、ＭosトランジスタＭＮ２の残部ＭＮ２βが２行１列目に、それぞれ位置するようにレイアウトする（行列の定義は図５(B) を参照のこと）。なお、図５(A) に示すＤ1a，Ｄ1bは、ＭosトランジスタＭＮ１のドレイン、Ｇ1a，Ｇ1bは、ＭosトランジスタＭＮ１のゲート、Ｄ2a，Ｄ2bは、ＭosトランジスタＭＮ２のドレイン、Ｇ2a，Ｇ2bは、ＭosトランジスタＭＮ２のゲート、Ｓは、ＭosトランジスタＭＮ１およびＭosトランジスタＭＮ２に共通したソースを、それぞれ示す。
【００４８】
これにより、ＭosトランジスタＭＮ１を構成する一部ＭＮ１αおよび残部ＭＮ１βと、ＭosトランジスタＭＮ２を構成する一部ＭＮ２αおよび残部ＭＮ２βと、が襷掛け状に配置されるので、ＭosトランジスタＭＮ１およびＭosトランジスタＭＮ２を構成する半導体材料の寸法誤差や不純物濃度のバラツキといったオフセット電圧の発生要因を、それぞれのＭosトランジスタＭＮ１，ＭＮ２で打ち消し得る構成を採ることが可能となるので、オフセット電圧を小さくできる。
【００４９】
このように、オペアンプＯＰ１〜ＯＰ３の差動増幅段を、ＢipトランジスタＢＮ１，ＢＮ２やＭosトランジスタＭＮ１，ＭＮ２により適宜構成することで、これらの半導体デバイスの有利な点を活かした各仕様のサンプルホールド回路１０を構成することが可能となるが、このような特徴を考慮する必要がない場合には、オペアンプＯＰ１の差動増幅段を図２(B)に示す差動増幅回路ＤＦｂにより、またオペアンプＯＰ２，ＯＰ３の差動増幅段を図２(A)に示す差動増幅回路ＤＦａにより、構成しても良い。この構成では、サンプリング機能を担うオペアンプＯＰ１にオフセット電圧の大きいＭosトランジスタＭＮ１，ＭＮ２を用い、ホールド機能を担うオペアンプＯＰ２，ＯＰ３に応答速度が遅く消費電流の大きいＢipトランジスタＢＮ１，ＢＮ２を用いることになるが、このような構成においても、後述する本発明に特有の作用および効果は得られる点で、本発明に係る実施形態の一例になり得る。
【００５０】
上述したようにサンプルホールド回路１０を構成することによって、スイッチＳＷ１およびスイッチＳＷ２に切替信号φの立ち上がりエッジが入力されることで、例えば、スイッチＳＷ１は出力端子Ｐ11に、またスイッチＳＷ２は入力端子Ｐ21にそれぞれ切り替えられ、同時にスイッチＳＷ３に切替信号φの立ち上がりエッジが入力されることでスイッチＳＷ３は入力端子Ｐ32に切り替えられる。これにより、図１に示すサンプルホールド回路２０は、図３(A) に示すような電気的な接続関係になる。
【００５１】
即ち、オペアンプＯＰ２による電圧フォロア回路で入力にコンデンサＣＨ１が接続された回路が構成され、またスイッチＳＷ１を介してオペアンプＯＰ１の出力がコンデンサＣＨ１に接続されるとともに、スイッチＳＷ２を介してオペアンプＯＰ２の出力がオペアンプＯＰ１の反転入力(−)に接続される回路が構成される。この場合には、オペアンプＯＰ２による電圧フォロア回路を介した電圧フォロア回路相当がオペアンプＯＰ１により構成されるので、オペアンプＯＰ１の非反転入力(＋)にサンプリング信号Ｓsgが入力されると、サンプリング信号Ｓsgの入力信号電圧Ｖinにほぼ等しい電圧がコンデンサＣＨ１に充電される。例えば、図４に示す期間ｔ１における立ち上がりタイミング↑（上矢印）で入力される入力信号電圧ＶinがコンデンサＣＨ１に充電される（同図に示すオペアンプＯＰ２の入力電圧Ｖ１）。以下、この状態を「第１サンプリング状態」という。また、この場合、オペアンプＯＰ２による電圧フォロア回路の出力をオペアンプＯＰ１に入力するループＬＰ１でオペアンプＯＰ１による電圧フォロア回路が構成されるので、オペアンプＯＰ２によるオフセット電圧をオペアンプＯＰ１で吸収することが可能となる。
【００５２】
これに対し、スイッチＳＷ１およびスイッチＳＷ２に切替信号φの立ち下がりエッジが入力されることで、今度はスイッチＳＷ１は出力端子Ｐ12に、またスイッチＳＷ２は入力端子Ｐ22にそれぞれ切り替えられ、同時にスイッチＳＷ３に切替信号φの立ち下がりエッジが入力されることでスイッチＳＷ３は入力端子Ｐ31に切り替えられる。これにより、図１に示すサンプルホールド回路２０は、図２(B) に示すような電気的な接続関係になる。
【００５３】
即ち、オペアンプＯＰ３による電圧フォロア回路で入力にコンデンサＣＨ２が接続された回路が構成され、またスイッチＳＷ１を介してオペアンプＯＰ１の出力がコンデンサＣＨ２に接続されるとともに、スイッチＳＷ２を介してオペアンプＯＰ３の出力がオペアンプＯＰ１の反転入力(−)に接続される回路が構成される。この場合には、オペアンプＯＰ３による電圧フォロア回路を介した電圧フォロア回路相当がオペアンプＯＰ１により構成されるので、オペアンプＯＰ１の非反転入力(＋)にサンプリング信号Ｓsgが入力されると、サンプリング信号Ｓsgの入力信号電圧Ｖinにほぼ等しい電圧がコンデンサＣＨ２に充電される。例えば、図４に示す期間ｔ１の次の期間ｔ２における立ち下がりタイミング↓（下矢印）で入力される入力信号電圧ＶinがコンデンサＣＨ２に充電される（同図に示すオペアンプＯＰ３の入力電圧Ｖ２）。以下、この状態を「第２サンプリング状態」という。また、この場合、オペアンプＯＰ３による電圧フォロア回路の出力をオペアンプＯＰ１に入力するループＬＰ２でオペアンプＯＰ１による電圧フォロア回路が構成されるので、オペアンプＯＰ３によるオフセット電圧をオペアンプＯＰ１で吸収することが可能となる。
【００５４】
また、この場合には、オペアンプＯＰ２による電圧フォロア回路で、入力にコンデンサＣＨ１が接続された回路の出力がスイッチＳＷ３の出力端子Ｐ30に接続されるため、前述の第１サンプリング状態において、コンデンサＣＨ１に充電された入力電圧Ｖ１をオペアンプＯＰ２の出力として、つまりホールド信号Ｈsgとして、スイッチＳＷ３の出力端子Ｐ30に出力することが可能となる。以下、この状態を「オペアンプＯＰ２のホールド状態」という。
【００５５】
再び、スイッチＳＷ１およびスイッチＳＷ２に切替信号φの立ち上がりエッジが入力されることで、スイッチＳＷ１は出力端子Ｐ11に、またスイッチＳＷ２は入力端子Ｐ21にそれぞれ切り替えられ、同時にスイッチＳＷ３に切替信号φの立ち上がりエッジが入力されることでスイッチＳＷ３は入力端子Ｐ32に切り替えられる。これにより、図１に示すサンプルホールド回路２０は、再度、図２(A) に示すような電気的な接続関係となり、オペアンプＯＰ２による電圧フォロア回路を介した電圧フォロア回路相当がオペアンプＯＰ１により構成される。そして、オペアンプＯＰ１の非反転入力(＋)にサンプリング信号Ｓsgが入力されると、サンプリング信号Ｓsgの入力信号電圧Ｖinにほぼ等しい電圧がコンデンサＣＨ１に充電される。また、オペアンプＯＰ３による電圧フォロア回路で、入力にコンデンサＣＨ２が接続された回路の出力がスイッチＳＷ３の出力端子Ｐ30に接続されるため、前述の第２サンプリング状態において、コンデンサＣＨ２に充電された入力電圧Ｖ２をオペアンプＯＰ３の出力として、つまりホールド信号Ｈsgとして、スイッチＳＷ３の出力端子Ｐ30に出力することが可能となる。以下、この状態を「オペアンプＯＰ３のホールド状態」という。
【００５６】
このように本実施形態に係るサンプルホールド回路１０によると、図３および図４に示すように、オペアンプＯＰ１が、期間ｔ１内でサンプリング信号Ｓsgをサンプリングしている場合（第１サンプリング状態）には、オペアンプＯＰ３はこの期間ｔ１内でホールド信号Ｈsgを取り出すことが可能な状態にあり（オペアンプＯＰ３のホールド状態）、この期間ｔ１内にサンプリングしたサンプリング信号Ｓsgを次の期間ｔ２内でオペアンプＯＰ２がホールドしている場合（オペアンプＯＰ２のホールド状態）には、オペアンプＯＰ１は、次の期間ｔ２内でサンプリング信号Ｓsgをサンプリングしている（第２サンプリング状態）。そして、この次の期間ｔ２内でサンプリングしたサンプリング信号Ｓsgをその次の期間ｔ３内でオペアンプＯＰ３がホールドしている場合（オペアンプＯＰ３のホールド状態）には、オペアンプＯＰ１は、その次の期間ｔ３内でサンプリング信号Ｓsgをサンプリングしている（第１サンプリング状態）。なお期間ｔ４、ｔ５についても同様である。
【００５７】
つまり、オペアンプＯＰ１は、オペアンプＯＰ３がホールド状態にある期間においては、オペアンプＯＰ２に渡すサンプリング信号Ｓsgをサンプリングし（第１サンプリング状態）、オペアンプＯＰ２がホールド状態にある期間においては、オペアンプＯＰ３に渡すサンプリング信号Ｓsgをサンプリングする（第２サンプリング状態）。これにより、オペアンプＯＰ２に渡すサンプリング信号Ｓsgは、オペアンプＯＰ３がホールド状態にある期間内にサンプリングすれば良く、またオペアンプＯＰ３に渡すサンプリング信号Ｓsgは、オペアンプＯＰ２がホールド状態にある期間内にサンプリングすれば良いことになるので、サンプリング対象に比較的大振幅のサンプリング信号Ｓsgが入力され得る仕様や、ホールド用のコンデンサＣＨ１，ＣＨ２が大容量のものを実装し得る仕様であっても、通常よりも大電流を流して短時間にサンプリングする必要がない。したがって、出力電圧の精度を高めながらも、消費電流や発熱の増加を抑制することができる。また、チップサイズや実装面積の増大を抑制することもできる。
【００５８】
本実施形態に係るサンプルホールド回路１０では、反転入力(−)と非反転入力(＋)との電圧差に応じた電圧を出力として出力可能に構成され、この非反転入力(−)にサンプリング信号Ｓsgが入力され得るオペアンプＯＰ１と、入力端子Ｐ10を出力端子Ｐ11または出力端子Ｐ12に切替可能に構成され、この入力端子Ｐ10がオペアンプＯＰ１の出力に接続されるスイッチＳＷ１と、入力端子Ｐ21または入力端子Ｐ22を出力端子Ｐ20にスイッチＳＷ１と同相で同期して切替可能に構成され、この出力端子Ｐ20がオペアンプＯＰ１の反転入力(−)に接続されるオペアンプＯＰ２と、反転入力(−)と非反転入力(＋)との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力(−)に接続されるとともにスイッチＳＷ２の入力端子Ｐ21にも接続され、この非反転入力(＋)がスイッチＳＷ１の出力端子Ｐ11に接続されるオペアンプＯＰ２と、オペアンプＯＰ２の非反転入力(＋)とサンプリング信号ＳsgのアースＥとの間に接続されるコンデンサＣＨ１と、反転入力(−)と非反転入力(＋)との電圧差に応じた電圧を出力として出力可能に構成され、この出力がこの反転入力(−)に接続されるとともにスイッチＳＷ２の入力端子Ｐ22にも接続され、この非反転入力(＋)がスイッチＳＷ１の出力端子Ｐ12に接続されるオペアンプＯＰ３と、オペアンプＯＰ３の非反転入力(＋)とサンプリング信号ＳsgのアースＥとの間に接続されるコンデンサＣＨ２と、入力端子Ｐ31または入力端子Ｐ32を出力端子Ｐ30にスイッチＳＷ１およびスイッチＳＷ２と逆相で同期して切替可能に構成され、この入力端子Ｐ31がオペアンプＯＰ２の出力端子Ｐ30に接続され、この入力端子Ｐ32がオペアンプＯＰ３の出力に接続され、この出力からホールド信号Ｈsgが出力され得るスイッチＳＷ３と、を備える。
【００５９】
これにより、スイッチＳＷ１の入力端子Ｐ10を出力端子Ｐ11、スイッチＳＷ２の出力端子Ｐ20を入力端子Ｐ21、スイッチＳＷ３の出力端子Ｐ30を入力端子Ｐ32、にそれぞれ切り替える第１サンプリング状態においては（図３(A) 参照）、オペアンプＯＰ２による電圧フォロア回路を介したオペアンプＯＰ１による電圧フォロア回路相当がループＬＰ１により構成されるので、オペアンプＯＰ２によるオフセット電圧をオペアンプＯＰ１で吸収することが可能となる。またこの第１サンプリング状態は、同時にオペアンプＯＰ３のホールド状態になる（図３(A) 参照）。一方、スイッチＳＷ１の入力端子Ｐ10を出力端子Ｐ12、スイッチＳＷ２の出力端子Ｐ20を入力端子Ｐ22、スイッチＳＷ３の出力端子Ｐ30を入力端子Ｐ31、にそれぞれ切り替える第２サンプリング状態においては（図３(B) 参照）、オペアンプＯＰ３による電圧フォロア回路を介したオペアンプＯＰ１による電圧フォロア回路相当がループＬＰ２により構成されるので、オペアンプＯＰ３によるオフセット電圧をオペアンプＯＰ１で吸収することが可能となる。またこの第２サンプリング状態は、同時にオペアンプＯＰ２のホールド状態になる（図３(B) 参照）。
【００６０】
したがって、第１サンプリング状態および第２サンプリング状態のいずれにおいても、オペアンプＯＰ２，ＯＰ３によるオフセット電圧が出力電圧に与える影響を小さくすることができるので、その分、出力電圧の精度を高めることが可能となる。また、オペアンプＯＰ２に渡すサンプリング信号Ｓsgは、オペアンプＯＰ２がホールド状態にある期間にサンプリングすれば良く、またオペアンプＯＰ３に渡すサンプリング信号Ｓsgは、オペアンプＯＰ３がホールド状態にある期間にサンプリングすれば良いので、サンプリング対象に比較的大振幅のサンプリング信号Ｓsgが入力され得る仕様や、ホールド用のコンデンサＣＨ１，ＣＨ２が大容量のものを実装し得る仕様であっても、通常よりも大電流を流して短時間にサンプリングする必要がない。よって、出力電圧の精度を高めながらも、消費電流や発熱の増加を抑制することができる。また、チップサイズや実装面積の増大を抑制することもできる。
【００６１】
また、本実施形態に係るサンプルホールド回路１０では、サンプリング機能を担うオペアンプＯＰ１にオフセット電圧の小さいＢipトランジスタＢＮ１，ＢＮ２を用い、ホールド機能を担うオペアンプＯＰ２，ＯＰ３に応答速度が速く消費電流の小さいＭosトランジスタＭＮ１，ＭＮ２を用いるので、出力精度、応答速度および消費電力のいずれの点においても良好なバランスのとれたサンプルホールド回路１０を構成できる。したがって、出力電圧の精度をさらに高めるとともに、発熱の増加をさらに抑制して、チップサイズや実装面積の増大をさらに抑制することができる。
【００６２】
一方、サンプリング機能を担うオペアンプＯＰ１についてもまたホールド機能を担うオペアンプＯＰ２，ＯＰ３についても、オフセット電圧の小さいＢipトランジスタＢＮ１，ＢＮ２を用いる場合には、オフセット電圧をより一層小さくできる構成を採ることが可能となる。したがって、出力電圧の精度をより一層高めることができる。
【００６３】
これに対し、サンプリング機能を担うオペアンプＯＰ１についてもまたホールド機能を担うオペアンプＯＰ２，ＯＰ３についても、応答速度が速く消費電流の小さいＭosトランジスタＭＮ１，ＭＮ２を用いる場合には、応答速度をより一層速く、また消費もより一層電流小さくできる構成を採ることが可能となる。したがって、発熱の増加をより一層抑制することができ、またチップサイズや実装面積の増大をさらに抑制することができる。
【００６４】
なお、本実施形態の他の例として、図６に示すようなサンプルホールド回路２０が挙げられる。このサンプルホールド回路２０では、前述したサンプルホールド回路１０を、オペアンプＯＰ１による構成部分のサンプル回路２１とオペアンプＯＰ２，ＯＰ３による構成部分のホールド回路２２とに分割し、１のサンプル回路２１に対して、複数ｎのホールド回路２２を対応させる構成を採る。
【００６５】
そして、この複数ｎのホールド回路２２に対して位相の異なる切替信号φ１〜φｎをセレクタ回路２４から個々に入力する。この切替信号φ１〜φｎは、前述したスイッチＳＷ１〜ＳＷ３の切替制御タイミングを決定する切替信号φに相当する。なお、セレクタ回路２４は、所定のサンプリング１周期をホールド回路２２の数ｎで除した時間間隔で、各ホールド回路２２に対して順番に、切替信号φ１，φ２，φ３，…，φｎを出力する。
【００６６】
このようにサンプルホールド回路２０を構成することにより、サンプリング信号Ｓsgに対して、異なったタイミングでサンプリングした入力信号電圧Ｖinを各ホールド回路２２によってホールドすることが可能になるので、上述した作用・効果を奏するサンプルホールド回路１０を複数時点でサンプリングする多時点サンプリングに適用できる。
【図面の簡単な説明】
【００６７】
【図１】本発明の一実施形態に係るサンプルホールド回路の構成例を示す回路図である。
【図２】オペアンプの差動増幅段を構成する差動増幅回路の例を示す回路図で、図２(A) はバイポーラ素子による構成例を示し、図２(B) はＭＯＳ素子による構成例を示す。
【図３】本実施形態に係るサンプルホールド回路の動作例を示す説明図で、図３(A) は、スイッチＳＷ１を出力端子Ｐ11、スイッチＳＷ２を入力端子Ｐ21、スイッチＳＷ３を入力端子Ｐ32、にそれぞれ切り替えた場合を示し、図３(B) は、スイッチＳＷ１を出力端子Ｐ12、スイッチＳＷ２を入力端子Ｐ22、スイッチＳＷ３を入力端子Ｐ31、にそれぞれ切り替えた場合を示す。
【図４】本実施形態に係るサンプルホールド回路の動作例を示すタイミングチャートで、上から入力信号電圧Ｖin、切替信号φ、オペアンプＯＰ２の入力電圧、オペアンプＯＰ３の入力電圧、出力信号電圧Ｖout の、それぞれの波形およびその時間関係を示す。
【図５】図５(A) は、本実施形態に係るサンプルホールド回路を構成するオペアンプの差動増幅段を構成するＭosトランジスタのレイアウト例を示す説明図で、図５(B) は行列の定義を示す説明図である。
【図６】本実施形態に係るサンプルホールド回路の他の構成例を示す回路図である。
【図７】サンプルホールド回路の基本構成例を示す回路図である。
【符号の説明】
【００６８】
１０、２０…サンプルホールド回路
２１…サンプル回路
２２…ホールド回路
２４…セレクタ回路
５０…半導体基板
ＣＨ１…コンデンサ（第１コンデンサ）
ＣＨ２…コンデンサ（第２コンデンサ）
ＤＦａ、ＤＦｂ…差動増幅回路
Ｅ…アースＥ（基準電位）
Ｈsg…ホールド信号
ＬＰ１、ＬＰ２…ループ
ＭＮ１…Ｍosトランジスタ（ＭＯＳ素子、第１ＭＯＳ素子）
ＭＮ１α…一部
ＭＮ１β…残部
ＭＮ２…Ｍosトランジスタ（ＭＯＳ素子、第２ＭＯＳ素子）
ＭＮ２α…一部
ＭＮ２β…残部
ＯＰ１…オペアンプ（第１オペアンプ）
ＯＰ２…オペアンプ（第２オペアンプ）
ＯＰ３…オペアンプ（第３オペアンプ）
ＭＰ１…Ｍosトランジスタ（ＭＯＳ素子）
ＭＰ２…Ｍosトランジスタ（ＭＯＳ素子）
Ｐ10…入力端子（第１スイッチの入力）
Ｐ11…出力端子（第１スイッチの一方の出力）
Ｐ12…出力端子（第１スイッチの他方の出力）
Ｐ20…出力端子（第２スイッチの出力）
Ｐ21…入力端子（第２スイッチの一方の入力）
Ｐ22…入力端子（第２スイッチの他方の入力）
Ｐ30…出力端子（第３スイッチの出力）
Ｐ31…入力端子（第３スイッチの一方の入力）
Ｐ32…入力端子（第３スイッチの他方の入力）
Ｓsg…サンプリング信号
ＳＷ１…スイッチ（第１スイッチ）
ＳＷ２…スイッチ（第２スイッチ）
ＳＷ３…スイッチ（第３スイッチ）
ＢＮ１…Ｂipトランジスタ（バイポーラ素子）
ＢＮ２…Ｂipトランジスタ（バイポーラ素子）
ＢＰ１…Ｂipトランジスタ（バイポーラ素子）
ＢＰ２…Ｂipトランジスタ（バイポーラ素子）
Ｖin…入力信号電圧
Ｖout …出力信号電圧
φ…切替信号
【図１】
2008005005.tif 000003
【図２】
2008005005.tif 000004
【図３】
2008005005.tif 000005
【図４】
2008005005.tif 000006
【図５】
2008005005.tif 000007
【図６】
2008005005.tif 000008
【図７】
2008005005.tif 000009