(57)【要約】【課題】メモリセルへのデータ再書き込み動作で再書き込み動作の形態に合わせて再書き込み動作時のセンス動作タイミングを変更することができる半導体記憶装置を提供する。【解決手段】メモリセルに接続されるセンスアンプ１と、センスアンプ１に供給する電源をグランド側で制御するドライバー２と、センスアンプ１に供給する電源を電源側で制御するドライバー３又は４と、リフレッシュ時にドライバー２の動作に対して所定の遅延時間を持たせてドライバー３又は４を制御するタイミング制御回路と、遅延時間の制御を複数の設定値に切り替える切替手段とを備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルからデータの読み出し及び前記メモリセルへのデータの再書き込みを行うためのセンスアンプと、
前記センスアンプに供給する電源をグランド側で制御する第１の制御手段と、
前記センスアンプに供給する電源を電源側で制御する第２の制御手段と、
再書き込み動作時に前記第１の制御手段の動作に対して所定の遅延時間を持たせて前記第２の制御手段を制御するタイミング制御手段と、
前記タイミング制御手段による遅延時間の制御を複数の設定値に切り替える切替手段と
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記第２の制御手段が、前記センスアンプに対してオーバードライブ電位を印加することで前記センスアンプを制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記第２の制御手段が、前記センスアンプに対してオーバードライブ電位を印加することで前記センスアンプを制御するとともに、前記センスアンプに対して前記メモリセルの高レベル電位を印加することで前記センスアンプを制御する
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記センスアンプが、前記電源側に設けられたＰチャネルＭＯＳトランジスタからなるフリップフロップ回路と前記グランド側に設けられたＮチャネルＭＯＳトランジスタからなるフリップフロップ回路とからなるものであり、
前記第１の制御手段が前記ＮチャネルＭＯＳトランジスタのソースに接続されたトランジスタからなり、
前記第２の制御手段が前記ＰチャネルＭＯＳトランジスタのソースに接続されたトランジスタからなる
ことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルにデータの再書き込み動作を行う半導体記憶装置に関する。
【背景技術】
【０００２】
従来のメモリセルにデータの再書き込み動作を行う半導体記憶装置では、ある決められた時間内に特定回数の再書き込み動作（以下リフレッシュ動作）を行う。このメモリセルのリフレッシュは例えばメモリセルの出力端子であるビット線間の電圧を増幅するセンスアンプを用いて行われている。
【０００３】
このセンスアンプにおいては、消費電力を低減するため、センスアンプを活性化したり、非活性化したりする制御が行われている。特許文献１には、メモリセルのアドレスを指定した後、そのメモリセルの出力電圧をセンスアンプで増幅する際に出力が整うまである程度の時間を要することを考慮して、センスアンプを活性化した後、所定の遅延時間を確保する技術が記載されている。
【０００４】
また、特許文献２には、複数の異なるリフレッシュ動作を行う半導体記憶装置において、同時に活性化されるセンスアンプの個数が変化するのに応じて、列（カラム）デコーダによる活性化タイミングを変更する技術が開示されている。
【０００５】
【特許文献１】特開平１１−３２８９７２号公報
【特許文献２】特開平５―２０５４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで図１２等を参照して本発明が背景とした技術について説明する。図１２は、ロウデコーダ101およびカラムデコーダ102によって選択される複数のメモリセルからなるメモリアレイ103から構成されている512MビットのDRAM（ダイナミックランダムアクセスメモリ）チップ100を示している。
【０００７】
各メモリアレイ103は、図２に示すように、複数のメモリセル104およびワード線WLを駆動するサブワードデコーダ（SWD）列105と、ビット線BLを増幅する複数のセンスアンプからなるセンスアンプ（SA）列106から構成されている。
【０００８】
各メモリセル104は、図３に示すように、データを蓄える対極がプレート電位VPLTである容量部Cs、容量部Csをビット線BLに接続するワード線WLによって駆動されるn-chトランジスタ（nチャネルMOS（金属酸化膜半導体）トランジスタ）M1からなる。
【０００９】
図４は図２のセンスアンプ列106の構成を示し、図５は図４のセンスアンプSA1の構成を示す。図４において符号１はセンスアンプSA、２はFSANT信号によってn-chトランジスタのフリップフロップ６（図５）を駆動する信号SANをGNDレベルであるVSSに駆動するn-chトランジスタのドライバー、３はFSAP1B信号によってp-chトランジスタ（pチャネルMOSトランジスタ）のフリップフロップ５を駆動する信号SAPをオーバードライブ電位VODまで駆動するp-chトランジスタのドライバー、４はFSAP2T信号によってp-chトランジスタのフリップフロップ５を駆動する信号SAPをメモリセル104のHighレベル電位VARYまで駆動するn-chトランジスタのドライバーである。
【００１０】
図５において符号５は信号SAPによって駆動されるp-chトランジスタのフリップフロップ、６は信号SANによって駆動されるn-chトランジスタのフリップフロップ、７は駆動線BLEQによって駆動されるビット線イコライズ回路、８は選択線YSによってデータ線LIOT、LIOB上に増幅されたビット線BLT、BLNのデータを転送するセレクタ回路である。
【００１１】
図１２に示すメモリセルデータのリフレッシュ動作では、A領域（鎖線で示す4つの領域）のメモリセルアレイ列がリフレッシュされる。一つのA領域は１６ｋ個のセンスアンプSAからなり、全A領域では６４ｋ個のセンスアンプSAからなり、一回のリフレッシュ動作で合計６４ｋ個のセンスアンプSAが活性化される。
【００１２】
通常のリフレッシュは例えば５１２MDRAMにおいて６４ｍｓ内に８ｋ回のリフレッシュを行うなどの規定がある。図１２の例では一回のリフレッシュ動作で６４ｋ個のセンスアンプSAが活性化され、これが８ｋ回繰り返されて全メモリのリフレッシュが１セット終了する。
【００１３】
図１２のリフレッシュ動作では、図１３に示すように、センスアンプSAのn-chフリップフロップ５の駆動信号FSANTの立ち上がりからセンスアンプSAのp-chフリップフロップ６の駆動信号FSAP1Bの立ち下がりまでの時間（tnp）、センスアンプSAのp-chフリップフロップ６のオーバードライブ時間（信号FSAP1Bの立ち下がり期間tod）等のセンス動作タイミングがメモリセル104やセンスアンプSA１の特性にあわせて制御されている。
【００１４】
しかし、近年、リフレッシュ特性の悪いメモリセルを救うため、１回のリフレッシュで活性化するセンスアンプSA数を増やし、６４ｍｓ内に複数セットのリフレッシュ動作をする方式が行われるようになってきた。図１に示すように、一回のリフレッシュ動作でA領域（一点鎖線で囲んだ領域）、B領域（二点鎖線で囲んだ領域）合わせた１２８ｋ個のセンスアンプSAが活性化され、これが４ｋ回繰り返されて全メモリのリフレッシュが１セット終了する。すなわち、６４ｍｓ内に８ｋ回のリフレッシュを行うことで２セットのリフレッシュ動作が行われる。
【００１５】
しかし、図１２に示すように、通常のリフレッシュ時のセンス動作タイミングで活性化するセンスアンプSAを増やしたリフレッシュ動作を行った場合、SAN信号の浮きが大きいため、マイノリティでLOWレベルビット線BL‘L’の一対の信号線BLTL、BLNLのセンス増幅が遅れ、センス増幅が十分行われる前にバックグランドのHIGHデータBLTH、BLNHを増幅するセンスアンプSAのp-chトランジスタのフリップフロップ５からのノイズの影響を受けてLOWレベル増幅のセンス感度を劣化させてしまう問題が発生する。
【００１６】
また、通常のリフレッシュ動作の２倍のセンスアンプが活性化されるため通常の２倍以上の充電電荷を必要とするが、十分な供給電流が得られないまま信号FSAP1Bによる信号SAP駆動が終わり、ビット線HIGHレベル（BL‘H’)(BLTH、BLNH）のリストア時間が大きくなってしまう問題があった。
【００１７】
本発明は、上記事情に鑑みてなされたものであり、上記背景技術における課題を改善し、メモリセルへのデータ再書き込み動作で再書き込み動作の形態に合わせて再書き込み動作時のセンス動作タイミングを変更することができる半導体記憶装置を提供することを目的とする。より具体的には、センス動作タイミングを緩和し十分なデータの再書き込み動作を行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記課題を解決するため、請求項１記載の発明は、メモリセルと、前記メモリセルからデータの読み出し及び前記メモリセルへのデータの再書き込みを行うためのセンスアンプと、前記センスアンプに供給する電源をグランド側で制御する第１の制御手段と、前記センスアンプに供給する電源を電源側で制御する第２の制御手段と、再書き込み動作時に前記第１の制御手段の動作に対して所定の遅延時間を持たせて前記第２の制御手段を制御するタイミング制御手段と、前記タイミング制御手段による遅延時間の制御を複数の設定値に切り替える切替手段とを備えることを特徴とする半導体記憶装置である。
【００１９】
請求項２記載の発明は、前記第２の制御手段が、前記センスアンプに対してオーバードライブ電位を印加することで前記センスアンプを制御することを特徴とする請求項１記載の半導体記憶装置である。
【００２０】
請求項３記載の発明は、前記第２の制御手段が、前記センスアンプに対してオーバードライブ電位を印加することで前記センスアンプを制御するとともに、前記センスアンプに対して前記メモリセルの高レベル電位を印加することで前記センスアンプを制御することを特徴とする請求項１記載の半導体記憶装置である。
【００２１】
請求項４記載の発明は、前記センスアンプが、前記電源側に設けられたＰチャネルＭＯＳトランジスタからなるフリップフロップ回路と前記グランド側に設けられたＮチャネルＭＯＳトランジスタからなるフリップフロップ回路とからなるものであり、前記第１の制御手段が前記ＮチャネルＭＯＳトランジスタのソースに接続されたトランジスタからなり、前記第２の制御手段が前記ＰチャネルＭＯＳトランジスタのソースに接続されたトランジスタからなることを特徴とする半導体記憶装置である。
【発明の効果】
【００２２】
本発明によれば、第１の制御手段による制御の際に、第２の制御手段による制御タイミングを任意に設定することができるので、活性化するセンスアンプ数が異なる各リフレッシュ方式に応じ最適なセンス動作タイミングを設定することができる。より詳細には、例えば第１の制御手段によってセンスアンプを活性化した時点から第２の制御手段によってセンスアンプに対してオーバードライブ電位を印加するまでの期間（遅延時間）や印加を終了するまでの期間（遅延時間）を切替手段によって切り替えることで、各リフレッシュ方式に応じ十分なリストア電圧を確保できる。また、リフレッシュ時のセンス感度を向上させることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施形態について図面を参照して詳細に説明する。本発明では、半導体記憶装置において、異なるリフレッシュ動作を切り替えて行うことができるようにしている。本実施形態では、リフレッシュ動作に対して活性化されるセンスアンプの数を通常のものと、その２倍にしたもので一斉にリフレッシュを行う方式を提供することとしており、その特徴とするところはリフレッシュ動作タイミング調整方式である。
【００２４】
図１は、本発明の第一実施形態のリフレッシュ動作領域を示す図であり、図２はそのメモリアレイ103の構成図、図３はそのメモリセル104の構成図である。図４は図２のセンスアンプSA列106の構成図であり、図５はそのセンスアンプSA１の回路図である。
【００２５】
上述したように、図１はメモリセルおよびワード線WLを駆動するサブワードデコーダ（SWD）列105と、ビット線BLを増幅するセンスアンプ（SA）列106から構成される５１２MビットのDRAMチップを示している。図２に示すメモリセル104は、図３に示すように、データを蓄える対極がプレート電位VPLTである容量部Cs、容量部Csをビット線BLに接続するワード線WLによって駆動されるn-chトランジスタM1からなる。
【００２６】
そして、メモリセルデータの再書き込み動作（リフレッシュ動作）では、A領域、及びB領域のメモリセルアレイ列がリフレッシュされる。一つのA領域は１６ｋ個のセンスアンプSA１からなり、全A領域では６４ｋ個のセンスアンプSA１からなる。同様に全B領域では６４ｋ個のセンスアンプSA１からなり、一回のリフレッシュ動作で合計１２８ｋ個のセンスアンプSA１が活性化される。
【００２７】
図４においてセンスアンプSA１は、所定の複数個ごとに、FSANT信号によってn-chトランジスタのフリップフロップ６を駆動する信号SANをGNDレベルであるVSSに駆動するn-chトランジスタのドライバー２と、FSAP1B信号によってp-chトランジスタのフリップフロップ５を駆動する信号SAPをオーバードライブ電位VODまで駆動するp-chトランジスタのドライバー３に接続されている。また、センスアンプSA１は、また他の所定の複数個ごとに、FSAP2T信号によってp-chトランジスタのフリップフロップ５を駆動する信号SAPをメモリセル104のHighレベル電位VARYまで駆動するn-chトランジスタのドライバー４に接続されている。
【００２８】
図５に示すように、図４のセンスアンプSA１は、それぞれ、２個のp-chトランジスタからなり信号SAPによって駆動されるフリップフロップ５、２個のn-chトランジスタからなり信号SANによって駆動されるフリップフロップ６、３個のn-chトランジスタからなり駆動線BLEQによって駆動されるビット線イコライズ回路７、および２個のn-chトランジスタからなりフリップフロップ５および６によって増幅されたビット線BLT、BLN上のデータを選択線YS（カラムアドレス選択線）によってデータ線（ローカル入出力線）LIOT、LIOBに転送するセレクタ回路８から構成されている。
【００２９】
なお、センスアンプSA１は、図４のドライバー３によってオーバードライブ駆動されるようになっている。また、電源側（非VSS側）に設けられているフリップフロップ５を構成するp-chトランジスタのソース端子は、ソース端子がVOD電源に接続されているドライバー３のドレインまたはドレイン端子がVARY電源に接続されているドライバー４のソース端子に接続されている。また、VSS側に設けられているフリップフロップ６を構成するn-chトランジスタのソース端子は、ソース端子がグランド側の電源VSSに接続されているドライバー２のドレインに接続されている。
【００３０】
次に、図７を参照して、図４に示すセンスアンプSA1の駆動信号である信号FSANT、信号FSAP1Bおよび信号FSAP2Tの発生回路であるリフレッシュ時のセンスタイミング回路300について説明する。信号INはHIGHレベルでセンスアンプSA1を活性化する信号であり、例えば図１のカラムロウデコーダ101内で生成される。また、センスタイミング回路300は、例えばロウデコーダ101内に配置することができる。
【００３１】
図７に示すセンスタイミング回路300は、複数のインバータ回路から構成される5個のディレイライン301〜305と、７個のインバータ回路311〜317と、３個のアンド・ノア（AND−NOR）複合ゲート回路321〜323と、２個のナンド（NAND）回路331、332とから構成されている。5個のディレイライン301〜305は、それぞれ、遅延時間ｔｎｐ、遅延時間ｔｎｐ１、遅延時間ｔｏｄ、遅延時間ｔｏｄ１、遅延時間ｔｏｄ２を発生する。３個の複合ゲート回路は、それぞれ信号REF1がHIGHの場合に遅延時間ｔｎｐ１分、信号REF1がHIGHの場合に遅延時間ｔｏｄ１分、信号REF2がHIGHの場合に遅延時間ｔｏｄ２分、HIGHレベルの出力時間を延長する。
【００３２】
入力REF1、REF2は、リフレッシュ動作モードに応じて設定される信号であり、センスアンプのノーマル動作及び通常のリフレッシュ動作では入力REF1、REF2はGNDレベルである。図７のセンスタイミング回路300では、信号REF1や信号REF2をHIGHレベルにすることでリフレッシュ時のタイミングを変えることができる。
【００３３】
センスタイミング回路300によれば、図８に示すように設定されたディレイ分、ｔｎｐ，ｔｏｄ時間が長く設定される。信号REF1がHIGHレベルの場合、LOWレベルの場合と比較して、図８に示す期間ｔｎｐおよびｔｏｄがそれぞれｔｎｐ１時間およびｔｏｄ１時間分延長される。また、信号REF2がHIGHレベルの場合、LOWレベルの場合と比較して、図８の期間ｔｏｄがｔｏｄ２時間分延長される。本実施形態では、センスアンプの数を通常の２倍に設定する際にREF1をHIGHレベルとすることで図８に示す期間ｔｎｐおよびｔｏｄをそれぞれｔｎｐ１時間およびｔｏｄ１時間分延長している。また後に他の実施形態として説明する１リフレッシュサイクルを時分割して複数回のリフレッシュを行う設定の場合にはREF2をHIGHレベルとすることで図８の期間ｔｏｄをｔｏｄ２時間分延長するようにしている。
【００３４】
信号REF1およびREF2の切り替えは配線切り替えかヒューズ切り替えで行われる。図９は配線切り替え回路を示しており、配線を電源VDD側へ切り替えることによって所望のリフレッシュ動作タイミングを設定できる。図１０はヒューズ切り替え回路を示しており、ヒューズを切断してロジック端子を電源VDD側へ切り替えることにより所望のリフレッシュ動作タイミングを設定できる。
【００３５】
図９に示す切替回路400は、スイッチ401および402と、アンド（AND）回路403および404から構成されていて、信号REFは通常のリフレッシュタイミング（すなわち遅延時間ｔｎｐやｔｏｄを考慮しないタイミング）でリフレッシュ動作を指示する信号である。また、図１０に示す切替回路500は、p-chトランジスタ501および502と、ヒューズ503および504と、アンド回路505および506から構成されている。
【００３６】
以上のように、図７および図９または図１０に示す構成によれば、メモリセル104からデータを読み出す場合にセンスアンプ1を活性化するときには（REF=LOW、IN=HIGH）、スイッチ401、402あるいはヒューズ503、504の設定に関わらずREF1およびREF2がLOWとなるので、図８に示す期間ｔｎｐがディレイライン301による遅延時間ｔｎｐに設定され、また図８の期間ｔｏｄがディレイライン303による遅延時間ｔｏｄによって設定される。他方、メモリセル104のリフレッシュを行う場合にセンスアンプ1を活性化するときには（REF=HIGH、IN＝HIGH）、REF1およびREF2がLOWのとき（通常のリフレッシュ動作のとき）、図８に示す期間ｔｎｐがディレイライン301による遅延時間ｔｎｐに、図８の期間ｔｏｄがディレイライン303による遅延時間ｔｏｄにそれぞれ設定される。また、REF1がHIGHのとき（センスアンプの個数を２倍にするリフレッシュ動作のとき）には図８に示す期間ｔｎｐがディレイライン301による遅延時間ｔｎｐにディレイライン302による遅延時間ｔｎｐ１を加えたものに、図８の期間ｔｏｄがディレイライン303による遅延時間ｔｏｄにディレイライン304による遅延時間ｔｏｄ１が加えられたものに設定される。また、REF2がHIGHのとき（リフレッシュ期間を時分割して１サイクルを短縮するリフレッシュ動作のとき）には、図８の期間ｔｏｄがディレイライン303による遅延時間ｔｏｄにディレイライン305による遅延時間ｔｏｄ２が加えられたものに設定される。
【００３７】
次に図６のタイミングチャートを用いて本実施形態のリフレッシュ動作（REF=HIGH、REF1=HIGH）を説明する。図中でVPPはワード線WL駆動昇圧電位、VODはセンスアンプオーバードライブ電位、VARYはメモリセルHIGHレベル書き込み電位、VSSはGNDレベル、VKKはワード線リセット電位を表す。BLTHはHIGHデータが書き込まれたメモリセルに接続したビット線、BLNHはその対極のビット線、BLTLはLOWデータが書き込まれたメモリセルに接続したビット線、BLNLはその対極のビット線、CELL‘H’はHIGHデータをもったメモリセルの容量部のノード電位を示す。また、図６には、図１〜図５を参照して説明したワード線WLと、他の信号BLEQ、信号FSAP2T、信号SAN、信号FSANT、信号FSAP1Bも示している。さらに、ビット線BLTHおよびビット線BLNHをBL‘H’と、ビット線BLTLおよびビット線BLNLをBL‘L’として示している。
【００３８】
リフレッシュ動作を開始すると、ビット線イコライズ駆動信号BLEQがVSSレベルとなり、ビット線が非導通になる。そしてワード線WLがVPPレベルとなりメモリセルのデータがビット線に転送される。そしてFSANT信号によってSAN信号が引きさげられセンスアンプ１のn-chトランジスタのフリップフロップ６が駆動される。このとき、本実施形態でのリフレッシュ動作では通常のリフレッシュ動作の２倍のセンスアンプが活性化されるため、SAN信号の浮きが大きい。そのため、センス増幅が遅いLOWレベルを駆動するマイノリティのBLTL、BLNLがセンス増幅を開始するまでFSAP1B信号によるセンスアンプ１のp-chトランジスタのフリップフロップ５によるセンス増幅を十分遅らせる(tnp1時間分)。こうすることで、バックグランドのHIGHデータを増幅するセンスアンプ１のp-chトランジスタのフリップフロップ５からのノイズの影響を軽減できLOWレベル増幅のセンス感度を向上することができる。
【００３９】
そして、FSAP1B信号をVSSレベルにしてSAP信号が引きあげられセンスアンプ１のp-chトランジスタのフリップフロップ５が駆動される。このとき、本実施形態のリフレッシュ動作では通常のリフレッシュ動作の２倍のセンスアンプが活性化されるため、通常の２倍以上の充電電荷を必要とする。そのため、FSAP1B信号のVSSレベル期間（tod）を長くしてビット線HIGHレベルのリストア能力を十分に確保する。こうすることで、リフレッシュサイクル時間内でのHIGHデータをもったメモリセルへのデータ再書き込み時間を早めることができる。
【００４０】
本実施の形態によれば、各リフレッシュ方式に応じ最適なセンス動作タイミングを設定することができる。また、各リフレッシュ方式に応じ十分なリストア電圧を確保できる。さらに、リフレッシュ時のセンス感度を向上させることができる。
【００４１】
次に図１１等を参照して本発明の他の実施の形態について説明する。上記実施形態に対し、本実施の形態では、一度にリフレッシュ動作するアレイを２分割して１リフレッシュサイクル内で時分割動作させる方法である。リフレッシュ動作領域（図１）、センスアンプSA列（図４）、センスアンプSA回路（図５、センスアンプ１）は実施形態と同様である。
【００４２】
図１１のタイミングチャートを用いて本実施形態のリフレッシュ動作を説明する。以下、図中の記号、回路等は上記実施形態と同様であるので詳しい説明を省略する。図１のＡ領域のリフレッシュ動作を開始すると、ビット線イコライズ駆動信号BLEQがVSSレベルとなり、ビット線が非導通になる。そしてワード線WLをVPPレベルとするとメモリセルのデータがビット線に転送される。
【００４３】
そしてFSANT信号によってSAN信号が引きさげられセンスアンプ１のn-chトランジスタのフリップフロップ６が駆動される。このとき、本実施形態でのＡ領域のリフレッシュ動作では従来のリフレッシュ動作と同数のセンスアンプが活性化されるためSAN信号の浮きが等しく、必ずしも、LOWレベル増幅のセンス感度を向上させるためFSANT信号立ち上がりからFSAP1B信号立ち下がりまでのtnp時間を遅らせる必要はない。
【００４４】
そして、FSAP1B信号をVSSレベルにすることによって、SAP信号が引きあげられセンスアンプ１のp-chトランジスタのフリップフロップ５が駆動される。このとき、本実施形態でのＡ領域リフレッシュ動作では従来のリフレッシュ動作に対して動作時間が約1/2になるため、通常よりも高速にリストアする必要がある。そのため、FSAP1B信号のVSSレベル期間（tod2）を長くしてビット線HIGHレベルのリストア能力を十分に確保する。
【００４５】
こうすることで、半分のリフレッシュサイクル時間内でのHIGHデータをもったメモリセルへのデータ再書き込み時間を早めることができる。Ｂ領域の動作についても同様であるので詳しい説明は省略する。
【００４６】
なお、本実施形態では、図７のリフレッシュ時のセンスタイミング回路に対して、ノーマル動作、及び通常のリフレッシュ動作ではREF1、REF2はGNDレベルを入力し、本実施形態の動作モードではREF２をHIGHレベルにすることによって、リフレッシュ時のタイミングを変えることができる。なお、その他の説明は上記実施形態と同様であるので詳しい説明は省略する。
【００４７】
なお、本発明の実施の形態は、上記のものに限られず、センスアンプの構成を変更したり、リフレッシュ動作のモードをさらに多様化する場合には切り替え手段および遅延手段の構成をさらに多段階に切り替えられるようにする等の変更が適宜可能である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施形態におけるリフレッシュ動作を説明するための図
【図２】図１のメモリアレイ103の構成を示す図
【図３】図２のメモリセル104の構成を示す図
【図４】図２のセンスアンプ列106の構成を示すブロック図
【図５】図４のセンスアンプ（SA）１の回路図
【図６】本発明の実施形態のリフレッシュ動作を示すタイミングチャート
【図７】図４の入力信号を発生するセンスタイミング回路の回路図
【図８】図７のセンスタイミング回路300の動作を説明するためのタイミングチャート
【図９】図７のセンスタイミング回路300の入力信号REF1、REF2を生成する配線切り替え回路の回路図
【図１０】図７のセンスタイミング回路300の入力信号REF1、REF2を生成するヒューズ切り替え回路の回路図
【図１１】本発明の他の実施形態のリフレッシュ動作を示すタイミングチャート
【図１２】本発明の背景技術におけるリフレッシュ動作を説明するための図
【図１３】本発明の背景技術のリフレッシュ動作を示すタイミングチャート
【図１４】本発明の背景技術の他のリフレッシュ動作を示すタイミングチャート
【符号の説明】
【００４９】
１  センスアンプ（SA）
２  ドライバー（第１の制御手段）
３  ドライバー（第２の制御手段）
４  ドライバー（第２の制御手段）
５  p-chトランジスタのフリップフロップ
６  n-chトランジスタのフリップフロップ
７  ビット線イコライズ回路
８  セレクタ回路
100  DRAMチップ
101  ロウデコーダ
102  カラムデコーダ
103  メモリアレイ
104  メモリセル
105  サブワードデコーダ
106  センスアンプ列
300  センスタイミング回路（タイミング制御手段）
400、500  切り替え回路（切替手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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