(57)【要約】【課題】語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を削減し、テスタのコスト削減によるテストのコスト削減を図ることができる半導体集積回路装置を提供する。【解決手段】ＢＩＳＴ回路９は、ＲＡＭ１のアドレス毎に出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３とを比較し、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表す比較結果信号Ｃ０〜Ｃ３（ＭＤＯ）を外部にシリアル出力する。【選択図】図１
2008010072.tif 000002
【特許請求の範囲】
【請求項１】
語長を複数ビットとするメモリと、該メモリをテストするためのＢＩＳＴ回路を搭載した半導体集積回路装置であって、
前記ＢＩＳＴ回路は、前記メモリのアドレス毎に各ビットの出力データと期待値とを比較し、前記出力データと前記期待値が一致するビットの比較結果を一方の論理値で表し、前記出力データと前記期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をシリアル出力するように構成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
前記ＢＩＳＴ回路は、
前記メモリのアドレス毎に各ビットの出力データと期待値とを比較し、前記出力データと前記期待値が一致するビットの比較結果を一方の論理値で表し、前記出力データと前記期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をパラレル出力する比較部と、
該比較部がパラレル出力する比較結果信号をパラレル入力し、シフトしてシリアル出力するシフトレジスタと、
前記シフトレジスタのシリアル出力信号の外部への出力制御を行い、前記比較部が出力する比較結果信号のみを外部に出力するマスク回路と、
前記シフトレジスタのシフト動作と前記マスク回路のマスク動作を制御する制御回路を備える
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記制御回路は、前記シフトレジスタが前記比較結果信号をパラレル入力した後、シフト動作を行う際に、前記シフトレジスタのシリアル入力ノードに前記他方の論理値の第１の論理信号を与え、次のサイクルから前記シフトレジスタが次の比較結果信号をパラレル入力するまで、前記一方の論理値の第２の論理信号を前記シフトレジスタの前記シリアル入力ノードに与える手段を備える
ことを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記制御回路は、前記シフトレジスタのシリアル入力ノードに与えた前記第１の論理信号が前記シフトレジスタのシリアル出力ノードから出力された次のサイクルで前記シフトレジスタのシリアル出力ノードから前記第２の論理信号が出力されたときは、前記シフトレジスタが次の前記比較結果信号をパラレル入力できる状態に制御する手段を備える
ことを特徴とする請求項３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＢＩＳＴ（Build In Self Test）回路を搭載した半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、半導体集積回路装置として、例えば、ＲＡＭ（Random Access Memory）と、このＲＡＭをテストするためのＢＩＳＴ回路を搭載したものが知られている。このような半導体集積回路装置において、ＲＡＭをテストする方法としては、スキャン手法によるテスト方法と、ＢＩＳＴ手法によるテスト方法がある。
【０００３】
スキャン手法によるテストを実施する場合には、ＲＡＭにテストパターンを書き込んだ後、アドレス毎にＲＡＭの記憶データを読み出して外部のテスタに転送し、テスタにおいて、ＲＡＭの出力データと期待値とを比較する必要があり、テスタ内にＲＡＭのアドレス毎の期待値を格納するための期待値メモリを必要とする。
【０００４】
このようなスキャン手法によるテストでは、テストパターン量が大きくなると、通常のテスタの場合、テスタ内の期待値メモリにロードすべき期待値の量が期待値メモリの容量を超えてしまい、このため、テストパターンを複数に分割してＲＡＭのテストをしなければならず、テストコストが増加してしまうという問題点があった。
【０００５】
なお、容量の大きな期待値メモリを備えたテスタを使用する場合には、テストパターン量が大きくなった場合であっても、ＲＡＭのテストを１回で完了させることができるが、この場合には、高価なテスタを導入しなければならないという問題点があった。
【０００６】
これに対して、ＢＩＳＴ手法によるテスト方法として、テスト対象回路の出力データと期待値とを比較して不良が発見された場合のみ、その情報を外部に出力する方法（例えば、特許文献１参照）や、テスト対象メモリの不良ビットの二次元表示（フェイル・ビット・マップ）用のデータ蓄積メモリを半導体集積回路装置に搭載し、テスト後にデータ蓄積用メモリの内容を外部に出力する方法（例えば、特許文献２参照）が提案されている。
【特許文献１】特開２００２−１９６０４７号公報
【特許文献２】特開２００４−０８６９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に記載のテスト方法では、どのサイクルで不良が発生したかを知るために、不良ビット情報のみならず、不良発生時のサイクル数またはアドレス情報も併せて出力して蓄積する特別な仕組みがテスタ側に必要となるという問題点がある。また、特許文献２に記載のテスト方法では、フェイル・ビット・マップ用のデータ蓄積メモリに不良がある場合、テスト対象メモリの不良か、フェイル・ビット・マップ用のデータ蓄積メモリの不良かの判定が困難であるという問題点がある。
【０００８】
本発明は、かかる点に鑑み、語長を複数ビットとするメモリと、該メモリのテストを行うためのＢＩＳＴ回路を備える半導体集積回路装置であって、テスタ内の期待値メモリの容量を大幅に削減し、テスタのコスト削減によるテストのコスト削減を図ることができるようにした半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、語長を複数ビットとするメモリと、該メモリをテストするためのＢＩＳＴ回路を搭載した半導体集積回路装置であって、前記ＢＩＳＴ回路は、前記メモリのアドレス毎に各ビットの出力データと期待値とを比較し、前記出力データと前記期待値が一致するビットの比較結果を一方の論理値で表し、前記出力データと前記期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をシリアル出力するように構成されているものである。
【発明の効果】
【００１０】
本発明においては、ＢＩＳＴ回路は、テスト対象メモリのアドレス毎に各ビットの出力データと期待値とを比較し、出力データと期待値が一致するビットの比較結果を一方の論理値で表し、出力データと期待値が不一致のビットの比較結果を他方の論理値で表す比較結果信号をシリアル出力する。
【００１１】
そこで、テスト対象メモリの不良解析を行うためには、テスタ内に本発明が出力する比較結果信号の期待値を格納しておく期待値メモリを備える必要があるが、比較結果信号はシリアル出力されるので、１個のＢＩＳＴ回路が出力する比較結果信号に対しては、期待値メモリに、１ビットの期待値（一方の論理値）を格納すると共に、比較回数を指示するために、テストの種類に応じたテストサイクル数を格納すれば足りることになる。
【００１２】
即ち、本発明によれば、テスタ内に備えるべき期待値メモリは、テスト対象メモリのアドレス毎の期待値を格納する必要はなく、テスタのピン数に応じた１ワード分の容量と、テストの種類に応じたテストサイクル数を格納する容量があれば足りる。なお、例えば、１０２４ピン用のテスタの場合、期待値メモリの１ワードは１０２４ビットとなる。したがって、期待値メモリの容量の大幅な削減を行うことができ、テスタのコスト削減によるテストのコスト削減を図ることができる。
【発明を実施するための最良の形態】
【００１３】
図１は本発明の一実施形態の要部の構成図である。図１中、１はアドレス数を２５６、語長を４ビットとするテスト対象メモリであるＲＡＭであり、２はライトイネーブル信号（ＷＥ）入力端子、３はアドレス（Ａ０〜Ａ７）入力端子群、４はデータ（Ｄｉ０〜Ｄｉ３）入力端子群、５〜８はデータ（Ｄｏ０〜Ｄｏ３）出力端子である。本発明の一実施形態では、テスト対象メモリとして、アドレス数を２５６、語長を４ビットとするＲＡＭ１を例にして説明するが、テスト対象メモリは、これに限定されるものではない。
【００１４】
９はＲＡＭ１をテストするためのＢＩＳＴ回路であり、１０は本発明の一実施形態に接続されるテスタからのテストコード信号ＭＤＩを入力してＢＩＳＴ回路９の動作を制御する制御回路をなす有限状態遷移マシン、１１は有限状態遷移マシン１０に制御されてＲＡＭ１に与えるライトイネーブル信号ＷＥ等のコマンドを生成するコマンド生成回路である。
【００１５】
１２はコマンド生成回路１１に制御されてＲＡＭ１に与えるアドレスＡ０〜Ａ７を生成するアドレス生成回路、１３はコマンド生成回路１１に制御されて、ＲＡＭ１のライト時には、ＲＡＭ１に与えるテストパターンを構成するアドレス毎のテストデータＤｉ０〜Ｄｉ３及び期待値Ｅ０〜Ｅ３を生成し、ＲＡＭ１のリード時には、後述するシグネチャ解析回路の比較部に与えるＲＡＭ１のアドレス毎の期待値Ｅ０〜Ｅ３を生成するパターン生成回路である。
【００１６】
１４はＢＩＳＴモード（ＢＩＳＴ手法によるＲＡＭ１のテストモード）時に、ＲＡＭ１のアドレス毎の出力データＤｏ０〜Ｄｏ３と、パターン生成回路１３から与えられる期待値Ｅ０〜Ｅ３とを比較し、出力データと期待値が一致するビットの比較結果を“０”（Ｌレベル）で表し、出力データと期待値が不一致のビットの比較結果を“１”（Ｈレベル）で表す比較結果信号Ｃ０〜Ｃ３と、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”とを、Ｃ３→Ｃ２→Ｃ１→Ｃ０→“１”の順にシリアル出力するシグネチャ解析回路である。
【００１７】
なお、本発明の一実施形態では、比較結果信号Ｃ０〜Ｃ３は、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表すようにしているが、逆に、出力データと期待値が一致するビットの比較結果を“１”で表し、出力データと期待値が不一致のビットの比較結果を“０”で表すようにしても良い。
【００１８】
シグネチャ解析回路１４は、ＲＡＭ１の出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３とを比較する比較部１５と、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をパラレル入力する４ビット構成のシフトレジスタ１６を備えている。
【００１９】
比較部１５は、比較回路１５＿０〜１５＿３を備えている。比較回路１５＿０は、ＲＡＭ１の出力データＤｏ０と期待値Ｅ０とを比較して比較結果信号Ｃ０を出力するものであり、出力データＤｏ０と期待値Ｅ０が一致するときは、比較結果信号Ｃ０＝“０”とし、出力データＤｏ０と期待値Ｅ０が不一致のときは、比較結果信号Ｃ０＝“１”とする。
【００２０】
比較回路１５＿１は、ＲＡＭ１の出力データＤｏ１と期待値Ｅ１とを比較して比較結果信号Ｃ１を出力するものであり、出力データＤｏ１と期待値Ｅ１が一致するときは、比較結果信号Ｃ１＝“０”とし、出力データＤｏ１と期待値Ｅ１が不一致のときは、比較結果信号Ｃ１＝“１”とする。
【００２１】
比較回路１５＿２は、ＲＡＭ１の出力データＤｏ２と期待値Ｅ２とを比較して比較結果信号Ｃ２を出力するものであり、出力データＤｏ２と期待値Ｅ２が一致するときは、比較結果信号Ｃ２＝“０”とし、出力データＤｏ２と期待値Ｅ２が不一致のときは、比較結果信号Ｃ２＝“１”とする。
【００２２】
比較回路１５＿３は、ＲＡＭ１の出力データＤｏ３と期待値Ｅ３とを比較して比較結果信号Ｃ３を出力するものであり、出力データＤｏ３と期待値Ｅ３が一致するときは、比較結果信号Ｃ３＝“０”とし、出力データＤｏ３と期待値Ｅ３が不一致のときは、比較結果信号Ｃ３＝“１”とする。
【００２３】
シフトレジスタ１６は、フリップフロップ部１６＿０〜１６＿３を縦列接続して構成されており、キャプチャ動作時には、比較回路１５＿０〜１５＿３が出力する比較結果信号Ｃ０〜Ｃ３をそれぞれフリップフロップ部１６＿０〜１６＿３に取り込み、シフト動作時には、比較結果信号Ｃ０〜Ｃ３と、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”とを、Ｃ３→Ｃ２→Ｃ１→Ｃ０→“１”の順にシリアル出力する。
【００２４】
１７はシフトレジスタ１６のシリアル出力データ（比較結果信号Ｃ０〜Ｃ３及び後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”）のうち、比較結果信号Ｃ０〜Ｃ３（ＭＤＯ）を外部のテスタに出力し、後述するシフトフラグ用フリップフロップが出力したシフトフラグ“１”の外部のテスタへの出力をマスクするマスク回路、１８はＲＡＭ１、シフトレジスタ１６、マスク回路１７及び後述するクロックＦＣＫを生成するクロック生成回路等を制御する制御回路である。
【００２５】
１９は外部クロックＣＫ及びテストモード信号ＴＥＳＴＭＯＤＥを入力して、シフトレジスタ１６に与えるクロックＢＣＫを生成するクロック生成回路、２０は外部クロックＣＫ、テストモード信号ＴＥＳＴＭＯＤＥ及び制御回路１８で生成されるＦＢＭ（フェイル・ビット・マップ）情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥを入力して、有限状態遷移マシン１０、アドレス生成回路１２及びパターン生成回路１３に与えるクロックＦＣＫを生成するクロック生成回路である。
【００２６】
クロック生成回路２０は、制御回路１８が出力するＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”のときは、クロック出力端子２０ＡにクロックＦＣＫを出力し、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”のときは、クロック出力端子２０Ａを“１”に固定する。
【００２７】
２１はマルチプレクサであり、テスト時には、ＢＩＳＴ回路９からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送し、通常モード時には、ＣＰＵ等からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送するものである。
【００２８】
図２はシグネチャ解析回路１４、マスク回路１７及び制御回路１８の構成図である。シグネチャ解析回路１４のシフトレジスタ１６において、３０＿０〜３０＿３はセレクタ、３１＿０〜３１＿３はフリップフロップである。
【００２９】
本発明の一実施形態においては、セレクタ３０＿０とフリップフロップ３１＿０とでフリップフロップ部１６＿０が構成され、セレクタ３０＿１とフリップフロップ３１＿１とでフリップフロップ部１６＿１が構成され、セレクタ３０＿２とフリップフロップ３１＿２とでフリップフロップ部１６＿２が構成され、セレクタ３０＿３とフリップフロップ３１＿３とでフリップフロップ部１６＿３が構成されている。
【００３０】
セレクタ３０＿０は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿０が出力する比較結果信号Ｃ０又は後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮを選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿０が出力する比較結果信号Ｃ０を選択し、選択制御信号ＳＣ＝“１”のときは、後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮを選択する。フリップフロップ３１＿０は、クロックＢＣＫに制御されて、セレクタ３０＿０の出力信号を取り込むものである。
【００３１】
セレクタ３０＿１は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿１が出力する比較結果信号Ｃ１又はフリップフロップ３１＿０の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿１が出力する比較結果信号Ｃ１を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿０の出力信号を選択する。フリップフロップ３１＿１は、クロックＢＣＫに制御されて、セレクタ３０＿１の出力信号を取り込むものである。
【００３２】
セレクタ３０＿２は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿２が出力する比較結果信号Ｃ２又はフリップフロップ３１＿１の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿２が出力する比較結果信号Ｃ２を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿１の出力信号を選択する。フリップフロップ３１＿２は、クロックＢＣＫに制御されて、セレクタ３０＿２の出力信号を取り込むものである。
【００３３】
セレクタ３０＿３は、その選択制御信号入力端子に与えられる選択制御信号ＳＣに制御されて、比較回路１５＿３が出力する比較結果信号Ｃ３又はフリップフロップ３１＿２の出力信号を選択するものであり、選択制御信号ＳＣ＝“０”のときは、比較回路１５＿３が出力する比較結果信号Ｃ３を選択し、選択制御信号ＳＣ＝“１”のときは、フリップフロップ３１＿２の出力信号を選択する。フリップフロップ３１＿３は、クロックＢＣＫに制御されて、セレクタ３０＿３の出力信号を取り込むものである。
【００３４】
このように構成されたシフトレジスタ１６は、選択制御信号ＳＣ＝“０”のときは、パラレル入力型のデータレジスタとして機能し、比較回路１５＿０〜１５＿３が出力する比較結果信号Ｃ０〜Ｃ３をパラレル入力し、選択制御信号ＳＣ＝“１”のときは、シリアル入力型のシフトレジスタとして機能することになる。
【００３５】
また、マスク回路１７において、３２はＯＲ回路、３３はＡＮＤ回路である。ＯＲ回路３２は、後述するＦＢＭモード選択信号ＦＭＯＤＥをＬ能動入力端子に入力し、後述するシフトフラグ用フリップフロップの出力信号ＦＳＡＥＮとフリップフロップ３１＿０〜３１＿２の出力信号とをＯＲ処理した信号をＨ能動入力端子に入力するものである。
【００３６】
ＡＮＤ回路３３は、フリップフロップ３１＿３の出力信号を第１の入力端子に入力し、ＯＲ回路３２の出力信号を第２の入力端子に入力し、ＯＲ回路３２の出力信号をゲート信号としてフリップフロップ３１＿３の出力信号の通過を制御するものである。即ち、ＡＮＤ回路３３は、ＯＲ回路３２の出力信号＝“１”のときは、フリップフロップ３１＿３の出力信号を外部に出力し、ＯＲ回路３２の出力信号＝“０”のときは、フリップフロップ３１＿３の出力の外部への出力を禁止し、ＡＮＤ回路３３の出力を“０”に固定する。
【００３７】
また、制御回路１８において、３４はシフトイネーブル信号（ＳＥ）入力端子であり、シフトイネーブル信号ＳＥは、本発明の一実施形態内のフリップフロップを縦列接続してシフトレジスタとしてシフト動作を実行させるシフトモード時は“１”、ＢＩＳＴモード時は“０”とされるものである。
【００３８】
３５はＦＢＭモード選択信号（ＦＭＯＤＥ）入力端子であり、ＦＢＭモード選択信号ＦＭＯＤＥは、ＲＡＭ１の不良ビットの二次元表示（フェイル・ビット・マップ）情報を得るためのＦＢＭモード時は“１”、ＦＢＭモード時以外は“０”とされるものである。
【００３９】
３６はキャプチャ・イネーブル信号（ＣＥ）入力端子であり、キャプチャ・イネーブル信号ＣＥは、フリップフロップ３１＿０〜３１＿３にキャプチャ動作を実行させるキャプチャ時は“１”、非キャプチャ時は“０”とされるものである。
【００４０】
また、制御回路１８は、ＯＲ回路３７、４２、４３と、ＡＮＤ回路３８、４０、４４と、シフトフラグ用フリップフロップ３９と、セレクタ４１を備えている。ＯＲ回路３７は、セレクタ３０＿０〜３０＿３に与える選択制御信号ＳＣを出力するものであり、第１の入力端子をシフトイネーブル信号（ＳＥ）入力端子３４に接続し、第２の入力端子をＡＮＤ回路４４の出力端子に接続している。セレクタ３０＿０〜３０＿３は、その選択制御信号入力端子をＯＲ回路３７の出力端子に接続している。
【００４１】
ＡＮＤ回路３８は、Ｈ能動入力端子をキャプチャ・イネーブル信号（ＣＥ）入力端子３６に接続し、Ｌ能動入力端子をＡＮＤ回路４４の出力端子に接続し、フリップフロップ３９は、そのデータ入力端子ＤをＡＮＤ回路３８の出力端子に接続している。ＡＮＤ回路４０は、Ｌ能動入力端子をシフトイネーブル信号（ＳＥ）入力端子３４に接続し、Ｈ能動入力端子をＡＮＤ回路４４の出力端子に接続している。
【００４２】
セレクタ４１は、第１の入力端子を所定のフリップフロップ（図示せず）に接続し、第２の入力端子をフリップフロップ３９の正相出力端子Ｑに接続し、選択制御信号入力端子をＡＮＤ回路４０の出力端子に接続しており、ＡＮＤ回路４０の出力が“０”のときは、第１の入力端子を選択し、ＡＮＤ回路４０の出力が“１”のときは、第２の入力端子を選択する。
【００４３】
ＯＲ回路４２は、第１の入力端子をシフトフラグ用フリップフロップ３９の正相出力端子Ｑに接続し、第２の入力端子をフリップフロップ３１＿０の正相出力端子Ｑに接続し、第３の入力端子をフリップフロップ３１＿１の正相出力端子Ｑに接続し、第４の入力端子をフリップフロップ３１＿２の正相出力端子Ｑに接続している。
【００４４】
ＯＲ回路４３は、第１の入力端子をＯＲ回路４２の出力端子に接続し、第２の入力端子をフリップフロップ３１＿３の正相出力端子Ｑに接続している。ＡＮＤ回路４４は、第１の入力端子をＦＢＭモード選択信号入力端子３５に接続し、第２の入力端子をＯＲ回路４３の出力端子に接続している。
【００４５】
ＡＮＤ回路４４は、出力端子にＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥを出力するものであり、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥは、シフトレジスタ１６がキャプチャ動作を行うと、その後、シフトレジスタ１６にクロックＢＣＫで５サイクル分のシフト動作を強制的に実行させるための信号である。ここで、５サイクル分の「５」は、シフトフラグ用フリップフロップ３９とフリップフロップ３１＿０〜３１＿３の数である。
【００４６】
図３は本発明の一実施形態が搭載するＲＡＭ１のＢＩＳＴ手法によるテストを行うために本発明の一実施形態とテスタと不良情報解析装置とを接続した状態を示す図である。図３中、５０は本発明の一実施形態であり、５１はテストコード信号（ＭＤＩ）入力端子、５２は比較結果信号（ＭＤＯ）出力端子である。
【００４７】
５３はテスタであり、５４はテストコード格納メモリ、５５はテストコード信号（ＭＤＩ）出力端子、５６はテスタ５３のピン数に応じた１ワード分のデータと、テストの種類に応じたテストサイクル数を格納するための期待値メモリであり、本発明の一実施形態においては、ＢＩＳＴ回路９が出力する比較結果信号ＭＤＯに対応する期待値メモリ５６内のビットに“０”が格納される。
【００４８】
５７は比較結果信号（ＭＤＯ）入力端子、５８は比較結果信号ＭＤＯの各ビットと期待値メモリ５６が記憶する“０”とを比較する比較部、５９は比較部５８による比較結果を記憶するフェイルメモリ、６０は比較結果を出力するための比較結果出力端子である。
【００４９】
６１は不良情報解析装置であり、フェイルメモリ５９に格納された比較結果と、本発明の一実施形態５０内のテスト時のサイクル数（クロック数）に基づいて、不良ビットを二次元表示するためのフェイル・ビット・マップ情報（不良ビットの位置及びフェイルレベル情報）を得るためのものである。この不良情報解析装置６１は、テスタ５３内に設けても良い。
【００５０】
本発明の一実施形態５０が備えるＲＡＭ１のＢＩＳＴ手法によりテストを行う場合には、マルチプレクサ２１をＢＩＳＴ回路９からのライトイネーブル信号ＷＥ、アドレス信号Ａ０〜Ａ７及びデータＤｉ０〜Ｄｉ３をＲＡＭ１に転送できる状態とし、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈに対して順にテストパターンを構成するデータＤｉ０〜Ｄｉ３を書き込む。
【００５１】
そして、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈに対するテストパターンの書き込みが完了した後に、ＲＡＭ１のアドレス００ｈ〜アドレスＦＦｈから順にデータＤｏ０〜Ｄｏ３を読み出すと共に、パターン生成回路１３から期待値Ｅ０〜Ｅ３を比較部１５に与え、比較結果信号Ｃ０〜Ｃ３をシフトレジスタ１６、マスク回路１７及び比較結果信号出力端子５２を介してテスタ５３に転送する。
【００５２】
このようにすると、テスタ５３の比較部５８では、比較結果信号ＭＤＯの各ビットと期待値メモリ５８が記憶する“０”とが比較され、その比較結果がフェイルメモリ５９に格納される。そして、不良情報解析装置６１において、フェイルメモリ５９に格納された比較結果及び本発明の一実施形態５０内のテスト時のサイクル数に基づいて、不良ビットを二次元表示するためのフェイル・ビット・マップ情報が生成される。
【００５３】
図４はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を示すタイミングチャートであり、ＲＡＭ１のリードアドレス、クロックＢＣＫ、ＦＣＫ、シフトイネーブル信号ＳＥ、ＦＢＭモード選択信号ＦＭＯＤＥ、キャプチャ・イネーブル信号ＣＥ、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ、フリップフロップ３１＿０、３１＿１、３１＿２、３１＿３の出力信号、ＯＲ回路４２、３２の出力信号、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ、選択制御信号ＳＣ及び本発明の一実施形態５０が出力する比較結果信号ＭＤＯを示している。
【００５４】
また、図５〜図１２はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を示す回路図である。即ち、本発明の一実施形態においては、ＲＡＭ１のアドレス００ｈから記憶データＤｏ０〜Ｄｏ３を読み出す前のクロックＢＣＫの第ｎ−１サイクル以前においては、図５に示すように、シフトイネーブル信号ＳＥ＝“０”、ＦＢＭモード選択信号ＦＭＯＤＥ＝“１”、キャプチャ・イネーブル信号ＣＥ＝“０”とされる。この結果、ＡＮＤ回路３８の出力信号＝“０”、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”となる。
【００５５】
また、フリップフロップ３１＿０〜３１＿３の出力信号＝“０”となるように設定される。この結果、ＯＲ回路４２の出力信号＝“０”、ＯＲ回路４３の出力信号＝“０”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”、選択制御信号ＳＣ＝“０”となり、シフトレジスタ１６は、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をキャプチャできる状態となる。また、ＯＲ回路３２の出力信号＝“０”、比較結果信号ＭＤＯ＝“０”となる。また、ＡＮＤ回路４０の出力信号＝“０”となる。
【００５６】
そして、クロックＢＣＫの第ｎサイクルにおいては、ＲＡＭ１のアドレス００ｈから記憶データＤｏ０〜Ｄｏ３がリードされ、比較部１５において、出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３との比較が行われ、図６に示すように、比較結果信号Ｃ０〜Ｃ３が出力される。また、キャプチャ・イネーブル信号ＣＥ＝“１”とされる。この結果、ＡＮＤ回路３８の出力信号＝“１”となる。
【００５７】
この結果、クロックＢＣＫの第ｎ＋１サイクルにおいては、比較結果信号Ｃ０〜Ｃ３は、フリップフロップ３１＿０〜３１＿３にキャプチャされ、図７に示すように、フリップフロップ３１＿０の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿１の出力信号＝比較結果信号Ｃ１、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ２、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ３となる。
【００５８】
また、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“１”となり、シフトフラグ用フリップフロップ３９は、シフトフラグ“１”を出力する。この結果、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”となり、比較結果信号ＭＤＯ＝比較結果信号Ｃ３となる。また、ＯＲ回路４３＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”、ＡＮＤ回路３８の出力信号＝“０”となる。
【００５９】
この結果、セレクタ３０＿０はセレクタ４１の出力信号を選択する状態、セレクタ３０＿１はフリップフロップ３１＿０の出力信号を選択する状態、セレクタ３０＿２はフリップフロップ３１＿１の出力信号を選択する状態、セレクタ３０＿３はフリップフロップ３１＿２の出力信号を選択する状態になる。
【００６０】
また、ＡＮＤ回路４０の出力信号＝“１”となり、セレクタ４１は、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮを選択する状態となり、フリップフロップ３１＿０のデータ入力端子Ｄには、シフトフラグ用フリップフロップ３９が出力するシフトフラグ“１”が供給される状態となる。即ち、シフトレジスタ１６はシフト動作可能な状態となる。また、キャプチャ・イネーブル信号ＣＥ＝“０”とされる。
【００６１】
この結果、クロックＢＣＫの第ｎ＋２サイクルにおいては、図８に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０の出力信号＝シフトフラグ“１”、フリップフロップ３１＿１の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ１、フリップフロップ３１＿３の出力信号Ｃ２、比較結果信号ＭＤＯ＝比較結果信号Ｃ２となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。
【００６２】
この結果、クロックＢＣＫの第ｎ＋３サイクルにおいては、図９に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０の出力信号＝“０”、フリップフロップ３１＿１の出力信号＝シフトフラグ“１”、フリップフロップ３１＿２の出力信号＝比較結果信号Ｃ０、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ１、比較結果信号ＭＤＯ＝比較結果信号Ｃ１となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、ＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。
【００６３】
この結果、クロックＢＣＫの第ｎ＋４サイクルにおいては、図１０に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０、３１＿１の出力信号＝“０”、フリップフロップ３１＿２の出力信号＝シフトフラグ“１”、フリップフロップ３１＿３の出力信号＝比較結果信号Ｃ０、比較結果信号ＭＤＯ＝比較結果信号Ｃ０となる。なお、ＯＲ回路４２の出力信号＝“１”、ＯＲ回路３２の出力信号＝“１”、ＯＲ回路４３の出力信号＝“１”、マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“１”、選択制御信号ＳＣ＝“１”の状態は維持される。
【００６４】
この結果、クロックＢＣＫの第ｎ＋５サイクルにおいては、図１１に示すように、フリップフロップ３１＿３の出力信号＝“１”となるが、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０〜３１＿２の出力信号＝“０”、ＯＲ回路４２の出力信号＝“０”、ＯＲ回路３２の出力信号＝“０”となるので、フリップフロップ３１＿３が出力するシフトフラグ“１”は、ＡＮＤ回路３３によりマスクされ、比較結果信号ＭＤＯ＝“０”となる。
【００６５】
そして、クロックＢＣＫの第ｎ＋６サイクルにおいては、図１２に示すように、シフトフラグ用フリップフロップ３９の出力信号ＦＳＡＥＮ＝“０”、フリップフロップ３１＿０〜３１＿３の出力信号＝“０”、ＯＲ回路４３の出力＝“０”となる。
【００６６】
この結果、ＡＮＤ回路４４が出力するＦＢＭ情報取得用マクロ・テスト・シフトイネーブル信号ＦＭＴＳＥ＝“０”、ＯＲ回路３７が出力する選択制御信号ＳＣ＝“０”、ＡＮＤ回路４０の出力信号＝“０”となり、シフトレジスタ１６は、比較部１５が出力する比較結果信号Ｃ０〜Ｃ３をキャプチャできる状態に戻る。次に、同様にして、アドレス０１ｈの記憶データＤｏ０〜Ｄｏ３がリードされ、比較結果信号Ｃ０〜Ｃ３のシフトが行われ、以下、この動作がアドレスＦＦｈまで繰り返される。
【００６７】
図１３〜図１７はシフトレジスタ１６、マスク回路１７及び制御回路１８の動作を具体的に示すタイミングチャートであり、図１３はＲＡＭ１のアドレス００ｈ〜０２ｈの出力データＤｏ０〜Ｄｏ３が期待値Ｅ０〜Ｅ３に一致した場合、図１４はＲＡＭ１のアドレス００ｈの出力データＤｏ０が期待値Ｅ０と不一致の場合、図１５はＲＡＭ１のアドレス００ｈの出力データＤｏ１が期待値Ｅ１と不一致の場合、図１６はＲＡＭ１のアドレス００ｈの出力データＤｏ２が期待値Ｅ２と不一致の場合、図１７はＲＡＭ１のアドレス００ｈの出力データＤｏ３が期待値Ｅ３と不一致の場合を示している。
【００６８】
以上のように、本発明の一実施形態５０においては、ＢＩＳＴ回路９は、ＲＡＭ１のアドレス毎に出力データＤｏ０〜Ｄｏ３と期待値Ｅ０〜Ｅ３とを比較し、出力データと期待値が一致するビットの比較結果を“０”で表し、出力データと期待値が不一致のビットの比較結果を“１”で表す比較結果信号Ｃ０〜Ｃ３（ＭＤＯ）を外部にシリアル出力する。
【００６９】
そこで、テスタ５３内に本発明の一実施形態５０が出力する比較結果信号ＭＤＯの期待値を格納する期待値メモリ５６を備える必要があるが、比較結果信号ＭＤＯはシリアル出力され、かつ、正常ビットの値は“０”であるので、１個のＢＳＩＴ回路９が出力する比較結果信号ＭＤＯに対しては、期待値メモリ５６に、期待値として１ビットの“０”を格納すると共に、テストの種類に応じたテストサイクル数を格納すれば足りる。
【００７０】
即ち、本発明の一実施形態５０によれば、テスタ５３内に備えるべき期待値メモリ５６は、テスト対象メモリのアドレス毎の期待値を格納する必要はなく、テスタ５３のピン数に応じた１ワード分の容量と、テストの種類に応じたテストサイクル数を格納する容量があれば足りる。したがって、期待値メモリ５６の容量の大幅な削減を行うことができる。
【００７１】
また、テスタ５３に対する期待値情報として、比較結果信号ＭＤＯからの期待値としての“０”を含む１ワード分のデータと、テストの種類に応じたテストサイクル数を入力すれば足り、テスタ操作の簡易化を図ることができる。したがって、本発明の一実施形態によれば、テスタのコスト削減及びテスタ操作の簡易化によるテストのコスト削減を図ることができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の一実施形態の要部の構成図である。
【図２】本発明の一実施形態が備えるシグネチャ解析回路、マスク回路及び制御回路の構成図である。
【図３】本発明の一実施形態が搭載するＲＡＭのＢＩＳＴ手法によるテストを行うために本発明の一実施形態とテスタと不良情報解析装置とを接続した状態を示す図である。
【図４】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示すタイミングチャートである。
【図５】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図６】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図７】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図８】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図９】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図１０】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図１１】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図１２】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を示す回路図である。
【図１３】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。
【図１４】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。
【図１５】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。
【図１６】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。
【図１７】本発明の一実施形態が備えるＢＩＳＴ回路内のシフトレジスタ、マスク回路及び制御回路の動作を具体的に示すタイミングチャートである。
【符号の説明】
【００７３】
１…ＲＡＭ
２…ライトイネーブル信号（ＷＥ）入力端子
３…アドレス（Ａ０〜Ａ７）入力端子群
４…データ（Ｄｉ０〜Ｄｉ３）入力端子群
５〜８…データ（Ｄｏ０〜Ｄｏ３）出力端子
９…ＢＩＳＴ回路
１０…有限状態遷移マシン
１１…コマンド生成回路
１２…アドレス生成回路
１３…パターン生成回路
１４…シグネチャ解析回路
１５…比較部
１５＿０〜１５＿３…比較回路
１６…シフトレジスタ
１６＿０〜１６＿３…フリップフロップ部
１７…マスク回路
１８…制御回路
１９、２０…クロック生成回路
２１…マルチプレクサ
３０＿０〜３０＿３…セレクタ
３１＿０〜３１＿３…フリップフロップ
３２…ＯＲ回路
３３…ＡＮＤ回路
３４…シフトイネーブル信号（ＳＥ）入力端子
３５…ＦＢＭモード選択信号（ＦＭＯＤＥ）入力端子
３６…キャプチャ・イネーブル信号（ＣＥ）入力端子
３７…ＯＲ回路
３８…ＡＮＤ回路
３９…シフトフラグ用フリップフロップ
４０…ＡＮＤ回路
４１…セレクタ
４２、４３…ＯＲ回路
４４…ＡＮＤ回路
５０…本発明の一実施形態
５１…テストコード信号（ＭＤＩ）入力端子
５２…比較結果信号（ＭＤＯ）出力端子
５３…テスタ
５４…テストコード格納メモリ
５５…テストコード信号（ＭＤＩ）出力端子
５６…期待値メモリ
５７…比較結果信号（ＭＤＯ）入力端子
５８…比較部
５９…フェイルメモリ
６０…比較結果出力端子
６１…不良情報解析装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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