(57)【要約】【課題】電源電圧が低い場合にも、昇圧動作を行うことが可能な昇圧回路を提供する。【解決手段】この昇圧回路は、ドレイン領域４とゲート電極７とが電気的に接続され、ドレイン領域４に印加された電圧をソース領域３に伝達するための直列に接続された複数の電荷転送用トランジスタ１１〜１５と、電荷転送用トランジスタ１１〜１５と電気的に接続され、電圧を増幅するためのキャパシタ１６〜１９とを備えている。そして、複数の電荷転送用トランジスタ１１〜１５には、ゲート電極７とドレイン領域４との間にオフセット領域５が形成されている。【選択図】図１
2008005661.tif 000002
【特許請求の範囲】
【請求項１】
ソース／ドレインの一方とゲートとが電気的に接続され、前記ソース／ドレインの一方に印加された電圧を前記ソース／ドレインの他方に伝達するための直列に接続された複数のトランジスタと、
前記トランジスタと電気的に接続され、電圧を増幅するための増幅手段とを備え、
前記複数のトランジスタは、前記ゲートと前記ソース／ドレインの一方との間にオフセット領域が形成されたオフセットトランジスタを含む、昇圧回路。
【請求項２】
前記トランジスタのソース／ドレインの一方および他方は、第１不純物濃度を有する第１導電型の第１不純物領域の表面に、チャネル領域を挟むように所定の間隔を隔てて形成された第２不純物濃度を有する第２導電型の第２不純物領域を含み、
前記オフセット領域は、第１導電型を有するとともに、前記第１不純物領域の第１不純物濃度よりも高い第３不純物濃度を有する、請求項１に記載の昇圧回路。
【請求項３】
前記トランジスタは、しきい値電圧が０Ｖ近傍以下のｎチャネルトランジスタからなる、請求項１または２に記載の昇圧回路。
【請求項４】
前記トランジスタのソース／ドレインの一方および他方は、第１不純物濃度を有する第１導電型の第１不純物領域の表面に、チャネル領域を挟むように所定の間隔を隔てて形成された第２不純物濃度を有する第２導電型の第２不純物領域を含み、
前記チャネル領域は、第２導電型を有するとともに、前記第２不純物領域の第２不純物濃度よりも低い第４不純物濃度を有する、請求項３に記載の昇圧回路。
【請求項５】
前記増幅手段は、前記複数のトランジスタ間にそれぞれ接続された複数のキャパシタを含み、
所定の前記キャパシタには、高電圧と低電圧とが交互に印加され、
前記所定のキャパシタと隣接するキャパシタには、前記所定のキャパシタに高電圧が印加されている場合に低電圧が印加されるとともに、前記所定のキャパシタに低電圧が印加されている場合に高電圧が印加される、請求項１〜４のいずれか１項に記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、特に、直列に接続された複数のトランジスタを含む昇圧回路に関する。
【背景技術】
【０００２】
従来、直列に接続された複数のトランジスタを含む昇圧回路が知られている（たとえば、特許文献１参照）。
【０００３】
図１１は、上記特許文献１に開示された従来の昇圧回路の回路構成を説明するための概略図である。まず、図１１を参照して、上記特許文献１に開示された従来の昇圧回路の構成について説明する。
【０００４】
上記特許文献１に開示された従来の昇圧回路は、図１１に示すように、直列に接続された複数のエンハンスメント型のｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１と、各ｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１の間に接続されたキャパシタＣ１〜Ｃｎとを備えている。各ｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１は、ゲートがドレインに接続されている。また、ｎチャネルトランジスタＴｒ１のドレインには、電源電圧（Ｖｃｃ）が供給されている。また、ｎチャネルトランジスタＴｒｎ＋１のソースには、出力端子Ｔｏｕｔが接続されている。
【０００５】
各キャパシタＣ１〜Ｃｎは、ｐチャネルトランジスタのドレインとソースとを接続することにより構成されている。また、各キャパシタＣ１〜Ｃｎを構成するｐチャネルトランジスタのゲートは、各ｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１の間に接続されている。また、奇数段目の各キャパシタＣ１〜Ｃｎ−１を構成するｐチャネルトランジスタのソース／ドレイン側には、出力信号φが供給されているとともに、偶数段目の各キャパシタＣ２〜Ｃｎを構成するｐチャネルトランジスタのソース／ドレイン側には、出力信号／φが供給されている。なお、出力信号φは、Ｖｃｃ（高電圧）とＶｓｓ（低電圧）とが交互に変化するパルス信号であり、出力信号／φは、出力信号φの反転信号である。
【０００６】
次に、上記特許文献１に開示された従来の昇圧回路の昇圧動作について説明する。
【０００７】
まず、初段のｎチャネルトランジスタＴｒ１のドレインに電源電圧（Ｖｃｃ）が供給されるとともに、その電源電圧（Ｖｃｃ）がｎチャネルトランジスタＴｒ１のソースに伝達される。そして、キャパシタＣ１にＶｃｃ（高電圧）の出力信号φが供給されることにより、ｎチャネルトランジスタＴｒ１のソースに伝達された電圧が昇圧されるとともに、その昇圧された電圧がｎチャネルトランジスタＴｒ２のドレインからソースに伝達される。その後、キャパシタＣ２にＶｃｃ（高電圧）の出力信号／φが供給されることにより、その昇圧された電圧がさらに昇圧されるとともに、そのさらに昇圧された電圧がｎチャネルトランジスタＴｒ３のドレインからソースに伝達される。
【０００８】
その後、出力信号φおよび／φのパルス信号が交互に変化することによって、ｎチャネルトランジスタＴｒ３〜Ｔｒｎを介して伝達された電圧が、それぞれ、キャパシタＣ３〜Ｃｎにより昇圧される。そして、ｎチャネルトランジスタＴｒｎ＋１を介して出力端子Ｔｏｕｔから昇圧された電圧が出力される。
【０００９】
【特許文献１】特開平５−２８７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記特許文献１に開示された従来の昇圧回路では、各ｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１が、ドレインとゲートとが電気的にショートされた構成であるため、ドレインからソースへ電圧を伝達する際に、しきい値電圧（Ｖｔ）分の電圧降下が発生する。このため、上記特許文献１に開示された従来の昇圧回路では、各ｎチャネルトランジスタＴｒ１〜Ｔｒｎ＋１がしきい値電圧（Ｖｔ）分だけ低い電圧しか伝達することができないという不都合が生じる。このような構成において、ｎチャネルトランジスタＴｒ１のドレインに供給される電源電圧（Ｖｃｃ）が低電圧化されてしきい値電圧（Ｖｔ）に近くなることにより、昇圧された電圧がしきい値電圧（Ｖｔ）以下になる場合には、昇圧された電圧をｎチャネルトランジスタを介して伝達することができないので、昇圧動作が行えないなどの問題点がある。
【００１１】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、電源電圧が低い場合にも、昇圧動作を行うことが可能な昇圧回路を提供することである。
【課題を解決するための手段および発明の効果】
【００１２】
上記目的を達成するために、この発明の一の局面における昇圧回路は、ソース／ドレインの一方とゲートとが電気的に接続され、ソース／ドレインの一方に印加された電圧をソース／ドレインの他方に伝達するための直列に接続された複数のトランジスタと、トランジスタと電気的に接続され、電圧を増幅するための増幅手段とを備え、複数のトランジスタは、ゲートとソース／ドレインの一方との間にオフセット領域が形成されたオフセットトランジスタを含む。
【００１３】
この発明の一の局面による昇圧回路では、上記のように、ソース／ドレインの一方とゲートとが電気的に接続され、ソース／ドレインの一方に印加された電圧をソース／ドレインの他方に伝達するための直列に接続された複数のトランジスタと、電圧を増幅するための増幅手段とを設けるとともに、複数のトランジスタを、ゲートとソース／ドレインの一方との間にオフセット領域が形成されたオフセットトランジスタを含むように構成することによって、複数のトランジスタとしてデプレッション型またはイントリンシック型のトランジスタを用いることによりしきい値電圧を０Ｖ近傍以下にして、ソース／ドレインの一方からソース／ドレインの他方に電圧が伝達される際のしきい値電圧分の電圧降下が発生するのを抑制する場合にも、ゲートとソース／ドレインの一方との間に形成されたオフセット領域により、ソース／ドレインの他方からソース／ドレインの一方に電流が逆流するのを抑制することができる。このように、しきい値電圧分の電圧降下を抑制しながら、電流が逆流するのを抑制することができるので、電源電圧が低い場合にも、昇圧動作を行うことができる。
【００１４】
上記一の局面による昇圧回路において、好ましくは、トランジスタのソース／ドレインの一方および他方は、第１不純物濃度を有する第１導電型の第１不純物領域の表面に、チャネル領域を挟むように所定の間隔を隔てて形成された第２不純物濃度を有する第２導電型の第２不純物領域を含み、オフセット領域は、第１導電型を有するとともに、第１不純物領域の第１不純物濃度よりも高い第３不純物濃度を有する。このように構成すれば、第１不純物濃度よりも高い第３不純物濃度を有するオフセット領域により、増幅手段によりソース／ドレインの他方の電位がソース／ドレインの一方の電位よりも高くなった際に、ゲートとソース／ドレインの一方との間に位置するオフセット領域に空乏層が形成されるのをより抑制することができるので、ソース／ドレインの他方からソース／ドレインの一方に電流が逆流するのをより抑制することができる。
【００１５】
上記一の局面による昇圧回路において、好ましくは、トランジスタは、しきい値電圧が０Ｖ近傍以下のｎチャネルトランジスタからなる。このように構成すれば、ソース／ドレインの一方からソース／ドレインの他方に電圧が伝達される際に、しきい値電圧分の電圧降下が発生するのを抑制することができるので、電源電圧が低い場合にも、容易に、昇圧動作を行うことができる。
【００１６】
この場合において、好ましくは、トランジスタのソース／ドレインの一方および他方は、第１不純物濃度を有する第１導電型の第１不純物領域の表面に、チャネル領域を挟むように所定の間隔を隔てて形成された第２不純物濃度を有する第２導電型の第２不純物領域を含み、チャネル領域は、第２導電型を有するとともに、第２不純物領域の第２不純物濃度よりも低い第４不純物濃度を有する。このように構成すれば、容易に、しきい値電圧が０Ｖ以下のデプレッション型のｎチャネルトランジスタを形成することができる。
【００１７】
上記一の局面による昇圧回路において、好ましくは、増幅手段は、複数のトランジスタ間にそれぞれ接続された複数のキャパシタを含み、所定のキャパシタには、高電圧と低電圧とが交互に印加され、所定のキャパシタと隣接するキャパシタには、所定のキャパシタに高電圧が印加されている場合に低電圧が印加されるとともに、所定のキャパシタに低電圧が印加されている場合に高電圧が印加される。このように構成すれば、トランジスタによる電圧の転送と、キャパシタによる電圧の増幅とを交互に繰り返し行うことにより、容易に、昇圧動作を行うことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて説明する。
【００１９】
図１は、本発明の一実施形態による昇圧回路の回路構成を説明するための概略図である。図２は、図１に示した一実施形態による昇圧回路の電荷転送用トランジスタの構造を示した断面図である。まず、図１および図２を参照して、本実施形態による昇圧回路の構成について説明する。
【００２０】
本実施形態による昇圧回路は、図１に示すように、デプレッション型のｎチャネルトランジスタからなる電荷転送用トランジスタ１１〜１５と、デプレッション型のｐチャネルトランジスタからなるキャパシタ１６〜１９とを備えている。この電荷転送用トランジスタ１１〜１５は、デプレッション型のｎチャネルトランジスタからなることによって、しきい値電圧が０Ｖ以下になるように構成されている。すなわち、電荷転送用トランジスタ１１〜１５は、ソース−ゲート間の電位差Ｖｇｓが０Ｖの場合にもオン状態になるように構成されている。なお、電荷転送用トランジスタ１１〜１５は、本発明の「トランジスタ」および「オフセットトランジスタ」の一例であり、キャパシタ１６〜１９は、本発明の「増幅手段」の一例である。
【００２１】
各電荷転送用トランジスタ１１〜１５は、図１および図２に示すように、ドレイン領域４に印加された電圧をソース領域３に伝達するために設けられている。また、各電荷転送用トランジスタ１１〜１５は、ドレイン領域４とゲート電極７とが電気的に接続されているとともに、直列に接続されている。具体的には、電荷転送用トランジスタ１１のソース領域３は、ノードＮ１に接続され、電荷転送用トランジスタ１２のドレイン領域４およびソース領域３は、それぞれ、ノードＮ１およびＮ２に接続されている。また、電荷転送用トランジスタ１３のドレイン領域４およびソース領域３は、それぞれ、ノードＮ２およびＮ３に接続され、電荷転送用トランジスタ１４のドレイン領域４およびソース領域３は、それぞれ、ノードＮ３およびＮ４に接続され、電荷転送用トランジスタ１５のドレイン領域４は、ノードＮ４に接続されている。また、電荷転送用トランジスタ１１のドレイン領域４には、電源電圧（Ｖｃｃ）が供給されている。また、電荷転送用トランジスタ１５のソース領域３には、出力端子Ｔｏｕｔが接続されている。
【００２２】
各キャパシタ１６〜１９は、電圧を増幅するために設けられている。また、各キャパシタ１６〜１９は、デプレッション型のｐチャネルトランジスタのドレイン領域とソース領域とを接続することにより構成されている。また、各キャパシタ１６〜１９を構成するｐチャネルトランジスタのゲート電極は、それぞれ、ノードＮ１〜Ｎ４に接続されている。また、奇数段目のキャパシタ１６および１８を構成するｐチャネルトランジスタのソース領域およびドレイン領域側には、出力信号φが供給されているとともに、偶数段目のキャパシタ１７および１９を構成するｐチャネルトランジスタのソース領域およびドレイン領域側には、出力信号／φが供給されている。なお、出力信号φは、Ｖｃｃ（高電圧（電源電圧））とＶｓｓ（低電圧）とが交互に変化するパルス信号であり、出力信号／φは、出力信号φの反転信号である。また、各電荷転送用トランジスタ１２〜１５のゲート容量と、各キャパシタ１６〜１９の容量とのカップリング比は、１：１０になるように構成されている。
【００２３】
ここで、本実施形態による各電荷転送用トランジスタ１１〜１５の断面構造としては、図２に示すように、ｐ型シリコン基板１の表面に、チャネル領域２を挟むように所定の間隔を隔てて、ソース領域３と、ドレイン領域４およびオフセット領域５とが形成されている。また、ソース領域３は、高濃度不純物領域３ａと、高濃度不純物領域３ａとゲート電極７との間に形成されているとともに、高濃度不純物領域３ａの不純物濃度（Ｎ＋）よりも低いｎ型の不純物濃度（Ｎ−）を有する低濃度不純物領域３ｂとからなる。なお、低濃度不純物領域３ｂは、高濃度不純物領域３ａよりも小さい深さを有する。これにより、ソース領域３は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。また、オフセット領域５は、ドレイン領域４とゲート電極７との間に形成されているとともに、ｐ型シリコン基板１の不純物濃度よりも高いｐ型の不純物濃度（Ｐ−）を有する。なお、ｐ型シリコン基板１は、本発明の「第１不純物領域」の一例であり、ソース領域３の高濃度不純物領域３ａおよびドレイン領域４は、本発明の「第２不純物領域」の一例である。
【００２４】
また、本実施形態では、チャネル領域２は、ソース領域３の低濃度不純物領域３ｂの不純物濃度（Ｎ−）よりも低いｎ型の不純物濃度（Ｎ−−）を有する。チャネル領域２上には、ゲート絶縁膜６を介してゲート電極７が形成されている。また、ゲート電極７の両側面には、サイドウォール絶縁膜８が形成されている。なお、チャネル領域２と、ソース領域３と、ドレイン領域４と、オフセット領域５と、ゲート絶縁膜６と、ゲート電極７とによって、各電荷転送用トランジスタ１１〜１５が構成されている。
【００２５】
図３および図４は、本発明の一実施形態による昇圧回路の電荷転送用トランジスタの動作を説明するための断面図である。次に、図１、図３および図４を参照して、本実施形態による昇圧回路の昇圧動作について説明する。
【００２６】
まず、図１に示すように、電荷転送用トランジスタ１１のドレイン領域４に電源電圧（Ｖｃｃ）が供給される。そして、電荷転送用トランジスタ１１のしきい値電圧が０Ｖ以下であることにより、ドレイン領域４に供給された電源電圧（Ｖｃｃ）がしきい値電圧分降下することなくソース領域３（ノードＮ１）に伝達される。具体的には、電荷転送用トランジスタ１１のドレイン領域４の電位がソース領域３の電位よりも高いことにより、図３に示すように、ドレイン領域４の周囲にはオフセット領域５を覆うように空乏層１０が形成される。したがって、ソース領域３からチャネル領域２を介して空乏層１０に到達した電荷は、ドレイン領域４の高電位に引っ張られてドレイン領域４に到達する。これにより、電荷転送用トランジスタ１１のドレイン領域４からソース領域３に電流が流れるので、ドレイン領域４の電源電圧（Ｖｃｃ）がソース領域３（ノードＮ１）に伝達される。
【００２７】
次に、Ｖｃｃ（高電圧）の出力信号φがキャパシタ１６に供給されることにより、ノードＮ１の電位が昇圧される。具体的には、電荷転送用トランジスタ１２のゲート容量とキャパシタ１６の容量とのカップリング比を１：１０とした場合に、ノードＮ１の電位がＶｃｃ＋１０／１１Ｖｃｃ＝２１／１１Ｖｃｃに昇圧される。このとき、ノードＮ１の電位が電荷転送用トランジスタ１１のドレイン領域４側の電位よりも高くなる。この場合にも、図４に示すように、オフセット領域５により、ドレイン領域４からソース領域３に電荷が逆流するのが抑制されるので、電荷転送用トランジスタ１１のソース領域３からドレイン領域４に電流が逆流するのが抑制される。
【００２８】
また、このとき、キャパシタ１７にＶｓｓ（低電圧）の出力信号／φが供給されているとともに、電荷転送用トランジスタ１２のしきい値電圧が０Ｖ以下であることにより、ノードＮ１の電位が２１／１１Ｖｃｃからしきい値電圧分降下することなく、電荷転送用トランジスタ１２を介してノードＮ２に伝達される。その後、Ｖｃｃ（高電圧）の出力信号／φがキャパシタ１７に供給されることにより、ノードＮ２の電位が２１／１１Ｖｃｃから２１／１１Ｖｃｃ＋１０／１１Ｖｃｃ＝３１／１１Ｖｃｃに昇圧される。このとき、キャパシタ１６にＶｓｓ（低電圧）の出力信号φが供給されていることにより、ノードＮ２の電位がノードＮ１の電位よりも高くなる。この場合にも、図４に示すように、オフセット領域５により、ドレイン領域４からソース領域３に電荷が逆流するのが抑制されるので、電荷転送用トランジスタ１２のソース領域３からドレイン領域４に電流が逆流するのが抑制される。
【００２９】
また、このとき、キャパシタ１８にＶｓｓ（低電圧）の出力信号φが供給されているとともに、電荷転送用トランジスタ１３のしきい値電圧が０Ｖ以下であることにより、ノードＮ２の電位が３１／１１Ｖｃｃからしきい値電圧分降下することなく、電荷転送用トランジスタ１３を介してノードＮ３に伝達される。その後、Ｖｃｃ（高電圧）の出力信号φがキャパシタ１８に供給されることにより、ノードＮ３の電位が３１／１１Ｖｃｃから３１／１１Ｖｃｃ＋１０／１１Ｖｃｃ＝４１／１１Ｖｃｃに昇圧される。このとき、キャパシタ１７にＶｓｓ（低電圧）の出力信号／φが供給されていることにより、ノードＮ３の電位がノードＮ２の電位よりも高くなる。この場合にも、図４に示すように、オフセット領域５により、ドレイン領域４からソース領域３に電荷が逆流するのが抑制されるので、電荷転送用トランジスタ１３のソース領域３からドレイン領域４に電流が逆流するのが抑制される。
【００３０】
また、このとき、キャパシタ１９にＶｓｓ（低電圧）の出力信号／φが供給されているとともに、電荷転送用トランジスタ１４のしきい値電圧が０Ｖ以下であることにより、ノードＮ３の電位が４１／１１Ｖｃｃからしきい値電圧分降下することなく、電荷転送用トランジスタ１４を介してノードＮ４に伝達される。その後、Ｖｃｃ（高電圧）の出力信号／φがキャパシタ１９に供給されることにより、ノードＮ４の電位が４１／１１Ｖｃｃから４１／１１Ｖｃｃ＋１０／１１Ｖｃｃ＝５１／１１Ｖｃｃに昇圧される。このとき、キャパシタ１８にＶｓｓ（低電圧）の出力信号φが供給されていることにより、ノードＮ４の電位がノードＮ３の電位よりも高くなる。この場合にも、図４に示すように、オフセット領域５により、ドレイン領域４からソース領域３に電荷が逆流するのが抑制されるので、電荷転送用トランジスタ１４のソース領域３からドレイン領域４に電流が逆流するのが抑制される。
【００３１】
そして、ノードＮ４の電位が５１／１１Ｖｃｃからしきい値電圧分降下することなく、電荷転送用トランジスタ１５を介して出力端子Ｖｏｕｔから出力される。
【００３２】
本実施形態では、上記のように、ゲート電極７とドレイン領域４との間にオフセット領域５が形成された複数のデプレッション型の電荷転送用トランジスタ１１〜１５を設けることによって、ドレイン領域４からソース領域３に電圧が伝達される際のしきい値電圧分の電圧降下が発生するのを抑制することができるとともに、ソース領域３からドレイン領域４に電流が逆流するのを抑制することができる。このため、電源電圧（Ｖｃｃ）が低い場合にも、昇圧動作を行うことができる。
【００３３】
また、本実施形態では、オフセット領域５を、ｐ型シリコン基板１の不純物濃度よりも高いｐ型の不純物濃度（Ｐ−）を有するように構成することによって、ソース領域３の電位がドレイン領域４の電位よりも高くなった際に、ゲート電極７とドレイン領域４との間に位置するオフセット領域５に空乏層が形成されるのをより抑制することができるので、ソース領域３からドレイン領域４に電流が逆流するのをより抑制することができる。
【００３４】
また、本実施形態では、チャネル領域２を、ソース領域３の低濃度不純物領域３ｂの不純物濃度（Ｎ−）よりも低いｎ型の不純物濃度（Ｎ−−）を有するように構成することによって、容易に、しきい値電圧が０Ｖ以下のデプレッション型のｎチャネルトランジスタからなる電荷転送用トランジスタ１１〜１５を形成することができる。
【００３５】
また、本実施形態では、奇数段目のキャパシタ１６および１８を構成するｐチャネルトランジスタのソース領域３およびドレイン領域４側に、出力信号φを供給するとともに、偶数段目のキャパシタ１７および１９を構成するｐチャネルトランジスタのソース領域３およびドレイン領域４側に、出力信号／φを供給することによって、電荷転送用トランジスタ１１〜１５による電圧の転送と、キャパシタ１６〜１９による電圧の増幅とを交互に繰り返し行うことにより、容易に、昇圧動作を行うことができる。
【００３６】
図５〜図９は、本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。次に、図２および図５〜図９を参照して、本実施形態による昇圧回路の電荷転送用トランジスタ１１〜１５の製造方法について説明する。
【００３７】
まず、図５に示すように、ｐ型シリコン基板１の表面にチャネル領域２を形成するために、リンイオン（Ｐ＋）を、約４０ｋｅＶの注入エネルギおよび約５×１０１２ｃｍ−２の注入量でイオン注入する。これにより、後述するソース領域３の低濃度不純物領域３ｂおよびオフセット領域５よりも浅い領域に、ソース領域３の低濃度不純物領域３ｂの不純物濃度（Ｎ−）よりも低いｎ型の不純物濃度（Ｎ−−）を有するチャネル領域２が形成される。
【００３８】
次に、図６に示すように、ｐ型シリコン基板１の表面を熱酸化することにより、シリコン酸化膜６ａを形成する。その後、シリコン酸化膜６ａの上面上に、ポリシリコン膜を形成した後、フォトリソグラフィ技術およびドライエッチング技術を用いて、ポリシリコン膜をパターニングすることによって、図６に示すようなゲート電極７が形成される。
【００３９】
次に、図７に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜６ａおよびゲート電極７上の所定領域にレジスト膜３０を形成する。そして、レジスト膜３０およびゲート電極７をマスクとして、ｐ型シリコン基板１の表面に、リンイオン（Ｐ＋）を、約５０ｋｅＶの注入エネルギおよび約３×１０１３ｃｍ−２の注入量でイオン注入する。これにより、後述する高濃度不純物領域３ａよりも浅い領域に、低濃度不純物領域３ｂが形成される。この後、レジスト膜３０を除去する。
【００４０】
次に、図８に示すように、フォトリソグラフィ技術を用いて、シリコン酸化膜６ａおよびゲート電極７上の所定領域にレジスト膜３１を形成する。そして、レジスト膜３１およびゲート電極７をマスクとして、ｐ型シリコン基板１の表面に、ボロンイオン（Ｂ＋）を、約３０ｋｅＶの注入エネルギおよび約７×１０１２ｃｍ−２の注入量でイオン注入する。これにより、後述するドレイン領域４よりも浅い領域に、ｐ型シリコン基板１の不純物濃度よりも高いｐ型の不純物濃度（Ｐ−）を有するオフセット領域５が形成される。この後、レジスト膜３１を除去する。
【００４１】
次に、全面を覆うように、シリコン酸化膜を形成した後、エッチバックすることにより、図９に示すように、ゲート電極７の両側面に、サイドウォール絶縁膜８が形成される。また、このサイドウォール絶縁膜８の形成のためのエッチバックにより、シリコン酸化膜６ａがパターニングされてゲート絶縁膜６も同時に形成される。
【００４２】
次に、ゲート電極７と、サイドウォール絶縁膜８とをマスクとして、ｐ型シリコン基板１の表面に、砒素イオン（Ａｓ＋）を約７０ｋｅＶの注入エネルギおよび約５×１０１５ｃｍ−２の注入量でイオン注入する。これにより、ソース領域３の高濃度不純物領域３ａおよびドレイン領域４が形成される。このようにして、図２に示したような本実施形態による昇圧回路の電荷転送用トランジスタ１１〜１５が形成される。
【００４３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４４】
たとえば、上記実施形態では、５つの電荷転送用トランジスタ１１〜１５と、４つのキャパシタ１６〜１９とを設ける例を示したが、本発明はこれに限らず、出力したい電圧の大きさに応じて、２つ以上の電荷転送用トランジスタと、１つ以上のキャパシタとを設けるようにしてもよい。
【００４５】
また、上記実施形態では、チャネル領域２がｎ型の不純物領域からなることにより、デプレッション型である電荷転送用トランジスタ１１〜１５を用いる例を示したが、本発明はこれに限らず、しきい値電圧が実質的に０Ｖ近傍以下であれば、図１０に示した本実施形態の変形例のように、ｐ型シリコン基板１の表面に不純物を注入しないことにより形成される実質的に真性なチャネル領域２１を有するイントリンシック型の電荷転送用トランジスタ２０を用いてもよい。
【００４６】
また、上記実施形態では、オフセット領域５がｐ型シリコン基板１の不純物濃度よりも高いｐ型の不純物濃度（Ｐ−）を有する例を示したが、本発明はこれに限らず、オフセット領域の不純物濃度がｐ型シリコン基板の不純物濃度と同じであってもよい。
【００４７】
また、上記実施形態では、ｐ型シリコン基板１の表面に、電荷転送用トランジスタ１１〜１５を構成するソース領域３と、ドレイン領域４およびオフセット領域５とを形成する例を示したが、本発明はこれに限らず、シリコン基板の表面にｐ型ウェル領域を形成するとともに、そのｐ型ウェル領域の表面に、電荷転送用トランジスタを構成するソース領域、ドレイン領域およびオフセット領域を形成するようにしてもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の一実施形態による昇圧回路の回路構成を説明するための概略図である。
【図２】図１に示した一実施形態による昇圧回路の電荷転送用トランジスタの構造を示した断面図である。
【図３】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの動作を説明するための断面図である。
【図４】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの動作を説明するための断面図である。
【図５】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。
【図６】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。
【図７】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。
【図８】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。
【図９】本発明の一実施形態による昇圧回路の電荷転送用トランジスタの製造方法を説明するための断面図である。
【図１０】本発明の一実施形態の変形例による昇圧回路の電荷転送用トランジスタの構造を示した断面図である。
【図１１】従来の昇圧回路の回路構成を説明するための概略図である。
【符号の説明】
【００４９】
１  ｐ型シリコン基板（第１不純物領域）
２、２１  チャネル領域
３  ソース領域
３ａ  高濃度不純物領域（第２不純物領域）
４  ドレイン領域（第２不純物領域）
５  オフセット領域
７  ゲート電極
１１〜１５、２０  電荷転送用トランジスタ（トランジスタ、オフセットトランジスタ）
１６〜１９  キャパシタ（増幅手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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