(57)【要約】【課題】ＥＭＩノイズの発生源であるＬＳＩチップからのＥＭＩノイズを解析することができる電磁障害ノイズ解析方法を提供する。【解決手段】ＬＳＩチップ内の回路が発生する電磁障害ノイズを解析するための回路シミュレーション方法において、電源線９と、接地線１０と、電源線９と接地線１０の間に接続されたＮＡＮＤ回路１１と、電源線９と接地線１０の間に接続されたデカップリング容量Cdと、電源線に挿入された抵抗Rとを含むＬＳＩチップ内の回路モデルを準備し、前記回路モデルを用いて、回路シミュレーションを実行して、前記電源線９に流れる電流を取得し、前記電流をフーリエ変換することにより、電流スペクトラムを取得する。【選択図】図２
2008225962.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路チップ内の回路が発生する電磁障害ノイズを解析するための電磁障害ノイズ解析方法において、
電源線と、接地線と、電源線と接地線の間に接続された回路と、電源線と接地線の間に接続されたデカップリング容量と、電源線に挿入された抵抗とを含むＬＳＩチップ内の回路モデルを準備し、
前記回路モデルを用いて、回路シミュレーションを実行して、前記電源線に流れる電流を取得し、
前記電流をフーリエ変換することにより、電流スペクトラムを取得することを特徴とする電磁障害ノイズ解析方法。
【請求項２】
前記ＬＳＩチップ内の回路モデルに、ＬＳＩチップ外の部品及び配線を含む回路モデルが付加されていることを特徴とする請求項１に記載の電磁障害ノイズ解析方法。
【請求項３】
前記回路は水晶発振回路であることを特徴とする請求項１または請求項２に記載の電磁障害ノイズ解析方法。
【請求項４】
前記回路モデルを用いて、回路シミュレーションを実行して、前記電源線の電圧ノイズを取得することを特徴とする請求項１、２、３のいずれかに記載の電磁障害ノイズ解析方法。
【請求項５】
前記電流スペクトラム及び前記電圧ノイズに基づいて、前記デカップリング容量及び前記抵抗の最適値を決定することを特徴とする請求項４に記載の電磁障害ノイズ解析方法。
【請求項６】
請求項１乃至６のいずれかに記載の電磁障害ノイズ解析方法を用いて設計された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電磁障害ノイズ解析方法に関し、特に、ＬＳＩチップ内の回路が発生する電磁障害ノイズを解析するための電磁障害ノイズ解析方法に関する。
【背景技術】
【０００２】
半導体大規模集積回路（ＬＳＩ）の市場は、ＰＣ、モバイル、デジタル家電、車・航空機、医療・バイオ機器等広範囲である。半導体微細加工技術の進化につれて、ますます大規模化し、また動作周波数や消費電力も増加している。このため、ＬＳＩチップ（以下、単に、チップという）から生じる電流変化がパッケージ（以下、ＰＫＧという）やプリント回路基板（以下、ＰＣＢという。ＰＣＢはprint circuit boardの略である）等を通して空間に電磁波を放射する、いわゆる電磁障害（以下、ＥＭＩという。ＥＭＩは electromagnetic interferenceの略である）が問題になってきている[非特許文献1-7を参照]。
【０００３】
ＥＭＩノイズは電子機器の外部に放射されて生じる機器間の干渉もしくは人体への影響と、機器内部のＬＳＩ同士の干渉によって回路が誤動作する問題に分けられる。前者は筐体や機器のシールディング等外側の対策で済むが、後者はチップ、ＰＫＧ、ＰＣＢでの対策が必要になる。例えば車載用ＬＳＩではラジオ、オーディオ、ナビゲーション等制御する機能を搭載するのでそれらに使われる周波数の干渉を防止する必要がある。
【０００４】
ＥＭＩノイズの対策は従来チップの外（例えばＰＣＢ上）で行っていた[非特許文献4,5を参照]が、近年はＬＳＩの用途に応じて、チップ内対策が重要となってきている。しかしながら、チップ設計者にとって、ＬＳＩが実際の機器内の部品としてどのように電磁放射されているのかを厳密にシミュレーションするのは難しい。
【０００５】
なぜなら、開発、製造、パッケージング、セットは部門が違うだけではなく、会社も違う場合が多いので、例えばＰＣＢの設計データを入手するのは困難であり、また設計前段階では当然そのデータはない。すなわち、チップ設計者がＰＣＢ上のアンテナを予想してＣＰＵコストの高い電磁界解析ツールを使って、発生源のチップの影響を厳密に電界・磁界強度として解析するのは通常のＬＳＩ設計では現実的でない。
【０００６】
チップからのノイズ発生の要因として、同時スイッチング・ノイズ（SSN）があり、その解析方法が提案されている[非特許文献1-3を参照]。またチップ内のモデリングが提案されている[非特許文献6,7を参照]。これらの報告された内容は、全体回路のシミュレーション[非特許文献2を参照]、実測からのチップ内のシンプル等価回路のモデリング[非特許文献3,6,7を参照]、チップの外側での対策や効果[非特許文献4,5を参照]に分類される。
【非特許文献１】ＡＳＩＣ設計環境の下でのＥＭＩノイズ解析IEEE Trans. Computer-Aided Design, vol. 19, no. 11, pp. 1337-1346, Nov. 2000.
【非特許文献２】ゲートレベルシミュレータによるＥＭＩノイズ解析 in Proc. ISQED, pp. 129-136, Mar. 2000.
【非特許文献３】ＣＭＯＳデバイスパッケージにおける電磁放射及び同時スイッチングノイズ   in Proc. Electronic Components and Technology Conf., pp. 781-785, May 2000.
【非特許文献４】多層プリント回路基板上のパワーバス・デカップリング IEEE Trans. Electromagnetic Compatibility, vol. 37, no. 2, pp. 155-166, May 1995.
【非特許文献５】ＳＰＩＣＥに基づくＰＣＢと関連構造からの放射の解析in Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 320-325, Aug. 1996.
【非特許文献６】ＬＳＩの電源電流モデル及びデジタルＰＣＢのＥＭＩノイズシミュレーションのためのパラメータ特定  in Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 1185-1190, Aug. 2001.
【非特許文献７】負荷依存性を持ったＥＭＩノイズシミュレーションのためＩＣ／ＬＳＩの電源電流モデリングin Proc. IEEE Int. Symp. Electromagnetic Compatibility, pp. 16-21, Aug. 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、全体回路のシミュレーションは準備と解析に時間を要し、実測からのモデリングはＬＳＩを製造してからではないとわからないという課題がある。設計の前段階でチップ内対策を行うための解析方法はあまり報告されていない。また、クリスタル発振回路の一般的な設計方法は良く知られているが、水晶発振子X ’talに起因するＥＭＩノイズに関して、チップ内対策の効果を詳細に解析した報告はない。そこで、本発明は、チップ設計者のために、ＥＭＩノイズの発生源であるチップからのＥＭＩノイズを解析する電磁障害ノイズ解析方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明はＬＳＩチップ内の回路が発生する電磁障害ノイズを解析するための電磁障害ノイズ解析方法において、電源線と、接地線と、電源線と接地線の間に接続された回路と、電源線と接地線の間に接続されたデカップリング容量と、電源線に挿入された抵抗とを含むＬＳＩチップ内の回路モデルを準備し、前記回路モデルを用いて、回路シミュレーションを実行して、前記電源線に流れる電流を取得し、前記電流をフーリエ変換することにより、電流スペクトラムを取得することを特徴とする。
【発明の効果】
【０００９】
本発明の電磁障害ノイズ解析方法によれば、ＥＭＩノイズの発生源であるＬＳＩチップからのＥＭＩノイズを解析することができる。特に、デカップリング容量及び電源線に挿入する抵抗はＥＭＩノイズの低減に有効であるが、本発明によれば、これらの最適値を決定することができるので、ＬＳＩチップの設計者にとって有用なシミュレーション・ツールを提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について詳しく説明する。
【００１１】
（１）本発明の概要
本発明は、チップ設計者のために、ＥＭＩノイズの発生源であるチップからのノイズを解析する方法と対策を提供するものである。解析は回路シミュレーション（SPICE）ベースで電流や電圧の変化として評価する。チップからのノイズにはチップの内部回路ブロックや入出力回路（I/O）の同時スイッチングがあり、前者の内部回路ブロックは一般に周辺に比べ電圧が低いが消費電力が大きく、後者の入出力回路は通常では電圧が高く周波数が低い。これらのノイズ対策として一般に空き領域へデカップリング容量（バイパス・コンデンサとも言う）を挿入している。本発明者の経験では、内部回路ブロックや通常の入出力回路は現設計方法である程度ノイズは抑えられているが、高い電圧で高速動作する水晶発振回路が他のチップ動作に影響を及ぼす場合がある。
【００１２】
そこで、以下の実施形態では、水晶発振回路のＥＭＩノイズへの影響の解析と対策について述べる。しかし、ここで示した方法は他の回路にも応用可能である。また、チップ内対策に限定して述べるが、解析に用いたモデルはチップ外の対策効果を見積もるのにも利用できる。
【００１３】
本発明の電磁障害ノイズ解析方法の特徴を要約すれば、以下の通りである。
1)  SPICEベースでチップから発生するノイズを解析する方法をチップ外のモデリング（特にワイヤボンドのＰＫＧ）と一緒に示す。
2)  水晶発振回路に関するチップ内のパッド配置、デカップリング容量、抵抗挿入によるＥＭＩノイズへの効果を示す。
【００１４】
（２）ＥＭＩノイズ解析のための回路モデル
ここでは、水晶発振に起因して発生する電源のノイズを解析するためのモデリングとシミュレーション方法を提示する。初めにシミュレーションに用いる回路のモデリングを提示し、次にシミュレーション方法を示す。
【００１５】
ＬＳＩは0.13umプロセス・テクノロジで作成された。図１は水晶発振回路周辺のＰＣＢ１、ＰＫＧ２、チップ３の模式図である。これは、ＱＦＰ(quad flat package)のワイヤボンドを用いたＰＫＧの例である。水晶発振子４はＰＫＧ２の外に取り付けられている。チップ３内の回路は発振回路に関わるパッドに接続する入出力回路（I/O）５と内部回路ブロック６の一部を用いる。水晶発振子からの入力信号XIN、出力信号XOUT、3.3Vの電源電圧XV33、グラウンド電圧（接地電圧）XVSS、他の回路に接続する1.2Vの電源電圧V12、グラウンド電圧VSSに対応してパッドＰＤが設けられている。各パッドＰＤはボンディングワイヤ７を介してＰＫＧ２のリード８に接続されている。グラウンドはＰＣＢ上で共通となるがチップ３とＰＫＧ２の中では分離されている。
【００１６】
図２にチップ３内の水晶発振回路周辺の回路モデルを示す。実際には、保護素子やトランスファー・ゲート、レベルシフタ等の回路から構成されるが簡略化してある。一般に水晶発振に使用するメインの電源（本解析では3.3V）は他の入出力回路に使われる電源とは分離される。この特徴を利用して、水晶発振に直接関係する回路のみを使用する。ＥＭＩは電流の変化に関係するが、グラウンドの電流は他の回路からの合成となるため、本解析では電源側の電流で評価する。
【００１７】
この回路モデルにおいて、電源電圧XV33が供給された電源線９には抵抗Rが直列に挿入されている。また、電源線９とグラウンド電圧XVSSが供給された接地線１０の間にデカップリング容量Cdが接続されている。水晶発振子からの入力信号はXIN増幅器として働くＮＡＮＤ回路１１の第１の入力端に入力されている。ＮＡＮＤ回路１１の第２の入力端には発振制御信号が印加される。ＮＡＮＤ回路１１の出力はインバータ１２を通して、内部回路ブロック６に入力される。ＮＡＮＤ回路１１、インバータ１２は電源線９、接地線１０に接続されて、電源電圧XV33とグラウンド電圧XVSSの供給を受ける。
【００１８】
次に、チップ外の回路モデルについて図３を用いて説明する。チップ３のパッドＰＤからＰＫＧ２を通して、水晶発振子４の入出力信号と電源線９、接地線１０に分かれる。ＥＭＩノイズ低減にはＰＣＢ１上での部品対策も一般に行われるので、その効果を見るために、ＰＫＧ端子とＰＣＢ配線間に部品対策部(AVD)１３を入れている。本発明ではチップ３内の対策を対象としているので、チップ３外の対策に関する解析や効果には言及しない。
【００１９】
図４はＰＫＧの回路モデルである。ＰＫＧ２内の配線は、配線のＲＬＣだけではなく、配線間の干渉の影響も確認するために、相互インダクタンス１４と結合容量１５も考慮して構成する。図５（Ａ）は水晶発振子４の等価モデルである。Rsは発振余裕度を解析するために用いる。発振余裕度を確保するためのドライバ・サイズの決定等は水晶発振回路の一般的な設計であるため触れない。図５（Ｂ）はＰＣＢ１のデカップリング容量Cd（バイパス・コンデンサとも言う）の等価回路である。
【００２０】
本実施形態では、図３の部品対策部(AVD)１３に、このデカップリング容量Cdのみ（3.3Vと1.2Vにそれぞれ0.1uF）が付加されているという条件で解析する。図５（Ｃ）はＰＣＢ１上の電源１６までの配線のモデルである。
【００２１】
（３）ＥＭＩノイズ解析のためのシミュレーション方法
チップ３内は、トランジスタ・レベルの寄生抽出ツールにより作成されたネットリストを使用する。チップ３外は図３から図５に示したＲＬＣの回路モデルを使用する。図５（Ａ）の水晶発振子４と図５（Ｂ）のＰＣＢ１のデカップリング容量Cdはメーカー規格の値を用い、それ以外は解析式[非特許文献10,11を参照]により求めた値を利用する。ＰＫＧ２は誘電率やリード８の構造、およそのチップ・サイズ等の情報が必要である。ＰＣＢ１はＰＫＧ２から電源１６（もしくはレギュレータ）までの距離や基板構造等の情報が必要である。これらは、ＬＳＩ設計前に行うので、上述した情報はある程度の予測であり、パラメータの幅を持たせて解析することが重要である。当然ながら、ＰＣＢ試作後はその情報が入手できれば、そのデータを基に解析する。
【００２２】
水晶発振回路の回路シミュレーションの課題の1つは発振が安定するまでに非常に時間を要することである。図６に一例を載せる。この図は水晶発振回路の入力波形XINの電圧変化を示す。解析を高速に行うために、代表回路で1度シミュレーションして、図５（Ａ）に示す水晶発振子４の入力波形XINを取得して、その波形を区分線形（ＰＷＬ）近似で入力する方がリーズナブルである。その処理時間の一例を表１に示す。SUNワークステーション（CPU 3.6GHz、Redhat Enterprise Linux）上でHSPICEを400usまで実行した結果である。簡易化の方法は2桁以上速いことがわかる。電圧・電流変動の傾向や各パラメータの影響をおおよそ知る上でこの方法は有効である。
【００２３】
【表１】
2008225962.tif 000003
【００２４】
ＥＭＩノイズを評価するために、基本的にＰＫＧ２の端子やチップ３のパッドＰＤでの電流を高速フーリエ変換（FFT）することによって、周波数軸での電流スペクトラムを取得し、電流利得として解析する。電流利得が低減することと電磁放射レベルである電界強度が低減することは必ずしも一意ではないが、傾向を知る上で利用できる。本発明はチップ内対策による電流利得の低減が主目的であるが、そのために特性が劣化するのは問題なので、パッドＰＤでの電圧等の解析も同時に行う。
【００２５】
（４）チップ内対策と効果
以下では、上述の回路シミュレーションによって取得した、水晶発振回路に関する電源線９の電流スペクトラムやチップ３のパッドＰＤで電圧ノイズを基に、チップ内対策の解析結果を示す。
【００２６】
（４−１）パッド配置による効果
初めにパッドＰＤの配置による特性の相違を調査する。ＰＫＧ２内の容量性/誘導性クロストークや実効インダクタンスの変化による信号線や電源線９への影響を解析する。解析に用いた配置の組み合わせを図7に示す。水晶発振子の入出力を電源線９と接地線１０で挟み、中間に接地線１０を通したり、ＮＣ（非接続）な端子を設けたりした。ＮＣ（非接続）はＰＫＧ２の端子（ピン）だけではなく、チップ３内もＮＣパッド（非接続パッド）が存在すると仮定して解析した。
【００２７】
図８はXV33のパッドＰＤでの電圧レベルである。X軸の番号は図７の番号に対応している。図８（Ａ）はチップ３内のデカップリング容量Cd=1pFの時で、図８（Ｂ）はCd=200pFの時の結果である。
【００２８】
図９（Ａ）はXOUTのパッドでの電圧レベルを示し、図９（Ｂ）は水晶発振子４の発振周波数を示す。図７の端子配置の組み合わせにおいて、特性に与える差は非常に小さいことがわかる。ＰＫＧ端子での電流スペクトラムも同様なため省略する。水晶発振子４のＰＫＧ端子配置はＮＣやグラウンド線を通した方が良いと言われることもあるが、今回の場合は、配置による差異はさほど生じなかったので、図７のどの配置も利用可能である。この結果はＰＫＧ２の種類やチップ３のパッドＰＤの用途にも依るので１度は解析しておく必要がある。
【００２９】
（４−２）チップ内のデカップリング容量の効果
チップ内のデカップリング容量Cdは、チップ外のＲＬＣとチップ内電流変動から生じるパッドＰＤ近傍の電圧変動を抑制する効果があると共に、チップ３から発生する電磁波に関する電流ノイズを低減する効果がある。Cdを変動させた時の特性を図１０に示す。図１０（Ａ）はXV33のパッド部の電圧波形、図１０（Ｂ）は電圧波形の振幅レベルの最大と最小をプロットしたものである。Cdが大きくなるに従い電圧の揺れが小さくなり、1nF程度でおおよそ飽和することがわかる。
【００３０】
図１１はＰＫＧ端子（電源線９に対応する端子）での電流スペクトラムを示す。Cd=1pFとCd=1nFで比較すると、全体的にCd=1nFでは電流レベルが低減することがわかる。ＦＭ帯域（70MHz〜110MHz）に特に着目し、ＰＫＧ端子での第3高調波（約102MHz）のレベルをプロットしたものが図１２である。Cd=150pF前後でピークを向かえ、その後はCdの増加と共にレベルも減少する。このピークはＰＫＧ２のインダクタンスとチップ３の容量による共振のためである。
【００３１】
図１２からCdを非常に小さい方がＥＭＩノイズとしては良く見えるが、図１０（Ｂ）からCd=1pFでは、パッド部での電圧変動の振幅が非常に大きくなることがわかる。すなわち、Cdの量は、電圧変動の振幅とＥＭＩノイズの両面から決定されなければならない。
【００３２】
（４−３）チップ内電源線抵抗の効果
ここまではパッド配置とCdの効果を示した。チップ内対策として、Cdは効果が大きいが、空き領域に入れる以外には、チップ面積の増加につながる。例えば、本論文で使用したテクノロジで1nFのCdを作るためには、Cdの作り方にも依るが、0.3mm2〜0.5mm2程度の面積を要する。すなわち、デカップリング容量でどこまで対策するかは、ＬＳＩの用途とコストに依存する。ここでは、チップ内対策としてCdに比べ非常に小面積で済む電源線抵抗による方法について効果を述べる。チップ３内の電源線９に抵抗Rを入れると言うことは、RCのローパスフィルターの役割を果たす。しかしながら、ＰＣＢ１からチップ３のパッドまで定格電圧が来ていても、そのチップ３内の電源線９の抵抗Rとチップ３内の回路動作によって回路に供給する電圧の降下を引き起こす。これらの得失を解析する。
【００３３】
図１３は抵抗Rを増加させた時のチップ内のパッドＰＤから抵抗Rを通した箇所での電圧変動を示す。チップ内デカップリング容量Cd=1pFの場合である。電圧変動の最大、平均、最小をプロットしたものである。例えば10の時、電圧の平均は約3.21V、最小は2.96Vである。ティピカル電源電圧3.3Vであり、−10%で2.97Vであるので本ケースでは抵抗10は使用できない。
【００３４】
図１４は電流スペクトラムへの効果を解析した結果である。Cd=200pFでの例である。ほとんどの高調波（1次〜5次）で抵抗の増加と共に電流レベルが減少することがわかる。
【００３５】
（４−４）チップ内デカップリング容量と電源線抵抗の最適化
以上では、デカップリング容量Cdと電源線９に挿入される抵抗Rの効果を明確に示すために別々に解析した。対策として両方を使う場合は、それぞれの相乗効果を考慮する必要がある。図１５にデカップリング容量Cdと抵抗Rの電圧降下（振幅の最小）への影響を示す。
【００３６】
Cdが小さい場合は、チップ内の抵抗Rによって顕著に電圧降下が現れるが、Cdの増加と共に降下は抑制される。例えば、図１３で示したようにCd=1pFでは10で2.97Vまで降下するのに対して、Cd=200pFでは3.16Vまでしか降下しない。図１６に、電源線のＰＫＧ端子での電流スペクトラムの第3高調波のレベルを示す。チップ内の抵抗Rによって、電流利得は減少することがわかる。
【００３７】
チップ内のデカップリング容量Cdが小さいと、チップ３から発生する電流変化によって電源線９の電圧振幅が大きくなり、結果として電圧降下を招く。また、Cdの大きさによっては、重要な周波数（例えばＦＭ帯域の周波数）への共振によって、ＥＭＩノイズと関係する電流利得を増加させる。更に、Cdを大きく取れば重要な周波数への共振は避けられ、電位は安定するが、チップ内Cdはチップ面積の増加（コスト増）を招く。電源線９に挿入される抵抗Rは小面積であり、チップ３から発生するノイズ（ＥＭＩノイズの元）を抑えるのに効果がある。
【００３８】
本発明による解析方法を用いることにより、電源線抵抗とデカップリング容量の最適な値を求めることができる。解析に用いた回路では数の抵抗と数百pFの容量が実用的なパラメータの範囲となる。例えば、5Ωで200pFの場合に、チップ内電源の電圧降下として振幅の最小は3.18V（平均3.28V）で、第3高調波の電流利得は、抵抗を入れなかった場合に比べ、約9dBA低減できる。
【００３９】
以上のように、ＥＭＩノイズの発生源であるチップ３からのＥＭＩノイズを抑えることは重要である。本実施形態においては、水晶発振回路を例として、チップ設計者のために、ＥＭＩノイズの発生源であるチップ３からのＥＭＩノイズを解析する電磁障害ノイズ解析方法を提示した。今後、ＥＭＩノイズ対策はますます重要であり、本発明で示した解析方法と対策はチップ設計者にとって有効となるであろう。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態による水晶発振回路周辺の模式図である。
【図２】チップ内の水晶発振回路周辺の回路モデルを示す図である。
【図３】チップ外の回路モデルを示す図である。
【図４】パッケージ（ＰＫＧ）の回路モデルを示す図である。
【図５】水晶発振子、ＰＣＢ上のデカップリング容量、ＰＣＢ上の電源までの配線の回路モデルをそれぞれ示す図である。
【図６】水晶発振回路の入力波形を示す図である。
【図７】パッド配置の組み合わせを示す図である。
【図８】電源線XV33のパッドでの電圧変動レベルを示す図である。
【図９】水晶発振器の出力特性を示す図である。
【図１０】チップ内のデカップリング容量Cdによる電源線パッド(XV33)での電圧変動への効果を示す図である。
【図１１】ＰＫＧ電源線端子での電流スペクトラムへのデカップリング容量Cdの効果を示す図である。
【図１２】ＰＫＧ電源線端子での第３高調波の電流レベルへのデカップリング容量Cdの効果を示す図である。
【図１３】チップ内抵抗の電圧降下への影響を示す図である。
【図１４】チップ内抵抗の電流スペクトラムへの影響を示す図である。
【図１５】チップ内デカップリング容量と電源線抵抗による電圧降下への影響を示す図である。
【図１６】チップ内デカップリング容量と電源線抵抗による電流スペクトラム（第３高調波）への影響を示す図である。
【符号の説明】
【００４１】
１  ＰＣＢ      ２  ＰＫＧ      ３  チップ      ４  水晶発振子
５  入出力回路      ６  内部回路ブロック    ７  ボンディングワイヤ
８  リード      ９  電源線      １０  接地線      １１  ＮＡＮＤ回路
１２  インバータ      １３  部品対策部(AVD)    １４  相互インダクタンス
１５  結合容量      １６  電源
【図１】
2008225962.tif 000004
【図２】
2008225962.tif 000005
【図３】
2008225962.tif 000006
【図４】
2008225962.tif 000007
【図５】
2008225962.tif 000008
【図６】
2008225962.tif 000009
【図７】
2008225962.tif 000010
【図８】
2008225962.tif 000011
【図９】
2008225962.tif 000012
【図１０】
2008225962.tif 000013
【図１１】
2008225962.tif 000014
【図１２】
2008225962.tif 000015
【図１３】
2008225962.tif 000016
【図１４】
2008225962.tif 000017
【図１５】
2008225962.tif 000018
【図１６】
2008225962.tif 000019