(57)【要約】【課題】  被測定ＬＳＩの出力データを被測定ＬＳＩから出力されるクロック信号によって取得し、ジッタのある出力データに同調して測定データを取り込む。【解決手段】  被測定ＬＳＩ１の出力データを所定の期待値データと比較して良否を判定するＬＳＩテスタ１０が、被測定ＬＳＩ１から出力されるクロックを一定のタイミング間隔を有する複数のストローブによって取得し、符号化された時系列のレベルデータとして出力するクロック側タイムインターポレータ２０と、被測定ＬＳＩ１から出力される出力データを一定のタイミング間隔を有する複数のストローブによって取得して時系列のレベルデータとして出力するデータ側タイムインターポレータ２０と、両タイムインターポレータ２０からのレベルデータを入力し、クロックのエッジタイミングで出力データを選択して被測定データとして出力するセレクタ３０と、を有するソースシンクロナス回路を備える。【選択図】  図１
2008209424.tif 000002
【特許請求の範囲】
【請求項１】
被測定ＬＳＩから出力される出力信号のジッタの分布を取得，解析するジッタアナライザであって、
前記被測定ＬＳＩから出力される出力信号を入力し、この出力信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のＬＳＩテスタと、
この第一のＬＳＩテスタから出力される時系列のレベルデータを入力することにより、前記第一のＬＳＩテスタに入力される出力信号のタイミングを取得し、当該出力信号のジッタの分布として出力するジッタ分布解析手段と、
を備え、
前記第一のＬＳＩテスタが、
前記被測定ＬＳＩから出力される出力信号を入力する順序回路と、
一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、
前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩの出力信号のエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有するタイムインターポレータを備える
ことを特徴とする被測定ＬＳＩのジッタアナライザ。
【請求項２】
前記ジッタ分布解析手段が、
前記エンコーダから出力されるタイミングデータを記憶する記憶回路を備え、
この記憶回路に記憶される複数のデータから、前記第一のＬＳＩテスタに入力される出力信号のエッジタイミングの分布を取得する請求項１記載の被測定ＬＳＩのジッタアナライザ。
【請求項３】
前記ジッタ分布解析手段が、
前記エンコーダから出力されるタイミングデータを入力し、時系列のレベルデータに復号化して出力するデコーダと、
このデコーダの出力信号を出力端子ごとにカウントする複数のカウンタと、を備え、
このカウンタから出力される複数のデータから、前記第一のＬＳＩテスタに入力される出力信号のエッジタイミングの分布を取得する請求項１記載の被測定ＬＳＩのジッタアナライザ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、被測定ＬＳＩから出力される出力データを所定の期待値データと比較して、当該被測定ＬＳＩの良否を判定する機能試験用の試験装置と、機能試験対象となる被測定ＬＳＩのクロック又は出力データのジッタを解析するジッタアナライザ及び被測定ＬＳＩのクロックと出力データの位相差を検出する位相差検出器に関する。
特に、被測定ＬＳＩから出力されるクロック及び出力データを時系列のレベルデータとして取得できるソースシンクロナス回路を備えることにより、被測定ＬＳＩの出力データを取り込むタイミング信号として、当該被測定ＬＳＩから出力されるクロック信号を用いることができ、出力データをジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果を得られる、例えばデータレートが１ＧＨｚを超える高速ＬＳＩの機能試験に好適な試験装置に関する。
また、ソースシンクロナス回路により被測定ＬＳＩのクロック及び出力データを示す時系列のレベルデータを取得することによって、被測定ＬＳＩのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、容易かつ確実に行えるようにした被測定ＬＳＩのジッタアナライザ及び位相差検出器に関する。
【背景技術】
【０００２】
一般に、ＬＳＩの機能試験を行う試験装置（以下「ＬＳＩテスタ」と言う）は、被試験対象（DUT：Device
Under Test）となる被測定ＬＳＩに所定の試験パターン信号を入力し、当該被測定ＬＳＩから出力される出力データを所定の期待値パターン信号と比較して、その一致，不一致を判定することにより、当該被測定ＬＳＩの良否を検出，判定するようになっている（特許文献１−４参照。）。
【０００３】
以下、図１０を参照して従来の被測定ＬＳＩの試験装置について説明する。
図１０は、従来の被測定ＬＳＩの試験装置の構成を示すブロック図である。
同図に示すように、従来のＬＳＩテスタ１１０は、被測定ＬＳＩ１０１の出力データを比較電圧とレベル比較するレベルコンパレータ１１１と、被測定ＬＳＩ１０１の出力データを所定の期待値と比較するパターン比較器１１２、及び被測定ＬＳＩ１０１の出力データを所定のタイミングでパターン比較器１１２に入力するためのフリップ・フロップ１２１を有するＬＳＩテスタ１１０を備えている。
このような構成からなる従来の被測定ＬＳＩの試験装置では、まず、図示しないパターン発生器から被測定ＬＳＩ１０１に所定の試験パターン信号が入力され、被測定ＬＳＩ１０１から所定の信号が出力データとして出力される。
【０００４】
被測定ＬＳＩ１０１から出力された出力データは、ＬＳＩテスタ１１０のレベルコンパレータ１１１に入力される。レベルコンパレータ１１１に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ１２１に出力される。フリップ・フロップ１２１では、レベルコンパレータ１１１からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。
フリップ・フロップ１２１から出力された出力データは、パターン比較器１１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被測定ＬＳＩ１０１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われるようになっている。
【０００５】
【特許文献１】特開昭６４−０１９８２７号公報
【特許文献２】特開昭６３−１４８１７６号公報
【特許文献３】特開昭５６−０１６５４７号公報
【特許文献４】特開昭６２−０１１１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来のＬＳＩテスタでは、被測定ＬＳＩから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブの出力タイミングは固定されていた。ところが、被測定ＬＳＩの出力データはジッタ（タイミングの不規則な揺らぎ）を有しているので、固定されたストローブのタイミングで取得される出力データは、同一データであってもその値が一定せず、正確な試験結果が得られないという問題が生じた。
【０００７】
図１１を参照して、このようなジッタによる取得データの変動を説明する。同図（ａ）に示すように、被測定ＬＳＩの出力データはある範囲の幅でジッタを有しており、このジッタ幅の分だけ出力データは変化点（立上がりエッジ又は立下がりエッジ）がずれることになる。従って、このようなジッタを有する出力データを固定ストローブで取り込むと、同図（ｂ）に示すように、例えば、「出力データ１」（図１１（ａ））の場合には取得データは“Ｈ”となるが、「出力データ２」（図１１（ｂ））の場合には“Ｌ”となってしまう。
このため、固定ストローブによって出力データを取得する従来の試験装置では、本来同一であるデータがジッタの影響によって変動してしまい、正確な試験，判定が困難となるという問題が発生した。特に、高速化されたＬＳＩの場合、このようなジッタの影響が顕著であった。
【０００８】
なお、従来から、このような被測定ＬＳＩのジッタを計測，解析するため、被測定ＬＳＩの出力データをオシロスコープ等のジッタ測定器によって複数回計測し、その計測結果に基づいてジッタ量やジッタの分布等の解析が行われている。しかしながら、従来のジッタ測定器を用いたジッタ解析では、オシロスコープ等の操作に誤差が生じるおそれがあり、精度の高いジッタ解析が困難となる上、多数のデータを取得，測定する作業が煩雑で、ジッタ解析に時間と労力がかかるという問題が指摘されていた。特に、高速化されたＬＳＩの場合、このようなジッタ解析の困難性が顕著であった。
【０００９】
ところで、近年はＬＳＩの高速化の進展が著しく、データ転送の高速化を図る次世代入出力インターフェースとして注目される「RapidIO」（登録商標）や「HyperTranport」（登録商標）等を使用した、より高速処理が可能なＬＳＩが開発されている（例えばＩＢＭ社製の次期「PowerPC」（登録商標）向けＣＰＵ等）。そして、この種のＬＳＩでは、ＬＳＩ自体がクロック信号を出力する構成が採られている。その他、伝送線路となるバス・システムを従来のＰＣＩバスから上述の「RapidIO」に変換するためのブリッジＬＳＩ等においても、ＬＳＩ自体がクロック信号を出力する構成となっている。
【００１０】
本願発明者は、鋭意研究の末、このようにＬＳＩ自体からクロック信号が出力されるＬＳＩの機能試験を行う場合に、ＬＳＩから出力されるクロックのタイミングで出力データを取得できれば、図１１に示したようなジッタの影響による取得データの変動を解消し得ることに想到した。さらに、ＬＳＩから出力されるクロックのタイミングで出力データを取得できる回路を用いることにより、当該ＬＳＩのジッタ解析を行うことも可能となり、しかも、ＬＳＩから出力されるクロックと出力データのジッタによる位相差も検出し得ることに想到した。
【００１１】
すなわち、本発明は、以上のような従来の技術が有する問題を解決するために提案されたものであり、被測定ＬＳＩから出力されるクロック及び出力データを時系列のレベルデータとして出力するソースシンクロナス回路を備えることにより、被測定ＬＳＩの出力データを取得するタイミング信号として、当該被測定ＬＳＩから出力されるクロック信号を用いることができ、出力データをジッタに同調した信号変化点で取り込むことが可能となり、ジッタに左右されることなく正確な試験結果が得られる、特に、例えばデータレートが１ＧＨｚを超える高速ＬＳＩの機能試験に好適な被測定ＬＳＩの試験装置の提供を目的とする。
また、本発明は、被測定ＬＳＩのクロック及び出力データを示す時系列のレベルデータを出力するソースシンクロナス回路を用いることによって、被測定ＬＳＩのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、煩雑な操作や誤差等が生じることなく、容易かつ確実に行える被測定ＬＳＩのジッタアナライザ及び位相差検出器の提供を目的とする。
【課題を解決するための手段】
【００１２】
［被測定ＬＳＩの試験装置］
上記目的を達成するため、まず、本発明の被測定ＬＳＩの試験装置は、被測定ＬＳＩから出力される出力信号を被測定データとして所定の期待値データと比較し、当該被測定ＬＳＩの良否を判定する試験装置であって、前記被測定ＬＳＩから出力される第一信号を入力し、この第一信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のＬＳＩテスタと、前記被測定ＬＳＩから出力される第二信号を入力し、この第二信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のＬＳＩテスタと、この第一又は第二のＬＳＩテスタの少なくとも一方に備えられ、当該第一及び第二のＬＳＩテスタから出力される時系列のレベルデータを入力することにより、前記第一のＬＳＩテスタに入力される第一信号のタイミングで前記第二のＬＳＩテスタに入力される第二信号を選択して、前記被測定ＬＳＩの被測定データとして出力する選択回路と、を備える構成としてある。
【００１３】
このような構成からなる本発明の被測定ＬＳＩの試験装置によれば、本発明に係るソースシンクロナス回路を備えることにより、被測定ＬＳＩから出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。
時系列のレベルデータは、被測定ＬＳＩのクロック（又は出力データ）の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被測定ＬＳＩの出力データを取得するタイミング信号として用いることができる。
これにより、被測定ＬＳＩのクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。従って、本発明に係る試験装置では、被測定ＬＳＩの出力データを、ジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることができる。
【００１４】
なお、ソースシンクロナス回路に入力するストローブは、クロック側と出力データ側とで入力のタイミングを異ならせることができる。これにより、被測定ＬＳＩから出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することができる。
被測定ＬＳＩから出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップ・タイムがマイナスとなることも、プラスとなることもある。従って、このような場合には、ソースシンクロナス回路に入力するストローブのタイミングを、クロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
【００１５】
そして、具体的には、本発明は、前記第一のＬＳＩテスタが、前記被測定ＬＳＩから出力されるクロックを入力する順序回路と、一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する第一のタイムインターポレータを備え、前記第二のＬＳＩテスタが、前記被測定ＬＳＩから出力される出力データを入力する順序回路と、一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を有する第二のタイムインターポレータを備え、前記選択回路が、前記第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、前記第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、前記被測定ＬＳＩの被測定データとして出力するセレクタを備える構成としてある。
【００１６】
このような構成からなる本発明の被測定ＬＳＩの試験装置によれば、ソースシンクロナス回路を構成する第一，第二のＬＳＩテスタ及び選択回路を、順序回路や遅延回路，エンコーダ，セレクタ等、既存の手段を用いて簡単に構成することができる。これにより、ＬＳＩテスタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタを実現することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、第一，第二のタイムインターポレータにおける時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高いＬＳＩテスタを実現することが可能となる。
【００１７】
また、本発明は、前記第二のタイムインターポレータが、前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダを有する構成としてある。
【００１８】
このような構成からなる本発明の被測定ＬＳＩの試験装置によれば、第二のタイムインターポレータにエンコーダを備えることにより、第一のＬＳＩテスタと第二のＬＳＩテスタを、まったく同一の構成とすることができる。これにより、複数のＬＳＩテスタを備える場合に、すべてのＬＳＩテスタを同一構成にすることで、各ＬＳＩテスタの任意のチャンネルに被測定ＬＳＩのクロックや出力データを割り付けることができ、チャンネルの割付け作業を容易かつ効率的に行うことができる。また、このように同一構成からなるＬＳＩテスタを備えることで、複数のＬＳＩテスタのいずれに対しても、被測定ＬＳＩのクロックや出力データを割り付けることができ、被測定ＬＳＩから複数のクロックや出力データが出力される場合には、任意のクロックのタイミングで任意の出力データを取得でき、あらゆるＬＳＩに対応可能な汎用性，利便性の高い試験装置を実現できる。
【００１９】
さらに、本発明は、前記第一及び第二のＬＳＩテスタをそれぞれ接続し、当該第一及び第二のＬＳＩテスタから出力されるデータを所定の前記選択回路に分配するバスを備える構成としてある。
【００２０】
このような構成からなる本発明の被測定ＬＳＩの試験装置によれば、第一，第二のＬＳＩテスタから出力される時系列のレベルデータを入力して選択回路に振り分けるバスを備えることにより、所望のクロックを所望の出力データに割り当てて選択回路に入力して被測定データを取得することができる。これにより、被測定ＬＳＩに応じて第一，第二のＬＳＩテスタ及び選択回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができ、より汎用性，利便性の高いＬＳＩテスタを実現できる。
【００２１】
［被測定ＬＳＩのジッタアナライザ］
次に、本発明の被測定ＬＳＩのジッタアナライザは、被測定ＬＳＩから出力される出力信号のジッタの分布を取得，解析するジッタアナライザであって、前記被測定ＬＳＩから出力される出力信号を入力し、この出力信号を一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のＬＳＩテスタと、この第一のＬＳＩテスタから出力される時系列のレベルデータを入力することにより、前記第一のＬＳＩテスタに入力される出力信号のタイミングを取得し、当該出力信号のジッタの分布として出力するジッタ分布解析手段と、を備える構成としてある。
【００２２】
このような構成からなる本発明の被測定ＬＳＩのジッタアナライザによれば、本発明に係るソースシンクロナス回路を備えることにより、被測定ＬＳＩから出力されるクロック又は出力データの信号変化点（エッジタイミング）を示す時系列のレベルデータを取得することができる。従って、このクロック又は出力データの信号変化点を示すレベルデータを複数取得，蓄積することにより、ジッタにより変動する各データの信号変化点の分布を解析することが可能となる。
これにより、本発明に係るジッタアナライザでは、従来のジッタ測定器を用いる場合のようなオシロスコープ等の操作による誤差や測定作業の困難性等の問題が生じることなく、容易に精度の高いジッタ解析を行うことができる。
【００２３】
そして、具体的には、本発明は、前記第一のＬＳＩテスタが、前記被測定ＬＳＩから出力される出力信号を入力する順序回路と、一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩの出力信号のエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有するタイムインターポレータを備える構成としてある。
【００２４】
このような構成からなる本発明の被測定ＬＳＩのジッタアナライザによれば、ソースシンクロナス回路を構成する第一のＬＳＩテスタを、順序回路や遅延回路，エンコーダ等、既存の手段を用いて簡単に構成することができる。これにより、ジッタアナライザが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を用いたジッタアナライザを実現することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、タイムインターポレータにおける時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応が可能な汎用性，利便性の高いジッタアナライザを実現することができる。
しかも、本発明によれば、クロック用のＬＳＩテスタと出力データ用のＬＳＩテスタとを、まったく同一の構成とすることができる。これにより、本発明に係るジッタアナライザを用いて被測定ＬＳＩの任意のクロック及び出力データについてジッタ解析を行うことができ、きわめて汎用性の高いジッタアナライザを実現することができる。
【００２５】
また、本発明は、前記ジッタ分布解析手段が、前記エンコーダから出力されるタイミングデータを記憶する記憶回路を備え、この記憶回路に記憶される複数のデータから、前記第一のＬＳＩテスタに入力される出力信号のエッジタイミングの分布を取得する構成としてある。
【００２６】
このような構成からなる本発明の被測定ＬＳＩのジッタアナライザによれば、エンコーダから出力される被測定ＬＳＩのクロック又は出力データの信号変化点を示すタイミングデータを、記憶回路（メモリ）に複数記憶，蓄積することができる。これにより、記憶回路に蓄積された複数のタイミングデータを、例えばＣＰＵでソフトウェア処理することによってクロック又は出力データの分布を示すジッタ・ヒストグラムを得る等、任意の方法を用いてタイミングデータを解析処理することができる。しかも、タイミングデータを記憶する記憶回路をＬＳＩテスタに付加するだけで、本発明に係るジッタアナライザを構成できるので、ジッタアナライザが複雑化，大型化，高コスト化等することなく、簡易な構成によって本発明に係るジッタアナライザを実現できる。
【００２７】
また、本発明は、前記ジッタ分布解析手段が、前記エンコーダから出力されるタイミングデータを入力し、時系列のレベルデータに復号化して出力するデコーダと、このデコーダの出力信号を出力端子ごとにカウントする複数のカウンタと、を備え、このカウンタから出力される複数のデータから、前記第一のＬＳＩテスタに入力される出力信号のエッジタイミングの分布を取得する構成としてある。
【００２８】
このような構成からなる本発明の被測定ＬＳＩのジッタアナライザによれば、エンコーダから出力される被測定ＬＳＩのクロック又は出力データの信号変化点を示すタイミングデータを、デコーダで複合化し、このデコーダの出力を出力端子ごとにカウンタでカウントすることができる。そして、被測定ＬＳＩの各クロック又は出力データを複数取得することにより、各データの信号変化点をカウントしてその分布を得ることができる。
これにより、例えば、カウンタから出力されるデータを読み込み、そのままグラフ化してクロック又は出力データの分布を示すジッタ・ヒストグラムを得ることができ、データをいったん記憶回路に記憶させた後に解析処理を行う場合よりも、さらに高速なジッタ解析が可能となる。なお、デコーダの出力をカウントするカウンタの個数は、タイムインターポレータによる時系列のレベルデータの測定可能範囲（分解能）に対応するものであり、具体的には、順序回路の数と同数とすることが好ましい。
【００２９】
［被測定ＬＳＩの位相差検出器］
さらに、本発明の被測定ＬＳＩの位相差検出器は、被測定ＬＳＩから出力される第一信号と第二信号の位相差を検出する位相差検出器であって、前記被測定ＬＳＩから出力される第一信号を入力し、この第一信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第一のＬＳＩテスタと、前記被測定ＬＳＩから出力される第二信号を入力し、この第二信号を一定のタイミング間隔を有する複数のストローブによってデータとして取得し、時系列のレベルデータとして出力する第二のＬＳＩテスタと、この第一又は第二のＬＳＩテスタの少なくとも一方に備えられ、当該第一及び第二のＬＳＩテスタから出力される時系列のレベルデータを入力することにより、前記第一のＬＳＩテスタに入力される第一信号のタイミングと前記第二のＬＳＩテスタに入力される第二信号のタイミングとの差を算出し、位相差として出力する位相差検出回路と、を備える構成としてある。
【００３０】
このような構成からなる本発明の被測定ＬＳＩの位相差検出器によれば、本発明に係るソースシンクロナス回路を備えることにより、被測定ＬＳＩから出力されるクロック及び出力データの信号変化点（エッジタイミング）を示す時系列のレベルデータを取得することができる。そして、このクロック及び出力データのエッジタイミングを示すレベルデータを減算処理することにより、クロックと出力データの位相差を検出することが可能となる。これにより、本発明では、従来のジッタ測定器を用いることなく、容易かつ確実に被測定ＬＳＩのクロックと出力データの位相差を取得，解析することができる。
【００３１】
そして、具体的には、本発明は、前記第一のＬＳＩテスタが、前記被測定ＬＳＩから出力されるクロックを入力する順序回路と、一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する第一のタイムインターポレータを備え、前記第二のＬＳＩテスタが、前記被測定ＬＳＩから出力される出力データを入力する順序回路と、一定のタイミング間隔で遅延させたストローブを前記順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、前記順序回路から出力される時系列のレベルデータを入力し、前記被測定ＬＳＩの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する第二のタイムインターポレータを備え、前記位相差検出回路が、前記第一のタイムインターポレータで符号化された時系列のレベルデータと、前記第二のタイムインターポレータで符号化された時系列のレベルデータとを減算する演算回路と、この演算回路の演算結果を復号化するデコーダと、を備え、前記デコーダにより復号化されたデータを、前記被測定ＬＳＩのクロックと出力データの位相差として出力する構成としてある。
【００３２】
このような構成からなる本発明の被測定ＬＳＩの位相差検出器によれば、ソースシンクロナス回路を構成する第一，第二のＬＳＩテスタ及び位相差検出回路を、順序回路や遅延回路，エンコーダ，減算回路，デコーダ等、既存の手段を用いて簡単に構成することができる。これにより、位相差検出器が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備える位相差検出器を実現することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量を変更することができ、第一，第二のタイムインターポレータにおける時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高い位相差検出器を実現することが可能となる。
【００３３】
しかも、本発明によれば、第一のＬＳＩテスタと第二のＬＳＩテスタとを、まったく同一の構成とすることができるので、位相差検出器のすべてのチャンネルについて、本発明に係る同一構成のソースシンクロナス回路を備えることができる。これにより、複数のＬＳＩテスタに対して、任意に被測定ＬＳＩのクロックや出力データを割り付けることができ、チャンネルの割付け作業を容易かつ効率的に行うことができる。また、このように任意のチャンネルに被測定ＬＳＩのクロックや出力データを割り付けることができることで、被測定ＬＳＩから複数のクロックや出力データが出力される場合には、任意の組合せによるクロックと出力データの位相差を取得することができ、あらゆるＬＳＩに対応可能な汎用性，利便性の高い試験装置を実現できる。
【００３４】
また、本発明は、前記位相差検出回路が、前記デコーダの出力信号を出力端子ごとにカウントする複数のカウンタを備え、このカウンタから出力される複数のデータから、前記第一のＬＳＩテスタに入力されるクロックと前記第二のＬＳＩテスタに入力される出力データの位相差の分布を取得する構成としてある。
【００３５】
このような構成からなる本発明の被測定ＬＳＩの位相差検出器によれば、被測定ＬＳＩのクロックと出力データの位相差を示すデコーダの出力を出力端子ごとにカウンタでカウントすることができる。そして、被測定ＬＳＩのクロックと出力データを複数取得することにより、クロックと出力データの位相差の分布を得ることができる。これにより、例えば、カウンタから出力されるデータを読み込んでグラフ化することで、クロックと出力データの位相差の分布を示すヒストグラムを得ることができる。なお、デコーダの出力をカウントするカウンタの個数は、減算回路で算出される位相差の数と同数とすることが好ましい。
【００３６】
さらに、本発明は、前記第一及び第二のＬＳＩテスタをそれぞれ接続し、当該第一及び第二のＬＳＩテスタから出力されるデータを所定の前記位相差検出回路に分配するバスを備える構成としてある。
【００３７】
このような構成からなる本発明の被測定ＬＳＩの位相差検出器によれば、第一，第二のＬＳＩテスタから出力される時系列のレベルデータを入力して位相差検出回路に振り分けるバスを備えることにより、所望のクロックを所望の出力データに割り当てて位相差検出回路に入力して位相差データを取得することができる。
これにより、被測定ＬＳＩに応じて第一，第二のＬＳＩテスタ及び位相差検出回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて位相差データを取り込むことができ、より汎用性，利便性の高い位相差検出器を実現することができる。
【発明の効果】
【００３８】
以上のように、本発明の被測定ＬＳＩの試験装置によれば、被測定ＬＳＩから出力されるクロック及び出力データを時系列のレベルデータとして出力するソースシンクロナス回路を備えることにより、被測定ＬＳＩの出力データを取得するタイミング信号として、当該被測定ＬＳＩから出力されるクロック信号を用いることができ、出力データをジッタに同調した信号変化点で取り込むことが可能となる。
これにより、被測定ＬＳＩの出力データのジッタに左右されることなく、正確な試験結果を得ることができ、例えばデータレートが１ＧＨｚを超える高速ＬＳＩの機能試験に好適な被測定ＬＳＩの試験装置を実現できる。
また、本発明ジッタアナライザ及び位相差検出器によれば、被測定ＬＳＩのクロック及び出力データを示す時系列のレベルデータを出力するソースシンクロナス回路を用いることによって、被測定ＬＳＩのジッタ解析及びジッタによるクロックと出力データの位相差の検出を、煩雑な操作や誤差等が生じることなく、容易かつ確実に行えるようになる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明に係る被測定ＬＳＩの試験装置，ジッタアナライザ及び位相差検出器の好ましい実施形態について、図面を参照しつつ説明する。
【００４０】
［被測定ＬＳＩの試験装置］
まず、本発明に係る被測定ＬＳＩの試験装置の実施形態について、図１〜図３を参照しつつ説明する。
［第一実施形態］
以下、図１及び図２を参照して、本発明に係る被測定ＬＳＩの試験装置の第一実施形態について説明する。
図１は、本発明に係る被測定ＬＳＩの試験装置の第一実施形態の構成を示すブロック図である。図１に示すように、本実施形態に係る被測定ＬＳＩの試験装置は、被測定ＬＳＩ１の機能試験を行うＬＳＩテスタ１０を備えており、ＬＳＩテスタ１０が被測定ＬＳＩ１から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被測定ＬＳＩ１の良否を判定するようになっている。
【００４１】
被測定ＬＳＩ１は、図示しないパターン発生器等から信号が入力されることにより所定の出力データを出力するとともに、クロック信号を出力するようになっている。このようにＬＳＩ自体からクロックが出力されるものとして、例えば上述した「RapidIO」（登録商標）や「HyperTranport」（登録商標）等を使用したＬＳＩや、バス・システムをＰＣＩバスから「RapidIO」に変換するためのブリッジＬＳＩ等がある。
そして、本実施形態では、この被測定ＬＳＩ１から出力されるクロックを複数のＬＳＩテスタ１０に入力することで、被測定ＬＳＩ１のクロック・タイミングで当該被測定ＬＳＩ１の出力データを取得し、被測定データとして出力するようにしたものである。具体的には、ＬＳＩテスタ１０は、被測定ＬＳＩ１のクロック及び出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて、被測定ＬＳＩ１のクロックのエッジタイミングで出力データを選択，取得するソースシンクロナス回路を構成している。
【００４２】
まず、ソースシンクロナス回路を構成するＬＳＩテスタ１０は、被測定ＬＳＩ１から出力される各クロック及び出力データごとに、それぞれ同一構成のＬＳＩテスタ１０が一つずつ割り当てられるようになっている。
本実施形態では、図１に示すように、被測定ＬＳＩ１のクロック側に一つのＬＳＩテスタ１０（本発明の第一のＬＳＩテスタ）が備えられるとともに、被測定ＬＳＩ１の出力データ側に１〜ｎ個のＬＳＩテスタ１０（本発明の第二のＬＳＩテスタ）が備えられている。そして、各ＬＳＩテスタ１０は、タイムインターポレータ・バス４０を介して相互に接続されており、後述するように、タイムインターポレータ・バス４０の制御により、所定のチャンネル（ＬＳＩテスタ１０）間で信号の入出力が行われるようになっている。
【００４３】
各ＬＳＩテスタ１０は、図１に示すように、それぞれが同一の構成となっており、具体的には、レベルコンパレータ１１と、パターン比較器１２，タイムインターポレータ２０及びセレクタ３０を備えている。
レベルコンパレータ１１は、被測定ＬＳＩ１からの出力信号（クロック又は出力データ）を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ２０に信号を出力する。
パターン比較器１２は、後述するタイムインターポレータ２０を介してセレクタ３０で選択された被測定ＬＳＩ１の出力データを所定の期待値と比較し、試験結果を出力する。
【００４４】
タイムインターポレータ２０は、被測定ＬＳＩ１から出力されるクロック又は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。具体的には、タイムインターポレータ２０は、複数の順序回路となるフリップ・フロップ２１ａ〜２１ｎと、遅延回路２２及びエンコーダ２３を備えている。
複数のフリップ・フロップ２１ａ〜２１ｎは、本実施形態では並列に接続されたＤ型フリップ・フロップ群からなり、それぞれレベルコンパレータ１１を介して被測定ＬＳＩから出力される出力信号（クロック又は出力データ）を、入力データとして入力する。そして、遅延回路２２を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
遅延回路２２は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ２１ａ〜２１ｎのクロック端子に順次入力し、当該フリップ・フロップ２１ａ〜２１ｎから時系列のレベルデータを出力させる。
【００４５】
ここで、複数のフリップ・フロップ２１ａ〜２１ｎの数及び遅延回路２２の遅延量を任意に設定，変更することができ、タイムインターポレータ２０で取得する時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を所望の値に設定することができる。これにより、試験対象となる被測定ＬＳＩ１のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、あらゆるＬＳＩにも対応が可能となっている。
【００４６】
また、遅延回路２２を介してフリップ・フロップ２１ａ〜２１ｎに入力されるストローブは、クロック側と出力データ側とで入力のタイミングを異ならせることができる。本実施形態では、各ＬＳＩテスタ１０ごとに異なるタイミング発生器等を備えることにより、クロック側と出力データ側とで、それぞれ独立してストローブを入力するようにしてある（図１に示すクロック側の「ストローブ１」及び出力データ側の「ストローブ２」）。これにより、被測定ＬＳＩ１から出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することができる。被測定ＬＳＩ１から出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップ・タイムがマイナスとなることも、プラスとなることもある。従って、そのような場合に、ストローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
【００４７】
エンコーダ２３は、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力し、当該レベルデータを符号化して出力するようになっている。具体的には、エンコーダ２３は、フリップ・フロップ２１ａ〜２１ｎから一定間隔で順次データが入力され、すべてのフリップ・フロップ２１ａ〜２１ｎからのデータが揃ったタイミングでエンコーディングを行い、その結果を出力する。これにより、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータが符号化されて出力されることになる。
【００４８】
そして、本実施形態では、クロック側ＬＳＩテスタ１０のエンコーダ２３が、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被測定ＬＳＩ１のクロックのエッジタイミングを示すタイミングデータに符号化して出力するようになっている。
なお、図１に示す例では図示を省略してあるが、エンコーダ２３の出力側にインターリーブ回路を挿入することにより、また、フリップ・フロップ２１ａ〜２２１ｎとセレクタ３０の間にＦＩＦＯ回路を挿入することにより、セレクタ３０へのデータ転送を高速化することができる。
【００４９】
また、出力データ側ＬＳＩテスタ１０では、後述するように、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータは、直接セレクタ３０に入力されるようになっている。すなわち、本実施形態では、出力データ側のエンコーダ２３は使用されないことになる。従って、出力データ側のＬＳＩテスタ１０については、本実施形態ではエンコーダ２３を省略することが可能である。
【００５０】
セレクタ３０は、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被測定ＬＳＩ１のクロックのエッジタイミングで当該被測定ＬＳＩ１の出力データを選択し、当該被測定ＬＳＩ１の被測定データとして出力する選択回路である。
具体的には、セレクタ３０は、マルチプレクサ等からなり、データ入力側に複数の各フリップ・フロップ２１ａ〜２１ｎが接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス４０が接続されている。
【００５１】
そして、本実施形態では、出力データ側のセレクタ３０に出力データ側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが入力されるとともに、タイムインターポレータ・バス４０の制御により、クロック側タイムインターポレータ２０のエンコーダ２３で符号化された時系列のレベルデータが、出力データ側のセレクタ３０の選択信号として入力されるようになっている。
これにより、出力データ側のセレクタ３０では、出力データ側タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが入力データとして入力されるので、クロック側のエンコーダ２３からの信号を選択信号として、出力データ側のレベルデータのうち、一のデータが選択される。そして、このセレクタ３０で選択された被測定ＬＳＩ１の出力データが、パターン比較器１２に出力され、パターン比較器１２で所定の期待値と比較され、試験結果が出力されるようになっている。
【００５２】
なお、クロック側のＬＳＩテスタ１０に備えられるセレクタ３０に対しては、後述するタイムインターポレータ・バス４０の制御により、選択信号が入力されないようになっている。すなわち、クロック側のセレクタ３０（及びパターン比較器１２）は、本実施形態では使用されない。従って、クロック側のＬＳＩテスタ１０については、セレクタ３０（及びパターン比較器１２）を省略することが可能である。換言すれば、セレクタ３０は、クロック側及び出力データ側タイムインターポレータ２０からの出力信号が入力される限り、クロック側又は出力データ側のＬＳＩテスタ１０の少なくとも一方に備えられれば良い。
【００５３】
タイムインターポレータ・バス４０は、クロック側ＬＳＩテスタ１０及び出力データ側ＬＳＩテスタ１０をそれぞれ接続する伝送線路であり、各ＬＳＩテスタ１０から出力されるデータを所定のセレクタ３０に分配するように制御される。
図１に示すように、タイムインターポレータ・バス４０は、各チャンネル（ＬＳＩテスタ１０）のエンコーダ２３の出力端子及びセレクタ３０のセレクト端子に対してＩＮ／ＯＵＴの二点のスイッチで接続しており、各チャンネルにクロックか出力データのいずれかが入力されるようにスイッチのＯＮ／ＯＦＦを制御するようになっている。図１に示す例では、クロック側ＬＳＩテスタ１０のエンコーダ２３についてＯＵＴがＯＮにされ、出力データ側ＬＳＩテスタ１０のセレクタ３０についてＩＮがＯＮにされている（図１に示すタイムインターポレータ・バス４０上の「●」がＯＮ，「○」がＯＦＦを示している）。これにより、該当するチャンネル（図１では出力データ側ＬＳＩテスタ１０）のセレクタ３０に対して、クロック側ＬＳＩテスタ１０からレベルデータがセレクト信号として入力されるようになっている。
【００５４】
なお、該当するチャンネルにクロック側，出力データ側のいずれからもデータが入力されない場合は、どちらのスイッチもＯＦＦとなる。
ここで、いずれのチャンネルにどのクロック又は出力データの信号が入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に、予めいずれのスイッチをＯＮ／ＯＦＦにするかを設定することができる。また、このＯＮ／ＯＦＦの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
【００５５】
このようなタイムインターポレータ・バス４０を備えることにより、クロック側及び出力データ側のＬＳＩテスタ１０から出力される時系列のレベルデータは、タイムインターポレータ・バス４０に入力され、所定のセレクタ３０に振り分けることができる。これにより、所望のクロックを所望の出力データに割り当てて被測定データとして取得することができる。
従って、被測定ＬＳＩ１の構成やデータレート，ジッタ幅等に応じて、セレクタ３０を含むＬＳＩテスタ１０が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができる。
【００５６】
例えば、被測定ＬＳＩ１からクロック及び出力データが複数送出される場合に、「クロック１と出力データ１」、「クロック２と出力データ２」、というように、それぞれ任意のＬＳＩテスタ１０にデータを割り付けることができる。そして、この場合、「出力データ１」については「クロック１」のタイミングで、「出力データ２」については「クロック２」のタイミングで、独立して被測定データを取得することができる。なお、ＬＳＩテスタ１０が複数備えられる場合には、各ＬＳＩテスタ１０にデータを振り分けるタイムインターポレータ・バス４０も、各ＬＳＩテスタ１０に対応して複数備えられることになる。
【００５７】
次に、以上のような構成からなる本実施形態に係る被測定ＬＳＩの試験装置の動作について説明する。
まず、試験装置に備えられる図示しないパターン発生器から被測定ＬＳＩ１に所定の試験パターン信号が入力されると、被測定ＬＳＩ１からは、パターン信号に対応する所定の出力データ及びクロックが出力される。被測定ＬＳＩ１から出力されたクロック及び出力データは、それぞれ別々のチャンネル（ＬＳＩテスタ１０）に入力される。各ＬＳＩテスタ１０に入力されたクロック及び出力データは、それぞれ、レベルコンパレータ１１に入力、比較電圧とレベル比較された後、各タイムインターポレータ２０に入力される。
【００５８】
タイムインターポレータ２０に入力された信号（クロック又は出力データ）は、まず、並列に接続された複数のフリップ・フロップ２１ａ〜２１ｎに入力される。
また、クロック又は出力データが入力される各フリップ・フロップ２１ａ〜２１ｎのクロック端子には、遅延回路２２によって一定のタイミング間隔でストローブが入力される。これによって、各フリップ・フロップ２１ａ〜２１ｎからは、入力されたクロック又は出力データが時系列のレベルデータとして取得，出力されることになる。
【００５９】
そして、クロック側ＬＳＩテスタ１０では、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータは、エンコーダ２３に入力され、符号化される。エンコーダ２３で符号化されたレベルデータは、クロックのエッジタイミング（立上がりエッジ又は立下がりエッジ）を示すタイミングデータとなる。
このタイミングデータが、タイムインターポレータ・バス４０に入力され、タイムインターポレータ・バス４０を介して、所定の出力データ側ＬＳＩテスタ１０に分配され、該当する出力データ側ＬＳＩテスタ１０のセレクタ３０に選択信号として入力される。
【００６０】
一方、出力データ側ＬＳＩテスタ１０では、フリップ・フロップ２１ａ〜２１ｎで取得された時系列のレベルデータは、そのままセレクタ３０に入力データとして入力される。これにより、出力データ側のセレクタ３０では、クロック側ＬＳＩテスタ１０から入力されたタイミングデータを選択信号として、出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータが被測定データとして出力される。
そして、出力データ側のセレクタ３０から出力された出力データは、パターン比較器１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。この比較結果により、出力データと期待値との一致，不一致が検出され、被測定ＬＳＩ１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。すなわち、セレクタ３０の出力と期待値とが一致すればＰａｓｓの判定が、不一致の場合にはＦａｉｌの判定が下されることになる。
【００６１】
以下、図２を参照して、具体的な実施例を説明する。
図２は、本実施形態の試験装置における被測定ＬＳＩ１のクロックのエッジタイミングで出力データを取得する動作を示す信号図である。
同図に示す実施例は、各ＬＳＩテスタ１０に四つのフリップ・フロップ２１ａ〜２１ｄが備えられ、被測定ＬＳＩ１から出力されるクロック及び出力データをビット数“４”のレベルデータとして取得する場合となっている。従って、出力データを選択するセレクタ３０は４−１型ＭＵＸ等で構成される。
【００６２】
まず、図２（ａ）に示す信号の場合、被測定ＬＳＩ１から出力されるクロックが“Ｌ”から“Ｈ”になるエッジタイミングがビット数“１”の位置であるのに対し、出力データは“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“０”の位置となっている（同図の太線部分）。この場合、まず、クロックについては、クロック側ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｄにより、例えば“０１１１”（ビット数“１”の位置から“Ｈ”）のレベルデータが取得される。このデータが、エンコーダ２３によりビット数“１”を示すタイミングデータ（例えば“０１”）に符号化される。
【００６３】
一方、出力データは、出力データ側ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｄにより、例えば“１１１１” （ビット数“０”の位置から“Ｈ”）のレベルデータが取得され、このデータが、セレクタ３０の各入力端子に入力される。そして、出力データ側のセレクタ３０では、クロック側から入力される選択信号により、ビット数“１”に対応する入力端子のデータが選択され、その結果、セレクタ３０から出力されるデータは“Ｈ”となる。
以上のデータの流れを表１に示す。
【００６４】
【表１】
2008209424.tif 000003
【００６５】
一方、図２（ｂ）に示す信号は、図２（ａ）の信号からクロック，出力データともにジッタにより同位相（２ビット分）ずれた場合を示している。この場合、クロックが“Ｌ”から“Ｈ”になるエッジタイミングはビット数“３”の位置であるのに対して、出力データが“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“２”の位置となる（同図の太線部分）。従って、クロックは、クロック側ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｄにより、例えば“０００１”
（ビット数“３”の位置から“Ｈ”）のレベルデータが取得される。そして、このデータが、エンコーダ２３によりビット数“３”を示すタイミングデータ（例えば“１１”）に符号化される。
【００６６】
一方、出力データは、出力データ側ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｄにより、例えば“００１１”（ビット数“２”の位置から“Ｈ”）のレベルデータが取得され、このデータが、セレクタ３０の各入力端子に入力される。出力データ側のセレクタ３０では、クロック側から入力される選択信号により、ビット数“３”に対応する入力端子のデータが選択され、その結果、セレクタ３０から出力されるデータは、図２（ａ）の場合と同様、“Ｈ”となる。以上のデータの流れを表２に示す。
【００６７】
【表２】
2008209424.tif 000004
【００６８】
従って、図２（ａ）の場合も、図２（ｂ）の場合も、ジッタにより信号変化点が変動しているが、いずれも被測定データとして“Ｈ”が取得されることになる。これを従来の固定ストローブの試験装置で取得した場合、図２（ａ）の場合には“Ｈ”が取得され、図２（ｂ）の場合には“Ｌ”が取得され、被測定データが一定とならない（図１１参照）。このように、本実施形態の試験装置では、被測定ＬＳＩ１のクロックと出力データの信号変化点（エッジタイミング）がジッタにより変動した場合でも、クロックと出力データが同位相でずれる場合には、常に同じ結果を取得することができる。
【００６９】
以上説明したように、本実施形態に係る被測定ＬＳＩの試験装置によれば、本発明に係るソースシンクロナス回路を構成する複数のＬＳＩテスタ１０を備えることにより、被測定ＬＳＩ１から出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。時系列のレベルデータは、被測定ＬＳＩ１のクロック又は出力データの信号変化点であるエッジタイミングを示すものであり、このクロックのエッジタイミングを示すレベルデータを、被測定ＬＳＩ１の出力データを取得するタイミング信号として用いることができる。これにより、被測定ＬＳＩ１のクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。
【００７０】
従って、本実施形態に係る試験装置では、被測定ＬＳＩ１の出力データを、ジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることができる。
また、本実施形態では、ソースシンクロナス回路を構成する複数のＬＳＩテスタ１０を、順序回路や遅延回路，エンコーダ，セレクタ等、既存の手段を用いて簡単に構成することができる。これにより、ＬＳＩテスタ１０は、複雑化，大型化，高コスト化等することなく、簡易な構成によって実現することができる。
【００７１】
さらに、本実施形態では、クロック側及び出力データ側のＬＳＩテスタ１０が、それぞれタイムインターポレータ２０にエンコーダ２３を備えるとともに、各タイムインターポレータ２０にセレクタ３０（及びパターン比較器１２）を備えるようになっており、複数の各ＬＳＩテスタ１０を、まったく同一の構成としてある。これにより、複数のＬＳＩテスタ１０の任意のチャンネルに被測定ＬＳＩ１のクロックや出力データを割り付けることができ、チャンネルの割付け作業を容易かつ効率的に行うことができる。
また、このように任意のチャンネルに被測定ＬＳＩ１のクロックや出力データを割り付けることができることで、被測定ＬＳＩ１から複数のクロックや出力データが出力される場合に、任意のクロックのタイミングで任意の出力データを取得することが可能となる。これにより、本実施形態では、あらゆるＬＳＩに対応可能な汎用性，利便性の高い試験装置を実現することができる。
【００７２】
［第二実施形態］
次に、図３を参照して、本発明に係る被測定ＬＳＩの試験装置の第二実施形態について説明する。
図３は、本発明に係る被測定ＬＳＩの試験装置の第二実施形態の構成を示すブロック図である。同図に示す本実施形態に係る被測定ＬＳＩの試験装置は、図１に示した第一実施形態の変形実施形態であり、各ＬＳＩテスタ１０に備えられる複数の順序回路として、フリップ・フロップ２１ａ〜２１ｎに代えてラッチ２４ａ〜２４ｎを備えるようにしたものである。従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
【００７３】
このように、クロック側，出力データ側のタイムインターポレータ２０に備えられる順序回路としてラッチ２４ａ〜２４ｎを備えるようにしても、上述した第一実施形態の場合と同様の効果を奏することができる。すなわち、本実施形態によっても、タイムインターポレータ２０が複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタ１０を実現することができる。なお、タイムインターポレータ２０に備えられる順序回路は、被測定ＬＳＩ１からのクロック及び出力データを一定のタイミング間隔で取得し、時系列のレベルデータとして出力できる限り、第一実施形態におけるフリップ・フロップ２１ａ〜２１ｎや本実施形態におけるラッチ２４ａ〜２４ｎの他、どのような回路構成であってもよい。
【００７４】
［被測定ＬＳＩのジッタアナライザ］
次に、本発明に係る被測定ＬＳＩのジッタアナライザの実施形態について、図４〜図６を参照しつつ説明する。
［第一実施形態］
以下、図４及び図５を参照して、本発明に係る被測定ＬＳＩのジッタアナライザの第一実施形態について説明する。
図４は、本発明に係る被測定ＬＳＩのジッタアナライザの第一実施形態の構成を示すブロック図である。図４に示すように、本実施形態に係る被測定ＬＳＩのジッタアナライザは、図１に示した被測定ＬＳＩの試験装置におけるＬＳＩテスタ１０とほぼ同様の構成となっている。但し、本実施形態のジッタアナライザは、図１におけるＬＳＩテスタ１０のセレクタ３０及びパターン比較器１２に代えて、記憶回路（メモリ）５０とＣＰＵ６０を備えている。
【００７５】
また、図１の試験装置と異なり、本実施形態では、被測定ＬＳＩ１のクロック又は出力データのジッタを個別に取得，解析するようになっており、クロックと出力データとを組み合わせて取得する必要はない。従って、ＬＳＩテスタ１０には、被測定ＬＳＩ１からクロック又は出力データのいずれかが入力されればよく、複数のＬＳＩテスタ１０を接続するためのタイムインターポレータ・バス４０（図１参照）は備えていない。
その他の構成は、図１に示したＬＳＩテスタ１０と同様となっている。
【００７６】
図４に示すように、本実施形態のジッタアナライザに備えられるＬＳＩテスタ１０（本発明の第一のＬＳＩテスタ）は、タイムインターポレータ２０から出力される時系列のレベルデータを入力することにより、被測定ＬＳＩ１から出力されるクロック又は出力データのエッジタイミングを取得して、当該クロック又は出力データのジッタの分布として出力するジッタ分布解析手段を有するソースシンクロナス回路となっている。具体的には、ジッタ分布解析手段として、ＬＳＩテスタ１０のエンコーダ２３から出力されるタイミングデータを記憶する記憶回路５０を備えている。そして、被測定ＬＳＩ１０から複数のクロック又は出力データを取得することにより、記憶回路５０に複数のレベルデータを蓄積し、蓄積されたデータから被測定ＬＳＩ１のクロック又は出力データのエッジタイミングの分布を取得するようになっている。
【００７７】
図５を参照して、本実施形態に係る被測定ＬＳＩのジッタアナライザの動作について説明する。図５は、本実施形態に係る被測定ＬＳＩのジッタアナライザにおいて被測定ＬＳＩのクロック又は出力データのジッタ分布を取得，解析する場合の説明図である。
まず、図１に示した試験装置の場合と同様にして、ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｎ及びエンコーダ２３を介して、被測定ＬＳＩ１のクロック（又は出力データ）の信号変化点を示すタイミングデータを取得する。
【００７８】
取得したタイミングデータは、記憶回路５０に記憶，蓄積される。このタイミングデータは、例えば５ビットのレベルデータとして取得され、図５に示すように“０１１０１”、“００１１１”、“０１０００”．．．というように、クロック（又は出力データ）のエッジタイミングを示すものである。
従って、このデータを記憶回路５０から読み出し、ＣＰＵによってソフトウェア処理することにより、例えば図５のグラフ図に示すように、クロック又は出力データの分布を示す正確なジッタ・ヒストグラムを得ることができる。
【００７９】
このように、本実施形態に係る被測定ＬＳＩのジッタアナライザによれば、本発明に係るソースシンクロナス回路を構成するＬＳＩテスタ１０を備えることにより、被測定ＬＳＩ１から出力されるクロック又は出力データの信号変化点（エッジタイミング）を示す時系列のレベルデータを取得することができる。
従って、このクロック又は出力データの信号変化点を示すレベルデータを複数取得，蓄積することにより、ジッタにより変動する各データの信号変化点の分布を解析することが可能となる。これにより、本実施形態に係るジッタアナライザでは、従来のジッタ測定器を用いる場合のようなオシロスコープ等の操作による誤差や測定作業の困難性等の問題が生じることなく、容易に精度の高いジッタ解析を行うことができる。
【００８０】
特に、本実施形態のジッタアナライザでは、ＬＳＩテスタ１０が記憶回路５０を備えているので、エンコーダ２３から出力される被測定ＬＳＩ１のクロック又は出力データの信号変化点を示すタイミングデータを、記憶回路５０に複数記憶，蓄積することができる。これにより、記憶回路５０に蓄積された複数のタイミングデータを、ＣＰＵ６０でソフトウェア処理することでクロック又は出力データの分布を示すジッタ・ヒストグラムを得る等、任意の方法を用いてタイミングデータを解析処理することができる。
また、ＬＳＩテスタ１０に記憶回路５０を備えるだけのジッタアナライザは、複雑化，大型化，高コスト化等することなく簡易な構成とすることができる。
しかも、本実施形態では、クロック用と出力データ用とで、ジッタアナライザを同一の構成としてあるので、本実施形態に係るジッタアナライザを用いて被測定ＬＳＩの任意のクロック及び出力データについてジッタ解析を行うことができ、きわめて汎用性の高いジッタアナライザを提供することができる。
【００８１】
［第二実施形態］
次に、図６を参照して、本発明に係る被測定ＬＳＩのジッタアナライザの第二実施形態について説明する。
図６は、本発明に係る被測定ＬＳＩのジッタアナライザの第二実施形態の構成を示すブロック図である。図６に示すように、本実施形態に係る被測定ＬＳＩのジッタアナライザは、ジッタ分布解析手段として、図４に示した記憶回路５０（及びＣＰＵ６０）に代えて、デコーダ７０及び複数のカウンタ８０ａ〜８０ｎを備えるものである。
その他の構成は、図４（又は図１）のＬＳＩテスタ１０と同様である。
【００８２】
図６に示すように、デコーダ７０は、エンコーダ２３から出力される符号化されたタイミングデータを入力し、時系列のレベルデータに復号化して出力するようになっている。そして、複数のカウンタ８０ａ〜８０ｎでは、デコーダ７０の出力信号を出力端子ごとにカウントするようになっている。
このカウンタ８０ａ〜８０ｎから出力される複数のデータから、被測定ＬＳＩ１のクロック又は出力データのエッジタイミングの分布を取得することができるようになっている。
【００８３】
具体的には、以下のようにしてクロック又は出力データのエッジタイミングの分布が取得される。例えば、図２で示した信号と同様に、被測定ＬＳＩ１から出力されるクロック（又は出力データ）を４ビットのレベルデータとして取得して解析する場合、被測定ＬＳＩ１から出力されるクロック（又は出力データ）が“Ｌ”から“Ｈ”になるエッジタイミングが、ビット数“０”の位置からビット数“３”の位置の間で変動することになる。
この信号を本実施形態のＬＳＩテスタ１０で処理すると、フリップ・フロップ２１ａ〜２１ｄ，エンコーダ２３及びデコーダ７０では以下のようにデータが取得される。
【００８４】
【表３】
2008209424.tif 000005
【００８５】
この表３に示すように、デコーダ７０から出力されるデータは、被測定ＬＳＩ１のクロック（又は出力データ）の信号変化点を示す出力端子だけが“Ｈ”となり、他の出力端子は“Ｌ”となる。従って、このデコーダ７０の出力信号を、複数のカウンタ８０ａ〜８０ｎによってデコーダ７０の出力端子ごとにカウントすることにより、被測定ＬＳＩ１のクロック又は出力データのエッジタイミングの分布を取得することができる。
【００８６】
以上のように、本実施形態に係る被測定ＬＳＩのジッタアナライザによれば、エンコーダ２３から出力される被測定ＬＳＩ１のクロック又は出力データの信号変化点を示すタイミングデータを、デコーダ７０で複合化し、このデコーダ７０の出力を出力端子ごとにカウンタ８０ａ〜８０ｎでカウントすることにより、被測定ＬＳＩ１の各クロック又は出力データの信号変化点をカウントしてその分布を得ることができる。これにより、例えば、カウンタ８０ａ〜８０ｎから出力されるデータを読み込み、そのままグラフ化してクロック又は出力データの分布を示すジッタ・ヒストグラムを得ることができ、データをいったん記憶回路に記憶させた後に解析処理を行う場合よりも、さらに高速なジッタ解析が可能となる。
なお、デコーダ７０の出力をカウントするカウンタ８０ａ〜８０ｎの個数は、タイムインターポレータ２０による時系列のレベルデータの測定可能範囲（分解能）に対応するものであり、具体的には、フリップ・フロップ２１ａ〜２１ｎ等からなる順序回路の数と同数とすることが好ましい。
【００８７】
［被測定ＬＳＩの位相差検出器］
さらに、本発明に係る被測定ＬＳＩの位相差検出器の実施形態について、図７〜図９を参照しつつ説明する。
［第一実施形態］
以下、図７及び図８を参照して、本発明に係る被測定ＬＳＩの位相差検出器の第一実施形態について説明する。
図７は、本発明に係る被測定ＬＳＩの位相差検出器の第一実施形態の構成を示すブロック図である。図７に示すように、本実施形態に係る被測定ＬＳＩの位相差検出器は、図１に示した被測定ＬＳＩの試験装置におけるＬＳＩテスタ１０とほぼ同様の構成となっている。但し、本実施形態の位相差検出器は、図１におけるＬＳＩテスタ１０のセレクタ３０及びパターン比較器１２に代えて、減算回路９０とデコーダ７０を備えている。
その他の構成は、図１に示したＬＳＩテスタ１０と同様となっている。
【００８８】
図７に示すように、本実施形態の位相差検出器に備えられるＬＳＩテスタ１０は、タイムインターポレータ２０から出力される時系列のレベルデータを入力することにより、被測定ＬＳＩ１から出力されるクロック及び出力データのエッジタイミングを取得して、当該クロックと出力データの信号変化点（エッジタイミング）の差を算出して、位相差として出力する位相差検出回路を有するソースシンクロナス回路を構成している。具体的には、ＬＳＩテスタ１０は、減算回路９０及びデコーダ７０を備えている。
減算回路９０は、クロック側及び出力データ側のＬＳＩテスタ１０の各エンコーダ２３から出力される符号化されたレベルデータ（タイミングデータ）を減算する。
【００８９】
また、デコーダ７０は、減算回路９０の減算結果を復号化することにより、後述するようにタイムインターポレータ２０の遅延回路２２による遅延量の重みを有する値に変換し、位相差として出力するようになっている。
なお、減算回路９０は、クロック側及び出力データ側の各エンコーダ２３からの符号化されたレベルデータ（タイミングデータ）を演算できる演算回路であればよく、減算回路の他、例えば加算回路とすることもできる。
【００９０】
そして、図１に示した試験装置と同様、複数のＬＳＩテスタ１０を用いて被測定ＬＳＩ１０から任意のクロック及び出力データを取得することにより、減算回路９０及びデコーダ７０を介して、所望のクロック及び出力データの位相差を検出できるようになっている。
具体的には、図１に示した試験装置と同様、クロック側及び出力データ側のＬＳＩテスタ１０（本発明の第一及び第二のＬＳＩテスタ）が、タイムインターポレータ・バス４０を介して接続されている。これにより、クロック側又は出力データ側のタイムインターポレータ２０のエンコーダ２３で符号化された時系列のレベルデータは、タイムインターポレータ・バス４０の制御により、出力データ側又はクロック側の減算回路９０に入力されるようになっている。
【００９１】
なお、減算回路９０（及びデコーダ７０）は、図１に示した試験装置におけるセレクタ３０と同様に、出力データ側又はクロック側のいずれか一方のＬＳＩテスタ１０に備えられるものが使用されればよく、他方のＬＳＩテスタ１０に備えられる減算回路９０（及びデコーダ７０）については、使用されなくてよい。従って、クロック側又は出力データ側のＬＳＩテスタ１０については、減算回路９０及びデコーダ７０は省略することが可能である。換言すれば、位相差検出回路を構成する減算回路９０及びデコーダ７０は、クロック側及び出力データ側タイムインターポレータ２０からの出力信号が入力される限り、クロック側又は出力データ側のＬＳＩテスタ１０の少なくとも一方に備えられれば良い。
【００９２】
以下、本実施形態に係る被測定ＬＳＩの位相差検出器の具体的な動作を、図８を参照して説明する。
図８は、本実施形態に係る被測定ＬＳＩの位相差検出器において被測定ＬＳＩのクロック及び出力データの位相差を取得する動作を示す信号図である。
【００９３】
同図に示す例は、各ＬＳＩテスタ１０により、被測定ＬＳＩ１から出力されるクロック及び出力データをビット数“４”のレベルデータとして取得する場合で、１ビットの重み、すなわち遅延回路２２による遅延量が、「５０ｐｓ」の場合となっている。まず、図１に示した試験装置の場合と同様にして、ＬＳＩテスタ１０のフリップ・フロップ２１ａ〜２１ｎ及びエンコーダ２３を介して、被測定ＬＳＩ１のクロック及び出力データの信号変化点を示すタイミングデータを取得する。取得したタイミングデータは、減算回路９０で減算処理されるとともに、減算結果がデコーダ７０で変換されて出力される。
【００９４】
図８（ａ）に示す場合は、被測定ＬＳＩ１から出力されるクロックが“Ｌ”から“Ｈ”になるエッジタイミングがビット数“１”の位置であるのに対し、出力データは“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“０”の位置となっている（同図の太線部分）。従って、クロック側のエンコーダ２３からは、ビット数“１”を示すタイミングデータ（例えば“０１”）が出力され、出力データ側のエンコーダ２３からは、ビット数“０”を示すタイミングデータ（例えば“００”）のタイミングデータが出力される。
【００９５】
そして、このタイミングデータが減算回路９０で減算処理されると、
“０”−“１”＝“−１”
となり、クロックと出力データの位相差が“−１”ビットであることが算出される。本例では、１ビットの重みが“５０ｐｓ”であるので、デコーダ７０では減算回路９０の出力に１ビットの重みを掛け、
“−１”＊“５０”＝“−５０”
と変換される。
この結果、クロックと出力データの位相差“−５０ｐｓ”が取得される。
【００９６】
一方、図８（ｂ）に示す場合は、被測定ＬＳＩ１から出力されるクロックが“Ｌ”から“Ｈ”になるエッジタイミングは、同様にビット数“１”の位置であるのに対し、出力データは“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“３”の位置に変動している（同図の太線部分）。従って、クロック側のエンコーダ２３からは、ビット数“１”を示すタイミングデータ（例えば“０１”）が出力され、出力データ側のエンコーダ２３からは、ビット数“３”を示すタイミングデータ（例えば“１１”）のタイミングデータが出力される。
【００９７】
そして、このタイミングデータが減算回路９０で減算処理されると、
“３”−“１”＝“２”
となり、クロックと出力データの位相差は“２”ビットとなる。
そして、デコーダ７０で、１ビットの重み（“５０ｐｓ”）を減算回路９０の出力に掛け、
“２”＊“５０”＝“１００”
と変換される。
この結果、クロックと出力データの位相差“１００ｐｓ”が取得される。
【００９８】
以上のように、本実施形態に係る被測定ＬＳＩの位相差検出器によれば、本発明に係るソースシンクロナス回路を構成するＬＳＩテスタ１０を備えることにより、被測定ＬＳＩ１から出力されるクロック及び出力データの信号変化点（エッジタイミング）を示す時系列のレベルデータを取得することができる。
そして、このクロック及び出力データのエッジタイミングを示すレベルデータを減算回路９０及びデコーダ７０を用いて減算処理することにより、クロックと出力データの位相差を検出することが可能となる。これにより、本実施形態では、従来のジッタ測定器を用いることなく、被測定ＬＳＩのクロックと出力データの位相差を容易かつ確実に取得，解析することができる。
【００９９】
また、本実施形態によれば、クロック側と出力データ側のＬＳＩテスタ１０とを同一の構成としてあるので、図１に示した試験装置の場合と同様、位相差検出器に備えられる複数のＬＳＩテスタ１０の任意のチャンネルに、被測定ＬＳＩ１のクロックや出力データを割り付けることができ、チャンネルの割付け作業を容易かつ効率的に行うことができる。
また、このように任意のチャンネルに被測定ＬＳＩ１のクロックや出力データを割り付けることができることで、被測定ＬＳＩ１から複数のクロックや出力データが出力される場合には、任意の組合せによるクロックと出力データの位相差を取得することができ、あらゆるＬＳＩに対応可能な汎用性，利便性の高い位相差検出器を実現できる。
【０１００】
［第二実施形態］
次に、図９を参照して、本発明に係る被測定ＬＳＩの位相差検出器の第二実施形態について説明する。
図９は、本発明に係る被測定ＬＳＩの位相差検出器の第二実施形態の構成を示すブロック図である。図９に示すように、本実施形態に係る被測定ＬＳＩの位相差検出器は、図７に示した位相差検出器に、さらに、デコーダ７０の出力信号を出力端子ごとにカウントする複数のカウンタ８０ａ〜８０ｎを備え、このカウンタ８０ａ〜８０ｎから出力される複数のデータから、被測定ＬＳＩ１のクロックと出力データの位相差の分布を取得する構成としたものである。
【０１０１】
被測定ＬＳＩ１から出力されるクロック及び出力データの位相差を取得する場合、被測定ＬＳＩ１のクロックと出力データの位相差は、減算回路９０の出力結果をデコーダ７０で復号化することにより、被測定ＬＳＩ１のクロックと出力データの位相差を示す出力端子だけを“Ｈ”とし、他の出力端子は“Ｌ”として出力することができる。そして、このデコーダ７０の出力信号を、複数のカウンタ８０ａ〜８０ｎによってデコーダ７０の出力端子ごとにカウントすることにより、被測定ＬＳＩ１のクロックと出力データの位相差の分布を取得することができる。
【０１０２】
以下、図８に示したデータを例にとって具体的に説明する。
各ＬＳＩテスタ１０のタイムインターポレータ２０で、四個のフリップ・フロップ２１ａ〜２１ｄにより、被測定ＬＳＩ１から出力されるクロック及び出力データをビット数“４”のレベルデータとして取得すると、クロック及び出力データの信号変化点を示すデータは、クロック側，出力データ側でそれぞれ（０，１，２，３）の四つのデータが取得される。そして、このクロック及び出力データのレベルデータを減算回路９０で減算した場合、減算回路９０の出力として取得され得る値は、（―３，−２，−１，０，１，２，３）の七通りとなり得る。
【０１０３】
従って、この七通りの出力結果を出力ビット数“７”のデコーダ７０でデコーディングし、デコーダ７０の各出力端子のデータを七個のカウンタ８０ａ〜８０ｇでカウントすることにより、被測定ＬＳＩ１のクロックと出力データの位相差の分布を取得することができる。
具体的なデータの流れは以下の表４及び表５に示すようになる。
なお、以下の表で、「デコーダ出力」及び「カウンタ出力」は、それぞれ上から下に位相差（―３，−２，−１，０，１，２，３）に対応している。
【０１０４】
【表４】
2008209424.tif 000006
【０１０５】
【表５】
2008209424.tif 000007
【０１０６】
表４及び表５に示すように、デコーダ７０から出力されるデータは、被測定ＬＳＩ１のクロックと出力データの位相差を示す出力端子だけが“Ｈ”となり、他の出力端子は“Ｌ”となる。従って、「カウンタ出力」には、図８（ａ）のデータ及び図８（ｂ）のデータを連続して取得した累計が示され、二回のデータ取得の結果、表５では、位相差「−１」が１回、位相差「２」が１回カウントされた結果が示される。これにより、デコーダ７０の出力信号を、複数のカウンタ８０ａ〜８０ｎによってデコーダ７０の出力端子ごとにカウントすることにより、被測定ＬＳＩ１のクロックと出力データの位相差の分布を取得することができる。
【０１０７】
以上のように、本実施形態に係る被測定ＬＳＩの位相差検出器によれば、被測定ＬＳＩ１のクロックと出力データの位相差を示すデコーダ７０の出力を出力端子ごとにカウンタ８０ａ〜８０ｎでカウントすることができる。そして、被測定ＬＳＩ１のクロックと出力データを複数取得することにより、クロックと出力データの位相差の分布を容易かつ正確に得ることができる。
これにより、例えば、カウンタ８０ａ〜８０ｎから出力されるデータを読み込んでグラフ化することで、クロックと出力データの位相差の分布を示すヒストグラムを容易に得ることができる。
なお、本発明の被測定ＬＳＩの試験装置，ジッタアナライザ及び位相差検出器は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
【図面の簡単な説明】
【０１０８】
【図１】本発明に係る被測定ＬＳＩの試験装置の第一実施形態の構成を示すブロック図である。
【図２】本発明に係る被測定ＬＳＩの試験装置の第一実施形態における被測定ＬＳＩのクロックのエッジタイミングで出力データを取得する動作を示す信号図である。
【図３】本発明に係る被測定ＬＳＩの試験装置の第二実施形態の構成を示すブロック図である。
【図４】本発明に係る被測定ＬＳＩのジッタアナライザの第一実施形態の構成を示すブロック図である。
【図５】本発明に係る被測定ＬＳＩのジッタアナライザの第一実施形態において被測定ＬＳＩのクロック又は出力データのジッタ分布を取得，解析する場合の説明図である。
【図６】発明に係る被測定ＬＳＩのジッタアナライザの第二実施形態の構成を示すブロック図である。
【図７】本発明に係る被測定ＬＳＩの位相差検出器の第一実施形態の構成を示すブロック図である。
【図８】本発明に係る被測定ＬＳＩの位相差検出器の第一実施形態において被測定ＬＳＩのクロック及び出力データの位相差を取得する動作を示す信号図である。
【図９】本発明に係る被測定ＬＳＩの位相差検出器の第二実施形態の構成を示すブロック図である。
【図１０】従来の被測定ＬＳＩの試験装置の構成を示すブロック図である。
【図１１】従来の被測定ＬＳＩの試験装置における被測定ＬＳＩの出力データを示す信号図であり、（ａ）は出力データのジッタを、（ｂ）はジッタにより取得データにエラーが発生する状態を示している。
【符号の説明】
【０１０９】
１  被測定ＬＳＩ
１０  ＬＳＩテスタ
１１  レベルコンパレータ
１２  パターン比較器
２０  タイムインターポレータ
２１（２１ａ〜２１ｎ）  フリップ・フロップ
２２  遅延回路
２３  エンコーダ
２４（２４ａ〜２４ｎ）  ラッチ
３０  セレクタ
４０  タイムインターポレータ・バス
５０  記憶回路（メモリ）
６０  ＣＰＵ
７０  デコーダ
８０（８０ａ〜８０ｎ）  カウンタ
９０  減算回路
１０１  被測定ＬＳＩ
１１０  （従来の）ＬＳＩテスタ
１１１  レベルコンパレータ
１１２  パターン比較器
１２１  フリップ・フロップ
【図１】
2008209424.tif 000008
【図２】
2008209424.tif 000009
【図３】
2008209424.tif 000010
【図４】
2008209424.tif 000011
【図５】
2008209424.tif 000012
【図６】
2008209424.tif 000013
【図７】
2008209424.tif 000014
【図８】
2008209424.tif 000015
【図９】
2008209424.tif 000016
【図１０】
2008209424.tif 000017
【図１１】
2008209424.tif 000018