(57)【要約】      （修正有）【課題】制御信号数を増大することなく、動作マージンを向上させる半導体回路の提供。【解決手段】第１クロック端子Ｃ１と第１電源ＶＳＳとの間に接続された第１、第２のトランジスタＭＮ１、ＭＮ２と、リフレッシュ端子ＲＦと第１電源ＶＳＳとの間に接続された第３、第４のトランジスタＭＮ３、ＭＮ４と、第２電ＶＤＤ源と第１電源ＶＳＳとの間に接続された第５、第６のトランジスタＭＮ５、ＭＮ６と、を備え、第４、第５のトランジスタＭＮ４、ＭＮ５のゲートは入力端子ＩＮに共通接続され、第３のトランジスタＭＮ３のゲートは、第２のクロック端子Ｃ２に接続され、第１のトランジスタＭＮ１のゲートは、前記第５と第６のトランジスタＭＮ５、ＭＮ６の接続ノードに接続され、第２のトランジスタＭＮ２のゲートは、第６のトランジスタＭＮ６のゲートに接続され、第１と第２のトランジスタＭＮ１、ＭＮ２の接続ノードが出力端子ＯＵＴに接続される。【選択図】図１
2008134311.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号によって制御され、前記クロック信号に応じて、浮遊状態となるノードを少なくとも一つ含む半導体回路であって、
前記クロック信号の周期よりも短い周期の制御信号を入力し、前記制御信号に基づき、前記ノードを所定の電圧に設定する手段を備えている、ことを特徴とする半導体回路。
【請求項２】
クロック信号によって制御され、前記クロック信号に応じて、浮遊状態となるノードを少なくとも一つ含む半導体回路であって、
前記クロック信号の周期よりも短い周期の制御信号を入力し、前記制御信号と前記クロック信号とから生成された第２の制御信号を用いて、前記ノードを所定の電圧に設定する手段を備えている、ことを特徴とする半導体回路。
【請求項３】
前記半導体回路が、ＮＭＯＳトランジスタで構成されている、ことを特徴とする請求項１又は２に記載の半導体回路。
【請求項４】
前記半導体回路が、ＰＭＯＳトランジスタで構成されている、ことを特徴とする請求項１又は２に記載の半導体回路。
【請求項５】
前記半導体回路が、絶縁基板上に形成されている、ことを特徴とする請求項１又は２に記載の半導体回路。
【請求項６】
複数段カスケード接続される回路要素を備え、
前記回路要素が、少なくとも第１、第２のクロック信号と、前記第１、第２のクロック信号の少なくとも一つの周期よりも周期の短い制御信号とを入力し、前記制御信号の活性化に応答して出力信号を生成する手段を備え、
前記出力信号が、隣接する前記回路要素へ転送され、
前記複数の回路要素が、順次活性化するシフトレジスタ回路において、
前記回路要素が、請求項１乃至５のいずれか一に記載の半導体回路を含む、ことを特徴とするシフトレジスタ回路。
【請求項７】
初段の前記回路要素が活性化されている期間において、前記制御信号が、予め定められた所定の論理値に維持されている、ことを特徴とする請求項６記載のシフトレジスタ回路。
【請求項８】
複数の画素が配列された画素アレイと、
前記画素を活性化する制御回路と、
を含む表示装置において、
前記制御回路の少なくとも一つが、請求項６又は７記載のシフトレジスタ回路を含む、ことを特徴とする表示装置。
【請求項９】
複数の画素が配列された画素アレイと、
前記画素を活性化するゲート線駆動回路と、
前記画素に所定の電圧を印加するデータ線駆動回路と、
を含む表示装置において、
前記ゲート線駆動回路が、請求項６又は７記載のシフトレジスタ回路を含み、
前記制御信号が、前記データ線駆動回路を制御する信号を兼ねている、ことを特徴とする表示装置。
【請求項１０】
複数の画素が配列された画素アレイと、
前記画素を活性化するゲート線駆動回路と、
前記画素に所定の電圧を設定するためのプリチャージ回路と、
前記画素に映像信号電圧を印加するデータ線駆動回路と、
を含む表示装置において、
前記ゲート線駆動回路が、請求項６又は７記載のシフトレジスタ回路を含み、
前記制御信号が、前記プリチャージ回路を制御する信号を兼ねている、ことを特徴とする表示装置。
【請求項１１】
第１のクロック端子と第１の電源との間に接続された第１及び第２のトランジスタと、
リフレッシュ端子と前記第１の電源との間に接続された第３及び第４のトランジスタと、
第２の電源と前記第１の電源との間に接続された第５及び第６のトランジスタと、
を備え、
前記第４及び第５のトランジスタの制御端子は信号入力端子に共通接続され、
前記第３のトランジスタの制御端子は、第２のクロック端子に接続され、
前記第１のトランジスタの制御端子は、前記第５及び第６のトランジスタの接続ノードに接続され、
前記第２のトランジスタの制御端子は、前記第６のトランジスタの制御端子に接続され、
前記第１及び第２のトランジスタの接続ノードが出力端子に接続されており、
前記リフレッシュ端子に入力される信号の周期は、前記第１及び第２のクロック端子に入力されるクロック信号の周期よりも短い、ことを特徴とする半導体回路。
【請求項１２】
第１と第２のシフトレジスタを含み、
前記第１のシフトレジスタは、
第１のクロック端子と第１の電源との間に接続された第１及び第２のトランジスタと、
リフレッシュ端子と前記第１の電源との間に接続された第３及び第４のトランジスタと、
第２の電源と前記第１の電源との間に接続された第５及び第６のトランジスタと、
を備え、
前記第４及び第５のトランジスタの制御端子は、前記第１のシフトレジスタの信号入力端子に共通接続され、
前記第３のトランジスタの制御端子は、第２のクロック端子に接続され、
前記第１のトランジスタの制御端子は、前記第５と第６のトランジスタの接続ノードに接続され、
前記第２のトランジスタの制御端子は、前記第６のトランジスタの制御端子に接続され、
前記第１と第２のトランジスタの接続ノードが前記第１のシフトレジスタの出力端子に接続されており、
前記第２のシフトレジスタは、
第２のクロック端子と前記第１の電源との間に接続された第７及び第８のトランジスタと、
リフレッシュ端子と前記第１の電源との間に接続された第９、第１０、第１１のトランジスタと、
前記第２の電源と前記第１の電源との間に接続された第１２及び第１３のトランジスタと、
を備え、
前記第１１及び第１２のトランジスタの制御端子は、前記第１のシフトレジスタの出力端子に共通接続され、
前記第９のトランジスタの制御端子は、前記第２と第６のトランジスタの制御端子に接続され、
前記第１０のトランジスタの制御端子は、第１のクロック端子に接続され、
前記第７のトランジスタの制御端子は、前記第１２及び第１３のトランジスタの接続ノードに接続され、
前記第８のトランジスタの制御端子は、前記第１３のトランジスタの制御端子に接続され、
前記第７及び第８のトランジスタの接続ノードが前記第２のシフトレジスタの出力端子に接続され、
前記第１及び第２のシフトレジスタのリフレッシュ端子、第１のクロック端子、第２のクロック端子は、リフレッシュ信号線、第１クロック信号線、第２クロック信号線に接続されており、第１、第２のクロック信号は相補であり、前記リフレッシュ端子に入力される信号の周期は、前記第１及び第２のクロック端子に入力されるクロック信号の周期よりも短い、ことを特徴とする半導体回路。
【請求項１３】
前記第１乃至第６のトランジスタが、薄型トランジスタよりなる、ことを特徴とする請求項１１記載の半導体回路。
【請求項１４】
前記第２のクロック端子には、前記第１のクロック端子に入力されるクロック信号と相補のクロック信号が入力される、ことを特徴とする請求項１１記載の半導体回路。
【請求項１５】
前記第１乃至第６のトランジスタは、第１導電型とされ、
前記第７乃至第１３のトランジスタは、第２導電型とされる、ことを特徴とする請求項１２記載の半導体回路。
【請求項１６】
前記第１乃至第６のトランジスタが、第１導電型の薄型トランジスタよりなり、
前記第７乃至第１３のトランジスタが、第２導電型の薄型トランジスタよりなる、ことを特徴とする請求項１２記載の半導体回路。
【請求項１７】
請求項１１乃至１６のいずれか一に記載の半導体回路を備えた走査回路。
【請求項１８】
請求項１７記載の走査回路を備えた表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路、及びそれを用いた半導体装置に関し、特に、Ｎチャネルトランジスタのみ、又はＰチャネルトランジスタのみの薄膜トランジスタを用いて構成された半導体回路、および、走査回路及びそれを用いた表示装置に関する。
【背景技術】
【０００２】
一般的なアクティブマトリクス型の駆動回路一体型液晶ディスプレイについて説明する。絶縁基板上に形成したポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）は、かつて、高温プロセスのため高価な石英基板が必要であり、小型かつ付加価値の高い表示パネルに適用されていた。
【０００３】
その後、減圧（ＬＰ）ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、プラズマ（Ｐ）ＣＶＤ、スパッタリング法等により前駆膜を形成し、これをレーザでアニールして多結晶化する技術、すなわちガラス基板等が使用可能な低温でポリシリコンＴＦＴを形成できる技術が開発された。
【０００４】
また、同時に酸化膜形成技術や微細加工技術、回路設計技術も進歩を重ねており、これらの結果、表示パネルの周辺回路を画素と同一の基板上に集積化した携帯電話、携帯情報機器、ノートＰＣ用のポリシリコンＴＦＴ表示パネルが作成されるようになってきている。
【０００５】
具体的な例として、特許文献１（特開２００４−０４６０５４号公報）を挙げることができる。
【０００６】
図１６は、特許文献１に記載された、従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。
【０００７】
図１６を参照すると、従来の駆動回路一体型液晶表示装置では、マトリクス状に配線されＭ行Ｎ列の画素が配置されたアクティブマトリクス表示領域１１０と、行方向の走査回路（走査線（ゲート線）駆動回路）１０９と、列方向の走査回路（データ線駆動回路）３５０４と、アナログスイッチ３５０５と、レベルシフタ３５０３などが、表示デバイス基板１０１上に、ポリシリコンＴＦＴによって一体化して形成されている。
【０００８】
コントローラ１１３、メモリ１１１、デジタル・アナログ変換回路（ＤＡＣ回路）３５０２、走査回路／データレジスタ３５０１などは、単結晶シリコンのウエハー上に形成された集積回路チップ（ＩＣチップ）で、表示デバイス基板１０１の外部に実装されている。アナログスイッチ３５０５は、アクティブマトリクス表示領域１１０の列方向のデータ線の本数Ｎと同じ出力数を有している。
【０００９】
また、ポリシリコンＴＦＴで構成された従来の駆動回路一体型の液晶表示装置の中には、ＤＡＣ回路等の様な、より複雑な回路を一体化して形成した装置も存在する。
【００１０】
図１７は、ＤＡＣ回路を内蔵した液晶表示装置の従来のディスプレイシステムの構成を示すブロック図である。
【００１１】
従来のＤＡＣ回路内蔵型の液晶表示装置では、ＤＡＣ回路を内蔵しない図１６の装置と同様の、マトリクス状に配線されＭ行Ｎ列の画素が配列されたアクティブマトリクス表示領域１１０と、行方向の走査回路１０９、列方向の走査回路３５０６に加えて、データレジスタ３５０７、ラッチ回路１０５、ＤＡＣ回路１０６、セレクタ回路１０７、レベルシフタ／タイミングバッファ１０８等の回路が表示デバイス基板１０１上に一体化されて形成されている。
【００１２】
この構成では、表示デバイス基板１０１の外部に実装されているコントローラＩＣは、高電圧を使用するＤＡＣ回路を含まず、メモリ１１１、出力バッファ１１２、コントローラ１１３と全て低電圧の回路・素子で構成可能である。その結果、液晶に書き込むための電圧信号を生成するために必要となる高電圧用のプロセスを併用することなくＩＣを作製できるため、その価格は、前述のＤＡＣを混載したＩＣよりも、低く抑えられる。
【００１３】
上記した液晶表示装置は、薄型・軽量である。このような特徴を生かして、これらの液晶表示装置は携帯型情報処理装置に搭載されている。
【００１４】
また、上記液晶表示装置は、一般的なＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構成による駆動回路一体型の表示装置の一例である。ＣＭＯＳ構成をとることにより、例えば上記した行方向の走査回路１０９、あるいは列方向の走査回路３５０６などの走査回路を構成するシフトレジスタ回路は、インバータ回路、及びクロックトインバータ回路を用いたスタティック回路により実現できる。
【００１５】
ＣＭＯＳ構成のＴＦＴ回路に限らず、ＮＭＯＳのみ、あるいはＰＭＯＳのみのＴＦＴで構成された、いわゆる単チャネルのＴＦＴで構成された駆動回路一体型の表示装置も提案されている。単チャネルのＴＦＴ回路は、ＣＭＯＳ構成のＴＦＴ回路と比較すると、使用するレイヤー数が少ないため、フォトマスク数や、製造期間の短縮も可能となるため、ＣＭＯＳ構成のＴＦＴ回路よりもさらに低コストで作製することが期待できる。
【００１６】
＜２クロック型の構成＞
上記の単チャネルＴＦＴを用いた回路として、特許文献２（特開２００４−７８１７２）に開示された構成を示す。図１８は、特許文献２（特開２００４−７８１７２）のシフトレジスタのブロック図である。図１９は、特許文献２（特開２００４−７８１７２）のシフトレジスタの具体的な回路構成を示す図である。図２０は、特許文献２（特開２００４−７８１７２）のシフトレジスタの出力波形図である。また、図２１は、特許文献２（特開２００４−７８１７２）のシフトレジスタによる駆動波形を説明するための波形図である。
【００１７】
図１８に示すように、シフトレジスタは、９個のステージ（ＳＲＨ１〜ＳＲＨ９）が縦続接続される。すなわち、各ステージの出力端子（ＯＵＴ）が次ステージの入力端子（ＩＮ）に接続される。
【００１８】
ステージの数は、データラインブロックに対応する８個のステージ（ＳＲＨ１〜ＳＲＨ８）と一つのダミーステージ（ＳＲＨ９）により構成される。各ステージは、入力端子（ＩＮ）、出力端子（ＯＵＴ）、制御端子（ＣＴ）、クロック入力端子（ＣＫ）、第１電源電圧端子（ＶＳＳ）、第２電源電圧端子（ＶＤＤ）を有する。
【００１９】
８個のステージ（ＳＲＨ１〜ＳＲＨ８）は、各データラインブロック（ＢＬ１〜ＢＬ８）のブロック選択端子に、ブロック選択信号（ＤＥ１〜ＤＥ８）を各々提供する。ブロック選択開始信号は、各ラインブロックのイネーブル信号である。
【００２０】
各ステージの動作について、図１９と図２０と図２１を参照して説明する。
【００２１】
プルアップ駆動部１７３のキャパシタ（Ｃ）が入力端子（ＩＮ）を通じてトランジスタ（ＮＴ１）のゲートに入力されたスキャン開始信号（ＳＴＶ）の立ち上がりエッジで充電され始める。これにより、プルアップトランジスタ（Ｍ１）がターンオンされ、第１クロック信号（ＣＫＶ）のｈｉｇｈレベル区間が出力端子に示される。
【００２２】
出力端子（ＯＵＴ）に、クロック信号のｈｉｇｈレベル区間が示されると、この出力電圧がキャパシタ（Ｃ）にブートストラップされ、プルアップトランジスタ（Ｍ１）のゲートライン駆動電圧がターンオン電圧（ＶＯＮ）以上に上昇することになる。
【００２３】
一方、プルダウン駆動部１７４は、開始信号が入力される前には、第６トランジスタ（Ｍ６）により第１のノード（Ｎ１）が第２電源電圧（ＶＯＮ）に上昇されて第２トランジスタ（Ｍ２）はターンオンされる。したがって、出力端子（ＯＵＴ）の出力信号の電圧が、第１電源電圧（ＶＯＦＦ）状態にある。スキャン開始信号（ＳＴＶ）が入力されると、第７トランジスタ（Ｍ７）がターンオフされる。
【００２４】
ここで、第６トランジスタ（Ｍ６）を通じて第２ノード（Ｎ２）の電位が上昇され始めると、第４トランジスタ（Ｍ４）がターンオンされ始め、これによりキャパシタ（Ｃ）の充電電圧は第４トランジスタを通じて放電され始める。これにより、プリアップトランジスタ（Ｍ１）もターンオフされ始める。続いて、制御端子（ＣＴ）に提供される次ステージの出力信号ＧＯＵＴ（Ｎ＋１）がターンオン電圧に上昇することになるので、第５トランジスタ（Ｍ５）がターンオンされる。
【００２５】
また、第２ノード（Ｎ２）はターンオンされて出力端子ＯＵＴは、ターンオン電圧（ＶＯＮ）でターンオフ電圧（ＶＯＦＦ）にダウンされる。
【００２６】
上述した動作により、各ステージが動作して出力信号ＧＯＵＴ［１］〜ＧＯＵＴ［４］が順次安定されるように発生される。
【００２７】
＜４クロック型の構成＞
特許文献３（特開２０００−１５５５５０号公報）には、４つのクロック信号（Ｃ１〜Ｃ４）によって制御される回路構成として、図２２に示すような回路が開示されている。第１のＮＭＯＳトランジスタ（Ｔ１）〜第６のＮＭＯＳトランジスタ（Ｔ６）と、キャパシタＣＡＰ１、ＣＬ１、及びＣＬ２とから構成されている。図２２、図２３を参照して、この回路の動作について説明する。
【００２８】
第１のノードＰ１上で、ｈｉｇｈレベルになると、トランジスタＴ５がターンオンされる。この状態で、Ｃ１がｈｉｇｈ論理レベルになると、出力ライン１４ｉは、トランジスタＴ５のドレイン、及び、ソースを経由して、供給されるＣ１のｈｉｇｈレベルの電圧を充電する。
【００２９】
ＣＡＰ１は、ｈｉｇｈレベルのＣ１が出力ライン１４ｉに供給されるとき、Ｃ１の電圧レベルまで、第１のノードＰ１の電圧を昇圧させる。このＣＡＰ１によってゲート電圧が増加されることで、第１のノードＴ５はｈｉｇｈレベルのＣ１を減衰なしに、出力ライン１４ｉ側に伝達する。
【００３０】
Ｃ１がｈｉｇｈレベルからｌｏｗレベルへ遷移すると、出力ライン１４ｉの電圧も同様にｌｏｗレベルへ遷移する。これは、第１のノードＴ５が第１のノードＰ１の電位によってターンオン状態をそのまま維持することに起因する。
【００３１】
次にＣ３がｌｏｗレベルからｈｉｇｈレベルへ遷移すると、第１のノードＴ３は、Ｐ２の電圧がｈｉｇｈレベルを有するようにターンオンされる。
【００３２】
トランジスタＴ２も自身のゲートに供給される第２のノードＰ２のｈｉｇｈレベルの電圧によって、ターンオンされて、第１のノードＰ１上のＶＳＳＬに接続された、ＶＳＳ側に放電させる。
【００３３】
同様に、トランジスタＴ６も自身のゲートに供給される、第２のノードＰ２のｈｉｇｈレベルに応答して出力ライン１４ｉの出力信号がｌｏｗレベルとなる。
【００３４】
【特許文献１】特開２００４−０４６０５４号公報（第３１−３２頁、図３７、３８）
【特許文献２】特開２００４−７８１７２号公報（第３６−３７頁、図５−図９）
【特許文献３】特開２０００−１５５５５０号公報（第２７頁、図１、図２、図３）
【発明の開示】
【発明が解決しようとする課題】
【００３５】
しかしながら、前述した従来技術は、下記記載の問題点を有している。
【００３６】
＜２クロック型の構成の問題点＞
特許文献２（特開２００４−７８１７２号公報）に開示された構成の場合、ＧＯＵＴ［Ｎ］のオフ状態を維持するには、図１９におけるトランジスタＭ２をオン状態に維持する必要がある。また、ノードＮ２の電位は、自身が出力した後、次段のＧＯＵＴによってｈｉｇｈレベルにリセットされた後は、次に自身が出力するタイミングまでノードＮ２をｈｉｇｈレベルに維持する必要がある。この構成では、ノードＮ２にソース・ドレインが接続されているトランジスタＭ７のリーク電流により、ノードＮ２の電位が、ｈｉｇｈレベルから徐々に低下していく。
【００３７】
これにより、トランジスタＭ２の電流駆動能力も低下してゆき、その結果、ＧＯＵＴ［Ｎ］をオフ状態に維持することが困難となる。同様に、トランジスタＭ４の電流駆動能力も低下することによって、ノードＮ１はフローティング状態に遷移する。すなわち、トランジスタＭ１のゲートがオープン状態となる。
【００３８】
この状態において、トランジスタＭ１のゲートの電位は、トランジスタＭ１のソースに接続されているＣＫＶ、あるいはＣＫＶＢのパルスによって振られることによって変動する。これらのことから、ＧＯＵＴ［Ｎ］は、ＣＫＶあるいはＣＫＶＢの信号がそのままＧＯＵＴ［Ｎ］として出力されることとなる。
【００３９】
すなわち、特許文献２では、トランジスタのリーク電流により、本来、出力する必要のないタイミングで出力してしまう誤動作を引き起こすこととなる。よく知られているように、トランジスタは製造プロセス時のパラメータ変動等に起因して、トランジスタ自身の性能（例えばしきい値電圧や、リーク電流等）が変動する。
【００４０】
特に、ガラス基板上に作製された薄膜トランジスタは、光透過性のガラス基板を使用している点から、光照射による光リーク電流も発生する。
【００４１】
また、チャネル部分となるシリコン層に、例えばエキシマレーザを照射して再結晶化したポリシリコン層を用いている場合、再結晶化した結晶粒の大きさや密度にばらつきが生じるため、トランジスタ特性の変動を招く。
【００４２】
このため、薄膜トランジスタを用いて、特許文献２の回路を実現しようとすると、上記トランジスタ特性の変動により、回路の誤動作が生じる場合がある。
【００４３】
＜４クロック型の構成の問題点＞
次に、特許文献３（特開２０００−１５５５５０号公報）の場合、図２２における出力１４ｉのオフ状態を維持するには、第１のノードＰ１をｌｏｗレベル、第２のノードＰ２をｈｉｇｈレベルに維持する必要がある。すなわち、第１のノードＰ１にゲートが接続されているトランジスタＴ５をオフ状態とし、第２のノードＰ２にゲートが接続されているトランジスタＴ６をオン状態にする必要がある。
【００４４】
ここで、第２のノードＰ２の電位は、トランジスタＴ４又はトランジスタＴ３の特性の変動により、ｈｉｇｈレベルから、徐々に電位が低下する可能性がある。図２２の構成は、こういった変動要因に対し、図２３に示すように、クロック信号Ｃ３を用いて、第２のノードＰ２をｈｉｇｈレベルにリセットしている。かかる動作により、第２のノードＰ２の浮き上がりによる誤動作を抑制することができる。
【００４５】
しかしながら、特許文献３の構成では、クロック信号数が増加する、という別の問題が生じる。このため、特許文献３の構成を、薄膜トランジスタで実現するためには、トランジスタ特性の変動による回路の誤動作、クロック信号数の増加のいずれかの問題を引き起こすといえる。
【００４６】
したがって、本発明の目的は、クロック信号数を増加させることなく、トランジスタ特性の変動に対する回路動作マージンを向上させた半導体回路、該半導体回路を備えた走査回路、ならびに、走査回路を備えた表示装置を提供することにある。
【課題を解決するための手段】
【００４７】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００４８】
本発明の１つのアスペクト（側面）に係る半導体回路は、クロック信号とスタート信号、あるいは前段の出力信号を受けて駆動する半導体回路であって、自身が非活性化状態において、任意の浮遊ノードを、前述のクロック信号よりも周期の短い信号を用いてリフレッシュする。
【００４９】
本発明の他のアスペクト（側面）に係る半導体回路は、クロック信号とスタート信号、あるいは前段の出力信号を受けて駆動する半導体装置であって、自身が非活性化状態において、任意の浮遊ノードを、前述のクロック信号よりも周期の短い信号と、前段の前記浮遊ノードとは別の浮遊ノードの電位とを用いてリフレッシュする。
【００５０】
本発明のさらに他のアスペクト（側面）に係るシフトレジスタにおいては、複数段カスケード接続される回路要素を備え、前記回路要素が、少なくとも第１、第２のクロック信号と、前記第１、第２のクロック信号の少なくとも一つの周期よりも周期の短い制御信号を入力し、前記制御信号の活性化に応答して出力信号を生成する手段を備え、前記出力信号が、隣接する前記回路要素へ転送され、回路要素が順次活性化するシフトレジスタ回路において、前記回路要素が、前記半導体回路を含む。
【００５１】
本発明のシフトレジスタにおいては、初段の回路要素が活性化されている期間において、前記制御信号が、予め定められた所定の論理値に維持されている。
【００５２】
本発明のさらに他のアスペクト（側面）に係る表示装置は、複数の画素が配列された画素アレイと、前記画素を活性化する制御回路と、を含む表示装置において、前記制御回路の少なくとも一つが、前記シフトレジスタ回路を含む。
【００５３】
本発明に係る表示装置は、複数の画素が配列された画素アレイと、前記画素を活性化するゲート線駆動回路と、前記画素に所定の電圧を印加するデータ線駆動回路と、を含む表示装置において、前記ゲート線駆動回路が、前記シフトレジスタ回路を含み、前記制御信号が、前記データ線駆動回路を制御する信号を兼ねている。
【００５４】
本発明に係る表示装置は、複数の画素が配列された画素アレイと、前記画素を活性化するゲート線駆動回路と、前記画素に所定の電圧を設定するためのプリチャージ回路と、前記画素に映像信号電圧を印加するデータ線駆動回路と、を含む表示装置において、前記ゲート線駆動回路が、前記シフトレジスタ回路を含み、前記制御信号が、前記プリチャージ回路を制御する信号を兼ねている。
【００５５】
本発明のさらに別のアスペクトに係る半導体回路は、第１のクロック端子と第１の電源との間に接続された第１及び第２のトランジスタと、リフレッシュ端子と前記第１の電源との間に接続された第３及び第４のトランジスタと、第２の電源と前記第１の電源との間に接続された第５及び第６のトランジスタと、を備え、前記第４及び第５のトランジスタの制御端子は信号入力端子に共通接続され、前記第３のトランジスタの制御端子は、第２のクロック端子に接続され、前記第１のトランジスタの制御端子は、前記第５及び第６のトランジスタの接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第６のトランジスタの制御端子に接続され、前記第１及び第２のトランジスタの接続ノードが出力端子に接続されており、前記リフレッシュ端子に入力される信号の周期は、第１、第２のクロック端子に入力されるクロック信号の周期よりも短い。
【００５６】
本発明のさらに別のアスペクトに係る半導体回路は、第１と第２のシフトレジスタを含み、前記第１のシフトレジスタは、第１のクロック端子と第１の電源との間に接続された第１及び第２のトランジスタと、リフレッシュ端子と前記第１の電源との間に接続された第３及び第４のトランジスタと、第２の電源と前記第１の電源との間に接続された第５及び第６のトランジスタと、を備え、前記第４及び第５のトランジスタの制御端子は、前記第１のシフトレジスタの信号入力端子に共通接続され、前記第３のトランジスタの制御端子は、第２のクロック端子に接続され、前記第１のトランジスタの制御端子は、前記第５と第６のトランジスタの接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第６のトランジスタの制御端子に接続され、前記第１と第２のトランジスタの接続ノードが前記第１のシフトレジスタの出力端子に接続されている。前記第２のシフトレジスタは、第２のクロック端子と前記第１の電源との間に接続された第７及び第８のトランジスタと、リフレッシュ端子と前記第１の電源との間に接続された第９、第１０、第１１のトランジスタと、前記第２の電源と前記第１の電源との間に接続された第１２及び第１３のトランジスタと、を備え、前記第１１及び第１２のトランジスタの制御端子は、前記第１のシフトレジスタの出力端子に共通接続され、前記第９のトランジスタの制御端子は、前記第２と第６のトランジスタの制御端子に接続され、前記第１０のトランジスタの制御端子は、第１のクロック端子に接続され、前記第７のトランジスタの制御端子は、前記第１２及び第１３のトランジスタの接続ノードに接続され、前記第８のトランジスタの制御端子は、前記第１３のトランジスタの制御端子に接続され、前記第７及び第８のトランジスタの接続ノードが前記第２のシフトレジスタの出力端子に接続されている。前記第１及び第２のシフトレジスタのリフレッシュ端子、第１のクロック端子、第２のクロック端子は、リフレッシュ信号線、第１クロック信号線、第２クロック信号線に接続されており、第１、第２のクロック信号は相補であり、前記リフレッシュ端子に入力される信号の周期は、第１、第２のクロック端子に入力されるクロック信号の周期よりも短い。
【発明の効果】
【００５７】
本発明によれば、クロック信号数を増加することなく、トランジスタ特性の変動に対する回路動作マージンを向上させた半導体回路、又は走査回路、又は、それらを用いた表示装置を提供することができる。本発明によれば、半導体装置を用いた表示装置において、他の半導体回路に使用している制御信号を利用してリフレッシュするため、新たに制御信号を設けることがない。
【００５８】
本発明においては、クロック信号よりも短い周期の信号を用いてリフレッシュされるので、浮遊ノードの電位変化による出力異常を引き起こすことがないため、半導体装置のリーク耐性を向上させることが出来る。
【発明を実施するための最良の形態】
【００５９】
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。
【００６０】
＜第１の実施の形態＞
図１は、本発明の第１の実施形態の半導体回路の構成の一例を示す図である。図２は、図１に示したシフトレジスタ１０００（半導体回路）を、基本回路単位として備えた構成の一例を示す図である。ＮチャネルＭＯＳトランジスタ（ＮＭＯＳトランジスタという）の物理的な形状、及び大きさは、十分な動作マージンで回路動作することができうる範囲で設計されることが望ましい。
【００６１】
特に制限されないが、図１に示す例では、制御信号として、第１、第２のクロック信号（ＣＬＫ１、及びＣＬＫ２）を、第１、第２のクロック端子Ｃ１、Ｃ２から入力し、スタート信号（ＳＴ）を、信号入力端子ＩＮから入力し、リフレッシュ信号（ＲＦ）を、端子ＲＦから入力し、出力信号（ＯＵＴ）を、出力端子ＯＵＴから出力する。より詳細には、図１を参照すると、高位側電源ＶＤＤにドレインが接続され、ゲートが端子ＩＮに接続されたＮＭＯＳトランジスタＭＮ５と、ＮＭＯＳトランジスタＭＮ５のソース（ノードＮ１）にドレインが接続されソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ６と、高位側電源ＶＤＤにドレインが接続され、ゲートが端子Ｃ２に接続されたＮＭＯＳトランジスタＭＮ３と、ＮＭＯＳトランジスタＭＮ３のソースにドレインが接続され、ゲートが端子ＩＮに接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ４と、高位側電源ＶＤＤにドレインが接続され、ゲートがノードＮ１に接続されたＮＭＯＳトランジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ１のソースにドレインが接続され、ゲートがＮＭＯＳトランジスタＭＮ６のゲートに接続され、ソースが低位側電源ＶＳＳに接続されたＮＭＯＳトランジスタＭＮ２と、を備え、ＮＭＯＳトランジスタＮＭ１のソースとＮＭ２のドレインの接続ノードを出力端子ＯＵＴとしている。ＮＭＯＳトランジスタＭＮ６、ＭＮ２の共通ゲートをノードＮ２とする。本実施形態は、ノードＮ２を、第２のクロック信号ＣＬＫ２と、リフレッシュ信号（ＲＦ）を用いて、ＮＭＯＳトランジスタＭＮ３を制御する構成とされている。
【００６２】
図２には、図１のシフトレジスタ１０００を基本回路単位として、ｎ（ただし、ｎは所定の正整数）段、カスケード接続した構成が示されている。
【００６３】
図２を参照すると、ＩＮ（スタート信号ＳＴ）は、シフトレジスタ１０００１に入力され、シフトレジスタ１０００１の出力がシフトレジスタ１０００２の入力ＩＮに入力される。以下同様にシフトレジスタ１０００ｎ−１の出力がシフトレジスタ１０００ｎの入力ＩＮに入力される。リフレッシュ信号ＲＦ、ＣＬＫ１、ＣＬＫ２は、それぞれ、各シフトレジスタ１０００端子ＲＦ、Ｃ１、Ｃ２に共通に入力される。
【００６４】
図３は、本実施形態の動作を説明するためのタイミングチャートである。図１乃至図３を参照して、本実施形態の動作を説明する。
【００６５】
まず、図２の１段目のシフトレジスタ１０００１に、スタート信号ＳＴのｈｉｇｈレベルが入力されると（図３の（１））、図１のトランジスタＭＮ４、及びトランジスタＭＮ５が共にオン状態となる。これにより、ノードＮ１が、オン状態のトランジスタＭＮ５により（ＶＤＤ−ＶＴ；ただし、ＶＴはＮＭＯＳトランジスタの閾値電圧）に設定され、ノードＮ２は、オン状態のトランジスタＭＮ４により、ＶＳＳに設定される。
【００６６】
また、ノードＮ２は、信号ＲＦがｈｉｇｈになったときに、一時的に、ｈｉｇｈに上昇するが、ＲＦがｌｏｗに戻ると同時に、ノードＮ２も再びＶＳＳに下降する。
【００６７】
次に、スタート信号ＳＴがｌｏｗに、ＣＬＫ１がｈｉｇｈに遷移すると（図３の（２））、ブートストラップ効果により、ノードＮ１は（ＶＤＤ−ＶＴ）なる電位からさらに上昇する。これにより、トランジスタＭＮ１のゲートに印加される電圧が高くなり、出力端子ＯＵＴはＶＤＤまで遷移する。
【００６８】
さらに、ＣＬＫ１がｌｏｗに、ＣＬＫ２がｈｉｇｈにそれぞれ遷移すると（図３の（３））、ＣＬＫ１のｌｏｗ信号が出力端子ＯＵＴに転送されることにより、出力端子ＯＵＴがｌｏｗに遷移する。
【００６９】
また、ＲＦが再びｈｉｇｈに遷移するので、ノードＮ２は、ｌｏｗからｈｉｇｈに遷移する（図３の（４））。
【００７０】
次に、図２の２段目のシフトレジスタ１０００２の動作について説明する。
【００７１】
２段目のシフトレジスタ１０００２内のＳＴノードには、制御信号ＳＴが入力されるのではなく、前段（１段目のシフトレジスタ１０００１）の出力端子ＯＵＴが接続されている。
【００７２】
すなわち、図３の（２）において、ＯＵＴ０がｈｉｇｈになる場合と、２段目のシフトレジスタ１０００２において、１段目のシフトレジスタ１０００１内のＳＴにスタート信号ＳＴがｈｉｇｈになる場合と同等の動作である。すなわち、これ以降については、ＣＬＫ２を利用する点を除いては１段目のシフトレジスタ１０００１と動作は同じである。
【００７３】
このように、図３に示すとおり、シフトレジスタ１０００１の出力ＯＵＴ０がｌｏｗになると、シフトレジスタ１０００２の出力ＯＵＴ１がｈｉｇｈに遷移する。
【００７４】
縦列しているシフトレジスタ１０００は、隣接するシフトレジスタ１０００からのＯＵＴ信号を受けて、ＯＵＴ信号を出力してゆく。
【００７５】
本発明は、フローティング状態となるノードを、リフレッシュ信号ＲＦを用いることにより、１つのクロック周期につき、１回分、任意の電位に設定することができる。従って、フローティング状態となる期間が短縮されるため、トランジスタの特性変動による、回路の誤動作を抑制することができる。
【００７６】
本発明の第１実施形態の製造方法について以下に説明する。
【００７７】
まず、図４（ａ）〜図４（ｇ）を参照して、本発明の第１実施形態のＴＦＴ基板の製造方法について説明する。
【００７８】
図４は、ガラス基板２０００上にポリシリコンＴＦＴ技術によりＮＭＯＳ  ＴＦＴで構成されたＴＦＴ基板を製造するプロセスを示している。
【００７９】
ガラス基板２０００上に、酸化シリコン膜２００１を形成した後、アモルファスシリコン２００２を成長させる。ここに酸化シリコン膜２００１は、ガラス基板２０００と、アモルファスシリコン２００２の間に介在することにより、ガラス基板２０００がアモルファスシリコン２００２に与える影響を軽減するための層である。
【００８０】
次に、エキシマレーザを用いてアニールし、アモルファスシリコンをポリシリコン化させる（図４（ａ））。
【００８１】
次に、フォトレジストとエッチングプロセスにより、ポリシリコン膜２００２をパターニングする（図４（ｂ））。
【００８２】
さらに、フォトレジスト２００３を塗布後、露光した後、パターニングした状態で、リン（Ｐ）をドーピングすることにより、ｎチャネルのソースとドレイン領域を形成する（図４（ｃ））。
【００８３】
次に、膜厚が例えば９０ｎｍの酸化シリコン膜２００４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）、タングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極２００５を形成する（図４（ｄ））。
【００８４】
次に、酸化シリコン膜、あるいは窒化シリコン膜で形成された層間膜２００７を積層した（図４（ｅ））後、上記層間膜２００７にコンタクトホール２００８を形成する（図４（ｆ））。
【００８５】
次に、アルミニウム、あるいはクロムなどで形成された電極層２００９を、例えばスパッタリング法で形成し、パターニングを行う（図４（ｇ））。
【００８６】
このようにして、ＮＭＯＳ  ＴＦＴ、及び容量を作成する。
【００８７】
本実施の形態では、ポリシリコン膜の形成に、エキシマレーザを用いるが、他のレーザ、例えば連続発振するＣＷ（Ｃｏｎｔｉｎｕｏｕｓ  Ｗａｖｅ）レーザ等を用いてもよいし、熱処理による固層成長を用いても良い。
【００８８】
このようにして、図４に示した工程により、ガラス基板２０００にポリシリコンによるＴＦＴ基板が形成される。
【００８９】
また、ＴＦＴ基板の製造プロセスのメリットとして、大面積基板上の高密度配線が可能となる。
【００９０】
これは、高精細の画素アレイを有する表示装置の実現に寄与する。上記プロセスにより、第１実施形態の半導体回路を作製することができる。
【００９１】
＜第２の実施の形態＞
図５は、本発明の第２実施形態の構成を示す図である。本実施形態と、前記第１実施形態との構成上の相違点は、シフトレジスタ１０００を構成するトランジスタの極性（導電型）にある。前記第１の実施形態では、ＮＭＯＳトランジスタＭＮ１〜ＭＮ６を用いて構成されているが、本実施形態では、ＰＭＯＳトランジスタＭＰ１〜ＭＰ６により構成されている。
【００９２】
なお、各ＰＭＯＳトランジスタの物理的な形状、及び大きさは、十分な動作マージンで回路動作することができうる範囲で設計されることが望ましい。制御信号として、クロック信号ＣＬＫ１、及びＣＬＫ２、スタート信号ＳＴ、及びリフレッシュ信号ＲＦがそれぞれ入力されることにより、ＯＵＴ信号を出力するものである。
【００９３】
本実施形態におけるシフトレジスタ１０００も、前記第１実施形態と同様、図２に示すような構成とされる。
【００９４】
図６は、本実施形態の動作を説明するためのタイミングチャートである。図５、図２、図６を参照して、本実施形態の動作を説明する。
【００９５】
まず、図２の１段目のシフトレジスタ１０００１（ただし、その回路構成は、図５の構成）に、スタート信号ＳＴのｌｏｗが入力されると（図６の（１））、トランジスタＭＰ４、及びＭＰ５が共にオン状態となる。これにより、ノードＰ１がトランジスタＭＰ５により（ＶＳＳ＋ＶＴ）に、ノードＰ２がトランジスタＭＰ４によりＶＤＤにそれぞれ設定される。ここに、ＶＴはトランジスタのしきい値電圧を示す。
【００９６】
また、ノードＰ２は、リフレッシュ信号ＲＦがｌｏｗになったときに一時的にｌｏｗに下降するが、リフレッシュ信号ＲＦがｈｉｇｈに戻ると同時に、ノードＰ２も再びＶＤＤに上昇する。
【００９７】
次に、スタート信号ＳＴがｈｉｇｈに、ＣＬＫ１がｌｏｗに遷移すると（図６の（２））、ブートストラップ効果によりノードＰ１は、（ＶＳＳ−ＶＴ）なる電位からさらに下降する。これにより、トランジスタＭＰ１のゲートに印加する電圧が下がり、出力ＯＵＴはＶＳＳまで遷移する。さらに、ＣＬＫ１がｈｉｇｈに、ＣＬＫ２がｌｏｗにそれぞれ遷移すると（図６の（３））、ＣＬＫ１のｈｉｇｈ信号がＯＵＴ０に転送されることにより、ＯＵＴ０がｈｉｇｈに遷移する。
【００９８】
そして、リフレッシュ信号ＲＦが再びｌｏｗに遷移するので、ノードＰ２はｈｉｇｈからｌｏｗに遷移する（図６の（３））。
【００９９】
次に、図２の２段目のシフトレジスタ１０００２（ただし、その回路構成は、図５の構成）の動作について説明する。２段目のシフトレジスタ１０００２内のＳＴノードには制御信号ＳＴが入力されるのではなく、前段（１段目のシフトレジスタ１０００１）のＯＵＴ信号（ＯＵＴ０）が入力される。
【０１００】
すなわち、図６の期間（２）において、ＯＵＴ０がｌｏｗになる場合と、１段目のシフトレジスタ１０００１内においてスタート信号ＳＴがｌｏｗになる場合とは、同等の動作である。これ以降については、ＣＬＫ２を利用する点を除いて、１段目のシフトレジスタ１０００１と動作は同じである。シフトレジスタ１０００１の出力ＯＵＴ０がｈｉｇｈになると、シフトレジスタ１０００２のＯＵＴ１がｌｏｗに遷移する（図６の（３））。
【０１０１】
このように、複数段カスケード接続したシフトレジスタ１０００は、隣接するシフトレジスタ１０００のＯＵＴ信号を受けて連続してＯＵＴ信号を出力してゆく。
【０１０２】
本発明の特徴は、フローティング状態となるノードを、リフレッシュ信号ＲＦを用いることにより、１つのクロック周期につき、１回分任意の電位に設定することができる。従って、フローティング状態となる期間が短縮されるためにトランジスタの特性変動による回路の誤動作を抑制することができる。
【０１０３】
次に、図７（ａ）乃至図７（ｇ）を参照して、本発明の第２実施形態のＴＦＴ基板の製造方法について説明する。図７は、ガラス基板２０００上にポリシリコンＴＦＴ技術によりＰＭＯＳ  ＴＦＴで構成されたＴＦＴ基板を製造するプロセスを示している。
【０１０４】
まず始めに、ガラス基板２０００上に、酸化シリコン膜２００１を形成した後、アモルファスシリコン２００２を成長させる。ここに酸化シリコン膜２００１は、ガラス基板２０００と、アモルファスシリコン２００２の間に介在することにより、ガラス基板２０００がアモルファスシリコン２００２に与える影響を軽減するための層である。
【０１０５】
次に、エキシマレーザを用いてアニールし、アモルファスシリコンをポリシリコン化させる（図７（ａ））。
【０１０６】
次に、フォトレジストとエッチングプロセスにより、ポリシリコン膜２００２をパターニングする（図７（ｂ））。
【０１０７】
さらに、フォトレジスト２００３を塗布後、露光してパターニングした状態で、ボロン（Ｐ）をドーピングすることにより、ｐチャネルのソースとドレイン領域を形成する（図７（ｃ））。
【０１０８】
次に、膜厚が例えば９０ｎｍの酸化シリコン膜２００４を成長させた後、例えばマイクロクリスタルシリコン（μ−ｃ−Ｓｉ）、タングステンシリサイド（ＷＳｉ）で構成された層を成長させ、パターニングすることによりゲート電極２００５を形成する（図７（ｄ））。
【０１０９】
次に、酸化シリコン膜、あるいは窒化シリコン膜で形成された層間膜２００７を積層した（図７（ｅ））後、上記層間膜２００７にコンタクトホール２００８を形成する（図７（ｆ））。
【０１１０】
次に、アルミニウム、あるいはクロムなどで形成された電極層２００９を、例えばスパッタリング法で形成し、パターニングを行う（図７（ｇ））。
【０１１１】
このようにして、ｐ−チャネルＴＦＴ、及び容量を作成する。本実施の形態では、ポリシリコン膜の形成に、エキシマレーザを用いるが、他のレーザ、例えば連続発振するＣＷレーザ等を用いてもよいし、熱処理による固層成長を用いても良い。
【０１１２】
このようにして、図７に示した工程により、ガラス基板２０００にポリシリコンによるＴＦＴ基板が形成される。
【０１１３】
また、ＴＦＴ基板の製造プロセスのメリットとして、大面積基板上の高密度配線が可能となる。これは、高精細の画素アレイを有する表示装置の実現に寄与する。上記プロセスにより、第２実施形態の表示装置を作製することができる。
【０１１４】
＜第３の実施の形態＞
次に、本発明の第３実施形態の構造について以下に説明する。図８は、本発明の第３実施形態の構成を示す図である。本実施形態は、図８に示すように、基本構成単位であるシフトレジスタ１０００１は、ＮＭＯＳトランジスタ（ＭＮ０１〜ＭＮ０７）で構成されている。
【０１１５】
図８は、シフトレジスタ１０００が２段分接続されている構成を示している。ここで、一段目のシフトレジスタ１０００１の構成については、前記第１の実施形態として説明した図１の構成からなる。
【０１１６】
２段目以降のシフトレジスタ１０００２と１段目のシフトレジスタ１０００１の構成の相違点は、縦積み（カスコード）接続されたＮＭＯＳトランジスタＭＮ１３とＭＮ１７の部分である。
【０１１７】
１段目のシフトレジスタ１０００１では、ＲＦとＣＬＫ２とを用いて制御されるトランジスタＭＮ０３が、ＲＦ端子とノードＮ０２と接続されているのに対し、２段目以降は、ＲＦとノードＮ０２間にＭＮ１７とＭＮ１３がカスコード接続されている。
【０１１８】
トランジスタＭＮ１７のドレインはＲＦ、ゲートには前段、すなわち１段目のＮ０２が接続され、トランジスタＭＮ１３のゲートにはＣＬＫ１がそれぞれ接続されている。
【０１１９】
また、各ＮＭＯＳトランジスタの物理的な形状、及び大きさは、十分な動作マージンで回路動作することができうる範囲で設計されることが望ましい。
【０１２０】
制御信号として、クロック信号ＣＬＫ１、及びＣＬＫ２、スタート信号ＳＴ、及びリフレッシュ信号ＲＦがそれぞれ入力されることにより、ＯＵＴ信号を出力する。
【０１２１】
本実施形態の動作について、図９のタイミングチャートを参照して説明する。第３実施形態の特徴として、１段目のシフトレジスタ１０００１が活性化される期間（図９における（２）期間まで）において、リフレッシュ信号ＲＦがｌｏｗに固定されている。
【０１２２】
図８の１段目のシフトレジスタ１０００１に、スタート信号ＳＴのｈｉｇｈが入力されると（１）、トランジスタＭＮ０４とＭＮ０５が共にオン状態となる。
【０１２３】
これにより、ノードＮ０１が、トランジスタＭＮ０５により（ＶＤＤ−ＶＴ）に、ノードＮ０２が、トランジスタＭＮ０４によりＶＳＳにそれぞれ設定される。ここに、ＶＴはトランジスタのしきい値電圧を示す。
【０１２４】
次に、スタート信号ＳＴがｌｏｗに、ＣＬＫ１がｈｉｇｈに遷移すると（図９の（２））、ブートストラップ効果により、ノードＮ０１は（ＶＤＤ−ＶＴ）なる電位からさらに上昇する。
【０１２５】
これにより、トランジスタＭＮ０１のゲートに印加する電圧が高くなり、出力ＯＵＴ０はＶＤＤまで遷移する。
【０１２６】
さらに、ＣＬＫ１がｌｏｗに、ＣＬＫ２がｈｉｇｈにそれぞれ遷移すると（図９の（３））、ＣＬＫ１のｌｏｗ信号がＯＵＴに転送されることにより、ＯＵＴ０がｌｏｗに遷移する。
【０１２７】
また、ＲＦが再びｈｉｇｈに遷移するので、ノードＮ０２は、ｌｏｗからｈｉｇｈに遷移する（図９の（３））。
【０１２８】
次に、図８の２段目のシフトレジスタ１０００２の動作について説明する。
【０１２９】
２段目のシフトレジスタ１０００２内のトランジスタＭＮ１４、及びＭＮ１５のゲートには、前段、すなわち１段目のシフトレジスタ１０００１の出力ＯＵＴ０が接続されているため、図９の（２）において、ＯＵＴ０がｈｉｇｈに遷移したタイミングで２段目のシフトレジスタ１０００２の動作が開始される。
【０１３０】
すなわち、トランジスタＭＮ１４とＭＮ１５が共にオン状態となり、ノードＮ１１がＭＮ１５により（ＶＤＤ−ＶＴ）に、ノードＮ１２がＭＮ１４によりＶＳＳにそれぞれ設定される。ここに、ＶＴはトランジスタのしきい値電圧を示す。
【０１３１】
次に、ＯＵＴ０がｌｏｗに、ＣＬＫ２がｈｉｇｈに遷移すると（図９の（３））、ブートストラップ効果によりＮ１１は（ＶＤＤ−ＶＴ）なる電位からさらに上昇する。これによりＭＮ１１のゲートに印加する電圧が高くなり、出力ＯＵＴ１はＶＤＤまで遷移する。
【０１３２】
さらに、ＣＬＫ２がｌｏｗに、ＣＬＫ１がｈｉｇｈにそれぞれ遷移すると、ＣＬＫ２のｌｏｗ信号がＯＵＴ１に転送されることにより、ＯＵＴ１がｌｏｗに遷移する（図９の（４））。このＯＵＴ１は、図示されない３段目のシフトレジスタ１０００へ転送される。
【０１３３】
このように縦列しているシフトレジスタ１０００は、隣接するシフトレジスタ１０００のＯＵＴ信号を受けて動作を開始することにより、連続してＯＵＴ信号を出力、転送してゆく。
【０１３４】
本実施形態の特徴は、フローティング状態となるノードを、リフレッシュ信号ＲＦを用いることにより、１つのクロック周期につき、１回分、任意の電位に設定することができる。従って、フローティング状態となる期間が短縮されるために、トランジスタの特性変動による回路の誤動作を抑制することができる。
【０１３５】
また、１段目のシフトレジスタ１０００１が活性化されている期間において、ＲＦがｌｏｗに固定されているので、図８におけるトランジスタＭＮ０３と、トランジスタＭＮ０４がそれぞれ、スタート信号ＳＴと第２のクロックＣＬＫ２によって、同時にＯＮ状態となり、リフレッシュ端子ＲＦ−ＶＳＳ間が導通状態となった場合においても、リフレッシュ端子ＲＦとＶＳＳが同電位のため、貫通電流が発生しない。このため、本実施形態では低消費電力のシフトレジスタ１０００を実現することが可能となる。
【０１３６】
本実施形態の製造方法は、好ましくは、第１実施形態と同様に、図４に示した方法で製造される。
【０１３７】
＜第４の実施の形態＞
次に、本発明の第４実施形態の構造について以下に説明する。図１０は、本発明の第４実施形態の構成を示す図である。図１０を参照すると、本実施形態は、基本構成単位であるシフトレジスタ１０００１は、ＰＭＯＳトランジスタ（ＭＰ０１〜ＭＰ０７）を備えている。図１０は、シフトレジスタ１０００が２段分接続されている構成を示している。ここで、一段目のシフトレジスタ１０００１の構成については、図５の構成と同一である。２段目以降は、図５の前記実施形態２の構成と相違している。２段目以降のシフトレジスタ１０００２の構成と１段目のシフトレジスタ１０００１の構成との相違点は、トランジスタＭＰ１３とＭＰ１７の部分である。
【０１３８】
１段目のシフトレジスタ１０００１では、リフレッシュ信号ＲＦとＣＬＫ２とを用いて制御されるＰＭＯＳトランジスタＭＰ０３が、ノードＰ０２と接続されているのに対し、２段目以降のシフトレジスタ１０００２では、ＲＦとノードＰ１２間にＰＭＯＳトランジスタＭＰ１７とＭＰ１３が縦列に接続されている。ＰＭＯＳトランジスタＭＰ１７のゲートには、１段目のシフトレジスタ１０００１のノードＰ０１が、ＰＭＯＳトランジスタＭＰ１３のゲートにはＣＬＫ１がそれぞれ接続されている。
【０１３９】
また、各ＰＭＯＳトランジスタの物理的な形状、及び大きさは、十分な動作マージンで回路動作することができうる範囲で設計されることが望ましい。制御信号として、クロック信号ＣＬＫ１、及びＣＬＫ２、スタート信号ＳＴ、及びリフレッシュ信号ＲＦがそれぞれ入力されることにより、ＯＵＴ信号を出力するものである。
【０１４０】
図１１は、本実施形態の動作を説明するためのタイミングチャートである。図１０と図１１を参照して、本実施形態の動作を説明する。
【０１４１】
本実施形態の特徴として、１段目のシフトレジスタ１０００１が活性化される期間（図１１における（２）の期間まで）において、リフレッシュ信号ＲＦはｈｉｇｈに固定されている。
【０１４２】
１段目のシフトレジスタ１０００１に、スタート信号ＳＴのｌｏｗが入力されると（図１１の（１））、トランジスタＭＰ０４とＭＰ０５が共にオン状態となる。これにより、ノードＰ０１がトランジスタＭＰ０５により（ＶＳＳ＋ＶＴ）に、ノードＰ０２がトランジスタＭＰ０４によりＶＤＤにそれぞれ設定される。ここに、ＶＴはトランジスタのしきい値電圧である。
【０１４３】
次にスタート信号ＳＴがｈｉｇｈに、ＣＬＫ１がｌｏｗに遷移すると（図１１の（２））、ブートストラップ効果により、ノードＰ０１は、（ＶＳＳ＋ＶＴ）なる電位からさらに下降する。これにより、トランジスタＭＰ０１のゲートに印加する電圧が大きくなり、出力ＯＵＴはＶＳＳまで遷移する。さらにＣＬＫ１がｈｉｇｈに、ＣＬＫ２がｌｏｗにそれぞれ遷移すると（図１１の（３））、ＣＬＫ１のｈｉｇｈ信号がＯＵＴに転送されることにより、ＯＵＴ０がｈｉｇｈに遷移する。また、ＲＦが再びｌｏｗに遷移するので、ノードＰ０２はｈｉｇｈからｌｏｗに遷移する（図１１の（３））。
【０１４４】
次に、２段目のシフトレジスタ１０００２の動作について説明する。２段目のシフトレジスタ１０００２内のトランジスタＭＰ１４とＭＰ１５のゲートには前段、すなわち１段目のシフトレジスタ１０００１の出力ＯＵＴ０が接続されているため、図１１の（２）においてＯＵＴ０がｌｏｗに遷移したタイミングで２段目のシフトレジスタ１０００２の動作が開始される。
【０１４５】
すなわち、トランジスタＭＰ１４、及びＭＰ１５が共にオン状態となり、ノードＰ１１がトランジスタＭＰ１５により（ＶＳＳ＋ＶＴ）に、ノードＰ１２がトランジスタＭＰ１４によりＶＳＳにそれぞれ設定される。
【０１４６】
次にＯＵＴ０がｈｉｇｈに、ＣＬＫ２がｌｏｗに遷移すると（図１１の（３））、ブートストラップ効果により、ノードＰ１１は（ＶＳＳ＋ＶＴ）なる電位からさらに下降する。これにより、トランジスタＭＰ１１のゲートに印加する電圧が低くなり、２段目のシフトレジスタ１０００２の出力ＯＵＴ１はＶＳＳまで遷移する。さらに、ＣＬＫ２がｈｉｇｈに、ＣＬＫ１がｌｏｗにそれぞれ遷移すると、ＣＬＫ２のｈｉｇｈ信号がＯＵＴ１に転送されることにより、２段目のシフトレジスタ１０００２の出力ＯＵＴ１はｈｉｇｈに遷移する（図１１の（４））。２段目のシフトレジスタ１０００２の出力ＯＵＴ１は、不図示の３段目のシフトレジスタへ転送される。
【０１４７】
このように、複数段カスケード接続されているシフトレジスタ１０００は、隣接するシフトレジスタ１０００のＯＵＴ信号を受けて動作を開始することにより、連続してＯＵＴ信号を出力、転送してゆく。
【０１４８】
本発明の特徴は、フローティング状態となるノードを、リフレッシュ信号ＲＦを用いることにより、１つのクロック周期につき、１回分任意の電位に設定することができる。このため、フローティング状態となる期間が短縮されるためにトランジスタの特性変動による回路の誤動作を抑制することができる。
【０１４９】
また、１段目のシフトレジスタ１０００１が活性化されている期間において、ＲＦがｈｉｇｈに固定されているので、図１０における、トランジスタＭＰ０３と、ＭＰ０４がそれぞれＣＬＫ２とＳＴによって、同時にＯＮ状態となり、ＶＤＤ−ＲＦ間が導通状態となった場合においても、ＶＤＤとＲＦが同電位のため、貫通電流が発生しない。このため、本実施形態では、低消費電力のシフトレジスタ１０００を実現することが可能となる。
【０１５０】
本実施形態の製造方法は、好ましくは、前記第２実施形態と同様に、図７に示した方法で製造される。
【０１５１】
＜第５の実施の形態＞
図１２は、本発明の第５実施形態の構成を示す図である。本実施形態は、第１乃至第４の実施形態のいずれかの半導体回路を、表示装置の走査回路として応用した例である。
【０１５２】
図１２を参照すると、本実施形態は、トランジスタ基板１１００上に、画素アレイ１１０３と、スイッチ回路１１０４と、走査回路１１０１と、ソースドライバ１１０５、フレキシブルケーブル１１０６とを備えている。
【０１５３】
トランジスタ基板１１００は、好ましくは、光透過性の絶縁基板よりなる。画素アレイ１１０３には複数の画素１１０７が配設されている。画素１１０７は、液晶光学素子でも、有機ＥＬ素子でも、その他の制御信号を受けて光学特性が変動する素子でもよい。
【０１５４】
画素１１０７は、データ線１１０８と、ゲート線１１０９とが交差している点に配置されている。ゲート信号１１０９を通過する制御信号により、画素１１０７が活性化し、データ線１１０８より転送される信号に応じた光学特性を示すものである。
【０１５５】
スイッチ回路１１０４は、並置されたトランジスタを含む。各々のトランジスタのソースとドレイン電極のうちのひとつはデータ線１１０８に接続されており、該トランジスタがオン状態のときにデータ線を任意の電位に設定することが出来る。トランジスタのゲート信号と、ソース・ドレイン電極の他方は、それぞれソースドライバ１１０５からの配線に接続されている。
【０１５６】
スイッチ回路１１０４を制御しているスイッチ信号（Ｒ，Ｇ，Ｂ）１１１３のうち、少なくともいつ号の信号線が、スイッチ回路１１０４を介して、シフトレジスタ１０００に接続される。
【０１５７】
特に制限されないが、図１２に示す例では、スイッチ信号（Ｒ）の信号線を、シフトレジスタ１０００まで延在され、電気的に接続されている。この制御信号は、第１乃至第４の実施形態におけるリフレッシュ信号ＲＦを担っているため、ソースドライバ１１０５から出力される制御信号を新たに増加する必要がない。
【０１５８】
走査回路１１０１は、複数のシフトレジスタ１０００をカスケード接続して設置されている。
【０１５９】
ここで、シフトレジスタ１０００は、前記した第１乃至第４の実施形態のいずれかのシフトレジスタ１０００に相当する。
【０１６０】
走査回路１１０１には、ソースドライバより、クロック信号線群（ＣＬＫ１、ＣＬＫ２）、スイッチ信号（Ｒ）がそれぞれ延伸して電気的に接続されている。シフトレジスタ１０００の出力信号は、ゲート線（Ｇ１、Ｇ２、・・・・、Ｇｎ）にそれぞれ電気的に接続されている。前述したように、スイッチ信号（Ｒ）は、シフトレジスタ１０００を制御するリフレッシュ信号ＲＦに相当する。
【０１６１】
フレキシブルケーブル１１０６は、外部接続機器（図示せず）からの電気信号を、ソースドライバ１１０５へ供給するための接続手段である。また、ソースドライバ１１０５は、フレキシブルケーブル１１０６を経由して転送されてきた外部接続機器からの電気信号を受けて、走査回路１１０１、スイッチ回路１１０４にそれぞれ電気信号を転送する回路である。
【０１６２】
図１２には、トランジスタ基板１１００が示されているが、実際の表示装置は、上記トランジスタ基板１１００と、対向する別の基板（図示せず）とで、光学素子を狭持した構成をとっている。
【０１６３】
本実施形態の走査回路１１０１を構成するシフトレジスタ１０００は、前述の第１乃至第４の実施形態のいずれかの構成であるため、シフトレジスタ１０００自身の動作については各実施形態に記載した動作方法と相違ない。
【０１６４】
走査回路１１０１には、スタート信号（ＳＴ）、及びクロック信号（ＣＬＫ１〜ＣＬＫ４）が入力され、ゲート線１１０９（Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｎ−２、Ｇｎ−１、Ｇｎ）にパルスが印加され、ゲート線１１０９に接続されている画素１１０７が選択され、活性化する。このときの、Ｇ１〜Ｇｎの波形はそれぞれ、第１乃至第４の実施形態のいずれかのシフトレジスタ１０００のＯＵＴ信号に相当する。
【０１６５】
ここで、Ｇｎパルスを基準としたタイミングチャートを、図１３（Ａ）、図１３（Ｂ）にそれぞれ示す。図１３（Ａ）は、実施形態１、あるいは実施形態３に記載したＮＭＯＳトランジスタで構成された回路に対応し、図１３（Ｂ）は、実施形態２、あるいは実施形態４に記載したＰＭＯＳトランジスタで構成された回路に対応している。
【０１６６】
図１３（Ａ）を参照して、動作を説明する。図１３（Ａ）には、任意のｎ段目のゲート線Ｇｎに印加されたパルスと、スイッチ信号（Ｒ、Ｇ、Ｂ）のそれぞれの電位の変化が示されている。
【０１６７】
任意のｎ段目のゲート線Ｇｎがｌｏｗレベルからｈｉｇｈレベルに遷移すると、スイッチ信号Ｒ、Ｇ、Ｂを順次ｌｏｗレベルからｈｉｇｈレベルに遷移する。それぞれ、各スイッチに接続されているデータ線１１０８に、ソースドライバ１１０５より出力された映像信号が設定される。
【０１６８】
スイッチ信号Ｂが完全にｌｏｗレベルへ遷移した後、Ｇｎをｌｏｗレベルに遷移することにより、一連の動作が完結する。
【０１６９】
本実施形態の製造方法は、使用するシフトレジスタ１０００の構成により異なる。例えば第１の実施形態又は第３の実施形態に記載のシフトレジスタ１０００の場合、図４に記載の製造方法を用いられる。また、第２の実施形態又は第４の実施形態に記載のシフトレジスタ１０００の場合、図７に記載の製造方法が用いられる。
【０１７０】
また、走査回路１１０１以外の、例えばスイッチ回路１１０４、ソースドライバ１１０５、画素１１０７を構成するトランジスタについても、シフトレジスタ１０００を構成するトランジスタと同じプロセスを経て作製されることが望ましい。
【０１７１】
＜第６の実施の形態＞
図１４は、本発明の第６の実施形態の構成を示す図である。本実施形態は、第１乃至第４の実施形態のいずれかの半導体回路を、表示装置の走査回路として応用した例である。
【０１７２】
図１４を参照すると、本実施形態は、トランジスタ基板１１００上に、画素アレイ１１０３、プリチャージ回路１１０２、スイッチ回路１１０４、走査回路１１０１、ソースドライバ１１０５、フレキシブルケーブル１１０６が概ね具備されている。トランジスタ基板１１００は、光透過性の絶縁基板よりなる。画素アレイ１１０３には、複数の画素１１０７がアレイ状に配設されている。画素１１０７は一般的な液晶光学素子でも、有機ＥＬ素子でも、その他の制御信号を受けて光学特性が変動する素子でもよい。
【０１７３】
画素１１０７は、データ線１１０８と、ゲート線１１０９とが交差している点に配置されている。上記ゲート信号１１０９を通過する制御信号により、画素１１０７が活性化し、データ線１１０８より転送される信号に応じた光学特性を示すものである。
【０１７４】
スイッチ回路１１０４と、プリチャージ回路１１０２はトランジスタが並列した構成をとっている。
【０１７５】
各々のトランジスタのソースとドレイン電極のうちひとつはデータ線１１０８に接続されており、トランジスタがオン状態のときにデータ線を任意の電位に設定することが出来る。トランジスタのゲート信号と、ソースとドレイン電極の他方は、それぞれソースドライバ１１０５より延在された配線（スイッチ信号）に電気的に接続されている。
【０１７６】
プリチャージ回路１１０２を構成するトランジスタのゲートには、プリチャージ信号（ＰＣ）１１１０が、走査回路１１０１を経由して接続されている。
【０１７７】
このような構成により、走査回路１１０１を制御する信号のうち、リフレッシュに寄与する信号を、プリチャージ回路１１０２を制御する信号と共通化しているので、新たに制御信号を加える必要がない。
【０１７８】
走査回路１１０１は、複数のシフトレジスタ１０００が縦列して設置されている。
【０１７９】
ここで、シフトレジスタ１０００は、第１乃至第４の実施形態のいずれかに記載のシフトレジスタ１０００に相当する。
【０１８０】
走査回路１１０１には、ソースドライバより、クロック信号線群（ＣＬＫ１、ＣＬＫ２）、スタート信号線（ＳＴ）、プリチャージ信号線（ＰＣ）が、それぞれ延在され電気的に接続されている。シフトレジスタ１０００の出力信号は、ゲート線（Ｇ１、Ｇ２、・・・・、Ｇｎ）にそれぞれ電気的に接続されている。
【０１８１】
フレキシブルケーブル１１０６は、外部接続機器（図示せず）からの電気信号を、ソースドライバ１１０５へ供給するための接続手段である。
【０１８２】
また、ソースドライバ１１０５は、フレキシブルケーブル１１０６を経由して転送されてきた外部接続機器からの電気信号を受けて、走査回路１１０１、スイッチ回路１１０４、及びプリチャージ回路１１０２にそれぞれ電気信号を転送する回路である。
【０１８３】
図１４には、トランジスタ基板１１００を示しているが、実際の表示装置は、上記トランジスタ基板１１００と、対向する別の基板（図示せず）とで、光学素子を狭持した構成をとっている。
【０１８４】
本実施形態の走査回路１１０１を構成するシフトレジスタ１０００は、前述の第１乃至第４の実施形態のいずれかの構成であるため、シフトレジスタ１０００自身の動作については各実施形態に記載した動作方法と相違ない。
【０１８５】
走査回路１１０１には、スタート信号（ＳＴ）、及びクロック信号（ＣＬＫ１〜ＣＬＫ４）が入力され、ゲート線１１０９（Ｇ１、Ｇ２、Ｇ３、・・・、Ｇｎ−２、Ｇｎ−１、Ｇｎ）にパルスが印加され、ゲート線１１０９に接続されている画素１１０７が選択され、活性化する。このときの、Ｇ１〜Ｇｎの波形はそれぞれ、第１乃至第４の実施形態のいずれかのシフトレジスタ１０００のＯＵＴ信号に相当する。
【０１８６】
ここで、Ｇｎパルスを基準としたタイミングチャートを図１５（Ａ）、図１５（Ｂ）にそれぞれ示す。図１５（Ａ）は、前記第１の実施形態又は前記第３の実施形態に記載したＮＭＯＳトランジスタで構成された回路に対応し、図１５（Ｂ）は、前記第２の実施形態又は前記第４の実施形態に記載したＰＭＯＳトランジスタで構成された回路に対応している。
【０１８７】
図１５（Ａ）を参照して、本実施形態の動作を説明する。図１５（Ａ）には、任意のｎ段目のゲート線Ｇｎに印加されたパルス、プリチャージ信号（ＰＣ）、スイッチ信号（Ｒ、Ｇ、Ｂ）のそれぞれの電位の変化が示されている。ゲート線Ｇｎがｌｏｗレベルからｈｉｇｈレベルに遷移すると、所定の時間を経過した後、プリチャージ信号（ＰＣ）がｌｏｗレベルからｈｉｇｈレベルへ遷移する。
【０１８８】
これにより、プリチャージ回路１１０２が活性化され、プリチャージ回路１１０２を構成する全てのトランジスタが一斉にオン状態となる。これにより、データ線１１０８の電位が、プリチャージ電源の電圧値に設定される。
【０１８９】
次に、スイッチ信号Ｒ、Ｇ、Ｂを、順次、ｌｏｗレベルからｈｉｇｈレベルに遷移する。それぞれ、各スイッチに接続されているデータ線１１０８に、ソースドライバ１１０５より出力された映像信号が設定される。スイッチ信号Ｂが完全にｌｏｗレベルへ遷移した後、ゲート線Ｇｎをｌｏｗレベルに遷移することにより、一連の動作が完結する。
【０１９０】
本実施形態の製造方法は、使用するシフトレジスタ１０００の構成により異なる。例えば前記第１の実施形態又は前記第３の実施形態３に記載のシフトレジスタ１０００の場合、好ましくは、図４に記載の製造方法が用いられる。また、前記第２の実施形態又は第４の実施形態に記載のシフトレジスタ１０００の場合、好ましくは、図７に記載の製造方法が用いられる。
【０１９１】
また、走査回路１１０１以外の、例えばスイッチ回路１１０４、ソースドライバ１１０５、プリチャージ回路１１０２、画素１１０７を構成するトランジスタについても、好ましくは、シフトレジスタ１０００を構成するトランジスタと、同じプロセスを経て、作製される。
【０１９２】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１９３】
【図１】本発明の第１実施形態の構成を示す図である。
【図２】本発明の第１実施形態の構成を示す図である。
【図３】本発明の第１実施形態の動作を説明するためのタイミング図である。
【図４】本発明の第１実施形態、第３実施形態のＴＦＴ基板の製造方法を説明するための工程断面図である。
【図５】本発明の第２実施形態の構成を示す図である。
【図６】本発明の第２実施形態の動作を説明するためのタイミング図である。
【図７】本発明の第２実施形態、第４実施形態のＴＦＴ基板の製造方法を説明するための工程断面図である。
【図８】本発明の第３実施形態の構成を示す図である。
【図９】本発明の第３実施形態の動作を説明するためのタイミング図である。
【図１０】本発明の第４実施形態の構成を示す図である。
【図１１】本発明の第４実施形態の動作を説明するためのタイミング図である。
【図１２】本発明の第５実施形態の構成を示す図である。
【図１３】本発明の第５実施形態の動作を説明するためのタイミング図である。
【図１４】本発明の第６実施形態の構成を示す図である。
【図１５】本発明の第６実施形態の動作を説明するためのタイミング図である。
【図１６】従来の一般的な駆動回路一体型の液晶表示装置のディスプレイシステムの構成を示すブロック図である。
【図１７】従来のＤＡＣ回路内蔵型の液晶表示装置のディスプレイシステムの構成を示す図である。
【図１８】特許文献２（特開２００４−７８１７２号公報）記載のシフトレジスタの構成を示す図である。
【図１９】特許文献２（特開２００４−７８１７２号公報）記載のシフトレジスタを説明するための図である。
【図２０】特許文献２（特開２００４−７８１７２号公報）のシフトレジスタの出力波形図である。
【図２１】特許文献２（特開２００４−７８１７２号公報）のシフトレジスタによる駆動波形を説明するための波形図である。
【図２２】特許文献３（特開２０００−１５５５５０号公報）のシフトレジスタ回路を示す図である。
【図２３】特許文献３（特開２０００−１５５５５０号公報）の信号保持ブロックの構成を示す図である
【符号の説明】
【０１９４】
１０１  表示デバイス基板
１０５  ラッチ回路
１０６  ＤＡＣ（デジタルアナログ変換）回路
１０７  セレクタ回路
１０８  レベルシフタ／タイミングバッファ
１０９  走査回路
１１０  アクティブマトリクス表示領域
１１１  メモリ
１１２  出力バッファ
１１３  コントローラ
１７１  プルアップ部
１７２  プルダウン部
１７３  プルアップ駆動部
１７４  プルダウン駆動部
１０００、１０００１、１０００２、１０００ｎ−１、１０００ｎ  シフトレジスタ
１１００  トランジスタ基板
１１０１  走査回路
１１０２  プリチャージ回路
１１０３  画素アレイ
１１０４  スイッチ回路
１１０５  ソースドライバ
１１０６  フレキシブルケーブル
１１０７  画素  
１１０８  データ線
１１０９  ゲート線
１１１０  プリチャージ信号
１１１１  スタート信号
１１１２  プリチャージ電源線
１１１３  スイッチ信号（Ｒ、Ｇ、Ｂ）
２０００  ガラス基板
２００１  酸化シリコン膜  
２００２  アモルファスシリコン（ポリシリコン膜）
２００３  フォトレジスト
２００４  酸化シリコン膜
２００５  ゲート電極
２００７  層間膜
２００８  コンタクトホール
２００９  電極層
３５０１  走査回路／データレジスタ
３５０２  ＤＡＣ（デジタルアナログ変換）回路
３５０３  レベルシフタ
３５０４、３５０６  走査回路（列方向の走査回路）
３５０５  アナログスイッチ
３５０７  データレジスタ
【図１】
2008134311.tif 000003
【図２】
2008134311.tif 000004
【図３】
2008134311.tif 000005
【図４】
2008134311.tif 000006
【図５】
2008134311.tif 000007
【図６】
2008134311.tif 000008
【図７】
2008134311.tif 000009
【図８】
2008134311.tif 000010
【図９】
2008134311.tif 000011
【図１０】
2008134311.tif 000012
【図１１】
2008134311.tif 000013
【図１２】
2008134311.tif 000014
【図１３】
2008134311.tif 000015
【図１４】
2008134311.tif 000016
【図１５】
2008134311.tif 000017
【図１６】
2008134311.tif 000018
【図１７】
2008134311.tif 000019
【図１８】
2008134311.tif 000020
【図１９】
2008134311.tif 000021
【図２０】
2008134311.tif 000022
【図２１】
2008134311.tif 000023
【図２２】
2008134311.tif 000024
【図２３】
2008134311.tif 000025