(57)【要約】【課題】電子デバイスの良否を効率良く診断することができる電子デバイス及び電子装置を提供する。【解決手段】論理回路を備える電子デバイスであって、第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、第１論理回路が出力信号を出力するタイミングに対応して、第１期待値メモリが出力する第１期待値を切り替える第１期待値切替部と、第１論理回路に第１試験信号を入力した場合に第１論理回路から出力される第１出力信号と、第１試験信号に対応して第１期待値メモリから出力される第１期待値とを比較する第１比較器とを備える。【選択図】図２
2008134260.tif 000002
【特許請求の範囲】
【請求項１】
論理回路を備える電子デバイスであって、
第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に第１試験信号を入力した場合に前記第１論理回路から出力される第１出力信号と、前記第１試験信号に対応して前記第１期待値メモリから出力される前記第１期待値とを比較する第１比較器と
を備えることを特徴とする電子デバイス。
【請求項２】
前記第１期待値メモリは、前記複数の第１期待値のそれぞれを、異なるアドレスに対応付けて格納し、
前記第１期待値切替部は、前記第１論理回路が前記第１出力信号を出力するタイミングに対応して、前記第１期待値メモリを読み出すアドレスを変更することにより、前記第１期待値メモリが出力する前記第１期待値を切り替える
ことを特徴とする請求項１記載の電子デバイス。
【請求項３】
前記第１比較器は、前記複数の第１期待値と、前記第１論理回路によりそれぞれ出力される、前記複数の第１期待値に対応する複数の第１出力信号とをそれぞれ比較し、
当該電子デバイスは、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部を
更に備えることを特徴とする請求項１記載の電子デバイス。
【請求項４】
当該電子デバイスは、
第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を、書き換え可能に格納する第２期待値メモリと、
前記第２論理回路が出力信号を出力するタイミングに対応して、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、
前記第２論理回路に複数の第２試験信号を入力した場合において前記第２論理回路により出力される、前記複数の第２期待値に対応する複数の第２出力信号と、前記複数の第２期待値とをそれぞれ比較する第２比較器と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す不一致検出信号を、前記電子デバイスの端子に出力する不一致出力部と
を更に備えることを特徴とする請求項３記載の電子デバイス。
【請求項５】
第１論理回路及び前記第１論理回路の出力信号を入力する第２論理回路を備える電子デバイスであって、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に第１試験信号を入力した場合に前記第１論理回路から出力される第１出力信号と、前記第１試験信号に対応して前記第１期待値メモリから出力される前記第１期待値とを比較する第１比較器と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させた第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、
前記第１論理回路の前記第１出力信号が前記第２論理回路に入力された場合に前記第２論理回路から出力される第２出力信号と、前記第１出力信号に対応して前記第１期待値メモリから出力される前記第２期待値とを比較する第２比較器と
を備えることを特徴とする電子デバイス。
【請求項６】
前記第１比較器は、前記複数の第１期待値と、前記第１論理回路によりそれぞれ出力される、前記複数の第１期待値に対応する複数の第１出力信号とを比較し、
前記第２比較器は、前記複数の第２期待値と、前記第２論理回路によりそれぞれ出力される、前記複数の第２期待値に対応する複数の第２出力信号とを比較し、
当該電子デバイスは、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を備えることを特徴とする請求項５記載の電子デバイス。
【請求項７】
複数の前記第１論理回路と、
前記複数の第１論理回路にそれぞれ対応して設けられた複数の前記第１期待値メモリ、複数の前記第１比較器、複数の前記第１期待値切替部、及び複数の前記第１不一致記録部と、
前記複数の第１論理回路にそれぞれ対応する複数の前記第２論理回路と、
前記複数の第２論理回路にそれぞれ対応して設けられた複数の前記第２期待値メモリ、複数の前記第２比較器、複数の前記第２期待値切替部、及び複数の前記第２不一致記録部と、
前記複数の第１不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、
前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記複数の第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部と
を備えることを特徴とする請求項６記載の電子デバイス。
【請求項８】
電子デバイスを備える電子装置であって、
前記電子デバイスは、
第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と
を有し、
当該電子装置は、
前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込部と、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
を備えることを特徴とする電子装置。
【請求項９】
前記電子デバイスは、
第２論理回路と、
前記第２論理回路が出力する第２出力信号の複数の第２期待値を、書き換え可能に格納する第２期待値メモリと、
前記第２論理回路が出力信号を出力するタイミングに対応して、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、
前記第２論理回路に複数の第２試験信号を入力した場合において前記第２論理回路からそれぞれ出力される複数の第２出力信号と、前記複数の第２期待値とをそれぞれ比較する第２比較器と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す不一致検出信号を、前記電子デバイスの端子に出力する不一致出力部と
を更に有し、
前記期待値書込部は、前記電子デバイスの前記第２期待値メモリに前記複数の第２期待値を更に書き込み、
前記試験入力部は、前記第２論理回路に前記複数の第２試験信号を入力させる試験パターンを前記電子デバイスに更に入力し、
前記不良検出部は、前記不一致出力部により出力される前記不一致検出信号に基づき前記電子デバイスの不良を検出する
ことを特徴とする請求項８記載の電子装置。
【請求項１０】
前記不良検出部が前記電子デバイスの不良を検出した場合に、前記第１不一致記録部及び前記第２不一致記録部が格納するフラグを取得し、前記第１論理回路及び前記第２論理回路のうち期待値と一致しない論理回路を特定する不良特定部を更に備えることを特徴とする請求項９記載の電子装置。
【請求項１１】
電子デバイスを備える電子装置であって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
当該電子装置は、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
を備えることを特徴とする電子装置。
【請求項１２】
前記電子デバイスは、
前記第１不一致記録部が不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、
前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記第２不一致記録部が不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部と
を更に備え、
前記不良検出部は、前記第１不一致検出信号及び前記第２不一致検出信号に基づき、前記第１論理回路及び前記第２論理回路の不良を検出する
ことを特徴とする請求項１１記載の電子装置。
【請求項１３】
電子デバイスを備える電子装置用のプログラムであって、
前記電子デバイスは、
第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と
を有し、
当該プログラムは、前記電子装置を、
前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込部と、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
して機能させることを特徴とするプログラム。
【請求項１４】
電子デバイスを備える電子装置用のプログラムであって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
当該プログラムは、前記電子装置を、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
して機能させることを特徴とするプログラム。
【請求項１５】
電子デバイスを備える電子装置の診断方法であって、
前記電子デバイスは、
第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と
を有し、
前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込段階と、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力段階と、
前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出段階と
を備えることを特徴とする診断方法。
【請求項１６】
電子デバイスを備える電子装置の診断方法であって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力段階と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出段階と
を備えることを特徴とする診断方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイス、電子装置、電子装置用のプログラム、及び電子装置の診断方法に関する。特に本発明は、電子デバイスの良否を診断する機能を備えた電子デバイス、電子装置、電子装置用のプログラム、及び電子装置の診断方法に関する。
【背景技術】
【０００２】
従来、電子デバイスの良否を診断する方法として、バウンダリスキャンが使用されている（非特許文献１参照。）。
【非特許文献１】ＪＴＡＧテクノロジーズ、"Ｂｏｕｎｄａｒｙ−ｓｃａｎ  Ｔｅｓｔｉｎｇ  ａｎｄ  Ｉｎ−Ｓｙｓｔｅｍ  Ｐｒｏｇｒａｍｍｉｎｇ（ＩＳＰ）  Ｓｏｌｕｔｉｏｎｓ"、［ｏｎｌｉｎｅ］、［平成１４年１１月１１日検索］、インターネット＜ＵＲＬ：http://www.jtag.com/index.php?lg=en&p=2000＞
【発明の開示】
【発明が解決しようとする課題】
【０００３】
バウンダリスキャンにおいては、電子デバイスに試験パターンをシリアルに入力し、電子デバイス内の論理回路が試験パターンに対して出力する出力信号をシリアルに出力させる。そして、出力された出力信号を出力信号の期待値と比較することにより、電子デバイスの良否を診断する。このため、試験装置が電子デバイス内の各論理回路が出力する出力信号を取得するのに時間を要し、診断時間が長いという問題があった。
【０００４】
そこで本発明は、上記の課題を解決することのできる電子デバイス、電子装置、電子装置用のプログラム、及び電子装置の診断方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
即ち、本発明の第１の形態によると、論理回路を備える電子デバイスであって、第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に第１試験信号を入力した場合に前記第１論理回路から出力される第１出力信号と、前記第１試験信号に対応して前記第１期待値メモリから出力される前記第１期待値とを比較する第１比較器とを備えることを特徴とする電子デバイスを提供する。
【０００６】
前記第１期待値メモリは、前記複数の第１期待値のそれぞれを、異なるアドレスに対応付けて格納し、前記第１期待値切替部は、前記第１論理回路が前記第１出力信号を出力するタイミングに対応して、前記第１期待値メモリを読み出すアドレスを変更することにより、前記第１期待値メモリが出力する前記第１期待値を切り替えてもよい。
また、前記第１比較器は、前記複数の第１期待値と、前記第１論理回路によりそれぞれ出力される、前記複数の第１期待値に対応する複数の第１出力信号とをそれぞれ比較し、当該電子デバイスは、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部を更に備えてもよい。
【０００７】
また、当該電子デバイスは、第２論理回路と、前記第２論理回路が出力する出力信号の複数の第２期待値を、書き換え可能に格納する第２期待値メモリと、前記第２論理回路が出力信号を出力するタイミングに対応して、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、前記第２論理回路に複数の第２試験信号を入力した場合において前記第２論理回路により出力される、前記複数の第２期待値に対応する複数の第２出力信号と、前記複数の第２期待値とをそれぞれ比較する第２比較器と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と、前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す不一致検出信号を、前記電子デバイスの端子に出力する不一致出力部とを更に備えてもよい。
【０００８】
本発明の第２の形態によると、第１論理回路及び前記第１論理回路の出力信号を入力する第２論理回路を備える電子デバイスであって、前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に第１試験信号を入力した場合に前記第１論理回路から出力される第１出力信号と、前記第１試験信号に対応して前記第１期待値メモリから出力される前記第１期待値とを比較する第１比較器と、前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させた第２切替信号を生成する遅延部と、前記第２切替信号に基づき、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、前記第１論理回路の前記第１出力信号が前記第２論理回路に入力された場合に前記第２論理回路から出力される第２出力信号と、前記第１出力信号に対応して前記第１期待値メモリから出力される前記第２期待値とを比較する第２比較器とを備えることを特徴とする電子デバイスを提供する。
【０００９】
前記第１比較器は、前記複数の第１期待値と、前記第１論理回路によりそれぞれ出力される、前記複数の第１期待値に対応する複数の第１出力信号とを比較し、前記第２比較器は、前記複数の第２期待値と、前記第２論理回路によりそれぞれ出力される、前記複数の第２期待値に対応する複数の第２出力信号とを比較し、当該電子デバイスは、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部とを備えてもよい。
【００１０】
また、複数の前記第１論理回路と、前記複数の第１論理回路にそれぞれ対応して設けられた複数の前記第１期待値メモリ、複数の前記第１比較器、複数の前記第１期待値切替部、及び複数の前記第１不一致記録部と、前記複数の第１論理回路にそれぞれ対応する複数の前記第２論理回路と、前記複数の第２論理回路にそれぞれ対応して設けられた複数の前記第２期待値メモリ、複数の前記第２比較器、複数の前記第２期待値切替部、及び複数の前記第２不一致記録部と、前記複数の第１不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記複数の第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部とを備えてもよい。
【００１１】
本発明の第３の形態によると、電子デバイスを備える電子装置であって、前記電子デバイスは、第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部とを有し、当該電子装置は、前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込部と、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部とを備えることを特徴とする電子装置を提供する。
【００１２】
前記電子デバイスは、第２論理回路と、前記第２論理回路が出力する第２出力信号の複数の第２期待値を、書き換え可能に格納する第２期待値メモリと、前記第２論理回路が出力信号を出力するタイミングに対応して、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、前記第２論理回路に複数の第２試験信号を入力した場合において前記第２論理回路からそれぞれ出力される複数の第２出力信号と、前記複数の第２期待値とをそれぞれ比較する第２比較器と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と、前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す不一致検出信号を、前記電子デバイスの端子に出力する不一致出力部とを更に有し、前記期待値書込部は、前記電子デバイスの前記第２期待値メモリに前記複数の第２期待値を更に書き込み、前記試験入力部は、前記第２論理回路に前記複数の第２試験信号を入力させる試験パターンを前記電子デバイスに更に入力し、前記不良検出部は、前記不一致出力部により出力される前記不一致検出信号に基づき前記電子デバイスの不良を検出してもよい。
【００１３】
また、前記不良検出部が前記電子デバイスの不良を検出した場合に、前記第１不一致記録部及び前記第２不一致記録部が格納するフラグを取得し、前記第１論理回路及び前記第２論理回路のうち期待値と一致しない論理回路を特定する不良特定部を更に備えてもよい。
【００１４】
本発明の第４の形態によると、電子デバイスを備える電子装置であって、前記電子デバイスは、第１論理回路と、前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、前記第１論理回路の出力信号を入力する第２論理回路と、前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部とを有し、当該電子装置は、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部とを備えることを特徴とする電子装置を提供する。
【００１５】
前記電子デバイスは、前記第１不一致記録部が不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記第２不一致記録部が不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部とを更に備え、前記不良検出部は、前記第１不一致検出信号及び前記第２不一致検出信号に基づき、前記第１論理回路及び前記第２論理回路の不良を検出してもよい。
【００１６】
本発明の第５の形態によると、電子デバイスを備える電子装置用のプログラムであって、前記電子デバイスは、第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部とを有し、当該プログラムは、前記電子装置を、前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込部と、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部として機能させることを特徴とするプログラムを提供する。
【００１７】
本発明の第６の形態によると、電子デバイスを備える電子装置用のプログラムであって、前記電子デバイスは、第１論理回路と、前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、前記第１論理回路の出力信号を入力する第２論理回路と、前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部とを有し、当該プログラムは、前記電子装置を、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部として機能させることを特徴とするプログラムを提供する。
【００１８】
本発明の第７の形態によると、電子デバイスを備える電子装置の診断方法であって、前記電子デバイスは、第１論理回路が出力する出力信号の複数の第１期待値を、書き換え可能に格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の前記第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部とを有し、前記電子デバイスの前記第１期待値メモリに前記複数の第１期待値を書き込む期待値書込段階と、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力段階と、前記第１不一致記録部が不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出段階とを備えることを特徴とする診断方法を提供する。
【００１９】
本発明の第８の形態によると、電子デバイスを備える電子装置の診断方法であって、前記電子デバイスは、第１論理回路と、前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが前記第１比較器に供給する前記第１期待値を切り替える第１期待値切替部と、前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、前記第１論理回路の出力信号を入力する第２論理回路と、前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部とを有し、前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力段階と、前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出段階とを備えることを特徴とする診断方法を提供する。
【００２０】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【発明の効果】
【００２１】
上記説明から明らかなように、本発明によれば、より効率良く電子デバイスの診断を行うことができる電子デバイス及び電子装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００２３】
図１は、本実施形態に係る、電子装置の一例である試験装置１０の構成を示す。試験装置１０は、試験対象の被試験デバイス１００に接続され、被試験デバイス１００を試験する。試験装置１０は、タイミング発生用電子デバイス１１０ａ〜ｂと、パターン発生用電子デバイス１２０ａ〜ｂと、波形整形用電子デバイス１３０ａ〜ｂと、バスインターフェイス１４０と、診断部１５０とを備える。
【００２４】
タイミング発生用電子デバイス１１０ａ〜ｂは、被試験デバイス１００の試験パターンを被試験デバイス１００に供給すべきタイミングを示すテストセット信号をパターン発生用電子デバイス１２０ａ〜ｂから受取り、被試験デバイス１００に試験パターンを供給するタイミングを示す信号をパターン発生用電子デバイス１２０ａ〜ｂに供給する。また、試験装置１０の動作を同期させる基準クロックを生成し、試験装置１０の各構成要素に供給する。
パターン発生用電子デバイス１２０ａ〜ｂは、被試験デバイス１００を試験するための試験パターンを生成し、波形整形用電子デバイス１３０ａ〜ｂに供給する。また、パターン発生用電子デバイス１２０ａ〜ｂは、試験パターンに対応して被試験デバイス１００が出力すべき期待値を示す期待値信号を供給する。
【００２５】
波形整形用電子デバイス１３０ａ〜ｂは、パターン発生用電子デバイス１２０ａ〜ｂから受取った試験パターンを整形し、タイミング発生用電子デバイス１１０ａ〜ｂから受け取った信号に応じて、整形した試験パターンを被試験デバイス１００に供給する。また、波形整形用電子デバイス１３０ａ〜ｂは、試験パターンに対応して被試験デバイス１００が出力する出力信号及びパターン発生用電子デバイス１２０ａ〜ｂから供給された期待値信号に基づいて、被試験デバイス１００の良否を判定する。
【００２６】
以上において、タイミング発生用電子デバイス１１０ａ、パターン発生用電子デバイス１２０ａ、及び波形整形用電子デバイス１３０ａの組と、タイミング発生用電子デバイス１１０ｂ、パターン発生用電子デバイス１２０ｂ、及び波形整形用電子デバイス１３０ｂの組とは、被試験デバイス１００における異なる複数の端子毎にそれぞれ対応して設けられる。このため、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれの数を増やすことにより、試験可能な被試験デバイス１００の端子数を増やすことができる。
【００２７】
バスインターフェイス１４０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂに接続され、これらの電子デバイスと診断部１５０の間でデータ転送を行う。
診断部１５０は、試験装置１０が備えるタイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂを診断し、これらの電子デバイスの不良を検出する。ここで、診断部１５０は、これらの電子デバイスを試験するために電子デバイスに入力する試験信号と、これらの電子デバイスが有するそれぞれの論理回路が試験信号に対応して出力する出力信号の期待値とをバスインターフェイス１４０を介して供給する。そして、それぞれの論理回路の出力信号と期待値とが一致しているか否かを示す不一致検出信号をこれらの電子デバイスから受け取り、不一致検出信号に基づきこれらの電子デバイスの良否を判定する。診断部１５０は、以上に示した電子デバイスの不良の検出を、例えば試験装置１０の電源投入時、初期化時、リセット時、被試験デバイス１００の交換時、及び障害検出時等に行ってよく、定期的又は電子デバイスの温度が予め定められた条件を満たさなくなった場合等に行ってもよい。
【００２８】
以上に示した通り、本実施形態に係る試験装置１０によれば、診断部１５０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれが有する論理回路の出力信号の期待値を予めこれらの電子デバイスに供給することにより、これらの電子デバイスの内部において論理回路の出力信号と期待値との比較を行うことができる。これにより、診断部１５０は、これらの電子デバイスから受け取った不一致検出信号に基づきこれらの電子デバイスの良否を判定することができる。なお、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂは、これらの電子デバイスが有する論理回路の出力信号の期待値を、予め格納しておいてもよい。
【００２９】
図２は、本実施形態に係るパターン発生用電子デバイス１２０ａの構成の一部を示す。本実施形態において、パターン発生用電子デバイス１２０ｂは、パターン発生用電子デバイス１２０ａとほぼ同一の構成をとるため、説明を省略する。また、タイミング発生用電子デバイス１１０ａ〜ｂ及び波形整形用電子デバイス１３０ａ〜ｂは、端子対応論理群２００ａ〜ｂに含まれる論理回路２３０ａ〜ｂの機能動作がパターン発生用電子デバイス１２０ａと異なり、それぞれの電子デバイスに対応した動作を行う。一方、診断部１５０による電子デバイスの診断機能に関しては、パターン発生用電子デバイス１２０ａとほぼ同様の構成をとるため、必要な場合を除き説明を省略する。
【００３０】
パターン発生用電子デバイス１２０ａは、端子対応論理群２００ａ〜ｂ、不一致出力部２１０ａ〜ｂ、及び不一致マスクレジスタ２２０ａ〜ｂを有する。端子対応論理群２００ａ〜ｂは、パターン発生用電子デバイス１２０ａが試験パターンの生成等を行う被試験デバイス１００の複数の端子の一部ずつに対して、それぞれ試験パターンの生成を行う。端子対応論理群２００ｂは、端子対応論理群２００ａとほぼ同一の構成をとるため、以下必要な場合を除き説明を省略する。
【００３１】
端子対応論理群２００ａは、論理回路２３０ａ〜ｂ、期待値メモリ２３５ａ〜ｂ、遅延部２３７、期待値切替部２４０ａ〜ｂ、比較器２４５ａ〜ｂ、不一致記録部２５０ａ〜ｂ、論理積ゲート２５５ａ〜ｂ、期待値設定部２６５ａ〜ｂ、マルチプレクサ２７０ａ〜ｂ、データバス２７５ａ〜ｂを含む。
【００３２】
論理回路２３０ａ〜ｂは、被試験デバイス１００において端子対応論理群２００ａに対応する端子に入力すべき試験パターンを生成する。論理回路２３０ａは、被試験デバイス１００に試験パターンを供給すべきタイミングを示す信号をタイミング発生用電子デバイス１１０ａから受け取り、試験パターンを生成する第１段階（第１ステージ）の処理を行う。論理回路２３０ｂは、論理回路２３０ａが出力する出力信号を入力し、試験パターンを生成する第２段階（第２ステージ）の処理を行う。以下同様にして、論理回路２３０ｂに続く論理回路によって第３段階以降の処理が行われ、これらの論理回路によって生成された試験パターンが波形整形用電子デバイス１３０ａに出力される。論理回路２３０ａ〜ｂは、組合せ論理回路であってよく、これに代えて試験パターンを生成するパイプラインの１又は複数ステージに対応する順序論理回路であってもよい。
【００３３】
端子対応論理群２００ａは、期待値メモリ２３５ａ、期待値切替部２４０ａ、比較器２４５ａ、不一致記録部２５０ａ、論理積ゲート２５５ａ、期待値設定部２６５ａ、マルチプレクサ２７０ａ、及びデータバス２７５ａを用いて診断される。
【００３４】
期待値メモリ２３５ａは、論理回路２３０ａが出力する出力信号の期待値である複数の第１期待値を、書き換え可能に格納する。本実施形態に係る期待値メモリ２３５ａは、複数の第１期待値のそれぞれを、期待値メモリ２３５ａの異なるアドレスに格納する。より具体的には、端子対応論理群２００ａを診断する場合おいて、診断部１５０は、タイミング発生用電子デバイス１１０ａ又はバスインターフェイス１４０から論理回路２３０ａに複数の第１試験信号を順次入力させる。論理回路２３０ａは、複数の第１試験信号を順次入力した場合に、複数の第１出力信号を順次出力する。期待値メモリ２３５ａは、これらの複数の第１出力信号に対応する複数の第１期待値を、連続するアドレスに格納する。
【００３５】
期待値切替部２４０ａは、論理回路２３０ａが第１出力信号を出力するタイミングに対応して、期待値メモリ２３５ａが出力する第１期待値を切り替え、第１出力信号に対応する第１期待値を出力させる。本実施形態に係る期待値切替部２４０ａは、論理回路２３０ａが一の第１出力信号を出力するタイミングに対応して、期待値メモリ２３５ａを読み出すアドレスを変更することにより、期待値メモリ２３５ａが出力する第１期待値を切り替える。ここで、期待値切替部２４０ａは、例えば端子対応論理群２００ａの診断時に診断部１５０から供給される、第１期待値の切り替えを指示する第１切替信号を受信し、第１切替信号に基づくタイミングで第１期待値を切り替える。これに代えて、第１切替信号は、診断部１５０からの診断の開始の指示に基づき、パターン発生用電子デバイス１２０ａ内で生成されてもよい。
【００３６】
比較器２４５ａは、論理回路２３０ａに複数の第１試験信号を入力した場合に論理回路２３０ａから出力される複数の第１出力信号と、複数の第１試験信号に対応して期待値メモリ２３５ａから出力される複数の第１期待値とを比較する。比較器２４５ａは、第１出力信号及び対応する第１期待値を各ビット毎に比較する排他的論理和ゲート２４７ａと、排他的論理和ゲート２４７ａによる比較の結果、第１出力信号及び対応する第１期待値がいずれかのビットにおいて不一致であった場合に、不一致である旨の信号を出力する論理和ゲート２４９ａとを含む。
【００３７】
不一致記録部２５０ａは、比較器２４５ａによる比較の結果、複数の第１出力信号の少なくとも１つが対応する第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する。不一致記録部２５０ａは、論理和ゲート２５２ａと、不一致レジスタ２５４ａとを含む。論理和ゲート２５２ａは、比較器２４５ａが不一致である旨の信号を出力した場合に、不一致レジスタ２５４ａの内容を「不一致」である旨を示す信号値"１"に変更させる。不一致レジスタ２５４ａは、論理和ゲート２５２ａによる「不一致」への変更指示を累積的に格納することにより、複数の第１出力信号の少なくとも１つが期待値と一致しない場合に不一致である旨を示すフラグを格納する。
【００３８】
論理積ゲート２５５ａは、不一致マスクレジスタ２２０ａから信号値"１"が入力された場合に、不一致記録部２５０ａに不一致である旨のフラグを格納しているか否かを示す、論理回路２３０ａの不一致検出信号を、不一致出力部２１０ａへ出力する。一方、不一致マスクレジスタ２２０ａから信号値"０"が入力された場合、論理積ゲート２５５ａは、不一致出力部２１０ａへの不一致検出信号の出力を禁止（マスク）する。
【００３９】
期待値設定部２６５ａは、診断部１５０からバスインターフェイス１４０を介して複数の第１期待値を受信し、期待値メモリ２３５ａに書き込む。本実施形態に係る期待値設定部２６５ａは、マルチプレクサ２７０ａを介して第１期待値を書き込むべき期待値メモリ２３５ａのアドレスを指定し、データバス２７５ａを介して第１期待値を期待値メモリ２３５ａのデータ線に入力することにより、第１期待値を期待値メモリ２３５ａに書き込む。
【００４０】
論理回路２３０ｂは、期待値メモリ２３５ｂ、遅延部２３７、期待値切替部２４０ｂ、比較器２４５ｂ、不一致記録部２５０ｂ、論理積ゲート２５５ｂ、期待値設定部２６５ｂ、マルチプレクサ２７０ｂ、及びデータバス２７５ｂを用いて診断される。期待値メモリ２３５ｂ、期待値切替部２４０ｂ、比較器２４５ｂ、不一致記録部２５０ｂ、論理積ゲート２５５ｂ、期待値設定部２６５ｂ、マルチプレクサ２７０ｂ、及びデータバス２７５ｂは、それぞれ期待値メモリ２３５ａ、期待値切替部２４０ａ、比較器２４５ａ、不一致記録部２５０ａ、論理積ゲート２５５ａ、期待値設定部２６５ａ、マルチプレクサ２７０ａ、及びデータバス２７５ａと同様の構成をとるため、以下相違点を除き説明を省略する。
【００４１】
期待値メモリ２３５ｂは、論理回路２３０ｂが出力する出力信号の期待値である複数の第２期待値を、書き換え可能に格納する。本実施形態に係る期待値メモリ２３５ｂは、複数の第２期待値のそれぞれを、期待値メモリ２３５ｂの異なるアドレスに格納する。より具体的には、端子対応論理群２００ａを診断する場合おいて、診断部１５０は、タイミング発生用電子デバイス１１０ａ又はバスインターフェイス１４０から論理回路２３０ａに複数の第１試験信号を順次入力させ、論理回路２３０ａは、複数の第１試験信号に対応して複数の第１出力信号を順次出力する。論理回路２３０ｂは、これらの複数の第１出力信号を試験信号として順次入力し、複数の第２出力信号を順次出力する。期待値メモリ２３５ｂは、論理回路２３０ｂから順次出力される複数の第２出力信号のそれぞれの期待値である複数の第２期待値を、連続するアドレスに格納する。
【００４２】
遅延部２３７は、期待値切替部２４０ａに供給される、第１期待値の切り替えを期待値切替部２４０ａに指示する第１切替信号を、第１出力信号を入力した論理回路２３０ｂが、第１出力信号に対応する第２出力信号を出力するまでの時間遅延させた第２切替信号を生成する。
【００４３】
期待値切替部２４０ｂは、論理回路２３０ｂが第２出力信号を出力するタイミングに対応して、期待値メモリ２３５ｂが出力する第２期待値を切り替え、第２出力信号に対応する第２期待値を出力させる。本実施形態に係る期待値切替部２４０ｂは、論理回路２３０ｂが一の第２出力信号を出力するタイミングに対応して、期待値メモリ２３５ｂを読み出すアドレスを変更することにより、期待値メモリ２３５ｂが出力する第２期待値を切り替える。ここで、期待値切替部２４０ａは、第２切替信号に基づくタイミングで第２期待値を切り替える。
【００４４】
比較器２４５ｂは、排他的論理和ゲート２４７ａと同様の構成を採る排他的論理和ゲート２４７ｂと、論理和ゲート２４９ａと同様の構成を採る論理和ゲート２４９ｂとを含み、論理回路２３０ｂに複数の第２試験信号を入力した場合に論理回路２３０ｂから出力される複数の第２出力信号と、複数の第２試験信号に対応して期待値メモリ２３５ｂから出力される複数の第２期待値とを比較する。
【００４５】
不一致記録部２５０ｂは、論理和ゲート２５２ａと同様の構成を採る論理和ゲート２５２ｂと、不一致レジスタ２５４ａと同様の構成を採る不一致レジスタ２５４ｂとを含み、比較器２４５ｂによる比較の結果、複数の第２出力信号の少なくとも１つが対応する第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する。
【００４６】
論理積ゲート２５５ｂは、不一致マスクレジスタ２２０ｂから信号値"１"が入力された場合に、不一致記録部２５０ｂに不一致である旨のフラグを格納しているか否かを示す、論理回路２３０ｂの不一致検出信号を、不一致出力部２１０ｂへ出力する。一方、不一致マスクレジスタ２２０ｂから信号値"０"が入力された場合、論理積ゲート２５５ｂは、不一致出力部２１０ｂへの不一致検出信号の出力を禁止（マスク）する。
【００４７】
期待値設定部２６５ｂは、診断部１５０からバスインターフェイス１４０を介して複数の第２期待値を受信し、マルチプレクサ２７０ａ及びデータバス２７５ａと同様の構成を採るマルチプレクサ２７０ｂ及びデータバス２７５ｂを用いて期待値メモリ２３５ａに書き込む。
【００４８】
不一致出力部２１０ａは、不一致マスクレジスタ２２０ａが端子対応論理群２００ａ〜ｂのそれぞれに含まれる論理積ゲート２５５ａに対して信号値"１"を出力する場合に、端子対応論理群２００ａ〜ｂのそれぞれに含まれる複数の不一致記録部２５０ａの少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、パターン発生用電子デバイス１２０ａの第１端子に出力する。診断部１５０は、バスインターフェイス１４０を介して第１端子の信号値を取得することにより、試験パターンを生成する第１段階に位置する複数の論理回路２３０ａの少なくとも１つに不良が存在することを検出することができる。
【００４９】
不一致出力部２１０ｂは、不一致マスクレジスタ２２０ｂが端子対応論理群２００ａ〜ｂのそれぞれに含まれる論理積ゲート２５５ｂに対して信号値"１"を出力する場合に、端子対応論理群２００ａ〜ｂのそれぞれに含まれる複数の不一致記録部２５０ｂの少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、パターン発生用電子デバイス１２０ａの第２端子に出力する。ここで、不一致出力部２１０ｂは、不一致出力部２１０ａが第１不一致検出信号を第１端子に出力するタイミングにおいて、第２不一致検出信号をパターン発生用電子デバイス１２０ａの第２端子に出力する。これにより、診断部１５０は、バスインターフェイス１４０を介して第１端子及び第２端子の信号値を取得し、パターン発生用電子デバイス１２０ａにおいて試験パターンを生成するいずれの段階の論理回路に不良が存在するかを検出することができる。
【００５０】
以上に示した通り、本実施形態に係るパターン発生用電子デバイス１２０ａによれば、パターン発生用電子デバイス１２０ａ内部の論理回路が出力する複数の出力信号に対応する複数の期待値をパターン発生用電子デバイス１２０ａ内部に予め設定し、診断の結果複数の出力信号の少なくとも１つが対応する期待値と一致しない場合に、不一致を検出したことを示す不一致検出信号を１５０に対して出力することができる。これにより、複数の試験信号をパターン発生用電子デバイス１２０ａへ入力し、パターン発生用電子デバイス１２０ａ内部の論理回路を例えば複数サイクル連続して動作させ、複数サイクルの間連続して論理回路から出力される複数の出力信号が期待値と不一致であったかどうかをまとめて検出することができる。この結果、試験信号の入力及び出力信号の取得を個別に行う場合と比較し、より効率良くパターン発生用電子デバイス１２０ａの診断を行うことができる。また、パターン発生用電子デバイス１２０ａ内における縦続接続された論理回路２３０ａ〜ｂに対応して期待値メモリ２３５ａ〜ｂ、比較器２４５ａ〜ｂ、及び不一致記録部２５０ａ〜ｂを設けることにより、論理回路２３０ａに対して試験信号を入力した結果論理回路２３０ａ及び論理回路２３０ｂからそれぞれ出力される第１出力信号及び第２出力信号と期待値との比較を並行して行うことができる。
【００５１】
図３は、本実施形態に係る診断部１５０の構成を示す。診断部１５０は、期待値書込部３００と、試験入力部３１０と、不良検出部３２０と、不良特定部３３０とを有する。
期待値書込部３００は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれについて、当該電子デバイス内の各々の期待値メモリ２３５ａ及び期待値メモリ２３５ｂに、対応する複数の第１期待値及び複数の第２期待値をそれぞれ書き込む。
【００５２】
試験入力部３１０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれについて、当該電子デバイス内の期待値メモリ２３５ａに複数の第１試験信号を入力させる試験パターンを当該電子デバイスに入力する。
【００５３】
不良検出部３２０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれが有する不一致記録部２５０ａ及び不一致記録部２５０ｂの少なくとも１つが不一致である旨を示すフラグを格納する場合に、電子デバイスの不良を検出する。ここで、不良検出部３２０は、それぞれの電子デバイスが有する不一致出力部２１０ａ〜ｂにより出力される不一致検出信号に基づき電子デバイスの不良を検出する。
【００５４】
不良特定部３３０は、不良検出部３２０が一の電子デバイスの不良を検出した場合に、当該電子デバイスの不一致記録部２５０ａ及び不一致記録部２５０ｂが格納するフラグを取得し、当該電子デバイスの論理回路２３０ａおよび論理回路２３０ｂのうち期待値と一致しない論理回路を特定する。更に不良特定部３３０は、期待値との不一致を検出した論理回路の故障箇所を診断し、当該論理回路の故障箇所を特定してもよい。
【００５５】
図４は、本実施形態に係る試験装置１０の処理フローを示す。
まず、期待値書込部３００は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂ内の各期待値メモリ２３５ａ及び各期待値メモリ２３５ｂに、期待値を設定する（Ｓ４００）。すなわち、期待値書込部３００は、これらの電子デバイス内の各々の期待値メモリ２３５ａに、バスインターフェイス１４０及び対応する期待値設定部２６５ａを介して、対応する論理回路２３０ａがそれぞれ出力する複数の第１出力信号に対応する複数の第１期待値を書き込む。同様に、期待値書込部３００は、当該電子デバイス内の各々の期待値メモリ２３５ｂに、バスインターフェイス１４０及び対応する期待値設定部２６５ｂを介して、対応する論理回路２３０ｂがそれぞれ出力する複数の第２出力信号に対応する複数の第２期待値を書き込む。
【００５６】
次に、試験入力部３１０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれについて、当該電子デバイス内の期待値メモリ２３５ａに複数の第１試験信号を入力させる試験パターンを当該電子デバイスに入力する（Ｓ４１０）。ここで、試験入力部３１０は、パターン発生用電子デバイス１２０ａ内の論理回路２３０ａを診断する場合において、タイミング発生用電子デバイス１１０ａに対して一の試験パターンを入力し、タイミング発生用電子デバイス１１０ａからパターン発生用電子デバイス１２０ａに対して複数の第１試験信号を入力させてもよい。また、試験入力部３１０は、パターン発生用電子デバイス１２０ａ〜ｂ内の複数の論理回路２３０ａを並列に診断する場合において、複数の論理回路２３０ａのそれぞれに異なる複数の第１試験信号を入力させる試験パターンを、パターン発生用電子デバイス１２０ａ〜ｂのそれぞれに入力してもよい。これにより、試験入力部３１０は、パターン発生用電子デバイス１２０ａ内の一の論理回路２３０ａに複数の第１試験信号を入力させ、他の論理回路２３０ａに他の複数の第１試験信号を入力させることができる。
【００５７】
次に、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれに設けられた比較器２４５ａ及び比較器２４５ｂは、複数の第１試験信号に対応して論理回路２３０ａが出力する複数の第１出力信号及び複数の第１期待値と、複数の第１出力信号に対応して論理回路２３０ｂが出力する複数の第２出力信号及び複数の第２期待値とを並列に比較する（Ｓ４２０）。
【００５８】
次に、不良検出部３２０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれが有する不一致記録部２５０ａ及び不一致記録部２５０ｂの少なくとも１つが、Ｓ４２０における比較の結果が不一致である旨を示すフラグを格納する場合に（Ｓ４３０）、電子デバイスの不良を検出する（Ｓ４４０）。
【００５９】
次に、不良特定部３３０は、不良検出部３２０が一の電子デバイスの不良を検出した場合に、バスインターフェイス１４０を介して当該電子デバイスの不一致記録部２５０ａ及び不一致記録部２５０ｂが格納するフラグを取得し、当該電子デバイスの論理回路２３０ａおよび論理回路２３０ｂのうち出力が期待値と一致しなかった論理回路を特定する（Ｓ４５０）。
【００６０】
次に、不良特定部３３０は、期待値との不一致を検出した論理回路の故障箇所を診断する診断パターンを試験入力部３１０及びバスインターフェイス１４０を介して当該電子デバイスへ入力し、当該論理回路の出力信号をバスインターフェイス１４０を介して取得して期待値と比較することにより、当該論理回路の故障箇所を特定する（Ｓ４６０）。
【００６１】
以上のＳ４４０において、バスインターフェイス１４０は、タイミング発生用電子デバイス１１０ａの第１端子及びタイミング発生用電子デバイス１１０ｂの第１端子の論理和に基づく第１不一致検出信号、タイミング発生用電子デバイス１１０ａの第１端子及びタイミング発生用電子デバイス１１０ｂの第２端子の論理和に基づく第２不一致検出信号、パターン発生用電子デバイス１２０ａの第１端子及びパターン発生用電子デバイス１２０ｂの第１端子の論理和に基づく第１不一致検出信号、パターン発生用電子デバイス１２０ａの第２端子及びパターン発生用電子デバイス１２０ｂの第２端子の論理和に基づく第２不一致検出信号、波形整形用電子デバイス１３０ａの第１端子及び波形整形用電子デバイス１３０ｂの第１端子の論理和に基づく第１不一致検出信号、波形整形用電子デバイス１３０ａの第２端子及び波形整形用電子デバイス１３０ｂの第２端子の論理和に基づく第２不一致検出信号を、バス上の異なる信号線を用いて診断部１５０へ出力する。
【００６２】
これらの信号を受けて、不良検出部３２０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ及び波形整形用電子デバイス１３０ａ〜ｂから入力される複数の第１不一致検出信号及び第２不一致検出信号のいずれかが信号値"１"の場合に、いずれかの電子デバイスの不良を検出することができる。すなわち、不良検出部３２０は、第１不一致検出信号及び第２不一致検出信号に基づき、電子デバイスの論理回路２３０ａ及び論理回路２３０ｂの不良を検出することができる。また、不良特定部３３０は、試験装置１０におけるタイミング生成、試験パターン生成、波形整形におけるいずれの段階に不良が存在するかを特定することができる。更に、不良特定部３３０は、不良が存在する段階に対応する複数の電子デバイス内の不一致マスクレジスタ２２０ａ又は不一致マスクレジスタ２２０ｂを用いて、例えば一の論理積ゲート２５５ａ〜ｂからの不一致検出信号のみを出力させることにより、当該論理積ゲート２５５ａ〜ｂに対応する論理回路に不良が存在するか否かを特定することができる。
【００６３】
図５は、本実施形態に係る診断部１５０のハードウェア構成の一例を示す。本実施形態に係る診断部１５０は、ＣＰＵ５００、ＲＯＭ５１０、ＲＡＭ５２０、通信インターフェイス５３０、バスインターフェイス５３５、ハードディスクドライブ５４０、フレキシブルディスクドライブ５５０、及びＣＤ−ＲＯＭドライブ５６０を備えるコンピュータ２０により実現される。
【００６４】
ＣＰＵ５００は、ＲＯＭ５１０及びＲＡＭ５２０に格納されたプログラムに基づいて動作し、各部の制御を行う。ＲＯＭ５１０は、コンピュータ２０の起動時にＣＰＵ５００が実行するブートプログラムや、コンピュータ２０のハードウェアに依存するプログラム等を格納する。ＲＡＭ５２０は、ＣＰＵ５００が実行するプログラム及びＣＰＵ５００が使用するデータ等を格納する。通信インターフェイス５３０は、ネットワークを介して他の装置と通信する。バスインターフェイス５３５は、バスインターフェイス１４０に接続され、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂとの間のデータ転送を中継する。ハードディスクドライブ５４０は、コンピュータ２０が使用するプログラム及びデータを格納し、ＲＡＭ５２０を介してＣＰＵ５００に供給する。フレキシブルディスクドライブ５５０は、フレキシブルディスク５９０からプログラム又はデータを読み取り、ＲＡＭ５２０に提供する。ＣＤ−ＲＯＭドライブ５６０は、ＣＤ−ＲＯＭ５９５からプログラム又はデータを読み取り、ＲＡＭ５２０に提供する。
【００６５】
ＲＡＭ５２０を介してＣＰＵ５００に提供されるプログラムは、フレキシブルディスク５９０、ＣＤ−ＲＯＭ５９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ５２０を介してコンピュータ２０にインストールされ、コンピュータ２０において実行される。
【００６６】
コンピュータ２０にインストールされて実行されるプログラムは、期待値書込モジュールと、試験入力モジュールと、不良検出モジュールと、不良特定モジュールとを含む。これらのプログラム又はモジュールは、コンピュータ２０を、期待値書込部３００、試験入力部３１０、不良検出部３２０、及び不良特定部３３０としてそれぞれ機能させる。
【００６７】
以上に示したプログラム又はモジュールは、外部の記憶媒体に格納されてもよい。記憶媒体としては、フレキシブルディスク５９０、ＣＤ−ＲＯＭ５９５の他に、ＤＶＤやＰＤ等の光学記録媒体、ＭＤ等の光磁気記録媒体、テープ媒体、ＩＣカード等の半導体メモリ等を用いることができる。また、専用通信ネットワークやインターネットに接続されたサーバシステムに設けたハードディスク又はＲＡＭ等の記憶装置を記録媒体として使用し、ネットワークを介してプログラムをコンピュータ２０に提供してもよい。
【００６８】
以上に示した通り、本実施形態に係る試験装置１０によれば、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂが有する論理回路２３０ａ〜ｂのそれぞれを、並列に複数サイクル動作させ、動作の結果に基づき不良の有無を診断することができる。これにより、複数の電子デバイスが有する複数の論理回路の診断を、効率良く行うことができる。
【００６９】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７０】
【図１】本実施形態に係る試験装置１０の構成を示す。
【図２】本実施形態に係るパターン発生用電子デバイス１２０ａの構成を示す。
【図３】本実施形態に係る診断部１５０の構成を示す。
【図４】本実施形態に係る試験装置１０の処理フローを示す。
【図５】本実施形態に係る診断部１５０のハードウェア構成の一例を示す。
【符号の説明】
【００７１】
１０  試験装置
２０  コンピュータ
１００  被試験デバイス
１１０ａ〜ｂ  タイミング発生用電子デバイス
１２０ａ〜ｂ  パターン発生用電子デバイス
１３０ａ〜ｂ  波形整形用電子デバイス
１４０  バスインターフェイス
１５０  診断部
２００ａ〜ｂ  端子対応論理群
２１０ａ〜ｂ  不一致出力部
２２０ａ〜ｂ  不一致マスクレジスタ
２３０ａ〜ｂ  論理回路
２３５ａ〜ｂ  期待値メモリ
２３７  遅延部
２４０ａ〜ｂ  期待値切替部
２４５ａ〜ｂ  比較器
２４７ａ〜ｂ  排他的論理和ゲート
２４９ａ〜ｂ  論理和ゲート
２５０ａ〜ｂ  不一致記録部
２５２ａ〜ｂ  論理和ゲート
２５４ａ〜ｂ  不一致レジスタ
２５５ａ〜ｂ  論理積ゲート
２６５ａ〜ｂ  期待値設定部
２７０ａ〜ｂ  マルチプレクサ
２７５ａ〜ｂ  データバス
３００  期待値書込部
３１０  試験入力部
３２０  不良検出部
３３０  不良特定部
５００  ＣＰＵ
５１０  ＲＯＭ
５２０  ＲＡＭ
５３０  通信インターフェイス
５３５  バスインターフェイス
５４０  ハードディスクドライブ
５５０  フレキシブルディスクドライブ
５６０  ＣＤ−ＲＯＭドライブ
５９０  フレキシブルディスク
５９５  ＣＤ−ＲＯＭ
【図１】
2008134260.tif 000003
【図２】
2008134260.tif 000004
【図３】
2008134260.tif 000005
【図４】
2008134260.tif 000006
【図５】
2008134260.tif 000007
【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１論理回路及び前記第１論理回路の出力信号を入力する第２論理回路を備える電子デバイスであって、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に第１試験信号を入力した場合に前記第１論理回路から出力される第１出力信号と、前記第１試験信号に対応して前記第１期待値メモリから出力される前記第１期待値とを比較する第１比較器と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させた第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが出力する前記第２期待値を切り替える第２期待値切替部と、
前記第１論理回路の前記第１出力信号が前記第２論理回路に入力された場合に前記第２論理回路から出力される第２出力信号と、前記第１出力信号に対応して前記第１期待値メモリから出力される前記第２期待値とを比較する第２比較器と
を備えることを特徴とする電子デバイス。
【請求項２】
前記第１期待値メモリは、前記複数の第１期待値のそれぞれを、異なるアドレスに対応付けて格納し、
前記第２期待値メモリは、前記複数の第２期待値のそれぞれを、異なるアドレスに対応付けて格納し、
前記第１期待値切替部は、前記第１論理回路が前記第１出力信号を出力するタイミングに対応して、前記第１期待値メモリを読み出すアドレスを変更することにより、前記第１期待値メモリが出力する前記第１期待値を切り替え、
前記第２期待値切替部は、前記第２論理回路が前記第２出力信号を出力するタイミングに対応して、前記第２期待値メモリを読み出すアドレスを変更することにより、前記第２期待値メモリが出力する前記第２期待値を切り替える
ことを特徴とする請求項１記載の電子デバイス。
【請求項３】
前記第１比較器は、前記複数の第１期待値と、前記第１論理回路によりそれぞれ出力される、前記複数の第１期待値に対応する複数の第１出力信号とを比較し、
前記第２比較器は、前記複数の第２期待値と、前記第２論理回路によりそれぞれ出力される、前記複数の第２期待値に対応する複数の第２出力信号とを比較し、
当該電子デバイスは、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を備えることを特徴とする請求項２記載の電子デバイス。
【請求項４】
当該電子デバイスは、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す不一致検出信号を、前記電子デバイスの端子に出力する不一致出力部
を更に備えることを特徴とする請求項３記載の電子デバイス。
【請求項５】
複数の前記第１論理回路と、
前記複数の第１論理回路にそれぞれ対応して設けられた複数の前記第１期待値メモリ、複数の前記第１比較器、複数の前記第１期待値切替部、及び複数の前記第１不一致記録部と、
前記複数の第１論理回路にそれぞれ対応する複数の前記第２論理回路と、
前記複数の第２論理回路にそれぞれ対応して設けられた複数の前記第２期待値メモリ、複数の前記第２比較器、複数の前記第２期待値切替部、及び複数の前記第２不一致記録部と、
前記複数の第１不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、
前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記複数の第２不一致記録部の少なくとも１つが不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部と
を備えることを特徴とする請求項４記載の電子デバイス。
【請求項６】
電子デバイスを備える電子装置であって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
当該電子装置は、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
を備えることを特徴とする電子装置。
【請求項７】
前記電子デバイスは、
前記第１不一致記録部が不一致である旨のフラグを格納しているか否かを示す第１不一致検出信号を、前記電子デバイスの第１端子に出力する第１不一致出力部と、
前記第１不一致検出信号が前記第１端子に出力されるタイミングにおいて、前記第２不一致記録部が不一致である旨のフラグを格納しているか否かを示す第２不一致検出信号を、前記電子デバイスの第２端子に出力する第２不一致出力部と
を更に備え、
前記不良検出部は、前記第１不一致検出信号及び前記第２不一致検出信号に基づき、前記第１論理回路及び前記第２論理回路の不良を検出する
ことを特徴とする請求項６記載の電子装置。
【請求項８】
電子デバイスを備える電子装置用のプログラムであって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
当該プログラムは、前記電子装置を、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力部と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出部と
して機能させることを特徴とするプログラム。
【請求項９】
電子デバイスを備える電子装置の診断方法であって、
前記電子デバイスは、
第１論理回路と、
前記第１論理回路が出力する出力信号の複数の第１期待値を格納する第１期待値メモリと、
前記第１論理回路が出力信号を出力するタイミングに対応して、前記第１期待値メモリが出力する前記第１期待値を切り替える第１期待値切替部と、
前記第１論理回路に複数の第１試験信号を入力した場合において前記第１論理回路からそれぞれ出力される複数の第１出力信号と、前記複数の第１期待値とをそれぞれ比較する第１比較器と、
前記複数の第１出力信号の少なくとも１つが対応する前記第１期待値と一致しない場合に、不一致である旨を示すフラグを格納する第１不一致記録部と、
前記第１論理回路の出力信号を入力する第２論理回路と、
前記第２論理回路が出力する出力信号の複数の第２期待値を格納する第２期待値メモリと、
前記第１論理回路の出力信号が前記第２論理回路に入力された場合における前記第２論理回路の第２出力信号と、前記第２期待値メモリに格納された前記第２期待値とを比較する第２比較器と、
前記第１期待値切替部に供給される、前記第１期待値の切り替えを前記第１期待値切替部に指示する第１切替信号を、前記第１の論理回路の出力信号を入力した前記第２論理回路が、対応する出力信号を出力するまでの時間遅延させて、第２切替信号を生成する遅延部と、
前記第２切替信号に基づき、前記第２期待値メモリが前記第２比較器に供給する前記期待値を切り替える第２期待値切替部と、
前記複数の第２出力信号の少なくとも１つが対応する前記第２期待値と一致しない場合に、不一致である旨を示すフラグを格納する第２不一致記録部と
を有し、
前記第１論理回路に前記複数の第１試験信号を入力させる試験パターンを前記電子デバイスに入力する試験入力段階と、
前記第１不一致記録部及び前記第２不一致記録部の少なくとも１つが不一致である旨を示すフラグを格納する場合に、前記電子デバイスの不良を検出する不良検出段階と
を備えることを特徴とする診断方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
次に、不良検出部３２０は、タイミング発生用電子デバイス１１０ａ〜ｂ、パターン発生用電子デバイス１２０ａ〜ｂ、及び波形整形用電子デバイス１３０ａ〜ｂのそれぞれが有する不一致記録部２５０ａ及び不一致記録部２５０ｂの少なくとも１つが、Ｓ４２０における比較の結果が不一致である旨を示すフラグを格納する場合に（Ｓ４３０）、電子デバイスの不良を検出する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正の内容】
【００５９】
次に、不良特定部３３０は、不良検出部３２０が一の電子デバイスの不良を検出した場合に、バスインターフェイス１４０を介して当該電子デバイスの不一致記録部２５０ａ及び不一致記録部２５０ｂが格納するフラグを取得し、当該電子デバイスの論理回路２３０ａおよび論理回路２３０ｂのうち出力が期待値と一致しなかった論理回路を特定する（Ｓ４４０）。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正の内容】
【００６０】
次に、不良特定部３３０は、期待値との不一致を検出した論理回路の故障箇所を診断する診断パターンを試験入力部３１０及びバスインターフェイス１４０を介して当該電子デバイスへ入力し、当該論理回路の出力信号をバスインターフェイス１４０を介して取得して期待値と比較することにより、当該論理回路の故障箇所を特定して（Ｓ４５０）、表示する（Ｓ４６０）。