(57)【要約】【課題】  低耐圧NMOS・高耐圧NMOSを同時集積する半導体集積回路装置において、高耐圧と高信頼性の高耐圧NMOSを安価に提供する。【解決手段】  低耐圧NMOSのソース・ドレイン高濃度不純物をヒ素とし、高耐圧NMOSのソース・ドレイン高濃度不純物をリンとする構成にする。【選択図】  図１
2008010443.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に設けられた、第1のゲート絶縁膜と、第1のゲート電極と、第1のＮ型高濃度不純物領域および電界緩和のための第1のＮ型低濃度不純物領域からなる第1のソース・ドレイン領域とから構成されるNチャネル型の低耐圧MOSトランジスタと、第２のゲート絶縁膜と、第２のゲート電極と、第２のＮ型高濃度不純物領域および電界緩和のための第２のＮ型低濃度不純物領域からなる第２のソース・ドレイン領域と、前記第２の低濃度不純物領域上に形成された前記第２のゲート絶縁膜より厚い絶縁膜とから構成されるNチャネル型の高耐圧MOSトランジスタとを含む半導体集積回路装置であって、前記第２のＮ型高濃度不純物領域を構成する不純物の拡散係数は前記第１のＮ型高濃度不純物領域を構成する不純物の拡散係数よりも大きい半導体集積回路装置。
【請求項２】
半導体基板表面に設けられた、第1のゲート絶縁膜と、第1のゲート電極と、第1のＮ型高濃度不純物領域および電界緩和のための第1のＮ型低濃度不純物領域からなる第1のソース・ドレイン領域とから構成される第1のNチャネル型の低耐圧MOSトランジスタと、第２のゲート絶縁膜と、第２のゲート電極と、第２のＮ型高濃度不純物領域および電界緩和のための第２のＮ型低濃度不純物領域からなる第２のソース・ドレイン領域と、前記第２の低濃度不純物領域上に形成された前記第２のゲート絶縁膜より厚い絶縁膜とから構成されるNチャネル型の高耐圧MOSトランジスタと、第３のゲート絶縁膜と、第３のゲート電極と、第３のＮ型高濃度不純物領域とから構成される第２のNチャネル型の低耐圧MOSトランジスタを含む半導体集積回路装置であって、前記第２のＮ型高濃度不純物領域および前記第3のＮ型高濃度不純物領域を構成する不純物の拡散係数は前記第１のＮ型高濃度不純物領域を構成する不純物の拡散係数よりも大きい半導体集積回路装置。
【請求項３】
前記第１のＮ型高濃度不純物領域を構成する不純物はヒ素で、前記第２の高濃度不純物領域を構成する不純物はリンであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項４】
前記第１のＮ型高濃度不純物領域を構成する不純物はアンチモンで、前記第２の高濃度不純物領域を構成する不純物はリンであることを特徴とする請求項１記載の半導体集積回路装置。
【請求項５】
前記第１のＮ型高濃度不純物領域を構成する不純物はヒ素で、前記第２の高濃度不純物領域および前記第３のＮ型高濃度不純物領域を構成する不純物はリンであることを特徴とする請求項２記載の半導体集積回路装置。
【請求項６】
前記第１のＮ型高濃度不純物領域を構成する不純物はアンチモンで、前記第２の高濃度不純物領域および前記第３のＮ型高濃度不純物領域を構成する不純物はリンであることを特徴とする請求項２記載の半導体集積回路装置。
【請求項７】
前記第２の高濃度不純物濃度が１×１０19／ｃｍ3以上で深さが０．５μｍ以上であり、前記第２の低濃度不純物濃度が１×１０17から５×１０17／ｃｍ3の濃度であり深さが０．３μｍ以下であることを特徴とする請求項２記載の半導体集積回路装置。
【請求項８】
前記第１の高濃度領域と前記第２の低濃度不純物濃度の接触深さが０．２μｍ以上であることを特徴とする請求項２記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Nチャネル型の低耐圧MOSトランジスタとNチャネル型の高耐圧MOSトランジスタとを含む半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体集積回路においてはその使用する個別素子に対して低耐圧用のものと高耐圧用のもののそれぞれを用意する場合がある。例えば、半導体集積回路に与えられる電圧や出力する電圧に直接関わる部分のみ高耐圧の素子を用い、内部的な信号処理を行う部分は低耐圧の素子を使うといった方法である。低耐圧の素子は高耐圧の素子に比べて占有面積が少ないため、外部とのやりとりの電圧など、集積回路の仕様に属するもので変更が難しい部分のみ高耐圧素子を使い、内部的な処理部分を低耐圧の素子を使うことにより、半導体集積回路の面積を少なくしコストを低減させることができる。
【０００３】
図２に、このような低耐圧用のMOSトランジスタと高耐圧用のMOSトランジスタを同一基板、同一半導体集積回路内に形成した場合の模式断面図を示す。
【０００４】
低耐圧用のNチャネルMOSトランジスタ（以下NMOSと称す）１０１は、ゲート絶縁膜８とその直上のゲート電極９及び両端に配置するソース／ドレイン領域からなる。そのソース／ドレイン領域は、金属とコンタクトするための低抵抗で高濃度な第１のN型不純物領域２と電界緩和のための第１のN型低濃度不純物領域３とで構成される。
【０００５】
ここで、特に第1の高濃度N型領域２のための不純物はヒ素やアンチモンなど、拡散係数が小さく熱拡散の少ない原子を選ぶ。その理由は半導体プロセス中に行う熱処理により高濃度不純物が横方向拡散し、第１のN型低濃度不純物領域の長さが逆に短くなってしまう事態をできるだけ避けるためである。低濃度不純物領域の所定の長さを確保するためにこの拡散を見越して設計時に長さに余裕を持たせておけば問題ないが、これは素子占有面積の増大を招き、コストが増大するという欠点につながる。
【０００６】
一方高耐圧NMOS１０２はゲート絶縁膜８とその直上のゲート電極９及び両端に配置するソース／ドレイン領域からなる。このソース／ドレイン領域は第２のN型高濃度不純物領域４及び第２のN型低濃度不純物領域５からなり、さらに第２のN型低濃度不純物領域５上にはゲート絶縁膜よりも厚い酸化膜１０を形成している。この厚い酸化膜はゲート／ドレイン間の電界緩和効果に対して有効である。このようなドレイン構造は２０V以上のドレイン耐圧が必要とされる場合に採用され、主にドレインのN型低濃度不純物の長さと濃度によって耐圧調整がなされる。また、この高耐圧NMOSのゲートにも低耐圧NMOSよりも過大な電圧が印加される場合は、その電圧に応じて高耐圧NMOSのみゲート絶縁膜厚を厚くするといった方法を取る。
【０００７】
この高耐圧NMOSの第２のN型高濃度不純物４は、一般にプロセスコスト削減のために低耐圧NMOSのN型高濃度不純物領域２と工程を共有し、ヒ素やアンチモンを使用する。
【０００８】
また、しばしばこの第２の低濃度不純物領域は、素子外領域のチャネルストップ構造と併用する事でプロセスコストの削減が図られる。このため第２の低濃度不純物領域の上には、LOCOSプロセスで形成される酸化膜が配置され、低濃度不純物領域の濃度は配線による濃度反転防止のための濃度に合わせられる。一般に半導体集積回路の中で高耐圧NMOSが使用される頻度が低い場合には、これらのような低コスト化のための構造制約が高耐圧NMOSに課せられ、この制約の中で素子設計をすることになる。
【０００９】
さらにこのN型高濃度不純物領域４の全体と、N型低濃度不純物領域５の一部を覆うように、深さが数μｍまで達する第３のN型低濃度不純物領域７を高耐圧NMOSのドレイン側に設ける場合もある。これは図３(a)に示すような、ドレインN型低濃度不純物領域５とN型高濃度不純物領域４の少ない接触を補完するためであり、高耐圧NMOSの電気的動作時にかかる高電界と大電流による発熱破壊を防ぐ効果がある。またこのような発熱破壊現象は瞬間的な破壊としてのみだけではなく、長期信頼性にも影響する。
【００１０】
このN型不純物領域４の形成のためにはリンなどの拡散係数が高く熱拡散しやすい不純物の注入と、ある所定の拡散深さを得るための１０００℃以上の高温熱処理が必要となる。
【００１１】
以上のような高耐圧NMOSの構造については、例えば以下の特許文献１および２に開示されている。
【特許文献１】特開平6-350084号公報
【特許文献２】特許第3270405号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従来の高耐圧NMOSにおいてはN型高濃度不純物領域とN型低濃度不純物領域の一部を覆う深いN型不純物領域が必要であり、この領域の形成のための熱処理追加による素子性能の制約やマスク工程追加によるコストの増加が存在した。またこの深いN型不純物領域が無い場合には、破壊耐圧や長期信頼性に問題があった。
【課題を解決するための手段】
【００１３】
本発明は上記課題を解決するために、以下のようにする。すなわち、半導体基板上に、ゲート絶縁膜と、ゲート電極と、N型の第１の高濃度不純物領域及びゲート絶縁膜と第１の高濃度不純物領域の間に形成する第1の低濃度不純物領域からなるソース・ドレイン領域とで構成するNチャネル型の低耐圧MOSトランジスタと、ゲート絶縁膜と、ゲート電極と、N型の第２の高濃度不純物領域及びゲート絶縁膜と第２の高濃度不純物領域の間に形成する第２の低濃度不純物領域からなるソース・ドレイン領域と、第２の低濃度不純物領域上に形成するゲート絶縁膜より厚い絶縁膜とで構成するNチャネル型の高耐圧MOSトランジスタを含む半導体集積回路装置において、第１の高濃度不純物がヒ素で、第２の高濃度不純物がリンであることを特徴とする半導体集積回路装置とした。
【００１４】
または、半導体基板上に、ゲート絶縁膜と、ゲート電極と、N型の第１の高濃度不純物領域及びゲート絶縁膜と第１の高濃度不純物領域の間に形成する第1の低濃度不純物領域からなるソース・ドレイン領域とで構成する第１のNチャネル型の低耐圧MOSトランジスタと、ゲート絶縁膜と、ゲート電極と、N型の第２の高濃度不純物領域及びゲート絶縁膜と第２の高濃度不純物領域の間に形成する第２の低濃度不純物領域からなるソース・ドレイン領域と、第２の低濃度不純物領域上に形成するゲート絶縁膜より厚い絶縁膜とで構成するNチャネル型の高耐圧MOSトランジスタと、ゲート絶縁膜と、ゲート電極と、N型の第３の高濃度不純物領域からなるソース・ドレイン領域とで構成する第２のNチャネル型の低耐圧MOSトランジスタとを含む半導体集積回路装置において、第１の高濃度不純物がヒ素で、第２の高濃度不純物及び第３の高濃度不純物がリンであることを特徴とする半導体集積回路装置とした。
【００１５】
また、上記第１の高濃度不純物がアンチモンで、第２の高濃度不純物がリンであることを特徴とする半導体集積回路装置とした。
【００１６】
また、上記第１の高濃度不純物がアンチモンで、第２及び第３の高濃度不純物がリンであることを特徴とする半導体集積回路装置とした。
【００１７】
さらに、第２の高濃度不純物濃度が１×１０19／ｃｍ3以上で深さが０．５μｍ以上であり、第２の低濃度不純物濃度が１×１０17から５×１０17／ｃｍ3の濃度であり深さが０．３μｍ以下であることを特徴とする半導体集積回路装置とした。
【００１８】
さらに第１の高濃度領域と第２の低濃度不純物濃度の接触深さが０．２μｍ以上であることを特徴とする半導体集積回路装置とした。
【発明の効果】
【００１９】
本発明によれば、工程の増加や高温熱処理による素子サイズ・性能劣化の影響が少なく、耐圧が高く、信頼性の高い高耐圧NMOSを有する半導体集積回路装置を提供する事ができる。
【発明を実施するための最良の形態】
【００２０】
以下に、この発明の実施の形態を図面に基づいて説明する。図１は、本発明の低耐圧NMOS及び高耐圧NMOSを１つの半導体基板１に集積した半導体集積回路装置の模式断面図である。本発明では高耐圧NMOSに、従来例で使われるような第３のN型低濃度不純物領域を用いておらず、代わりに高耐圧NMOSの第２の高濃度不純物領域４を従来構造より深く、また横方向に広く形成している。これにより第２のN型の高濃度不純物領域と第２の低濃度不純物領域の接触深さを深くしており、高電界印加・高電流動作時の発熱破壊を防ぐことができる。このような発熱破壊は、上記接触深さが０．２μｍ未満になってくると顕著になるため、これを防ぐため本発明では接触深さの確保のために、下記のような方法をとる。
【００２１】
まず、第１の方法は、低耐圧NMOSの第１のN型高濃度不純物は従来と同様、ヒ素やアンチモンなど拡散係数の低い原子を用いるが、高耐圧NMOSの第２のN型高濃度不純物には拡散係数の高いリンを用いる事である。
【００２２】
図３はこの高濃度不純物領域と低濃度不純物領域の間の様子を表した要部の断面図である。図３(a)は従来の拡散係数の低い高濃度不純物を採用した場合に形成される接合であり、低濃度不純物領域と高濃度不純物領域の接触深さが浅い事を表している。これに対し、高濃度不純物に拡散係数の高い原子を用いると、図３(b)のように高濃度不純物が横方向に拡散しやすくなることで、接触深さが拡大する。
【００２３】
例として、図１のような高耐圧NMOSの構造において、低濃度不純物がリンで濃度が１×１０17から５×１０17／ｃｍ3の間で深さが０．３μｍの場合、高耐圧NMOSのソース／ドレイン領域の高濃度不純物にリンを採用し、濃度で１×１０19／ｃｍ3以上に設定し、深さ０．５μｍを得る。この時、加える熱処理にもよるが、上記低濃度不純物領域と高濃度不純物領域が接触している部分の深さを０．２μｍ以上にする事ができる。
【００２４】
この接触深さを深くする手段としては、高濃度不純物領域の横方向拡散だけでなく低濃度不純物拡散の横方向拡散を広くする事が挙げられるが、これは以下に述べるようにコスト削減の面からは好ましくない。
【００２５】
図１の高耐圧NMOSの低濃度不純物領域は工程削減のため、素子分離領域の構造を併用しているが、さらに半導体集積回路全体の所要面積を縮小しコスト削減に寄与するには、素子分離領域の条件を低耐圧設定に合わせる事が有効である。特にこれは半導体集積回路に占める低耐圧NMOSの面積割合が大きいほど効果が大きい。その場合、低濃度不純物領域の濃度は必然的に低耐圧側の低い値に設定される。このため工程の追加無しに低濃度不純物領域の側での横方向拡散の伸びを期待することはできず、高耐圧NMOSにおいては必然的に高濃度不純物領域の横方向拡散の伸張の方が望まれる。
【００２６】
上記のようにコスト削減を追及する場合、一般に論理回路で主に用いられる低耐圧NMOSを小さくするほうが面積縮小効果は大きく、その耐圧自体も小さい方が好ましい。そのため、それに伴い素子分離領域の低濃度不純物濃度も低くしなければならない。この低濃度不純物領域と高濃度不純物領域の接触深さについては、低濃度不純物領域の濃度が１×１０18／ｃｍ3以上であれば大きな問題にならないが、面積縮小の面から言うと現実的には取りえず、１×１０17から５×１０17／ｃｍ3の間が妥当な条件である。すなわちこのようなコスト削減傾向に本発明は適しており、低耐圧NMOSと高耐圧NMOSを同時集積し、工程削減や面積縮小などのコスト削減を追及した場合に最も効果が発揮できる技術である事がわかる。
【００２７】
この例では高濃度に注入する不純物を素子の耐圧によって打ち分ける必要があり、そのままではマスク工程が一つ増える事によるプロセスコストの増加が見込まれる。だが実際は、図４のように構成することでこの問題を解決できる。
【００２８】
図４には図１に加え、ゲート絶縁膜８、ゲート電極９、第３のN型高濃度不純物領域６からなる第２の低耐圧NMOS１０３が集積されている。この素子は半導体集積回路装置の動作のために直接使用するものではなく、低耐圧NMOS１０１の静電気発熱破壊対策用のために使用するものである。そしてこの発熱破壊を防ぐためには低耐圧NMOS１０３のソース・ドレインの拡散が深いほど効果的であることが分っているため、この高濃度不純物にはリンのような拡散係数の高い原子が一般に選ばれる。本発明ではこの低耐圧NMOS１０３のソース・ドレイン高濃度不純物形成工程と高耐圧NMOS１０２の高濃度不純物形成工程を共有することで、プロセス工程の増加を抑制する。
【００２９】
第２の方法として、高耐圧NMOSのN型高濃度不純物領域を形成する時に、高耐圧NMOSのソース・ドレイン領域の半導体基板中及びそこに接する厚い酸化膜のバーズビーク下の半導体基板中に注入されるように注入エネルギーを高く選ぶという事が挙げられる。その時にはソース・ドレイン領域とその周辺以外は不純物が注入されないようにマスクを設定する必要がある。
【００３０】
またその時にイオン注入の注入角度を調整し、バーズビークの下に充分に入るように半導体基板に対して傾斜して注入すると、本発明はより効果的である。
【００３１】
また第３の方法として、高耐圧NMOSのN型高濃度不純物形成を熱拡散法で行う事が挙げられる。この方法により、１×１０20／ｃｍ3以上という高濃度に不純物領域を形成することができ、また、その後の熱処理において横方向拡散を大きくする事が可能となる。この熱拡散による高濃度不純物の形成は低耐圧NMOS１０１には採用できないので、低耐圧NMOSのN型高濃度不純物形成と高耐圧NMOSの高濃度不純物形成を分ける、という本発明の方法によってはじめて実現できる。
【００３２】
以上のような方法をとることで、発熱破壊を防止し信頼性の高い半導体集積回路装置を実現できる。本発明は従来よりも半導体集積回路の所要面積を削減し、短いプロセス工程で実現できるため、低コスト化と製品ＴＡＴの削減を両立させる事が出来る。
【図面の簡単な説明】
【００３３】
【図１】本発明の半導体集積回路装置を示す模式断面図である。
【図２】従来の半導体集積回路回路装置を示す模式平面図である。
【図３】（ａ）従来の半導体集積回路装置の要部を示す模式断面図である。
【００３４】
（ｂ）本発明に係る半導体集積回路装置の要部を示す模式断面図である。
【図４】本発明に係る半導体集積回路装置の別の実施例を示す模式断面図である。
【符号の説明】
【００３５】
１      半導体基板
２      第1のN型高濃度不純物領域
３      第1のN型低濃度不純物領域
４      第２のN型高濃度不純物領域
５      第２のN型低濃度不純物領域
６      第３のN型高濃度不純物領域
７      第３のN型低濃度不純物領域
８      ゲート絶縁膜
９      ゲート電極
１０    厚い絶縁膜
１１    接触深さ
１０１  第１のNチャネル型低耐圧MOSトランジスタ
１０２  第１のNチャネル型高耐圧MOSトランジスタ
１０３  第２のNチャネル型低耐圧MOSトランジスタ
【図１】
2008010443.tif 000003
【図２】
2008010443.tif 000004
【図３】
2008010443.tif 000005
【図４】
2008010443.tif 000006