(57)【要約】【課題】特性が改善された不揮発性メモリー素子を提供する。【解決手段】不揮発性メモリー素子は、活性領域を含む半導体基板及び前記活性領域上の第１及び第２メモリーセルストリングを含む。第１メモリーセルストリングは、第１接地選択ライン及び第１ストリング選択ラインの間の活性領域を横切る複数の第１ワードラインを含み、複数の第１ワードラインの中の隣り合うラインの間に第１配置間隔が提供される。第２メモリーセルストリングは、第２接地選択ライン及び第２ストリング選択ラインの間の活性領域を横切る複数の第２ワードラインを含み、同じ第１配置間隔が複数の第２ワードラインの中の隣り合うラインの間に提供される。第１接地選択ラインは、第２接地選択ライン及び複数の第１ワードラインの間にあり、第２接地選択ラインは、第１接地選択ライン及び複数の第２ワードラインの間にある。【選択図】図２Ａ
2008022009.tif 000002
【特許請求の範囲】
【請求項１】
活性領域を含む半導体基板と、
第１接地選択ライン及び第１ストリング選択ラインの間の前記活性領域を横切って第１配置間隔を置いて互いに隣り合う複数の第１ワードラインを含む前記活性領域上の第１メモリーセルストリングと、
第２接地選択ライン及び第２ストリング選択ラインの間の前記活性領域を横切って前記第１配置間隔を置いて互いに隣り合う複数の第２ワードラインを含む前記活性領域上の第２メモリーセルストリングとを含み、
前記第１接地選択ラインは、前記第２接地選択ライン及び前記第１ワードラインの間にあり、前記第２接地選択ラインは、前記第１接地選択ライン及び前記第２ワードラインの間にあり、前記活性領域の中の前記第１及び第２接地選択ラインの間の領域には、前記ワードラインが無く、前記第１及び第２接地選択ラインの間の第２配置間隔は、前記第１配置間隔より少なくとも３倍大きいことを特徴とする不揮発性メモリー素子。
【請求項２】
前記第２配置間隔は、前記第１配置間隔の３乃至４倍の範囲の内で前記第１配置間隔より大きいことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項３】
前記第２配置間隔は、前記第１配置間隔より３倍以上大きいことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項４】
前記第２配置間隔は、前記第１配置間隔より少なくとも４倍大きいことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項５】
前記第１ワードラインは、偶数番目の不揮発性メモリーセルワードライン及びダミーワードラインを含み、前記ダミーワードラインは、前記偶数番目のメモリーセルワードラインの中の一番目及び前記第１接地選択ラインの間にあり、前記接地選択ライン及び前記ダミーワードラインの間に前記第１配置間隔が提供され、前記ダミーワードライン及び前記偶数番目のメモリーセルワードラインの中の前記一番目の間に前記第１配置間隔が提供され、前記偶数番目のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に前記第１配置間隔が提供されることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項６】
前記第１ワードラインは、偶数番目のメモリーセルワードライン及びダミーワードラインを含み、前記ダミーワードラインは、前記偶数番目のメモリーセルワードラインの中の一番目及び前記第１接地選択ラインの間にあり、前記ダミーワードライン及び前記偶数番目のメモリーセルワードラインの中の前記一番目の間に第１配置間隔が提供され、前記接地選択ライン及び前記ダミーワードラインの間に第３配置間隔が提供され、前記第３配置間隔は、前記第１配置間隔より大きく、前記第１配置間隔の２倍以下であることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項７】
前記第３配置間隔は、前記第１配置間隔の１．５乃至２倍であることを特徴とする請求項６に記載の不揮発性メモリー素子。
【請求項８】
前記第１ワードラインは、偶数番目のメモリーセルワードラインを含み、前記接地選択ライン及び前記偶数番目のメモリーセルワードラインの中の一番目の間に前記第１配置間隔の少なくとも３倍の間隔が提供され、前記偶数番目のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に前記第１配置間隔が提供され、前記活性領域の中の前記接地選択ライン及び前記偶数番目のメモリーセルワードラインの中の前記終わりのラインの間の領域には、前記ワードラインが無いことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項９】
前記第１及び第２メモリーセルストリングの各メモリーセルは、各々のワードライン及び前記活性領域の間の電荷貯蔵層と前記電荷貯蔵層及び前記ワードラインの間のバリア絶縁層を含むことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項１０】
前記第１メモリーセルストリングの配列は、前記第２メモリーセルストリングの配列に対して鏡像対称であることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項１１】
活性領域を含む半導体基板と、
前記活性領域を横切る接地選択ラインと、
前記活性領域を横切って前記接地選択ラインから離隔されたストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間の前記活性領域を横切って第１配置間隔を置いて隣り合う複数のメモリーセルワードライン及び前記複数のメモリーセルワードラインの中の一番目及び前記第１接地選択ラインの間にあり、前記複数のメモリーセルワードラインの中の前記一番目の間に前記第１配置間隔を置いて離隔されるダミーワードラインとを含み、
前記複数のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に第２配置間隔が提供され、前記第２配置間隔は、前記第１配置間隔より大きく、前記第１配置間隔の２倍以下であり、前記接地選択ライン及び前記ダミーワードラインの間に第３配置間隔が提供され、前記第３配置間隔は、前記第１配置間隔より大きく、前記第１配置間隔の２倍以下であることを特徴とする不揮発性メモリー素子。
【請求項１２】
前記第３配置間隔は、前記第１配置間隔の１．５乃至２倍であることを特徴とする請求項１１に記載の不揮発性メモリー素子。
【請求項１３】
前記複数のメモリーセルワードラインは、第１メモリーセルワードラインを含み、前記活性領域を横切る第２接地選択ラインと、
前記活性領域を横切って前記第２接地選択ラインから離隔された第２ストリング選択ラインと、
前記第２接地選択ライン及び前記第２ストリング選択ラインの間の前記活性領域を横切る第２メモリーセルワードラインとを含み、
前記第１接地選択ラインは、前記第２接地選択ライン及び前記第１メモリーセルワードラインの間にあり、前記第２接地選択ラインは、前記第２ストリング選択ライン及び前記第１接地選択ラインの間にあり、前記活性領域の中の前記第１及び前記第２接地選択ラインの間の領域には、前記ワードラインが無く、前記第１及び前記第２接地選択ラインの間の第２配置間隔は、前記第１配置間隔より少なくとも３倍大きいことを特徴とする請求項１１に記載の不揮発性メモリー素子。
【請求項１４】
前記第２配置間隔は、前記第１配置間隔の３乃至４倍の範囲の内で前記第１配置間隔より大きいことを特徴とする請求項１３に記載の不揮発性メモリー素子。
【請求項１５】
前記第２配置間隔は、前記第１配置間隔より３倍以上に大きいことを特徴とする請求項１３に記載の不揮発性メモリー素子。
【請求項１６】
前記第２配置間隔は、前記第１配置間隔より少なくとも４倍大きいことを特徴とする請求項１３に記載の不揮発性メモリー素子。
【請求項１７】
各々の前記複数のワードライン及び前記活性領域の間に個別的に介される複数の電荷貯蔵層及び前記各々のワードライン及び前記電荷貯蔵層の間に個別的に介される複数のバリア絶縁膜を含むことを特徴とする請求項１１に記載の不揮発性メモリー素子。
【請求項１８】
前記複数のメモリーセルワードラインは、偶数番目のメモリーセルワードラインを含むことを特徴とする請求項１１に記載の不揮発性メモリー素子。
【請求項１９】
活性領域を含む半導体基板と、
前記活性領域を横切る接地選択ラインと、
前記活性領域を横切って前記接地選択ラインから離隔されたストリング選択ラインと、
前記接地選択ライン及び前記ストリング選択ラインの間の前記活性領域を横切る複数のメモリーセルワードラインとを含み、
隣り合う前記複数のメモリーセルワードラインの間及び前記複数のメモリーセルワードラインの中の終わり及び前記ストリング選択ラインの間に同じ第１配置間隔が提供され、前記接地選択ライン及び前記複数のメモリーセルワードラインの中の一番目の間に第２配置間隔が提供され、前記第２配置間隔は、前記第１配置間隔より少なくとも３倍大きく、前記活性領域の中の前記接地選択ライン及び前記複数のメモリーセルワードラインの中の前記一番目の間の領域には、前記ワードラインが無いことを特徴とする不揮発性メモリー素子。
【請求項２０】
前記第２配置間隔は、前記第１配置間隔より３倍大きいことを特徴とする請求項１９に記載の不揮発性メモリー素子。
【請求項２１】
前記第２配置間隔は、前記第１配置間隔の４倍以下であることを特徴とする請求項１９に記載の不揮発性メモリー素子。
【請求項２２】
前記複数のメモリーセルワードラインは複数の第１メモリーセルワードラインを含み、
前記活性領域を横切る第２接地選択ラインと、
前記活性領域を横切って前記第２接地選択ラインから離隔された第２ストリング選択ラインと、
前記第２接地選択ライン及び前記第２ストリング選択ラインの間の前記活性領域を横切る複数の第２メモリーセルワードラインとを含み、
前記第１接地選択ラインは、前記第２接地選択ライン及び前記第１メモリーセルワードラインの間にあり、前記第２接地選択ラインは、前記第２ストリング選択ライン及び前記第１接地選択ラインの間にあり、前記活性領域の中の前記第１及び第２接地選択ラインの間の領域には、前記ワードラインが無く、前記第１及び第２接地選択ラインの間の第２配置間隔は、前記第１配置間隔より少なくとも３倍大きいことを特徴とする請求項１９に記載の不揮発性メモリー素子。
【請求項２３】
前記第２配置間隔は、前記第１配置間隔の３乃至４倍の範囲の内で前記第１配置間隔より大きいことを特徴とする請求項２２に記載の不揮発性メモリー素子。
【請求項２４】
前記第２配置間隔は、前記第１配置間隔より３倍大きいことを特徴とする請求項２２に記載の不揮発性メモリー素子。
【請求項２５】
前記第２配置間隔は、前記第１配置間隔より少なくとも４倍大きいことを特徴とする請求項２２に記載の不揮発性メモリー素子。
【請求項２６】
各々の前記複数のワードライン及び前記活性領域の間に個別的に介される複数の電荷貯蔵層と、
前記各々の前記複数のワードライン及び前記電荷貯蔵層の間に個別的に介される複数のバリア絶縁膜とを含むことを特徴とする請求項１９に記載の不揮発性メモリー素子。
【請求項２７】
前記複数のメモリーセルワードラインは、偶数個のメモリーセルワードラインを含むことを特徴とする請求項１９に記載の不揮発性メモリー素子。
【請求項２８】
基板の上に蝕刻ターゲット層を形成する段階と、
前記基板の上に第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第２ハードマスクパターンを形成する段階と、
前記第１及び第２ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第１及び第２ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第１及び第２ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間、隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターン及び前記第２選択ラインパターンの間に同じ配置間隔が提供され、前記第１ハードマスクパターンは、第１物質を含み、
前記犠牲マスク層が形成された隣り合う奇数番目のワードラインパターンの側壁の間にギャップがあり、前記犠牲マスク層は、第２物質を含み、前記第１及び第２物質は、相違なる組成をもち、
前記第２ハードマスクパターンは、ダミーワードラインパターン及び偶数番目のワードラインパターンを含み、前記ダミーワードラインパターンは、前記第１選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間にあり、前記偶数番目のワードラインパターンは、隣り合う奇数番目のワードラインパターンの間及び前記終わりの奇数番目のワードラインパターンと前記第２選択ラインパターンの間にあり、前記第２ハードマスクパターンは、第３物質を含み、前記第２及び第３物質は、相違なる組成をもつことを特徴とする不揮発性メモリー素子の製造方法。
【請求項２９】
前記第１選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間に提供される前記配置間隔は、前記一番目の奇数番目のワードラインパターンの幅の３倍になることを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３０】
前記第１ハードマスクパターンは、シリコン窒化物を含み、前記犠牲マスク層は、ポリシリコンを含み、前記第２ハードマスクパターンは、シリコン酸化物を含むことを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３１】
前記奇数番目のワードラインパターンは、同じ幅をもち、隣り合う前記複数の奇数番目のワードラインパターンの間の前記配置間隔は、前記奇数番目のワードラインパターンの幅より大きいことを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３２】
前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項２８に記載の不揮発性メモリー素子の製造方法。
【請求項３３】
基板の上に蝕刻ターゲット層を形成する段階と、
前記基板の上に複数の偶数番目のワードラインパターン及びダミーワードラインパターンを含む第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第２ハードマスクパターンを形成する段階と、
前記第１及び第２ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第１及び第２ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第１及び第２ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記偶数番目のワードラインパターンは、第１及び第２選択ラインパターンの間にあり、前記ダミーワードラインパターンは、前記第１選択ラインパターン及び一番目の偶数番目のワードラインパターンの間にあり、同じ第１配置間隔が前記ダミーワードラインパターン及び前記一番目の偶数番目のワードラインパターンの間に提供され、隣り合う偶数番目のワードラインパターンの間に提供され、第２配置間隔が前記第１選択ラインパターン及び前記ダミーワードラインパターンの間に提供され、終わりの偶数番目のワードラインパターン及び前記第２選択ラインパターンの間に提供され、前記第２配置間隔は、前記第１配置間隔より小さく、前記第１ハードマスクパターンは、第１物質を含み、前記犠牲マスク層が形成された隣り合う偶数番目のワードラインパターンの側壁の間と前記ダミーワードラインパターン及び前記一番目の偶数番目のワードラインパターンの間にギャップがあり、前記犠牲マスク層は、第２物質を含み、前記第１及び第２物質は、相違なる組成をもち、
前記第２ハードマスクパターンは、前記ギャップの内に形成され、前記第２ハードマスクパターンは、奇数番目のワードラインパターンを含み、前記奇数番目のワードラインパターンは、隣り合う偶数番目のワードラインパターンの間及び前記ダミーワードラインパターンと前記一番目の偶数番目のワードラインパターンの間にあり、前記第２ハードマスクパターンは、第３物質を含み、前記第２及び第３物質は、相違なる組成をもち、
前記ダミーワードラインパターン及び前記第１選択ラインパターンの間の空間には、前記第２ハードマスクパターンが無い不揮発性メモリー素子の製造方法。
【請求項３４】
前記ダミーワードラインパターンと前記一番目の偶数番目のワードラインパターンの間及び隣り合う偶数番目のワードラインパターンの間に提供される前記第１配置間隔は、前記一番目の偶数番目のワードラインパターンの幅の３倍であることを特徴とする請求項３３に記載の不揮発性メモリー素子の製造方法。
【請求項３５】
前記第２配置間隔は、前記一番目の偶数番目のワードラインパターンの幅より大きいが、前記一番目の偶数番目のワードラインパターンの幅の２倍以下であることを特徴とする請求項３４に記載の不揮発性メモリー素子の製造方法。
【請求項３６】
前記第２配置間隔は、前記一番目の偶数番目のワードラインパターンの幅の１．５倍乃至２倍になることを特徴とする請求項３３に記載の不揮発性メモリー素子の製造方法。
【請求項３７】
前記偶数番目のワードラインパターンは、同じ幅をもち、隣り合う前記複数の偶数番目のワードラインパターンの間の前記配置間隔は、前記偶数番目のワードラインパターンの前記幅より大きいことを特徴とする請求項３３に記載の不揮発性メモリー素子の製造方法。
【請求項３８】
前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項３３に記載の不揮発性メモリー素子の製造方法。
【請求項３９】
基板の上に蝕刻ターゲット層を形成する段階と、
第１及び第２選択ラインパターンの間に複数の奇数番目のワードラインパターンを含む第１ハードマスクパターンを形成する段階と、
前記第１ハードマスクパターンの上に犠牲マスク層を形成する段階と、
前記犠牲マスク層の上に第２ハードマスクパターンを形成する段階と、
前記第１及び第２ハードマスクパターンの間の前記蝕刻ターゲット層の一部の領域が露出されるように前記第１及び第２ハードマスクパターンの間の前記犠牲マスク層の一部の領域を除去する段階と、
前記第１及び第２ハードマスクパターンの間に露出された前記蝕刻ターゲット層の一部の領域を蝕刻する段階とを含み、
前記第１ハードマスクパターンは、第１及び第２選択ラインパターンの間にある複数の奇数番目のワードラインパターンを含み、同一な第１配置間隔が隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターンと前記第２選択ラインパターンの間に提供され、第２配置間隔が前記第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間に提供され、前記第２配置間隔は、前記第１配置間隔より大きく、前記第１ハードマスクパターンは、第１物質を含み、
前記犠牲マスク層が形成された隣り合う第１ハードマスクパターンの側壁の間にギャップがあり、前記犠牲マスク層は、第２物質を含み、前記第１及び第２物質は、相違なる組成をもち、
前記第２ハードマスクパターンは、偶数番目のワードラインパターンを含み、前記偶数番目のワードラインパターンは、隣り合う奇数番目のワードラインパターンの間及び前記終わりの奇数番目のワードラインパターンと前記第２選択ラインパターンの間にあり、前記第１選択ラインパターン及び前記一番目の奇数番目のワードラインパターンの間の空間には、前記第２ハードマスクパターンが無く、前記第２ハードマスクパターンは、第３物質を含み、前記第２及び第３物質は、相違なる組成をもつ不揮発性メモリー素子の製造方法。
【請求項４０】
前記第１配置間隔は、前記一番目の奇数番目のワードラインパターンの幅の３倍になることを特徴とする請求項３９に記載の不揮発性メモリー素子の製造方法。
【請求項４１】
前記蝕刻ターゲット層を形成する段階は、
前記基板の上に電荷貯蔵層を形成する段階と、
前記電荷貯蔵層の上にバリア絶縁層を形成する段階と、
前記バリア絶縁層の上にコントロールゲート層を形成する段階とを含むことを特徴とする請求項３９に記載の不揮発性メモリー素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子技術に係り、更に詳しくは、電子メモリー素子及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリー素子のような不揮発性メモリー素子は、ＮＯＲ型又は、ＮＡＮＤ型の構造である。例えば、ＮＯＲ型のフラッシュメモリー素子は、比較的速くアクセス可能であるが、ＮＡＮＤ型のフラッシュメモリー素子は、低い費用及び／又は、高い集積度がある。従って、ＮＯＲ型のフラッシュメモリー素子は、コードメモリーストレージ用で使われる一方で、ＮＡＮＤ型のフラッシュメモリー素子は、大容量のメモリーストレージ用で使われる。
【０００３】
例えば、特許文献１には、“Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ  Ｈａｖｉｎｇ  Ｃｏｎｆｉｇｕｒａｔｉｏｎ  ＯＦ  ＮＡＮＤ  Ｓｔｒｉｎｇｓ  Ｗｉｔｈ  Ｄｕｍｍｙ  Ｍｅｍｏｒｙ  Ｃｅｌｌｓ  Ａｄｊａｃｅｎｔ  Ｔｏ  Ｓｅｌｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ”という題目でＮＡＮＤ型の不揮発性半導体メモリー素子の技術が説明されている。更に詳しくは、この米国特許の発明者Ｈａｓａｍａ等は、直列に連結されて電気的に再書き込みができる複数の不揮発性メモリーセルを持つ不揮発性半導体メモリー素子を開発した。選択ゲートトランジスターは、メモリーセルの連続的な結合部と直列に連結され、前記選択ゲートトランジスターに隣り合って位置したメモリーセルは、データ貯蔵のためには使われないダミーセルである。データ消去動作の間に他のメモリーセルに印加される同じバイアス電圧が前記ダミーセルにも印加される。
【０００４】
従来の不揮発性メモリー素子以上に集積されたメモリー素子の構造及びその製造方法に対する要求が高まっている。
【特許文献１】米国特許第７０７９４３７号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、特性が改善された不揮発性メモリー素子を提供することである。
【課題を解決するための手段】
【０００６】
本発明のいくつかの実施形態によると、不揮発性メモリー素子は、活性領域を含む半導体基板及び活性領域上の第１及び第２メモリーセルストリングを含む。第１メモリーセルストリングは、第１接地選択ライン及び第１ストリング選択ラインの間の活性領域を横切る複数の第１ワードラインを含み、複数の第１ワードラインの中の隣り合うラインの間に第１配置間隔が提供される。第２メモリーセルストリングは、第２接地選択ライン及び第２ストリング選択ラインの間の活性領域を横切る複数の第２ワードラインを含み、同一な第１配置間隔が複数の第２ワードラインの中の隣り合うラインの間に提供される。第１接地選択ラインは、第２接地選択ライン及び複数の第１ワードラインの間にあり、第２接地選択ラインは、第１接地選択ライン及び複数の第２ワードラインの間にある。第１及び第２接地選択ラインの間の活性領域の一部の領域には、ワードラインが形成されなく、第１及び第２接地選択ラインの間の第２配置間隔は、第１配置間隔より少なくとも約３倍が大きい。
【０００７】
第２配置間隔は、第１配置間隔の３乃至４倍の範囲の内で第１配置間隔より大きい。第２配置間隔は、第１配置間隔より３倍以上大きく、第２配置間隔は、第１配置間隔より少なくとも約４倍大きい。
【０００８】
複数の第１ワードラインは、偶数番目のメモリーセルワードライン及び偶数番目のメモリーセルワードラインの中の一番目及び第１接地選択ラインの間にあるダミーワードラインを含む。  接地選択ライン及びダミーワードラインの間に第１配置間隔が提供され、ダミーワードライン及び偶数番目のメモリーセルワードラインの中の一番目の間に同一な第１配置間隔が提供される。偶数番目のメモリーセルワードラインの中の終わり及びストリング選択ラインの間に同じ第１配置間隔が提供される。
【０００９】
複数の第１ワードラインは、偶数番目のメモリーセルワードライン及び偶数番目のメモリーセルワードラインの中の一番目及び第１接地選択ラインの間にあるダミーワードラインを含む。ダミーワードライン及び偶数番目のメモリーセルワードラインの中の一番目の間に第１配置間隔が提供され、接地選択ライン及びダミーワードラインの間に第３配置間隔が提供される。第３配置間隔は、第１配置間隔より大きいがその２倍以下であり、第３配置間隔は、第１配置間隔の約１．５乃至２倍である。
【００１０】
複数の第１ワードラインは、偶数番目のメモリーセルワードラインを含み、接地選択ライン及び偶数番目のメモリーセルワードラインの中の一番目の間に第１配置間隔の少なくとも３倍の間隔が提供される。偶数番目のメモリーセルワードラインの中の終わり及びストリング選択ラインの間に第１配置間隔が提供され、接地選択ライン及び偶数番目のメモリーセルワードラインの中の終わりの間の活性領域の中の一部の領域には、ワードラインが形成されない。
【００１１】
第１及び第２メモリーセルストリングの各々のメモリーセルは、ワードライン及び活性領域の間の電荷貯蔵層、電荷貯蔵層及びワードラインの間のバリア絶縁層を含む。第１メモリーセルストリングの配列は、第２メモリーセルストリングの配列に対して鏡像対称になる。
【００１２】
本発明の他の実施の形態によると、不揮発性メモリー素子は、活性領域を含む半導体基板、活性領域を横切る接地選択ライン及び活性領域を横切って接地選択ラインと離隔されたストリング選択ラインを含む。複数のメモリーセルワードラインが接地選択ライン及びストリング選択ラインの間の活性領域を横切って、同じ第１配置間隔が複数のワードラインの中の隣り合うワードラインの間に提供される。複数のメモリーセルワードラインの中の終わり及びストリング選択ラインの間に第２配置間隔が提供され、第２配置間隔は、第１配置間隔より大きいがその２倍以下である。ダミーワードラインが複数のメモリーセルワードラインの中の一番目及び第１接地選択ラインの間にあり、複数のメモリーセルワードラインの中の一番目とダミーワードラインの間に第１配置間隔が提供される。接地選択ライン及びダミーワードラインの間に第３配置間隔が提供され、第３配置間隔は、第１配置間隔より２倍以下に大きい。第３配置間隔は、第１配置間隔の約１．５乃至２倍である。
【００１３】
複数のメモリーセルワードラインは、複数の第１メモリーセルワードラインであり、非活性メモリー素子は、活性領域を横切る第２接地選択ライン、活性領域を横切る第２ストリング選択ライン及び複数の第２メモリーセルワードラインを更に含む。第１接地選択ラインは、第２接地選択ライン及び複数の第１メモリーセルワードラインの間にあり、第２ストリング選択ラインは、第２接地選択ラインから離隔され、第２接地選択ラインは、第２ストリング選択ライン及び第１接地選択ラインの間にある。
【００１４】
複数の第２メモリーセルワードラインは、第２接地選択ライン及び第２ストリング選択ラインの間にある。第１及び第２接地選択ラインの間の活性領域の中の一部の領域には、ワードラインが形成されなく、第１及び第２接地選択ラインの間の第２配置間隔は、第１配置間隔より少なくとも約３倍大きい。
【００１５】
第２配置間隔は、第１配置間隔の約３乃至４倍の範囲の内で第１配置間隔より大きい。第２配置間隔は、第１配置間隔より３倍以上大きく、第２配置間隔は、第１配置間隔より少なくとも４倍大きい。
【００１６】
複数の電荷貯蔵層が個別的に各々の複数のワードライン及び活性領域の間に介され、複数のバリア絶縁膜が個別的に各々の複数のワードライン及び電荷貯蔵層の間に介される。複数のメモリーセルワードラインは、偶数個のメモリーセルワードラインを含む。
【００１７】
本発明の他の実施の形態によると、不揮発性メモリー素子は、活性領域を含む半導体基板、活性領域を横切る接地選択ライン、活性領域を横切るストリング選択ライン及び活性領域を横切る複数のメモリーセルワードラインを含む。ストリング選択ラインは、接地選択ラインから離隔され、複数のメモリーセルワードラインは、接地選択ライン及びストリング選択ラインの間の活性領域を横切る。隣り合う複数のメモリーセルワードラインの間及び複数のメモリーセルワードラインの中の終わり及びストリング選択ライン間に同一な第１配置間隔が提供される。
【００１８】
接地選択ライン及び複数のメモリーセルワードラインの中の一番目の間に第２配置間隔が提供され、第２配置間隔は、第１配置間隔より少なくとも３倍大きい。接地選択ライン及び複数のメモリーセルワードラインの間の活性領域の中の一部の領域の上には、ワードラインが形成されない。第２配置間隔は、第１配置間隔より約３倍大きい。又は、第２配置間隔は、第１配置間隔の４倍以下である。
【００１９】
複数のメモリーセルワードラインは、複数の第１メモリーセルワードラインであり、不揮発性メモリー素子は、活性領域を横切る第２接地選択ライン、活性領域を横切る第２ストリング選択ライン及び活性領域を横切る複数の第２メモリーセルワードラインを含む。第１接地選択ラインは、第２接地選択ライン及び複数の第１メモリーセルワードラインの間にあり、第２ストリング選択ラインは、第１接地選択ライン及び第２ストリング選択ラインの間の第２接地選択ラインから離隔される。複数の第２メモリーセルワードラインは、第２接地選択ライン及び第２ストリング選択ラインの間にある。第１及び第２接地選択ラインの間の活性領域の一部の領域には、ワードラインが形成されなく、第１及び第２接地選択ラインの間の第２配置間隔は、第１配置間隔より少なくとも約３倍大きい。第２配置間隔は、第１配置間隔より約３倍又は、４倍以上大きい。
【００２０】
各々の複数のワードライン及び活性領域の間に個別的に介される複数の電荷貯蔵層が提供され、各々の複数のワードライン及び電荷貯蔵層の間に個別的に介される複数のバリア絶縁膜が提供される。複数のメモリーセルワードラインは、偶数番目のメモリーセルワードラインを含む。
【００２１】
本発明の他の実施の形態によると、不揮発性メモリー素子の形成方法は、基板の上に蝕刻ターゲット層を形成する段階を含む。第１ハードマスクパターンは、第１及び第２選択ラインパターンの間に複数の奇数番目のワードラインパターンを含み、第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間、隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターン及び第２選択ラインパターンの間に同一な配置間隔が提供される。第１ハードマスクパターンは、第１物質を含む。犠牲マスク層が第１ハードマスクパターンの上に形成され、犠牲マスク層が形成された隣り合う奇数番目のワードラインパターンの側壁の間にギャップが形成される。犠牲マスク層は、第２物質を含み、第１及び第２物質は、相違なる組成をもつ。第２ハードマスクパターンが犠牲マスク層の上に形成され、第２ハードマスクパターンは、第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間にあるダミーワードラインパターンを含む。又、第２ハードマスクパターンは、隣り合う奇数番目のワードラインパターンの間及び終わりの番奇数番目のワードラインパターンと第２選択ラインパターンの間にある偶数番目のワードラインパターンを含む。第２ハードマスクパターンは、第３物質を含み、第２及び第３物質は、相違なる組成をもつ。第１及び第２ハードマスクパターンの間の犠牲マスク層の一部の領域は、除去され蝕刻ターゲット層の一部の領域が第１及び第２ハードマスクパターンの間に露出され、第１及び第２ハードマスクパターンの間に露出された蝕刻ターゲット層の一部の領域が蝕刻される。
【００２２】
第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間に提供される配置間隔は、一番目の奇数番目のワードラインパターンの幅の約３倍である。第１ハードマスクパターンは、シリコン窒化物を含み、犠牲マスク層は、ポリシリコンを含み、第２ハードマスクパターンは、シリコン酸化物を含む。奇数番目のワードラインパターンは、同じ幅をもち、隣り合う複数の奇数番目のワードラインパターンの間の配置間隔は、奇数番目のワードラインパターンの幅より大きい。蝕刻ターゲット層を形成する段階は、基板の上に電荷貯蔵層を形成する段階と、電荷貯蔵層の上にバリア絶縁層を形成する段階及びバリア絶縁層の上にコントロールゲート層を形成する段階を含む。
【００２３】
本発明の他の実施の形態によると、不揮発性メモリー素子の形成方法は、基板の上に蝕刻ターゲット層を形成する段階を含む。第１ハードマスクパターンが基板の上に形成され、第１ハードマスクパターンは、第１及び第２選択ラインパターンの間にある複数の偶数番目のワードラインパターン及び第１選択ラインパターン及び一番目の偶数番目のワードラインパターンの間にあるダミーワードラインパターンを含む。同一な第１配置間隔がダミーワードラインパターン及び一番目の偶数番目のワードラインパターンの間及び隣り合う偶数番目のワードラインパターンの間に提供され、第２配置間隔が第１選択ラインパターン及びダミーワードラインパターンの間、終わりの偶数番目のワードラインパターン及び第２選択ラインパターンの間に形成される。
【００２４】
第２配置間隔は、第１配置間隔より小さく、第１ハードマスクパターンは、第１物質を含む。犠牲マスク層が第１ハードマスクパターンの上に、犠牲マスク層が形成された隣り合う偶数番目のワードラインパターンの側壁の間及びダミーワードラインパターンと一番目の偶数番目のワードラインパターンの間にギャップが形成される。犠牲マスク層は、第２物質を含み、第１及び第２物質は、相違なる組成をもつ。第２ハードマスクパターンがギャップの内に犠牲マスク層の上に形成それ、第２ハードマスクパターンは、隣り合う偶数番目のワードラインパターンの間及びダミーワードラインパターンと一番目の偶数番目のワードラインパターンの間にある奇数番目のワードラインパターンを含む。第２ハードマスクパターンは、第３物質を含み、第２及び第３物質は、相違なる組成を持つ。第１及び第２ハードマスクパターンの間の犠牲マスク層の一部の領域が除去されて第１及び第２ハードマスクパターンの間の蝕刻ターゲット層の一部の領域が露出され、ダミーワードラインパターン及び第１選択ラインパターンの間の空間には、第２ハードマスクパターンが形成されない。第１及び第２ハードマスクパターンの間に露出された蝕刻ターゲット層の一部の領域が蝕刻される。
【００２５】
ダミーワードラインパターンと一番目の偶数番目のワードラインパターンの間及び隣り合う偶数番目のワードラインパターンの間に提供される第１配置間隔は、一番目の偶数番目のワードラインパターンの幅の約３倍である。第２配置間隔は、一番目の偶数番目のワードラインパターンの幅より大きいが一番目の偶数番目のワードラインパターンの幅の２倍以下である。第２配置間隔は、一番目の偶数番目のワードラインパターンの幅の約１．５倍乃至約２倍になる。
【００２６】
偶数番目のワードラインパターンは、同一な幅をもち、隣り合う複数の偶数番目のワードラインパターンの間の配置間隔は、偶数番目のワードラインパターンの幅より大きい。蝕刻ターゲット層を形成する段階は、基板の上に電荷貯蔵層を形成する段階と、電荷貯蔵層の上にバリア絶縁層を形成する段階及びバリア絶縁層の上にコントロールゲート層を形成する段階を含む。
【００２７】
不揮発性メモリー素子の形成方法は、基板の上に蝕刻ターゲット層を形成する段階及び基板の上に第１ハードマスクパターンを形成する段階を含む。第１ハードマスクパターンは、第１及び第２選択ラインパターンの間にある複数の奇数番目のワードラインパターンを含み、同一な第１配置間隔が隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターンと第２選択ラインパターンの間に提供される。第２配置間隔が第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間に提供され、第２配置間隔は、第１配置間隔より大きく、第１ハードマスクパターンは、第１物質を含む。犠牲マスク層が第１ハードマスクパターンの上に形成され、犠牲マスク層が形成された隣り合う第１ハードマスクパターンの側壁の間にギャップが形成され、犠牲マスク層は、第２物質を含み、第１及び第２物質は、相違なる組成を持つ。犠牲マスク層の上に第２ハードマスクパターンが形成され、第２ハードマスクパターンは、隣り合う奇数番目のワードラインパターンの間及び終わりの奇数番目のワードラインパターンと第２選択ラインパターンの間にある偶数番目のワードラインパターンを含む。第１選択ラインパターン及び一番目の奇数番目のワードラインパターンの間の空間には、第２ハードマスクパターンが形成されなく、第２ハードマスクパターンは、第３物質を含み、第２及び第３物質は、相違なる組成を持つ。第１及び第２ハードマスクパターンの間の犠牲マスク層の一部の領域が除去されて第１及び第２ハードマスクパターンの間の蝕刻ターゲット層の一部の領域が露出される。その後、第１及び第２ハードマスクパターンの間に露出された蝕刻ターゲット層の一部の領域が蝕刻される。
【００２８】
同じ第１配置間隔は、一番目の奇数番目のワードラインパターンの幅の約３倍になる。蝕刻ターゲット層を形成する段階は、基板の上に電荷貯蔵層を形成する段階と、電荷貯蔵層の上にバリア絶縁層を形成する段階及びバリア絶縁層の上にコントロールゲート層を形成する段階を含む。
【発明の効果】
【００２９】
本発明の実施の形態によると、メモリー素子及び該製造に於いて一回の蝕刻を伴う一回のフォトリソグラフィーの露出を利用して形成できるパターンの大きさより小さいパターンの構造を提供することができるのでメモリー素子の微細なライン及びスペースのパターンを更に集積できる効果を得る。
【発明を実施するための最良の形態】
【００３０】
本発明の実施形態は、添付図面を参照して更に詳しく説明する。しかし、本発明は、他の実施形態で具体化することもできるので、ここで説明する実施形態に限定されるものではない。当業者は、本発明の実施形態によって発明の目的、効果、技術の範囲が直ぐ理解できるものである。図示された各層及び領域の大きさ等は、説明の便利のために誇張されている。記載された同じ番号の符号は、同じ要素を表す。
【００３１】
要素又は層が“上に”、“連結される”又は“結合される”と記載されている場合、他の要素又は層が介されていたり、又は直接当たって連結されたり結合されていたりもする。
【００３２】
一つの要素が他の要素に“直接上に”、“直接連結される”又は“直接結合される”と記載されてあれば、その間に介される要素又は層がない。又、用語“及び／又は”は、羅列された要素の一つ又は、二つ以上の結合の一部及び全部を含む。
【００３３】
第１、第２、第３などの用語は、多様な要素、コンポーネント、領域及び／又は、セクションを説明するために用いられるが、該要素、コンポーネント、領域及び／又は、セクションは、こうした用語に制限されない。本発明で使われた用語は、特定の実施形態だけを説明するためのもので、本発明を限定するために使われるものではない。文脈で明確にしない限り、単数形で用いられる用語は、複数の場合も含む。
【００３４】
断面図は、本発明の理想的な実施形態を概略的に表す。従って、製造技術によって図示される形態の差が予想される。本発明の実施形態は、図示された特定の形態に制限されない。又、用語が特別に定義されていない場合には、使われた全ての用語は、当業者が一般的に理解している用語と同じ意味をもつ。又、用語が特別に定義されていない場合には、該用語は、一般的に使われる辞典の用語の意味であると解釈される。
【００３５】
図１Ａ及び図１Ｂから分かるように、フラッシュメモリー素子は、半導体基板に素子の分離膜によって分離された複数の平行な活性領域ＡＣＴを含む。接地選択ラインＧＳＬ、ストリング選択ラインＳＳＬ及びワードラインＷＬは、前記活性領域ＡＣＴを横切る。更に詳しくは、ワードラインＷＬ及び活性領域ＡＣＴの各交差部に各々のメモリーセルを提供するように各々のワードラインＷＬ及び各々の活性領域ＡＣＴの間に各々の電荷貯蔵ゲートが提供される。又、接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬの間の活性領域ＡＣＴによる複数のメモリーセルは、メモリーセルストリングで定義される。図１Ａ及び図１Ｂで分かるように、隣り合うメモリーセルストリングは、２個の接地選択ラインＧＳＬ又は、２個のストリング選択ラインＳＳＬによって分離される。
【００３６】
図１Ｃ及び図１Ｄによれば、接地選択ラインＧＳＬ及び半導体基板ＳＵＢの活性領域ＡＣＴの間にゲート絶縁膜ＧＩＬが提供される。ワードラインＷＬ１及び前記半導体基板ＳＵＢの前記活性領域ＡＣＴの間に電荷貯蔵ゲートＣＳＧが提供され、前記電子貯蔵ゲートＣＳＧ及び前記活性領域ＡＣＴの間にトンネル絶縁膜ＴＩＬが提供され、前記電子貯蔵ゲートＣＳＧ及び前記ワードラインＷＬ１の間にバリア絶縁膜ＢＩＬが提供される。
【００３７】
プログラム動作（図１Ｃに表すメモリーセル以外のメモリーセルに対して）の間に、０Ｖが前記接地選択ラインＧＳＬに印加されパス電圧Ｖｐａｓｓが図１Ｃのように非選択ワードラインＷＬ１に印加される。プログラム電圧Ｖｐｇｍがプログラムされるメモリーセルに対応する選択されたワードライン（図示せず）に印加される。従って、前記接地選択トランジスター（接地選択ラインＧＳＬ及び前記ゲート絶縁膜ＧＩＬによって決められる）のゲート電圧は、０Ｖであり、前記接地選択トランジスターのドレーン電圧は、約１０Ｖである。これは、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）を招く。
【００３８】
消去動作の間に、前記接地選択ラインＧＳＬは、フローティングされ、約２０Ｖの消去電圧Ｖｅｒｓが前記半導体基板ＳＵＢのｐ−ウェルに印加される。そして、図１Ｄのように、０Ｖが前記ワードラインＷＬ１に印加される。従って、前記ｐ−ウェルに印加された２０Ｖの前記消去電圧Ｖｅｒｓは、前記接地選択ラインＧＳＬのポテンシャルを上げて、前記接地選択ラインＧＳＬ及び前記電子貯蔵ゲートＣＳＧの間のキャパシタンスカップリングＣｐによって前記電子貯蔵ゲートＣＳＧ（接地選択ラインＧＳＬに隣り合うもの）のポテンシャルが増加される。従って、意図していない消去障害（ｅｒａｃｅｄｉｓｔｕｒｂａｎｃｅ）が前記電荷貯蔵ゲートＣＳＧ及び／又は、前記ワードラインＷＬ１から発生する。
【００３９】
図２Ａは、本発明のいくつかの実施形態における不揮発性メモリー素子２０（例えば、フラッシュメモリー素子）の平面図であり、図２Ｂは、図２ＡのＩＩ−ＩＩ’線による断面図である。前記不揮発性メモリー素子２０は、半導体基板ＳＵＢの中に、素子分離膜によって分離された平行な複数の活性領域ＡＣＴを含む。接地選択ラインＧＳＬ０−２、ストリング選択ラインＳＳＬ０−２、ダミーワードラインＷＬｄ及びメモリーセルワードラインＷＬ１−２ｎ（ｎは、正数）は、前記活性領域ＡＣＴを横切る。更に、詳しくは、各々のメモリーセルワードラインＷＬ１−２ｎ及び前記活性領域ＡＣＴの各交差部に各々のメモリーセルを提供するように各々のメモリーセルワードラインＷＬ１−２ｎ及び各活性領域ＡＣＴの間に各々の電荷貯蔵ゲートが提供される。同様に、各々のダミーワードラインＷＬｄ及び各活性領域ＡＣＴの間に電荷貯蔵ゲートが提供され、その結果、前記ダミーワードラインＷＬｄの構造及び前記メモリーセルワードラインＷＬ１−２ｎの構造が同じになる。
【００４０】
接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ（例えば、ＧＳＬ１及びＳＳＬ１）の間に、一つの活性領域ＡＣＴに沿った偶数番目のメモリーセルワードラインは、偶数番目のメモリーセルを含むメモリーセルストリングで定義される。図２Ａ及び図２Ｂのように、隣り合うメモリーセルストリングは、２個の接地選択ラインＧＳＬ（例えば、ＧＳＬ０及びＧＳＬ１）によって又は、２個のストリング選択ラインＳＳＬ（例えば、ＳＳＬ１及びＳＳＬ２）によって分離される。詳しくは、２ｋ（ｋは、正数）個のメモリーセルワードラインＷＬ１−２ｎは、データを貯蔵するために使われる２ｋ個のメモリーセルを含むメモリーセルストリングを定義する。しかし、前記ダミーワードラインＷＬｄは、データを貯蔵するためには使われない。
【００４１】
隣り合うメモリーセルストリングのメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、鏡像対称（ｍｉｒｒｏｒ  ｉｍａｇｅ  ｓｙｍｍｅｔｒｙ）になる。例えば、接地選択ラインＧＳＬ０及びストリング選択ラインＳＳＬ０の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列に対して鏡像対称になる。同様に、接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、接地選択ラインＧＳＬ２及びストリング選択ラインＳＳＬ２の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列に対して鏡像対称になる。
【００４２】
メモリーセルストリングと交差する一番目のメモリーセルワードラインＷＬ１及び接地選択ラインＧＳＬの間にダミーワードラインＷＬｄを形成することによって、前記一番目のメモリーセルワードラインＷＬ１から接地誘導漏洩電流及び／又は、消去障害が減少する。又、前記不揮発性メモリー素子のコントローラーが前記接地選択ライン、前記ストリング選択ライン、前記メモリーセルワードライン及び前記ダミーワードラインに結合される。例えば、消去動作の間に前記接地選択ラインＧＳＬ１をフローティングさせ、前記半導体基板ＳＵＢのｐ−ウェルに約２０Ｖの消去電圧Ｖｅｒｓが印加されるようにし、前記メモリーセルワードラインＷＬ１−２ｎに０Ｖが印加されるように前記コントローラーは、設定される。前記一番目のメモリーセルワードラインＷＬ１−２ｎ及び／又は、各々の電荷貯蔵層から消去障害が減少されるように前記コントローラーは、供給電圧Ｖｃｃ及びパス電圧Ｖｐａｓｓの間のバイアス電圧Ｖｂ（例えば、Ｖｃｃ＜Ｖｂ＜Ｖｐａｓｓ）を前記ダミーワードラインＷＬｄに印加する。
【００４３】
書き込み（又は、プログラム）動作の間に前記接地選択ラインＧＳＬ１に供給電圧Ｖｃｃを印加し、前記半導体基板ＳＵＢのｐ−ウェルに０Ｖを印加し、前記非選択ワードラインにパス電圧Ｖｐａｓｓを印加し、前記選択されたワードラインにプログラム電圧Ｖｐｇｍを印加するように前記コントローラーは、設定される。前記ダミーワードラインに隣り合う前記接地選択ラインから接地誘導漏洩電流が減少されるように前記コントローラーは、供給電圧Ｖｃｃ及びパス電圧Ｖｐａｓｓの間のバイアス電圧Ｖｂ（例えば、Ｖｃｃ＜Ｖｂ＜Ｖｐａｓｓ）を前記ダミーワードラインＷＬｄに印加するように設定される。
【００４４】
図２Ａ及び図２Ｂのように前記ダミーワードラインＷＬｄ及び前記メモリーセルワードラインＷＬ１乃至ＷＬ２ｎの各々は、同じ幅Ｆ１を持つ。ゲート選択ラインＧＳＬ及び隣り合うダミーワードラインＷＬｄは、第１配置間隔Ｗ１だけ離隔され、ダミーワードラインＷＬｄ及び隣り合う一番目のメモリーセルワードラインＷＬ１は、前記第１配置間隔Ｗ１だけ離隔され、隣り合うメモリーセルワードラインＷＬｘ、ＷＬｘ＋１は、前記第１配置間隔Ｗ１だけ離隔され、終わりのワードラインＷＬ２ｎ及び隣り合うストリング選択ラインＳＳＬは、前記第１配置間隔だけ離隔される。前記幅Ｆ１及び前記第１配置間隔Ｗ１は、同じであり、前記幅Ｆ１及び前記第１配置間隔Ｗ１は、隣り合う偶数番目のメモリーセルワードラインＷＬｅｖｅｎ、ＷＬｅｖｅｎ＋２（例えば、偶数番目のメモリーセルワードラインは、但し一つの奇数番目のメモリーセルワードラインによって分離される）又は、隣り合う奇数番目のメモリーセルワードラインＷＬｏｄｄ、ＷＬｏｄｄ＋２（例えば、奇数番目のメモリーセルワードラインは、但し一つの偶数番目のメモリーセルワードラインによって分離される）によって定義されたピッチＰ１の約１／４である。隣り合う接地選択ラインＧＳＬ０及びＧＳＬ１は、第２配置間隔Ｗ２によって分離されて隣り合うストリング選択ラインＳＳＬ０及びＳＳＬ１は、同一な第２配置間隔Ｗ２によって分離される。前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。
【００４５】
各メモリーセルワードラインＷＬ１乃至ＷＬ２ｎは、接地選択ライン（例えば、ＧＳＬ１）及びストリング選択ライン（例えば、ＳＳＬ１）の間の同一な活性領域ＡＣＴの上のメモリーセルストリングの不揮発性メモリーセル（例えば、フラッシュメモリーセル）のための各々のコントロール電極を提供する。各不揮発性メモリーセルは、前記各々のメモリーセルワードライン及び活性領域の間の電荷貯蔵層、前記活性領域及び前記電荷貯蔵層の間のトンネル絶縁層及び前記メモリーセルワードライン及び前記電荷貯蔵層の間のバリア絶縁層を含む。
【００４６】
各ダミーワードラインＷＬｄは、既に説明された前記メモリーセルワードライン（トンネル絶縁膜、電荷貯蔵層及び各ダミーワードライン及び各活性領域の間のバリア絶縁層を持つ）と同じ構造を持つ。しかし、前記ダミーセルワードライン及び結合されたトンネル絶縁膜、電荷貯蔵層及びバリア絶縁層は、データの貯蔵のために使用されず、代わりにプログラムの動作の間に隣り合う接地選択ラインから接地誘導漏洩電流（ｇｒｏｕｎｄ  ｉｎｄｕｃｅｄ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）を減少させたり消去の動作の間に隣り合うメモリーセルから消去バイアスを減少させる。
【００４７】
接地選択ラインＧＳＬ、ダミーワードラインＷＬｄ、メモリーセルワードラインＷＬ１乃至ＷＬ２ｎ及びストリング選択ラインＳＳＬのパターンは、後に詳しく説明する自己整列ダブルパターニングの技術を利用して形成される。例えば、前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬ及び前記奇数番目のメモリーセルワードラインＷＬ１、ＷＬ３、ＷＬ５…ＷＬ２ｎ−１は、フォトリソグラフィーマスクパターンによって形成され、前記ダミーワードラインＷＬｄ及び前記偶数番目のメモリーセルワードラインＷＬ２、ＷＬ４、ＷＬ６…ＷＬ２ｎは、自己整列ダブルパターニングを利用して形成される。
【００４８】
図２Ａ乃至図２Ｂに図示された本発明の実施形態によれば、前記活性領域ＡＣＴの上の第１メモリーセルストリングは、前記第１接地選択ラインＧＳＬ１及び前記第１ストリング選択ラインＳＳＬ１の間の前記活性領域ＡＣＴを横切る複数の第１メモリーセルワードラインＷＬ１乃至ＷＬ２ｎを含み、同じ第１配置間隔Ｗ１が互いに隣り合う前記複数の第１ワードラインの間に提供される。前記活性領域ＡＣＴの上の第２メモリーセルストリングは、第２接地選択ラインＧＳＬ０及び前記第２ストリング選択ラインＳＳＬ０の間の前記活性領域ＡＣＴを横切る複数の第２メモリーセルワードラインＷＬ１乃至ＷＬ２ｎを含み、前記同じ第１配置間隔Ｗ１が互いに隣り合う前記複数の第２ワードラインの間に提供される。更に詳しくは、前記第１接地選択ラインＧＳＬ１は、前記第２接地選択ラインＧＳＬ０及び前記複数の第１ワードラインの間にあり、前記第２接地選択ラインＧＳＬ０は、前記第１接地選択ラインＧＳＬ１及び前記複数の第２ワードラインの間にある。前記第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ０の間の前記活性領域ＡＣＴの一部には、ワードラインが形成されなく、前記第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ０の間の前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍大きい。
【００４９】
前記ダミーワードラインＷＬｄは、前記一番目のメモリーセルワードラインＷＬ１及び前記第１接地選択ラインＧＳＬ１の間に提供され、前記同一な第１配置間隔Ｗ１が前記第１接地選択ラインＧＳＬ１及び前記ダミーワードラインＷＬｄの間に提供される。又、前記同一な第１配置間隔Ｗ１は、前記ダミーワードラインＷＬｄ及び前記一番目のメモリーセルワードラインＷＬ１の間に提供され、前記終わりのメモリーセルワードラインＷＬ２ｎ−１及び前記ストリング選択ラインＳＳＬ１の間にも提供される。
【００５０】
図５Ａ乃至図５Ｄは、本発明の他の実施形態による自己整列ダブルパターニングを利用して図２Ａ及び図２Ｂの前記不揮発性メモリー構造物を形成するための工程を表す断面図である。図５Ａのように基板５０は、前記基板５０の上に蝕刻ターゲット層５２を含み、蝕刻ターゲット層５２は、図２Ａ及び図２Ｂのメモリーセル、ワードライン、選択トランジスター及び選択ラインを形成するために使われる物質の層を含む。
【００５１】
更に詳しくは、前記ターゲット層は、トンネル絶縁層（例えば、シリコン酸化膜）、電荷貯蔵層（例えば、ポリシリコン又は、シリコン窒化膜）、バリア絶縁層（例えば、シリコン酸化膜又は、前記電荷貯蔵層と違う絶縁膜）及び導電層（例えば、ポリシリコン及び／又は、金属膜）を含む。前記電荷貯蔵層は、前記導電層及び前記基板の間にあり、前記トンネル絶縁層は、前記電荷貯蔵層及び前記基板を電気的に分離し、前記バリア絶縁層は、前記電荷貯蔵層及び導電層を電気的に分離する。第１ハードマスク層５５が前記蝕刻ターゲット層５２の上に形成され、前記第１ハードマスク層５５は、パット酸化膜５４の上にシリコン窒化膜５６を含む。
【００５２】
奇数番目のワードラインのフォトレジストパターン５８ｗ、接地選択ラインのフォトレジストパターン５８ｇ及びストリング選択ラインのフォトレジストパターン５８ｓを含むフォトレジストパターン５８が形成されるようにフォトマスク１００を利用して前記第１ハードマスク層５５の上のフォトレジスト膜がパターニングされる。前記フォトマスク１００は、透明な基板１０２の上のフォトマスクパターン１０４を含む。前記フォトマスクパターン１０４は、奇数番目のワードラインのフォトレジストパターン５８ｗに対応する奇数番目のワードラインのフォトマスクパターン１０４ｗ、接地選択ラインのフォトレジストパターン５８ｇに対応する接地選択ラインのフォトマスクパターン１０４ｇ及びストリング選択ラインのフォトレジストパターン５８ｓに対応するストリング選択ラインのフォトマスクパターン１０４ｓを含む。
【００５３】
図５Ａのように隣り合う奇数番目のワードラインのフォトマスクパターン１０４ｗは、幅／配置間隔Ｗ１１だけ離隔され、隣り合う奇数番目のワードラインのフォトレジストパターン５８ｗは、前記幅／配置間隔だけ離隔される。前記奇数番目のワードラインのフォトマスクパターン１０４ｗの一番目のものは、前記幅／配置間隔Ｗ１１だけ隣り合う接地選択ラインのフォトマスクパターン１０４ｇと離隔され、前記奇数番目のワードラインのフォトマスクパターン１０４ｗの終わりのものは、前記幅／配置間隔Ｗ１１だけ隣り合うストリング選択ラインのフォトマスクパターン１０４ｓから離隔される。同じく、前記奇数番目のワードラインのフォトレジストパターン５８ｗの一番目のものは、前記幅／配置間隔Ｗ１１だけ隣り合う接地選択ラインのフォトレジストパターン５８ｇから離隔され、前記奇数番目のワードラインのフォトレジストパターン５８ｗの終わりのものは、前記幅／配置間隔Ｗ１１だけ隣り合うストリング選択ラインのフォトレジストパターン５８ｓから離隔される。
【００５４】
前記奇数番目のワードラインのフォトマスクパターン１０４ｗ及び前記奇数番目のワードラインのフォトレジストパターン５８ｗは、各々同じ幅Ｆ１を持ち、前記幅／配置間隔Ｗ１１は、前記幅Ｆ１の約３倍になる。前記奇数番目のワードラインのフォトマスクパターン１０４ｗの隣り合うパターン及び前記奇数番目のワードラインのフォトレジストパターン５８ｗの隣り合うパターンは、ピッチＰ１になり、前記ピッチＰ１は、前記幅Ｆ１の約４倍である。前記幅Ｆ１は、フォトリソグラフィーの技術を利用して出来るだけ最小のフィーチャー（Ｆｅａｔｕｒｅ）サイズにする。隣り合う接地選択ラインのフォトマスクパターン１０４ｇ、隣り合うストリング選択ラインのフォトマスクパターン１０４ｓ、隣り合う接地  選択ラインのフォトレジストパターン５８ｇ及び隣り合うストリング選択ラインのフォトレジストパターン５８ｓは、第２配置間隔Ｗ２によって分離され、前記第２配置間隔Ｗ２は、前記幅Ｆ１より４倍大きい。前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍大きく、好ましくは、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より３倍以上大きく、４倍以上に大きくしてもよい。
【００５５】
図５Ａの前記フォトレジストパターン５８が形成されるように連続的なフォトレジスト膜が前記フォトマスク１００を介して輻射エネルギーに選択的に露出され、その後に現像される。従って、前記フォトレジストパターン５８の配列は、前記フォトマスクパターン１０４の配列によって決められる。又、前記フォトレジストパターン５８は、図２Ａ及び図２Ｂから既に説明されたゲート選択ライン、ストリング選択ライン及び奇数番目のワードラインに対応している。
【００５６】
前記フォトレジストパターン５８によって露出された前記第１ハードマスク層５５の一部の領域（シリコン窒化膜５６及びパット酸化膜５４含む）は、図５Ｂのように第１ハードマスクパターン６０（接地選択ラインのハードマスクパターン６０ｇ、ストリング選択ラインのハードマスクパターン６０ｓ及び奇数番目のワードラインのハードマスクパターン６０ｗを含む）が形成されるように選択的に除去される（例えば、乾式蝕刻を利用する）。例えば、第１ハードマスク層５５が分離層５４、５６を含むと、前記第１ハードマスクパターン６０の各要素は、分離層５４、５６を含む。接地選択ラインのハードマスクパターン６０ｇ及び一番目の奇数番目のワードラインのハードマスクパターン６０ｗの間、隣り合う奇数番目のワードラインのハードマスクパターン６０ｗの間及び終わりの奇数番目のワードラインのハードマスクパターン６０ｗ及びストリング選択ラインのハードマスクパターン６０ｓの間に同じ幅／配置間隔Ｗ１１が形成される。第１ハードマスクパターン６０の各要素は、シリコン窒化膜及び／又は、シリコン酸化膜を含む。前記第１ハードマスク層の一部の領域を選択的に除去した後、前記フォトレジストパターン５８が除去される。
【００５７】
図５Ｂのように、前記第１ハードマスクパターン６０及び前記第１ハードマスクパターン６０によって露出された前記蝕刻ターゲット層５２の一部の領域の上に犠牲マスク層６２が形成され、前記犠牲マスク層６２及び前記第１ハードマスクパターン６０は、相違なる物質を含む。例えば、前記第１ハードマスクパターン６０の上部層５６は、シリコン窒化膜であり、前記犠牲マスク層６２は、ポリシリコン膜である。前記犠牲マスク層６２の厚さによって側壁に前記犠牲マスク層６２が形成された前記奇数番目のワードラインのハードマスクパターン６０ｗの間、側壁に前記犠牲マスク層６２が形成された隣り合う接地選択ラインのハードマスクパターン６０ｇの間、側壁に前記犠牲マスク層６２が形成された隣り合うストリング選択ラインのハードマスクパターン６０ｓの間、側壁に前記犠牲マスク層６２が形成された互いに隣り合う選択ラインのハードマスクパターン６０ｇ及び一番目の奇数番目のワードラインのハードマスクパターン６０ｗの間、側壁に前記犠牲マスク層６２が形成された互いに隣り合う選択ラインのハードマスクパターン６０ｓ及び終わりの奇数番目のワードラインのハードマスクパターン６０ｗの間に各々ギャップが形成される。
【００５８】
前記第１ハードマスクパターン６０ｗ、６０ｇ、６０ｓの側壁に形成された前記犠牲マスク層６２の厚さは、図２Ａ及び図２Ｂに表す隣り合うワードラインＷＬｘ、  ＷＬｘ＋１の間の第１配置間隔Ｗ１と同じである。側壁に前記犠牲マスク層６２が形成された隣り合う奇数番目のワードラインのマスクパターン６０ｗの間のギャップの幅は、図２Ａ及び図２Ｂに表す偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６…ＷＬ２ｎの幅Ｆ１と同じである。
【００５９】
前記犠牲マスク層６２を形成した後、図５Ｂのように、第２ハードマスク層６４が前記犠牲マスク層６２の上に形成される。前記第２ハードマスク層６４は、シリコン酸化膜であり、前記第２ハードマスク層６４は、前記幅Ｆ１の少なくとも１／２の厚さを持つので側壁に前記犠牲マスク層６２が形成された奇数番目のワードラインのマスクパターン６０ｗの間のギャップを埋める。隣り合う接地選択ラインのハードマスクパターン６０ｇの間及び隣り合うストリング選択ラインのハードマスクパターン６０ｓの間に広いギャップが形成されるので前記第２ハードマスク層６４が形成された後にもギャップが残る。前記第２ハードマスク層６４の厚さがワードラインの幅Ｆ１であれば隣り合う接地選択ラインのパターン６０ｇ及び隣り合うストリング選択ラインのパターン６０ｓは、前記幅Ｆ１より４倍大きい幅によって分離される。
【００６０】
その後、図５Ｃのように前記第２ハードマスク層６４は、隣り合う接地選択ラインのハードマスクパターン６０ｇの間、隣り合うストリング選択ラインのハードマスクパターン６０ｓの間、前記犠牲マスク層６２の上部面から前記ハードマスク層６４の一部の領域を除去するためにエッチバック工程が行われる。従って、前記エッチバックの工程の後に残っている前記第２ハードマスク層６４の一部の領域は、前記幅Ｆ１と同じ厚さを持つ。特に、前記エッチバック工程の後に残っている前記第２ハードマスク層６４の一部の領域は、前記犠牲マスク層６２の上の第２ハードマスクパターン７０になる。前記第２ハードマスクパターン７０は、前記接地選択ラインのパターン６０ｇ及び前記一番目の奇数番目のワードラインのパターン６０ｗの間のダミーワードラインのパターン７０ｄを含み、隣り合う奇数番目のワードラインのパターン６０ｗの間及び前記終わりの奇数番目のワードラインのパターン６０ｗ及び前記ストリング選択ラインのパターン６０ｓの間の偶数番目のワードラインのパターン７０ｗを含む。
【００６１】
図５Ｄのように前記第１ハードマスクパターン６０及び／又は第２ハードマスクのパターン７０によってカバーされない前記蝕刻ターゲット層５２の一部の領域を露出されるように前記犠牲マスク層６２の露出された一部の領域は、除去される（例えば、乾式式蝕刻を利用する）。
【００６２】
前記蝕刻ターゲット層５２の露出された一部の領域は、前記第１及び第２ハードマスクのパターン６０、７０を蝕刻マスクに利用して除去し（例えば、乾式蝕刻を利用する）、その後に前記第１及び第２ハードマスクのパターン６０、７０は、図２Ａ及び図２Ｂの構造物が形成されるように除去される。
【００６３】
図３Ａは、本発明の他の実施の形態による不揮発性メモリー素子３０（例えば、フラッシュメモリー素子）の平面図であり、図３Ｂは、図３ＡのＩＩＩ−ＩＩＩ’線による断面図である。前記フラッシュメモリー素子３０は、半導体基板ＳＵＢに素子の分離膜によって分離された平行な複数の活性領域ＡＣＴを含む。接地選択ラインＧＳＬ０−２、ストリング選択ラインＳＳＬ０−２、ダミーワードラインＷＬｄ及びメモリーセルワードラインＷＬ１−２ｎ（ｎは、正数である）は、前記活性領域ＡＣＴを横切る。各々のメモリーセルワードラインＷＬ１−２ｎ及び前記活性領域ＡＣＴの各交差点に各々のメモリーセルが形成されるように各々のメモリーセルワードラインＷＬ１−２ｎ及び各活性領域ＡＣＴの間に各々の電荷貯蔵ゲートが形成される。同様に各々のダミーワードラインＷＬｄ及び各活性領域ＡＣＴの間に電荷貯蔵ゲートが形成され、その結果、前記ダミーワードラインＷＬｄの構造及び前記メモリーセルワードラインＷＬ１−２ｎの構造が同じになる。
【００６４】
接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ（例えば、ＧＳＬ１及びＳＳＬ１）の間に、活性領域ＡＣＴに沿った偶数番目のメモリーセルワードラインＷＬ１−２ｎは、偶数番目のメモリーセルを含むメモリーセルストリングになる。図３Ａ及び図３Ｂのように隣り合うメモリーセルストリングは、２個の接地選択ラインＧＳＬ（例えば、ＧＳＬ０及びＧＳＬ１）によって又は、２個のストリング選択ラインＳＳＬ（例えば、ＳＳＬ１及びＳＳＬ２）によって分離される。更に詳しくは、２ｋ（ｋは、正数）個のメモリーセルワードラインＷＬ１−２ｎは、データを貯蔵するために使われた２ｋ個のメモリーセルを含むメモリーセルストリングになる。しかし、前記ダミーワードラインＷＬｄは、データを貯蔵するのには使われない。
【００６５】
又、隣り合うメモリーセルストリングのメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、鏡像対称（ｍｉｒｒｏｒ  ｉｍａｇｅ  ｓｙｍｍｅｔｒｙ）になる。例えば、接地選択ラインＧＳＬ０及びストリング選択ラインＳＳＬ０の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列に対して鏡像対称になる。同様に接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列は、接地選択ラインＧＳＬ２及びストリング選択ラインＳＳＬ２の間にあるメモリーセルワードラインＷＬ１−２ｎ及びダミーワードラインＷＬｄの配列に対して鏡像対称になる。
【００６６】
メモリーセルストリングに交差する一番目のメモリーセルワードラインＷＬ１及び接地選択ラインＧＳＬの間にダミーワードラインＷＬｄを形成することによって、前記一番目のメモリーセルワードラインＷＬ１から接地誘導漏洩電流及び／又は、消去障害が減少される。又、前記不揮発性メモリー素子のコントローラーが前記接地選択ライン、前記ストリング選択ライン、前記メモリーセルワードライン及び前記ダミーワードラインに結合される。例えば、消去動作の間に、前記接地選択ラインＧＳＬ１をフローティングさせて、前記半導体基板ＳＵＢのｐ−ウェルに約２０Ｖの消去電圧Ｖｅｒｓが印加され、前記メモリーセルワードラインＷＬ１−２ｎに０Ｖが印加されるように前記コントローラーは、設定される。前記一番目のメモリーセルワードラインＷＬ１−２ｎ及び／又は、各々の電荷貯蔵層から消去障害が減少されるように前記コントローラーは、供給電圧Ｖｃｃ及びパス電圧Ｖｐａｓｓの間のバイアス電圧Ｖｂ（例えば、Ｖｃｃ＜Ｖｂ＜Ｖｐａｓｓ）を前記ダミーワードラインＷＬｄに印加できるように設定される。
【００６７】
書き込み（又は、プログラム）の動作の間に、前記接地選択ラインＧＳＬ１に供給電圧Ｖｃｃを印加し、前記半導体基板ＳＵＢのｐ−ウェルに０Ｖを印加し、前記非選択ワードラインにパス電圧Ｖｐａｓｓを印加し、前記選択されたワードラインにプログラム電圧Ｖｐｇｍを印加するように前記コントローラーは、設定される。前記ダミーワードラインに隣り合う前記接地選択ラインから接地誘導漏洩電流が減少されるように前記コントローラーは、供給電圧Ｖｃｃ及びパス電圧Ｖｐａｓｓの間のバイアス電圧Ｖｂ（例えば、Ｖｃｃ＜Ｖｂ＜Ｖｐａｓｓ）を前記ダミーワードラインＷＬｄに印加できるように設定される。
【００６８】
図３Ａ及び図３Ｂのように前記ダミーワードラインＷＬｄ及び前記メモリーセルワードラインＷＬ１乃至ＷＬ２ｎの各々は、同じ幅Ｆ１を持つ。ダミーワードラインＷＬｄ及び隣り合う一番目のメモリーセルワードラインＷＬ１は、前記第１配置間隔Ｗ１だけ離隔され、隣り合うメモリーセルワードラインＷＬｘ、ＷＬｘ＋１は、前記第１配置間隔Ｗ１だけ離隔される。前記幅Ｆ１及び前記第１配置間隔Ｗ１は、同じであり、前記幅Ｆ１及び前記第１配置間隔Ｗ１は、隣り合う偶数番目のメモリーセルワードラインＷＬｅｖｅｎ、ＷＬｅｖｅｎ＋２（例えば、偶数番目のメモリーセルワードラインは、但し一つの奇数番目のメモリーセルワードラインによって分離される）、又は、隣り合う奇数番目のメモリーセルワードラインＷＬｏｄｄ、ＷＬｏｄｄ＋２（例えば、奇数番目のメモリーセルワードラインは、但し一つの偶数番目のメモリーセルワードラインによって分離される）になったピッチＰ１の約１／４である。
【００６９】
図３Ａ及び図３Ｂのように隣り合う接地選択ラインＧＳＬ０及びＧＳＬ１は、第２配置間隔Ｗ２によって分離され隣り合うストリング選択ラインＳＳＬ０及びＳＳＬ１は、同じ第２配置間隔Ｗ２によって分離される。前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１の約３乃至４倍の範囲の内で前記第１配置間隔Ｗ１より大きく、特に、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より３倍以上大きく、前記第１配置間隔Ｗ１より４倍以上に大きくてもよい。第３配置間隔Ｗ３がゲート選択ラインＧＳＬ及び隣り合うダミーワードラインＷＬｄを分離し、同じ第３配置間隔Ｗ３が終わりのメモリーセルワードラインＷＬ２ｎ及び隣り合うストリング選択ラインＳＳＬを分離する。前記第３配置間隔Ｗ３は、前記第１配置間隔Ｗ１より大きいが、その２倍以下であり（つまり、Ｗ１＜Ｗ３＜２×Ｗ１）、前記第３配置間隔Ｗ３は、前記第１配置間隔Ｗ１より１．５倍大きく、前記第１配置間隔Ｗ１の２倍以下になる（つまり、１．５×Ｗ１＜Ｗ３＜２×Ｗ１）。
【００７０】
各メモリーセルワードラインＷＬ１乃至ＷＬ２ｎは、接地選択ライン（例えば、ＧＳＬ１）及びストリング選択ライン（例えば、ＳＳＬ１）の間の同じ活性領域ＡＣＴの上のメモリーセルストリングの不揮発性メモリーセル（例えば、フラッシュメモリーセル）のための各々のコントロール電極を提供する。又、各不揮発性メモリーセルは、前記各々のメモリーセルワードライン及び活性領域の間の電荷貯蔵層、前記活性領域及び前記電荷貯蔵層の間のトンネル絶縁層及び前記メモリーセルワードライン及び前記電荷貯蔵層の間のバリア絶縁層を含む。
【００７１】
各ダミーワードラインＷＬｄは、既に説明された前記メモリーセルワードライン（トンネル絶縁膜、電荷貯蔵層及び各ダミーワードライン及び各活性領域の間のバリア絶縁層をもつ）と同じ構造を持つ。しかし、前記ダミーセルワードライン及び結合されたトンネル絶縁膜、電荷貯蔵層及びバリア絶縁層は、データを貯蔵するために使われず、代わりにプログラム動作の間に隣り合う接地選択ラインから接地誘導漏洩電流（ｇｒｏｕｎｄ  ｉｎｄｕｃｅｄ  ｌｅａｋａｇｅ  ｃｕｒｒｅｎｔ）が減少するように消去動作の間に隣り合うメモリーセルから消去バイアスを減少させる。
【００７２】
接地選択ラインＧＳＬ、ダミーワードラインＷＬｄ、メモリーセルワードラインＷＬ１乃至ＷＬ２ｎ及びストリング選択ラインＳＳＬのパターンは、後で説明する自己整列ダブルパターニング（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ）を利用して形成される。例えば、前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬ、前記ダミーワードラインＷＬｄ及び前記偶数番目のメモリーセルワードラインＷＬ２、ＷＬ４、ＷＬ６…ＷＬ２ｎは、フォトリソグラフィーのマスクパターンに対応して形成され、前記ダミーワードラインＷＬｄ及び前記奇数番目のメモリーセルワードラインＷＬ１、ＷＬ３、ＷＬ５…ＷＬ２ｎ−１は、自己整列ダブルパターニングを利用して形成される。
【００７３】
図３Ａ乃至図３Ｂに図示された本発明の他の実施の形態によれば、前記活性領域ＡＣＴ上の第１メモリーセルストリングは、前記第１接地選択ラインＧＳＬ１及び前記第１ストリング選択ラインＳＳＬ１の間の前記活性領域ＡＣＴを横切る複数の第１ワードラインＷＬ１乃至ＷＬ２ｎを含み、同一な第１配置間隔Ｗ１が互いに隣り合う前記複数の第１ワードラインＷＬ１乃至ＷＬ２ｎの間に形成される。前記活性領域ＡＣＴの上の第２メモリーセルストリングは、第２接地選択ラインＧＳＬ０及び前記第２ストリング選択ラインＳＳＬ０の間の前記活性領域ＡＣＴを横切る複数の第２メモリーセルワードラインＷＬ１乃至ＷＬ２ｎを含み、前記同一な第１配置間隔Ｗ１が互いに隣り合う前記複数の第２ワードラインＷＬ１乃至ＷＬ２ｎの間に形成される。更に詳しくは、前記第１接地選択ラインＧＳＬ１は、前記第２接地選択ラインＧＳＬ０及び前記複数の第１ワードラインの間にあり、前記第２接地選択ラインＧＳＬ０は、前記第１接地選択ラインＧＳＬ１及び前記複数の第２ワードラインの間にある。前記第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ０の間の前記活性領域ＡＣＴの一部には、ワードラインが形成されなく、前記第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ０の間の前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍大きく、更に詳しくは、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より３倍以上大きく、前記第１配置間隔Ｗ１より４倍以上大きくしてもよい。
【００７４】
前記複数の第１ワードラインＷＬ１乃至ＷＬ２ｎは、偶数番目のメモリーセルワードラインを含み、ダミーワードラインＷＬｄが前記複数の第１ワードラインＷＬ１乃至ＷＬ２ｎの中の一番目のものと前記第１接地選択ラインＧＳＬ１の間に形成される。前記ダミーワードラインＷＬｄ及び前記複数の第１ワードラインＷＬ１乃至ＷＬ２ｎの間に前記第１配置間隔Ｗ１が形成される。前記第１接地選択ラインＧＳＬ１及び前記ダミーワードラインＷＬｄの間に幅／配置間隔Ｗ３が形成される。前記幅／配置間隔Ｗ３は、前記第１配置間隔Ｗ１より大きく、前記第１配置間隔Ｗ１の２倍以下になる（つまり、Ｗ１＜Ｗ３＜２×Ｗ１）。
【００７５】
図６Ａ乃至図６Ｄは、本発明の他の実施の形態による自己整列ダブルパターニングを利用して図３Ａ及び図３Ｂの不揮発性メモリー構造物を形成するための工程を表す断面図である。図６Ａのように基板１５０は、前記基板１５０の上に蝕刻ターゲット層１５２を含み、前記蝕刻ターゲット層１５２は、図３Ａ及び図３Ｂのメモリーセル、ワードライン、選択トランジスター及び選択ラインを形成するために使用される物質の層を含む。
【００７６】
更に詳しくは、前記蝕刻ターゲット層１５２は、トンネル絶縁層（例えば、シリコン酸化膜）、電荷貯蔵層（例えば、ポリシリコン又は、シリコン窒化膜）、バリア絶縁層（例えば、シリコン酸化膜又は、前記電荷貯蔵層とは、違う他の絶縁膜）及び導電層（例えば、ポリシリコン及び／又は、金属膜）を含む。前記電荷貯蔵層は、前記導電層及び前記基板の間にあり、前記トンネル絶縁層は、前記電荷貯蔵層及び前記基板を分離し、前記バリア絶縁層は、前記電荷貯蔵層及び前記導電層を分離する。第１ハードマスク層１５５が前記蝕刻ターゲット層１５２の上に形成され、前記第１ハードマスク層１５５は、パット酸化膜１５４の上にシリコン窒化膜１５６を含む。
【００７７】
ダミーワードラインのフォトレジストパターン１５８ｄ、偶数番目のワードラインのフォトレジストパターン１５８ｗ、接地選択ラインのフォトレジストパターン１５８ｇ及びストリング選択ラインのフォトレジストパターン１５８ｓを含む前記フォトレジストパターン１５８が形成されるように前記フォトマスク２００を利用して前記第１ハードマスク層１５５の上のフォトレジスト膜がパターンされる。前記フォトマスク２００は、透明な基板２０２の上のフォトマスクパターン２０４を含む。前記フォトマスクパターン２０４は、ダミーワードラインのフォトレジストパターン１５８ｄに対応するダミーワードラインのフォトマスクパターン２０４ｄ、偶数番目のワードラインのフォトレジストパターン１５８ｗに対応する接地選択ラインのフォトマスクパターン２０４ｗ、接地選択ラインのフォトレジストパターン１５８ｇに対応する接地選択ラインのフォトマスクパターン２０４ｇ、ストリング選択ラインのフォトレジストパターン１５８ｓに対応するストリング選択ラインのフォトマスクパターン２０４ｓを含む。
【００７８】
図６Ａのように隣り合う偶数番目のワードラインのフォトマスクパターン２０４ｗは、幅／配置間隔Ｗ１１だけ離隔され、隣り合う偶数番目のワードラインのフォトレジストパターン１５８ｗは、前記幅／配置間隔Ｗ１１だけ離隔される。前記偶数番目のワードラインのフォトマスクパターン２０４ｗの一番目のものは、前記幅／配置間隔Ｗ１１だけ隣り合うダミーワードラインのフォトマスクパターン２０４ｄから離隔され、前記偶数番目のワードラインのフォトマスクパターン２０４ｗの一番目のものは、前記幅／配置間隔Ｗ１１だけ隣り合うダミーワードラインのフォトレジストパターン１５８ｄから離隔される。ダミーワードラインのフォトマスクパターン２０４ｄは、隣り合う接地選択ラインのフォトマスクパターン２０４ｇから前記幅／配置間隔Ｗ３だけ離隔され、前記偶数番目のワードラインのフォトマスクパターン２０４ｗの終わりのものは、隣り合うストリング選択ラインのフォトマスクパターン２０４ｓから前記幅／配置間隔Ｗ３だけ離隔される。同じく、前記ダミーワードラインのフォトレジストパターン１５８ｄの一番目のものは、前記幅／配置間隔Ｗ３だけ隣り合う接地選択ラインのフォトレジストパターン１５８ｇから離隔され、前記偶数番目のワードラインのフォトレジストパターン１５８ｗの終わりのものは、前記幅／配置間隔Ｗ１１だけ隣り合うストリング選択ラインのフォトレジストパターン１５８ｓから離隔される。
【００７９】
前記偶数番目のワードラインのフォトマスクパターン２０４ｗ及び前記偶数番目のワードラインのフォトレジストパターン１５８ｗは、同じ幅Ｆ１を持ち、前記幅／配置間隔Ｗ３は、少なくとも前記幅Ｆ１から前記幅の約２倍までになる（Ｆ１＜Ｗ３＜２×Ｆ１）。前記偶数番目のワードラインのフォトマスクパターン２０４ｗの隣り合うパターン及び前記偶数番目のワードラインのフォトレジストパターン１５８ｗの隣り合うパターンは、ピッチＰ１になり、前記ピッチＰ１は、前記幅Ｆ１の約４倍になる。前記幅Ｆ１は、フォトリソグラフィーの技術を利用して出来るだけ最小のフィーチャー（Ｆｅａｔｕｒｅ）サイズにする。隣り合う接地選択ラインのフォトマスクパターン２０４ｇ、隣り合うストリング選択ラインのフォトマスクパターン２０４ｓ、隣り合う接地選択ラインのフォトレジストパターン１５８ｇ及び隣り合うストリング選択ラインのフォトレジストパターン１５８ｓは、第２配置間隔Ｗ２によって分離され、前記第２配置間隔Ｗ２は、前記幅Ｆ１より３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍大きく、好ましくは、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より３倍以上大きく、更に好ましくは、４倍以上大きい。
【００８０】
図６Ａのフォトレジストパターン１５８が形成されるように連続的なフォトレジスト膜が前記フォトマスク２００を介して輻射エネルギーに選択的に露出され、その後に現像される。従って、前記フォトレジストパターン１５８の配列は、前記フォトマスクパターン２０４の配列によって決められる。  又、前記フォトレジストパターン１５８は、図３Ａ及び図３Ｂから既に説明されたゲート選択ライン、ストリング選択ライン及び偶数番目のワードラインに対応している。
【００８１】
前記フォトレジストパターン１５８によって露出された前記第１ハードマスク層１５５の一部の領域（シリコン窒化膜１５６及びパット酸化膜１５４含む）は、図６Ｂのように第１ハードマスクパターン１６０（接地選択ラインのハードマスクパターン１６０ｇ、ストリング選択ラインのハードマスクパターン１６０ｓ、ダミーワードラインのハードマスクパターン１６０ｄ及び偶数番目のワードラインのハードマスクパターン１６０ｗを含む）が形成されるように選択的に除去される（例えば、乾式蝕刻を利用する）。  例えば、第１ハードマスク層１５５が分離層１５４、１５６を含むと前記第１ハードマスクパターン１６０の各要素は、分離層１５４、１５６を含む。ダミーワードラインのハードマスクパターン１６０ｄ及び一番目の奇数番目のワードラインのハードマスクパターン１６０ｗの間及び隣り合う偶数番目のワードラインのハードマスクパターン１６０ｗの間に同じ幅／配置間隔Ｗ１１が形成される。同じ配置間隔Ｗ３が接地選択ラインのハードマスクパターン１６０ｇ及びダミーワードラインのハードマスクパターン１６０ｄの間、終わりの偶数番目のワードラインのハードマスクパターン１６０ｗ及びストリング選択ラインのハードマスクパターン１６０ｓの間に形成される。第１ハードマスクパターン１６０の各要素は、シリコン窒化膜及び／又は、シリコン酸化膜を含む。前記第１ハードマスク層の一部の領域を選択的に除去した後、前記フォトレジストパターン１５８が除去される。
【００８２】
図６Ｂのように前記第１ハードマスクパターン１６０及び前記第１ハードマスクパターン１６０によって露出された前記蝕刻ターゲット層１５２の一部の領域の上に犠牲マスク層１６２が形成され、前記犠牲マスク層１６２及び前記第１ハードマスクパターン１６０は、相違なる物質を含む。例えば、前記第１ハードマスクパターン１６０の上部層１５６は、シリコン窒化膜であり、前記犠牲マスク層１６２は、ポリシリコン膜である。前記犠牲マスク層１６２の厚さによって側壁に前記犠牲マスク層１６２が形成された前記偶数番目のワードラインのハードマスクパターン１６０ｗの間、側壁に前記犠牲マスク層１６２が形成された隣り合う接地選択ラインのハードマスクパターン１６０ｇの間、側壁に前記犠牲マスク層１６２が形成された隣り合うストリング選択ラインのハードマスクパターン１６０ｓの間、側壁に前記犠牲マスク層１６２が形成された互いに隣り合うダミーワードラインのハードマスクパターン１６０ｄ及び一番目の偶数番目のワードラインのハードマスクパターン１６０ｗの間にギャップが形成される。
【００８３】
前記第１ハードマスクパターン１６０ｄ、１６０ｗ、１６０ｇ、１６０ｓの側壁に形成された前記犠牲マスク層１６２の厚さは、図３Ａ及び図３Ｂのように隣り合うワードラインＷＬｘ、ＷＬｘ＋１の間の第１配置間隔Ｗ１と同じである。側壁に前記犠牲マスク層１６２が形成された隣り合う偶数番目のワードラインのマスクパターン１６０ｗの間のギャップの幅は、図３Ａ及び図３Ｂのように奇数番目のワードラインＷＬ１、ＷＬ３、ＷＬ５…ＷＬ２ｎ−１の幅Ｆ１と同じである。
【００８４】
前記犠牲マスク層１６２を形成した後、図６Ｂのように第２ハードマスク層１６４が前記犠牲マスク層１６２の上に形成される。前記第２ハードマスク層１６４は、シリコン酸化膜であり、前記第２ハードマスク層１６４は、前記幅Ｆ１の少なくとも１／２の厚さを持つので側壁に前記犠牲マスク層１６２が形成された奇数番目のワードラインのマスクパターン１６０ｗの間のギャップを埋める。隣り合う接地選択ラインのハードマスクパターン１６０ｇの間及び隣り合うストリング選択ラインのハードマスクパターン１６０ｓの間に更に広いギャップが形成されるので前記第２ハードマスク層１６４が形成された後にもギャップが残る。前記第２ハードマスク層１６４の厚さがワードラインの幅Ｆ１であれば、隣り合う接地選択ラインのパターン１６０ｇ及び隣り合うストリング選択ラインのパターン１６０ｓは、前記幅Ｆ１より４倍以上大きい幅によって分離される。
【００８５】
続いて、図６ｃのように前記第２ハードマスク層１６４は、隣り合う接地選択ラインのハードマスクパターン１６０ｇの間、隣り合うストリング選択ラインのハードマスクパターン１６０ｓの間、前記犠牲マスク層１６２の上部面から前記ハードマスク層１６４の一部の領域を除去するためにエッチバック工程が行われる。従って、前記エッチバック工程の後に残っている前記第２ハードマスク層１６４の一部の領域は、前記幅Ｆ１と同じ厚さを持つ。特に、前記エッチバック工程の後に残っている前記第２ハードマスク層１６４の一部の領域は、前記犠牲マスク層１６２の上の第２ハードマスクパターン１７０になる。前記第２ハードマスクパターン１７０は、隣り合う偶数番目のワードラインパターン１６０ｗの間及び前記終わりの奇数番目のワードラインパターン１６０ｗ及び前記ストリング選択ラインパターン１６０ｓの間の奇数番目のワードラインパターン１７０ｗを含む。
【００８６】
図６ｄのように前記第１ハードマスクパターン１６０及び／又は第２ハードマスクパターン１７０によってカバーされない前記蝕刻ターゲット層１５２の一部の領域が露出されるように前記犠牲マスク層１６２の露出された一部の領域は、除去される（例えば、乾式蝕刻を利用する）。前記蝕刻ターゲット層１５２の露出された一部の領域では、前記第１及び第２ハードマスクパターン１６０、１７０は蝕刻マスクを利用して除去され（例えば、乾式蝕刻を利用する）、その後に前記第１及び第２ハードマスクパターン１６０、１７０は、図３Ａ及び図３Ｂの構造物を形成するように除去される。
【００８７】
図４Ａは、本発明の他の実施の形態による不揮発性メモリー素子４０（例えば、フラッシュメモリー素子）の平面図であり、図４Ｂは、図４ＡのＩＶ−ＩＶ’線による断面図である。前記フラッシュメモリー素子４０は、半導体基板ＳＵＢに素子の分離膜によって分離された平行な複数の活性領域ＡＣＴを含む。接地選択ラインＧＳＬ０−２、ストリング選択ラインＳＳＬ０−２、及びメモリーセルワードラインＷＬ１−２ｎ（ｎは、正数）は、前記活性領域ＡＣＴを横切る。更に詳しくは、各々のメモリーセルワードラインＷＬ１−２ｎ及び前記活性領域ＡＣＴの各交差部に各々のメモリーセルが形成されるように各々のメモリーセルワードラインＷＬ１−２ｎ及び各活性領域ＡＣＴの間に各々の電荷貯蔵ゲートが形成される。図４Ａ及び図４Ｂの構造は、ダミーワードラインを省略した図２Ａ及び図２Ｂのものと類似である。
【００８８】
接地選択ラインＧＳＬ及びストリング選択ラインＳＳＬ（例えば、ＧＳＬ１及びＳＳＬ１）の間に一つの活性領域ＡＣＴに沿った偶数番目のメモリーセルワードラインは、偶数番目のメモリーセルを含むメモリーセルストリングを形成する。図４Ａ及び図４Ｂから分かるように隣り合うメモリーセルストリングは、２個の接地選択ラインＧＳＬ（例えば、ＧＳＬ０及びＧＳＬ１）によって又は、２個のストリング選択ラインＳＳＬ（例えば、ＳＳＬ１及びＳＳＬ２）によって分離される。更に詳しくは、２ｋ（ｋは、正数）個のメモリーセルワードラインＷＬ１−２ｎは、データを貯蔵するために使われる２ｋ個のメモリーセルを含むメモリーセルストリングを形成する。
【００８９】
又、隣り合うメモリーセルストリングのメモリーセルワードラインＷＬ１−２ｎの配列は、鏡像対称になる。  例えば、接地選択ラインＧＳＬ０及びストリング選択ラインＳＳＬ０の間にあるメモリーセルワードラインＷＬ１−２ｎの配列は、接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎの配列に対して鏡像対称になる。同様に、接地選択ラインＧＳＬ１及びストリング選択ラインＳＳＬ１の間にあるメモリーセルワードラインＷＬ１−２ｎの配列は、接地選択ラインＧＳＬ２及びストリング選択ラインＳＳＬ２の間にあるメモリーセルワードラインＷＬ１−２ｎの配列に対して鏡像対称になる。メモリーセルストリングに交差する一番目のメモリーセルワードラインＷＬ１及び接地選択ラインＧＳＬの間に充分な配置間隔／幅Ｗ５を形成することによって、前記一番目のメモリーセルワードラインＷＬ１から接地誘導漏洩電流及び／又は、消去障害が減少する。
【００９０】
前記不揮発性メモリー素子のコントローラーが前記接地選択ライン、前記ストリング選択ライン及び前記メモリーセルワードラインに結合される。例えば、消去動作の間に前記接地選択ラインＧＳＬ１をフローティングさせて、前記半導体基板ＳＵＢのｐ−ウェルに約２０Ｖの消去電圧Ｖｅｒｓが印加され、前記メモリーセルワードラインＷＬ１−２ｎに０Ｖが印加されるように前記コントローラーが設定される。書き込み（又は、プログラム）動作の間に前記接地選択ラインＧＳＬ１に供給電圧Ｖｃｃを印加し、前記半導体基板ＳＵＢのｐ−ウェルに０Ｖを印加し、前記非選択ワードラインにパス電圧Ｖｐａｓｓを印加し、前記選択されたワードラインにプログラム電圧Ｖｐｇｍを印加するように前記コントローラーが設定される。
【００９１】
図４Ａ及び図４Ｂのように前記メモリーセルワードラインＷＬ１乃至ＷＬ２ｎの各々は、同じ幅Ｆ１をもち、幅／配置間隔Ｗ５がゲート選択ラインＧＳＬ及びメモリーセルストリングに連合された隣り合う一番目のメモリーセルワードラインＷＬ１を分離させる。隣り合うメモリーセルワードラインＷＬｘ、ＷＬｘ＋１は、前記第１配置間隔Ｗ１だけ離隔され、終わりのワードラインＷＬ２ｎ及び隣り合うストリング選択ラインＳＳＬは、前記第１配置間隔だけ離隔される。前記幅Ｆ１及び前記第１配置間隔Ｗ１は、同じであり、前記幅Ｆ１及び前記第１配置間隔Ｗ１は、隣り合う偶数番目のメモリーセルワードラインＷＬｅｖｅｎ、ＷＬｅｖｅｎ＋２（例えば、偶数番目のメモリーセルワードラインは、ただ一つの奇数番目のメモリーセルワードラインによって分離される）又は、隣り合う奇数番目のメモリーセルワードラインＷＬｏｄｄ、ＷＬｏｄｄ＋２（例えば、奇数番目のメモリーセルワードラインは、ただ一つの偶数番目のメモリーセルワードラインによって分離される）によって決められるピッチＰ１の約１／４になる。
【００９２】
隣り合う接地選択ラインＧＳＬ０及びＧＳＬ１は、第２配置間隔（幅）Ｗ２によって分離され、隣り合うストリング選択ラインＳＳＬ０及びＳＳＬ１は、同じ第２配置間隔Ｗ２によって分離される。前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。前記配置間隔Ｗ５は、前記配置間隔Ｗ１より約３倍大きい（つまり、Ｗ５＞３×Ｗ１）。例えば、前記第２配置間隔Ｗ２及び／又は第５配置間隔Ｗ５は、前記第１配置間隔Ｗ１の約３乃至４倍の範囲の内で前記第１配置間隔Ｗ１より大きく、又は、前記第２配置間隔Ｗ２及び／又は第５配置間隔Ｗ５は、前記第１配置間隔Ｗ１より３倍以上大きく、前記第１配置間隔Ｗ１より４倍以上大きくてもよい。
【００９３】
各メモリーセルワードラインＷＬ１乃至ＷＬ２ｎは、接地選択ライン（例えば、ＧＳＬ１）及びストリング選択ライン（例えば、ＳＳＬ１）の間の同一な活性領域ＡＣＴの上のメモリーセルストリングの不揮発性メモリーセル（例えば、フラッシュメモリーセル）のために各々のコントロール電極が形成される。又、各不揮発性メモリーセルは、前記各々のメモリーセルワードライン及び活性領域の間の電荷貯蔵層、前記活性領域及び前記電荷貯蔵層の間のトンネル絶縁層及び前記メモリーセルワードライン及び前記電荷貯蔵層の間のバリア絶縁層を含む。
【００９４】
接地選択ラインＧＳＬ、メモリーセルワードラインＷＬ１乃至ＷＬ２ｎ及びストリング選択ラインＳＳＬのパターンは、後で詳しく説明する自己整列ダブルパターニングを利用して形成される。例えば、前記接地選択ラインＧＳＬ、前記ストリング選択ラインＳＳＬ及び前記奇数番目のメモリーセルワードラインＷＬ１、ＷＬ３、ＷＬ５…ＷＬ２ｎ−１は、フォトリソグラフィーマスクのパターンに対応して形成され、前記偶数番目のメモリーセルワードラインＷＬ２、ＷＬ４、ＷＬ６…ＷＬ２ｎは、自己整列ダブルパターニングを利用して形成される。
【００９５】
図４Ａ乃至図４Ｂに図示された本発明の実施形態によれば、前記活性領域ＡＣＴの上の第１メモリーセルストリングは、前記第１接地選択ラインＧＳＬ１及び前記第１ストリング選択ラインＳＳＬ１の間の前記活性領域ＡＣＴを横切る複数の第１メモリーセルワードラインＷＬ１乃至ＷＬ２ｎを含み、同じ第１配置間隔Ｗ１が互いに隣り合う前記複数の第１ワードラインの間に形成される。前記活性領域ＡＣＴの上の第２メモリーセルストリングは、第２接地選択ラインＧＳＬ０及び前記第２ストリング選択ラインＳＳＬ０の間の前記活性領域ＡＣＴを横切る複数の第２メモリーセルワードラインＷＬ１乃至ＷＬ２ｎを含み、前記同じ第１配置間隔Ｗ１が互いに隣り合う前記複数の第２ワードラインの間に形成される。
【００９６】
更に詳しくは、前記第１接地選択ラインＧＳＬ１は、前記第２接地選択ラインＧＳＬ０及び前記複数の第１ワードラインの間にあり、前記第２接地選択ラインＧＳＬ０は、前記第１接地選択ラインＧＳＬ１及び前記複数の第２ワードラインの間にある。前記第１及び第２接地選択ラインＧＳＬ１  、ＧＳＬ０の間の前記活性領域ＡＣＴの一部には、ワードラインが形成されず、前記第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ０の間の前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より少なくとも約３倍大きい。例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍大きい。
【００９７】
図４Ａ及び図４Ｂのように複数の第１ワードラインＷＬ１乃至ＷＬ２ｎは、偶数番目のメモリーセルワードラインを含み、前記第１配置間隔Ｗ１より３倍が大きい配置間隔Ｗ５が前記接地選択ラインＧＳＬ１及び前記各々のメモリーセルストリングの一番目のメモリーセルワードラインＷＬ１の間に形成される。前記第１配置間隔Ｗ１が前記各々のメモリーセルストリングの終わりのメモリーセルワードラインＷＬ２ｎ及び前記ストリング選択ラインＳＳＬ１の間に形成され、前記接地選択ラインＧＳＬ１及び前記一番目のメモリーセルワードラインＷＬ１の間の前記活性領域ＡＣＴの一部の領域には、ワードラインが形成されない。
【００９８】
図７Ａ乃至図７Ｄは、本発明の実施の形態による自己整列ダブルパターニングを利用して図４Ａ及び図４Ｂの不揮発性メモリーの構造物を形成するための工程を表す断面図である。図７Ａのように基板３５０は、該基板３５０の上に蝕刻ターゲット層３５２を含み、蝕刻ターゲット層３５２は、図４Ａ及び図４Ｂのメモリーセル、ワードライン、選択トランジスター及び選択ラインを形成するために使われる物質の層を含む。
【００９９】
更に詳しくは、前記ターゲット層は、トンネル絶縁層（例えば、シリコン酸化膜）、電荷貯蔵層（例えば、ポリシリコン又は、シリコン窒化膜）、バリア絶縁層（例えば、シリコン酸化膜又は、前記電荷貯蔵層とは、違う絶縁膜）及び導電層（例えば、ポリシリコン及び／又は、金属膜）を含む。前記電荷貯蔵層は、前記導電層及び前記基板の間にあり、前記トンネル絶縁層は、前記電荷貯蔵層及び前記基板を分離し、前記バリア絶縁層は、前記電荷貯蔵層及び前記導電層を分離する。第１ハードマスク層３５５が前記蝕刻ターゲット層３５２の上に形成され、前記第１ハードマスク層３５５は、パット酸化膜３５４の上にシリコン窒化膜３５６を含む。
【０１００】
奇数番目のワードラインのフォトレジストパターン３５８ｗ、接地選択ラインのフォトレジストパターン３５８ｇ及びストリング選択ラインのフォトレジストパターン３５８ｓを含むフォトレジストパターン３５８が形成されるようにフォトマスク３００を利用して前記第１ハードマスク層３５５の上のフォトレジスト膜がパターンされる。
【０１０１】
更に詳しくは、前記フォトマスク３００は、透明な基板３０２の上のフォトマスクパターン３０４を含む。前記フォトマスクパターン３０４は、奇数番目のワードラインのフォトレジストパターン３５８ｗに対応する奇数番目のワードラインのフォトマスクパターン３０４ｗ、接地選択ラインのフォトレジストパターン３５８ｇに対応する接地選択ラインのフォトマスクパターン３０４ｇ及びストリング選択ラインのフォトレジストパターン３５８ｓに対応するストリング選択ラインのフォトマスクパターン３０４ｓを含む。
【０１０２】
図７Ａのように隣り合う奇数番目のワードラインのフォトマスクパターン３０４ｗは、幅／配置間隔Ｗ１１だけ離隔され、隣り合う奇数番目のワードラインのフォトレジストパターン３５８ｗは、前記幅／配置間隔Ｗ１１だけ離隔される。前記奇数番目のワードラインのフォトマスクパターン３０４ｗの一番目のものは、前記幅／配置間隔Ｗ５だけ隣り合う接地選択ラインのフォトマスクパターン３０４ｇから離隔され、前記奇数番目のワードラインのフォトマスクパターン３０４ｗの終わりのものは、前記幅／配置間隔Ｗ１１だけ隣り合うストリング選択ラインのフォトマスクパターン３０４ｓから離隔される。
【０１０３】
同じく、前記奇数番目のワードラインのフォトレジストパターン３５８ｗの一番目のものは、前記幅／配置間隔Ｗ５だけ隣り合う接地選択ラインのフォトレジストパターン３５８ｇから離隔され、前記奇数番目のワードラインのフォトレジストパターン３５８ｗの終わりのものは、前記幅／配置間隔Ｗ１１だけ隣り合うストリング選択ラインのフォトレジストパターン３５８ｓから離隔される。
【０１０４】
前記奇数番目のワードラインのフォトマスクパターン３０４ｗ及び前記奇数番目のワードラインのフォトレジストパターン３５８ｗは、各々同じ幅Ｆ１を持ち、前記幅／配置間隔Ｗ１１は、前記幅Ｆ１の約３倍になる。前記奇数番目のワードラインのフォトマスクパターン３０４ｗの隣り合うパターン及び前記奇数番目のワードラインのフォトレジストパターン３５８ｗの隣り合うパターンは、ピッチＰ１になり、前記ピッチＰ１は、前記幅Ｆ１の約４倍になる。前記幅Ｆ１は、使用されているフォトリソグラフィーの技術を利用して出来るだけ最小のフィーチャーサイズにする。隣り合う接地選択ラインのフォトマスクパターン３０４ｇ、隣り合うストリング選択ラインのフォトマスクパターン３０４ｓ、隣り合う接地選択ラインのフォトレジストパターン３５８ｇ及び隣り合うストリング選択ラインのフォトレジストパターン３５８ｓは、第２配置間隔Ｗ２によって分離され、前記第２配置間隔Ｗ２は、前記幅Ｆ１より３倍以上大きい。
【０１０５】
例えば、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より約３乃至４倍以上大きく、前記第２配置間隔Ｗ２は、前記第１配置間隔Ｗ１より３倍以上大きく、好ましくは、４倍以上大きい。
【０１０６】
一番目の奇数番目のワードラインのフォトマスクパターン３０４ｗ及び隣り合う接地選択ラインのフォトマスクパターン３０４ｇの間、一番目の奇数番目のワードラインのフォトレジストパターン３５８ｗ及び隣り合う接地選択ラインのフォトレジストパターン３５８ｇの間の配置間隔Ｗ５は、配置間隔Ｗ１１より大きい（例えば、幅Ｆ１より３倍大きい）。例えば、前記配置間隔Ｗ５は、幅Ｆ１より４倍以上大きい。
【０１０７】
図７Ａのフォトレジストパターン３５８が形成されるように連続的なフォトレジスト膜が前記フォトマスク３００を介して輻射エネルギーに選択的に露出された後に現像される。従って、前記フォトレジストパターン３５８の配列は、前記フォトマスクパターン３０４の配列によって決められる。又、前記フォトレジストパターン３５８は、図４Ａ及び図４Ｂによって既に説明されたゲート選択ライン、ストリング選択ライン及び奇数番目のワードラインに対応される。
【０１０８】
前記フォトレジストパターン３５８によって露出された前記第１ハードマスク層３５５の一部の領域（シリコン窒化膜３５６及びパット酸化膜３５４）は、図７Ｂのように第１ハードマスクパターン３６０（接地選択ラインのハードマスクパターン３６０ｇ、ストリング選択ラインのハードマスクパターン６６０ｓ及び奇数番目のワードラインのハードマスクパターン３６０ｗ）が形成されるように選択的に除去される（例えば、乾式蝕刻を利用する）。例えば、第１ハードマスク層３５５が分離層３５４、３５６を含むと前記第１ハードマスクパターン３６０の各要素も分離層３５４、３５６を含む。隣り合う奇数番目のワードラインのハードマスクパターン３６０ｗの間、終わりの奇数番目のワードラインのハードマスクパターン３６０ｗ及びストリング選択ラインのハードマスクパターン３６０ｓの間に同じ幅／配置間隔Ｗ１１が形成される。第１ハードマスクパターン３６０の各要素は、シリコン窒化膜及び／又は、シリコン酸化膜を含む。前記第１ハードマスク層の一部の域を選択的に除去した後、前記フォトレジストパターン３５８が除去される。
【０１０９】
図７Ｂのように前記第１ハードマスクパターン３６０及び前記第１ハードマスクパターン３６０によって露出された前記蝕刻ターゲット層３５２の一部の領域の上に犠牲マスク層３６２が形成され、前記犠牲マスク層３６２及び前記第１ハードマスクパターン３６０は、相違なる物質を含む。例えば、前記第１ハードマスクパターン３６０の上部層３５６は、シリコン窒化膜であり、前記犠牲マスク層３６２は、ポリシリコン膜である。前記犠牲マスク層３６２の厚さによって側壁に前記犠牲マスク層３６２が形成された前記奇数番目のワードラインのハードマスクパターン３６０ｗの間、側壁に前記犠牲マスク層３６２が形成された隣り合う接地選択ラインのハードマスクパターン３６０ｇの間、側壁に前記犠牲マスク層３６２が形成された隣り合うストリング選択ラインのハードマスクパターン３６０ｓの間、側壁に前記犠牲マスク層３６２が形成された互いに隣り合う選択ラインのハードマスクパターン３６０ｇ及び一番目の奇数番目のワードラインのハードマスクパターン３６０ｗの間、側壁に前記犠牲マスク層３６２が形成された互いに隣り合う選択ラインのハードマスクパターン３６０ｓ及び終わりの奇数番目のワードラインのハードマスクパターン３６０ｗの間にギャップが形成される。
【０１１０】
前記第１ハードマスクパターン３６０ｗ、３６０ｇ、３６０ｓの側壁に形成された前記犠牲マスク層３６２の厚さは、図４Ａ及び図４Ｂのように隣り合うワードラインＷＬｘ、ＷＬｘ＋１の間の第１配置間隔Ｗ１と同じである。側壁に前記犠牲マスク層３６２が形成された隣り合う奇数番目のワードラインのマスクパターン３６０ｗの間のギャップの幅は、図４Ａ及び図４Ｂの偶数番目のワードラインＷＬ２、ＷＬ４、ＷＬ６…ＷＬ２ｎの幅Ｆ１と同じである。
【０１１１】
前記犠牲マスク層３６２を形成した後、図７Ｂのように第２ハードマスク層３６４が前記犠牲マスク層３６２の上に形成される。前記第２ハードマスク層３６４は、シリコン酸化膜であり、前記第２ハードマスク層３６４は、前記幅Ｆ１の少なくとも１／２の厚さを持つので側壁に前記犠牲マスク層３６２が形成された奇数番目のワードラインのマスクパターン３６０ｗの間のギャップが埋められる。隣り合う接地選択ラインのハードマスクパターン３６０ｇの間、隣り合うストリング選択ラインのハードマスクパターン３６０ｓの間、接地選択ラインのハードマスクパターン３６０ｇ及び隣り合う一番目の奇数番目のワードラインのハードマスクパターン３６０ｗの間に更に広いギャップが形成されるので前記第２ハードマスク層３６４が形成された後にもギャップ３６８が残る。前記第２ハードマスク層３６４の厚さがワードラインの幅Ｆ１であれば、隣り合う接地選択ラインのパターン３６０ｇ、隣り合うストリング選択ラインのパターン３６０ｓ、接地選択ラインのハードマスクパターン３６０ｇと隣り合う一番目の奇数番目のワードラインのハードマスクパターン３６０ｗは、前記幅Ｆ１より４倍以上大きい幅で分離される。
【０１１２】
図７Ｃのように前記第２ハードマスク層３６４は、隣り合う接地選択ラインのハードマスクパターン３６０ｇの間、隣り合うストリング選択ラインのハードマスクパターン３６０ｓの間、接地選択ラインのハードマスクパターン３６０ｇ及び隣り合う一番目の奇数番目のワードラインのハードマスクパターン３６０ｗの間、前記犠牲マスク層３６２の上部面から前記ハードマスク層３６４の一部の領域を除去するためにエッチバック工程が行われる。従って、前記エッチバック工程の後に前記第２ハードマスク層３６４の一部の領域は、前記幅Ｆ１と同じ厚さを持つ。特に、前記エッチバック工程の後に残っている前記第２ハードマスク層３６４の一部の領域は、前記犠牲マスク層３６２の上の第２ハードマスクパターン３７０になる。前記第２ハードマスクパターン３７０は、隣り合う奇数番目のワードラインのパターン３６０ｗの間及び前記終わりの奇数番目のワードラインのパターン３６０ｗ及び前記隣り合うストリング選択ラインのパターン３６０ｓの間の偶数番目のワードラインのパターン３７０ｗを含む。
【０１１３】
図７Ｄのように前記第１ハードマスクパターン３６０及び／又は第２ハードマスクパターン３７０によってカバーされない前記蝕刻ターゲット層３５２の一部の領域が露出されるように前記犠牲マスク層３６２の露出された一部の領域は、除去される（例えば、乾式蝕刻を利用する）。前記蝕刻ターゲット層３５２の露出された一部の領域は、前記第１及び第２ハードマスクパターン３６０、３７０を蝕刻マスクに利用して除去され（例えば、乾式蝕刻を利用する）、その後に前記第１及び第２ハードマスクパターン３６０、３７０は、図４Ａ及び図４Ｂの構造物が形成されるように除去される。
【０１１４】
本発明の実施形態によると、ＮＡＮＤ型の不揮発性メモリー素子は、一回の蝕刻を伴う一回のフォトリソグラフィーの露出を利用して形成できるパターンの大きさより小さいパターンの構造を提供することができる。従って、本発明のＮＡＮＤ型の不揮発性メモリー素子に於いて、微細な線及びスペースのパターンを更に集積できる効果を得る。本発明を、以上の実施形態によって詳しく説明したが、本発明の目的及び特許請求の範囲内において、他の実施形態へと多様に変更可能であり、また、細かな部分も多様に変更可能である。
【図面の簡単な説明】
【０１１５】
【図１Ａ】本発明の一実施の形態による不揮発性メモリー素子の平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’  線による断面図である。
【図１Ｃ】プログラムの動作の間に接地誘導漏洩電流を表す断面図である。
【図１Ｄ】消去動作の間にカップリングキャパシタンスを表す断面図である。
【図２Ａ】本発明の一実施の形態による不揮発性メモリー素子の平面図である。
【図２Ｂ】図２ＡのＩＩ−ＩＩ’線による断面図である。
【図３Ａ】本発明の他の実施の形態による不揮発性メモリー素子の平面図である。
【図３Ｂ】図３ＡのＩＩＩ−ＩＩＩ’線による断面図である。
【図４Ａ】本発明の他の実施の形態による不揮発性メモリー素子の平面図である。
【図４Ｂ】図４ＡのＩＶ−ＩＶ’線による断面図である。
【図５Ａ】本発明の実施の形態による図２Ａ及び２Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図５Ｂ】本発明の実施の形態による図２Ａ及び２Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図５Ｃ】本発明の実施の形態による図２Ａ及び２Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図５Ｄ】本発明の実施の形態による図２Ａ及び２Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図６Ａ】本発明の実施の形態による図３Ａ及び３Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図６Ｂ】本発明の実施の形態による図３Ａ及び３Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図６Ｃ】本発明の実施の形態による図３Ａ及び３Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図６Ｄ】本発明の実施の形態による図３Ａ及び３Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図７Ａ】本発明の実施の形態による図４Ａ及び４Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図７Ｂ】本発明の実施の形態による図４Ａ及び４Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図７Ｃ】本発明の実施の形態による図４Ａ及び４Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【図７Ｄ】本発明の実施の形態による図４Ａ及び４Ｂの不揮発性メモリー構造を形成するための工程を表す断面図である。
【符号の説明】
【０１１６】
ＡＣＴ  活性領域
ＢＩＬ  バリア絶縁膜
ＣＳＧ  電荷貯蔵ゲート
ＧＩＬ  ゲート絶縁膜
ＧＳＬ  接地選択ライン
ＳＳＬ  ストリング選択ライン
ＴＩＬ  トンネル絶縁膜
ＷＬ    ワードライン
【図１Ａ】
2008022009.tif 000003
【図１Ｂ】
2008022009.tif 000004
【図１Ｃ】
2008022009.tif 000005
【図１Ｄ】
2008022009.tif 000006
【図２Ａ】
2008022009.tif 000007
【図２Ｂ】
2008022009.tif 000008
【図３Ａ】
2008022009.tif 000009
【図３Ｂ】
2008022009.tif 000010
【図４Ａ】
2008022009.tif 000011
【図４Ｂ】
2008022009.tif 000012
【図５Ａ】
2008022009.tif 000013
【図５Ｂ】
2008022009.tif 000014
【図５Ｃ】
2008022009.tif 000015
【図５Ｄ】
2008022009.tif 000016
【図６Ａ】
2008022009.tif 000017
【図６Ｂ】
2008022009.tif 000018
【図６Ｃ】
2008022009.tif 000019
【図６Ｄ】
2008022009.tif 000020
【図７Ａ】
2008022009.tif 000021
【図７Ｂ】
2008022009.tif 000022
【図７Ｃ】
2008022009.tif 000023
【図７Ｄ】
2008022009.tif 000024